contrib/llvm/lib/Target/Hexagon/HexagonGenInsert.cpp

   1 //===--- HexagonGenInsert.cpp ---------------------------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #include "BitTracker.h"
  11 #include "HexagonBitTracker.h"
  12 #include "HexagonInstrInfo.h"
  13 #include "HexagonRegisterInfo.h"
  14 #include "HexagonSubtarget.h"
  15 #include "llvm/ADT/BitVector.h"
  16 #include "llvm/ADT/DenseMap.h"
  17 #include "llvm/ADT/PostOrderIterator.h"
  18 #include "llvm/ADT/STLExtras.h"
  19 #include "llvm/ADT/SmallSet.h"
  20 #include "llvm/ADT/SmallVector.h"
  21 #include "llvm/ADT/StringRef.h"
  22 #include "llvm/CodeGen/MachineBasicBlock.h"
  23 #include "llvm/CodeGen/MachineDominators.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineFunctionPass.h"
  26 #include "llvm/CodeGen/MachineInstr.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineOperand.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/IR/DebugLoc.h"
  31 #include "llvm/Pass.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/Debug.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/Timer.h"
  36 #include "llvm/Support/raw_ostream.h"
  37 #include "llvm/Target/TargetRegisterInfo.h"
  38 #include <algorithm>
  39 #include <cassert>
  40 #include <cstdint>
  41 #include <iterator>
  42 #include <utility>
  43 #include <vector>
  44
  45 #define DEBUG_TYPE "hexinsert"
  46
  47 using namespace llvm;
  48
  49 static cl::opt<unsigned> VRegIndexCutoff("insert-vreg-cutoff", cl::init(~0U),
  50   cl::Hidden, cl::ZeroOrMore, cl::desc("Vreg# cutoff for insert generation."));
  51 // The distance cutoff is selected based on the precheckin-perf results:
  52 // cutoffs 20, 25, 35, and 40 are worse than 30.
  53 static cl::opt<unsigned> VRegDistCutoff("insert-dist-cutoff", cl::init(30U),
  54   cl::Hidden, cl::ZeroOrMore, cl::desc("Vreg distance cutoff for insert "
  55   "generation."));
  56
  57 static cl::opt<bool> OptTiming("insert-timing", cl::init(false), cl::Hidden,
  58   cl::ZeroOrMore, cl::desc("Enable timing of insert generation"));
  59 static cl::opt<bool> OptTimingDetail("insert-timing-detail", cl::init(false),
  60   cl::Hidden, cl::ZeroOrMore, cl::desc("Enable detailed timing of insert "
  61   "generation"));
  62
  63 static cl::opt<bool> OptSelectAll0("insert-all0", cl::init(false), cl::Hidden,
  64   cl::ZeroOrMore);
  65 static cl::opt<bool> OptSelectHas0("insert-has0", cl::init(false), cl::Hidden,
  66   cl::ZeroOrMore);
  67 // Whether to construct constant values via "insert". Could eliminate constant
  68 // extenders, but often not practical.
  69 static cl::opt<bool> OptConst("insert-const", cl::init(false), cl::Hidden,
  70   cl::ZeroOrMore);
  71
  72 // The preprocessor gets confused when the DEBUG macro is passed larger
  73 // chunks of code. Use this function to detect debugging.
  74 inline static bool isDebug() {
  75 #ifndef NDEBUG
  76   return DebugFlag && isCurrentDebugType(DEBUG_TYPE);
  77 #else
  78   return false;
  79 #endif
  80 }
  81
  82 namespace {
  83
  84   // Set of virtual registers, based on BitVector.
  85   struct RegisterSet : private BitVector {
  86     RegisterSet() = default;
  87     explicit RegisterSet(unsigned s, bool t = false) : BitVector(s, t) {}
  88
  89     using BitVector::clear;
  90
  91     unsigned find_first() const {
  92       int First = BitVector::find_first();
  93       if (First < 0)
  94         return 0;
  95       return x2v(First);
  96     }
  97
  98     unsigned find_next(unsigned Prev) const {
  99       int Next = BitVector::find_next(v2x(Prev));
 100       if (Next < 0)
 101         return 0;
 102       return x2v(Next);
 103     }
 104
 105     RegisterSet &insert(unsigned R) {
 106       unsigned Idx = v2x(R);
 107       ensure(Idx);
 108       return static_cast<RegisterSet&>(BitVector::set(Idx));
 109     }
 110     RegisterSet &remove(unsigned R) {
 111       unsigned Idx = v2x(R);
 112       if (Idx >= size())
 113         return *this;
 114       return static_cast<RegisterSet&>(BitVector::reset(Idx));
 115     }
 116
 117     RegisterSet &insert(const RegisterSet &Rs) {
 118       return static_cast<RegisterSet&>(BitVector::operator|=(Rs));
 119     }
 120     RegisterSet &remove(const RegisterSet &Rs) {
 121       return static_cast<RegisterSet&>(BitVector::reset(Rs));
 122     }
 123
 124     reference operator[](unsigned R) {
 125       unsigned Idx = v2x(R);
 126       ensure(Idx);
 127       return BitVector::operator[](Idx);
 128     }
 129     bool operator[](unsigned R) const {
 130       unsigned Idx = v2x(R);
 131       assert(Idx < size());
 132       return BitVector::operator[](Idx);
 133     }
 134     bool has(unsigned R) const {
 135       unsigned Idx = v2x(R);
 136       if (Idx >= size())
 137         return false;
 138       return BitVector::test(Idx);
 139     }
 140
 141     bool empty() const {
 142       return !BitVector::any();
 143     }
 144     bool includes(const RegisterSet &Rs) const {
 145       // A.BitVector::test(B)  <=>  A-B != {}
 146       return !Rs.BitVector::test(*this);
 147     }
 148     bool intersects(const RegisterSet &Rs) const {
 149       return BitVector::anyCommon(Rs);
 150     }
 151
 152   private:
 153     void ensure(unsigned Idx) {
 154       if (size() <= Idx)
 155         resize(std::max(Idx+1, 32U));
 156     }
 157
 158     static inline unsigned v2x(unsigned v) {
 159       return TargetRegisterInfo::virtReg2Index(v);
 160     }
 161
 162     static inline unsigned x2v(unsigned x) {
 163       return TargetRegisterInfo::index2VirtReg(x);
 164     }
 165   };
 166
 167   struct PrintRegSet {
 168     PrintRegSet(const RegisterSet &S, const TargetRegisterInfo *RI)
 169       : RS(S), TRI(RI) {}
 170
 171     friend raw_ostream &operator<< (raw_ostream &OS,
 172           const PrintRegSet &P);
 173
 174   private:
 175     const RegisterSet &RS;
 176     const TargetRegisterInfo *TRI;
 177   };
 178
 179   raw_ostream &operator<< (raw_ostream &OS, const PrintRegSet &P) {
 180     OS << '{';
 181     for (unsigned R = P.RS.find_first(); R; R = P.RS.find_next(R))
 182       OS << ' ' << PrintReg(R, P.TRI);
 183     OS << " }";
 184     return OS;
 185   }
 186
 187   // A convenience class to associate unsigned numbers (such as virtual
 188   // registers) with unsigned numbers.
 189   struct UnsignedMap : public DenseMap<unsigned,unsigned> {
 190     UnsignedMap() = default;
 191
 192   private:
 193     typedef DenseMap<unsigned,unsigned> BaseType;
 194   };
 195
 196   // A utility to establish an ordering between virtual registers:
 197   // VRegA < VRegB  <=>  RegisterOrdering[VRegA] < RegisterOrdering[VRegB]
 198   // This is meant as a cache for the ordering of virtual registers defined
 199   // by a potentially expensive comparison function, or obtained by a proce-
 200   // dure that should not be repeated each time two registers are compared.
 201   struct RegisterOrdering : public UnsignedMap {
 202     RegisterOrdering() = default;
 203
 204     unsigned operator[](unsigned VR) const {
 205       const_iterator F = find(VR);
 206       assert(F != end());
 207       return F->second;
 208     }
 209
 210     // Add operator(), so that objects of this class can be used as
 211     // comparators in std::sort et al.
 212     bool operator() (unsigned VR1, unsigned VR2) const {
 213       return operator[](VR1) < operator[](VR2);
 214     }
 215   };
 216
 217   // Ordering of bit values. This class does not have operator[], but
 218   // is supplies a comparison operator() for use in std:: algorithms.
 219   // The order is as follows:
 220   // - 0 < 1 < ref
 221   // - ref1 < ref2, if ord(ref1.Reg) < ord(ref2.Reg),
 222   //   or ord(ref1.Reg) == ord(ref2.Reg), and ref1.Pos < ref2.Pos.
 223   struct BitValueOrdering {
 224     BitValueOrdering(const RegisterOrdering &RB) : BaseOrd(RB) {}
 225
 226     bool operator() (const BitTracker::BitValue &V1,
 227           const BitTracker::BitValue &V2) const;
 228
 229     const RegisterOrdering &BaseOrd;
 230   };
 231
 232 } // end anonymous namespace
 233
 234 bool BitValueOrdering::operator() (const BitTracker::BitValue &V1,
 235       const BitTracker::BitValue &V2) const {
 236   if (V1 == V2)
 237     return false;
 238   // V1==0 => true, V2==0 => false
 239   if (V1.is(0) || V2.is(0))
 240     return V1.is(0);
 241   // Neither of V1,V2 is 0, and V1!=V2.
 242   // V2==1 => false, V1==1 => true
 243   if (V2.is(1) || V1.is(1))
 244     return !V2.is(1);
 245   // Both V1,V2 are refs.
 246   unsigned Ind1 = BaseOrd[V1.RefI.Reg], Ind2 = BaseOrd[V2.RefI.Reg];
 247   if (Ind1 != Ind2)
 248     return Ind1 < Ind2;
 249   // If V1.Pos==V2.Pos
 250   assert(V1.RefI.Pos != V2.RefI.Pos && "Bit values should be different");
 251   return V1.RefI.Pos < V2.RefI.Pos;
 252 }
 253
 254 namespace {
 255
 256   // Cache for the BitTracker's cell map. Map lookup has a logarithmic
 257   // complexity, this class will memoize the lookup results to reduce
 258   // the access time for repeated lookups of the same cell.
 259   struct CellMapShadow {
 260     CellMapShadow(const BitTracker &T) : BT(T) {}
 261
 262     const BitTracker::RegisterCell &lookup(unsigned VR) {
 263       unsigned RInd = TargetRegisterInfo::virtReg2Index(VR);
 264       // Grow the vector to at least 32 elements.
 265       if (RInd >= CVect.size())
 266         CVect.resize(std::max(RInd+16, 32U), nullptr);
 267       const BitTracker::RegisterCell *CP = CVect[RInd];
 268       if (CP == nullptr)
 269         CP = CVect[RInd] = &BT.lookup(VR);
 270       return *CP;
 271     }
 272
 273     const BitTracker &BT;
 274
 275   private:
 276     typedef std::vector<const BitTracker::RegisterCell*> CellVectType;
 277     CellVectType CVect;
 278   };
 279
 280   // Comparator class for lexicographic ordering of virtual registers
 281   // according to the corresponding BitTracker::RegisterCell objects.
 282   struct RegisterCellLexCompare {
 283     RegisterCellLexCompare(const BitValueOrdering &BO, CellMapShadow &M)
 284       : BitOrd(BO), CM(M) {}
 285
 286     bool operator() (unsigned VR1, unsigned VR2) const;
 287
 288   private:
 289     const BitValueOrdering &BitOrd;
 290     CellMapShadow &CM;
 291   };
 292
 293   // Comparator class for lexicographic ordering of virtual registers
 294   // according to the specified bits of the corresponding BitTracker::
 295   // RegisterCell objects.
 296   // Specifically, this class will be used to compare bit B of a register
 297   // cell for a selected virtual register R with bit N of any register
 298   // other than R.
 299   struct RegisterCellBitCompareSel {
 300     RegisterCellBitCompareSel(unsigned R, unsigned B, unsigned N,
 301           const BitValueOrdering &BO, CellMapShadow &M)
 302       : SelR(R), SelB(B), BitN(N), BitOrd(BO), CM(M) {}
 303
 304     bool operator() (unsigned VR1, unsigned VR2) const;
 305
 306   private:
 307     const unsigned SelR, SelB;
 308     const unsigned BitN;
 309     const BitValueOrdering &BitOrd;
 310     CellMapShadow &CM;
 311   };
 312
 313 } // end anonymous namespace
 314
 315 bool RegisterCellLexCompare::operator() (unsigned VR1, unsigned VR2) const {
 316   // Ordering of registers, made up from two given orderings:
 317   // - the ordering of the register numbers, and
 318   // - the ordering of register cells.
 319   // Def. R1 < R2 if:
 320   // - cell(R1) < cell(R2), or
 321   // - cell(R1) == cell(R2), and index(R1) < index(R2).
 322   //
 323   // For register cells, the ordering is lexicographic, with index 0 being
 324   // the most significant.
 325   if (VR1 == VR2)
 326     return false;
 327
 328   const BitTracker::RegisterCell &RC1 = CM.lookup(VR1), &RC2 = CM.lookup(VR2);
 329   uint16_t W1 = RC1.width(), W2 = RC2.width();
 330   for (uint16_t i = 0, w = std::min(W1, W2); i < w; ++i) {
 331     const BitTracker::BitValue &V1 = RC1[i], &V2 = RC2[i];
 332     if (V1 != V2)
 333       return BitOrd(V1, V2);
 334   }
 335   // Cells are equal up until the common length.
 336   if (W1 != W2)
 337     return W1 < W2;
 338
 339   return BitOrd.BaseOrd[VR1] < BitOrd.BaseOrd[VR2];
 340 }
 341
 342 bool RegisterCellBitCompareSel::operator() (unsigned VR1, unsigned VR2) const {
 343   if (VR1 == VR2)
 344     return false;
 345   const BitTracker::RegisterCell &RC1 = CM.lookup(VR1);
 346   const BitTracker::RegisterCell &RC2 = CM.lookup(VR2);
 347   uint16_t W1 = RC1.width(), W2 = RC2.width();
 348   uint16_t Bit1 = (VR1 == SelR) ? SelB : BitN;
 349   uint16_t Bit2 = (VR2 == SelR) ? SelB : BitN;
 350   // If Bit1 exceeds the width of VR1, then:
 351   // - return false, if at the same time Bit2 exceeds VR2, or
 352   // - return true, otherwise.
 353   // (I.e. "a bit value that does not exist is less than any bit value
 354   // that does exist".)
 355   if (W1 <= Bit1)
 356     return Bit2 < W2;
 357   // If Bit1 is within VR1, but Bit2 is not within VR2, return false.
 358   if (W2 <= Bit2)
 359     return false;
 360
 361   const BitTracker::BitValue &V1 = RC1[Bit1], V2 = RC2[Bit2];
 362   if (V1 != V2)
 363     return BitOrd(V1, V2);
 364   return false;
 365 }
 366
 367 namespace {
 368
 369   class OrderedRegisterList {
 370     typedef std::vector<unsigned> ListType;
 371
 372   public:
 373     OrderedRegisterList(const RegisterOrdering &RO) : Ord(RO) {}
 374
 375     void insert(unsigned VR);
 376     void remove(unsigned VR);
 377
 378     unsigned operator[](unsigned Idx) const {
 379       assert(Idx < Seq.size());
 380       return Seq[Idx];
 381     }
 382
 383     unsigned size() const {
 384       return Seq.size();
 385     }
 386
 387     typedef ListType::iterator iterator;
 388     typedef ListType::const_iterator const_iterator;
 389     iterator begin() { return Seq.begin(); }
 390     iterator end() { return Seq.end(); }
 391     const_iterator begin() const { return Seq.begin(); }
 392     const_iterator end() const { return Seq.end(); }
 393
 394     // Convenience function to convert an iterator to the corresponding index.
 395     unsigned idx(iterator It) const { return It-begin(); }
 396
 397   private:
 398     ListType Seq;
 399     const RegisterOrdering &Ord;
 400   };
 401
 402   struct PrintORL {
 403     PrintORL(const OrderedRegisterList &L, const TargetRegisterInfo *RI)
 404       : RL(L), TRI(RI) {}
 405
 406     friend raw_ostream &operator<< (raw_ostream &OS, const PrintORL &P);
 407
 408   private:
 409     const OrderedRegisterList &RL;
 410     const TargetRegisterInfo *TRI;
 411   };
 412
 413   raw_ostream &operator<< (raw_ostream &OS, const PrintORL &P) {
 414     OS << '(';
 415     OrderedRegisterList::const_iterator B = P.RL.begin(), E = P.RL.end();
 416     for (OrderedRegisterList::const_iterator I = B; I != E; ++I) {
 417       if (I != B)
 418         OS << ", ";
 419       OS << PrintReg(*I, P.TRI);
 420     }
 421     OS << ')';
 422     return OS;
 423   }
 424
 425 } // end anonymous namespace
 426
 427 void OrderedRegisterList::insert(unsigned VR) {
 428   iterator L = std::lower_bound(Seq.begin(), Seq.end(), VR, Ord);
 429   if (L == Seq.end())
 430     Seq.push_back(VR);
 431   else
 432     Seq.insert(L, VR);
 433 }
 434
 435 void OrderedRegisterList::remove(unsigned VR) {
 436   iterator L = std::lower_bound(Seq.begin(), Seq.end(), VR, Ord);
 437   assert(L != Seq.end());
 438   Seq.erase(L);
 439 }
 440
 441 namespace {
 442
 443   // A record of the insert form. The fields correspond to the operands
 444   // of the "insert" instruction:
 445   // ... = insert(SrcR, InsR, #Wdh, #Off)
 446   struct IFRecord {
 447     IFRecord(unsigned SR = 0, unsigned IR = 0, uint16_t W = 0, uint16_t O = 0)
 448       : SrcR(SR), InsR(IR), Wdh(W), Off(O) {}
 449
 450     unsigned SrcR, InsR;
 451     uint16_t Wdh, Off;
 452   };
 453
 454   struct PrintIFR {
 455     PrintIFR(const IFRecord &R, const TargetRegisterInfo *RI)
 456       : IFR(R), TRI(RI) {}
 457
 458   private:
 459     friend raw_ostream &operator<< (raw_ostream &OS, const PrintIFR &P);
 460
 461     const IFRecord &IFR;
 462     const TargetRegisterInfo *TRI;
 463   };
 464
 465   raw_ostream &operator<< (raw_ostream &OS, const PrintIFR &P) {
 466     unsigned SrcR = P.IFR.SrcR, InsR = P.IFR.InsR;
 467     OS << '(' << PrintReg(SrcR, P.TRI) << ',' << PrintReg(InsR, P.TRI)
 468        << ",#" << P.IFR.Wdh << ",#" << P.IFR.Off << ')';
 469     return OS;
 470   }
 471
 472   typedef std::pair<IFRecord,RegisterSet> IFRecordWithRegSet;
 473
 474 } // end anonymous namespace
 475
 476 namespace llvm {
 477
 478   void initializeHexagonGenInsertPass(PassRegistry&);
 479   FunctionPass *createHexagonGenInsert();
 480
 481 } // end namespace llvm
 482
 483 namespace {
 484
 485   class HexagonGenInsert : public MachineFunctionPass {
 486   public:
 487     static char ID;
 488
 489     HexagonGenInsert() : MachineFunctionPass(ID), HII(nullptr), HRI(nullptr) {
 490       initializeHexagonGenInsertPass(*PassRegistry::getPassRegistry());
 491     }
 492
 493     StringRef getPassName() const override {
 494       return "Hexagon generate \"insert\" instructions";
 495     }
 496
 497     void getAnalysisUsage(AnalysisUsage &AU) const override {
 498       AU.addRequired<MachineDominatorTree>();
 499       AU.addPreserved<MachineDominatorTree>();
 500       MachineFunctionPass::getAnalysisUsage(AU);
 501     }
 502
 503     bool runOnMachineFunction(MachineFunction &MF) override;
 504
 505   private:
 506     typedef DenseMap<std::pair<unsigned,unsigned>,unsigned> PairMapType;
 507
 508     void buildOrderingMF(RegisterOrdering &RO) const;
 509     void buildOrderingBT(RegisterOrdering &RB, RegisterOrdering &RO) const;
 510     bool isIntClass(const TargetRegisterClass *RC) const;
 511     bool isConstant(unsigned VR) const;
 512     bool isSmallConstant(unsigned VR) const;
 513     bool isValidInsertForm(unsigned DstR, unsigned SrcR, unsigned InsR,
 514           uint16_t L, uint16_t S) const;
 515     bool findSelfReference(unsigned VR) const;
 516     bool findNonSelfReference(unsigned VR) const;
 517     void getInstrDefs(const MachineInstr *MI, RegisterSet &Defs) const;
 518     void getInstrUses(const MachineInstr *MI, RegisterSet &Uses) const;
 519     unsigned distance(const MachineBasicBlock *FromB,
 520           const MachineBasicBlock *ToB, const UnsignedMap &RPO,
 521           PairMapType &M) const;
 522     unsigned distance(MachineBasicBlock::const_iterator FromI,
 523           MachineBasicBlock::const_iterator ToI, const UnsignedMap &RPO,
 524           PairMapType &M) const;
 525     bool findRecordInsertForms(unsigned VR, OrderedRegisterList &AVs);
 526     void collectInBlock(MachineBasicBlock *B, OrderedRegisterList &AVs);
 527     void findRemovableRegisters(unsigned VR, IFRecord IF,
 528           RegisterSet &RMs) const;
 529     void computeRemovableRegisters();
 530
 531     void pruneEmptyLists();
 532     void pruneCoveredSets(unsigned VR);
 533     void pruneUsesTooFar(unsigned VR, const UnsignedMap &RPO, PairMapType &M);
 534     void pruneRegCopies(unsigned VR);
 535     void pruneCandidates();
 536     void selectCandidates();
 537     bool generateInserts();
 538
 539     bool removeDeadCode(MachineDomTreeNode *N);
 540
 541     // IFRecord coupled with a set of potentially removable registers:
 542     typedef std::vector<IFRecordWithRegSet> IFListType;
 543     typedef DenseMap<unsigned,IFListType> IFMapType;  // vreg -> IFListType
 544
 545     void dump_map() const;
 546
 547     const HexagonInstrInfo *HII;
 548     const HexagonRegisterInfo *HRI;
 549
 550     MachineFunction *MFN;
 551     MachineRegisterInfo *MRI;
 552     MachineDominatorTree *MDT;
 553     CellMapShadow *CMS;
 554
 555     RegisterOrdering BaseOrd;
 556     RegisterOrdering CellOrd;
 557     IFMapType IFMap;
 558   };
 559
 560   char HexagonGenInsert::ID = 0;
 561
 562 } // end anonymous namespace
 563
 564 void HexagonGenInsert::dump_map() const {
 565   typedef IFMapType::const_iterator iterator;
 566   for (iterator I = IFMap.begin(), E = IFMap.end(); I != E; ++I) {
 567     dbgs() << "  " << PrintReg(I->first, HRI) << ":\n";
 568     const IFListType &LL = I->second;
 569     for (unsigned i = 0, n = LL.size(); i < n; ++i)
 570       dbgs() << "    " << PrintIFR(LL[i].first, HRI) << ", "
 571              << PrintRegSet(LL[i].second, HRI) << '\n';
 572   }
 573 }
 574
 575 void HexagonGenInsert::buildOrderingMF(RegisterOrdering &RO) const {
 576   unsigned Index = 0;
 577   typedef MachineFunction::const_iterator mf_iterator;
 578   for (mf_iterator A = MFN->begin(), Z = MFN->end(); A != Z; ++A) {
 579     const MachineBasicBlock &B = *A;
 580     if (!CMS->BT.reached(&B))
 581       continue;
 582     typedef MachineBasicBlock::const_iterator mb_iterator;
 583     for (mb_iterator I = B.begin(), E = B.end(); I != E; ++I) {
 584       const MachineInstr *MI = &*I;
 585       for (unsigned i = 0, n = MI->getNumOperands(); i < n; ++i) {
 586         const MachineOperand &MO = MI->getOperand(i);
 587         if (MO.isReg() && MO.isDef()) {
 588           unsigned R = MO.getReg();
 589           assert(MO.getSubReg() == 0 && "Unexpected subregister in definition");
 590           if (TargetRegisterInfo::isVirtualRegister(R))
 591             RO.insert(std::make_pair(R, Index++));
 592         }
 593       }
 594     }
 595   }
 596   // Since some virtual registers may have had their def and uses eliminated,
 597   // they are no longer referenced in the code, and so they will not appear
 598   // in the map.
 599 }
 600
 601 void HexagonGenInsert::buildOrderingBT(RegisterOrdering &RB,
 602       RegisterOrdering &RO) const {
 603   // Create a vector of all virtual registers (collect them from the base
 604   // ordering RB), and then sort it using the RegisterCell comparator.
 605   BitValueOrdering BVO(RB);
 606   RegisterCellLexCompare LexCmp(BVO, *CMS);
 607   typedef std::vector<unsigned> SortableVectorType;
 608   SortableVectorType VRs;
 609   for (RegisterOrdering::iterator I = RB.begin(), E = RB.end(); I != E; ++I)
 610     VRs.push_back(I->first);
 611   std::sort(VRs.begin(), VRs.end(), LexCmp);
 612   // Transfer the results to the outgoing register ordering.
 613   for (unsigned i = 0, n = VRs.size(); i < n; ++i)
 614     RO.insert(std::make_pair(VRs[i], i));
 615 }
 616
 617 inline bool HexagonGenInsert::isIntClass(const TargetRegisterClass *RC) const {
 618   return RC == &Hexagon::IntRegsRegClass || RC == &Hexagon::DoubleRegsRegClass;
 619 }
 620
 621 bool HexagonGenInsert::isConstant(unsigned VR) const {
 622   const BitTracker::RegisterCell &RC = CMS->lookup(VR);
 623   uint16_t W = RC.width();
 624   for (uint16_t i = 0; i < W; ++i) {
 625     const BitTracker::BitValue &BV = RC[i];
 626     if (BV.is(0) || BV.is(1))
 627       continue;
 628     return false;
 629   }
 630   return true;
 631 }
 632
 633 bool HexagonGenInsert::isSmallConstant(unsigned VR) const {
 634   const BitTracker::RegisterCell &RC = CMS->lookup(VR);
 635   uint16_t W = RC.width();
 636   if (W > 64)
 637     return false;
 638   uint64_t V = 0, B = 1;
 639   for (uint16_t i = 0; i < W; ++i) {
 640     const BitTracker::BitValue &BV = RC[i];
 641     if (BV.is(1))
 642       V |= B;
 643     else if (!BV.is(0))
 644       return false;
 645     B <<= 1;
 646   }
 647
 648   // For 32-bit registers, consider: Rd = #s16.
 649   if (W == 32)
 650     return isInt<16>(V);
 651
 652   // For 64-bit registers, it's Rdd = #s8 or Rdd = combine(#s8,#s8)
 653   return isInt<8>(Lo_32(V)) && isInt<8>(Hi_32(V));
 654 }
 655
 656 bool HexagonGenInsert::isValidInsertForm(unsigned DstR, unsigned SrcR,
 657       unsigned InsR, uint16_t L, uint16_t S) const {
 658   const TargetRegisterClass *DstRC = MRI->getRegClass(DstR);
 659   const TargetRegisterClass *SrcRC = MRI->getRegClass(SrcR);
 660   const TargetRegisterClass *InsRC = MRI->getRegClass(InsR);
 661   // Only integet (32-/64-bit) register classes.
 662   if (!isIntClass(DstRC) || !isIntClass(SrcRC) || !isIntClass(InsRC))
 663     return false;
 664   // The "source" register must be of the same class as DstR.
 665   if (DstRC != SrcRC)
 666     return false;
 667   if (DstRC == InsRC)
 668     return true;
 669   // A 64-bit register can only be generated from other 64-bit registers.
 670   if (DstRC == &Hexagon::DoubleRegsRegClass)
 671     return false;
 672   // Otherwise, the L and S cannot span 32-bit word boundary.
 673   if (S < 32 && S+L > 32)
 674     return false;
 675   return true;
 676 }
 677
 678 bool HexagonGenInsert::findSelfReference(unsigned VR) const {
 679   const BitTracker::RegisterCell &RC = CMS->lookup(VR);
 680   for (uint16_t i = 0, w = RC.width(); i < w; ++i) {
 681     const BitTracker::BitValue &V = RC[i];
 682     if (V.Type == BitTracker::BitValue::Ref && V.RefI.Reg == VR)
 683       return true;
 684   }
 685   return false;
 686 }
 687
 688 bool HexagonGenInsert::findNonSelfReference(unsigned VR) const {
 689   BitTracker::RegisterCell RC = CMS->lookup(VR);
 690   for (uint16_t i = 0, w = RC.width(); i < w; ++i) {
 691     const BitTracker::BitValue &V = RC[i];
 692     if (V.Type == BitTracker::BitValue::Ref && V.RefI.Reg != VR)
 693       return true;
 694   }
 695   return false;
 696 }
 697
 698 void HexagonGenInsert::getInstrDefs(const MachineInstr *MI,
 699       RegisterSet &Defs) const {
 700   for (unsigned i = 0, n = MI->getNumOperands(); i < n; ++i) {
 701     const MachineOperand &MO = MI->getOperand(i);
 702     if (!MO.isReg() || !MO.isDef())
 703       continue;
 704     unsigned R = MO.getReg();
 705     if (!TargetRegisterInfo::isVirtualRegister(R))
 706       continue;
 707     Defs.insert(R);
 708   }
 709 }
 710
 711 void HexagonGenInsert::getInstrUses(const MachineInstr *MI,
 712       RegisterSet &Uses) const {
 713   for (unsigned i = 0, n = MI->getNumOperands(); i < n; ++i) {
 714     const MachineOperand &MO = MI->getOperand(i);
 715     if (!MO.isReg() || !MO.isUse())
 716       continue;
 717     unsigned R = MO.getReg();
 718     if (!TargetRegisterInfo::isVirtualRegister(R))
 719       continue;
 720     Uses.insert(R);
 721   }
 722 }
 723
 724 unsigned HexagonGenInsert::distance(const MachineBasicBlock *FromB,
 725       const MachineBasicBlock *ToB, const UnsignedMap &RPO,
 726       PairMapType &M) const {
 727   // Forward distance from the end of a block to the beginning of it does
 728   // not make sense. This function should not be called with FromB == ToB.
 729   assert(FromB != ToB);
 730
 731   unsigned FromN = FromB->getNumber(), ToN = ToB->getNumber();
 732   // If we have already computed it, return the cached result.
 733   PairMapType::iterator F = M.find(std::make_pair(FromN, ToN));
 734   if (F != M.end())
 735     return F->second;
 736   unsigned ToRPO = RPO.lookup(ToN);
 737
 738   unsigned MaxD = 0;
 739   typedef MachineBasicBlock::const_pred_iterator pred_iterator;
 740   for (pred_iterator I = ToB->pred_begin(), E = ToB->pred_end(); I != E; ++I) {
 741     const MachineBasicBlock *PB = *I;
 742     // Skip back edges. Also, if FromB is a predecessor of ToB, the distance
 743     // along that path will be 0, and we don't need to do any calculations
 744     // on it.
 745     if (PB == FromB || RPO.lookup(PB->getNumber()) >= ToRPO)
 746       continue;
 747     unsigned D = PB->size() + distance(FromB, PB, RPO, M);
 748     if (D > MaxD)
 749       MaxD = D;
 750   }
 751
 752   // Memoize the result for later lookup.
 753   M.insert(std::make_pair(std::make_pair(FromN, ToN), MaxD));
 754   return MaxD;
 755 }
 756
 757 unsigned HexagonGenInsert::distance(MachineBasicBlock::const_iterator FromI,
 758       MachineBasicBlock::const_iterator ToI, const UnsignedMap &RPO,
 759       PairMapType &M) const {
 760   const MachineBasicBlock *FB = FromI->getParent(), *TB = ToI->getParent();
 761   if (FB == TB)
 762     return std::distance(FromI, ToI);
 763   unsigned D1 = std::distance(TB->begin(), ToI);
 764   unsigned D2 = distance(FB, TB, RPO, M);
 765   unsigned D3 = std::distance(FromI, FB->end());
 766   return D1+D2+D3;
 767 }
 768
 769 bool HexagonGenInsert::findRecordInsertForms(unsigned VR,
 770       OrderedRegisterList &AVs) {
 771   if (isDebug()) {
 772     dbgs() << __func__ << ": " << PrintReg(VR, HRI)
 773            << "  AVs: " << PrintORL(AVs, HRI) << "\n";
 774   }
 775   if (AVs.size() == 0)
 776     return false;
 777
 778   typedef OrderedRegisterList::iterator iterator;
 779   BitValueOrdering BVO(BaseOrd);
 780   const BitTracker::RegisterCell &RC = CMS->lookup(VR);
 781   uint16_t W = RC.width();
 782
 783   typedef std::pair<unsigned,uint16_t> RSRecord;  // (reg,shift)
 784   typedef std::vector<RSRecord> RSListType;
 785   // Have a map, with key being the matching prefix length, and the value
 786   // being the list of pairs (R,S), where R's prefix matches VR at S.
 787   // (DenseMap<uint16_t,RSListType> fails to instantiate.)
 788   typedef DenseMap<unsigned,RSListType> LRSMapType;
 789   LRSMapType LM;
 790
 791   // Conceptually, rotate the cell RC right (i.e. towards the LSB) by S,
 792   // and find matching prefixes from AVs with the rotated RC. Such a prefix
 793   // would match a string of bits (of length L) in RC starting at S.
 794   for (uint16_t S = 0; S < W; ++S) {
 795     iterator B = AVs.begin(), E = AVs.end();
 796     // The registers in AVs are ordered according to the lexical order of
 797     // the corresponding register cells. This means that the range of regis-
 798     // ters in AVs that match a prefix of length L+1 will be contained in
 799     // the range that matches a prefix of length L. This means that we can
 800     // keep narrowing the search space as the prefix length goes up. This
 801     // helps reduce the overall complexity of the search.
 802     uint16_t L;
 803     for (L = 0; L < W-S; ++L) {
 804       // Compare against VR's bits starting at S, which emulates rotation
 805       // of VR by S.
 806       RegisterCellBitCompareSel RCB(VR, S+L, L, BVO, *CMS);
 807       iterator NewB = std::lower_bound(B, E, VR, RCB);
 808       iterator NewE = std::upper_bound(NewB, E, VR, RCB);
 809       // For the registers that are eliminated from the next range, L is
 810       // the longest prefix matching VR at position S (their prefixes
 811       // differ from VR at S+L). If L>0, record this information for later
 812       // use.
 813       if (L > 0) {
 814         for (iterator I = B; I != NewB; ++I)
 815           LM[L].push_back(std::make_pair(*I, S));
 816         for (iterator I = NewE; I != E; ++I)
 817           LM[L].push_back(std::make_pair(*I, S));
 818       }
 819       B = NewB, E = NewE;
 820       if (B == E)
 821         break;
 822     }
 823     // Record the final register range. If this range is non-empty, then
 824     // L=W-S.
 825     assert(B == E || L == W-S);
 826     if (B != E) {
 827       for (iterator I = B; I != E; ++I)
 828         LM[L].push_back(std::make_pair(*I, S));
 829       // If B!=E, then we found a range of registers whose prefixes cover the
 830       // rest of VR from position S. There is no need to further advance S.
 831       break;
 832     }
 833   }
 834
 835   if (isDebug()) {
 836     dbgs() << "Prefixes matching register " << PrintReg(VR, HRI) << "\n";
 837     for (LRSMapType::iterator I = LM.begin(), E = LM.end(); I != E; ++I) {
 838       dbgs() << "  L=" << I->first << ':';
 839       const RSListType &LL = I->second;
 840       for (unsigned i = 0, n = LL.size(); i < n; ++i)
 841         dbgs() << " (" << PrintReg(LL[i].first, HRI) << ",@"
 842                << LL[i].second << ')';
 843       dbgs() << '\n';
 844     }
 845   }
 846
 847   bool Recorded = false;
 848
 849   for (iterator I = AVs.begin(), E = AVs.end(); I != E; ++I) {
 850     unsigned SrcR = *I;
 851     int FDi = -1, LDi = -1;   // First/last different bit.
 852     const BitTracker::RegisterCell &AC = CMS->lookup(SrcR);
 853     uint16_t AW = AC.width();
 854     for (uint16_t i = 0, w = std::min(W, AW); i < w; ++i) {
 855       if (RC[i] == AC[i])
 856         continue;
 857       if (FDi == -1)
 858         FDi = i;
 859       LDi = i;
 860     }
 861     if (FDi == -1)
 862       continue;  // TODO (future): Record identical registers.
 863     // Look for a register whose prefix could patch the range [FD..LD]
 864     // where VR and SrcR differ.
 865     uint16_t FD = FDi, LD = LDi;  // Switch to unsigned type.
 866     uint16_t MinL = LD-FD+1;
 867     for (uint16_t L = MinL; L < W; ++L) {
 868       LRSMapType::iterator F = LM.find(L);
 869       if (F == LM.end())
 870         continue;
 871       RSListType &LL = F->second;
 872       for (unsigned i = 0, n = LL.size(); i < n; ++i) {
 873         uint16_t S = LL[i].second;
 874         // MinL is the minimum length of the prefix. Any length above MinL
 875         // allows some flexibility as to where the prefix can start:
 876         // given the extra length EL=L-MinL, the prefix must start between
 877         // max(0,FD-EL) and FD.
 878         if (S > FD)   // Starts too late.
 879           continue;
 880         uint16_t EL = L-MinL;
 881         uint16_t LowS = (EL < FD) ? FD-EL : 0;
 882         if (S < LowS) // Starts too early.
 883           continue;
 884         unsigned InsR = LL[i].first;
 885         if (!isValidInsertForm(VR, SrcR, InsR, L, S))
 886           continue;
 887         if (isDebug()) {
 888           dbgs() << PrintReg(VR, HRI) << " = insert(" << PrintReg(SrcR, HRI)
 889                  << ',' << PrintReg(InsR, HRI) << ",#" << L << ",#"
 890                  << S << ")\n";
 891         }
 892         IFRecordWithRegSet RR(IFRecord(SrcR, InsR, L, S), RegisterSet());
 893         IFMap[VR].push_back(RR);
 894         Recorded = true;
 895       }
 896     }
 897   }
 898
 899   return Recorded;
 900 }
 901
 902 void HexagonGenInsert::collectInBlock(MachineBasicBlock *B,
 903       OrderedRegisterList &AVs) {
 904   if (isDebug())
 905     dbgs() << "visiting block BB#" << B->getNumber() << "\n";
 906
 907   // First, check if this block is reachable at all. If not, the bit tracker
 908   // will not have any information about registers in it.
 909   if (!CMS->BT.reached(B))
 910     return;
 911
 912   bool DoConst = OptConst;
 913   // Keep a separate set of registers defined in this block, so that we
 914   // can remove them from the list of available registers once all DT
 915   // successors have been processed.
 916   RegisterSet BlockDefs, InsDefs;
 917   for (MachineBasicBlock::iterator I = B->begin(), E = B->end(); I != E; ++I) {
 918     MachineInstr *MI = &*I;
 919     InsDefs.clear();
 920     getInstrDefs(MI, InsDefs);
 921     // Leave those alone. They are more transparent than "insert".
 922     bool Skip = MI->isCopy() || MI->isRegSequence();
 923
 924     if (!Skip) {
 925       // Visit all defined registers, and attempt to find the corresponding
 926       // "insert" representations.
 927       for (unsigned VR = InsDefs.find_first(); VR; VR = InsDefs.find_next(VR)) {
 928         // Do not collect registers that are known to be compile-time cons-
 929         // tants, unless requested.
 930         if (!DoConst && isConstant(VR))
 931           continue;
 932         // If VR's cell contains a reference to VR, then VR cannot be defined
 933         // via "insert". If VR is a constant that can be generated in a single
 934         // instruction (without constant extenders), generating it via insert
 935         // makes no sense.
 936         if (findSelfReference(VR) || isSmallConstant(VR))
 937           continue;
 938
 939         findRecordInsertForms(VR, AVs);
 940       }
 941     }
 942
 943     // Insert the defined registers into the list of available registers
 944     // after they have been processed.
 945     for (unsigned VR = InsDefs.find_first(); VR; VR = InsDefs.find_next(VR))
 946       AVs.insert(VR);
 947     BlockDefs.insert(InsDefs);
 948   }
 949
 950   for (auto *DTN : children<MachineDomTreeNode*>(MDT->getNode(B))) {
 951     MachineBasicBlock *SB = DTN->getBlock();
 952     collectInBlock(SB, AVs);
 953   }
 954
 955   for (unsigned VR = BlockDefs.find_first(); VR; VR = BlockDefs.find_next(VR))
 956     AVs.remove(VR);
 957 }
 958
 959 void HexagonGenInsert::findRemovableRegisters(unsigned VR, IFRecord IF,
 960       RegisterSet &RMs) const {
 961   // For a given register VR and a insert form, find the registers that are
 962   // used by the current definition of VR, and which would no longer be
 963   // needed for it after the definition of VR is replaced with the insert
 964   // form. These are the registers that could potentially become dead.
 965   RegisterSet Regs[2];
 966
 967   unsigned S = 0;  // Register set selector.
 968   Regs[S].insert(VR);
 969
 970   while (!Regs[S].empty()) {
 971     // Breadth-first search.
 972     unsigned OtherS = 1-S;
 973     Regs[OtherS].clear();
 974     for (unsigned R = Regs[S].find_first(); R; R = Regs[S].find_next(R)) {
 975       Regs[S].remove(R);
 976       if (R == IF.SrcR || R == IF.InsR)
 977         continue;
 978       // Check if a given register has bits that are references to any other
 979       // registers. This is to detect situations where the instruction that
 980       // defines register R takes register Q as an operand, but R itself does
 981       // not contain any bits from Q. Loads are examples of how this could
 982       // happen:
 983       //   R = load Q
 984       // In this case (assuming we do not have any knowledge about the loaded
 985       // value), we must not treat R as a "conveyance" of the bits from Q.
 986       // (The information in BT about R's bits would have them as constants,
 987       // in case of zero-extending loads, or refs to R.)
 988       if (!findNonSelfReference(R))
 989         continue;
 990       RMs.insert(R);
 991       const MachineInstr *DefI = MRI->getVRegDef(R);
 992       assert(DefI);
 993       // Do not iterate past PHI nodes to avoid infinite loops. This can
 994       // make the final set a bit less accurate, but the removable register
 995       // sets are an approximation anyway.
 996       if (DefI->isPHI())
 997         continue;
 998       getInstrUses(DefI, Regs[OtherS]);
 999     }
1000     S = OtherS;
1001   }
1002   // The register VR is added to the list as a side-effect of the algorithm,
1003   // but it is not "potentially removable". A potentially removable register
1004   // is one that may become unused (dead) after conversion to the insert form
1005   // IF, and obviously VR (or its replacement) will not become dead by apply-
1006   // ing IF.
1007   RMs.remove(VR);
1008 }
1009
1010 void HexagonGenInsert::computeRemovableRegisters() {
1011   for (IFMapType::iterator I = IFMap.begin(), E = IFMap.end(); I != E; ++I) {
1012     IFListType &LL = I->second;
1013     for (unsigned i = 0, n = LL.size(); i < n; ++i)
1014       findRemovableRegisters(I->first, LL[i].first, LL[i].second);
1015   }
1016 }
1017
1018 void HexagonGenInsert::pruneEmptyLists() {
1019   // Remove all entries from the map, where the register has no insert forms
1020   // associated with it.
1021   typedef SmallVector<IFMapType::iterator,16> IterListType;
1022   IterListType Prune;
1023   for (IFMapType::iterator I = IFMap.begin(), E = IFMap.end(); I != E; ++I) {
1024     if (I->second.empty())
1025       Prune.push_back(I);
1026   }
1027   for (unsigned i = 0, n = Prune.size(); i < n; ++i)
1028     IFMap.erase(Prune[i]);
1029 }
1030
1031 void HexagonGenInsert::pruneCoveredSets(unsigned VR) {
1032   IFMapType::iterator F = IFMap.find(VR);
1033   assert(F != IFMap.end());
1034   IFListType &LL = F->second;
1035
1036   // First, examine the IF candidates for register VR whose removable-regis-
1037   // ter sets are empty. This means that a given candidate will not help eli-
1038   // minate any registers, but since "insert" is not a constant-extendable
1039   // instruction, using such a candidate may reduce code size if the defini-
1040   // tion of VR is constant-extended.
1041   // If there exists a candidate with a non-empty set, the ones with empty
1042   // sets will not be used and can be removed.
1043   MachineInstr *DefVR = MRI->getVRegDef(VR);
1044   bool DefEx = HII->isConstExtended(*DefVR);
1045   bool HasNE = false;
1046   for (unsigned i = 0, n = LL.size(); i < n; ++i) {
1047     if (LL[i].second.empty())
1048       continue;
1049     HasNE = true;
1050     break;
1051   }
1052   if (!DefEx || HasNE) {
1053     // The definition of VR is not constant-extended, or there is a candidate
1054     // with a non-empty set. Remove all candidates with empty sets.
1055     auto IsEmpty = [] (const IFRecordWithRegSet &IR) -> bool {
1056       return IR.second.empty();
1057     };
1058     auto End = llvm::remove_if(LL, IsEmpty);
1059     if (End != LL.end())
1060       LL.erase(End, LL.end());
1061   } else {
1062     // The definition of VR is constant-extended, and all candidates have
1063     // empty removable-register sets. Pick the maximum candidate, and remove
1064     // all others. The "maximum" does not have any special meaning here, it
1065     // is only so that the candidate that will remain on the list is selec-
1066     // ted deterministically.
1067     IFRecord MaxIF = LL[0].first;
1068     for (unsigned i = 1, n = LL.size(); i < n; ++i) {
1069       // If LL[MaxI] < LL[i], then MaxI = i.
1070       const IFRecord &IF = LL[i].first;
1071       unsigned M0 = BaseOrd[MaxIF.SrcR], M1 = BaseOrd[MaxIF.InsR];
1072       unsigned R0 = BaseOrd[IF.SrcR], R1 = BaseOrd[IF.InsR];
1073       if (M0 > R0)
1074         continue;
1075       if (M0 == R0) {
1076         if (M1 > R1)
1077           continue;
1078         if (M1 == R1) {
1079           if (MaxIF.Wdh > IF.Wdh)
1080             continue;
1081           if (MaxIF.Wdh == IF.Wdh && MaxIF.Off >= IF.Off)
1082             continue;
1083         }
1084       }
1085       // MaxIF < IF.
1086       MaxIF = IF;
1087     }
1088     // Remove everything except the maximum candidate. All register sets
1089     // are empty, so no need to preserve anything.
1090     LL.clear();
1091     LL.push_back(std::make_pair(MaxIF, RegisterSet()));
1092   }
1093
1094   // Now, remove those whose sets of potentially removable registers are
1095   // contained in another IF candidate for VR. For example, given these
1096   // candidates for vreg45,
1097   //   %vreg45:
1098   //     (%vreg44,%vreg41,#9,#8), { %vreg42 }
1099   //     (%vreg43,%vreg41,#9,#8), { %vreg42 %vreg44 }
1100   // remove the first one, since it is contained in the second one.
1101   for (unsigned i = 0, n = LL.size(); i < n; ) {
1102     const RegisterSet &RMi = LL[i].second;
1103     unsigned j = 0;
1104     while (j < n) {
1105       if (j != i && LL[j].second.includes(RMi))
1106         break;
1107       j++;
1108     }
1109     if (j == n) {   // RMi not contained in anything else.
1110       i++;
1111       continue;
1112     }
1113     LL.erase(LL.begin()+i);
1114     n = LL.size();
1115   }
1116 }
1117
1118 void HexagonGenInsert::pruneUsesTooFar(unsigned VR, const UnsignedMap &RPO,
1119       PairMapType &M) {
1120   IFMapType::iterator F = IFMap.find(VR);
1121   assert(F != IFMap.end());
1122   IFListType &LL = F->second;
1123   unsigned Cutoff = VRegDistCutoff;
1124   const MachineInstr *DefV = MRI->getVRegDef(VR);
1125
1126   for (unsigned i = LL.size(); i > 0; --i) {
1127     unsigned SR = LL[i-1].first.SrcR, IR = LL[i-1].first.InsR;
1128     const MachineInstr *DefS = MRI->getVRegDef(SR);
1129     const MachineInstr *DefI = MRI->getVRegDef(IR);
1130     unsigned DSV = distance(DefS, DefV, RPO, M);
1131     if (DSV < Cutoff) {
1132       unsigned DIV = distance(DefI, DefV, RPO, M);
1133       if (DIV < Cutoff)
1134         continue;
1135     }
1136     LL.erase(LL.begin()+(i-1));
1137   }
1138 }
1139
1140 void HexagonGenInsert::pruneRegCopies(unsigned VR) {
1141   IFMapType::iterator F = IFMap.find(VR);
1142   assert(F != IFMap.end());
1143   IFListType &LL = F->second;
1144
1145   auto IsCopy = [] (const IFRecordWithRegSet &IR) -> bool {
1146     return IR.first.Wdh == 32 && (IR.first.Off == 0 || IR.first.Off == 32);
1147   };
1148   auto End = llvm::remove_if(LL, IsCopy);
1149   if (End != LL.end())
1150     LL.erase(End, LL.end());
1151 }
1152
1153 void HexagonGenInsert::pruneCandidates() {
1154   // Remove candidates that are not beneficial, regardless of the final
1155   // selection method.
1156   // First, remove candidates whose potentially removable set is a subset
1157   // of another candidate's set.
1158   for (IFMapType::iterator I = IFMap.begin(), E = IFMap.end(); I != E; ++I)
1159     pruneCoveredSets(I->first);
1160
1161   UnsignedMap RPO;
1162   typedef ReversePostOrderTraversal<const MachineFunction*> RPOTType;
1163   RPOTType RPOT(MFN);
1164   unsigned RPON = 0;
1165   for (RPOTType::rpo_iterator I = RPOT.begin(), E = RPOT.end(); I != E; ++I)
1166     RPO[(*I)->getNumber()] = RPON++;
1167
1168   PairMapType Memo; // Memoization map for distance calculation.
1169   // Remove candidates that would use registers defined too far away.
1170   for (IFMapType::iterator I = IFMap.begin(), E = IFMap.end(); I != E; ++I)
1171     pruneUsesTooFar(I->first, RPO, Memo);
1172
1173   pruneEmptyLists();
1174
1175   for (IFMapType::iterator I = IFMap.begin(), E = IFMap.end(); I != E; ++I)
1176     pruneRegCopies(I->first);
1177 }
1178
1179 namespace {
1180
1181   // Class for comparing IF candidates for registers that have multiple of
1182   // them. The smaller the candidate, according to this ordering, the better.
1183   // First, compare the number of zeros in the associated potentially remova-
1184   // ble register sets. "Zero" indicates that the register is very likely to
1185   // become dead after this transformation.
1186   // Second, compare "averages", i.e. use-count per size. The lower wins.
1187   // After that, it does not really matter which one is smaller. Resolve
1188   // the tie in some deterministic way.
1189   struct IFOrdering {
1190     IFOrdering(const UnsignedMap &UC, const RegisterOrdering &BO)
1191       : UseC(UC), BaseOrd(BO) {}
1192
1193     bool operator() (const IFRecordWithRegSet &A,
1194           const IFRecordWithRegSet &B) const;
1195
1196   private:
1197     void stats(const RegisterSet &Rs, unsigned &Size, unsigned &Zero,
1198           unsigned &Sum) const;
1199
1200     const UnsignedMap &UseC;
1201     const RegisterOrdering &BaseOrd;
1202   };
1203
1204 } // end anonymous namespace
1205
1206 bool IFOrdering::operator() (const IFRecordWithRegSet &A,
1207       const IFRecordWithRegSet &B) const {
1208   unsigned SizeA = 0, ZeroA = 0, SumA = 0;
1209   unsigned SizeB = 0, ZeroB = 0, SumB = 0;
1210   stats(A.second, SizeA, ZeroA, SumA);
1211   stats(B.second, SizeB, ZeroB, SumB);
1212
1213   // We will pick the minimum element. The more zeros, the better.
1214   if (ZeroA != ZeroB)
1215     return ZeroA > ZeroB;
1216   // Compare SumA/SizeA with SumB/SizeB, lower is better.
1217   uint64_t AvgA = SumA*SizeB, AvgB = SumB*SizeA;
1218   if (AvgA != AvgB)
1219     return AvgA < AvgB;
1220
1221   // The sets compare identical so far. Resort to comparing the IF records.
1222   // The actual values don't matter, this is only for determinism.
1223   unsigned OSA = BaseOrd[A.first.SrcR], OSB = BaseOrd[B.first.SrcR];
1224   if (OSA != OSB)
1225     return OSA < OSB;
1226   unsigned OIA = BaseOrd[A.first.InsR], OIB = BaseOrd[B.first.InsR];
1227   if (OIA != OIB)
1228     return OIA < OIB;
1229   if (A.first.Wdh != B.first.Wdh)
1230     return A.first.Wdh < B.first.Wdh;
1231   return A.first.Off < B.first.Off;
1232 }
1233
1234 void IFOrdering::stats(const RegisterSet &Rs, unsigned &Size, unsigned &Zero,
1235       unsigned &Sum) const {
1236   for (unsigned R = Rs.find_first(); R; R = Rs.find_next(R)) {
1237     UnsignedMap::const_iterator F = UseC.find(R);
1238     assert(F != UseC.end());
1239     unsigned UC = F->second;
1240     if (UC == 0)
1241       Zero++;
1242     Sum += UC;
1243     Size++;
1244   }
1245 }
1246
1247 void HexagonGenInsert::selectCandidates() {
1248   // Some registers may have multiple valid candidates. Pick the best one
1249   // (or decide not to use any).
1250
1251   // Compute the "removability" measure of R:
1252   // For each potentially removable register R, record the number of regis-
1253   // ters with IF candidates, where R appears in at least one set.
1254   RegisterSet AllRMs;
1255   UnsignedMap UseC, RemC;
1256   IFMapType::iterator End = IFMap.end();
1257
1258   for (IFMapType::iterator I = IFMap.begin(); I != End; ++I) {
1259     const IFListType &LL = I->second;
1260     RegisterSet TT;
1261     for (unsigned i = 0, n = LL.size(); i < n; ++i)
1262       TT.insert(LL[i].second);
1263     for (unsigned R = TT.find_first(); R; R = TT.find_next(R))
1264       RemC[R]++;
1265     AllRMs.insert(TT);
1266   }
1267
1268   for (unsigned R = AllRMs.find_first(); R; R = AllRMs.find_next(R)) {
1269     typedef MachineRegisterInfo::use_nodbg_iterator use_iterator;
1270     typedef SmallSet<const MachineInstr*,16> InstrSet;
1271     InstrSet UIs;
1272     // Count as the number of instructions in which R is used, not the
1273     // number of operands.
1274     use_iterator E = MRI->use_nodbg_end();
1275     for (use_iterator I = MRI->use_nodbg_begin(R); I != E; ++I)
1276       UIs.insert(I->getParent());
1277     unsigned C = UIs.size();
1278     // Calculate a measure, which is the number of instructions using R,
1279     // minus the "removability" count computed earlier.
1280     unsigned D = RemC[R];
1281     UseC[R] = (C > D) ? C-D : 0;  // doz
1282   }
1283
1284   bool SelectAll0 = OptSelectAll0, SelectHas0 = OptSelectHas0;
1285   if (!SelectAll0 && !SelectHas0)
1286     SelectAll0 = true;
1287
1288   // The smaller the number UseC for a given register R, the "less used"
1289   // R is aside from the opportunities for removal offered by generating
1290   // "insert" instructions.
1291   // Iterate over the IF map, and for those registers that have multiple
1292   // candidates, pick the minimum one according to IFOrdering.
1293   IFOrdering IFO(UseC, BaseOrd);
1294   for (IFMapType::iterator I = IFMap.begin(); I != End; ++I) {
1295     IFListType &LL = I->second;
1296     if (LL.empty())
1297       continue;
1298     // Get the minimum element, remember it and clear the list. If the
1299     // element found is adequate, we will put it back on the list, other-
1300     // wise the list will remain empty, and the entry for this register
1301     // will be removed (i.e. this register will not be replaced by insert).
1302     IFListType::iterator MinI = std::min_element(LL.begin(), LL.end(), IFO);
1303     assert(MinI != LL.end());
1304     IFRecordWithRegSet M = *MinI;
1305     LL.clear();
1306
1307     // We want to make sure that this replacement will have a chance to be
1308     // beneficial, and that means that we want to have indication that some
1309     // register will be removed. The most likely registers to be eliminated
1310     // are the use operands in the definition of I->first. Accept/reject a
1311     // candidate based on how many of its uses it can potentially eliminate.
1312
1313     RegisterSet Us;
1314     const MachineInstr *DefI = MRI->getVRegDef(I->first);
1315     getInstrUses(DefI, Us);
1316     bool Accept = false;
1317
1318     if (SelectAll0) {
1319       bool All0 = true;
1320       for (unsigned R = Us.find_first(); R; R = Us.find_next(R)) {
1321         if (UseC[R] == 0)
1322           continue;
1323         All0 = false;
1324         break;
1325       }
1326       Accept = All0;
1327     } else if (SelectHas0) {
1328       bool Has0 = false;
1329       for (unsigned R = Us.find_first(); R; R = Us.find_next(R)) {
1330         if (UseC[R] != 0)
1331           continue;
1332         Has0 = true;
1333         break;
1334       }
1335       Accept = Has0;
1336     }
1337     if (Accept)
1338       LL.push_back(M);
1339   }
1340
1341   // Remove candidates that add uses of removable registers, unless the
1342   // removable registers are among replacement candidates.
1343   // Recompute the removable registers, since some candidates may have
1344   // been eliminated.
1345   AllRMs.clear();
1346   for (IFMapType::iterator I = IFMap.begin(); I != End; ++I) {
1347     const IFListType &LL = I->second;
1348     if (!LL.empty())
1349       AllRMs.insert(LL[0].second);
1350   }
1351   for (IFMapType::iterator I = IFMap.begin(); I != End; ++I) {
1352     IFListType &LL = I->second;
1353     if (LL.empty())
1354       continue;
1355     unsigned SR = LL[0].first.SrcR, IR = LL[0].first.InsR;
1356     if (AllRMs[SR] || AllRMs[IR])
1357       LL.clear();
1358   }
1359
1360   pruneEmptyLists();
1361 }
1362
1363 bool HexagonGenInsert::generateInserts() {
1364   // Create a new register for each one from IFMap, and store them in the
1365   // map.
1366   UnsignedMap RegMap;
1367   for (IFMapType::iterator I = IFMap.begin(), E = IFMap.end(); I != E; ++I) {
1368     unsigned VR = I->first;
1369     const TargetRegisterClass *RC = MRI->getRegClass(VR);
1370     unsigned NewVR = MRI->createVirtualRegister(RC);
1371     RegMap[VR] = NewVR;
1372   }
1373
1374   // We can generate the "insert" instructions using potentially stale re-
1375   // gisters: SrcR and InsR for a given VR may be among other registers that
1376   // are also replaced. This is fine, we will do the mass "rauw" a bit later.
1377   for (IFMapType::iterator I = IFMap.begin(), E = IFMap.end(); I != E; ++I) {
1378     MachineInstr *MI = MRI->getVRegDef(I->first);
1379     MachineBasicBlock &B = *MI->getParent();
1380     DebugLoc DL = MI->getDebugLoc();
1381     unsigned NewR = RegMap[I->first];
1382     bool R32 = MRI->getRegClass(NewR) == &Hexagon::IntRegsRegClass;
1383     const MCInstrDesc &D = R32 ? HII->get(Hexagon::S2_insert)
1384                                : HII->get(Hexagon::S2_insertp);
1385     IFRecord IF = I->second[0].first;
1386     unsigned Wdh = IF.Wdh, Off = IF.Off;
1387     unsigned InsS = 0;
1388     if (R32 && MRI->getRegClass(IF.InsR) == &Hexagon::DoubleRegsRegClass) {
1389       InsS = Hexagon::isub_lo;
1390       if (Off >= 32) {
1391         InsS = Hexagon::isub_hi;
1392         Off -= 32;
1393       }
1394     }
1395     // Advance to the proper location for inserting instructions. This could
1396     // be B.end().
1397     MachineBasicBlock::iterator At = MI;
1398     if (MI->isPHI())
1399       At = B.getFirstNonPHI();
1400
1401     BuildMI(B, At, DL, D, NewR)
1402       .addReg(IF.SrcR)
1403       .addReg(IF.InsR, 0, InsS)
1404       .addImm(Wdh)
1405       .addImm(Off);
1406
1407     MRI->clearKillFlags(IF.SrcR);
1408     MRI->clearKillFlags(IF.InsR);
1409   }
1410
1411   for (IFMapType::iterator I = IFMap.begin(), E = IFMap.end(); I != E; ++I) {
1412     MachineInstr *DefI = MRI->getVRegDef(I->first);
1413     MRI->replaceRegWith(I->first, RegMap[I->first]);
1414     DefI->eraseFromParent();
1415   }
1416
1417   return true;
1418 }
1419
1420 bool HexagonGenInsert::removeDeadCode(MachineDomTreeNode *N) {
1421   bool Changed = false;
1422
1423   for (auto *DTN : children<MachineDomTreeNode*>(N))
1424     Changed |= removeDeadCode(DTN);
1425
1426   MachineBasicBlock *B = N->getBlock();
1427   std::vector<MachineInstr*> Instrs;
1428   for (auto I = B->rbegin(), E = B->rend(); I != E; ++I)
1429     Instrs.push_back(&*I);
1430
1431   for (auto I = Instrs.begin(), E = Instrs.end(); I != E; ++I) {
1432     MachineInstr *MI = *I;
1433     unsigned Opc = MI->getOpcode();
1434     // Do not touch lifetime markers. This is why the target-independent DCE
1435     // cannot be used.
1436     if (Opc == TargetOpcode::LIFETIME_START ||
1437         Opc == TargetOpcode::LIFETIME_END)
1438       continue;
1439     bool Store = false;
1440     if (MI->isInlineAsm() || !MI->isSafeToMove(nullptr, Store))
1441       continue;
1442
1443     bool AllDead = true;
1444     SmallVector<unsigned,2> Regs;
1445     for (const MachineOperand &MO : MI->operands()) {
1446       if (!MO.isReg() || !MO.isDef())
1447         continue;
1448       unsigned R = MO.getReg();
1449       if (!TargetRegisterInfo::isVirtualRegister(R) ||
1450           !MRI->use_nodbg_empty(R)) {
1451         AllDead = false;
1452         break;
1453       }
1454       Regs.push_back(R);
1455     }
1456     if (!AllDead)
1457       continue;
1458
1459     B->erase(MI);
1460     for (unsigned I = 0, N = Regs.size(); I != N; ++I)
1461       MRI->markUsesInDebugValueAsUndef(Regs[I]);
1462     Changed = true;
1463   }
1464
1465   return Changed;
1466 }
1467
1468 bool HexagonGenInsert::runOnMachineFunction(MachineFunction &MF) {
1469   if (skipFunction(*MF.getFunction()))
1470     return false;
1471
1472   bool Timing = OptTiming, TimingDetail = Timing && OptTimingDetail;
1473   bool Changed = false;
1474
1475   // Sanity check: one, but not both.
1476   assert(!OptSelectAll0 || !OptSelectHas0);
1477
1478   IFMap.clear();
1479   BaseOrd.clear();
1480   CellOrd.clear();
1481
1482   const auto &ST = MF.getSubtarget<HexagonSubtarget>();
1483   HII = ST.getInstrInfo();
1484   HRI = ST.getRegisterInfo();
1485   MFN = &MF;
1486   MRI = &MF.getRegInfo();
1487   MDT = &getAnalysis<MachineDominatorTree>();
1488
1489   // Clean up before any further processing, so that dead code does not
1490   // get used in a newly generated "insert" instruction. Have a custom
1491   // version of DCE that preserves lifetime markers. Without it, merging
1492   // of stack objects can fail to recognize and merge disjoint objects
1493   // leading to unnecessary stack growth.
1494   Changed = removeDeadCode(MDT->getRootNode());
1495
1496   const HexagonEvaluator HE(*HRI, *MRI, *HII, MF);
1497   BitTracker BTLoc(HE, MF);
1498   BTLoc.trace(isDebug());
1499   BTLoc.run();
1500   CellMapShadow MS(BTLoc);
1501   CMS = &MS;
1502
1503   buildOrderingMF(BaseOrd);
1504   buildOrderingBT(BaseOrd, CellOrd);
1505
1506   if (isDebug()) {
1507     dbgs() << "Cell ordering:\n";
1508     for (RegisterOrdering::iterator I = CellOrd.begin(), E = CellOrd.end();
1509         I != E; ++I) {
1510       unsigned VR = I->first, Pos = I->second;
1511       dbgs() << PrintReg(VR, HRI) << " -> " << Pos << "\n";
1512     }
1513   }
1514
1515   // Collect candidates for conversion into the insert forms.
1516   MachineBasicBlock *RootB = MDT->getRoot();
1517   OrderedRegisterList AvailR(CellOrd);
1518
1519   const char *const TGName = "hexinsert";
1520   const char *const TGDesc = "Generate Insert Instructions";
1521
1522   {
1523     NamedRegionTimer _T("collection", "collection", TGName, TGDesc,
1524                         TimingDetail);
1525     collectInBlock(RootB, AvailR);
1526     // Complete the information gathered in IFMap.
1527     computeRemovableRegisters();
1528   }
1529
1530   if (isDebug()) {
1531     dbgs() << "Candidates after collection:\n";
1532     dump_map();
1533   }
1534
1535   if (IFMap.empty())
1536     return Changed;
1537
1538   {
1539     NamedRegionTimer _T("pruning", "pruning", TGName, TGDesc, TimingDetail);
1540     pruneCandidates();
1541   }
1542
1543   if (isDebug()) {
1544     dbgs() << "Candidates after pruning:\n";
1545     dump_map();
1546   }
1547
1548   if (IFMap.empty())
1549     return Changed;
1550
1551   {
1552     NamedRegionTimer _T("selection", "selection", TGName, TGDesc, TimingDetail);
1553     selectCandidates();
1554   }
1555
1556   if (isDebug()) {
1557     dbgs() << "Candidates after selection:\n";
1558     dump_map();
1559   }
1560
1561   // Filter out vregs beyond the cutoff.
1562   if (VRegIndexCutoff.getPosition()) {
1563     unsigned Cutoff = VRegIndexCutoff;
1564     typedef SmallVector<IFMapType::iterator,16> IterListType;
1565     IterListType Out;
1566     for (IFMapType::iterator I = IFMap.begin(), E = IFMap.end(); I != E; ++I) {
1567       unsigned Idx = TargetRegisterInfo::virtReg2Index(I->first);
1568       if (Idx >= Cutoff)
1569         Out.push_back(I);
1570     }
1571     for (unsigned i = 0, n = Out.size(); i < n; ++i)
1572       IFMap.erase(Out[i]);
1573   }
1574   if (IFMap.empty())
1575     return Changed;
1576
1577   {
1578     NamedRegionTimer _T("generation", "generation", TGName, TGDesc,
1579                         TimingDetail);
1580     generateInserts();
1581   }
1582
1583   return true;
1584 }
1585
1586 FunctionPass *llvm::createHexagonGenInsert() {
1587   return new HexagonGenInsert();
1588 }
1589
1590 //===----------------------------------------------------------------------===//
1591 //                         Public Constructor Functions
1592 //===----------------------------------------------------------------------===//
1593
1594 INITIALIZE_PASS_BEGIN(HexagonGenInsert, "hexinsert",
1595   "Hexagon generate \"insert\" instructions", false, false)
1596 INITIALIZE_PASS_DEPENDENCY(MachineDominatorTree)
1597 INITIALIZE_PASS_END(HexagonGenInsert, "hexinsert",
1598   "Hexagon generate \"insert\" instructions", false, false)