contrib/llvm/lib/Target/Hexagon/HexagonTargetMachine.cpp

   1 //===-- HexagonTargetMachine.cpp - Define TargetMachine for Hexagon -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // Implements the info about Hexagon target spec.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "HexagonTargetMachine.h"
  15 #include "Hexagon.h"
  16 #include "HexagonISelLowering.h"
  17 #include "HexagonMachineScheduler.h"
  18 #include "HexagonTargetObjectFile.h"
  19 #include "HexagonTargetTransformInfo.h"
  20 #include "llvm/CodeGen/Passes.h"
  21 #include "llvm/CodeGen/TargetPassConfig.h"
  22 #include "llvm/IR/LegacyPassManager.h"
  23 #include "llvm/IR/Module.h"
  24 #include "llvm/Support/CommandLine.h"
  25 #include "llvm/Support/TargetRegistry.h"
  26 #include "llvm/Transforms/Scalar.h"
  27
  28 using namespace llvm;
  29
  30
  31 static cl::opt<bool> EnableRDFOpt("rdf-opt", cl::Hidden, cl::ZeroOrMore,
  32   cl::init(true), cl::desc("Enable RDF-based optimizations"));
  33
  34 static cl::opt<bool> DisableHardwareLoops("disable-hexagon-hwloops",
  35   cl::Hidden, cl::desc("Disable Hardware Loops for Hexagon target"));
  36
  37 static cl::opt<bool> DisableAModeOpt("disable-hexagon-amodeopt",
  38   cl::Hidden, cl::ZeroOrMore, cl::init(false),
  39   cl::desc("Disable Hexagon Addressing Mode Optimization"));
  40
  41 static cl::opt<bool> DisableHexagonCFGOpt("disable-hexagon-cfgopt",
  42   cl::Hidden, cl::ZeroOrMore, cl::init(false),
  43   cl::desc("Disable Hexagon CFG Optimization"));
  44
  45 static cl::opt<bool> DisableStoreWidening("disable-store-widen",
  46   cl::Hidden, cl::init(false), cl::desc("Disable store widening"));
  47
  48 static cl::opt<bool> EnableExpandCondsets("hexagon-expand-condsets",
  49   cl::init(true), cl::Hidden, cl::ZeroOrMore,
  50   cl::desc("Early expansion of MUX"));
  51
  52 static cl::opt<bool> EnableEarlyIf("hexagon-eif", cl::init(true), cl::Hidden,
  53   cl::ZeroOrMore, cl::desc("Enable early if-conversion"));
  54
  55 static cl::opt<bool> EnableGenInsert("hexagon-insert", cl::init(true),
  56   cl::Hidden, cl::desc("Generate \"insert\" instructions"));
  57
  58 static cl::opt<bool> EnableCommGEP("hexagon-commgep", cl::init(true),
  59   cl::Hidden, cl::ZeroOrMore, cl::desc("Enable commoning of GEP instructions"));
  60
  61 static cl::opt<bool> EnableGenExtract("hexagon-extract", cl::init(true),
  62   cl::Hidden, cl::desc("Generate \"extract\" instructions"));
  63
  64 static cl::opt<bool> EnableGenMux("hexagon-mux", cl::init(true), cl::Hidden,
  65   cl::desc("Enable converting conditional transfers into MUX instructions"));
  66
  67 static cl::opt<bool> EnableGenPred("hexagon-gen-pred", cl::init(true),
  68   cl::Hidden, cl::desc("Enable conversion of arithmetic operations to "
  69   "predicate instructions"));
  70
  71 static cl::opt<bool> DisableHSDR("disable-hsdr", cl::init(false), cl::Hidden,
  72   cl::desc("Disable splitting double registers"));
  73
  74 static cl::opt<bool> EnableBitSimplify("hexagon-bit", cl::init(true),
  75   cl::Hidden, cl::desc("Bit simplification"));
  76
  77 static cl::opt<bool> EnableLoopResched("hexagon-loop-resched", cl::init(true),
  78   cl::Hidden, cl::desc("Loop rescheduling"));
  79
  80 static cl::opt<bool> HexagonNoOpt("hexagon-noopt", cl::init(false),
  81   cl::Hidden, cl::desc("Disable backend optimizations"));
  82
  83 /// HexagonTargetMachineModule - Note that this is used on hosts that
  84 /// cannot link in a library unless there are references into the
  85 /// library.  In particular, it seems that it is not possible to get
  86 /// things to work on Win32 without this.  Though it is unused, do not
  87 /// remove it.
  88 extern "C" int HexagonTargetMachineModule;
  89 int HexagonTargetMachineModule = 0;
  90
  91 extern "C" void LLVMInitializeHexagonTarget() {
  92   // Register the target.
  93   RegisterTargetMachine<HexagonTargetMachine> X(TheHexagonTarget);
  94 }
  95
  96 static ScheduleDAGInstrs *createVLIWMachineSched(MachineSchedContext *C) {
  97   return new VLIWMachineScheduler(C, make_unique<ConvergingVLIWScheduler>());
  98 }
  99
 100 static MachineSchedRegistry
 101 SchedCustomRegistry("hexagon", "Run Hexagon's custom scheduler",
 102                     createVLIWMachineSched);
 103
 104 namespace llvm {
 105   FunctionPass *createHexagonBitSimplify();
 106   FunctionPass *createHexagonBranchRelaxation();
 107   FunctionPass *createHexagonCallFrameInformation();
 108   FunctionPass *createHexagonCFGOptimizer();
 109   FunctionPass *createHexagonCommonGEP();
 110   FunctionPass *createHexagonCopyToCombine();
 111   FunctionPass *createHexagonEarlyIfConversion();
 112   FunctionPass *createHexagonExpandCondsets();
 113   FunctionPass *createHexagonFixupHwLoops();
 114   FunctionPass *createHexagonGenExtract();
 115   FunctionPass *createHexagonGenInsert();
 116   FunctionPass *createHexagonGenMux();
 117   FunctionPass *createHexagonGenPredicate();
 118   FunctionPass *createHexagonHardwareLoops();
 119   FunctionPass *createHexagonISelDag(HexagonTargetMachine &TM,
 120                                      CodeGenOpt::Level OptLevel);
 121   FunctionPass *createHexagonLoopRescheduling();
 122   FunctionPass *createHexagonNewValueJump();
 123   FunctionPass *createHexagonOptimizeSZextends();
 124   FunctionPass *createHexagonOptAddrMode();
 125   FunctionPass *createHexagonPacketizer();
 126   FunctionPass *createHexagonPeephole();
 127   FunctionPass *createHexagonRDFOpt();
 128   FunctionPass *createHexagonSplitConst32AndConst64();
 129   FunctionPass *createHexagonSplitDoubleRegs();
 130   FunctionPass *createHexagonStoreWidening();
 131 } // end namespace llvm;
 132
 133 static Reloc::Model getEffectiveRelocModel(Optional<Reloc::Model> RM) {
 134   if (!RM.hasValue())
 135     return Reloc::Static;
 136   return *RM;
 137 }
 138
 139 HexagonTargetMachine::HexagonTargetMachine(const Target &T, const Triple &TT,
 140                                            StringRef CPU, StringRef FS,
 141                                            const TargetOptions &Options,
 142                                            Optional<Reloc::Model> RM,
 143                                            CodeModel::Model CM,
 144                                            CodeGenOpt::Level OL)
 145     // Specify the vector alignment explicitly. For v512x1, the calculated
 146     // alignment would be 512*alignment(i1), which is 512 bytes, instead of
 147     // the required minimum of 64 bytes.
 148     : LLVMTargetMachine(
 149           T, "e-m:e-p:32:32:32-a:0-n16:32-"
 150              "i64:64:64-i32:32:32-i16:16:16-i1:8:8-f32:32:32-f64:64:64-"
 151              "v32:32:32-v64:64:64-v512:512:512-v1024:1024:1024-v2048:2048:2048",
 152           TT, CPU, FS, Options, getEffectiveRelocModel(RM), CM,
 153           (HexagonNoOpt ? CodeGenOpt::None : OL)),
 154       TLOF(make_unique<HexagonTargetObjectFile>()) {
 155   initAsmInfo();
 156 }
 157
 158 const HexagonSubtarget *
 159 HexagonTargetMachine::getSubtargetImpl(const Function &F) const {
 160   AttributeSet FnAttrs = F.getAttributes();
 161   Attribute CPUAttr =
 162       FnAttrs.getAttribute(AttributeSet::FunctionIndex, "target-cpu");
 163   Attribute FSAttr =
 164       FnAttrs.getAttribute(AttributeSet::FunctionIndex, "target-features");
 165
 166   std::string CPU = !CPUAttr.hasAttribute(Attribute::None)
 167                         ? CPUAttr.getValueAsString().str()
 168                         : TargetCPU;
 169   std::string FS = !FSAttr.hasAttribute(Attribute::None)
 170                        ? FSAttr.getValueAsString().str()
 171                        : TargetFS;
 172
 173   auto &I = SubtargetMap[CPU + FS];
 174   if (!I) {
 175     // This needs to be done before we create a new subtarget since any
 176     // creation will depend on the TM and the code generation flags on the
 177     // function that reside in TargetOptions.
 178     resetTargetOptions(F);
 179     I = llvm::make_unique<HexagonSubtarget>(TargetTriple, CPU, FS, *this);
 180   }
 181   return I.get();
 182 }
 183
 184 TargetIRAnalysis HexagonTargetMachine::getTargetIRAnalysis() {
 185   return TargetIRAnalysis([this](const Function &F) {
 186     return TargetTransformInfo(HexagonTTIImpl(this, F));
 187   });
 188 }
 189
 190
 191 HexagonTargetMachine::~HexagonTargetMachine() {}
 192
 193 namespace {
 194 /// Hexagon Code Generator Pass Configuration Options.
 195 class HexagonPassConfig : public TargetPassConfig {
 196 public:
 197   HexagonPassConfig(HexagonTargetMachine *TM, PassManagerBase &PM)
 198     : TargetPassConfig(TM, PM) {}
 199
 200   HexagonTargetMachine &getHexagonTargetMachine() const {
 201     return getTM<HexagonTargetMachine>();
 202   }
 203
 204   ScheduleDAGInstrs *
 205   createMachineScheduler(MachineSchedContext *C) const override {
 206     return createVLIWMachineSched(C);
 207   }
 208
 209   void addIRPasses() override;
 210   bool addInstSelector() override;
 211   void addPreRegAlloc() override;
 212   void addPostRegAlloc() override;
 213   void addPreSched2() override;
 214   void addPreEmitPass() override;
 215 };
 216 } // namespace
 217
 218 TargetPassConfig *HexagonTargetMachine::createPassConfig(PassManagerBase &PM) {
 219   return new HexagonPassConfig(this, PM);
 220 }
 221
 222 void HexagonPassConfig::addIRPasses() {
 223   TargetPassConfig::addIRPasses();
 224   bool NoOpt = (getOptLevel() == CodeGenOpt::None);
 225
 226   addPass(createAtomicExpandPass(TM));
 227   if (!NoOpt) {
 228     if (EnableCommGEP)
 229       addPass(createHexagonCommonGEP());
 230     // Replace certain combinations of shifts and ands with extracts.
 231     if (EnableGenExtract)
 232       addPass(createHexagonGenExtract());
 233   }
 234 }
 235
 236 bool HexagonPassConfig::addInstSelector() {
 237   HexagonTargetMachine &TM = getHexagonTargetMachine();
 238   bool NoOpt = (getOptLevel() == CodeGenOpt::None);
 239
 240   if (!NoOpt)
 241     addPass(createHexagonOptimizeSZextends());
 242
 243   addPass(createHexagonISelDag(TM, getOptLevel()));
 244
 245   if (!NoOpt) {
 246     // Create logical operations on predicate registers.
 247     if (EnableGenPred)
 248       addPass(createHexagonGenPredicate(), false);
 249     // Rotate loops to expose bit-simplification opportunities.
 250     if (EnableLoopResched)
 251       addPass(createHexagonLoopRescheduling(), false);
 252     // Split double registers.
 253     if (!DisableHSDR)
 254       addPass(createHexagonSplitDoubleRegs());
 255     // Bit simplification.
 256     if (EnableBitSimplify)
 257       addPass(createHexagonBitSimplify(), false);
 258     addPass(createHexagonPeephole());
 259     printAndVerify("After hexagon peephole pass");
 260     if (EnableGenInsert)
 261       addPass(createHexagonGenInsert(), false);
 262     if (EnableEarlyIf)
 263       addPass(createHexagonEarlyIfConversion(), false);
 264   }
 265
 266   return false;
 267 }
 268
 269 void HexagonPassConfig::addPreRegAlloc() {
 270   if (getOptLevel() != CodeGenOpt::None) {
 271     if (EnableExpandCondsets) {
 272       Pass *Exp = createHexagonExpandCondsets();
 273       insertPass(&RegisterCoalescerID, IdentifyingPassPtr(Exp));
 274     }
 275     if (!DisableStoreWidening)
 276       addPass(createHexagonStoreWidening(), false);
 277     if (!DisableHardwareLoops)
 278       addPass(createHexagonHardwareLoops(), false);
 279   }
 280 }
 281
 282 void HexagonPassConfig::addPostRegAlloc() {
 283   if (getOptLevel() != CodeGenOpt::None) {
 284     if (EnableRDFOpt)
 285       addPass(createHexagonRDFOpt());
 286     if (!DisableHexagonCFGOpt)
 287       addPass(createHexagonCFGOptimizer(), false);
 288     if (!DisableAModeOpt)
 289       addPass(createHexagonOptAddrMode(), false);
 290   }
 291 }
 292
 293 void HexagonPassConfig::addPreSched2() {
 294   addPass(createHexagonCopyToCombine(), false);
 295   if (getOptLevel() != CodeGenOpt::None)
 296     addPass(&IfConverterID, false);
 297   addPass(createHexagonSplitConst32AndConst64());
 298 }
 299
 300 void HexagonPassConfig::addPreEmitPass() {
 301   bool NoOpt = (getOptLevel() == CodeGenOpt::None);
 302
 303   if (!NoOpt)
 304     addPass(createHexagonNewValueJump(), false);
 305
 306   addPass(createHexagonBranchRelaxation(), false);
 307
 308   // Create Packets.
 309   if (!NoOpt) {
 310     if (!DisableHardwareLoops)
 311       addPass(createHexagonFixupHwLoops(), false);
 312     // Generate MUX from pairs of conditional transfers.
 313     if (EnableGenMux)
 314       addPass(createHexagonGenMux(), false);
 315
 316     addPass(createHexagonPacketizer(), false);
 317   }
 318
 319   // Add CFI instructions if necessary.
 320   addPass(createHexagonCallFrameInformation(), false);
 321 }