contrib/llvm/lib/Target/MBlaze/MBlazeInstrInfo.td

   1 //===- MBlazeInstrInfo.td - MBlaze Instruction defs --------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // Instruction format superclass
  12 //===----------------------------------------------------------------------===//
  13 include "MBlazeInstrFormats.td"
  14
  15 //===----------------------------------------------------------------------===//
  16 // MBlaze type profiles
  17 //===----------------------------------------------------------------------===//
  18
  19 // def SDTMBlazeSelectCC : SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>]>;
  20 def SDT_MBlazeRet     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  21 def SDT_MBlazeIRet    : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  22 def SDT_MBlazeJmpLink : SDTypeProfile<0, -1, [SDTCisVT<0, i32>]>;
  23 def SDT_MBCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  24 def SDT_MBCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  25
  26 //===----------------------------------------------------------------------===//
  27 // MBlaze specific nodes
  28 //===----------------------------------------------------------------------===//
  29
  30 def MBlazeRet     : SDNode<"MBlazeISD::Ret", SDT_MBlazeRet,
  31                            [SDNPHasChain, SDNPOptInGlue]>;
  32 def MBlazeIRet    : SDNode<"MBlazeISD::IRet", SDT_MBlazeIRet,
  33                            [SDNPHasChain, SDNPOptInGlue]>;
  34
  35 def MBlazeJmpLink : SDNode<"MBlazeISD::JmpLink",SDT_MBlazeJmpLink,
  36                            [SDNPHasChain,SDNPOptInGlue,SDNPOutGlue,
  37                             SDNPVariadic]>;
  38
  39 def MBWrapper   : SDNode<"MBlazeISD::Wrap", SDTIntUnaryOp>;
  40
  41 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MBCallSeqStart,
  42                            [SDNPHasChain, SDNPOutGlue]>;
  43
  44 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MBCallSeqEnd,
  45                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  46
  47 //===----------------------------------------------------------------------===//
  48 // MBlaze Instruction Predicate Definitions.
  49 //===----------------------------------------------------------------------===//
  50 // def HasPipe3     : Predicate<"Subtarget.hasPipe3()">;
  51 def HasBarrel    : Predicate<"Subtarget.hasBarrel()">;
  52 // def NoBarrel     : Predicate<"!Subtarget.hasBarrel()">;
  53 def HasDiv       : Predicate<"Subtarget.hasDiv()">;
  54 def HasMul       : Predicate<"Subtarget.hasMul()">;
  55 // def HasFSL       : Predicate<"Subtarget.hasFSL()">;
  56 // def HasEFSL      : Predicate<"Subtarget.hasEFSL()">;
  57 // def HasMSRSet    : Predicate<"Subtarget.hasMSRSet()">;
  58 // def HasException : Predicate<"Subtarget.hasException()">;
  59 def HasPatCmp    : Predicate<"Subtarget.hasPatCmp()">;
  60 def HasFPU       : Predicate<"Subtarget.hasFPU()">;
  61 // def HasESR       : Predicate<"Subtarget.hasESR()">;
  62 // def HasPVR       : Predicate<"Subtarget.hasPVR()">;
  63 def HasMul64     : Predicate<"Subtarget.hasMul64()">;
  64 def HasSqrt      : Predicate<"Subtarget.hasSqrt()">;
  65 // def HasMMU       : Predicate<"Subtarget.hasMMU()">;
  66
  67 //===----------------------------------------------------------------------===//
  68 // MBlaze Operand, Complex Patterns and Transformations Definitions.
  69 //===----------------------------------------------------------------------===//
  70
  71 def MBlazeMemAsmOperand : AsmOperandClass {
  72   let Name = "Mem";
  73   let SuperClasses = [];
  74 }
  75
  76 def MBlazeFslAsmOperand : AsmOperandClass {
  77   let Name = "Fsl";
  78   let SuperClasses = [];
  79 }
  80
  81 // Instruction operand types
  82 def brtarget    : Operand<OtherVT>;
  83 def calltarget  : Operand<i32>;
  84 def simm16      : Operand<i32>;
  85 def uimm5       : Operand<i32>;
  86 def uimm15      : Operand<i32>;
  87 def fimm        : Operand<f32>;
  88
  89 // Unsigned Operand
  90 def uimm16      : Operand<i32> {
  91   let PrintMethod = "printUnsignedImm";
  92 }
  93
  94 // FSL Operand
  95 def fslimm      : Operand<i32> {
  96   let PrintMethod = "printFSLImm";
  97   let ParserMatchClass = MBlazeFslAsmOperand;
  98 }
  99
 100 // Address operand
 101 def memri : Operand<i32> {
 102   let PrintMethod = "printMemOperand";
 103   let MIOperandInfo = (ops GPR, simm16);
 104   let ParserMatchClass = MBlazeMemAsmOperand;
 105 }
 106
 107 def memrr : Operand<i32> {
 108   let PrintMethod = "printMemOperand";
 109   let MIOperandInfo = (ops GPR, GPR);
 110   let ParserMatchClass = MBlazeMemAsmOperand;
 111 }
 112
 113 // Node immediate fits as 16-bit sign extended on target immediate.
 114 def immSExt16  : PatLeaf<(imm), [{
 115   return (N->getZExtValue() >> 16) == 0;
 116 }]>;
 117
 118 // Node immediate fits as 16-bit zero extended on target immediate.
 119 // The LO16 param means that only the lower 16 bits of the node
 120 // immediate are caught.
 121 // e.g. addiu, sltiu
 122 def immZExt16  : PatLeaf<(imm), [{
 123   return (N->getZExtValue() >> 16) == 0;
 124 }]>;
 125
 126 // FSL immediate field must fit in 4 bits.
 127 def immZExt4 : PatLeaf<(imm), [{
 128   return N->getZExtValue() == ((N->getZExtValue()) & 0xf) ;
 129 }]>;
 130
 131 // shamt field must fit in 5 bits.
 132 def immZExt5 : PatLeaf<(imm), [{
 133   return N->getZExtValue() == ((N->getZExtValue()) & 0x1f) ;
 134 }]>;
 135
 136 // MBlaze Address Mode. SDNode frameindex could possibily be a match
 137 // since load and store instructions from stack used it.
 138 def iaddr : ComplexPattern<i32, 2, "SelectAddrRegImm", [frameindex], []>;
 139 def xaddr : ComplexPattern<i32, 2, "SelectAddrRegReg", [], []>;
 140
 141 //===----------------------------------------------------------------------===//
 142 // Pseudo instructions
 143 //===----------------------------------------------------------------------===//
 144
 145 // As stack alignment is always done with addiu, we need a 16-bit immediate
 146 let Defs = [R1], Uses = [R1] in {
 147 def ADJCALLSTACKDOWN : MBlazePseudo<(outs), (ins simm16:$amt),
 148                                   "#ADJCALLSTACKDOWN $amt",
 149                                   [(callseq_start timm:$amt)]>;
 150 def ADJCALLSTACKUP   : MBlazePseudo<(outs),
 151                                   (ins uimm16:$amt1, simm16:$amt2),
 152                                   "#ADJCALLSTACKUP $amt1",
 153                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 154 }
 155
 156 //===----------------------------------------------------------------------===//
 157 // Instructions specific format
 158 //===----------------------------------------------------------------------===//
 159
 160 //===----------------------------------------------------------------------===//
 161 // Arithmetic Instructions
 162 //===----------------------------------------------------------------------===//
 163 class Arith<bits<6> op, bits<11> flags, string instr_asm, SDNode OpNode,
 164             InstrItinClass itin> :
 165             TA<op, flags, (outs GPR:$dst), (ins GPR:$b, GPR:$c),
 166                !strconcat(instr_asm, "   $dst, $b, $c"),
 167                [(set GPR:$dst, (OpNode GPR:$b, GPR:$c))], itin>;
 168
 169 class ArithI<bits<6> op, string instr_asm, SDNode OpNode,
 170              Operand Od, PatLeaf imm_type> :
 171              TB<op, (outs GPR:$dst), (ins GPR:$b, Od:$c),
 172                 !strconcat(instr_asm, "   $dst, $b, $c"),
 173                 [(set GPR:$dst, (OpNode GPR:$b, imm_type:$c))], IIC_ALU>;
 174
 175 class ArithI32<bits<6> op, string instr_asm,Operand Od, PatLeaf imm_type> :
 176                TB<op, (outs GPR:$dst), (ins GPR:$b, Od:$c),
 177                   !strconcat(instr_asm, "   $dst, $b, $c"),
 178                   [], IIC_ALU>;
 179
 180 class ShiftI<bits<6> op, bits<2> flags, string instr_asm, SDNode OpNode,
 181              Operand Od, PatLeaf imm_type> :
 182              SHT<op, flags, (outs GPR:$dst), (ins GPR:$b, Od:$c),
 183                  !strconcat(instr_asm, "   $dst, $b, $c"),
 184                  [(set GPR:$dst, (OpNode GPR:$b, imm_type:$c))], IIC_SHT>;
 185
 186 class ArithR<bits<6> op, bits<11> flags, string instr_asm, SDNode OpNode,
 187             InstrItinClass itin> :
 188             TAR<op, flags, (outs GPR:$dst), (ins GPR:$b, GPR:$c),
 189                 !strconcat(instr_asm, "   $dst, $c, $b"),
 190                 [(set GPR:$dst, (OpNode GPR:$b, GPR:$c))], itin>;
 191
 192 class ArithRI<bits<6> op, string instr_asm, SDNode OpNode,
 193              Operand Od, PatLeaf imm_type> :
 194              TBR<op, (outs GPR:$dst), (ins Od:$b, GPR:$c),
 195                  !strconcat(instr_asm, "   $dst, $c, $b"),
 196                  [(set GPR:$dst, (OpNode imm_type:$b, GPR:$c))], IIC_ALU>;
 197
 198 class ArithN<bits<6> op, bits<11> flags, string instr_asm,
 199             InstrItinClass itin> :
 200             TA<op, flags, (outs GPR:$dst), (ins GPR:$b, GPR:$c),
 201                !strconcat(instr_asm, "   $dst, $b, $c"),
 202                [], itin>;
 203
 204 class ArithNI<bits<6> op, string instr_asm,Operand Od, PatLeaf imm_type> :
 205              TB<op, (outs GPR:$dst), (ins GPR:$b, Od:$c),
 206                 !strconcat(instr_asm, "   $dst, $b, $c"),
 207                 [], IIC_ALU>;
 208
 209 class ArithRN<bits<6> op, bits<11> flags, string instr_asm,
 210             InstrItinClass itin> :
 211             TAR<op, flags, (outs GPR:$dst), (ins GPR:$c, GPR:$b),
 212                 !strconcat(instr_asm, "   $dst, $b, $c"),
 213                 [], itin>;
 214
 215 class ArithRNI<bits<6> op, string instr_asm,Operand Od, PatLeaf imm_type> :
 216              TBR<op, (outs GPR:$dst), (ins Od:$c, GPR:$b),
 217                  !strconcat(instr_asm, "   $dst, $b, $c"),
 218                  [], IIC_ALU>;
 219
 220 //===----------------------------------------------------------------------===//
 221 // Misc Arithmetic Instructions
 222 //===----------------------------------------------------------------------===//
 223
 224 class Logic<bits<6> op, bits<11> flags, string instr_asm, SDNode OpNode> :
 225             TA<op, flags, (outs GPR:$dst), (ins GPR:$b, GPR:$c),
 226                !strconcat(instr_asm, "   $dst, $b, $c"),
 227                [(set GPR:$dst, (OpNode GPR:$b, GPR:$c))], IIC_ALU>;
 228
 229 class LogicI<bits<6> op, string instr_asm, SDNode OpNode> :
 230              TB<op, (outs GPR:$dst), (ins GPR:$b, uimm16:$c),
 231                 !strconcat(instr_asm, "   $dst, $b, $c"),
 232                 [(set GPR:$dst, (OpNode GPR:$b, immZExt16:$c))],
 233                 IIC_ALU>;
 234
 235 class LogicI32<bits<6> op, string instr_asm> :
 236                TB<op, (outs GPR:$dst), (ins GPR:$b, uimm16:$c),
 237                   !strconcat(instr_asm, "   $dst, $b, $c"),
 238                   [], IIC_ALU>;
 239
 240 class PatCmp<bits<6> op, bits<11> flags, string instr_asm> :
 241              TA<op, flags, (outs GPR:$dst), (ins GPR:$b, GPR:$c),
 242                 !strconcat(instr_asm, "   $dst, $b, $c"),
 243                  [], IIC_ALU>;
 244
 245 //===----------------------------------------------------------------------===//
 246 // Memory Access Instructions
 247 //===----------------------------------------------------------------------===//
 248 class LoadM<bits<6> op, bits<11> flags, string instr_asm> :
 249             TA<op, flags, (outs GPR:$dst), (ins memrr:$addr),
 250                !strconcat(instr_asm, "   $dst, $addr"),
 251                [], IIC_MEMl>;
 252
 253 class LoadMI<bits<6> op, string instr_asm, PatFrag OpNode> :
 254              TB<op, (outs GPR:$dst), (ins memri:$addr),
 255                 !strconcat(instr_asm, "   $dst, $addr"),
 256                 [(set (i32 GPR:$dst), (OpNode iaddr:$addr))], IIC_MEMl>;
 257
 258 class StoreM<bits<6> op, bits<11> flags, string instr_asm> :
 259              TA<op, flags, (outs), (ins GPR:$dst, memrr:$addr),
 260                 !strconcat(instr_asm, "   $dst, $addr"),
 261                 [], IIC_MEMs>;
 262
 263 class StoreMI<bits<6> op, string instr_asm, PatFrag OpNode> :
 264               TB<op, (outs), (ins GPR:$dst, memri:$addr),
 265                  !strconcat(instr_asm, "   $dst, $addr"),
 266                  [(OpNode (i32 GPR:$dst), iaddr:$addr)], IIC_MEMs>;
 267
 268 //===----------------------------------------------------------------------===//
 269 // Branch Instructions
 270 //===----------------------------------------------------------------------===//
 271 class Branch<bits<6> op, bits<5> br, bits<11> flags, string instr_asm> :
 272              TA<op, flags, (outs), (ins GPR:$target),
 273                 !strconcat(instr_asm, "   $target"),
 274                 [], IIC_BR> {
 275   let rd = 0x0;
 276   let ra = br;
 277   let Form = FCCR;
 278 }
 279
 280 class BranchI<bits<6> op, bits<5> br, string instr_asm> :
 281               TB<op, (outs), (ins brtarget:$target),
 282                  !strconcat(instr_asm, "   $target"),
 283                  [], IIC_BR> {
 284   let rd = 0;
 285   let ra = br;
 286   let Form = FCCI;
 287 }
 288
 289 //===----------------------------------------------------------------------===//
 290 // Branch and Link Instructions
 291 //===----------------------------------------------------------------------===//
 292 class BranchL<bits<6> op, bits<5> br, bits<11> flags, string instr_asm> :
 293               TA<op, flags, (outs), (ins GPR:$link, GPR:$target, variable_ops),
 294                  !strconcat(instr_asm, "   $link, $target"),
 295                  [], IIC_BRl> {
 296   let ra = br;
 297   let Form = FRCR;
 298 }
 299
 300 class BranchLI<bits<6> op, bits<5> br, string instr_asm> :
 301                TB<op, (outs), (ins GPR:$link, calltarget:$target, variable_ops),
 302                   !strconcat(instr_asm, "   $link, $target"),
 303                   [], IIC_BRl> {
 304   let ra = br;
 305   let Form = FRCI;
 306 }
 307
 308 //===----------------------------------------------------------------------===//
 309 // Conditional Branch Instructions
 310 //===----------------------------------------------------------------------===//
 311 class BranchC<bits<6> op, bits<5> br, bits<11> flags, string instr_asm> :
 312               TA<op, flags, (outs),
 313                  (ins GPR:$a, GPR:$b),
 314                  !strconcat(instr_asm, "   $a, $b"),
 315                  [], IIC_BRc> {
 316   let rd = br;
 317   let Form = FCRR;
 318 }
 319
 320 class BranchCI<bits<6> op, bits<5> br, string instr_asm> :
 321                TB<op, (outs), (ins GPR:$a, brtarget:$offset),
 322                   !strconcat(instr_asm, "   $a, $offset"),
 323                   [], IIC_BRc> {
 324   let rd = br;
 325   let Form = FCRI;
 326 }
 327
 328 //===----------------------------------------------------------------------===//
 329 // MBlaze arithmetic instructions
 330 //===----------------------------------------------------------------------===//
 331
 332 let isCommutable = 1, isAsCheapAsAMove = 1 in {
 333   def ADDK   :  Arith<0x04, 0x000, "addk   ", add,  IIC_ALU>;
 334   def AND    :  Logic<0x21, 0x000, "and    ", and>;
 335   def OR     :  Logic<0x20, 0x000, "or     ", or>;
 336   def XOR    :  Logic<0x22, 0x000, "xor    ", xor>;
 337
 338   let Predicates=[HasPatCmp] in {
 339     def PCMPBF : PatCmp<0x20, 0x400, "pcmpbf ">;
 340     def PCMPEQ : PatCmp<0x22, 0x400, "pcmpeq ">;
 341     def PCMPNE : PatCmp<0x23, 0x400, "pcmpne ">;
 342   }
 343
 344   let Defs = [CARRY] in {
 345     def ADD    :  Arith<0x00, 0x000, "add    ", addc, IIC_ALU>;
 346
 347     let Uses = [CARRY] in {
 348       def ADDC   :  Arith<0x02, 0x000, "addc   ", adde, IIC_ALU>;
 349     }
 350   }
 351
 352   let Uses = [CARRY] in {
 353     def ADDKC  : ArithN<0x06, 0x000, "addkc  ", IIC_ALU>;
 354   }
 355 }
 356
 357 let isAsCheapAsAMove = 1 in {
 358   def ANDN   :  ArithN<0x23, 0x000, "andn   ", IIC_ALU>;
 359   def CMP    :  ArithN<0x05, 0x001, "cmp    ", IIC_ALU>;
 360   def CMPU   :  ArithN<0x05, 0x003, "cmpu   ", IIC_ALU>;
 361   def RSUBK  :  ArithR<0x05, 0x000, "rsubk  ", sub,  IIC_ALU>;
 362
 363   let Defs = [CARRY] in {
 364     def RSUB   :  ArithR<0x01, 0x000, "rsub   ", subc, IIC_ALU>;
 365
 366     let Uses = [CARRY] in {
 367       def RSUBC  :  ArithR<0x03, 0x000, "rsubc  ", sube, IIC_ALU>;
 368     }
 369   }
 370
 371   let Uses = [CARRY] in {
 372     def RSUBKC : ArithRN<0x07, 0x000, "rsubkc ", IIC_ALU>;
 373   }
 374 }
 375
 376 let isCommutable = 1, Predicates=[HasMul] in {
 377   def MUL    : Arith<0x10, 0x000, "mul    ", mul,   IIC_ALUm>;
 378 }
 379
 380 let isCommutable = 1, Predicates=[HasMul,HasMul64] in {
 381   def MULH   : Arith<0x10, 0x001, "mulh   ", mulhs, IIC_ALUm>;
 382   def MULHU  : Arith<0x10, 0x003, "mulhu  ", mulhu, IIC_ALUm>;
 383 }
 384
 385 let Predicates=[HasMul,HasMul64] in {
 386   def MULHSU : ArithN<0x10, 0x002, "mulhsu ", IIC_ALUm>;
 387 }
 388
 389 let Predicates=[HasBarrel] in {
 390   def BSRL   :   Arith<0x11, 0x000, "bsrl   ", srl, IIC_SHT>;
 391   def BSRA   :   Arith<0x11, 0x200, "bsra   ", sra, IIC_SHT>;
 392   def BSLL   :   Arith<0x11, 0x400, "bsll   ", shl, IIC_SHT>;
 393   def BSRLI  :  ShiftI<0x19, 0x0, "bsrli  ", srl, uimm5, immZExt5>;
 394   def BSRAI  :  ShiftI<0x19, 0x1, "bsrai  ", sra, uimm5, immZExt5>;
 395   def BSLLI  :  ShiftI<0x19, 0x2, "bslli  ", shl, uimm5, immZExt5>;
 396 }
 397
 398 let Predicates=[HasDiv] in {
 399   def IDIV   :  ArithR<0x12, 0x000, "idiv   ", sdiv, IIC_ALUd>;
 400   def IDIVU  :  ArithR<0x12, 0x002, "idivu  ", udiv, IIC_ALUd>;
 401 }
 402
 403 //===----------------------------------------------------------------------===//
 404 // MBlaze immediate mode arithmetic instructions
 405 //===----------------------------------------------------------------------===//
 406
 407 let isAsCheapAsAMove = 1 in {
 408   def ADDIK   :   ArithI<0x0C, "addik  ", add,  simm16, immSExt16>;
 409   def RSUBIK  :  ArithRI<0x0D, "rsubik ", sub, simm16, immSExt16>;
 410   def ANDNI   :  ArithNI<0x2B, "andni  ", uimm16, immZExt16>;
 411   def ANDI    :   LogicI<0x29, "andi   ", and>;
 412   def ORI     :   LogicI<0x28, "ori    ", or>;
 413   def XORI    :   LogicI<0x2A, "xori   ", xor>;
 414
 415   let Defs = [CARRY] in {
 416     def ADDI    :   ArithI<0x08, "addi   ", addc, simm16, immSExt16>;
 417     def RSUBI   :  ArithRI<0x09, "rsubi  ", subc,  simm16, immSExt16>;
 418
 419     let Uses = [CARRY] in {
 420       def ADDIC   :   ArithI<0x0A, "addic  ", adde, simm16, immSExt16>;
 421       def RSUBIC  :  ArithRI<0x0B, "rsubic ", sube, simm16, immSExt16>;
 422     }
 423   }
 424
 425   let Uses = [CARRY] in {
 426     def ADDIKC  :  ArithNI<0x0E, "addikc ", simm16, immSExt16>;
 427     def RSUBIKC : ArithRNI<0x0F, "rsubikc", simm16, immSExt16>;
 428   }
 429 }
 430
 431 let Predicates=[HasMul] in {
 432   def MULI    :   ArithI<0x18, "muli   ", mul, simm16, immSExt16>;
 433 }
 434
 435 //===----------------------------------------------------------------------===//
 436 // MBlaze memory access instructions
 437 //===----------------------------------------------------------------------===//
 438
 439 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 440   def LBU  :  LoadM<0x30, 0x000, "lbu    ">;
 441   def LBUR :  LoadM<0x30, 0x200, "lbur   ">;
 442
 443   def LHU  :  LoadM<0x31, 0x000, "lhu    ">;
 444   def LHUR :  LoadM<0x31, 0x200, "lhur   ">;
 445
 446   def LW   :  LoadM<0x32, 0x000, "lw     ">;
 447   def LWR  :  LoadM<0x32, 0x200, "lwr    ">;
 448
 449   let Defs = [CARRY] in {
 450     def LWX  :  LoadM<0x32, 0x400, "lwx    ">;
 451   }
 452
 453   def LBUI : LoadMI<0x38, "lbui   ", zextloadi8>;
 454   def LHUI : LoadMI<0x39, "lhui   ", zextloadi16>;
 455   def LWI  : LoadMI<0x3A, "lwi    ", load>;
 456 }
 457
 458 def SB  :  StoreM<0x34, 0x000, "sb     ">;
 459 def SBR :  StoreM<0x34, 0x200, "sbr    ">;
 460
 461 def SH  :  StoreM<0x35, 0x000, "sh     ">;
 462 def SHR :  StoreM<0x35, 0x200, "shr    ">;
 463
 464 def SW  :  StoreM<0x36, 0x000, "sw     ">;
 465 def SWR :  StoreM<0x36, 0x200, "swr    ">;
 466
 467 let Defs = [CARRY] in {
 468   def SWX :  StoreM<0x36, 0x400, "swx    ">;
 469 }
 470
 471 def SBI : StoreMI<0x3C, "sbi    ", truncstorei8>;
 472 def SHI : StoreMI<0x3D, "shi    ", truncstorei16>;
 473 def SWI : StoreMI<0x3E, "swi    ", store>;
 474
 475 //===----------------------------------------------------------------------===//
 476 // MBlaze branch instructions
 477 //===----------------------------------------------------------------------===//
 478
 479 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, isBarrier = 1 in {
 480   def BRI    :  BranchI<0x2E, 0x00, "bri    ">;
 481   def BRAI   :  BranchI<0x2E, 0x08, "brai   ">;
 482 }
 483
 484 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1 in {
 485   def BEQI   : BranchCI<0x2F, 0x00, "beqi   ">;
 486   def BNEI   : BranchCI<0x2F, 0x01, "bnei   ">;
 487   def BLTI   : BranchCI<0x2F, 0x02, "blti   ">;
 488   def BLEI   : BranchCI<0x2F, 0x03, "blei   ">;
 489   def BGTI   : BranchCI<0x2F, 0x04, "bgti   ">;
 490   def BGEI   : BranchCI<0x2F, 0x05, "bgei   ">;
 491 }
 492
 493 let isBranch = 1, isIndirectBranch = 1, isTerminator = 1, hasCtrlDep = 1,
 494     isBarrier = 1 in {
 495   def BR     :   Branch<0x26, 0x00, 0x000, "br     ">;
 496   def BRA    :   Branch<0x26, 0x08, 0x000, "bra    ">;
 497 }
 498
 499 let isBranch = 1, isIndirectBranch = 1, isTerminator = 1, hasCtrlDep = 1 in {
 500   def BEQ    :  BranchC<0x27, 0x00, 0x000, "beq    ">;
 501   def BNE    :  BranchC<0x27, 0x01, 0x000, "bne    ">;
 502   def BLT    :  BranchC<0x27, 0x02, 0x000, "blt    ">;
 503   def BLE    :  BranchC<0x27, 0x03, 0x000, "ble    ">;
 504   def BGT    :  BranchC<0x27, 0x04, 0x000, "bgt    ">;
 505   def BGE    :  BranchC<0x27, 0x05, 0x000, "bge    ">;
 506 }
 507
 508 let isBranch = 1, isTerminator = 1, hasDelaySlot = 1, hasCtrlDep = 1,
 509     isBarrier = 1 in {
 510   def BRID   :  BranchI<0x2E, 0x10, "brid   ">;
 511   def BRAID  :  BranchI<0x2E, 0x18, "braid  ">;
 512 }
 513
 514 let isBranch = 1, isTerminator = 1, hasDelaySlot = 1, hasCtrlDep = 1 in {
 515   def BEQID  : BranchCI<0x2F, 0x10, "beqid  ">;
 516   def BNEID  : BranchCI<0x2F, 0x11, "bneid  ">;
 517   def BLTID  : BranchCI<0x2F, 0x12, "bltid  ">;
 518   def BLEID  : BranchCI<0x2F, 0x13, "bleid  ">;
 519   def BGTID  : BranchCI<0x2F, 0x14, "bgtid  ">;
 520   def BGEID  : BranchCI<0x2F, 0x15, "bgeid  ">;
 521 }
 522
 523 let isBranch = 1, isIndirectBranch = 1, isTerminator = 1,
 524     hasDelaySlot = 1, hasCtrlDep = 1, isBarrier = 1 in {
 525   def BRD    :   Branch<0x26, 0x10, 0x000, "brd    ">;
 526   def BRAD   :   Branch<0x26, 0x18, 0x000, "brad   ">;
 527 }
 528
 529 let isBranch = 1, isIndirectBranch = 1, isTerminator = 1,
 530     hasDelaySlot = 1, hasCtrlDep = 1 in {
 531   def BEQD   :  BranchC<0x27, 0x10, 0x000, "beqd   ">;
 532   def BNED   :  BranchC<0x27, 0x11, 0x000, "bned   ">;
 533   def BLTD   :  BranchC<0x27, 0x12, 0x000, "bltd   ">;
 534   def BLED   :  BranchC<0x27, 0x13, 0x000, "bled   ">;
 535   def BGTD   :  BranchC<0x27, 0x14, 0x000, "bgtd   ">;
 536   def BGED   :  BranchC<0x27, 0x15, 0x000, "bged   ">;
 537 }
 538
 539 let isCall =1, hasDelaySlot = 1,
 540     Defs = [R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,CARRY],
 541     Uses = [R1] in {
 542   def BRLID  : BranchLI<0x2E, 0x14, "brlid  ">;
 543   def BRALID : BranchLI<0x2E, 0x1C, "bralid ">;
 544 }
 545
 546 let isCall = 1, hasDelaySlot = 1,
 547     Defs = [R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,CARRY],
 548     Uses = [R1] in {
 549   def BRLD   : BranchL<0x26, 0x14, 0x000, "brld   ">;
 550   def BRALD  : BranchL<0x26, 0x1C, 0x000, "brald  ">;
 551 }
 552
 553 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1,
 554     rd=0x10, Form=FCRI in {
 555   def RTSD   : TB<0x2D, (outs), (ins GPR:$target, simm16:$imm),
 556                   "rtsd      $target, $imm",
 557                   [],
 558                   IIC_BR>;
 559 }
 560
 561 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1,
 562     rd=0x11, Form=FCRI in {
 563   def RTID   : TB<0x2D, (outs), (ins GPR:$target, simm16:$imm),
 564                   "rtid      $target, $imm",
 565                   [],
 566                   IIC_BR>;
 567 }
 568
 569 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1,
 570     rd=0x12, Form=FCRI in {
 571   def RTBD   : TB<0x2D, (outs), (ins GPR:$target, simm16:$imm),
 572                   "rtbd      $target, $imm",
 573                   [],
 574                   IIC_BR>;
 575 }
 576
 577 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1,
 578     rd=0x14, Form=FCRI in {
 579   def RTED   : TB<0x2D, (outs), (ins GPR:$target, simm16:$imm),
 580                   "rted      $target, $imm",
 581                   [],
 582                   IIC_BR>;
 583 }
 584
 585 //===----------------------------------------------------------------------===//
 586 // MBlaze misc instructions
 587 //===----------------------------------------------------------------------===//
 588
 589 let neverHasSideEffects = 1 in {
 590   def NOP :  MBlazeInst< 0x20, FC, (outs), (ins), "nop    ", [], IIC_ALU>;
 591 }
 592
 593 let usesCustomInserter = 1 in {
 594   def Select_CC : MBlazePseudo<(outs GPR:$dst),
 595     (ins GPR:$T, GPR:$F, GPR:$CMP, i32imm:$CC), // F T reversed
 596     "; SELECT_CC PSEUDO!",
 597     []>;
 598
 599   def ShiftL : MBlazePseudo<(outs GPR:$dst),
 600     (ins GPR:$L, GPR:$R),
 601     "; ShiftL PSEUDO!",
 602     []>;
 603
 604   def ShiftRA : MBlazePseudo<(outs GPR:$dst),
 605     (ins GPR:$L, GPR:$R),
 606     "; ShiftRA PSEUDO!",
 607     []>;
 608
 609   def ShiftRL : MBlazePseudo<(outs GPR:$dst),
 610     (ins GPR:$L, GPR:$R),
 611     "; ShiftRL PSEUDO!",
 612     []>;
 613 }
 614
 615 let rb = 0 in {
 616   def SEXT16 : TA<0x24, 0x061, (outs GPR:$dst), (ins GPR:$src),
 617                   "sext16    $dst, $src", [], IIC_ALU>;
 618   def SEXT8  : TA<0x24, 0x060, (outs GPR:$dst), (ins GPR:$src),
 619                   "sext8     $dst, $src", [], IIC_ALU>;
 620   let Defs = [CARRY] in {
 621     def SRL    : TA<0x24, 0x041, (outs GPR:$dst), (ins GPR:$src),
 622                     "srl       $dst, $src", [], IIC_ALU>;
 623     def SRA    : TA<0x24, 0x001, (outs GPR:$dst), (ins GPR:$src),
 624                     "sra       $dst, $src", [], IIC_ALU>;
 625     let Uses = [CARRY] in {
 626       def SRC    : TA<0x24, 0x021, (outs GPR:$dst), (ins GPR:$src),
 627                       "src       $dst, $src", [], IIC_ALU>;
 628     }
 629   }
 630 }
 631
 632 let isCodeGenOnly=1 in {
 633   def ADDIK32 : ArithI32<0x08, "addik  ", simm16, immSExt16>;
 634   def ORI32   : LogicI32<0x28, "ori    ">;
 635   def BRLID32 : BranchLI<0x2E, 0x14, "brlid  ">;
 636 }
 637
 638 //===----------------------------------------------------------------------===//
 639 // Misc. instructions
 640 //===----------------------------------------------------------------------===//
 641 let Form=FRCS in {
 642   def MFS : SPC<0x25, 0x2, (outs GPR:$dst), (ins SPR:$src),
 643                 "mfs       $dst, $src", [], IIC_ALU>;
 644 }
 645
 646 let Form=FCRCS in {
 647   def MTS : SPC<0x25, 0x3, (outs SPR:$dst), (ins GPR:$src),
 648                 "mts       $dst, $src", [], IIC_ALU>;
 649 }
 650
 651 def MSRSET : MSR<0x25, 0x20, (outs GPR:$dst), (ins uimm15:$set),
 652                  "msrset    $dst, $set", [], IIC_ALU>;
 653
 654 def MSRCLR : MSR<0x25, 0x22, (outs GPR:$dst), (ins uimm15:$clr),
 655                  "msrclr    $dst, $clr", [], IIC_ALU>;
 656
 657 let rd=0x0, Form=FCRR in {
 658   def WDC  : TA<0x24, 0x64, (outs), (ins GPR:$a, GPR:$b),
 659                 "wdc       $a, $b", [], IIC_WDC>;
 660   def WDCF : TA<0x24, 0x74, (outs), (ins GPR:$a, GPR:$b),
 661                 "wdc.flush $a, $b", [], IIC_WDC>;
 662   def WDCC : TA<0x24, 0x66, (outs), (ins GPR:$a, GPR:$b),
 663                 "wdc.clear $a, $b", [], IIC_WDC>;
 664   def WIC  : TA<0x24, 0x68, (outs), (ins GPR:$a, GPR:$b),
 665                 "wic       $a, $b", [], IIC_WDC>;
 666 }
 667
 668 def BRK  :  BranchL<0x26, 0x0C, 0x000, "brk    ">;
 669 def BRKI : BranchLI<0x2E, 0x0C, "brki   ">;
 670
 671 def IMM : MBlazeInst<0x2C, FCCI, (outs), (ins simm16:$imm),
 672                      "imm       $imm", [], IIC_ALU>;
 673
 674 //===----------------------------------------------------------------------===//
 675 // Pseudo instructions for atomic operations
 676 //===----------------------------------------------------------------------===//
 677 let usesCustomInserter=1 in {
 678   def CAS32 : MBlazePseudo<(outs GPR:$dst), (ins GPR:$ptr, GPR:$cmp, GPR:$swp),
 679     "# atomic compare and swap",
 680     [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$cmp, GPR:$swp))]>;
 681
 682   def SWP32 : MBlazePseudo<(outs GPR:$dst), (ins GPR:$ptr, GPR:$swp),
 683     "# atomic swap",
 684     [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$swp))]>;
 685
 686   def LAA32 : MBlazePseudo<(outs GPR:$dst), (ins GPR:$ptr, GPR:$val),
 687     "# atomic load and add",
 688     [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$val))]>;
 689
 690   def LAS32 : MBlazePseudo<(outs GPR:$dst), (ins GPR:$ptr, GPR:$val),
 691     "# atomic load and sub",
 692     [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$val))]>;
 693
 694   def LAD32 : MBlazePseudo<(outs GPR:$dst), (ins GPR:$ptr, GPR:$val),
 695     "# atomic load and and",
 696     [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$val))]>;
 697
 698   def LAO32 : MBlazePseudo<(outs GPR:$dst), (ins GPR:$ptr, GPR:$val),
 699     "# atomic load and or",
 700     [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$val))]>;
 701
 702   def LAX32 : MBlazePseudo<(outs GPR:$dst), (ins GPR:$ptr, GPR:$val),
 703     "# atomic load and xor",
 704     [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$val))]>;
 705
 706   def LAN32 : MBlazePseudo<(outs GPR:$dst), (ins GPR:$ptr, GPR:$val),
 707     "# atomic load and nand",
 708     [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$val))]>;
 709
 710   def MEMBARRIER : MBlazePseudo<(outs), (ins),
 711     "# memory barrier",
 712     [(membarrier (i32 imm), (i32 imm), (i32 imm), (i32 imm), (i32 imm))]>;
 713 }
 714
 715 //===----------------------------------------------------------------------===//
 716 //  Arbitrary patterns that map to one or more instructions
 717 //===----------------------------------------------------------------------===//
 718
 719 // Small immediates
 720 def : Pat<(i32 0), (ADDK (i32 R0), (i32 R0))>;
 721 def : Pat<(i32 immSExt16:$imm), (ADDIK (i32 R0), imm:$imm)>;
 722 def : Pat<(i32 immZExt16:$imm), (ORI (i32 R0), imm:$imm)>;
 723
 724 // Arbitrary immediates
 725 def : Pat<(i32 imm:$imm), (ADDIK (i32 R0), imm:$imm)>;
 726
 727 // In register sign extension
 728 def : Pat<(sext_inreg GPR:$src, i16), (SEXT16 GPR:$src)>;
 729 def : Pat<(sext_inreg GPR:$src, i8),  (SEXT8 GPR:$src)>;
 730
 731 // Call
 732 def : Pat<(MBlazeJmpLink (i32 tglobaladdr:$dst)),
 733           (BRLID (i32 R15), tglobaladdr:$dst)>;
 734
 735 def : Pat<(MBlazeJmpLink (i32 texternalsym:$dst)),
 736           (BRLID (i32 R15), texternalsym:$dst)>;
 737
 738 def : Pat<(MBlazeJmpLink GPR:$dst),
 739           (BRALD (i32 R15), GPR:$dst)>;
 740
 741 // Shift Instructions
 742 def : Pat<(shl GPR:$L, GPR:$R), (ShiftL GPR:$L, GPR:$R)>;
 743 def : Pat<(sra GPR:$L, GPR:$R), (ShiftRA GPR:$L, GPR:$R)>;
 744 def : Pat<(srl GPR:$L, GPR:$R), (ShiftRL GPR:$L, GPR:$R)>;
 745
 746 // SET_CC operations
 747 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETEQ),
 748           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 749                      (CMP GPR:$R, GPR:$L), 1)>;
 750 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETNE),
 751           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 752                      (CMP GPR:$R, GPR:$L), 2)>;
 753 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETGT),
 754           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 755                      (CMP GPR:$R, GPR:$L), 3)>;
 756 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETLT),
 757           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 758                      (CMP GPR:$R, GPR:$L), 4)>;
 759 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETGE),
 760           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 761                      (CMP GPR:$R, GPR:$L), 5)>;
 762 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETLE),
 763           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 764                      (CMP GPR:$R, GPR:$L), 6)>;
 765 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETUGT),
 766           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 767                      (CMPU GPR:$R, GPR:$L), 3)>;
 768 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETULT),
 769           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 770                      (CMPU GPR:$R, GPR:$L), 4)>;
 771 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETUGE),
 772           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 773                      (CMPU GPR:$R, GPR:$L), 5)>;
 774 def : Pat<(setcc (i32 GPR:$L), (i32 GPR:$R), SETULE),
 775           (Select_CC (ADDIK (i32 R0), 1), (ADDIK (i32 R0), 0),
 776                      (CMPU GPR:$R, GPR:$L), 6)>;
 777
 778 // SELECT operations
 779 def : Pat<(select (i32 GPR:$C), (i32 GPR:$T), (i32 GPR:$F)),
 780           (Select_CC GPR:$T, GPR:$F, GPR:$C, 2)>;
 781
 782 // SELECT_CC
 783 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 784                     (i32 GPR:$T), (i32 GPR:$F), SETEQ),
 785           (Select_CC GPR:$T, GPR:$F, (CMP GPR:$R, GPR:$L), 1)>;
 786 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 787                     (i32 GPR:$T), (i32 GPR:$F), SETNE),
 788           (Select_CC GPR:$T, GPR:$F, (CMP GPR:$R, GPR:$L), 2)>;
 789 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 790                     (i32 GPR:$T), (i32 GPR:$F), SETGT),
 791           (Select_CC GPR:$T, GPR:$F, (CMP GPR:$R, GPR:$L), 3)>;
 792 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 793                     (i32 GPR:$T), (i32 GPR:$F), SETLT),
 794           (Select_CC GPR:$T, GPR:$F, (CMP GPR:$R, GPR:$L), 4)>;
 795 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 796                     (i32 GPR:$T), (i32 GPR:$F), SETGE),
 797           (Select_CC GPR:$T, GPR:$F, (CMP GPR:$R, GPR:$L), 5)>;
 798 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 799                     (i32 GPR:$T), (i32 GPR:$F), SETLE),
 800           (Select_CC GPR:$T, GPR:$F, (CMP GPR:$R, GPR:$L), 6)>;
 801 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 802                     (i32 GPR:$T), (i32 GPR:$F), SETUGT),
 803           (Select_CC GPR:$T, GPR:$F, (CMPU GPR:$R, GPR:$L), 3)>;
 804 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 805                     (i32 GPR:$T), (i32 GPR:$F), SETULT),
 806           (Select_CC GPR:$T, GPR:$F, (CMPU GPR:$R, GPR:$L), 4)>;
 807 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 808                     (i32 GPR:$T), (i32 GPR:$F), SETUGE),
 809           (Select_CC GPR:$T, GPR:$F, (CMPU GPR:$R, GPR:$L), 5)>;
 810 def : Pat<(selectcc (i32 GPR:$L), (i32 GPR:$R),
 811                     (i32 GPR:$T), (i32 GPR:$F), SETULE),
 812           (Select_CC GPR:$T, GPR:$F, (CMPU GPR:$R, GPR:$L), 6)>;
 813
 814 // Ret instructions
 815 def : Pat<(MBlazeRet GPR:$target), (RTSD GPR:$target, 0x8)>;
 816 def : Pat<(MBlazeIRet GPR:$target), (RTID GPR:$target, 0x0)>;
 817
 818 // BR instructions
 819 def : Pat<(br bb:$T), (BRID bb:$T)>;
 820 def : Pat<(brind GPR:$T), (BRAD GPR:$T)>;
 821
 822 // BRCOND instructions
 823 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETEQ), bb:$T),
 824           (BEQID (CMP GPR:$R, GPR:$L), bb:$T)>;
 825 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETNE), bb:$T),
 826           (BNEID (CMP GPR:$R, GPR:$L), bb:$T)>;
 827 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETGT), bb:$T),
 828           (BGTID (CMP GPR:$R, GPR:$L), bb:$T)>;
 829 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETLT), bb:$T),
 830           (BLTID (CMP GPR:$R, GPR:$L), bb:$T)>;
 831 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETGE), bb:$T),
 832           (BGEID (CMP GPR:$R, GPR:$L), bb:$T)>;
 833 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETLE), bb:$T),
 834           (BLEID (CMP GPR:$R, GPR:$L), bb:$T)>;
 835 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETUGT), bb:$T),
 836           (BGTID (CMPU GPR:$R, GPR:$L), bb:$T)>;
 837 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETULT), bb:$T),
 838           (BLTID (CMPU GPR:$R, GPR:$L), bb:$T)>;
 839 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETUGE), bb:$T),
 840           (BGEID (CMPU GPR:$R, GPR:$L), bb:$T)>;
 841 def : Pat<(brcond (setcc (i32 GPR:$L), (i32 GPR:$R), SETULE), bb:$T),
 842           (BLEID (CMPU GPR:$R, GPR:$L), bb:$T)>;
 843 def : Pat<(brcond (i32 GPR:$C), bb:$T),
 844           (BNEID GPR:$C, bb:$T)>;
 845
 846 // Jump tables, global addresses, and constant pools
 847 def : Pat<(MBWrapper tglobaladdr:$in), (ORI (i32 R0), tglobaladdr:$in)>;
 848 def : Pat<(MBWrapper tjumptable:$in),  (ORI (i32 R0), tjumptable:$in)>;
 849 def : Pat<(MBWrapper tconstpool:$in),  (ORI (i32 R0), tconstpool:$in)>;
 850
 851 // Misc instructions
 852 def : Pat<(and (i32 GPR:$lh), (not (i32 GPR:$rh))),(ANDN GPR:$lh, GPR:$rh)>;
 853
 854 // Convert any extend loads into zero extend loads
 855 def : Pat<(extloadi8  iaddr:$src), (i32 (LBUI iaddr:$src))>;
 856 def : Pat<(extloadi16 iaddr:$src), (i32 (LHUI iaddr:$src))>;
 857 def : Pat<(extloadi8  xaddr:$src), (i32 (LBU xaddr:$src))>;
 858 def : Pat<(extloadi16 xaddr:$src), (i32 (LHU xaddr:$src))>;
 859
 860 // 32-bit load and store
 861 def : Pat<(store (i32 GPR:$dst), xaddr:$addr), (SW GPR:$dst, xaddr:$addr)>;
 862 def : Pat<(load xaddr:$addr), (i32 (LW xaddr:$addr))>;
 863
 864 // 16-bit load and store
 865 def : Pat<(truncstorei16 (i32 GPR:$dst), xaddr:$addr), (SH GPR:$dst, xaddr:$addr)>;
 866 def : Pat<(zextloadi16 xaddr:$addr), (i32 (LHU xaddr:$addr))>;
 867
 868 // 8-bit load and store
 869 def : Pat<(truncstorei8 (i32 GPR:$dst), xaddr:$addr), (SB GPR:$dst, xaddr:$addr)>;
 870 def : Pat<(zextloadi8 xaddr:$addr), (i32 (LBU xaddr:$addr))>;
 871
 872 // Peepholes
 873 def : Pat<(store (i32 0), iaddr:$dst), (SWI (i32 R0), iaddr:$dst)>;
 874
 875 //===----------------------------------------------------------------------===//
 876 // Floating Point Support
 877 //===----------------------------------------------------------------------===//
 878 include "MBlazeInstrFSL.td"
 879 include "MBlazeInstrFPU.td"