contrib/llvm/lib/Target/Mips/MicroMipsInstrInfo.td

   1 //===--- MicroMipsInstrFormats.td - microMIPS Inst Defs -*- tablegen -*----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This files describes the defintions of the microMIPSr3 instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 def addrimm11 : ComplexPattern<iPTR, 2, "selectIntAddr11MM", [frameindex]>;
  15 def addrimm12 : ComplexPattern<iPTR, 2, "selectIntAddr12MM", [frameindex]>;
  16 def addrimm16 : ComplexPattern<iPTR, 2, "selectIntAddr16MM", [frameindex]>;
  17 def addrimm4lsl2 : ComplexPattern<iPTR, 2, "selectIntAddrLSL2MM", [frameindex]>;
  18
  19 def simm9_addiusp : Operand<i32> {
  20   let EncoderMethod = "getSImm9AddiuspValue";
  21   let DecoderMethod = "DecodeSimm9SP";
  22 }
  23
  24 def uimm3_shift : Operand<i32> {
  25   let EncoderMethod = "getUImm3Mod8Encoding";
  26   let DecoderMethod = "DecodePOOL16BEncodedField";
  27 }
  28
  29 def simm3_lsa2 : Operand<i32> {
  30   let EncoderMethod = "getSImm3Lsa2Value";
  31   let DecoderMethod = "DecodeAddiur2Simm7";
  32 }
  33
  34 def uimm4_andi : Operand<i32> {
  35   let EncoderMethod = "getUImm4AndValue";
  36   let DecoderMethod = "DecodeANDI16Imm";
  37 }
  38
  39 def immSExtAddiur2 : ImmLeaf<i32, [{return Imm == 1 || Imm == -1 ||
  40                                            ((Imm % 4 == 0) &&
  41                                             Imm < 28 && Imm > 0);}]>;
  42
  43 def immSExtAddius5 : ImmLeaf<i32, [{return Imm >= -8 && Imm <= 7;}]>;
  44
  45 def immZExtAndi16 : ImmLeaf<i32,
  46   [{return (Imm == 128 || (Imm >= 1 && Imm <= 4) || Imm == 7 || Imm == 8 ||
  47             Imm == 15 || Imm == 16 || Imm == 31 || Imm == 32 || Imm == 63 ||
  48             Imm == 64 || Imm == 255 || Imm == 32768 || Imm == 65535 );}]>;
  49
  50 def immZExt2Shift : ImmLeaf<i32, [{return Imm >= 1 && Imm <= 8;}]>;
  51
  52 def immLi16 : ImmLeaf<i32, [{return Imm >= -1 && Imm <= 126;}]>;
  53
  54 def MicroMipsMemGPRMM16AsmOperand : AsmOperandClass {
  55   let Name = "MicroMipsMem";
  56   let RenderMethod = "addMicroMipsMemOperands";
  57   let ParserMethod = "parseMemOperand";
  58   let PredicateMethod = "isMemWithGRPMM16Base";
  59 }
  60
  61 // Define the classes of pointers used by microMIPS.
  62 // The numbers must match those in MipsRegisterInfo::MipsPtrClass.
  63 def ptr_gpr16mm_rc : PointerLikeRegClass<1>;
  64 def ptr_sp_rc : PointerLikeRegClass<2>;
  65 def ptr_gp_rc : PointerLikeRegClass<3>;
  66
  67 class mem_mm_4_generic : Operand<i32> {
  68   let PrintMethod = "printMemOperand";
  69   let MIOperandInfo = (ops ptr_gpr16mm_rc, simm4);
  70   let OperandType = "OPERAND_MEMORY";
  71   let ParserMatchClass = MicroMipsMemGPRMM16AsmOperand;
  72 }
  73
  74 def mem_mm_4 : mem_mm_4_generic {
  75   let EncoderMethod = "getMemEncodingMMImm4";
  76 }
  77
  78 def mem_mm_4_lsl1 : mem_mm_4_generic {
  79   let EncoderMethod = "getMemEncodingMMImm4Lsl1";
  80 }
  81
  82 def mem_mm_4_lsl2 : mem_mm_4_generic {
  83   let EncoderMethod = "getMemEncodingMMImm4Lsl2";
  84 }
  85
  86 def MicroMipsMemSPAsmOperand : AsmOperandClass {
  87   let Name = "MicroMipsMemSP";
  88   let RenderMethod = "addMemOperands";
  89   let ParserMethod = "parseMemOperand";
  90   let PredicateMethod = "isMemWithUimmWordAlignedOffsetSP<7>";
  91 }
  92
  93 def MicroMipsMemGPAsmOperand : AsmOperandClass {
  94   let Name = "MicroMipsMemGP";
  95   let RenderMethod = "addMemOperands";
  96   let ParserMethod = "parseMemOperand";
  97   let PredicateMethod = "isMemWithSimmWordAlignedOffsetGP<9>";
  98 }
  99
 100 def mem_mm_sp_imm5_lsl2 : Operand<i32> {
 101   let PrintMethod = "printMemOperand";
 102   let MIOperandInfo = (ops ptr_sp_rc:$base, simm5:$offset);
 103   let OperandType = "OPERAND_MEMORY";
 104   let ParserMatchClass = MicroMipsMemSPAsmOperand;
 105   let EncoderMethod = "getMemEncodingMMSPImm5Lsl2";
 106 }
 107
 108 def mem_mm_gp_simm7_lsl2 : Operand<i32> {
 109   let PrintMethod = "printMemOperand";
 110   let MIOperandInfo = (ops ptr_gp_rc:$base, simm7_lsl2:$offset);
 111   let OperandType = "OPERAND_MEMORY";
 112   let ParserMatchClass = MicroMipsMemGPAsmOperand;
 113   let EncoderMethod = "getMemEncodingMMGPImm7Lsl2";
 114 }
 115
 116 def mem_mm_9 : Operand<i32> {
 117   let PrintMethod = "printMemOperand";
 118   let MIOperandInfo = (ops ptr_rc, simm9);
 119   let EncoderMethod = "getMemEncodingMMImm9";
 120   let ParserMatchClass = MipsMemSimm9AsmOperand;
 121   let OperandType = "OPERAND_MEMORY";
 122 }
 123
 124 def mem_mm_11 : Operand<i32> {
 125   let PrintMethod = "printMemOperand";
 126   let MIOperandInfo = (ops GPR32, simm11);
 127   let EncoderMethod = "getMemEncodingMMImm11";
 128   let ParserMatchClass = MipsMemSimm11AsmOperand;
 129   let OperandType = "OPERAND_MEMORY";
 130 }
 131
 132 def mem_mm_12 : Operand<i32> {
 133   let PrintMethod = "printMemOperand";
 134   let MIOperandInfo = (ops ptr_rc, simm12);
 135   let EncoderMethod = "getMemEncodingMMImm12";
 136   let ParserMatchClass = MipsMemAsmOperand;
 137   let OperandType = "OPERAND_MEMORY";
 138 }
 139
 140 def mem_mm_16 : Operand<i32> {
 141   let PrintMethod = "printMemOperand";
 142   let MIOperandInfo = (ops ptr_rc, simm16);
 143   let EncoderMethod = "getMemEncodingMMImm16";
 144   let DecoderMethod = "DecodeMemMMImm16";
 145   let ParserMatchClass = MipsMemSimm16AsmOperand;
 146   let OperandType = "OPERAND_MEMORY";
 147 }
 148
 149 def MipsMemUimm4AsmOperand : AsmOperandClass {
 150   let Name = "MemOffsetUimm4";
 151   let SuperClasses = [MipsMemAsmOperand];
 152   let RenderMethod = "addMemOperands";
 153   let ParserMethod = "parseMemOperand";
 154   let PredicateMethod = "isMemWithUimmOffsetSP<6>";
 155 }
 156
 157 def mem_mm_4sp : Operand<i32> {
 158   let PrintMethod = "printMemOperand";
 159   let MIOperandInfo = (ops ptr_sp_rc, uimm8);
 160   let EncoderMethod = "getMemEncodingMMImm4sp";
 161   let ParserMatchClass = MipsMemUimm4AsmOperand;
 162   let OperandType = "OPERAND_MEMORY";
 163 }
 164
 165 def jmptarget_mm : Operand<OtherVT> {
 166   let EncoderMethod = "getJumpTargetOpValueMM";
 167 }
 168
 169 def calltarget_mm : Operand<iPTR> {
 170   let EncoderMethod = "getJumpTargetOpValueMM";
 171 }
 172
 173 def brtarget7_mm : Operand<OtherVT> {
 174   let EncoderMethod = "getBranchTarget7OpValueMM";
 175   let OperandType   = "OPERAND_PCREL";
 176   let DecoderMethod = "DecodeBranchTarget7MM";
 177   let ParserMatchClass = MipsJumpTargetAsmOperand;
 178 }
 179
 180 def brtarget10_mm : Operand<OtherVT> {
 181   let EncoderMethod = "getBranchTargetOpValueMMPC10";
 182   let OperandType   = "OPERAND_PCREL";
 183   let DecoderMethod = "DecodeBranchTarget10MM";
 184   let ParserMatchClass = MipsJumpTargetAsmOperand;
 185 }
 186
 187 def brtarget_mm : Operand<OtherVT> {
 188   let EncoderMethod = "getBranchTargetOpValueMM";
 189   let OperandType   = "OPERAND_PCREL";
 190   let DecoderMethod = "DecodeBranchTargetMM";
 191   let ParserMatchClass = MipsJumpTargetAsmOperand;
 192 }
 193
 194 def simm23_lsl2 : Operand<i32> {
 195   let EncoderMethod = "getSimm23Lsl2Encoding";
 196   let DecoderMethod = "DecodeSimm23Lsl2";
 197 }
 198
 199 class CompactBranchMM<string opstr, DAGOperand opnd, PatFrag cond_op,
 200                       RegisterOperand RO> :
 201   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 202          !strconcat(opstr, "\t$rs, $offset"), [], II_BCCZC, FrmI> {
 203   let isBranch = 1;
 204   let isTerminator = 1;
 205   let hasDelaySlot = 0;
 206   let Defs = [AT];
 207 }
 208
 209 let canFoldAsLoad = 1 in
 210 class LoadLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
 211                       Operand MemOpnd, InstrItinClass Itin> :
 212   InstSE<(outs RO:$rt), (ins MemOpnd:$addr, RO:$src),
 213          !strconcat(opstr, "\t$rt, $addr"),
 214          [(set RO:$rt, (OpNode addrimm12:$addr, RO:$src))],
 215          Itin, FrmI> {
 216   let DecoderMethod = "DecodeMemMMImm12";
 217   string Constraints = "$src = $rt";
 218   let BaseOpcode = opstr;
 219   bit mayLoad = 1;
 220   bit mayStore = 0;
 221 }
 222
 223 class StoreLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
 224                        Operand MemOpnd, InstrItinClass Itin>:
 225   InstSE<(outs), (ins RO:$rt, MemOpnd:$addr),
 226          !strconcat(opstr, "\t$rt, $addr"),
 227          [(OpNode RO:$rt, addrimm12:$addr)], Itin, FrmI> {
 228   let DecoderMethod = "DecodeMemMMImm12";
 229   let BaseOpcode = opstr;
 230   bit mayLoad = 0;
 231   bit mayStore = 1;
 232 }
 233
 234 class MovePMM16<string opstr, RegisterOperand RO1, RegisterOperand RO2,
 235                 RegisterOperand RO3> :
 236 MicroMipsInst16<(outs RO1:$rd1, RO2:$rd2), (ins RO3:$rs, RO3:$rt),
 237                  !strconcat(opstr, "\t$rd1, $rd2, $rs, $rt"), [],
 238                  NoItinerary, FrmR> {
 239   let isReMaterializable = 1;
 240   let isMoveReg = 1;
 241   let DecoderMethod = "DecodeMovePOperands";
 242 }
 243
 244 class StorePairMM<string opstr, ComplexPattern Addr = addr>
 245     :  InstSE<(outs), (ins GPR32Opnd:$rt, GPR32Opnd:$rt2, mem_simm12:$addr),
 246          !strconcat(opstr, "\t$rt, $addr"), [], II_SWP, FrmI, opstr> {
 247   let DecoderMethod = "DecodeMemMMImm12";
 248   let mayStore = 1;
 249   let AsmMatchConverter = "ConvertXWPOperands";
 250 }
 251
 252 class LoadPairMM<string opstr, ComplexPattern Addr = addr>
 253     : InstSE<(outs GPR32Opnd:$rt, GPR32Opnd:$rt2), (ins mem_simm12:$addr),
 254           !strconcat(opstr, "\t$rt, $addr"), [], II_LWP, FrmI, opstr> {
 255   let DecoderMethod = "DecodeMemMMImm12";
 256   let mayLoad = 1;
 257   let AsmMatchConverter = "ConvertXWPOperands";
 258 }
 259
 260 class LLBaseMM<string opstr, RegisterOperand RO> :
 261   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
 262          !strconcat(opstr, "\t$rt, $addr"), [], II_LL, FrmI> {
 263   let DecoderMethod = "DecodeMemMMImm12";
 264   let mayLoad = 1;
 265 }
 266
 267 class LLEBaseMM<string opstr, RegisterOperand RO> :
 268   InstSE<(outs RO:$rt), (ins mem_simm9:$addr),
 269          !strconcat(opstr, "\t$rt, $addr"), [], II_LLE, FrmI> {
 270   let DecoderMethod = "DecodeMemMMImm9";
 271   string BaseOpcode = opstr;
 272   let mayLoad = 1;
 273 }
 274
 275 class SCBaseMM<string opstr, RegisterOperand RO> :
 276   InstSE<(outs RO:$dst), (ins RO:$rt, mem_mm_12:$addr),
 277          !strconcat(opstr, "\t$rt, $addr"), [], II_SC, FrmI> {
 278   let DecoderMethod = "DecodeMemMMImm12";
 279   let mayStore = 1;
 280   let Constraints = "$rt = $dst";
 281 }
 282
 283 class SCEBaseMM<string opstr, RegisterOperand RO> :
 284   InstSE<(outs RO:$dst), (ins RO:$rt, mem_simm9:$addr),
 285          !strconcat(opstr, "\t$rt, $addr"), [], II_SCE, FrmI> {
 286   let DecoderMethod = "DecodeMemMMImm9";
 287   string BaseOpcode = opstr;
 288   let mayStore = 1;
 289   let Constraints = "$rt = $dst";
 290 }
 291
 292 class LoadMM<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 293              InstrItinClass Itin = NoItinerary, DAGOperand MO = mem_mm_12> :
 294   InstSE<(outs RO:$rt), (ins MO:$addr),
 295          !strconcat(opstr, "\t$rt, $addr"),
 296          [(set RO:$rt, (OpNode addrimm12:$addr))], Itin, FrmI, opstr> {
 297   let DecoderMethod = "DecodeMemMMImm12";
 298   let canFoldAsLoad = 1;
 299   let mayLoad = 1;
 300 }
 301
 302 class ArithRMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 303                  InstrItinClass Itin = NoItinerary,
 304                  SDPatternOperator OpNode = null_frag> :
 305   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 306                   !strconcat(opstr, "\t$rd, $rs, $rt"),
 307                   [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 308   let isCommutable = isComm;
 309 }
 310
 311 class AndImmMM16<string opstr, RegisterOperand RO,
 312                  InstrItinClass Itin = NoItinerary> :
 313   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, uimm4_andi:$imm),
 314                   !strconcat(opstr, "\t$rd, $rs, $imm"), [], Itin, FrmI>;
 315
 316 class LogicRMM16<string opstr, RegisterOperand RO,
 317                  InstrItinClass Itin = NoItinerary,
 318                  SDPatternOperator OpNode = null_frag> :
 319   MicroMipsInst16<(outs RO:$dst), (ins RO:$rs, RO:$rt),
 320          !strconcat(opstr, "\t$rt, $rs"),
 321          [(set RO:$dst, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 322   let isCommutable = 1;
 323   let Constraints = "$rt = $dst";
 324 }
 325
 326 class NotMM16<string opstr, RegisterOperand RO> :
 327   MicroMipsInst16<(outs RO:$rt), (ins RO:$rs),
 328          !strconcat(opstr, "\t$rt, $rs"),
 329          [(set RO:$rt, (not RO:$rs))], II_NOT, FrmR>;
 330
 331 class ShiftIMM16<string opstr, Operand ImmOpnd, RegisterOperand RO,
 332                  InstrItinClass Itin = NoItinerary> :
 333   MicroMipsInst16<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 334                   !strconcat(opstr, "\t$rd, $rt, $shamt"), [], Itin, FrmR>;
 335
 336 class LoadMM16<string opstr, DAGOperand RO, SDPatternOperator OpNode,
 337                InstrItinClass Itin, Operand MemOpnd> :
 338   MicroMipsInst16<(outs RO:$rt), (ins MemOpnd:$addr),
 339                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 340   let DecoderMethod = "DecodeMemMMImm4";
 341   let canFoldAsLoad = 1;
 342   let mayLoad = 1;
 343 }
 344
 345 class StoreMM16<string opstr, DAGOperand RTOpnd, DAGOperand RO,
 346                 SDPatternOperator OpNode, InstrItinClass Itin,
 347                 Operand MemOpnd> :
 348   MicroMipsInst16<(outs), (ins RTOpnd:$rt, MemOpnd:$addr),
 349                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 350   let DecoderMethod = "DecodeMemMMImm4";
 351   let mayStore = 1;
 352 }
 353
 354 class LoadSPMM16<string opstr, DAGOperand RO, InstrItinClass Itin,
 355                  Operand MemOpnd> :
 356   MicroMipsInst16<(outs RO:$rt), (ins MemOpnd:$offset),
 357                   !strconcat(opstr, "\t$rt, $offset"), [], Itin, FrmI> {
 358   let DecoderMethod = "DecodeMemMMSPImm5Lsl2";
 359   let canFoldAsLoad = 1;
 360   let mayLoad = 1;
 361 }
 362
 363 class StoreSPMM16<string opstr, DAGOperand RO, InstrItinClass Itin,
 364                   Operand MemOpnd> :
 365   MicroMipsInst16<(outs), (ins RO:$rt, MemOpnd:$offset),
 366                   !strconcat(opstr, "\t$rt, $offset"), [], Itin, FrmI> {
 367   let DecoderMethod = "DecodeMemMMSPImm5Lsl2";
 368   let mayStore = 1;
 369 }
 370
 371 class LoadGPMM16<string opstr, DAGOperand RO, InstrItinClass Itin,
 372                  Operand MemOpnd> :
 373   MicroMipsInst16<(outs RO:$rt), (ins MemOpnd:$offset),
 374                   !strconcat(opstr, "\t$rt, $offset"), [], Itin, FrmI> {
 375   let DecoderMethod = "DecodeMemMMGPImm7Lsl2";
 376   let canFoldAsLoad = 1;
 377   let mayLoad = 1;
 378 }
 379
 380 class AddImmUR2<string opstr, RegisterOperand RO> :
 381   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, simm3_lsa2:$imm),
 382                   !strconcat(opstr, "\t$rd, $rs, $imm"),
 383                   [], II_ADDIU, FrmR> {
 384   let isCommutable = 1;
 385 }
 386
 387 class AddImmUS5<string opstr, RegisterOperand RO> :
 388   MicroMipsInst16<(outs RO:$dst), (ins RO:$rd, simm4:$imm),
 389                   !strconcat(opstr, "\t$rd, $imm"), [], II_ADDIU, FrmR> {
 390   let Constraints = "$rd = $dst";
 391 }
 392
 393 class AddImmUR1SP<string opstr, RegisterOperand RO> :
 394   MicroMipsInst16<(outs RO:$rd), (ins uimm6_lsl2:$imm),
 395                   !strconcat(opstr, "\t$rd, $imm"), [], II_ADDIU, FrmR>;
 396
 397 class AddImmUSP<string opstr> :
 398   MicroMipsInst16<(outs), (ins simm9_addiusp:$imm),
 399                   !strconcat(opstr, "\t$imm"), [], II_ADDIU, FrmI>;
 400
 401 class MoveFromHILOMM<string opstr, RegisterOperand RO, Register UseReg> :
 402       MicroMipsInst16<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"),
 403   [], II_MFHI_MFLO, FrmR> {
 404   let Uses = [UseReg];
 405   let hasSideEffects = 0;
 406   let isMoveReg = 1;
 407 }
 408
 409 class MoveMM16<string opstr, RegisterOperand RO>
 410     :  MicroMipsInst16<(outs RO:$rd), (ins RO:$rs),
 411                        !strconcat(opstr, "\t$rd, $rs"), [], II_MOVE, FrmR> {
 412   let isReMaterializable = 1;
 413   let isMoveReg = 1;
 414 }
 415
 416 class LoadImmMM16<string opstr, Operand Od, RegisterOperand RO> :
 417   MicroMipsInst16<(outs RO:$rd), (ins Od:$imm),
 418                   !strconcat(opstr, "\t$rd, $imm"), [], II_LI, FrmI> {
 419   let isReMaterializable = 1;
 420 }
 421
 422 // 16-bit Jump and Link (Call)
 423 class JumpLinkRegMM16<string opstr, RegisterOperand RO> :
 424   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 425            [(MipsJmpLink RO:$rs)], II_JALR, FrmR> {
 426   let isCall = 1;
 427   let hasDelaySlot = 1;
 428   let Defs = [RA];
 429   let hasPostISelHook = 1;
 430 }
 431
 432 // 16-bit Jump Reg
 433 class JumpRegMM16<string opstr, RegisterOperand RO> :
 434   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 435            [], II_JR, FrmR> {
 436   let hasDelaySlot = 1;
 437   let isBranch = 1;
 438   let isIndirectBranch = 1;
 439 }
 440
 441 // Base class for JRADDIUSP instruction.
 442 class JumpRAddiuStackMM16 :
 443   MicroMipsInst16<(outs), (ins uimm5_lsl2:$imm), "jraddiusp\t$imm",
 444                   [], II_JRADDIUSP, FrmR> {
 445   let isTerminator = 1;
 446   let isBarrier = 1;
 447   let isBranch = 1;
 448   let isIndirectBranch = 1;
 449 }
 450
 451 // 16-bit Jump and Link (Call) - Short Delay Slot
 452 class JumpLinkRegSMM16<string opstr, RegisterOperand RO> :
 453   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 454            [], II_JALRS, FrmR> {
 455   let isCall = 1;
 456   let hasDelaySlot = 1;
 457   let Defs = [RA];
 458 }
 459
 460 // 16-bit Jump Register Compact - No delay slot
 461 class JumpRegCMM16<string opstr, RegisterOperand RO> :
 462   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 463                   [], II_JRC, FrmR> {
 464   let isTerminator = 1;
 465   let isBarrier = 1;
 466   let isBranch = 1;
 467   let isIndirectBranch = 1;
 468 }
 469
 470 // Break16 and Sdbbp16
 471 class BrkSdbbp16MM<string opstr, InstrItinClass Itin> :
 472   MicroMipsInst16<(outs), (ins uimm4:$code_),
 473                   !strconcat(opstr, "\t$code_"),
 474                   [], Itin, FrmOther>;
 475
 476 class CBranchZeroMM<string opstr, DAGOperand opnd, RegisterOperand RO> :
 477   MicroMipsInst16<(outs), (ins RO:$rs, opnd:$offset),
 478                   !strconcat(opstr, "\t$rs, $offset"), [], II_BCCZ, FrmI> {
 479   let isBranch = 1;
 480   let isTerminator = 1;
 481   let hasDelaySlot = 1;
 482   let Defs = [AT];
 483 }
 484
 485 // MicroMIPS Jump and Link (Call) - Short Delay Slot
 486 let isCall = 1, hasDelaySlot = 1, Defs = [RA] in {
 487   class JumpLinkMM<string opstr, DAGOperand opnd> :
 488     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 489            [], II_JALS, FrmJ, opstr> {
 490     let DecoderMethod = "DecodeJumpTargetMM";
 491   }
 492
 493   class JumpLinkRegMM<string opstr, RegisterOperand RO>:
 494     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 495             [], II_JALRS, FrmR>;
 496
 497   class BranchCompareToZeroLinkMM<string opstr, DAGOperand opnd,
 498                                   RegisterOperand RO> :
 499     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 500            !strconcat(opstr, "\t$rs, $offset"), [], II_BCCZALS, FrmI, opstr>;
 501 }
 502
 503 class LoadWordIndexedScaledMM<string opstr, RegisterOperand RO,
 504                               SDPatternOperator OpNode = null_frag> :
 505   InstSE<(outs RO:$rd), (ins PtrRC:$base, PtrRC:$index),
 506          !strconcat(opstr, "\t$rd, ${index}(${base})"), [], II_LWXS, FrmFI>;
 507
 508 class PrefetchIndexed<string opstr> :
 509   InstSE<(outs), (ins PtrRC:$base, PtrRC:$index, uimm5:$hint),
 510          !strconcat(opstr, "\t$hint, ${index}(${base})"), [], II_PREF, FrmOther>;
 511
 512 class AddImmUPC<string opstr, RegisterOperand RO> :
 513   InstSE<(outs RO:$rs), (ins simm23_lsl2:$imm),
 514          !strconcat(opstr, "\t$rs, $imm"), [], II_ADDIU, FrmR>;
 515
 516 /// A list of registers used by load/store multiple instructions.
 517 def RegListAsmOperand : AsmOperandClass {
 518   let Name = "RegList";
 519   let ParserMethod = "parseRegisterList";
 520 }
 521
 522 def reglist : Operand<i32> {
 523   let EncoderMethod = "getRegisterListOpValue";
 524   let ParserMatchClass = RegListAsmOperand;
 525   let PrintMethod = "printRegisterList";
 526   let DecoderMethod = "DecodeRegListOperand";
 527 }
 528
 529 def RegList16AsmOperand : AsmOperandClass {
 530   let Name = "RegList16";
 531   let ParserMethod = "parseRegisterList";
 532   let PredicateMethod = "isRegList16";
 533   let RenderMethod = "addRegListOperands";
 534 }
 535
 536 def reglist16 : Operand<i32> {
 537   let EncoderMethod = "getRegisterListOpValue16";
 538   let DecoderMethod = "DecodeRegListOperand16";
 539   let PrintMethod = "printRegisterList";
 540   let ParserMatchClass = RegList16AsmOperand;
 541 }
 542
 543 class StoreMultMM<string opstr,
 544             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 545   InstSE<(outs), (ins reglist:$rt, mem_mm_12:$addr),
 546          !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI, opstr> {
 547   let DecoderMethod = "DecodeMemMMImm12";
 548   let mayStore = 1;
 549 }
 550
 551 class LoadMultMM<string opstr,
 552             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 553   InstSE<(outs reglist:$rt), (ins mem_mm_12:$addr),
 554           !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI, opstr> {
 555   let DecoderMethod = "DecodeMemMMImm12";
 556   let mayLoad = 1;
 557 }
 558
 559 class StoreMultMM16<string opstr,
 560                     InstrItinClass Itin = NoItinerary,
 561                     ComplexPattern Addr = addr> :
 562   MicroMipsInst16<(outs), (ins reglist16:$rt, mem_mm_4sp:$addr),
 563                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 564   let DecoderMethod = "DecodeMemMMReglistImm4Lsl2";
 565   let mayStore = 1;
 566 }
 567
 568 class LoadMultMM16<string opstr,
 569                    InstrItinClass Itin = NoItinerary,
 570                    ComplexPattern Addr = addr> :
 571   MicroMipsInst16<(outs reglist16:$rt), (ins mem_mm_4sp:$addr),
 572                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 573   let DecoderMethod = "DecodeMemMMReglistImm4Lsl2";
 574   let mayLoad = 1;
 575 }
 576
 577 class UncondBranchMM16<string opstr> :
 578   MicroMipsInst16<(outs), (ins brtarget10_mm:$offset),
 579                   !strconcat(opstr, "\t$offset"),
 580                   [], II_B, FrmI> {
 581   let isBranch = 1;
 582   let isTerminator = 1;
 583   let isBarrier = 1;
 584   let hasDelaySlot = 1;
 585   let Predicates = [RelocPIC, InMicroMips];
 586   let Defs = [AT];
 587 }
 588
 589 class HypcallMM<string opstr> :
 590   InstSE<(outs), (ins uimm10:$code_),
 591           !strconcat(opstr, "\t$code_"), [], II_HYPCALL, FrmOther> {
 592   let BaseOpcode = opstr;
 593 }
 594
 595 class TLBINVMM<string opstr, InstrItinClass Itin> :
 596   InstSE<(outs), (ins), opstr, [], Itin, FrmOther> {
 597   let BaseOpcode = opstr;
 598 }
 599
 600 class MfCop0MM<string opstr, RegisterOperand DstRC,
 601                RegisterOperand SrcRC, InstrItinClass Itin> :
 602   InstSE<(outs DstRC:$rt), (ins SrcRC:$rs, uimm3:$sel),
 603           !strconcat(opstr, "\t$rt, $rs, $sel"), [], Itin, FrmR> {
 604   let BaseOpcode = opstr;
 605 }
 606
 607 class MtCop0MM<string opstr, RegisterOperand DstRC,
 608                RegisterOperand SrcRC, InstrItinClass Itin> :
 609   InstSE<(outs DstRC:$rs), (ins SrcRC:$rt, uimm3:$sel),
 610           !strconcat(opstr, "\t$rt, $rs, $sel"), [], Itin, FrmR> {
 611   let BaseOpcode = opstr;
 612 }
 613
 614 let FastISelShouldIgnore = 1 in {
 615   def ADDU16_MM : ArithRMM16<"addu16", GPRMM16Opnd, 1, II_ADDU, add>,
 616       ARITH_FM_MM16<0>, ISA_MICROMIPS32_NOT_MIPS32R6;
 617   def AND16_MM : LogicRMM16<"and16", GPRMM16Opnd, II_AND, and>,
 618       LOGIC_FM_MM16<0x2>, ISA_MICROMIPS32_NOT_MIPS32R6;
 619 }
 620
 621 def ANDI16_MM : AndImmMM16<"andi16", GPRMM16Opnd, II_AND>, ANDI_FM_MM16<0x0b>,
 622                 ISA_MICROMIPS32_NOT_MIPS32R6;
 623 def NOT16_MM : NotMM16<"not16", GPRMM16Opnd>, LOGIC_FM_MM16<0x0>,
 624                ISA_MICROMIPS32_NOT_MIPS32R6;
 625 let FastISelShouldIgnore = 1 in
 626   def OR16_MM : LogicRMM16<"or16", GPRMM16Opnd, II_OR, or>, LOGIC_FM_MM16<0x3>,
 627                 ISA_MICROMIPS32_NOT_MIPS32R6;
 628 def SLL16_MM : ShiftIMM16<"sll16", uimm3_shift, GPRMM16Opnd, II_SLL>,
 629     SHIFT_FM_MM16<0>, ISA_MICROMIPS32_NOT_MIPS32R6;
 630 def SRL16_MM : ShiftIMM16<"srl16", uimm3_shift, GPRMM16Opnd, II_SRL>,
 631     SHIFT_FM_MM16<1>, ISA_MICROMIPS32_NOT_MIPS32R6;
 632
 633 let FastISelShouldIgnore = 1 in {
 634   def SUBU16_MM : ArithRMM16<"subu16", GPRMM16Opnd, 0, II_SUBU, sub>,
 635                   ARITH_FM_MM16<1>, ISA_MICROMIPS32_NOT_MIPS32R6;
 636   def XOR16_MM : LogicRMM16<"xor16", GPRMM16Opnd, II_XOR, xor>,
 637                  LOGIC_FM_MM16<0x1>, ISA_MICROMIPS32_NOT_MIPS32R6;
 638 }
 639 def LBU16_MM : LoadMM16<"lbu16", GPRMM16Opnd, zextloadi8, II_LBU,
 640                         mem_mm_4>, LOAD_STORE_FM_MM16<0x02>, ISA_MICROMIPS;
 641 def LHU16_MM : LoadMM16<"lhu16", GPRMM16Opnd, zextloadi16, II_LHU,
 642                         mem_mm_4_lsl1>, LOAD_STORE_FM_MM16<0x0a>, ISA_MICROMIPS;
 643 def LW16_MM : LoadMM16<"lw16", GPRMM16Opnd, load, II_LW, mem_mm_4_lsl2>,
 644                       LOAD_STORE_FM_MM16<0x1a>, ISA_MICROMIPS;
 645 def SB16_MM : StoreMM16<"sb16", GPRMM16OpndZero, GPRMM16Opnd, truncstorei8,
 646                         II_SB, mem_mm_4>, LOAD_STORE_FM_MM16<0x22>,
 647                         ISA_MICROMIPS32_NOT_MIPS32R6;
 648 def SH16_MM : StoreMM16<"sh16", GPRMM16OpndZero, GPRMM16Opnd, truncstorei16,
 649                         II_SH, mem_mm_4_lsl1>,
 650                         LOAD_STORE_FM_MM16<0x2a>, ISA_MICROMIPS32_NOT_MIPS32R6;
 651 def SW16_MM : StoreMM16<"sw16", GPRMM16OpndZero, GPRMM16Opnd, store, II_SW,
 652                         mem_mm_4_lsl2>, LOAD_STORE_FM_MM16<0x3a>,
 653                         ISA_MICROMIPS32_NOT_MIPS32R6;
 654 def LWGP_MM : LoadGPMM16<"lw", GPRMM16Opnd, II_LW, mem_mm_gp_simm7_lsl2>,
 655                          LOAD_GP_FM_MM16<0x19>, ISA_MICROMIPS;
 656 def LWSP_MM : LoadSPMM16<"lw", GPR32Opnd, II_LW, mem_mm_sp_imm5_lsl2>,
 657               LOAD_STORE_SP_FM_MM16<0x12>, ISA_MICROMIPS;
 658 def SWSP_MM : StoreSPMM16<"sw", GPR32Opnd, II_SW, mem_mm_sp_imm5_lsl2>,
 659               LOAD_STORE_SP_FM_MM16<0x32>, ISA_MICROMIPS32_NOT_MIPS32R6;
 660 def ADDIUR1SP_MM : AddImmUR1SP<"addiur1sp", GPRMM16Opnd>, ADDIUR1SP_FM_MM16,
 661                    ISA_MICROMIPS;
 662 def ADDIUR2_MM : AddImmUR2<"addiur2", GPRMM16Opnd>, ADDIUR2_FM_MM16,
 663                  ISA_MICROMIPS;
 664 def ADDIUS5_MM : AddImmUS5<"addius5", GPR32Opnd>, ADDIUS5_FM_MM16,
 665                  ISA_MICROMIPS;
 666 def ADDIUSP_MM : AddImmUSP<"addiusp">, ADDIUSP_FM_MM16, ISA_MICROMIPS;
 667 def MFHI16_MM : MoveFromHILOMM<"mfhi16", GPR32Opnd, AC0>,
 668                 MFHILO_FM_MM16<0x10>, ISA_MICROMIPS32_NOT_MIPS32R6;
 669 def MFLO16_MM : MoveFromHILOMM<"mflo16", GPR32Opnd, AC0>,
 670                 MFHILO_FM_MM16<0x12>, ISA_MICROMIPS32_NOT_MIPS32R6;
 671 def MOVE16_MM : MoveMM16<"move", GPR32Opnd>, MOVE_FM_MM16<0x03>,
 672                 ISA_MICROMIPS32_NOT_MIPS32R6;
 673 def MOVEP_MM : MovePMM16<"movep", GPRMM16OpndMovePPairFirst,
 674                          GPRMM16OpndMovePPairSecond, GPRMM16OpndMoveP>,
 675                MOVEP_FM_MM16, ISA_MICROMIPS32_NOT_MIPS32R6;
 676 def LI16_MM : LoadImmMM16<"li16", li16_imm, GPRMM16Opnd>, LI_FM_MM16,
 677               IsAsCheapAsAMove, ISA_MICROMIPS32_NOT_MIPS32R6;
 678 def JALR16_MM : JumpLinkRegMM16<"jalr", GPR32Opnd>, JALR_FM_MM16<0x0e>,
 679                 ISA_MICROMIPS32_NOT_MIPS32R6;
 680 def JALRS16_MM : JumpLinkRegSMM16<"jalrs16", GPR32Opnd>, JALR_FM_MM16<0x0f>,
 681                  ISA_MICROMIPS32_NOT_MIPS32R6;
 682 def JRC16_MM : JumpRegCMM16<"jrc", GPR32Opnd>, JALR_FM_MM16<0x0d>,
 683                ISA_MICROMIPS32_NOT_MIPS32R6;
 684 def JRADDIUSP : JumpRAddiuStackMM16, JRADDIUSP_FM_MM16<0x18>,
 685                 ISA_MICROMIPS32_NOT_MIPS32R6;
 686 def JR16_MM : JumpRegMM16<"jr16", GPR32Opnd>, JALR_FM_MM16<0x0c>,
 687               ISA_MICROMIPS32_NOT_MIPS32R6;
 688 def BEQZ16_MM : CBranchZeroMM<"beqz16", brtarget7_mm, GPRMM16Opnd>,
 689                 BEQNEZ_FM_MM16<0x23>, ISA_MICROMIPS32_NOT_MIPS32R6;
 690 def BNEZ16_MM : CBranchZeroMM<"bnez16", brtarget7_mm, GPRMM16Opnd>,
 691                 BEQNEZ_FM_MM16<0x2b>, ISA_MICROMIPS32_NOT_MIPS32R6;
 692 def B16_MM : UncondBranchMM16<"b16">, B16_FM, ISA_MICROMIPS32_NOT_MIPS32R6;
 693 def BREAK16_MM : BrkSdbbp16MM<"break16", II_BREAK>, BRKSDBBP16_FM_MM<0x28>,
 694                  ISA_MICROMIPS32_NOT_MIPS32R6;
 695 def SDBBP16_MM : BrkSdbbp16MM<"sdbbp16", II_SDBBP>, BRKSDBBP16_FM_MM<0x2C>,
 696                  ISA_MICROMIPS32_NOT_MIPS32R6;
 697
 698 let DecoderNamespace = "MicroMips" in {
 699   /// Load and Store Instructions - multiple
 700   def SWM16_MM : StoreMultMM16<"swm16", II_SWM>, LWM_FM_MM16<0x5>,
 701                  ISA_MICROMIPS32_NOT_MIPS32R6;
 702   def LWM16_MM : LoadMultMM16<"lwm16", II_LWM>, LWM_FM_MM16<0x4>,
 703                  ISA_MICROMIPS32_NOT_MIPS32R6;
 704   def CFC2_MM : InstSE<(outs GPR32Opnd:$rt), (ins COP2Opnd:$impl),
 705                        "cfc2\t$rt, $impl", [], II_CFC2, FrmFR, "cfc2">,
 706                 POOL32A_CFTC2_FM_MM<0b1100110100>, ISA_MICROMIPS;
 707   def CTC2_MM : InstSE<(outs COP2Opnd:$impl), (ins GPR32Opnd:$rt),
 708                        "ctc2\t$rt, $impl", [], II_CTC2, FrmFR, "ctc2">,
 709                 POOL32A_CFTC2_FM_MM<0b1101110100>, ISA_MICROMIPS;
 710 }
 711
 712 class WaitMM<string opstr> :
 713   InstSE<(outs), (ins uimm10:$code_), !strconcat(opstr, "\t$code_"), [],
 714          II_WAIT, FrmOther, opstr>;
 715
 716 let DecoderNamespace = "MicroMips" in {
 717   /// Compact Branch Instructions
 718   def BEQZC_MM : CompactBranchMM<"beqzc", brtarget_mm, seteq, GPR32Opnd>,
 719                  COMPACT_BRANCH_FM_MM<0x7>, ISA_MICROMIPS32_NOT_MIPS32R6;
 720   def BNEZC_MM : CompactBranchMM<"bnezc", brtarget_mm, setne, GPR32Opnd>,
 721                  COMPACT_BRANCH_FM_MM<0x5>, ISA_MICROMIPS32_NOT_MIPS32R6;
 722
 723   /// Arithmetic Instructions (ALU Immediate)
 724   def ADDiu_MM : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd, II_ADDIU>,
 725                  ADDI_FM_MM<0xc>, ISA_MICROMIPS32_NOT_MIPS32R6;
 726   def ADDi_MM  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd, II_ADDI>,
 727                  ADDI_FM_MM<0x4>, ISA_MICROMIPS32_NOT_MIPS32R6;
 728   def SLTi_MM  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 729                  SLTI_FM_MM<0x24>, ISA_MICROMIPS;
 730   def SLTiu_MM : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 731                  SLTI_FM_MM<0x2c>, ISA_MICROMIPS;
 732   def ANDi_MM  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd, II_ANDI>,
 733                  ADDI_FM_MM<0x34>, ISA_MICROMIPS32_NOT_MIPS32R6;
 734   def ORi_MM   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd, II_ORI, immZExt16,
 735                                     or>, ADDI_FM_MM<0x14>,
 736                  ISA_MICROMIPS32_NOT_MIPS32R6;
 737   def XORi_MM  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd, II_XORI,
 738                                     immZExt16, xor>, ADDI_FM_MM<0x1c>,
 739                  ISA_MICROMIPS32_NOT_MIPS32R6;
 740   def LUi_MM   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16_relaxed>, LUI_FM_MM,
 741                  ISA_MICROMIPS32_NOT_MIPS32R6;
 742
 743   def LEA_ADDiu_MM : MMRel, EffectiveAddress<"addiu", GPR32Opnd>,
 744                      LW_FM_MM<0xc>, ISA_MICROMIPS;
 745
 746   /// Arithmetic Instructions (3-Operand, R-Type)
 747   def ADDu_MM  : MMRel, ArithLogicR<"addu", GPR32Opnd, 1, II_ADDU, add>,
 748                  ADD_FM_MM<0, 0x150>, ISA_MICROMIPS32_NOT_MIPS32R6;
 749   def SUBu_MM  : MMRel, ArithLogicR<"subu", GPR32Opnd, 0, II_SUBU, sub>,
 750                  ADD_FM_MM<0, 0x1d0>, ISA_MICROMIPS32_NOT_MIPS32R6;
 751   let Defs = [HI0, LO0] in
 752     def MUL_MM   : MMRel, ArithLogicR<"mul", GPR32Opnd, 1, II_MUL, mul>,
 753                    ADD_FM_MM<0, 0x210>, ISA_MICROMIPS32_NOT_MIPS32R6;
 754   def ADD_MM   : MMRel, ArithLogicR<"add", GPR32Opnd, 1, II_ADD>,
 755                  ADD_FM_MM<0, 0x110>, ISA_MICROMIPS32_NOT_MIPS32R6;
 756   def SUB_MM   : MMRel, ArithLogicR<"sub", GPR32Opnd, 0, II_SUB>,
 757                  ADD_FM_MM<0, 0x190>, ISA_MICROMIPS32_NOT_MIPS32R6;
 758   def SLT_MM   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM_MM<0, 0x350>,
 759                  ISA_MICROMIPS;
 760   def SLTu_MM  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>,
 761                  ADD_FM_MM<0, 0x390>, ISA_MICROMIPS;
 762   def AND_MM   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
 763                  ADD_FM_MM<0, 0x250>, ISA_MICROMIPS32_NOT_MIPS32R6;
 764   def OR_MM    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
 765                  ADD_FM_MM<0, 0x290>, ISA_MICROMIPS32_NOT_MIPS32R6;
 766   def XOR_MM   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
 767                  ADD_FM_MM<0, 0x310>, ISA_MICROMIPS32_NOT_MIPS32R6;
 768   def NOR_MM   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM_MM<0, 0x2d0>,
 769                  ISA_MICROMIPS32_NOT_MIPS32R6;
 770   def MULT_MM  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
 771                  MULT_FM_MM<0x22c>, ISA_MICROMIPS32_NOT_MIPS32R6;
 772   def MULTu_MM : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
 773                  MULT_FM_MM<0x26c>, ISA_MICROMIPS32_NOT_MIPS32R6;
 774   def SDIV_MM  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
 775                  MULT_FM_MM<0x2ac>, ISA_MICROMIPS32_NOT_MIPS32R6;
 776   def UDIV_MM  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
 777                  MULT_FM_MM<0x2ec>, ISA_MICROMIPS32_NOT_MIPS32R6;
 778
 779   /// Arithmetic Instructions with PC and Immediate
 780   def ADDIUPC_MM : AddImmUPC<"addiupc", GPRMM16Opnd>, ADDIUPC_FM_MM,
 781                    ISA_MICROMIPS32_NOT_MIPS32R6;
 782
 783   /// Shift Instructions
 784   def SLL_MM   : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL>,
 785                  SRA_FM_MM<0, 0>, ISA_MICROMIPS;
 786   def SRL_MM   : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL>,
 787                  SRA_FM_MM<0x40, 0>, ISA_MICROMIPS;
 788   def SRA_MM   : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA>,
 789                  SRA_FM_MM<0x80, 0>, ISA_MICROMIPS;
 790   def SLLV_MM  : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV>,
 791                  SRLV_FM_MM<0x10, 0>, ISA_MICROMIPS;
 792   def SRLV_MM  : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV>,
 793                  SRLV_FM_MM<0x50, 0>, ISA_MICROMIPS;
 794   def SRAV_MM  : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV>,
 795                  SRLV_FM_MM<0x90, 0>, ISA_MICROMIPS;
 796   def ROTR_MM  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR>,
 797                  SRA_FM_MM<0xc0, 0>, ISA_MICROMIPS {
 798     list<dag> Pattern = [(set GPR32Opnd:$rd,
 799                           (rotr GPR32Opnd:$rt, immZExt5:$shamt))];
 800   }
 801   def ROTRV_MM : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV>,
 802                  SRLV_FM_MM<0xd0, 0>, ISA_MICROMIPS {
 803     list<dag> Pattern = [(set GPR32Opnd:$rd,
 804                           (rotr GPR32Opnd:$rt, GPR32Opnd:$rs))];
 805   }
 806
 807   /// Load and Store Instructions - aligned
 808   let DecoderMethod = "DecodeMemMMImm16" in {
 809     def LB_MM  : LoadMemory<"lb", GPR32Opnd, mem_mm_16, sextloadi8, II_LB>,
 810                  MMRel, LW_FM_MM<0x7>, ISA_MICROMIPS;
 811     def LBu_MM : LoadMemory<"lbu", GPR32Opnd, mem_mm_16, zextloadi8, II_LBU>,
 812                  MMRel, LW_FM_MM<0x5>, ISA_MICROMIPS;
 813     def LH_MM  : LoadMemory<"lh", GPR32Opnd, mem_simmptr, sextloadi16, II_LH,
 814                             addrDefault>, MMRel, LW_FM_MM<0xf>, ISA_MICROMIPS;
 815     def LHu_MM : LoadMemory<"lhu", GPR32Opnd, mem_simmptr, zextloadi16, II_LHU>,
 816                  MMRel, LW_FM_MM<0xd>, ISA_MICROMIPS;
 817     def LW_MM  : Load<"lw", GPR32Opnd, null_frag, II_LW>, MMRel, LW_FM_MM<0x3f>,
 818                  ISA_MICROMIPS;
 819     def SB_MM  : Store<"sb", GPR32Opnd, truncstorei8, II_SB>, MMRel,
 820                  LW_FM_MM<0x6>, ISA_MICROMIPS;
 821     def SH_MM  : Store<"sh", GPR32Opnd, truncstorei16, II_SH>, MMRel,
 822                  LW_FM_MM<0xe>, ISA_MICROMIPS;
 823     def SW_MM  : Store<"sw", GPR32Opnd, null_frag, II_SW>, MMRel,
 824                  LW_FM_MM<0x3e>, ISA_MICROMIPS;
 825   }
 826 }
 827 let DecoderNamespace = "MicroMips" in {
 828   let DecoderMethod = "DecodeMemMMImm9" in {
 829     def LBE_MM  : MMRel, Load<"lbe", GPR32Opnd, null_frag, II_LBE>,
 830                   POOL32C_LHUE_FM_MM<0x18, 0x6, 0x4>, ISA_MICROMIPS, ASE_EVA;
 831     def LBuE_MM : MMRel, Load<"lbue", GPR32Opnd, null_frag, II_LBUE>,
 832                   POOL32C_LHUE_FM_MM<0x18, 0x6, 0x0>, ISA_MICROMIPS, ASE_EVA;
 833     def LHE_MM  : MMRel, LoadMemory<"lhe", GPR32Opnd, mem_simm9, null_frag,
 834                                     II_LHE>,
 835                   POOL32C_LHUE_FM_MM<0x18, 0x6, 0x5>, ISA_MICROMIPS, ASE_EVA;
 836     def LHuE_MM : MMRel, LoadMemory<"lhue", GPR32Opnd, mem_simm9, null_frag,
 837                                     II_LHUE>,
 838                   POOL32C_LHUE_FM_MM<0x18, 0x6, 0x1>, ISA_MICROMIPS, ASE_EVA;
 839     def LWE_MM  : MMRel, LoadMemory<"lwe", GPR32Opnd, mem_simm9, null_frag,
 840                                     II_LWE>,
 841                   POOL32C_LHUE_FM_MM<0x18, 0x6, 0x7>, ISA_MICROMIPS, ASE_EVA;
 842     def SBE_MM  : MMRel, StoreMemory<"sbe", GPR32Opnd, mem_simm9, null_frag,
 843                                      II_SBE>,
 844                   POOL32C_LHUE_FM_MM<0x18, 0xa, 0x4>, ISA_MICROMIPS, ASE_EVA;
 845     def SHE_MM  : MMRel, StoreMemory<"she", GPR32Opnd, mem_simm9, null_frag,
 846                                      II_SHE>,
 847                   POOL32C_LHUE_FM_MM<0x18, 0xa, 0x5>, ISA_MICROMIPS, ASE_EVA;
 848     def SWE_MM  : MMRel, StoreMemory<"swe", GPR32Opnd, mem_simm9, null_frag,
 849                                      II_SWE>,
 850                   POOL32C_LHUE_FM_MM<0x18, 0xa, 0x7>, ISA_MICROMIPS, ASE_EVA;
 851     def LWLE_MM : MMRel, LoadLeftRightMM<"lwle", MipsLWL, GPR32Opnd, mem_mm_9,
 852                                          II_LWLE>,
 853                   POOL32C_STEVA_LDEVA_FM_MM<0x6, 0x2>,
 854                   ISA_MICROMIPS32_NOT_MIPS32R6, ASE_EVA;
 855     def LWRE_MM : MMRel, LoadLeftRightMM<"lwre", MipsLWR, GPR32Opnd, mem_mm_9,
 856                                          II_LWRE>,
 857                   POOL32C_STEVA_LDEVA_FM_MM<0x6, 0x3>,
 858                   ISA_MICROMIPS32_NOT_MIPS32R6, ASE_EVA;
 859     def SWLE_MM : MMRel, StoreLeftRightMM<"swle", MipsSWL, GPR32Opnd, mem_mm_9,
 860                                           II_SWLE>,
 861                   POOL32C_STEVA_LDEVA_FM_MM<0xa, 0x0>,
 862                   ISA_MICROMIPS32_NOT_MIPS32R6, ASE_EVA;
 863     def SWRE_MM : MMRel, StoreLeftRightMM<"swre", MipsSWR, GPR32Opnd, mem_mm_9,
 864                                           II_SWRE>,
 865                   POOL32C_STEVA_LDEVA_FM_MM<0xa, 0x1>,
 866                   ISA_MICROMIPS32_NOT_MIPS32R6, ASE_EVA;
 867   }
 868
 869   def LWXS_MM : LoadWordIndexedScaledMM<"lwxs", GPR32Opnd>, LWXS_FM_MM<0x118>,
 870                 ISA_MICROMIPS;
 871
 872   /// Load and Store Instructions - unaligned
 873   def LWL_MM : MMRel, LoadLeftRightMM<"lwl", MipsLWL, GPR32Opnd, mem_mm_12,
 874                                       II_LWL>, LWL_FM_MM<0x0>,
 875                ISA_MICROMIPS32_NOT_MIPS32R6;
 876   def LWR_MM : MMRel, LoadLeftRightMM<"lwr", MipsLWR, GPR32Opnd, mem_mm_12,
 877                                       II_LWR>, LWL_FM_MM<0x1>,
 878                ISA_MICROMIPS32_NOT_MIPS32R6;
 879   def SWL_MM : MMRel, StoreLeftRightMM<"swl", MipsSWL, GPR32Opnd, mem_mm_12,
 880                                        II_SWL>, LWL_FM_MM<0x8>,
 881                ISA_MICROMIPS32_NOT_MIPS32R6;
 882   def SWR_MM : MMRel, StoreLeftRightMM<"swr", MipsSWR, GPR32Opnd, mem_mm_12,
 883                                        II_SWR>, LWL_FM_MM<0x9>,
 884                ISA_MICROMIPS32_NOT_MIPS32R6;
 885 }
 886 let DecoderNamespace = "MicroMips" in {
 887   /// Load and Store Instructions - multiple
 888   def SWM32_MM  : StoreMultMM<"swm32", II_SWM>, LWM_FM_MM<0xd>, ISA_MICROMIPS;
 889   def LWM32_MM  : LoadMultMM<"lwm32", II_LWM>, LWM_FM_MM<0x5>, ISA_MICROMIPS;
 890
 891   /// Load and Store Pair Instructions
 892   def SWP_MM  : StorePairMM<"swp">, LWM_FM_MM<0x9>, ISA_MICROMIPS;
 893   def LWP_MM  : LoadPairMM<"lwp">, LWM_FM_MM<0x1>, ISA_MICROMIPS;
 894
 895   /// Load and Store multiple pseudo Instructions
 896   class LoadWordMultMM<string instr_asm > :
 897     MipsAsmPseudoInst<(outs reglist:$rt), (ins mem_mm_12:$addr),
 898                       !strconcat(instr_asm, "\t$rt, $addr")> ;
 899
 900   class StoreWordMultMM<string instr_asm > :
 901     MipsAsmPseudoInst<(outs), (ins reglist:$rt, mem_mm_12:$addr),
 902                       !strconcat(instr_asm, "\t$rt, $addr")> ;
 903
 904
 905   def SWM_MM  : StoreWordMultMM<"swm">, ISA_MICROMIPS;
 906   def LWM_MM  : LoadWordMultMM<"lwm">, ISA_MICROMIPS;
 907
 908   /// Move Conditional
 909   def MOVZ_I_MM : MMRel, CMov_I_I_FT<"movz", GPR32Opnd, GPR32Opnd,
 910                                      II_MOVZ>, ADD_FM_MM<0, 0x58>,
 911                   ISA_MICROMIPS32_NOT_MIPS32R6;
 912   def MOVN_I_MM : MMRel, CMov_I_I_FT<"movn", GPR32Opnd, GPR32Opnd,
 913                                      II_MOVN>, ADD_FM_MM<0, 0x18>,
 914                   ISA_MICROMIPS32_NOT_MIPS32R6;
 915   def MOVT_I_MM : MMRel, CMov_F_I_FT<"movt", GPR32Opnd, II_MOVT, MipsCMovFP_T>,
 916                   CMov_F_I_FM_MM<0x25>, ISA_MICROMIPS32_NOT_MIPS32R6;
 917   def MOVF_I_MM : MMRel, CMov_F_I_FT<"movf", GPR32Opnd, II_MOVF, MipsCMovFP_F>,
 918                   CMov_F_I_FM_MM<0x5>, ISA_MICROMIPS32_NOT_MIPS32R6;
 919   /// Move to/from HI/LO
 920   def MTHI_MM : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>,
 921                 MTLO_FM_MM<0x0b5>, ISA_MICROMIPS32_NOT_MIPS32R6;
 922   def MTLO_MM : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>,
 923                 MTLO_FM_MM<0x0f5>, ISA_MICROMIPS32_NOT_MIPS32R6;
 924   def MFHI_MM : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>,
 925                 MFLO_FM_MM<0x035>, ISA_MICROMIPS32_NOT_MIPS32R6;
 926   def MFLO_MM : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>,
 927                 MFLO_FM_MM<0x075>, ISA_MICROMIPS32_NOT_MIPS32R6;
 928
 929   /// Multiply Add/Sub Instructions
 930   def MADD_MM  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM_MM<0x32c>,
 931                  ISA_MICROMIPS32_NOT_MIPS32R6;
 932   def MADDU_MM : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM_MM<0x36c>,
 933                  ISA_MICROMIPS32_NOT_MIPS32R6;
 934   def MSUB_MM  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM_MM<0x3ac>,
 935                  ISA_MICROMIPS32_NOT_MIPS32R6;
 936   def MSUBU_MM : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM_MM<0x3ec>,
 937                  ISA_MICROMIPS32_NOT_MIPS32R6;
 938
 939   /// Count Leading
 940   def CLZ_MM : MMRel, CountLeading0<"clz", GPR32Opnd, II_CLZ>, CLO_FM_MM<0x16c>,
 941                ISA_MICROMIPS;
 942   def CLO_MM : MMRel, CountLeading1<"clo", GPR32Opnd, II_CLO>, CLO_FM_MM<0x12c>,
 943                ISA_MICROMIPS;
 944
 945   /// Sign Ext In Register Instructions.
 946   def SEB_MM : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
 947                SEB_FM_MM<0x0ac>, ISA_MICROMIPS;
 948   def SEH_MM : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
 949                SEB_FM_MM<0x0ec>, ISA_MICROMIPS;
 950
 951   /// Word Swap Bytes Within Halfwords
 952   def WSBH_MM : MMRel, SubwordSwap<"wsbh", GPR32Opnd, II_WSBH>,
 953                 SEB_FM_MM<0x1ec>, ISA_MICROMIPS;
 954   // TODO: Add '0 < pos+size <= 32' constraint check to ext instruction
 955   def EXT_MM : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, uimm5_plus1, immZExt5,
 956                               immZExt5Plus1, MipsExt>, EXT_FM_MM<0x2c>,
 957                ISA_MICROMIPS32_NOT_MIPS32R6;
 958   def INS_MM : MMRel, InsBase<"ins", GPR32Opnd, uimm5, uimm5_inssize_plus1,
 959                               immZExt5, immZExt5Plus1>,
 960                EXT_FM_MM<0x0c>, ISA_MICROMIPS32_NOT_MIPS32R6;
 961
 962   /// Jump Instructions
 963   let DecoderMethod = "DecodeJumpTargetMM" in
 964     def J_MM          : MMRel, JumpFJ<jmptarget_mm, "j", br, bb, "j">,
 965                         J_FM_MM<0x35>, AdditionalRequires<[RelocNotPIC]>,
 966                         IsBranch, ISA_MICROMIPS32_NOT_MIPS32R6;
 967
 968   let DecoderMethod = "DecodeJumpTargetMM" in {
 969     def JAL_MM      : MMRel, JumpLink<"jal", calltarget_mm>, J_FM_MM<0x3d>,
 970                       ISA_MICROMIPS32_NOT_MIPS32R6;
 971     def JALX_MM     : MMRel, JumpLink<"jalx", calltarget>, J_FM_MM<0x3c>,
 972                       ISA_MICROMIPS32_NOT_MIPS32R6;
 973   }
 974   def JR_MM : MMRel, IndirectBranch<"jr", GPR32Opnd>, JR_FM_MM<0x3c>,
 975               ISA_MICROMIPS32_NOT_MIPS32R6;
 976   def JALR_MM : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM_MM<0x03c>,
 977                 ISA_MICROMIPS32_NOT_MIPS32R6;
 978
 979   /// Jump Instructions - Short Delay Slot
 980   def JALS_MM   : JumpLinkMM<"jals", calltarget_mm>, J_FM_MM<0x1d>,
 981                   ISA_MICROMIPS32_NOT_MIPS32R6;
 982   def JALRS_MM  : JumpLinkRegMM<"jalrs", GPR32Opnd>, JALR_FM_MM<0x13c>,
 983                   ISA_MICROMIPS32_NOT_MIPS32R6;
 984
 985   /// Branch Instructions
 986   def BEQ_MM  : MMRel, CBranch<"beq", brtarget_mm, seteq, GPR32Opnd>,
 987                 BEQ_FM_MM<0x25>, ISA_MICROMIPS32_NOT_MIPS32R6;
 988   def BNE_MM  : MMRel, CBranch<"bne", brtarget_mm, setne, GPR32Opnd>,
 989                 BEQ_FM_MM<0x2d>, ISA_MICROMIPS32_NOT_MIPS32R6;
 990   def BGEZ_MM : MMRel, CBranchZero<"bgez", brtarget_mm, setge, GPR32Opnd>,
 991                 BGEZ_FM_MM<0x2>, ISA_MICROMIPS32_NOT_MIPS32R6;
 992   def BGTZ_MM : MMRel, CBranchZero<"bgtz", brtarget_mm, setgt, GPR32Opnd>,
 993                 BGEZ_FM_MM<0x6>, ISA_MICROMIPS32_NOT_MIPS32R6;
 994   def BLEZ_MM : MMRel, CBranchZero<"blez", brtarget_mm, setle, GPR32Opnd>,
 995                 BGEZ_FM_MM<0x4>, ISA_MICROMIPS32_NOT_MIPS32R6;
 996   def BLTZ_MM : MMRel, CBranchZero<"bltz", brtarget_mm, setlt, GPR32Opnd>,
 997                 BGEZ_FM_MM<0x0>, ISA_MICROMIPS32_NOT_MIPS32R6;
 998   def BGEZAL_MM : MMRel, BGEZAL_FT<"bgezal", brtarget_mm, GPR32Opnd>,
 999                   BGEZAL_FM_MM<0x03>, ISA_MICROMIPS32_NOT_MIPS32R6;
1000   def BLTZAL_MM : MMRel, BGEZAL_FT<"bltzal", brtarget_mm, GPR32Opnd>,
1001                   BGEZAL_FM_MM<0x01>, ISA_MICROMIPS32_NOT_MIPS32R6;
1002   def BAL_BR_MM : BAL_BR_Pseudo<BGEZAL_MM, brtarget_mm>,
1003                   ISA_MICROMIPS32_NOT_MIPS32R6;
1004
1005   /// Branch Instructions - Short Delay Slot
1006   def BGEZALS_MM : BranchCompareToZeroLinkMM<"bgezals", brtarget_mm,
1007                                              GPR32Opnd>, BGEZAL_FM_MM<0x13>,
1008                    ISA_MICROMIPS32_NOT_MIPS32R6;
1009   def BLTZALS_MM : BranchCompareToZeroLinkMM<"bltzals", brtarget_mm,
1010                                              GPR32Opnd>, BGEZAL_FM_MM<0x11>,
1011                    ISA_MICROMIPS32_NOT_MIPS32R6;
1012   def B_MM    : UncondBranch<BEQ_MM, brtarget_mm>, IsBranch,
1013                 ISA_MICROMIPS32_NOT_MIPS32R6;
1014
1015   /// Control Instructions
1016   def SYNC_MM    : MMRel, SYNC_FT<"sync">, SYNC_FM_MM, ISA_MICROMIPS;
1017   let DecoderMethod = "DecodeSyncI_MM" in
1018     def SYNCI_MM   : MMRel, SYNCI_FT<"synci", mem_mm_16>, SYNCI_FM_MM,
1019                      ISA_MICROMIPS32_NOT_MIPS32R6;
1020   def BREAK_MM   : MMRel, BRK_FT<"break">, BRK_FM_MM, ISA_MICROMIPS;
1021   def SYSCALL_MM : MMRel, SYS_FT<"syscall", uimm10, II_SYSCALL>, SYS_FM_MM,
1022                    ISA_MICROMIPS;
1023   def WAIT_MM    : MMRel, WaitMM<"wait">, WAIT_FM_MM, ISA_MICROMIPS;
1024   def ERET_MM    : MMRel, ER_FT<"eret", II_ERET>, ER_FM_MM<0x3cd>,
1025                    ISA_MICROMIPS;
1026   def DERET_MM   : MMRel, ER_FT<"deret", II_DERET>, ER_FM_MM<0x38d>,
1027                    ISA_MICROMIPS;
1028   def EI_MM      : MMRel, DEI_FT<"ei", GPR32Opnd, II_EI>, EI_FM_MM<0x15d>,
1029                    ISA_MICROMIPS;
1030   def DI_MM      : MMRel, DEI_FT<"di", GPR32Opnd, II_DI>, EI_FM_MM<0x11d>,
1031                    ISA_MICROMIPS;
1032   def TRAP_MM    : TrapBase<BREAK_MM>, ISA_MICROMIPS;
1033
1034   /// Trap Instructions
1035   def TEQ_MM  : MMRel, TEQ_FT<"teq", GPR32Opnd, uimm4, II_TEQ>, TEQ_FM_MM<0x0>,
1036                 ISA_MICROMIPS;
1037   def TGE_MM  : MMRel, TEQ_FT<"tge", GPR32Opnd, uimm4, II_TGE>, TEQ_FM_MM<0x08>,
1038                 ISA_MICROMIPS;
1039   def TGEU_MM : MMRel, TEQ_FT<"tgeu", GPR32Opnd, uimm4, II_TGEU>,
1040                 TEQ_FM_MM<0x10>, ISA_MICROMIPS;
1041   def TLT_MM  : MMRel, TEQ_FT<"tlt", GPR32Opnd, uimm4, II_TLT>, TEQ_FM_MM<0x20>,
1042                 ISA_MICROMIPS;
1043   def TLTU_MM : MMRel, TEQ_FT<"tltu", GPR32Opnd, uimm4, II_TLTU>,
1044                 TEQ_FM_MM<0x28>, ISA_MICROMIPS;
1045   def TNE_MM  : MMRel, TEQ_FT<"tne", GPR32Opnd, uimm4, II_TNE>, TEQ_FM_MM<0x30>,
1046                 ISA_MICROMIPS;
1047
1048   def TEQI_MM  : MMRel, TEQI_FT<"teqi", GPR32Opnd, II_TEQI>, TEQI_FM_MM<0x0e>,
1049                  ISA_MICROMIPS32_NOT_MIPS32R6;
1050   def TGEI_MM  : MMRel, TEQI_FT<"tgei", GPR32Opnd, II_TGEI>, TEQI_FM_MM<0x09>,
1051                  ISA_MICROMIPS32_NOT_MIPS32R6;
1052   def TGEIU_MM : MMRel, TEQI_FT<"tgeiu", GPR32Opnd, II_TGEIU>,
1053                  TEQI_FM_MM<0x0b>, ISA_MICROMIPS32_NOT_MIPS32R6;
1054   def TLTI_MM  : MMRel, TEQI_FT<"tlti", GPR32Opnd, II_TLTI>, TEQI_FM_MM<0x08>,
1055                  ISA_MICROMIPS32_NOT_MIPS32R6;
1056   def TLTIU_MM : MMRel, TEQI_FT<"tltiu", GPR32Opnd, II_TTLTIU>,
1057                  TEQI_FM_MM<0x0a>, ISA_MICROMIPS32_NOT_MIPS32R6;
1058   def TNEI_MM  : MMRel, TEQI_FT<"tnei", GPR32Opnd, II_TNEI>, TEQI_FM_MM<0x0c>,
1059                  ISA_MICROMIPS32_NOT_MIPS32R6;
1060
1061   /// Load-linked, Store-conditional
1062   def LL_MM : LLBaseMM<"ll", GPR32Opnd>, LL_FM_MM<0x3>,
1063               ISA_MICROMIPS32_NOT_MIPS32R6;
1064   def SC_MM : SCBaseMM<"sc", GPR32Opnd>, LL_FM_MM<0xb>,
1065               ISA_MICROMIPS32_NOT_MIPS32R6;
1066
1067   def LLE_MM : MMRel, LLEBaseMM<"lle", GPR32Opnd>, LLE_FM_MM<0x6>,
1068                ISA_MICROMIPS, ASE_EVA;
1069   def SCE_MM : MMRel, SCEBaseMM<"sce", GPR32Opnd>, LLE_FM_MM<0xA>,
1070                ISA_MICROMIPS, ASE_EVA;
1071
1072   let DecoderMethod = "DecodeCacheOpMM" in {
1073     def CACHE_MM : MMRel, CacheOp<"cache", mem_mm_12, II_CACHE>,
1074                    CACHE_PREF_FM_MM<0x08, 0x6>, ISA_MICROMIPS32_NOT_MIPS32R6;
1075     def PREF_MM  : MMRel, CacheOp<"pref", mem_mm_12, II_PREF>,
1076                    CACHE_PREF_FM_MM<0x18, 0x2>, ISA_MICROMIPS32_NOT_MIPS32R6;
1077   }
1078
1079   let DecoderMethod = "DecodePrefeOpMM" in {
1080     def PREFE_MM  : MMRel, CacheOp<"prefe", mem_mm_9, II_PREFE>,
1081                     CACHE_PREFE_FM_MM<0x18, 0x2>, ISA_MICROMIPS, ASE_EVA;
1082     def CACHEE_MM : MMRel, CacheOp<"cachee", mem_mm_9, II_CACHEE>,
1083                     CACHE_PREFE_FM_MM<0x18, 0x3>, ISA_MICROMIPS, ASE_EVA;
1084   }
1085   def SSNOP_MM : MMRel, Barrier<"ssnop", II_SSNOP>, BARRIER_FM_MM<0x1>,
1086                  ISA_MICROMIPS;
1087   def EHB_MM   : MMRel, Barrier<"ehb", II_EHB>, BARRIER_FM_MM<0x3>,
1088                  ISA_MICROMIPS;
1089   def PAUSE_MM : MMRel, Barrier<"pause", II_PAUSE>, BARRIER_FM_MM<0x5>,
1090                  ISA_MICROMIPS;
1091
1092   def TLBP_MM : MMRel, TLB<"tlbp", II_TLBP>, COP0_TLB_FM_MM<0x0d>,
1093                 ISA_MICROMIPS;
1094   def TLBR_MM : MMRel, TLB<"tlbr", II_TLBR>, COP0_TLB_FM_MM<0x4d>,
1095                 ISA_MICROMIPS;
1096   def TLBWI_MM : MMRel, TLB<"tlbwi", II_TLBWI>, COP0_TLB_FM_MM<0x8d>,
1097                  ISA_MICROMIPS;
1098   def TLBWR_MM : MMRel, TLB<"tlbwr", II_TLBWR>, COP0_TLB_FM_MM<0xcd>,
1099                  ISA_MICROMIPS;
1100
1101   def SDBBP_MM : MMRel, SYS_FT<"sdbbp", uimm10, II_SDBBP>, SDBBP_FM_MM,
1102                  ISA_MICROMIPS;
1103
1104   def PREFX_MM : PrefetchIndexed<"prefx">, POOL32F_PREFX_FM_MM<0x15, 0x1A0>,
1105                  ISA_MICROMIPS32_NOT_MIPS32R6;
1106 }
1107
1108 let AdditionalPredicates = [NotDSP] in {
1109   def PseudoMULT_MM : MultDivPseudo<MULT, ACC64, GPR32Opnd, MipsMult, II_MULT>,
1110                       ISA_MICROMIPS32_NOT_MIPS32R6;
1111   def PseudoMULTu_MM : MultDivPseudo<MULTu, ACC64, GPR32Opnd, MipsMultu, II_MULTU>,
1112                        ISA_MICROMIPS32_NOT_MIPS32R6;
1113   def PseudoMFHI_MM : PseudoMFLOHI<GPR32, ACC64, MipsMFHI>,
1114                       ISA_MICROMIPS32_NOT_MIPS32R6;
1115   def PseudoMFLO_MM : PseudoMFLOHI<GPR32, ACC64, MipsMFLO>,
1116                       ISA_MICROMIPS32_NOT_MIPS32R6;
1117   def PseudoMTLOHI_MM : PseudoMTLOHI<ACC64, GPR32>,
1118                         ISA_MICROMIPS32_NOT_MIPS32R6;
1119   def PseudoMADD_MM : MAddSubPseudo<MADD, MipsMAdd, II_MADD>,
1120                       ISA_MICROMIPS32_NOT_MIPS32R6;
1121   def PseudoMADDU_MM : MAddSubPseudo<MADDU, MipsMAddu, II_MADDU>,
1122                        ISA_MICROMIPS32_NOT_MIPS32R6;
1123   def PseudoMSUB_MM : MAddSubPseudo<MSUB, MipsMSub, II_MSUB>,
1124                       ISA_MICROMIPS32_NOT_MIPS32R6;
1125   def PseudoMSUBU_MM : MAddSubPseudo<MSUBU, MipsMSubu, II_MSUBU>,
1126                        ISA_MICROMIPS32_NOT_MIPS32R6;
1127 }
1128
1129 def TAILCALL_MM : TailCall<J_MM, jmptarget_mm>, ISA_MIPS1_NOT_32R6_64R6;
1130
1131 def TAILCALLREG_MM  : TailCallReg<JRC16_MM, GPR32Opnd>,
1132                       ISA_MICROMIPS32_NOT_MIPS32R6;
1133
1134 def PseudoIndirectBranch_MM : PseudoIndirectBranchBase<JR_MM, GPR32Opnd>,
1135                               ISA_MICROMIPS32_NOT_MIPS32R6;
1136
1137 let DecoderNamespace = "MicroMips" in {
1138   def RDHWR_MM : MMRel, R6MMR6Rel, ReadHardware<GPR32Opnd, HWRegsOpnd>,
1139                  RDHWR_FM_MM, ISA_MICROMIPS32_NOT_MIPS32R6;
1140   def LWU_MM : MMRel, LoadMM<"lwu", GPR32Opnd, zextloadi32, II_LWU,
1141                              mem_simm12>, LL_FM_MM<0xe>,
1142                ISA_MICROMIPS32_NOT_MIPS32R6;
1143 }
1144
1145 let DecoderNamespace = "MicroMips" in {
1146   def MFGC0_MM    : MMRel, MfCop0MM<"mfgc0", GPR32Opnd, COP0Opnd, II_MFGC0>,
1147                     POOL32A_MFTC0_FM_MM<0b10011, 0b111100>,
1148                     ISA_MICROMIPS32R5, ASE_VIRT;
1149   def MFHGC0_MM   : MMRel, MfCop0MM<"mfhgc0", GPR32Opnd, COP0Opnd, II_MFHGC0>,
1150                     POOL32A_MFTC0_FM_MM<0b10011, 0b110100>,
1151                     ISA_MICROMIPS32R5, ASE_VIRT;
1152   def MTGC0_MM    : MMRel, MtCop0MM<"mtgc0", COP0Opnd, GPR32Opnd, II_MTGC0>,
1153                     POOL32A_MFTC0_FM_MM<0b11011, 0b111100>,
1154                     ISA_MICROMIPS32R5, ASE_VIRT;
1155   def MTHGC0_MM   : MMRel, MtCop0MM<"mthgc0", COP0Opnd, GPR32Opnd, II_MTHGC0>,
1156                     POOL32A_MFTC0_FM_MM<0b11011, 0b110100>,
1157                     ISA_MICROMIPS32R5, ASE_VIRT;
1158   def HYPCALL_MM  : MMRel, HypcallMM<"hypcall">, POOL32A_HYPCALL_FM_MM,
1159                     ISA_MICROMIPS32R5, ASE_VIRT;
1160   def TLBGINV_MM  : MMRel, TLBINVMM<"tlbginv", II_TLBGINV>,
1161                     POOL32A_TLBINV_FM_MM<0x105>, ISA_MICROMIPS32R5, ASE_VIRT;
1162   def TLBGINVF_MM : MMRel, TLBINVMM<"tlbginvf", II_TLBGINVF>,
1163                     POOL32A_TLBINV_FM_MM<0x145>, ISA_MICROMIPS32R5, ASE_VIRT;
1164   def TLBGP_MM    : MMRel, TLBINVMM<"tlbgp", II_TLBGP>,
1165                     POOL32A_TLBINV_FM_MM<0x5>, ISA_MICROMIPS32R5, ASE_VIRT;
1166   def TLBGR_MM    : MMRel, TLBINVMM<"tlbgr", II_TLBGR>,
1167                     POOL32A_TLBINV_FM_MM<0x45>, ISA_MICROMIPS32R5, ASE_VIRT;
1168   def TLBGWI_MM   : MMRel, TLBINVMM<"tlbgwi", II_TLBGWI>,
1169                     POOL32A_TLBINV_FM_MM<0x85>, ISA_MICROMIPS32R5, ASE_VIRT;
1170   def TLBGWR_MM   : MMRel, TLBINVMM<"tlbgwr", II_TLBGWR>,
1171                     POOL32A_TLBINV_FM_MM<0xc5>, ISA_MICROMIPS32R5, ASE_VIRT;
1172 }
1173
1174 //===----------------------------------------------------------------------===//
1175 // MicroMips arbitrary patterns that map to one or more instructions
1176 //===----------------------------------------------------------------------===//
1177
1178 defm : MipsHiLoRelocs<LUi_MM, ADDiu_MM, ZERO, GPR32Opnd>, ISA_MICROMIPS;
1179
1180 def : MipsPat<(MipsGotHi tglobaladdr:$in), (LUi_MM tglobaladdr:$in)>,
1181       ISA_MICROMIPS;
1182 def : MipsPat<(MipsGotHi texternalsym:$in), (LUi_MM texternalsym:$in)>,
1183       ISA_MICROMIPS;
1184
1185 def : MipsPat<(MipsTlsHi tglobaltlsaddr:$in), (LUi_MM tglobaltlsaddr:$in)>,
1186       ISA_MICROMIPS;
1187
1188 // gp_rel relocs
1189 def : MipsPat<(add GPR32:$gp, (MipsGPRel tglobaladdr:$in)),
1190               (ADDiu_MM GPR32:$gp, tglobaladdr:$in)>, ISA_MICROMIPS;
1191 def : MipsPat<(add GPR32:$gp, (MipsGPRel tconstpool:$in)),
1192               (ADDiu_MM GPR32:$gp, tconstpool:$in)>, ISA_MICROMIPS;
1193
1194 def : WrapperPat<tglobaladdr, ADDiu_MM, GPR32>, ISA_MICROMIPS;
1195 def : WrapperPat<tconstpool, ADDiu_MM, GPR32>, ISA_MICROMIPS;
1196 def : WrapperPat<texternalsym, ADDiu_MM, GPR32>, ISA_MICROMIPS;
1197 def : WrapperPat<tblockaddress, ADDiu_MM, GPR32>, ISA_MICROMIPS;
1198 def : WrapperPat<tjumptable, ADDiu_MM, GPR32>, ISA_MICROMIPS;
1199 def : WrapperPat<tglobaltlsaddr, ADDiu_MM, GPR32>, ISA_MICROMIPS;
1200
1201 def : MipsPat<(atomic_load_8 addr:$a), (LB_MM addr:$a)>, ISA_MICROMIPS;
1202 def : MipsPat<(atomic_load_16 addr:$a), (LH_MM addr:$a)>, ISA_MICROMIPS;
1203 def : MipsPat<(atomic_load_32 addr:$a), (LW_MM addr:$a)>, ISA_MICROMIPS;
1204
1205 def : MipsPat<(i32 immLi16:$imm),
1206               (LI16_MM immLi16:$imm)>, ISA_MICROMIPS;
1207
1208 defm :  MaterializeImms<i32, ZERO, ADDiu_MM, LUi_MM, ORi_MM>, ISA_MICROMIPS;
1209
1210 def : MipsPat<(not GPRMM16:$in),
1211               (NOT16_MM GPRMM16:$in)>, ISA_MICROMIPS;
1212 def : MipsPat<(not GPR32:$in),
1213               (NOR_MM GPR32Opnd:$in, ZERO)>, ISA_MICROMIPS;
1214
1215 def : MipsPat<(add GPRMM16:$src, immSExtAddiur2:$imm),
1216               (ADDIUR2_MM GPRMM16:$src, immSExtAddiur2:$imm)>, ISA_MICROMIPS;
1217 def : MipsPat<(add GPR32:$src, immSExtAddius5:$imm),
1218               (ADDIUS5_MM GPR32:$src, immSExtAddius5:$imm)>, ISA_MICROMIPS;
1219 def : MipsPat<(add GPR32:$src, immSExt16:$imm),
1220               (ADDiu_MM GPR32:$src, immSExt16:$imm)>, ISA_MICROMIPS;
1221
1222 def : MipsPat<(and GPRMM16:$src, immZExtAndi16:$imm),
1223               (ANDI16_MM GPRMM16:$src, immZExtAndi16:$imm)>, ISA_MICROMIPS;
1224 def : MipsPat<(and GPR32:$src, immZExt16:$imm),
1225               (ANDi_MM GPR32:$src, immZExt16:$imm)>, ISA_MICROMIPS;
1226
1227 def : MipsPat<(shl GPRMM16:$src, immZExt2Shift:$imm),
1228               (SLL16_MM GPRMM16:$src, immZExt2Shift:$imm)>, ISA_MICROMIPS;
1229 def : MipsPat<(shl GPR32:$src, immZExt5:$imm),
1230               (SLL_MM GPR32:$src, immZExt5:$imm)>, ISA_MICROMIPS;
1231 def : MipsPat<(shl GPR32:$lhs, GPR32:$rhs),
1232               (SLLV_MM GPR32:$lhs, GPR32:$rhs)>, ISA_MICROMIPS;
1233
1234 def : MipsPat<(srl GPRMM16:$src, immZExt2Shift:$imm),
1235               (SRL16_MM GPRMM16:$src, immZExt2Shift:$imm)>, ISA_MICROMIPS;
1236 def : MipsPat<(srl GPR32:$src, immZExt5:$imm),
1237               (SRL_MM GPR32:$src, immZExt5:$imm)>, ISA_MICROMIPS;
1238 def : MipsPat<(srl GPR32:$lhs, GPR32:$rhs),
1239               (SRLV_MM GPR32:$lhs, GPR32:$rhs)>, ISA_MICROMIPS;
1240
1241 def : MipsPat<(sra GPR32:$src, immZExt5:$imm),
1242               (SRA_MM GPR32:$src, immZExt5:$imm)>, ISA_MICROMIPS;
1243 def : MipsPat<(sra GPR32:$lhs, GPR32:$rhs),
1244               (SRAV_MM GPR32:$lhs, GPR32:$rhs)>, ISA_MICROMIPS;
1245
1246 def : MipsPat<(store GPRMM16:$src, addrimm4lsl2:$addr),
1247               (SW16_MM GPRMM16:$src, addrimm4lsl2:$addr)>, ISA_MICROMIPS;
1248 def : MipsPat<(store GPR32:$src, addr:$addr),
1249               (SW_MM GPR32:$src, addr:$addr)>, ISA_MICROMIPS;
1250
1251 def : MipsPat<(load addrimm4lsl2:$addr),
1252               (LW16_MM addrimm4lsl2:$addr)>, ISA_MICROMIPS;
1253 def : MipsPat<(load addr:$addr),
1254               (LW_MM addr:$addr)>, ISA_MICROMIPS;
1255 def : MipsPat<(subc GPR32:$lhs, GPR32:$rhs),
1256               (SUBu_MM GPR32:$lhs, GPR32:$rhs)>, ISA_MICROMIPS;
1257
1258 def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu_MM addr:$src)>,
1259       ISA_MICROMIPS;
1260
1261 def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu_MM addr:$src)>,
1262       ISA_MICROMIPS;
1263
1264 def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu_MM addr:$src)>,
1265       ISA_MICROMIPS;
1266
1267 let AddedComplexity = 40 in
1268   def : MipsPat<(i32 (sextloadi16 addrRegImm:$a)),
1269                 (LH_MM addrRegImm:$a)>, ISA_MICROMIPS;
1270
1271
1272 def : MipsPat<(bswap GPR32:$rt), (ROTR_MM (WSBH_MM GPR32:$rt), 16)>,
1273       ISA_MICROMIPS;
1274
1275 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1276               (JAL_MM texternalsym:$dst)>, ISA_MICROMIPS32_NOT_MIPS32R6;
1277 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1278               (TAILCALL_MM tglobaladdr:$dst)>, ISA_MICROMIPS32_NOT_MIPS32R6;
1279 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1280               (TAILCALL_MM texternalsym:$dst)>, ISA_MICROMIPS32_NOT_MIPS32R6;
1281
1282 defm : BrcondPats<GPR32, BEQ_MM, BEQ_MM, BNE_MM, SLT_MM, SLTu_MM, SLTi_MM,
1283                   SLTiu_MM, ZERO>, ISA_MICROMIPS32_NOT_MIPS32R6;
1284
1285 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
1286               (BLEZ_MM i32:$lhs, bb:$dst)>, ISA_MICROMIPS32_NOT_MIPS32R6;
1287 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
1288               (BGEZ_MM i32:$lhs, bb:$dst)>, ISA_MICROMIPS32_NOT_MIPS32R6;
1289
1290 defm : SeteqPats<GPR32, SLTiu_MM, XOR_MM, SLTu_MM, ZERO>, ISA_MICROMIPS;
1291 defm : SetlePats<GPR32, XORi_MM, SLT_MM, SLTu_MM>, ISA_MICROMIPS;
1292 defm : SetgtPats<GPR32, SLT_MM, SLTu_MM>, ISA_MICROMIPS;
1293 defm : SetgePats<GPR32, XORi_MM, SLT_MM, SLTu_MM>, ISA_MICROMIPS;
1294 defm : SetgeImmPats<GPR32, XORi_MM, SLTi_MM, SLTiu_MM>, ISA_MICROMIPS;
1295
1296 // Select patterns
1297
1298 // Instantiation of conditional move patterns.
1299 defm : MovzPats0<GPR32, GPR32, MOVZ_I_MM, SLT_MM, SLTu_MM, SLTi_MM, SLTiu_MM>,
1300        ISA_MICROMIPS32_NOT_MIPS32R6;
1301 defm : MovzPats1<GPR32, GPR32, MOVZ_I_MM, XOR_MM>,
1302        ISA_MICROMIPS32_NOT_MIPS32R6;
1303 defm : MovzPats2<GPR32, GPR32, MOVZ_I_MM, XORi_MM>,
1304        ISA_MICROMIPS32_NOT_MIPS32R6;
1305
1306
1307 defm : MovnPats<GPR32, GPR32, MOVN_I_MM, XOR_MM>, INSN_MIPS4_32_NOT_32R6_64R6;
1308
1309 // Instantiation of conditional move patterns.
1310 defm : MovzPats0<GPR32, GPR32, MOVZ_I_MM, SLT_MM, SLTu_MM, SLTi_MM, SLTiu_MM>,
1311        ISA_MICROMIPS32_NOT_MIPS32R6;
1312 defm : MovzPats1<GPR32, GPR32, MOVZ_I_MM, XOR_MM>,
1313        ISA_MICROMIPS32_NOT_MIPS32R6;
1314 defm : MovzPats2<GPR32, GPR32, MOVZ_I_MM, XORi_MM>,
1315        ISA_MICROMIPS32_NOT_MIPS32R6;
1316
1317 defm : MovnPats<GPR32, GPR32, MOVN_I_MM, XOR_MM>, ISA_MICROMIPS32_NOT_MIPS32R6;
1318
1319 //===----------------------------------------------------------------------===//
1320 // MicroMips instruction aliases
1321 //===----------------------------------------------------------------------===//
1322
1323 class UncondBranchMMPseudo<string opstr> :
1324   MipsAsmPseudoInst<(outs), (ins brtarget_mm:$offset),
1325                     !strconcat(opstr, "\t$offset")>;
1326
1327 def B_MM_Pseudo : UncondBranchMMPseudo<"b">, ISA_MICROMIPS;
1328
1329 let EncodingPredicates = [InMicroMips] in {
1330   def SDIV_MM_Pseudo : MultDivPseudo<SDIV_MM, ACC64, GPR32Opnd, MipsDivRem,
1331                                      II_DIV, 0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1332   def UDIV_MM_Pseudo : MultDivPseudo<UDIV_MM, ACC64, GPR32Opnd, MipsDivRemU,
1333                                      II_DIVU, 0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1334
1335   def : MipsInstAlias<"wait", (WAIT_MM 0x0), 1>, ISA_MICROMIPS;
1336   def : MipsInstAlias<"nop", (SLL_MM ZERO, ZERO, 0), 1>, ISA_MICROMIPS;
1337   def : MipsInstAlias<"nop", (MOVE16_MM ZERO, ZERO), 1>, ISA_MICROMIPS;
1338   def : MipsInstAlias<"ei", (EI_MM ZERO), 1>, ISA_MICROMIPS;
1339   def : MipsInstAlias<"di", (DI_MM ZERO), 1>, ISA_MICROMIPS;
1340   def : MipsInstAlias<"neg $rt, $rs",
1341                       (SUB_MM GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>,
1342         ISA_MICROMIPS32_NOT_MIPS32R6;
1343   def : MipsInstAlias<"neg $rt",
1344                       (SUB_MM GPR32Opnd:$rt, ZERO, GPR32Opnd:$rt), 1>,
1345         ISA_MICROMIPS32_NOT_MIPS32R6;
1346   def : MipsInstAlias<"negu $rt, $rs",
1347                       (SUBu_MM GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>,
1348         ISA_MICROMIPS32_NOT_MIPS32R6;
1349   def : MipsInstAlias<"negu $rt",
1350                       (SUBu_MM GPR32Opnd:$rt, ZERO, GPR32Opnd:$rt), 1>,
1351         ISA_MICROMIPS32_NOT_MIPS32R6;
1352   def : MipsInstAlias<"teq $rs, $rt",
1353                       (TEQ_MM GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1354   def : MipsInstAlias<"tge $rs, $rt",
1355                       (TGE_MM GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1356   def : MipsInstAlias<"tgeu $rs, $rt",
1357                       (TGEU_MM GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1358   def : MipsInstAlias<"tlt $rs, $rt",
1359                       (TLT_MM GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1360   def : MipsInstAlias<"tltu $rs, $rt",
1361                       (TLTU_MM GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1362   def : MipsInstAlias<"tne $rs, $rt",
1363                       (TNE_MM GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1364   def : MipsInstAlias<
1365           "sgt $rd, $rs, $rt",
1366           (SLT_MM GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1367   def : MipsInstAlias<
1368           "sgt $rs, $rt",
1369           (SLT_MM GPR32Opnd:$rs, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1370   def : MipsInstAlias<
1371           "sgtu $rd, $rs, $rt",
1372           (SLTu_MM GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1373   def : MipsInstAlias<
1374           "sgtu $rs, $rt",
1375           (SLTu_MM GPR32Opnd:$rs, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1376   def : MipsInstAlias<"sll $rd, $rt, $rs",
1377                       (SLLV_MM GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1378   def : MipsInstAlias<"sra $rd, $rt, $rs",
1379                       (SRAV_MM GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1380   def : MipsInstAlias<"srl $rd, $rt, $rs",
1381                       (SRLV_MM GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1382   def : MipsInstAlias<"sll $rd, $rt",
1383                       (SLLV_MM GPR32Opnd:$rd, GPR32Opnd:$rd, GPR32Opnd:$rt), 0>;
1384   def : MipsInstAlias<"sra $rd, $rt",
1385                       (SRAV_MM GPR32Opnd:$rd, GPR32Opnd:$rd, GPR32Opnd:$rt), 0>;
1386   def : MipsInstAlias<"srl $rd, $rt",
1387                       (SRLV_MM GPR32Opnd:$rd, GPR32Opnd:$rd, GPR32Opnd:$rt), 0>;
1388   def : MipsInstAlias<"sll $rd, $shamt",
1389                       (SLL_MM GPR32Opnd:$rd, GPR32Opnd:$rd, uimm5:$shamt), 0>;
1390   def : MipsInstAlias<"sra $rd, $shamt",
1391                       (SRA_MM GPR32Opnd:$rd, GPR32Opnd:$rd, uimm5:$shamt), 0>;
1392   def : MipsInstAlias<"srl $rd, $shamt",
1393                       (SRL_MM GPR32Opnd:$rd, GPR32Opnd:$rd, uimm5:$shamt), 0>;
1394   def : MipsInstAlias<"rotr $rt, $imm",
1395                       (ROTR_MM GPR32Opnd:$rt, GPR32Opnd:$rt, uimm5:$imm), 0>;
1396   def : MipsInstAlias<"syscall", (SYSCALL_MM 0), 1>, ISA_MICROMIPS;
1397
1398   def : MipsInstAlias<"sync", (SYNC_MM 0), 1>, ISA_MICROMIPS;
1399
1400   defm : OneOrTwoOperandMacroImmediateAlias<"add", ADDi_MM>, ISA_MICROMIPS;
1401
1402   defm : OneOrTwoOperandMacroImmediateAlias<"addu", ADDiu_MM>, ISA_MICROMIPS;
1403
1404   defm : OneOrTwoOperandMacroImmediateAlias<"and", ANDi_MM>, ISA_MICROMIPS;
1405
1406   defm : OneOrTwoOperandMacroImmediateAlias<"or", ORi_MM>, ISA_MICROMIPS;
1407
1408   defm : OneOrTwoOperandMacroImmediateAlias<"xor", XORi_MM>, ISA_MICROMIPS;
1409
1410   defm : OneOrTwoOperandMacroImmediateAlias<"slt", SLTi_MM>, ISA_MICROMIPS;
1411
1412   defm : OneOrTwoOperandMacroImmediateAlias<"sltu", SLTiu_MM>, ISA_MICROMIPS;
1413
1414   def : MipsInstAlias<"not $rt, $rs",
1415                       (NOR_MM GPR32Opnd:$rt, GPR32Opnd:$rs, ZERO), 0>,
1416         ISA_MICROMIPS32_NOT_MIPS32R6;
1417   def : MipsInstAlias<"not $rt",
1418                       (NOR_MM GPR32Opnd:$rt, GPR32Opnd:$rt, ZERO), 0>,
1419         ISA_MICROMIPS32_NOT_MIPS32R6;
1420   def : MipsInstAlias<"bnez $rs,$offset",
1421                       (BNE_MM GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>,
1422         ISA_MICROMIPS;
1423   def : MipsInstAlias<"beqz $rs,$offset",
1424                       (BEQ_MM GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>,
1425         ISA_MICROMIPS;
1426   def : MipsInstAlias<"seh $rd", (SEH_MM GPR32Opnd:$rd, GPR32Opnd:$rd), 0>,
1427                      ISA_MICROMIPS;
1428   def : MipsInstAlias<"seb $rd", (SEB_MM GPR32Opnd:$rd, GPR32Opnd:$rd), 0>,
1429                      ISA_MICROMIPS;
1430   def : MipsInstAlias<"break", (BREAK_MM 0, 0), 1>, ISA_MICROMIPS;
1431   def : MipsInstAlias<"break $imm", (BREAK_MM uimm10:$imm, 0), 1>,
1432         ISA_MICROMIPS;
1433   def : MipsInstAlias<"bal $offset", (BGEZAL_MM ZERO, brtarget_mm:$offset), 1>,
1434         ISA_MICROMIPS32_NOT_MIPS32R6;
1435
1436   def : MipsInstAlias<"j $rs", (JR_MM GPR32Opnd:$rs), 0>,
1437         ISA_MICROMIPS32_NOT_MIPS32R6;
1438 }
1439 def : MipsInstAlias<"rdhwr $rt, $rs",
1440                     (RDHWR_MM GPR32Opnd:$rt, HWRegsOpnd:$rs, 0), 1>,
1441       ISA_MICROMIPS32_NOT_MIPS32R6;
1442
1443 def : MipsInstAlias<"hypcall", (HYPCALL_MM 0), 1>,
1444                     ISA_MICROMIPS32R5, ASE_VIRT;
1445 def : MipsInstAlias<"mfgc0 $rt, $rs",
1446                     (MFGC0_MM GPR32Opnd:$rt, COP0Opnd:$rs, 0), 0>,
1447                     ISA_MICROMIPS32R5, ASE_VIRT;
1448 def : MipsInstAlias<"mfhgc0 $rt, $rs",
1449                     (MFHGC0_MM GPR32Opnd:$rt, COP0Opnd:$rs, 0), 0>,
1450                     ISA_MICROMIPS32R5, ASE_VIRT;
1451 def : MipsInstAlias<"mtgc0 $rt, $rs",
1452                     (MTGC0_MM COP0Opnd:$rs, GPR32Opnd:$rt, 0), 0>,
1453                     ISA_MICROMIPS32R5, ASE_VIRT;
1454 def : MipsInstAlias<"mthgc0 $rt, $rs",
1455                     (MTHGC0_MM COP0Opnd:$rs, GPR32Opnd:$rt, 0), 0>,
1456                     ISA_MICROMIPS32R5, ASE_VIRT;