contrib/llvm/lib/Target/Mips/Mips32r6InstrInfo.td

   1 //=- Mips32r6InstrInfo.td - Mips32r6 Instruction Information -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes Mips32r6 instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "Mips32r6InstrFormats.td"
  15
  16 //===----------------------------------------------------------------------===//
  17 //
  18 // Mips profiles and nodes
  19 //
  20 //===----------------------------------------------------------------------===//
  21
  22 def SDT_MipsFSelect : SDTypeProfile<1, 3, [SDTCisFP<1>,
  23                                            SDTCisSameAs<0,2>,
  24                                            SDTCisSameAs<2,3>]>;
  25
  26 def MipsFSelect : SDNode<"MipsISD::FSELECT", SDT_MipsFSelect>;
  27
  28 //===----------------------------------------------------------------------===//
  29 //
  30 // Mips Operands
  31 //
  32 //===----------------------------------------------------------------------===//
  33
  34 // Notes about removals/changes from MIPS32r6:
  35 // Reencoded: jr -> jalr
  36 // Reencoded: jr.hb -> jalr.hb
  37
  38 def brtarget21 : Operand<OtherVT> {
  39   let EncoderMethod = "getBranchTarget21OpValue";
  40   let OperandType = "OPERAND_PCREL";
  41   let DecoderMethod = "DecodeBranchTarget21";
  42   let ParserMatchClass = MipsJumpTargetAsmOperand;
  43 }
  44
  45 def brtarget26 : Operand<OtherVT> {
  46   let EncoderMethod = "getBranchTarget26OpValue";
  47   let OperandType = "OPERAND_PCREL";
  48   let DecoderMethod = "DecodeBranchTarget26";
  49   let ParserMatchClass = MipsJumpTargetAsmOperand;
  50 }
  51
  52 def jmpoffset16 : Operand<OtherVT> {
  53   let EncoderMethod = "getJumpOffset16OpValue";
  54   let ParserMatchClass = MipsJumpTargetAsmOperand;
  55 }
  56
  57 def calloffset16 : Operand<iPTR> {
  58   let EncoderMethod = "getJumpOffset16OpValue";
  59   let ParserMatchClass = MipsJumpTargetAsmOperand;
  60 }
  61
  62 //===----------------------------------------------------------------------===//
  63 //
  64 // Instruction Encodings
  65 //
  66 //===----------------------------------------------------------------------===//
  67
  68 class ADDIUPC_ENC : PCREL19_FM<OPCODE2_ADDIUPC>;
  69 class ALIGN_ENC  : SPECIAL3_ALIGN_FM<OPCODE6_ALIGN>;
  70 class ALUIPC_ENC : PCREL16_FM<OPCODE5_ALUIPC>;
  71 class AUI_ENC    : AUI_FM;
  72 class AUIPC_ENC  : PCREL16_FM<OPCODE5_AUIPC>;
  73
  74 class BAL_ENC   : BAL_FM;
  75 class BALC_ENC  : BRANCH_OFF26_FM<0b111010>;
  76 class BC_ENC    : BRANCH_OFF26_FM<0b110010>;
  77 class BEQC_ENC  : CMP_BRANCH_2R_OFF16_FM<OPGROUP_ADDI>,
  78                   DecodeDisambiguates<"AddiGroupBranch">;
  79 class BEQZALC_ENC : CMP_BRANCH_1R_RT_OFF16_FM<OPGROUP_ADDI>,
  80                     DecodeDisambiguatedBy<"DaddiGroupBranch">;
  81 class BNEC_ENC  : CMP_BRANCH_2R_OFF16_FM<OPGROUP_DADDI>,
  82                   DecodeDisambiguates<"DaddiGroupBranch">;
  83 class BNEZALC_ENC : CMP_BRANCH_1R_RT_OFF16_FM<OPGROUP_DADDI>,
  84                     DecodeDisambiguatedBy<"DaddiGroupBranch">;
  85
  86 class BLTZC_ENC : CMP_BRANCH_1R_BOTH_OFF16_FM<OPGROUP_BGTZL>,
  87                   DecodeDisambiguates<"BgtzlGroupBranch">;
  88 class BGEC_ENC  : CMP_BRANCH_2R_OFF16_FM<OPGROUP_BLEZL>,
  89                   DecodeDisambiguatedBy<"BlezlGroupBranch">;
  90 class BGEUC_ENC : CMP_BRANCH_2R_OFF16_FM<OPGROUP_BLEZ>,
  91                   DecodeDisambiguatedBy<"BlezGroupBranch">;
  92 class BGEZC_ENC : CMP_BRANCH_1R_BOTH_OFF16_FM<OPGROUP_BLEZL>,
  93                   DecodeDisambiguates<"BlezlGroupBranch">;
  94 class BGTZALC_ENC : CMP_BRANCH_1R_RT_OFF16_FM<OPGROUP_BGTZ>,
  95                     DecodeDisambiguatedBy<"BgtzGroupBranch">;
  96
  97 class BLTC_ENC : CMP_BRANCH_2R_OFF16_FM<OPGROUP_BGTZL>,
  98                  DecodeDisambiguatedBy<"BgtzlGroupBranch">;
  99 class BLTUC_ENC : CMP_BRANCH_2R_OFF16_FM<OPGROUP_BGTZ>,
 100                   DecodeDisambiguatedBy<"BgtzGroupBranch">;
 101
 102 class BLEZC_ENC : CMP_BRANCH_1R_RT_OFF16_FM<OPGROUP_BLEZL>,
 103                   DecodeDisambiguatedBy<"BlezlGroupBranch">;
 104 class BLTZALC_ENC : CMP_BRANCH_1R_BOTH_OFF16_FM<OPGROUP_BGTZ>,
 105                     DecodeDisambiguates<"BgtzGroupBranch">;
 106 class BGTZC_ENC : CMP_BRANCH_1R_RT_OFF16_FM<OPGROUP_BGTZL>,
 107                   DecodeDisambiguatedBy<"BgtzlGroupBranch">;
 108
 109 class BEQZC_ENC : CMP_BRANCH_OFF21_FM<0b110110>;
 110 class BGEZALC_ENC : CMP_BRANCH_1R_BOTH_OFF16_FM<OPGROUP_BLEZ>,
 111                     DecodeDisambiguates<"BlezGroupBranch">;
 112 class BNEZC_ENC : CMP_BRANCH_OFF21_FM<0b111110>;
 113
 114 class BC1EQZ_ENC : COP1_BCCZ_FM<OPCODE5_BC1EQZ>;
 115 class BC1NEZ_ENC : COP1_BCCZ_FM<OPCODE5_BC1NEZ>;
 116 class BC2EQZ_ENC : COP2_BCCZ_FM<OPCODE5_BC2EQZ>;
 117 class BC2NEZ_ENC : COP2_BCCZ_FM<OPCODE5_BC2NEZ>;
 118
 119 class DVP_ENC : COP0_EVP_DVP_FM<0b1>;
 120 class EVP_ENC : COP0_EVP_DVP_FM<0b0>;
 121
 122 class JIALC_ENC : JMP_IDX_COMPACT_FM<0b111110>;
 123 class JIC_ENC   : JMP_IDX_COMPACT_FM<0b110110>;
 124 class JR_HB_R6_ENC : JR_HB_R6_FM<OPCODE6_JALR>;
 125 class BITSWAP_ENC : SPECIAL3_2R_FM<OPCODE6_BITSWAP>;
 126 class BLEZALC_ENC : CMP_BRANCH_1R_RT_OFF16_FM<OPGROUP_BLEZ>,
 127                     DecodeDisambiguatedBy<"BlezGroupBranch">;
 128 class BNVC_ENC   : CMP_BRANCH_2R_OFF16_FM<OPGROUP_DADDI>,
 129                    DecodeDisambiguatedBy<"DaddiGroupBranch">;
 130 class BOVC_ENC   : CMP_BRANCH_2R_OFF16_FM<OPGROUP_ADDI>,
 131                    DecodeDisambiguatedBy<"AddiGroupBranch">;
 132 class DIV_ENC    : SPECIAL_3R_FM<0b00010, 0b011010>;
 133 class DIVU_ENC   : SPECIAL_3R_FM<0b00010, 0b011011>;
 134 class MOD_ENC    : SPECIAL_3R_FM<0b00011, 0b011010>;
 135 class MODU_ENC   : SPECIAL_3R_FM<0b00011, 0b011011>;
 136 class MUH_ENC    : SPECIAL_3R_FM<0b00011, 0b011000>;
 137 class MUHU_ENC   : SPECIAL_3R_FM<0b00011, 0b011001>;
 138 class MUL_R6_ENC : SPECIAL_3R_FM<0b00010, 0b011000>;
 139 class MULU_ENC   : SPECIAL_3R_FM<0b00010, 0b011001>;
 140
 141 class MADDF_S_ENC  : COP1_3R_FM<0b011000, FIELD_FMT_S>;
 142 class MADDF_D_ENC  : COP1_3R_FM<0b011000, FIELD_FMT_D>;
 143 class MSUBF_S_ENC  : COP1_3R_FM<0b011001, FIELD_FMT_S>;
 144 class MSUBF_D_ENC  : COP1_3R_FM<0b011001, FIELD_FMT_D>;
 145
 146 class SEL_D_ENC  : COP1_3R_FM<0b010000, FIELD_FMT_D>;
 147 class SEL_S_ENC  : COP1_3R_FM<0b010000, FIELD_FMT_S>;
 148
 149 class SELEQZ_ENC : SPECIAL_3R_FM<0b00000, 0b110101>;
 150 class SELNEZ_ENC : SPECIAL_3R_FM<0b00000, 0b110111>;
 151
 152 class LWPC_ENC   : PCREL19_FM<OPCODE2_LWPC>;
 153 class LWUPC_ENC  : PCREL19_FM<OPCODE2_LWUPC>;
 154
 155 class MAX_S_ENC : COP1_3R_FM<0b011101, FIELD_FMT_S>;
 156 class MAX_D_ENC : COP1_3R_FM<0b011101, FIELD_FMT_D>;
 157 class MIN_S_ENC : COP1_3R_FM<0b011100, FIELD_FMT_S>;
 158 class MIN_D_ENC : COP1_3R_FM<0b011100, FIELD_FMT_D>;
 159
 160 class MAXA_S_ENC : COP1_3R_FM<0b011111, FIELD_FMT_S>;
 161 class MAXA_D_ENC : COP1_3R_FM<0b011111, FIELD_FMT_D>;
 162 class MINA_S_ENC : COP1_3R_FM<0b011110, FIELD_FMT_S>;
 163 class MINA_D_ENC : COP1_3R_FM<0b011110, FIELD_FMT_D>;
 164
 165 class SELEQZ_S_ENC : COP1_3R_FM<0b010100, FIELD_FMT_S>;
 166 class SELEQZ_D_ENC : COP1_3R_FM<0b010100, FIELD_FMT_D>;
 167 class SELNEZ_S_ENC : COP1_3R_FM<0b010111, FIELD_FMT_S>;
 168 class SELNEZ_D_ENC : COP1_3R_FM<0b010111, FIELD_FMT_D>;
 169
 170 class RINT_S_ENC : COP1_2R_FM<0b011010, FIELD_FMT_S>;
 171 class RINT_D_ENC : COP1_2R_FM<0b011010, FIELD_FMT_D>;
 172 class CLASS_S_ENC : COP1_2R_FM<0b011011, FIELD_FMT_S>;
 173 class CLASS_D_ENC : COP1_2R_FM<0b011011, FIELD_FMT_D>;
 174
 175 class CACHE_ENC : SPECIAL3_MEM_FM<OPCODE6_CACHE>;
 176 class PREF_ENC : SPECIAL3_MEM_FM<OPCODE6_PREF>;
 177
 178 class LDC2_R6_ENC : COP2LDST_FM<OPCODE5_LDC2>;
 179 class LWC2_R6_ENC : COP2LDST_FM<OPCODE5_LWC2>;
 180 class SDC2_R6_ENC : COP2LDST_FM<OPCODE5_SDC2>;
 181 class SWC2_R6_ENC : COP2LDST_FM<OPCODE5_SWC2>;
 182
 183 class LSA_R6_ENC : SPECIAL_LSA_FM<OPCODE6_LSA>;
 184
 185 class LL_R6_ENC : SPECIAL3_LL_SC_FM<OPCODE6_LL>;
 186 class SC_R6_ENC : SPECIAL3_LL_SC_FM<OPCODE6_SC>;
 187
 188 class CLO_R6_ENC : SPECIAL_2R_FM<OPCODE6_CLO>;
 189 class CLZ_R6_ENC : SPECIAL_2R_FM<OPCODE6_CLZ>;
 190
 191 class SDBBP_R6_ENC : SPECIAL_SDBBP_FM;
 192
 193 //===----------------------------------------------------------------------===//
 194 //
 195 // Instruction Multiclasses
 196 //
 197 //===----------------------------------------------------------------------===//
 198
 199 class CMP_CONDN_DESC_BASE<string CondStr, string Typestr,
 200                           RegisterOperand FGROpnd,
 201                           InstrItinClass Itin,
 202                           SDPatternOperator Op = null_frag> {
 203   dag OutOperandList = (outs FGRCCOpnd:$fd);
 204   dag InOperandList = (ins FGROpnd:$fs, FGROpnd:$ft);
 205   string AsmString = !strconcat("cmp.", CondStr, ".", Typestr, "\t$fd, $fs, $ft");
 206   list<dag> Pattern = [(set FGRCCOpnd:$fd, (Op FGROpnd:$fs, FGROpnd:$ft))];
 207   bit isCTI = 1;
 208   InstrItinClass Itinerary = Itin;
 209 }
 210
 211 multiclass CMP_CC_M <FIELD_CMP_FORMAT Format, string Typestr,
 212                      RegisterOperand FGROpnd, InstrItinClass Itin>{
 213   let AdditionalPredicates = [NotInMicroMips] in {
 214     def CMP_F_#NAME : R6MMR6Rel, COP1_CMP_CONDN_FM<Format, FIELD_CMP_COND_AF>,
 215                       CMP_CONDN_DESC_BASE<"af", Typestr, FGROpnd, Itin>,
 216                       MipsR6Arch<!strconcat("cmp.af.", Typestr)>,
 217                       ISA_MIPS32R6, HARDFLOAT;
 218     def CMP_UN_#NAME : R6MMR6Rel, COP1_CMP_CONDN_FM<Format, FIELD_CMP_COND_UN>,
 219                        CMP_CONDN_DESC_BASE<"un", Typestr, FGROpnd, Itin, setuo>,
 220                        MipsR6Arch<!strconcat("cmp.un.", Typestr)>,
 221                        ISA_MIPS32R6, HARDFLOAT;
 222     def CMP_EQ_#NAME : R6MMR6Rel, COP1_CMP_CONDN_FM<Format, FIELD_CMP_COND_EQ>,
 223                        CMP_CONDN_DESC_BASE<"eq", Typestr, FGROpnd, Itin,
 224                                            setoeq>,
 225                        MipsR6Arch<!strconcat("cmp.eq.", Typestr)>,
 226                        ISA_MIPS32R6, HARDFLOAT;
 227     def CMP_UEQ_#NAME : R6MMR6Rel, COP1_CMP_CONDN_FM<Format,
 228                                                      FIELD_CMP_COND_UEQ>,
 229                         CMP_CONDN_DESC_BASE<"ueq", Typestr, FGROpnd, Itin,
 230                                             setueq>,
 231                         MipsR6Arch<!strconcat("cmp.ueq.", Typestr)>,
 232                         ISA_MIPS32R6, HARDFLOAT;
 233     def CMP_LT_#NAME : R6MMR6Rel, COP1_CMP_CONDN_FM<Format, FIELD_CMP_COND_LT>,
 234                        CMP_CONDN_DESC_BASE<"lt", Typestr, FGROpnd, Itin,
 235                                            setolt>,
 236                        MipsR6Arch<!strconcat("cmp.lt.", Typestr)>,
 237                        ISA_MIPS32R6, HARDFLOAT;
 238     def CMP_ULT_#NAME : R6MMR6Rel, COP1_CMP_CONDN_FM<Format,
 239                                                      FIELD_CMP_COND_ULT>,
 240                         CMP_CONDN_DESC_BASE<"ult", Typestr, FGROpnd, Itin,
 241                                             setult>,
 242                         MipsR6Arch<!strconcat("cmp.ult.", Typestr)>,
 243                         ISA_MIPS32R6, HARDFLOAT;
 244     def CMP_LE_#NAME : R6MMR6Rel, COP1_CMP_CONDN_FM<Format, FIELD_CMP_COND_LE>,
 245                        CMP_CONDN_DESC_BASE<"le", Typestr, FGROpnd, Itin,
 246                                            setole>,
 247                        MipsR6Arch<!strconcat("cmp.le.", Typestr)>,
 248                        ISA_MIPS32R6, HARDFLOAT;
 249     def CMP_ULE_#NAME : R6MMR6Rel, COP1_CMP_CONDN_FM<Format,
 250                                                      FIELD_CMP_COND_ULE>,
 251                         CMP_CONDN_DESC_BASE<"ule", Typestr, FGROpnd, Itin,
 252                                             setule>,
 253                         MipsR6Arch<!strconcat("cmp.ule.", Typestr)>,
 254                         ISA_MIPS32R6, HARDFLOAT;
 255     def CMP_SAF_#NAME : R6MMR6Rel, COP1_CMP_CONDN_FM<Format,
 256                                                      FIELD_CMP_COND_SAF>,
 257                         CMP_CONDN_DESC_BASE<"saf", Typestr, FGROpnd, Itin>,
 258                         MipsR6Arch<!strconcat("cmp.saf.", Typestr)>,
 259                         ISA_MIPS32R6, HARDFLOAT;
 260     def CMP_SUN_#NAME : R6MMR6Rel, COP1_CMP_CONDN_FM<Format,
 261                                                      FIELD_CMP_COND_SUN>,
 262                         CMP_CONDN_DESC_BASE<"sun", Typestr, FGROpnd, Itin>,
 263                         MipsR6Arch<!strconcat("cmp.sun.", Typestr)>,
 264                         ISA_MIPS32R6, HARDFLOAT;
 265     def CMP_SEQ_#NAME : R6MMR6Rel, COP1_CMP_CONDN_FM<Format,
 266                                                      FIELD_CMP_COND_SEQ>,
 267                         CMP_CONDN_DESC_BASE<"seq", Typestr, FGROpnd, Itin>,
 268                         MipsR6Arch<!strconcat("cmp.seq.", Typestr)>,
 269                         ISA_MIPS32R6, HARDFLOAT;
 270     def CMP_SUEQ_#NAME : R6MMR6Rel, COP1_CMP_CONDN_FM<Format,
 271                                                       FIELD_CMP_COND_SUEQ>,
 272                          CMP_CONDN_DESC_BASE<"sueq", Typestr, FGROpnd, Itin>,
 273                          MipsR6Arch<!strconcat("cmp.sueq.", Typestr)>,
 274                          ISA_MIPS32R6, HARDFLOAT;
 275     def CMP_SLT_#NAME : R6MMR6Rel, COP1_CMP_CONDN_FM<Format,
 276                                                      FIELD_CMP_COND_SLT>,
 277                         CMP_CONDN_DESC_BASE<"slt", Typestr, FGROpnd, Itin>,
 278                         MipsR6Arch<!strconcat("cmp.slt.", Typestr)>,
 279                         ISA_MIPS32R6, HARDFLOAT;
 280     def CMP_SULT_#NAME : R6MMR6Rel, COP1_CMP_CONDN_FM<Format,
 281                                                       FIELD_CMP_COND_SULT>,
 282                          CMP_CONDN_DESC_BASE<"sult", Typestr, FGROpnd, Itin>,
 283                          MipsR6Arch<!strconcat("cmp.sult.", Typestr)>,
 284                          ISA_MIPS32R6, HARDFLOAT;
 285     def CMP_SLE_#NAME : R6MMR6Rel, COP1_CMP_CONDN_FM<Format,
 286                                                      FIELD_CMP_COND_SLE>,
 287                         CMP_CONDN_DESC_BASE<"sle", Typestr, FGROpnd, Itin>,
 288                         MipsR6Arch<!strconcat("cmp.sle.", Typestr)>,
 289                         ISA_MIPS32R6, HARDFLOAT;
 290     def CMP_SULE_#NAME : R6MMR6Rel, COP1_CMP_CONDN_FM<Format,
 291                                                       FIELD_CMP_COND_SULE>,
 292                          CMP_CONDN_DESC_BASE<"sule", Typestr, FGROpnd, Itin>,
 293                          MipsR6Arch<!strconcat("cmp.sule.", Typestr)>,
 294                          ISA_MIPS32R6, HARDFLOAT;
 295   }
 296 }
 297
 298 //===----------------------------------------------------------------------===//
 299 //
 300 // Instruction Descriptions
 301 //
 302 //===----------------------------------------------------------------------===//
 303
 304 class PCREL_DESC_BASE<string instr_asm, RegisterOperand GPROpnd,
 305                       Operand ImmOpnd, InstrItinClass itin>
 306       : MipsR6Arch<instr_asm> {
 307   dag OutOperandList = (outs GPROpnd:$rs);
 308   dag InOperandList = (ins ImmOpnd:$imm);
 309   string AsmString = !strconcat(instr_asm, "\t$rs, $imm");
 310   list<dag> Pattern = [];
 311   InstrItinClass Itinerary = itin;
 312 }
 313
 314 class ADDIUPC_DESC : PCREL_DESC_BASE<"addiupc", GPR32Opnd, simm19_lsl2,
 315                                      II_ADDIUPC>;
 316 class LWPC_DESC: PCREL_DESC_BASE<"lwpc", GPR32Opnd, simm19_lsl2, II_LWPC>;
 317 class LWUPC_DESC: PCREL_DESC_BASE<"lwupc", GPR32Opnd, simm19_lsl2, II_LWUPC>;
 318
 319 class ALIGN_DESC_BASE<string instr_asm, RegisterOperand GPROpnd,
 320                       Operand ImmOpnd, InstrItinClass itin>
 321       : MipsR6Arch<instr_asm> {
 322   dag OutOperandList = (outs GPROpnd:$rd);
 323   dag InOperandList = (ins GPROpnd:$rs, GPROpnd:$rt, ImmOpnd:$bp);
 324   string AsmString = !strconcat(instr_asm, "\t$rd, $rs, $rt, $bp");
 325   list<dag> Pattern = [];
 326   InstrItinClass Itinerary = itin;
 327 }
 328
 329 class ALIGN_DESC : ALIGN_DESC_BASE<"align", GPR32Opnd, uimm2, II_ALIGN>;
 330
 331 class ALUIPC_DESC_BASE<string instr_asm, RegisterOperand GPROpnd,
 332                        InstrItinClass itin = NoItinerary>
 333       : MipsR6Arch<instr_asm> {
 334   dag OutOperandList = (outs GPROpnd:$rs);
 335   dag InOperandList = (ins simm16:$imm);
 336   string AsmString = !strconcat(instr_asm, "\t$rs, $imm");
 337   list<dag> Pattern = [];
 338   InstrItinClass Itinerary = itin;
 339 }
 340
 341 class ALUIPC_DESC : ALUIPC_DESC_BASE<"aluipc", GPR32Opnd, II_ALUIPC>;
 342 class AUIPC_DESC : ALUIPC_DESC_BASE<"auipc", GPR32Opnd, II_AUIPC>;
 343
 344 class AUI_DESC_BASE<string instr_asm, RegisterOperand GPROpnd,
 345                     InstrItinClass itin = NoItinerary>
 346       : MipsR6Arch<instr_asm> {
 347   dag OutOperandList = (outs GPROpnd:$rt);
 348   dag InOperandList = (ins GPROpnd:$rs, uimm16:$imm);
 349   string AsmString = !strconcat(instr_asm, "\t$rt, $rs, $imm");
 350   list<dag> Pattern = [];
 351   InstrItinClass Itinerary = itin;
 352 }
 353
 354 class AUI_DESC : AUI_DESC_BASE<"aui", GPR32Opnd, II_AUI>;
 355
 356 class BRANCH_DESC_BASE {
 357   bit isBranch = 1;
 358   bit isTerminator = 1;
 359   bit hasDelaySlot = 0;
 360   bit isCTI = 1;
 361 }
 362
 363 class BC_DESC_BASE<string instr_asm, DAGOperand opnd> : BRANCH_DESC_BASE,
 364     MipsR6Arch<instr_asm> {
 365   dag InOperandList = (ins opnd:$offset);
 366   dag OutOperandList = (outs);
 367   string AsmString = !strconcat(instr_asm, "\t$offset");
 368   bit isBarrier = 1;
 369   InstrItinClass Itinerary = II_BC;
 370   bit isCTI = 1;
 371 }
 372
 373 class CMP_BC_DESC_BASE<string instr_asm, DAGOperand opnd,
 374                        RegisterOperand GPROpnd> : BRANCH_DESC_BASE,
 375                                                   MipsR6Arch<instr_asm> {
 376   dag InOperandList = (ins GPROpnd:$rs, GPROpnd:$rt, opnd:$offset);
 377   dag OutOperandList = (outs);
 378   string AsmString = !strconcat(instr_asm, "\t$rs, $rt, $offset");
 379   list<Register> Defs = [AT];
 380   InstrItinClass Itinerary = II_BCCC;
 381   bit hasForbiddenSlot = 1;
 382   bit isCTI = 1;
 383 }
 384
 385 class CMP_CBR_EQNE_Z_DESC_BASE<string instr_asm, DAGOperand opnd,
 386                                RegisterOperand GPROpnd>
 387     : BRANCH_DESC_BASE, MipsR6Arch<instr_asm> {
 388   dag InOperandList = (ins GPROpnd:$rs, opnd:$offset);
 389   dag OutOperandList = (outs);
 390   string AsmString = !strconcat(instr_asm, "\t$rs, $offset");
 391   list<Register> Defs = [AT];
 392   InstrItinClass Itinerary = II_BCCZC;
 393   bit hasForbiddenSlot = 1;
 394   bit isCTI = 1;
 395 }
 396
 397 class CMP_CBR_RT_Z_DESC_BASE<string instr_asm, DAGOperand opnd,
 398                              RegisterOperand GPROpnd>
 399     : BRANCH_DESC_BASE, MipsR6Arch<instr_asm> {
 400   dag InOperandList = (ins GPROpnd:$rt, opnd:$offset);
 401   dag OutOperandList = (outs);
 402   string AsmString = !strconcat(instr_asm, "\t$rt, $offset");
 403   list<Register> Defs = [AT];
 404   InstrItinClass Itinerary = II_BCCZC;
 405   bit hasForbiddenSlot = 1;
 406   bit isCTI = 1;
 407 }
 408
 409 class BAL_DESC : BC_DESC_BASE<"bal", brtarget> {
 410   bit isCall = 1;
 411   bit hasDelaySlot = 1;
 412   list<Register> Defs = [RA];
 413   bit isCTI = 1;
 414 }
 415
 416 class BALC_DESC : BC_DESC_BASE<"balc", brtarget26> {
 417   bit isCall = 1;
 418   list<Register> Defs = [RA];
 419   InstrItinClass Itinerary = II_BALC;
 420   bit isCTI = 1;
 421 }
 422
 423 class BC_DESC : BC_DESC_BASE<"bc", brtarget26>;
 424 class BGEC_DESC : CMP_BC_DESC_BASE<"bgec", brtarget, GPR32Opnd>;
 425 class BGEUC_DESC : CMP_BC_DESC_BASE<"bgeuc", brtarget, GPR32Opnd>;
 426 class BEQC_DESC : CMP_BC_DESC_BASE<"beqc", brtarget, GPR32Opnd>;
 427 class BNEC_DESC : CMP_BC_DESC_BASE<"bnec", brtarget, GPR32Opnd>;
 428
 429 class BLTC_DESC : CMP_BC_DESC_BASE<"bltc", brtarget, GPR32Opnd>;
 430 class BLTUC_DESC : CMP_BC_DESC_BASE<"bltuc", brtarget, GPR32Opnd>;
 431
 432 class BLTZC_DESC : CMP_CBR_RT_Z_DESC_BASE<"bltzc", brtarget, GPR32Opnd>;
 433 class BGEZC_DESC : CMP_CBR_RT_Z_DESC_BASE<"bgezc", brtarget, GPR32Opnd>;
 434
 435 class BLEZC_DESC : CMP_CBR_RT_Z_DESC_BASE<"blezc", brtarget, GPR32Opnd>;
 436 class BGTZC_DESC : CMP_CBR_RT_Z_DESC_BASE<"bgtzc", brtarget, GPR32Opnd>;
 437
 438 class BEQZC_DESC : CMP_CBR_EQNE_Z_DESC_BASE<"beqzc", brtarget21, GPR32Opnd>;
 439 class BNEZC_DESC : CMP_CBR_EQNE_Z_DESC_BASE<"bnezc", brtarget21, GPR32Opnd>;
 440
 441 class COP1_BCCZ_DESC_BASE<string instr_asm> : BRANCH_DESC_BASE {
 442   dag InOperandList = (ins FGR64Opnd:$ft, brtarget:$offset);
 443   dag OutOperandList = (outs);
 444   string AsmString = instr_asm;
 445   bit hasDelaySlot = 1;
 446   InstrItinClass Itinerary = II_BC1CCZ;
 447 }
 448
 449 class BC1EQZ_DESC : COP1_BCCZ_DESC_BASE<"bc1eqz $ft, $offset">;
 450 class BC1NEZ_DESC : COP1_BCCZ_DESC_BASE<"bc1nez $ft, $offset">;
 451
 452 class COP2_BCCZ_DESC_BASE<string instr_asm> : BRANCH_DESC_BASE {
 453   dag InOperandList = (ins COP2Opnd:$ct, brtarget:$offset);
 454   dag OutOperandList = (outs);
 455   string AsmString = instr_asm;
 456   bit hasDelaySlot = 1;
 457   bit isCTI = 1;
 458   InstrItinClass Itinerary = II_BC2CCZ;
 459 }
 460
 461 class BC2EQZ_DESC : COP2_BCCZ_DESC_BASE<"bc2eqz $ct, $offset">;
 462 class BC2NEZ_DESC : COP2_BCCZ_DESC_BASE<"bc2nez $ct, $offset">;
 463
 464 class BOVC_DESC   : CMP_BC_DESC_BASE<"bovc", brtarget, GPR32Opnd>;
 465 class BNVC_DESC   : CMP_BC_DESC_BASE<"bnvc", brtarget, GPR32Opnd>;
 466
 467 class JMP_IDX_COMPACT_DESC_BASE<string opstr, DAGOperand opnd,
 468                                 RegisterOperand GPROpnd,
 469                                 InstrItinClass itin = NoItinerary>
 470     : MipsR6Arch<opstr> {
 471   dag InOperandList = (ins GPROpnd:$rt, opnd:$offset);
 472   string AsmString = !strconcat(opstr, "\t$rt, $offset");
 473   list<dag> Pattern = [];
 474   bit hasDelaySlot = 0;
 475   InstrItinClass Itinerary = itin;
 476   bit isCTI = 1;
 477   bit isBranch = 1;
 478   bit isIndirectBranch = 1;
 479 }
 480
 481 class JIALC_DESC : JMP_IDX_COMPACT_DESC_BASE<"jialc", calloffset16,
 482                                              GPR32Opnd, II_JIALC> {
 483   bit isCall = 1;
 484   list<Register> Defs = [RA];
 485 }
 486
 487 class JIC_DESC : JMP_IDX_COMPACT_DESC_BASE<"jic", jmpoffset16,
 488                                            GPR32Opnd, II_JIALC> {
 489   bit isBarrier = 1;
 490   bit isTerminator = 1;
 491   list<Register> Defs = [AT];
 492 }
 493
 494 class JR_HB_R6_DESC : JR_HB_DESC_BASE<"jr.hb", GPR32Opnd> {
 495   bit isBranch = 1;
 496   bit isIndirectBranch = 1;
 497   bit hasDelaySlot = 1;
 498   bit isTerminator=1;
 499   bit isBarrier=1;
 500   bit isCTI = 1;
 501   InstrItinClass Itinerary = II_JR_HB;
 502 }
 503
 504 class BITSWAP_DESC_BASE<string instr_asm, RegisterOperand GPROpnd,
 505                         InstrItinClass itin>
 506     : MipsR6Arch<instr_asm> {
 507   dag OutOperandList = (outs GPROpnd:$rd);
 508   dag InOperandList = (ins GPROpnd:$rt);
 509   string AsmString = !strconcat(instr_asm, "\t$rd, $rt");
 510   list<dag> Pattern = [];
 511   InstrItinClass Itinerary = itin;
 512 }
 513
 514 class BITSWAP_DESC : BITSWAP_DESC_BASE<"bitswap", GPR32Opnd, II_BITSWAP>;
 515
 516 class DIVMOD_DESC_BASE<string instr_asm, RegisterOperand GPROpnd,
 517                        InstrItinClass itin,
 518                        SDPatternOperator Op=null_frag>
 519     : MipsR6Arch<instr_asm> {
 520   dag OutOperandList = (outs GPROpnd:$rd);
 521   dag InOperandList = (ins GPROpnd:$rs, GPROpnd:$rt);
 522   string AsmString = !strconcat(instr_asm, "\t$rd, $rs, $rt");
 523   list<dag> Pattern = [(set GPROpnd:$rd, (Op GPROpnd:$rs, GPROpnd:$rt))];
 524   InstrItinClass Itinerary = itin;
 525   // This instruction doesn't trap division by zero itself. We must insert
 526   // teq instructions as well.
 527   bit usesCustomInserter = 1;
 528 }
 529
 530 class DVPEVP_DESC_BASE<string instr_asm, InstrItinClass Itin>
 531     : MipsR6Arch<instr_asm> {
 532   dag OutOperandList = (outs GPR32Opnd:$rt);
 533   dag InOperandList = (ins);
 534   string AsmString = !strconcat(instr_asm, "\t$rt");
 535   list<dag> Pattern = [];
 536   InstrItinClass Itinerary = Itin;
 537   bit hasUnModeledSideEffects = 1;
 538 }
 539
 540 class DVP_DESC : DVPEVP_DESC_BASE<"dvp", II_DVP>;
 541 class EVP_DESC : DVPEVP_DESC_BASE<"evp", II_EVP>;
 542
 543 class DIV_DESC  : DIVMOD_DESC_BASE<"div", GPR32Opnd, II_DIV, sdiv>;
 544 class DIVU_DESC : DIVMOD_DESC_BASE<"divu", GPR32Opnd, II_DIVU, udiv>;
 545 class MOD_DESC  : DIVMOD_DESC_BASE<"mod", GPR32Opnd, II_MOD, srem>;
 546 class MODU_DESC : DIVMOD_DESC_BASE<"modu", GPR32Opnd, II_MODU, urem>;
 547
 548 class BEQZALC_DESC : CMP_CBR_RT_Z_DESC_BASE<"beqzalc", brtarget, GPR32Opnd> {
 549   list<Register> Defs = [RA];
 550 }
 551
 552 class BGEZALC_DESC : CMP_CBR_RT_Z_DESC_BASE<"bgezalc", brtarget, GPR32Opnd> {
 553   list<Register> Defs = [RA];
 554 }
 555
 556 class BGTZALC_DESC : CMP_CBR_RT_Z_DESC_BASE<"bgtzalc", brtarget, GPR32Opnd> {
 557   list<Register> Defs = [RA];
 558 }
 559
 560 class BLEZALC_DESC : CMP_CBR_RT_Z_DESC_BASE<"blezalc", brtarget, GPR32Opnd> {
 561   list<Register> Defs = [RA];
 562 }
 563
 564 class BLTZALC_DESC : CMP_CBR_RT_Z_DESC_BASE<"bltzalc", brtarget, GPR32Opnd> {
 565   list<Register> Defs = [RA];
 566 }
 567
 568 class BNEZALC_DESC : CMP_CBR_RT_Z_DESC_BASE<"bnezalc", brtarget, GPR32Opnd> {
 569   list<Register> Defs = [RA];
 570 }
 571
 572 class MUL_R6_DESC_BASE<string instr_asm, RegisterOperand GPROpnd,
 573                        InstrItinClass itin,
 574                        SDPatternOperator Op=null_frag> : MipsR6Arch<instr_asm> {
 575   dag OutOperandList = (outs GPROpnd:$rd);
 576   dag InOperandList = (ins GPROpnd:$rs, GPROpnd:$rt);
 577   string AsmString = !strconcat(instr_asm, "\t$rd, $rs, $rt");
 578   list<dag> Pattern = [(set GPROpnd:$rd, (Op GPROpnd:$rs, GPROpnd:$rt))];
 579   InstrItinClass Itinerary = itin;
 580 }
 581
 582 class MUH_DESC    : MUL_R6_DESC_BASE<"muh", GPR32Opnd, II_MUH, mulhs>;
 583 class MUHU_DESC   : MUL_R6_DESC_BASE<"muhu", GPR32Opnd, II_MUHU, mulhu>;
 584 class MUL_R6_DESC : MUL_R6_DESC_BASE<"mul", GPR32Opnd, II_MUL, mul>;
 585 class MULU_DESC   : MUL_R6_DESC_BASE<"mulu", GPR32Opnd, II_MULU>;
 586
 587 class COP1_SEL_DESC_BASE<string instr_asm, RegisterOperand FGROpnd,
 588                          InstrItinClass itin> {
 589   dag OutOperandList = (outs FGROpnd:$fd);
 590   dag InOperandList = (ins FGRCCOpnd:$fd_in, FGROpnd:$fs, FGROpnd:$ft);
 591   string AsmString = !strconcat(instr_asm, "\t$fd, $fs, $ft");
 592   list<dag> Pattern = [(set FGROpnd:$fd, (select FGRCCOpnd:$fd_in,
 593                                                  FGROpnd:$ft,
 594                                                  FGROpnd:$fs))];
 595   string Constraints = "$fd_in = $fd";
 596   InstrItinClass Itinerary = itin;
 597 }
 598
 599 class COP1_SEL_D_DESC_BASE<string instr_asm, RegisterOperand FGROpnd,
 600                            InstrItinClass itin> {
 601   dag OutOperandList = (outs FGROpnd:$fd);
 602   dag InOperandList = (ins FGROpnd:$fd_in, FGROpnd:$fs, FGROpnd:$ft);
 603   string AsmString = !strconcat(instr_asm, "\t$fd, $fs, $ft");
 604   list<dag> Pattern = [(set FGROpnd:$fd, (MipsFSelect FGROpnd:$fd_in,
 605                                                       FGROpnd:$ft,
 606                                                       FGROpnd:$fs))];
 607   string Constraints = "$fd_in = $fd";
 608   InstrItinClass Itinerary = itin;
 609 }
 610
 611 class SEL_D_DESC : COP1_SEL_D_DESC_BASE<"sel.d", FGR64Opnd, II_SEL_D>,
 612                    MipsR6Arch<"sel.d">;
 613 class SEL_S_DESC : COP1_SEL_DESC_BASE<"sel.s", FGR32Opnd, II_SEL_S>,
 614                    MipsR6Arch<"sel.s">;
 615
 616 class SELEQNE_Z_DESC_BASE<string instr_asm, RegisterOperand GPROpnd>
 617     : MipsR6Arch<instr_asm> {
 618   dag OutOperandList = (outs GPROpnd:$rd);
 619   dag InOperandList = (ins GPROpnd:$rs, GPROpnd:$rt);
 620   string AsmString = !strconcat(instr_asm, "\t$rd, $rs, $rt");
 621   list<dag> Pattern = [];
 622   InstrItinClass Itinerary = II_SELCCZ;
 623 }
 624
 625 class SELEQZ_DESC : SELEQNE_Z_DESC_BASE<"seleqz", GPR32Opnd>;
 626 class SELNEZ_DESC : SELEQNE_Z_DESC_BASE<"selnez", GPR32Opnd>;
 627
 628 class COP1_4R_DESC_BASE<string instr_asm, RegisterOperand FGROpnd,
 629                         InstrItinClass itin = NoItinerary> {
 630   dag OutOperandList = (outs FGROpnd:$fd);
 631   dag InOperandList = (ins FGROpnd:$fd_in, FGROpnd:$fs, FGROpnd:$ft);
 632   string AsmString = !strconcat(instr_asm, "\t$fd, $fs, $ft");
 633   list<dag> Pattern = [];
 634   string Constraints = "$fd_in = $fd";
 635   InstrItinClass Itinerary = itin;
 636 }
 637
 638 class MADDF_S_DESC  : COP1_4R_DESC_BASE<"maddf.s", FGR32Opnd, II_MADDF_S>;
 639 class MADDF_D_DESC  : COP1_4R_DESC_BASE<"maddf.d", FGR64Opnd, II_MADDF_D>;
 640 class MSUBF_S_DESC  : COP1_4R_DESC_BASE<"msubf.s", FGR32Opnd, II_MSUBF_S>;
 641 class MSUBF_D_DESC  : COP1_4R_DESC_BASE<"msubf.d", FGR64Opnd, II_MSUBF_D>;
 642
 643 class MAX_MIN_DESC_BASE<string instr_asm, RegisterOperand FGROpnd,
 644                         InstrItinClass itin> {
 645   dag OutOperandList = (outs FGROpnd:$fd);
 646   dag InOperandList = (ins FGROpnd:$fs, FGROpnd:$ft);
 647   string AsmString = !strconcat(instr_asm, "\t$fd, $fs, $ft");
 648   list<dag> Pattern = [];
 649   InstrItinClass Itinerary = itin;
 650 }
 651
 652 class MAX_S_DESC : MAX_MIN_DESC_BASE<"max.s", FGR32Opnd, II_MAX_S>;
 653 class MAX_D_DESC : MAX_MIN_DESC_BASE<"max.d", FGR64Opnd, II_MAX_D>;
 654 class MIN_S_DESC : MAX_MIN_DESC_BASE<"min.s", FGR32Opnd, II_MIN_S>;
 655 class MIN_D_DESC : MAX_MIN_DESC_BASE<"min.d", FGR64Opnd, II_MIN_D>;
 656
 657 class MAXA_S_DESC : MAX_MIN_DESC_BASE<"maxa.s", FGR32Opnd, II_MAX_S>;
 658 class MAXA_D_DESC : MAX_MIN_DESC_BASE<"maxa.d", FGR64Opnd, II_MAX_D>;
 659 class MINA_S_DESC : MAX_MIN_DESC_BASE<"mina.s", FGR32Opnd, II_MIN_D>;
 660 class MINA_D_DESC : MAX_MIN_DESC_BASE<"mina.d", FGR64Opnd, II_MIN_S>;
 661
 662 class SELEQNEZ_DESC_BASE<string instr_asm, RegisterOperand FGROpnd,
 663                          InstrItinClass itin> {
 664   dag OutOperandList = (outs FGROpnd:$fd);
 665   dag InOperandList = (ins FGROpnd:$fs, FGROpnd:$ft);
 666   string AsmString = !strconcat(instr_asm, "\t$fd, $fs, $ft");
 667   list<dag> Pattern = [];
 668   InstrItinClass Itinerary = itin;
 669 }
 670
 671 class SELEQZ_S_DESC : SELEQNEZ_DESC_BASE<"seleqz.s", FGR32Opnd, II_SELCCZ_S>,
 672                       MipsR6Arch<"seleqz.s">;
 673 class SELEQZ_D_DESC : SELEQNEZ_DESC_BASE<"seleqz.d", FGR64Opnd, II_SELCCZ_D>,
 674                       MipsR6Arch<"seleqz.d">;
 675 class SELNEZ_S_DESC : SELEQNEZ_DESC_BASE<"selnez.s", FGR32Opnd, II_SELCCZ_S>,
 676                       MipsR6Arch<"selnez.s">;
 677 class SELNEZ_D_DESC : SELEQNEZ_DESC_BASE<"selnez.d", FGR64Opnd, II_SELCCZ_D>,
 678                       MipsR6Arch<"selnez.d">;
 679
 680 class CLASS_RINT_DESC_BASE<string instr_asm, RegisterOperand FGROpnd,
 681                            InstrItinClass itin> {
 682   dag OutOperandList = (outs FGROpnd:$fd);
 683   dag InOperandList = (ins FGROpnd:$fs);
 684   string AsmString = !strconcat(instr_asm, "\t$fd, $fs");
 685   list<dag> Pattern = [];
 686   InstrItinClass Itinerary = itin;
 687 }
 688
 689 class RINT_S_DESC : CLASS_RINT_DESC_BASE<"rint.s", FGR32Opnd, II_RINT_S>;
 690 class RINT_D_DESC : CLASS_RINT_DESC_BASE<"rint.d", FGR64Opnd, II_RINT_D>;
 691 class CLASS_S_DESC : CLASS_RINT_DESC_BASE<"class.s", FGR32Opnd, II_CLASS_S>;
 692 class CLASS_D_DESC : CLASS_RINT_DESC_BASE<"class.d", FGR64Opnd, II_CLASS_D>;
 693
 694 class CACHE_HINT_DESC<string instr_asm, Operand MemOpnd,
 695                       RegisterOperand GPROpnd, InstrItinClass itin>
 696                      : MipsR6Arch<instr_asm> {
 697   dag OutOperandList = (outs);
 698   dag InOperandList = (ins MemOpnd:$addr, uimm5:$hint);
 699   string AsmString = !strconcat(instr_asm, "\t$hint, $addr");
 700   list<dag> Pattern = [];
 701   string DecoderMethod = "DecodeCacheeOp_CacheOpR6";
 702   InstrItinClass Itinerary = itin;
 703 }
 704
 705 class CACHE_DESC : CACHE_HINT_DESC<"cache", mem_simm9, GPR32Opnd, II_CACHE>;
 706 class PREF_DESC : CACHE_HINT_DESC<"pref", mem_simm9, GPR32Opnd, II_PREF>;
 707
 708 class COP2LD_DESC_BASE<string instr_asm, RegisterOperand COPOpnd,
 709                        InstrItinClass itin> {
 710   dag OutOperandList = (outs COPOpnd:$rt);
 711   dag InOperandList = (ins mem_simm11:$addr);
 712   string AsmString = !strconcat(instr_asm, "\t$rt, $addr");
 713   list<dag> Pattern = [];
 714   bit mayLoad = 1;
 715   string DecoderMethod = "DecodeFMemCop2R6";
 716   InstrItinClass Itinerary = itin;
 717 }
 718
 719 class LDC2_R6_DESC : COP2LD_DESC_BASE<"ldc2", COP2Opnd, II_LDC2>;
 720 class LWC2_R6_DESC : COP2LD_DESC_BASE<"lwc2", COP2Opnd, II_LWC2>;
 721
 722 class COP2ST_DESC_BASE<string instr_asm, RegisterOperand COPOpnd,
 723                        InstrItinClass itin> {
 724   dag OutOperandList = (outs);
 725   dag InOperandList = (ins COPOpnd:$rt, mem_simm11:$addr);
 726   string AsmString = !strconcat(instr_asm, "\t$rt, $addr");
 727   list<dag> Pattern = [];
 728   bit mayStore = 1;
 729   string DecoderMethod = "DecodeFMemCop2R6";
 730   InstrItinClass Itinerary = itin;
 731 }
 732
 733 class SDC2_R6_DESC : COP2ST_DESC_BASE<"sdc2", COP2Opnd, II_SDC2>;
 734 class SWC2_R6_DESC : COP2ST_DESC_BASE<"swc2", COP2Opnd, II_SWC2>;
 735
 736 class LSA_R6_DESC_BASE<string instr_asm, RegisterOperand GPROpnd,
 737                        Operand ImmOpnd, InstrItinClass itin>
 738       : MipsR6Arch<instr_asm> {
 739   dag OutOperandList = (outs GPROpnd:$rd);
 740   dag InOperandList = (ins GPROpnd:$rs, GPROpnd:$rt, ImmOpnd:$imm2);
 741   string AsmString = !strconcat(instr_asm, "\t$rd, $rs, $rt, $imm2");
 742   list<dag> Pattern = [];
 743   InstrItinClass Itinerary = itin;
 744 }
 745
 746 class LSA_R6_DESC : LSA_R6_DESC_BASE<"lsa", GPR32Opnd, uimm2_plus1, II_LSA>;
 747
 748 class LL_R6_DESC_BASE<string instr_asm, RegisterOperand GPROpnd,
 749                       Operand MemOpnd, InstrItinClass itin>
 750       : MipsR6Arch<instr_asm> {
 751   dag OutOperandList = (outs GPROpnd:$rt);
 752   dag InOperandList = (ins MemOpnd:$addr);
 753   string AsmString = !strconcat(instr_asm, "\t$rt, $addr");
 754   list<dag> Pattern = [];
 755   bit mayLoad = 1;
 756   InstrItinClass Itinerary = itin;
 757 }
 758
 759 class LL_R6_DESC : LL_R6_DESC_BASE<"ll", GPR32Opnd, mem_simm9, II_LL>;
 760
 761 class SC_R6_DESC_BASE<string instr_asm, RegisterOperand GPROpnd,
 762                       InstrItinClass itin> {
 763   dag OutOperandList = (outs GPROpnd:$dst);
 764   dag InOperandList = (ins GPROpnd:$rt, mem_simm9:$addr);
 765   string AsmString = !strconcat(instr_asm, "\t$rt, $addr");
 766   list<dag> Pattern = [];
 767   bit mayStore = 1;
 768   string Constraints = "$rt = $dst";
 769   InstrItinClass Itinerary = itin;
 770 }
 771
 772 class SC_R6_DESC : SC_R6_DESC_BASE<"sc", GPR32Opnd, II_SC>;
 773
 774 class CLO_CLZ_R6_DESC_BASE<string instr_asm, RegisterOperand GPROpnd,
 775                            InstrItinClass itin>
 776     : MipsR6Arch<instr_asm> {
 777   dag OutOperandList = (outs GPROpnd:$rd);
 778   dag InOperandList = (ins GPROpnd:$rs);
 779   string AsmString = !strconcat(instr_asm, "\t$rd, $rs");
 780   InstrItinClass Itinerary = itin;
 781 }
 782
 783 class CLO_R6_DESC_BASE<string instr_asm, RegisterOperand GPROpnd,
 784                        InstrItinClass itin> :
 785     CLO_CLZ_R6_DESC_BASE<instr_asm, GPROpnd, itin> {
 786   list<dag> Pattern = [(set GPROpnd:$rd, (ctlz (not GPROpnd:$rs)))];
 787 }
 788
 789 class CLZ_R6_DESC_BASE<string instr_asm, RegisterOperand GPROpnd,
 790                        InstrItinClass itin> :
 791     CLO_CLZ_R6_DESC_BASE<instr_asm, GPROpnd, itin> {
 792   list<dag> Pattern = [(set GPROpnd:$rd, (ctlz GPROpnd:$rs))];
 793 }
 794
 795 class CLO_R6_DESC : CLO_R6_DESC_BASE<"clo", GPR32Opnd, II_CLO>;
 796 class CLZ_R6_DESC : CLZ_R6_DESC_BASE<"clz", GPR32Opnd, II_CLZ>;
 797
 798 class SDBBP_R6_DESC {
 799   dag OutOperandList = (outs);
 800   dag InOperandList = (ins uimm20:$code_);
 801   string AsmString = "sdbbp\t$code_";
 802   list<dag> Pattern = [];
 803   bit isCTI = 1;
 804   InstrItinClass Itinerary = II_SDBBP;
 805 }
 806
 807 //===----------------------------------------------------------------------===//
 808 //
 809 // Instruction Definitions
 810 //
 811 //===----------------------------------------------------------------------===//
 812
 813 def ADDIUPC : R6MMR6Rel, ADDIUPC_ENC, ADDIUPC_DESC, ISA_MIPS32R6;
 814 def ALIGN : R6MMR6Rel, ALIGN_ENC, ALIGN_DESC, ISA_MIPS32R6;
 815 def ALUIPC : R6MMR6Rel, ALUIPC_ENC, ALUIPC_DESC, ISA_MIPS32R6;
 816 def AUI : R6MMR6Rel, AUI_ENC, AUI_DESC, ISA_MIPS32R6;
 817 def AUIPC : R6MMR6Rel, AUIPC_ENC, AUIPC_DESC, ISA_MIPS32R6;
 818 def BAL : BAL_ENC, BAL_DESC, ISA_MIPS32R6;
 819 def BALC : R6MMR6Rel, BALC_ENC, BALC_DESC, ISA_MIPS32R6;
 820 let AdditionalPredicates = [NotInMicroMips] in {
 821   def BC1EQZ : BC1EQZ_ENC, BC1EQZ_DESC, ISA_MIPS32R6, HARDFLOAT;
 822   def BC1NEZ : BC1NEZ_ENC, BC1NEZ_DESC, ISA_MIPS32R6, HARDFLOAT;
 823   def BC2EQZ : BC2EQZ_ENC, BC2EQZ_DESC, ISA_MIPS32R6;
 824   def BC2NEZ : BC2NEZ_ENC, BC2NEZ_DESC, ISA_MIPS32R6;
 825   def BC : R6MMR6Rel, BC_ENC, BC_DESC, ISA_MIPS32R6;
 826   def BEQC : R6MMR6Rel, BEQC_ENC, BEQC_DESC, ISA_MIPS32R6;
 827   def BEQZALC : R6MMR6Rel, BEQZALC_ENC, BEQZALC_DESC, ISA_MIPS32R6;
 828   def BEQZC : R6MMR6Rel, BEQZC_ENC, BEQZC_DESC, ISA_MIPS32R6;
 829   def BGEC : R6MMR6Rel, BGEC_ENC, BGEC_DESC, ISA_MIPS32R6;
 830   def BGEUC : R6MMR6Rel, BGEUC_ENC, BGEUC_DESC, ISA_MIPS32R6;
 831   def BGEZALC : R6MMR6Rel, BGEZALC_ENC, BGEZALC_DESC, ISA_MIPS32R6;
 832   def BGEZC : R6MMR6Rel, BGEZC_ENC, BGEZC_DESC, ISA_MIPS32R6;
 833   def BGTZALC : R6MMR6Rel, BGTZALC_ENC, BGTZALC_DESC, ISA_MIPS32R6;
 834   def BGTZC : R6MMR6Rel, BGTZC_ENC, BGTZC_DESC, ISA_MIPS32R6;
 835 }
 836 def BITSWAP : R6MMR6Rel, BITSWAP_ENC, BITSWAP_DESC, ISA_MIPS32R6;
 837 let AdditionalPredicates = [NotInMicroMips] in {
 838   def BLEZALC : R6MMR6Rel, BLEZALC_ENC, BLEZALC_DESC, ISA_MIPS32R6;
 839   def BLEZC : R6MMR6Rel, BLEZC_ENC, BLEZC_DESC, ISA_MIPS32R6;
 840   def BLTC : R6MMR6Rel, BLTC_ENC, BLTC_DESC, ISA_MIPS32R6;
 841   def BLTUC : R6MMR6Rel, BLTUC_ENC, BLTUC_DESC, ISA_MIPS32R6;
 842   def BLTZALC : R6MMR6Rel, BLTZALC_ENC, BLTZALC_DESC, ISA_MIPS32R6;
 843   def BLTZC : R6MMR6Rel, BLTZC_ENC, BLTZC_DESC, ISA_MIPS32R6;
 844   def BNEC : R6MMR6Rel, BNEC_ENC, BNEC_DESC, ISA_MIPS32R6;
 845   def BNEZALC : R6MMR6Rel, BNEZALC_ENC, BNEZALC_DESC, ISA_MIPS32R6;
 846   def BNEZC : R6MMR6Rel, BNEZC_ENC, BNEZC_DESC, ISA_MIPS32R6;
 847   def BNVC : R6MMR6Rel, BNVC_ENC, BNVC_DESC, ISA_MIPS32R6;
 848   def BOVC : R6MMR6Rel, BOVC_ENC, BOVC_DESC, ISA_MIPS32R6;
 849 }
 850 def CACHE_R6 : R6MMR6Rel, CACHE_ENC, CACHE_DESC, ISA_MIPS32R6;
 851 let AdditionalPredicates = [NotInMicroMips] in {
 852   def CLASS_D : CLASS_D_ENC, CLASS_D_DESC, ISA_MIPS32R6, HARDFLOAT;
 853   def CLASS_S : CLASS_S_ENC, CLASS_S_DESC, ISA_MIPS32R6, HARDFLOAT;
 854 }
 855 def CLO_R6 : R6MMR6Rel, CLO_R6_ENC, CLO_R6_DESC, ISA_MIPS32R6;
 856 def CLZ_R6 : R6MMR6Rel, CLZ_R6_ENC, CLZ_R6_DESC, ISA_MIPS32R6;
 857 defm S : CMP_CC_M<FIELD_CMP_FORMAT_S, "s", FGR32Opnd, II_CMP_CC_S>;
 858 defm D : CMP_CC_M<FIELD_CMP_FORMAT_D, "d", FGR64Opnd, II_CMP_CC_D>;
 859 let AdditionalPredicates = [NotInMicroMips] in {
 860   def DIV : R6MMR6Rel, DIV_ENC, DIV_DESC, ISA_MIPS32R6;
 861   def DIVU : R6MMR6Rel, DIVU_ENC, DIVU_DESC, ISA_MIPS32R6;
 862 }
 863
 864 def DVP : R6MMR6Rel, DVP_ENC, DVP_DESC, ISA_MIPS32R6;
 865 def EVP : R6MMR6Rel, EVP_ENC, EVP_DESC, ISA_MIPS32R6;
 866
 867 def JIALC : R6MMR6Rel, JIALC_ENC, JIALC_DESC, ISA_MIPS32R6;
 868 def JIC : R6MMR6Rel, JIC_ENC, JIC_DESC, ISA_MIPS32R6;
 869 def JR_HB_R6 : JR_HB_R6_ENC, JR_HB_R6_DESC, ISA_MIPS32R6;
 870 let AdditionalPredicates = [NotInMicroMips] in {
 871   def LDC2_R6 : LDC2_R6_ENC, LDC2_R6_DESC, ISA_MIPS32R6;
 872   def LL_R6 : LL_R6_ENC, LL_R6_DESC, PTR_32, ISA_MIPS32R6;
 873 }
 874 def LSA_R6 : R6MMR6Rel, LSA_R6_ENC, LSA_R6_DESC, ISA_MIPS32R6;
 875 let AdditionalPredicates = [NotInMicroMips] in {
 876   def LWC2_R6 : LWC2_R6_ENC, LWC2_R6_DESC, ISA_MIPS32R6;
 877 }
 878 def LWPC : R6MMR6Rel, LWPC_ENC, LWPC_DESC, ISA_MIPS32R6;
 879 let AdditionalPredicates = [NotInMicroMips] in {
 880   def LWUPC : R6MMR6Rel, LWUPC_ENC, LWUPC_DESC, ISA_MIPS32R6;
 881   def MADDF_S : MADDF_S_ENC, MADDF_S_DESC, ISA_MIPS32R6, HARDFLOAT;
 882   def MADDF_D : MADDF_D_ENC, MADDF_D_DESC, ISA_MIPS32R6, HARDFLOAT;
 883   def MAXA_D : MAXA_D_ENC, MAXA_D_DESC, ISA_MIPS32R6, HARDFLOAT;
 884   def MAXA_S : MAXA_S_ENC, MAXA_S_DESC, ISA_MIPS32R6, HARDFLOAT;
 885   def MAX_D : MAX_D_ENC, MAX_D_DESC, ISA_MIPS32R6, HARDFLOAT;
 886   def MAX_S : MAX_S_ENC, MAX_S_DESC, ISA_MIPS32R6, HARDFLOAT;
 887   def MINA_D : MINA_D_ENC, MINA_D_DESC, ISA_MIPS32R6, HARDFLOAT;
 888   def MINA_S : MINA_S_ENC, MINA_S_DESC, ISA_MIPS32R6, HARDFLOAT;
 889   def MIN_D : MIN_D_ENC, MIN_D_DESC, ISA_MIPS32R6, HARDFLOAT;
 890   def MIN_S : MIN_S_ENC, MIN_S_DESC, ISA_MIPS32R6, HARDFLOAT;
 891
 892   def MOD : R6MMR6Rel, MOD_ENC, MOD_DESC, ISA_MIPS32R6;
 893   def MODU : R6MMR6Rel, MODU_ENC, MODU_DESC, ISA_MIPS32R6;
 894
 895   def MSUBF_S : MSUBF_S_ENC, MSUBF_S_DESC, ISA_MIPS32R6, HARDFLOAT;
 896   def MSUBF_D : MSUBF_D_ENC, MSUBF_D_DESC, ISA_MIPS32R6, HARDFLOAT;
 897
 898   def MUH    : R6MMR6Rel, MUH_ENC, MUH_DESC, ISA_MIPS32R6;
 899   def MUHU   : R6MMR6Rel, MUHU_ENC, MUHU_DESC, ISA_MIPS32R6;
 900   def MUL_R6 : R6MMR6Rel, MUL_R6_ENC, MUL_R6_DESC, ISA_MIPS32R6;
 901   def MULU   : R6MMR6Rel, MULU_ENC, MULU_DESC, ISA_MIPS32R6;
 902 }
 903 def NAL; // BAL with rd=0
 904 def PREF_R6 : R6MMR6Rel, PREF_ENC, PREF_DESC, ISA_MIPS32R6;
 905 let AdditionalPredicates = [NotInMicroMips] in {
 906   def RINT_D : RINT_D_ENC, RINT_D_DESC, ISA_MIPS32R6, HARDFLOAT;
 907   def RINT_S : RINT_S_ENC, RINT_S_DESC, ISA_MIPS32R6, HARDFLOAT;
 908   def SC_R6 : SC_R6_ENC, SC_R6_DESC, PTR_32, ISA_MIPS32R6;
 909   def SDBBP_R6 : SDBBP_R6_ENC, SDBBP_R6_DESC, ISA_MIPS32R6;
 910   def SELEQZ : R6MMR6Rel, SELEQZ_ENC, SELEQZ_DESC, ISA_MIPS32R6, GPR_32;
 911   def SELNEZ : R6MMR6Rel, SELNEZ_ENC, SELNEZ_DESC, ISA_MIPS32R6, GPR_32;
 912   def SELEQZ_D : R6MMR6Rel, SELEQZ_D_ENC, SELEQZ_D_DESC, ISA_MIPS32R6,
 913                  HARDFLOAT;
 914   def SELEQZ_S : R6MMR6Rel, SELEQZ_S_ENC, SELEQZ_S_DESC, ISA_MIPS32R6,
 915                  HARDFLOAT;
 916   def SELNEZ_D : R6MMR6Rel, SELNEZ_D_ENC, SELNEZ_D_DESC, ISA_MIPS32R6,
 917                  HARDFLOAT;
 918   def SELNEZ_S : R6MMR6Rel, SELNEZ_S_ENC, SELNEZ_S_DESC, ISA_MIPS32R6,
 919                  HARDFLOAT;
 920   def SEL_D : R6MMR6Rel, SEL_D_ENC, SEL_D_DESC, ISA_MIPS32R6, HARDFLOAT;
 921   def SEL_S : R6MMR6Rel, SEL_S_ENC, SEL_S_DESC, ISA_MIPS32R6, HARDFLOAT;
 922   def SDC2_R6 : SDC2_R6_ENC, SDC2_R6_DESC, ISA_MIPS32R6;
 923   def SWC2_R6 : SWC2_R6_ENC, SWC2_R6_DESC, ISA_MIPS32R6;
 924 }
 925
 926 //===----------------------------------------------------------------------===//
 927 //
 928 // Instruction Aliases
 929 //
 930 //===----------------------------------------------------------------------===//
 931
 932 def : MipsInstAlias<"dvp", (DVP ZERO), 0>, ISA_MIPS32R6;
 933 def : MipsInstAlias<"evp", (EVP ZERO), 0>, ISA_MIPS32R6;
 934
 935 let AdditionalPredicates = [NotInMicroMips] in {
 936 def : MipsInstAlias<"sdbbp", (SDBBP_R6 0)>, ISA_MIPS32R6;
 937 def : MipsInstAlias<"jr $rs", (JALR ZERO, GPR32Opnd:$rs), 1>, ISA_MIPS32R6, GPR_32;
 938 }
 939
 940 def : MipsInstAlias<"jrc $rs", (JIC GPR32Opnd:$rs, 0), 1>, ISA_MIPS32R6, GPR_32;
 941
 942 let AdditionalPredicates = [NotInMicroMips] in {
 943 def : MipsInstAlias<"jalrc $rs", (JIALC GPR32Opnd:$rs, 0), 1>, ISA_MIPS32R6, GPR_32;
 944 }
 945
 946 def : MipsInstAlias<"div $rs, $rt", (DIV GPR32Opnd:$rs, GPR32Opnd:$rs,
 947                                          GPR32Opnd:$rt)>, ISA_MIPS32R6;
 948 def : MipsInstAlias<"divu $rs, $rt", (DIVU GPR32Opnd:$rs, GPR32Opnd:$rs,
 949                                            GPR32Opnd:$rt)>, ISA_MIPS32R6;
 950
 951 def : MipsInstAlias<"lapc $rd, $imm",
 952                     (ADDIUPC GPR32Opnd:$rd, simm19_lsl2:$imm)>, ISA_MIPS32R6;
 953
 954 //===----------------------------------------------------------------------===//
 955 //
 956 // Patterns and Pseudo Instructions
 957 //
 958 //===----------------------------------------------------------------------===//
 959
 960 // comparisons supported via another comparison
 961 multiclass Cmp_Pats<ValueType VT, Instruction NOROp, Register ZEROReg> {
 962 def : MipsPat<(setone VT:$lhs, VT:$rhs),
 963       (NOROp (!cast<Instruction>("CMP_UEQ_"#NAME) VT:$lhs, VT:$rhs), ZEROReg)>;
 964 def : MipsPat<(seto VT:$lhs, VT:$rhs),
 965       (NOROp (!cast<Instruction>("CMP_UN_"#NAME) VT:$lhs, VT:$rhs), ZEROReg)>;
 966 def : MipsPat<(setune VT:$lhs, VT:$rhs),
 967       (NOROp (!cast<Instruction>("CMP_EQ_"#NAME) VT:$lhs, VT:$rhs), ZEROReg)>;
 968 def : MipsPat<(seteq VT:$lhs, VT:$rhs),
 969       (!cast<Instruction>("CMP_EQ_"#NAME) VT:$lhs, VT:$rhs)>;
 970 def : MipsPat<(setgt VT:$lhs, VT:$rhs),
 971       (!cast<Instruction>("CMP_LE_"#NAME) VT:$rhs, VT:$lhs)>;
 972 def : MipsPat<(setge VT:$lhs, VT:$rhs),
 973       (!cast<Instruction>("CMP_LT_"#NAME) VT:$rhs, VT:$lhs)>;
 974 def : MipsPat<(setlt VT:$lhs, VT:$rhs),
 975       (!cast<Instruction>("CMP_LT_"#NAME) VT:$lhs, VT:$rhs)>;
 976 def : MipsPat<(setle VT:$lhs, VT:$rhs),
 977       (!cast<Instruction>("CMP_LE_"#NAME) VT:$lhs, VT:$rhs)>;
 978 def : MipsPat<(setne VT:$lhs, VT:$rhs),
 979       (NOROp (!cast<Instruction>("CMP_EQ_"#NAME) VT:$lhs, VT:$rhs), ZEROReg)>;
 980 }
 981
 982 let AdditionalPredicates = [NotInMicroMips] in {
 983   defm S : Cmp_Pats<f32, NOR, ZERO>, ISA_MIPS32R6;
 984   defm D : Cmp_Pats<f64, NOR, ZERO>, ISA_MIPS32R6;
 985 }
 986
 987 // i32 selects
 988 multiclass SelectInt_Pats<ValueType RC, Instruction OROp, Instruction XORiOp,
 989                           Instruction SLTiOp, Instruction SLTiuOp,
 990                           Instruction SELEQZOp, Instruction SELNEZOp,
 991                           SDPatternOperator imm_type, ValueType Opg> {
 992 // reg, immz
 993 def : MipsPat<(select (Opg (seteq RC:$cond, immz)), RC:$t, RC:$f),
 994               (OROp (SELEQZOp RC:$t, RC:$cond), (SELNEZOp RC:$f, RC:$cond))>;
 995 def : MipsPat<(select (Opg (setne RC:$cond, immz)), RC:$t, RC:$f),
 996               (OROp (SELNEZOp RC:$t, RC:$cond), (SELEQZOp RC:$f, RC:$cond))>;
 997
 998 // reg, immZExt16[_64]
 999 def : MipsPat<(select (Opg (seteq RC:$cond, imm_type:$imm)), RC:$t, RC:$f),
1000               (OROp (SELEQZOp RC:$t, (XORiOp RC:$cond, imm_type:$imm)),
1001                     (SELNEZOp RC:$f, (XORiOp RC:$cond, imm_type:$imm)))>;
1002 def : MipsPat<(select (Opg (setne RC:$cond, imm_type:$imm)), RC:$t, RC:$f),
1003               (OROp (SELNEZOp RC:$t, (XORiOp RC:$cond, imm_type:$imm)),
1004                     (SELEQZOp RC:$f, (XORiOp RC:$cond, imm_type:$imm)))>;
1005
1006 // reg, immSExt16Plus1
1007 def : MipsPat<(select (Opg (setgt RC:$cond, immSExt16Plus1:$imm)), RC:$t, RC:$f),
1008               (OROp (SELEQZOp RC:$t, (SLTiOp RC:$cond, (Plus1 imm:$imm))),
1009                     (SELNEZOp RC:$f, (SLTiOp RC:$cond, (Plus1 imm:$imm))))>;
1010 def : MipsPat<(select (Opg (setugt RC:$cond, immSExt16Plus1:$imm)), RC:$t, RC:$f),
1011               (OROp (SELEQZOp RC:$t, (SLTiuOp RC:$cond, (Plus1 imm:$imm))),
1012                     (SELNEZOp RC:$f, (SLTiuOp RC:$cond, (Plus1 imm:$imm))))>;
1013
1014 def : MipsPat<(select (Opg (seteq RC:$cond, immz)), RC:$t, immz),
1015               (SELEQZOp RC:$t, RC:$cond)>;
1016 def : MipsPat<(select (Opg (setne RC:$cond, immz)), RC:$t, immz),
1017               (SELNEZOp RC:$t, RC:$cond)>;
1018 def : MipsPat<(select (Opg (seteq RC:$cond, immz)), immz, RC:$f),
1019               (SELNEZOp RC:$f, RC:$cond)>;
1020 def : MipsPat<(select (Opg (setne RC:$cond, immz)), immz, RC:$f),
1021               (SELEQZOp RC:$f, RC:$cond)>;
1022 }
1023
1024 let AdditionalPredicates = [NotInMicroMips] in {
1025 defm : SelectInt_Pats<i32, OR, XORi, SLTi, SLTiu, SELEQZ, SELNEZ,
1026                       immZExt16, i32>, ISA_MIPS32R6;
1027
1028 def : MipsPat<(select i32:$cond, i32:$t, i32:$f),
1029               (OR (SELNEZ i32:$t, i32:$cond),
1030                   (SELEQZ i32:$f, i32:$cond))>,
1031               ISA_MIPS32R6;
1032 def : MipsPat<(select i32:$cond, i32:$t, immz),
1033               (SELNEZ i32:$t, i32:$cond)>,
1034               ISA_MIPS32R6;
1035 def : MipsPat<(select i32:$cond, immz, i32:$f),
1036               (SELEQZ i32:$f, i32:$cond)>,
1037               ISA_MIPS32R6;
1038 }
1039
1040 // Pseudo instructions
1041 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, hasDelaySlot = 1,
1042     hasExtraSrcRegAllocReq = 1, isCTI = 1, Defs = [AT] in {
1043   class TailCallRegR6<Instruction JumpInst, Register RT, RegisterOperand RO> :
1044     PseudoSE<(outs), (ins RO:$rs), [(MipsTailCall RO:$rs)], II_JR>,
1045     PseudoInstExpansion<(JumpInst RT:$rt, RO:$rs)>;
1046 }
1047
1048 class PseudoIndirectBranchBaseR6<Instruction JumpInst, Register RT,
1049                                  RegisterOperand RO> :
1050     MipsPseudo<(outs), (ins RO:$rs), [(brind RO:$rs)],
1051                II_IndirectBranchPseudo>,
1052     PseudoInstExpansion<(JumpInst RT:$rt, RO:$rs)> {
1053   let isTerminator=1;
1054   let isBarrier=1;
1055   let hasDelaySlot = 1;
1056   let isBranch = 1;
1057   let isIndirectBranch = 1;
1058   bit isCTI = 1;
1059 }
1060
1061
1062 let AdditionalPredicates = [NotInMips16Mode, NotInMicroMips,
1063                             NoIndirectJumpGuards] in {
1064   def TAILCALLR6REG : TailCallRegR6<JALR, ZERO, GPR32Opnd>, ISA_MIPS32R6;
1065   def PseudoIndirectBranchR6 : PseudoIndirectBranchBaseR6<JALR, ZERO,
1066                                                           GPR32Opnd>,
1067                                ISA_MIPS32R6;
1068 }
1069
1070 let AdditionalPredicates = [NotInMips16Mode, NotInMicroMips,
1071                             UseIndirectJumpsHazard] in {
1072   def TAILCALLHBR6REG : TailCallReg<JR_HB_R6, GPR32Opnd>, ISA_MIPS32R6;
1073   def PseudoIndrectHazardBranchR6 : PseudoIndirectBranchBase<JR_HB_R6,
1074                                                              GPR32Opnd>,
1075                                     ISA_MIPS32R6;
1076 }
1077