contrib/llvm/lib/Target/Mips/Mips64InstrInfo.td

   1 //===- Mips64InstrInfo.td - Mips64 Instruction Information -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes Mips64 instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Mips Operand, Complex Patterns and Transformations Definitions.
  16 //===----------------------------------------------------------------------===//
  17
  18 // shamt must fit in 6 bits.
  19 def immZExt6 : ImmLeaf<i32, [{return Imm == (Imm & 0x3f);}]>;
  20
  21 // Node immediate fits as 10-bit sign extended on target immediate.
  22 // e.g. seqi, snei
  23 def immSExt10_64 : PatLeaf<(i64 imm),
  24                            [{ return isInt<10>(N->getSExtValue()); }]>;
  25
  26 def immZExt16_64 : PatLeaf<(i64 imm),
  27                            [{ return isUInt<16>(N->getZExtValue()); }]>;
  28
  29 def immZExt5_64 : ImmLeaf<i64, [{ return Imm == (Imm & 0x1f); }]>;
  30
  31 // Transformation function: get log2 of low 32 bits of immediate
  32 def Log2LO : SDNodeXForm<imm, [{
  33   return getImm(N, Log2_64((unsigned) N->getZExtValue()));
  34 }]>;
  35
  36 // Transformation function: get log2 of high 32 bits of immediate
  37 def Log2HI : SDNodeXForm<imm, [{
  38   return getImm(N, Log2_64((unsigned) (N->getZExtValue() >> 32)));
  39 }]>;
  40
  41 // Predicate: True if immediate is a power of 2 and fits 32 bits
  42 def PowerOf2LO : PatLeaf<(imm), [{
  43   if (N->getValueType(0) == MVT::i64) {
  44     uint64_t Imm = N->getZExtValue();
  45     return isPowerOf2_64(Imm) && (Imm & 0xffffffff) == Imm;
  46   }
  47   else
  48     return false;
  49 }]>;
  50
  51 // Predicate: True if immediate is a power of 2 and exceeds 32 bits
  52 def PowerOf2HI : PatLeaf<(imm), [{
  53   if (N->getValueType(0) == MVT::i64) {
  54     uint64_t Imm = N->getZExtValue();
  55     return isPowerOf2_64(Imm) && (Imm & 0xffffffff00000000) == Imm;
  56   }
  57   else
  58     return false;
  59 }]>;
  60
  61 def PowerOf2LO_i32 : PatLeaf<(imm), [{
  62   if (N->getValueType(0) == MVT::i32) {
  63     uint64_t Imm = N->getZExtValue();
  64     return isPowerOf2_32(Imm) && isUInt<32>(Imm);
  65   }
  66   else
  67     return false;
  68 }]>;
  69
  70 def assertzext_lt_i32 : PatFrag<(ops node:$src), (assertzext node:$src), [{
  71   return cast<VTSDNode>(N->getOperand(1))->getVT().bitsLT(MVT::i32);
  72 }]>;
  73
  74 //===----------------------------------------------------------------------===//
  75 // Instructions specific format
  76 //===----------------------------------------------------------------------===//
  77 let usesCustomInserter = 1 in {
  78   def ATOMIC_LOAD_ADD_I64  : Atomic2Ops<atomic_load_add_64, GPR64>;
  79   def ATOMIC_LOAD_SUB_I64  : Atomic2Ops<atomic_load_sub_64, GPR64>;
  80   def ATOMIC_LOAD_AND_I64  : Atomic2Ops<atomic_load_and_64, GPR64>;
  81   def ATOMIC_LOAD_OR_I64   : Atomic2Ops<atomic_load_or_64, GPR64>;
  82   def ATOMIC_LOAD_XOR_I64  : Atomic2Ops<atomic_load_xor_64, GPR64>;
  83   def ATOMIC_LOAD_NAND_I64 : Atomic2Ops<atomic_load_nand_64, GPR64>;
  84   def ATOMIC_SWAP_I64      : Atomic2Ops<atomic_swap_64, GPR64>;
  85   def ATOMIC_CMP_SWAP_I64  : AtomicCmpSwap<atomic_cmp_swap_64, GPR64>;
  86 }
  87
  88 /// Pseudo instructions for loading and storing accumulator registers.
  89 let isPseudo = 1, isCodeGenOnly = 1, hasNoSchedulingInfo = 1 in {
  90   def LOAD_ACC128  : Load<"", ACC128>;
  91   def STORE_ACC128 : Store<"", ACC128>;
  92 }
  93
  94 //===----------------------------------------------------------------------===//
  95 // Instruction definition
  96 //===----------------------------------------------------------------------===//
  97 let DecoderNamespace = "Mips64" in {
  98 /// Arithmetic Instructions (ALU Immediate)
  99 def DADDi   : ArithLogicI<"daddi", simm16_64, GPR64Opnd, II_DADDI>,
 100               ADDI_FM<0x18>, ISA_MIPS3_NOT_32R6_64R6;
 101 let AdditionalPredicates = [NotInMicroMips] in {
 102   def DADDiu : ArithLogicI<"daddiu", simm16_64, GPR64Opnd, II_DADDIU,
 103                            immSExt16, add>,
 104                ADDI_FM<0x19>, IsAsCheapAsAMove, ISA_MIPS3;
 105 }
 106
 107 let isCodeGenOnly = 1 in {
 108 def SLTi64  : SetCC_I<"slti", setlt, simm16_64, immSExt16, GPR64Opnd>,
 109               SLTI_FM<0xa>;
 110 def SLTiu64 : SetCC_I<"sltiu", setult, simm16_64, immSExt16, GPR64Opnd>,
 111               SLTI_FM<0xb>;
 112 def ANDi64 : ArithLogicI<"andi", uimm16_64, GPR64Opnd, II_AND, immZExt16, and>,
 113              ADDI_FM<0xc>;
 114 def ORi64   : ArithLogicI<"ori", uimm16_64, GPR64Opnd, II_OR, immZExt16, or>,
 115               ADDI_FM<0xd>;
 116 def XORi64  : ArithLogicI<"xori", uimm16_64, GPR64Opnd, II_XOR, immZExt16, xor>,
 117               ADDI_FM<0xe>;
 118 def LUi64   : LoadUpper<"lui", GPR64Opnd, uimm16_64_relaxed>, LUI_FM;
 119 }
 120
 121 /// Arithmetic Instructions (3-Operand, R-Type)
 122 let AdditionalPredicates = [NotInMicroMips] in {
 123   def DADD   : ArithLogicR<"dadd", GPR64Opnd, 1, II_DADD>, ADD_FM<0, 0x2c>,
 124                ISA_MIPS3;
 125   def DADDu  : ArithLogicR<"daddu", GPR64Opnd, 1, II_DADDU, add>,
 126                ADD_FM<0, 0x2d>, ISA_MIPS3;
 127   def DSUBu  : ArithLogicR<"dsubu", GPR64Opnd, 0, II_DSUBU, sub>,
 128                ADD_FM<0, 0x2f>, ISA_MIPS3;
 129   def DSUB   : ArithLogicR<"dsub", GPR64Opnd, 0, II_DSUB>, ADD_FM<0, 0x2e>,
 130                ISA_MIPS3;
 131 }
 132
 133 let isCodeGenOnly = 1 in {
 134 def SLT64  : SetCC_R<"slt", setlt, GPR64Opnd>, ADD_FM<0, 0x2a>;
 135 def SLTu64 : SetCC_R<"sltu", setult, GPR64Opnd>, ADD_FM<0, 0x2b>;
 136 def AND64  : ArithLogicR<"and", GPR64Opnd, 1, II_AND, and>, ADD_FM<0, 0x24>;
 137 def OR64   : ArithLogicR<"or", GPR64Opnd, 1, II_OR, or>, ADD_FM<0, 0x25>;
 138 def XOR64  : ArithLogicR<"xor", GPR64Opnd, 1, II_XOR, xor>, ADD_FM<0, 0x26>;
 139 def NOR64  : LogicNOR<"nor", GPR64Opnd>, ADD_FM<0, 0x27>;
 140 }
 141
 142 /// Shift Instructions
 143 let AdditionalPredicates = [NotInMicroMips] in {
 144   def DSLL : shift_rotate_imm<"dsll", uimm6, GPR64Opnd, II_DSLL, shl,
 145                               immZExt6>,
 146              SRA_FM<0x38, 0>, ISA_MIPS3;
 147   def DSRL : shift_rotate_imm<"dsrl", uimm6, GPR64Opnd, II_DSRL, srl,
 148                               immZExt6>,
 149              SRA_FM<0x3a, 0>, ISA_MIPS3;
 150   def DSRA : shift_rotate_imm<"dsra", uimm6, GPR64Opnd, II_DSRA, sra,
 151                               immZExt6>,
 152              SRA_FM<0x3b, 0>, ISA_MIPS3;
 153   def DSLLV  : shift_rotate_reg<"dsllv", GPR64Opnd, II_DSLLV, shl>,
 154                SRLV_FM<0x14, 0>, ISA_MIPS3;
 155   def DSRAV  : shift_rotate_reg<"dsrav", GPR64Opnd, II_DSRAV, sra>,
 156                SRLV_FM<0x17, 0>, ISA_MIPS3;
 157   def DSRLV  : shift_rotate_reg<"dsrlv", GPR64Opnd, II_DSRLV, srl>,
 158                SRLV_FM<0x16, 0>, ISA_MIPS3;
 159   def DSLL32 : shift_rotate_imm<"dsll32", uimm5, GPR64Opnd, II_DSLL32>,
 160                SRA_FM<0x3c, 0>, ISA_MIPS3;
 161   def DSRL32 : shift_rotate_imm<"dsrl32", uimm5, GPR64Opnd, II_DSRL32>,
 162                SRA_FM<0x3e, 0>, ISA_MIPS3;
 163   def DSRA32 : shift_rotate_imm<"dsra32", uimm5, GPR64Opnd, II_DSRA32>,
 164                SRA_FM<0x3f, 0>, ISA_MIPS3;
 165
 166 // Rotate Instructions
 167   def DROTR  : shift_rotate_imm<"drotr", uimm6, GPR64Opnd, II_DROTR, rotr,
 168                                 immZExt6>,
 169                SRA_FM<0x3a, 1>, ISA_MIPS64R2;
 170   def DROTRV : shift_rotate_reg<"drotrv", GPR64Opnd, II_DROTRV, rotr>,
 171                SRLV_FM<0x16, 1>, ISA_MIPS64R2;
 172   def DROTR32 : shift_rotate_imm<"drotr32", uimm5, GPR64Opnd, II_DROTR32>,
 173                 SRA_FM<0x3e, 1>, ISA_MIPS64R2;
 174 }
 175
 176 /// Load and Store Instructions
 177 ///  aligned
 178 let isCodeGenOnly = 1 in {
 179 def LB64  : Load<"lb", GPR64Opnd, sextloadi8, II_LB>, LW_FM<0x20>;
 180 def LBu64 : Load<"lbu", GPR64Opnd, zextloadi8, II_LBU>, LW_FM<0x24>;
 181 def LH64  : Load<"lh", GPR64Opnd, sextloadi16, II_LH>, LW_FM<0x21>;
 182 def LHu64 : Load<"lhu", GPR64Opnd, zextloadi16, II_LHU>, LW_FM<0x25>;
 183 def LW64  : Load<"lw", GPR64Opnd, sextloadi32, II_LW>, LW_FM<0x23>;
 184 def SB64  : Store<"sb", GPR64Opnd, truncstorei8, II_SB>, LW_FM<0x28>;
 185 def SH64  : Store<"sh", GPR64Opnd, truncstorei16, II_SH>, LW_FM<0x29>;
 186 def SW64  : Store<"sw", GPR64Opnd, truncstorei32, II_SW>, LW_FM<0x2b>;
 187 }
 188
 189 let AdditionalPredicates = [NotInMicroMips] in {
 190   def LWu : MMRel, Load<"lwu", GPR64Opnd, zextloadi32, II_LWU>,
 191             LW_FM<0x27>, ISA_MIPS3;
 192   def LD  : LoadMemory<"ld", GPR64Opnd, mem_simm16, load, II_LD>,
 193             LW_FM<0x37>, ISA_MIPS3;
 194   def SD  : StoreMemory<"sd", GPR64Opnd, mem_simm16, store, II_SD>,
 195             LW_FM<0x3f>, ISA_MIPS3;
 196 }
 197
 198
 199
 200 /// load/store left/right
 201 let isCodeGenOnly = 1 in {
 202 def LWL64 : LoadLeftRight<"lwl", MipsLWL, GPR64Opnd, II_LWL>, LW_FM<0x22>;
 203 def LWR64 : LoadLeftRight<"lwr", MipsLWR, GPR64Opnd, II_LWR>, LW_FM<0x26>;
 204 def SWL64 : StoreLeftRight<"swl", MipsSWL, GPR64Opnd, II_SWL>, LW_FM<0x2a>;
 205 def SWR64 : StoreLeftRight<"swr", MipsSWR, GPR64Opnd, II_SWR>, LW_FM<0x2e>;
 206 }
 207
 208 def LDL   : LoadLeftRight<"ldl", MipsLDL, GPR64Opnd, II_LDL>, LW_FM<0x1a>,
 209             ISA_MIPS3_NOT_32R6_64R6;
 210 def LDR   : LoadLeftRight<"ldr", MipsLDR, GPR64Opnd, II_LDR>, LW_FM<0x1b>,
 211             ISA_MIPS3_NOT_32R6_64R6;
 212 def SDL   : StoreLeftRight<"sdl", MipsSDL, GPR64Opnd, II_SDL>, LW_FM<0x2c>,
 213             ISA_MIPS3_NOT_32R6_64R6;
 214 def SDR   : StoreLeftRight<"sdr", MipsSDR, GPR64Opnd, II_SDR>, LW_FM<0x2d>,
 215             ISA_MIPS3_NOT_32R6_64R6;
 216
 217 /// Load-linked, Store-conditional
 218 let AdditionalPredicates = [NotInMicroMips] in {
 219   def LLD : LLBase<"lld", GPR64Opnd, mem_simm16>, LW_FM<0x34>,
 220             ISA_MIPS3_NOT_32R6_64R6;
 221 }
 222 def SCD : SCBase<"scd", GPR64Opnd>, LW_FM<0x3c>, ISA_MIPS3_NOT_32R6_64R6;
 223
 224 let AdditionalPredicates = [NotInMicroMips],
 225     DecoderNamespace = "Mips32_64_PTR64" in {
 226 def LL64 : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>, PTR_64,
 227            ISA_MIPS2_NOT_32R6_64R6;
 228 def SC64 : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>, PTR_64,
 229            ISA_MIPS2_NOT_32R6_64R6;
 230 def JR64   : IndirectBranch<"jr", GPR64Opnd>, MTLO_FM<8>, PTR_64;
 231 }
 232
 233 def JALR64 : JumpLinkReg<"jalr", GPR64Opnd>, JALR_FM;
 234
 235 /// Jump and Branch Instructions
 236 let isCodeGenOnly = 1 in {
 237   def BEQ64  : CBranch<"beq", brtarget, seteq, GPR64Opnd>, BEQ_FM<4>;
 238   def BNE64  : CBranch<"bne", brtarget, setne, GPR64Opnd>, BEQ_FM<5>;
 239   def BGEZ64 : CBranchZero<"bgez", brtarget, setge, GPR64Opnd>, BGEZ_FM<1, 1>;
 240   def BGTZ64 : CBranchZero<"bgtz", brtarget, setgt, GPR64Opnd>, BGEZ_FM<7, 0>;
 241   def BLEZ64 : CBranchZero<"blez", brtarget, setle, GPR64Opnd>, BGEZ_FM<6, 0>;
 242   def BLTZ64 : CBranchZero<"bltz", brtarget, setlt, GPR64Opnd>, BGEZ_FM<1, 0>;
 243   let AdditionalPredicates = [NoIndirectJumpGuards] in
 244     def JALR64Pseudo : JumpLinkRegPseudo<GPR64Opnd, JALR, RA, GPR32Opnd>;
 245 }
 246 let AdditionalPredicates = [NotInMicroMips],
 247     DecoderNamespace = "Mips64" in {
 248   def JR_HB64 : JR_HB_DESC<GPR64Opnd>, JR_HB_ENC, ISA_MIPS32_NOT_32R6_64R6;
 249   def JALR_HB64 : JALR_HB_DESC<GPR64Opnd>, JALR_HB_ENC, ISA_MIPS32R2;
 250 }
 251 def PseudoReturn64 : PseudoReturnBase<GPR64Opnd>;
 252
 253 let AdditionalPredicates = [NotInMips16Mode, NotInMicroMips,
 254                             NoIndirectJumpGuards] in {
 255   def TAILCALLREG64 : TailCallReg<JR64, GPR64Opnd>, ISA_MIPS3_NOT_32R6_64R6,
 256                       PTR_64;
 257   def PseudoIndirectBranch64 : PseudoIndirectBranchBase<JR64, GPR64Opnd>,
 258                                ISA_MIPS3_NOT_32R6_64R6;
 259 }
 260
 261 let AdditionalPredicates = [NotInMips16Mode, NotInMicroMips,
 262                             UseIndirectJumpsHazard] in {
 263   def TAILCALLREGHB64 : TailCallReg<JR_HB64, GPR64Opnd>,
 264                         ISA_MIPS32R2_NOT_32R6_64R6, PTR_64;
 265   def PseudoIndirectHazardBranch64 : PseudoIndirectBranchBase<JR_HB64,
 266                                                               GPR64Opnd>,
 267                                      ISA_MIPS32R2_NOT_32R6_64R6;
 268 }
 269
 270 /// Multiply and Divide Instructions.
 271 let AdditionalPredicates = [NotInMicroMips] in {
 272   def DMULT  : Mult<"dmult", II_DMULT, GPR64Opnd, [HI0_64, LO0_64]>,
 273                MULT_FM<0, 0x1c>, ISA_MIPS3_NOT_32R6_64R6;
 274   def DMULTu : Mult<"dmultu", II_DMULTU, GPR64Opnd, [HI0_64, LO0_64]>,
 275                MULT_FM<0, 0x1d>, ISA_MIPS3_NOT_32R6_64R6;
 276 }
 277 def PseudoDMULT  : MultDivPseudo<DMULT, ACC128, GPR64Opnd, MipsMult,
 278                                  II_DMULT>, ISA_MIPS3_NOT_32R6_64R6;
 279 def PseudoDMULTu : MultDivPseudo<DMULTu, ACC128, GPR64Opnd, MipsMultu,
 280                                  II_DMULTU>, ISA_MIPS3_NOT_32R6_64R6;
 281 let AdditionalPredicates = [NotInMicroMips] in {
 282   def DSDIV : Div<"ddiv", II_DDIV, GPR64Opnd, [HI0_64, LO0_64]>,
 283               MULT_FM<0, 0x1e>, ISA_MIPS3_NOT_32R6_64R6;
 284   def DUDIV : Div<"ddivu", II_DDIVU, GPR64Opnd, [HI0_64, LO0_64]>,
 285               MULT_FM<0, 0x1f>, ISA_MIPS3_NOT_32R6_64R6;
 286 }
 287 def PseudoDSDIV : MultDivPseudo<DSDIV, ACC128, GPR64Opnd, MipsDivRem,
 288                                 II_DDIV, 0, 1, 1>, ISA_MIPS3_NOT_32R6_64R6;
 289 def PseudoDUDIV : MultDivPseudo<DUDIV, ACC128, GPR64Opnd, MipsDivRemU,
 290                                 II_DDIVU, 0, 1, 1>, ISA_MIPS3_NOT_32R6_64R6;
 291
 292 let isCodeGenOnly = 1 in {
 293 def MTHI64 : MoveToLOHI<"mthi", GPR64Opnd, [HI0_64]>, MTLO_FM<0x11>,
 294              ISA_MIPS3_NOT_32R6_64R6;
 295 def MTLO64 : MoveToLOHI<"mtlo", GPR64Opnd, [LO0_64]>, MTLO_FM<0x13>,
 296              ISA_MIPS3_NOT_32R6_64R6;
 297 def MFHI64 : MoveFromLOHI<"mfhi", GPR64Opnd, AC0_64>, MFLO_FM<0x10>,
 298              ISA_MIPS3_NOT_32R6_64R6;
 299 def MFLO64 : MoveFromLOHI<"mflo", GPR64Opnd, AC0_64>, MFLO_FM<0x12>,
 300              ISA_MIPS3_NOT_32R6_64R6;
 301 def PseudoMFHI64 : PseudoMFLOHI<GPR64, ACC128, MipsMFHI>,
 302                    ISA_MIPS3_NOT_32R6_64R6;
 303 def PseudoMFLO64 : PseudoMFLOHI<GPR64, ACC128, MipsMFLO>,
 304                    ISA_MIPS3_NOT_32R6_64R6;
 305 def PseudoMTLOHI64 : PseudoMTLOHI<ACC128, GPR64>, ISA_MIPS3_NOT_32R6_64R6;
 306
 307 /// Sign Ext In Register Instructions.
 308 def SEB64 : SignExtInReg<"seb", i8, GPR64Opnd, II_SEB>, SEB_FM<0x10, 0x20>,
 309             ISA_MIPS32R2;
 310 def SEH64 : SignExtInReg<"seh", i16, GPR64Opnd, II_SEH>, SEB_FM<0x18, 0x20>,
 311             ISA_MIPS32R2;
 312 }
 313
 314 /// Count Leading
 315 let AdditionalPredicates = [NotInMicroMips] in {
 316   def DCLZ : CountLeading0<"dclz", GPR64Opnd, II_DCLZ>, CLO_FM<0x24>,
 317              ISA_MIPS64_NOT_64R6;
 318   def DCLO : CountLeading1<"dclo", GPR64Opnd, II_DCLO>, CLO_FM<0x25>,
 319              ISA_MIPS64_NOT_64R6;
 320
 321 /// Double Word Swap Bytes/HalfWords
 322   def DSBH : SubwordSwap<"dsbh", GPR64Opnd, II_DSBH>, SEB_FM<2, 0x24>,
 323              ISA_MIPS64R2;
 324   def DSHD : SubwordSwap<"dshd", GPR64Opnd, II_DSHD>, SEB_FM<5, 0x24>,
 325              ISA_MIPS64R2;
 326 }
 327
 328 def LEA_ADDiu64 : EffectiveAddress<"daddiu", GPR64Opnd>, LW_FM<0x19>;
 329
 330 let isCodeGenOnly = 1 in
 331 def RDHWR64 : ReadHardware<GPR64Opnd, HWRegsOpnd>, RDHWR_FM;
 332
 333 let AdditionalPredicates = [NotInMicroMips] in {
 334   // The 'pos + size' constraints for code generation are enforced by the
 335   // code that lowers into MipsISD::Ext.
 336   // For assembly parsing, we alias dextu and dextm to dext, and match by
 337   // operand were possible then check the 'pos + size' in MipsAsmParser.
 338   // We override the generated decoder to enforce that dext always comes out
 339   // for dextm and dextu like binutils.
 340   let DecoderMethod = "DecodeDEXT" in {
 341     def DEXT : ExtBase<"dext", GPR64Opnd, uimm5_report_uimm6,
 342                        uimm5_plus1_report_uimm6, immZExt5, immZExt5Plus1,
 343                        MipsExt>, EXT_FM<3>, ISA_MIPS64R2;
 344     def DEXTM : ExtBase<"dextm", GPR64Opnd, uimm5, uimm5_plus33, immZExt5,
 345                         immZExt5Plus33, MipsExt>, EXT_FM<1>, ISA_MIPS64R2;
 346     def DEXTU : ExtBase<"dextu", GPR64Opnd, uimm5_plus32, uimm5_plus1,
 347                         immZExt5Plus32, immZExt5Plus1, MipsExt>, EXT_FM<2>,
 348                         ISA_MIPS64R2;
 349   }
 350   // The 'pos + size' constraints for code generation are enforced by the
 351   // code that lowers into MipsISD::Ins.
 352   // For assembly parsing, we alias dinsu and dinsm to dins, and match by
 353   // operand were possible then check the 'pos + size' in MipsAsmParser.
 354   // We override the generated decoder to enforce that dins always comes out
 355   // for dinsm and dinsu like binutils.
 356   let DecoderMethod = "DecodeDINS" in {
 357     def DINS  : InsBase<"dins", GPR64Opnd, uimm6, uimm5_inssize_plus1,
 358                         immZExt5, immZExt5Plus1>, EXT_FM<7>,
 359                 ISA_MIPS64R2;
 360     def DINSU : InsBase<"dinsu", GPR64Opnd, uimm5_plus32, uimm5_inssize_plus1,
 361                         immZExt5Plus32, immZExt5Plus1>,
 362                 EXT_FM<6>, ISA_MIPS64R2;
 363     def DINSM : InsBase<"dinsm", GPR64Opnd, uimm5, uimm_range_2_64,
 364                         immZExt5, immZExtRange2To64>,
 365                 EXT_FM<5>, ISA_MIPS64R2;
 366   }
 367 }
 368
 369 let isCodeGenOnly = 1, AdditionalPredicates = [NotInMicroMips] in {
 370   def DEXT64_32 : InstSE<(outs GPR64Opnd:$rt),
 371                          (ins GPR32Opnd:$rs, uimm5_report_uimm6:$pos,
 372                               uimm5_plus1:$size),
 373                          "dext $rt, $rs, $pos, $size", [], II_EXT, FrmR, "dext">,
 374                   EXT_FM<3>, ISA_MIPS64R2;
 375 }
 376
 377 let isCodeGenOnly = 1, rs = 0, shamt = 0 in {
 378   def DSLL64_32 : FR<0x00, 0x3c, (outs GPR64:$rd), (ins GPR32:$rt),
 379                      "dsll\t$rd, $rt, 32", [], II_DSLL>;
 380   def SLL64_32 : FR<0x0, 0x00, (outs GPR64:$rd), (ins GPR32:$rt),
 381                     "sll\t$rd, $rt, 0", [], II_SLL>;
 382   def SLL64_64 : FR<0x0, 0x00, (outs GPR64:$rd), (ins GPR64:$rt),
 383                     "sll\t$rd, $rt, 0", [], II_SLL>;
 384 }
 385
 386 // We need the following pseudo instruction to avoid offset calculation for
 387 // long branches.  See the comment in file MipsLongBranch.cpp for detailed
 388 // explanation.
 389
 390 // Expands to: daddiu $dst, $src, %PART($tgt - $baltgt)
 391 // where %PART may be %hi or %lo, depending on the relocation kind
 392 // that $tgt is annotated with.
 393 def LONG_BRANCH_DADDiu : PseudoSE<(outs GPR64Opnd:$dst),
 394   (ins GPR64Opnd:$src, brtarget:$tgt, brtarget:$baltgt), []>;
 395
 396 // Cavium Octeon cnMIPS instructions
 397 let DecoderNamespace = "CnMips",
 398     // FIXME: The lack of HasStdEnc is probably a bug
 399     EncodingPredicates = []<Predicate> in {
 400
 401 class Count1s<string opstr, RegisterOperand RO>:
 402   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 403          [(set RO:$rd, (ctpop RO:$rs))], II_POP, FrmR, opstr> {
 404   let TwoOperandAliasConstraint = "$rd = $rs";
 405 }
 406
 407 class ExtsCins<string opstr, InstrItinClass itin, RegisterOperand RO,
 408                PatFrag PosImm, SDPatternOperator Op = null_frag>:
 409   InstSE<(outs RO:$rt), (ins RO:$rs, uimm5:$pos, uimm5:$lenm1),
 410          !strconcat(opstr, "\t$rt, $rs, $pos, $lenm1"),
 411          [(set RO:$rt, (Op RO:$rs, PosImm:$pos, imm:$lenm1))],
 412          itin, FrmR, opstr> {
 413   let TwoOperandAliasConstraint = "$rt = $rs";
 414 }
 415
 416 class SetCC64_R<string opstr, PatFrag cond_op> :
 417   InstSE<(outs GPR64Opnd:$rd), (ins GPR64Opnd:$rs, GPR64Opnd:$rt),
 418          !strconcat(opstr, "\t$rd, $rs, $rt"),
 419          [(set GPR64Opnd:$rd, (zext (cond_op GPR64Opnd:$rs,
 420                                              GPR64Opnd:$rt)))],
 421          II_SEQ_SNE, FrmR, opstr> {
 422   let TwoOperandAliasConstraint = "$rd = $rs";
 423 }
 424
 425 class SetCC64_I<string opstr, PatFrag cond_op>:
 426   InstSE<(outs GPR64Opnd:$rt), (ins GPR64Opnd:$rs, simm10_64:$imm10),
 427          !strconcat(opstr, "\t$rt, $rs, $imm10"),
 428          [(set GPR64Opnd:$rt, (zext (cond_op GPR64Opnd:$rs,
 429                                              immSExt10_64:$imm10)))],
 430          II_SEQI_SNEI, FrmI, opstr> {
 431   let TwoOperandAliasConstraint = "$rt = $rs";
 432 }
 433
 434 class CBranchBitNum<string opstr, DAGOperand opnd, PatFrag cond_op,
 435                     RegisterOperand RO, Operand ImmOp, bits<64> shift = 1> :
 436   InstSE<(outs), (ins RO:$rs, ImmOp:$p, opnd:$offset),
 437          !strconcat(opstr, "\t$rs, $p, $offset"),
 438          [(brcond (i32 (cond_op (and RO:$rs, (shl shift, immZExt5_64:$p)), 0)),
 439                   bb:$offset)], II_BBIT, FrmI, opstr> {
 440   let isBranch = 1;
 441   let isTerminator = 1;
 442   let hasDelaySlot = 1;
 443   let Defs = [AT];
 444 }
 445
 446 class MFC2OP<string asmstr, RegisterOperand RO, InstrItinClass itin> :
 447   InstSE<(outs RO:$rt, uimm16:$imm16), (ins),
 448          !strconcat(asmstr, "\t$rt, $imm16"), [], itin, FrmFR>;
 449
 450 // Unsigned Byte Add
 451 def BADDu  : ArithLogicR<"baddu", GPR64Opnd, 1, II_BADDU>,
 452              ADD_FM<0x1c, 0x28>, ASE_CNMIPS {
 453   let Pattern = [(set GPR64Opnd:$rd,
 454                       (and (add GPR64Opnd:$rs, GPR64Opnd:$rt), 255))];
 455 }
 456
 457 // Branch on Bit Clear /+32
 458 def BBIT0  : CBranchBitNum<"bbit0", brtarget, seteq, GPR64Opnd,
 459                            uimm5_64_report_uimm6>, BBIT_FM<0x32>, ASE_CNMIPS;
 460 def BBIT032: CBranchBitNum<"bbit032", brtarget, seteq, GPR64Opnd, uimm5_64,
 461                            0x100000000>, BBIT_FM<0x36>, ASE_CNMIPS;
 462
 463 // Branch on Bit Set /+32
 464 def BBIT1  : CBranchBitNum<"bbit1", brtarget, setne, GPR64Opnd,
 465                            uimm5_64_report_uimm6>, BBIT_FM<0x3a>, ASE_CNMIPS;
 466 def BBIT132: CBranchBitNum<"bbit132", brtarget, setne, GPR64Opnd, uimm5_64,
 467                            0x100000000>, BBIT_FM<0x3e>, ASE_CNMIPS;
 468
 469 // Multiply Doubleword to GPR
 470 def DMUL  : ArithLogicR<"dmul", GPR64Opnd, 1, II_DMUL, mul>,
 471             ADD_FM<0x1c, 0x03>, ASE_CNMIPS {
 472   let Defs = [HI0, LO0, P0, P1, P2];
 473 }
 474
 475 let AdditionalPredicates = [NotInMicroMips] in {
 476   // Extract a signed bit field /+32
 477   def EXTS  : ExtsCins<"exts", II_EXT, GPR64Opnd, immZExt5>, EXTS_FM<0x3a>,
 478               ASE_MIPS64_CNMIPS;
 479   def EXTS32: ExtsCins<"exts32", II_EXT, GPR64Opnd, immZExt5Plus32>,
 480               EXTS_FM<0x3b>, ASE_MIPS64_CNMIPS;
 481
 482   // Clear and insert a bit field /+32
 483   def CINS  : ExtsCins<"cins", II_INS, GPR64Opnd, immZExt5, MipsCIns>,
 484               EXTS_FM<0x32>, ASE_MIPS64_CNMIPS;
 485   def CINS32: ExtsCins<"cins32", II_INS, GPR64Opnd, immZExt5Plus32, MipsCIns>,
 486               EXTS_FM<0x33>, ASE_MIPS64_CNMIPS;
 487   let isCodeGenOnly = 1 in {
 488     def CINS_i32 : ExtsCins<"cins", II_INS, GPR32Opnd, immZExt5, MipsCIns>,
 489                    EXTS_FM<0x32>, ASE_MIPS64_CNMIPS;
 490     def CINS64_32 :InstSE<(outs GPR64Opnd:$rt),
 491                           (ins GPR32Opnd:$rs, uimm5:$pos, uimm5:$lenm1),
 492                           "cins\t$rt, $rs, $pos, $lenm1", [], II_INS, FrmR,
 493                           "cins">,
 494                    EXTS_FM<0x32>, ASE_MIPS64_CNMIPS;
 495   }
 496 }
 497
 498 // Move to multiplier/product register
 499 def MTM0   : MoveToLOHI<"mtm0", GPR64Opnd, [MPL0, P0, P1, P2]>, MTMR_FM<0x08>,
 500              ASE_CNMIPS;
 501 def MTM1   : MoveToLOHI<"mtm1", GPR64Opnd, [MPL1, P0, P1, P2]>, MTMR_FM<0x0c>,
 502              ASE_CNMIPS;
 503 def MTM2   : MoveToLOHI<"mtm2", GPR64Opnd, [MPL2, P0, P1, P2]>, MTMR_FM<0x0d>,
 504              ASE_CNMIPS;
 505 def MTP0   : MoveToLOHI<"mtp0", GPR64Opnd, [P0]>, MTMR_FM<0x09>, ASE_CNMIPS;
 506 def MTP1   : MoveToLOHI<"mtp1", GPR64Opnd, [P1]>, MTMR_FM<0x0a>, ASE_CNMIPS;
 507 def MTP2   : MoveToLOHI<"mtp2", GPR64Opnd, [P2]>, MTMR_FM<0x0b>, ASE_CNMIPS;
 508
 509 // Count Ones in a Word/Doubleword
 510 def POP   : Count1s<"pop", GPR32Opnd>, POP_FM<0x2c>, ASE_CNMIPS;
 511 def DPOP  : Count1s<"dpop", GPR64Opnd>, POP_FM<0x2d>, ASE_CNMIPS;
 512
 513 // Set on equal/not equal
 514 def SEQ   : SetCC64_R<"seq", seteq>, SEQ_FM<0x2a>, ASE_CNMIPS;
 515 def SEQi  : SetCC64_I<"seqi", seteq>, SEQI_FM<0x2e>, ASE_CNMIPS;
 516 def SNE   : SetCC64_R<"sne", setne>, SEQ_FM<0x2b>, ASE_CNMIPS;
 517 def SNEi  : SetCC64_I<"snei", setne>, SEQI_FM<0x2f>, ASE_CNMIPS;
 518
 519 // 192-bit x 64-bit Unsigned Multiply and Add
 520 def V3MULU: ArithLogicR<"v3mulu", GPR64Opnd, 0, II_DMUL>, ADD_FM<0x1c, 0x11>,
 521             ASE_CNMIPS {
 522   let Defs = [P0, P1, P2];
 523 }
 524
 525 // 64-bit Unsigned Multiply and Add Move
 526 def VMM0  : ArithLogicR<"vmm0", GPR64Opnd, 0, II_DMUL>, ADD_FM<0x1c, 0x10>,
 527             ASE_CNMIPS {
 528   let Defs = [MPL0, P0, P1, P2];
 529 }
 530
 531 // 64-bit Unsigned Multiply and Add
 532 def VMULU : ArithLogicR<"vmulu", GPR64Opnd, 0, II_DMUL>, ADD_FM<0x1c, 0x0f>,
 533             ASE_CNMIPS {
 534   let Defs = [MPL1, MPL2, P0, P1, P2];
 535 }
 536
 537 // Move between CPU and coprocessor registers
 538 def DMFC2_OCTEON : MFC2OP<"dmfc2", GPR64Opnd, II_DMFC2>, MFC2OP_FM<0x12, 1>,
 539                    ASE_CNMIPS;
 540 def DMTC2_OCTEON : MFC2OP<"dmtc2", GPR64Opnd, II_DMTC2>, MFC2OP_FM<0x12, 5>,
 541                    ASE_CNMIPS;
 542 }
 543
 544 }
 545
 546 /// Move between CPU and coprocessor registers
 547 let DecoderNamespace = "Mips64", Predicates = [HasMips64] in {
 548 def DMFC0 : MFC3OP<"dmfc0", GPR64Opnd, COP0Opnd, II_DMFC0>, MFC3OP_FM<0x10, 1>,
 549             ISA_MIPS3;
 550 def DMTC0 : MTC3OP<"dmtc0", COP0Opnd, GPR64Opnd, II_DMTC0>, MFC3OP_FM<0x10, 5>,
 551             ISA_MIPS3;
 552 def DMFC2 : MFC3OP<"dmfc2", GPR64Opnd, COP2Opnd, II_DMFC2>, MFC3OP_FM<0x12, 1>,
 553             ISA_MIPS3;
 554 def DMTC2 : MTC3OP<"dmtc2", COP2Opnd, GPR64Opnd, II_DMTC2>, MFC3OP_FM<0x12, 5>,
 555             ISA_MIPS3;
 556 }
 557
 558
 559 let AdditionalPredicates = [UseIndirectJumpsHazard] in
 560   def JALRHB64Pseudo : JumpLinkRegPseudo<GPR64Opnd, JALR_HB64, RA_64>;
 561
 562 //===----------------------------------------------------------------------===//
 563 //  Arbitrary patterns that map to one or more instructions
 564 //===----------------------------------------------------------------------===//
 565
 566 // Materialize i64 constants.
 567 defm : MaterializeImms<i64, ZERO_64, DADDiu, LUi64, ORi64>;
 568
 569 def : MipsPat<(i64 immZExt32Low16Zero:$imm),
 570               (DSLL (ORi64 ZERO_64, (HI16 imm:$imm)), 16)>;
 571
 572 def : MipsPat<(i64 immZExt32:$imm),
 573               (ORi64 (DSLL (ORi64 ZERO_64, (HI16 imm:$imm)), 16),
 574                      (LO16 imm:$imm))>;
 575
 576 // extended loads
 577 def : MipsPat<(i64 (extloadi1  addr:$src)), (LB64 addr:$src)>;
 578 def : MipsPat<(i64 (extloadi8  addr:$src)), (LB64 addr:$src)>;
 579 def : MipsPat<(i64 (extloadi16 addr:$src)), (LH64 addr:$src)>;
 580 def : MipsPat<(i64 (extloadi32 addr:$src)), (LW64 addr:$src)>;
 581
 582 // hi/lo relocs
 583 let AdditionalPredicates = [NotInMicroMips] in
 584 defm : MipsHiLoRelocs<LUi64, DADDiu, ZERO_64, GPR64Opnd>, SYM_32;
 585
 586 def : MipsPat<(MipsGotHi tglobaladdr:$in), (LUi64 tglobaladdr:$in)>;
 587 def : MipsPat<(MipsGotHi texternalsym:$in), (LUi64 texternalsym:$in)>;
 588
 589 // highest/higher/hi/lo relocs
 590 let AdditionalPredicates = [NotInMicroMips] in {
 591   def : MipsPat<(MipsJmpLink (i64 texternalsym:$dst)),
 592                 (JAL texternalsym:$dst)>, SYM_64;
 593   def : MipsPat<(MipsHighest (i64 tglobaladdr:$in)),
 594                 (LUi64 tglobaladdr:$in)>, SYM_64;
 595   def : MipsPat<(MipsHighest (i64 tblockaddress:$in)),
 596                 (LUi64 tblockaddress:$in)>, SYM_64;
 597   def : MipsPat<(MipsHighest (i64 tjumptable:$in)),
 598                 (LUi64 tjumptable:$in)>, SYM_64;
 599   def : MipsPat<(MipsHighest (i64 tconstpool:$in)),
 600                 (LUi64 tconstpool:$in)>, SYM_64;
 601   def : MipsPat<(MipsHighest (i64 tglobaltlsaddr:$in)),
 602                 (LUi64 tglobaltlsaddr:$in)>, SYM_64;
 603   def : MipsPat<(MipsHighest (i64 texternalsym:$in)),
 604                 (LUi64 texternalsym:$in)>, SYM_64;
 605
 606   def : MipsPat<(MipsHigher (i64 tglobaladdr:$in)),
 607                 (DADDiu ZERO_64, tglobaladdr:$in)>, SYM_64;
 608   def : MipsPat<(MipsHigher (i64 tblockaddress:$in)),
 609                 (DADDiu ZERO_64, tblockaddress:$in)>, SYM_64;
 610   def : MipsPat<(MipsHigher (i64 tjumptable:$in)),
 611                 (DADDiu ZERO_64, tjumptable:$in)>, SYM_64;
 612   def : MipsPat<(MipsHigher (i64 tconstpool:$in)),
 613                 (DADDiu ZERO_64, tconstpool:$in)>, SYM_64;
 614   def : MipsPat<(MipsHigher (i64 tglobaltlsaddr:$in)),
 615                 (DADDiu ZERO_64, tglobaltlsaddr:$in)>, SYM_64;
 616   def : MipsPat<(MipsHigher (i64 texternalsym:$in)),
 617                 (DADDiu ZERO_64, texternalsym:$in)>, SYM_64;
 618
 619   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 tglobaladdr:$lo))),
 620                 (DADDiu GPR64:$hi, tglobaladdr:$lo)>, SYM_64;
 621   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 tblockaddress:$lo))),
 622                 (DADDiu GPR64:$hi, tblockaddress:$lo)>, SYM_64;
 623   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 tjumptable:$lo))),
 624                 (DADDiu GPR64:$hi, tjumptable:$lo)>, SYM_64;
 625   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 tconstpool:$lo))),
 626                 (DADDiu GPR64:$hi, tconstpool:$lo)>, SYM_64;
 627   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 tglobaltlsaddr:$lo))),
 628                 (DADDiu GPR64:$hi, tglobaltlsaddr:$lo)>, SYM_64;
 629
 630   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 tglobaladdr:$lo))),
 631                 (DADDiu GPR64:$hi, tglobaladdr:$lo)>, SYM_64;
 632   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 tblockaddress:$lo))),
 633                 (DADDiu GPR64:$hi, tblockaddress:$lo)>, SYM_64;
 634   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 tjumptable:$lo))),
 635                 (DADDiu GPR64:$hi, tjumptable:$lo)>, SYM_64;
 636   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 tconstpool:$lo))),
 637                 (DADDiu GPR64:$hi, tconstpool:$lo)>, SYM_64;
 638   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 tglobaltlsaddr:$lo))),
 639                 (DADDiu GPR64:$hi, tglobaltlsaddr:$lo)>, SYM_64;
 640
 641   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tglobaladdr:$lo))),
 642                 (DADDiu GPR64:$hi, tglobaladdr:$lo)>, SYM_64;
 643   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tblockaddress:$lo))),
 644                 (DADDiu GPR64:$hi, tblockaddress:$lo)>, SYM_64;
 645   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tjumptable:$lo))),
 646                 (DADDiu GPR64:$hi, tjumptable:$lo)>, SYM_64;
 647   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tconstpool:$lo))),
 648                 (DADDiu GPR64:$hi, tconstpool:$lo)>, SYM_64;
 649   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tglobaltlsaddr:$lo))),
 650                 (DADDiu GPR64:$hi, tglobaltlsaddr:$lo)>, SYM_64;
 651 }
 652
 653 // gp_rel relocs
 654 def : MipsPat<(add GPR64:$gp, (MipsGPRel tglobaladdr:$in)),
 655               (DADDiu GPR64:$gp, tglobaladdr:$in)>, ABI_N64;
 656 def : MipsPat<(add GPR64:$gp, (MipsGPRel tconstpool:$in)),
 657               (DADDiu GPR64:$gp, tconstpool:$in)>, ABI_N64;
 658
 659 def : WrapperPat<tglobaladdr, DADDiu, GPR64>;
 660 def : WrapperPat<tconstpool, DADDiu, GPR64>;
 661 def : WrapperPat<texternalsym, DADDiu, GPR64>;
 662 def : WrapperPat<tblockaddress, DADDiu, GPR64>;
 663 def : WrapperPat<tjumptable, DADDiu, GPR64>;
 664 def : WrapperPat<tglobaltlsaddr, DADDiu, GPR64>;
 665
 666
 667 defm : BrcondPats<GPR64, BEQ64, BEQ, BNE64, SLT64, SLTu64, SLTi64, SLTiu64,
 668                   ZERO_64>;
 669 def : MipsPat<(brcond (i32 (setlt i64:$lhs, 1)), bb:$dst),
 670               (BLEZ64 i64:$lhs, bb:$dst)>;
 671 def : MipsPat<(brcond (i32 (setgt i64:$lhs, -1)), bb:$dst),
 672               (BGEZ64 i64:$lhs, bb:$dst)>;
 673
 674 // setcc patterns
 675 let AdditionalPredicates = [NotInMicroMips] in {
 676   defm : SeteqPats<GPR64, SLTiu64, XOR64, SLTu64, ZERO_64>;
 677   defm : SetlePats<GPR64, XORi, SLT64, SLTu64>;
 678   defm : SetgtPats<GPR64, SLT64, SLTu64>;
 679   defm : SetgePats<GPR64, XORi, SLT64, SLTu64>;
 680   defm : SetgeImmPats<GPR64, XORi, SLTi64, SLTiu64>;
 681 }
 682 // truncate
 683 def : MipsPat<(trunc (assertsext GPR64:$src)),
 684               (EXTRACT_SUBREG GPR64:$src, sub_32)>;
 685 // The forward compatibility strategy employed by MIPS requires us to treat
 686 // values as being sign extended to an infinite number of bits. This allows
 687 // existing software to run without modification on any future MIPS
 688 // implementation (e.g. 128-bit, or 1024-bit). Being compatible with this
 689 // strategy requires that truncation acts as a sign-extension for values being
 690 // fed into instructions operating on 32-bit values. Such instructions have
 691 // undefined results if this is not true.
 692 // For our case, this means that we can't issue an extract_subreg for nodes
 693 // such as (trunc:i32 (assertzext:i64 X, i32)), because the sign-bit of the
 694 // lower subreg would not be replicated into the upper half.
 695 def : MipsPat<(trunc (assertzext_lt_i32 GPR64:$src)),
 696               (EXTRACT_SUBREG GPR64:$src, sub_32)>;
 697 def : MipsPat<(i32 (trunc GPR64:$src)),
 698               (SLL (EXTRACT_SUBREG GPR64:$src, sub_32), 0)>;
 699
 700 // variable shift instructions patterns
 701 def : MipsPat<(shl GPR64:$rt, (i32 (trunc GPR64:$rs))),
 702               (DSLLV GPR64:$rt, (EXTRACT_SUBREG GPR64:$rs, sub_32))>;
 703 def : MipsPat<(srl GPR64:$rt, (i32 (trunc GPR64:$rs))),
 704               (DSRLV GPR64:$rt, (EXTRACT_SUBREG GPR64:$rs, sub_32))>;
 705 def : MipsPat<(sra GPR64:$rt, (i32 (trunc GPR64:$rs))),
 706               (DSRAV GPR64:$rt, (EXTRACT_SUBREG GPR64:$rs, sub_32))>;
 707 let AdditionalPredicates = [NotInMicroMips] in {
 708   def : MipsPat<(rotr GPR64:$rt, (i32 (trunc GPR64:$rs))),
 709                 (DROTRV GPR64:$rt, (EXTRACT_SUBREG GPR64:$rs, sub_32))>;
 710 }
 711
 712 // 32-to-64-bit extension
 713 def : MipsPat<(i64 (anyext GPR32:$src)),
 714               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
 715 def : MipsPat<(i64 (zext GPR32:$src)), (DSRL (DSLL64_32 GPR32:$src), 32)>;
 716 def : MipsPat<(i64 (sext GPR32:$src)), (SLL64_32 GPR32:$src)>;
 717
 718 let AdditionalPredicates = [NotInMicroMips] in {
 719   def : MipsPat<(i64 (zext GPR32:$src)), (DEXT64_32 GPR32:$src, 0, 32)>,
 720         ISA_MIPS64R2;
 721   def : MipsPat<(i64 (zext (i32 (shl GPR32:$rt, immZExt5:$imm)))),
 722                 (CINS64_32 GPR32:$rt, imm:$imm, (immZExt5To31 imm:$imm))>,
 723         ASE_MIPS64_CNMIPS;
 724 }
 725
 726 // Sign extend in register
 727 def : MipsPat<(i64 (sext_inreg GPR64:$src, i32)),
 728               (SLL64_64 GPR64:$src)>;
 729
 730 // bswap MipsPattern
 731 def : MipsPat<(bswap GPR64:$rt), (DSHD (DSBH GPR64:$rt))>;
 732
 733 // Carry pattern
 734 let AdditionalPredicates = [NotInMicroMips] in {
 735   def : MipsPat<(subc GPR64:$lhs, GPR64:$rhs),
 736                 (DSUBu GPR64:$lhs, GPR64:$rhs)>;
 737   def : MipsPat<(addc GPR64:$lhs, GPR64:$rhs),
 738                 (DADDu GPR64:$lhs, GPR64:$rhs)>, ASE_NOT_DSP;
 739   def : MipsPat<(addc GPR64:$lhs, immSExt16:$imm),
 740                 (DADDiu GPR64:$lhs, imm:$imm)>, ASE_NOT_DSP;
 741 }
 742
 743 // Octeon bbit0/bbit1 MipsPattern
 744 def : MipsPat<(brcond (i32 (seteq (and i64:$lhs, PowerOf2LO:$mask), 0)), bb:$dst),
 745               (BBIT0 i64:$lhs, (Log2LO PowerOf2LO:$mask), bb:$dst)>, ASE_MIPS64_CNMIPS;
 746 def : MipsPat<(brcond (i32 (seteq (and i64:$lhs, PowerOf2HI:$mask), 0)), bb:$dst),
 747               (BBIT032 i64:$lhs, (Log2HI PowerOf2HI:$mask), bb:$dst)>, ASE_MIPS64_CNMIPS;
 748 def : MipsPat<(brcond (i32 (setne (and i64:$lhs, PowerOf2LO:$mask), 0)), bb:$dst),
 749               (BBIT1 i64:$lhs, (Log2LO PowerOf2LO:$mask), bb:$dst)>, ASE_MIPS64_CNMIPS;
 750 def : MipsPat<(brcond (i32 (setne (and i64:$lhs, PowerOf2HI:$mask), 0)), bb:$dst),
 751               (BBIT132 i64:$lhs, (Log2HI PowerOf2HI:$mask), bb:$dst)>, ASE_MIPS64_CNMIPS;
 752 def : MipsPat<(brcond (i32 (seteq (and i32:$lhs, PowerOf2LO_i32:$mask), 0)), bb:$dst),
 753               (BBIT0 (INSERT_SUBREG (i64 (IMPLICIT_DEF)), i32:$lhs, sub_32),
 754                      (Log2LO PowerOf2LO_i32:$mask), bb:$dst)>, ASE_MIPS64_CNMIPS;
 755 def : MipsPat<(brcond (i32 (setne (and i32:$lhs, PowerOf2LO_i32:$mask), 0)), bb:$dst),
 756               (BBIT1 (INSERT_SUBREG (i64 (IMPLICIT_DEF)), i32:$lhs, sub_32),
 757                      (Log2LO PowerOf2LO_i32:$mask), bb:$dst)>, ASE_MIPS64_CNMIPS;
 758
 759 // Atomic load patterns.
 760 def : MipsPat<(atomic_load_8 addr:$a), (LB64 addr:$a)>;
 761 def : MipsPat<(atomic_load_16 addr:$a), (LH64 addr:$a)>;
 762 def : MipsPat<(atomic_load_32 addr:$a), (LW64 addr:$a)>;
 763 def : MipsPat<(atomic_load_64 addr:$a), (LD addr:$a)>;
 764
 765 // Atomic store patterns.
 766 def : MipsPat<(atomic_store_8 addr:$a, GPR64:$v), (SB64 GPR64:$v, addr:$a)>;
 767 def : MipsPat<(atomic_store_16 addr:$a, GPR64:$v), (SH64 GPR64:$v, addr:$a)>;
 768 def : MipsPat<(atomic_store_32 addr:$a, GPR64:$v), (SW64 GPR64:$v, addr:$a)>;
 769 def : MipsPat<(atomic_store_64 addr:$a, GPR64:$v), (SD GPR64:$v, addr:$a)>;
 770
 771 //===----------------------------------------------------------------------===//
 772 // Instruction aliases
 773 //===----------------------------------------------------------------------===//
 774 let AdditionalPredicates = [NotInMicroMips] in {
 775   def : MipsInstAlias<"move $dst, $src",
 776                       (OR64 GPR64Opnd:$dst,  GPR64Opnd:$src, ZERO_64), 1>,
 777         GPR_64;
 778   def : MipsInstAlias<"move $dst, $src",
 779                       (DADDu GPR64Opnd:$dst,  GPR64Opnd:$src, ZERO_64), 1>,
 780         GPR_64;
 781   def : MipsInstAlias<"dadd $rs, $rt, $imm",
 782                       (DADDi GPR64Opnd:$rs, GPR64Opnd:$rt, simm16_64:$imm),
 783                       0>, ISA_MIPS3_NOT_32R6_64R6;
 784   def : MipsInstAlias<"dadd $rs, $imm",
 785                       (DADDi GPR64Opnd:$rs, GPR64Opnd:$rs, simm16_64:$imm),
 786                       0>, ISA_MIPS3_NOT_32R6_64R6;
 787   def : MipsInstAlias<"daddu $rs, $rt, $imm",
 788                       (DADDiu GPR64Opnd:$rs, GPR64Opnd:$rt, simm16_64:$imm),
 789                       0>, ISA_MIPS3;
 790   def : MipsInstAlias<"daddu $rs, $imm",
 791                       (DADDiu GPR64Opnd:$rs, GPR64Opnd:$rs, simm16_64:$imm),
 792                       0>, ISA_MIPS3;
 793
 794   defm : OneOrTwoOperandMacroImmediateAlias<"and", ANDi64, GPR64Opnd, imm64>,
 795          GPR_64;
 796
 797   defm : OneOrTwoOperandMacroImmediateAlias<"or", ORi64, GPR64Opnd, imm64>,
 798          GPR_64;
 799
 800   defm : OneOrTwoOperandMacroImmediateAlias<"xor", XORi64, GPR64Opnd, imm64>,
 801          GPR_64;
 802 }
 803 let AdditionalPredicates = [NotInMicroMips] in {
 804   def : MipsInstAlias<"dneg $rt, $rs",
 805                       (DSUB GPR64Opnd:$rt, ZERO_64, GPR64Opnd:$rs), 1>,
 806                       ISA_MIPS3;
 807   def : MipsInstAlias<"dneg $rt",
 808                       (DSUB GPR64Opnd:$rt, ZERO_64, GPR64Opnd:$rt), 1>,
 809                       ISA_MIPS3;
 810   def : MipsInstAlias<"dnegu $rt, $rs",
 811                       (DSUBu GPR64Opnd:$rt, ZERO_64, GPR64Opnd:$rs), 1>,
 812                       ISA_MIPS3;
 813   def : MipsInstAlias<"dnegu $rt",
 814                       (DSUBu GPR64Opnd:$rt, ZERO_64, GPR64Opnd:$rt), 1>,
 815                       ISA_MIPS3;
 816 }
 817 def : MipsInstAlias<"dsubi $rs, $rt, $imm",
 818                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rt,
 819                            InvertedImOperand64:$imm),
 820                     0>, ISA_MIPS3_NOT_32R6_64R6;
 821 def : MipsInstAlias<"dsubi $rs, $imm",
 822                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rs,
 823                            InvertedImOperand64:$imm),
 824                     0>, ISA_MIPS3_NOT_32R6_64R6;
 825 def : MipsInstAlias<"dsub $rs, $rt, $imm",
 826                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rt,
 827                            InvertedImOperand64:$imm),
 828                     0>, ISA_MIPS3_NOT_32R6_64R6;
 829 def : MipsInstAlias<"dsub $rs, $imm",
 830                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rs,
 831                            InvertedImOperand64:$imm),
 832                     0>, ISA_MIPS3_NOT_32R6_64R6;
 833 let AdditionalPredicates = [NotInMicroMips] in {
 834   def : MipsInstAlias<"dsubu $rt, $rs, $imm",
 835                       (DADDiu GPR64Opnd:$rt, GPR64Opnd:$rs,
 836                               InvertedImOperand64:$imm), 0>, ISA_MIPS3;
 837   def : MipsInstAlias<"dsubu $rs, $imm",
 838                       (DADDiu GPR64Opnd:$rs, GPR64Opnd:$rs,
 839                               InvertedImOperand64:$imm), 0>, ISA_MIPS3;
 840 }
 841 def : MipsInstAlias<"dsra $rd, $rt, $rs",
 842                     (DSRAV GPR64Opnd:$rd, GPR64Opnd:$rt, GPR32Opnd:$rs), 0>,
 843                     ISA_MIPS3;
 844 let AdditionalPredicates = [NotInMicroMips] in {
 845   def : MipsInstAlias<"dsll $rd, $rt, $rs",
 846                       (DSLLV GPR64Opnd:$rd, GPR64Opnd:$rt, GPR32Opnd:$rs), 0>,
 847                       ISA_MIPS3;
 848   def : MipsInstAlias<"dsrl $rd, $rt, $rs",
 849                       (DSRLV GPR64Opnd:$rd, GPR64Opnd:$rt, GPR32Opnd:$rs), 0>,
 850                       ISA_MIPS3;
 851   def : MipsInstAlias<"dsrl $rd, $rt",
 852                       (DSRLV GPR64Opnd:$rd, GPR64Opnd:$rd, GPR32Opnd:$rt), 0>,
 853                       ISA_MIPS3;
 854   def : MipsInstAlias<"dsll $rd, $rt",
 855                       (DSLLV GPR64Opnd:$rd, GPR64Opnd:$rd, GPR32Opnd:$rt), 0>,
 856                       ISA_MIPS3;
 857   def : MipsInstAlias<"dins $rt, $rs, $pos, $size",
 858                       (DINSM GPR64Opnd:$rt, GPR64Opnd:$rs, uimm5:$pos,
 859                              uimm_range_2_64:$size), 0>, ISA_MIPS64R2;
 860   def : MipsInstAlias<"dins $rt, $rs, $pos, $size",
 861                       (DINSU GPR64Opnd:$rt, GPR64Opnd:$rs, uimm5_plus32:$pos,
 862                              uimm5_plus1:$size), 0>, ISA_MIPS64R2;
 863   def : MipsInstAlias<"dext $rt, $rs, $pos, $size",
 864                       (DEXTM GPR64Opnd:$rt, GPR64Opnd:$rs, uimm5:$pos,
 865                              uimm5_plus33:$size), 0>, ISA_MIPS64R2;
 866   def : MipsInstAlias<"dext $rt, $rs, $pos, $size",
 867                       (DEXTU GPR64Opnd:$rt, GPR64Opnd:$rs, uimm5_plus32:$pos,
 868                              uimm5_plus1:$size), 0>, ISA_MIPS64R2;
 869   def : MipsInstAlias<"jalr.hb $rs", (JALR_HB64 RA_64, GPR64Opnd:$rs), 1>,
 870         ISA_MIPS64;
 871 // Two operand (implicit 0 selector) versions:
 872   def : MipsInstAlias<"dmtc0 $rt, $rd",
 873                       (DMTC0 COP0Opnd:$rd, GPR64Opnd:$rt, 0), 0>;
 874   def : MipsInstAlias<"dmfc0 $rt, $rd",
 875                       (DMFC0 GPR64Opnd:$rt, COP0Opnd:$rd, 0), 0>;
 876 }
 877 def : MipsInstAlias<"dmfc2 $rt, $rd", (DMFC2 GPR64Opnd:$rt, COP2Opnd:$rd, 0), 0>;
 878 def : MipsInstAlias<"dmtc2 $rt, $rd", (DMTC2 COP2Opnd:$rd, GPR64Opnd:$rt, 0), 0>;
 879
 880 def : MipsInstAlias<"synciobdma", (SYNC 0x2), 0>, ASE_MIPS64_CNMIPS;
 881 def : MipsInstAlias<"syncs", (SYNC 0x6), 0>, ASE_MIPS64_CNMIPS;
 882 def : MipsInstAlias<"syncw", (SYNC 0x4), 0>, ASE_MIPS64_CNMIPS;
 883 def : MipsInstAlias<"syncws", (SYNC 0x5), 0>, ASE_MIPS64_CNMIPS;
 884
 885 // cnMIPS Aliases.
 886
 887 // bbit* with $p 32-63 converted to bbit*32 with $p 0-31
 888 def : MipsInstAlias<"bbit0 $rs, $p, $offset",
 889                     (BBIT032 GPR64Opnd:$rs, uimm5_plus32_normalize_64:$p,
 890                              brtarget:$offset), 0>,
 891       ASE_CNMIPS;
 892 def : MipsInstAlias<"bbit1 $rs, $p, $offset",
 893                     (BBIT132 GPR64Opnd:$rs, uimm5_plus32_normalize_64:$p,
 894                              brtarget:$offset), 0>,
 895       ASE_CNMIPS;
 896
 897 // exts with $pos 32-63 in converted to exts32 with $pos 0-31
 898 def : MipsInstAlias<"exts $rt, $rs, $pos, $lenm1",
 899                     (EXTS32 GPR64Opnd:$rt, GPR64Opnd:$rs,
 900                             uimm5_plus32_normalize:$pos, uimm5:$lenm1), 0>,
 901       ASE_MIPS64_CNMIPS;
 902 def : MipsInstAlias<"exts $rt, $pos, $lenm1",
 903                     (EXTS32 GPR64Opnd:$rt, GPR64Opnd:$rt,
 904                             uimm5_plus32_normalize:$pos, uimm5:$lenm1), 0>,
 905       ASE_MIPS64_CNMIPS;
 906
 907 // cins with $pos 32-63 in converted to cins32 with $pos 0-31
 908 def : MipsInstAlias<"cins $rt, $rs, $pos, $lenm1",
 909                     (CINS32 GPR64Opnd:$rt, GPR64Opnd:$rs,
 910                             uimm5_plus32_normalize:$pos, uimm5:$lenm1), 0>,
 911       ASE_MIPS64_CNMIPS;
 912 def : MipsInstAlias<"cins $rt, $pos, $lenm1",
 913                     (CINS32 GPR64Opnd:$rt, GPR64Opnd:$rt,
 914                             uimm5_plus32_normalize:$pos, uimm5:$lenm1), 0>,
 915       ASE_MIPS64_CNMIPS;
 916
 917 //===----------------------------------------------------------------------===//
 918 // Assembler Pseudo Instructions
 919 //===----------------------------------------------------------------------===//
 920
 921 class LoadImmediate64<string instr_asm, Operand Od, RegisterOperand RO> :
 922   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm64),
 923                      !strconcat(instr_asm, "\t$rt, $imm64")> ;
 924 def LoadImm64 : LoadImmediate64<"dli", imm64, GPR64Opnd>;
 925
 926 def LoadAddrReg64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rt), (ins mem:$addr),
 927                                        "dla\t$rt, $addr">;
 928 def LoadAddrImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rt), (ins imm64:$imm64),
 929                                        "dla\t$rt, $imm64">;
 930
 931 def DMULImmMacro : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rs, GPR64Opnd:$rt,
 932                                                   simm32_relaxed:$imm),
 933                                      "dmul\t$rs, $rt, $imm">,
 934                    ISA_MIPS3_NOT_32R6_64R6;
 935 def DMULOMacro : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rs, GPR64Opnd:$rt,
 936                                                 GPR64Opnd:$rd),
 937                                    "dmulo\t$rs, $rt, $rd">,
 938                  ISA_MIPS3_NOT_32R6_64R6;
 939 def DMULOUMacro : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rs, GPR64Opnd:$rt,
 940                                                  GPR64Opnd:$rd),
 941                                     "dmulou\t$rs, $rt, $rd">,
 942                   ISA_MIPS3_NOT_32R6_64R6;
 943
 944 def DMULMacro : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rs, GPR64Opnd:$rt,
 945                                                GPR64Opnd:$rd),
 946                                   "dmul\t$rs, $rt, $rd"> {
 947   let InsnPredicates = [HasMips3, NotMips64r6, NotCnMips];
 948 }
 949
 950 let AdditionalPredicates = [NotInMicroMips] in {
 951   def DSDivMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
 952                                      (ins GPR64Opnd:$rs, GPR64Opnd:$rt),
 953                                      "ddiv\t$rd, $rs, $rt">,
 954                    ISA_MIPS3_NOT_32R6_64R6;
 955   def DSDivIMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
 956                                       (ins GPR64Opnd:$rs, imm64:$imm),
 957                                       "ddiv\t$rd, $rs, $imm">,
 958                     ISA_MIPS3_NOT_32R6_64R6;
 959   def DUDivMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
 960                                      (ins GPR64Opnd:$rs, GPR64Opnd:$rt),
 961                                      "ddivu\t$rd, $rs, $rt">,
 962                    ISA_MIPS3_NOT_32R6_64R6;
 963   def DUDivIMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
 964                                       (ins GPR64Opnd:$rs, imm64:$imm),
 965                                       "ddivu\t$rd, $rs, $imm">,
 966                     ISA_MIPS3_NOT_32R6_64R6;
 967
 968   // GAS expands 'div' and 'ddiv' differently when the destination
 969   // register is $zero and the instruction is in the two operand
 970   // form. 'ddiv' gets expanded, while 'div' is not expanded.
 971
 972   def : MipsInstAlias<"ddiv $rs, $rt", (DSDivMacro GPR64Opnd:$rs,
 973                                                GPR64Opnd:$rs,
 974                                                GPR64Opnd:$rt), 0>,
 975         ISA_MIPS3_NOT_32R6_64R6;
 976   def : MipsInstAlias<"ddiv $rd, $imm", (DSDivIMacro GPR64Opnd:$rd,
 977                                                      GPR64Opnd:$rd,
 978                                                      imm64:$imm), 0>,
 979         ISA_MIPS3_NOT_32R6_64R6;
 980
 981   // GAS expands 'divu' and 'ddivu' differently when the destination
 982   // register is $zero and the instruction is in the two operand
 983   // form. 'ddivu' gets expanded, while 'divu' is not expanded.
 984
 985   def : MipsInstAlias<"ddivu $rt, $rs", (DUDivMacro GPR64Opnd:$rt,
 986                                                     GPR64Opnd:$rt,
 987                                                     GPR64Opnd:$rs), 0>,
 988         ISA_MIPS3_NOT_32R6_64R6;
 989   def : MipsInstAlias<"ddivu $rd, $imm", (DUDivIMacro GPR64Opnd:$rd,
 990                                                       GPR64Opnd:$rd,
 991                                                       imm64:$imm), 0>,
 992         ISA_MIPS3_NOT_32R6_64R6;
 993 }
 994
 995 def NORImm64 : NORIMM_DESC_BASE<GPR64Opnd, imm64>, GPR_64;
 996 def : MipsInstAlias<"nor\t$rs, $imm", (NORImm64 GPR64Opnd:$rs, GPR64Opnd:$rs,
 997                                                 imm64:$imm)>, GPR_64;
 998 def SLTImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rs),
 999                                  (ins GPR64Opnd:$rt, imm64:$imm),
1000                                  "slt\t$rs, $rt, $imm">, GPR_64;
1001 def : MipsInstAlias<"slt\t$rs, $imm", (SLTImm64 GPR64Opnd:$rs, GPR64Opnd:$rs,
1002                                                 imm64:$imm)>, GPR_64;
1003 def SLTUImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rs),
1004                                   (ins GPR64Opnd:$rt, imm64:$imm),
1005                                   "sltu\t$rs, $rt, $imm">, GPR_64;
1006 def : MipsInstAlias<"sltu\t$rs, $imm", (SLTUImm64 GPR64Opnd:$rs, GPR64Opnd:$rs,
1007                                                   imm64:$imm)>, GPR_64;