contrib/llvm/lib/Target/Mips/Mips64InstrInfo.td

   1 //===- Mips64InstrInfo.td - Mips64 Instruction Information -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes Mips64 instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Mips Operand, Complex Patterns and Transformations Definitions.
  16 //===----------------------------------------------------------------------===//
  17
  18 // shamt must fit in 6 bits.
  19 def immZExt6 : ImmLeaf<i32, [{return Imm == (Imm & 0x3f);}]>;
  20
  21 // Node immediate fits as 10-bit sign extended on target immediate.
  22 // e.g. seqi, snei
  23 def immSExt10_64 : PatLeaf<(i64 imm),
  24                            [{ return isInt<10>(N->getSExtValue()); }]>;
  25
  26 def immZExt16_64 : PatLeaf<(i64 imm),
  27                            [{ return isUInt<16>(N->getZExtValue()); }]>;
  28
  29 def immZExt5_64 : ImmLeaf<i64, [{ return Imm == (Imm & 0x1f); }]>;
  30
  31 // Transformation function: get log2 of low 32 bits of immediate
  32 def Log2LO : SDNodeXForm<imm, [{
  33   return getImm(N, Log2_64((unsigned) N->getZExtValue()));
  34 }]>;
  35
  36 // Transformation function: get log2 of high 32 bits of immediate
  37 def Log2HI : SDNodeXForm<imm, [{
  38   return getImm(N, Log2_64((unsigned) (N->getZExtValue() >> 32)));
  39 }]>;
  40
  41 // Predicate: True if immediate is a power of 2 and fits 32 bits
  42 def PowerOf2LO : PatLeaf<(imm), [{
  43   if (N->getValueType(0) == MVT::i64) {
  44     uint64_t Imm = N->getZExtValue();
  45     return isPowerOf2_64(Imm) && (Imm & 0xffffffff) == Imm;
  46   }
  47   else
  48     return false;
  49 }]>;
  50
  51 // Predicate: True if immediate is a power of 2 and exceeds 32 bits
  52 def PowerOf2HI : PatLeaf<(imm), [{
  53   if (N->getValueType(0) == MVT::i64) {
  54     uint64_t Imm = N->getZExtValue();
  55     return isPowerOf2_64(Imm) && (Imm & 0xffffffff00000000) == Imm;
  56   }
  57   else
  58     return false;
  59 }]>;
  60
  61 def PowerOf2LO_i32 : PatLeaf<(imm), [{
  62   if (N->getValueType(0) == MVT::i32) {
  63     uint64_t Imm = N->getZExtValue();
  64     return isPowerOf2_32(Imm) && isUInt<32>(Imm);
  65   }
  66   else
  67     return false;
  68 }]>;
  69
  70 def assertzext_lt_i32 : PatFrag<(ops node:$src), (assertzext node:$src), [{
  71   return cast<VTSDNode>(N->getOperand(1))->getVT().bitsLT(MVT::i32);
  72 }]>;
  73
  74 //===----------------------------------------------------------------------===//
  75 // Instructions specific format
  76 //===----------------------------------------------------------------------===//
  77 let usesCustomInserter = 1 in {
  78   def ATOMIC_LOAD_ADD_I64  : Atomic2Ops<atomic_load_add_64, GPR64>;
  79   def ATOMIC_LOAD_SUB_I64  : Atomic2Ops<atomic_load_sub_64, GPR64>;
  80   def ATOMIC_LOAD_AND_I64  : Atomic2Ops<atomic_load_and_64, GPR64>;
  81   def ATOMIC_LOAD_OR_I64   : Atomic2Ops<atomic_load_or_64, GPR64>;
  82   def ATOMIC_LOAD_XOR_I64  : Atomic2Ops<atomic_load_xor_64, GPR64>;
  83   def ATOMIC_LOAD_NAND_I64 : Atomic2Ops<atomic_load_nand_64, GPR64>;
  84   def ATOMIC_SWAP_I64      : Atomic2Ops<atomic_swap_64, GPR64>;
  85   def ATOMIC_CMP_SWAP_I64  : AtomicCmpSwap<atomic_cmp_swap_64, GPR64>;
  86 }
  87
  88 /// Pseudo instructions for loading and storing accumulator registers.
  89 let isPseudo = 1, isCodeGenOnly = 1, hasNoSchedulingInfo = 1 in {
  90   def LOAD_ACC128  : Load<"", ACC128>;
  91   def STORE_ACC128 : Store<"", ACC128>;
  92 }
  93
  94 //===----------------------------------------------------------------------===//
  95 // Instruction definition
  96 //===----------------------------------------------------------------------===//
  97 let DecoderNamespace = "Mips64" in {
  98 /// Arithmetic Instructions (ALU Immediate)
  99 def DADDi   : ArithLogicI<"daddi", simm16_64, GPR64Opnd, II_DADDI>,
 100               ADDI_FM<0x18>, ISA_MIPS3_NOT_32R6_64R6;
 101 let AdditionalPredicates = [NotInMicroMips] in {
 102   def DADDiu : ArithLogicI<"daddiu", simm16_64, GPR64Opnd, II_DADDIU,
 103                            immSExt16, add>,
 104                ADDI_FM<0x19>, IsAsCheapAsAMove, ISA_MIPS3;
 105 }
 106
 107 let isCodeGenOnly = 1 in {
 108 def SLTi64  : SetCC_I<"slti", setlt, simm16_64, immSExt16, GPR64Opnd>,
 109               SLTI_FM<0xa>;
 110 def SLTiu64 : SetCC_I<"sltiu", setult, simm16_64, immSExt16, GPR64Opnd>,
 111               SLTI_FM<0xb>;
 112 def ANDi64 : ArithLogicI<"andi", uimm16_64, GPR64Opnd, II_AND, immZExt16, and>,
 113              ADDI_FM<0xc>;
 114 def ORi64   : ArithLogicI<"ori", uimm16_64, GPR64Opnd, II_OR, immZExt16, or>,
 115               ADDI_FM<0xd>;
 116 def XORi64  : ArithLogicI<"xori", uimm16_64, GPR64Opnd, II_XOR, immZExt16, xor>,
 117               ADDI_FM<0xe>;
 118 def LUi64   : LoadUpper<"lui", GPR64Opnd, uimm16_64_relaxed>, LUI_FM;
 119 }
 120
 121 /// Arithmetic Instructions (3-Operand, R-Type)
 122 let AdditionalPredicates = [NotInMicroMips] in {
 123   def DADD   : ArithLogicR<"dadd", GPR64Opnd, 1, II_DADD>, ADD_FM<0, 0x2c>,
 124                ISA_MIPS3;
 125   def DADDu  : ArithLogicR<"daddu", GPR64Opnd, 1, II_DADDU, add>,
 126                ADD_FM<0, 0x2d>, ISA_MIPS3;
 127   def DSUBu  : ArithLogicR<"dsubu", GPR64Opnd, 0, II_DSUBU, sub>,
 128                ADD_FM<0, 0x2f>, ISA_MIPS3;
 129   def DSUB   : ArithLogicR<"dsub", GPR64Opnd, 0, II_DSUB>, ADD_FM<0, 0x2e>,
 130                ISA_MIPS3;
 131 }
 132
 133 let isCodeGenOnly = 1 in {
 134 def SLT64  : SetCC_R<"slt", setlt, GPR64Opnd>, ADD_FM<0, 0x2a>;
 135 def SLTu64 : SetCC_R<"sltu", setult, GPR64Opnd>, ADD_FM<0, 0x2b>;
 136 def AND64  : ArithLogicR<"and", GPR64Opnd, 1, II_AND, and>, ADD_FM<0, 0x24>;
 137 def OR64   : ArithLogicR<"or", GPR64Opnd, 1, II_OR, or>, ADD_FM<0, 0x25>;
 138 def XOR64  : ArithLogicR<"xor", GPR64Opnd, 1, II_XOR, xor>, ADD_FM<0, 0x26>;
 139 def NOR64  : LogicNOR<"nor", GPR64Opnd>, ADD_FM<0, 0x27>;
 140 }
 141
 142 /// Shift Instructions
 143 let AdditionalPredicates = [NotInMicroMips] in {
 144   def DSLL : shift_rotate_imm<"dsll", uimm6, GPR64Opnd, II_DSLL, shl,
 145                               immZExt6>,
 146              SRA_FM<0x38, 0>, ISA_MIPS3;
 147   def DSRL : shift_rotate_imm<"dsrl", uimm6, GPR64Opnd, II_DSRL, srl,
 148                               immZExt6>,
 149              SRA_FM<0x3a, 0>, ISA_MIPS3;
 150   def DSRA : shift_rotate_imm<"dsra", uimm6, GPR64Opnd, II_DSRA, sra,
 151                               immZExt6>,
 152              SRA_FM<0x3b, 0>, ISA_MIPS3;
 153   def DSLLV  : shift_rotate_reg<"dsllv", GPR64Opnd, II_DSLLV, shl>,
 154                SRLV_FM<0x14, 0>, ISA_MIPS3;
 155   def DSRAV  : shift_rotate_reg<"dsrav", GPR64Opnd, II_DSRAV, sra>,
 156                SRLV_FM<0x17, 0>, ISA_MIPS3;
 157   def DSRLV  : shift_rotate_reg<"dsrlv", GPR64Opnd, II_DSRLV, srl>,
 158                SRLV_FM<0x16, 0>, ISA_MIPS3;
 159   def DSLL32 : shift_rotate_imm<"dsll32", uimm5, GPR64Opnd, II_DSLL32>,
 160                SRA_FM<0x3c, 0>, ISA_MIPS3;
 161   def DSRL32 : shift_rotate_imm<"dsrl32", uimm5, GPR64Opnd, II_DSRL32>,
 162                SRA_FM<0x3e, 0>, ISA_MIPS3;
 163   def DSRA32 : shift_rotate_imm<"dsra32", uimm5, GPR64Opnd, II_DSRA32>,
 164                SRA_FM<0x3f, 0>, ISA_MIPS3;
 165
 166 // Rotate Instructions
 167   def DROTR  : shift_rotate_imm<"drotr", uimm6, GPR64Opnd, II_DROTR, rotr,
 168                                 immZExt6>,
 169                SRA_FM<0x3a, 1>, ISA_MIPS64R2;
 170   def DROTRV : shift_rotate_reg<"drotrv", GPR64Opnd, II_DROTRV, rotr>,
 171                SRLV_FM<0x16, 1>, ISA_MIPS64R2;
 172   def DROTR32 : shift_rotate_imm<"drotr32", uimm5, GPR64Opnd, II_DROTR32>,
 173                 SRA_FM<0x3e, 1>, ISA_MIPS64R2;
 174 }
 175
 176 /// Load and Store Instructions
 177 ///  aligned
 178 let isCodeGenOnly = 1 in {
 179 def LB64  : Load<"lb", GPR64Opnd, sextloadi8, II_LB>, LW_FM<0x20>;
 180 def LBu64 : Load<"lbu", GPR64Opnd, zextloadi8, II_LBU>, LW_FM<0x24>;
 181 def LH64  : Load<"lh", GPR64Opnd, sextloadi16, II_LH>, LW_FM<0x21>;
 182 def LHu64 : Load<"lhu", GPR64Opnd, zextloadi16, II_LHU>, LW_FM<0x25>;
 183 def LW64  : Load<"lw", GPR64Opnd, sextloadi32, II_LW>, LW_FM<0x23>;
 184 def SB64  : Store<"sb", GPR64Opnd, truncstorei8, II_SB>, LW_FM<0x28>;
 185 def SH64  : Store<"sh", GPR64Opnd, truncstorei16, II_SH>, LW_FM<0x29>;
 186 def SW64  : Store<"sw", GPR64Opnd, truncstorei32, II_SW>, LW_FM<0x2b>;
 187 }
 188
 189 let AdditionalPredicates = [NotInMicroMips] in {
 190   def LWu : MMRel, Load<"lwu", GPR64Opnd, zextloadi32, II_LWU>,
 191             LW_FM<0x27>, ISA_MIPS3;
 192   def LD  : LoadMemory<"ld", GPR64Opnd, mem_simm16, load, II_LD>,
 193             LW_FM<0x37>, ISA_MIPS3;
 194   def SD  : StoreMemory<"sd", GPR64Opnd, mem_simm16, store, II_SD>,
 195             LW_FM<0x3f>, ISA_MIPS3;
 196 }
 197
 198
 199
 200 /// load/store left/right
 201 let isCodeGenOnly = 1 in {
 202 def LWL64 : LoadLeftRight<"lwl", MipsLWL, GPR64Opnd, II_LWL>, LW_FM<0x22>;
 203 def LWR64 : LoadLeftRight<"lwr", MipsLWR, GPR64Opnd, II_LWR>, LW_FM<0x26>;
 204 def SWL64 : StoreLeftRight<"swl", MipsSWL, GPR64Opnd, II_SWL>, LW_FM<0x2a>;
 205 def SWR64 : StoreLeftRight<"swr", MipsSWR, GPR64Opnd, II_SWR>, LW_FM<0x2e>;
 206 }
 207
 208 def LDL   : LoadLeftRight<"ldl", MipsLDL, GPR64Opnd, II_LDL>, LW_FM<0x1a>,
 209             ISA_MIPS3_NOT_32R6_64R6;
 210 def LDR   : LoadLeftRight<"ldr", MipsLDR, GPR64Opnd, II_LDR>, LW_FM<0x1b>,
 211             ISA_MIPS3_NOT_32R6_64R6;
 212 def SDL   : StoreLeftRight<"sdl", MipsSDL, GPR64Opnd, II_SDL>, LW_FM<0x2c>,
 213             ISA_MIPS3_NOT_32R6_64R6;
 214 def SDR   : StoreLeftRight<"sdr", MipsSDR, GPR64Opnd, II_SDR>, LW_FM<0x2d>,
 215             ISA_MIPS3_NOT_32R6_64R6;
 216
 217 /// Load-linked, Store-conditional
 218 let AdditionalPredicates = [NotInMicroMips] in {
 219   def LLD : LLBase<"lld", GPR64Opnd, mem_simm16>, LW_FM<0x34>,
 220             ISA_MIPS3_NOT_32R6_64R6;
 221 }
 222 def SCD : SCBase<"scd", GPR64Opnd>, LW_FM<0x3c>, ISA_MIPS3_NOT_32R6_64R6;
 223
 224 let AdditionalPredicates = [NotInMicroMips],
 225     DecoderNamespace = "Mips32_64_PTR64" in {
 226 def LL64 : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>, PTR_64,
 227            ISA_MIPS2_NOT_32R6_64R6;
 228 def SC64 : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>, PTR_64,
 229            ISA_MIPS2_NOT_32R6_64R6;
 230 def JR64   : IndirectBranch<"jr", GPR64Opnd>, MTLO_FM<8>, PTR_64;
 231 }
 232
 233 def JALR64 : JumpLinkReg<"jalr", GPR64Opnd>, JALR_FM;
 234
 235 /// Jump and Branch Instructions
 236 let isCodeGenOnly = 1 in {
 237   def BEQ64  : CBranch<"beq", brtarget, seteq, GPR64Opnd>, BEQ_FM<4>;
 238   def BNE64  : CBranch<"bne", brtarget, setne, GPR64Opnd>, BEQ_FM<5>;
 239   def BGEZ64 : CBranchZero<"bgez", brtarget, setge, GPR64Opnd>, BGEZ_FM<1, 1>;
 240   def BGTZ64 : CBranchZero<"bgtz", brtarget, setgt, GPR64Opnd>, BGEZ_FM<7, 0>;
 241   def BLEZ64 : CBranchZero<"blez", brtarget, setle, GPR64Opnd>, BGEZ_FM<6, 0>;
 242   def BLTZ64 : CBranchZero<"bltz", brtarget, setlt, GPR64Opnd>, BGEZ_FM<1, 0>;
 243   def JALR64Pseudo : JumpLinkRegPseudo<GPR64Opnd, JALR, RA, GPR32Opnd>;
 244 }
 245
 246 def TAILCALLREG64 : TailCallReg<GPR64Opnd>;
 247
 248 def PseudoReturn64 : PseudoReturnBase<GPR64Opnd>;
 249 def PseudoIndirectBranch64 : PseudoIndirectBranchBase<GPR64Opnd>;
 250
 251 /// Multiply and Divide Instructions.
 252 let AdditionalPredicates = [NotInMicroMips] in {
 253   def DMULT  : Mult<"dmult", II_DMULT, GPR64Opnd, [HI0_64, LO0_64]>,
 254                MULT_FM<0, 0x1c>, ISA_MIPS3_NOT_32R6_64R6;
 255   def DMULTu : Mult<"dmultu", II_DMULTU, GPR64Opnd, [HI0_64, LO0_64]>,
 256                MULT_FM<0, 0x1d>, ISA_MIPS3_NOT_32R6_64R6;
 257 }
 258 def PseudoDMULT  : MultDivPseudo<DMULT, ACC128, GPR64Opnd, MipsMult,
 259                                  II_DMULT>, ISA_MIPS3_NOT_32R6_64R6;
 260 def PseudoDMULTu : MultDivPseudo<DMULTu, ACC128, GPR64Opnd, MipsMultu,
 261                                  II_DMULTU>, ISA_MIPS3_NOT_32R6_64R6;
 262 let AdditionalPredicates = [NotInMicroMips] in {
 263   def DSDIV : Div<"ddiv", II_DDIV, GPR64Opnd, [HI0_64, LO0_64]>,
 264               MULT_FM<0, 0x1e>, ISA_MIPS3_NOT_32R6_64R6;
 265   def DUDIV : Div<"ddivu", II_DDIVU, GPR64Opnd, [HI0_64, LO0_64]>,
 266               MULT_FM<0, 0x1f>, ISA_MIPS3_NOT_32R6_64R6;
 267 }
 268 def PseudoDSDIV : MultDivPseudo<DSDIV, ACC128, GPR64Opnd, MipsDivRem,
 269                                 II_DDIV, 0, 1, 1>, ISA_MIPS3_NOT_32R6_64R6;
 270 def PseudoDUDIV : MultDivPseudo<DUDIV, ACC128, GPR64Opnd, MipsDivRemU,
 271                                 II_DDIVU, 0, 1, 1>, ISA_MIPS3_NOT_32R6_64R6;
 272
 273 let isCodeGenOnly = 1 in {
 274 def MTHI64 : MoveToLOHI<"mthi", GPR64Opnd, [HI0_64]>, MTLO_FM<0x11>,
 275              ISA_MIPS3_NOT_32R6_64R6;
 276 def MTLO64 : MoveToLOHI<"mtlo", GPR64Opnd, [LO0_64]>, MTLO_FM<0x13>,
 277              ISA_MIPS3_NOT_32R6_64R6;
 278 def MFHI64 : MoveFromLOHI<"mfhi", GPR64Opnd, AC0_64>, MFLO_FM<0x10>,
 279              ISA_MIPS3_NOT_32R6_64R6;
 280 def MFLO64 : MoveFromLOHI<"mflo", GPR64Opnd, AC0_64>, MFLO_FM<0x12>,
 281              ISA_MIPS3_NOT_32R6_64R6;
 282 def PseudoMFHI64 : PseudoMFLOHI<GPR64, ACC128, MipsMFHI>,
 283                    ISA_MIPS3_NOT_32R6_64R6;
 284 def PseudoMFLO64 : PseudoMFLOHI<GPR64, ACC128, MipsMFLO>,
 285                    ISA_MIPS3_NOT_32R6_64R6;
 286 def PseudoMTLOHI64 : PseudoMTLOHI<ACC128, GPR64>, ISA_MIPS3_NOT_32R6_64R6;
 287
 288 /// Sign Ext In Register Instructions.
 289 def SEB64 : SignExtInReg<"seb", i8, GPR64Opnd, II_SEB>, SEB_FM<0x10, 0x20>,
 290             ISA_MIPS32R2;
 291 def SEH64 : SignExtInReg<"seh", i16, GPR64Opnd, II_SEH>, SEB_FM<0x18, 0x20>,
 292             ISA_MIPS32R2;
 293 }
 294
 295 /// Count Leading
 296 let AdditionalPredicates = [NotInMicroMips] in {
 297   def DCLZ : CountLeading0<"dclz", GPR64Opnd, II_DCLZ>, CLO_FM<0x24>,
 298              ISA_MIPS64_NOT_64R6;
 299   def DCLO : CountLeading1<"dclo", GPR64Opnd, II_DCLO>, CLO_FM<0x25>,
 300              ISA_MIPS64_NOT_64R6;
 301
 302 /// Double Word Swap Bytes/HalfWords
 303   def DSBH : SubwordSwap<"dsbh", GPR64Opnd, II_DSBH>, SEB_FM<2, 0x24>,
 304              ISA_MIPS64R2;
 305   def DSHD : SubwordSwap<"dshd", GPR64Opnd, II_DSHD>, SEB_FM<5, 0x24>,
 306              ISA_MIPS64R2;
 307 }
 308
 309 def LEA_ADDiu64 : EffectiveAddress<"daddiu", GPR64Opnd>, LW_FM<0x19>;
 310
 311 let isCodeGenOnly = 1 in
 312 def RDHWR64 : ReadHardware<GPR64Opnd, HWRegsOpnd>, RDHWR_FM;
 313
 314 let AdditionalPredicates = [NotInMicroMips] in {
 315   // The 'pos + size' constraints for code generation are enforced by the
 316   // code that lowers into MipsISD::Ext.
 317   // For assembly parsing, we alias dextu and dextm to dext, and match by
 318   // operand were possible then check the 'pos + size' in MipsAsmParser.
 319   // We override the generated decoder to enforce that dext always comes out
 320   // for dextm and dextu like binutils.
 321   let DecoderMethod = "DecodeDEXT" in {
 322     def DEXT : ExtBase<"dext", GPR64Opnd, uimm5_report_uimm6,
 323                        uimm5_plus1_report_uimm6, immZExt5, immZExt5Plus1,
 324                        MipsExt>, EXT_FM<3>, ISA_MIPS64R2;
 325     def DEXTM : ExtBase<"dextm", GPR64Opnd, uimm5, uimm5_plus33, immZExt5,
 326                         immZExt5Plus33, MipsExt>, EXT_FM<1>, ISA_MIPS64R2;
 327     def DEXTU : ExtBase<"dextu", GPR64Opnd, uimm5_plus32, uimm5_plus1,
 328                         immZExt5Plus32, immZExt5Plus1, MipsExt>, EXT_FM<2>,
 329                         ISA_MIPS64R2;
 330   }
 331   // The 'pos + size' constraints for code generation are enforced by the
 332   // code that lowers into MipsISD::Ins.
 333   // For assembly parsing, we alias dinsu and dinsm to dins, and match by
 334   // operand were possible then check the 'pos + size' in MipsAsmParser.
 335   // We override the generated decoder to enforce that dins always comes out
 336   // for dinsm and dinsu like binutils.
 337   let DecoderMethod = "DecodeDINS" in {
 338     def DINS  : InsBase<"dins", GPR64Opnd, uimm6, uimm5_inssize_plus1,
 339                         immZExt5, immZExt5Plus1>, EXT_FM<7>,
 340                 ISA_MIPS64R2;
 341     def DINSU : InsBase<"dinsu", GPR64Opnd, uimm5_plus32, uimm5_inssize_plus1,
 342                         immZExt5Plus32, immZExt5Plus1>,
 343                 EXT_FM<6>, ISA_MIPS64R2;
 344     def DINSM : InsBase<"dinsm", GPR64Opnd, uimm5, uimm_range_2_64,
 345                         immZExt5, immZExtRange2To64>,
 346                 EXT_FM<5>, ISA_MIPS64R2;
 347   }
 348 }
 349
 350 let isCodeGenOnly = 1, AdditionalPredicates = [NotInMicroMips] in {
 351   def DEXT64_32 : InstSE<(outs GPR64Opnd:$rt),
 352                          (ins GPR32Opnd:$rs, uimm5_report_uimm6:$pos,
 353                               uimm5_plus1:$size),
 354                          "dext $rt, $rs, $pos, $size", [], II_EXT, FrmR, "dext">,
 355                   EXT_FM<3>, ISA_MIPS64R2;
 356 }
 357
 358 let isCodeGenOnly = 1, rs = 0, shamt = 0 in {
 359   def DSLL64_32 : FR<0x00, 0x3c, (outs GPR64:$rd), (ins GPR32:$rt),
 360                      "dsll\t$rd, $rt, 32", [], II_DSLL>;
 361   def SLL64_32 : FR<0x0, 0x00, (outs GPR64:$rd), (ins GPR32:$rt),
 362                     "sll\t$rd, $rt, 0", [], II_SLL>;
 363   def SLL64_64 : FR<0x0, 0x00, (outs GPR64:$rd), (ins GPR64:$rt),
 364                     "sll\t$rd, $rt, 0", [], II_SLL>;
 365 }
 366
 367 // We need the following pseudo instruction to avoid offset calculation for
 368 // long branches.  See the comment in file MipsLongBranch.cpp for detailed
 369 // explanation.
 370
 371 // Expands to: daddiu $dst, $src, %PART($tgt - $baltgt)
 372 // where %PART may be %hi or %lo, depending on the relocation kind
 373 // that $tgt is annotated with.
 374 def LONG_BRANCH_DADDiu : PseudoSE<(outs GPR64Opnd:$dst),
 375   (ins GPR64Opnd:$src, brtarget:$tgt, brtarget:$baltgt), []>;
 376
 377 // Cavium Octeon cnMIPS instructions
 378 let DecoderNamespace = "CnMips",
 379     // FIXME: The lack of HasStdEnc is probably a bug
 380     EncodingPredicates = []<Predicate> in {
 381
 382 class Count1s<string opstr, RegisterOperand RO>:
 383   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 384          [(set RO:$rd, (ctpop RO:$rs))], II_POP, FrmR, opstr> {
 385   let TwoOperandAliasConstraint = "$rd = $rs";
 386 }
 387
 388 class ExtsCins<string opstr, InstrItinClass itin, RegisterOperand RO,
 389                PatFrag PosImm, SDPatternOperator Op = null_frag>:
 390   InstSE<(outs RO:$rt), (ins RO:$rs, uimm5:$pos, uimm5:$lenm1),
 391          !strconcat(opstr, "\t$rt, $rs, $pos, $lenm1"),
 392          [(set RO:$rt, (Op RO:$rs, PosImm:$pos, imm:$lenm1))],
 393          itin, FrmR, opstr> {
 394   let TwoOperandAliasConstraint = "$rt = $rs";
 395 }
 396
 397 class SetCC64_R<string opstr, PatFrag cond_op> :
 398   InstSE<(outs GPR64Opnd:$rd), (ins GPR64Opnd:$rs, GPR64Opnd:$rt),
 399          !strconcat(opstr, "\t$rd, $rs, $rt"),
 400          [(set GPR64Opnd:$rd, (zext (cond_op GPR64Opnd:$rs,
 401                                              GPR64Opnd:$rt)))],
 402          II_SEQ_SNE, FrmR, opstr> {
 403   let TwoOperandAliasConstraint = "$rd = $rs";
 404 }
 405
 406 class SetCC64_I<string opstr, PatFrag cond_op>:
 407   InstSE<(outs GPR64Opnd:$rt), (ins GPR64Opnd:$rs, simm10_64:$imm10),
 408          !strconcat(opstr, "\t$rt, $rs, $imm10"),
 409          [(set GPR64Opnd:$rt, (zext (cond_op GPR64Opnd:$rs,
 410                                              immSExt10_64:$imm10)))],
 411          II_SEQI_SNEI, FrmI, opstr> {
 412   let TwoOperandAliasConstraint = "$rt = $rs";
 413 }
 414
 415 class CBranchBitNum<string opstr, DAGOperand opnd, PatFrag cond_op,
 416                     RegisterOperand RO, Operand ImmOp, bits<64> shift = 1> :
 417   InstSE<(outs), (ins RO:$rs, ImmOp:$p, opnd:$offset),
 418          !strconcat(opstr, "\t$rs, $p, $offset"),
 419          [(brcond (i32 (cond_op (and RO:$rs, (shl shift, immZExt5_64:$p)), 0)),
 420                   bb:$offset)], II_BBIT, FrmI, opstr> {
 421   let isBranch = 1;
 422   let isTerminator = 1;
 423   let hasDelaySlot = 1;
 424   let Defs = [AT];
 425 }
 426
 427 class MFC2OP<string asmstr, RegisterOperand RO, InstrItinClass itin> :
 428   InstSE<(outs RO:$rt, uimm16:$imm16), (ins),
 429          !strconcat(asmstr, "\t$rt, $imm16"), [], itin, FrmFR>;
 430
 431 // Unsigned Byte Add
 432 def BADDu  : ArithLogicR<"baddu", GPR64Opnd, 1, II_BADDU>,
 433              ADD_FM<0x1c, 0x28>, ASE_CNMIPS {
 434   let Pattern = [(set GPR64Opnd:$rd,
 435                       (and (add GPR64Opnd:$rs, GPR64Opnd:$rt), 255))];
 436 }
 437
 438 // Branch on Bit Clear /+32
 439 def BBIT0  : CBranchBitNum<"bbit0", brtarget, seteq, GPR64Opnd,
 440                            uimm5_64_report_uimm6>, BBIT_FM<0x32>, ASE_CNMIPS;
 441 def BBIT032: CBranchBitNum<"bbit032", brtarget, seteq, GPR64Opnd, uimm5_64,
 442                            0x100000000>, BBIT_FM<0x36>, ASE_CNMIPS;
 443
 444 // Branch on Bit Set /+32
 445 def BBIT1  : CBranchBitNum<"bbit1", brtarget, setne, GPR64Opnd,
 446                            uimm5_64_report_uimm6>, BBIT_FM<0x3a>, ASE_CNMIPS;
 447 def BBIT132: CBranchBitNum<"bbit132", brtarget, setne, GPR64Opnd, uimm5_64,
 448                            0x100000000>, BBIT_FM<0x3e>, ASE_CNMIPS;
 449
 450 // Multiply Doubleword to GPR
 451 def DMUL  : ArithLogicR<"dmul", GPR64Opnd, 1, II_DMUL, mul>,
 452             ADD_FM<0x1c, 0x03>, ASE_CNMIPS {
 453   let Defs = [HI0, LO0, P0, P1, P2];
 454 }
 455
 456 let AdditionalPredicates = [NotInMicroMips] in {
 457   // Extract a signed bit field /+32
 458   def EXTS  : ExtsCins<"exts", II_EXT, GPR64Opnd, immZExt5>, EXTS_FM<0x3a>,
 459               ASE_MIPS64_CNMIPS;
 460   def EXTS32: ExtsCins<"exts32", II_EXT, GPR64Opnd, immZExt5Plus32>,
 461               EXTS_FM<0x3b>, ASE_MIPS64_CNMIPS;
 462
 463   // Clear and insert a bit field /+32
 464   def CINS  : ExtsCins<"cins", II_INS, GPR64Opnd, immZExt5, MipsCIns>,
 465               EXTS_FM<0x32>, ASE_MIPS64_CNMIPS;
 466   def CINS32: ExtsCins<"cins32", II_INS, GPR64Opnd, immZExt5Plus32, MipsCIns>,
 467               EXTS_FM<0x33>, ASE_MIPS64_CNMIPS;
 468   let isCodeGenOnly = 1 in {
 469     def CINS_i32 : ExtsCins<"cins", II_INS, GPR32Opnd, immZExt5, MipsCIns>,
 470                    EXTS_FM<0x32>, ASE_MIPS64_CNMIPS;
 471     def CINS64_32 :InstSE<(outs GPR64Opnd:$rt),
 472                           (ins GPR32Opnd:$rs, uimm5:$pos, uimm5:$lenm1),
 473                           "cins\t$rt, $rs, $pos, $lenm1", [], II_INS, FrmR,
 474                           "cins">,
 475                    EXTS_FM<0x32>, ASE_MIPS64_CNMIPS;
 476   }
 477 }
 478
 479 // Move to multiplier/product register
 480 def MTM0   : MoveToLOHI<"mtm0", GPR64Opnd, [MPL0, P0, P1, P2]>, MTMR_FM<0x08>,
 481              ASE_CNMIPS;
 482 def MTM1   : MoveToLOHI<"mtm1", GPR64Opnd, [MPL1, P0, P1, P2]>, MTMR_FM<0x0c>,
 483              ASE_CNMIPS;
 484 def MTM2   : MoveToLOHI<"mtm2", GPR64Opnd, [MPL2, P0, P1, P2]>, MTMR_FM<0x0d>,
 485              ASE_CNMIPS;
 486 def MTP0   : MoveToLOHI<"mtp0", GPR64Opnd, [P0]>, MTMR_FM<0x09>, ASE_CNMIPS;
 487 def MTP1   : MoveToLOHI<"mtp1", GPR64Opnd, [P1]>, MTMR_FM<0x0a>, ASE_CNMIPS;
 488 def MTP2   : MoveToLOHI<"mtp2", GPR64Opnd, [P2]>, MTMR_FM<0x0b>, ASE_CNMIPS;
 489
 490 // Count Ones in a Word/Doubleword
 491 def POP   : Count1s<"pop", GPR32Opnd>, POP_FM<0x2c>, ASE_CNMIPS;
 492 def DPOP  : Count1s<"dpop", GPR64Opnd>, POP_FM<0x2d>, ASE_CNMIPS;
 493
 494 // Set on equal/not equal
 495 def SEQ   : SetCC64_R<"seq", seteq>, SEQ_FM<0x2a>, ASE_CNMIPS;
 496 def SEQi  : SetCC64_I<"seqi", seteq>, SEQI_FM<0x2e>, ASE_CNMIPS;
 497 def SNE   : SetCC64_R<"sne", setne>, SEQ_FM<0x2b>, ASE_CNMIPS;
 498 def SNEi  : SetCC64_I<"snei", setne>, SEQI_FM<0x2f>, ASE_CNMIPS;
 499
 500 // 192-bit x 64-bit Unsigned Multiply and Add
 501 def V3MULU: ArithLogicR<"v3mulu", GPR64Opnd, 0, II_DMUL>, ADD_FM<0x1c, 0x11>,
 502             ASE_CNMIPS {
 503   let Defs = [P0, P1, P2];
 504 }
 505
 506 // 64-bit Unsigned Multiply and Add Move
 507 def VMM0  : ArithLogicR<"vmm0", GPR64Opnd, 0, II_DMUL>, ADD_FM<0x1c, 0x10>,
 508             ASE_CNMIPS {
 509   let Defs = [MPL0, P0, P1, P2];
 510 }
 511
 512 // 64-bit Unsigned Multiply and Add
 513 def VMULU : ArithLogicR<"vmulu", GPR64Opnd, 0, II_DMUL>, ADD_FM<0x1c, 0x0f>,
 514             ASE_CNMIPS {
 515   let Defs = [MPL1, MPL2, P0, P1, P2];
 516 }
 517
 518 // Move between CPU and coprocessor registers
 519 def DMFC2_OCTEON : MFC2OP<"dmfc2", GPR64Opnd, II_DMFC2>, MFC2OP_FM<0x12, 1>,
 520                    ASE_CNMIPS;
 521 def DMTC2_OCTEON : MFC2OP<"dmtc2", GPR64Opnd, II_DMTC2>, MFC2OP_FM<0x12, 5>,
 522                    ASE_CNMIPS;
 523 }
 524
 525 }
 526
 527 /// Move between CPU and coprocessor registers
 528 let DecoderNamespace = "Mips64", Predicates = [HasMips64] in {
 529 def DMFC0 : MFC3OP<"dmfc0", GPR64Opnd, COP0Opnd, II_DMFC0>, MFC3OP_FM<0x10, 1>,
 530             ISA_MIPS3;
 531 def DMTC0 : MTC3OP<"dmtc0", COP0Opnd, GPR64Opnd, II_DMTC0>, MFC3OP_FM<0x10, 5>,
 532             ISA_MIPS3;
 533 def DMFC2 : MFC3OP<"dmfc2", GPR64Opnd, COP2Opnd, II_DMFC2>, MFC3OP_FM<0x12, 1>,
 534             ISA_MIPS3;
 535 def DMTC2 : MTC3OP<"dmtc2", COP2Opnd, GPR64Opnd, II_DMTC2>, MFC3OP_FM<0x12, 5>,
 536             ISA_MIPS3;
 537 }
 538
 539 //===----------------------------------------------------------------------===//
 540 //  Arbitrary patterns that map to one or more instructions
 541 //===----------------------------------------------------------------------===//
 542
 543 // Materialize i64 constants.
 544 defm : MaterializeImms<i64, ZERO_64, DADDiu, LUi64, ORi64>;
 545
 546 def : MipsPat<(i64 immZExt32Low16Zero:$imm),
 547               (DSLL (ORi64 ZERO_64, (HI16 imm:$imm)), 16)>;
 548
 549 def : MipsPat<(i64 immZExt32:$imm),
 550               (ORi64 (DSLL (ORi64 ZERO_64, (HI16 imm:$imm)), 16),
 551                      (LO16 imm:$imm))>;
 552
 553 // extended loads
 554 def : MipsPat<(i64 (extloadi1  addr:$src)), (LB64 addr:$src)>;
 555 def : MipsPat<(i64 (extloadi8  addr:$src)), (LB64 addr:$src)>;
 556 def : MipsPat<(i64 (extloadi16 addr:$src)), (LH64 addr:$src)>;
 557 def : MipsPat<(i64 (extloadi32 addr:$src)), (LW64 addr:$src)>;
 558
 559 // hi/lo relocs
 560 let AdditionalPredicates = [NotInMicroMips] in
 561 defm : MipsHiLoRelocs<LUi64, DADDiu, ZERO_64, GPR64Opnd>, SYM_32;
 562
 563 def : MipsPat<(MipsGotHi tglobaladdr:$in), (LUi64 tglobaladdr:$in)>;
 564 def : MipsPat<(MipsGotHi texternalsym:$in), (LUi64 texternalsym:$in)>;
 565
 566 // highest/higher/hi/lo relocs
 567 let AdditionalPredicates = [NotInMicroMips] in {
 568   def : MipsPat<(MipsJmpLink (i64 texternalsym:$dst)),
 569                 (JAL texternalsym:$dst)>, SYM_64;
 570   def : MipsPat<(MipsHighest (i64 tglobaladdr:$in)),
 571                 (LUi64 tglobaladdr:$in)>, SYM_64;
 572   def : MipsPat<(MipsHighest (i64 tblockaddress:$in)),
 573                 (LUi64 tblockaddress:$in)>, SYM_64;
 574   def : MipsPat<(MipsHighest (i64 tjumptable:$in)),
 575                 (LUi64 tjumptable:$in)>, SYM_64;
 576   def : MipsPat<(MipsHighest (i64 tconstpool:$in)),
 577                 (LUi64 tconstpool:$in)>, SYM_64;
 578   def : MipsPat<(MipsHighest (i64 tglobaltlsaddr:$in)),
 579                 (LUi64 tglobaltlsaddr:$in)>, SYM_64;
 580   def : MipsPat<(MipsHighest (i64 texternalsym:$in)),
 581                 (LUi64 texternalsym:$in)>, SYM_64;
 582
 583   def : MipsPat<(MipsHigher (i64 tglobaladdr:$in)),
 584                 (DADDiu ZERO_64, tglobaladdr:$in)>, SYM_64;
 585   def : MipsPat<(MipsHigher (i64 tblockaddress:$in)),
 586                 (DADDiu ZERO_64, tblockaddress:$in)>, SYM_64;
 587   def : MipsPat<(MipsHigher (i64 tjumptable:$in)),
 588                 (DADDiu ZERO_64, tjumptable:$in)>, SYM_64;
 589   def : MipsPat<(MipsHigher (i64 tconstpool:$in)),
 590                 (DADDiu ZERO_64, tconstpool:$in)>, SYM_64;
 591   def : MipsPat<(MipsHigher (i64 tglobaltlsaddr:$in)),
 592                 (DADDiu ZERO_64, tglobaltlsaddr:$in)>, SYM_64;
 593   def : MipsPat<(MipsHigher (i64 texternalsym:$in)),
 594                 (DADDiu ZERO_64, texternalsym:$in)>, SYM_64;
 595
 596   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 tglobaladdr:$lo))),
 597                 (DADDiu GPR64:$hi, tglobaladdr:$lo)>, SYM_64;
 598   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 tblockaddress:$lo))),
 599                 (DADDiu GPR64:$hi, tblockaddress:$lo)>, SYM_64;
 600   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 tjumptable:$lo))),
 601                 (DADDiu GPR64:$hi, tjumptable:$lo)>, SYM_64;
 602   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 tconstpool:$lo))),
 603                 (DADDiu GPR64:$hi, tconstpool:$lo)>, SYM_64;
 604   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 tglobaltlsaddr:$lo))),
 605                 (DADDiu GPR64:$hi, tglobaltlsaddr:$lo)>, SYM_64;
 606
 607   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 tglobaladdr:$lo))),
 608                 (DADDiu GPR64:$hi, tglobaladdr:$lo)>, SYM_64;
 609   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 tblockaddress:$lo))),
 610                 (DADDiu GPR64:$hi, tblockaddress:$lo)>, SYM_64;
 611   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 tjumptable:$lo))),
 612                 (DADDiu GPR64:$hi, tjumptable:$lo)>, SYM_64;
 613   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 tconstpool:$lo))),
 614                 (DADDiu GPR64:$hi, tconstpool:$lo)>, SYM_64;
 615   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 tglobaltlsaddr:$lo))),
 616                 (DADDiu GPR64:$hi, tglobaltlsaddr:$lo)>, SYM_64;
 617
 618   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tglobaladdr:$lo))),
 619                 (DADDiu GPR64:$hi, tglobaladdr:$lo)>, SYM_64;
 620   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tblockaddress:$lo))),
 621                 (DADDiu GPR64:$hi, tblockaddress:$lo)>, SYM_64;
 622   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tjumptable:$lo))),
 623                 (DADDiu GPR64:$hi, tjumptable:$lo)>, SYM_64;
 624   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tconstpool:$lo))),
 625                 (DADDiu GPR64:$hi, tconstpool:$lo)>, SYM_64;
 626   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tglobaltlsaddr:$lo))),
 627                 (DADDiu GPR64:$hi, tglobaltlsaddr:$lo)>, SYM_64;
 628 }
 629
 630 // gp_rel relocs
 631 def : MipsPat<(add GPR64:$gp, (MipsGPRel tglobaladdr:$in)),
 632               (DADDiu GPR64:$gp, tglobaladdr:$in)>, ABI_N64;
 633 def : MipsPat<(add GPR64:$gp, (MipsGPRel tconstpool:$in)),
 634               (DADDiu GPR64:$gp, tconstpool:$in)>, ABI_N64;
 635
 636 def : WrapperPat<tglobaladdr, DADDiu, GPR64>;
 637 def : WrapperPat<tconstpool, DADDiu, GPR64>;
 638 def : WrapperPat<texternalsym, DADDiu, GPR64>;
 639 def : WrapperPat<tblockaddress, DADDiu, GPR64>;
 640 def : WrapperPat<tjumptable, DADDiu, GPR64>;
 641 def : WrapperPat<tglobaltlsaddr, DADDiu, GPR64>;
 642
 643
 644 defm : BrcondPats<GPR64, BEQ64, BEQ, BNE64, SLT64, SLTu64, SLTi64, SLTiu64,
 645                   ZERO_64>;
 646 def : MipsPat<(brcond (i32 (setlt i64:$lhs, 1)), bb:$dst),
 647               (BLEZ64 i64:$lhs, bb:$dst)>;
 648 def : MipsPat<(brcond (i32 (setgt i64:$lhs, -1)), bb:$dst),
 649               (BGEZ64 i64:$lhs, bb:$dst)>;
 650
 651 // setcc patterns
 652 let AdditionalPredicates = [NotInMicroMips] in {
 653   defm : SeteqPats<GPR64, SLTiu64, XOR64, SLTu64, ZERO_64>;
 654   defm : SetlePats<GPR64, XORi, SLT64, SLTu64>;
 655   defm : SetgtPats<GPR64, SLT64, SLTu64>;
 656   defm : SetgePats<GPR64, XORi, SLT64, SLTu64>;
 657   defm : SetgeImmPats<GPR64, XORi, SLTi64, SLTiu64>;
 658 }
 659 // truncate
 660 def : MipsPat<(trunc (assertsext GPR64:$src)),
 661               (EXTRACT_SUBREG GPR64:$src, sub_32)>;
 662 // The forward compatibility strategy employed by MIPS requires us to treat
 663 // values as being sign extended to an infinite number of bits. This allows
 664 // existing software to run without modification on any future MIPS
 665 // implementation (e.g. 128-bit, or 1024-bit). Being compatible with this
 666 // strategy requires that truncation acts as a sign-extension for values being
 667 // fed into instructions operating on 32-bit values. Such instructions have
 668 // undefined results if this is not true.
 669 // For our case, this means that we can't issue an extract_subreg for nodes
 670 // such as (trunc:i32 (assertzext:i64 X, i32)), because the sign-bit of the
 671 // lower subreg would not be replicated into the upper half.
 672 def : MipsPat<(trunc (assertzext_lt_i32 GPR64:$src)),
 673               (EXTRACT_SUBREG GPR64:$src, sub_32)>;
 674 def : MipsPat<(i32 (trunc GPR64:$src)),
 675               (SLL (EXTRACT_SUBREG GPR64:$src, sub_32), 0)>;
 676
 677 // variable shift instructions patterns
 678 def : MipsPat<(shl GPR64:$rt, (i32 (trunc GPR64:$rs))),
 679               (DSLLV GPR64:$rt, (EXTRACT_SUBREG GPR64:$rs, sub_32))>;
 680 def : MipsPat<(srl GPR64:$rt, (i32 (trunc GPR64:$rs))),
 681               (DSRLV GPR64:$rt, (EXTRACT_SUBREG GPR64:$rs, sub_32))>;
 682 def : MipsPat<(sra GPR64:$rt, (i32 (trunc GPR64:$rs))),
 683               (DSRAV GPR64:$rt, (EXTRACT_SUBREG GPR64:$rs, sub_32))>;
 684 let AdditionalPredicates = [NotInMicroMips] in {
 685   def : MipsPat<(rotr GPR64:$rt, (i32 (trunc GPR64:$rs))),
 686                 (DROTRV GPR64:$rt, (EXTRACT_SUBREG GPR64:$rs, sub_32))>;
 687 }
 688
 689 // 32-to-64-bit extension
 690 def : MipsPat<(i64 (anyext GPR32:$src)),
 691               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
 692 def : MipsPat<(i64 (zext GPR32:$src)), (DSRL (DSLL64_32 GPR32:$src), 32)>;
 693 def : MipsPat<(i64 (sext GPR32:$src)), (SLL64_32 GPR32:$src)>;
 694
 695 let AdditionalPredicates = [NotInMicroMips] in {
 696   def : MipsPat<(i64 (zext GPR32:$src)), (DEXT64_32 GPR32:$src, 0, 32)>,
 697         ISA_MIPS64R2;
 698   def : MipsPat<(i64 (zext (i32 (shl GPR32:$rt, immZExt5:$imm)))),
 699                 (CINS64_32 GPR32:$rt, imm:$imm, (immZExt5To31 imm:$imm))>,
 700         ASE_MIPS64_CNMIPS;
 701 }
 702
 703 // Sign extend in register
 704 def : MipsPat<(i64 (sext_inreg GPR64:$src, i32)),
 705               (SLL64_64 GPR64:$src)>;
 706
 707 // bswap MipsPattern
 708 def : MipsPat<(bswap GPR64:$rt), (DSHD (DSBH GPR64:$rt))>;
 709
 710 // Carry pattern
 711 let AdditionalPredicates = [NotInMicroMips] in {
 712   def : MipsPat<(subc GPR64:$lhs, GPR64:$rhs),
 713                 (DSUBu GPR64:$lhs, GPR64:$rhs)>;
 714   def : MipsPat<(addc GPR64:$lhs, GPR64:$rhs),
 715                 (DADDu GPR64:$lhs, GPR64:$rhs)>, ASE_NOT_DSP;
 716   def : MipsPat<(addc GPR64:$lhs, immSExt16:$imm),
 717                 (DADDiu GPR64:$lhs, imm:$imm)>, ASE_NOT_DSP;
 718 }
 719
 720 // Octeon bbit0/bbit1 MipsPattern
 721 def : MipsPat<(brcond (i32 (seteq (and i64:$lhs, PowerOf2LO:$mask), 0)), bb:$dst),
 722               (BBIT0 i64:$lhs, (Log2LO PowerOf2LO:$mask), bb:$dst)>, ASE_MIPS64_CNMIPS;
 723 def : MipsPat<(brcond (i32 (seteq (and i64:$lhs, PowerOf2HI:$mask), 0)), bb:$dst),
 724               (BBIT032 i64:$lhs, (Log2HI PowerOf2HI:$mask), bb:$dst)>, ASE_MIPS64_CNMIPS;
 725 def : MipsPat<(brcond (i32 (setne (and i64:$lhs, PowerOf2LO:$mask), 0)), bb:$dst),
 726               (BBIT1 i64:$lhs, (Log2LO PowerOf2LO:$mask), bb:$dst)>, ASE_MIPS64_CNMIPS;
 727 def : MipsPat<(brcond (i32 (setne (and i64:$lhs, PowerOf2HI:$mask), 0)), bb:$dst),
 728               (BBIT132 i64:$lhs, (Log2HI PowerOf2HI:$mask), bb:$dst)>, ASE_MIPS64_CNMIPS;
 729 def : MipsPat<(brcond (i32 (seteq (and i32:$lhs, PowerOf2LO_i32:$mask), 0)), bb:$dst),
 730               (BBIT0 (INSERT_SUBREG (i64 (IMPLICIT_DEF)), i32:$lhs, sub_32),
 731                      (Log2LO PowerOf2LO_i32:$mask), bb:$dst)>, ASE_MIPS64_CNMIPS;
 732 def : MipsPat<(brcond (i32 (setne (and i32:$lhs, PowerOf2LO_i32:$mask), 0)), bb:$dst),
 733               (BBIT1 (INSERT_SUBREG (i64 (IMPLICIT_DEF)), i32:$lhs, sub_32),
 734                      (Log2LO PowerOf2LO_i32:$mask), bb:$dst)>, ASE_MIPS64_CNMIPS;
 735
 736 // Atomic load patterns.
 737 def : MipsPat<(atomic_load_8 addr:$a), (LB64 addr:$a)>;
 738 def : MipsPat<(atomic_load_16 addr:$a), (LH64 addr:$a)>;
 739 def : MipsPat<(atomic_load_32 addr:$a), (LW64 addr:$a)>;
 740 def : MipsPat<(atomic_load_64 addr:$a), (LD addr:$a)>;
 741
 742 // Atomic store patterns.
 743 def : MipsPat<(atomic_store_8 addr:$a, GPR64:$v), (SB64 GPR64:$v, addr:$a)>;
 744 def : MipsPat<(atomic_store_16 addr:$a, GPR64:$v), (SH64 GPR64:$v, addr:$a)>;
 745 def : MipsPat<(atomic_store_32 addr:$a, GPR64:$v), (SW64 GPR64:$v, addr:$a)>;
 746 def : MipsPat<(atomic_store_64 addr:$a, GPR64:$v), (SD GPR64:$v, addr:$a)>;
 747
 748 //===----------------------------------------------------------------------===//
 749 // Instruction aliases
 750 //===----------------------------------------------------------------------===//
 751 let AdditionalPredicates = [NotInMicroMips] in {
 752   def : MipsInstAlias<"move $dst, $src",
 753                       (OR64 GPR64Opnd:$dst,  GPR64Opnd:$src, ZERO_64), 1>,
 754         GPR_64;
 755   def : MipsInstAlias<"move $dst, $src",
 756                       (DADDu GPR64Opnd:$dst,  GPR64Opnd:$src, ZERO_64), 1>,
 757         GPR_64;
 758   def : MipsInstAlias<"dadd $rs, $rt, $imm",
 759                       (DADDi GPR64Opnd:$rs, GPR64Opnd:$rt, simm16_64:$imm),
 760                       0>, ISA_MIPS3_NOT_32R6_64R6;
 761   def : MipsInstAlias<"dadd $rs, $imm",
 762                       (DADDi GPR64Opnd:$rs, GPR64Opnd:$rs, simm16_64:$imm),
 763                       0>, ISA_MIPS3_NOT_32R6_64R6;
 764   def : MipsInstAlias<"daddu $rs, $rt, $imm",
 765                       (DADDiu GPR64Opnd:$rs, GPR64Opnd:$rt, simm16_64:$imm),
 766                       0>, ISA_MIPS3;
 767   def : MipsInstAlias<"daddu $rs, $imm",
 768                       (DADDiu GPR64Opnd:$rs, GPR64Opnd:$rs, simm16_64:$imm),
 769                       0>, ISA_MIPS3;
 770
 771   defm : OneOrTwoOperandMacroImmediateAlias<"and", ANDi64, GPR64Opnd, imm64>,
 772          GPR_64;
 773
 774   defm : OneOrTwoOperandMacroImmediateAlias<"or", ORi64, GPR64Opnd, imm64>,
 775          GPR_64;
 776
 777   defm : OneOrTwoOperandMacroImmediateAlias<"xor", XORi64, GPR64Opnd, imm64>,
 778          GPR_64;
 779 }
 780 let AdditionalPredicates = [NotInMicroMips] in {
 781   def : MipsInstAlias<"dneg $rt, $rs",
 782                       (DSUB GPR64Opnd:$rt, ZERO_64, GPR64Opnd:$rs), 1>,
 783                       ISA_MIPS3;
 784   def : MipsInstAlias<"dneg $rt",
 785                       (DSUB GPR64Opnd:$rt, ZERO_64, GPR64Opnd:$rt), 1>,
 786                       ISA_MIPS3;
 787   def : MipsInstAlias<"dnegu $rt, $rs",
 788                       (DSUBu GPR64Opnd:$rt, ZERO_64, GPR64Opnd:$rs), 1>,
 789                       ISA_MIPS3;
 790   def : MipsInstAlias<"dnegu $rt",
 791                       (DSUBu GPR64Opnd:$rt, ZERO_64, GPR64Opnd:$rt), 1>,
 792                       ISA_MIPS3;
 793 }
 794 def : MipsInstAlias<"dsubi $rs, $rt, $imm",
 795                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rt,
 796                            InvertedImOperand64:$imm),
 797                     0>, ISA_MIPS3_NOT_32R6_64R6;
 798 def : MipsInstAlias<"dsubi $rs, $imm",
 799                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rs,
 800                            InvertedImOperand64:$imm),
 801                     0>, ISA_MIPS3_NOT_32R6_64R6;
 802 def : MipsInstAlias<"dsub $rs, $rt, $imm",
 803                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rt,
 804                            InvertedImOperand64:$imm),
 805                     0>, ISA_MIPS3_NOT_32R6_64R6;
 806 def : MipsInstAlias<"dsub $rs, $imm",
 807                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rs,
 808                            InvertedImOperand64:$imm),
 809                     0>, ISA_MIPS3_NOT_32R6_64R6;
 810 let AdditionalPredicates = [NotInMicroMips] in {
 811   def : MipsInstAlias<"dsubu $rt, $rs, $imm",
 812                       (DADDiu GPR64Opnd:$rt, GPR64Opnd:$rs,
 813                               InvertedImOperand64:$imm), 0>, ISA_MIPS3;
 814   def : MipsInstAlias<"dsubu $rs, $imm",
 815                       (DADDiu GPR64Opnd:$rs, GPR64Opnd:$rs,
 816                               InvertedImOperand64:$imm), 0>, ISA_MIPS3;
 817 }
 818 def : MipsInstAlias<"dsra $rd, $rt, $rs",
 819                     (DSRAV GPR64Opnd:$rd, GPR64Opnd:$rt, GPR32Opnd:$rs), 0>,
 820                     ISA_MIPS3;
 821 let AdditionalPredicates = [NotInMicroMips] in {
 822   def : MipsInstAlias<"dsll $rd, $rt, $rs",
 823                       (DSLLV GPR64Opnd:$rd, GPR64Opnd:$rt, GPR32Opnd:$rs), 0>,
 824                       ISA_MIPS3;
 825   def : MipsInstAlias<"dsrl $rd, $rt, $rs",
 826                       (DSRLV GPR64Opnd:$rd, GPR64Opnd:$rt, GPR32Opnd:$rs), 0>,
 827                       ISA_MIPS3;
 828   def : MipsInstAlias<"dsrl $rd, $rt",
 829                       (DSRLV GPR64Opnd:$rd, GPR64Opnd:$rd, GPR32Opnd:$rt), 0>,
 830                       ISA_MIPS3;
 831   def : MipsInstAlias<"dsll $rd, $rt",
 832                       (DSLLV GPR64Opnd:$rd, GPR64Opnd:$rd, GPR32Opnd:$rt), 0>,
 833                       ISA_MIPS3;
 834   def : MipsInstAlias<"dins $rt, $rs, $pos, $size",
 835                       (DINSM GPR64Opnd:$rt, GPR64Opnd:$rs, uimm5:$pos,
 836                              uimm_range_2_64:$size), 0>, ISA_MIPS64R2;
 837   def : MipsInstAlias<"dins $rt, $rs, $pos, $size",
 838                       (DINSU GPR64Opnd:$rt, GPR64Opnd:$rs, uimm5_plus32:$pos,
 839                              uimm5_plus1:$size), 0>, ISA_MIPS64R2;
 840   def : MipsInstAlias<"dext $rt, $rs, $pos, $size",
 841                       (DEXTM GPR64Opnd:$rt, GPR64Opnd:$rs, uimm5:$pos,
 842                              uimm5_plus33:$size), 0>, ISA_MIPS64R2;
 843   def : MipsInstAlias<"dext $rt, $rs, $pos, $size",
 844                       (DEXTU GPR64Opnd:$rt, GPR64Opnd:$rs, uimm5_plus32:$pos,
 845                              uimm5_plus1:$size), 0>, ISA_MIPS64R2;
 846
 847 // Two operand (implicit 0 selector) versions:
 848   def : MipsInstAlias<"dmtc0 $rt, $rd",
 849                       (DMTC0 COP0Opnd:$rd, GPR64Opnd:$rt, 0), 0>;
 850   def : MipsInstAlias<"dmfc0 $rt, $rd",
 851                       (DMFC0 GPR64Opnd:$rt, COP0Opnd:$rd, 0), 0>;
 852 }
 853 def : MipsInstAlias<"dmfc2 $rt, $rd", (DMFC2 GPR64Opnd:$rt, COP2Opnd:$rd, 0), 0>;
 854 def : MipsInstAlias<"dmtc2 $rt, $rd", (DMTC2 COP2Opnd:$rd, GPR64Opnd:$rt, 0), 0>;
 855
 856 def : MipsInstAlias<"synciobdma", (SYNC 0x2), 0>, ASE_MIPS64_CNMIPS;
 857 def : MipsInstAlias<"syncs", (SYNC 0x6), 0>, ASE_MIPS64_CNMIPS;
 858 def : MipsInstAlias<"syncw", (SYNC 0x4), 0>, ASE_MIPS64_CNMIPS;
 859 def : MipsInstAlias<"syncws", (SYNC 0x5), 0>, ASE_MIPS64_CNMIPS;
 860
 861 // cnMIPS Aliases.
 862
 863 // bbit* with $p 32-63 converted to bbit*32 with $p 0-31
 864 def : MipsInstAlias<"bbit0 $rs, $p, $offset",
 865                     (BBIT032 GPR64Opnd:$rs, uimm5_plus32_normalize_64:$p,
 866                              brtarget:$offset), 0>,
 867       ASE_CNMIPS;
 868 def : MipsInstAlias<"bbit1 $rs, $p, $offset",
 869                     (BBIT132 GPR64Opnd:$rs, uimm5_plus32_normalize_64:$p,
 870                              brtarget:$offset), 0>,
 871       ASE_CNMIPS;
 872
 873 // exts with $pos 32-63 in converted to exts32 with $pos 0-31
 874 def : MipsInstAlias<"exts $rt, $rs, $pos, $lenm1",
 875                     (EXTS32 GPR64Opnd:$rt, GPR64Opnd:$rs,
 876                             uimm5_plus32_normalize:$pos, uimm5:$lenm1), 0>,
 877       ASE_MIPS64_CNMIPS;
 878 def : MipsInstAlias<"exts $rt, $pos, $lenm1",
 879                     (EXTS32 GPR64Opnd:$rt, GPR64Opnd:$rt,
 880                             uimm5_plus32_normalize:$pos, uimm5:$lenm1), 0>,
 881       ASE_MIPS64_CNMIPS;
 882
 883 // cins with $pos 32-63 in converted to cins32 with $pos 0-31
 884 def : MipsInstAlias<"cins $rt, $rs, $pos, $lenm1",
 885                     (CINS32 GPR64Opnd:$rt, GPR64Opnd:$rs,
 886                             uimm5_plus32_normalize:$pos, uimm5:$lenm1), 0>,
 887       ASE_MIPS64_CNMIPS;
 888 def : MipsInstAlias<"cins $rt, $pos, $lenm1",
 889                     (CINS32 GPR64Opnd:$rt, GPR64Opnd:$rt,
 890                             uimm5_plus32_normalize:$pos, uimm5:$lenm1), 0>,
 891       ASE_MIPS64_CNMIPS;
 892
 893 //===----------------------------------------------------------------------===//
 894 // Assembler Pseudo Instructions
 895 //===----------------------------------------------------------------------===//
 896
 897 class LoadImmediate64<string instr_asm, Operand Od, RegisterOperand RO> :
 898   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm64),
 899                      !strconcat(instr_asm, "\t$rt, $imm64")> ;
 900 def LoadImm64 : LoadImmediate64<"dli", imm64, GPR64Opnd>;
 901
 902 def LoadAddrReg64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rt), (ins mem:$addr),
 903                                        "dla\t$rt, $addr">;
 904 def LoadAddrImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rt), (ins imm64:$imm64),
 905                                        "dla\t$rt, $imm64">;
 906
 907 def DMULImmMacro : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rs, GPR64Opnd:$rt,
 908                                                   simm32_relaxed:$imm),
 909                                      "dmul\t$rs, $rt, $imm">,
 910                    ISA_MIPS3_NOT_32R6_64R6;
 911 def DMULOMacro : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rs, GPR64Opnd:$rt,
 912                                                 GPR64Opnd:$rd),
 913                                    "dmulo\t$rs, $rt, $rd">,
 914                  ISA_MIPS3_NOT_32R6_64R6;
 915 def DMULOUMacro : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rs, GPR64Opnd:$rt,
 916                                                  GPR64Opnd:$rd),
 917                                     "dmulou\t$rs, $rt, $rd">,
 918                   ISA_MIPS3_NOT_32R6_64R6;
 919
 920 def DMULMacro : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rs, GPR64Opnd:$rt,
 921                                                GPR64Opnd:$rd),
 922                                   "dmul\t$rs, $rt, $rd"> {
 923   let InsnPredicates = [HasMips3, NotMips64r6, NotCnMips];
 924 }
 925
 926 let AdditionalPredicates = [NotInMicroMips] in {
 927   def DSDivMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
 928                                      (ins GPR64Opnd:$rs, GPR64Opnd:$rt),
 929                                      "ddiv\t$rd, $rs, $rt">,
 930                    ISA_MIPS3_NOT_32R6_64R6;
 931   def DSDivIMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
 932                                       (ins GPR64Opnd:$rs, imm64:$imm),
 933                                       "ddiv\t$rd, $rs, $imm">,
 934                     ISA_MIPS3_NOT_32R6_64R6;
 935   def DUDivMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
 936                                      (ins GPR64Opnd:$rs, GPR64Opnd:$rt),
 937                                      "ddivu\t$rd, $rs, $rt">,
 938                    ISA_MIPS3_NOT_32R6_64R6;
 939   def DUDivIMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
 940                                       (ins GPR64Opnd:$rs, imm64:$imm),
 941                                       "ddivu\t$rd, $rs, $imm">,
 942                     ISA_MIPS3_NOT_32R6_64R6;
 943
 944   // GAS expands 'div' and 'ddiv' differently when the destination
 945   // register is $zero and the instruction is in the two operand
 946   // form. 'ddiv' gets expanded, while 'div' is not expanded.
 947
 948   def : MipsInstAlias<"ddiv $rs, $rt", (DSDivMacro GPR64Opnd:$rs,
 949                                                GPR64Opnd:$rs,
 950                                                GPR64Opnd:$rt), 0>,
 951         ISA_MIPS3_NOT_32R6_64R6;
 952   def : MipsInstAlias<"ddiv $rd, $imm", (DSDivIMacro GPR64Opnd:$rd,
 953                                                      GPR64Opnd:$rd,
 954                                                      imm64:$imm), 0>,
 955         ISA_MIPS3_NOT_32R6_64R6;
 956
 957   // GAS expands 'divu' and 'ddivu' differently when the destination
 958   // register is $zero and the instruction is in the two operand
 959   // form. 'ddivu' gets expanded, while 'divu' is not expanded.
 960
 961   def : MipsInstAlias<"ddivu $rt, $rs", (DUDivMacro GPR64Opnd:$rt,
 962                                                     GPR64Opnd:$rt,
 963                                                     GPR64Opnd:$rs), 0>,
 964         ISA_MIPS3_NOT_32R6_64R6;
 965   def : MipsInstAlias<"ddivu $rd, $imm", (DUDivIMacro GPR64Opnd:$rd,
 966                                                       GPR64Opnd:$rd,
 967                                                       imm64:$imm), 0>,
 968         ISA_MIPS3_NOT_32R6_64R6;
 969 }
 970
 971 def NORImm64 : NORIMM_DESC_BASE<GPR64Opnd, imm64>, GPR_64;
 972 def : MipsInstAlias<"nor\t$rs, $imm", (NORImm64 GPR64Opnd:$rs, GPR64Opnd:$rs,
 973                                                 imm64:$imm)>, GPR_64;
 974 def SLTImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rs),
 975                                  (ins GPR64Opnd:$rt, imm64:$imm),
 976                                  "slt\t$rs, $rt, $imm">, GPR_64;
 977 def : MipsInstAlias<"slt\t$rs, $imm", (SLTImm64 GPR64Opnd:$rs, GPR64Opnd:$rs,
 978                                                 imm64:$imm)>, GPR_64;
 979 def SLTUImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rs),
 980                                   (ins GPR64Opnd:$rt, imm64:$imm),
 981                                   "sltu\t$rs, $rt, $imm">, GPR_64;
 982 def : MipsInstAlias<"sltu\t$rs, $imm", (SLTUImm64 GPR64Opnd:$rs, GPR64Opnd:$rs,
 983                                                   imm64:$imm)>, GPR_64;