contrib/llvm/lib/Target/Mips/Mips64r6InstrInfo.td

   1 //=- Mips64r6InstrInfo.td - Mips64r6 Instruction Information -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes Mips64r6 instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // Notes about removals/changes from MIPS32r6:
  15 // Reencoded: dclo, dclz
  16
  17 //===----------------------------------------------------------------------===//
  18 //
  19 // Instruction Encodings
  20 //
  21 //===----------------------------------------------------------------------===//
  22
  23 class DALIGN_ENC  : SPECIAL3_DALIGN_FM<OPCODE6_DALIGN>;
  24 class DAUI_ENC    : DAUI_FM;
  25 class DAHI_ENC    : REGIMM_FM<OPCODE5_DAHI>;
  26 class DATI_ENC    : REGIMM_FM<OPCODE5_DATI>;
  27 class DBITSWAP_ENC : SPECIAL3_2R_FM<OPCODE6_DBITSWAP>;
  28 class DCLO_R6_ENC : SPECIAL_2R_FM<OPCODE6_DCLO>;
  29 class DCLZ_R6_ENC : SPECIAL_2R_FM<OPCODE6_DCLZ>;
  30 class DDIV_ENC    : SPECIAL_3R_FM<0b00010, 0b011110>;
  31 class DDIVU_ENC   : SPECIAL_3R_FM<0b00010, 0b011111>;
  32 class DLSA_R6_ENC : SPECIAL_LSA_FM<OPCODE6_DLSA>;
  33 class DMOD_ENC    : SPECIAL_3R_FM<0b00011, 0b011110>;
  34 class DMODU_ENC   : SPECIAL_3R_FM<0b00011, 0b011111>;
  35 class DMUH_ENC    : SPECIAL_3R_FM<0b00011, 0b011100>;
  36 class DMUHU_ENC   : SPECIAL_3R_FM<0b00011, 0b011101>;
  37 class DMUL_R6_ENC : SPECIAL_3R_FM<0b00010, 0b011100>;
  38 class DMULU_ENC   : SPECIAL_3R_FM<0b00010, 0b011101>;
  39 class LDPC_ENC    : PCREL18_FM<OPCODE3_LDPC>;
  40 class LLD_R6_ENC : SPECIAL3_LL_SC_FM<OPCODE6_LLD>;
  41 class SCD_R6_ENC : SPECIAL3_LL_SC_FM<OPCODE6_SCD>;
  42
  43 //===----------------------------------------------------------------------===//
  44 //
  45 // Instruction Descriptions
  46 //
  47 //===----------------------------------------------------------------------===//
  48
  49 class AHI_ATI_DESC_BASE<string instr_asm, RegisterOperand GPROpnd, InstrItinClass itin> {
  50   dag OutOperandList = (outs GPROpnd:$rs);
  51   dag InOperandList = (ins GPROpnd:$rt, uimm16_altrelaxed:$imm);
  52   string AsmString = !strconcat(instr_asm, "\t$rs, $rt, $imm");
  53   string Constraints = "$rs = $rt";
  54   InstrItinClass Itinerary = itin;
  55 }
  56
  57 class DALIGN_DESC  : ALIGN_DESC_BASE<"dalign", GPR64Opnd, uimm3, II_DALIGN>;
  58 class DAHI_DESC    : AHI_ATI_DESC_BASE<"dahi", GPR64Opnd, II_DAHI>;
  59 class DATI_DESC    : AHI_ATI_DESC_BASE<"dati", GPR64Opnd, II_DATI>;
  60 class DAUI_DESC    : AUI_DESC_BASE<"daui", GPR64Opnd, II_DAUI>;
  61 class DBITSWAP_DESC : BITSWAP_DESC_BASE<"dbitswap", GPR64Opnd, II_DBITSWAP>;
  62 class DCLO_R6_DESC : CLO_R6_DESC_BASE<"dclo", GPR64Opnd, II_DCLO>;
  63 class DCLZ_R6_DESC : CLZ_R6_DESC_BASE<"dclz", GPR64Opnd, II_DCLZ>;
  64 class DDIV_DESC    : DIVMOD_DESC_BASE<"ddiv", GPR64Opnd, II_DDIV, sdiv>;
  65 class DDIVU_DESC   : DIVMOD_DESC_BASE<"ddivu", GPR64Opnd, II_DDIVU, udiv>;
  66 class DLSA_R6_DESC : LSA_R6_DESC_BASE<"dlsa", GPR64Opnd, uimm2_plus1, II_DLSA>;
  67 class DMOD_DESC    : DIVMOD_DESC_BASE<"dmod", GPR64Opnd, II_DMOD, srem>;
  68 class DMODU_DESC   : DIVMOD_DESC_BASE<"dmodu", GPR64Opnd, II_DMODU, urem>;
  69 class DMUH_DESC    : MUL_R6_DESC_BASE<"dmuh", GPR64Opnd, II_DMUH, mulhs>;
  70 class DMUHU_DESC   : MUL_R6_DESC_BASE<"dmuhu", GPR64Opnd, II_DMUHU, mulhu>;
  71 class DMUL_R6_DESC : MUL_R6_DESC_BASE<"dmul", GPR64Opnd, II_DMUL, mul>;
  72 class DMULU_DESC   : MUL_R6_DESC_BASE<"dmulu", GPR64Opnd, II_DMUL>;
  73 class LDPC_DESC    : PCREL_DESC_BASE<"ldpc", GPR64Opnd, simm18_lsl3, II_LDPC>;
  74 class LLD_R6_DESC   : LL_R6_DESC_BASE<"lld", GPR64Opnd, mem_simm16, II_LLD>;
  75 class SCD_R6_DESC   : SC_R6_DESC_BASE<"scd", GPR64Opnd, II_SCD>;
  76 class SELEQZ64_DESC : SELEQNE_Z_DESC_BASE<"seleqz", GPR64Opnd>;
  77 class SELNEZ64_DESC : SELEQNE_Z_DESC_BASE<"selnez", GPR64Opnd>;
  78
  79 class BGEC64_DESC : CMP_BC_DESC_BASE<"bgec", brtarget, GPR64Opnd>;
  80 class BGEUC64_DESC : CMP_BC_DESC_BASE<"bgeuc", brtarget, GPR64Opnd>;
  81 class BEQC64_DESC : CMP_BC_DESC_BASE<"beqc", brtarget, GPR64Opnd>;
  82 class BNEC64_DESC : CMP_BC_DESC_BASE<"bnec", brtarget, GPR64Opnd>;
  83 class BLTC64_DESC : CMP_BC_DESC_BASE<"bltc", brtarget, GPR64Opnd>;
  84 class BLTUC64_DESC : CMP_BC_DESC_BASE<"bltuc", brtarget, GPR64Opnd>;
  85 class BLTZC64_DESC : CMP_CBR_RT_Z_DESC_BASE<"bltzc", brtarget, GPR64Opnd>;
  86 class BGEZC64_DESC : CMP_CBR_RT_Z_DESC_BASE<"bgezc", brtarget, GPR64Opnd>;
  87 class BLEZC64_DESC : CMP_CBR_RT_Z_DESC_BASE<"blezc", brtarget, GPR64Opnd>;
  88 class BGTZC64_DESC : CMP_CBR_RT_Z_DESC_BASE<"bgtzc", brtarget, GPR64Opnd>;
  89 class BEQZC64_DESC : CMP_CBR_EQNE_Z_DESC_BASE<"beqzc", brtarget21, GPR64Opnd>;
  90 class BNEZC64_DESC : CMP_CBR_EQNE_Z_DESC_BASE<"bnezc", brtarget21, GPR64Opnd>;
  91
  92 class JIALC64_DESC : JMP_IDX_COMPACT_DESC_BASE<"jialc", calloffset16,
  93                                                GPR64Opnd, II_JIALC> {
  94   bit isCall = 1;
  95   list<Register> Defs = [RA];
  96 }
  97
  98 class JIC64_DESC : JMP_IDX_COMPACT_DESC_BASE<"jic", jmpoffset16, GPR64Opnd,
  99                                              II_JIC> {
 100   bit isBarrier = 1;
 101   bit isTerminator = 1;
 102   list<Register> Defs = [AT];
 103 }
 104
 105 class LL64_R6_DESC : LL_R6_DESC_BASE<"ll", GPR32Opnd, mem_simm9, II_LL>;
 106 class SC64_R6_DESC : SC_R6_DESC_BASE<"sc", GPR32Opnd, II_SC>;
 107
 108 class JR_HB64_R6_DESC : JR_HB_DESC_BASE<"jr.hb", GPR64Opnd> {
 109   bit isBranch = 1;
 110   bit isIndirectBranch = 1;
 111   bit hasDelaySlot = 1;
 112   bit isTerminator=1;
 113   bit isBarrier=1;
 114   bit isCTI = 1;
 115   InstrItinClass Itinerary = II_JR_HB;
 116 }
 117 //===----------------------------------------------------------------------===//
 118 //
 119 // Instruction Definitions
 120 //
 121 //===----------------------------------------------------------------------===//
 122
 123 let AdditionalPredicates = [NotInMicroMips] in {
 124   let DecoderMethod = "DecodeDAHIDATI" in {
 125     def DATI : DATI_ENC, DATI_DESC, ISA_MIPS64R6;
 126     def DAHI : DAHI_ENC, DAHI_DESC, ISA_MIPS64R6;
 127   }
 128   def DAUI : DAUI_ENC, DAUI_DESC, ISA_MIPS64R6;
 129   def DALIGN : DALIGN_ENC, DALIGN_DESC, ISA_MIPS64R6;
 130   def DBITSWAP : DBITSWAP_ENC, DBITSWAP_DESC, ISA_MIPS64R6;
 131   def DCLO_R6 : DCLO_R6_ENC, DCLO_R6_DESC, ISA_MIPS64R6;
 132   def DCLZ_R6 : DCLZ_R6_ENC, DCLZ_R6_DESC, ISA_MIPS64R6;
 133   def DDIV : DDIV_ENC, DDIV_DESC, ISA_MIPS64R6;
 134   def DDIVU : DDIVU_ENC, DDIVU_DESC, ISA_MIPS64R6;
 135   def DMOD : DMOD_ENC, DMOD_DESC, ISA_MIPS64R6;
 136   def DMODU : DMODU_ENC, DMODU_DESC, ISA_MIPS64R6;
 137   def DLSA_R6 : DLSA_R6_ENC, DLSA_R6_DESC, ISA_MIPS64R6;
 138   def DMUH: DMUH_ENC, DMUH_DESC, ISA_MIPS64R6;
 139   def DMUHU: DMUHU_ENC, DMUHU_DESC, ISA_MIPS64R6;
 140   def DMUL_R6: DMUL_R6_ENC, DMUL_R6_DESC, ISA_MIPS64R6;
 141   def DMULU: DMULU_ENC, DMULU_DESC, ISA_MIPS64R6;
 142   def LLD_R6 : LLD_R6_ENC, LLD_R6_DESC, ISA_MIPS64R6;
 143 }
 144 def LDPC: LDPC_ENC, LDPC_DESC, ISA_MIPS64R6;
 145 def SCD_R6 : SCD_R6_ENC, SCD_R6_DESC, ISA_MIPS32R6;
 146 let DecoderNamespace = "Mips32r6_64r6_GP64" in {
 147   def SELEQZ64 : SELEQZ_ENC, SELEQZ64_DESC, ISA_MIPS32R6, GPR_64;
 148   def SELNEZ64 : SELNEZ_ENC, SELNEZ64_DESC, ISA_MIPS32R6, GPR_64;
 149   def JR_HB64_R6 : JR_HB_R6_ENC, JR_HB64_R6_DESC, ISA_MIPS32R6;
 150 }
 151 let AdditionalPredicates = [NotInMicroMips],
 152     DecoderNamespace = "Mips32r6_64r6_PTR64" in {
 153   def LL64_R6 : LL_R6_ENC, LL64_R6_DESC, PTR_64, ISA_MIPS64R6;
 154   def SC64_R6 : SC_R6_ENC, SC64_R6_DESC, PTR_64, ISA_MIPS64R6;
 155 }
 156
 157 let DecoderNamespace = "Mips32r6_64r6_GP64" in {
 158 // Jump and Branch Instructions
 159 def JIALC64 : JIALC_ENC, JIALC64_DESC, ISA_MIPS64R6, GPR_64;
 160 def JIC64 : JIC_ENC, JIC64_DESC, ISA_MIPS64R6, GPR_64;
 161
 162 def BEQC64 : BEQC_ENC, BEQC64_DESC, ISA_MIPS64R6, GPR_64;
 163 def BEQZC64 : BEQZC_ENC, BEQZC64_DESC, ISA_MIPS64R6, GPR_64;
 164 def BGEC64 : BGEC_ENC, BGEC64_DESC, ISA_MIPS64R6, GPR_64;
 165 def BGEUC64 : BGEUC_ENC, BGEUC64_DESC, ISA_MIPS64R6, GPR_64;
 166 def BGTZC64 : BGTZC_ENC, BGTZC64_DESC, ISA_MIPS64R6, GPR_64;
 167 def BLEZC64 : BLEZC_ENC, BLEZC64_DESC, ISA_MIPS64R6, GPR_64;
 168 def BLTC64 : BLTC_ENC, BLTC64_DESC, ISA_MIPS64R6, GPR_64;
 169 def BLTUC64 : BLTUC_ENC, BLTUC64_DESC, ISA_MIPS64R6, GPR_64;
 170 def BNEC64 : BNEC_ENC, BNEC64_DESC, ISA_MIPS64R6, GPR_64;
 171 def BNEZC64 : BNEZC_ENC, BNEZC64_DESC, ISA_MIPS64R6, GPR_64;
 172 }
 173 let DecoderNamespace = "Mips32r6_64r6_BranchZero" in {
 174 def BLTZC64 : BLTZC_ENC, BLTZC64_DESC, ISA_MIPS64R6, GPR_64;
 175 def BGEZC64 : BGEZC_ENC, BGEZC64_DESC, ISA_MIPS64R6, GPR_64;
 176 }
 177
 178 //===----------------------------------------------------------------------===//
 179 //
 180 // Instruction Aliases
 181 //
 182 //===----------------------------------------------------------------------===//
 183
 184 def : MipsInstAlias<"jr $rs", (JALR64 ZERO_64, GPR64Opnd:$rs), 1>, ISA_MIPS64R6;
 185
 186 def : MipsInstAlias<"jrc $rs", (JIC64 GPR64Opnd:$rs, 0), 1>, ISA_MIPS64R6;
 187
 188 def : MipsInstAlias<"jalrc $rs", (JIALC64 GPR64Opnd:$rs, 0), 1>, ISA_MIPS64R6;
 189 //===----------------------------------------------------------------------===//
 190 //
 191 // Patterns and Pseudo Instructions
 192 //
 193 //===----------------------------------------------------------------------===//
 194
 195 // i64 selects
 196 def : MipsPat<(select i64:$cond, i64:$t, i64:$f),
 197               (OR64 (SELNEZ64 i64:$t, i64:$cond),
 198                     (SELEQZ64 i64:$f, i64:$cond))>,
 199               ISA_MIPS64R6;
 200 def : MipsPat<(select (i32 (seteq i64:$cond, immz)), i64:$t, i64:$f),
 201               (OR64 (SELEQZ64 i64:$t, i64:$cond),
 202                     (SELNEZ64 i64:$f, i64:$cond))>,
 203               ISA_MIPS64R6;
 204 def : MipsPat<(select (i32 (setne i64:$cond, immz)), i64:$t, i64:$f),
 205               (OR64 (SELNEZ64 i64:$t, i64:$cond),
 206                     (SELEQZ64 i64:$f, i64:$cond))>,
 207               ISA_MIPS64R6;
 208 def : MipsPat<(select (i32 (seteq i64:$cond, immZExt16_64:$imm)), i64:$t, i64:$f),
 209               (OR64 (SELEQZ64 i64:$t, (XORi64 i64:$cond, immZExt16_64:$imm)),
 210                     (SELNEZ64 i64:$f, (XORi64 i64:$cond, immZExt16_64:$imm)))>,
 211               ISA_MIPS64R6;
 212 def : MipsPat<(select (i32 (setne i64:$cond, immZExt16_64:$imm)), i64:$t, i64:$f),
 213               (OR64 (SELNEZ64 i64:$t, (XORi64 i64:$cond, immZExt16_64:$imm)),
 214                     (SELEQZ64 i64:$f, (XORi64 i64:$cond, immZExt16_64:$imm)))>,
 215               ISA_MIPS64R6;
 216 def : MipsPat<
 217   (select (i32 (setgt i64:$cond, immSExt16Plus1:$imm)), i64:$t, i64:$f),
 218   (OR64 (SELEQZ64 i64:$t,
 219                   (SUBREG_TO_REG (i64 0), (SLTi64 i64:$cond, (Plus1 imm:$imm)),
 220                                  sub_32)),
 221         (SELNEZ64 i64:$f,
 222                   (SUBREG_TO_REG (i64 0), (SLTi64 i64:$cond, (Plus1 imm:$imm)),
 223                                  sub_32)))>,
 224   ISA_MIPS64R6;
 225 def : MipsPat<
 226   (select (i32 (setugt i64:$cond, immSExt16Plus1:$imm)), i64:$t, i64:$f),
 227   (OR64 (SELEQZ64 i64:$t,
 228                   (SUBREG_TO_REG (i64 0), (SLTiu64 i64:$cond, (Plus1 imm:$imm)),
 229                                  sub_32)),
 230         (SELNEZ64 i64:$f,
 231                   (SUBREG_TO_REG (i64 0), (SLTiu64 i64:$cond, (Plus1 imm:$imm)),
 232                                  sub_32)))>,
 233   ISA_MIPS64R6;
 234
 235 def : MipsPat<(select (i32 (setne i64:$cond, immz)), i64:$t, immz),
 236               (SELNEZ64 i64:$t, i64:$cond)>, ISA_MIPS64R6;
 237 def : MipsPat<(select (i32 (seteq i64:$cond, immz)), i64:$t, immz),
 238               (SELEQZ64 i64:$t, i64:$cond)>, ISA_MIPS64R6;
 239 def : MipsPat<(select (i32 (setne i64:$cond, immz)), immz, i64:$f),
 240               (SELEQZ64 i64:$f, i64:$cond)>, ISA_MIPS64R6;
 241 def : MipsPat<(select (i32 (seteq i64:$cond, immz)), immz, i64:$f),
 242               (SELNEZ64 i64:$f, i64:$cond)>, ISA_MIPS64R6;
 243
 244 // i64 selects from an i32 comparison
 245 // One complicating factor here is that bits 32-63 of an i32 are undefined.
 246 // FIXME: Ideally, setcc would always produce an i64 on MIPS64 targets.
 247 //        This would allow us to remove the sign-extensions here.
 248 def : MipsPat<(select i32:$cond, i64:$t, i64:$f),
 249               (OR64 (SELNEZ64 i64:$t, (SLL64_32 i32:$cond)),
 250                     (SELEQZ64 i64:$f, (SLL64_32 i32:$cond)))>,
 251               ISA_MIPS64R6;
 252 def : MipsPat<(select (i32 (seteq i32:$cond, immz)), i64:$t, i64:$f),
 253               (OR64 (SELEQZ64 i64:$t, (SLL64_32 i32:$cond)),
 254                     (SELNEZ64 i64:$f, (SLL64_32 i32:$cond)))>,
 255               ISA_MIPS64R6;
 256 def : MipsPat<(select (i32 (setne i32:$cond, immz)), i64:$t, i64:$f),
 257               (OR64 (SELNEZ64 i64:$t, (SLL64_32 i32:$cond)),
 258                     (SELEQZ64 i64:$f, (SLL64_32 i32:$cond)))>,
 259               ISA_MIPS64R6;
 260 def : MipsPat<(select (i32 (seteq i32:$cond, immZExt16:$imm)), i64:$t, i64:$f),
 261               (OR64 (SELEQZ64 i64:$t, (SLL64_32 (XORi i32:$cond,
 262                                                       immZExt16:$imm))),
 263                     (SELNEZ64 i64:$f, (SLL64_32 (XORi i32:$cond,
 264                                                       immZExt16:$imm))))>,
 265               ISA_MIPS64R6;
 266 def : MipsPat<(select (i32 (setne i32:$cond, immZExt16:$imm)), i64:$t, i64:$f),
 267               (OR64 (SELNEZ64 i64:$t, (SLL64_32 (XORi i32:$cond,
 268                                                       immZExt16:$imm))),
 269                     (SELEQZ64 i64:$f, (SLL64_32 (XORi i32:$cond,
 270                                                       immZExt16:$imm))))>,
 271               ISA_MIPS64R6;
 272
 273 def : MipsPat<(select i32:$cond, i64:$t, immz),
 274               (SELNEZ64 i64:$t, (SLL64_32 i32:$cond))>,
 275               ISA_MIPS64R6;
 276 def : MipsPat<(select (i32 (setne i32:$cond, immz)), i64:$t, immz),
 277               (SELNEZ64 i64:$t, (SLL64_32 i32:$cond))>,
 278               ISA_MIPS64R6;
 279 def : MipsPat<(select (i32 (seteq i32:$cond, immz)), i64:$t, immz),
 280               (SELEQZ64 i64:$t, (SLL64_32 i32:$cond))>,
 281               ISA_MIPS64R6;
 282 def : MipsPat<(select i32:$cond, immz, i64:$f),
 283               (SELEQZ64 i64:$f, (SLL64_32 i32:$cond))>,
 284               ISA_MIPS64R6;
 285 def : MipsPat<(select (i32 (setne i32:$cond, immz)), immz, i64:$f),
 286               (SELEQZ64 i64:$f, (SLL64_32 i32:$cond))>,
 287               ISA_MIPS64R6;
 288 def : MipsPat<(select (i32 (seteq i32:$cond, immz)), immz, i64:$f),
 289               (SELNEZ64 i64:$f, (SLL64_32 i32:$cond))>,
 290               ISA_MIPS64R6;
 291
 292 // Pseudo instructions
 293
 294 let AdditionalPredicates = [NotInMips16Mode, NotInMicroMips,
 295                             NoIndirectJumpGuards] in {
 296   def TAILCALL64R6REG : TailCallRegR6<JALR64, ZERO_64, GPR64Opnd>, ISA_MIPS64R6;
 297   def PseudoIndirectBranch64R6 : PseudoIndirectBranchBaseR6<JALR64, ZERO_64,
 298                                                             GPR64Opnd>,
 299                                  ISA_MIPS64R6;
 300 }
 301
 302 let AdditionalPredicates = [NotInMips16Mode, NotInMicroMips,
 303                             UseIndirectJumpsHazard] in {
 304   def TAILCALLHB64R6REG : TailCallReg<JR_HB64_R6, GPR64Opnd>,
 305                           ISA_MIPS64R6;
 306   def PseudoIndrectHazardBranch64R6 : PseudoIndirectBranchBase<JR_HB64_R6,
 307                                                                  GPR64Opnd>,
 308                                       ISA_MIPS64R6;
 309 }