contrib/llvm/lib/Target/Mips/MipsInstrInfo.cpp

   1 //===-- MipsInstrInfo.cpp - Mips Instruction Information ------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "MipsInstrInfo.h"
  15 #include "InstPrinter/MipsInstPrinter.h"
  16 #include "MipsMachineFunction.h"
  17 #include "MipsSubtarget.h"
  18 #include "llvm/ADT/STLExtras.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/MachineRegisterInfo.h"
  21 #include "llvm/Support/ErrorHandling.h"
  22 #include "llvm/Support/TargetRegistry.h"
  23
  24 using namespace llvm;
  25
  26 #define GET_INSTRINFO_CTOR_DTOR
  27 #include "MipsGenInstrInfo.inc"
  28
  29 // Pin the vtable to this file.
  30 void MipsInstrInfo::anchor() {}
  31
  32 MipsInstrInfo::MipsInstrInfo(const MipsSubtarget &STI, unsigned UncondBr)
  33     : MipsGenInstrInfo(Mips::ADJCALLSTACKDOWN, Mips::ADJCALLSTACKUP),
  34       Subtarget(STI), UncondBrOpc(UncondBr) {}
  35
  36 const MipsInstrInfo *MipsInstrInfo::create(MipsSubtarget &STI) {
  37   if (STI.inMips16Mode())
  38     return llvm::createMips16InstrInfo(STI);
  39
  40   return llvm::createMipsSEInstrInfo(STI);
  41 }
  42
  43 bool MipsInstrInfo::isZeroImm(const MachineOperand &op) const {
  44   return op.isImm() && op.getImm() == 0;
  45 }
  46
  47 /// insertNoop - If data hazard condition is found insert the target nop
  48 /// instruction.
  49 // FIXME: This appears to be dead code.
  50 void MipsInstrInfo::
  51 insertNoop(MachineBasicBlock &MBB, MachineBasicBlock::iterator MI) const
  52 {
  53   DebugLoc DL;
  54   BuildMI(MBB, MI, DL, get(Mips::NOP));
  55 }
  56
  57 MachineMemOperand *
  58 MipsInstrInfo::GetMemOperand(MachineBasicBlock &MBB, int FI,
  59                              MachineMemOperand::Flags Flags) const {
  60   MachineFunction &MF = *MBB.getParent();
  61   MachineFrameInfo &MFI = *MF.getFrameInfo();
  62   unsigned Align = MFI.getObjectAlignment(FI);
  63
  64   return MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, FI),
  65                                  Flags, MFI.getObjectSize(FI), Align);
  66 }
  67
  68 //===----------------------------------------------------------------------===//
  69 // Branch Analysis
  70 //===----------------------------------------------------------------------===//
  71
  72 void MipsInstrInfo::AnalyzeCondBr(const MachineInstr *Inst, unsigned Opc,
  73                                   MachineBasicBlock *&BB,
  74                                   SmallVectorImpl<MachineOperand> &Cond) const {
  75   assert(getAnalyzableBrOpc(Opc) && "Not an analyzable branch");
  76   int NumOp = Inst->getNumExplicitOperands();
  77
  78   // for both int and fp branches, the last explicit operand is the
  79   // MBB.
  80   BB = Inst->getOperand(NumOp-1).getMBB();
  81   Cond.push_back(MachineOperand::CreateImm(Opc));
  82
  83   for (int i=0; i<NumOp-1; i++)
  84     Cond.push_back(Inst->getOperand(i));
  85 }
  86
  87 bool MipsInstrInfo::analyzeBranch(MachineBasicBlock &MBB,
  88                                   MachineBasicBlock *&TBB,
  89                                   MachineBasicBlock *&FBB,
  90                                   SmallVectorImpl<MachineOperand> &Cond,
  91                                   bool AllowModify) const {
  92   SmallVector<MachineInstr*, 2> BranchInstrs;
  93   BranchType BT = analyzeBranch(MBB, TBB, FBB, Cond, AllowModify, BranchInstrs);
  94
  95   return (BT == BT_None) || (BT == BT_Indirect);
  96 }
  97
  98 void MipsInstrInfo::BuildCondBr(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
  99                                 const DebugLoc &DL,
 100                                 ArrayRef<MachineOperand> Cond) const {
 101   unsigned Opc = Cond[0].getImm();
 102   const MCInstrDesc &MCID = get(Opc);
 103   MachineInstrBuilder MIB = BuildMI(&MBB, DL, MCID);
 104
 105   for (unsigned i = 1; i < Cond.size(); ++i) {
 106     if (Cond[i].isReg())
 107       MIB.addReg(Cond[i].getReg());
 108     else if (Cond[i].isImm())
 109       MIB.addImm(Cond[i].getImm());
 110     else
 111        assert(false && "Cannot copy operand");
 112   }
 113   MIB.addMBB(TBB);
 114 }
 115
 116 unsigned MipsInstrInfo::InsertBranch(MachineBasicBlock &MBB,
 117                                      MachineBasicBlock *TBB,
 118                                      MachineBasicBlock *FBB,
 119                                      ArrayRef<MachineOperand> Cond,
 120                                      const DebugLoc &DL) const {
 121   // Shouldn't be a fall through.
 122   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 123
 124   // # of condition operands:
 125   //  Unconditional branches: 0
 126   //  Floating point branches: 1 (opc)
 127   //  Int BranchZero: 2 (opc, reg)
 128   //  Int Branch: 3 (opc, reg0, reg1)
 129   assert((Cond.size() <= 3) &&
 130          "# of Mips branch conditions must be <= 3!");
 131
 132   // Two-way Conditional branch.
 133   if (FBB) {
 134     BuildCondBr(MBB, TBB, DL, Cond);
 135     BuildMI(&MBB, DL, get(UncondBrOpc)).addMBB(FBB);
 136     return 2;
 137   }
 138
 139   // One way branch.
 140   // Unconditional branch.
 141   if (Cond.empty())
 142     BuildMI(&MBB, DL, get(UncondBrOpc)).addMBB(TBB);
 143   else // Conditional branch.
 144     BuildCondBr(MBB, TBB, DL, Cond);
 145   return 1;
 146 }
 147
 148 unsigned MipsInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 149   MachineBasicBlock::reverse_iterator I = MBB.rbegin(), REnd = MBB.rend();
 150   MachineBasicBlock::reverse_iterator FirstBr;
 151   unsigned removed;
 152
 153   // Skip all the debug instructions.
 154   while (I != REnd && I->isDebugValue())
 155     ++I;
 156
 157   FirstBr = I;
 158
 159   // Up to 2 branches are removed.
 160   // Note that indirect branches are not removed.
 161   for (removed = 0; I != REnd && removed < 2; ++I, ++removed)
 162     if (!getAnalyzableBrOpc(I->getOpcode()))
 163       break;
 164
 165   MBB.erase(I.base(), FirstBr.base());
 166
 167   return removed;
 168 }
 169
 170 /// ReverseBranchCondition - Return the inverse opcode of the
 171 /// specified Branch instruction.
 172 bool MipsInstrInfo::ReverseBranchCondition(
 173     SmallVectorImpl<MachineOperand> &Cond) const {
 174   assert( (Cond.size() && Cond.size() <= 3) &&
 175           "Invalid Mips branch condition!");
 176   Cond[0].setImm(getOppositeBranchOpc(Cond[0].getImm()));
 177   return false;
 178 }
 179
 180 MipsInstrInfo::BranchType MipsInstrInfo::analyzeBranch(
 181     MachineBasicBlock &MBB, MachineBasicBlock *&TBB, MachineBasicBlock *&FBB,
 182     SmallVectorImpl<MachineOperand> &Cond, bool AllowModify,
 183     SmallVectorImpl<MachineInstr *> &BranchInstrs) const {
 184
 185   MachineBasicBlock::reverse_iterator I = MBB.rbegin(), REnd = MBB.rend();
 186
 187   // Skip all the debug instructions.
 188   while (I != REnd && I->isDebugValue())
 189     ++I;
 190
 191   if (I == REnd || !isUnpredicatedTerminator(*I)) {
 192     // This block ends with no branches (it just falls through to its succ).
 193     // Leave TBB/FBB null.
 194     TBB = FBB = nullptr;
 195     return BT_NoBranch;
 196   }
 197
 198   MachineInstr *LastInst = &*I;
 199   unsigned LastOpc = LastInst->getOpcode();
 200   BranchInstrs.push_back(LastInst);
 201
 202   // Not an analyzable branch (e.g., indirect jump).
 203   if (!getAnalyzableBrOpc(LastOpc))
 204     return LastInst->isIndirectBranch() ? BT_Indirect : BT_None;
 205
 206   // Get the second to last instruction in the block.
 207   unsigned SecondLastOpc = 0;
 208   MachineInstr *SecondLastInst = nullptr;
 209
 210   if (++I != REnd) {
 211     SecondLastInst = &*I;
 212     SecondLastOpc = getAnalyzableBrOpc(SecondLastInst->getOpcode());
 213
 214     // Not an analyzable branch (must be an indirect jump).
 215     if (isUnpredicatedTerminator(*SecondLastInst) && !SecondLastOpc)
 216       return BT_None;
 217   }
 218
 219   // If there is only one terminator instruction, process it.
 220   if (!SecondLastOpc) {
 221     // Unconditional branch.
 222     if (LastInst->isUnconditionalBranch()) {
 223       TBB = LastInst->getOperand(0).getMBB();
 224       return BT_Uncond;
 225     }
 226
 227     // Conditional branch
 228     AnalyzeCondBr(LastInst, LastOpc, TBB, Cond);
 229     return BT_Cond;
 230   }
 231
 232   // If we reached here, there are two branches.
 233   // If there are three terminators, we don't know what sort of block this is.
 234   if (++I != REnd && isUnpredicatedTerminator(*I))
 235     return BT_None;
 236
 237   BranchInstrs.insert(BranchInstrs.begin(), SecondLastInst);
 238
 239   // If second to last instruction is an unconditional branch,
 240   // analyze it and remove the last instruction.
 241   if (SecondLastInst->isUnconditionalBranch()) {
 242     // Return if the last instruction cannot be removed.
 243     if (!AllowModify)
 244       return BT_None;
 245
 246     TBB = SecondLastInst->getOperand(0).getMBB();
 247     LastInst->eraseFromParent();
 248     BranchInstrs.pop_back();
 249     return BT_Uncond;
 250   }
 251
 252   // Conditional branch followed by an unconditional branch.
 253   // The last one must be unconditional.
 254   if (!LastInst->isUnconditionalBranch())
 255     return BT_None;
 256
 257   AnalyzeCondBr(SecondLastInst, SecondLastOpc, TBB, Cond);
 258   FBB = LastInst->getOperand(0).getMBB();
 259
 260   return BT_CondUncond;
 261 }
 262
 263 /// Return the corresponding compact (no delay slot) form of a branch.
 264 unsigned MipsInstrInfo::getEquivalentCompactForm(
 265     const MachineBasicBlock::iterator I) const {
 266   unsigned Opcode = I->getOpcode();
 267   bool canUseShortMicroMipsCTI = false;
 268
 269   if (Subtarget.inMicroMipsMode()) {
 270     switch (Opcode) {
 271     case Mips::BNE:
 272     case Mips::BEQ:
 273     // microMIPS has NE,EQ branches that do not have delay slots provided one
 274     // of the operands is zero.
 275       if (I->getOperand(1).getReg() == Subtarget.getABI().GetZeroReg())
 276         canUseShortMicroMipsCTI = true;
 277       break;
 278     // For microMIPS the PseudoReturn and PseudoIndirectBranch are always
 279     // expanded to JR_MM, so they can be replaced with JRC16_MM.
 280     case Mips::JR:
 281     case Mips::PseudoReturn:
 282     case Mips::PseudoIndirectBranch:
 283       canUseShortMicroMipsCTI = true;
 284       break;
 285     }
 286   }
 287
 288   // MIPSR6 forbids both operands being the zero register.
 289   if (Subtarget.hasMips32r6() && (I->getNumOperands() > 1) &&
 290       (I->getOperand(0).isReg() &&
 291        (I->getOperand(0).getReg() == Mips::ZERO ||
 292         I->getOperand(0).getReg() == Mips::ZERO_64)) &&
 293       (I->getOperand(1).isReg() &&
 294        (I->getOperand(1).getReg() == Mips::ZERO ||
 295         I->getOperand(1).getReg() == Mips::ZERO_64)))
 296     return 0;
 297
 298   if (Subtarget.hasMips32r6() || canUseShortMicroMipsCTI) {
 299     switch (Opcode) {
 300     case Mips::B:
 301       return Mips::BC;
 302     case Mips::BAL:
 303       return Mips::BALC;
 304     case Mips::BEQ:
 305       if (canUseShortMicroMipsCTI)
 306         return Mips::BEQZC_MM;
 307       else if (I->getOperand(0).getReg() == I->getOperand(1).getReg())
 308         return 0;
 309       return Mips::BEQC;
 310     case Mips::BNE:
 311       if (canUseShortMicroMipsCTI)
 312         return Mips::BNEZC_MM;
 313       else if (I->getOperand(0).getReg() == I->getOperand(1).getReg())
 314         return 0;
 315       return Mips::BNEC;
 316     case Mips::BGE:
 317       if (I->getOperand(0).getReg() == I->getOperand(1).getReg())
 318         return 0;
 319       return Mips::BGEC;
 320     case Mips::BGEU:
 321       if (I->getOperand(0).getReg() == I->getOperand(1).getReg())
 322         return 0;
 323       return Mips::BGEUC;
 324     case Mips::BGEZ:
 325       return Mips::BGEZC;
 326     case Mips::BGTZ:
 327       return Mips::BGTZC;
 328     case Mips::BLEZ:
 329       return Mips::BLEZC;
 330     case Mips::BLT:
 331       if (I->getOperand(0).getReg() == I->getOperand(1).getReg())
 332         return 0;
 333       return Mips::BLTC;
 334     case Mips::BLTU:
 335       if (I->getOperand(0).getReg() == I->getOperand(1).getReg())
 336         return 0;
 337       return Mips::BLTUC;
 338     case Mips::BLTZ:
 339       return Mips::BLTZC;
 340     // For MIPSR6, the instruction 'jic' can be used for these cases. Some
 341     // tools will accept 'jrc reg' as an alias for 'jic 0, $reg'.
 342     case Mips::JR:
 343     case Mips::PseudoReturn:
 344     case Mips::PseudoIndirectBranch:
 345       if (canUseShortMicroMipsCTI)
 346         return Mips::JRC16_MM;
 347       return Mips::JIC;
 348     case Mips::JALRPseudo:
 349       return Mips::JIALC;
 350     case Mips::JR64:
 351     case Mips::PseudoReturn64:
 352     case Mips::PseudoIndirectBranch64:
 353       return Mips::JIC64;
 354     case Mips::JALR64Pseudo:
 355       return Mips::JIALC64;
 356     default:
 357       return 0;
 358     }
 359   }
 360
 361   return 0;
 362 }
 363
 364 /// Predicate for distingushing between control transfer instructions and all
 365 /// other instructions for handling forbidden slots. Consider inline assembly
 366 /// as unsafe as well.
 367 bool MipsInstrInfo::SafeInForbiddenSlot(const MachineInstr &MI) const {
 368   if (MI.isInlineAsm())
 369     return false;
 370
 371   return (MI.getDesc().TSFlags & MipsII::IsCTI) == 0;
 372
 373 }
 374
 375 /// Predicate for distingushing instructions that have forbidden slots.
 376 bool MipsInstrInfo::HasForbiddenSlot(const MachineInstr &MI) const {
 377   return (MI.getDesc().TSFlags & MipsII::HasForbiddenSlot) != 0;
 378 }
 379
 380 /// Return the number of bytes of code the specified instruction may be.
 381 unsigned MipsInstrInfo::GetInstSizeInBytes(const MachineInstr &MI) const {
 382   switch (MI.getOpcode()) {
 383   default:
 384     return MI.getDesc().getSize();
 385   case  TargetOpcode::INLINEASM: {       // Inline Asm: Variable size.
 386     const MachineFunction *MF = MI.getParent()->getParent();
 387     const char *AsmStr = MI.getOperand(0).getSymbolName();
 388     return getInlineAsmLength(AsmStr, *MF->getTarget().getMCAsmInfo());
 389   }
 390   case Mips::CONSTPOOL_ENTRY:
 391     // If this machine instr is a constant pool entry, its size is recorded as
 392     // operand #2.
 393     return MI.getOperand(2).getImm();
 394   }
 395 }
 396
 397 MachineInstrBuilder
 398 MipsInstrInfo::genInstrWithNewOpc(unsigned NewOpc,
 399                                   MachineBasicBlock::iterator I) const {
 400   MachineInstrBuilder MIB;
 401
 402   // Certain branches have two forms: e.g beq $1, $zero, dst vs beqz $1, dest
 403   // Pick the zero form of the branch for readable assembly and for greater
 404   // branch distance in non-microMIPS mode.
 405   // FIXME: Certain atomic sequences on mips64 generate 32bit references to
 406   // Mips::ZERO, which is incorrect. This test should be updated to use
 407   // Subtarget.getABI().GetZeroReg() when those atomic sequences and others
 408   // are fixed.
 409   bool BranchWithZeroOperand =
 410       (I->isBranch() && !I->isPseudo() && I->getOperand(1).isReg() &&
 411        (I->getOperand(1).getReg() == Mips::ZERO ||
 412         I->getOperand(1).getReg() == Mips::ZERO_64));
 413
 414   if (BranchWithZeroOperand) {
 415     switch (NewOpc) {
 416     case Mips::BEQC:
 417       NewOpc = Mips::BEQZC;
 418       break;
 419     case Mips::BNEC:
 420       NewOpc = Mips::BNEZC;
 421       break;
 422     case Mips::BGEC:
 423       NewOpc = Mips::BGEZC;
 424       break;
 425     case Mips::BLTC:
 426       NewOpc = Mips::BLTZC;
 427       break;
 428     }
 429   }
 430
 431   MIB = BuildMI(*I->getParent(), I, I->getDebugLoc(), get(NewOpc));
 432
 433   // For MIPSR6 JI*C requires an immediate 0 as an operand, JIALC(64) an
 434   // immediate 0 as an operand and requires the removal of it's %RA<imp-def>
 435   // implicit operand as copying the implicit operations of the instructio we're
 436   // looking at will give us the correct flags.
 437   if (NewOpc == Mips::JIC || NewOpc == Mips::JIALC || NewOpc == Mips::JIC64 ||
 438       NewOpc == Mips::JIALC64) {
 439
 440     if (NewOpc == Mips::JIALC || NewOpc == Mips::JIALC64)
 441       MIB->RemoveOperand(0);
 442
 443     for (unsigned J = 0, E = I->getDesc().getNumOperands(); J < E; ++J) {
 444       MIB.addOperand(I->getOperand(J));
 445     }
 446
 447     MIB.addImm(0);
 448
 449  } else if (BranchWithZeroOperand) {
 450     // For MIPSR6 and microMIPS branches with an explicit zero operand, copy
 451     // everything after the zero.
 452      MIB.addOperand(I->getOperand(0));
 453
 454     for (unsigned J = 2, E = I->getDesc().getNumOperands(); J < E; ++J) {
 455       MIB.addOperand(I->getOperand(J));
 456     }
 457   } else {
 458     // All other cases copy all other operands.
 459     for (unsigned J = 0, E = I->getDesc().getNumOperands(); J < E; ++J) {
 460       MIB.addOperand(I->getOperand(J));
 461     }
 462   }
 463
 464   MIB.copyImplicitOps(*I);
 465
 466   MIB.setMemRefs(I->memoperands_begin(), I->memoperands_end());
 467   return MIB;
 468 }