contrib/llvm/lib/Target/Mips/MipsSEISelLowering.cpp

   1 //===-- MipsSEISelLowering.cpp - MipsSE DAG Lowering Interface --*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // Subclass of MipsTargetLowering specialized for mips32/64.
  11 //
  12 //===----------------------------------------------------------------------===//
  13 #include "MipsSEISelLowering.h"
  14 #include "MipsRegisterInfo.h"
  15 #include "MipsTargetMachine.h"
  16 #include "llvm/CodeGen/MachineInstrBuilder.h"
  17 #include "llvm/CodeGen/MachineRegisterInfo.h"
  18 #include "llvm/IR/Intrinsics.h"
  19 #include "llvm/Support/CommandLine.h"
  20 #include "llvm/Support/Debug.h"
  21 #include "llvm/Support/raw_ostream.h"
  22 #include "llvm/Target/TargetInstrInfo.h"
  23
  24 using namespace llvm;
  25
  26 #define DEBUG_TYPE "mips-isel"
  27
  28 static cl::opt<bool>
  29 EnableMipsTailCalls("enable-mips-tail-calls", cl::Hidden,
  30                     cl::desc("MIPS: Enable tail calls."), cl::init(false));
  31
  32 static cl::opt<bool> NoDPLoadStore("mno-ldc1-sdc1", cl::init(false),
  33                                    cl::desc("Expand double precision loads and "
  34                                             "stores to their single precision "
  35                                             "counterparts"));
  36
  37 MipsSETargetLowering::MipsSETargetLowering(MipsTargetMachine &TM,
  38                                            const MipsSubtarget &STI)
  39     : MipsTargetLowering(TM, STI) {
  40   // Set up the register classes
  41   addRegisterClass(MVT::i32, &Mips::GPR32RegClass);
  42
  43   if (Subtarget.isGP64bit())
  44     addRegisterClass(MVT::i64, &Mips::GPR64RegClass);
  45
  46   if (Subtarget.hasDSP() || Subtarget.hasMSA()) {
  47     // Expand all truncating stores and extending loads.
  48     unsigned FirstVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
  49     unsigned LastVT = (unsigned)MVT::LAST_VECTOR_VALUETYPE;
  50
  51     for (unsigned VT0 = FirstVT; VT0 <= LastVT; ++VT0) {
  52       for (unsigned VT1 = FirstVT; VT1 <= LastVT; ++VT1)
  53         setTruncStoreAction((MVT::SimpleValueType)VT0,
  54                             (MVT::SimpleValueType)VT1, Expand);
  55
  56       setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT0, Expand);
  57       setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT0, Expand);
  58       setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT0, Expand);
  59     }
  60   }
  61
  62   if (Subtarget.hasDSP()) {
  63     MVT::SimpleValueType VecTys[2] = {MVT::v2i16, MVT::v4i8};
  64
  65     for (unsigned i = 0; i < array_lengthof(VecTys); ++i) {
  66       addRegisterClass(VecTys[i], &Mips::DSPRRegClass);
  67
  68       // Expand all builtin opcodes.
  69       for (unsigned Opc = 0; Opc < ISD::BUILTIN_OP_END; ++Opc)
  70         setOperationAction(Opc, VecTys[i], Expand);
  71
  72       setOperationAction(ISD::ADD, VecTys[i], Legal);
  73       setOperationAction(ISD::SUB, VecTys[i], Legal);
  74       setOperationAction(ISD::LOAD, VecTys[i], Legal);
  75       setOperationAction(ISD::STORE, VecTys[i], Legal);
  76       setOperationAction(ISD::BITCAST, VecTys[i], Legal);
  77     }
  78
  79     setTargetDAGCombine(ISD::SHL);
  80     setTargetDAGCombine(ISD::SRA);
  81     setTargetDAGCombine(ISD::SRL);
  82     setTargetDAGCombine(ISD::SETCC);
  83     setTargetDAGCombine(ISD::VSELECT);
  84   }
  85
  86   if (Subtarget.hasDSPR2())
  87     setOperationAction(ISD::MUL, MVT::v2i16, Legal);
  88
  89   if (Subtarget.hasMSA()) {
  90     addMSAIntType(MVT::v16i8, &Mips::MSA128BRegClass);
  91     addMSAIntType(MVT::v8i16, &Mips::MSA128HRegClass);
  92     addMSAIntType(MVT::v4i32, &Mips::MSA128WRegClass);
  93     addMSAIntType(MVT::v2i64, &Mips::MSA128DRegClass);
  94     addMSAFloatType(MVT::v8f16, &Mips::MSA128HRegClass);
  95     addMSAFloatType(MVT::v4f32, &Mips::MSA128WRegClass);
  96     addMSAFloatType(MVT::v2f64, &Mips::MSA128DRegClass);
  97
  98     setTargetDAGCombine(ISD::AND);
  99     setTargetDAGCombine(ISD::OR);
 100     setTargetDAGCombine(ISD::SRA);
 101     setTargetDAGCombine(ISD::VSELECT);
 102     setTargetDAGCombine(ISD::XOR);
 103   }
 104
 105   if (!Subtarget.abiUsesSoftFloat()) {
 106     addRegisterClass(MVT::f32, &Mips::FGR32RegClass);
 107
 108     // When dealing with single precision only, use libcalls
 109     if (!Subtarget.isSingleFloat()) {
 110       if (Subtarget.isFP64bit())
 111         addRegisterClass(MVT::f64, &Mips::FGR64RegClass);
 112       else
 113         addRegisterClass(MVT::f64, &Mips::AFGR64RegClass);
 114     }
 115   }
 116
 117   setOperationAction(ISD::SMUL_LOHI,          MVT::i32, Custom);
 118   setOperationAction(ISD::UMUL_LOHI,          MVT::i32, Custom);
 119   setOperationAction(ISD::MULHS,              MVT::i32, Custom);
 120   setOperationAction(ISD::MULHU,              MVT::i32, Custom);
 121
 122   if (Subtarget.hasCnMips())
 123     setOperationAction(ISD::MUL,              MVT::i64, Legal);
 124   else if (Subtarget.isGP64bit())
 125     setOperationAction(ISD::MUL,              MVT::i64, Custom);
 126
 127   if (Subtarget.isGP64bit()) {
 128     setOperationAction(ISD::MULHS,            MVT::i64, Custom);
 129     setOperationAction(ISD::MULHU,            MVT::i64, Custom);
 130   }
 131
 132   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::i64, Custom);
 133   setOperationAction(ISD::INTRINSIC_W_CHAIN,  MVT::i64, Custom);
 134
 135   setOperationAction(ISD::SDIVREM, MVT::i32, Custom);
 136   setOperationAction(ISD::UDIVREM, MVT::i32, Custom);
 137   setOperationAction(ISD::SDIVREM, MVT::i64, Custom);
 138   setOperationAction(ISD::UDIVREM, MVT::i64, Custom);
 139   setOperationAction(ISD::ATOMIC_FENCE,       MVT::Other, Custom);
 140   setOperationAction(ISD::LOAD,               MVT::i32, Custom);
 141   setOperationAction(ISD::STORE,              MVT::i32, Custom);
 142
 143   setTargetDAGCombine(ISD::ADDE);
 144   setTargetDAGCombine(ISD::SUBE);
 145   setTargetDAGCombine(ISD::MUL);
 146
 147   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 148   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
 149   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
 150
 151   if (NoDPLoadStore) {
 152     setOperationAction(ISD::LOAD, MVT::f64, Custom);
 153     setOperationAction(ISD::STORE, MVT::f64, Custom);
 154   }
 155
 156   if (Subtarget.hasMips32r6()) {
 157     // MIPS32r6 replaces the accumulator-based multiplies with a three register
 158     // instruction
 159     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 160     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 161     setOperationAction(ISD::MUL, MVT::i32, Legal);
 162     setOperationAction(ISD::MULHS, MVT::i32, Legal);
 163     setOperationAction(ISD::MULHU, MVT::i32, Legal);
 164
 165     // MIPS32r6 replaces the accumulator-based division/remainder with separate
 166     // three register division and remainder instructions.
 167     setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 168     setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 169     setOperationAction(ISD::SDIV, MVT::i32, Legal);
 170     setOperationAction(ISD::UDIV, MVT::i32, Legal);
 171     setOperationAction(ISD::SREM, MVT::i32, Legal);
 172     setOperationAction(ISD::UREM, MVT::i32, Legal);
 173
 174     // MIPS32r6 replaces conditional moves with an equivalent that removes the
 175     // need for three GPR read ports.
 176     setOperationAction(ISD::SETCC, MVT::i32, Legal);
 177     setOperationAction(ISD::SELECT, MVT::i32, Legal);
 178     setOperationAction(ISD::SELECT_CC, MVT::i32, Expand);
 179
 180     setOperationAction(ISD::SETCC, MVT::f32, Legal);
 181     setOperationAction(ISD::SELECT, MVT::f32, Legal);
 182     setOperationAction(ISD::SELECT_CC, MVT::f32, Expand);
 183
 184     assert(Subtarget.isFP64bit() && "FR=1 is required for MIPS32r6");
 185     setOperationAction(ISD::SETCC, MVT::f64, Legal);
 186     setOperationAction(ISD::SELECT, MVT::f64, Legal);
 187     setOperationAction(ISD::SELECT_CC, MVT::f64, Expand);
 188
 189     setOperationAction(ISD::BRCOND, MVT::Other, Legal);
 190
 191     // Floating point > and >= are supported via < and <=
 192     setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 193     setCondCodeAction(ISD::SETOGT, MVT::f32, Expand);
 194     setCondCodeAction(ISD::SETUGE, MVT::f32, Expand);
 195     setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 196
 197     setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 198     setCondCodeAction(ISD::SETOGT, MVT::f64, Expand);
 199     setCondCodeAction(ISD::SETUGE, MVT::f64, Expand);
 200     setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 201   }
 202
 203   if (Subtarget.hasMips64r6()) {
 204     // MIPS64r6 replaces the accumulator-based multiplies with a three register
 205     // instruction
 206     setOperationAction(ISD::MUL, MVT::i64, Legal);
 207     setOperationAction(ISD::MULHS, MVT::i64, Legal);
 208     setOperationAction(ISD::MULHU, MVT::i64, Legal);
 209
 210     // MIPS32r6 replaces the accumulator-based division/remainder with separate
 211     // three register division and remainder instructions.
 212     setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 213     setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 214     setOperationAction(ISD::SDIV, MVT::i64, Legal);
 215     setOperationAction(ISD::UDIV, MVT::i64, Legal);
 216     setOperationAction(ISD::SREM, MVT::i64, Legal);
 217     setOperationAction(ISD::UREM, MVT::i64, Legal);
 218
 219     // MIPS64r6 replaces conditional moves with an equivalent that removes the
 220     // need for three GPR read ports.
 221     setOperationAction(ISD::SETCC, MVT::i64, Legal);
 222     setOperationAction(ISD::SELECT, MVT::i64, Legal);
 223     setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 224   }
 225
 226   computeRegisterProperties();
 227 }
 228
 229 const MipsTargetLowering *
 230 llvm::createMipsSETargetLowering(MipsTargetMachine &TM,
 231                                  const MipsSubtarget &STI) {
 232   return new MipsSETargetLowering(TM, STI);
 233 }
 234
 235 const TargetRegisterClass *
 236 MipsSETargetLowering::getRepRegClassFor(MVT VT) const {
 237   if (VT == MVT::Untyped)
 238     return Subtarget.hasDSP() ? &Mips::ACC64DSPRegClass : &Mips::ACC64RegClass;
 239
 240   return TargetLowering::getRepRegClassFor(VT);
 241 }
 242
 243 // Enable MSA support for the given integer type and Register class.
 244 void MipsSETargetLowering::
 245 addMSAIntType(MVT::SimpleValueType Ty, const TargetRegisterClass *RC) {
 246   addRegisterClass(Ty, RC);
 247
 248   // Expand all builtin opcodes.
 249   for (unsigned Opc = 0; Opc < ISD::BUILTIN_OP_END; ++Opc)
 250     setOperationAction(Opc, Ty, Expand);
 251
 252   setOperationAction(ISD::BITCAST, Ty, Legal);
 253   setOperationAction(ISD::LOAD, Ty, Legal);
 254   setOperationAction(ISD::STORE, Ty, Legal);
 255   setOperationAction(ISD::EXTRACT_VECTOR_ELT, Ty, Custom);
 256   setOperationAction(ISD::INSERT_VECTOR_ELT, Ty, Legal);
 257   setOperationAction(ISD::BUILD_VECTOR, Ty, Custom);
 258
 259   setOperationAction(ISD::ADD, Ty, Legal);
 260   setOperationAction(ISD::AND, Ty, Legal);
 261   setOperationAction(ISD::CTLZ, Ty, Legal);
 262   setOperationAction(ISD::CTPOP, Ty, Legal);
 263   setOperationAction(ISD::MUL, Ty, Legal);
 264   setOperationAction(ISD::OR, Ty, Legal);
 265   setOperationAction(ISD::SDIV, Ty, Legal);
 266   setOperationAction(ISD::SREM, Ty, Legal);
 267   setOperationAction(ISD::SHL, Ty, Legal);
 268   setOperationAction(ISD::SRA, Ty, Legal);
 269   setOperationAction(ISD::SRL, Ty, Legal);
 270   setOperationAction(ISD::SUB, Ty, Legal);
 271   setOperationAction(ISD::UDIV, Ty, Legal);
 272   setOperationAction(ISD::UREM, Ty, Legal);
 273   setOperationAction(ISD::VECTOR_SHUFFLE, Ty, Custom);
 274   setOperationAction(ISD::VSELECT, Ty, Legal);
 275   setOperationAction(ISD::XOR, Ty, Legal);
 276
 277   if (Ty == MVT::v4i32 || Ty == MVT::v2i64) {
 278     setOperationAction(ISD::FP_TO_SINT, Ty, Legal);
 279     setOperationAction(ISD::FP_TO_UINT, Ty, Legal);
 280     setOperationAction(ISD::SINT_TO_FP, Ty, Legal);
 281     setOperationAction(ISD::UINT_TO_FP, Ty, Legal);
 282   }
 283
 284   setOperationAction(ISD::SETCC, Ty, Legal);
 285   setCondCodeAction(ISD::SETNE, Ty, Expand);
 286   setCondCodeAction(ISD::SETGE, Ty, Expand);
 287   setCondCodeAction(ISD::SETGT, Ty, Expand);
 288   setCondCodeAction(ISD::SETUGE, Ty, Expand);
 289   setCondCodeAction(ISD::SETUGT, Ty, Expand);
 290 }
 291
 292 // Enable MSA support for the given floating-point type and Register class.
 293 void MipsSETargetLowering::
 294 addMSAFloatType(MVT::SimpleValueType Ty, const TargetRegisterClass *RC) {
 295   addRegisterClass(Ty, RC);
 296
 297   // Expand all builtin opcodes.
 298   for (unsigned Opc = 0; Opc < ISD::BUILTIN_OP_END; ++Opc)
 299     setOperationAction(Opc, Ty, Expand);
 300
 301   setOperationAction(ISD::LOAD, Ty, Legal);
 302   setOperationAction(ISD::STORE, Ty, Legal);
 303   setOperationAction(ISD::BITCAST, Ty, Legal);
 304   setOperationAction(ISD::EXTRACT_VECTOR_ELT, Ty, Legal);
 305   setOperationAction(ISD::INSERT_VECTOR_ELT, Ty, Legal);
 306   setOperationAction(ISD::BUILD_VECTOR, Ty, Custom);
 307
 308   if (Ty != MVT::v8f16) {
 309     setOperationAction(ISD::FABS,  Ty, Legal);
 310     setOperationAction(ISD::FADD,  Ty, Legal);
 311     setOperationAction(ISD::FDIV,  Ty, Legal);
 312     setOperationAction(ISD::FEXP2, Ty, Legal);
 313     setOperationAction(ISD::FLOG2, Ty, Legal);
 314     setOperationAction(ISD::FMA,   Ty, Legal);
 315     setOperationAction(ISD::FMUL,  Ty, Legal);
 316     setOperationAction(ISD::FRINT, Ty, Legal);
 317     setOperationAction(ISD::FSQRT, Ty, Legal);
 318     setOperationAction(ISD::FSUB,  Ty, Legal);
 319     setOperationAction(ISD::VSELECT, Ty, Legal);
 320
 321     setOperationAction(ISD::SETCC, Ty, Legal);
 322     setCondCodeAction(ISD::SETOGE, Ty, Expand);
 323     setCondCodeAction(ISD::SETOGT, Ty, Expand);
 324     setCondCodeAction(ISD::SETUGE, Ty, Expand);
 325     setCondCodeAction(ISD::SETUGT, Ty, Expand);
 326     setCondCodeAction(ISD::SETGE,  Ty, Expand);
 327     setCondCodeAction(ISD::SETGT,  Ty, Expand);
 328   }
 329 }
 330
 331 bool
 332 MipsSETargetLowering::allowsUnalignedMemoryAccesses(EVT VT,
 333                                                     unsigned,
 334                                                     bool *Fast) const {
 335   MVT::SimpleValueType SVT = VT.getSimpleVT().SimpleTy;
 336
 337   if (Subtarget.systemSupportsUnalignedAccess()) {
 338     // MIPS32r6/MIPS64r6 is required to support unaligned access. It's
 339     // implementation defined whether this is handled by hardware, software, or
 340     // a hybrid of the two but it's expected that most implementations will
 341     // handle the majority of cases in hardware.
 342     if (Fast)
 343       *Fast = true;
 344     return true;
 345   }
 346
 347   switch (SVT) {
 348   case MVT::i64:
 349   case MVT::i32:
 350     if (Fast)
 351       *Fast = true;
 352     return true;
 353   default:
 354     return false;
 355   }
 356 }
 357
 358 SDValue MipsSETargetLowering::LowerOperation(SDValue Op,
 359                                              SelectionDAG &DAG) const {
 360   switch(Op.getOpcode()) {
 361   case ISD::LOAD:  return lowerLOAD(Op, DAG);
 362   case ISD::STORE: return lowerSTORE(Op, DAG);
 363   case ISD::SMUL_LOHI: return lowerMulDiv(Op, MipsISD::Mult, true, true, DAG);
 364   case ISD::UMUL_LOHI: return lowerMulDiv(Op, MipsISD::Multu, true, true, DAG);
 365   case ISD::MULHS:     return lowerMulDiv(Op, MipsISD::Mult, false, true, DAG);
 366   case ISD::MULHU:     return lowerMulDiv(Op, MipsISD::Multu, false, true, DAG);
 367   case ISD::MUL:       return lowerMulDiv(Op, MipsISD::Mult, true, false, DAG);
 368   case ISD::SDIVREM:   return lowerMulDiv(Op, MipsISD::DivRem, true, true, DAG);
 369   case ISD::UDIVREM:   return lowerMulDiv(Op, MipsISD::DivRemU, true, true,
 370                                           DAG);
 371   case ISD::INTRINSIC_WO_CHAIN: return lowerINTRINSIC_WO_CHAIN(Op, DAG);
 372   case ISD::INTRINSIC_W_CHAIN:  return lowerINTRINSIC_W_CHAIN(Op, DAG);
 373   case ISD::INTRINSIC_VOID:     return lowerINTRINSIC_VOID(Op, DAG);
 374   case ISD::EXTRACT_VECTOR_ELT: return lowerEXTRACT_VECTOR_ELT(Op, DAG);
 375   case ISD::BUILD_VECTOR:       return lowerBUILD_VECTOR(Op, DAG);
 376   case ISD::VECTOR_SHUFFLE:     return lowerVECTOR_SHUFFLE(Op, DAG);
 377   }
 378
 379   return MipsTargetLowering::LowerOperation(Op, DAG);
 380 }
 381
 382 // selectMADD -
 383 // Transforms a subgraph in CurDAG if the following pattern is found:
 384 //  (addc multLo, Lo0), (adde multHi, Hi0),
 385 // where,
 386 //  multHi/Lo: product of multiplication
 387 //  Lo0: initial value of Lo register
 388 //  Hi0: initial value of Hi register
 389 // Return true if pattern matching was successful.
 390 static bool selectMADD(SDNode *ADDENode, SelectionDAG *CurDAG) {
 391   // ADDENode's second operand must be a flag output of an ADDC node in order
 392   // for the matching to be successful.
 393   SDNode *ADDCNode = ADDENode->getOperand(2).getNode();
 394
 395   if (ADDCNode->getOpcode() != ISD::ADDC)
 396     return false;
 397
 398   SDValue MultHi = ADDENode->getOperand(0);
 399   SDValue MultLo = ADDCNode->getOperand(0);
 400   SDNode *MultNode = MultHi.getNode();
 401   unsigned MultOpc = MultHi.getOpcode();
 402
 403   // MultHi and MultLo must be generated by the same node,
 404   if (MultLo.getNode() != MultNode)
 405     return false;
 406
 407   // and it must be a multiplication.
 408   if (MultOpc != ISD::SMUL_LOHI && MultOpc != ISD::UMUL_LOHI)
 409     return false;
 410
 411   // MultLo amd MultHi must be the first and second output of MultNode
 412   // respectively.
 413   if (MultHi.getResNo() != 1 || MultLo.getResNo() != 0)
 414     return false;
 415
 416   // Transform this to a MADD only if ADDENode and ADDCNode are the only users
 417   // of the values of MultNode, in which case MultNode will be removed in later
 418   // phases.
 419   // If there exist users other than ADDENode or ADDCNode, this function returns
 420   // here, which will result in MultNode being mapped to a single MULT
 421   // instruction node rather than a pair of MULT and MADD instructions being
 422   // produced.
 423   if (!MultHi.hasOneUse() || !MultLo.hasOneUse())
 424     return false;
 425
 426   SDLoc DL(ADDENode);
 427
 428   // Initialize accumulator.
 429   SDValue ACCIn = CurDAG->getNode(MipsISD::MTLOHI, DL, MVT::Untyped,
 430                                   ADDCNode->getOperand(1),
 431                                   ADDENode->getOperand(1));
 432
 433   // create MipsMAdd(u) node
 434   MultOpc = MultOpc == ISD::UMUL_LOHI ? MipsISD::MAddu : MipsISD::MAdd;
 435
 436   SDValue MAdd = CurDAG->getNode(MultOpc, DL, MVT::Untyped,
 437                                  MultNode->getOperand(0),// Factor 0
 438                                  MultNode->getOperand(1),// Factor 1
 439                                  ACCIn);
 440
 441   // replace uses of adde and addc here
 442   if (!SDValue(ADDCNode, 0).use_empty()) {
 443     SDValue LoOut = CurDAG->getNode(MipsISD::MFLO, DL, MVT::i32, MAdd);
 444     CurDAG->ReplaceAllUsesOfValueWith(SDValue(ADDCNode, 0), LoOut);
 445   }
 446   if (!SDValue(ADDENode, 0).use_empty()) {
 447     SDValue HiOut = CurDAG->getNode(MipsISD::MFHI, DL, MVT::i32, MAdd);
 448     CurDAG->ReplaceAllUsesOfValueWith(SDValue(ADDENode, 0), HiOut);
 449   }
 450
 451   return true;
 452 }
 453
 454 // selectMSUB -
 455 // Transforms a subgraph in CurDAG if the following pattern is found:
 456 //  (addc Lo0, multLo), (sube Hi0, multHi),
 457 // where,
 458 //  multHi/Lo: product of multiplication
 459 //  Lo0: initial value of Lo register
 460 //  Hi0: initial value of Hi register
 461 // Return true if pattern matching was successful.
 462 static bool selectMSUB(SDNode *SUBENode, SelectionDAG *CurDAG) {
 463   // SUBENode's second operand must be a flag output of an SUBC node in order
 464   // for the matching to be successful.
 465   SDNode *SUBCNode = SUBENode->getOperand(2).getNode();
 466
 467   if (SUBCNode->getOpcode() != ISD::SUBC)
 468     return false;
 469
 470   SDValue MultHi = SUBENode->getOperand(1);
 471   SDValue MultLo = SUBCNode->getOperand(1);
 472   SDNode *MultNode = MultHi.getNode();
 473   unsigned MultOpc = MultHi.getOpcode();
 474
 475   // MultHi and MultLo must be generated by the same node,
 476   if (MultLo.getNode() != MultNode)
 477     return false;
 478
 479   // and it must be a multiplication.
 480   if (MultOpc != ISD::SMUL_LOHI && MultOpc != ISD::UMUL_LOHI)
 481     return false;
 482
 483   // MultLo amd MultHi must be the first and second output of MultNode
 484   // respectively.
 485   if (MultHi.getResNo() != 1 || MultLo.getResNo() != 0)
 486     return false;
 487
 488   // Transform this to a MSUB only if SUBENode and SUBCNode are the only users
 489   // of the values of MultNode, in which case MultNode will be removed in later
 490   // phases.
 491   // If there exist users other than SUBENode or SUBCNode, this function returns
 492   // here, which will result in MultNode being mapped to a single MULT
 493   // instruction node rather than a pair of MULT and MSUB instructions being
 494   // produced.
 495   if (!MultHi.hasOneUse() || !MultLo.hasOneUse())
 496     return false;
 497
 498   SDLoc DL(SUBENode);
 499
 500   // Initialize accumulator.
 501   SDValue ACCIn = CurDAG->getNode(MipsISD::MTLOHI, DL, MVT::Untyped,
 502                                   SUBCNode->getOperand(0),
 503                                   SUBENode->getOperand(0));
 504
 505   // create MipsSub(u) node
 506   MultOpc = MultOpc == ISD::UMUL_LOHI ? MipsISD::MSubu : MipsISD::MSub;
 507
 508   SDValue MSub = CurDAG->getNode(MultOpc, DL, MVT::Glue,
 509                                  MultNode->getOperand(0),// Factor 0
 510                                  MultNode->getOperand(1),// Factor 1
 511                                  ACCIn);
 512
 513   // replace uses of sube and subc here
 514   if (!SDValue(SUBCNode, 0).use_empty()) {
 515     SDValue LoOut = CurDAG->getNode(MipsISD::MFLO, DL, MVT::i32, MSub);
 516     CurDAG->ReplaceAllUsesOfValueWith(SDValue(SUBCNode, 0), LoOut);
 517   }
 518   if (!SDValue(SUBENode, 0).use_empty()) {
 519     SDValue HiOut = CurDAG->getNode(MipsISD::MFHI, DL, MVT::i32, MSub);
 520     CurDAG->ReplaceAllUsesOfValueWith(SDValue(SUBENode, 0), HiOut);
 521   }
 522
 523   return true;
 524 }
 525
 526 static SDValue performADDECombine(SDNode *N, SelectionDAG &DAG,
 527                                   TargetLowering::DAGCombinerInfo &DCI,
 528                                   const MipsSubtarget &Subtarget) {
 529   if (DCI.isBeforeLegalize())
 530     return SDValue();
 531
 532   if (Subtarget.hasMips32() && !Subtarget.hasMips32r6() &&
 533       N->getValueType(0) == MVT::i32 && selectMADD(N, &DAG))
 534     return SDValue(N, 0);
 535
 536   return SDValue();
 537 }
 538
 539 // Fold zero extensions into MipsISD::VEXTRACT_[SZ]EXT_ELT
 540 //
 541 // Performs the following transformations:
 542 // - Changes MipsISD::VEXTRACT_[SZ]EXT_ELT to zero extension if its
 543 //   sign/zero-extension is completely overwritten by the new one performed by
 544 //   the ISD::AND.
 545 // - Removes redundant zero extensions performed by an ISD::AND.
 546 static SDValue performANDCombine(SDNode *N, SelectionDAG &DAG,
 547                                  TargetLowering::DAGCombinerInfo &DCI,
 548                                  const MipsSubtarget &Subtarget) {
 549   if (!Subtarget.hasMSA())
 550     return SDValue();
 551
 552   SDValue Op0 = N->getOperand(0);
 553   SDValue Op1 = N->getOperand(1);
 554   unsigned Op0Opcode = Op0->getOpcode();
 555
 556   // (and (MipsVExtract[SZ]Ext $a, $b, $c), imm:$d)
 557   // where $d + 1 == 2^n and n == 32
 558   // or    $d + 1 == 2^n and n <= 32 and ZExt
 559   // -> (MipsVExtractZExt $a, $b, $c)
 560   if (Op0Opcode == MipsISD::VEXTRACT_SEXT_ELT ||
 561       Op0Opcode == MipsISD::VEXTRACT_ZEXT_ELT) {
 562     ConstantSDNode *Mask = dyn_cast<ConstantSDNode>(Op1);
 563
 564     if (!Mask)
 565       return SDValue();
 566
 567     int32_t Log2IfPositive = (Mask->getAPIntValue() + 1).exactLogBase2();
 568
 569     if (Log2IfPositive <= 0)
 570       return SDValue(); // Mask+1 is not a power of 2
 571
 572     SDValue Op0Op2 = Op0->getOperand(2);
 573     EVT ExtendTy = cast<VTSDNode>(Op0Op2)->getVT();
 574     unsigned ExtendTySize = ExtendTy.getSizeInBits();
 575     unsigned Log2 = Log2IfPositive;
 576
 577     if ((Op0Opcode == MipsISD::VEXTRACT_ZEXT_ELT && Log2 >= ExtendTySize) ||
 578         Log2 == ExtendTySize) {
 579       SDValue Ops[] = { Op0->getOperand(0), Op0->getOperand(1), Op0Op2 };
 580       DAG.MorphNodeTo(Op0.getNode(), MipsISD::VEXTRACT_ZEXT_ELT,
 581                       Op0->getVTList(),
 582                       makeArrayRef(Ops, Op0->getNumOperands()));
 583       return Op0;
 584     }
 585   }
 586
 587   return SDValue();
 588 }
 589
 590 // Determine if the specified node is a constant vector splat.
 591 //
 592 // Returns true and sets Imm if:
 593 // * N is a ISD::BUILD_VECTOR representing a constant splat
 594 //
 595 // This function is quite similar to MipsSEDAGToDAGISel::selectVSplat. The
 596 // differences are that it assumes the MSA has already been checked and the
 597 // arbitrary requirement for a maximum of 32-bit integers isn't applied (and
 598 // must not be in order for binsri.d to be selectable).
 599 static bool isVSplat(SDValue N, APInt &Imm, bool IsLittleEndian) {
 600   BuildVectorSDNode *Node = dyn_cast<BuildVectorSDNode>(N.getNode());
 601
 602   if (!Node)
 603     return false;
 604
 605   APInt SplatValue, SplatUndef;
 606   unsigned SplatBitSize;
 607   bool HasAnyUndefs;
 608
 609   if (!Node->isConstantSplat(SplatValue, SplatUndef, SplatBitSize, HasAnyUndefs,
 610                              8, !IsLittleEndian))
 611     return false;
 612
 613   Imm = SplatValue;
 614
 615   return true;
 616 }
 617
 618 // Test whether the given node is an all-ones build_vector.
 619 static bool isVectorAllOnes(SDValue N) {
 620   // Look through bitcasts. Endianness doesn't matter because we are looking
 621   // for an all-ones value.
 622   if (N->getOpcode() == ISD::BITCAST)
 623     N = N->getOperand(0);
 624
 625   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N);
 626
 627   if (!BVN)
 628     return false;
 629
 630   APInt SplatValue, SplatUndef;
 631   unsigned SplatBitSize;
 632   bool HasAnyUndefs;
 633
 634   // Endianness doesn't matter in this context because we are looking for
 635   // an all-ones value.
 636   if (BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize, HasAnyUndefs))
 637     return SplatValue.isAllOnesValue();
 638
 639   return false;
 640 }
 641
 642 // Test whether N is the bitwise inverse of OfNode.
 643 static bool isBitwiseInverse(SDValue N, SDValue OfNode) {
 644   if (N->getOpcode() != ISD::XOR)
 645     return false;
 646
 647   if (isVectorAllOnes(N->getOperand(0)))
 648     return N->getOperand(1) == OfNode;
 649
 650   if (isVectorAllOnes(N->getOperand(1)))
 651     return N->getOperand(0) == OfNode;
 652
 653   return false;
 654 }
 655
 656 // Perform combines where ISD::OR is the root node.
 657 //
 658 // Performs the following transformations:
 659 // - (or (and $a, $mask), (and $b, $inv_mask)) => (vselect $mask, $a, $b)
 660 //   where $inv_mask is the bitwise inverse of $mask and the 'or' has a 128-bit
 661 //   vector type.
 662 static SDValue performORCombine(SDNode *N, SelectionDAG &DAG,
 663                                 TargetLowering::DAGCombinerInfo &DCI,
 664                                 const MipsSubtarget &Subtarget) {
 665   if (!Subtarget.hasMSA())
 666     return SDValue();
 667
 668   EVT Ty = N->getValueType(0);
 669
 670   if (!Ty.is128BitVector())
 671     return SDValue();
 672
 673   SDValue Op0 = N->getOperand(0);
 674   SDValue Op1 = N->getOperand(1);
 675
 676   if (Op0->getOpcode() == ISD::AND && Op1->getOpcode() == ISD::AND) {
 677     SDValue Op0Op0 = Op0->getOperand(0);
 678     SDValue Op0Op1 = Op0->getOperand(1);
 679     SDValue Op1Op0 = Op1->getOperand(0);
 680     SDValue Op1Op1 = Op1->getOperand(1);
 681     bool IsLittleEndian = !Subtarget.isLittle();
 682
 683     SDValue IfSet, IfClr, Cond;
 684     bool IsConstantMask = false;
 685     APInt Mask, InvMask;
 686
 687     // If Op0Op0 is an appropriate mask, try to find it's inverse in either
 688     // Op1Op0, or Op1Op1. Keep track of the Cond, IfSet, and IfClr nodes, while
 689     // looking.
 690     // IfClr will be set if we find a valid match.
 691     if (isVSplat(Op0Op0, Mask, IsLittleEndian)) {
 692       Cond = Op0Op0;
 693       IfSet = Op0Op1;
 694
 695       if (isVSplat(Op1Op0, InvMask, IsLittleEndian) &&
 696           Mask.getBitWidth() == InvMask.getBitWidth() && Mask == ~InvMask)
 697         IfClr = Op1Op1;
 698       else if (isVSplat(Op1Op1, InvMask, IsLittleEndian) &&
 699                Mask.getBitWidth() == InvMask.getBitWidth() && Mask == ~InvMask)
 700         IfClr = Op1Op0;
 701
 702       IsConstantMask = true;
 703     }
 704
 705     // If IfClr is not yet set, and Op0Op1 is an appropriate mask, try the same
 706     // thing again using this mask.
 707     // IfClr will be set if we find a valid match.
 708     if (!IfClr.getNode() && isVSplat(Op0Op1, Mask, IsLittleEndian)) {
 709       Cond = Op0Op1;
 710       IfSet = Op0Op0;
 711
 712       if (isVSplat(Op1Op0, InvMask, IsLittleEndian) &&
 713           Mask.getBitWidth() == InvMask.getBitWidth() && Mask == ~InvMask)
 714         IfClr = Op1Op1;
 715       else if (isVSplat(Op1Op1, InvMask, IsLittleEndian) &&
 716                Mask.getBitWidth() == InvMask.getBitWidth() && Mask == ~InvMask)
 717         IfClr = Op1Op0;
 718
 719       IsConstantMask = true;
 720     }
 721
 722     // If IfClr is not yet set, try looking for a non-constant match.
 723     // IfClr will be set if we find a valid match amongst the eight
 724     // possibilities.
 725     if (!IfClr.getNode()) {
 726       if (isBitwiseInverse(Op0Op0, Op1Op0)) {
 727         Cond = Op1Op0;
 728         IfSet = Op1Op1;
 729         IfClr = Op0Op1;
 730       } else if (isBitwiseInverse(Op0Op1, Op1Op0)) {
 731         Cond = Op1Op0;
 732         IfSet = Op1Op1;
 733         IfClr = Op0Op0;
 734       } else if (isBitwiseInverse(Op0Op0, Op1Op1)) {
 735         Cond = Op1Op1;
 736         IfSet = Op1Op0;
 737         IfClr = Op0Op1;
 738       } else if (isBitwiseInverse(Op0Op1, Op1Op1)) {
 739         Cond = Op1Op1;
 740         IfSet = Op1Op0;
 741         IfClr = Op0Op0;
 742       } else if (isBitwiseInverse(Op1Op0, Op0Op0)) {
 743         Cond = Op0Op0;
 744         IfSet = Op0Op1;
 745         IfClr = Op1Op1;
 746       } else if (isBitwiseInverse(Op1Op1, Op0Op0)) {
 747         Cond = Op0Op0;
 748         IfSet = Op0Op1;
 749         IfClr = Op1Op0;
 750       } else if (isBitwiseInverse(Op1Op0, Op0Op1)) {
 751         Cond = Op0Op1;
 752         IfSet = Op0Op0;
 753         IfClr = Op1Op1;
 754       } else if (isBitwiseInverse(Op1Op1, Op0Op1)) {
 755         Cond = Op0Op1;
 756         IfSet = Op0Op0;
 757         IfClr = Op1Op0;
 758       }
 759     }
 760
 761     // At this point, IfClr will be set if we have a valid match.
 762     if (!IfClr.getNode())
 763       return SDValue();
 764
 765     assert(Cond.getNode() && IfSet.getNode());
 766
 767     // Fold degenerate cases.
 768     if (IsConstantMask) {
 769       if (Mask.isAllOnesValue())
 770         return IfSet;
 771       else if (Mask == 0)
 772         return IfClr;
 773     }
 774
 775     // Transform the DAG into an equivalent VSELECT.
 776     return DAG.getNode(ISD::VSELECT, SDLoc(N), Ty, Cond, IfSet, IfClr);
 777   }
 778
 779   return SDValue();
 780 }
 781
 782 static SDValue performSUBECombine(SDNode *N, SelectionDAG &DAG,
 783                                   TargetLowering::DAGCombinerInfo &DCI,
 784                                   const MipsSubtarget &Subtarget) {
 785   if (DCI.isBeforeLegalize())
 786     return SDValue();
 787
 788   if (Subtarget.hasMips32() && N->getValueType(0) == MVT::i32 &&
 789       selectMSUB(N, &DAG))
 790     return SDValue(N, 0);
 791
 792   return SDValue();
 793 }
 794
 795 static SDValue genConstMult(SDValue X, uint64_t C, SDLoc DL, EVT VT,
 796                             EVT ShiftTy, SelectionDAG &DAG) {
 797   // Clear the upper (64 - VT.sizeInBits) bits.
 798   C &= ((uint64_t)-1) >> (64 - VT.getSizeInBits());
 799
 800   // Return 0.
 801   if (C == 0)
 802     return DAG.getConstant(0, VT);
 803
 804   // Return x.
 805   if (C == 1)
 806     return X;
 807
 808   // If c is power of 2, return (shl x, log2(c)).
 809   if (isPowerOf2_64(C))
 810     return DAG.getNode(ISD::SHL, DL, VT, X,
 811                        DAG.getConstant(Log2_64(C), ShiftTy));
 812
 813   unsigned Log2Ceil = Log2_64_Ceil(C);
 814   uint64_t Floor = 1LL << Log2_64(C);
 815   uint64_t Ceil = Log2Ceil == 64 ? 0LL : 1LL << Log2Ceil;
 816
 817   // If |c - floor_c| <= |c - ceil_c|,
 818   // where floor_c = pow(2, floor(log2(c))) and ceil_c = pow(2, ceil(log2(c))),
 819   // return (add constMult(x, floor_c), constMult(x, c - floor_c)).
 820   if (C - Floor <= Ceil - C) {
 821     SDValue Op0 = genConstMult(X, Floor, DL, VT, ShiftTy, DAG);
 822     SDValue Op1 = genConstMult(X, C - Floor, DL, VT, ShiftTy, DAG);
 823     return DAG.getNode(ISD::ADD, DL, VT, Op0, Op1);
 824   }
 825
 826   // If |c - floor_c| > |c - ceil_c|,
 827   // return (sub constMult(x, ceil_c), constMult(x, ceil_c - c)).
 828   SDValue Op0 = genConstMult(X, Ceil, DL, VT, ShiftTy, DAG);
 829   SDValue Op1 = genConstMult(X, Ceil - C, DL, VT, ShiftTy, DAG);
 830   return DAG.getNode(ISD::SUB, DL, VT, Op0, Op1);
 831 }
 832
 833 static SDValue performMULCombine(SDNode *N, SelectionDAG &DAG,
 834                                  const TargetLowering::DAGCombinerInfo &DCI,
 835                                  const MipsSETargetLowering *TL) {
 836   EVT VT = N->getValueType(0);
 837
 838   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
 839     if (!VT.isVector())
 840       return genConstMult(N->getOperand(0), C->getZExtValue(), SDLoc(N),
 841                           VT, TL->getScalarShiftAmountTy(VT), DAG);
 842
 843   return SDValue(N, 0);
 844 }
 845
 846 static SDValue performDSPShiftCombine(unsigned Opc, SDNode *N, EVT Ty,
 847                                       SelectionDAG &DAG,
 848                                       const MipsSubtarget &Subtarget) {
 849   // See if this is a vector splat immediate node.
 850   APInt SplatValue, SplatUndef;
 851   unsigned SplatBitSize;
 852   bool HasAnyUndefs;
 853   unsigned EltSize = Ty.getVectorElementType().getSizeInBits();
 854   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
 855
 856   if (!Subtarget.hasDSP())
 857     return SDValue();
 858
 859   if (!BV ||
 860       !BV->isConstantSplat(SplatValue, SplatUndef, SplatBitSize, HasAnyUndefs,
 861                            EltSize, !Subtarget.isLittle()) ||
 862       (SplatBitSize != EltSize) ||
 863       (SplatValue.getZExtValue() >= EltSize))
 864     return SDValue();
 865
 866   return DAG.getNode(Opc, SDLoc(N), Ty, N->getOperand(0),
 867                      DAG.getConstant(SplatValue.getZExtValue(), MVT::i32));
 868 }
 869
 870 static SDValue performSHLCombine(SDNode *N, SelectionDAG &DAG,
 871                                  TargetLowering::DAGCombinerInfo &DCI,
 872                                  const MipsSubtarget &Subtarget) {
 873   EVT Ty = N->getValueType(0);
 874
 875   if ((Ty != MVT::v2i16) && (Ty != MVT::v4i8))
 876     return SDValue();
 877
 878   return performDSPShiftCombine(MipsISD::SHLL_DSP, N, Ty, DAG, Subtarget);
 879 }
 880
 881 // Fold sign-extensions into MipsISD::VEXTRACT_[SZ]EXT_ELT for MSA and fold
 882 // constant splats into MipsISD::SHRA_DSP for DSPr2.
 883 //
 884 // Performs the following transformations:
 885 // - Changes MipsISD::VEXTRACT_[SZ]EXT_ELT to sign extension if its
 886 //   sign/zero-extension is completely overwritten by the new one performed by
 887 //   the ISD::SRA and ISD::SHL nodes.
 888 // - Removes redundant sign extensions performed by an ISD::SRA and ISD::SHL
 889 //   sequence.
 890 //
 891 // See performDSPShiftCombine for more information about the transformation
 892 // used for DSPr2.
 893 static SDValue performSRACombine(SDNode *N, SelectionDAG &DAG,
 894                                  TargetLowering::DAGCombinerInfo &DCI,
 895                                  const MipsSubtarget &Subtarget) {
 896   EVT Ty = N->getValueType(0);
 897
 898   if (Subtarget.hasMSA()) {
 899     SDValue Op0 = N->getOperand(0);
 900     SDValue Op1 = N->getOperand(1);
 901
 902     // (sra (shl (MipsVExtract[SZ]Ext $a, $b, $c), imm:$d), imm:$d)
 903     // where $d + sizeof($c) == 32
 904     // or    $d + sizeof($c) <= 32 and SExt
 905     // -> (MipsVExtractSExt $a, $b, $c)
 906     if (Op0->getOpcode() == ISD::SHL && Op1 == Op0->getOperand(1)) {
 907       SDValue Op0Op0 = Op0->getOperand(0);
 908       ConstantSDNode *ShAmount = dyn_cast<ConstantSDNode>(Op1);
 909
 910       if (!ShAmount)
 911         return SDValue();
 912
 913       if (Op0Op0->getOpcode() != MipsISD::VEXTRACT_SEXT_ELT &&
 914           Op0Op0->getOpcode() != MipsISD::VEXTRACT_ZEXT_ELT)
 915         return SDValue();
 916
 917       EVT ExtendTy = cast<VTSDNode>(Op0Op0->getOperand(2))->getVT();
 918       unsigned TotalBits = ShAmount->getZExtValue() + ExtendTy.getSizeInBits();
 919
 920       if (TotalBits == 32 ||
 921           (Op0Op0->getOpcode() == MipsISD::VEXTRACT_SEXT_ELT &&
 922            TotalBits <= 32)) {
 923         SDValue Ops[] = { Op0Op0->getOperand(0), Op0Op0->getOperand(1),
 924                           Op0Op0->getOperand(2) };
 925         DAG.MorphNodeTo(Op0Op0.getNode(), MipsISD::VEXTRACT_SEXT_ELT,
 926                         Op0Op0->getVTList(),
 927                         makeArrayRef(Ops, Op0Op0->getNumOperands()));
 928         return Op0Op0;
 929       }
 930     }
 931   }
 932
 933   if ((Ty != MVT::v2i16) && ((Ty != MVT::v4i8) || !Subtarget.hasDSPR2()))
 934     return SDValue();
 935
 936   return performDSPShiftCombine(MipsISD::SHRA_DSP, N, Ty, DAG, Subtarget);
 937 }
 938
 939
 940 static SDValue performSRLCombine(SDNode *N, SelectionDAG &DAG,
 941                                  TargetLowering::DAGCombinerInfo &DCI,
 942                                  const MipsSubtarget &Subtarget) {
 943   EVT Ty = N->getValueType(0);
 944
 945   if (((Ty != MVT::v2i16) || !Subtarget.hasDSPR2()) && (Ty != MVT::v4i8))
 946     return SDValue();
 947
 948   return performDSPShiftCombine(MipsISD::SHRL_DSP, N, Ty, DAG, Subtarget);
 949 }
 950
 951 static bool isLegalDSPCondCode(EVT Ty, ISD::CondCode CC) {
 952   bool IsV216 = (Ty == MVT::v2i16);
 953
 954   switch (CC) {
 955   case ISD::SETEQ:
 956   case ISD::SETNE:  return true;
 957   case ISD::SETLT:
 958   case ISD::SETLE:
 959   case ISD::SETGT:
 960   case ISD::SETGE:  return IsV216;
 961   case ISD::SETULT:
 962   case ISD::SETULE:
 963   case ISD::SETUGT:
 964   case ISD::SETUGE: return !IsV216;
 965   default:          return false;
 966   }
 967 }
 968
 969 static SDValue performSETCCCombine(SDNode *N, SelectionDAG &DAG) {
 970   EVT Ty = N->getValueType(0);
 971
 972   if ((Ty != MVT::v2i16) && (Ty != MVT::v4i8))
 973     return SDValue();
 974
 975   if (!isLegalDSPCondCode(Ty, cast<CondCodeSDNode>(N->getOperand(2))->get()))
 976     return SDValue();
 977
 978   return DAG.getNode(MipsISD::SETCC_DSP, SDLoc(N), Ty, N->getOperand(0),
 979                      N->getOperand(1), N->getOperand(2));
 980 }
 981
 982 static SDValue performVSELECTCombine(SDNode *N, SelectionDAG &DAG) {
 983   EVT Ty = N->getValueType(0);
 984
 985   if (Ty.is128BitVector() && Ty.isInteger()) {
 986     // Try the following combines:
 987     //   (vselect (setcc $a, $b, SETLT), $b, $a)) -> (vsmax $a, $b)
 988     //   (vselect (setcc $a, $b, SETLE), $b, $a)) -> (vsmax $a, $b)
 989     //   (vselect (setcc $a, $b, SETLT), $a, $b)) -> (vsmin $a, $b)
 990     //   (vselect (setcc $a, $b, SETLE), $a, $b)) -> (vsmin $a, $b)
 991     //   (vselect (setcc $a, $b, SETULT), $b, $a)) -> (vumax $a, $b)
 992     //   (vselect (setcc $a, $b, SETULE), $b, $a)) -> (vumax $a, $b)
 993     //   (vselect (setcc $a, $b, SETULT), $a, $b)) -> (vumin $a, $b)
 994     //   (vselect (setcc $a, $b, SETULE), $a, $b)) -> (vumin $a, $b)
 995     // SETGT/SETGE/SETUGT/SETUGE variants of these will show up initially but
 996     // will be expanded to equivalent SETLT/SETLE/SETULT/SETULE versions by the
 997     // legalizer.
 998     SDValue Op0 = N->getOperand(0);
 999
1000     if (Op0->getOpcode() != ISD::SETCC)
1001       return SDValue();
1002
1003     ISD::CondCode CondCode = cast<CondCodeSDNode>(Op0->getOperand(2))->get();
1004     bool Signed;
1005
1006     if (CondCode == ISD::SETLT  || CondCode == ISD::SETLE)
1007       Signed = true;
1008     else if (CondCode == ISD::SETULT || CondCode == ISD::SETULE)
1009       Signed = false;
1010     else
1011       return SDValue();
1012
1013     SDValue Op1 = N->getOperand(1);
1014     SDValue Op2 = N->getOperand(2);
1015     SDValue Op0Op0 = Op0->getOperand(0);
1016     SDValue Op0Op1 = Op0->getOperand(1);
1017
1018     if (Op1 == Op0Op0 && Op2 == Op0Op1)
1019       return DAG.getNode(Signed ? MipsISD::VSMIN : MipsISD::VUMIN, SDLoc(N),
1020                          Ty, Op1, Op2);
1021     else if (Op1 == Op0Op1 && Op2 == Op0Op0)
1022       return DAG.getNode(Signed ? MipsISD::VSMAX : MipsISD::VUMAX, SDLoc(N),
1023                          Ty, Op1, Op2);
1024   } else if ((Ty == MVT::v2i16) || (Ty == MVT::v4i8)) {
1025     SDValue SetCC = N->getOperand(0);
1026
1027     if (SetCC.getOpcode() != MipsISD::SETCC_DSP)
1028       return SDValue();
1029
1030     return DAG.getNode(MipsISD::SELECT_CC_DSP, SDLoc(N), Ty,
1031                        SetCC.getOperand(0), SetCC.getOperand(1),
1032                        N->getOperand(1), N->getOperand(2), SetCC.getOperand(2));
1033   }
1034
1035   return SDValue();
1036 }
1037
1038 static SDValue performXORCombine(SDNode *N, SelectionDAG &DAG,
1039                                  const MipsSubtarget &Subtarget) {
1040   EVT Ty = N->getValueType(0);
1041
1042   if (Subtarget.hasMSA() && Ty.is128BitVector() && Ty.isInteger()) {
1043     // Try the following combines:
1044     //   (xor (or $a, $b), (build_vector allones))
1045     //   (xor (or $a, $b), (bitcast (build_vector allones)))
1046     SDValue Op0 = N->getOperand(0);
1047     SDValue Op1 = N->getOperand(1);
1048     SDValue NotOp;
1049
1050     if (ISD::isBuildVectorAllOnes(Op0.getNode()))
1051       NotOp = Op1;
1052     else if (ISD::isBuildVectorAllOnes(Op1.getNode()))
1053       NotOp = Op0;
1054     else
1055       return SDValue();
1056
1057     if (NotOp->getOpcode() == ISD::OR)
1058       return DAG.getNode(MipsISD::VNOR, SDLoc(N), Ty, NotOp->getOperand(0),
1059                          NotOp->getOperand(1));
1060   }
1061
1062   return SDValue();
1063 }
1064
1065 SDValue
1066 MipsSETargetLowering::PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
1067   SelectionDAG &DAG = DCI.DAG;
1068   SDValue Val;
1069
1070   switch (N->getOpcode()) {
1071   case ISD::ADDE:
1072     return performADDECombine(N, DAG, DCI, Subtarget);
1073   case ISD::AND:
1074     Val = performANDCombine(N, DAG, DCI, Subtarget);
1075     break;
1076   case ISD::OR:
1077     Val = performORCombine(N, DAG, DCI, Subtarget);
1078     break;
1079   case ISD::SUBE:
1080     return performSUBECombine(N, DAG, DCI, Subtarget);
1081   case ISD::MUL:
1082     return performMULCombine(N, DAG, DCI, this);
1083   case ISD::SHL:
1084     return performSHLCombine(N, DAG, DCI, Subtarget);
1085   case ISD::SRA:
1086     return performSRACombine(N, DAG, DCI, Subtarget);
1087   case ISD::SRL:
1088     return performSRLCombine(N, DAG, DCI, Subtarget);
1089   case ISD::VSELECT:
1090     return performVSELECTCombine(N, DAG);
1091   case ISD::XOR:
1092     Val = performXORCombine(N, DAG, Subtarget);
1093     break;
1094   case ISD::SETCC:
1095     Val = performSETCCCombine(N, DAG);
1096     break;
1097   }
1098
1099   if (Val.getNode()) {
1100     DEBUG(dbgs() << "\nMipsSE DAG Combine:\n";
1101           N->printrWithDepth(dbgs(), &DAG);
1102           dbgs() << "\n=> \n";
1103           Val.getNode()->printrWithDepth(dbgs(), &DAG);
1104           dbgs() << "\n");
1105     return Val;
1106   }
1107
1108   return MipsTargetLowering::PerformDAGCombine(N, DCI);
1109 }
1110
1111 MachineBasicBlock *
1112 MipsSETargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
1113                                                   MachineBasicBlock *BB) const {
1114   switch (MI->getOpcode()) {
1115   default:
1116     return MipsTargetLowering::EmitInstrWithCustomInserter(MI, BB);
1117   case Mips::BPOSGE32_PSEUDO:
1118     return emitBPOSGE32(MI, BB);
1119   case Mips::SNZ_B_PSEUDO:
1120     return emitMSACBranchPseudo(MI, BB, Mips::BNZ_B);
1121   case Mips::SNZ_H_PSEUDO:
1122     return emitMSACBranchPseudo(MI, BB, Mips::BNZ_H);
1123   case Mips::SNZ_W_PSEUDO:
1124     return emitMSACBranchPseudo(MI, BB, Mips::BNZ_W);
1125   case Mips::SNZ_D_PSEUDO:
1126     return emitMSACBranchPseudo(MI, BB, Mips::BNZ_D);
1127   case Mips::SNZ_V_PSEUDO:
1128     return emitMSACBranchPseudo(MI, BB, Mips::BNZ_V);
1129   case Mips::SZ_B_PSEUDO:
1130     return emitMSACBranchPseudo(MI, BB, Mips::BZ_B);
1131   case Mips::SZ_H_PSEUDO:
1132     return emitMSACBranchPseudo(MI, BB, Mips::BZ_H);
1133   case Mips::SZ_W_PSEUDO:
1134     return emitMSACBranchPseudo(MI, BB, Mips::BZ_W);
1135   case Mips::SZ_D_PSEUDO:
1136     return emitMSACBranchPseudo(MI, BB, Mips::BZ_D);
1137   case Mips::SZ_V_PSEUDO:
1138     return emitMSACBranchPseudo(MI, BB, Mips::BZ_V);
1139   case Mips::COPY_FW_PSEUDO:
1140     return emitCOPY_FW(MI, BB);
1141   case Mips::COPY_FD_PSEUDO:
1142     return emitCOPY_FD(MI, BB);
1143   case Mips::INSERT_FW_PSEUDO:
1144     return emitINSERT_FW(MI, BB);
1145   case Mips::INSERT_FD_PSEUDO:
1146     return emitINSERT_FD(MI, BB);
1147   case Mips::INSERT_B_VIDX_PSEUDO:
1148     return emitINSERT_DF_VIDX(MI, BB, 1, false);
1149   case Mips::INSERT_H_VIDX_PSEUDO:
1150     return emitINSERT_DF_VIDX(MI, BB, 2, false);
1151   case Mips::INSERT_W_VIDX_PSEUDO:
1152     return emitINSERT_DF_VIDX(MI, BB, 4, false);
1153   case Mips::INSERT_D_VIDX_PSEUDO:
1154     return emitINSERT_DF_VIDX(MI, BB, 8, false);
1155   case Mips::INSERT_FW_VIDX_PSEUDO:
1156     return emitINSERT_DF_VIDX(MI, BB, 4, true);
1157   case Mips::INSERT_FD_VIDX_PSEUDO:
1158     return emitINSERT_DF_VIDX(MI, BB, 8, true);
1159   case Mips::FILL_FW_PSEUDO:
1160     return emitFILL_FW(MI, BB);
1161   case Mips::FILL_FD_PSEUDO:
1162     return emitFILL_FD(MI, BB);
1163   case Mips::FEXP2_W_1_PSEUDO:
1164     return emitFEXP2_W_1(MI, BB);
1165   case Mips::FEXP2_D_1_PSEUDO:
1166     return emitFEXP2_D_1(MI, BB);
1167   }
1168 }
1169
1170 bool MipsSETargetLowering::isEligibleForTailCallOptimization(
1171     const CCState &CCInfo, unsigned NextStackOffset,
1172     const MipsFunctionInfo &FI) const {
1173   if (!EnableMipsTailCalls)
1174     return false;
1175
1176   // Return false if either the callee or caller has a byval argument.
1177   if (CCInfo.getInRegsParamsCount() > 0 || FI.hasByvalArg())
1178     return false;
1179
1180   // Return true if the callee's argument area is no larger than the
1181   // caller's.
1182   return NextStackOffset <= FI.getIncomingArgSize();
1183 }
1184
1185 void MipsSETargetLowering::
1186 getOpndList(SmallVectorImpl<SDValue> &Ops,
1187             std::deque< std::pair<unsigned, SDValue> > &RegsToPass,
1188             bool IsPICCall, bool GlobalOrExternal, bool InternalLinkage,
1189             CallLoweringInfo &CLI, SDValue Callee, SDValue Chain) const {
1190   Ops.push_back(Callee);
1191   MipsTargetLowering::getOpndList(Ops, RegsToPass, IsPICCall, GlobalOrExternal,
1192                                   InternalLinkage, CLI, Callee, Chain);
1193 }
1194
1195 SDValue MipsSETargetLowering::lowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1196   LoadSDNode &Nd = *cast<LoadSDNode>(Op);
1197
1198   if (Nd.getMemoryVT() != MVT::f64 || !NoDPLoadStore)
1199     return MipsTargetLowering::lowerLOAD(Op, DAG);
1200
1201   // Replace a double precision load with two i32 loads and a buildpair64.
1202   SDLoc DL(Op);
1203   SDValue Ptr = Nd.getBasePtr(), Chain = Nd.getChain();
1204   EVT PtrVT = Ptr.getValueType();
1205
1206   // i32 load from lower address.
1207   SDValue Lo = DAG.getLoad(MVT::i32, DL, Chain, Ptr,
1208                            MachinePointerInfo(), Nd.isVolatile(),
1209                            Nd.isNonTemporal(), Nd.isInvariant(),
1210                            Nd.getAlignment());
1211
1212   // i32 load from higher address.
1213   Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, Ptr, DAG.getConstant(4, PtrVT));
1214   SDValue Hi = DAG.getLoad(MVT::i32, DL, Lo.getValue(1), Ptr,
1215                            MachinePointerInfo(), Nd.isVolatile(),
1216                            Nd.isNonTemporal(), Nd.isInvariant(),
1217                            std::min(Nd.getAlignment(), 4U));
1218
1219   if (!Subtarget.isLittle())
1220     std::swap(Lo, Hi);
1221
1222   SDValue BP = DAG.getNode(MipsISD::BuildPairF64, DL, MVT::f64, Lo, Hi);
1223   SDValue Ops[2] = {BP, Hi.getValue(1)};
1224   return DAG.getMergeValues(Ops, DL);
1225 }
1226
1227 SDValue MipsSETargetLowering::lowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1228   StoreSDNode &Nd = *cast<StoreSDNode>(Op);
1229
1230   if (Nd.getMemoryVT() != MVT::f64 || !NoDPLoadStore)
1231     return MipsTargetLowering::lowerSTORE(Op, DAG);
1232
1233   // Replace a double precision store with two extractelement64s and i32 stores.
1234   SDLoc DL(Op);
1235   SDValue Val = Nd.getValue(), Ptr = Nd.getBasePtr(), Chain = Nd.getChain();
1236   EVT PtrVT = Ptr.getValueType();
1237   SDValue Lo = DAG.getNode(MipsISD::ExtractElementF64, DL, MVT::i32,
1238                            Val, DAG.getConstant(0, MVT::i32));
1239   SDValue Hi = DAG.getNode(MipsISD::ExtractElementF64, DL, MVT::i32,
1240                            Val, DAG.getConstant(1, MVT::i32));
1241
1242   if (!Subtarget.isLittle())
1243     std::swap(Lo, Hi);
1244
1245   // i32 store to lower address.
1246   Chain = DAG.getStore(Chain, DL, Lo, Ptr, MachinePointerInfo(),
1247                        Nd.isVolatile(), Nd.isNonTemporal(), Nd.getAlignment(),
1248                        Nd.getTBAAInfo());
1249
1250   // i32 store to higher address.
1251   Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, Ptr, DAG.getConstant(4, PtrVT));
1252   return DAG.getStore(Chain, DL, Hi, Ptr, MachinePointerInfo(),
1253                       Nd.isVolatile(), Nd.isNonTemporal(),
1254                       std::min(Nd.getAlignment(), 4U), Nd.getTBAAInfo());
1255 }
1256
1257 SDValue MipsSETargetLowering::lowerMulDiv(SDValue Op, unsigned NewOpc,
1258                                           bool HasLo, bool HasHi,
1259                                           SelectionDAG &DAG) const {
1260   // MIPS32r6/MIPS64r6 removed accumulator based multiplies.
1261   assert(!Subtarget.hasMips32r6());
1262
1263   EVT Ty = Op.getOperand(0).getValueType();
1264   SDLoc DL(Op);
1265   SDValue Mult = DAG.getNode(NewOpc, DL, MVT::Untyped,
1266                              Op.getOperand(0), Op.getOperand(1));
1267   SDValue Lo, Hi;
1268
1269   if (HasLo)
1270     Lo = DAG.getNode(MipsISD::MFLO, DL, Ty, Mult);
1271   if (HasHi)
1272     Hi = DAG.getNode(MipsISD::MFHI, DL, Ty, Mult);
1273
1274   if (!HasLo || !HasHi)
1275     return HasLo ? Lo : Hi;
1276
1277   SDValue Vals[] = { Lo, Hi };
1278   return DAG.getMergeValues(Vals, DL);
1279 }
1280
1281
1282 static SDValue initAccumulator(SDValue In, SDLoc DL, SelectionDAG &DAG) {
1283   SDValue InLo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, In,
1284                              DAG.getConstant(0, MVT::i32));
1285   SDValue InHi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, In,
1286                              DAG.getConstant(1, MVT::i32));
1287   return DAG.getNode(MipsISD::MTLOHI, DL, MVT::Untyped, InLo, InHi);
1288 }
1289
1290 static SDValue extractLOHI(SDValue Op, SDLoc DL, SelectionDAG &DAG) {
1291   SDValue Lo = DAG.getNode(MipsISD::MFLO, DL, MVT::i32, Op);
1292   SDValue Hi = DAG.getNode(MipsISD::MFHI, DL, MVT::i32, Op);
1293   return DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Lo, Hi);
1294 }
1295
1296 // This function expands mips intrinsic nodes which have 64-bit input operands
1297 // or output values.
1298 //
1299 // out64 = intrinsic-node in64
1300 // =>
1301 // lo = copy (extract-element (in64, 0))
1302 // hi = copy (extract-element (in64, 1))
1303 // mips-specific-node
1304 // v0 = copy lo
1305 // v1 = copy hi
1306 // out64 = merge-values (v0, v1)
1307 //
1308 static SDValue lowerDSPIntr(SDValue Op, SelectionDAG &DAG, unsigned Opc) {
1309   SDLoc DL(Op);
1310   bool HasChainIn = Op->getOperand(0).getValueType() == MVT::Other;
1311   SmallVector<SDValue, 3> Ops;
1312   unsigned OpNo = 0;
1313
1314   // See if Op has a chain input.
1315   if (HasChainIn)
1316     Ops.push_back(Op->getOperand(OpNo++));
1317
1318   // The next operand is the intrinsic opcode.
1319   assert(Op->getOperand(OpNo).getOpcode() == ISD::TargetConstant);
1320
1321   // See if the next operand has type i64.
1322   SDValue Opnd = Op->getOperand(++OpNo), In64;
1323
1324   if (Opnd.getValueType() == MVT::i64)
1325     In64 = initAccumulator(Opnd, DL, DAG);
1326   else
1327     Ops.push_back(Opnd);
1328
1329   // Push the remaining operands.
1330   for (++OpNo ; OpNo < Op->getNumOperands(); ++OpNo)
1331     Ops.push_back(Op->getOperand(OpNo));
1332
1333   // Add In64 to the end of the list.
1334   if (In64.getNode())
1335     Ops.push_back(In64);
1336
1337   // Scan output.
1338   SmallVector<EVT, 2> ResTys;
1339
1340   for (SDNode::value_iterator I = Op->value_begin(), E = Op->value_end();
1341        I != E; ++I)
1342     ResTys.push_back((*I == MVT::i64) ? MVT::Untyped : *I);
1343
1344   // Create node.
1345   SDValue Val = DAG.getNode(Opc, DL, ResTys, Ops);
1346   SDValue Out = (ResTys[0] == MVT::Untyped) ? extractLOHI(Val, DL, DAG) : Val;
1347
1348   if (!HasChainIn)
1349     return Out;
1350
1351   assert(Val->getValueType(1) == MVT::Other);
1352   SDValue Vals[] = { Out, SDValue(Val.getNode(), 1) };
1353   return DAG.getMergeValues(Vals, DL);
1354 }
1355
1356 // Lower an MSA copy intrinsic into the specified SelectionDAG node
1357 static SDValue lowerMSACopyIntr(SDValue Op, SelectionDAG &DAG, unsigned Opc) {
1358   SDLoc DL(Op);
1359   SDValue Vec = Op->getOperand(1);
1360   SDValue Idx = Op->getOperand(2);
1361   EVT ResTy = Op->getValueType(0);
1362   EVT EltTy = Vec->getValueType(0).getVectorElementType();
1363
1364   SDValue Result = DAG.getNode(Opc, DL, ResTy, Vec, Idx,
1365                                DAG.getValueType(EltTy));
1366
1367   return Result;
1368 }
1369
1370 static SDValue lowerMSASplatZExt(SDValue Op, unsigned OpNr, SelectionDAG &DAG) {
1371   EVT ResVecTy = Op->getValueType(0);
1372   EVT ViaVecTy = ResVecTy;
1373   SDLoc DL(Op);
1374
1375   // When ResVecTy == MVT::v2i64, LaneA is the upper 32 bits of the lane and
1376   // LaneB is the lower 32-bits. Otherwise LaneA and LaneB are alternating
1377   // lanes.
1378   SDValue LaneA;
1379   SDValue LaneB = Op->getOperand(2);
1380
1381   if (ResVecTy == MVT::v2i64) {
1382     LaneA = DAG.getConstant(0, MVT::i32);
1383     ViaVecTy = MVT::v4i32;
1384   } else
1385     LaneA = LaneB;
1386
1387   SDValue Ops[16] = { LaneA, LaneB, LaneA, LaneB, LaneA, LaneB, LaneA, LaneB,
1388                       LaneA, LaneB, LaneA, LaneB, LaneA, LaneB, LaneA, LaneB };
1389
1390   SDValue Result = DAG.getNode(ISD::BUILD_VECTOR, DL, ViaVecTy,
1391                        makeArrayRef(Ops, ViaVecTy.getVectorNumElements()));
1392
1393   if (ViaVecTy != ResVecTy)
1394     Result = DAG.getNode(ISD::BITCAST, DL, ResVecTy, Result);
1395
1396   return Result;
1397 }
1398
1399 static SDValue lowerMSASplatImm(SDValue Op, unsigned ImmOp, SelectionDAG &DAG) {
1400   return DAG.getConstant(Op->getConstantOperandVal(ImmOp), Op->getValueType(0));
1401 }
1402
1403 static SDValue getBuildVectorSplat(EVT VecTy, SDValue SplatValue,
1404                                    bool BigEndian, SelectionDAG &DAG) {
1405   EVT ViaVecTy = VecTy;
1406   SDValue SplatValueA = SplatValue;
1407   SDValue SplatValueB = SplatValue;
1408   SDLoc DL(SplatValue);
1409
1410   if (VecTy == MVT::v2i64) {
1411     // v2i64 BUILD_VECTOR must be performed via v4i32 so split into i32's.
1412     ViaVecTy = MVT::v4i32;
1413
1414     SplatValueA = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, SplatValue);
1415     SplatValueB = DAG.getNode(ISD::SRL, DL, MVT::i64, SplatValue,
1416                               DAG.getConstant(32, MVT::i32));
1417     SplatValueB = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, SplatValueB);
1418   }
1419
1420   // We currently hold the parts in little endian order. Swap them if
1421   // necessary.
1422   if (BigEndian)
1423     std::swap(SplatValueA, SplatValueB);
1424
1425   SDValue Ops[16] = { SplatValueA, SplatValueB, SplatValueA, SplatValueB,
1426                       SplatValueA, SplatValueB, SplatValueA, SplatValueB,
1427                       SplatValueA, SplatValueB, SplatValueA, SplatValueB,
1428                       SplatValueA, SplatValueB, SplatValueA, SplatValueB };
1429
1430   SDValue Result = DAG.getNode(ISD::BUILD_VECTOR, DL, ViaVecTy,
1431                        makeArrayRef(Ops, ViaVecTy.getVectorNumElements()));
1432
1433   if (VecTy != ViaVecTy)
1434     Result = DAG.getNode(ISD::BITCAST, DL, VecTy, Result);
1435
1436   return Result;
1437 }
1438
1439 static SDValue lowerMSABinaryBitImmIntr(SDValue Op, SelectionDAG &DAG,
1440                                         unsigned Opc, SDValue Imm,
1441                                         bool BigEndian) {
1442   EVT VecTy = Op->getValueType(0);
1443   SDValue Exp2Imm;
1444   SDLoc DL(Op);
1445
1446   // The DAG Combiner can't constant fold bitcasted vectors yet so we must do it
1447   // here for now.
1448   if (VecTy == MVT::v2i64) {
1449     if (ConstantSDNode *CImm = dyn_cast<ConstantSDNode>(Imm)) {
1450       APInt BitImm = APInt(64, 1) << CImm->getAPIntValue();
1451
1452       SDValue BitImmHiOp = DAG.getConstant(BitImm.lshr(32).trunc(32), MVT::i32);
1453       SDValue BitImmLoOp = DAG.getConstant(BitImm.trunc(32), MVT::i32);
1454
1455       if (BigEndian)
1456         std::swap(BitImmLoOp, BitImmHiOp);
1457
1458       Exp2Imm =
1459           DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
1460                       DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v4i32, BitImmLoOp,
1461                                   BitImmHiOp, BitImmLoOp, BitImmHiOp));
1462     }
1463   }
1464
1465   if (!Exp2Imm.getNode()) {
1466     // We couldnt constant fold, do a vector shift instead
1467
1468     // Extend i32 to i64 if necessary. Sign or zero extend doesn't matter since
1469     // only values 0-63 are valid.
1470     if (VecTy == MVT::v2i64)
1471       Imm = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Imm);
1472
1473     Exp2Imm = getBuildVectorSplat(VecTy, Imm, BigEndian, DAG);
1474
1475     Exp2Imm =
1476         DAG.getNode(ISD::SHL, DL, VecTy, DAG.getConstant(1, VecTy), Exp2Imm);
1477   }
1478
1479   return DAG.getNode(Opc, DL, VecTy, Op->getOperand(1), Exp2Imm);
1480 }
1481
1482 static SDValue lowerMSABitClear(SDValue Op, SelectionDAG &DAG) {
1483   EVT ResTy = Op->getValueType(0);
1484   SDLoc DL(Op);
1485   SDValue One = DAG.getConstant(1, ResTy);
1486   SDValue Bit = DAG.getNode(ISD::SHL, DL, ResTy, One, Op->getOperand(2));
1487
1488   return DAG.getNode(ISD::AND, DL, ResTy, Op->getOperand(1),
1489                      DAG.getNOT(DL, Bit, ResTy));
1490 }
1491
1492 static SDValue lowerMSABitClearImm(SDValue Op, SelectionDAG &DAG) {
1493   SDLoc DL(Op);
1494   EVT ResTy = Op->getValueType(0);
1495   APInt BitImm = APInt(ResTy.getVectorElementType().getSizeInBits(), 1)
1496                  << cast<ConstantSDNode>(Op->getOperand(2))->getAPIntValue();
1497   SDValue BitMask = DAG.getConstant(~BitImm, ResTy);
1498
1499   return DAG.getNode(ISD::AND, DL, ResTy, Op->getOperand(1), BitMask);
1500 }
1501
1502 SDValue MipsSETargetLowering::lowerINTRINSIC_WO_CHAIN(SDValue Op,
1503                                                       SelectionDAG &DAG) const {
1504   SDLoc DL(Op);
1505
1506   switch (cast<ConstantSDNode>(Op->getOperand(0))->getZExtValue()) {
1507   default:
1508     return SDValue();
1509   case Intrinsic::mips_shilo:
1510     return lowerDSPIntr(Op, DAG, MipsISD::SHILO);
1511   case Intrinsic::mips_dpau_h_qbl:
1512     return lowerDSPIntr(Op, DAG, MipsISD::DPAU_H_QBL);
1513   case Intrinsic::mips_dpau_h_qbr:
1514     return lowerDSPIntr(Op, DAG, MipsISD::DPAU_H_QBR);
1515   case Intrinsic::mips_dpsu_h_qbl:
1516     return lowerDSPIntr(Op, DAG, MipsISD::DPSU_H_QBL);
1517   case Intrinsic::mips_dpsu_h_qbr:
1518     return lowerDSPIntr(Op, DAG, MipsISD::DPSU_H_QBR);
1519   case Intrinsic::mips_dpa_w_ph:
1520     return lowerDSPIntr(Op, DAG, MipsISD::DPA_W_PH);
1521   case Intrinsic::mips_dps_w_ph:
1522     return lowerDSPIntr(Op, DAG, MipsISD::DPS_W_PH);
1523   case Intrinsic::mips_dpax_w_ph:
1524     return lowerDSPIntr(Op, DAG, MipsISD::DPAX_W_PH);
1525   case Intrinsic::mips_dpsx_w_ph:
1526     return lowerDSPIntr(Op, DAG, MipsISD::DPSX_W_PH);
1527   case Intrinsic::mips_mulsa_w_ph:
1528     return lowerDSPIntr(Op, DAG, MipsISD::MULSA_W_PH);
1529   case Intrinsic::mips_mult:
1530     return lowerDSPIntr(Op, DAG, MipsISD::Mult);
1531   case Intrinsic::mips_multu:
1532     return lowerDSPIntr(Op, DAG, MipsISD::Multu);
1533   case Intrinsic::mips_madd:
1534     return lowerDSPIntr(Op, DAG, MipsISD::MAdd);
1535   case Intrinsic::mips_maddu:
1536     return lowerDSPIntr(Op, DAG, MipsISD::MAddu);
1537   case Intrinsic::mips_msub:
1538     return lowerDSPIntr(Op, DAG, MipsISD::MSub);
1539   case Intrinsic::mips_msubu:
1540     return lowerDSPIntr(Op, DAG, MipsISD::MSubu);
1541   case Intrinsic::mips_addv_b:
1542   case Intrinsic::mips_addv_h:
1543   case Intrinsic::mips_addv_w:
1544   case Intrinsic::mips_addv_d:
1545     return DAG.getNode(ISD::ADD, DL, Op->getValueType(0), Op->getOperand(1),
1546                        Op->getOperand(2));
1547   case Intrinsic::mips_addvi_b:
1548   case Intrinsic::mips_addvi_h:
1549   case Intrinsic::mips_addvi_w:
1550   case Intrinsic::mips_addvi_d:
1551     return DAG.getNode(ISD::ADD, DL, Op->getValueType(0), Op->getOperand(1),
1552                        lowerMSASplatImm(Op, 2, DAG));
1553   case Intrinsic::mips_and_v:
1554     return DAG.getNode(ISD::AND, DL, Op->getValueType(0), Op->getOperand(1),
1555                        Op->getOperand(2));
1556   case Intrinsic::mips_andi_b:
1557     return DAG.getNode(ISD::AND, DL, Op->getValueType(0), Op->getOperand(1),
1558                        lowerMSASplatImm(Op, 2, DAG));
1559   case Intrinsic::mips_bclr_b:
1560   case Intrinsic::mips_bclr_h:
1561   case Intrinsic::mips_bclr_w:
1562   case Intrinsic::mips_bclr_d:
1563     return lowerMSABitClear(Op, DAG);
1564   case Intrinsic::mips_bclri_b:
1565   case Intrinsic::mips_bclri_h:
1566   case Intrinsic::mips_bclri_w:
1567   case Intrinsic::mips_bclri_d:
1568     return lowerMSABitClearImm(Op, DAG);
1569   case Intrinsic::mips_binsli_b:
1570   case Intrinsic::mips_binsli_h:
1571   case Intrinsic::mips_binsli_w:
1572   case Intrinsic::mips_binsli_d: {
1573     // binsli_x(IfClear, IfSet, nbits) -> (vselect LBitsMask, IfSet, IfClear)
1574     EVT VecTy = Op->getValueType(0);
1575     EVT EltTy = VecTy.getVectorElementType();
1576     APInt Mask = APInt::getHighBitsSet(EltTy.getSizeInBits(),
1577                                        Op->getConstantOperandVal(3));
1578     return DAG.getNode(ISD::VSELECT, DL, VecTy,
1579                        DAG.getConstant(Mask, VecTy, true), Op->getOperand(2),
1580                        Op->getOperand(1));
1581   }
1582   case Intrinsic::mips_binsri_b:
1583   case Intrinsic::mips_binsri_h:
1584   case Intrinsic::mips_binsri_w:
1585   case Intrinsic::mips_binsri_d: {
1586     // binsri_x(IfClear, IfSet, nbits) -> (vselect RBitsMask, IfSet, IfClear)
1587     EVT VecTy = Op->getValueType(0);
1588     EVT EltTy = VecTy.getVectorElementType();
1589     APInt Mask = APInt::getLowBitsSet(EltTy.getSizeInBits(),
1590                                       Op->getConstantOperandVal(3));
1591     return DAG.getNode(ISD::VSELECT, DL, VecTy,
1592                        DAG.getConstant(Mask, VecTy, true), Op->getOperand(2),
1593                        Op->getOperand(1));
1594   }
1595   case Intrinsic::mips_bmnz_v:
1596     return DAG.getNode(ISD::VSELECT, DL, Op->getValueType(0), Op->getOperand(3),
1597                        Op->getOperand(2), Op->getOperand(1));
1598   case Intrinsic::mips_bmnzi_b:
1599     return DAG.getNode(ISD::VSELECT, DL, Op->getValueType(0),
1600                        lowerMSASplatImm(Op, 3, DAG), Op->getOperand(2),
1601                        Op->getOperand(1));
1602   case Intrinsic::mips_bmz_v:
1603     return DAG.getNode(ISD::VSELECT, DL, Op->getValueType(0), Op->getOperand(3),
1604                        Op->getOperand(1), Op->getOperand(2));
1605   case Intrinsic::mips_bmzi_b:
1606     return DAG.getNode(ISD::VSELECT, DL, Op->getValueType(0),
1607                        lowerMSASplatImm(Op, 3, DAG), Op->getOperand(1),
1608                        Op->getOperand(2));
1609   case Intrinsic::mips_bneg_b:
1610   case Intrinsic::mips_bneg_h:
1611   case Intrinsic::mips_bneg_w:
1612   case Intrinsic::mips_bneg_d: {
1613     EVT VecTy = Op->getValueType(0);
1614     SDValue One = DAG.getConstant(1, VecTy);
1615
1616     return DAG.getNode(ISD::XOR, DL, VecTy, Op->getOperand(1),
1617                        DAG.getNode(ISD::SHL, DL, VecTy, One,
1618                                    Op->getOperand(2)));
1619   }
1620   case Intrinsic::mips_bnegi_b:
1621   case Intrinsic::mips_bnegi_h:
1622   case Intrinsic::mips_bnegi_w:
1623   case Intrinsic::mips_bnegi_d:
1624     return lowerMSABinaryBitImmIntr(Op, DAG, ISD::XOR, Op->getOperand(2),
1625                                     !Subtarget.isLittle());
1626   case Intrinsic::mips_bnz_b:
1627   case Intrinsic::mips_bnz_h:
1628   case Intrinsic::mips_bnz_w:
1629   case Intrinsic::mips_bnz_d:
1630     return DAG.getNode(MipsISD::VALL_NONZERO, DL, Op->getValueType(0),
1631                        Op->getOperand(1));
1632   case Intrinsic::mips_bnz_v:
1633     return DAG.getNode(MipsISD::VANY_NONZERO, DL, Op->getValueType(0),
1634                        Op->getOperand(1));
1635   case Intrinsic::mips_bsel_v:
1636     // bsel_v(Mask, IfClear, IfSet) -> (vselect Mask, IfSet, IfClear)
1637     return DAG.getNode(ISD::VSELECT, DL, Op->getValueType(0),
1638                        Op->getOperand(1), Op->getOperand(3),
1639                        Op->getOperand(2));
1640   case Intrinsic::mips_bseli_b:
1641     // bseli_v(Mask, IfClear, IfSet) -> (vselect Mask, IfSet, IfClear)
1642     return DAG.getNode(ISD::VSELECT, DL, Op->getValueType(0),
1643                        Op->getOperand(1), lowerMSASplatImm(Op, 3, DAG),
1644                        Op->getOperand(2));
1645   case Intrinsic::mips_bset_b:
1646   case Intrinsic::mips_bset_h:
1647   case Intrinsic::mips_bset_w:
1648   case Intrinsic::mips_bset_d: {
1649     EVT VecTy = Op->getValueType(0);
1650     SDValue One = DAG.getConstant(1, VecTy);
1651
1652     return DAG.getNode(ISD::OR, DL, VecTy, Op->getOperand(1),
1653                        DAG.getNode(ISD::SHL, DL, VecTy, One,
1654                                    Op->getOperand(2)));
1655   }
1656   case Intrinsic::mips_bseti_b:
1657   case Intrinsic::mips_bseti_h:
1658   case Intrinsic::mips_bseti_w:
1659   case Intrinsic::mips_bseti_d:
1660     return lowerMSABinaryBitImmIntr(Op, DAG, ISD::OR, Op->getOperand(2),
1661                                     !Subtarget.isLittle());
1662   case Intrinsic::mips_bz_b:
1663   case Intrinsic::mips_bz_h:
1664   case Intrinsic::mips_bz_w:
1665   case Intrinsic::mips_bz_d:
1666     return DAG.getNode(MipsISD::VALL_ZERO, DL, Op->getValueType(0),
1667                        Op->getOperand(1));
1668   case Intrinsic::mips_bz_v:
1669     return DAG.getNode(MipsISD::VANY_ZERO, DL, Op->getValueType(0),
1670                        Op->getOperand(1));
1671   case Intrinsic::mips_ceq_b:
1672   case Intrinsic::mips_ceq_h:
1673   case Intrinsic::mips_ceq_w:
1674   case Intrinsic::mips_ceq_d:
1675     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1676                         Op->getOperand(2), ISD::SETEQ);
1677   case Intrinsic::mips_ceqi_b:
1678   case Intrinsic::mips_ceqi_h:
1679   case Intrinsic::mips_ceqi_w:
1680   case Intrinsic::mips_ceqi_d:
1681     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1682                         lowerMSASplatImm(Op, 2, DAG), ISD::SETEQ);
1683   case Intrinsic::mips_cle_s_b:
1684   case Intrinsic::mips_cle_s_h:
1685   case Intrinsic::mips_cle_s_w:
1686   case Intrinsic::mips_cle_s_d:
1687     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1688                         Op->getOperand(2), ISD::SETLE);
1689   case Intrinsic::mips_clei_s_b:
1690   case Intrinsic::mips_clei_s_h:
1691   case Intrinsic::mips_clei_s_w:
1692   case Intrinsic::mips_clei_s_d:
1693     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1694                         lowerMSASplatImm(Op, 2, DAG), ISD::SETLE);
1695   case Intrinsic::mips_cle_u_b:
1696   case Intrinsic::mips_cle_u_h:
1697   case Intrinsic::mips_cle_u_w:
1698   case Intrinsic::mips_cle_u_d:
1699     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1700                         Op->getOperand(2), ISD::SETULE);
1701   case Intrinsic::mips_clei_u_b:
1702   case Intrinsic::mips_clei_u_h:
1703   case Intrinsic::mips_clei_u_w:
1704   case Intrinsic::mips_clei_u_d:
1705     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1706                         lowerMSASplatImm(Op, 2, DAG), ISD::SETULE);
1707   case Intrinsic::mips_clt_s_b:
1708   case Intrinsic::mips_clt_s_h:
1709   case Intrinsic::mips_clt_s_w:
1710   case Intrinsic::mips_clt_s_d:
1711     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1712                         Op->getOperand(2), ISD::SETLT);
1713   case Intrinsic::mips_clti_s_b:
1714   case Intrinsic::mips_clti_s_h:
1715   case Intrinsic::mips_clti_s_w:
1716   case Intrinsic::mips_clti_s_d:
1717     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1718                         lowerMSASplatImm(Op, 2, DAG), ISD::SETLT);
1719   case Intrinsic::mips_clt_u_b:
1720   case Intrinsic::mips_clt_u_h:
1721   case Intrinsic::mips_clt_u_w:
1722   case Intrinsic::mips_clt_u_d:
1723     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1724                         Op->getOperand(2), ISD::SETULT);
1725   case Intrinsic::mips_clti_u_b:
1726   case Intrinsic::mips_clti_u_h:
1727   case Intrinsic::mips_clti_u_w:
1728   case Intrinsic::mips_clti_u_d:
1729     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1730                         lowerMSASplatImm(Op, 2, DAG), ISD::SETULT);
1731   case Intrinsic::mips_copy_s_b:
1732   case Intrinsic::mips_copy_s_h:
1733   case Intrinsic::mips_copy_s_w:
1734     return lowerMSACopyIntr(Op, DAG, MipsISD::VEXTRACT_SEXT_ELT);
1735   case Intrinsic::mips_copy_s_d:
1736     if (Subtarget.hasMips64())
1737       // Lower directly into VEXTRACT_SEXT_ELT since i64 is legal on Mips64.
1738       return lowerMSACopyIntr(Op, DAG, MipsISD::VEXTRACT_SEXT_ELT);
1739     else {
1740       // Lower into the generic EXTRACT_VECTOR_ELT node and let the type
1741       // legalizer and EXTRACT_VECTOR_ELT lowering sort it out.
1742       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(Op),
1743                          Op->getValueType(0), Op->getOperand(1),
1744                          Op->getOperand(2));
1745     }
1746   case Intrinsic::mips_copy_u_b:
1747   case Intrinsic::mips_copy_u_h:
1748   case Intrinsic::mips_copy_u_w:
1749     return lowerMSACopyIntr(Op, DAG, MipsISD::VEXTRACT_ZEXT_ELT);
1750   case Intrinsic::mips_copy_u_d:
1751     if (Subtarget.hasMips64())
1752       // Lower directly into VEXTRACT_ZEXT_ELT since i64 is legal on Mips64.
1753       return lowerMSACopyIntr(Op, DAG, MipsISD::VEXTRACT_ZEXT_ELT);
1754     else {
1755       // Lower into the generic EXTRACT_VECTOR_ELT node and let the type
1756       // legalizer and EXTRACT_VECTOR_ELT lowering sort it out.
1757       // Note: When i64 is illegal, this results in copy_s.w instructions
1758       // instead of copy_u.w instructions. This makes no difference to the
1759       // behaviour since i64 is only illegal when the register file is 32-bit.
1760       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(Op),
1761                          Op->getValueType(0), Op->getOperand(1),
1762                          Op->getOperand(2));
1763     }
1764   case Intrinsic::mips_div_s_b:
1765   case Intrinsic::mips_div_s_h:
1766   case Intrinsic::mips_div_s_w:
1767   case Intrinsic::mips_div_s_d:
1768     return DAG.getNode(ISD::SDIV, DL, Op->getValueType(0), Op->getOperand(1),
1769                        Op->getOperand(2));
1770   case Intrinsic::mips_div_u_b:
1771   case Intrinsic::mips_div_u_h:
1772   case Intrinsic::mips_div_u_w:
1773   case Intrinsic::mips_div_u_d:
1774     return DAG.getNode(ISD::UDIV, DL, Op->getValueType(0), Op->getOperand(1),
1775                        Op->getOperand(2));
1776   case Intrinsic::mips_fadd_w:
1777   case Intrinsic::mips_fadd_d:
1778     return DAG.getNode(ISD::FADD, DL, Op->getValueType(0), Op->getOperand(1),
1779                        Op->getOperand(2));
1780   // Don't lower mips_fcaf_[wd] since LLVM folds SETFALSE condcodes away
1781   case Intrinsic::mips_fceq_w:
1782   case Intrinsic::mips_fceq_d:
1783     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1784                         Op->getOperand(2), ISD::SETOEQ);
1785   case Intrinsic::mips_fcle_w:
1786   case Intrinsic::mips_fcle_d:
1787     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1788                         Op->getOperand(2), ISD::SETOLE);
1789   case Intrinsic::mips_fclt_w:
1790   case Intrinsic::mips_fclt_d:
1791     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1792                         Op->getOperand(2), ISD::SETOLT);
1793   case Intrinsic::mips_fcne_w:
1794   case Intrinsic::mips_fcne_d:
1795     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1796                         Op->getOperand(2), ISD::SETONE);
1797   case Intrinsic::mips_fcor_w:
1798   case Intrinsic::mips_fcor_d:
1799     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1800                         Op->getOperand(2), ISD::SETO);
1801   case Intrinsic::mips_fcueq_w:
1802   case Intrinsic::mips_fcueq_d:
1803     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1804                         Op->getOperand(2), ISD::SETUEQ);
1805   case Intrinsic::mips_fcule_w:
1806   case Intrinsic::mips_fcule_d:
1807     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1808                         Op->getOperand(2), ISD::SETULE);
1809   case Intrinsic::mips_fcult_w:
1810   case Intrinsic::mips_fcult_d:
1811     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1812                         Op->getOperand(2), ISD::SETULT);
1813   case Intrinsic::mips_fcun_w:
1814   case Intrinsic::mips_fcun_d:
1815     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1816                         Op->getOperand(2), ISD::SETUO);
1817   case Intrinsic::mips_fcune_w:
1818   case Intrinsic::mips_fcune_d:
1819     return DAG.getSetCC(DL, Op->getValueType(0), Op->getOperand(1),
1820                         Op->getOperand(2), ISD::SETUNE);
1821   case Intrinsic::mips_fdiv_w:
1822   case Intrinsic::mips_fdiv_d:
1823     return DAG.getNode(ISD::FDIV, DL, Op->getValueType(0), Op->getOperand(1),
1824                        Op->getOperand(2));
1825   case Intrinsic::mips_ffint_u_w:
1826   case Intrinsic::mips_ffint_u_d:
1827     return DAG.getNode(ISD::UINT_TO_FP, DL, Op->getValueType(0),
1828                        Op->getOperand(1));
1829   case Intrinsic::mips_ffint_s_w:
1830   case Intrinsic::mips_ffint_s_d:
1831     return DAG.getNode(ISD::SINT_TO_FP, DL, Op->getValueType(0),
1832                        Op->getOperand(1));
1833   case Intrinsic::mips_fill_b:
1834   case Intrinsic::mips_fill_h:
1835   case Intrinsic::mips_fill_w:
1836   case Intrinsic::mips_fill_d: {
1837     SmallVector<SDValue, 16> Ops;
1838     EVT ResTy = Op->getValueType(0);
1839
1840     for (unsigned i = 0; i < ResTy.getVectorNumElements(); ++i)
1841       Ops.push_back(Op->getOperand(1));
1842
1843     // If ResTy is v2i64 then the type legalizer will break this node down into
1844     // an equivalent v4i32.
1845     return DAG.getNode(ISD::BUILD_VECTOR, DL, ResTy, Ops);
1846   }
1847   case Intrinsic::mips_fexp2_w:
1848   case Intrinsic::mips_fexp2_d: {
1849     EVT ResTy = Op->getValueType(0);
1850     return DAG.getNode(
1851         ISD::FMUL, SDLoc(Op), ResTy, Op->getOperand(1),
1852         DAG.getNode(ISD::FEXP2, SDLoc(Op), ResTy, Op->getOperand(2)));
1853   }
1854   case Intrinsic::mips_flog2_w:
1855   case Intrinsic::mips_flog2_d:
1856     return DAG.getNode(ISD::FLOG2, DL, Op->getValueType(0), Op->getOperand(1));
1857   case Intrinsic::mips_fmadd_w:
1858   case Intrinsic::mips_fmadd_d:
1859     return DAG.getNode(ISD::FMA, SDLoc(Op), Op->getValueType(0),
1860                        Op->getOperand(1), Op->getOperand(2), Op->getOperand(3));
1861   case Intrinsic::mips_fmul_w:
1862   case Intrinsic::mips_fmul_d:
1863     return DAG.getNode(ISD::FMUL, DL, Op->getValueType(0), Op->getOperand(1),
1864                        Op->getOperand(2));
1865   case Intrinsic::mips_fmsub_w:
1866   case Intrinsic::mips_fmsub_d: {
1867     EVT ResTy = Op->getValueType(0);
1868     return DAG.getNode(ISD::FSUB, SDLoc(Op), ResTy, Op->getOperand(1),
1869                        DAG.getNode(ISD::FMUL, SDLoc(Op), ResTy,
1870                                    Op->getOperand(2), Op->getOperand(3)));
1871   }
1872   case Intrinsic::mips_frint_w:
1873   case Intrinsic::mips_frint_d:
1874     return DAG.getNode(ISD::FRINT, DL, Op->getValueType(0), Op->getOperand(1));
1875   case Intrinsic::mips_fsqrt_w:
1876   case Intrinsic::mips_fsqrt_d:
1877     return DAG.getNode(ISD::FSQRT, DL, Op->getValueType(0), Op->getOperand(1));
1878   case Intrinsic::mips_fsub_w:
1879   case Intrinsic::mips_fsub_d:
1880     return DAG.getNode(ISD::FSUB, DL, Op->getValueType(0), Op->getOperand(1),
1881                        Op->getOperand(2));
1882   case Intrinsic::mips_ftrunc_u_w:
1883   case Intrinsic::mips_ftrunc_u_d:
1884     return DAG.getNode(ISD::FP_TO_UINT, DL, Op->getValueType(0),
1885                        Op->getOperand(1));
1886   case Intrinsic::mips_ftrunc_s_w:
1887   case Intrinsic::mips_ftrunc_s_d:
1888     return DAG.getNode(ISD::FP_TO_SINT, DL, Op->getValueType(0),
1889                        Op->getOperand(1));
1890   case Intrinsic::mips_ilvev_b:
1891   case Intrinsic::mips_ilvev_h:
1892   case Intrinsic::mips_ilvev_w:
1893   case Intrinsic::mips_ilvev_d:
1894     return DAG.getNode(MipsISD::ILVEV, DL, Op->getValueType(0),
1895                        Op->getOperand(1), Op->getOperand(2));
1896   case Intrinsic::mips_ilvl_b:
1897   case Intrinsic::mips_ilvl_h:
1898   case Intrinsic::mips_ilvl_w:
1899   case Intrinsic::mips_ilvl_d:
1900     return DAG.getNode(MipsISD::ILVL, DL, Op->getValueType(0),
1901                        Op->getOperand(1), Op->getOperand(2));
1902   case Intrinsic::mips_ilvod_b:
1903   case Intrinsic::mips_ilvod_h:
1904   case Intrinsic::mips_ilvod_w:
1905   case Intrinsic::mips_ilvod_d:
1906     return DAG.getNode(MipsISD::ILVOD, DL, Op->getValueType(0),
1907                        Op->getOperand(1), Op->getOperand(2));
1908   case Intrinsic::mips_ilvr_b:
1909   case Intrinsic::mips_ilvr_h:
1910   case Intrinsic::mips_ilvr_w:
1911   case Intrinsic::mips_ilvr_d:
1912     return DAG.getNode(MipsISD::ILVR, DL, Op->getValueType(0),
1913                        Op->getOperand(1), Op->getOperand(2));
1914   case Intrinsic::mips_insert_b:
1915   case Intrinsic::mips_insert_h:
1916   case Intrinsic::mips_insert_w:
1917   case Intrinsic::mips_insert_d:
1918     return DAG.getNode(ISD::INSERT_VECTOR_ELT, SDLoc(Op), Op->getValueType(0),
1919                        Op->getOperand(1), Op->getOperand(3), Op->getOperand(2));
1920   case Intrinsic::mips_insve_b:
1921   case Intrinsic::mips_insve_h:
1922   case Intrinsic::mips_insve_w:
1923   case Intrinsic::mips_insve_d:
1924     return DAG.getNode(MipsISD::INSVE, DL, Op->getValueType(0),
1925                        Op->getOperand(1), Op->getOperand(2), Op->getOperand(3),
1926                        DAG.getConstant(0, MVT::i32));
1927   case Intrinsic::mips_ldi_b:
1928   case Intrinsic::mips_ldi_h:
1929   case Intrinsic::mips_ldi_w:
1930   case Intrinsic::mips_ldi_d:
1931     return lowerMSASplatImm(Op, 1, DAG);
1932   case Intrinsic::mips_lsa:
1933   case Intrinsic::mips_dlsa: {
1934     EVT ResTy = Op->getValueType(0);
1935     return DAG.getNode(ISD::ADD, SDLoc(Op), ResTy, Op->getOperand(1),
1936                        DAG.getNode(ISD::SHL, SDLoc(Op), ResTy,
1937                                    Op->getOperand(2), Op->getOperand(3)));
1938   }
1939   case Intrinsic::mips_maddv_b:
1940   case Intrinsic::mips_maddv_h:
1941   case Intrinsic::mips_maddv_w:
1942   case Intrinsic::mips_maddv_d: {
1943     EVT ResTy = Op->getValueType(0);
1944     return DAG.getNode(ISD::ADD, SDLoc(Op), ResTy, Op->getOperand(1),
1945                        DAG.getNode(ISD::MUL, SDLoc(Op), ResTy,
1946                                    Op->getOperand(2), Op->getOperand(3)));
1947   }
1948   case Intrinsic::mips_max_s_b:
1949   case Intrinsic::mips_max_s_h:
1950   case Intrinsic::mips_max_s_w:
1951   case Intrinsic::mips_max_s_d:
1952     return DAG.getNode(MipsISD::VSMAX, DL, Op->getValueType(0),
1953                        Op->getOperand(1), Op->getOperand(2));
1954   case Intrinsic::mips_max_u_b:
1955   case Intrinsic::mips_max_u_h:
1956   case Intrinsic::mips_max_u_w:
1957   case Intrinsic::mips_max_u_d:
1958     return DAG.getNode(MipsISD::VUMAX, DL, Op->getValueType(0),
1959                        Op->getOperand(1), Op->getOperand(2));
1960   case Intrinsic::mips_maxi_s_b:
1961   case Intrinsic::mips_maxi_s_h:
1962   case Intrinsic::mips_maxi_s_w:
1963   case Intrinsic::mips_maxi_s_d:
1964     return DAG.getNode(MipsISD::VSMAX, DL, Op->getValueType(0),
1965                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
1966   case Intrinsic::mips_maxi_u_b:
1967   case Intrinsic::mips_maxi_u_h:
1968   case Intrinsic::mips_maxi_u_w:
1969   case Intrinsic::mips_maxi_u_d:
1970     return DAG.getNode(MipsISD::VUMAX, DL, Op->getValueType(0),
1971                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
1972   case Intrinsic::mips_min_s_b:
1973   case Intrinsic::mips_min_s_h:
1974   case Intrinsic::mips_min_s_w:
1975   case Intrinsic::mips_min_s_d:
1976     return DAG.getNode(MipsISD::VSMIN, DL, Op->getValueType(0),
1977                        Op->getOperand(1), Op->getOperand(2));
1978   case Intrinsic::mips_min_u_b:
1979   case Intrinsic::mips_min_u_h:
1980   case Intrinsic::mips_min_u_w:
1981   case Intrinsic::mips_min_u_d:
1982     return DAG.getNode(MipsISD::VUMIN, DL, Op->getValueType(0),
1983                        Op->getOperand(1), Op->getOperand(2));
1984   case Intrinsic::mips_mini_s_b:
1985   case Intrinsic::mips_mini_s_h:
1986   case Intrinsic::mips_mini_s_w:
1987   case Intrinsic::mips_mini_s_d:
1988     return DAG.getNode(MipsISD::VSMIN, DL, Op->getValueType(0),
1989                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
1990   case Intrinsic::mips_mini_u_b:
1991   case Intrinsic::mips_mini_u_h:
1992   case Intrinsic::mips_mini_u_w:
1993   case Intrinsic::mips_mini_u_d:
1994     return DAG.getNode(MipsISD::VUMIN, DL, Op->getValueType(0),
1995                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
1996   case Intrinsic::mips_mod_s_b:
1997   case Intrinsic::mips_mod_s_h:
1998   case Intrinsic::mips_mod_s_w:
1999   case Intrinsic::mips_mod_s_d:
2000     return DAG.getNode(ISD::SREM, DL, Op->getValueType(0), Op->getOperand(1),
2001                        Op->getOperand(2));
2002   case Intrinsic::mips_mod_u_b:
2003   case Intrinsic::mips_mod_u_h:
2004   case Intrinsic::mips_mod_u_w:
2005   case Intrinsic::mips_mod_u_d:
2006     return DAG.getNode(ISD::UREM, DL, Op->getValueType(0), Op->getOperand(1),
2007                        Op->getOperand(2));
2008   case Intrinsic::mips_mulv_b:
2009   case Intrinsic::mips_mulv_h:
2010   case Intrinsic::mips_mulv_w:
2011   case Intrinsic::mips_mulv_d:
2012     return DAG.getNode(ISD::MUL, DL, Op->getValueType(0), Op->getOperand(1),
2013                        Op->getOperand(2));
2014   case Intrinsic::mips_msubv_b:
2015   case Intrinsic::mips_msubv_h:
2016   case Intrinsic::mips_msubv_w:
2017   case Intrinsic::mips_msubv_d: {
2018     EVT ResTy = Op->getValueType(0);
2019     return DAG.getNode(ISD::SUB, SDLoc(Op), ResTy, Op->getOperand(1),
2020                        DAG.getNode(ISD::MUL, SDLoc(Op), ResTy,
2021                                    Op->getOperand(2), Op->getOperand(3)));
2022   }
2023   case Intrinsic::mips_nlzc_b:
2024   case Intrinsic::mips_nlzc_h:
2025   case Intrinsic::mips_nlzc_w:
2026   case Intrinsic::mips_nlzc_d:
2027     return DAG.getNode(ISD::CTLZ, DL, Op->getValueType(0), Op->getOperand(1));
2028   case Intrinsic::mips_nor_v: {
2029     SDValue Res = DAG.getNode(ISD::OR, DL, Op->getValueType(0),
2030                               Op->getOperand(1), Op->getOperand(2));
2031     return DAG.getNOT(DL, Res, Res->getValueType(0));
2032   }
2033   case Intrinsic::mips_nori_b: {
2034     SDValue Res =  DAG.getNode(ISD::OR, DL, Op->getValueType(0),
2035                                Op->getOperand(1),
2036                                lowerMSASplatImm(Op, 2, DAG));
2037     return DAG.getNOT(DL, Res, Res->getValueType(0));
2038   }
2039   case Intrinsic::mips_or_v:
2040     return DAG.getNode(ISD::OR, DL, Op->getValueType(0), Op->getOperand(1),
2041                        Op->getOperand(2));
2042   case Intrinsic::mips_ori_b:
2043     return DAG.getNode(ISD::OR, DL, Op->getValueType(0),
2044                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
2045   case Intrinsic::mips_pckev_b:
2046   case Intrinsic::mips_pckev_h:
2047   case Intrinsic::mips_pckev_w:
2048   case Intrinsic::mips_pckev_d:
2049     return DAG.getNode(MipsISD::PCKEV, DL, Op->getValueType(0),
2050                        Op->getOperand(1), Op->getOperand(2));
2051   case Intrinsic::mips_pckod_b:
2052   case Intrinsic::mips_pckod_h:
2053   case Intrinsic::mips_pckod_w:
2054   case Intrinsic::mips_pckod_d:
2055     return DAG.getNode(MipsISD::PCKOD, DL, Op->getValueType(0),
2056                        Op->getOperand(1), Op->getOperand(2));
2057   case Intrinsic::mips_pcnt_b:
2058   case Intrinsic::mips_pcnt_h:
2059   case Intrinsic::mips_pcnt_w:
2060   case Intrinsic::mips_pcnt_d:
2061     return DAG.getNode(ISD::CTPOP, DL, Op->getValueType(0), Op->getOperand(1));
2062   case Intrinsic::mips_shf_b:
2063   case Intrinsic::mips_shf_h:
2064   case Intrinsic::mips_shf_w:
2065     return DAG.getNode(MipsISD::SHF, DL, Op->getValueType(0),
2066                        Op->getOperand(2), Op->getOperand(1));
2067   case Intrinsic::mips_sll_b:
2068   case Intrinsic::mips_sll_h:
2069   case Intrinsic::mips_sll_w:
2070   case Intrinsic::mips_sll_d:
2071     return DAG.getNode(ISD::SHL, DL, Op->getValueType(0), Op->getOperand(1),
2072                        Op->getOperand(2));
2073   case Intrinsic::mips_slli_b:
2074   case Intrinsic::mips_slli_h:
2075   case Intrinsic::mips_slli_w:
2076   case Intrinsic::mips_slli_d:
2077     return DAG.getNode(ISD::SHL, DL, Op->getValueType(0),
2078                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
2079   case Intrinsic::mips_splat_b:
2080   case Intrinsic::mips_splat_h:
2081   case Intrinsic::mips_splat_w:
2082   case Intrinsic::mips_splat_d:
2083     // We can't lower via VECTOR_SHUFFLE because it requires constant shuffle
2084     // masks, nor can we lower via BUILD_VECTOR & EXTRACT_VECTOR_ELT because
2085     // EXTRACT_VECTOR_ELT can't extract i64's on MIPS32.
2086     // Instead we lower to MipsISD::VSHF and match from there.
2087     return DAG.getNode(MipsISD::VSHF, DL, Op->getValueType(0),
2088                        lowerMSASplatZExt(Op, 2, DAG), Op->getOperand(1),
2089                        Op->getOperand(1));
2090   case Intrinsic::mips_splati_b:
2091   case Intrinsic::mips_splati_h:
2092   case Intrinsic::mips_splati_w:
2093   case Intrinsic::mips_splati_d:
2094     return DAG.getNode(MipsISD::VSHF, DL, Op->getValueType(0),
2095                        lowerMSASplatImm(Op, 2, DAG), Op->getOperand(1),
2096                        Op->getOperand(1));
2097   case Intrinsic::mips_sra_b:
2098   case Intrinsic::mips_sra_h:
2099   case Intrinsic::mips_sra_w:
2100   case Intrinsic::mips_sra_d:
2101     return DAG.getNode(ISD::SRA, DL, Op->getValueType(0), Op->getOperand(1),
2102                        Op->getOperand(2));
2103   case Intrinsic::mips_srai_b:
2104   case Intrinsic::mips_srai_h:
2105   case Intrinsic::mips_srai_w:
2106   case Intrinsic::mips_srai_d:
2107     return DAG.getNode(ISD::SRA, DL, Op->getValueType(0),
2108                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
2109   case Intrinsic::mips_srl_b:
2110   case Intrinsic::mips_srl_h:
2111   case Intrinsic::mips_srl_w:
2112   case Intrinsic::mips_srl_d:
2113     return DAG.getNode(ISD::SRL, DL, Op->getValueType(0), Op->getOperand(1),
2114                        Op->getOperand(2));
2115   case Intrinsic::mips_srli_b:
2116   case Intrinsic::mips_srli_h:
2117   case Intrinsic::mips_srli_w:
2118   case Intrinsic::mips_srli_d:
2119     return DAG.getNode(ISD::SRL, DL, Op->getValueType(0),
2120                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
2121   case Intrinsic::mips_subv_b:
2122   case Intrinsic::mips_subv_h:
2123   case Intrinsic::mips_subv_w:
2124   case Intrinsic::mips_subv_d:
2125     return DAG.getNode(ISD::SUB, DL, Op->getValueType(0), Op->getOperand(1),
2126                        Op->getOperand(2));
2127   case Intrinsic::mips_subvi_b:
2128   case Intrinsic::mips_subvi_h:
2129   case Intrinsic::mips_subvi_w:
2130   case Intrinsic::mips_subvi_d:
2131     return DAG.getNode(ISD::SUB, DL, Op->getValueType(0),
2132                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
2133   case Intrinsic::mips_vshf_b:
2134   case Intrinsic::mips_vshf_h:
2135   case Intrinsic::mips_vshf_w:
2136   case Intrinsic::mips_vshf_d:
2137     return DAG.getNode(MipsISD::VSHF, DL, Op->getValueType(0),
2138                        Op->getOperand(1), Op->getOperand(2), Op->getOperand(3));
2139   case Intrinsic::mips_xor_v:
2140     return DAG.getNode(ISD::XOR, DL, Op->getValueType(0), Op->getOperand(1),
2141                        Op->getOperand(2));
2142   case Intrinsic::mips_xori_b:
2143     return DAG.getNode(ISD::XOR, DL, Op->getValueType(0),
2144                        Op->getOperand(1), lowerMSASplatImm(Op, 2, DAG));
2145   }
2146 }
2147
2148 static SDValue lowerMSALoadIntr(SDValue Op, SelectionDAG &DAG, unsigned Intr) {
2149   SDLoc DL(Op);
2150   SDValue ChainIn = Op->getOperand(0);
2151   SDValue Address = Op->getOperand(2);
2152   SDValue Offset  = Op->getOperand(3);
2153   EVT ResTy = Op->getValueType(0);
2154   EVT PtrTy = Address->getValueType(0);
2155
2156   Address = DAG.getNode(ISD::ADD, DL, PtrTy, Address, Offset);
2157
2158   return DAG.getLoad(ResTy, DL, ChainIn, Address, MachinePointerInfo(), false,
2159                      false, false, 16);
2160 }
2161
2162 SDValue MipsSETargetLowering::lowerINTRINSIC_W_CHAIN(SDValue Op,
2163                                                      SelectionDAG &DAG) const {
2164   unsigned Intr = cast<ConstantSDNode>(Op->getOperand(1))->getZExtValue();
2165   switch (Intr) {
2166   default:
2167     return SDValue();
2168   case Intrinsic::mips_extp:
2169     return lowerDSPIntr(Op, DAG, MipsISD::EXTP);
2170   case Intrinsic::mips_extpdp:
2171     return lowerDSPIntr(Op, DAG, MipsISD::EXTPDP);
2172   case Intrinsic::mips_extr_w:
2173     return lowerDSPIntr(Op, DAG, MipsISD::EXTR_W);
2174   case Intrinsic::mips_extr_r_w:
2175     return lowerDSPIntr(Op, DAG, MipsISD::EXTR_R_W);
2176   case Intrinsic::mips_extr_rs_w:
2177     return lowerDSPIntr(Op, DAG, MipsISD::EXTR_RS_W);
2178   case Intrinsic::mips_extr_s_h:
2179     return lowerDSPIntr(Op, DAG, MipsISD::EXTR_S_H);
2180   case Intrinsic::mips_mthlip:
2181     return lowerDSPIntr(Op, DAG, MipsISD::MTHLIP);
2182   case Intrinsic::mips_mulsaq_s_w_ph:
2183     return lowerDSPIntr(Op, DAG, MipsISD::MULSAQ_S_W_PH);
2184   case Intrinsic::mips_maq_s_w_phl:
2185     return lowerDSPIntr(Op, DAG, MipsISD::MAQ_S_W_PHL);
2186   case Intrinsic::mips_maq_s_w_phr:
2187     return lowerDSPIntr(Op, DAG, MipsISD::MAQ_S_W_PHR);
2188   case Intrinsic::mips_maq_sa_w_phl:
2189     return lowerDSPIntr(Op, DAG, MipsISD::MAQ_SA_W_PHL);
2190   case Intrinsic::mips_maq_sa_w_phr:
2191     return lowerDSPIntr(Op, DAG, MipsISD::MAQ_SA_W_PHR);
2192   case Intrinsic::mips_dpaq_s_w_ph:
2193     return lowerDSPIntr(Op, DAG, MipsISD::DPAQ_S_W_PH);
2194   case Intrinsic::mips_dpsq_s_w_ph:
2195     return lowerDSPIntr(Op, DAG, MipsISD::DPSQ_S_W_PH);
2196   case Intrinsic::mips_dpaq_sa_l_w:
2197     return lowerDSPIntr(Op, DAG, MipsISD::DPAQ_SA_L_W);
2198   case Intrinsic::mips_dpsq_sa_l_w:
2199     return lowerDSPIntr(Op, DAG, MipsISD::DPSQ_SA_L_W);
2200   case Intrinsic::mips_dpaqx_s_w_ph:
2201     return lowerDSPIntr(Op, DAG, MipsISD::DPAQX_S_W_PH);
2202   case Intrinsic::mips_dpaqx_sa_w_ph:
2203     return lowerDSPIntr(Op, DAG, MipsISD::DPAQX_SA_W_PH);
2204   case Intrinsic::mips_dpsqx_s_w_ph:
2205     return lowerDSPIntr(Op, DAG, MipsISD::DPSQX_S_W_PH);
2206   case Intrinsic::mips_dpsqx_sa_w_ph:
2207     return lowerDSPIntr(Op, DAG, MipsISD::DPSQX_SA_W_PH);
2208   case Intrinsic::mips_ld_b:
2209   case Intrinsic::mips_ld_h:
2210   case Intrinsic::mips_ld_w:
2211   case Intrinsic::mips_ld_d:
2212    return lowerMSALoadIntr(Op, DAG, Intr);
2213   }
2214 }
2215
2216 static SDValue lowerMSAStoreIntr(SDValue Op, SelectionDAG &DAG, unsigned Intr) {
2217   SDLoc DL(Op);
2218   SDValue ChainIn = Op->getOperand(0);
2219   SDValue Value   = Op->getOperand(2);
2220   SDValue Address = Op->getOperand(3);
2221   SDValue Offset  = Op->getOperand(4);
2222   EVT PtrTy = Address->getValueType(0);
2223
2224   Address = DAG.getNode(ISD::ADD, DL, PtrTy, Address, Offset);
2225
2226   return DAG.getStore(ChainIn, DL, Value, Address, MachinePointerInfo(), false,
2227                       false, 16);
2228 }
2229
2230 SDValue MipsSETargetLowering::lowerINTRINSIC_VOID(SDValue Op,
2231                                                   SelectionDAG &DAG) const {
2232   unsigned Intr = cast<ConstantSDNode>(Op->getOperand(1))->getZExtValue();
2233   switch (Intr) {
2234   default:
2235     return SDValue();
2236   case Intrinsic::mips_st_b:
2237   case Intrinsic::mips_st_h:
2238   case Intrinsic::mips_st_w:
2239   case Intrinsic::mips_st_d:
2240     return lowerMSAStoreIntr(Op, DAG, Intr);
2241   }
2242 }
2243
2244 /// \brief Check if the given BuildVectorSDNode is a splat.
2245 /// This method currently relies on DAG nodes being reused when equivalent,
2246 /// so it's possible for this to return false even when isConstantSplat returns
2247 /// true.
2248 static bool isSplatVector(const BuildVectorSDNode *N) {
2249   unsigned int nOps = N->getNumOperands();
2250   assert(nOps > 1 && "isSplatVector has 0 or 1 sized build vector");
2251
2252   SDValue Operand0 = N->getOperand(0);
2253
2254   for (unsigned int i = 1; i < nOps; ++i) {
2255     if (N->getOperand(i) != Operand0)
2256       return false;
2257   }
2258
2259   return true;
2260 }
2261
2262 // Lower ISD::EXTRACT_VECTOR_ELT into MipsISD::VEXTRACT_SEXT_ELT.
2263 //
2264 // The non-value bits resulting from ISD::EXTRACT_VECTOR_ELT are undefined. We
2265 // choose to sign-extend but we could have equally chosen zero-extend. The
2266 // DAGCombiner will fold any sign/zero extension of the ISD::EXTRACT_VECTOR_ELT
2267 // result into this node later (possibly changing it to a zero-extend in the
2268 // process).
2269 SDValue MipsSETargetLowering::
2270 lowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
2271   SDLoc DL(Op);
2272   EVT ResTy = Op->getValueType(0);
2273   SDValue Op0 = Op->getOperand(0);
2274   EVT VecTy = Op0->getValueType(0);
2275
2276   if (!VecTy.is128BitVector())
2277     return SDValue();
2278
2279   if (ResTy.isInteger()) {
2280     SDValue Op1 = Op->getOperand(1);
2281     EVT EltTy = VecTy.getVectorElementType();
2282     return DAG.getNode(MipsISD::VEXTRACT_SEXT_ELT, DL, ResTy, Op0, Op1,
2283                        DAG.getValueType(EltTy));
2284   }
2285
2286   return Op;
2287 }
2288
2289 static bool isConstantOrUndef(const SDValue Op) {
2290   if (Op->getOpcode() == ISD::UNDEF)
2291     return true;
2292   if (dyn_cast<ConstantSDNode>(Op))
2293     return true;
2294   if (dyn_cast<ConstantFPSDNode>(Op))
2295     return true;
2296   return false;
2297 }
2298
2299 static bool isConstantOrUndefBUILD_VECTOR(const BuildVectorSDNode *Op) {
2300   for (unsigned i = 0; i < Op->getNumOperands(); ++i)
2301     if (isConstantOrUndef(Op->getOperand(i)))
2302       return true;
2303   return false;
2304 }
2305
2306 // Lowers ISD::BUILD_VECTOR into appropriate SelectionDAG nodes for the
2307 // backend.
2308 //
2309 // Lowers according to the following rules:
2310 // - Constant splats are legal as-is as long as the SplatBitSize is a power of
2311 //   2 less than or equal to 64 and the value fits into a signed 10-bit
2312 //   immediate
2313 // - Constant splats are lowered to bitconverted BUILD_VECTORs if SplatBitSize
2314 //   is a power of 2 less than or equal to 64 and the value does not fit into a
2315 //   signed 10-bit immediate
2316 // - Non-constant splats are legal as-is.
2317 // - Non-constant non-splats are lowered to sequences of INSERT_VECTOR_ELT.
2318 // - All others are illegal and must be expanded.
2319 SDValue MipsSETargetLowering::lowerBUILD_VECTOR(SDValue Op,
2320                                                 SelectionDAG &DAG) const {
2321   BuildVectorSDNode *Node = cast<BuildVectorSDNode>(Op);
2322   EVT ResTy = Op->getValueType(0);
2323   SDLoc DL(Op);
2324   APInt SplatValue, SplatUndef;
2325   unsigned SplatBitSize;
2326   bool HasAnyUndefs;
2327
2328   if (!Subtarget.hasMSA() || !ResTy.is128BitVector())
2329     return SDValue();
2330
2331   if (Node->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
2332                             HasAnyUndefs, 8,
2333                             !Subtarget.isLittle()) && SplatBitSize <= 64) {
2334     // We can only cope with 8, 16, 32, or 64-bit elements
2335     if (SplatBitSize != 8 && SplatBitSize != 16 && SplatBitSize != 32 &&
2336         SplatBitSize != 64)
2337       return SDValue();
2338
2339     // If the value fits into a simm10 then we can use ldi.[bhwd]
2340     // However, if it isn't an integer type we will have to bitcast from an
2341     // integer type first. Also, if there are any undefs, we must lower them
2342     // to defined values first.
2343     if (ResTy.isInteger() && !HasAnyUndefs && SplatValue.isSignedIntN(10))
2344       return Op;
2345
2346     EVT ViaVecTy;
2347
2348     switch (SplatBitSize) {
2349     default:
2350       return SDValue();
2351     case 8:
2352       ViaVecTy = MVT::v16i8;
2353       break;
2354     case 16:
2355       ViaVecTy = MVT::v8i16;
2356       break;
2357     case 32:
2358       ViaVecTy = MVT::v4i32;
2359       break;
2360     case 64:
2361       // There's no fill.d to fall back on for 64-bit values
2362       return SDValue();
2363     }
2364
2365     // SelectionDAG::getConstant will promote SplatValue appropriately.
2366     SDValue Result = DAG.getConstant(SplatValue, ViaVecTy);
2367
2368     // Bitcast to the type we originally wanted
2369     if (ViaVecTy != ResTy)
2370       Result = DAG.getNode(ISD::BITCAST, SDLoc(Node), ResTy, Result);
2371
2372     return Result;
2373   } else if (isSplatVector(Node))
2374     return Op;
2375   else if (!isConstantOrUndefBUILD_VECTOR(Node)) {
2376     // Use INSERT_VECTOR_ELT operations rather than expand to stores.
2377     // The resulting code is the same length as the expansion, but it doesn't
2378     // use memory operations
2379     EVT ResTy = Node->getValueType(0);
2380
2381     assert(ResTy.isVector());
2382
2383     unsigned NumElts = ResTy.getVectorNumElements();
2384     SDValue Vector = DAG.getUNDEF(ResTy);
2385     for (unsigned i = 0; i < NumElts; ++i) {
2386       Vector = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, ResTy, Vector,
2387                            Node->getOperand(i),
2388                            DAG.getConstant(i, MVT::i32));
2389     }
2390     return Vector;
2391   }
2392
2393   return SDValue();
2394 }
2395
2396 // Lower VECTOR_SHUFFLE into SHF (if possible).
2397 //
2398 // SHF splits the vector into blocks of four elements, then shuffles these
2399 // elements according to a <4 x i2> constant (encoded as an integer immediate).
2400 //
2401 // It is therefore possible to lower into SHF when the mask takes the form:
2402 //   <a, b, c, d, a+4, b+4, c+4, d+4, a+8, b+8, c+8, d+8, ...>
2403 // When undef's appear they are treated as if they were whatever value is
2404 // necessary in order to fit the above form.
2405 //
2406 // For example:
2407 //   %2 = shufflevector <8 x i16> %0, <8 x i16> undef,
2408 //                      <8 x i32> <i32 3, i32 2, i32 1, i32 0,
2409 //                                 i32 7, i32 6, i32 5, i32 4>
2410 // is lowered to:
2411 //   (SHF_H $w0, $w1, 27)
2412 // where the 27 comes from:
2413 //   3 + (2 << 2) + (1 << 4) + (0 << 6)
2414 static SDValue lowerVECTOR_SHUFFLE_SHF(SDValue Op, EVT ResTy,
2415                                        SmallVector<int, 16> Indices,
2416                                        SelectionDAG &DAG) {
2417   int SHFIndices[4] = { -1, -1, -1, -1 };
2418
2419   if (Indices.size() < 4)
2420     return SDValue();
2421
2422   for (unsigned i = 0; i < 4; ++i) {
2423     for (unsigned j = i; j < Indices.size(); j += 4) {
2424       int Idx = Indices[j];
2425
2426       // Convert from vector index to 4-element subvector index
2427       // If an index refers to an element outside of the subvector then give up
2428       if (Idx != -1) {
2429         Idx -= 4 * (j / 4);
2430         if (Idx < 0 || Idx >= 4)
2431           return SDValue();
2432       }
2433
2434       // If the mask has an undef, replace it with the current index.
2435       // Note that it might still be undef if the current index is also undef
2436       if (SHFIndices[i] == -1)
2437         SHFIndices[i] = Idx;
2438
2439       // Check that non-undef values are the same as in the mask. If they
2440       // aren't then give up
2441       if (!(Idx == -1 || Idx == SHFIndices[i]))
2442         return SDValue();
2443     }
2444   }
2445
2446   // Calculate the immediate. Replace any remaining undefs with zero
2447   APInt Imm(32, 0);
2448   for (int i = 3; i >= 0; --i) {
2449     int Idx = SHFIndices[i];
2450
2451     if (Idx == -1)
2452       Idx = 0;
2453
2454     Imm <<= 2;
2455     Imm |= Idx & 0x3;
2456   }
2457
2458   return DAG.getNode(MipsISD::SHF, SDLoc(Op), ResTy,
2459                      DAG.getConstant(Imm, MVT::i32), Op->getOperand(0));
2460 }
2461
2462 // Lower VECTOR_SHUFFLE into ILVEV (if possible).
2463 //
2464 // ILVEV interleaves the even elements from each vector.
2465 //
2466 // It is possible to lower into ILVEV when the mask takes the form:
2467 //   <0, n, 2, n+2, 4, n+4, ...>
2468 // where n is the number of elements in the vector.
2469 //
2470 // When undef's appear in the mask they are treated as if they were whatever
2471 // value is necessary in order to fit the above form.
2472 static SDValue lowerVECTOR_SHUFFLE_ILVEV(SDValue Op, EVT ResTy,
2473                                          SmallVector<int, 16> Indices,
2474                                          SelectionDAG &DAG) {
2475   assert ((Indices.size() % 2) == 0);
2476   int WsIdx = 0;
2477   int WtIdx = ResTy.getVectorNumElements();
2478
2479   for (unsigned i = 0; i < Indices.size(); i += 2) {
2480     if (Indices[i] != -1 && Indices[i] != WsIdx)
2481       return SDValue();
2482     if (Indices[i+1] != -1 && Indices[i+1] != WtIdx)
2483       return SDValue();
2484     WsIdx += 2;
2485     WtIdx += 2;
2486   }
2487
2488   return DAG.getNode(MipsISD::ILVEV, SDLoc(Op), ResTy, Op->getOperand(0),
2489                      Op->getOperand(1));
2490 }
2491
2492 // Lower VECTOR_SHUFFLE into ILVOD (if possible).
2493 //
2494 // ILVOD interleaves the odd elements from each vector.
2495 //
2496 // It is possible to lower into ILVOD when the mask takes the form:
2497 //   <1, n+1, 3, n+3, 5, n+5, ...>
2498 // where n is the number of elements in the vector.
2499 //
2500 // When undef's appear in the mask they are treated as if they were whatever
2501 // value is necessary in order to fit the above form.
2502 static SDValue lowerVECTOR_SHUFFLE_ILVOD(SDValue Op, EVT ResTy,
2503                                          SmallVector<int, 16> Indices,
2504                                          SelectionDAG &DAG) {
2505   assert ((Indices.size() % 2) == 0);
2506   int WsIdx = 1;
2507   int WtIdx = ResTy.getVectorNumElements() + 1;
2508
2509   for (unsigned i = 0; i < Indices.size(); i += 2) {
2510     if (Indices[i] != -1 && Indices[i] != WsIdx)
2511       return SDValue();
2512     if (Indices[i+1] != -1 && Indices[i+1] != WtIdx)
2513       return SDValue();
2514     WsIdx += 2;
2515     WtIdx += 2;
2516   }
2517
2518   return DAG.getNode(MipsISD::ILVOD, SDLoc(Op), ResTy, Op->getOperand(0),
2519                      Op->getOperand(1));
2520 }
2521
2522 // Lower VECTOR_SHUFFLE into ILVL (if possible).
2523 //
2524 // ILVL interleaves consecutive elements from the left half of each vector.
2525 //
2526 // It is possible to lower into ILVL when the mask takes the form:
2527 //   <0, n, 1, n+1, 2, n+2, ...>
2528 // where n is the number of elements in the vector.
2529 //
2530 // When undef's appear in the mask they are treated as if they were whatever
2531 // value is necessary in order to fit the above form.
2532 static SDValue lowerVECTOR_SHUFFLE_ILVL(SDValue Op, EVT ResTy,
2533                                         SmallVector<int, 16> Indices,
2534                                         SelectionDAG &DAG) {
2535   assert ((Indices.size() % 2) == 0);
2536   int WsIdx = 0;
2537   int WtIdx = ResTy.getVectorNumElements();
2538
2539   for (unsigned i = 0; i < Indices.size(); i += 2) {
2540     if (Indices[i] != -1 && Indices[i] != WsIdx)
2541       return SDValue();
2542     if (Indices[i+1] != -1 && Indices[i+1] != WtIdx)
2543       return SDValue();
2544     WsIdx ++;
2545     WtIdx ++;
2546   }
2547
2548   return DAG.getNode(MipsISD::ILVL, SDLoc(Op), ResTy, Op->getOperand(0),
2549                      Op->getOperand(1));
2550 }
2551
2552 // Lower VECTOR_SHUFFLE into ILVR (if possible).
2553 //
2554 // ILVR interleaves consecutive elements from the right half of each vector.
2555 //
2556 // It is possible to lower into ILVR when the mask takes the form:
2557 //   <x, n+x, x+1, n+x+1, x+2, n+x+2, ...>
2558 // where n is the number of elements in the vector and x is half n.
2559 //
2560 // When undef's appear in the mask they are treated as if they were whatever
2561 // value is necessary in order to fit the above form.
2562 static SDValue lowerVECTOR_SHUFFLE_ILVR(SDValue Op, EVT ResTy,
2563                                         SmallVector<int, 16> Indices,
2564                                         SelectionDAG &DAG) {
2565   assert ((Indices.size() % 2) == 0);
2566   unsigned NumElts = ResTy.getVectorNumElements();
2567   int WsIdx = NumElts / 2;
2568   int WtIdx = NumElts + NumElts / 2;
2569
2570   for (unsigned i = 0; i < Indices.size(); i += 2) {
2571     if (Indices[i] != -1 && Indices[i] != WsIdx)
2572       return SDValue();
2573     if (Indices[i+1] != -1 && Indices[i+1] != WtIdx)
2574       return SDValue();
2575     WsIdx ++;
2576     WtIdx ++;
2577   }
2578
2579   return DAG.getNode(MipsISD::ILVR, SDLoc(Op), ResTy, Op->getOperand(0),
2580                      Op->getOperand(1));
2581 }
2582
2583 // Lower VECTOR_SHUFFLE into PCKEV (if possible).
2584 //
2585 // PCKEV copies the even elements of each vector into the result vector.
2586 //
2587 // It is possible to lower into PCKEV when the mask takes the form:
2588 //   <0, 2, 4, ..., n, n+2, n+4, ...>
2589 // where n is the number of elements in the vector.
2590 //
2591 // When undef's appear in the mask they are treated as if they were whatever
2592 // value is necessary in order to fit the above form.
2593 static SDValue lowerVECTOR_SHUFFLE_PCKEV(SDValue Op, EVT ResTy,
2594                                          SmallVector<int, 16> Indices,
2595                                          SelectionDAG &DAG) {
2596   assert ((Indices.size() % 2) == 0);
2597   int Idx = 0;
2598
2599   for (unsigned i = 0; i < Indices.size(); ++i) {
2600     if (Indices[i] != -1 && Indices[i] != Idx)
2601       return SDValue();
2602     Idx += 2;
2603   }
2604
2605   return DAG.getNode(MipsISD::PCKEV, SDLoc(Op), ResTy, Op->getOperand(0),
2606                      Op->getOperand(1));
2607 }
2608
2609 // Lower VECTOR_SHUFFLE into PCKOD (if possible).
2610 //
2611 // PCKOD copies the odd elements of each vector into the result vector.
2612 //
2613 // It is possible to lower into PCKOD when the mask takes the form:
2614 //   <1, 3, 5, ..., n+1, n+3, n+5, ...>
2615 // where n is the number of elements in the vector.
2616 //
2617 // When undef's appear in the mask they are treated as if they were whatever
2618 // value is necessary in order to fit the above form.
2619 static SDValue lowerVECTOR_SHUFFLE_PCKOD(SDValue Op, EVT ResTy,
2620                                          SmallVector<int, 16> Indices,
2621                                          SelectionDAG &DAG) {
2622   assert ((Indices.size() % 2) == 0);
2623   int Idx = 1;
2624
2625   for (unsigned i = 0; i < Indices.size(); ++i) {
2626     if (Indices[i] != -1 && Indices[i] != Idx)
2627       return SDValue();
2628     Idx += 2;
2629   }
2630
2631   return DAG.getNode(MipsISD::PCKOD, SDLoc(Op), ResTy, Op->getOperand(0),
2632                      Op->getOperand(1));
2633 }
2634
2635 // Lower VECTOR_SHUFFLE into VSHF.
2636 //
2637 // This mostly consists of converting the shuffle indices in Indices into a
2638 // BUILD_VECTOR and adding it as an operand to the resulting VSHF. There is
2639 // also code to eliminate unused operands of the VECTOR_SHUFFLE. For example,
2640 // if the type is v8i16 and all the indices are less than 8 then the second
2641 // operand is unused and can be replaced with anything. We choose to replace it
2642 // with the used operand since this reduces the number of instructions overall.
2643 static SDValue lowerVECTOR_SHUFFLE_VSHF(SDValue Op, EVT ResTy,
2644                                         SmallVector<int, 16> Indices,
2645                                         SelectionDAG &DAG) {
2646   SmallVector<SDValue, 16> Ops;
2647   SDValue Op0;
2648   SDValue Op1;
2649   EVT MaskVecTy = ResTy.changeVectorElementTypeToInteger();
2650   EVT MaskEltTy = MaskVecTy.getVectorElementType();
2651   bool Using1stVec = false;
2652   bool Using2ndVec = false;
2653   SDLoc DL(Op);
2654   int ResTyNumElts = ResTy.getVectorNumElements();
2655
2656   for (int i = 0; i < ResTyNumElts; ++i) {
2657     // Idx == -1 means UNDEF
2658     int Idx = Indices[i];
2659
2660     if (0 <= Idx && Idx < ResTyNumElts)
2661       Using1stVec = true;
2662     if (ResTyNumElts <= Idx && Idx < ResTyNumElts * 2)
2663       Using2ndVec = true;
2664   }
2665
2666   for (SmallVector<int, 16>::iterator I = Indices.begin(); I != Indices.end();
2667        ++I)
2668     Ops.push_back(DAG.getTargetConstant(*I, MaskEltTy));
2669
2670   SDValue MaskVec = DAG.getNode(ISD::BUILD_VECTOR, DL, MaskVecTy, Ops);
2671
2672   if (Using1stVec && Using2ndVec) {
2673     Op0 = Op->getOperand(0);
2674     Op1 = Op->getOperand(1);
2675   } else if (Using1stVec)
2676     Op0 = Op1 = Op->getOperand(0);
2677   else if (Using2ndVec)
2678     Op0 = Op1 = Op->getOperand(1);
2679   else
2680     llvm_unreachable("shuffle vector mask references neither vector operand?");
2681
2682   // VECTOR_SHUFFLE concatenates the vectors in an vectorwise fashion.
2683   // <0b00, 0b01> + <0b10, 0b11> -> <0b00, 0b01, 0b10, 0b11>
2684   // VSHF concatenates the vectors in a bitwise fashion:
2685   // <0b00, 0b01> + <0b10, 0b11> ->
2686   // 0b0100       + 0b1110       -> 0b01001110
2687   //                                <0b10, 0b11, 0b00, 0b01>
2688   // We must therefore swap the operands to get the correct result.
2689   return DAG.getNode(MipsISD::VSHF, DL, ResTy, MaskVec, Op1, Op0);
2690 }
2691
2692 // Lower VECTOR_SHUFFLE into one of a number of instructions depending on the
2693 // indices in the shuffle.
2694 SDValue MipsSETargetLowering::lowerVECTOR_SHUFFLE(SDValue Op,
2695                                                   SelectionDAG &DAG) const {
2696   ShuffleVectorSDNode *Node = cast<ShuffleVectorSDNode>(Op);
2697   EVT ResTy = Op->getValueType(0);
2698
2699   if (!ResTy.is128BitVector())
2700     return SDValue();
2701
2702   int ResTyNumElts = ResTy.getVectorNumElements();
2703   SmallVector<int, 16> Indices;
2704
2705   for (int i = 0; i < ResTyNumElts; ++i)
2706     Indices.push_back(Node->getMaskElt(i));
2707
2708   SDValue Result = lowerVECTOR_SHUFFLE_SHF(Op, ResTy, Indices, DAG);
2709   if (Result.getNode())
2710     return Result;
2711   Result = lowerVECTOR_SHUFFLE_ILVEV(Op, ResTy, Indices, DAG);
2712   if (Result.getNode())
2713     return Result;
2714   Result = lowerVECTOR_SHUFFLE_ILVOD(Op, ResTy, Indices, DAG);
2715   if (Result.getNode())
2716     return Result;
2717   Result = lowerVECTOR_SHUFFLE_ILVL(Op, ResTy, Indices, DAG);
2718   if (Result.getNode())
2719     return Result;
2720   Result = lowerVECTOR_SHUFFLE_ILVR(Op, ResTy, Indices, DAG);
2721   if (Result.getNode())
2722     return Result;
2723   Result = lowerVECTOR_SHUFFLE_PCKEV(Op, ResTy, Indices, DAG);
2724   if (Result.getNode())
2725     return Result;
2726   Result = lowerVECTOR_SHUFFLE_PCKOD(Op, ResTy, Indices, DAG);
2727   if (Result.getNode())
2728     return Result;
2729   return lowerVECTOR_SHUFFLE_VSHF(Op, ResTy, Indices, DAG);
2730 }
2731
2732 MachineBasicBlock * MipsSETargetLowering::
2733 emitBPOSGE32(MachineInstr *MI, MachineBasicBlock *BB) const{
2734   // $bb:
2735   //  bposge32_pseudo $vr0
2736   //  =>
2737   // $bb:
2738   //  bposge32 $tbb
2739   // $fbb:
2740   //  li $vr2, 0
2741   //  b $sink
2742   // $tbb:
2743   //  li $vr1, 1
2744   // $sink:
2745   //  $vr0 = phi($vr2, $fbb, $vr1, $tbb)
2746
2747   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
2748   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2749   const TargetRegisterClass *RC = &Mips::GPR32RegClass;
2750   DebugLoc DL = MI->getDebugLoc();
2751   const BasicBlock *LLVM_BB = BB->getBasicBlock();
2752   MachineFunction::iterator It = std::next(MachineFunction::iterator(BB));
2753   MachineFunction *F = BB->getParent();
2754   MachineBasicBlock *FBB = F->CreateMachineBasicBlock(LLVM_BB);
2755   MachineBasicBlock *TBB = F->CreateMachineBasicBlock(LLVM_BB);
2756   MachineBasicBlock *Sink  = F->CreateMachineBasicBlock(LLVM_BB);
2757   F->insert(It, FBB);
2758   F->insert(It, TBB);
2759   F->insert(It, Sink);
2760
2761   // Transfer the remainder of BB and its successor edges to Sink.
2762   Sink->splice(Sink->begin(), BB, std::next(MachineBasicBlock::iterator(MI)),
2763                BB->end());
2764   Sink->transferSuccessorsAndUpdatePHIs(BB);
2765
2766   // Add successors.
2767   BB->addSuccessor(FBB);
2768   BB->addSuccessor(TBB);
2769   FBB->addSuccessor(Sink);
2770   TBB->addSuccessor(Sink);
2771
2772   // Insert the real bposge32 instruction to $BB.
2773   BuildMI(BB, DL, TII->get(Mips::BPOSGE32)).addMBB(TBB);
2774
2775   // Fill $FBB.
2776   unsigned VR2 = RegInfo.createVirtualRegister(RC);
2777   BuildMI(*FBB, FBB->end(), DL, TII->get(Mips::ADDiu), VR2)
2778     .addReg(Mips::ZERO).addImm(0);
2779   BuildMI(*FBB, FBB->end(), DL, TII->get(Mips::B)).addMBB(Sink);
2780
2781   // Fill $TBB.
2782   unsigned VR1 = RegInfo.createVirtualRegister(RC);
2783   BuildMI(*TBB, TBB->end(), DL, TII->get(Mips::ADDiu), VR1)
2784     .addReg(Mips::ZERO).addImm(1);
2785
2786   // Insert phi function to $Sink.
2787   BuildMI(*Sink, Sink->begin(), DL, TII->get(Mips::PHI),
2788           MI->getOperand(0).getReg())
2789     .addReg(VR2).addMBB(FBB).addReg(VR1).addMBB(TBB);
2790
2791   MI->eraseFromParent();   // The pseudo instruction is gone now.
2792   return Sink;
2793 }
2794
2795 MachineBasicBlock * MipsSETargetLowering::
2796 emitMSACBranchPseudo(MachineInstr *MI, MachineBasicBlock *BB,
2797                      unsigned BranchOp) const{
2798   // $bb:
2799   //  vany_nonzero $rd, $ws
2800   //  =>
2801   // $bb:
2802   //  bnz.b $ws, $tbb
2803   //  b $fbb
2804   // $fbb:
2805   //  li $rd1, 0
2806   //  b $sink
2807   // $tbb:
2808   //  li $rd2, 1
2809   // $sink:
2810   //  $rd = phi($rd1, $fbb, $rd2, $tbb)
2811
2812   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
2813   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2814   const TargetRegisterClass *RC = &Mips::GPR32RegClass;
2815   DebugLoc DL = MI->getDebugLoc();
2816   const BasicBlock *LLVM_BB = BB->getBasicBlock();
2817   MachineFunction::iterator It = std::next(MachineFunction::iterator(BB));
2818   MachineFunction *F = BB->getParent();
2819   MachineBasicBlock *FBB = F->CreateMachineBasicBlock(LLVM_BB);
2820   MachineBasicBlock *TBB = F->CreateMachineBasicBlock(LLVM_BB);
2821   MachineBasicBlock *Sink  = F->CreateMachineBasicBlock(LLVM_BB);
2822   F->insert(It, FBB);
2823   F->insert(It, TBB);
2824   F->insert(It, Sink);
2825
2826   // Transfer the remainder of BB and its successor edges to Sink.
2827   Sink->splice(Sink->begin(), BB, std::next(MachineBasicBlock::iterator(MI)),
2828                BB->end());
2829   Sink->transferSuccessorsAndUpdatePHIs(BB);
2830
2831   // Add successors.
2832   BB->addSuccessor(FBB);
2833   BB->addSuccessor(TBB);
2834   FBB->addSuccessor(Sink);
2835   TBB->addSuccessor(Sink);
2836
2837   // Insert the real bnz.b instruction to $BB.
2838   BuildMI(BB, DL, TII->get(BranchOp))
2839     .addReg(MI->getOperand(1).getReg())
2840     .addMBB(TBB);
2841
2842   // Fill $FBB.
2843   unsigned RD1 = RegInfo.createVirtualRegister(RC);
2844   BuildMI(*FBB, FBB->end(), DL, TII->get(Mips::ADDiu), RD1)
2845     .addReg(Mips::ZERO).addImm(0);
2846   BuildMI(*FBB, FBB->end(), DL, TII->get(Mips::B)).addMBB(Sink);
2847
2848   // Fill $TBB.
2849   unsigned RD2 = RegInfo.createVirtualRegister(RC);
2850   BuildMI(*TBB, TBB->end(), DL, TII->get(Mips::ADDiu), RD2)
2851     .addReg(Mips::ZERO).addImm(1);
2852
2853   // Insert phi function to $Sink.
2854   BuildMI(*Sink, Sink->begin(), DL, TII->get(Mips::PHI),
2855           MI->getOperand(0).getReg())
2856     .addReg(RD1).addMBB(FBB).addReg(RD2).addMBB(TBB);
2857
2858   MI->eraseFromParent();   // The pseudo instruction is gone now.
2859   return Sink;
2860 }
2861
2862 // Emit the COPY_FW pseudo instruction.
2863 //
2864 // copy_fw_pseudo $fd, $ws, n
2865 // =>
2866 // copy_u_w $rt, $ws, $n
2867 // mtc1     $rt, $fd
2868 //
2869 // When n is zero, the equivalent operation can be performed with (potentially)
2870 // zero instructions due to register overlaps. This optimization is never valid
2871 // for lane 1 because it would require FR=0 mode which isn't supported by MSA.
2872 MachineBasicBlock * MipsSETargetLowering::
2873 emitCOPY_FW(MachineInstr *MI, MachineBasicBlock *BB) const{
2874   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2875   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
2876   DebugLoc DL = MI->getDebugLoc();
2877   unsigned Fd = MI->getOperand(0).getReg();
2878   unsigned Ws = MI->getOperand(1).getReg();
2879   unsigned Lane = MI->getOperand(2).getImm();
2880
2881   if (Lane == 0)
2882     BuildMI(*BB, MI, DL, TII->get(Mips::COPY), Fd).addReg(Ws, 0, Mips::sub_lo);
2883   else {
2884     unsigned Wt = RegInfo.createVirtualRegister(&Mips::MSA128WRegClass);
2885
2886     BuildMI(*BB, MI, DL, TII->get(Mips::SPLATI_W), Wt).addReg(Ws).addImm(Lane);
2887     BuildMI(*BB, MI, DL, TII->get(Mips::COPY), Fd).addReg(Wt, 0, Mips::sub_lo);
2888   }
2889
2890   MI->eraseFromParent();   // The pseudo instruction is gone now.
2891   return BB;
2892 }
2893
2894 // Emit the COPY_FD pseudo instruction.
2895 //
2896 // copy_fd_pseudo $fd, $ws, n
2897 // =>
2898 // splati.d $wt, $ws, $n
2899 // copy $fd, $wt:sub_64
2900 //
2901 // When n is zero, the equivalent operation can be performed with (potentially)
2902 // zero instructions due to register overlaps. This optimization is always
2903 // valid because FR=1 mode which is the only supported mode in MSA.
2904 MachineBasicBlock * MipsSETargetLowering::
2905 emitCOPY_FD(MachineInstr *MI, MachineBasicBlock *BB) const{
2906   assert(Subtarget.isFP64bit());
2907
2908   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2909   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
2910   unsigned Fd  = MI->getOperand(0).getReg();
2911   unsigned Ws  = MI->getOperand(1).getReg();
2912   unsigned Lane = MI->getOperand(2).getImm() * 2;
2913   DebugLoc DL = MI->getDebugLoc();
2914
2915   if (Lane == 0)
2916     BuildMI(*BB, MI, DL, TII->get(Mips::COPY), Fd).addReg(Ws, 0, Mips::sub_64);
2917   else {
2918     unsigned Wt = RegInfo.createVirtualRegister(&Mips::MSA128DRegClass);
2919
2920     BuildMI(*BB, MI, DL, TII->get(Mips::SPLATI_D), Wt).addReg(Ws).addImm(1);
2921     BuildMI(*BB, MI, DL, TII->get(Mips::COPY), Fd).addReg(Wt, 0, Mips::sub_64);
2922   }
2923
2924   MI->eraseFromParent();   // The pseudo instruction is gone now.
2925   return BB;
2926 }
2927
2928 // Emit the INSERT_FW pseudo instruction.
2929 //
2930 // insert_fw_pseudo $wd, $wd_in, $n, $fs
2931 // =>
2932 // subreg_to_reg $wt:sub_lo, $fs
2933 // insve_w $wd[$n], $wd_in, $wt[0]
2934 MachineBasicBlock *
2935 MipsSETargetLowering::emitINSERT_FW(MachineInstr *MI,
2936                                     MachineBasicBlock *BB) const {
2937   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2938   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
2939   DebugLoc DL = MI->getDebugLoc();
2940   unsigned Wd = MI->getOperand(0).getReg();
2941   unsigned Wd_in = MI->getOperand(1).getReg();
2942   unsigned Lane = MI->getOperand(2).getImm();
2943   unsigned Fs = MI->getOperand(3).getReg();
2944   unsigned Wt = RegInfo.createVirtualRegister(&Mips::MSA128WRegClass);
2945
2946   BuildMI(*BB, MI, DL, TII->get(Mips::SUBREG_TO_REG), Wt)
2947       .addImm(0)
2948       .addReg(Fs)
2949       .addImm(Mips::sub_lo);
2950   BuildMI(*BB, MI, DL, TII->get(Mips::INSVE_W), Wd)
2951       .addReg(Wd_in)
2952       .addImm(Lane)
2953       .addReg(Wt)
2954       .addImm(0);
2955
2956   MI->eraseFromParent(); // The pseudo instruction is gone now.
2957   return BB;
2958 }
2959
2960 // Emit the INSERT_FD pseudo instruction.
2961 //
2962 // insert_fd_pseudo $wd, $fs, n
2963 // =>
2964 // subreg_to_reg $wt:sub_64, $fs
2965 // insve_d $wd[$n], $wd_in, $wt[0]
2966 MachineBasicBlock *
2967 MipsSETargetLowering::emitINSERT_FD(MachineInstr *MI,
2968                                     MachineBasicBlock *BB) const {
2969   assert(Subtarget.isFP64bit());
2970
2971   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2972   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
2973   DebugLoc DL = MI->getDebugLoc();
2974   unsigned Wd = MI->getOperand(0).getReg();
2975   unsigned Wd_in = MI->getOperand(1).getReg();
2976   unsigned Lane = MI->getOperand(2).getImm();
2977   unsigned Fs = MI->getOperand(3).getReg();
2978   unsigned Wt = RegInfo.createVirtualRegister(&Mips::MSA128DRegClass);
2979
2980   BuildMI(*BB, MI, DL, TII->get(Mips::SUBREG_TO_REG), Wt)
2981       .addImm(0)
2982       .addReg(Fs)
2983       .addImm(Mips::sub_64);
2984   BuildMI(*BB, MI, DL, TII->get(Mips::INSVE_D), Wd)
2985       .addReg(Wd_in)
2986       .addImm(Lane)
2987       .addReg(Wt)
2988       .addImm(0);
2989
2990   MI->eraseFromParent(); // The pseudo instruction is gone now.
2991   return BB;
2992 }
2993
2994 // Emit the INSERT_([BHWD]|F[WD])_VIDX pseudo instruction.
2995 //
2996 // For integer:
2997 // (INSERT_([BHWD]|F[WD])_PSEUDO $wd, $wd_in, $n, $rs)
2998 // =>
2999 // (SLL $lanetmp1, $lane, <log2size)
3000 // (SLD_B $wdtmp1, $wd_in, $wd_in, $lanetmp1)
3001 // (INSERT_[BHWD], $wdtmp2, $wdtmp1, 0, $rs)
3002 // (NEG $lanetmp2, $lanetmp1)
3003 // (SLD_B $wd, $wdtmp2, $wdtmp2,  $lanetmp2)
3004 //
3005 // For floating point:
3006 // (INSERT_([BHWD]|F[WD])_PSEUDO $wd, $wd_in, $n, $fs)
3007 // =>
3008 // (SUBREG_TO_REG $wt, $fs, <subreg>)
3009 // (SLL $lanetmp1, $lane, <log2size)
3010 // (SLD_B $wdtmp1, $wd_in, $wd_in, $lanetmp1)
3011 // (INSVE_[WD], $wdtmp2, 0, $wdtmp1, 0)
3012 // (NEG $lanetmp2, $lanetmp1)
3013 // (SLD_B $wd, $wdtmp2, $wdtmp2,  $lanetmp2)
3014 MachineBasicBlock *
3015 MipsSETargetLowering::emitINSERT_DF_VIDX(MachineInstr *MI,
3016                                          MachineBasicBlock *BB,
3017                                          unsigned EltSizeInBytes,
3018                                          bool IsFP) const {
3019   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3020   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
3021   DebugLoc DL = MI->getDebugLoc();
3022   unsigned Wd = MI->getOperand(0).getReg();
3023   unsigned SrcVecReg = MI->getOperand(1).getReg();
3024   unsigned LaneReg = MI->getOperand(2).getReg();
3025   unsigned SrcValReg = MI->getOperand(3).getReg();
3026
3027   const TargetRegisterClass *VecRC = nullptr;
3028   const TargetRegisterClass *GPRRC =
3029       Subtarget.isGP64bit() ? &Mips::GPR64RegClass : &Mips::GPR32RegClass;
3030   unsigned EltLog2Size;
3031   unsigned InsertOp = 0;
3032   unsigned InsveOp = 0;
3033   switch (EltSizeInBytes) {
3034   default:
3035     llvm_unreachable("Unexpected size");
3036   case 1:
3037     EltLog2Size = 0;
3038     InsertOp = Mips::INSERT_B;
3039     InsveOp = Mips::INSVE_B;
3040     VecRC = &Mips::MSA128BRegClass;
3041     break;
3042   case 2:
3043     EltLog2Size = 1;
3044     InsertOp = Mips::INSERT_H;
3045     InsveOp = Mips::INSVE_H;
3046     VecRC = &Mips::MSA128HRegClass;
3047     break;
3048   case 4:
3049     EltLog2Size = 2;
3050     InsertOp = Mips::INSERT_W;
3051     InsveOp = Mips::INSVE_W;
3052     VecRC = &Mips::MSA128WRegClass;
3053     break;
3054   case 8:
3055     EltLog2Size = 3;
3056     InsertOp = Mips::INSERT_D;
3057     InsveOp = Mips::INSVE_D;
3058     VecRC = &Mips::MSA128DRegClass;
3059     break;
3060   }
3061
3062   if (IsFP) {
3063     unsigned Wt = RegInfo.createVirtualRegister(VecRC);
3064     BuildMI(*BB, MI, DL, TII->get(Mips::SUBREG_TO_REG), Wt)
3065         .addImm(0)
3066         .addReg(SrcValReg)
3067         .addImm(EltSizeInBytes == 8 ? Mips::sub_64 : Mips::sub_lo);
3068     SrcValReg = Wt;
3069   }
3070
3071   // Convert the lane index into a byte index
3072   if (EltSizeInBytes != 1) {
3073     unsigned LaneTmp1 = RegInfo.createVirtualRegister(GPRRC);
3074     BuildMI(*BB, MI, DL, TII->get(Mips::SLL), LaneTmp1)
3075         .addReg(LaneReg)
3076         .addImm(EltLog2Size);
3077     LaneReg = LaneTmp1;
3078   }
3079
3080   // Rotate bytes around so that the desired lane is element zero
3081   unsigned WdTmp1 = RegInfo.createVirtualRegister(VecRC);
3082   BuildMI(*BB, MI, DL, TII->get(Mips::SLD_B), WdTmp1)
3083       .addReg(SrcVecReg)
3084       .addReg(SrcVecReg)
3085       .addReg(LaneReg);
3086
3087   unsigned WdTmp2 = RegInfo.createVirtualRegister(VecRC);
3088   if (IsFP) {
3089     // Use insve.df to insert to element zero
3090     BuildMI(*BB, MI, DL, TII->get(InsveOp), WdTmp2)
3091         .addReg(WdTmp1)
3092         .addImm(0)
3093         .addReg(SrcValReg)
3094         .addImm(0);
3095   } else {
3096     // Use insert.df to insert to element zero
3097     BuildMI(*BB, MI, DL, TII->get(InsertOp), WdTmp2)
3098         .addReg(WdTmp1)
3099         .addReg(SrcValReg)
3100         .addImm(0);
3101   }
3102
3103   // Rotate elements the rest of the way for a full rotation.
3104   // sld.df inteprets $rt modulo the number of columns so we only need to negate
3105   // the lane index to do this.
3106   unsigned LaneTmp2 = RegInfo.createVirtualRegister(GPRRC);
3107   BuildMI(*BB, MI, DL, TII->get(Mips::SUB), LaneTmp2)
3108       .addReg(Mips::ZERO)
3109       .addReg(LaneReg);
3110   BuildMI(*BB, MI, DL, TII->get(Mips::SLD_B), Wd)
3111       .addReg(WdTmp2)
3112       .addReg(WdTmp2)
3113       .addReg(LaneTmp2);
3114
3115   MI->eraseFromParent(); // The pseudo instruction is gone now.
3116   return BB;
3117 }
3118
3119 // Emit the FILL_FW pseudo instruction.
3120 //
3121 // fill_fw_pseudo $wd, $fs
3122 // =>
3123 // implicit_def $wt1
3124 // insert_subreg $wt2:subreg_lo, $wt1, $fs
3125 // splati.w $wd, $wt2[0]
3126 MachineBasicBlock *
3127 MipsSETargetLowering::emitFILL_FW(MachineInstr *MI,
3128                                   MachineBasicBlock *BB) const {
3129   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3130   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
3131   DebugLoc DL = MI->getDebugLoc();
3132   unsigned Wd = MI->getOperand(0).getReg();
3133   unsigned Fs = MI->getOperand(1).getReg();
3134   unsigned Wt1 = RegInfo.createVirtualRegister(&Mips::MSA128WRegClass);
3135   unsigned Wt2 = RegInfo.createVirtualRegister(&Mips::MSA128WRegClass);
3136
3137   BuildMI(*BB, MI, DL, TII->get(Mips::IMPLICIT_DEF), Wt1);
3138   BuildMI(*BB, MI, DL, TII->get(Mips::INSERT_SUBREG), Wt2)
3139       .addReg(Wt1)
3140       .addReg(Fs)
3141       .addImm(Mips::sub_lo);
3142   BuildMI(*BB, MI, DL, TII->get(Mips::SPLATI_W), Wd).addReg(Wt2).addImm(0);
3143
3144   MI->eraseFromParent(); // The pseudo instruction is gone now.
3145   return BB;
3146 }
3147
3148 // Emit the FILL_FD pseudo instruction.
3149 //
3150 // fill_fd_pseudo $wd, $fs
3151 // =>
3152 // implicit_def $wt1
3153 // insert_subreg $wt2:subreg_64, $wt1, $fs
3154 // splati.d $wd, $wt2[0]
3155 MachineBasicBlock *
3156 MipsSETargetLowering::emitFILL_FD(MachineInstr *MI,
3157                                   MachineBasicBlock *BB) const {
3158   assert(Subtarget.isFP64bit());
3159
3160   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3161   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
3162   DebugLoc DL = MI->getDebugLoc();
3163   unsigned Wd = MI->getOperand(0).getReg();
3164   unsigned Fs = MI->getOperand(1).getReg();
3165   unsigned Wt1 = RegInfo.createVirtualRegister(&Mips::MSA128DRegClass);
3166   unsigned Wt2 = RegInfo.createVirtualRegister(&Mips::MSA128DRegClass);
3167
3168   BuildMI(*BB, MI, DL, TII->get(Mips::IMPLICIT_DEF), Wt1);
3169   BuildMI(*BB, MI, DL, TII->get(Mips::INSERT_SUBREG), Wt2)
3170       .addReg(Wt1)
3171       .addReg(Fs)
3172       .addImm(Mips::sub_64);
3173   BuildMI(*BB, MI, DL, TII->get(Mips::SPLATI_D), Wd).addReg(Wt2).addImm(0);
3174
3175   MI->eraseFromParent();   // The pseudo instruction is gone now.
3176   return BB;
3177 }
3178
3179 // Emit the FEXP2_W_1 pseudo instructions.
3180 //
3181 // fexp2_w_1_pseudo $wd, $wt
3182 // =>
3183 // ldi.w $ws, 1
3184 // fexp2.w $wd, $ws, $wt
3185 MachineBasicBlock *
3186 MipsSETargetLowering::emitFEXP2_W_1(MachineInstr *MI,
3187                                     MachineBasicBlock *BB) const {
3188   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3189   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
3190   const TargetRegisterClass *RC = &Mips::MSA128WRegClass;
3191   unsigned Ws1 = RegInfo.createVirtualRegister(RC);
3192   unsigned Ws2 = RegInfo.createVirtualRegister(RC);
3193   DebugLoc DL = MI->getDebugLoc();
3194
3195   // Splat 1.0 into a vector
3196   BuildMI(*BB, MI, DL, TII->get(Mips::LDI_W), Ws1).addImm(1);
3197   BuildMI(*BB, MI, DL, TII->get(Mips::FFINT_U_W), Ws2).addReg(Ws1);
3198
3199   // Emit 1.0 * fexp2(Wt)
3200   BuildMI(*BB, MI, DL, TII->get(Mips::FEXP2_W), MI->getOperand(0).getReg())
3201       .addReg(Ws2)
3202       .addReg(MI->getOperand(1).getReg());
3203
3204   MI->eraseFromParent(); // The pseudo instruction is gone now.
3205   return BB;
3206 }
3207
3208 // Emit the FEXP2_D_1 pseudo instructions.
3209 //
3210 // fexp2_d_1_pseudo $wd, $wt
3211 // =>
3212 // ldi.d $ws, 1
3213 // fexp2.d $wd, $ws, $wt
3214 MachineBasicBlock *
3215 MipsSETargetLowering::emitFEXP2_D_1(MachineInstr *MI,
3216                                     MachineBasicBlock *BB) const {
3217   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3218   MachineRegisterInfo &RegInfo = BB->getParent()->getRegInfo();
3219   const TargetRegisterClass *RC = &Mips::MSA128DRegClass;
3220   unsigned Ws1 = RegInfo.createVirtualRegister(RC);
3221   unsigned Ws2 = RegInfo.createVirtualRegister(RC);
3222   DebugLoc DL = MI->getDebugLoc();
3223
3224   // Splat 1.0 into a vector
3225   BuildMI(*BB, MI, DL, TII->get(Mips::LDI_D), Ws1).addImm(1);
3226   BuildMI(*BB, MI, DL, TII->get(Mips::FFINT_U_D), Ws2).addReg(Ws1);
3227
3228   // Emit 1.0 * fexp2(Wt)
3229   BuildMI(*BB, MI, DL, TII->get(Mips::FEXP2_D), MI->getOperand(0).getReg())
3230       .addReg(Ws2)
3231       .addReg(MI->getOperand(1).getReg());
3232
3233   MI->eraseFromParent(); // The pseudo instruction is gone now.
3234   return BB;
3235 }