contrib/llvm/lib/Target/NVPTX/NVPTXISelLowering.cpp

   1 //
   2 //                     The LLVM Compiler Infrastructure
   3 //
   4 // This file is distributed under the University of Illinois Open Source
   5 // License. See LICENSE.TXT for details.
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file defines the interfaces that NVPTX uses to lower LLVM code into a
  10 // selection DAG.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "NVPTXISelLowering.h"
  15 #include "NVPTX.h"
  16 #include "NVPTXTargetMachine.h"
  17 #include "NVPTXTargetObjectFile.h"
  18 #include "NVPTXUtilities.h"
  19 #include "llvm/CodeGen/Analysis.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineRegisterInfo.h"
  24 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  25 #include "llvm/IR/CallSite.h"
  26 #include "llvm/IR/DerivedTypes.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/GlobalValue.h"
  29 #include "llvm/IR/IntrinsicInst.h"
  30 #include "llvm/IR/Intrinsics.h"
  31 #include "llvm/IR/Module.h"
  32 #include "llvm/MC/MCSectionELF.h"
  33 #include "llvm/Support/CommandLine.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include <sstream>
  39
  40 #undef DEBUG_TYPE
  41 #define DEBUG_TYPE "nvptx-lower"
  42
  43 using namespace llvm;
  44
  45 static unsigned int uniqueCallSite = 0;
  46
  47 static cl::opt<bool> sched4reg(
  48     "nvptx-sched4reg",
  49     cl::desc("NVPTX Specific: schedule for register pressue"), cl::init(false));
  50
  51 static cl::opt<unsigned>
  52 FMAContractLevelOpt("nvptx-fma-level", cl::ZeroOrMore, cl::Hidden,
  53                     cl::desc("NVPTX Specific: FMA contraction (0: don't do it"
  54                              " 1: do it  2: do it aggressively"),
  55                     cl::init(2));
  56
  57 static bool IsPTXVectorType(MVT VT) {
  58   switch (VT.SimpleTy) {
  59   default:
  60     return false;
  61   case MVT::v2i1:
  62   case MVT::v4i1:
  63   case MVT::v2i8:
  64   case MVT::v4i8:
  65   case MVT::v2i16:
  66   case MVT::v4i16:
  67   case MVT::v2i32:
  68   case MVT::v4i32:
  69   case MVT::v2i64:
  70   case MVT::v2f32:
  71   case MVT::v4f32:
  72   case MVT::v2f64:
  73     return true;
  74   }
  75 }
  76
  77 /// ComputePTXValueVTs - For the given Type \p Ty, returns the set of primitive
  78 /// EVTs that compose it.  Unlike ComputeValueVTs, this will break apart vectors
  79 /// into their primitive components.
  80 /// NOTE: This is a band-aid for code that expects ComputeValueVTs to return the
  81 /// same number of types as the Ins/Outs arrays in LowerFormalArguments,
  82 /// LowerCall, and LowerReturn.
  83 static void ComputePTXValueVTs(const TargetLowering &TLI, const DataLayout &DL,
  84                                Type *Ty, SmallVectorImpl<EVT> &ValueVTs,
  85                                SmallVectorImpl<uint64_t> *Offsets = nullptr,
  86                                uint64_t StartingOffset = 0) {
  87   SmallVector<EVT, 16> TempVTs;
  88   SmallVector<uint64_t, 16> TempOffsets;
  89
  90   ComputeValueVTs(TLI, DL, Ty, TempVTs, &TempOffsets, StartingOffset);
  91   for (unsigned i = 0, e = TempVTs.size(); i != e; ++i) {
  92     EVT VT = TempVTs[i];
  93     uint64_t Off = TempOffsets[i];
  94     if (VT.isVector())
  95       for (unsigned j = 0, je = VT.getVectorNumElements(); j != je; ++j) {
  96         ValueVTs.push_back(VT.getVectorElementType());
  97         if (Offsets)
  98           Offsets->push_back(Off+j*VT.getVectorElementType().getStoreSize());
  99       }
 100     else {
 101       ValueVTs.push_back(VT);
 102       if (Offsets)
 103         Offsets->push_back(Off);
 104     }
 105   }
 106 }
 107
 108 // NVPTXTargetLowering Constructor.
 109 NVPTXTargetLowering::NVPTXTargetLowering(const NVPTXTargetMachine &TM,
 110                                          const NVPTXSubtarget &STI)
 111     : TargetLowering(TM), nvTM(&TM), STI(STI) {
 112
 113   // always lower memset, memcpy, and memmove intrinsics to load/store
 114   // instructions, rather
 115   // then generating calls to memset, mempcy or memmove.
 116   MaxStoresPerMemset = (unsigned) 0xFFFFFFFF;
 117   MaxStoresPerMemcpy = (unsigned) 0xFFFFFFFF;
 118   MaxStoresPerMemmove = (unsigned) 0xFFFFFFFF;
 119
 120   setBooleanContents(ZeroOrNegativeOneBooleanContent);
 121   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 122
 123   // Jump is Expensive. Don't create extra control flow for 'and', 'or'
 124   // condition branches.
 125   setJumpIsExpensive(true);
 126
 127   // Wide divides are _very_ slow. Try to reduce the width of the divide if
 128   // possible.
 129   addBypassSlowDiv(64, 32);
 130
 131   // By default, use the Source scheduling
 132   if (sched4reg)
 133     setSchedulingPreference(Sched::RegPressure);
 134   else
 135     setSchedulingPreference(Sched::Source);
 136
 137   addRegisterClass(MVT::i1, &NVPTX::Int1RegsRegClass);
 138   addRegisterClass(MVT::i16, &NVPTX::Int16RegsRegClass);
 139   addRegisterClass(MVT::i32, &NVPTX::Int32RegsRegClass);
 140   addRegisterClass(MVT::i64, &NVPTX::Int64RegsRegClass);
 141   addRegisterClass(MVT::f32, &NVPTX::Float32RegsRegClass);
 142   addRegisterClass(MVT::f64, &NVPTX::Float64RegsRegClass);
 143
 144   // Operations not directly supported by NVPTX.
 145   setOperationAction(ISD::SELECT_CC, MVT::f32, Expand);
 146   setOperationAction(ISD::SELECT_CC, MVT::f64, Expand);
 147   setOperationAction(ISD::SELECT_CC, MVT::i1, Expand);
 148   setOperationAction(ISD::SELECT_CC, MVT::i8, Expand);
 149   setOperationAction(ISD::SELECT_CC, MVT::i16, Expand);
 150   setOperationAction(ISD::SELECT_CC, MVT::i32, Expand);
 151   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 152   setOperationAction(ISD::BR_CC, MVT::f32, Expand);
 153   setOperationAction(ISD::BR_CC, MVT::f64, Expand);
 154   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 155   setOperationAction(ISD::BR_CC, MVT::i8, Expand);
 156   setOperationAction(ISD::BR_CC, MVT::i16, Expand);
 157   setOperationAction(ISD::BR_CC, MVT::i32, Expand);
 158   setOperationAction(ISD::BR_CC, MVT::i64, Expand);
 159   // Some SIGN_EXTEND_INREG can be done using cvt instruction.
 160   // For others we will expand to a SHL/SRA pair.
 161   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i64, Legal);
 162   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 163   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Legal);
 164   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8 , Legal);
 165   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 166
 167   setOperationAction(ISD::SHL_PARTS, MVT::i32  , Custom);
 168   setOperationAction(ISD::SRA_PARTS, MVT::i32  , Custom);
 169   setOperationAction(ISD::SRL_PARTS, MVT::i32  , Custom);
 170   setOperationAction(ISD::SHL_PARTS, MVT::i64  , Custom);
 171   setOperationAction(ISD::SRA_PARTS, MVT::i64  , Custom);
 172   setOperationAction(ISD::SRL_PARTS, MVT::i64  , Custom);
 173
 174   if (STI.hasROT64()) {
 175     setOperationAction(ISD::ROTL, MVT::i64, Legal);
 176     setOperationAction(ISD::ROTR, MVT::i64, Legal);
 177   } else {
 178     setOperationAction(ISD::ROTL, MVT::i64, Expand);
 179     setOperationAction(ISD::ROTR, MVT::i64, Expand);
 180   }
 181   if (STI.hasROT32()) {
 182     setOperationAction(ISD::ROTL, MVT::i32, Legal);
 183     setOperationAction(ISD::ROTR, MVT::i32, Legal);
 184   } else {
 185     setOperationAction(ISD::ROTL, MVT::i32, Expand);
 186     setOperationAction(ISD::ROTR, MVT::i32, Expand);
 187   }
 188
 189   setOperationAction(ISD::ROTL, MVT::i16, Expand);
 190   setOperationAction(ISD::ROTR, MVT::i16, Expand);
 191   setOperationAction(ISD::ROTL, MVT::i8, Expand);
 192   setOperationAction(ISD::ROTR, MVT::i8, Expand);
 193   setOperationAction(ISD::BSWAP, MVT::i16, Expand);
 194   setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 195   setOperationAction(ISD::BSWAP, MVT::i64, Expand);
 196
 197   // Indirect branch is not supported.
 198   // This also disables Jump Table creation.
 199   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 200   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 201
 202   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 203   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 204
 205   // We want to legalize constant related memmove and memcopy
 206   // intrinsics.
 207   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
 208
 209   // Turn FP extload into load/fextend
 210   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 211   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 212   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f32, Expand);
 213   setLoadExtAction(ISD::EXTLOAD, MVT::v2f32, MVT::v2f16, Expand);
 214   setLoadExtAction(ISD::EXTLOAD, MVT::v2f64, MVT::v2f16, Expand);
 215   setLoadExtAction(ISD::EXTLOAD, MVT::v2f64, MVT::v2f32, Expand);
 216   setLoadExtAction(ISD::EXTLOAD, MVT::v4f32, MVT::v4f16, Expand);
 217   setLoadExtAction(ISD::EXTLOAD, MVT::v4f64, MVT::v4f16, Expand);
 218   setLoadExtAction(ISD::EXTLOAD, MVT::v4f64, MVT::v4f32, Expand);
 219   // Turn FP truncstore into trunc + store.
 220   // FIXME: vector types should also be expanded
 221   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 222   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 223   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 224
 225   // PTX does not support load / store predicate registers
 226   setOperationAction(ISD::LOAD, MVT::i1, Custom);
 227   setOperationAction(ISD::STORE, MVT::i1, Custom);
 228
 229   for (MVT VT : MVT::integer_valuetypes()) {
 230     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 231     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i1, Promote);
 232     setTruncStoreAction(VT, MVT::i1, Expand);
 233   }
 234
 235   // This is legal in NVPTX
 236   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 237   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 238
 239   // TRAP can be lowered to PTX trap
 240   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 241
 242   setOperationAction(ISD::ADDC, MVT::i64, Expand);
 243   setOperationAction(ISD::ADDE, MVT::i64, Expand);
 244
 245   // Register custom handling for vector loads/stores
 246   for (MVT VT : MVT::vector_valuetypes()) {
 247     if (IsPTXVectorType(VT)) {
 248       setOperationAction(ISD::LOAD, VT, Custom);
 249       setOperationAction(ISD::STORE, VT, Custom);
 250       setOperationAction(ISD::INTRINSIC_W_CHAIN, VT, Custom);
 251     }
 252   }
 253
 254   // Custom handling for i8 intrinsics
 255   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i8, Custom);
 256
 257   setOperationAction(ISD::CTLZ, MVT::i16, Legal);
 258   setOperationAction(ISD::CTLZ, MVT::i32, Legal);
 259   setOperationAction(ISD::CTLZ, MVT::i64, Legal);
 260   setOperationAction(ISD::CTTZ, MVT::i16, Expand);
 261   setOperationAction(ISD::CTTZ, MVT::i32, Expand);
 262   setOperationAction(ISD::CTTZ, MVT::i64, Expand);
 263   setOperationAction(ISD::CTPOP, MVT::i16, Legal);
 264   setOperationAction(ISD::CTPOP, MVT::i32, Legal);
 265   setOperationAction(ISD::CTPOP, MVT::i64, Legal);
 266
 267   // PTX does not directly support SELP of i1, so promote to i32 first
 268   setOperationAction(ISD::SELECT, MVT::i1, Custom);
 269
 270   // PTX cannot multiply two i64s in a single instruction.
 271   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 272   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 273
 274   // We have some custom DAG combine patterns for these nodes
 275   setTargetDAGCombine(ISD::ADD);
 276   setTargetDAGCombine(ISD::AND);
 277   setTargetDAGCombine(ISD::FADD);
 278   setTargetDAGCombine(ISD::MUL);
 279   setTargetDAGCombine(ISD::SHL);
 280   setTargetDAGCombine(ISD::SELECT);
 281
 282   // Now deduce the information based on the above mentioned
 283   // actions
 284   computeRegisterProperties(STI.getRegisterInfo());
 285 }
 286
 287 const char *NVPTXTargetLowering::getTargetNodeName(unsigned Opcode) const {
 288   switch ((NVPTXISD::NodeType)Opcode) {
 289   case NVPTXISD::FIRST_NUMBER:
 290     break;
 291   case NVPTXISD::CALL:
 292     return "NVPTXISD::CALL";
 293   case NVPTXISD::RET_FLAG:
 294     return "NVPTXISD::RET_FLAG";
 295   case NVPTXISD::LOAD_PARAM:
 296     return "NVPTXISD::LOAD_PARAM";
 297   case NVPTXISD::Wrapper:
 298     return "NVPTXISD::Wrapper";
 299   case NVPTXISD::DeclareParam:
 300     return "NVPTXISD::DeclareParam";
 301   case NVPTXISD::DeclareScalarParam:
 302     return "NVPTXISD::DeclareScalarParam";
 303   case NVPTXISD::DeclareRet:
 304     return "NVPTXISD::DeclareRet";
 305   case NVPTXISD::DeclareScalarRet:
 306     return "NVPTXISD::DeclareScalarRet";
 307   case NVPTXISD::DeclareRetParam:
 308     return "NVPTXISD::DeclareRetParam";
 309   case NVPTXISD::PrintCall:
 310     return "NVPTXISD::PrintCall";
 311   case NVPTXISD::PrintConvergentCall:
 312     return "NVPTXISD::PrintConvergentCall";
 313   case NVPTXISD::PrintCallUni:
 314     return "NVPTXISD::PrintCallUni";
 315   case NVPTXISD::PrintConvergentCallUni:
 316     return "NVPTXISD::PrintConvergentCallUni";
 317   case NVPTXISD::LoadParam:
 318     return "NVPTXISD::LoadParam";
 319   case NVPTXISD::LoadParamV2:
 320     return "NVPTXISD::LoadParamV2";
 321   case NVPTXISD::LoadParamV4:
 322     return "NVPTXISD::LoadParamV4";
 323   case NVPTXISD::StoreParam:
 324     return "NVPTXISD::StoreParam";
 325   case NVPTXISD::StoreParamV2:
 326     return "NVPTXISD::StoreParamV2";
 327   case NVPTXISD::StoreParamV4:
 328     return "NVPTXISD::StoreParamV4";
 329   case NVPTXISD::StoreParamS32:
 330     return "NVPTXISD::StoreParamS32";
 331   case NVPTXISD::StoreParamU32:
 332     return "NVPTXISD::StoreParamU32";
 333   case NVPTXISD::CallArgBegin:
 334     return "NVPTXISD::CallArgBegin";
 335   case NVPTXISD::CallArg:
 336     return "NVPTXISD::CallArg";
 337   case NVPTXISD::LastCallArg:
 338     return "NVPTXISD::LastCallArg";
 339   case NVPTXISD::CallArgEnd:
 340     return "NVPTXISD::CallArgEnd";
 341   case NVPTXISD::CallVoid:
 342     return "NVPTXISD::CallVoid";
 343   case NVPTXISD::CallVal:
 344     return "NVPTXISD::CallVal";
 345   case NVPTXISD::CallSymbol:
 346     return "NVPTXISD::CallSymbol";
 347   case NVPTXISD::Prototype:
 348     return "NVPTXISD::Prototype";
 349   case NVPTXISD::MoveParam:
 350     return "NVPTXISD::MoveParam";
 351   case NVPTXISD::StoreRetval:
 352     return "NVPTXISD::StoreRetval";
 353   case NVPTXISD::StoreRetvalV2:
 354     return "NVPTXISD::StoreRetvalV2";
 355   case NVPTXISD::StoreRetvalV4:
 356     return "NVPTXISD::StoreRetvalV4";
 357   case NVPTXISD::PseudoUseParam:
 358     return "NVPTXISD::PseudoUseParam";
 359   case NVPTXISD::RETURN:
 360     return "NVPTXISD::RETURN";
 361   case NVPTXISD::CallSeqBegin:
 362     return "NVPTXISD::CallSeqBegin";
 363   case NVPTXISD::CallSeqEnd:
 364     return "NVPTXISD::CallSeqEnd";
 365   case NVPTXISD::CallPrototype:
 366     return "NVPTXISD::CallPrototype";
 367   case NVPTXISD::LoadV2:
 368     return "NVPTXISD::LoadV2";
 369   case NVPTXISD::LoadV4:
 370     return "NVPTXISD::LoadV4";
 371   case NVPTXISD::LDGV2:
 372     return "NVPTXISD::LDGV2";
 373   case NVPTXISD::LDGV4:
 374     return "NVPTXISD::LDGV4";
 375   case NVPTXISD::LDUV2:
 376     return "NVPTXISD::LDUV2";
 377   case NVPTXISD::LDUV4:
 378     return "NVPTXISD::LDUV4";
 379   case NVPTXISD::StoreV2:
 380     return "NVPTXISD::StoreV2";
 381   case NVPTXISD::StoreV4:
 382     return "NVPTXISD::StoreV4";
 383   case NVPTXISD::FUN_SHFL_CLAMP:
 384     return "NVPTXISD::FUN_SHFL_CLAMP";
 385   case NVPTXISD::FUN_SHFR_CLAMP:
 386     return "NVPTXISD::FUN_SHFR_CLAMP";
 387   case NVPTXISD::IMAD:
 388     return "NVPTXISD::IMAD";
 389   case NVPTXISD::Dummy:
 390     return "NVPTXISD::Dummy";
 391   case NVPTXISD::MUL_WIDE_SIGNED:
 392     return "NVPTXISD::MUL_WIDE_SIGNED";
 393   case NVPTXISD::MUL_WIDE_UNSIGNED:
 394     return "NVPTXISD::MUL_WIDE_UNSIGNED";
 395   case NVPTXISD::Tex1DFloatS32:        return "NVPTXISD::Tex1DFloatS32";
 396   case NVPTXISD::Tex1DFloatFloat:      return "NVPTXISD::Tex1DFloatFloat";
 397   case NVPTXISD::Tex1DFloatFloatLevel:
 398     return "NVPTXISD::Tex1DFloatFloatLevel";
 399   case NVPTXISD::Tex1DFloatFloatGrad:
 400     return "NVPTXISD::Tex1DFloatFloatGrad";
 401   case NVPTXISD::Tex1DS32S32:          return "NVPTXISD::Tex1DS32S32";
 402   case NVPTXISD::Tex1DS32Float:        return "NVPTXISD::Tex1DS32Float";
 403   case NVPTXISD::Tex1DS32FloatLevel:
 404     return "NVPTXISD::Tex1DS32FloatLevel";
 405   case NVPTXISD::Tex1DS32FloatGrad:
 406     return "NVPTXISD::Tex1DS32FloatGrad";
 407   case NVPTXISD::Tex1DU32S32:          return "NVPTXISD::Tex1DU32S32";
 408   case NVPTXISD::Tex1DU32Float:        return "NVPTXISD::Tex1DU32Float";
 409   case NVPTXISD::Tex1DU32FloatLevel:
 410     return "NVPTXISD::Tex1DU32FloatLevel";
 411   case NVPTXISD::Tex1DU32FloatGrad:
 412     return "NVPTXISD::Tex1DU32FloatGrad";
 413   case NVPTXISD::Tex1DArrayFloatS32:   return "NVPTXISD::Tex1DArrayFloatS32";
 414   case NVPTXISD::Tex1DArrayFloatFloat: return "NVPTXISD::Tex1DArrayFloatFloat";
 415   case NVPTXISD::Tex1DArrayFloatFloatLevel:
 416     return "NVPTXISD::Tex1DArrayFloatFloatLevel";
 417   case NVPTXISD::Tex1DArrayFloatFloatGrad:
 418     return "NVPTXISD::Tex1DArrayFloatFloatGrad";
 419   case NVPTXISD::Tex1DArrayS32S32:     return "NVPTXISD::Tex1DArrayS32S32";
 420   case NVPTXISD::Tex1DArrayS32Float:   return "NVPTXISD::Tex1DArrayS32Float";
 421   case NVPTXISD::Tex1DArrayS32FloatLevel:
 422     return "NVPTXISD::Tex1DArrayS32FloatLevel";
 423   case NVPTXISD::Tex1DArrayS32FloatGrad:
 424     return "NVPTXISD::Tex1DArrayS32FloatGrad";
 425   case NVPTXISD::Tex1DArrayU32S32:     return "NVPTXISD::Tex1DArrayU32S32";
 426   case NVPTXISD::Tex1DArrayU32Float:   return "NVPTXISD::Tex1DArrayU32Float";
 427   case NVPTXISD::Tex1DArrayU32FloatLevel:
 428     return "NVPTXISD::Tex1DArrayU32FloatLevel";
 429   case NVPTXISD::Tex1DArrayU32FloatGrad:
 430     return "NVPTXISD::Tex1DArrayU32FloatGrad";
 431   case NVPTXISD::Tex2DFloatS32:        return "NVPTXISD::Tex2DFloatS32";
 432   case NVPTXISD::Tex2DFloatFloat:      return "NVPTXISD::Tex2DFloatFloat";
 433   case NVPTXISD::Tex2DFloatFloatLevel:
 434     return "NVPTXISD::Tex2DFloatFloatLevel";
 435   case NVPTXISD::Tex2DFloatFloatGrad:
 436     return "NVPTXISD::Tex2DFloatFloatGrad";
 437   case NVPTXISD::Tex2DS32S32:          return "NVPTXISD::Tex2DS32S32";
 438   case NVPTXISD::Tex2DS32Float:        return "NVPTXISD::Tex2DS32Float";
 439   case NVPTXISD::Tex2DS32FloatLevel:
 440     return "NVPTXISD::Tex2DS32FloatLevel";
 441   case NVPTXISD::Tex2DS32FloatGrad:
 442     return "NVPTXISD::Tex2DS32FloatGrad";
 443   case NVPTXISD::Tex2DU32S32:          return "NVPTXISD::Tex2DU32S32";
 444   case NVPTXISD::Tex2DU32Float:        return "NVPTXISD::Tex2DU32Float";
 445   case NVPTXISD::Tex2DU32FloatLevel:
 446     return "NVPTXISD::Tex2DU32FloatLevel";
 447   case NVPTXISD::Tex2DU32FloatGrad:
 448     return "NVPTXISD::Tex2DU32FloatGrad";
 449   case NVPTXISD::Tex2DArrayFloatS32:   return "NVPTXISD::Tex2DArrayFloatS32";
 450   case NVPTXISD::Tex2DArrayFloatFloat: return "NVPTXISD::Tex2DArrayFloatFloat";
 451   case NVPTXISD::Tex2DArrayFloatFloatLevel:
 452     return "NVPTXISD::Tex2DArrayFloatFloatLevel";
 453   case NVPTXISD::Tex2DArrayFloatFloatGrad:
 454     return "NVPTXISD::Tex2DArrayFloatFloatGrad";
 455   case NVPTXISD::Tex2DArrayS32S32:     return "NVPTXISD::Tex2DArrayS32S32";
 456   case NVPTXISD::Tex2DArrayS32Float:   return "NVPTXISD::Tex2DArrayS32Float";
 457   case NVPTXISD::Tex2DArrayS32FloatLevel:
 458     return "NVPTXISD::Tex2DArrayS32FloatLevel";
 459   case NVPTXISD::Tex2DArrayS32FloatGrad:
 460     return "NVPTXISD::Tex2DArrayS32FloatGrad";
 461   case NVPTXISD::Tex2DArrayU32S32:     return "NVPTXISD::Tex2DArrayU32S32";
 462   case NVPTXISD::Tex2DArrayU32Float:   return "NVPTXISD::Tex2DArrayU32Float";
 463   case NVPTXISD::Tex2DArrayU32FloatLevel:
 464     return "NVPTXISD::Tex2DArrayU32FloatLevel";
 465   case NVPTXISD::Tex2DArrayU32FloatGrad:
 466     return "NVPTXISD::Tex2DArrayU32FloatGrad";
 467   case NVPTXISD::Tex3DFloatS32:        return "NVPTXISD::Tex3DFloatS32";
 468   case NVPTXISD::Tex3DFloatFloat:      return "NVPTXISD::Tex3DFloatFloat";
 469   case NVPTXISD::Tex3DFloatFloatLevel:
 470     return "NVPTXISD::Tex3DFloatFloatLevel";
 471   case NVPTXISD::Tex3DFloatFloatGrad:
 472     return "NVPTXISD::Tex3DFloatFloatGrad";
 473   case NVPTXISD::Tex3DS32S32:          return "NVPTXISD::Tex3DS32S32";
 474   case NVPTXISD::Tex3DS32Float:        return "NVPTXISD::Tex3DS32Float";
 475   case NVPTXISD::Tex3DS32FloatLevel:
 476     return "NVPTXISD::Tex3DS32FloatLevel";
 477   case NVPTXISD::Tex3DS32FloatGrad:
 478     return "NVPTXISD::Tex3DS32FloatGrad";
 479   case NVPTXISD::Tex3DU32S32:          return "NVPTXISD::Tex3DU32S32";
 480   case NVPTXISD::Tex3DU32Float:        return "NVPTXISD::Tex3DU32Float";
 481   case NVPTXISD::Tex3DU32FloatLevel:
 482     return "NVPTXISD::Tex3DU32FloatLevel";
 483   case NVPTXISD::Tex3DU32FloatGrad:
 484     return "NVPTXISD::Tex3DU32FloatGrad";
 485   case NVPTXISD::TexCubeFloatFloat:      return "NVPTXISD::TexCubeFloatFloat";
 486   case NVPTXISD::TexCubeFloatFloatLevel:
 487     return "NVPTXISD::TexCubeFloatFloatLevel";
 488   case NVPTXISD::TexCubeS32Float:        return "NVPTXISD::TexCubeS32Float";
 489   case NVPTXISD::TexCubeS32FloatLevel:
 490     return "NVPTXISD::TexCubeS32FloatLevel";
 491   case NVPTXISD::TexCubeU32Float:        return "NVPTXISD::TexCubeU32Float";
 492   case NVPTXISD::TexCubeU32FloatLevel:
 493     return "NVPTXISD::TexCubeU32FloatLevel";
 494   case NVPTXISD::TexCubeArrayFloatFloat:
 495     return "NVPTXISD::TexCubeArrayFloatFloat";
 496   case NVPTXISD::TexCubeArrayFloatFloatLevel:
 497     return "NVPTXISD::TexCubeArrayFloatFloatLevel";
 498   case NVPTXISD::TexCubeArrayS32Float:
 499     return "NVPTXISD::TexCubeArrayS32Float";
 500   case NVPTXISD::TexCubeArrayS32FloatLevel:
 501     return "NVPTXISD::TexCubeArrayS32FloatLevel";
 502   case NVPTXISD::TexCubeArrayU32Float:
 503     return "NVPTXISD::TexCubeArrayU32Float";
 504   case NVPTXISD::TexCubeArrayU32FloatLevel:
 505     return "NVPTXISD::TexCubeArrayU32FloatLevel";
 506   case NVPTXISD::Tld4R2DFloatFloat:
 507     return "NVPTXISD::Tld4R2DFloatFloat";
 508   case NVPTXISD::Tld4G2DFloatFloat:
 509     return "NVPTXISD::Tld4G2DFloatFloat";
 510   case NVPTXISD::Tld4B2DFloatFloat:
 511     return "NVPTXISD::Tld4B2DFloatFloat";
 512   case NVPTXISD::Tld4A2DFloatFloat:
 513     return "NVPTXISD::Tld4A2DFloatFloat";
 514   case NVPTXISD::Tld4R2DS64Float:
 515     return "NVPTXISD::Tld4R2DS64Float";
 516   case NVPTXISD::Tld4G2DS64Float:
 517     return "NVPTXISD::Tld4G2DS64Float";
 518   case NVPTXISD::Tld4B2DS64Float:
 519     return "NVPTXISD::Tld4B2DS64Float";
 520   case NVPTXISD::Tld4A2DS64Float:
 521     return "NVPTXISD::Tld4A2DS64Float";
 522   case NVPTXISD::Tld4R2DU64Float:
 523     return "NVPTXISD::Tld4R2DU64Float";
 524   case NVPTXISD::Tld4G2DU64Float:
 525     return "NVPTXISD::Tld4G2DU64Float";
 526   case NVPTXISD::Tld4B2DU64Float:
 527     return "NVPTXISD::Tld4B2DU64Float";
 528   case NVPTXISD::Tld4A2DU64Float:
 529     return "NVPTXISD::Tld4A2DU64Float";
 530
 531   case NVPTXISD::TexUnified1DFloatS32:
 532     return "NVPTXISD::TexUnified1DFloatS32";
 533   case NVPTXISD::TexUnified1DFloatFloat:
 534     return "NVPTXISD::TexUnified1DFloatFloat";
 535   case NVPTXISD::TexUnified1DFloatFloatLevel:
 536     return "NVPTXISD::TexUnified1DFloatFloatLevel";
 537   case NVPTXISD::TexUnified1DFloatFloatGrad:
 538     return "NVPTXISD::TexUnified1DFloatFloatGrad";
 539   case NVPTXISD::TexUnified1DS32S32:
 540     return "NVPTXISD::TexUnified1DS32S32";
 541   case NVPTXISD::TexUnified1DS32Float:
 542     return "NVPTXISD::TexUnified1DS32Float";
 543   case NVPTXISD::TexUnified1DS32FloatLevel:
 544     return "NVPTXISD::TexUnified1DS32FloatLevel";
 545   case NVPTXISD::TexUnified1DS32FloatGrad:
 546     return "NVPTXISD::TexUnified1DS32FloatGrad";
 547   case NVPTXISD::TexUnified1DU32S32:
 548     return "NVPTXISD::TexUnified1DU32S32";
 549   case NVPTXISD::TexUnified1DU32Float:
 550     return "NVPTXISD::TexUnified1DU32Float";
 551   case NVPTXISD::TexUnified1DU32FloatLevel:
 552     return "NVPTXISD::TexUnified1DU32FloatLevel";
 553   case NVPTXISD::TexUnified1DU32FloatGrad:
 554     return "NVPTXISD::TexUnified1DU32FloatGrad";
 555   case NVPTXISD::TexUnified1DArrayFloatS32:
 556     return "NVPTXISD::TexUnified1DArrayFloatS32";
 557   case NVPTXISD::TexUnified1DArrayFloatFloat:
 558     return "NVPTXISD::TexUnified1DArrayFloatFloat";
 559   case NVPTXISD::TexUnified1DArrayFloatFloatLevel:
 560     return "NVPTXISD::TexUnified1DArrayFloatFloatLevel";
 561   case NVPTXISD::TexUnified1DArrayFloatFloatGrad:
 562     return "NVPTXISD::TexUnified1DArrayFloatFloatGrad";
 563   case NVPTXISD::TexUnified1DArrayS32S32:
 564     return "NVPTXISD::TexUnified1DArrayS32S32";
 565   case NVPTXISD::TexUnified1DArrayS32Float:
 566     return "NVPTXISD::TexUnified1DArrayS32Float";
 567   case NVPTXISD::TexUnified1DArrayS32FloatLevel:
 568     return "NVPTXISD::TexUnified1DArrayS32FloatLevel";
 569   case NVPTXISD::TexUnified1DArrayS32FloatGrad:
 570     return "NVPTXISD::TexUnified1DArrayS32FloatGrad";
 571   case NVPTXISD::TexUnified1DArrayU32S32:
 572     return "NVPTXISD::TexUnified1DArrayU32S32";
 573   case NVPTXISD::TexUnified1DArrayU32Float:
 574     return "NVPTXISD::TexUnified1DArrayU32Float";
 575   case NVPTXISD::TexUnified1DArrayU32FloatLevel:
 576     return "NVPTXISD::TexUnified1DArrayU32FloatLevel";
 577   case NVPTXISD::TexUnified1DArrayU32FloatGrad:
 578     return "NVPTXISD::TexUnified1DArrayU32FloatGrad";
 579   case NVPTXISD::TexUnified2DFloatS32:
 580     return "NVPTXISD::TexUnified2DFloatS32";
 581   case NVPTXISD::TexUnified2DFloatFloat:
 582     return "NVPTXISD::TexUnified2DFloatFloat";
 583   case NVPTXISD::TexUnified2DFloatFloatLevel:
 584     return "NVPTXISD::TexUnified2DFloatFloatLevel";
 585   case NVPTXISD::TexUnified2DFloatFloatGrad:
 586     return "NVPTXISD::TexUnified2DFloatFloatGrad";
 587   case NVPTXISD::TexUnified2DS32S32:
 588     return "NVPTXISD::TexUnified2DS32S32";
 589   case NVPTXISD::TexUnified2DS32Float:
 590     return "NVPTXISD::TexUnified2DS32Float";
 591   case NVPTXISD::TexUnified2DS32FloatLevel:
 592     return "NVPTXISD::TexUnified2DS32FloatLevel";
 593   case NVPTXISD::TexUnified2DS32FloatGrad:
 594     return "NVPTXISD::TexUnified2DS32FloatGrad";
 595   case NVPTXISD::TexUnified2DU32S32:
 596     return "NVPTXISD::TexUnified2DU32S32";
 597   case NVPTXISD::TexUnified2DU32Float:
 598     return "NVPTXISD::TexUnified2DU32Float";
 599   case NVPTXISD::TexUnified2DU32FloatLevel:
 600     return "NVPTXISD::TexUnified2DU32FloatLevel";
 601   case NVPTXISD::TexUnified2DU32FloatGrad:
 602     return "NVPTXISD::TexUnified2DU32FloatGrad";
 603   case NVPTXISD::TexUnified2DArrayFloatS32:
 604     return "NVPTXISD::TexUnified2DArrayFloatS32";
 605   case NVPTXISD::TexUnified2DArrayFloatFloat:
 606     return "NVPTXISD::TexUnified2DArrayFloatFloat";
 607   case NVPTXISD::TexUnified2DArrayFloatFloatLevel:
 608     return "NVPTXISD::TexUnified2DArrayFloatFloatLevel";
 609   case NVPTXISD::TexUnified2DArrayFloatFloatGrad:
 610     return "NVPTXISD::TexUnified2DArrayFloatFloatGrad";
 611   case NVPTXISD::TexUnified2DArrayS32S32:
 612     return "NVPTXISD::TexUnified2DArrayS32S32";
 613   case NVPTXISD::TexUnified2DArrayS32Float:
 614     return "NVPTXISD::TexUnified2DArrayS32Float";
 615   case NVPTXISD::TexUnified2DArrayS32FloatLevel:
 616     return "NVPTXISD::TexUnified2DArrayS32FloatLevel";
 617   case NVPTXISD::TexUnified2DArrayS32FloatGrad:
 618     return "NVPTXISD::TexUnified2DArrayS32FloatGrad";
 619   case NVPTXISD::TexUnified2DArrayU32S32:
 620     return "NVPTXISD::TexUnified2DArrayU32S32";
 621   case NVPTXISD::TexUnified2DArrayU32Float:
 622     return "NVPTXISD::TexUnified2DArrayU32Float";
 623   case NVPTXISD::TexUnified2DArrayU32FloatLevel:
 624     return "NVPTXISD::TexUnified2DArrayU32FloatLevel";
 625   case NVPTXISD::TexUnified2DArrayU32FloatGrad:
 626     return "NVPTXISD::TexUnified2DArrayU32FloatGrad";
 627   case NVPTXISD::TexUnified3DFloatS32:
 628     return "NVPTXISD::TexUnified3DFloatS32";
 629   case NVPTXISD::TexUnified3DFloatFloat:
 630     return "NVPTXISD::TexUnified3DFloatFloat";
 631   case NVPTXISD::TexUnified3DFloatFloatLevel:
 632     return "NVPTXISD::TexUnified3DFloatFloatLevel";
 633   case NVPTXISD::TexUnified3DFloatFloatGrad:
 634     return "NVPTXISD::TexUnified3DFloatFloatGrad";
 635   case NVPTXISD::TexUnified3DS32S32:
 636     return "NVPTXISD::TexUnified3DS32S32";
 637   case NVPTXISD::TexUnified3DS32Float:
 638     return "NVPTXISD::TexUnified3DS32Float";
 639   case NVPTXISD::TexUnified3DS32FloatLevel:
 640     return "NVPTXISD::TexUnified3DS32FloatLevel";
 641   case NVPTXISD::TexUnified3DS32FloatGrad:
 642     return "NVPTXISD::TexUnified3DS32FloatGrad";
 643   case NVPTXISD::TexUnified3DU32S32:
 644     return "NVPTXISD::TexUnified3DU32S32";
 645   case NVPTXISD::TexUnified3DU32Float:
 646     return "NVPTXISD::TexUnified3DU32Float";
 647   case NVPTXISD::TexUnified3DU32FloatLevel:
 648     return "NVPTXISD::TexUnified3DU32FloatLevel";
 649   case NVPTXISD::TexUnified3DU32FloatGrad:
 650     return "NVPTXISD::TexUnified3DU32FloatGrad";
 651   case NVPTXISD::TexUnifiedCubeFloatFloat:
 652     return "NVPTXISD::TexUnifiedCubeFloatFloat";
 653   case NVPTXISD::TexUnifiedCubeFloatFloatLevel:
 654     return "NVPTXISD::TexUnifiedCubeFloatFloatLevel";
 655   case NVPTXISD::TexUnifiedCubeS32Float:
 656     return "NVPTXISD::TexUnifiedCubeS32Float";
 657   case NVPTXISD::TexUnifiedCubeS32FloatLevel:
 658     return "NVPTXISD::TexUnifiedCubeS32FloatLevel";
 659   case NVPTXISD::TexUnifiedCubeU32Float:
 660     return "NVPTXISD::TexUnifiedCubeU32Float";
 661   case NVPTXISD::TexUnifiedCubeU32FloatLevel:
 662     return "NVPTXISD::TexUnifiedCubeU32FloatLevel";
 663   case NVPTXISD::TexUnifiedCubeArrayFloatFloat:
 664     return "NVPTXISD::TexUnifiedCubeArrayFloatFloat";
 665   case NVPTXISD::TexUnifiedCubeArrayFloatFloatLevel:
 666     return "NVPTXISD::TexUnifiedCubeArrayFloatFloatLevel";
 667   case NVPTXISD::TexUnifiedCubeArrayS32Float:
 668     return "NVPTXISD::TexUnifiedCubeArrayS32Float";
 669   case NVPTXISD::TexUnifiedCubeArrayS32FloatLevel:
 670     return "NVPTXISD::TexUnifiedCubeArrayS32FloatLevel";
 671   case NVPTXISD::TexUnifiedCubeArrayU32Float:
 672     return "NVPTXISD::TexUnifiedCubeArrayU32Float";
 673   case NVPTXISD::TexUnifiedCubeArrayU32FloatLevel:
 674     return "NVPTXISD::TexUnifiedCubeArrayU32FloatLevel";
 675   case NVPTXISD::Tld4UnifiedR2DFloatFloat:
 676     return "NVPTXISD::Tld4UnifiedR2DFloatFloat";
 677   case NVPTXISD::Tld4UnifiedG2DFloatFloat:
 678     return "NVPTXISD::Tld4UnifiedG2DFloatFloat";
 679   case NVPTXISD::Tld4UnifiedB2DFloatFloat:
 680     return "NVPTXISD::Tld4UnifiedB2DFloatFloat";
 681   case NVPTXISD::Tld4UnifiedA2DFloatFloat:
 682     return "NVPTXISD::Tld4UnifiedA2DFloatFloat";
 683   case NVPTXISD::Tld4UnifiedR2DS64Float:
 684     return "NVPTXISD::Tld4UnifiedR2DS64Float";
 685   case NVPTXISD::Tld4UnifiedG2DS64Float:
 686     return "NVPTXISD::Tld4UnifiedG2DS64Float";
 687   case NVPTXISD::Tld4UnifiedB2DS64Float:
 688     return "NVPTXISD::Tld4UnifiedB2DS64Float";
 689   case NVPTXISD::Tld4UnifiedA2DS64Float:
 690     return "NVPTXISD::Tld4UnifiedA2DS64Float";
 691   case NVPTXISD::Tld4UnifiedR2DU64Float:
 692     return "NVPTXISD::Tld4UnifiedR2DU64Float";
 693   case NVPTXISD::Tld4UnifiedG2DU64Float:
 694     return "NVPTXISD::Tld4UnifiedG2DU64Float";
 695   case NVPTXISD::Tld4UnifiedB2DU64Float:
 696     return "NVPTXISD::Tld4UnifiedB2DU64Float";
 697   case NVPTXISD::Tld4UnifiedA2DU64Float:
 698     return "NVPTXISD::Tld4UnifiedA2DU64Float";
 699
 700   case NVPTXISD::Suld1DI8Clamp:          return "NVPTXISD::Suld1DI8Clamp";
 701   case NVPTXISD::Suld1DI16Clamp:         return "NVPTXISD::Suld1DI16Clamp";
 702   case NVPTXISD::Suld1DI32Clamp:         return "NVPTXISD::Suld1DI32Clamp";
 703   case NVPTXISD::Suld1DI64Clamp:         return "NVPTXISD::Suld1DI64Clamp";
 704   case NVPTXISD::Suld1DV2I8Clamp:        return "NVPTXISD::Suld1DV2I8Clamp";
 705   case NVPTXISD::Suld1DV2I16Clamp:       return "NVPTXISD::Suld1DV2I16Clamp";
 706   case NVPTXISD::Suld1DV2I32Clamp:       return "NVPTXISD::Suld1DV2I32Clamp";
 707   case NVPTXISD::Suld1DV2I64Clamp:       return "NVPTXISD::Suld1DV2I64Clamp";
 708   case NVPTXISD::Suld1DV4I8Clamp:        return "NVPTXISD::Suld1DV4I8Clamp";
 709   case NVPTXISD::Suld1DV4I16Clamp:       return "NVPTXISD::Suld1DV4I16Clamp";
 710   case NVPTXISD::Suld1DV4I32Clamp:       return "NVPTXISD::Suld1DV4I32Clamp";
 711
 712   case NVPTXISD::Suld1DArrayI8Clamp:   return "NVPTXISD::Suld1DArrayI8Clamp";
 713   case NVPTXISD::Suld1DArrayI16Clamp:  return "NVPTXISD::Suld1DArrayI16Clamp";
 714   case NVPTXISD::Suld1DArrayI32Clamp:  return "NVPTXISD::Suld1DArrayI32Clamp";
 715   case NVPTXISD::Suld1DArrayI64Clamp:  return "NVPTXISD::Suld1DArrayI64Clamp";
 716   case NVPTXISD::Suld1DArrayV2I8Clamp: return "NVPTXISD::Suld1DArrayV2I8Clamp";
 717   case NVPTXISD::Suld1DArrayV2I16Clamp:return "NVPTXISD::Suld1DArrayV2I16Clamp";
 718   case NVPTXISD::Suld1DArrayV2I32Clamp:return "NVPTXISD::Suld1DArrayV2I32Clamp";
 719   case NVPTXISD::Suld1DArrayV2I64Clamp:return "NVPTXISD::Suld1DArrayV2I64Clamp";
 720   case NVPTXISD::Suld1DArrayV4I8Clamp: return "NVPTXISD::Suld1DArrayV4I8Clamp";
 721   case NVPTXISD::Suld1DArrayV4I16Clamp:return "NVPTXISD::Suld1DArrayV4I16Clamp";
 722   case NVPTXISD::Suld1DArrayV4I32Clamp:return "NVPTXISD::Suld1DArrayV4I32Clamp";
 723
 724   case NVPTXISD::Suld2DI8Clamp:          return "NVPTXISD::Suld2DI8Clamp";
 725   case NVPTXISD::Suld2DI16Clamp:         return "NVPTXISD::Suld2DI16Clamp";
 726   case NVPTXISD::Suld2DI32Clamp:         return "NVPTXISD::Suld2DI32Clamp";
 727   case NVPTXISD::Suld2DI64Clamp:         return "NVPTXISD::Suld2DI64Clamp";
 728   case NVPTXISD::Suld2DV2I8Clamp:        return "NVPTXISD::Suld2DV2I8Clamp";
 729   case NVPTXISD::Suld2DV2I16Clamp:       return "NVPTXISD::Suld2DV2I16Clamp";
 730   case NVPTXISD::Suld2DV2I32Clamp:       return "NVPTXISD::Suld2DV2I32Clamp";
 731   case NVPTXISD::Suld2DV2I64Clamp:       return "NVPTXISD::Suld2DV2I64Clamp";
 732   case NVPTXISD::Suld2DV4I8Clamp:        return "NVPTXISD::Suld2DV4I8Clamp";
 733   case NVPTXISD::Suld2DV4I16Clamp:       return "NVPTXISD::Suld2DV4I16Clamp";
 734   case NVPTXISD::Suld2DV4I32Clamp:       return "NVPTXISD::Suld2DV4I32Clamp";
 735
 736   case NVPTXISD::Suld2DArrayI8Clamp:   return "NVPTXISD::Suld2DArrayI8Clamp";
 737   case NVPTXISD::Suld2DArrayI16Clamp:  return "NVPTXISD::Suld2DArrayI16Clamp";
 738   case NVPTXISD::Suld2DArrayI32Clamp:  return "NVPTXISD::Suld2DArrayI32Clamp";
 739   case NVPTXISD::Suld2DArrayI64Clamp:  return "NVPTXISD::Suld2DArrayI64Clamp";
 740   case NVPTXISD::Suld2DArrayV2I8Clamp: return "NVPTXISD::Suld2DArrayV2I8Clamp";
 741   case NVPTXISD::Suld2DArrayV2I16Clamp:return "NVPTXISD::Suld2DArrayV2I16Clamp";
 742   case NVPTXISD::Suld2DArrayV2I32Clamp:return "NVPTXISD::Suld2DArrayV2I32Clamp";
 743   case NVPTXISD::Suld2DArrayV2I64Clamp:return "NVPTXISD::Suld2DArrayV2I64Clamp";
 744   case NVPTXISD::Suld2DArrayV4I8Clamp: return "NVPTXISD::Suld2DArrayV4I8Clamp";
 745   case NVPTXISD::Suld2DArrayV4I16Clamp:return "NVPTXISD::Suld2DArrayV4I16Clamp";
 746   case NVPTXISD::Suld2DArrayV4I32Clamp:return "NVPTXISD::Suld2DArrayV4I32Clamp";
 747
 748   case NVPTXISD::Suld3DI8Clamp:          return "NVPTXISD::Suld3DI8Clamp";
 749   case NVPTXISD::Suld3DI16Clamp:         return "NVPTXISD::Suld3DI16Clamp";
 750   case NVPTXISD::Suld3DI32Clamp:         return "NVPTXISD::Suld3DI32Clamp";
 751   case NVPTXISD::Suld3DI64Clamp:         return "NVPTXISD::Suld3DI64Clamp";
 752   case NVPTXISD::Suld3DV2I8Clamp:        return "NVPTXISD::Suld3DV2I8Clamp";
 753   case NVPTXISD::Suld3DV2I16Clamp:       return "NVPTXISD::Suld3DV2I16Clamp";
 754   case NVPTXISD::Suld3DV2I32Clamp:       return "NVPTXISD::Suld3DV2I32Clamp";
 755   case NVPTXISD::Suld3DV2I64Clamp:       return "NVPTXISD::Suld3DV2I64Clamp";
 756   case NVPTXISD::Suld3DV4I8Clamp:        return "NVPTXISD::Suld3DV4I8Clamp";
 757   case NVPTXISD::Suld3DV4I16Clamp:       return "NVPTXISD::Suld3DV4I16Clamp";
 758   case NVPTXISD::Suld3DV4I32Clamp:       return "NVPTXISD::Suld3DV4I32Clamp";
 759
 760   case NVPTXISD::Suld1DI8Trap:          return "NVPTXISD::Suld1DI8Trap";
 761   case NVPTXISD::Suld1DI16Trap:         return "NVPTXISD::Suld1DI16Trap";
 762   case NVPTXISD::Suld1DI32Trap:         return "NVPTXISD::Suld1DI32Trap";
 763   case NVPTXISD::Suld1DI64Trap:         return "NVPTXISD::Suld1DI64Trap";
 764   case NVPTXISD::Suld1DV2I8Trap:        return "NVPTXISD::Suld1DV2I8Trap";
 765   case NVPTXISD::Suld1DV2I16Trap:       return "NVPTXISD::Suld1DV2I16Trap";
 766   case NVPTXISD::Suld1DV2I32Trap:       return "NVPTXISD::Suld1DV2I32Trap";
 767   case NVPTXISD::Suld1DV2I64Trap:       return "NVPTXISD::Suld1DV2I64Trap";
 768   case NVPTXISD::Suld1DV4I8Trap:        return "NVPTXISD::Suld1DV4I8Trap";
 769   case NVPTXISD::Suld1DV4I16Trap:       return "NVPTXISD::Suld1DV4I16Trap";
 770   case NVPTXISD::Suld1DV4I32Trap:       return "NVPTXISD::Suld1DV4I32Trap";
 771
 772   case NVPTXISD::Suld1DArrayI8Trap:     return "NVPTXISD::Suld1DArrayI8Trap";
 773   case NVPTXISD::Suld1DArrayI16Trap:    return "NVPTXISD::Suld1DArrayI16Trap";
 774   case NVPTXISD::Suld1DArrayI32Trap:    return "NVPTXISD::Suld1DArrayI32Trap";
 775   case NVPTXISD::Suld1DArrayI64Trap:    return "NVPTXISD::Suld1DArrayI64Trap";
 776   case NVPTXISD::Suld1DArrayV2I8Trap:   return "NVPTXISD::Suld1DArrayV2I8Trap";
 777   case NVPTXISD::Suld1DArrayV2I16Trap:  return "NVPTXISD::Suld1DArrayV2I16Trap";
 778   case NVPTXISD::Suld1DArrayV2I32Trap:  return "NVPTXISD::Suld1DArrayV2I32Trap";
 779   case NVPTXISD::Suld1DArrayV2I64Trap:  return "NVPTXISD::Suld1DArrayV2I64Trap";
 780   case NVPTXISD::Suld1DArrayV4I8Trap:   return "NVPTXISD::Suld1DArrayV4I8Trap";
 781   case NVPTXISD::Suld1DArrayV4I16Trap:  return "NVPTXISD::Suld1DArrayV4I16Trap";
 782   case NVPTXISD::Suld1DArrayV4I32Trap:  return "NVPTXISD::Suld1DArrayV4I32Trap";
 783
 784   case NVPTXISD::Suld2DI8Trap:          return "NVPTXISD::Suld2DI8Trap";
 785   case NVPTXISD::Suld2DI16Trap:         return "NVPTXISD::Suld2DI16Trap";
 786   case NVPTXISD::Suld2DI32Trap:         return "NVPTXISD::Suld2DI32Trap";
 787   case NVPTXISD::Suld2DI64Trap:         return "NVPTXISD::Suld2DI64Trap";
 788   case NVPTXISD::Suld2DV2I8Trap:        return "NVPTXISD::Suld2DV2I8Trap";
 789   case NVPTXISD::Suld2DV2I16Trap:       return "NVPTXISD::Suld2DV2I16Trap";
 790   case NVPTXISD::Suld2DV2I32Trap:       return "NVPTXISD::Suld2DV2I32Trap";
 791   case NVPTXISD::Suld2DV2I64Trap:       return "NVPTXISD::Suld2DV2I64Trap";
 792   case NVPTXISD::Suld2DV4I8Trap:        return "NVPTXISD::Suld2DV4I8Trap";
 793   case NVPTXISD::Suld2DV4I16Trap:       return "NVPTXISD::Suld2DV4I16Trap";
 794   case NVPTXISD::Suld2DV4I32Trap:       return "NVPTXISD::Suld2DV4I32Trap";
 795
 796   case NVPTXISD::Suld2DArrayI8Trap:     return "NVPTXISD::Suld2DArrayI8Trap";
 797   case NVPTXISD::Suld2DArrayI16Trap:    return "NVPTXISD::Suld2DArrayI16Trap";
 798   case NVPTXISD::Suld2DArrayI32Trap:    return "NVPTXISD::Suld2DArrayI32Trap";
 799   case NVPTXISD::Suld2DArrayI64Trap:    return "NVPTXISD::Suld2DArrayI64Trap";
 800   case NVPTXISD::Suld2DArrayV2I8Trap:   return "NVPTXISD::Suld2DArrayV2I8Trap";
 801   case NVPTXISD::Suld2DArrayV2I16Trap:  return "NVPTXISD::Suld2DArrayV2I16Trap";
 802   case NVPTXISD::Suld2DArrayV2I32Trap:  return "NVPTXISD::Suld2DArrayV2I32Trap";
 803   case NVPTXISD::Suld2DArrayV2I64Trap:  return "NVPTXISD::Suld2DArrayV2I64Trap";
 804   case NVPTXISD::Suld2DArrayV4I8Trap:   return "NVPTXISD::Suld2DArrayV4I8Trap";
 805   case NVPTXISD::Suld2DArrayV4I16Trap:  return "NVPTXISD::Suld2DArrayV4I16Trap";
 806   case NVPTXISD::Suld2DArrayV4I32Trap:  return "NVPTXISD::Suld2DArrayV4I32Trap";
 807
 808   case NVPTXISD::Suld3DI8Trap:          return "NVPTXISD::Suld3DI8Trap";
 809   case NVPTXISD::Suld3DI16Trap:         return "NVPTXISD::Suld3DI16Trap";
 810   case NVPTXISD::Suld3DI32Trap:         return "NVPTXISD::Suld3DI32Trap";
 811   case NVPTXISD::Suld3DI64Trap:         return "NVPTXISD::Suld3DI64Trap";
 812   case NVPTXISD::Suld3DV2I8Trap:        return "NVPTXISD::Suld3DV2I8Trap";
 813   case NVPTXISD::Suld3DV2I16Trap:       return "NVPTXISD::Suld3DV2I16Trap";
 814   case NVPTXISD::Suld3DV2I32Trap:       return "NVPTXISD::Suld3DV2I32Trap";
 815   case NVPTXISD::Suld3DV2I64Trap:       return "NVPTXISD::Suld3DV2I64Trap";
 816   case NVPTXISD::Suld3DV4I8Trap:        return "NVPTXISD::Suld3DV4I8Trap";
 817   case NVPTXISD::Suld3DV4I16Trap:       return "NVPTXISD::Suld3DV4I16Trap";
 818   case NVPTXISD::Suld3DV4I32Trap:       return "NVPTXISD::Suld3DV4I32Trap";
 819
 820   case NVPTXISD::Suld1DI8Zero:          return "NVPTXISD::Suld1DI8Zero";
 821   case NVPTXISD::Suld1DI16Zero:         return "NVPTXISD::Suld1DI16Zero";
 822   case NVPTXISD::Suld1DI32Zero:         return "NVPTXISD::Suld1DI32Zero";
 823   case NVPTXISD::Suld1DI64Zero:         return "NVPTXISD::Suld1DI64Zero";
 824   case NVPTXISD::Suld1DV2I8Zero:        return "NVPTXISD::Suld1DV2I8Zero";
 825   case NVPTXISD::Suld1DV2I16Zero:       return "NVPTXISD::Suld1DV2I16Zero";
 826   case NVPTXISD::Suld1DV2I32Zero:       return "NVPTXISD::Suld1DV2I32Zero";
 827   case NVPTXISD::Suld1DV2I64Zero:       return "NVPTXISD::Suld1DV2I64Zero";
 828   case NVPTXISD::Suld1DV4I8Zero:        return "NVPTXISD::Suld1DV4I8Zero";
 829   case NVPTXISD::Suld1DV4I16Zero:       return "NVPTXISD::Suld1DV4I16Zero";
 830   case NVPTXISD::Suld1DV4I32Zero:       return "NVPTXISD::Suld1DV4I32Zero";
 831
 832   case NVPTXISD::Suld1DArrayI8Zero:     return "NVPTXISD::Suld1DArrayI8Zero";
 833   case NVPTXISD::Suld1DArrayI16Zero:    return "NVPTXISD::Suld1DArrayI16Zero";
 834   case NVPTXISD::Suld1DArrayI32Zero:    return "NVPTXISD::Suld1DArrayI32Zero";
 835   case NVPTXISD::Suld1DArrayI64Zero:    return "NVPTXISD::Suld1DArrayI64Zero";
 836   case NVPTXISD::Suld1DArrayV2I8Zero:   return "NVPTXISD::Suld1DArrayV2I8Zero";
 837   case NVPTXISD::Suld1DArrayV2I16Zero:  return "NVPTXISD::Suld1DArrayV2I16Zero";
 838   case NVPTXISD::Suld1DArrayV2I32Zero:  return "NVPTXISD::Suld1DArrayV2I32Zero";
 839   case NVPTXISD::Suld1DArrayV2I64Zero:  return "NVPTXISD::Suld1DArrayV2I64Zero";
 840   case NVPTXISD::Suld1DArrayV4I8Zero:   return "NVPTXISD::Suld1DArrayV4I8Zero";
 841   case NVPTXISD::Suld1DArrayV4I16Zero:  return "NVPTXISD::Suld1DArrayV4I16Zero";
 842   case NVPTXISD::Suld1DArrayV4I32Zero:  return "NVPTXISD::Suld1DArrayV4I32Zero";
 843
 844   case NVPTXISD::Suld2DI8Zero:          return "NVPTXISD::Suld2DI8Zero";
 845   case NVPTXISD::Suld2DI16Zero:         return "NVPTXISD::Suld2DI16Zero";
 846   case NVPTXISD::Suld2DI32Zero:         return "NVPTXISD::Suld2DI32Zero";
 847   case NVPTXISD::Suld2DI64Zero:         return "NVPTXISD::Suld2DI64Zero";
 848   case NVPTXISD::Suld2DV2I8Zero:        return "NVPTXISD::Suld2DV2I8Zero";
 849   case NVPTXISD::Suld2DV2I16Zero:       return "NVPTXISD::Suld2DV2I16Zero";
 850   case NVPTXISD::Suld2DV2I32Zero:       return "NVPTXISD::Suld2DV2I32Zero";
 851   case NVPTXISD::Suld2DV2I64Zero:       return "NVPTXISD::Suld2DV2I64Zero";
 852   case NVPTXISD::Suld2DV4I8Zero:        return "NVPTXISD::Suld2DV4I8Zero";
 853   case NVPTXISD::Suld2DV4I16Zero:       return "NVPTXISD::Suld2DV4I16Zero";
 854   case NVPTXISD::Suld2DV4I32Zero:       return "NVPTXISD::Suld2DV4I32Zero";
 855
 856   case NVPTXISD::Suld2DArrayI8Zero:     return "NVPTXISD::Suld2DArrayI8Zero";
 857   case NVPTXISD::Suld2DArrayI16Zero:    return "NVPTXISD::Suld2DArrayI16Zero";
 858   case NVPTXISD::Suld2DArrayI32Zero:    return "NVPTXISD::Suld2DArrayI32Zero";
 859   case NVPTXISD::Suld2DArrayI64Zero:    return "NVPTXISD::Suld2DArrayI64Zero";
 860   case NVPTXISD::Suld2DArrayV2I8Zero:   return "NVPTXISD::Suld2DArrayV2I8Zero";
 861   case NVPTXISD::Suld2DArrayV2I16Zero:  return "NVPTXISD::Suld2DArrayV2I16Zero";
 862   case NVPTXISD::Suld2DArrayV2I32Zero:  return "NVPTXISD::Suld2DArrayV2I32Zero";
 863   case NVPTXISD::Suld2DArrayV2I64Zero:  return "NVPTXISD::Suld2DArrayV2I64Zero";
 864   case NVPTXISD::Suld2DArrayV4I8Zero:   return "NVPTXISD::Suld2DArrayV4I8Zero";
 865   case NVPTXISD::Suld2DArrayV4I16Zero:  return "NVPTXISD::Suld2DArrayV4I16Zero";
 866   case NVPTXISD::Suld2DArrayV4I32Zero:  return "NVPTXISD::Suld2DArrayV4I32Zero";
 867
 868   case NVPTXISD::Suld3DI8Zero:          return "NVPTXISD::Suld3DI8Zero";
 869   case NVPTXISD::Suld3DI16Zero:         return "NVPTXISD::Suld3DI16Zero";
 870   case NVPTXISD::Suld3DI32Zero:         return "NVPTXISD::Suld3DI32Zero";
 871   case NVPTXISD::Suld3DI64Zero:         return "NVPTXISD::Suld3DI64Zero";
 872   case NVPTXISD::Suld3DV2I8Zero:        return "NVPTXISD::Suld3DV2I8Zero";
 873   case NVPTXISD::Suld3DV2I16Zero:       return "NVPTXISD::Suld3DV2I16Zero";
 874   case NVPTXISD::Suld3DV2I32Zero:       return "NVPTXISD::Suld3DV2I32Zero";
 875   case NVPTXISD::Suld3DV2I64Zero:       return "NVPTXISD::Suld3DV2I64Zero";
 876   case NVPTXISD::Suld3DV4I8Zero:        return "NVPTXISD::Suld3DV4I8Zero";
 877   case NVPTXISD::Suld3DV4I16Zero:       return "NVPTXISD::Suld3DV4I16Zero";
 878   case NVPTXISD::Suld3DV4I32Zero:       return "NVPTXISD::Suld3DV4I32Zero";
 879   }
 880   return nullptr;
 881 }
 882
 883 TargetLoweringBase::LegalizeTypeAction
 884 NVPTXTargetLowering::getPreferredVectorAction(EVT VT) const {
 885   if (VT.getVectorNumElements() != 1 && VT.getScalarType() == MVT::i1)
 886     return TypeSplitVector;
 887
 888   return TargetLoweringBase::getPreferredVectorAction(VT);
 889 }
 890
 891 SDValue
 892 NVPTXTargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
 893   SDLoc dl(Op);
 894   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 895   auto PtrVT = getPointerTy(DAG.getDataLayout());
 896   Op = DAG.getTargetGlobalAddress(GV, dl, PtrVT);
 897   return DAG.getNode(NVPTXISD::Wrapper, dl, PtrVT, Op);
 898 }
 899
 900 std::string NVPTXTargetLowering::getPrototype(
 901     const DataLayout &DL, Type *retTy, const ArgListTy &Args,
 902     const SmallVectorImpl<ISD::OutputArg> &Outs, unsigned retAlignment,
 903     const ImmutableCallSite *CS) const {
 904   auto PtrVT = getPointerTy(DL);
 905
 906   bool isABI = (STI.getSmVersion() >= 20);
 907   assert(isABI && "Non-ABI compilation is not supported");
 908   if (!isABI)
 909     return "";
 910
 911   std::stringstream O;
 912   O << "prototype_" << uniqueCallSite << " : .callprototype ";
 913
 914   if (retTy->getTypeID() == Type::VoidTyID) {
 915     O << "()";
 916   } else {
 917     O << "(";
 918     if (retTy->isFloatingPointTy() || retTy->isIntegerTy()) {
 919       unsigned size = 0;
 920       if (auto *ITy = dyn_cast<IntegerType>(retTy)) {
 921         size = ITy->getBitWidth();
 922         if (size < 32)
 923           size = 32;
 924       } else {
 925         assert(retTy->isFloatingPointTy() &&
 926                "Floating point type expected here");
 927         size = retTy->getPrimitiveSizeInBits();
 928       }
 929
 930       O << ".param .b" << size << " _";
 931     } else if (isa<PointerType>(retTy)) {
 932       O << ".param .b" << PtrVT.getSizeInBits() << " _";
 933     } else if ((retTy->getTypeID() == Type::StructTyID) ||
 934                isa<VectorType>(retTy)) {
 935       auto &DL = CS->getCalledFunction()->getParent()->getDataLayout();
 936       O << ".param .align " << retAlignment << " .b8 _["
 937         << DL.getTypeAllocSize(retTy) << "]";
 938     } else {
 939       llvm_unreachable("Unknown return type");
 940     }
 941     O << ") ";
 942   }
 943   O << "_ (";
 944
 945   bool first = true;
 946
 947   unsigned OIdx = 0;
 948   for (unsigned i = 0, e = Args.size(); i != e; ++i, ++OIdx) {
 949     Type *Ty = Args[i].Ty;
 950     if (!first) {
 951       O << ", ";
 952     }
 953     first = false;
 954
 955     if (!Outs[OIdx].Flags.isByVal()) {
 956       if (Ty->isAggregateType() || Ty->isVectorTy()) {
 957         unsigned align = 0;
 958         const CallInst *CallI = cast<CallInst>(CS->getInstruction());
 959         // +1 because index 0 is reserved for return type alignment
 960         if (!llvm::getAlign(*CallI, i + 1, align))
 961           align = DL.getABITypeAlignment(Ty);
 962         unsigned sz = DL.getTypeAllocSize(Ty);
 963         O << ".param .align " << align << " .b8 ";
 964         O << "_";
 965         O << "[" << sz << "]";
 966         // update the index for Outs
 967         SmallVector<EVT, 16> vtparts;
 968         ComputeValueVTs(*this, DL, Ty, vtparts);
 969         if (unsigned len = vtparts.size())
 970           OIdx += len - 1;
 971         continue;
 972       }
 973        // i8 types in IR will be i16 types in SDAG
 974       assert((getValueType(DL, Ty) == Outs[OIdx].VT ||
 975               (getValueType(DL, Ty) == MVT::i8 && Outs[OIdx].VT == MVT::i16)) &&
 976              "type mismatch between callee prototype and arguments");
 977       // scalar type
 978       unsigned sz = 0;
 979       if (isa<IntegerType>(Ty)) {
 980         sz = cast<IntegerType>(Ty)->getBitWidth();
 981         if (sz < 32)
 982           sz = 32;
 983       } else if (isa<PointerType>(Ty))
 984         sz = PtrVT.getSizeInBits();
 985       else
 986         sz = Ty->getPrimitiveSizeInBits();
 987       O << ".param .b" << sz << " ";
 988       O << "_";
 989       continue;
 990     }
 991     auto *PTy = dyn_cast<PointerType>(Ty);
 992     assert(PTy && "Param with byval attribute should be a pointer type");
 993     Type *ETy = PTy->getElementType();
 994
 995     unsigned align = Outs[OIdx].Flags.getByValAlign();
 996     unsigned sz = DL.getTypeAllocSize(ETy);
 997     O << ".param .align " << align << " .b8 ";
 998     O << "_";
 999     O << "[" << sz << "]";
1000   }
1001   O << ");";
1002   return O.str();
1003 }
1004
1005 unsigned
1006 NVPTXTargetLowering::getArgumentAlignment(SDValue Callee,
1007                                           const ImmutableCallSite *CS,
1008                                           Type *Ty,
1009                                           unsigned Idx) const {
1010   unsigned Align = 0;
1011   const Value *DirectCallee = CS->getCalledFunction();
1012
1013   if (!DirectCallee) {
1014     // We don't have a direct function symbol, but that may be because of
1015     // constant cast instructions in the call.
1016     const Instruction *CalleeI = CS->getInstruction();
1017     assert(CalleeI && "Call target is not a function or derived value?");
1018
1019     // With bitcast'd call targets, the instruction will be the call
1020     if (isa<CallInst>(CalleeI)) {
1021       // Check if we have call alignment metadata
1022       if (llvm::getAlign(*cast<CallInst>(CalleeI), Idx, Align))
1023         return Align;
1024
1025       const Value *CalleeV = cast<CallInst>(CalleeI)->getCalledValue();
1026       // Ignore any bitcast instructions
1027       while(isa<ConstantExpr>(CalleeV)) {
1028         const ConstantExpr *CE = cast<ConstantExpr>(CalleeV);
1029         if (!CE->isCast())
1030           break;
1031         // Look through the bitcast
1032         CalleeV = cast<ConstantExpr>(CalleeV)->getOperand(0);
1033       }
1034
1035       // We have now looked past all of the bitcasts.  Do we finally have a
1036       // Function?
1037       if (isa<Function>(CalleeV))
1038         DirectCallee = CalleeV;
1039     }
1040   }
1041
1042   // Check for function alignment information if we found that the
1043   // ultimate target is a Function
1044   if (DirectCallee)
1045     if (llvm::getAlign(*cast<Function>(DirectCallee), Idx, Align))
1046       return Align;
1047
1048   // Call is indirect or alignment information is not available, fall back to
1049   // the ABI type alignment
1050   auto &DL = CS->getCaller()->getParent()->getDataLayout();
1051   return DL.getABITypeAlignment(Ty);
1052 }
1053
1054 SDValue NVPTXTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
1055                                        SmallVectorImpl<SDValue> &InVals) const {
1056   SelectionDAG &DAG = CLI.DAG;
1057   SDLoc dl = CLI.DL;
1058   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
1059   SmallVectorImpl<SDValue> &OutVals = CLI.OutVals;
1060   SmallVectorImpl<ISD::InputArg> &Ins = CLI.Ins;
1061   SDValue Chain = CLI.Chain;
1062   SDValue Callee = CLI.Callee;
1063   bool &isTailCall = CLI.IsTailCall;
1064   ArgListTy &Args = CLI.getArgs();
1065   Type *retTy = CLI.RetTy;
1066   ImmutableCallSite *CS = CLI.CS;
1067
1068   bool isABI = (STI.getSmVersion() >= 20);
1069   assert(isABI && "Non-ABI compilation is not supported");
1070   if (!isABI)
1071     return Chain;
1072   MachineFunction &MF = DAG.getMachineFunction();
1073   const Function *F = MF.getFunction();
1074   auto &DL = MF.getDataLayout();
1075
1076   SDValue tempChain = Chain;
1077   Chain = DAG.getCALLSEQ_START(Chain,
1078                                DAG.getIntPtrConstant(uniqueCallSite, dl, true),
1079                                dl);
1080   SDValue InFlag = Chain.getValue(1);
1081
1082   unsigned paramCount = 0;
1083   // Args.size() and Outs.size() need not match.
1084   // Outs.size() will be larger
1085   //   * if there is an aggregate argument with multiple fields (each field
1086   //     showing up separately in Outs)
1087   //   * if there is a vector argument with more than typical vector-length
1088   //     elements (generally if more than 4) where each vector element is
1089   //     individually present in Outs.
1090   // So a different index should be used for indexing into Outs/OutVals.
1091   // See similar issue in LowerFormalArguments.
1092   unsigned OIdx = 0;
1093   // Declare the .params or .reg need to pass values
1094   // to the function
1095   for (unsigned i = 0, e = Args.size(); i != e; ++i, ++OIdx) {
1096     EVT VT = Outs[OIdx].VT;
1097     Type *Ty = Args[i].Ty;
1098
1099     if (!Outs[OIdx].Flags.isByVal()) {
1100       if (Ty->isAggregateType()) {
1101         // aggregate
1102         SmallVector<EVT, 16> vtparts;
1103         SmallVector<uint64_t, 16> Offsets;
1104         ComputePTXValueVTs(*this, DAG.getDataLayout(), Ty, vtparts, &Offsets,
1105                            0);
1106
1107         unsigned align = getArgumentAlignment(Callee, CS, Ty, paramCount + 1);
1108         // declare .param .align <align> .b8 .param<n>[<size>];
1109         unsigned sz = DL.getTypeAllocSize(Ty);
1110         SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1111         SDValue DeclareParamOps[] = { Chain, DAG.getConstant(align, dl,
1112                                                              MVT::i32),
1113                                       DAG.getConstant(paramCount, dl, MVT::i32),
1114                                       DAG.getConstant(sz, dl, MVT::i32),
1115                                       InFlag };
1116         Chain = DAG.getNode(NVPTXISD::DeclareParam, dl, DeclareParamVTs,
1117                             DeclareParamOps);
1118         InFlag = Chain.getValue(1);
1119         for (unsigned j = 0, je = vtparts.size(); j != je; ++j) {
1120           EVT elemtype = vtparts[j];
1121           unsigned ArgAlign = GreatestCommonDivisor64(align, Offsets[j]);
1122           if (elemtype.isInteger() && (sz < 8))
1123             sz = 8;
1124           SDValue StVal = OutVals[OIdx];
1125           if (elemtype.getSizeInBits() < 16) {
1126             StVal = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i16, StVal);
1127           }
1128           SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1129           SDValue CopyParamOps[] = { Chain,
1130                                      DAG.getConstant(paramCount, dl, MVT::i32),
1131                                      DAG.getConstant(Offsets[j], dl, MVT::i32),
1132                                      StVal, InFlag };
1133           Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParam, dl,
1134                                           CopyParamVTs, CopyParamOps,
1135                                           elemtype, MachinePointerInfo(),
1136                                           ArgAlign);
1137           InFlag = Chain.getValue(1);
1138           ++OIdx;
1139         }
1140         if (vtparts.size() > 0)
1141           --OIdx;
1142         ++paramCount;
1143         continue;
1144       }
1145       if (Ty->isVectorTy()) {
1146         EVT ObjectVT = getValueType(DL, Ty);
1147         unsigned align = getArgumentAlignment(Callee, CS, Ty, paramCount + 1);
1148         // declare .param .align <align> .b8 .param<n>[<size>];
1149         unsigned sz = DL.getTypeAllocSize(Ty);
1150         SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1151         SDValue DeclareParamOps[] = { Chain,
1152                                       DAG.getConstant(align, dl, MVT::i32),
1153                                       DAG.getConstant(paramCount, dl, MVT::i32),
1154                                       DAG.getConstant(sz, dl, MVT::i32),
1155                                       InFlag };
1156         Chain = DAG.getNode(NVPTXISD::DeclareParam, dl, DeclareParamVTs,
1157                             DeclareParamOps);
1158         InFlag = Chain.getValue(1);
1159         unsigned NumElts = ObjectVT.getVectorNumElements();
1160         EVT EltVT = ObjectVT.getVectorElementType();
1161         EVT MemVT = EltVT;
1162         bool NeedExtend = false;
1163         if (EltVT.getSizeInBits() < 16) {
1164           NeedExtend = true;
1165           EltVT = MVT::i16;
1166         }
1167
1168         // V1 store
1169         if (NumElts == 1) {
1170           SDValue Elt = OutVals[OIdx++];
1171           if (NeedExtend)
1172             Elt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Elt);
1173
1174           SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1175           SDValue CopyParamOps[] = { Chain,
1176                                      DAG.getConstant(paramCount, dl, MVT::i32),
1177                                      DAG.getConstant(0, dl, MVT::i32), Elt,
1178                                      InFlag };
1179           Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParam, dl,
1180                                           CopyParamVTs, CopyParamOps,
1181                                           MemVT, MachinePointerInfo());
1182           InFlag = Chain.getValue(1);
1183         } else if (NumElts == 2) {
1184           SDValue Elt0 = OutVals[OIdx++];
1185           SDValue Elt1 = OutVals[OIdx++];
1186           if (NeedExtend) {
1187             Elt0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Elt0);
1188             Elt1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Elt1);
1189           }
1190
1191           SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1192           SDValue CopyParamOps[] = { Chain,
1193                                      DAG.getConstant(paramCount, dl, MVT::i32),
1194                                      DAG.getConstant(0, dl, MVT::i32), Elt0,
1195                                      Elt1, InFlag };
1196           Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParamV2, dl,
1197                                           CopyParamVTs, CopyParamOps,
1198                                           MemVT, MachinePointerInfo());
1199           InFlag = Chain.getValue(1);
1200         } else {
1201           unsigned curOffset = 0;
1202           // V4 stores
1203           // We have at least 4 elements (<3 x Ty> expands to 4 elements) and
1204           // the
1205           // vector will be expanded to a power of 2 elements, so we know we can
1206           // always round up to the next multiple of 4 when creating the vector
1207           // stores.
1208           // e.g.  4 elem => 1 st.v4
1209           //       6 elem => 2 st.v4
1210           //       8 elem => 2 st.v4
1211           //      11 elem => 3 st.v4
1212           unsigned VecSize = 4;
1213           if (EltVT.getSizeInBits() == 64)
1214             VecSize = 2;
1215
1216           // This is potentially only part of a vector, so assume all elements
1217           // are packed together.
1218           unsigned PerStoreOffset = MemVT.getStoreSizeInBits() / 8 * VecSize;
1219
1220           for (unsigned i = 0; i < NumElts; i += VecSize) {
1221             // Get values
1222             SDValue StoreVal;
1223             SmallVector<SDValue, 8> Ops;
1224             Ops.push_back(Chain);
1225             Ops.push_back(DAG.getConstant(paramCount, dl, MVT::i32));
1226             Ops.push_back(DAG.getConstant(curOffset, dl, MVT::i32));
1227
1228             unsigned Opc = NVPTXISD::StoreParamV2;
1229
1230             StoreVal = OutVals[OIdx++];
1231             if (NeedExtend)
1232               StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1233             Ops.push_back(StoreVal);
1234
1235             if (i + 1 < NumElts) {
1236               StoreVal = OutVals[OIdx++];
1237               if (NeedExtend)
1238                 StoreVal =
1239                     DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1240             } else {
1241               StoreVal = DAG.getUNDEF(EltVT);
1242             }
1243             Ops.push_back(StoreVal);
1244
1245             if (VecSize == 4) {
1246               Opc = NVPTXISD::StoreParamV4;
1247               if (i + 2 < NumElts) {
1248                 StoreVal = OutVals[OIdx++];
1249                 if (NeedExtend)
1250                   StoreVal =
1251                       DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1252               } else {
1253                 StoreVal = DAG.getUNDEF(EltVT);
1254               }
1255               Ops.push_back(StoreVal);
1256
1257               if (i + 3 < NumElts) {
1258                 StoreVal = OutVals[OIdx++];
1259                 if (NeedExtend)
1260                   StoreVal =
1261                       DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
1262               } else {
1263                 StoreVal = DAG.getUNDEF(EltVT);
1264               }
1265               Ops.push_back(StoreVal);
1266             }
1267
1268             Ops.push_back(InFlag);
1269
1270             SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1271             Chain = DAG.getMemIntrinsicNode(Opc, dl, CopyParamVTs, Ops,
1272                                             MemVT, MachinePointerInfo());
1273             InFlag = Chain.getValue(1);
1274             curOffset += PerStoreOffset;
1275           }
1276         }
1277         ++paramCount;
1278         --OIdx;
1279         continue;
1280       }
1281       // Plain scalar
1282       // for ABI,    declare .param .b<size> .param<n>;
1283       unsigned sz = VT.getSizeInBits();
1284       bool needExtend = false;
1285       if (VT.isInteger()) {
1286         if (sz < 16)
1287           needExtend = true;
1288         if (sz < 32)
1289           sz = 32;
1290       }
1291       SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1292       SDValue DeclareParamOps[] = { Chain,
1293                                     DAG.getConstant(paramCount, dl, MVT::i32),
1294                                     DAG.getConstant(sz, dl, MVT::i32),
1295                                     DAG.getConstant(0, dl, MVT::i32), InFlag };
1296       Chain = DAG.getNode(NVPTXISD::DeclareScalarParam, dl, DeclareParamVTs,
1297                           DeclareParamOps);
1298       InFlag = Chain.getValue(1);
1299       SDValue OutV = OutVals[OIdx];
1300       if (needExtend) {
1301         // zext/sext i1 to i16
1302         unsigned opc = ISD::ZERO_EXTEND;
1303         if (Outs[OIdx].Flags.isSExt())
1304           opc = ISD::SIGN_EXTEND;
1305         OutV = DAG.getNode(opc, dl, MVT::i16, OutV);
1306       }
1307       SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1308       SDValue CopyParamOps[] = { Chain,
1309                                  DAG.getConstant(paramCount, dl, MVT::i32),
1310                                  DAG.getConstant(0, dl, MVT::i32), OutV,
1311                                  InFlag };
1312
1313       unsigned opcode = NVPTXISD::StoreParam;
1314       if (Outs[OIdx].Flags.isZExt() && VT.getSizeInBits() < 32)
1315         opcode = NVPTXISD::StoreParamU32;
1316       else if (Outs[OIdx].Flags.isSExt() && VT.getSizeInBits() < 32)
1317         opcode = NVPTXISD::StoreParamS32;
1318       Chain = DAG.getMemIntrinsicNode(opcode, dl, CopyParamVTs, CopyParamOps,
1319                                       VT, MachinePointerInfo());
1320
1321       InFlag = Chain.getValue(1);
1322       ++paramCount;
1323       continue;
1324     }
1325     // struct or vector
1326     SmallVector<EVT, 16> vtparts;
1327     SmallVector<uint64_t, 16> Offsets;
1328     auto *PTy = dyn_cast<PointerType>(Args[i].Ty);
1329     assert(PTy && "Type of a byval parameter should be pointer");
1330     ComputePTXValueVTs(*this, DAG.getDataLayout(), PTy->getElementType(),
1331                        vtparts, &Offsets, 0);
1332
1333     // declare .param .align <align> .b8 .param<n>[<size>];
1334     unsigned sz = Outs[OIdx].Flags.getByValSize();
1335     SDVTList DeclareParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1336     unsigned ArgAlign = Outs[OIdx].Flags.getByValAlign();
1337     // The ByValAlign in the Outs[OIdx].Flags is alway set at this point,
1338     // so we don't need to worry about natural alignment or not.
1339     // See TargetLowering::LowerCallTo().
1340     SDValue DeclareParamOps[] = {
1341       Chain, DAG.getConstant(Outs[OIdx].Flags.getByValAlign(), dl, MVT::i32),
1342       DAG.getConstant(paramCount, dl, MVT::i32),
1343       DAG.getConstant(sz, dl, MVT::i32), InFlag
1344     };
1345     Chain = DAG.getNode(NVPTXISD::DeclareParam, dl, DeclareParamVTs,
1346                         DeclareParamOps);
1347     InFlag = Chain.getValue(1);
1348     for (unsigned j = 0, je = vtparts.size(); j != je; ++j) {
1349       EVT elemtype = vtparts[j];
1350       int curOffset = Offsets[j];
1351       unsigned PartAlign = GreatestCommonDivisor64(ArgAlign, curOffset);
1352       auto PtrVT = getPointerTy(DAG.getDataLayout());
1353       SDValue srcAddr = DAG.getNode(ISD::ADD, dl, PtrVT, OutVals[OIdx],
1354                                     DAG.getConstant(curOffset, dl, PtrVT));
1355       SDValue theVal = DAG.getLoad(elemtype, dl, tempChain, srcAddr,
1356                                    MachinePointerInfo(), PartAlign);
1357       if (elemtype.getSizeInBits() < 16) {
1358         theVal = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i16, theVal);
1359       }
1360       SDVTList CopyParamVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1361       SDValue CopyParamOps[] = { Chain,
1362                                  DAG.getConstant(paramCount, dl, MVT::i32),
1363                                  DAG.getConstant(curOffset, dl, MVT::i32),
1364                                  theVal, InFlag };
1365       Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreParam, dl, CopyParamVTs,
1366                                       CopyParamOps, elemtype,
1367                                       MachinePointerInfo());
1368
1369       InFlag = Chain.getValue(1);
1370     }
1371     ++paramCount;
1372   }
1373
1374   GlobalAddressSDNode *Func = dyn_cast<GlobalAddressSDNode>(Callee.getNode());
1375   unsigned retAlignment = 0;
1376
1377   // Handle Result
1378   if (Ins.size() > 0) {
1379     SmallVector<EVT, 16> resvtparts;
1380     ComputeValueVTs(*this, DL, retTy, resvtparts);
1381
1382     // Declare
1383     //  .param .align 16 .b8 retval0[<size-in-bytes>], or
1384     //  .param .b<size-in-bits> retval0
1385     unsigned resultsz = DL.getTypeAllocSizeInBits(retTy);
1386     // Emit ".param .b<size-in-bits> retval0" instead of byte arrays only for
1387     // these three types to match the logic in
1388     // NVPTXAsmPrinter::printReturnValStr and NVPTXTargetLowering::getPrototype.
1389     // Plus, this behavior is consistent with nvcc's.
1390     if (retTy->isFloatingPointTy() || retTy->isIntegerTy() ||
1391         retTy->isPointerTy()) {
1392       // Scalar needs to be at least 32bit wide
1393       if (resultsz < 32)
1394         resultsz = 32;
1395       SDVTList DeclareRetVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1396       SDValue DeclareRetOps[] = { Chain, DAG.getConstant(1, dl, MVT::i32),
1397                                   DAG.getConstant(resultsz, dl, MVT::i32),
1398                                   DAG.getConstant(0, dl, MVT::i32), InFlag };
1399       Chain = DAG.getNode(NVPTXISD::DeclareRet, dl, DeclareRetVTs,
1400                           DeclareRetOps);
1401       InFlag = Chain.getValue(1);
1402     } else {
1403       retAlignment = getArgumentAlignment(Callee, CS, retTy, 0);
1404       SDVTList DeclareRetVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1405       SDValue DeclareRetOps[] = { Chain,
1406                                   DAG.getConstant(retAlignment, dl, MVT::i32),
1407                                   DAG.getConstant(resultsz / 8, dl, MVT::i32),
1408                                   DAG.getConstant(0, dl, MVT::i32), InFlag };
1409       Chain = DAG.getNode(NVPTXISD::DeclareRetParam, dl, DeclareRetVTs,
1410                           DeclareRetOps);
1411       InFlag = Chain.getValue(1);
1412     }
1413   }
1414
1415   if (!Func) {
1416     // This is indirect function call case : PTX requires a prototype of the
1417     // form
1418     // proto_0 : .callprototype(.param .b32 _) _ (.param .b32 _);
1419     // to be emitted, and the label has to used as the last arg of call
1420     // instruction.
1421     // The prototype is embedded in a string and put as the operand for a
1422     // CallPrototype SDNode which will print out to the value of the string.
1423     SDVTList ProtoVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1424     std::string Proto =
1425         getPrototype(DAG.getDataLayout(), retTy, Args, Outs, retAlignment, CS);
1426     const char *ProtoStr =
1427       nvTM->getManagedStrPool()->getManagedString(Proto.c_str())->c_str();
1428     SDValue ProtoOps[] = {
1429       Chain, DAG.getTargetExternalSymbol(ProtoStr, MVT::i32), InFlag,
1430     };
1431     Chain = DAG.getNode(NVPTXISD::CallPrototype, dl, ProtoVTs, ProtoOps);
1432     InFlag = Chain.getValue(1);
1433   }
1434   // Op to just print "call"
1435   SDVTList PrintCallVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1436   SDValue PrintCallOps[] = {
1437     Chain, DAG.getConstant((Ins.size() == 0) ? 0 : 1, dl, MVT::i32), InFlag
1438   };
1439   // We model convergent calls as separate opcodes.
1440   unsigned Opcode = Func ? NVPTXISD::PrintCallUni : NVPTXISD::PrintCall;
1441   if (CLI.IsConvergent)
1442     Opcode = Opcode == NVPTXISD::PrintCallUni ? NVPTXISD::PrintConvergentCallUni
1443                                               : NVPTXISD::PrintConvergentCall;
1444   Chain = DAG.getNode(Opcode, dl, PrintCallVTs, PrintCallOps);
1445   InFlag = Chain.getValue(1);
1446
1447   // Ops to print out the function name
1448   SDVTList CallVoidVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1449   SDValue CallVoidOps[] = { Chain, Callee, InFlag };
1450   Chain = DAG.getNode(NVPTXISD::CallVoid, dl, CallVoidVTs, CallVoidOps);
1451   InFlag = Chain.getValue(1);
1452
1453   // Ops to print out the param list
1454   SDVTList CallArgBeginVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1455   SDValue CallArgBeginOps[] = { Chain, InFlag };
1456   Chain = DAG.getNode(NVPTXISD::CallArgBegin, dl, CallArgBeginVTs,
1457                       CallArgBeginOps);
1458   InFlag = Chain.getValue(1);
1459
1460   for (unsigned i = 0, e = paramCount; i != e; ++i) {
1461     unsigned opcode;
1462     if (i == (e - 1))
1463       opcode = NVPTXISD::LastCallArg;
1464     else
1465       opcode = NVPTXISD::CallArg;
1466     SDVTList CallArgVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1467     SDValue CallArgOps[] = { Chain, DAG.getConstant(1, dl, MVT::i32),
1468                              DAG.getConstant(i, dl, MVT::i32), InFlag };
1469     Chain = DAG.getNode(opcode, dl, CallArgVTs, CallArgOps);
1470     InFlag = Chain.getValue(1);
1471   }
1472   SDVTList CallArgEndVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1473   SDValue CallArgEndOps[] = { Chain,
1474                               DAG.getConstant(Func ? 1 : 0, dl, MVT::i32),
1475                               InFlag };
1476   Chain = DAG.getNode(NVPTXISD::CallArgEnd, dl, CallArgEndVTs, CallArgEndOps);
1477   InFlag = Chain.getValue(1);
1478
1479   if (!Func) {
1480     SDVTList PrototypeVTs = DAG.getVTList(MVT::Other, MVT::Glue);
1481     SDValue PrototypeOps[] = { Chain,
1482                                DAG.getConstant(uniqueCallSite, dl, MVT::i32),
1483                                InFlag };
1484     Chain = DAG.getNode(NVPTXISD::Prototype, dl, PrototypeVTs, PrototypeOps);
1485     InFlag = Chain.getValue(1);
1486   }
1487
1488   // Generate loads from param memory/moves from registers for result
1489   if (Ins.size() > 0) {
1490     if (retTy && retTy->isVectorTy()) {
1491       EVT ObjectVT = getValueType(DL, retTy);
1492       unsigned NumElts = ObjectVT.getVectorNumElements();
1493       EVT EltVT = ObjectVT.getVectorElementType();
1494       assert(STI.getTargetLowering()->getNumRegisters(F->getContext(),
1495                                                       ObjectVT) == NumElts &&
1496              "Vector was not scalarized");
1497       unsigned sz = EltVT.getSizeInBits();
1498       bool needTruncate = sz < 8;
1499
1500       if (NumElts == 1) {
1501         // Just a simple load
1502         SmallVector<EVT, 4> LoadRetVTs;
1503         if (EltVT == MVT::i1 || EltVT == MVT::i8) {
1504           // If loading i1/i8 result, generate
1505           //   load.b8 i16
1506           //   if i1
1507           //   trunc i16 to i1
1508           LoadRetVTs.push_back(MVT::i16);
1509         } else
1510           LoadRetVTs.push_back(EltVT);
1511         LoadRetVTs.push_back(MVT::Other);
1512         LoadRetVTs.push_back(MVT::Glue);
1513         SDValue LoadRetOps[] = {Chain, DAG.getConstant(1, dl, MVT::i32),
1514                                 DAG.getConstant(0, dl, MVT::i32), InFlag};
1515         SDValue retval = DAG.getMemIntrinsicNode(
1516             NVPTXISD::LoadParam, dl,
1517             DAG.getVTList(LoadRetVTs), LoadRetOps, EltVT, MachinePointerInfo());
1518         Chain = retval.getValue(1);
1519         InFlag = retval.getValue(2);
1520         SDValue Ret0 = retval;
1521         if (needTruncate)
1522           Ret0 = DAG.getNode(ISD::TRUNCATE, dl, EltVT, Ret0);
1523         InVals.push_back(Ret0);
1524       } else if (NumElts == 2) {
1525         // LoadV2
1526         SmallVector<EVT, 4> LoadRetVTs;
1527         if (EltVT == MVT::i1 || EltVT == MVT::i8) {
1528           // If loading i1/i8 result, generate
1529           //   load.b8 i16
1530           //   if i1
1531           //   trunc i16 to i1
1532           LoadRetVTs.push_back(MVT::i16);
1533           LoadRetVTs.push_back(MVT::i16);
1534         } else {
1535           LoadRetVTs.push_back(EltVT);
1536           LoadRetVTs.push_back(EltVT);
1537         }
1538         LoadRetVTs.push_back(MVT::Other);
1539         LoadRetVTs.push_back(MVT::Glue);
1540         SDValue LoadRetOps[] = {Chain, DAG.getConstant(1, dl, MVT::i32),
1541                                 DAG.getConstant(0, dl, MVT::i32), InFlag};
1542         SDValue retval = DAG.getMemIntrinsicNode(
1543             NVPTXISD::LoadParamV2, dl,
1544             DAG.getVTList(LoadRetVTs), LoadRetOps, EltVT, MachinePointerInfo());
1545         Chain = retval.getValue(2);
1546         InFlag = retval.getValue(3);
1547         SDValue Ret0 = retval.getValue(0);
1548         SDValue Ret1 = retval.getValue(1);
1549         if (needTruncate) {
1550           Ret0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Ret0);
1551           InVals.push_back(Ret0);
1552           Ret1 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Ret1);
1553           InVals.push_back(Ret1);
1554         } else {
1555           InVals.push_back(Ret0);
1556           InVals.push_back(Ret1);
1557         }
1558       } else {
1559         // Split into N LoadV4
1560         unsigned Ofst = 0;
1561         unsigned VecSize = 4;
1562         unsigned Opc = NVPTXISD::LoadParamV4;
1563         if (EltVT.getSizeInBits() == 64) {
1564           VecSize = 2;
1565           Opc = NVPTXISD::LoadParamV2;
1566         }
1567         EVT VecVT = EVT::getVectorVT(F->getContext(), EltVT, VecSize);
1568         for (unsigned i = 0; i < NumElts; i += VecSize) {
1569           SmallVector<EVT, 8> LoadRetVTs;
1570           if (EltVT == MVT::i1 || EltVT == MVT::i8) {
1571             // If loading i1/i8 result, generate
1572             //   load.b8 i16
1573             //   if i1
1574             //   trunc i16 to i1
1575             for (unsigned j = 0; j < VecSize; ++j)
1576               LoadRetVTs.push_back(MVT::i16);
1577           } else {
1578             for (unsigned j = 0; j < VecSize; ++j)
1579               LoadRetVTs.push_back(EltVT);
1580           }
1581           LoadRetVTs.push_back(MVT::Other);
1582           LoadRetVTs.push_back(MVT::Glue);
1583           SDValue LoadRetOps[] = {Chain, DAG.getConstant(1, dl, MVT::i32),
1584                                   DAG.getConstant(Ofst, dl, MVT::i32), InFlag};
1585           SDValue retval = DAG.getMemIntrinsicNode(
1586               Opc, dl, DAG.getVTList(LoadRetVTs),
1587               LoadRetOps, EltVT, MachinePointerInfo());
1588           if (VecSize == 2) {
1589             Chain = retval.getValue(2);
1590             InFlag = retval.getValue(3);
1591           } else {
1592             Chain = retval.getValue(4);
1593             InFlag = retval.getValue(5);
1594           }
1595
1596           for (unsigned j = 0; j < VecSize; ++j) {
1597             if (i + j >= NumElts)
1598               break;
1599             SDValue Elt = retval.getValue(j);
1600             if (needTruncate)
1601               Elt = DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
1602             InVals.push_back(Elt);
1603           }
1604           Ofst += DL.getTypeAllocSize(VecVT.getTypeForEVT(F->getContext()));
1605         }
1606       }
1607     } else {
1608       SmallVector<EVT, 16> VTs;
1609       SmallVector<uint64_t, 16> Offsets;
1610       ComputePTXValueVTs(*this, DAG.getDataLayout(), retTy, VTs, &Offsets, 0);
1611       assert(VTs.size() == Ins.size() && "Bad value decomposition");
1612       unsigned RetAlign = getArgumentAlignment(Callee, CS, retTy, 0);
1613       for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
1614         unsigned sz = VTs[i].getSizeInBits();
1615         unsigned AlignI = GreatestCommonDivisor64(RetAlign, Offsets[i]);
1616         bool needTruncate = false;
1617         if (VTs[i].isInteger() && sz < 8) {
1618           sz = 8;
1619           needTruncate = true;
1620         }
1621
1622         SmallVector<EVT, 4> LoadRetVTs;
1623         EVT TheLoadType = VTs[i];
1624         if (retTy->isIntegerTy() && DL.getTypeAllocSizeInBits(retTy) < 32) {
1625           // This is for integer types only, and specifically not for
1626           // aggregates.
1627           LoadRetVTs.push_back(MVT::i32);
1628           TheLoadType = MVT::i32;
1629           needTruncate = true;
1630         } else if (sz < 16) {
1631           // If loading i1/i8 result, generate
1632           //   load i8 (-> i16)
1633           //   trunc i16 to i1/i8
1634
1635           // FIXME: Do we need to set needTruncate to true here, too?  We could
1636           // not figure out what this branch is for in D17872, so we left it
1637           // alone.  The comment above about loading i1/i8 may be wrong, as the
1638           // branch above seems to cover integers of size < 32.
1639           LoadRetVTs.push_back(MVT::i16);
1640         } else
1641           LoadRetVTs.push_back(Ins[i].VT);
1642         LoadRetVTs.push_back(MVT::Other);
1643         LoadRetVTs.push_back(MVT::Glue);
1644
1645         SDValue LoadRetOps[] = {Chain, DAG.getConstant(1, dl, MVT::i32),
1646                                 DAG.getConstant(Offsets[i], dl, MVT::i32),
1647                                 InFlag};
1648         SDValue retval = DAG.getMemIntrinsicNode(
1649             NVPTXISD::LoadParam, dl,
1650             DAG.getVTList(LoadRetVTs), LoadRetOps,
1651             TheLoadType, MachinePointerInfo(), AlignI);
1652         Chain = retval.getValue(1);
1653         InFlag = retval.getValue(2);
1654         SDValue Ret0 = retval.getValue(0);
1655         if (needTruncate)
1656           Ret0 = DAG.getNode(ISD::TRUNCATE, dl, Ins[i].VT, Ret0);
1657         InVals.push_back(Ret0);
1658       }
1659     }
1660   }
1661
1662   Chain = DAG.getCALLSEQ_END(Chain,
1663                              DAG.getIntPtrConstant(uniqueCallSite, dl, true),
1664                              DAG.getIntPtrConstant(uniqueCallSite + 1, dl,
1665                                                    true),
1666                              InFlag, dl);
1667   uniqueCallSite++;
1668
1669   // set isTailCall to false for now, until we figure out how to express
1670   // tail call optimization in PTX
1671   isTailCall = false;
1672   return Chain;
1673 }
1674
1675 // By default CONCAT_VECTORS is lowered by ExpandVectorBuildThroughStack()
1676 // (see LegalizeDAG.cpp). This is slow and uses local memory.
1677 // We use extract/insert/build vector just as what LegalizeOp() does in llvm 2.5
1678 SDValue
1679 NVPTXTargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
1680   SDNode *Node = Op.getNode();
1681   SDLoc dl(Node);
1682   SmallVector<SDValue, 8> Ops;
1683   unsigned NumOperands = Node->getNumOperands();
1684   for (unsigned i = 0; i < NumOperands; ++i) {
1685     SDValue SubOp = Node->getOperand(i);
1686     EVT VVT = SubOp.getNode()->getValueType(0);
1687     EVT EltVT = VVT.getVectorElementType();
1688     unsigned NumSubElem = VVT.getVectorNumElements();
1689     for (unsigned j = 0; j < NumSubElem; ++j) {
1690       Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, SubOp,
1691                                 DAG.getIntPtrConstant(j, dl)));
1692     }
1693   }
1694   return DAG.getBuildVector(Node->getValueType(0), dl, Ops);
1695 }
1696
1697 /// LowerShiftRightParts - Lower SRL_PARTS, SRA_PARTS, which
1698 /// 1) returns two i32 values and take a 2 x i32 value to shift plus a shift
1699 ///    amount, or
1700 /// 2) returns two i64 values and take a 2 x i64 value to shift plus a shift
1701 ///    amount.
1702 SDValue NVPTXTargetLowering::LowerShiftRightParts(SDValue Op,
1703                                                   SelectionDAG &DAG) const {
1704   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
1705   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
1706
1707   EVT VT = Op.getValueType();
1708   unsigned VTBits = VT.getSizeInBits();
1709   SDLoc dl(Op);
1710   SDValue ShOpLo = Op.getOperand(0);
1711   SDValue ShOpHi = Op.getOperand(1);
1712   SDValue ShAmt  = Op.getOperand(2);
1713   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
1714
1715   if (VTBits == 32 && STI.getSmVersion() >= 35) {
1716
1717     // For 32bit and sm35, we can use the funnel shift 'shf' instruction.
1718     // {dHi, dLo} = {aHi, aLo} >> Amt
1719     //   dHi = aHi >> Amt
1720     //   dLo = shf.r.clamp aLo, aHi, Amt
1721
1722     SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
1723     SDValue Lo = DAG.getNode(NVPTXISD::FUN_SHFR_CLAMP, dl, VT, ShOpLo, ShOpHi,
1724                              ShAmt);
1725
1726     SDValue Ops[2] = { Lo, Hi };
1727     return DAG.getMergeValues(Ops, dl);
1728   }
1729   else {
1730
1731     // {dHi, dLo} = {aHi, aLo} >> Amt
1732     // - if (Amt>=size) then
1733     //      dLo = aHi >> (Amt-size)
1734     //      dHi = aHi >> Amt (this is either all 0 or all 1)
1735     //   else
1736     //      dLo = (aLo >>logic Amt) | (aHi << (size-Amt))
1737     //      dHi = aHi >> Amt
1738
1739     SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
1740                                    DAG.getConstant(VTBits, dl, MVT::i32),
1741                                    ShAmt);
1742     SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
1743     SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
1744                                      DAG.getConstant(VTBits, dl, MVT::i32));
1745     SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
1746     SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
1747     SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
1748
1749     SDValue Cmp = DAG.getSetCC(dl, MVT::i1, ShAmt,
1750                                DAG.getConstant(VTBits, dl, MVT::i32),
1751                                ISD::SETGE);
1752     SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
1753     SDValue Lo = DAG.getNode(ISD::SELECT, dl, VT, Cmp, TrueVal, FalseVal);
1754
1755     SDValue Ops[2] = { Lo, Hi };
1756     return DAG.getMergeValues(Ops, dl);
1757   }
1758 }
1759
1760 /// LowerShiftLeftParts - Lower SHL_PARTS, which
1761 /// 1) returns two i32 values and take a 2 x i32 value to shift plus a shift
1762 ///    amount, or
1763 /// 2) returns two i64 values and take a 2 x i64 value to shift plus a shift
1764 ///    amount.
1765 SDValue NVPTXTargetLowering::LowerShiftLeftParts(SDValue Op,
1766                                                  SelectionDAG &DAG) const {
1767   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
1768   assert(Op.getOpcode() == ISD::SHL_PARTS);
1769
1770   EVT VT = Op.getValueType();
1771   unsigned VTBits = VT.getSizeInBits();
1772   SDLoc dl(Op);
1773   SDValue ShOpLo = Op.getOperand(0);
1774   SDValue ShOpHi = Op.getOperand(1);
1775   SDValue ShAmt  = Op.getOperand(2);
1776
1777   if (VTBits == 32 && STI.getSmVersion() >= 35) {
1778
1779     // For 32bit and sm35, we can use the funnel shift 'shf' instruction.
1780     // {dHi, dLo} = {aHi, aLo} << Amt
1781     //   dHi = shf.l.clamp aLo, aHi, Amt
1782     //   dLo = aLo << Amt
1783
1784     SDValue Hi = DAG.getNode(NVPTXISD::FUN_SHFL_CLAMP, dl, VT, ShOpLo, ShOpHi,
1785                              ShAmt);
1786     SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
1787
1788     SDValue Ops[2] = { Lo, Hi };
1789     return DAG.getMergeValues(Ops, dl);
1790   }
1791   else {
1792
1793     // {dHi, dLo} = {aHi, aLo} << Amt
1794     // - if (Amt>=size) then
1795     //      dLo = aLo << Amt (all 0)
1796     //      dLo = aLo << (Amt-size)
1797     //   else
1798     //      dLo = aLo << Amt
1799     //      dHi = (aHi << Amt) | (aLo >> (size-Amt))
1800
1801     SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
1802                                    DAG.getConstant(VTBits, dl, MVT::i32),
1803                                    ShAmt);
1804     SDValue Tmp1 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
1805     SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
1806                                      DAG.getConstant(VTBits, dl, MVT::i32));
1807     SDValue Tmp2 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
1808     SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
1809     SDValue TrueVal = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
1810
1811     SDValue Cmp = DAG.getSetCC(dl, MVT::i1, ShAmt,
1812                                DAG.getConstant(VTBits, dl, MVT::i32),
1813                                ISD::SETGE);
1814     SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
1815     SDValue Hi = DAG.getNode(ISD::SELECT, dl, VT, Cmp, TrueVal, FalseVal);
1816
1817     SDValue Ops[2] = { Lo, Hi };
1818     return DAG.getMergeValues(Ops, dl);
1819   }
1820 }
1821
1822 SDValue
1823 NVPTXTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
1824   switch (Op.getOpcode()) {
1825   case ISD::RETURNADDR:
1826     return SDValue();
1827   case ISD::FRAMEADDR:
1828     return SDValue();
1829   case ISD::GlobalAddress:
1830     return LowerGlobalAddress(Op, DAG);
1831   case ISD::INTRINSIC_W_CHAIN:
1832     return Op;
1833   case ISD::BUILD_VECTOR:
1834   case ISD::EXTRACT_SUBVECTOR:
1835     return Op;
1836   case ISD::CONCAT_VECTORS:
1837     return LowerCONCAT_VECTORS(Op, DAG);
1838   case ISD::STORE:
1839     return LowerSTORE(Op, DAG);
1840   case ISD::LOAD:
1841     return LowerLOAD(Op, DAG);
1842   case ISD::SHL_PARTS:
1843     return LowerShiftLeftParts(Op, DAG);
1844   case ISD::SRA_PARTS:
1845   case ISD::SRL_PARTS:
1846     return LowerShiftRightParts(Op, DAG);
1847   case ISD::SELECT:
1848     return LowerSelect(Op, DAG);
1849   default:
1850     llvm_unreachable("Custom lowering not defined for operation");
1851   }
1852 }
1853
1854 SDValue NVPTXTargetLowering::LowerSelect(SDValue Op, SelectionDAG &DAG) const {
1855   SDValue Op0 = Op->getOperand(0);
1856   SDValue Op1 = Op->getOperand(1);
1857   SDValue Op2 = Op->getOperand(2);
1858   SDLoc DL(Op.getNode());
1859
1860   assert(Op.getValueType() == MVT::i1 && "Custom lowering enabled only for i1");
1861
1862   Op1 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op1);
1863   Op2 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op2);
1864   SDValue Select = DAG.getNode(ISD::SELECT, DL, MVT::i32, Op0, Op1, Op2);
1865   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Select);
1866
1867   return Trunc;
1868 }
1869
1870 SDValue NVPTXTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1871   if (Op.getValueType() == MVT::i1)
1872     return LowerLOADi1(Op, DAG);
1873   else
1874     return SDValue();
1875 }
1876
1877 // v = ld i1* addr
1878 //   =>
1879 // v1 = ld i8* addr (-> i16)
1880 // v = trunc i16 to i1
1881 SDValue NVPTXTargetLowering::LowerLOADi1(SDValue Op, SelectionDAG &DAG) const {
1882   SDNode *Node = Op.getNode();
1883   LoadSDNode *LD = cast<LoadSDNode>(Node);
1884   SDLoc dl(Node);
1885   assert(LD->getExtensionType() == ISD::NON_EXTLOAD);
1886   assert(Node->getValueType(0) == MVT::i1 &&
1887          "Custom lowering for i1 load only");
1888   SDValue newLD = DAG.getLoad(MVT::i16, dl, LD->getChain(), LD->getBasePtr(),
1889                               LD->getPointerInfo(), LD->getAlignment(),
1890                               LD->getMemOperand()->getFlags());
1891   SDValue result = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, newLD);
1892   // The legalizer (the caller) is expecting two values from the legalized
1893   // load, so we build a MergeValues node for it. See ExpandUnalignedLoad()
1894   // in LegalizeDAG.cpp which also uses MergeValues.
1895   SDValue Ops[] = { result, LD->getChain() };
1896   return DAG.getMergeValues(Ops, dl);
1897 }
1898
1899 SDValue NVPTXTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1900   EVT ValVT = Op.getOperand(1).getValueType();
1901   if (ValVT == MVT::i1)
1902     return LowerSTOREi1(Op, DAG);
1903   else if (ValVT.isVector())
1904     return LowerSTOREVector(Op, DAG);
1905   else
1906     return SDValue();
1907 }
1908
1909 SDValue
1910 NVPTXTargetLowering::LowerSTOREVector(SDValue Op, SelectionDAG &DAG) const {
1911   SDNode *N = Op.getNode();
1912   SDValue Val = N->getOperand(1);
1913   SDLoc DL(N);
1914   EVT ValVT = Val.getValueType();
1915
1916   if (ValVT.isVector()) {
1917     // We only handle "native" vector sizes for now, e.g. <4 x double> is not
1918     // legal.  We can (and should) split that into 2 stores of <2 x double> here
1919     // but I'm leaving that as a TODO for now.
1920     if (!ValVT.isSimple())
1921       return SDValue();
1922     switch (ValVT.getSimpleVT().SimpleTy) {
1923     default:
1924       return SDValue();
1925     case MVT::v2i8:
1926     case MVT::v2i16:
1927     case MVT::v2i32:
1928     case MVT::v2i64:
1929     case MVT::v2f32:
1930     case MVT::v2f64:
1931     case MVT::v4i8:
1932     case MVT::v4i16:
1933     case MVT::v4i32:
1934     case MVT::v4f32:
1935       // This is a "native" vector type
1936       break;
1937     }
1938
1939     MemSDNode *MemSD = cast<MemSDNode>(N);
1940     const DataLayout &TD = DAG.getDataLayout();
1941
1942     unsigned Align = MemSD->getAlignment();
1943     unsigned PrefAlign =
1944         TD.getPrefTypeAlignment(ValVT.getTypeForEVT(*DAG.getContext()));
1945     if (Align < PrefAlign) {
1946       // This store is not sufficiently aligned, so bail out and let this vector
1947       // store be scalarized.  Note that we may still be able to emit smaller
1948       // vector stores.  For example, if we are storing a <4 x float> with an
1949       // alignment of 8, this check will fail but the legalizer will try again
1950       // with 2 x <2 x float>, which will succeed with an alignment of 8.
1951       return SDValue();
1952     }
1953
1954     unsigned Opcode = 0;
1955     EVT EltVT = ValVT.getVectorElementType();
1956     unsigned NumElts = ValVT.getVectorNumElements();
1957
1958     // Since StoreV2 is a target node, we cannot rely on DAG type legalization.
1959     // Therefore, we must ensure the type is legal.  For i1 and i8, we set the
1960     // stored type to i16 and propagate the "real" type as the memory type.
1961     bool NeedExt = false;
1962     if (EltVT.getSizeInBits() < 16)
1963       NeedExt = true;
1964
1965     switch (NumElts) {
1966     default:
1967       return SDValue();
1968     case 2:
1969       Opcode = NVPTXISD::StoreV2;
1970       break;
1971     case 4: {
1972       Opcode = NVPTXISD::StoreV4;
1973       break;
1974     }
1975     }
1976
1977     SmallVector<SDValue, 8> Ops;
1978
1979     // First is the chain
1980     Ops.push_back(N->getOperand(0));
1981
1982     // Then the split values
1983     for (unsigned i = 0; i < NumElts; ++i) {
1984       SDValue ExtVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, Val,
1985                                    DAG.getIntPtrConstant(i, DL));
1986       if (NeedExt)
1987         ExtVal = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i16, ExtVal);
1988       Ops.push_back(ExtVal);
1989     }
1990
1991     // Then any remaining arguments
1992     Ops.append(N->op_begin() + 2, N->op_end());
1993
1994     SDValue NewSt = DAG.getMemIntrinsicNode(
1995         Opcode, DL, DAG.getVTList(MVT::Other), Ops,
1996         MemSD->getMemoryVT(), MemSD->getMemOperand());
1997
1998     //return DCI.CombineTo(N, NewSt, true);
1999     return NewSt;
2000   }
2001
2002   return SDValue();
2003 }
2004
2005 // st i1 v, addr
2006 //    =>
2007 // v1 = zxt v to i16
2008 // st.u8 i16, addr
2009 SDValue NVPTXTargetLowering::LowerSTOREi1(SDValue Op, SelectionDAG &DAG) const {
2010   SDNode *Node = Op.getNode();
2011   SDLoc dl(Node);
2012   StoreSDNode *ST = cast<StoreSDNode>(Node);
2013   SDValue Tmp1 = ST->getChain();
2014   SDValue Tmp2 = ST->getBasePtr();
2015   SDValue Tmp3 = ST->getValue();
2016   assert(Tmp3.getValueType() == MVT::i1 && "Custom lowering for i1 store only");
2017   Tmp3 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Tmp3);
2018   SDValue Result =
2019       DAG.getTruncStore(Tmp1, dl, Tmp3, Tmp2, ST->getPointerInfo(), MVT::i8,
2020                         ST->getAlignment(), ST->getMemOperand()->getFlags());
2021   return Result;
2022 }
2023
2024 SDValue
2025 NVPTXTargetLowering::getParamSymbol(SelectionDAG &DAG, int idx, EVT v) const {
2026   std::string ParamSym;
2027   raw_string_ostream ParamStr(ParamSym);
2028
2029   ParamStr << DAG.getMachineFunction().getName() << "_param_" << idx;
2030   ParamStr.flush();
2031
2032   std::string *SavedStr =
2033     nvTM->getManagedStrPool()->getManagedString(ParamSym.c_str());
2034   return DAG.getTargetExternalSymbol(SavedStr->c_str(), v);
2035 }
2036
2037 // Check to see if the kernel argument is image*_t or sampler_t
2038
2039 static bool isImageOrSamplerVal(const Value *arg, const Module *context) {
2040   static const char *const specialTypes[] = { "struct._image2d_t",
2041                                               "struct._image3d_t",
2042                                               "struct._sampler_t" };
2043
2044   Type *Ty = arg->getType();
2045   auto *PTy = dyn_cast<PointerType>(Ty);
2046
2047   if (!PTy)
2048     return false;
2049
2050   if (!context)
2051     return false;
2052
2053   auto *STy = dyn_cast<StructType>(PTy->getElementType());
2054   if (!STy || STy->isLiteral())
2055     return false;
2056
2057   return std::find(std::begin(specialTypes), std::end(specialTypes),
2058                    STy->getName()) != std::end(specialTypes);
2059 }
2060
2061 SDValue NVPTXTargetLowering::LowerFormalArguments(
2062     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2063     const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &dl,
2064     SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals) const {
2065   MachineFunction &MF = DAG.getMachineFunction();
2066   const DataLayout &DL = DAG.getDataLayout();
2067   auto PtrVT = getPointerTy(DAG.getDataLayout());
2068
2069   const Function *F = MF.getFunction();
2070   const AttributeSet &PAL = F->getAttributes();
2071   const TargetLowering *TLI = STI.getTargetLowering();
2072
2073   SDValue Root = DAG.getRoot();
2074   std::vector<SDValue> OutChains;
2075
2076   bool isKernel = llvm::isKernelFunction(*F);
2077   bool isABI = (STI.getSmVersion() >= 20);
2078   assert(isABI && "Non-ABI compilation is not supported");
2079   if (!isABI)
2080     return Chain;
2081
2082   std::vector<Type *> argTypes;
2083   std::vector<const Argument *> theArgs;
2084   for (const Argument &I : F->args()) {
2085     theArgs.push_back(&I);
2086     argTypes.push_back(I.getType());
2087   }
2088   // argTypes.size() (or theArgs.size()) and Ins.size() need not match.
2089   // Ins.size() will be larger
2090   //   * if there is an aggregate argument with multiple fields (each field
2091   //     showing up separately in Ins)
2092   //   * if there is a vector argument with more than typical vector-length
2093   //     elements (generally if more than 4) where each vector element is
2094   //     individually present in Ins.
2095   // So a different index should be used for indexing into Ins.
2096   // See similar issue in LowerCall.
2097   unsigned InsIdx = 0;
2098
2099   int idx = 0;
2100   for (unsigned i = 0, e = theArgs.size(); i != e; ++i, ++idx, ++InsIdx) {
2101     Type *Ty = argTypes[i];
2102
2103     // If the kernel argument is image*_t or sampler_t, convert it to
2104     // a i32 constant holding the parameter position. This can later
2105     // matched in the AsmPrinter to output the correct mangled name.
2106     if (isImageOrSamplerVal(
2107             theArgs[i],
2108             (theArgs[i]->getParent() ? theArgs[i]->getParent()->getParent()
2109                                      : nullptr))) {
2110       assert(isKernel && "Only kernels can have image/sampler params");
2111       InVals.push_back(DAG.getConstant(i + 1, dl, MVT::i32));
2112       continue;
2113     }
2114
2115     if (theArgs[i]->use_empty()) {
2116       // argument is dead
2117       if (Ty->isAggregateType()) {
2118         SmallVector<EVT, 16> vtparts;
2119
2120         ComputePTXValueVTs(*this, DAG.getDataLayout(), Ty, vtparts);
2121         assert(vtparts.size() > 0 && "empty aggregate type not expected");
2122         for (unsigned parti = 0, parte = vtparts.size(); parti != parte;
2123              ++parti) {
2124           InVals.push_back(DAG.getNode(ISD::UNDEF, dl, Ins[InsIdx].VT));
2125           ++InsIdx;
2126         }
2127         if (vtparts.size() > 0)
2128           --InsIdx;
2129         continue;
2130       }
2131       if (Ty->isVectorTy()) {
2132         EVT ObjectVT = getValueType(DL, Ty);
2133         unsigned NumRegs = TLI->getNumRegisters(F->getContext(), ObjectVT);
2134         for (unsigned parti = 0; parti < NumRegs; ++parti) {
2135           InVals.push_back(DAG.getNode(ISD::UNDEF, dl, Ins[InsIdx].VT));
2136           ++InsIdx;
2137         }
2138         if (NumRegs > 0)
2139           --InsIdx;
2140         continue;
2141       }
2142       InVals.push_back(DAG.getNode(ISD::UNDEF, dl, Ins[InsIdx].VT));
2143       continue;
2144     }
2145
2146     // In the following cases, assign a node order of "idx+1"
2147     // to newly created nodes. The SDNodes for params have to
2148     // appear in the same order as their order of appearance
2149     // in the original function. "idx+1" holds that order.
2150     if (!PAL.hasAttribute(i + 1, Attribute::ByVal)) {
2151       if (Ty->isAggregateType()) {
2152         SmallVector<EVT, 16> vtparts;
2153         SmallVector<uint64_t, 16> offsets;
2154
2155         // NOTE: Here, we lose the ability to issue vector loads for vectors
2156         // that are a part of a struct.  This should be investigated in the
2157         // future.
2158         ComputePTXValueVTs(*this, DAG.getDataLayout(), Ty, vtparts, &offsets,
2159                            0);
2160         assert(vtparts.size() > 0 && "empty aggregate type not expected");
2161         bool aggregateIsPacked = false;
2162         if (StructType *STy = llvm::dyn_cast<StructType>(Ty))
2163           aggregateIsPacked = STy->isPacked();
2164
2165         SDValue Arg = getParamSymbol(DAG, idx, PtrVT);
2166         for (unsigned parti = 0, parte = vtparts.size(); parti != parte;
2167              ++parti) {
2168           EVT partVT = vtparts[parti];
2169           Value *srcValue = Constant::getNullValue(
2170               PointerType::get(partVT.getTypeForEVT(F->getContext()),
2171                                llvm::ADDRESS_SPACE_PARAM));
2172           SDValue srcAddr =
2173               DAG.getNode(ISD::ADD, dl, PtrVT, Arg,
2174                           DAG.getConstant(offsets[parti], dl, PtrVT));
2175           unsigned partAlign = aggregateIsPacked
2176                                    ? 1
2177                                    : DL.getABITypeAlignment(
2178                                          partVT.getTypeForEVT(F->getContext()));
2179           SDValue p;
2180           if (Ins[InsIdx].VT.getSizeInBits() > partVT.getSizeInBits()) {
2181             ISD::LoadExtType ExtOp = Ins[InsIdx].Flags.isSExt() ?
2182                                      ISD::SEXTLOAD : ISD::ZEXTLOAD;
2183             p = DAG.getExtLoad(ExtOp, dl, Ins[InsIdx].VT, Root, srcAddr,
2184                                MachinePointerInfo(srcValue), partVT, partAlign);
2185           } else {
2186             p = DAG.getLoad(partVT, dl, Root, srcAddr,
2187                             MachinePointerInfo(srcValue), partAlign);
2188           }
2189           if (p.getNode())
2190             p.getNode()->setIROrder(idx + 1);
2191           InVals.push_back(p);
2192           ++InsIdx;
2193         }
2194         if (vtparts.size() > 0)
2195           --InsIdx;
2196         continue;
2197       }
2198       if (Ty->isVectorTy()) {
2199         EVT ObjectVT = getValueType(DL, Ty);
2200         SDValue Arg = getParamSymbol(DAG, idx, PtrVT);
2201         unsigned NumElts = ObjectVT.getVectorNumElements();
2202         assert(TLI->getNumRegisters(F->getContext(), ObjectVT) == NumElts &&
2203                "Vector was not scalarized");
2204         EVT EltVT = ObjectVT.getVectorElementType();
2205
2206         // V1 load
2207         // f32 = load ...
2208         if (NumElts == 1) {
2209           // We only have one element, so just directly load it
2210           Value *SrcValue = Constant::getNullValue(PointerType::get(
2211               EltVT.getTypeForEVT(F->getContext()), llvm::ADDRESS_SPACE_PARAM));
2212           SDValue P = DAG.getLoad(
2213               EltVT, dl, Root, Arg, MachinePointerInfo(SrcValue),
2214               DL.getABITypeAlignment(EltVT.getTypeForEVT(F->getContext())),
2215               MachineMemOperand::MOInvariant);
2216           if (P.getNode())
2217             P.getNode()->setIROrder(idx + 1);
2218
2219           if (Ins[InsIdx].VT.getSizeInBits() > EltVT.getSizeInBits())
2220             P = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, P);
2221           InVals.push_back(P);
2222           ++InsIdx;
2223         } else if (NumElts == 2) {
2224           // V2 load
2225           // f32,f32 = load ...
2226           EVT VecVT = EVT::getVectorVT(F->getContext(), EltVT, 2);
2227           Value *SrcValue = Constant::getNullValue(PointerType::get(
2228               VecVT.getTypeForEVT(F->getContext()), llvm::ADDRESS_SPACE_PARAM));
2229           SDValue P = DAG.getLoad(
2230               VecVT, dl, Root, Arg, MachinePointerInfo(SrcValue),
2231               DL.getABITypeAlignment(VecVT.getTypeForEVT(F->getContext())),
2232               MachineMemOperand::MOInvariant);
2233           if (P.getNode())
2234             P.getNode()->setIROrder(idx + 1);
2235
2236           SDValue Elt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, P,
2237                                      DAG.getIntPtrConstant(0, dl));
2238           SDValue Elt1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, P,
2239                                      DAG.getIntPtrConstant(1, dl));
2240
2241           if (Ins[InsIdx].VT.getSizeInBits() > EltVT.getSizeInBits()) {
2242             Elt0 = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, Elt0);
2243             Elt1 = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, Elt1);
2244           }
2245
2246           InVals.push_back(Elt0);
2247           InVals.push_back(Elt1);
2248           InsIdx += 2;
2249         } else {
2250           // V4 loads
2251           // We have at least 4 elements (<3 x Ty> expands to 4 elements) and
2252           // the vector will be expanded to a power of 2 elements, so we know we
2253           // can always round up to the next multiple of 4 when creating the
2254           // vector loads.
2255           // e.g.  4 elem => 1 ld.v4
2256           //       6 elem => 2 ld.v4
2257           //       8 elem => 2 ld.v4
2258           //      11 elem => 3 ld.v4
2259           unsigned VecSize = 4;
2260           if (EltVT.getSizeInBits() == 64) {
2261             VecSize = 2;
2262           }
2263           EVT VecVT = EVT::getVectorVT(F->getContext(), EltVT, VecSize);
2264           unsigned Ofst = 0;
2265           for (unsigned i = 0; i < NumElts; i += VecSize) {
2266             Value *SrcValue = Constant::getNullValue(
2267                 PointerType::get(VecVT.getTypeForEVT(F->getContext()),
2268                                  llvm::ADDRESS_SPACE_PARAM));
2269             SDValue SrcAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Arg,
2270                                           DAG.getConstant(Ofst, dl, PtrVT));
2271             SDValue P = DAG.getLoad(
2272                 VecVT, dl, Root, SrcAddr, MachinePointerInfo(SrcValue),
2273                 DL.getABITypeAlignment(VecVT.getTypeForEVT(F->getContext())),
2274                 MachineMemOperand::MOInvariant);
2275             if (P.getNode())
2276               P.getNode()->setIROrder(idx + 1);
2277
2278             for (unsigned j = 0; j < VecSize; ++j) {
2279               if (i + j >= NumElts)
2280                 break;
2281               SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, P,
2282                                         DAG.getIntPtrConstant(j, dl));
2283               if (Ins[InsIdx].VT.getSizeInBits() > EltVT.getSizeInBits())
2284                 Elt = DAG.getNode(ISD::ANY_EXTEND, dl, Ins[InsIdx].VT, Elt);
2285               InVals.push_back(Elt);
2286             }
2287             Ofst += DL.getTypeAllocSize(VecVT.getTypeForEVT(F->getContext()));
2288           }
2289           InsIdx += NumElts;
2290         }
2291
2292         if (NumElts > 0)
2293           --InsIdx;
2294         continue;
2295       }
2296       // A plain scalar.
2297       EVT ObjectVT = getValueType(DL, Ty);
2298       // If ABI, load from the param symbol
2299       SDValue Arg = getParamSymbol(DAG, idx, PtrVT);
2300       Value *srcValue = Constant::getNullValue(PointerType::get(
2301           ObjectVT.getTypeForEVT(F->getContext()), llvm::ADDRESS_SPACE_PARAM));
2302       SDValue p;
2303        if (ObjectVT.getSizeInBits() < Ins[InsIdx].VT.getSizeInBits()) {
2304         ISD::LoadExtType ExtOp = Ins[InsIdx].Flags.isSExt() ?
2305                                        ISD::SEXTLOAD : ISD::ZEXTLOAD;
2306         p = DAG.getExtLoad(
2307             ExtOp, dl, Ins[InsIdx].VT, Root, Arg, MachinePointerInfo(srcValue),
2308             ObjectVT,
2309             DL.getABITypeAlignment(ObjectVT.getTypeForEVT(F->getContext())));
2310       } else {
2311         p = DAG.getLoad(
2312             Ins[InsIdx].VT, dl, Root, Arg, MachinePointerInfo(srcValue),
2313             DL.getABITypeAlignment(ObjectVT.getTypeForEVT(F->getContext())));
2314       }
2315       if (p.getNode())
2316         p.getNode()->setIROrder(idx + 1);
2317       InVals.push_back(p);
2318       continue;
2319     }
2320
2321     // Param has ByVal attribute
2322     // Return MoveParam(param symbol).
2323     // Ideally, the param symbol can be returned directly,
2324     // but when SDNode builder decides to use it in a CopyToReg(),
2325     // machine instruction fails because TargetExternalSymbol
2326     // (not lowered) is target dependent, and CopyToReg assumes
2327     // the source is lowered.
2328     EVT ObjectVT = getValueType(DL, Ty);
2329     assert(ObjectVT == Ins[InsIdx].VT &&
2330            "Ins type did not match function type");
2331     SDValue Arg = getParamSymbol(DAG, idx, PtrVT);
2332     SDValue p = DAG.getNode(NVPTXISD::MoveParam, dl, ObjectVT, Arg);
2333     if (p.getNode())
2334       p.getNode()->setIROrder(idx + 1);
2335     if (isKernel)
2336       InVals.push_back(p);
2337     else {
2338       SDValue p2 = DAG.getNode(
2339           ISD::INTRINSIC_WO_CHAIN, dl, ObjectVT,
2340           DAG.getConstant(Intrinsic::nvvm_ptr_local_to_gen, dl, MVT::i32), p);
2341       InVals.push_back(p2);
2342     }
2343   }
2344
2345   // Clang will check explicit VarArg and issue error if any. However, Clang
2346   // will let code with
2347   // implicit var arg like f() pass. See bug 617733.
2348   // We treat this case as if the arg list is empty.
2349   // if (F.isVarArg()) {
2350   // assert(0 && "VarArg not supported yet!");
2351   //}
2352
2353   if (!OutChains.empty())
2354     DAG.setRoot(DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains));
2355
2356   return Chain;
2357 }
2358
2359 SDValue
2360 NVPTXTargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2361                                  bool isVarArg,
2362                                  const SmallVectorImpl<ISD::OutputArg> &Outs,
2363                                  const SmallVectorImpl<SDValue> &OutVals,
2364                                  const SDLoc &dl, SelectionDAG &DAG) const {
2365   MachineFunction &MF = DAG.getMachineFunction();
2366   const Function *F = MF.getFunction();
2367   Type *RetTy = F->getReturnType();
2368   const DataLayout &TD = DAG.getDataLayout();
2369
2370   bool isABI = (STI.getSmVersion() >= 20);
2371   assert(isABI && "Non-ABI compilation is not supported");
2372   if (!isABI)
2373     return Chain;
2374
2375   if (VectorType *VTy = dyn_cast<VectorType>(RetTy)) {
2376     // If we have a vector type, the OutVals array will be the scalarized
2377     // components and we have combine them into 1 or more vector stores.
2378     unsigned NumElts = VTy->getNumElements();
2379     assert(NumElts == Outs.size() && "Bad scalarization of return value");
2380
2381     // const_cast can be removed in later LLVM versions
2382     EVT EltVT = getValueType(TD, RetTy).getVectorElementType();
2383     bool NeedExtend = false;
2384     if (EltVT.getSizeInBits() < 16)
2385       NeedExtend = true;
2386
2387     // V1 store
2388     if (NumElts == 1) {
2389       SDValue StoreVal = OutVals[0];
2390       // We only have one element, so just directly store it
2391       if (NeedExtend)
2392         StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal);
2393       SDValue Ops[] = { Chain, DAG.getConstant(0, dl, MVT::i32), StoreVal };
2394       Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreRetval, dl,
2395                                       DAG.getVTList(MVT::Other), Ops,
2396                                       EltVT, MachinePointerInfo());
2397
2398     } else if (NumElts == 2) {
2399       // V2 store
2400       SDValue StoreVal0 = OutVals[0];
2401       SDValue StoreVal1 = OutVals[1];
2402
2403       if (NeedExtend) {
2404         StoreVal0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal0);
2405         StoreVal1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, StoreVal1);
2406       }
2407
2408       SDValue Ops[] = { Chain, DAG.getConstant(0, dl, MVT::i32), StoreVal0,
2409                         StoreVal1 };
2410       Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreRetvalV2, dl,
2411                                       DAG.getVTList(MVT::Other), Ops,
2412                                       EltVT, MachinePointerInfo());
2413     } else {
2414       // V4 stores
2415       // We have at least 4 elements (<3 x Ty> expands to 4 elements) and the
2416       // vector will be expanded to a power of 2 elements, so we know we can
2417       // always round up to the next multiple of 4 when creating the vector
2418       // stores.
2419       // e.g.  4 elem => 1 st.v4
2420       //       6 elem => 2 st.v4
2421       //       8 elem => 2 st.v4
2422       //      11 elem => 3 st.v4
2423
2424       unsigned VecSize = 4;
2425       if (OutVals[0].getValueType().getSizeInBits() == 64)
2426         VecSize = 2;
2427
2428       unsigned Offset = 0;
2429
2430       EVT VecVT =
2431           EVT::getVectorVT(F->getContext(), EltVT, VecSize);
2432       unsigned PerStoreOffset =
2433           TD.getTypeAllocSize(VecVT.getTypeForEVT(F->getContext()));
2434
2435       for (unsigned i = 0; i < NumElts; i += VecSize) {
2436         // Get values
2437         SDValue StoreVal;
2438         SmallVector<SDValue, 8> Ops;
2439         Ops.push_back(Chain);
2440         Ops.push_back(DAG.getConstant(Offset, dl, MVT::i32));
2441         unsigned Opc = NVPTXISD::StoreRetvalV2;
2442         EVT ExtendedVT = (NeedExtend) ? MVT::i16 : OutVals[0].getValueType();
2443
2444         StoreVal = OutVals[i];
2445         if (NeedExtend)
2446           StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2447         Ops.push_back(StoreVal);
2448
2449         if (i + 1 < NumElts) {
2450           StoreVal = OutVals[i + 1];
2451           if (NeedExtend)
2452             StoreVal = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2453         } else {
2454           StoreVal = DAG.getUNDEF(ExtendedVT);
2455         }
2456         Ops.push_back(StoreVal);
2457
2458         if (VecSize == 4) {
2459           Opc = NVPTXISD::StoreRetvalV4;
2460           if (i + 2 < NumElts) {
2461             StoreVal = OutVals[i + 2];
2462             if (NeedExtend)
2463               StoreVal =
2464                   DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2465           } else {
2466             StoreVal = DAG.getUNDEF(ExtendedVT);
2467           }
2468           Ops.push_back(StoreVal);
2469
2470           if (i + 3 < NumElts) {
2471             StoreVal = OutVals[i + 3];
2472             if (NeedExtend)
2473               StoreVal =
2474                   DAG.getNode(ISD::ZERO_EXTEND, dl, ExtendedVT, StoreVal);
2475           } else {
2476             StoreVal = DAG.getUNDEF(ExtendedVT);
2477           }
2478           Ops.push_back(StoreVal);
2479         }
2480
2481         // Chain = DAG.getNode(Opc, dl, MVT::Other, &Ops[0], Ops.size());
2482         Chain =
2483             DAG.getMemIntrinsicNode(Opc, dl, DAG.getVTList(MVT::Other), Ops,
2484                                     EltVT, MachinePointerInfo());
2485         Offset += PerStoreOffset;
2486       }
2487     }
2488   } else {
2489     SmallVector<EVT, 16> ValVTs;
2490     SmallVector<uint64_t, 16> Offsets;
2491     ComputePTXValueVTs(*this, DAG.getDataLayout(), RetTy, ValVTs, &Offsets, 0);
2492     assert(ValVTs.size() == OutVals.size() && "Bad return value decomposition");
2493
2494     for (unsigned i = 0, e = Outs.size(); i != e; ++i) {
2495       SDValue theVal = OutVals[i];
2496       EVT TheValType = theVal.getValueType();
2497       unsigned numElems = 1;
2498       if (TheValType.isVector())
2499         numElems = TheValType.getVectorNumElements();
2500       for (unsigned j = 0, je = numElems; j != je; ++j) {
2501         SDValue TmpVal = theVal;
2502         if (TheValType.isVector())
2503           TmpVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
2504                                TheValType.getVectorElementType(), TmpVal,
2505                                DAG.getIntPtrConstant(j, dl));
2506         EVT TheStoreType = ValVTs[i];
2507         if (RetTy->isIntegerTy() && TD.getTypeAllocSizeInBits(RetTy) < 32) {
2508           // The following zero-extension is for integer types only, and
2509           // specifically not for aggregates.
2510           TmpVal = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, TmpVal);
2511           TheStoreType = MVT::i32;
2512         }
2513         else if (TmpVal.getValueType().getSizeInBits() < 16)
2514           TmpVal = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i16, TmpVal);
2515
2516         SDValue Ops[] = {
2517           Chain,
2518           DAG.getConstant(Offsets[i], dl, MVT::i32),
2519           TmpVal };
2520         Chain = DAG.getMemIntrinsicNode(NVPTXISD::StoreRetval, dl,
2521                                         DAG.getVTList(MVT::Other), Ops,
2522                                         TheStoreType,
2523                                         MachinePointerInfo());
2524       }
2525     }
2526   }
2527
2528   return DAG.getNode(NVPTXISD::RET_FLAG, dl, MVT::Other, Chain);
2529 }
2530
2531
2532 void NVPTXTargetLowering::LowerAsmOperandForConstraint(
2533     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
2534     SelectionDAG &DAG) const {
2535   if (Constraint.length() > 1)
2536     return;
2537   else
2538     TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
2539 }
2540
2541 static unsigned getOpcForTextureInstr(unsigned Intrinsic) {
2542   switch (Intrinsic) {
2543   default:
2544     return 0;
2545
2546   case Intrinsic::nvvm_tex_1d_v4f32_s32:
2547     return NVPTXISD::Tex1DFloatS32;
2548   case Intrinsic::nvvm_tex_1d_v4f32_f32:
2549     return NVPTXISD::Tex1DFloatFloat;
2550   case Intrinsic::nvvm_tex_1d_level_v4f32_f32:
2551     return NVPTXISD::Tex1DFloatFloatLevel;
2552   case Intrinsic::nvvm_tex_1d_grad_v4f32_f32:
2553     return NVPTXISD::Tex1DFloatFloatGrad;
2554   case Intrinsic::nvvm_tex_1d_v4s32_s32:
2555     return NVPTXISD::Tex1DS32S32;
2556   case Intrinsic::nvvm_tex_1d_v4s32_f32:
2557     return NVPTXISD::Tex1DS32Float;
2558   case Intrinsic::nvvm_tex_1d_level_v4s32_f32:
2559     return NVPTXISD::Tex1DS32FloatLevel;
2560   case Intrinsic::nvvm_tex_1d_grad_v4s32_f32:
2561     return NVPTXISD::Tex1DS32FloatGrad;
2562   case Intrinsic::nvvm_tex_1d_v4u32_s32:
2563     return NVPTXISD::Tex1DU32S32;
2564   case Intrinsic::nvvm_tex_1d_v4u32_f32:
2565     return NVPTXISD::Tex1DU32Float;
2566   case Intrinsic::nvvm_tex_1d_level_v4u32_f32:
2567     return NVPTXISD::Tex1DU32FloatLevel;
2568   case Intrinsic::nvvm_tex_1d_grad_v4u32_f32:
2569     return NVPTXISD::Tex1DU32FloatGrad;
2570
2571   case Intrinsic::nvvm_tex_1d_array_v4f32_s32:
2572     return NVPTXISD::Tex1DArrayFloatS32;
2573   case Intrinsic::nvvm_tex_1d_array_v4f32_f32:
2574     return NVPTXISD::Tex1DArrayFloatFloat;
2575   case Intrinsic::nvvm_tex_1d_array_level_v4f32_f32:
2576     return NVPTXISD::Tex1DArrayFloatFloatLevel;
2577   case Intrinsic::nvvm_tex_1d_array_grad_v4f32_f32:
2578     return NVPTXISD::Tex1DArrayFloatFloatGrad;
2579   case Intrinsic::nvvm_tex_1d_array_v4s32_s32:
2580     return NVPTXISD::Tex1DArrayS32S32;
2581   case Intrinsic::nvvm_tex_1d_array_v4s32_f32:
2582     return NVPTXISD::Tex1DArrayS32Float;
2583   case Intrinsic::nvvm_tex_1d_array_level_v4s32_f32:
2584     return NVPTXISD::Tex1DArrayS32FloatLevel;
2585   case Intrinsic::nvvm_tex_1d_array_grad_v4s32_f32:
2586     return NVPTXISD::Tex1DArrayS32FloatGrad;
2587   case Intrinsic::nvvm_tex_1d_array_v4u32_s32:
2588     return NVPTXISD::Tex1DArrayU32S32;
2589   case Intrinsic::nvvm_tex_1d_array_v4u32_f32:
2590     return NVPTXISD::Tex1DArrayU32Float;
2591   case Intrinsic::nvvm_tex_1d_array_level_v4u32_f32:
2592     return NVPTXISD::Tex1DArrayU32FloatLevel;
2593   case Intrinsic::nvvm_tex_1d_array_grad_v4u32_f32:
2594     return NVPTXISD::Tex1DArrayU32FloatGrad;
2595
2596   case Intrinsic::nvvm_tex_2d_v4f32_s32:
2597     return NVPTXISD::Tex2DFloatS32;
2598   case Intrinsic::nvvm_tex_2d_v4f32_f32:
2599     return NVPTXISD::Tex2DFloatFloat;
2600   case Intrinsic::nvvm_tex_2d_level_v4f32_f32:
2601     return NVPTXISD::Tex2DFloatFloatLevel;
2602   case Intrinsic::nvvm_tex_2d_grad_v4f32_f32:
2603     return NVPTXISD::Tex2DFloatFloatGrad;
2604   case Intrinsic::nvvm_tex_2d_v4s32_s32:
2605     return NVPTXISD::Tex2DS32S32;
2606   case Intrinsic::nvvm_tex_2d_v4s32_f32:
2607     return NVPTXISD::Tex2DS32Float;
2608   case Intrinsic::nvvm_tex_2d_level_v4s32_f32:
2609     return NVPTXISD::Tex2DS32FloatLevel;
2610   case Intrinsic::nvvm_tex_2d_grad_v4s32_f32:
2611     return NVPTXISD::Tex2DS32FloatGrad;
2612   case Intrinsic::nvvm_tex_2d_v4u32_s32:
2613     return NVPTXISD::Tex2DU32S32;
2614   case Intrinsic::nvvm_tex_2d_v4u32_f32:
2615     return NVPTXISD::Tex2DU32Float;
2616   case Intrinsic::nvvm_tex_2d_level_v4u32_f32:
2617     return NVPTXISD::Tex2DU32FloatLevel;
2618   case Intrinsic::nvvm_tex_2d_grad_v4u32_f32:
2619     return NVPTXISD::Tex2DU32FloatGrad;
2620
2621   case Intrinsic::nvvm_tex_2d_array_v4f32_s32:
2622     return NVPTXISD::Tex2DArrayFloatS32;
2623   case Intrinsic::nvvm_tex_2d_array_v4f32_f32:
2624     return NVPTXISD::Tex2DArrayFloatFloat;
2625   case Intrinsic::nvvm_tex_2d_array_level_v4f32_f32:
2626     return NVPTXISD::Tex2DArrayFloatFloatLevel;
2627   case Intrinsic::nvvm_tex_2d_array_grad_v4f32_f32:
2628     return NVPTXISD::Tex2DArrayFloatFloatGrad;
2629   case Intrinsic::nvvm_tex_2d_array_v4s32_s32:
2630     return NVPTXISD::Tex2DArrayS32S32;
2631   case Intrinsic::nvvm_tex_2d_array_v4s32_f32:
2632     return NVPTXISD::Tex2DArrayS32Float;
2633   case Intrinsic::nvvm_tex_2d_array_level_v4s32_f32:
2634     return NVPTXISD::Tex2DArrayS32FloatLevel;
2635   case Intrinsic::nvvm_tex_2d_array_grad_v4s32_f32:
2636     return NVPTXISD::Tex2DArrayS32FloatGrad;
2637   case Intrinsic::nvvm_tex_2d_array_v4u32_s32:
2638     return NVPTXISD::Tex2DArrayU32S32;
2639   case Intrinsic::nvvm_tex_2d_array_v4u32_f32:
2640     return NVPTXISD::Tex2DArrayU32Float;
2641   case Intrinsic::nvvm_tex_2d_array_level_v4u32_f32:
2642     return NVPTXISD::Tex2DArrayU32FloatLevel;
2643   case Intrinsic::nvvm_tex_2d_array_grad_v4u32_f32:
2644     return NVPTXISD::Tex2DArrayU32FloatGrad;
2645
2646   case Intrinsic::nvvm_tex_3d_v4f32_s32:
2647     return NVPTXISD::Tex3DFloatS32;
2648   case Intrinsic::nvvm_tex_3d_v4f32_f32:
2649     return NVPTXISD::Tex3DFloatFloat;
2650   case Intrinsic::nvvm_tex_3d_level_v4f32_f32:
2651     return NVPTXISD::Tex3DFloatFloatLevel;
2652   case Intrinsic::nvvm_tex_3d_grad_v4f32_f32:
2653     return NVPTXISD::Tex3DFloatFloatGrad;
2654   case Intrinsic::nvvm_tex_3d_v4s32_s32:
2655     return NVPTXISD::Tex3DS32S32;
2656   case Intrinsic::nvvm_tex_3d_v4s32_f32:
2657     return NVPTXISD::Tex3DS32Float;
2658   case Intrinsic::nvvm_tex_3d_level_v4s32_f32:
2659     return NVPTXISD::Tex3DS32FloatLevel;
2660   case Intrinsic::nvvm_tex_3d_grad_v4s32_f32:
2661     return NVPTXISD::Tex3DS32FloatGrad;
2662   case Intrinsic::nvvm_tex_3d_v4u32_s32:
2663     return NVPTXISD::Tex3DU32S32;
2664   case Intrinsic::nvvm_tex_3d_v4u32_f32:
2665     return NVPTXISD::Tex3DU32Float;
2666   case Intrinsic::nvvm_tex_3d_level_v4u32_f32:
2667     return NVPTXISD::Tex3DU32FloatLevel;
2668   case Intrinsic::nvvm_tex_3d_grad_v4u32_f32:
2669     return NVPTXISD::Tex3DU32FloatGrad;
2670
2671   case Intrinsic::nvvm_tex_cube_v4f32_f32:
2672     return NVPTXISD::TexCubeFloatFloat;
2673   case Intrinsic::nvvm_tex_cube_level_v4f32_f32:
2674     return NVPTXISD::TexCubeFloatFloatLevel;
2675   case Intrinsic::nvvm_tex_cube_v4s32_f32:
2676     return NVPTXISD::TexCubeS32Float;
2677   case Intrinsic::nvvm_tex_cube_level_v4s32_f32:
2678     return NVPTXISD::TexCubeS32FloatLevel;
2679   case Intrinsic::nvvm_tex_cube_v4u32_f32:
2680     return NVPTXISD::TexCubeU32Float;
2681   case Intrinsic::nvvm_tex_cube_level_v4u32_f32:
2682     return NVPTXISD::TexCubeU32FloatLevel;
2683
2684   case Intrinsic::nvvm_tex_cube_array_v4f32_f32:
2685     return NVPTXISD::TexCubeArrayFloatFloat;
2686   case Intrinsic::nvvm_tex_cube_array_level_v4f32_f32:
2687     return NVPTXISD::TexCubeArrayFloatFloatLevel;
2688   case Intrinsic::nvvm_tex_cube_array_v4s32_f32:
2689     return NVPTXISD::TexCubeArrayS32Float;
2690   case Intrinsic::nvvm_tex_cube_array_level_v4s32_f32:
2691     return NVPTXISD::TexCubeArrayS32FloatLevel;
2692   case Intrinsic::nvvm_tex_cube_array_v4u32_f32:
2693     return NVPTXISD::TexCubeArrayU32Float;
2694   case Intrinsic::nvvm_tex_cube_array_level_v4u32_f32:
2695     return NVPTXISD::TexCubeArrayU32FloatLevel;
2696
2697   case Intrinsic::nvvm_tld4_r_2d_v4f32_f32:
2698     return NVPTXISD::Tld4R2DFloatFloat;
2699   case Intrinsic::nvvm_tld4_g_2d_v4f32_f32:
2700     return NVPTXISD::Tld4G2DFloatFloat;
2701   case Intrinsic::nvvm_tld4_b_2d_v4f32_f32:
2702     return NVPTXISD::Tld4B2DFloatFloat;
2703   case Intrinsic::nvvm_tld4_a_2d_v4f32_f32:
2704     return NVPTXISD::Tld4A2DFloatFloat;
2705   case Intrinsic::nvvm_tld4_r_2d_v4s32_f32:
2706     return NVPTXISD::Tld4R2DS64Float;
2707   case Intrinsic::nvvm_tld4_g_2d_v4s32_f32:
2708     return NVPTXISD::Tld4G2DS64Float;
2709   case Intrinsic::nvvm_tld4_b_2d_v4s32_f32:
2710     return NVPTXISD::Tld4B2DS64Float;
2711   case Intrinsic::nvvm_tld4_a_2d_v4s32_f32:
2712     return NVPTXISD::Tld4A2DS64Float;
2713   case Intrinsic::nvvm_tld4_r_2d_v4u32_f32:
2714     return NVPTXISD::Tld4R2DU64Float;
2715   case Intrinsic::nvvm_tld4_g_2d_v4u32_f32:
2716     return NVPTXISD::Tld4G2DU64Float;
2717   case Intrinsic::nvvm_tld4_b_2d_v4u32_f32:
2718     return NVPTXISD::Tld4B2DU64Float;
2719   case Intrinsic::nvvm_tld4_a_2d_v4u32_f32:
2720     return NVPTXISD::Tld4A2DU64Float;
2721
2722   case Intrinsic::nvvm_tex_unified_1d_v4f32_s32:
2723     return NVPTXISD::TexUnified1DFloatS32;
2724   case Intrinsic::nvvm_tex_unified_1d_v4f32_f32:
2725     return NVPTXISD::TexUnified1DFloatFloat;
2726   case Intrinsic::nvvm_tex_unified_1d_level_v4f32_f32:
2727     return NVPTXISD::TexUnified1DFloatFloatLevel;
2728   case Intrinsic::nvvm_tex_unified_1d_grad_v4f32_f32:
2729     return NVPTXISD::TexUnified1DFloatFloatGrad;
2730   case Intrinsic::nvvm_tex_unified_1d_v4s32_s32:
2731     return NVPTXISD::TexUnified1DS32S32;
2732   case Intrinsic::nvvm_tex_unified_1d_v4s32_f32:
2733     return NVPTXISD::TexUnified1DS32Float;
2734   case Intrinsic::nvvm_tex_unified_1d_level_v4s32_f32:
2735     return NVPTXISD::TexUnified1DS32FloatLevel;
2736   case Intrinsic::nvvm_tex_unified_1d_grad_v4s32_f32:
2737     return NVPTXISD::TexUnified1DS32FloatGrad;
2738   case Intrinsic::nvvm_tex_unified_1d_v4u32_s32:
2739     return NVPTXISD::TexUnified1DU32S32;
2740   case Intrinsic::nvvm_tex_unified_1d_v4u32_f32:
2741     return NVPTXISD::TexUnified1DU32Float;
2742   case Intrinsic::nvvm_tex_unified_1d_level_v4u32_f32:
2743     return NVPTXISD::TexUnified1DU32FloatLevel;
2744   case Intrinsic::nvvm_tex_unified_1d_grad_v4u32_f32:
2745     return NVPTXISD::TexUnified1DU32FloatGrad;
2746
2747   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_s32:
2748     return NVPTXISD::TexUnified1DArrayFloatS32;
2749   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_f32:
2750     return NVPTXISD::TexUnified1DArrayFloatFloat;
2751   case Intrinsic::nvvm_tex_unified_1d_array_level_v4f32_f32:
2752     return NVPTXISD::TexUnified1DArrayFloatFloatLevel;
2753   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4f32_f32:
2754     return NVPTXISD::TexUnified1DArrayFloatFloatGrad;
2755   case Intrinsic::nvvm_tex_unified_1d_array_v4s32_s32:
2756     return NVPTXISD::TexUnified1DArrayS32S32;
2757   case Intrinsic::nvvm_tex_unified_1d_array_v4s32_f32:
2758     return NVPTXISD::TexUnified1DArrayS32Float;
2759   case Intrinsic::nvvm_tex_unified_1d_array_level_v4s32_f32:
2760     return NVPTXISD::TexUnified1DArrayS32FloatLevel;
2761   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4s32_f32:
2762     return NVPTXISD::TexUnified1DArrayS32FloatGrad;
2763   case Intrinsic::nvvm_tex_unified_1d_array_v4u32_s32:
2764     return NVPTXISD::TexUnified1DArrayU32S32;
2765   case Intrinsic::nvvm_tex_unified_1d_array_v4u32_f32:
2766     return NVPTXISD::TexUnified1DArrayU32Float;
2767   case Intrinsic::nvvm_tex_unified_1d_array_level_v4u32_f32:
2768     return NVPTXISD::TexUnified1DArrayU32FloatLevel;
2769   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4u32_f32:
2770     return NVPTXISD::TexUnified1DArrayU32FloatGrad;
2771
2772   case Intrinsic::nvvm_tex_unified_2d_v4f32_s32:
2773     return NVPTXISD::TexUnified2DFloatS32;
2774   case Intrinsic::nvvm_tex_unified_2d_v4f32_f32:
2775     return NVPTXISD::TexUnified2DFloatFloat;
2776   case Intrinsic::nvvm_tex_unified_2d_level_v4f32_f32:
2777     return NVPTXISD::TexUnified2DFloatFloatLevel;
2778   case Intrinsic::nvvm_tex_unified_2d_grad_v4f32_f32:
2779     return NVPTXISD::TexUnified2DFloatFloatGrad;
2780   case Intrinsic::nvvm_tex_unified_2d_v4s32_s32:
2781     return NVPTXISD::TexUnified2DS32S32;
2782   case Intrinsic::nvvm_tex_unified_2d_v4s32_f32:
2783     return NVPTXISD::TexUnified2DS32Float;
2784   case Intrinsic::nvvm_tex_unified_2d_level_v4s32_f32:
2785     return NVPTXISD::TexUnified2DS32FloatLevel;
2786   case Intrinsic::nvvm_tex_unified_2d_grad_v4s32_f32:
2787     return NVPTXISD::TexUnified2DS32FloatGrad;
2788   case Intrinsic::nvvm_tex_unified_2d_v4u32_s32:
2789     return NVPTXISD::TexUnified2DU32S32;
2790   case Intrinsic::nvvm_tex_unified_2d_v4u32_f32:
2791     return NVPTXISD::TexUnified2DU32Float;
2792   case Intrinsic::nvvm_tex_unified_2d_level_v4u32_f32:
2793     return NVPTXISD::TexUnified2DU32FloatLevel;
2794   case Intrinsic::nvvm_tex_unified_2d_grad_v4u32_f32:
2795     return NVPTXISD::TexUnified2DU32FloatGrad;
2796
2797   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_s32:
2798     return NVPTXISD::TexUnified2DArrayFloatS32;
2799   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_f32:
2800     return NVPTXISD::TexUnified2DArrayFloatFloat;
2801   case Intrinsic::nvvm_tex_unified_2d_array_level_v4f32_f32:
2802     return NVPTXISD::TexUnified2DArrayFloatFloatLevel;
2803   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4f32_f32:
2804     return NVPTXISD::TexUnified2DArrayFloatFloatGrad;
2805   case Intrinsic::nvvm_tex_unified_2d_array_v4s32_s32:
2806     return NVPTXISD::TexUnified2DArrayS32S32;
2807   case Intrinsic::nvvm_tex_unified_2d_array_v4s32_f32:
2808     return NVPTXISD::TexUnified2DArrayS32Float;
2809   case Intrinsic::nvvm_tex_unified_2d_array_level_v4s32_f32:
2810     return NVPTXISD::TexUnified2DArrayS32FloatLevel;
2811   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4s32_f32:
2812     return NVPTXISD::TexUnified2DArrayS32FloatGrad;
2813   case Intrinsic::nvvm_tex_unified_2d_array_v4u32_s32:
2814     return NVPTXISD::TexUnified2DArrayU32S32;
2815   case Intrinsic::nvvm_tex_unified_2d_array_v4u32_f32:
2816     return NVPTXISD::TexUnified2DArrayU32Float;
2817   case Intrinsic::nvvm_tex_unified_2d_array_level_v4u32_f32:
2818     return NVPTXISD::TexUnified2DArrayU32FloatLevel;
2819   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4u32_f32:
2820     return NVPTXISD::TexUnified2DArrayU32FloatGrad;
2821
2822   case Intrinsic::nvvm_tex_unified_3d_v4f32_s32:
2823     return NVPTXISD::TexUnified3DFloatS32;
2824   case Intrinsic::nvvm_tex_unified_3d_v4f32_f32:
2825     return NVPTXISD::TexUnified3DFloatFloat;
2826   case Intrinsic::nvvm_tex_unified_3d_level_v4f32_f32:
2827     return NVPTXISD::TexUnified3DFloatFloatLevel;
2828   case Intrinsic::nvvm_tex_unified_3d_grad_v4f32_f32:
2829     return NVPTXISD::TexUnified3DFloatFloatGrad;
2830   case Intrinsic::nvvm_tex_unified_3d_v4s32_s32:
2831     return NVPTXISD::TexUnified3DS32S32;
2832   case Intrinsic::nvvm_tex_unified_3d_v4s32_f32:
2833     return NVPTXISD::TexUnified3DS32Float;
2834   case Intrinsic::nvvm_tex_unified_3d_level_v4s32_f32:
2835     return NVPTXISD::TexUnified3DS32FloatLevel;
2836   case Intrinsic::nvvm_tex_unified_3d_grad_v4s32_f32:
2837     return NVPTXISD::TexUnified3DS32FloatGrad;
2838   case Intrinsic::nvvm_tex_unified_3d_v4u32_s32:
2839     return NVPTXISD::TexUnified3DU32S32;
2840   case Intrinsic::nvvm_tex_unified_3d_v4u32_f32:
2841     return NVPTXISD::TexUnified3DU32Float;
2842   case Intrinsic::nvvm_tex_unified_3d_level_v4u32_f32:
2843     return NVPTXISD::TexUnified3DU32FloatLevel;
2844   case Intrinsic::nvvm_tex_unified_3d_grad_v4u32_f32:
2845     return NVPTXISD::TexUnified3DU32FloatGrad;
2846
2847   case Intrinsic::nvvm_tex_unified_cube_v4f32_f32:
2848     return NVPTXISD::TexUnifiedCubeFloatFloat;
2849   case Intrinsic::nvvm_tex_unified_cube_level_v4f32_f32:
2850     return NVPTXISD::TexUnifiedCubeFloatFloatLevel;
2851   case Intrinsic::nvvm_tex_unified_cube_v4s32_f32:
2852     return NVPTXISD::TexUnifiedCubeS32Float;
2853   case Intrinsic::nvvm_tex_unified_cube_level_v4s32_f32:
2854     return NVPTXISD::TexUnifiedCubeS32FloatLevel;
2855   case Intrinsic::nvvm_tex_unified_cube_v4u32_f32:
2856     return NVPTXISD::TexUnifiedCubeU32Float;
2857   case Intrinsic::nvvm_tex_unified_cube_level_v4u32_f32:
2858     return NVPTXISD::TexUnifiedCubeU32FloatLevel;
2859
2860   case Intrinsic::nvvm_tex_unified_cube_array_v4f32_f32:
2861     return NVPTXISD::TexUnifiedCubeArrayFloatFloat;
2862   case Intrinsic::nvvm_tex_unified_cube_array_level_v4f32_f32:
2863     return NVPTXISD::TexUnifiedCubeArrayFloatFloatLevel;
2864   case Intrinsic::nvvm_tex_unified_cube_array_v4s32_f32:
2865     return NVPTXISD::TexUnifiedCubeArrayS32Float;
2866   case Intrinsic::nvvm_tex_unified_cube_array_level_v4s32_f32:
2867     return NVPTXISD::TexUnifiedCubeArrayS32FloatLevel;
2868   case Intrinsic::nvvm_tex_unified_cube_array_v4u32_f32:
2869     return NVPTXISD::TexUnifiedCubeArrayU32Float;
2870   case Intrinsic::nvvm_tex_unified_cube_array_level_v4u32_f32:
2871     return NVPTXISD::TexUnifiedCubeArrayU32FloatLevel;
2872
2873   case Intrinsic::nvvm_tld4_unified_r_2d_v4f32_f32:
2874     return NVPTXISD::Tld4UnifiedR2DFloatFloat;
2875   case Intrinsic::nvvm_tld4_unified_g_2d_v4f32_f32:
2876     return NVPTXISD::Tld4UnifiedG2DFloatFloat;
2877   case Intrinsic::nvvm_tld4_unified_b_2d_v4f32_f32:
2878     return NVPTXISD::Tld4UnifiedB2DFloatFloat;
2879   case Intrinsic::nvvm_tld4_unified_a_2d_v4f32_f32:
2880     return NVPTXISD::Tld4UnifiedA2DFloatFloat;
2881   case Intrinsic::nvvm_tld4_unified_r_2d_v4s32_f32:
2882     return NVPTXISD::Tld4UnifiedR2DS64Float;
2883   case Intrinsic::nvvm_tld4_unified_g_2d_v4s32_f32:
2884     return NVPTXISD::Tld4UnifiedG2DS64Float;
2885   case Intrinsic::nvvm_tld4_unified_b_2d_v4s32_f32:
2886     return NVPTXISD::Tld4UnifiedB2DS64Float;
2887   case Intrinsic::nvvm_tld4_unified_a_2d_v4s32_f32:
2888     return NVPTXISD::Tld4UnifiedA2DS64Float;
2889   case Intrinsic::nvvm_tld4_unified_r_2d_v4u32_f32:
2890     return NVPTXISD::Tld4UnifiedR2DU64Float;
2891   case Intrinsic::nvvm_tld4_unified_g_2d_v4u32_f32:
2892     return NVPTXISD::Tld4UnifiedG2DU64Float;
2893   case Intrinsic::nvvm_tld4_unified_b_2d_v4u32_f32:
2894     return NVPTXISD::Tld4UnifiedB2DU64Float;
2895   case Intrinsic::nvvm_tld4_unified_a_2d_v4u32_f32:
2896     return NVPTXISD::Tld4UnifiedA2DU64Float;
2897   }
2898 }
2899
2900 static unsigned getOpcForSurfaceInstr(unsigned Intrinsic) {
2901   switch (Intrinsic) {
2902   default:
2903     return 0;
2904   case Intrinsic::nvvm_suld_1d_i8_clamp:
2905     return NVPTXISD::Suld1DI8Clamp;
2906   case Intrinsic::nvvm_suld_1d_i16_clamp:
2907     return NVPTXISD::Suld1DI16Clamp;
2908   case Intrinsic::nvvm_suld_1d_i32_clamp:
2909     return NVPTXISD::Suld1DI32Clamp;
2910   case Intrinsic::nvvm_suld_1d_i64_clamp:
2911     return NVPTXISD::Suld1DI64Clamp;
2912   case Intrinsic::nvvm_suld_1d_v2i8_clamp:
2913     return NVPTXISD::Suld1DV2I8Clamp;
2914   case Intrinsic::nvvm_suld_1d_v2i16_clamp:
2915     return NVPTXISD::Suld1DV2I16Clamp;
2916   case Intrinsic::nvvm_suld_1d_v2i32_clamp:
2917     return NVPTXISD::Suld1DV2I32Clamp;
2918   case Intrinsic::nvvm_suld_1d_v2i64_clamp:
2919     return NVPTXISD::Suld1DV2I64Clamp;
2920   case Intrinsic::nvvm_suld_1d_v4i8_clamp:
2921     return NVPTXISD::Suld1DV4I8Clamp;
2922   case Intrinsic::nvvm_suld_1d_v4i16_clamp:
2923     return NVPTXISD::Suld1DV4I16Clamp;
2924   case Intrinsic::nvvm_suld_1d_v4i32_clamp:
2925     return NVPTXISD::Suld1DV4I32Clamp;
2926   case Intrinsic::nvvm_suld_1d_array_i8_clamp:
2927     return NVPTXISD::Suld1DArrayI8Clamp;
2928   case Intrinsic::nvvm_suld_1d_array_i16_clamp:
2929     return NVPTXISD::Suld1DArrayI16Clamp;
2930   case Intrinsic::nvvm_suld_1d_array_i32_clamp:
2931     return NVPTXISD::Suld1DArrayI32Clamp;
2932   case Intrinsic::nvvm_suld_1d_array_i64_clamp:
2933     return NVPTXISD::Suld1DArrayI64Clamp;
2934   case Intrinsic::nvvm_suld_1d_array_v2i8_clamp:
2935     return NVPTXISD::Suld1DArrayV2I8Clamp;
2936   case Intrinsic::nvvm_suld_1d_array_v2i16_clamp:
2937     return NVPTXISD::Suld1DArrayV2I16Clamp;
2938   case Intrinsic::nvvm_suld_1d_array_v2i32_clamp:
2939     return NVPTXISD::Suld1DArrayV2I32Clamp;
2940   case Intrinsic::nvvm_suld_1d_array_v2i64_clamp:
2941     return NVPTXISD::Suld1DArrayV2I64Clamp;
2942   case Intrinsic::nvvm_suld_1d_array_v4i8_clamp:
2943     return NVPTXISD::Suld1DArrayV4I8Clamp;
2944   case Intrinsic::nvvm_suld_1d_array_v4i16_clamp:
2945     return NVPTXISD::Suld1DArrayV4I16Clamp;
2946   case Intrinsic::nvvm_suld_1d_array_v4i32_clamp:
2947     return NVPTXISD::Suld1DArrayV4I32Clamp;
2948   case Intrinsic::nvvm_suld_2d_i8_clamp:
2949     return NVPTXISD::Suld2DI8Clamp;
2950   case Intrinsic::nvvm_suld_2d_i16_clamp:
2951     return NVPTXISD::Suld2DI16Clamp;
2952   case Intrinsic::nvvm_suld_2d_i32_clamp:
2953     return NVPTXISD::Suld2DI32Clamp;
2954   case Intrinsic::nvvm_suld_2d_i64_clamp:
2955     return NVPTXISD::Suld2DI64Clamp;
2956   case Intrinsic::nvvm_suld_2d_v2i8_clamp:
2957     return NVPTXISD::Suld2DV2I8Clamp;
2958   case Intrinsic::nvvm_suld_2d_v2i16_clamp:
2959     return NVPTXISD::Suld2DV2I16Clamp;
2960   case Intrinsic::nvvm_suld_2d_v2i32_clamp:
2961     return NVPTXISD::Suld2DV2I32Clamp;
2962   case Intrinsic::nvvm_suld_2d_v2i64_clamp:
2963     return NVPTXISD::Suld2DV2I64Clamp;
2964   case Intrinsic::nvvm_suld_2d_v4i8_clamp:
2965     return NVPTXISD::Suld2DV4I8Clamp;
2966   case Intrinsic::nvvm_suld_2d_v4i16_clamp:
2967     return NVPTXISD::Suld2DV4I16Clamp;
2968   case Intrinsic::nvvm_suld_2d_v4i32_clamp:
2969     return NVPTXISD::Suld2DV4I32Clamp;
2970   case Intrinsic::nvvm_suld_2d_array_i8_clamp:
2971     return NVPTXISD::Suld2DArrayI8Clamp;
2972   case Intrinsic::nvvm_suld_2d_array_i16_clamp:
2973     return NVPTXISD::Suld2DArrayI16Clamp;
2974   case Intrinsic::nvvm_suld_2d_array_i32_clamp:
2975     return NVPTXISD::Suld2DArrayI32Clamp;
2976   case Intrinsic::nvvm_suld_2d_array_i64_clamp:
2977     return NVPTXISD::Suld2DArrayI64Clamp;
2978   case Intrinsic::nvvm_suld_2d_array_v2i8_clamp:
2979     return NVPTXISD::Suld2DArrayV2I8Clamp;
2980   case Intrinsic::nvvm_suld_2d_array_v2i16_clamp:
2981     return NVPTXISD::Suld2DArrayV2I16Clamp;
2982   case Intrinsic::nvvm_suld_2d_array_v2i32_clamp:
2983     return NVPTXISD::Suld2DArrayV2I32Clamp;
2984   case Intrinsic::nvvm_suld_2d_array_v2i64_clamp:
2985     return NVPTXISD::Suld2DArrayV2I64Clamp;
2986   case Intrinsic::nvvm_suld_2d_array_v4i8_clamp:
2987     return NVPTXISD::Suld2DArrayV4I8Clamp;
2988   case Intrinsic::nvvm_suld_2d_array_v4i16_clamp:
2989     return NVPTXISD::Suld2DArrayV4I16Clamp;
2990   case Intrinsic::nvvm_suld_2d_array_v4i32_clamp:
2991     return NVPTXISD::Suld2DArrayV4I32Clamp;
2992   case Intrinsic::nvvm_suld_3d_i8_clamp:
2993     return NVPTXISD::Suld3DI8Clamp;
2994   case Intrinsic::nvvm_suld_3d_i16_clamp:
2995     return NVPTXISD::Suld3DI16Clamp;
2996   case Intrinsic::nvvm_suld_3d_i32_clamp:
2997     return NVPTXISD::Suld3DI32Clamp;
2998   case Intrinsic::nvvm_suld_3d_i64_clamp:
2999     return NVPTXISD::Suld3DI64Clamp;
3000   case Intrinsic::nvvm_suld_3d_v2i8_clamp:
3001     return NVPTXISD::Suld3DV2I8Clamp;
3002   case Intrinsic::nvvm_suld_3d_v2i16_clamp:
3003     return NVPTXISD::Suld3DV2I16Clamp;
3004   case Intrinsic::nvvm_suld_3d_v2i32_clamp:
3005     return NVPTXISD::Suld3DV2I32Clamp;
3006   case Intrinsic::nvvm_suld_3d_v2i64_clamp:
3007     return NVPTXISD::Suld3DV2I64Clamp;
3008   case Intrinsic::nvvm_suld_3d_v4i8_clamp:
3009     return NVPTXISD::Suld3DV4I8Clamp;
3010   case Intrinsic::nvvm_suld_3d_v4i16_clamp:
3011     return NVPTXISD::Suld3DV4I16Clamp;
3012   case Intrinsic::nvvm_suld_3d_v4i32_clamp:
3013     return NVPTXISD::Suld3DV4I32Clamp;
3014   case Intrinsic::nvvm_suld_1d_i8_trap:
3015     return NVPTXISD::Suld1DI8Trap;
3016   case Intrinsic::nvvm_suld_1d_i16_trap:
3017     return NVPTXISD::Suld1DI16Trap;
3018   case Intrinsic::nvvm_suld_1d_i32_trap:
3019     return NVPTXISD::Suld1DI32Trap;
3020   case Intrinsic::nvvm_suld_1d_i64_trap:
3021     return NVPTXISD::Suld1DI64Trap;
3022   case Intrinsic::nvvm_suld_1d_v2i8_trap:
3023     return NVPTXISD::Suld1DV2I8Trap;
3024   case Intrinsic::nvvm_suld_1d_v2i16_trap:
3025     return NVPTXISD::Suld1DV2I16Trap;
3026   case Intrinsic::nvvm_suld_1d_v2i32_trap:
3027     return NVPTXISD::Suld1DV2I32Trap;
3028   case Intrinsic::nvvm_suld_1d_v2i64_trap:
3029     return NVPTXISD::Suld1DV2I64Trap;
3030   case Intrinsic::nvvm_suld_1d_v4i8_trap:
3031     return NVPTXISD::Suld1DV4I8Trap;
3032   case Intrinsic::nvvm_suld_1d_v4i16_trap:
3033     return NVPTXISD::Suld1DV4I16Trap;
3034   case Intrinsic::nvvm_suld_1d_v4i32_trap:
3035     return NVPTXISD::Suld1DV4I32Trap;
3036   case Intrinsic::nvvm_suld_1d_array_i8_trap:
3037     return NVPTXISD::Suld1DArrayI8Trap;
3038   case Intrinsic::nvvm_suld_1d_array_i16_trap:
3039     return NVPTXISD::Suld1DArrayI16Trap;
3040   case Intrinsic::nvvm_suld_1d_array_i32_trap:
3041     return NVPTXISD::Suld1DArrayI32Trap;
3042   case Intrinsic::nvvm_suld_1d_array_i64_trap:
3043     return NVPTXISD::Suld1DArrayI64Trap;
3044   case Intrinsic::nvvm_suld_1d_array_v2i8_trap:
3045     return NVPTXISD::Suld1DArrayV2I8Trap;
3046   case Intrinsic::nvvm_suld_1d_array_v2i16_trap:
3047     return NVPTXISD::Suld1DArrayV2I16Trap;
3048   case Intrinsic::nvvm_suld_1d_array_v2i32_trap:
3049     return NVPTXISD::Suld1DArrayV2I32Trap;
3050   case Intrinsic::nvvm_suld_1d_array_v2i64_trap:
3051     return NVPTXISD::Suld1DArrayV2I64Trap;
3052   case Intrinsic::nvvm_suld_1d_array_v4i8_trap:
3053     return NVPTXISD::Suld1DArrayV4I8Trap;
3054   case Intrinsic::nvvm_suld_1d_array_v4i16_trap:
3055     return NVPTXISD::Suld1DArrayV4I16Trap;
3056   case Intrinsic::nvvm_suld_1d_array_v4i32_trap:
3057     return NVPTXISD::Suld1DArrayV4I32Trap;
3058   case Intrinsic::nvvm_suld_2d_i8_trap:
3059     return NVPTXISD::Suld2DI8Trap;
3060   case Intrinsic::nvvm_suld_2d_i16_trap:
3061     return NVPTXISD::Suld2DI16Trap;
3062   case Intrinsic::nvvm_suld_2d_i32_trap:
3063     return NVPTXISD::Suld2DI32Trap;
3064   case Intrinsic::nvvm_suld_2d_i64_trap:
3065     return NVPTXISD::Suld2DI64Trap;
3066   case Intrinsic::nvvm_suld_2d_v2i8_trap:
3067     return NVPTXISD::Suld2DV2I8Trap;
3068   case Intrinsic::nvvm_suld_2d_v2i16_trap:
3069     return NVPTXISD::Suld2DV2I16Trap;
3070   case Intrinsic::nvvm_suld_2d_v2i32_trap:
3071     return NVPTXISD::Suld2DV2I32Trap;
3072   case Intrinsic::nvvm_suld_2d_v2i64_trap:
3073     return NVPTXISD::Suld2DV2I64Trap;
3074   case Intrinsic::nvvm_suld_2d_v4i8_trap:
3075     return NVPTXISD::Suld2DV4I8Trap;
3076   case Intrinsic::nvvm_suld_2d_v4i16_trap:
3077     return NVPTXISD::Suld2DV4I16Trap;
3078   case Intrinsic::nvvm_suld_2d_v4i32_trap:
3079     return NVPTXISD::Suld2DV4I32Trap;
3080   case Intrinsic::nvvm_suld_2d_array_i8_trap:
3081     return NVPTXISD::Suld2DArrayI8Trap;
3082   case Intrinsic::nvvm_suld_2d_array_i16_trap:
3083     return NVPTXISD::Suld2DArrayI16Trap;
3084   case Intrinsic::nvvm_suld_2d_array_i32_trap:
3085     return NVPTXISD::Suld2DArrayI32Trap;
3086   case Intrinsic::nvvm_suld_2d_array_i64_trap:
3087     return NVPTXISD::Suld2DArrayI64Trap;
3088   case Intrinsic::nvvm_suld_2d_array_v2i8_trap:
3089     return NVPTXISD::Suld2DArrayV2I8Trap;
3090   case Intrinsic::nvvm_suld_2d_array_v2i16_trap:
3091     return NVPTXISD::Suld2DArrayV2I16Trap;
3092   case Intrinsic::nvvm_suld_2d_array_v2i32_trap:
3093     return NVPTXISD::Suld2DArrayV2I32Trap;
3094   case Intrinsic::nvvm_suld_2d_array_v2i64_trap:
3095     return NVPTXISD::Suld2DArrayV2I64Trap;
3096   case Intrinsic::nvvm_suld_2d_array_v4i8_trap:
3097     return NVPTXISD::Suld2DArrayV4I8Trap;
3098   case Intrinsic::nvvm_suld_2d_array_v4i16_trap:
3099     return NVPTXISD::Suld2DArrayV4I16Trap;
3100   case Intrinsic::nvvm_suld_2d_array_v4i32_trap:
3101     return NVPTXISD::Suld2DArrayV4I32Trap;
3102   case Intrinsic::nvvm_suld_3d_i8_trap:
3103     return NVPTXISD::Suld3DI8Trap;
3104   case Intrinsic::nvvm_suld_3d_i16_trap:
3105     return NVPTXISD::Suld3DI16Trap;
3106   case Intrinsic::nvvm_suld_3d_i32_trap:
3107     return NVPTXISD::Suld3DI32Trap;
3108   case Intrinsic::nvvm_suld_3d_i64_trap:
3109     return NVPTXISD::Suld3DI64Trap;
3110   case Intrinsic::nvvm_suld_3d_v2i8_trap:
3111     return NVPTXISD::Suld3DV2I8Trap;
3112   case Intrinsic::nvvm_suld_3d_v2i16_trap:
3113     return NVPTXISD::Suld3DV2I16Trap;
3114   case Intrinsic::nvvm_suld_3d_v2i32_trap:
3115     return NVPTXISD::Suld3DV2I32Trap;
3116   case Intrinsic::nvvm_suld_3d_v2i64_trap:
3117     return NVPTXISD::Suld3DV2I64Trap;
3118   case Intrinsic::nvvm_suld_3d_v4i8_trap:
3119     return NVPTXISD::Suld3DV4I8Trap;
3120   case Intrinsic::nvvm_suld_3d_v4i16_trap:
3121     return NVPTXISD::Suld3DV4I16Trap;
3122   case Intrinsic::nvvm_suld_3d_v4i32_trap:
3123     return NVPTXISD::Suld3DV4I32Trap;
3124   case Intrinsic::nvvm_suld_1d_i8_zero:
3125     return NVPTXISD::Suld1DI8Zero;
3126   case Intrinsic::nvvm_suld_1d_i16_zero:
3127     return NVPTXISD::Suld1DI16Zero;
3128   case Intrinsic::nvvm_suld_1d_i32_zero:
3129     return NVPTXISD::Suld1DI32Zero;
3130   case Intrinsic::nvvm_suld_1d_i64_zero:
3131     return NVPTXISD::Suld1DI64Zero;
3132   case Intrinsic::nvvm_suld_1d_v2i8_zero:
3133     return NVPTXISD::Suld1DV2I8Zero;
3134   case Intrinsic::nvvm_suld_1d_v2i16_zero:
3135     return NVPTXISD::Suld1DV2I16Zero;
3136   case Intrinsic::nvvm_suld_1d_v2i32_zero:
3137     return NVPTXISD::Suld1DV2I32Zero;
3138   case Intrinsic::nvvm_suld_1d_v2i64_zero:
3139     return NVPTXISD::Suld1DV2I64Zero;
3140   case Intrinsic::nvvm_suld_1d_v4i8_zero:
3141     return NVPTXISD::Suld1DV4I8Zero;
3142   case Intrinsic::nvvm_suld_1d_v4i16_zero:
3143     return NVPTXISD::Suld1DV4I16Zero;
3144   case Intrinsic::nvvm_suld_1d_v4i32_zero:
3145     return NVPTXISD::Suld1DV4I32Zero;
3146   case Intrinsic::nvvm_suld_1d_array_i8_zero:
3147     return NVPTXISD::Suld1DArrayI8Zero;
3148   case Intrinsic::nvvm_suld_1d_array_i16_zero:
3149     return NVPTXISD::Suld1DArrayI16Zero;
3150   case Intrinsic::nvvm_suld_1d_array_i32_zero:
3151     return NVPTXISD::Suld1DArrayI32Zero;
3152   case Intrinsic::nvvm_suld_1d_array_i64_zero:
3153     return NVPTXISD::Suld1DArrayI64Zero;
3154   case Intrinsic::nvvm_suld_1d_array_v2i8_zero:
3155     return NVPTXISD::Suld1DArrayV2I8Zero;
3156   case Intrinsic::nvvm_suld_1d_array_v2i16_zero:
3157     return NVPTXISD::Suld1DArrayV2I16Zero;
3158   case Intrinsic::nvvm_suld_1d_array_v2i32_zero:
3159     return NVPTXISD::Suld1DArrayV2I32Zero;
3160   case Intrinsic::nvvm_suld_1d_array_v2i64_zero:
3161     return NVPTXISD::Suld1DArrayV2I64Zero;
3162   case Intrinsic::nvvm_suld_1d_array_v4i8_zero:
3163     return NVPTXISD::Suld1DArrayV4I8Zero;
3164   case Intrinsic::nvvm_suld_1d_array_v4i16_zero:
3165     return NVPTXISD::Suld1DArrayV4I16Zero;
3166   case Intrinsic::nvvm_suld_1d_array_v4i32_zero:
3167     return NVPTXISD::Suld1DArrayV4I32Zero;
3168   case Intrinsic::nvvm_suld_2d_i8_zero:
3169     return NVPTXISD::Suld2DI8Zero;
3170   case Intrinsic::nvvm_suld_2d_i16_zero:
3171     return NVPTXISD::Suld2DI16Zero;
3172   case Intrinsic::nvvm_suld_2d_i32_zero:
3173     return NVPTXISD::Suld2DI32Zero;
3174   case Intrinsic::nvvm_suld_2d_i64_zero:
3175     return NVPTXISD::Suld2DI64Zero;
3176   case Intrinsic::nvvm_suld_2d_v2i8_zero:
3177     return NVPTXISD::Suld2DV2I8Zero;
3178   case Intrinsic::nvvm_suld_2d_v2i16_zero:
3179     return NVPTXISD::Suld2DV2I16Zero;
3180   case Intrinsic::nvvm_suld_2d_v2i32_zero:
3181     return NVPTXISD::Suld2DV2I32Zero;
3182   case Intrinsic::nvvm_suld_2d_v2i64_zero:
3183     return NVPTXISD::Suld2DV2I64Zero;
3184   case Intrinsic::nvvm_suld_2d_v4i8_zero:
3185     return NVPTXISD::Suld2DV4I8Zero;
3186   case Intrinsic::nvvm_suld_2d_v4i16_zero:
3187     return NVPTXISD::Suld2DV4I16Zero;
3188   case Intrinsic::nvvm_suld_2d_v4i32_zero:
3189     return NVPTXISD::Suld2DV4I32Zero;
3190   case Intrinsic::nvvm_suld_2d_array_i8_zero:
3191     return NVPTXISD::Suld2DArrayI8Zero;
3192   case Intrinsic::nvvm_suld_2d_array_i16_zero:
3193     return NVPTXISD::Suld2DArrayI16Zero;
3194   case Intrinsic::nvvm_suld_2d_array_i32_zero:
3195     return NVPTXISD::Suld2DArrayI32Zero;
3196   case Intrinsic::nvvm_suld_2d_array_i64_zero:
3197     return NVPTXISD::Suld2DArrayI64Zero;
3198   case Intrinsic::nvvm_suld_2d_array_v2i8_zero:
3199     return NVPTXISD::Suld2DArrayV2I8Zero;
3200   case Intrinsic::nvvm_suld_2d_array_v2i16_zero:
3201     return NVPTXISD::Suld2DArrayV2I16Zero;
3202   case Intrinsic::nvvm_suld_2d_array_v2i32_zero:
3203     return NVPTXISD::Suld2DArrayV2I32Zero;
3204   case Intrinsic::nvvm_suld_2d_array_v2i64_zero:
3205     return NVPTXISD::Suld2DArrayV2I64Zero;
3206   case Intrinsic::nvvm_suld_2d_array_v4i8_zero:
3207     return NVPTXISD::Suld2DArrayV4I8Zero;
3208   case Intrinsic::nvvm_suld_2d_array_v4i16_zero:
3209     return NVPTXISD::Suld2DArrayV4I16Zero;
3210   case Intrinsic::nvvm_suld_2d_array_v4i32_zero:
3211     return NVPTXISD::Suld2DArrayV4I32Zero;
3212   case Intrinsic::nvvm_suld_3d_i8_zero:
3213     return NVPTXISD::Suld3DI8Zero;
3214   case Intrinsic::nvvm_suld_3d_i16_zero:
3215     return NVPTXISD::Suld3DI16Zero;
3216   case Intrinsic::nvvm_suld_3d_i32_zero:
3217     return NVPTXISD::Suld3DI32Zero;
3218   case Intrinsic::nvvm_suld_3d_i64_zero:
3219     return NVPTXISD::Suld3DI64Zero;
3220   case Intrinsic::nvvm_suld_3d_v2i8_zero:
3221     return NVPTXISD::Suld3DV2I8Zero;
3222   case Intrinsic::nvvm_suld_3d_v2i16_zero:
3223     return NVPTXISD::Suld3DV2I16Zero;
3224   case Intrinsic::nvvm_suld_3d_v2i32_zero:
3225     return NVPTXISD::Suld3DV2I32Zero;
3226   case Intrinsic::nvvm_suld_3d_v2i64_zero:
3227     return NVPTXISD::Suld3DV2I64Zero;
3228   case Intrinsic::nvvm_suld_3d_v4i8_zero:
3229     return NVPTXISD::Suld3DV4I8Zero;
3230   case Intrinsic::nvvm_suld_3d_v4i16_zero:
3231     return NVPTXISD::Suld3DV4I16Zero;
3232   case Intrinsic::nvvm_suld_3d_v4i32_zero:
3233     return NVPTXISD::Suld3DV4I32Zero;
3234   }
3235 }
3236
3237 // llvm.ptx.memcpy.const and llvm.ptx.memmove.const need to be modeled as
3238 // TgtMemIntrinsic
3239 // because we need the information that is only available in the "Value" type
3240 // of destination
3241 // pointer. In particular, the address space information.
3242 bool NVPTXTargetLowering::getTgtMemIntrinsic(
3243     IntrinsicInfo &Info, const CallInst &I, unsigned Intrinsic) const {
3244   switch (Intrinsic) {
3245   default:
3246     return false;
3247
3248   case Intrinsic::nvvm_atomic_load_add_f32:
3249     Info.opc = ISD::INTRINSIC_W_CHAIN;
3250     Info.memVT = MVT::f32;
3251     Info.ptrVal = I.getArgOperand(0);
3252     Info.offset = 0;
3253     Info.vol = 0;
3254     Info.readMem = true;
3255     Info.writeMem = true;
3256     Info.align = 0;
3257     return true;
3258
3259   case Intrinsic::nvvm_atomic_load_inc_32:
3260   case Intrinsic::nvvm_atomic_load_dec_32:
3261     Info.opc = ISD::INTRINSIC_W_CHAIN;
3262     Info.memVT = MVT::i32;
3263     Info.ptrVal = I.getArgOperand(0);
3264     Info.offset = 0;
3265     Info.vol = 0;
3266     Info.readMem = true;
3267     Info.writeMem = true;
3268     Info.align = 0;
3269     return true;
3270
3271   case Intrinsic::nvvm_ldu_global_i:
3272   case Intrinsic::nvvm_ldu_global_f:
3273   case Intrinsic::nvvm_ldu_global_p: {
3274     auto &DL = I.getModule()->getDataLayout();
3275     Info.opc = ISD::INTRINSIC_W_CHAIN;
3276     if (Intrinsic == Intrinsic::nvvm_ldu_global_i)
3277       Info.memVT = getValueType(DL, I.getType());
3278     else if(Intrinsic == Intrinsic::nvvm_ldu_global_p)
3279       Info.memVT = getPointerTy(DL);
3280     else
3281       Info.memVT = getValueType(DL, I.getType());
3282     Info.ptrVal = I.getArgOperand(0);
3283     Info.offset = 0;
3284     Info.vol = 0;
3285     Info.readMem = true;
3286     Info.writeMem = false;
3287     Info.align = cast<ConstantInt>(I.getArgOperand(1))->getZExtValue();
3288
3289     return true;
3290   }
3291   case Intrinsic::nvvm_ldg_global_i:
3292   case Intrinsic::nvvm_ldg_global_f:
3293   case Intrinsic::nvvm_ldg_global_p: {
3294     auto &DL = I.getModule()->getDataLayout();
3295
3296     Info.opc = ISD::INTRINSIC_W_CHAIN;
3297     if (Intrinsic == Intrinsic::nvvm_ldg_global_i)
3298       Info.memVT = getValueType(DL, I.getType());
3299     else if(Intrinsic == Intrinsic::nvvm_ldg_global_p)
3300       Info.memVT = getPointerTy(DL);
3301     else
3302       Info.memVT = getValueType(DL, I.getType());
3303     Info.ptrVal = I.getArgOperand(0);
3304     Info.offset = 0;
3305     Info.vol = 0;
3306     Info.readMem = true;
3307     Info.writeMem = false;
3308     Info.align = cast<ConstantInt>(I.getArgOperand(1))->getZExtValue();
3309
3310     return true;
3311   }
3312
3313   case Intrinsic::nvvm_tex_1d_v4f32_s32:
3314   case Intrinsic::nvvm_tex_1d_v4f32_f32:
3315   case Intrinsic::nvvm_tex_1d_level_v4f32_f32:
3316   case Intrinsic::nvvm_tex_1d_grad_v4f32_f32:
3317   case Intrinsic::nvvm_tex_1d_array_v4f32_s32:
3318   case Intrinsic::nvvm_tex_1d_array_v4f32_f32:
3319   case Intrinsic::nvvm_tex_1d_array_level_v4f32_f32:
3320   case Intrinsic::nvvm_tex_1d_array_grad_v4f32_f32:
3321   case Intrinsic::nvvm_tex_2d_v4f32_s32:
3322   case Intrinsic::nvvm_tex_2d_v4f32_f32:
3323   case Intrinsic::nvvm_tex_2d_level_v4f32_f32:
3324   case Intrinsic::nvvm_tex_2d_grad_v4f32_f32:
3325   case Intrinsic::nvvm_tex_2d_array_v4f32_s32:
3326   case Intrinsic::nvvm_tex_2d_array_v4f32_f32:
3327   case Intrinsic::nvvm_tex_2d_array_level_v4f32_f32:
3328   case Intrinsic::nvvm_tex_2d_array_grad_v4f32_f32:
3329   case Intrinsic::nvvm_tex_3d_v4f32_s32:
3330   case Intrinsic::nvvm_tex_3d_v4f32_f32:
3331   case Intrinsic::nvvm_tex_3d_level_v4f32_f32:
3332   case Intrinsic::nvvm_tex_3d_grad_v4f32_f32:
3333   case Intrinsic::nvvm_tex_cube_v4f32_f32:
3334   case Intrinsic::nvvm_tex_cube_level_v4f32_f32:
3335   case Intrinsic::nvvm_tex_cube_array_v4f32_f32:
3336   case Intrinsic::nvvm_tex_cube_array_level_v4f32_f32:
3337   case Intrinsic::nvvm_tld4_r_2d_v4f32_f32:
3338   case Intrinsic::nvvm_tld4_g_2d_v4f32_f32:
3339   case Intrinsic::nvvm_tld4_b_2d_v4f32_f32:
3340   case Intrinsic::nvvm_tld4_a_2d_v4f32_f32:
3341   case Intrinsic::nvvm_tex_unified_1d_v4f32_s32:
3342   case Intrinsic::nvvm_tex_unified_1d_v4f32_f32:
3343   case Intrinsic::nvvm_tex_unified_1d_level_v4f32_f32:
3344   case Intrinsic::nvvm_tex_unified_1d_grad_v4f32_f32:
3345   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_s32:
3346   case Intrinsic::nvvm_tex_unified_1d_array_v4f32_f32:
3347   case Intrinsic::nvvm_tex_unified_1d_array_level_v4f32_f32:
3348   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4f32_f32:
3349   case Intrinsic::nvvm_tex_unified_2d_v4f32_s32:
3350   case Intrinsic::nvvm_tex_unified_2d_v4f32_f32:
3351   case Intrinsic::nvvm_tex_unified_2d_level_v4f32_f32:
3352   case Intrinsic::nvvm_tex_unified_2d_grad_v4f32_f32:
3353   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_s32:
3354   case Intrinsic::nvvm_tex_unified_2d_array_v4f32_f32:
3355   case Intrinsic::nvvm_tex_unified_2d_array_level_v4f32_f32:
3356   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4f32_f32:
3357   case Intrinsic::nvvm_tex_unified_3d_v4f32_s32:
3358   case Intrinsic::nvvm_tex_unified_3d_v4f32_f32:
3359   case Intrinsic::nvvm_tex_unified_3d_level_v4f32_f32:
3360   case Intrinsic::nvvm_tex_unified_3d_grad_v4f32_f32:
3361   case Intrinsic::nvvm_tex_unified_cube_v4f32_f32:
3362   case Intrinsic::nvvm_tex_unified_cube_level_v4f32_f32:
3363   case Intrinsic::nvvm_tex_unified_cube_array_v4f32_f32:
3364   case Intrinsic::nvvm_tex_unified_cube_array_level_v4f32_f32:
3365   case Intrinsic::nvvm_tld4_unified_r_2d_v4f32_f32:
3366   case Intrinsic::nvvm_tld4_unified_g_2d_v4f32_f32:
3367   case Intrinsic::nvvm_tld4_unified_b_2d_v4f32_f32:
3368   case Intrinsic::nvvm_tld4_unified_a_2d_v4f32_f32: {
3369     Info.opc = getOpcForTextureInstr(Intrinsic);
3370     Info.memVT = MVT::v4f32;
3371     Info.ptrVal = nullptr;
3372     Info.offset = 0;
3373     Info.vol = 0;
3374     Info.readMem = true;
3375     Info.writeMem = false;
3376     Info.align = 16;
3377     return true;
3378   }
3379   case Intrinsic::nvvm_tex_1d_v4s32_s32:
3380   case Intrinsic::nvvm_tex_1d_v4s32_f32:
3381   case Intrinsic::nvvm_tex_1d_level_v4s32_f32:
3382   case Intrinsic::nvvm_tex_1d_grad_v4s32_f32:
3383   case Intrinsic::nvvm_tex_1d_array_v4s32_s32:
3384   case Intrinsic::nvvm_tex_1d_array_v4s32_f32:
3385   case Intrinsic::nvvm_tex_1d_array_level_v4s32_f32:
3386   case Intrinsic::nvvm_tex_1d_array_grad_v4s32_f32:
3387   case Intrinsic::nvvm_tex_2d_v4s32_s32:
3388   case Intrinsic::nvvm_tex_2d_v4s32_f32:
3389   case Intrinsic::nvvm_tex_2d_level_v4s32_f32:
3390   case Intrinsic::nvvm_tex_2d_grad_v4s32_f32:
3391   case Intrinsic::nvvm_tex_2d_array_v4s32_s32:
3392   case Intrinsic::nvvm_tex_2d_array_v4s32_f32:
3393   case Intrinsic::nvvm_tex_2d_array_level_v4s32_f32:
3394   case Intrinsic::nvvm_tex_2d_array_grad_v4s32_f32:
3395   case Intrinsic::nvvm_tex_3d_v4s32_s32:
3396   case Intrinsic::nvvm_tex_3d_v4s32_f32:
3397   case Intrinsic::nvvm_tex_3d_level_v4s32_f32:
3398   case Intrinsic::nvvm_tex_3d_grad_v4s32_f32:
3399   case Intrinsic::nvvm_tex_cube_v4s32_f32:
3400   case Intrinsic::nvvm_tex_cube_level_v4s32_f32:
3401   case Intrinsic::nvvm_tex_cube_array_v4s32_f32:
3402   case Intrinsic::nvvm_tex_cube_array_level_v4s32_f32:
3403   case Intrinsic::nvvm_tex_cube_v4u32_f32:
3404   case Intrinsic::nvvm_tex_cube_level_v4u32_f32:
3405   case Intrinsic::nvvm_tex_cube_array_v4u32_f32:
3406   case Intrinsic::nvvm_tex_cube_array_level_v4u32_f32:
3407   case Intrinsic::nvvm_tex_1d_v4u32_s32:
3408   case Intrinsic::nvvm_tex_1d_v4u32_f32:
3409   case Intrinsic::nvvm_tex_1d_level_v4u32_f32:
3410   case Intrinsic::nvvm_tex_1d_grad_v4u32_f32:
3411   case Intrinsic::nvvm_tex_1d_array_v4u32_s32:
3412   case Intrinsic::nvvm_tex_1d_array_v4u32_f32:
3413   case Intrinsic::nvvm_tex_1d_array_level_v4u32_f32:
3414   case Intrinsic::nvvm_tex_1d_array_grad_v4u32_f32:
3415   case Intrinsic::nvvm_tex_2d_v4u32_s32:
3416   case Intrinsic::nvvm_tex_2d_v4u32_f32:
3417   case Intrinsic::nvvm_tex_2d_level_v4u32_f32:
3418   case Intrinsic::nvvm_tex_2d_grad_v4u32_f32:
3419   case Intrinsic::nvvm_tex_2d_array_v4u32_s32:
3420   case Intrinsic::nvvm_tex_2d_array_v4u32_f32:
3421   case Intrinsic::nvvm_tex_2d_array_level_v4u32_f32:
3422   case Intrinsic::nvvm_tex_2d_array_grad_v4u32_f32:
3423   case Intrinsic::nvvm_tex_3d_v4u32_s32:
3424   case Intrinsic::nvvm_tex_3d_v4u32_f32:
3425   case Intrinsic::nvvm_tex_3d_level_v4u32_f32:
3426   case Intrinsic::nvvm_tex_3d_grad_v4u32_f32:
3427   case Intrinsic::nvvm_tld4_r_2d_v4s32_f32:
3428   case Intrinsic::nvvm_tld4_g_2d_v4s32_f32:
3429   case Intrinsic::nvvm_tld4_b_2d_v4s32_f32:
3430   case Intrinsic::nvvm_tld4_a_2d_v4s32_f32:
3431   case Intrinsic::nvvm_tld4_r_2d_v4u32_f32:
3432   case Intrinsic::nvvm_tld4_g_2d_v4u32_f32:
3433   case Intrinsic::nvvm_tld4_b_2d_v4u32_f32:
3434   case Intrinsic::nvvm_tld4_a_2d_v4u32_f32:
3435   case Intrinsic::nvvm_tex_unified_1d_v4s32_s32:
3436   case Intrinsic::nvvm_tex_unified_1d_v4s32_f32:
3437   case Intrinsic::nvvm_tex_unified_1d_level_v4s32_f32:
3438   case Intrinsic::nvvm_tex_unified_1d_grad_v4s32_f32:
3439   case Intrinsic::nvvm_tex_unified_1d_array_v4s32_s32:
3440   case Intrinsic::nvvm_tex_unified_1d_array_v4s32_f32:
3441   case Intrinsic::nvvm_tex_unified_1d_array_level_v4s32_f32:
3442   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4s32_f32:
3443   case Intrinsic::nvvm_tex_unified_2d_v4s32_s32:
3444   case Intrinsic::nvvm_tex_unified_2d_v4s32_f32:
3445   case Intrinsic::nvvm_tex_unified_2d_level_v4s32_f32:
3446   case Intrinsic::nvvm_tex_unified_2d_grad_v4s32_f32:
3447   case Intrinsic::nvvm_tex_unified_2d_array_v4s32_s32:
3448   case Intrinsic::nvvm_tex_unified_2d_array_v4s32_f32:
3449   case Intrinsic::nvvm_tex_unified_2d_array_level_v4s32_f32:
3450   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4s32_f32:
3451   case Intrinsic::nvvm_tex_unified_3d_v4s32_s32:
3452   case Intrinsic::nvvm_tex_unified_3d_v4s32_f32:
3453   case Intrinsic::nvvm_tex_unified_3d_level_v4s32_f32:
3454   case Intrinsic::nvvm_tex_unified_3d_grad_v4s32_f32:
3455   case Intrinsic::nvvm_tex_unified_1d_v4u32_s32:
3456   case Intrinsic::nvvm_tex_unified_1d_v4u32_f32:
3457   case Intrinsic::nvvm_tex_unified_1d_level_v4u32_f32:
3458   case Intrinsic::nvvm_tex_unified_1d_grad_v4u32_f32:
3459   case Intrinsic::nvvm_tex_unified_1d_array_v4u32_s32:
3460   case Intrinsic::nvvm_tex_unified_1d_array_v4u32_f32:
3461   case Intrinsic::nvvm_tex_unified_1d_array_level_v4u32_f32:
3462   case Intrinsic::nvvm_tex_unified_1d_array_grad_v4u32_f32:
3463   case Intrinsic::nvvm_tex_unified_2d_v4u32_s32:
3464   case Intrinsic::nvvm_tex_unified_2d_v4u32_f32:
3465   case Intrinsic::nvvm_tex_unified_2d_level_v4u32_f32:
3466   case Intrinsic::nvvm_tex_unified_2d_grad_v4u32_f32:
3467   case Intrinsic::nvvm_tex_unified_2d_array_v4u32_s32:
3468   case Intrinsic::nvvm_tex_unified_2d_array_v4u32_f32:
3469   case Intrinsic::nvvm_tex_unified_2d_array_level_v4u32_f32:
3470   case Intrinsic::nvvm_tex_unified_2d_array_grad_v4u32_f32:
3471   case Intrinsic::nvvm_tex_unified_3d_v4u32_s32:
3472   case Intrinsic::nvvm_tex_unified_3d_v4u32_f32:
3473   case Intrinsic::nvvm_tex_unified_3d_level_v4u32_f32:
3474   case Intrinsic::nvvm_tex_unified_3d_grad_v4u32_f32:
3475   case Intrinsic::nvvm_tex_unified_cube_v4s32_f32:
3476   case Intrinsic::nvvm_tex_unified_cube_level_v4s32_f32:
3477   case Intrinsic::nvvm_tex_unified_cube_array_v4s32_f32:
3478   case Intrinsic::nvvm_tex_unified_cube_array_level_v4s32_f32:
3479   case Intrinsic::nvvm_tex_unified_cube_v4u32_f32:
3480   case Intrinsic::nvvm_tex_unified_cube_level_v4u32_f32:
3481   case Intrinsic::nvvm_tex_unified_cube_array_v4u32_f32:
3482   case Intrinsic::nvvm_tex_unified_cube_array_level_v4u32_f32:
3483   case Intrinsic::nvvm_tld4_unified_r_2d_v4s32_f32:
3484   case Intrinsic::nvvm_tld4_unified_g_2d_v4s32_f32:
3485   case Intrinsic::nvvm_tld4_unified_b_2d_v4s32_f32:
3486   case Intrinsic::nvvm_tld4_unified_a_2d_v4s32_f32:
3487   case Intrinsic::nvvm_tld4_unified_r_2d_v4u32_f32:
3488   case Intrinsic::nvvm_tld4_unified_g_2d_v4u32_f32:
3489   case Intrinsic::nvvm_tld4_unified_b_2d_v4u32_f32:
3490   case Intrinsic::nvvm_tld4_unified_a_2d_v4u32_f32: {
3491     Info.opc = getOpcForTextureInstr(Intrinsic);
3492     Info.memVT = MVT::v4i32;
3493     Info.ptrVal = nullptr;
3494     Info.offset = 0;
3495     Info.vol = 0;
3496     Info.readMem = true;
3497     Info.writeMem = false;
3498     Info.align = 16;
3499     return true;
3500   }
3501   case Intrinsic::nvvm_suld_1d_i8_clamp:
3502   case Intrinsic::nvvm_suld_1d_v2i8_clamp:
3503   case Intrinsic::nvvm_suld_1d_v4i8_clamp:
3504   case Intrinsic::nvvm_suld_1d_array_i8_clamp:
3505   case Intrinsic::nvvm_suld_1d_array_v2i8_clamp:
3506   case Intrinsic::nvvm_suld_1d_array_v4i8_clamp:
3507   case Intrinsic::nvvm_suld_2d_i8_clamp:
3508   case Intrinsic::nvvm_suld_2d_v2i8_clamp:
3509   case Intrinsic::nvvm_suld_2d_v4i8_clamp:
3510   case Intrinsic::nvvm_suld_2d_array_i8_clamp:
3511   case Intrinsic::nvvm_suld_2d_array_v2i8_clamp:
3512   case Intrinsic::nvvm_suld_2d_array_v4i8_clamp:
3513   case Intrinsic::nvvm_suld_3d_i8_clamp:
3514   case Intrinsic::nvvm_suld_3d_v2i8_clamp:
3515   case Intrinsic::nvvm_suld_3d_v4i8_clamp:
3516   case Intrinsic::nvvm_suld_1d_i8_trap:
3517   case Intrinsic::nvvm_suld_1d_v2i8_trap:
3518   case Intrinsic::nvvm_suld_1d_v4i8_trap:
3519   case Intrinsic::nvvm_suld_1d_array_i8_trap:
3520   case Intrinsic::nvvm_suld_1d_array_v2i8_trap:
3521   case Intrinsic::nvvm_suld_1d_array_v4i8_trap:
3522   case Intrinsic::nvvm_suld_2d_i8_trap:
3523   case Intrinsic::nvvm_suld_2d_v2i8_trap:
3524   case Intrinsic::nvvm_suld_2d_v4i8_trap:
3525   case Intrinsic::nvvm_suld_2d_array_i8_trap:
3526   case Intrinsic::nvvm_suld_2d_array_v2i8_trap:
3527   case Intrinsic::nvvm_suld_2d_array_v4i8_trap:
3528   case Intrinsic::nvvm_suld_3d_i8_trap:
3529   case Intrinsic::nvvm_suld_3d_v2i8_trap:
3530   case Intrinsic::nvvm_suld_3d_v4i8_trap:
3531   case Intrinsic::nvvm_suld_1d_i8_zero:
3532   case Intrinsic::nvvm_suld_1d_v2i8_zero:
3533   case Intrinsic::nvvm_suld_1d_v4i8_zero:
3534   case Intrinsic::nvvm_suld_1d_array_i8_zero:
3535   case Intrinsic::nvvm_suld_1d_array_v2i8_zero:
3536   case Intrinsic::nvvm_suld_1d_array_v4i8_zero:
3537   case Intrinsic::nvvm_suld_2d_i8_zero:
3538   case Intrinsic::nvvm_suld_2d_v2i8_zero:
3539   case Intrinsic::nvvm_suld_2d_v4i8_zero:
3540   case Intrinsic::nvvm_suld_2d_array_i8_zero:
3541   case Intrinsic::nvvm_suld_2d_array_v2i8_zero:
3542   case Intrinsic::nvvm_suld_2d_array_v4i8_zero:
3543   case Intrinsic::nvvm_suld_3d_i8_zero:
3544   case Intrinsic::nvvm_suld_3d_v2i8_zero:
3545   case Intrinsic::nvvm_suld_3d_v4i8_zero: {
3546     Info.opc = getOpcForSurfaceInstr(Intrinsic);
3547     Info.memVT = MVT::i8;
3548     Info.ptrVal = nullptr;
3549     Info.offset = 0;
3550     Info.vol = 0;
3551     Info.readMem = true;
3552     Info.writeMem = false;
3553     Info.align = 16;
3554     return true;
3555   }
3556   case Intrinsic::nvvm_suld_1d_i16_clamp:
3557   case Intrinsic::nvvm_suld_1d_v2i16_clamp:
3558   case Intrinsic::nvvm_suld_1d_v4i16_clamp:
3559   case Intrinsic::nvvm_suld_1d_array_i16_clamp:
3560   case Intrinsic::nvvm_suld_1d_array_v2i16_clamp:
3561   case Intrinsic::nvvm_suld_1d_array_v4i16_clamp:
3562   case Intrinsic::nvvm_suld_2d_i16_clamp:
3563   case Intrinsic::nvvm_suld_2d_v2i16_clamp:
3564   case Intrinsic::nvvm_suld_2d_v4i16_clamp:
3565   case Intrinsic::nvvm_suld_2d_array_i16_clamp:
3566   case Intrinsic::nvvm_suld_2d_array_v2i16_clamp:
3567   case Intrinsic::nvvm_suld_2d_array_v4i16_clamp:
3568   case Intrinsic::nvvm_suld_3d_i16_clamp:
3569   case Intrinsic::nvvm_suld_3d_v2i16_clamp:
3570   case Intrinsic::nvvm_suld_3d_v4i16_clamp:
3571   case Intrinsic::nvvm_suld_1d_i16_trap:
3572   case Intrinsic::nvvm_suld_1d_v2i16_trap:
3573   case Intrinsic::nvvm_suld_1d_v4i16_trap:
3574   case Intrinsic::nvvm_suld_1d_array_i16_trap:
3575   case Intrinsic::nvvm_suld_1d_array_v2i16_trap:
3576   case Intrinsic::nvvm_suld_1d_array_v4i16_trap:
3577   case Intrinsic::nvvm_suld_2d_i16_trap:
3578   case Intrinsic::nvvm_suld_2d_v2i16_trap:
3579   case Intrinsic::nvvm_suld_2d_v4i16_trap:
3580   case Intrinsic::nvvm_suld_2d_array_i16_trap:
3581   case Intrinsic::nvvm_suld_2d_array_v2i16_trap:
3582   case Intrinsic::nvvm_suld_2d_array_v4i16_trap:
3583   case Intrinsic::nvvm_suld_3d_i16_trap:
3584   case Intrinsic::nvvm_suld_3d_v2i16_trap:
3585   case Intrinsic::nvvm_suld_3d_v4i16_trap:
3586   case Intrinsic::nvvm_suld_1d_i16_zero:
3587   case Intrinsic::nvvm_suld_1d_v2i16_zero:
3588   case Intrinsic::nvvm_suld_1d_v4i16_zero:
3589   case Intrinsic::nvvm_suld_1d_array_i16_zero:
3590   case Intrinsic::nvvm_suld_1d_array_v2i16_zero:
3591   case Intrinsic::nvvm_suld_1d_array_v4i16_zero:
3592   case Intrinsic::nvvm_suld_2d_i16_zero:
3593   case Intrinsic::nvvm_suld_2d_v2i16_zero:
3594   case Intrinsic::nvvm_suld_2d_v4i16_zero:
3595   case Intrinsic::nvvm_suld_2d_array_i16_zero:
3596   case Intrinsic::nvvm_suld_2d_array_v2i16_zero:
3597   case Intrinsic::nvvm_suld_2d_array_v4i16_zero:
3598   case Intrinsic::nvvm_suld_3d_i16_zero:
3599   case Intrinsic::nvvm_suld_3d_v2i16_zero:
3600   case Intrinsic::nvvm_suld_3d_v4i16_zero: {
3601     Info.opc = getOpcForSurfaceInstr(Intrinsic);
3602     Info.memVT = MVT::i16;
3603     Info.ptrVal = nullptr;
3604     Info.offset = 0;
3605     Info.vol = 0;
3606     Info.readMem = true;
3607     Info.writeMem = false;
3608     Info.align = 16;
3609     return true;
3610   }
3611   case Intrinsic::nvvm_suld_1d_i32_clamp:
3612   case Intrinsic::nvvm_suld_1d_v2i32_clamp:
3613   case Intrinsic::nvvm_suld_1d_v4i32_clamp:
3614   case Intrinsic::nvvm_suld_1d_array_i32_clamp:
3615   case Intrinsic::nvvm_suld_1d_array_v2i32_clamp:
3616   case Intrinsic::nvvm_suld_1d_array_v4i32_clamp:
3617   case Intrinsic::nvvm_suld_2d_i32_clamp:
3618   case Intrinsic::nvvm_suld_2d_v2i32_clamp:
3619   case Intrinsic::nvvm_suld_2d_v4i32_clamp:
3620   case Intrinsic::nvvm_suld_2d_array_i32_clamp:
3621   case Intrinsic::nvvm_suld_2d_array_v2i32_clamp:
3622   case Intrinsic::nvvm_suld_2d_array_v4i32_clamp:
3623   case Intrinsic::nvvm_suld_3d_i32_clamp:
3624   case Intrinsic::nvvm_suld_3d_v2i32_clamp:
3625   case Intrinsic::nvvm_suld_3d_v4i32_clamp:
3626   case Intrinsic::nvvm_suld_1d_i32_trap:
3627   case Intrinsic::nvvm_suld_1d_v2i32_trap:
3628   case Intrinsic::nvvm_suld_1d_v4i32_trap:
3629   case Intrinsic::nvvm_suld_1d_array_i32_trap:
3630   case Intrinsic::nvvm_suld_1d_array_v2i32_trap:
3631   case Intrinsic::nvvm_suld_1d_array_v4i32_trap:
3632   case Intrinsic::nvvm_suld_2d_i32_trap:
3633   case Intrinsic::nvvm_suld_2d_v2i32_trap:
3634   case Intrinsic::nvvm_suld_2d_v4i32_trap:
3635   case Intrinsic::nvvm_suld_2d_array_i32_trap:
3636   case Intrinsic::nvvm_suld_2d_array_v2i32_trap:
3637   case Intrinsic::nvvm_suld_2d_array_v4i32_trap:
3638   case Intrinsic::nvvm_suld_3d_i32_trap:
3639   case Intrinsic::nvvm_suld_3d_v2i32_trap:
3640   case Intrinsic::nvvm_suld_3d_v4i32_trap:
3641   case Intrinsic::nvvm_suld_1d_i32_zero:
3642   case Intrinsic::nvvm_suld_1d_v2i32_zero:
3643   case Intrinsic::nvvm_suld_1d_v4i32_zero:
3644   case Intrinsic::nvvm_suld_1d_array_i32_zero:
3645   case Intrinsic::nvvm_suld_1d_array_v2i32_zero:
3646   case Intrinsic::nvvm_suld_1d_array_v4i32_zero:
3647   case Intrinsic::nvvm_suld_2d_i32_zero:
3648   case Intrinsic::nvvm_suld_2d_v2i32_zero:
3649   case Intrinsic::nvvm_suld_2d_v4i32_zero:
3650   case Intrinsic::nvvm_suld_2d_array_i32_zero:
3651   case Intrinsic::nvvm_suld_2d_array_v2i32_zero:
3652   case Intrinsic::nvvm_suld_2d_array_v4i32_zero:
3653   case Intrinsic::nvvm_suld_3d_i32_zero:
3654   case Intrinsic::nvvm_suld_3d_v2i32_zero:
3655   case Intrinsic::nvvm_suld_3d_v4i32_zero: {
3656     Info.opc = getOpcForSurfaceInstr(Intrinsic);
3657     Info.memVT = MVT::i32;
3658     Info.ptrVal = nullptr;
3659     Info.offset = 0;
3660     Info.vol = 0;
3661     Info.readMem = true;
3662     Info.writeMem = false;
3663     Info.align = 16;
3664     return true;
3665   }
3666   case Intrinsic::nvvm_suld_1d_i64_clamp:
3667   case Intrinsic::nvvm_suld_1d_v2i64_clamp:
3668   case Intrinsic::nvvm_suld_1d_array_i64_clamp:
3669   case Intrinsic::nvvm_suld_1d_array_v2i64_clamp:
3670   case Intrinsic::nvvm_suld_2d_i64_clamp:
3671   case Intrinsic::nvvm_suld_2d_v2i64_clamp:
3672   case Intrinsic::nvvm_suld_2d_array_i64_clamp:
3673   case Intrinsic::nvvm_suld_2d_array_v2i64_clamp:
3674   case Intrinsic::nvvm_suld_3d_i64_clamp:
3675   case Intrinsic::nvvm_suld_3d_v2i64_clamp:
3676   case Intrinsic::nvvm_suld_1d_i64_trap:
3677   case Intrinsic::nvvm_suld_1d_v2i64_trap:
3678   case Intrinsic::nvvm_suld_1d_array_i64_trap:
3679   case Intrinsic::nvvm_suld_1d_array_v2i64_trap:
3680   case Intrinsic::nvvm_suld_2d_i64_trap:
3681   case Intrinsic::nvvm_suld_2d_v2i64_trap:
3682   case Intrinsic::nvvm_suld_2d_array_i64_trap:
3683   case Intrinsic::nvvm_suld_2d_array_v2i64_trap:
3684   case Intrinsic::nvvm_suld_3d_i64_trap:
3685   case Intrinsic::nvvm_suld_3d_v2i64_trap:
3686   case Intrinsic::nvvm_suld_1d_i64_zero:
3687   case Intrinsic::nvvm_suld_1d_v2i64_zero:
3688   case Intrinsic::nvvm_suld_1d_array_i64_zero:
3689   case Intrinsic::nvvm_suld_1d_array_v2i64_zero:
3690   case Intrinsic::nvvm_suld_2d_i64_zero:
3691   case Intrinsic::nvvm_suld_2d_v2i64_zero:
3692   case Intrinsic::nvvm_suld_2d_array_i64_zero:
3693   case Intrinsic::nvvm_suld_2d_array_v2i64_zero:
3694   case Intrinsic::nvvm_suld_3d_i64_zero:
3695   case Intrinsic::nvvm_suld_3d_v2i64_zero: {
3696     Info.opc = getOpcForSurfaceInstr(Intrinsic);
3697     Info.memVT = MVT::i64;
3698     Info.ptrVal = nullptr;
3699     Info.offset = 0;
3700     Info.vol = 0;
3701     Info.readMem = true;
3702     Info.writeMem = false;
3703     Info.align = 16;
3704     return true;
3705   }
3706   }
3707   return false;
3708 }
3709
3710 /// isLegalAddressingMode - Return true if the addressing mode represented
3711 /// by AM is legal for this target, for a load/store of the specified type.
3712 /// Used to guide target specific optimizations, like loop strength reduction
3713 /// (LoopStrengthReduce.cpp) and memory optimization for address mode
3714 /// (CodeGenPrepare.cpp)
3715 bool NVPTXTargetLowering::isLegalAddressingMode(const DataLayout &DL,
3716                                                 const AddrMode &AM, Type *Ty,
3717                                                 unsigned AS) const {
3718
3719   // AddrMode - This represents an addressing mode of:
3720   //    BaseGV + BaseOffs + BaseReg + Scale*ScaleReg
3721   //
3722   // The legal address modes are
3723   // - [avar]
3724   // - [areg]
3725   // - [areg+immoff]
3726   // - [immAddr]
3727
3728   if (AM.BaseGV) {
3729     return !AM.BaseOffs && !AM.HasBaseReg && !AM.Scale;
3730   }
3731
3732   switch (AM.Scale) {
3733   case 0: // "r", "r+i" or "i" is allowed
3734     break;
3735   case 1:
3736     if (AM.HasBaseReg) // "r+r+i" or "r+r" is not allowed.
3737       return false;
3738     // Otherwise we have r+i.
3739     break;
3740   default:
3741     // No scale > 1 is allowed
3742     return false;
3743   }
3744   return true;
3745 }
3746
3747 //===----------------------------------------------------------------------===//
3748 //                         NVPTX Inline Assembly Support
3749 //===----------------------------------------------------------------------===//
3750
3751 /// getConstraintType - Given a constraint letter, return the type of
3752 /// constraint it is for this target.
3753 NVPTXTargetLowering::ConstraintType
3754 NVPTXTargetLowering::getConstraintType(StringRef Constraint) const {
3755   if (Constraint.size() == 1) {
3756     switch (Constraint[0]) {
3757     default:
3758       break;
3759     case 'b':
3760     case 'r':
3761     case 'h':
3762     case 'c':
3763     case 'l':
3764     case 'f':
3765     case 'd':
3766     case '0':
3767     case 'N':
3768       return C_RegisterClass;
3769     }
3770   }
3771   return TargetLowering::getConstraintType(Constraint);
3772 }
3773
3774 std::pair<unsigned, const TargetRegisterClass *>
3775 NVPTXTargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
3776                                                   StringRef Constraint,
3777                                                   MVT VT) const {
3778   if (Constraint.size() == 1) {
3779     switch (Constraint[0]) {
3780     case 'b':
3781       return std::make_pair(0U, &NVPTX::Int1RegsRegClass);
3782     case 'c':
3783       return std::make_pair(0U, &NVPTX::Int16RegsRegClass);
3784     case 'h':
3785       return std::make_pair(0U, &NVPTX::Int16RegsRegClass);
3786     case 'r':
3787       return std::make_pair(0U, &NVPTX::Int32RegsRegClass);
3788     case 'l':
3789     case 'N':
3790       return std::make_pair(0U, &NVPTX::Int64RegsRegClass);
3791     case 'f':
3792       return std::make_pair(0U, &NVPTX::Float32RegsRegClass);
3793     case 'd':
3794       return std::make_pair(0U, &NVPTX::Float64RegsRegClass);
3795     }
3796   }
3797   return TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
3798 }
3799
3800 //===----------------------------------------------------------------------===//
3801 //                         NVPTX DAG Combining
3802 //===----------------------------------------------------------------------===//
3803
3804 bool NVPTXTargetLowering::allowFMA(MachineFunction &MF,
3805                                    CodeGenOpt::Level OptLevel) const {
3806   const Function *F = MF.getFunction();
3807   const TargetOptions &TO = MF.getTarget().Options;
3808
3809   // Always honor command-line argument
3810   if (FMAContractLevelOpt.getNumOccurrences() > 0) {
3811     return FMAContractLevelOpt > 0;
3812   } else if (OptLevel == 0) {
3813     // Do not contract if we're not optimizing the code
3814     return false;
3815   } else if (TO.AllowFPOpFusion == FPOpFusion::Fast || TO.UnsafeFPMath) {
3816     // Honor TargetOptions flags that explicitly say fusion is okay
3817     return true;
3818   } else if (F->hasFnAttribute("unsafe-fp-math")) {
3819     // Check for unsafe-fp-math=true coming from Clang
3820     Attribute Attr = F->getFnAttribute("unsafe-fp-math");
3821     StringRef Val = Attr.getValueAsString();
3822     if (Val == "true")
3823       return true;
3824   }
3825
3826   // We did not have a clear indication that fusion is allowed, so assume not
3827   return false;
3828 }
3829
3830 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
3831 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
3832 /// called with the default operands, and if that fails, with commuted
3833 /// operands.
3834 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
3835                                            TargetLowering::DAGCombinerInfo &DCI,
3836                                              const NVPTXSubtarget &Subtarget,
3837                                              CodeGenOpt::Level OptLevel) {
3838   SelectionDAG  &DAG = DCI.DAG;
3839   // Skip non-integer, non-scalar case
3840   EVT VT=N0.getValueType();
3841   if (VT.isVector())
3842     return SDValue();
3843
3844   // fold (add (mul a, b), c) -> (mad a, b, c)
3845   //
3846   if (N0.getOpcode() == ISD::MUL) {
3847     assert (VT.isInteger());
3848     // For integer:
3849     // Since integer multiply-add costs the same as integer multiply
3850     // but is more costly than integer add, do the fusion only when
3851     // the mul is only used in the add.
3852     if (OptLevel==CodeGenOpt::None || VT != MVT::i32 ||
3853         !N0.getNode()->hasOneUse())
3854       return SDValue();
3855
3856     // Do the folding
3857     return DAG.getNode(NVPTXISD::IMAD, SDLoc(N), VT,
3858                        N0.getOperand(0), N0.getOperand(1), N1);
3859   }
3860   else if (N0.getOpcode() == ISD::FMUL) {
3861     if (VT == MVT::f32 || VT == MVT::f64) {
3862       const auto *TLI = static_cast<const NVPTXTargetLowering *>(
3863           &DAG.getTargetLoweringInfo());
3864       if (!TLI->allowFMA(DAG.getMachineFunction(), OptLevel))
3865         return SDValue();
3866
3867       // For floating point:
3868       // Do the fusion only when the mul has less than 5 uses and all
3869       // are add.
3870       // The heuristic is that if a use is not an add, then that use
3871       // cannot be fused into fma, therefore mul is still needed anyway.
3872       // If there are more than 4 uses, even if they are all add, fusing
3873       // them will increase register pressue.
3874       //
3875       int numUses = 0;
3876       int nonAddCount = 0;
3877       for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
3878            UE = N0.getNode()->use_end();
3879            UI != UE; ++UI) {
3880         numUses++;
3881         SDNode *User = *UI;
3882         if (User->getOpcode() != ISD::FADD)
3883           ++nonAddCount;
3884       }
3885       if (numUses >= 5)
3886         return SDValue();
3887       if (nonAddCount) {
3888         int orderNo = N->getIROrder();
3889         int orderNo2 = N0.getNode()->getIROrder();
3890         // simple heuristics here for considering potential register
3891         // pressure, the logics here is that the differnce are used
3892         // to measure the distance between def and use, the longer distance
3893         // more likely cause register pressure.
3894         if (orderNo - orderNo2 < 500)
3895           return SDValue();
3896
3897         // Now, check if at least one of the FMUL's operands is live beyond the node N,
3898         // which guarantees that the FMA will not increase register pressure at node N.
3899         bool opIsLive = false;
3900         const SDNode *left = N0.getOperand(0).getNode();
3901         const SDNode *right = N0.getOperand(1).getNode();
3902
3903         if (isa<ConstantSDNode>(left) || isa<ConstantSDNode>(right))
3904           opIsLive = true;
3905
3906         if (!opIsLive)
3907           for (SDNode::use_iterator UI = left->use_begin(), UE = left->use_end(); UI != UE; ++UI) {
3908             SDNode *User = *UI;
3909             int orderNo3 = User->getIROrder();
3910             if (orderNo3 > orderNo) {
3911               opIsLive = true;
3912               break;
3913             }
3914           }
3915
3916         if (!opIsLive)
3917           for (SDNode::use_iterator UI = right->use_begin(), UE = right->use_end(); UI != UE; ++UI) {
3918             SDNode *User = *UI;
3919             int orderNo3 = User->getIROrder();
3920             if (orderNo3 > orderNo) {
3921               opIsLive = true;
3922               break;
3923             }
3924           }
3925
3926         if (!opIsLive)
3927           return SDValue();
3928       }
3929
3930       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
3931                          N0.getOperand(0), N0.getOperand(1), N1);
3932     }
3933   }
3934
3935   return SDValue();
3936 }
3937
3938 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
3939 ///
3940 static SDValue PerformADDCombine(SDNode *N,
3941                                  TargetLowering::DAGCombinerInfo &DCI,
3942                                  const NVPTXSubtarget &Subtarget,
3943                                  CodeGenOpt::Level OptLevel) {
3944   SDValue N0 = N->getOperand(0);
3945   SDValue N1 = N->getOperand(1);
3946
3947   // First try with the default operand order.
3948   if (SDValue Result =
3949           PerformADDCombineWithOperands(N, N0, N1, DCI, Subtarget, OptLevel))
3950     return Result;
3951
3952   // If that didn't work, try again with the operands commuted.
3953   return PerformADDCombineWithOperands(N, N1, N0, DCI, Subtarget, OptLevel);
3954 }
3955
3956 static SDValue PerformANDCombine(SDNode *N,
3957                                  TargetLowering::DAGCombinerInfo &DCI) {
3958   // The type legalizer turns a vector load of i8 values into a zextload to i16
3959   // registers, optionally ANY_EXTENDs it (if target type is integer),
3960   // and ANDs off the high 8 bits. Since we turn this load into a
3961   // target-specific DAG node, the DAG combiner fails to eliminate these AND
3962   // nodes. Do that here.
3963   SDValue Val = N->getOperand(0);
3964   SDValue Mask = N->getOperand(1);
3965
3966   if (isa<ConstantSDNode>(Val)) {
3967     std::swap(Val, Mask);
3968   }
3969
3970   SDValue AExt;
3971   // Generally, we will see zextload -> IMOV16rr -> ANY_EXTEND -> and
3972   if (Val.getOpcode() == ISD::ANY_EXTEND) {
3973     AExt = Val;
3974     Val = Val->getOperand(0);
3975   }
3976
3977   if (Val->isMachineOpcode() && Val->getMachineOpcode() == NVPTX::IMOV16rr) {
3978     Val = Val->getOperand(0);
3979   }
3980
3981   if (Val->getOpcode() == NVPTXISD::LoadV2 ||
3982       Val->getOpcode() == NVPTXISD::LoadV4) {
3983     ConstantSDNode *MaskCnst = dyn_cast<ConstantSDNode>(Mask);
3984     if (!MaskCnst) {
3985       // Not an AND with a constant
3986       return SDValue();
3987     }
3988
3989     uint64_t MaskVal = MaskCnst->getZExtValue();
3990     if (MaskVal != 0xff) {
3991       // Not an AND that chops off top 8 bits
3992       return SDValue();
3993     }
3994
3995     MemSDNode *Mem = dyn_cast<MemSDNode>(Val);
3996     if (!Mem) {
3997       // Not a MemSDNode?!?
3998       return SDValue();
3999     }
4000
4001     EVT MemVT = Mem->getMemoryVT();
4002     if (MemVT != MVT::v2i8 && MemVT != MVT::v4i8) {
4003       // We only handle the i8 case
4004       return SDValue();
4005     }
4006
4007     unsigned ExtType =
4008       cast<ConstantSDNode>(Val->getOperand(Val->getNumOperands()-1))->
4009         getZExtValue();
4010     if (ExtType == ISD::SEXTLOAD) {
4011       // If for some reason the load is a sextload, the and is needed to zero
4012       // out the high 8 bits
4013       return SDValue();
4014     }
4015
4016     bool AddTo = false;
4017     if (AExt.getNode() != 0) {
4018       // Re-insert the ext as a zext.
4019       Val = DCI.DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N),
4020                             AExt.getValueType(), Val);
4021       AddTo = true;
4022     }
4023
4024     // If we get here, the AND is unnecessary.  Just replace it with the load
4025     DCI.CombineTo(N, Val, AddTo);
4026   }
4027
4028   return SDValue();
4029 }
4030
4031 static SDValue PerformSELECTCombine(SDNode *N,
4032                                     TargetLowering::DAGCombinerInfo &DCI) {
4033   // Currently this detects patterns for integer min and max and
4034   // lowers them to PTX-specific intrinsics that enable hardware
4035   // support.
4036
4037   const SDValue Cond = N->getOperand(0);
4038   if (Cond.getOpcode() != ISD::SETCC) return SDValue();
4039
4040   const SDValue LHS = Cond.getOperand(0);
4041   const SDValue RHS = Cond.getOperand(1);
4042   const SDValue True = N->getOperand(1);
4043   const SDValue False = N->getOperand(2);
4044   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
4045     return SDValue();
4046
4047   const EVT VT = N->getValueType(0);
4048   if (VT != MVT::i32 && VT != MVT::i64) return SDValue();
4049
4050   const ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
4051   SDValue Larger;  // The larger of LHS and RHS when condition is true.
4052   switch (CC) {
4053     case ISD::SETULT:
4054     case ISD::SETULE:
4055     case ISD::SETLT:
4056     case ISD::SETLE:
4057       Larger = RHS;
4058       break;
4059
4060     case ISD::SETGT:
4061     case ISD::SETGE:
4062     case ISD::SETUGT:
4063     case ISD::SETUGE:
4064       Larger = LHS;
4065       break;
4066
4067     default:
4068       return SDValue();
4069   }
4070   const bool IsMax = (Larger == True);
4071   const bool IsSigned = ISD::isSignedIntSetCC(CC);
4072
4073   unsigned IntrinsicId;
4074   if (VT == MVT::i32) {
4075     if (IsSigned)
4076       IntrinsicId = IsMax ? Intrinsic::nvvm_max_i : Intrinsic::nvvm_min_i;
4077     else
4078       IntrinsicId = IsMax ? Intrinsic::nvvm_max_ui : Intrinsic::nvvm_min_ui;
4079   } else {
4080     assert(VT == MVT::i64);
4081     if (IsSigned)
4082       IntrinsicId = IsMax ? Intrinsic::nvvm_max_ll : Intrinsic::nvvm_min_ll;
4083     else
4084       IntrinsicId = IsMax ? Intrinsic::nvvm_max_ull : Intrinsic::nvvm_min_ull;
4085   }
4086
4087   SDLoc DL(N);
4088   return DCI.DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
4089                          DCI.DAG.getConstant(IntrinsicId, DL, VT), LHS, RHS);
4090 }
4091
4092 enum OperandSignedness {
4093   Signed = 0,
4094   Unsigned,
4095   Unknown
4096 };
4097
4098 /// IsMulWideOperandDemotable - Checks if the provided DAG node is an operand
4099 /// that can be demoted to \p OptSize bits without loss of information. The
4100 /// signedness of the operand, if determinable, is placed in \p S.
4101 static bool IsMulWideOperandDemotable(SDValue Op,
4102                                       unsigned OptSize,
4103                                       OperandSignedness &S) {
4104   S = Unknown;
4105
4106   if (Op.getOpcode() == ISD::SIGN_EXTEND ||
4107       Op.getOpcode() == ISD::SIGN_EXTEND_INREG) {
4108     EVT OrigVT = Op.getOperand(0).getValueType();
4109     if (OrigVT.getSizeInBits() <= OptSize) {
4110       S = Signed;
4111       return true;
4112     }
4113   } else if (Op.getOpcode() == ISD::ZERO_EXTEND) {
4114     EVT OrigVT = Op.getOperand(0).getValueType();
4115     if (OrigVT.getSizeInBits() <= OptSize) {
4116       S = Unsigned;
4117       return true;
4118     }
4119   }
4120
4121   return false;
4122 }
4123
4124 /// AreMulWideOperandsDemotable - Checks if the given LHS and RHS operands can
4125 /// be demoted to \p OptSize bits without loss of information. If the operands
4126 /// contain a constant, it should appear as the RHS operand. The signedness of
4127 /// the operands is placed in \p IsSigned.
4128 static bool AreMulWideOperandsDemotable(SDValue LHS, SDValue RHS,
4129                                         unsigned OptSize,
4130                                         bool &IsSigned) {
4131
4132   OperandSignedness LHSSign;
4133
4134   // The LHS operand must be a demotable op
4135   if (!IsMulWideOperandDemotable(LHS, OptSize, LHSSign))
4136     return false;
4137
4138   // We should have been able to determine the signedness from the LHS
4139   if (LHSSign == Unknown)
4140     return false;
4141
4142   IsSigned = (LHSSign == Signed);
4143
4144   // The RHS can be a demotable op or a constant
4145   if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(RHS)) {
4146     const APInt &Val = CI->getAPIntValue();
4147     if (LHSSign == Unsigned) {
4148       return Val.isIntN(OptSize);
4149     } else {
4150       return Val.isSignedIntN(OptSize);
4151     }
4152   } else {
4153     OperandSignedness RHSSign;
4154     if (!IsMulWideOperandDemotable(RHS, OptSize, RHSSign))
4155       return false;
4156
4157     return LHSSign == RHSSign;
4158   }
4159 }
4160
4161 /// TryMULWIDECombine - Attempt to replace a multiply of M bits with a multiply
4162 /// of M/2 bits that produces an M-bit result (i.e. mul.wide). This transform
4163 /// works on both multiply DAG nodes and SHL DAG nodes with a constant shift
4164 /// amount.
4165 static SDValue TryMULWIDECombine(SDNode *N,
4166                                  TargetLowering::DAGCombinerInfo &DCI) {
4167   EVT MulType = N->getValueType(0);
4168   if (MulType != MVT::i32 && MulType != MVT::i64) {
4169     return SDValue();
4170   }
4171
4172   SDLoc DL(N);
4173   unsigned OptSize = MulType.getSizeInBits() >> 1;
4174   SDValue LHS = N->getOperand(0);
4175   SDValue RHS = N->getOperand(1);
4176
4177   // Canonicalize the multiply so the constant (if any) is on the right
4178   if (N->getOpcode() == ISD::MUL) {
4179     if (isa<ConstantSDNode>(LHS)) {
4180       std::swap(LHS, RHS);
4181     }
4182   }
4183
4184   // If we have a SHL, determine the actual multiply amount
4185   if (N->getOpcode() == ISD::SHL) {
4186     ConstantSDNode *ShlRHS = dyn_cast<ConstantSDNode>(RHS);
4187     if (!ShlRHS) {
4188       return SDValue();
4189     }
4190
4191     APInt ShiftAmt = ShlRHS->getAPIntValue();
4192     unsigned BitWidth = MulType.getSizeInBits();
4193     if (ShiftAmt.sge(0) && ShiftAmt.slt(BitWidth)) {
4194       APInt MulVal = APInt(BitWidth, 1) << ShiftAmt;
4195       RHS = DCI.DAG.getConstant(MulVal, DL, MulType);
4196     } else {
4197       return SDValue();
4198     }
4199   }
4200
4201   bool Signed;
4202   // Verify that our operands are demotable
4203   if (!AreMulWideOperandsDemotable(LHS, RHS, OptSize, Signed)) {
4204     return SDValue();
4205   }
4206
4207   EVT DemotedVT;
4208   if (MulType == MVT::i32) {
4209     DemotedVT = MVT::i16;
4210   } else {
4211     DemotedVT = MVT::i32;
4212   }
4213
4214   // Truncate the operands to the correct size. Note that these are just for
4215   // type consistency and will (likely) be eliminated in later phases.
4216   SDValue TruncLHS =
4217     DCI.DAG.getNode(ISD::TRUNCATE, DL, DemotedVT, LHS);
4218   SDValue TruncRHS =
4219     DCI.DAG.getNode(ISD::TRUNCATE, DL, DemotedVT, RHS);
4220
4221   unsigned Opc;
4222   if (Signed) {
4223     Opc = NVPTXISD::MUL_WIDE_SIGNED;
4224   } else {
4225     Opc = NVPTXISD::MUL_WIDE_UNSIGNED;
4226   }
4227
4228   return DCI.DAG.getNode(Opc, DL, MulType, TruncLHS, TruncRHS);
4229 }
4230
4231 /// PerformMULCombine - Runs PTX-specific DAG combine patterns on MUL nodes.
4232 static SDValue PerformMULCombine(SDNode *N,
4233                                  TargetLowering::DAGCombinerInfo &DCI,
4234                                  CodeGenOpt::Level OptLevel) {
4235   if (OptLevel > 0) {
4236     // Try mul.wide combining at OptLevel > 0
4237     if (SDValue Ret = TryMULWIDECombine(N, DCI))
4238       return Ret;
4239   }
4240
4241   return SDValue();
4242 }
4243
4244 /// PerformSHLCombine - Runs PTX-specific DAG combine patterns on SHL nodes.
4245 static SDValue PerformSHLCombine(SDNode *N,
4246                                  TargetLowering::DAGCombinerInfo &DCI,
4247                                  CodeGenOpt::Level OptLevel) {
4248   if (OptLevel > 0) {
4249     // Try mul.wide combining at OptLevel > 0
4250     if (SDValue Ret = TryMULWIDECombine(N, DCI))
4251       return Ret;
4252   }
4253
4254   return SDValue();
4255 }
4256
4257 SDValue NVPTXTargetLowering::PerformDAGCombine(SDNode *N,
4258                                                DAGCombinerInfo &DCI) const {
4259   CodeGenOpt::Level OptLevel = getTargetMachine().getOptLevel();
4260   switch (N->getOpcode()) {
4261     default: break;
4262     case ISD::ADD:
4263     case ISD::FADD:
4264       return PerformADDCombine(N, DCI, STI, OptLevel);
4265     case ISD::MUL:
4266       return PerformMULCombine(N, DCI, OptLevel);
4267     case ISD::SHL:
4268       return PerformSHLCombine(N, DCI, OptLevel);
4269     case ISD::AND:
4270       return PerformANDCombine(N, DCI);
4271     case ISD::SELECT:
4272       return PerformSELECTCombine(N, DCI);
4273   }
4274   return SDValue();
4275 }
4276
4277 /// ReplaceVectorLoad - Convert vector loads into multi-output scalar loads.
4278 static void ReplaceLoadVector(SDNode *N, SelectionDAG &DAG,
4279                               SmallVectorImpl<SDValue> &Results) {
4280   EVT ResVT = N->getValueType(0);
4281   SDLoc DL(N);
4282
4283   assert(ResVT.isVector() && "Vector load must have vector type");
4284
4285   // We only handle "native" vector sizes for now, e.g. <4 x double> is not
4286   // legal.  We can (and should) split that into 2 loads of <2 x double> here
4287   // but I'm leaving that as a TODO for now.
4288   assert(ResVT.isSimple() && "Can only handle simple types");
4289   switch (ResVT.getSimpleVT().SimpleTy) {
4290   default:
4291     return;
4292   case MVT::v2i8:
4293   case MVT::v2i16:
4294   case MVT::v2i32:
4295   case MVT::v2i64:
4296   case MVT::v2f32:
4297   case MVT::v2f64:
4298   case MVT::v4i8:
4299   case MVT::v4i16:
4300   case MVT::v4i32:
4301   case MVT::v4f32:
4302     // This is a "native" vector type
4303     break;
4304   }
4305
4306   LoadSDNode *LD = cast<LoadSDNode>(N);
4307
4308   unsigned Align = LD->getAlignment();
4309   auto &TD = DAG.getDataLayout();
4310   unsigned PrefAlign =
4311       TD.getPrefTypeAlignment(ResVT.getTypeForEVT(*DAG.getContext()));
4312   if (Align < PrefAlign) {
4313     // This load is not sufficiently aligned, so bail out and let this vector
4314     // load be scalarized.  Note that we may still be able to emit smaller
4315     // vector loads.  For example, if we are loading a <4 x float> with an
4316     // alignment of 8, this check will fail but the legalizer will try again
4317     // with 2 x <2 x float>, which will succeed with an alignment of 8.
4318     return;
4319   }
4320
4321   EVT EltVT = ResVT.getVectorElementType();
4322   unsigned NumElts = ResVT.getVectorNumElements();
4323
4324   // Since LoadV2 is a target node, we cannot rely on DAG type legalization.
4325   // Therefore, we must ensure the type is legal.  For i1 and i8, we set the
4326   // loaded type to i16 and propagate the "real" type as the memory type.
4327   bool NeedTrunc = false;
4328   if (EltVT.getSizeInBits() < 16) {
4329     EltVT = MVT::i16;
4330     NeedTrunc = true;
4331   }
4332
4333   unsigned Opcode = 0;
4334   SDVTList LdResVTs;
4335
4336   switch (NumElts) {
4337   default:
4338     return;
4339   case 2:
4340     Opcode = NVPTXISD::LoadV2;
4341     LdResVTs = DAG.getVTList(EltVT, EltVT, MVT::Other);
4342     break;
4343   case 4: {
4344     Opcode = NVPTXISD::LoadV4;
4345     EVT ListVTs[] = { EltVT, EltVT, EltVT, EltVT, MVT::Other };
4346     LdResVTs = DAG.getVTList(ListVTs);
4347     break;
4348   }
4349   }
4350
4351   // Copy regular operands
4352   SmallVector<SDValue, 8> OtherOps(N->op_begin(), N->op_end());
4353
4354   // The select routine does not have access to the LoadSDNode instance, so
4355   // pass along the extension information
4356   OtherOps.push_back(DAG.getIntPtrConstant(LD->getExtensionType(), DL));
4357
4358   SDValue NewLD = DAG.getMemIntrinsicNode(Opcode, DL, LdResVTs, OtherOps,
4359                                           LD->getMemoryVT(),
4360                                           LD->getMemOperand());
4361
4362   SmallVector<SDValue, 4> ScalarRes;
4363
4364   for (unsigned i = 0; i < NumElts; ++i) {
4365     SDValue Res = NewLD.getValue(i);
4366     if (NeedTrunc)
4367       Res = DAG.getNode(ISD::TRUNCATE, DL, ResVT.getVectorElementType(), Res);
4368     ScalarRes.push_back(Res);
4369   }
4370
4371   SDValue LoadChain = NewLD.getValue(NumElts);
4372
4373   SDValue BuildVec = DAG.getBuildVector(ResVT, DL, ScalarRes);
4374
4375   Results.push_back(BuildVec);
4376   Results.push_back(LoadChain);
4377 }
4378
4379 static void ReplaceINTRINSIC_W_CHAIN(SDNode *N, SelectionDAG &DAG,
4380                                      SmallVectorImpl<SDValue> &Results) {
4381   SDValue Chain = N->getOperand(0);
4382   SDValue Intrin = N->getOperand(1);
4383   SDLoc DL(N);
4384
4385   // Get the intrinsic ID
4386   unsigned IntrinNo = cast<ConstantSDNode>(Intrin.getNode())->getZExtValue();
4387   switch (IntrinNo) {
4388   default:
4389     return;
4390   case Intrinsic::nvvm_ldg_global_i:
4391   case Intrinsic::nvvm_ldg_global_f:
4392   case Intrinsic::nvvm_ldg_global_p:
4393   case Intrinsic::nvvm_ldu_global_i:
4394   case Intrinsic::nvvm_ldu_global_f:
4395   case Intrinsic::nvvm_ldu_global_p: {
4396     EVT ResVT = N->getValueType(0);
4397
4398     if (ResVT.isVector()) {
4399       // Vector LDG/LDU
4400
4401       unsigned NumElts = ResVT.getVectorNumElements();
4402       EVT EltVT = ResVT.getVectorElementType();
4403
4404       // Since LDU/LDG are target nodes, we cannot rely on DAG type
4405       // legalization.
4406       // Therefore, we must ensure the type is legal.  For i1 and i8, we set the
4407       // loaded type to i16 and propagate the "real" type as the memory type.
4408       bool NeedTrunc = false;
4409       if (EltVT.getSizeInBits() < 16) {
4410         EltVT = MVT::i16;
4411         NeedTrunc = true;
4412       }
4413
4414       unsigned Opcode = 0;
4415       SDVTList LdResVTs;
4416
4417       switch (NumElts) {
4418       default:
4419         return;
4420       case 2:
4421         switch (IntrinNo) {
4422         default:
4423           return;
4424         case Intrinsic::nvvm_ldg_global_i:
4425         case Intrinsic::nvvm_ldg_global_f:
4426         case Intrinsic::nvvm_ldg_global_p:
4427           Opcode = NVPTXISD::LDGV2;
4428           break;
4429         case Intrinsic::nvvm_ldu_global_i:
4430         case Intrinsic::nvvm_ldu_global_f:
4431         case Intrinsic::nvvm_ldu_global_p:
4432           Opcode = NVPTXISD::LDUV2;
4433           break;
4434         }
4435         LdResVTs = DAG.getVTList(EltVT, EltVT, MVT::Other);
4436         break;
4437       case 4: {
4438         switch (IntrinNo) {
4439         default:
4440           return;
4441         case Intrinsic::nvvm_ldg_global_i:
4442         case Intrinsic::nvvm_ldg_global_f:
4443         case Intrinsic::nvvm_ldg_global_p:
4444           Opcode = NVPTXISD::LDGV4;
4445           break;
4446         case Intrinsic::nvvm_ldu_global_i:
4447         case Intrinsic::nvvm_ldu_global_f:
4448         case Intrinsic::nvvm_ldu_global_p:
4449           Opcode = NVPTXISD::LDUV4;
4450           break;
4451         }
4452         EVT ListVTs[] = { EltVT, EltVT, EltVT, EltVT, MVT::Other };
4453         LdResVTs = DAG.getVTList(ListVTs);
4454         break;
4455       }
4456       }
4457
4458       SmallVector<SDValue, 8> OtherOps;
4459
4460       // Copy regular operands
4461
4462       OtherOps.push_back(Chain); // Chain
4463                                  // Skip operand 1 (intrinsic ID)
4464       // Others
4465       OtherOps.append(N->op_begin() + 2, N->op_end());
4466
4467       MemIntrinsicSDNode *MemSD = cast<MemIntrinsicSDNode>(N);
4468
4469       SDValue NewLD = DAG.getMemIntrinsicNode(Opcode, DL, LdResVTs, OtherOps,
4470                                               MemSD->getMemoryVT(),
4471                                               MemSD->getMemOperand());
4472
4473       SmallVector<SDValue, 4> ScalarRes;
4474
4475       for (unsigned i = 0; i < NumElts; ++i) {
4476         SDValue Res = NewLD.getValue(i);
4477         if (NeedTrunc)
4478           Res =
4479               DAG.getNode(ISD::TRUNCATE, DL, ResVT.getVectorElementType(), Res);
4480         ScalarRes.push_back(Res);
4481       }
4482
4483       SDValue LoadChain = NewLD.getValue(NumElts);
4484
4485       SDValue BuildVec =
4486           DAG.getBuildVector(ResVT, DL, ScalarRes);
4487
4488       Results.push_back(BuildVec);
4489       Results.push_back(LoadChain);
4490     } else {
4491       // i8 LDG/LDU
4492       assert(ResVT.isSimple() && ResVT.getSimpleVT().SimpleTy == MVT::i8 &&
4493              "Custom handling of non-i8 ldu/ldg?");
4494
4495       // Just copy all operands as-is
4496       SmallVector<SDValue, 4> Ops(N->op_begin(), N->op_end());
4497
4498       // Force output to i16
4499       SDVTList LdResVTs = DAG.getVTList(MVT::i16, MVT::Other);
4500
4501       MemIntrinsicSDNode *MemSD = cast<MemIntrinsicSDNode>(N);
4502
4503       // We make sure the memory type is i8, which will be used during isel
4504       // to select the proper instruction.
4505       SDValue NewLD =
4506           DAG.getMemIntrinsicNode(ISD::INTRINSIC_W_CHAIN, DL, LdResVTs, Ops,
4507                                   MVT::i8, MemSD->getMemOperand());
4508
4509       Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
4510                                     NewLD.getValue(0)));
4511       Results.push_back(NewLD.getValue(1));
4512     }
4513   }
4514   }
4515 }
4516
4517 void NVPTXTargetLowering::ReplaceNodeResults(
4518     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
4519   switch (N->getOpcode()) {
4520   default:
4521     report_fatal_error("Unhandled custom legalization");
4522   case ISD::LOAD:
4523     ReplaceLoadVector(N, DAG, Results);
4524     return;
4525   case ISD::INTRINSIC_W_CHAIN:
4526     ReplaceINTRINSIC_W_CHAIN(N, DAG, Results);
4527     return;
4528   }
4529 }
4530
4531 // Pin NVPTXSection's and NVPTXTargetObjectFile's vtables to this file.
4532 void NVPTXSection::anchor() {}
4533
4534 NVPTXTargetObjectFile::~NVPTXTargetObjectFile() {
4535   delete static_cast<NVPTXSection *>(TextSection);
4536   delete static_cast<NVPTXSection *>(DataSection);
4537   delete static_cast<NVPTXSection *>(BSSSection);
4538   delete static_cast<NVPTXSection *>(ReadOnlySection);
4539
4540   delete static_cast<NVPTXSection *>(StaticCtorSection);
4541   delete static_cast<NVPTXSection *>(StaticDtorSection);
4542   delete static_cast<NVPTXSection *>(LSDASection);
4543   delete static_cast<NVPTXSection *>(EHFrameSection);
4544   delete static_cast<NVPTXSection *>(DwarfAbbrevSection);
4545   delete static_cast<NVPTXSection *>(DwarfInfoSection);
4546   delete static_cast<NVPTXSection *>(DwarfLineSection);
4547   delete static_cast<NVPTXSection *>(DwarfFrameSection);
4548   delete static_cast<NVPTXSection *>(DwarfPubTypesSection);
4549   delete static_cast<const NVPTXSection *>(DwarfDebugInlineSection);
4550   delete static_cast<NVPTXSection *>(DwarfStrSection);
4551   delete static_cast<NVPTXSection *>(DwarfLocSection);
4552   delete static_cast<NVPTXSection *>(DwarfARangesSection);
4553   delete static_cast<NVPTXSection *>(DwarfRangesSection);
4554   delete static_cast<NVPTXSection *>(DwarfMacinfoSection);
4555 }
4556
4557 MCSection *
4558 NVPTXTargetObjectFile::SelectSectionForGlobal(const GlobalValue *GV,
4559                                               SectionKind Kind, Mangler &Mang,
4560                                               const TargetMachine &TM) const {
4561   return getDataSection();
4562 }