contrib/llvm/lib/Target/PowerPC/PPCISelLowering.h

   1 //===-- PPCISelLowering.h - PPC32 DAG Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that PPC uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_POWERPC_PPCISELLOWERING_H
  16 #define LLVM_LIB_TARGET_POWERPC_PPCISELLOWERING_H
  17
  18 #include "PPC.h"
  19 #include "PPCInstrInfo.h"
  20 #include "llvm/CodeGen/CallingConvLower.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineMemOperand.h"
  23 #include "llvm/CodeGen/MachineValueType.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/SelectionDAGNodes.h"
  26 #include "llvm/CodeGen/ValueTypes.h"
  27 #include "llvm/IR/Attributes.h"
  28 #include "llvm/IR/CallingConv.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/InlineAsm.h"
  31 #include "llvm/IR/Metadata.h"
  32 #include "llvm/IR/Type.h"
  33 #include "llvm/Target/TargetLowering.h"
  34 #include <utility>
  35
  36 namespace llvm {
  37
  38   namespace PPCISD {
  39
  40     enum NodeType : unsigned {
  41       // Start the numbering where the builtin ops and target ops leave off.
  42       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  43
  44       /// FSEL - Traditional three-operand fsel node.
  45       ///
  46       FSEL,
  47
  48       /// FCFID - The FCFID instruction, taking an f64 operand and producing
  49       /// and f64 value containing the FP representation of the integer that
  50       /// was temporarily in the f64 operand.
  51       FCFID,
  52
  53       /// Newer FCFID[US] integer-to-floating-point conversion instructions for
  54       /// unsigned integers and single-precision outputs.
  55       FCFIDU, FCFIDS, FCFIDUS,
  56
  57       /// FCTI[D,W]Z - The FCTIDZ and FCTIWZ instructions, taking an f32 or f64
  58       /// operand, producing an f64 value containing the integer representation
  59       /// of that FP value.
  60       FCTIDZ, FCTIWZ,
  61
  62       /// Newer FCTI[D,W]UZ floating-point-to-integer conversion instructions for
  63       /// unsigned integers with round toward zero.
  64       FCTIDUZ, FCTIWUZ,
  65
  66       /// VEXTS, ByteWidth - takes an input in VSFRC and produces an output in
  67       /// VSFRC that is sign-extended from ByteWidth to a 64-byte integer.
  68       VEXTS,
  69
  70       /// Reciprocal estimate instructions (unary FP ops).
  71       FRE, FRSQRTE,
  72
  73       // VMADDFP, VNMSUBFP - The VMADDFP and VNMSUBFP instructions, taking
  74       // three v4f32 operands and producing a v4f32 result.
  75       VMADDFP, VNMSUBFP,
  76
  77       /// VPERM - The PPC VPERM Instruction.
  78       ///
  79       VPERM,
  80
  81       /// XXSPLT - The PPC VSX splat instructions
  82       ///
  83       XXSPLT,
  84
  85       /// XXINSERT - The PPC VSX insert instruction
  86       ///
  87       XXINSERT,
  88
  89       /// VECSHL - The PPC VSX shift left instruction
  90       ///
  91       VECSHL,
  92
  93       /// The CMPB instruction (takes two operands of i32 or i64).
  94       CMPB,
  95
  96       /// Hi/Lo - These represent the high and low 16-bit parts of a global
  97       /// address respectively.  These nodes have two operands, the first of
  98       /// which must be a TargetGlobalAddress, and the second of which must be a
  99       /// Constant.  Selected naively, these turn into 'lis G+C' and 'li G+C',
 100       /// though these are usually folded into other nodes.
 101       Hi, Lo,
 102
 103       /// The following two target-specific nodes are used for calls through
 104       /// function pointers in the 64-bit SVR4 ABI.
 105
 106       /// OPRC, CHAIN = DYNALLOC(CHAIN, NEGSIZE, FRAME_INDEX)
 107       /// This instruction is lowered in PPCRegisterInfo::eliminateFrameIndex to
 108       /// compute an allocation on the stack.
 109       DYNALLOC,
 110
 111       /// This instruction is lowered in PPCRegisterInfo::eliminateFrameIndex to
 112       /// compute an offset from native SP to the address  of the most recent
 113       /// dynamic alloca.
 114       DYNAREAOFFSET,
 115
 116       /// GlobalBaseReg - On Darwin, this node represents the result of the mflr
 117       /// at function entry, used for PIC code.
 118       GlobalBaseReg,
 119
 120       /// These nodes represent PPC shifts.
 121       ///
 122       /// For scalar types, only the last `n + 1` bits of the shift amounts
 123       /// are used, where n is log2(sizeof(element) * 8). See sld/slw, etc.
 124       /// for exact behaviors.
 125       ///
 126       /// For vector types, only the last n bits are used. See vsld.
 127       SRL, SRA, SHL,
 128
 129       /// The combination of sra[wd]i and addze used to implemented signed
 130       /// integer division by a power of 2. The first operand is the dividend,
 131       /// and the second is the constant shift amount (representing the
 132       /// divisor).
 133       SRA_ADDZE,
 134
 135       /// CALL - A direct function call.
 136       /// CALL_NOP is a call with the special NOP which follows 64-bit
 137       /// SVR4 calls.
 138       CALL, CALL_NOP,
 139
 140       /// CHAIN,FLAG = MTCTR(VAL, CHAIN[, INFLAG]) - Directly corresponds to a
 141       /// MTCTR instruction.
 142       MTCTR,
 143
 144       /// CHAIN,FLAG = BCTRL(CHAIN, INFLAG) - Directly corresponds to a
 145       /// BCTRL instruction.
 146       BCTRL,
 147
 148       /// CHAIN,FLAG = BCTRL(CHAIN, ADDR, INFLAG) - The combination of a bctrl
 149       /// instruction and the TOC reload required on SVR4 PPC64.
 150       BCTRL_LOAD_TOC,
 151
 152       /// Return with a flag operand, matched by 'blr'
 153       RET_FLAG,
 154
 155       /// R32 = MFOCRF(CRREG, INFLAG) - Represents the MFOCRF instruction.
 156       /// This copies the bits corresponding to the specified CRREG into the
 157       /// resultant GPR.  Bits corresponding to other CR regs are undefined.
 158       MFOCRF,
 159
 160       /// Direct move from a VSX register to a GPR
 161       MFVSR,
 162
 163       /// Direct move from a GPR to a VSX register (algebraic)
 164       MTVSRA,
 165
 166       /// Direct move from a GPR to a VSX register (zero)
 167       MTVSRZ,
 168
 169       /// Extract a subvector from signed integer vector and convert to FP.
 170       /// It is primarily used to convert a (widened) illegal integer vector
 171       /// type to a legal floating point vector type.
 172       /// For example v2i32 -> widened to v4i32 -> v2f64
 173       SINT_VEC_TO_FP,
 174
 175       /// Extract a subvector from unsigned integer vector and convert to FP.
 176       /// As with SINT_VEC_TO_FP, used for converting illegal types.
 177       UINT_VEC_TO_FP,
 178
 179       // FIXME: Remove these once the ANDI glue bug is fixed:
 180       /// i1 = ANDIo_1_[EQ|GT]_BIT(i32 or i64 x) - Represents the result of the
 181       /// eq or gt bit of CR0 after executing andi. x, 1. This is used to
 182       /// implement truncation of i32 or i64 to i1.
 183       ANDIo_1_EQ_BIT, ANDIo_1_GT_BIT,
 184
 185       // READ_TIME_BASE - A read of the 64-bit time-base register on a 32-bit
 186       // target (returns (Lo, Hi)). It takes a chain operand.
 187       READ_TIME_BASE,
 188
 189       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 190       EH_SJLJ_SETJMP,
 191
 192       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 193       EH_SJLJ_LONGJMP,
 194
 195       /// RESVEC = VCMP(LHS, RHS, OPC) - Represents one of the altivec VCMP*
 196       /// instructions.  For lack of better number, we use the opcode number
 197       /// encoding for the OPC field to identify the compare.  For example, 838
 198       /// is VCMPGTSH.
 199       VCMP,
 200
 201       /// RESVEC, OUTFLAG = VCMPo(LHS, RHS, OPC) - Represents one of the
 202       /// altivec VCMP*o instructions.  For lack of better number, we use the
 203       /// opcode number encoding for the OPC field to identify the compare.  For
 204       /// example, 838 is VCMPGTSH.
 205       VCMPo,
 206
 207       /// CHAIN = COND_BRANCH CHAIN, CRRC, OPC, DESTBB [, INFLAG] - This
 208       /// corresponds to the COND_BRANCH pseudo instruction.  CRRC is the
 209       /// condition register to branch on, OPC is the branch opcode to use (e.g.
 210       /// PPC::BLE), DESTBB is the destination block to branch to, and INFLAG is
 211       /// an optional input flag argument.
 212       COND_BRANCH,
 213
 214       /// CHAIN = BDNZ CHAIN, DESTBB - These are used to create counter-based
 215       /// loops.
 216       BDNZ, BDZ,
 217
 218       /// F8RC = FADDRTZ F8RC, F8RC - This is an FADD done with rounding
 219       /// towards zero.  Used only as part of the long double-to-int
 220       /// conversion sequence.
 221       FADDRTZ,
 222
 223       /// F8RC = MFFS - This moves the FPSCR (not modeled) into the register.
 224       MFFS,
 225
 226       /// TC_RETURN - A tail call return.
 227       ///   operand #0 chain
 228       ///   operand #1 callee (register or absolute)
 229       ///   operand #2 stack adjustment
 230       ///   operand #3 optional in flag
 231       TC_RETURN,
 232
 233       /// ch, gl = CR6[UN]SET ch, inglue - Toggle CR bit 6 for SVR4 vararg calls
 234       CR6SET,
 235       CR6UNSET,
 236
 237       /// GPRC = address of _GLOBAL_OFFSET_TABLE_. Used by initial-exec TLS
 238       /// on PPC32.
 239       PPC32_GOT,
 240
 241       /// GPRC = address of _GLOBAL_OFFSET_TABLE_. Used by general dynamic and
 242       /// local dynamic TLS on PPC32.
 243       PPC32_PICGOT,
 244
 245       /// G8RC = ADDIS_GOT_TPREL_HA %X2, Symbol - Used by the initial-exec
 246       /// TLS model, produces an ADDIS8 instruction that adds the GOT
 247       /// base to sym\@got\@tprel\@ha.
 248       ADDIS_GOT_TPREL_HA,
 249
 250       /// G8RC = LD_GOT_TPREL_L Symbol, G8RReg - Used by the initial-exec
 251       /// TLS model, produces a LD instruction with base register G8RReg
 252       /// and offset sym\@got\@tprel\@l.  This completes the addition that
 253       /// finds the offset of "sym" relative to the thread pointer.
 254       LD_GOT_TPREL_L,
 255
 256       /// G8RC = ADD_TLS G8RReg, Symbol - Used by the initial-exec TLS
 257       /// model, produces an ADD instruction that adds the contents of
 258       /// G8RReg to the thread pointer.  Symbol contains a relocation
 259       /// sym\@tls which is to be replaced by the thread pointer and
 260       /// identifies to the linker that the instruction is part of a
 261       /// TLS sequence.
 262       ADD_TLS,
 263
 264       /// G8RC = ADDIS_TLSGD_HA %X2, Symbol - For the general-dynamic TLS
 265       /// model, produces an ADDIS8 instruction that adds the GOT base
 266       /// register to sym\@got\@tlsgd\@ha.
 267       ADDIS_TLSGD_HA,
 268
 269       /// %X3 = ADDI_TLSGD_L G8RReg, Symbol - For the general-dynamic TLS
 270       /// model, produces an ADDI8 instruction that adds G8RReg to
 271       /// sym\@got\@tlsgd\@l and stores the result in X3.  Hidden by
 272       /// ADDIS_TLSGD_L_ADDR until after register assignment.
 273       ADDI_TLSGD_L,
 274
 275       /// %X3 = GET_TLS_ADDR %X3, Symbol - For the general-dynamic TLS
 276       /// model, produces a call to __tls_get_addr(sym\@tlsgd).  Hidden by
 277       /// ADDIS_TLSGD_L_ADDR until after register assignment.
 278       GET_TLS_ADDR,
 279
 280       /// G8RC = ADDI_TLSGD_L_ADDR G8RReg, Symbol, Symbol - Op that
 281       /// combines ADDI_TLSGD_L and GET_TLS_ADDR until expansion following
 282       /// register assignment.
 283       ADDI_TLSGD_L_ADDR,
 284
 285       /// G8RC = ADDIS_TLSLD_HA %X2, Symbol - For the local-dynamic TLS
 286       /// model, produces an ADDIS8 instruction that adds the GOT base
 287       /// register to sym\@got\@tlsld\@ha.
 288       ADDIS_TLSLD_HA,
 289
 290       /// %X3 = ADDI_TLSLD_L G8RReg, Symbol - For the local-dynamic TLS
 291       /// model, produces an ADDI8 instruction that adds G8RReg to
 292       /// sym\@got\@tlsld\@l and stores the result in X3.  Hidden by
 293       /// ADDIS_TLSLD_L_ADDR until after register assignment.
 294       ADDI_TLSLD_L,
 295
 296       /// %X3 = GET_TLSLD_ADDR %X3, Symbol - For the local-dynamic TLS
 297       /// model, produces a call to __tls_get_addr(sym\@tlsld).  Hidden by
 298       /// ADDIS_TLSLD_L_ADDR until after register assignment.
 299       GET_TLSLD_ADDR,
 300
 301       /// G8RC = ADDI_TLSLD_L_ADDR G8RReg, Symbol, Symbol - Op that
 302       /// combines ADDI_TLSLD_L and GET_TLSLD_ADDR until expansion
 303       /// following register assignment.
 304       ADDI_TLSLD_L_ADDR,
 305
 306       /// G8RC = ADDIS_DTPREL_HA %X3, Symbol - For the local-dynamic TLS
 307       /// model, produces an ADDIS8 instruction that adds X3 to
 308       /// sym\@dtprel\@ha.
 309       ADDIS_DTPREL_HA,
 310
 311       /// G8RC = ADDI_DTPREL_L G8RReg, Symbol - For the local-dynamic TLS
 312       /// model, produces an ADDI8 instruction that adds G8RReg to
 313       /// sym\@got\@dtprel\@l.
 314       ADDI_DTPREL_L,
 315
 316       /// VRRC = VADD_SPLAT Elt, EltSize - Temporary node to be expanded
 317       /// during instruction selection to optimize a BUILD_VECTOR into
 318       /// operations on splats.  This is necessary to avoid losing these
 319       /// optimizations due to constant folding.
 320       VADD_SPLAT,
 321
 322       /// CHAIN = SC CHAIN, Imm128 - System call.  The 7-bit unsigned
 323       /// operand identifies the operating system entry point.
 324       SC,
 325
 326       /// CHAIN = CLRBHRB CHAIN - Clear branch history rolling buffer.
 327       CLRBHRB,
 328
 329       /// GPRC, CHAIN = MFBHRBE CHAIN, Entry, Dummy - Move from branch
 330       /// history rolling buffer entry.
 331       MFBHRBE,
 332
 333       /// CHAIN = RFEBB CHAIN, State - Return from event-based branch.
 334       RFEBB,
 335
 336       /// VSRC, CHAIN = XXSWAPD CHAIN, VSRC - Occurs only for little
 337       /// endian.  Maps to an xxswapd instruction that corrects an lxvd2x
 338       /// or stxvd2x instruction.  The chain is necessary because the
 339       /// sequence replaces a load and needs to provide the same number
 340       /// of outputs.
 341       XXSWAPD,
 342
 343       /// An SDNode for swaps that are not associated with any loads/stores
 344       /// and thereby have no chain.
 345       SWAP_NO_CHAIN,
 346
 347       /// QVFPERM = This corresponds to the QPX qvfperm instruction.
 348       QVFPERM,
 349
 350       /// QVGPCI = This corresponds to the QPX qvgpci instruction.
 351       QVGPCI,
 352
 353       /// QVALIGNI = This corresponds to the QPX qvaligni instruction.
 354       QVALIGNI,
 355
 356       /// QVESPLATI = This corresponds to the QPX qvesplati instruction.
 357       QVESPLATI,
 358
 359       /// QBFLT = Access the underlying QPX floating-point boolean
 360       /// representation.
 361       QBFLT,
 362
 363       /// CHAIN = STBRX CHAIN, GPRC, Ptr, Type - This is a
 364       /// byte-swapping store instruction.  It byte-swaps the low "Type" bits of
 365       /// the GPRC input, then stores it through Ptr.  Type can be either i16 or
 366       /// i32.
 367       STBRX = ISD::FIRST_TARGET_MEMORY_OPCODE,
 368
 369       /// GPRC, CHAIN = LBRX CHAIN, Ptr, Type - This is a
 370       /// byte-swapping load instruction.  It loads "Type" bits, byte swaps it,
 371       /// then puts it in the bottom bits of the GPRC.  TYPE can be either i16
 372       /// or i32.
 373       LBRX,
 374
 375       /// STFIWX - The STFIWX instruction.  The first operand is an input token
 376       /// chain, then an f64 value to store, then an address to store it to.
 377       STFIWX,
 378
 379       /// GPRC, CHAIN = LFIWAX CHAIN, Ptr - This is a floating-point
 380       /// load which sign-extends from a 32-bit integer value into the
 381       /// destination 64-bit register.
 382       LFIWAX,
 383
 384       /// GPRC, CHAIN = LFIWZX CHAIN, Ptr - This is a floating-point
 385       /// load which zero-extends from a 32-bit integer value into the
 386       /// destination 64-bit register.
 387       LFIWZX,
 388
 389       /// GPRC, CHAIN = LXSIZX, CHAIN, Ptr, ByteWidth - This is a load of an
 390       /// integer smaller than 64 bits into a VSR. The integer is zero-extended.
 391       /// This can be used for converting loaded integers to floating point.
 392       LXSIZX,
 393
 394       /// STXSIX - The STXSI[bh]X instruction. The first operand is an input
 395       /// chain, then an f64 value to store, then an address to store it to,
 396       /// followed by a byte-width for the store.
 397       STXSIX,
 398
 399       /// VSRC, CHAIN = LXVD2X_LE CHAIN, Ptr - Occurs only for little endian.
 400       /// Maps directly to an lxvd2x instruction that will be followed by
 401       /// an xxswapd.
 402       LXVD2X,
 403
 404       /// CHAIN = STXVD2X CHAIN, VSRC, Ptr - Occurs only for little endian.
 405       /// Maps directly to an stxvd2x instruction that will be preceded by
 406       /// an xxswapd.
 407       STXVD2X,
 408
 409       /// QBRC, CHAIN = QVLFSb CHAIN, Ptr
 410       /// The 4xf32 load used for v4i1 constants.
 411       QVLFSb,
 412
 413       /// GPRC = TOC_ENTRY GA, TOC
 414       /// Loads the entry for GA from the TOC, where the TOC base is given by
 415       /// the last operand.
 416       TOC_ENTRY
 417     };
 418
 419   } // end namespace PPCISD
 420
 421   /// Define some predicates that are used for node matching.
 422   namespace PPC {
 423
 424     /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 425     /// VPKUHUM instruction.
 426     bool isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 427                               SelectionDAG &DAG);
 428
 429     /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 430     /// VPKUWUM instruction.
 431     bool isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 432                               SelectionDAG &DAG);
 433
 434     /// isVPKUDUMShuffleMask - Return true if this is the shuffle mask for a
 435     /// VPKUDUM instruction.
 436     bool isVPKUDUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 437                               SelectionDAG &DAG);
 438
 439     /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 440     /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 441     bool isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 442                             unsigned ShuffleKind, SelectionDAG &DAG);
 443
 444     /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 445     /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 446     bool isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 447                             unsigned ShuffleKind, SelectionDAG &DAG);
 448
 449     /// isVMRGEOShuffleMask - Return true if this is a shuffle mask suitable for
 450     /// a VMRGEW or VMRGOW instruction
 451     bool isVMRGEOShuffleMask(ShuffleVectorSDNode *N, bool CheckEven,
 452                              unsigned ShuffleKind, SelectionDAG &DAG);
 453     /// isXXSLDWIShuffleMask - Return true if this is a shuffle mask suitable
 454     /// for a XXSLDWI instruction.
 455     bool isXXSLDWIShuffleMask(ShuffleVectorSDNode *N, unsigned &ShiftElts,
 456                               bool &Swap, bool IsLE);
 457
 458     /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the
 459     /// shift amount, otherwise return -1.
 460     int isVSLDOIShuffleMask(SDNode *N, unsigned ShuffleKind,
 461                             SelectionDAG &DAG);
 462
 463     /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 464     /// specifies a splat of a single element that is suitable for input to
 465     /// VSPLTB/VSPLTH/VSPLTW.
 466     bool isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize);
 467
 468     /// isXXINSERTWMask - Return true if this VECTOR_SHUFFLE can be handled by
 469     /// the XXINSERTW instruction introduced in ISA 3.0. This is essentially any
 470     /// shuffle of v4f32/v4i32 vectors that just inserts one element from one
 471     /// vector into the other. This function will also set a couple of
 472     /// output parameters for how much the source vector needs to be shifted and
 473     /// what byte number needs to be specified for the instruction to put the
 474     /// element in the desired location of the target vector.
 475     bool isXXINSERTWMask(ShuffleVectorSDNode *N, unsigned &ShiftElts,
 476                          unsigned &InsertAtByte, bool &Swap, bool IsLE);
 477
 478     /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 479     /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 480     unsigned getVSPLTImmediate(SDNode *N, unsigned EltSize, SelectionDAG &DAG);
 481
 482     /// get_VSPLTI_elt - If this is a build_vector of constants which can be
 483     /// formed by using a vspltis[bhw] instruction of the specified element
 484     /// size, return the constant being splatted.  The ByteSize field indicates
 485     /// the number of bytes of each element [124] -> [bhw].
 486     SDValue get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG);
 487
 488     /// If this is a qvaligni shuffle mask, return the shift
 489     /// amount, otherwise return -1.
 490     int isQVALIGNIShuffleMask(SDNode *N);
 491
 492   } // end namespace PPC
 493
 494   class PPCTargetLowering : public TargetLowering {
 495     const PPCSubtarget &Subtarget;
 496
 497   public:
 498     explicit PPCTargetLowering(const PPCTargetMachine &TM,
 499                                const PPCSubtarget &STI);
 500
 501     /// getTargetNodeName() - This method returns the name of a target specific
 502     /// DAG node.
 503     const char *getTargetNodeName(unsigned Opcode) const override;
 504
 505     /// getPreferredVectorAction - The code we generate when vector types are
 506     /// legalized by promoting the integer element type is often much worse
 507     /// than code we generate if we widen the type for applicable vector types.
 508     /// The issue with promoting is that the vector is scalaraized, individual
 509     /// elements promoted and then the vector is rebuilt. So say we load a pair
 510     /// of v4i8's and shuffle them. This will turn into a mess of 8 extending
 511     /// loads, moves back into VSR's (or memory ops if we don't have moves) and
 512     /// then the VPERM for the shuffle. All in all a very slow sequence.
 513     TargetLoweringBase::LegalizeTypeAction getPreferredVectorAction(EVT VT)
 514       const override {
 515       if (VT.getScalarSizeInBits() % 8 == 0)
 516         return TypeWidenVector;
 517       return TargetLoweringBase::getPreferredVectorAction(VT);
 518     }
 519
 520     bool useSoftFloat() const override;
 521
 522     MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override {
 523       return MVT::i32;
 524     }
 525
 526     bool isCheapToSpeculateCttz() const override {
 527       return true;
 528     }
 529
 530     bool isCheapToSpeculateCtlz() const override {
 531       return true;
 532     }
 533
 534     bool isCtlzFast() const override {
 535       return true;
 536     }
 537
 538     bool hasAndNotCompare(SDValue) const override {
 539       return true;
 540     }
 541
 542     bool convertSetCCLogicToBitwiseLogic(EVT VT) const override {
 543       return VT.isScalarInteger();
 544     }
 545
 546     bool supportSplitCSR(MachineFunction *MF) const override {
 547       return
 548         MF->getFunction()->getCallingConv() == CallingConv::CXX_FAST_TLS &&
 549         MF->getFunction()->hasFnAttribute(Attribute::NoUnwind);
 550     }
 551
 552     void initializeSplitCSR(MachineBasicBlock *Entry) const override;
 553
 554     void insertCopiesSplitCSR(
 555       MachineBasicBlock *Entry,
 556       const SmallVectorImpl<MachineBasicBlock *> &Exits) const override;
 557
 558     /// getSetCCResultType - Return the ISD::SETCC ValueType
 559     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 560                            EVT VT) const override;
 561
 562     /// Return true if target always beneficiates from combining into FMA for a
 563     /// given value type. This must typically return false on targets where FMA
 564     /// takes more cycles to execute than FADD.
 565     bool enableAggressiveFMAFusion(EVT VT) const override;
 566
 567     /// getPreIndexedAddressParts - returns true by value, base pointer and
 568     /// offset pointer and addressing mode by reference if the node's address
 569     /// can be legally represented as pre-indexed load / store address.
 570     bool getPreIndexedAddressParts(SDNode *N, SDValue &Base,
 571                                    SDValue &Offset,
 572                                    ISD::MemIndexedMode &AM,
 573                                    SelectionDAG &DAG) const override;
 574
 575     /// SelectAddressRegReg - Given the specified addressed, check to see if it
 576     /// can be represented as an indexed [r+r] operation.  Returns false if it
 577     /// can be more efficiently represented with [r+imm].
 578     bool SelectAddressRegReg(SDValue N, SDValue &Base, SDValue &Index,
 579                              SelectionDAG &DAG) const;
 580
 581     /// SelectAddressRegImm - Returns true if the address N can be represented
 582     /// by a base register plus a signed 16-bit displacement [r+imm], and if it
 583     /// is not better represented as reg+reg.  If Aligned is true, only accept
 584     /// displacements suitable for STD and friends, i.e. multiples of 4.
 585     bool SelectAddressRegImm(SDValue N, SDValue &Disp, SDValue &Base,
 586                              SelectionDAG &DAG, bool Aligned) const;
 587
 588     /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 589     /// represented as an indexed [r+r] operation.
 590     bool SelectAddressRegRegOnly(SDValue N, SDValue &Base, SDValue &Index,
 591                                  SelectionDAG &DAG) const;
 592
 593     Sched::Preference getSchedulingPreference(SDNode *N) const override;
 594
 595     /// LowerOperation - Provide custom lowering hooks for some operations.
 596     ///
 597     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 598
 599     /// ReplaceNodeResults - Replace the results of node with an illegal result
 600     /// type with new values built out of custom code.
 601     ///
 602     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 603                             SelectionDAG &DAG) const override;
 604
 605     SDValue expandVSXLoadForLE(SDNode *N, DAGCombinerInfo &DCI) const;
 606     SDValue expandVSXStoreForLE(SDNode *N, DAGCombinerInfo &DCI) const;
 607
 608     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 609
 610     SDValue BuildSDIVPow2(SDNode *N, const APInt &Divisor, SelectionDAG &DAG,
 611                           std::vector<SDNode *> *Created) const override;
 612
 613     unsigned getRegisterByName(const char* RegName, EVT VT,
 614                                SelectionDAG &DAG) const override;
 615
 616     void computeKnownBitsForTargetNode(const SDValue Op,
 617                                        KnownBits &Known,
 618                                        const APInt &DemandedElts,
 619                                        const SelectionDAG &DAG,
 620                                        unsigned Depth = 0) const override;
 621
 622     unsigned getPrefLoopAlignment(MachineLoop *ML) const override;
 623
 624     bool shouldInsertFencesForAtomic(const Instruction *I) const override {
 625       return true;
 626     }
 627
 628     Instruction *emitLeadingFence(IRBuilder<> &Builder, Instruction *Inst,
 629                                   AtomicOrdering Ord) const override;
 630     Instruction *emitTrailingFence(IRBuilder<> &Builder, Instruction *Inst,
 631                                    AtomicOrdering Ord) const override;
 632
 633     MachineBasicBlock *
 634     EmitInstrWithCustomInserter(MachineInstr &MI,
 635                                 MachineBasicBlock *MBB) const override;
 636     MachineBasicBlock *EmitAtomicBinary(MachineInstr &MI,
 637                                         MachineBasicBlock *MBB,
 638                                         unsigned AtomicSize,
 639                                         unsigned BinOpcode,
 640                                         unsigned CmpOpcode = 0,
 641                                         unsigned CmpPred = 0) const;
 642     MachineBasicBlock *EmitPartwordAtomicBinary(MachineInstr &MI,
 643                                                 MachineBasicBlock *MBB,
 644                                                 bool is8bit,
 645                                                 unsigned Opcode,
 646                                                 unsigned CmpOpcode = 0,
 647                                                 unsigned CmpPred = 0) const;
 648
 649     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr &MI,
 650                                         MachineBasicBlock *MBB) const;
 651
 652     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr &MI,
 653                                          MachineBasicBlock *MBB) const;
 654
 655     ConstraintType getConstraintType(StringRef Constraint) const override;
 656
 657     /// Examine constraint string and operand type and determine a weight value.
 658     /// The operand object must already have been set up with the operand type.
 659     ConstraintWeight getSingleConstraintMatchWeight(
 660       AsmOperandInfo &info, const char *constraint) const override;
 661
 662     std::pair<unsigned, const TargetRegisterClass *>
 663     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 664                                  StringRef Constraint, MVT VT) const override;
 665
 666     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 667     /// function arguments in the caller parameter area.  This is the actual
 668     /// alignment, not its logarithm.
 669     unsigned getByValTypeAlignment(Type *Ty,
 670                                    const DataLayout &DL) const override;
 671
 672     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 673     /// vector.  If it is invalid, don't add anything to Ops.
 674     void LowerAsmOperandForConstraint(SDValue Op,
 675                                       std::string &Constraint,
 676                                       std::vector<SDValue> &Ops,
 677                                       SelectionDAG &DAG) const override;
 678
 679     unsigned
 680     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 681       if (ConstraintCode == "es")
 682         return InlineAsm::Constraint_es;
 683       else if (ConstraintCode == "o")
 684         return InlineAsm::Constraint_o;
 685       else if (ConstraintCode == "Q")
 686         return InlineAsm::Constraint_Q;
 687       else if (ConstraintCode == "Z")
 688         return InlineAsm::Constraint_Z;
 689       else if (ConstraintCode == "Zy")
 690         return InlineAsm::Constraint_Zy;
 691       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 692     }
 693
 694     /// isLegalAddressingMode - Return true if the addressing mode represented
 695     /// by AM is legal for this target, for a load/store of the specified type.
 696     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 697                                Type *Ty, unsigned AS) const override;
 698
 699     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 700     /// icmp immediate, that is the target has icmp instructions which can
 701     /// compare a register against the immediate without having to materialize
 702     /// the immediate into a register.
 703     bool isLegalICmpImmediate(int64_t Imm) const override;
 704
 705     /// isLegalAddImmediate - Return true if the specified immediate is legal
 706     /// add immediate, that is the target has add instructions which can
 707     /// add a register and the immediate without having to materialize
 708     /// the immediate into a register.
 709     bool isLegalAddImmediate(int64_t Imm) const override;
 710
 711     /// isTruncateFree - Return true if it's free to truncate a value of
 712     /// type Ty1 to type Ty2. e.g. On PPC it's free to truncate a i64 value in
 713     /// register X1 to i32 by referencing its sub-register R1.
 714     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 715     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 716
 717     bool isZExtFree(SDValue Val, EVT VT2) const override;
 718
 719     bool isFPExtFree(EVT VT) const override;
 720
 721     /// \brief Returns true if it is beneficial to convert a load of a constant
 722     /// to just the constant itself.
 723     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 724                                            Type *Ty) const override;
 725
 726     bool convertSelectOfConstantsToMath() const override {
 727       return true;
 728     }
 729
 730     bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const override;
 731
 732     bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 733                             const CallInst &I,
 734                             unsigned Intrinsic) const override;
 735
 736     /// getOptimalMemOpType - Returns the target specific optimal type for load
 737     /// and store operations as a result of memset, memcpy, and memmove
 738     /// lowering. If DstAlign is zero that means it's safe to destination
 739     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 740     /// means there isn't a need to check it against alignment requirement,
 741     /// probably because the source does not need to be loaded. If 'IsMemset' is
 742     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 743     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 744     /// source is constant so it does not need to be loaded.
 745     /// It returns EVT::Other if the type should be determined using generic
 746     /// target-independent logic.
 747     EVT
 748     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 749                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 750                         MachineFunction &MF) const override;
 751
 752     /// Is unaligned memory access allowed for the given type, and is it fast
 753     /// relative to software emulation.
 754     bool allowsMisalignedMemoryAccesses(EVT VT,
 755                                         unsigned AddrSpace,
 756                                         unsigned Align = 1,
 757                                         bool *Fast = nullptr) const override;
 758
 759     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 760     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 761     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 762     /// expanded to fmul + fadd.
 763     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 764
 765     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 766
 767     // Should we expand the build vector with shuffles?
 768     bool
 769     shouldExpandBuildVectorWithShuffles(EVT VT,
 770                                         unsigned DefinedValues) const override;
 771
 772     /// createFastISel - This method returns a target-specific FastISel object,
 773     /// or null if the target does not support "fast" instruction selection.
 774     FastISel *createFastISel(FunctionLoweringInfo &FuncInfo,
 775                              const TargetLibraryInfo *LibInfo) const override;
 776
 777     /// \brief Returns true if an argument of type Ty needs to be passed in a
 778     /// contiguous block of registers in calling convention CallConv.
 779     bool functionArgumentNeedsConsecutiveRegisters(
 780       Type *Ty, CallingConv::ID CallConv, bool isVarArg) const override {
 781       // We support any array type as "consecutive" block in the parameter
 782       // save area.  The element type defines the alignment requirement and
 783       // whether the argument should go in GPRs, FPRs, or VRs if available.
 784       //
 785       // Note that clang uses this capability both to implement the ELFv2
 786       // homogeneous float/vector aggregate ABI, and to avoid having to use
 787       // "byval" when passing aggregates that might fully fit in registers.
 788       return Ty->isArrayTy();
 789     }
 790
 791     /// If a physical register, this returns the register that receives the
 792     /// exception address on entry to an EH pad.
 793     unsigned
 794     getExceptionPointerRegister(const Constant *PersonalityFn) const override;
 795
 796     /// If a physical register, this returns the register that receives the
 797     /// exception typeid on entry to a landing pad.
 798     unsigned
 799     getExceptionSelectorRegister(const Constant *PersonalityFn) const override;
 800
 801     /// Override to support customized stack guard loading.
 802     bool useLoadStackGuardNode() const override;
 803     void insertSSPDeclarations(Module &M) const override;
 804
 805     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 806
 807     unsigned getJumpTableEncoding() const override;
 808     bool isJumpTableRelative() const override;
 809     SDValue getPICJumpTableRelocBase(SDValue Table,
 810                                      SelectionDAG &DAG) const override;
 811     const MCExpr *getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 812                                                unsigned JTI,
 813                                                MCContext &Ctx) const override;
 814
 815   private:
 816     struct ReuseLoadInfo {
 817       SDValue Ptr;
 818       SDValue Chain;
 819       SDValue ResChain;
 820       MachinePointerInfo MPI;
 821       bool IsDereferenceable = false;
 822       bool IsInvariant = false;
 823       unsigned Alignment = 0;
 824       AAMDNodes AAInfo;
 825       const MDNode *Ranges = nullptr;
 826
 827       ReuseLoadInfo() = default;
 828
 829       MachineMemOperand::Flags MMOFlags() const {
 830         MachineMemOperand::Flags F = MachineMemOperand::MONone;
 831         if (IsDereferenceable)
 832           F |= MachineMemOperand::MODereferenceable;
 833         if (IsInvariant)
 834           F |= MachineMemOperand::MOInvariant;
 835         return F;
 836       }
 837     };
 838
 839     bool canReuseLoadAddress(SDValue Op, EVT MemVT, ReuseLoadInfo &RLI,
 840                              SelectionDAG &DAG,
 841                              ISD::LoadExtType ET = ISD::NON_EXTLOAD) const;
 842     void spliceIntoChain(SDValue ResChain, SDValue NewResChain,
 843                          SelectionDAG &DAG) const;
 844
 845     void LowerFP_TO_INTForReuse(SDValue Op, ReuseLoadInfo &RLI,
 846                                 SelectionDAG &DAG, const SDLoc &dl) const;
 847     SDValue LowerFP_TO_INTDirectMove(SDValue Op, SelectionDAG &DAG,
 848                                      const SDLoc &dl) const;
 849
 850     bool directMoveIsProfitable(const SDValue &Op) const;
 851     SDValue LowerINT_TO_FPDirectMove(SDValue Op, SelectionDAG &DAG,
 852                                      const SDLoc &dl) const;
 853
 854     SDValue getFramePointerFrameIndex(SelectionDAG & DAG) const;
 855     SDValue getReturnAddrFrameIndex(SelectionDAG & DAG) const;
 856
 857     bool
 858     IsEligibleForTailCallOptimization(SDValue Callee,
 859                                       CallingConv::ID CalleeCC,
 860                                       bool isVarArg,
 861                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 862                                       SelectionDAG& DAG) const;
 863
 864     bool
 865     IsEligibleForTailCallOptimization_64SVR4(
 866                                     SDValue Callee,
 867                                     CallingConv::ID CalleeCC,
 868                                     ImmutableCallSite *CS,
 869                                     bool isVarArg,
 870                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 871                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 872                                     SelectionDAG& DAG) const;
 873
 874     SDValue EmitTailCallLoadFPAndRetAddr(SelectionDAG &DAG, int SPDiff,
 875                                          SDValue Chain, SDValue &LROpOut,
 876                                          SDValue &FPOpOut,
 877                                          const SDLoc &dl) const;
 878
 879     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 880     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 881     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 882     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 883     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 884     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 885     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 886     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 887     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 888     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 889     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 890     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 891     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 892     SDValue LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG) const;
 893     SDValue LowerGET_DYNAMIC_AREA_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 894     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 895     SDValue LowerEH_DWARF_CFA(SDValue Op, SelectionDAG &DAG) const;
 896     SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
 897     SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
 898     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 899     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 900     SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
 901                            const SDLoc &dl) const;
 902     SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 903     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 904     SDValue LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 905     SDValue LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 906     SDValue LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const;
 907     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 908     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 909     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 910     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 911     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 912     SDValue LowerINTRINSIC_VOID(SDValue Op, SelectionDAG &DAG) const;
 913     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 914     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 915     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 916
 917     SDValue LowerVectorLoad(SDValue Op, SelectionDAG &DAG) const;
 918     SDValue LowerVectorStore(SDValue Op, SelectionDAG &DAG) const;
 919
 920     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 921                             CallingConv::ID CallConv, bool isVarArg,
 922                             const SmallVectorImpl<ISD::InputArg> &Ins,
 923                             const SDLoc &dl, SelectionDAG &DAG,
 924                             SmallVectorImpl<SDValue> &InVals) const;
 925     SDValue FinishCall(CallingConv::ID CallConv, const SDLoc &dl,
 926                        bool isTailCall, bool isVarArg, bool isPatchPoint,
 927                        bool hasNest, SelectionDAG &DAG,
 928                        SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
 929                        SDValue InFlag, SDValue Chain, SDValue CallSeqStart,
 930                        SDValue &Callee, int SPDiff, unsigned NumBytes,
 931                        const SmallVectorImpl<ISD::InputArg> &Ins,
 932                        SmallVectorImpl<SDValue> &InVals,
 933                        ImmutableCallSite *CS) const;
 934
 935     SDValue
 936     LowerFormalArguments(SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 937                          const SmallVectorImpl<ISD::InputArg> &Ins,
 938                          const SDLoc &dl, SelectionDAG &DAG,
 939                          SmallVectorImpl<SDValue> &InVals) const override;
 940
 941     SDValue LowerCall(TargetLowering::CallLoweringInfo &CLI,
 942                       SmallVectorImpl<SDValue> &InVals) const override;
 943
 944     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 945                         bool isVarArg,
 946                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 947                         LLVMContext &Context) const override;
 948
 949     SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 950                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 951                         const SmallVectorImpl<SDValue> &OutVals,
 952                         const SDLoc &dl, SelectionDAG &DAG) const override;
 953
 954     SDValue extendArgForPPC64(ISD::ArgFlagsTy Flags, EVT ObjectVT,
 955                               SelectionDAG &DAG, SDValue ArgVal,
 956                               const SDLoc &dl) const;
 957
 958     SDValue LowerFormalArguments_Darwin(
 959         SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 960         const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &dl,
 961         SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals) const;
 962     SDValue LowerFormalArguments_64SVR4(
 963         SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 964         const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &dl,
 965         SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals) const;
 966     SDValue LowerFormalArguments_32SVR4(
 967         SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 968         const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &dl,
 969         SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals) const;
 970
 971     SDValue createMemcpyOutsideCallSeq(SDValue Arg, SDValue PtrOff,
 972                                        SDValue CallSeqStart,
 973                                        ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 974                                        const SDLoc &dl) const;
 975
 976     SDValue LowerCall_Darwin(SDValue Chain, SDValue Callee,
 977                              CallingConv::ID CallConv, bool isVarArg,
 978                              bool isTailCall, bool isPatchPoint,
 979                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 980                              const SmallVectorImpl<SDValue> &OutVals,
 981                              const SmallVectorImpl<ISD::InputArg> &Ins,
 982                              const SDLoc &dl, SelectionDAG &DAG,
 983                              SmallVectorImpl<SDValue> &InVals,
 984                              ImmutableCallSite *CS) const;
 985     SDValue LowerCall_64SVR4(SDValue Chain, SDValue Callee,
 986                              CallingConv::ID CallConv, bool isVarArg,
 987                              bool isTailCall, bool isPatchPoint,
 988                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 989                              const SmallVectorImpl<SDValue> &OutVals,
 990                              const SmallVectorImpl<ISD::InputArg> &Ins,
 991                              const SDLoc &dl, SelectionDAG &DAG,
 992                              SmallVectorImpl<SDValue> &InVals,
 993                              ImmutableCallSite *CS) const;
 994     SDValue LowerCall_32SVR4(SDValue Chain, SDValue Callee,
 995                              CallingConv::ID CallConv, bool isVarArg,
 996                              bool isTailCall, bool isPatchPoint,
 997                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 998                              const SmallVectorImpl<SDValue> &OutVals,
 999                              const SmallVectorImpl<ISD::InputArg> &Ins,
1000                              const SDLoc &dl, SelectionDAG &DAG,
1001                              SmallVectorImpl<SDValue> &InVals,
1002                              ImmutableCallSite *CS) const;
1003
1004     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1005     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1006
1007     SDValue DAGCombineExtBoolTrunc(SDNode *N, DAGCombinerInfo &DCI) const;
1008     SDValue DAGCombineBuildVector(SDNode *N, DAGCombinerInfo &DCI) const;
1009     SDValue DAGCombineTruncBoolExt(SDNode *N, DAGCombinerInfo &DCI) const;
1010     SDValue combineFPToIntToFP(SDNode *N, DAGCombinerInfo &DCI) const;
1011     SDValue combineSHL(SDNode *N, DAGCombinerInfo &DCI) const;
1012     SDValue combineSRA(SDNode *N, DAGCombinerInfo &DCI) const;
1013     SDValue combineSRL(SDNode *N, DAGCombinerInfo &DCI) const;
1014
1015     /// ConvertSETCCToSubtract - looks at SETCC that compares ints. It replaces
1016     /// SETCC with integer subtraction when (1) there is a legal way of doing it
1017     /// (2) keeping the result of comparison in GPR has performance benefit.
1018     SDValue ConvertSETCCToSubtract(SDNode *N, DAGCombinerInfo &DCI) const;
1019
1020     SDValue getSqrtEstimate(SDValue Operand, SelectionDAG &DAG, int Enabled,
1021                             int &RefinementSteps, bool &UseOneConstNR,
1022                             bool Reciprocal) const override;
1023     SDValue getRecipEstimate(SDValue Operand, SelectionDAG &DAG, int Enabled,
1024                              int &RefinementSteps) const override;
1025     unsigned combineRepeatedFPDivisors() const override;
1026
1027     CCAssignFn *useFastISelCCs(unsigned Flag) const;
1028
1029     SDValue
1030     combineElementTruncationToVectorTruncation(SDNode *N,
1031                                                DAGCombinerInfo &DCI) const;
1032   };
1033
1034   namespace PPC {
1035
1036     FastISel *createFastISel(FunctionLoweringInfo &FuncInfo,
1037                              const TargetLibraryInfo *LibInfo);
1038
1039   } // end namespace PPC
1040
1041   bool CC_PPC32_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1042                                   CCValAssign::LocInfo &LocInfo,
1043                                   ISD::ArgFlagsTy &ArgFlags,
1044                                   CCState &State);
1045
1046   bool CC_PPC32_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1047                                          MVT &LocVT,
1048                                          CCValAssign::LocInfo &LocInfo,
1049                                          ISD::ArgFlagsTy &ArgFlags,
1050                                          CCState &State);
1051
1052   bool
1053   CC_PPC32_SVR4_Custom_SkipLastArgRegsPPCF128(unsigned &ValNo, MVT &ValVT,
1054                                                  MVT &LocVT,
1055                                                  CCValAssign::LocInfo &LocInfo,
1056                                                  ISD::ArgFlagsTy &ArgFlags,
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