contrib/llvm/lib/Target/PowerPC/PPCISelLowering.h

   1 //===-- PPCISelLowering.h - PPC32 DAG Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that PPC uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_POWERPC_PPCISELLOWERING_H
  16 #define LLVM_LIB_TARGET_POWERPC_PPCISELLOWERING_H
  17
  18 #include "PPC.h"
  19 #include "PPCInstrInfo.h"
  20 #include "llvm/CodeGen/CallingConvLower.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineMemOperand.h"
  23 #include "llvm/CodeGen/MachineValueType.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/SelectionDAGNodes.h"
  26 #include "llvm/CodeGen/ValueTypes.h"
  27 #include "llvm/IR/Attributes.h"
  28 #include "llvm/IR/CallingConv.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/InlineAsm.h"
  31 #include "llvm/IR/Metadata.h"
  32 #include "llvm/IR/Type.h"
  33 #include "llvm/Target/TargetLowering.h"
  34 #include <utility>
  35
  36 namespace llvm {
  37
  38   namespace PPCISD {
  39
  40     enum NodeType : unsigned {
  41       // Start the numbering where the builtin ops and target ops leave off.
  42       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  43
  44       /// FSEL - Traditional three-operand fsel node.
  45       ///
  46       FSEL,
  47
  48       /// FCFID - The FCFID instruction, taking an f64 operand and producing
  49       /// and f64 value containing the FP representation of the integer that
  50       /// was temporarily in the f64 operand.
  51       FCFID,
  52
  53       /// Newer FCFID[US] integer-to-floating-point conversion instructions for
  54       /// unsigned integers and single-precision outputs.
  55       FCFIDU, FCFIDS, FCFIDUS,
  56
  57       /// FCTI[D,W]Z - The FCTIDZ and FCTIWZ instructions, taking an f32 or f64
  58       /// operand, producing an f64 value containing the integer representation
  59       /// of that FP value.
  60       FCTIDZ, FCTIWZ,
  61
  62       /// Newer FCTI[D,W]UZ floating-point-to-integer conversion instructions for
  63       /// unsigned integers with round toward zero.
  64       FCTIDUZ, FCTIWUZ,
  65
  66       /// VEXTS, ByteWidth - takes an input in VSFRC and produces an output in
  67       /// VSFRC that is sign-extended from ByteWidth to a 64-byte integer.
  68       VEXTS,
  69
  70       /// SExtVElems, takes an input vector of a smaller type and sign
  71       /// extends to an output vector of a larger type.
  72       SExtVElems,
  73
  74       /// Reciprocal estimate instructions (unary FP ops).
  75       FRE, FRSQRTE,
  76
  77       // VMADDFP, VNMSUBFP - The VMADDFP and VNMSUBFP instructions, taking
  78       // three v4f32 operands and producing a v4f32 result.
  79       VMADDFP, VNMSUBFP,
  80
  81       /// VPERM - The PPC VPERM Instruction.
  82       ///
  83       VPERM,
  84
  85       /// XXSPLT - The PPC VSX splat instructions
  86       ///
  87       XXSPLT,
  88
  89       /// XXINSERT - The PPC VSX insert instruction
  90       ///
  91       XXINSERT,
  92
  93       /// XXREVERSE - The PPC VSX reverse instruction
  94       ///
  95       XXREVERSE,
  96
  97       /// VECSHL - The PPC VSX shift left instruction
  98       ///
  99       VECSHL,
 100
 101       /// XXPERMDI - The PPC XXPERMDI instruction
 102       ///
 103       XXPERMDI,
 104
 105       /// The CMPB instruction (takes two operands of i32 or i64).
 106       CMPB,
 107
 108       /// Hi/Lo - These represent the high and low 16-bit parts of a global
 109       /// address respectively.  These nodes have two operands, the first of
 110       /// which must be a TargetGlobalAddress, and the second of which must be a
 111       /// Constant.  Selected naively, these turn into 'lis G+C' and 'li G+C',
 112       /// though these are usually folded into other nodes.
 113       Hi, Lo,
 114
 115       /// The following two target-specific nodes are used for calls through
 116       /// function pointers in the 64-bit SVR4 ABI.
 117
 118       /// OPRC, CHAIN = DYNALLOC(CHAIN, NEGSIZE, FRAME_INDEX)
 119       /// This instruction is lowered in PPCRegisterInfo::eliminateFrameIndex to
 120       /// compute an allocation on the stack.
 121       DYNALLOC,
 122
 123       /// This instruction is lowered in PPCRegisterInfo::eliminateFrameIndex to
 124       /// compute an offset from native SP to the address  of the most recent
 125       /// dynamic alloca.
 126       DYNAREAOFFSET,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the mflr
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// These nodes represent PPC shifts.
 133       ///
 134       /// For scalar types, only the last `n + 1` bits of the shift amounts
 135       /// are used, where n is log2(sizeof(element) * 8). See sld/slw, etc.
 136       /// for exact behaviors.
 137       ///
 138       /// For vector types, only the last n bits are used. See vsld.
 139       SRL, SRA, SHL,
 140
 141       /// The combination of sra[wd]i and addze used to implemented signed
 142       /// integer division by a power of 2. The first operand is the dividend,
 143       /// and the second is the constant shift amount (representing the
 144       /// divisor).
 145       SRA_ADDZE,
 146
 147       /// CALL - A direct function call.
 148       /// CALL_NOP is a call with the special NOP which follows 64-bit
 149       /// SVR4 calls.
 150       CALL, CALL_NOP,
 151
 152       /// CHAIN,FLAG = MTCTR(VAL, CHAIN[, INFLAG]) - Directly corresponds to a
 153       /// MTCTR instruction.
 154       MTCTR,
 155
 156       /// CHAIN,FLAG = BCTRL(CHAIN, INFLAG) - Directly corresponds to a
 157       /// BCTRL instruction.
 158       BCTRL,
 159
 160       /// CHAIN,FLAG = BCTRL(CHAIN, ADDR, INFLAG) - The combination of a bctrl
 161       /// instruction and the TOC reload required on SVR4 PPC64.
 162       BCTRL_LOAD_TOC,
 163
 164       /// Return with a flag operand, matched by 'blr'
 165       RET_FLAG,
 166
 167       /// R32 = MFOCRF(CRREG, INFLAG) - Represents the MFOCRF instruction.
 168       /// This copies the bits corresponding to the specified CRREG into the
 169       /// resultant GPR.  Bits corresponding to other CR regs are undefined.
 170       MFOCRF,
 171
 172       /// Direct move from a VSX register to a GPR
 173       MFVSR,
 174
 175       /// Direct move from a GPR to a VSX register (algebraic)
 176       MTVSRA,
 177
 178       /// Direct move from a GPR to a VSX register (zero)
 179       MTVSRZ,
 180
 181       /// Extract a subvector from signed integer vector and convert to FP.
 182       /// It is primarily used to convert a (widened) illegal integer vector
 183       /// type to a legal floating point vector type.
 184       /// For example v2i32 -> widened to v4i32 -> v2f64
 185       SINT_VEC_TO_FP,
 186
 187       /// Extract a subvector from unsigned integer vector and convert to FP.
 188       /// As with SINT_VEC_TO_FP, used for converting illegal types.
 189       UINT_VEC_TO_FP,
 190
 191       // FIXME: Remove these once the ANDI glue bug is fixed:
 192       /// i1 = ANDIo_1_[EQ|GT]_BIT(i32 or i64 x) - Represents the result of the
 193       /// eq or gt bit of CR0 after executing andi. x, 1. This is used to
 194       /// implement truncation of i32 or i64 to i1.
 195       ANDIo_1_EQ_BIT, ANDIo_1_GT_BIT,
 196
 197       // READ_TIME_BASE - A read of the 64-bit time-base register on a 32-bit
 198       // target (returns (Lo, Hi)). It takes a chain operand.
 199       READ_TIME_BASE,
 200
 201       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 202       EH_SJLJ_SETJMP,
 203
 204       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 205       EH_SJLJ_LONGJMP,
 206
 207       /// RESVEC = VCMP(LHS, RHS, OPC) - Represents one of the altivec VCMP*
 208       /// instructions.  For lack of better number, we use the opcode number
 209       /// encoding for the OPC field to identify the compare.  For example, 838
 210       /// is VCMPGTSH.
 211       VCMP,
 212
 213       /// RESVEC, OUTFLAG = VCMPo(LHS, RHS, OPC) - Represents one of the
 214       /// altivec VCMP*o instructions.  For lack of better number, we use the
 215       /// opcode number encoding for the OPC field to identify the compare.  For
 216       /// example, 838 is VCMPGTSH.
 217       VCMPo,
 218
 219       /// CHAIN = COND_BRANCH CHAIN, CRRC, OPC, DESTBB [, INFLAG] - This
 220       /// corresponds to the COND_BRANCH pseudo instruction.  CRRC is the
 221       /// condition register to branch on, OPC is the branch opcode to use (e.g.
 222       /// PPC::BLE), DESTBB is the destination block to branch to, and INFLAG is
 223       /// an optional input flag argument.
 224       COND_BRANCH,
 225
 226       /// CHAIN = BDNZ CHAIN, DESTBB - These are used to create counter-based
 227       /// loops.
 228       BDNZ, BDZ,
 229
 230       /// F8RC = FADDRTZ F8RC, F8RC - This is an FADD done with rounding
 231       /// towards zero.  Used only as part of the long double-to-int
 232       /// conversion sequence.
 233       FADDRTZ,
 234
 235       /// F8RC = MFFS - This moves the FPSCR (not modeled) into the register.
 236       MFFS,
 237
 238       /// TC_RETURN - A tail call return.
 239       ///   operand #0 chain
 240       ///   operand #1 callee (register or absolute)
 241       ///   operand #2 stack adjustment
 242       ///   operand #3 optional in flag
 243       TC_RETURN,
 244
 245       /// ch, gl = CR6[UN]SET ch, inglue - Toggle CR bit 6 for SVR4 vararg calls
 246       CR6SET,
 247       CR6UNSET,
 248
 249       /// GPRC = address of _GLOBAL_OFFSET_TABLE_. Used by initial-exec TLS
 250       /// on PPC32.
 251       PPC32_GOT,
 252
 253       /// GPRC = address of _GLOBAL_OFFSET_TABLE_. Used by general dynamic and
 254       /// local dynamic TLS on PPC32.
 255       PPC32_PICGOT,
 256
 257       /// G8RC = ADDIS_GOT_TPREL_HA %X2, Symbol - Used by the initial-exec
 258       /// TLS model, produces an ADDIS8 instruction that adds the GOT
 259       /// base to sym\@got\@tprel\@ha.
 260       ADDIS_GOT_TPREL_HA,
 261
 262       /// G8RC = LD_GOT_TPREL_L Symbol, G8RReg - Used by the initial-exec
 263       /// TLS model, produces a LD instruction with base register G8RReg
 264       /// and offset sym\@got\@tprel\@l.  This completes the addition that
 265       /// finds the offset of "sym" relative to the thread pointer.
 266       LD_GOT_TPREL_L,
 267
 268       /// G8RC = ADD_TLS G8RReg, Symbol - Used by the initial-exec TLS
 269       /// model, produces an ADD instruction that adds the contents of
 270       /// G8RReg to the thread pointer.  Symbol contains a relocation
 271       /// sym\@tls which is to be replaced by the thread pointer and
 272       /// identifies to the linker that the instruction is part of a
 273       /// TLS sequence.
 274       ADD_TLS,
 275
 276       /// G8RC = ADDIS_TLSGD_HA %X2, Symbol - For the general-dynamic TLS
 277       /// model, produces an ADDIS8 instruction that adds the GOT base
 278       /// register to sym\@got\@tlsgd\@ha.
 279       ADDIS_TLSGD_HA,
 280
 281       /// %X3 = ADDI_TLSGD_L G8RReg, Symbol - For the general-dynamic TLS
 282       /// model, produces an ADDI8 instruction that adds G8RReg to
 283       /// sym\@got\@tlsgd\@l and stores the result in X3.  Hidden by
 284       /// ADDIS_TLSGD_L_ADDR until after register assignment.
 285       ADDI_TLSGD_L,
 286
 287       /// %X3 = GET_TLS_ADDR %X3, Symbol - For the general-dynamic TLS
 288       /// model, produces a call to __tls_get_addr(sym\@tlsgd).  Hidden by
 289       /// ADDIS_TLSGD_L_ADDR until after register assignment.
 290       GET_TLS_ADDR,
 291
 292       /// G8RC = ADDI_TLSGD_L_ADDR G8RReg, Symbol, Symbol - Op that
 293       /// combines ADDI_TLSGD_L and GET_TLS_ADDR until expansion following
 294       /// register assignment.
 295       ADDI_TLSGD_L_ADDR,
 296
 297       /// G8RC = ADDIS_TLSLD_HA %X2, Symbol - For the local-dynamic TLS
 298       /// model, produces an ADDIS8 instruction that adds the GOT base
 299       /// register to sym\@got\@tlsld\@ha.
 300       ADDIS_TLSLD_HA,
 301
 302       /// %X3 = ADDI_TLSLD_L G8RReg, Symbol - For the local-dynamic TLS
 303       /// model, produces an ADDI8 instruction that adds G8RReg to
 304       /// sym\@got\@tlsld\@l and stores the result in X3.  Hidden by
 305       /// ADDIS_TLSLD_L_ADDR until after register assignment.
 306       ADDI_TLSLD_L,
 307
 308       /// %X3 = GET_TLSLD_ADDR %X3, Symbol - For the local-dynamic TLS
 309       /// model, produces a call to __tls_get_addr(sym\@tlsld).  Hidden by
 310       /// ADDIS_TLSLD_L_ADDR until after register assignment.
 311       GET_TLSLD_ADDR,
 312
 313       /// G8RC = ADDI_TLSLD_L_ADDR G8RReg, Symbol, Symbol - Op that
 314       /// combines ADDI_TLSLD_L and GET_TLSLD_ADDR until expansion
 315       /// following register assignment.
 316       ADDI_TLSLD_L_ADDR,
 317
 318       /// G8RC = ADDIS_DTPREL_HA %X3, Symbol - For the local-dynamic TLS
 319       /// model, produces an ADDIS8 instruction that adds X3 to
 320       /// sym\@dtprel\@ha.
 321       ADDIS_DTPREL_HA,
 322
 323       /// G8RC = ADDI_DTPREL_L G8RReg, Symbol - For the local-dynamic TLS
 324       /// model, produces an ADDI8 instruction that adds G8RReg to
 325       /// sym\@got\@dtprel\@l.
 326       ADDI_DTPREL_L,
 327
 328       /// VRRC = VADD_SPLAT Elt, EltSize - Temporary node to be expanded
 329       /// during instruction selection to optimize a BUILD_VECTOR into
 330       /// operations on splats.  This is necessary to avoid losing these
 331       /// optimizations due to constant folding.
 332       VADD_SPLAT,
 333
 334       /// CHAIN = SC CHAIN, Imm128 - System call.  The 7-bit unsigned
 335       /// operand identifies the operating system entry point.
 336       SC,
 337
 338       /// CHAIN = CLRBHRB CHAIN - Clear branch history rolling buffer.
 339       CLRBHRB,
 340
 341       /// GPRC, CHAIN = MFBHRBE CHAIN, Entry, Dummy - Move from branch
 342       /// history rolling buffer entry.
 343       MFBHRBE,
 344
 345       /// CHAIN = RFEBB CHAIN, State - Return from event-based branch.
 346       RFEBB,
 347
 348       /// VSRC, CHAIN = XXSWAPD CHAIN, VSRC - Occurs only for little
 349       /// endian.  Maps to an xxswapd instruction that corrects an lxvd2x
 350       /// or stxvd2x instruction.  The chain is necessary because the
 351       /// sequence replaces a load and needs to provide the same number
 352       /// of outputs.
 353       XXSWAPD,
 354
 355       /// An SDNode for swaps that are not associated with any loads/stores
 356       /// and thereby have no chain.
 357       SWAP_NO_CHAIN,
 358
 359       /// QVFPERM = This corresponds to the QPX qvfperm instruction.
 360       QVFPERM,
 361
 362       /// QVGPCI = This corresponds to the QPX qvgpci instruction.
 363       QVGPCI,
 364
 365       /// QVALIGNI = This corresponds to the QPX qvaligni instruction.
 366       QVALIGNI,
 367
 368       /// QVESPLATI = This corresponds to the QPX qvesplati instruction.
 369       QVESPLATI,
 370
 371       /// QBFLT = Access the underlying QPX floating-point boolean
 372       /// representation.
 373       QBFLT,
 374
 375       /// CHAIN = STBRX CHAIN, GPRC, Ptr, Type - This is a
 376       /// byte-swapping store instruction.  It byte-swaps the low "Type" bits of
 377       /// the GPRC input, then stores it through Ptr.  Type can be either i16 or
 378       /// i32.
 379       STBRX = ISD::FIRST_TARGET_MEMORY_OPCODE,
 380
 381       /// GPRC, CHAIN = LBRX CHAIN, Ptr, Type - This is a
 382       /// byte-swapping load instruction.  It loads "Type" bits, byte swaps it,
 383       /// then puts it in the bottom bits of the GPRC.  TYPE can be either i16
 384       /// or i32.
 385       LBRX,
 386
 387       /// STFIWX - The STFIWX instruction.  The first operand is an input token
 388       /// chain, then an f64 value to store, then an address to store it to.
 389       STFIWX,
 390
 391       /// GPRC, CHAIN = LFIWAX CHAIN, Ptr - This is a floating-point
 392       /// load which sign-extends from a 32-bit integer value into the
 393       /// destination 64-bit register.
 394       LFIWAX,
 395
 396       /// GPRC, CHAIN = LFIWZX CHAIN, Ptr - This is a floating-point
 397       /// load which zero-extends from a 32-bit integer value into the
 398       /// destination 64-bit register.
 399       LFIWZX,
 400
 401       /// GPRC, CHAIN = LXSIZX, CHAIN, Ptr, ByteWidth - This is a load of an
 402       /// integer smaller than 64 bits into a VSR. The integer is zero-extended.
 403       /// This can be used for converting loaded integers to floating point.
 404       LXSIZX,
 405
 406       /// STXSIX - The STXSI[bh]X instruction. The first operand is an input
 407       /// chain, then an f64 value to store, then an address to store it to,
 408       /// followed by a byte-width for the store.
 409       STXSIX,
 410
 411       /// VSRC, CHAIN = LXVD2X_LE CHAIN, Ptr - Occurs only for little endian.
 412       /// Maps directly to an lxvd2x instruction that will be followed by
 413       /// an xxswapd.
 414       LXVD2X,
 415
 416       /// CHAIN = STXVD2X CHAIN, VSRC, Ptr - Occurs only for little endian.
 417       /// Maps directly to an stxvd2x instruction that will be preceded by
 418       /// an xxswapd.
 419       STXVD2X,
 420
 421       /// QBRC, CHAIN = QVLFSb CHAIN, Ptr
 422       /// The 4xf32 load used for v4i1 constants.
 423       QVLFSb,
 424
 425       /// GPRC = TOC_ENTRY GA, TOC
 426       /// Loads the entry for GA from the TOC, where the TOC base is given by
 427       /// the last operand.
 428       TOC_ENTRY
 429     };
 430
 431   } // end namespace PPCISD
 432
 433   /// Define some predicates that are used for node matching.
 434   namespace PPC {
 435
 436     /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 437     /// VPKUHUM instruction.
 438     bool isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 439                               SelectionDAG &DAG);
 440
 441     /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 442     /// VPKUWUM instruction.
 443     bool isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 444                               SelectionDAG &DAG);
 445
 446     /// isVPKUDUMShuffleMask - Return true if this is the shuffle mask for a
 447     /// VPKUDUM instruction.
 448     bool isVPKUDUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 449                               SelectionDAG &DAG);
 450
 451     /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 452     /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 453     bool isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 454                             unsigned ShuffleKind, SelectionDAG &DAG);
 455
 456     /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 457     /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 458     bool isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 459                             unsigned ShuffleKind, SelectionDAG &DAG);
 460
 461     /// isVMRGEOShuffleMask - Return true if this is a shuffle mask suitable for
 462     /// a VMRGEW or VMRGOW instruction
 463     bool isVMRGEOShuffleMask(ShuffleVectorSDNode *N, bool CheckEven,
 464                              unsigned ShuffleKind, SelectionDAG &DAG);
 465     /// isXXSLDWIShuffleMask - Return true if this is a shuffle mask suitable
 466     /// for a XXSLDWI instruction.
 467     bool isXXSLDWIShuffleMask(ShuffleVectorSDNode *N, unsigned &ShiftElts,
 468                               bool &Swap, bool IsLE);
 469
 470     /// isXXBRHShuffleMask - Return true if this is a shuffle mask suitable
 471     /// for a XXBRH instruction.
 472     bool isXXBRHShuffleMask(ShuffleVectorSDNode *N);
 473
 474     /// isXXBRWShuffleMask - Return true if this is a shuffle mask suitable
 475     /// for a XXBRW instruction.
 476     bool isXXBRWShuffleMask(ShuffleVectorSDNode *N);
 477
 478     /// isXXBRDShuffleMask - Return true if this is a shuffle mask suitable
 479     /// for a XXBRD instruction.
 480     bool isXXBRDShuffleMask(ShuffleVectorSDNode *N);
 481
 482     /// isXXBRQShuffleMask - Return true if this is a shuffle mask suitable
 483     /// for a XXBRQ instruction.
 484     bool isXXBRQShuffleMask(ShuffleVectorSDNode *N);
 485
 486     /// isXXPERMDIShuffleMask - Return true if this is a shuffle mask suitable
 487     /// for a XXPERMDI instruction.
 488     bool isXXPERMDIShuffleMask(ShuffleVectorSDNode *N, unsigned &ShiftElts,
 489                               bool &Swap, bool IsLE);
 490
 491     /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the
 492     /// shift amount, otherwise return -1.
 493     int isVSLDOIShuffleMask(SDNode *N, unsigned ShuffleKind,
 494                             SelectionDAG &DAG);
 495
 496     /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 497     /// specifies a splat of a single element that is suitable for input to
 498     /// VSPLTB/VSPLTH/VSPLTW.
 499     bool isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize);
 500
 501     /// isXXINSERTWMask - Return true if this VECTOR_SHUFFLE can be handled by
 502     /// the XXINSERTW instruction introduced in ISA 3.0. This is essentially any
 503     /// shuffle of v4f32/v4i32 vectors that just inserts one element from one
 504     /// vector into the other. This function will also set a couple of
 505     /// output parameters for how much the source vector needs to be shifted and
 506     /// what byte number needs to be specified for the instruction to put the
 507     /// element in the desired location of the target vector.
 508     bool isXXINSERTWMask(ShuffleVectorSDNode *N, unsigned &ShiftElts,
 509                          unsigned &InsertAtByte, bool &Swap, bool IsLE);
 510
 511     /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 512     /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 513     unsigned getVSPLTImmediate(SDNode *N, unsigned EltSize, SelectionDAG &DAG);
 514
 515     /// get_VSPLTI_elt - If this is a build_vector of constants which can be
 516     /// formed by using a vspltis[bhw] instruction of the specified element
 517     /// size, return the constant being splatted.  The ByteSize field indicates
 518     /// the number of bytes of each element [124] -> [bhw].
 519     SDValue get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG);
 520
 521     /// If this is a qvaligni shuffle mask, return the shift
 522     /// amount, otherwise return -1.
 523     int isQVALIGNIShuffleMask(SDNode *N);
 524
 525   } // end namespace PPC
 526
 527   class PPCTargetLowering : public TargetLowering {
 528     const PPCSubtarget &Subtarget;
 529
 530   public:
 531     explicit PPCTargetLowering(const PPCTargetMachine &TM,
 532                                const PPCSubtarget &STI);
 533
 534     /// getTargetNodeName() - This method returns the name of a target specific
 535     /// DAG node.
 536     const char *getTargetNodeName(unsigned Opcode) const override;
 537
 538     /// getPreferredVectorAction - The code we generate when vector types are
 539     /// legalized by promoting the integer element type is often much worse
 540     /// than code we generate if we widen the type for applicable vector types.
 541     /// The issue with promoting is that the vector is scalaraized, individual
 542     /// elements promoted and then the vector is rebuilt. So say we load a pair
 543     /// of v4i8's and shuffle them. This will turn into a mess of 8 extending
 544     /// loads, moves back into VSR's (or memory ops if we don't have moves) and
 545     /// then the VPERM for the shuffle. All in all a very slow sequence.
 546     TargetLoweringBase::LegalizeTypeAction getPreferredVectorAction(EVT VT)
 547       const override {
 548       if (VT.getScalarSizeInBits() % 8 == 0)
 549         return TypeWidenVector;
 550       return TargetLoweringBase::getPreferredVectorAction(VT);
 551     }
 552
 553     bool useSoftFloat() const override;
 554
 555     MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override {
 556       return MVT::i32;
 557     }
 558
 559     bool isCheapToSpeculateCttz() const override {
 560       return true;
 561     }
 562
 563     bool isCheapToSpeculateCtlz() const override {
 564       return true;
 565     }
 566
 567     bool isCtlzFast() const override {
 568       return true;
 569     }
 570
 571     bool hasAndNotCompare(SDValue) const override {
 572       return true;
 573     }
 574
 575     bool convertSetCCLogicToBitwiseLogic(EVT VT) const override {
 576       return VT.isScalarInteger();
 577     }
 578
 579     bool supportSplitCSR(MachineFunction *MF) const override {
 580       return
 581         MF->getFunction()->getCallingConv() == CallingConv::CXX_FAST_TLS &&
 582         MF->getFunction()->hasFnAttribute(Attribute::NoUnwind);
 583     }
 584
 585     void initializeSplitCSR(MachineBasicBlock *Entry) const override;
 586
 587     void insertCopiesSplitCSR(
 588       MachineBasicBlock *Entry,
 589       const SmallVectorImpl<MachineBasicBlock *> &Exits) const override;
 590
 591     /// getSetCCResultType - Return the ISD::SETCC ValueType
 592     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 593                            EVT VT) const override;
 594
 595     /// Return true if target always beneficiates from combining into FMA for a
 596     /// given value type. This must typically return false on targets where FMA
 597     /// takes more cycles to execute than FADD.
 598     bool enableAggressiveFMAFusion(EVT VT) const override;
 599
 600     /// getPreIndexedAddressParts - returns true by value, base pointer and
 601     /// offset pointer and addressing mode by reference if the node's address
 602     /// can be legally represented as pre-indexed load / store address.
 603     bool getPreIndexedAddressParts(SDNode *N, SDValue &Base,
 604                                    SDValue &Offset,
 605                                    ISD::MemIndexedMode &AM,
 606                                    SelectionDAG &DAG) const override;
 607
 608     /// SelectAddressRegReg - Given the specified addressed, check to see if it
 609     /// can be represented as an indexed [r+r] operation.  Returns false if it
 610     /// can be more efficiently represented with [r+imm].
 611     bool SelectAddressRegReg(SDValue N, SDValue &Base, SDValue &Index,
 612                              SelectionDAG &DAG) const;
 613
 614     /// SelectAddressRegImm - Returns true if the address N can be represented
 615     /// by a base register plus a signed 16-bit displacement [r+imm], and if it
 616     /// is not better represented as reg+reg.  If Aligned is true, only accept
 617     /// displacements suitable for STD and friends, i.e. multiples of 4.
 618     bool SelectAddressRegImm(SDValue N, SDValue &Disp, SDValue &Base,
 619                              SelectionDAG &DAG, unsigned Alignment) const;
 620
 621     /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 622     /// represented as an indexed [r+r] operation.
 623     bool SelectAddressRegRegOnly(SDValue N, SDValue &Base, SDValue &Index,
 624                                  SelectionDAG &DAG) const;
 625
 626     Sched::Preference getSchedulingPreference(SDNode *N) const override;
 627
 628     /// LowerOperation - Provide custom lowering hooks for some operations.
 629     ///
 630     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 631
 632     /// ReplaceNodeResults - Replace the results of node with an illegal result
 633     /// type with new values built out of custom code.
 634     ///
 635     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 636                             SelectionDAG &DAG) const override;
 637
 638     SDValue expandVSXLoadForLE(SDNode *N, DAGCombinerInfo &DCI) const;
 639     SDValue expandVSXStoreForLE(SDNode *N, DAGCombinerInfo &DCI) const;
 640
 641     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 642
 643     SDValue BuildSDIVPow2(SDNode *N, const APInt &Divisor, SelectionDAG &DAG,
 644                           std::vector<SDNode *> *Created) const override;
 645
 646     unsigned getRegisterByName(const char* RegName, EVT VT,
 647                                SelectionDAG &DAG) const override;
 648
 649     void computeKnownBitsForTargetNode(const SDValue Op,
 650                                        KnownBits &Known,
 651                                        const APInt &DemandedElts,
 652                                        const SelectionDAG &DAG,
 653                                        unsigned Depth = 0) const override;
 654
 655     unsigned getPrefLoopAlignment(MachineLoop *ML) const override;
 656
 657     bool shouldInsertFencesForAtomic(const Instruction *I) const override {
 658       return true;
 659     }
 660
 661     Instruction *emitLeadingFence(IRBuilder<> &Builder, Instruction *Inst,
 662                                   AtomicOrdering Ord) const override;
 663     Instruction *emitTrailingFence(IRBuilder<> &Builder, Instruction *Inst,
 664                                    AtomicOrdering Ord) const override;
 665
 666     MachineBasicBlock *
 667     EmitInstrWithCustomInserter(MachineInstr &MI,
 668                                 MachineBasicBlock *MBB) const override;
 669     MachineBasicBlock *EmitAtomicBinary(MachineInstr &MI,
 670                                         MachineBasicBlock *MBB,
 671                                         unsigned AtomicSize,
 672                                         unsigned BinOpcode,
 673                                         unsigned CmpOpcode = 0,
 674                                         unsigned CmpPred = 0) const;
 675     MachineBasicBlock *EmitPartwordAtomicBinary(MachineInstr &MI,
 676                                                 MachineBasicBlock *MBB,
 677                                                 bool is8bit,
 678                                                 unsigned Opcode,
 679                                                 unsigned CmpOpcode = 0,
 680                                                 unsigned CmpPred = 0) const;
 681
 682     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr &MI,
 683                                         MachineBasicBlock *MBB) const;
 684
 685     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr &MI,
 686                                          MachineBasicBlock *MBB) const;
 687
 688     ConstraintType getConstraintType(StringRef Constraint) const override;
 689
 690     /// Examine constraint string and operand type and determine a weight value.
 691     /// The operand object must already have been set up with the operand type.
 692     ConstraintWeight getSingleConstraintMatchWeight(
 693       AsmOperandInfo &info, const char *constraint) const override;
 694
 695     std::pair<unsigned, const TargetRegisterClass *>
 696     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 697                                  StringRef Constraint, MVT VT) const override;
 698
 699     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 700     /// function arguments in the caller parameter area.  This is the actual
 701     /// alignment, not its logarithm.
 702     unsigned getByValTypeAlignment(Type *Ty,
 703                                    const DataLayout &DL) const override;
 704
 705     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 706     /// vector.  If it is invalid, don't add anything to Ops.
 707     void LowerAsmOperandForConstraint(SDValue Op,
 708                                       std::string &Constraint,
 709                                       std::vector<SDValue> &Ops,
 710                                       SelectionDAG &DAG) const override;
 711
 712     unsigned
 713     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 714       if (ConstraintCode == "es")
 715         return InlineAsm::Constraint_es;
 716       else if (ConstraintCode == "o")
 717         return InlineAsm::Constraint_o;
 718       else if (ConstraintCode == "Q")
 719         return InlineAsm::Constraint_Q;
 720       else if (ConstraintCode == "Z")
 721         return InlineAsm::Constraint_Z;
 722       else if (ConstraintCode == "Zy")
 723         return InlineAsm::Constraint_Zy;
 724       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 725     }
 726
 727     /// isLegalAddressingMode - Return true if the addressing mode represented
 728     /// by AM is legal for this target, for a load/store of the specified type.
 729     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 730                                Type *Ty, unsigned AS) const override;
 731
 732     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 733     /// icmp immediate, that is the target has icmp instructions which can
 734     /// compare a register against the immediate without having to materialize
 735     /// the immediate into a register.
 736     bool isLegalICmpImmediate(int64_t Imm) const override;
 737
 738     /// isLegalAddImmediate - Return true if the specified immediate is legal
 739     /// add immediate, that is the target has add instructions which can
 740     /// add a register and the immediate without having to materialize
 741     /// the immediate into a register.
 742     bool isLegalAddImmediate(int64_t Imm) const override;
 743
 744     /// isTruncateFree - Return true if it's free to truncate a value of
 745     /// type Ty1 to type Ty2. e.g. On PPC it's free to truncate a i64 value in
 746     /// register X1 to i32 by referencing its sub-register R1.
 747     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 748     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 749
 750     bool isZExtFree(SDValue Val, EVT VT2) const override;
 751
 752     bool isFPExtFree(EVT VT) const override;
 753
 754     /// \brief Returns true if it is beneficial to convert a load of a constant
 755     /// to just the constant itself.
 756     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 757                                            Type *Ty) const override;
 758
 759     bool convertSelectOfConstantsToMath() const override {
 760       return true;
 761     }
 762
 763     bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const override;
 764
 765     bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 766                             const CallInst &I,
 767                             unsigned Intrinsic) const override;
 768
 769     /// getOptimalMemOpType - Returns the target specific optimal type for load
 770     /// and store operations as a result of memset, memcpy, and memmove
 771     /// lowering. If DstAlign is zero that means it's safe to destination
 772     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 773     /// means there isn't a need to check it against alignment requirement,
 774     /// probably because the source does not need to be loaded. If 'IsMemset' is
 775     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 776     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 777     /// source is constant so it does not need to be loaded.
 778     /// It returns EVT::Other if the type should be determined using generic
 779     /// target-independent logic.
 780     EVT
 781     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 782                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 783                         MachineFunction &MF) const override;
 784
 785     /// Is unaligned memory access allowed for the given type, and is it fast
 786     /// relative to software emulation.
 787     bool allowsMisalignedMemoryAccesses(EVT VT,
 788                                         unsigned AddrSpace,
 789                                         unsigned Align = 1,
 790                                         bool *Fast = nullptr) const override;
 791
 792     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 793     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 794     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 795     /// expanded to fmul + fadd.
 796     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 797
 798     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 799
 800     // Should we expand the build vector with shuffles?
 801     bool
 802     shouldExpandBuildVectorWithShuffles(EVT VT,
 803                                         unsigned DefinedValues) const override;
 804
 805     /// createFastISel - This method returns a target-specific FastISel object,
 806     /// or null if the target does not support "fast" instruction selection.
 807     FastISel *createFastISel(FunctionLoweringInfo &FuncInfo,
 808                              const TargetLibraryInfo *LibInfo) const override;
 809
 810     /// \brief Returns true if an argument of type Ty needs to be passed in a
 811     /// contiguous block of registers in calling convention CallConv.
 812     bool functionArgumentNeedsConsecutiveRegisters(
 813       Type *Ty, CallingConv::ID CallConv, bool isVarArg) const override {
 814       // We support any array type as "consecutive" block in the parameter
 815       // save area.  The element type defines the alignment requirement and
 816       // whether the argument should go in GPRs, FPRs, or VRs if available.
 817       //
 818       // Note that clang uses this capability both to implement the ELFv2
 819       // homogeneous float/vector aggregate ABI, and to avoid having to use
 820       // "byval" when passing aggregates that might fully fit in registers.
 821       return Ty->isArrayTy();
 822     }
 823
 824     /// If a physical register, this returns the register that receives the
 825     /// exception address on entry to an EH pad.
 826     unsigned
 827     getExceptionPointerRegister(const Constant *PersonalityFn) const override;
 828
 829     /// If a physical register, this returns the register that receives the
 830     /// exception typeid on entry to a landing pad.
 831     unsigned
 832     getExceptionSelectorRegister(const Constant *PersonalityFn) const override;
 833
 834     /// Override to support customized stack guard loading.
 835     bool useLoadStackGuardNode() const override;
 836     void insertSSPDeclarations(Module &M) const override;
 837
 838     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 839
 840     unsigned getJumpTableEncoding() const override;
 841     bool isJumpTableRelative() const override;
 842     SDValue getPICJumpTableRelocBase(SDValue Table,
 843                                      SelectionDAG &DAG) const override;
 844     const MCExpr *getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 845                                                unsigned JTI,
 846                                                MCContext &Ctx) const override;
 847
 848   private:
 849     struct ReuseLoadInfo {
 850       SDValue Ptr;
 851       SDValue Chain;
 852       SDValue ResChain;
 853       MachinePointerInfo MPI;
 854       bool IsDereferenceable = false;
 855       bool IsInvariant = false;
 856       unsigned Alignment = 0;
 857       AAMDNodes AAInfo;
 858       const MDNode *Ranges = nullptr;
 859
 860       ReuseLoadInfo() = default;
 861
 862       MachineMemOperand::Flags MMOFlags() const {
 863         MachineMemOperand::Flags F = MachineMemOperand::MONone;
 864         if (IsDereferenceable)
 865           F |= MachineMemOperand::MODereferenceable;
 866         if (IsInvariant)
 867           F |= MachineMemOperand::MOInvariant;
 868         return F;
 869       }
 870     };
 871
 872     bool canReuseLoadAddress(SDValue Op, EVT MemVT, ReuseLoadInfo &RLI,
 873                              SelectionDAG &DAG,
 874                              ISD::LoadExtType ET = ISD::NON_EXTLOAD) const;
 875     void spliceIntoChain(SDValue ResChain, SDValue NewResChain,
 876                          SelectionDAG &DAG) const;
 877
 878     void LowerFP_TO_INTForReuse(SDValue Op, ReuseLoadInfo &RLI,
 879                                 SelectionDAG &DAG, const SDLoc &dl) const;
 880     SDValue LowerFP_TO_INTDirectMove(SDValue Op, SelectionDAG &DAG,
 881                                      const SDLoc &dl) const;
 882
 883     bool directMoveIsProfitable(const SDValue &Op) const;
 884     SDValue LowerINT_TO_FPDirectMove(SDValue Op, SelectionDAG &DAG,
 885                                      const SDLoc &dl) const;
 886
 887     SDValue getFramePointerFrameIndex(SelectionDAG & DAG) const;
 888     SDValue getReturnAddrFrameIndex(SelectionDAG & DAG) const;
 889
 890     bool
 891     IsEligibleForTailCallOptimization(SDValue Callee,
 892                                       CallingConv::ID CalleeCC,
 893                                       bool isVarArg,
 894                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 895                                       SelectionDAG& DAG) const;
 896
 897     bool
 898     IsEligibleForTailCallOptimization_64SVR4(
 899                                     SDValue Callee,
 900                                     CallingConv::ID CalleeCC,
 901                                     ImmutableCallSite *CS,
 902                                     bool isVarArg,
 903                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 904                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 905                                     SelectionDAG& DAG) const;
 906
 907     SDValue EmitTailCallLoadFPAndRetAddr(SelectionDAG &DAG, int SPDiff,
 908                                          SDValue Chain, SDValue &LROpOut,
 909                                          SDValue &FPOpOut,
 910                                          const SDLoc &dl) const;
 911
 912     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 913     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 914     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 915     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 916     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 917     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 918     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 919     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 920     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 921     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 922     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 923     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 924     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 925     SDValue LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG) const;
 926     SDValue LowerGET_DYNAMIC_AREA_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 927     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 928     SDValue LowerEH_DWARF_CFA(SDValue Op, SelectionDAG &DAG) const;
 929     SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
 930     SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
 931     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 932     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 933     SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
 934                            const SDLoc &dl) const;
 935     SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 936     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 937     SDValue LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 938     SDValue LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 939     SDValue LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const;
 940     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 941     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 942     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 943     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 944     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 945     SDValue LowerINTRINSIC_VOID(SDValue Op, SelectionDAG &DAG) const;
 946     SDValue LowerREM(SDValue Op, SelectionDAG &DAG) const;
 947     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 948     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 949     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 950
 951     SDValue LowerVectorLoad(SDValue Op, SelectionDAG &DAG) const;
 952     SDValue LowerVectorStore(SDValue Op, SelectionDAG &DAG) const;
 953
 954     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 955                             CallingConv::ID CallConv, bool isVarArg,
 956                             const SmallVectorImpl<ISD::InputArg> &Ins,
 957                             const SDLoc &dl, SelectionDAG &DAG,
 958                             SmallVectorImpl<SDValue> &InVals) const;
 959     SDValue FinishCall(CallingConv::ID CallConv, const SDLoc &dl,
 960                        bool isTailCall, bool isVarArg, bool isPatchPoint,
 961                        bool hasNest, SelectionDAG &DAG,
 962                        SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
 963                        SDValue InFlag, SDValue Chain, SDValue CallSeqStart,
 964                        SDValue &Callee, int SPDiff, unsigned NumBytes,
 965                        const SmallVectorImpl<ISD::InputArg> &Ins,
 966                        SmallVectorImpl<SDValue> &InVals,
 967                        ImmutableCallSite *CS) const;
 968
 969     SDValue
 970     LowerFormalArguments(SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 971                          const SmallVectorImpl<ISD::InputArg> &Ins,
 972                          const SDLoc &dl, SelectionDAG &DAG,
 973                          SmallVectorImpl<SDValue> &InVals) const override;
 974
 975     SDValue LowerCall(TargetLowering::CallLoweringInfo &CLI,
 976                       SmallVectorImpl<SDValue> &InVals) const override;
 977
 978     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 979                         bool isVarArg,
 980                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 981                         LLVMContext &Context) const override;
 982
 983     SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 984                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 985                         const SmallVectorImpl<SDValue> &OutVals,
 986                         const SDLoc &dl, SelectionDAG &DAG) const override;
 987
 988     SDValue extendArgForPPC64(ISD::ArgFlagsTy Flags, EVT ObjectVT,
 989                               SelectionDAG &DAG, SDValue ArgVal,
 990                               const SDLoc &dl) const;
 991
 992     SDValue LowerFormalArguments_Darwin(
 993         SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 994         const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &dl,
 995         SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals) const;
 996     SDValue LowerFormalArguments_64SVR4(
 997         SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 998         const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &dl,
 999         SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals) const;
1000     SDValue LowerFormalArguments_32SVR4(
1001         SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
1002         const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &dl,
1003         SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals) const;
1004
1005     SDValue createMemcpyOutsideCallSeq(SDValue Arg, SDValue PtrOff,
1006                                        SDValue CallSeqStart,
1007                                        ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1008                                        const SDLoc &dl) const;
1009
1010     SDValue LowerCall_Darwin(SDValue Chain, SDValue Callee,
1011                              CallingConv::ID CallConv, bool isVarArg,
1012                              bool isTailCall, bool isPatchPoint,
1013                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1014                              const SmallVectorImpl<SDValue> &OutVals,
1015                              const SmallVectorImpl<ISD::InputArg> &Ins,
1016                              const SDLoc &dl, SelectionDAG &DAG,
1017                              SmallVectorImpl<SDValue> &InVals,
1018                              ImmutableCallSite *CS) const;
1019     SDValue LowerCall_64SVR4(SDValue Chain, SDValue Callee,
1020                              CallingConv::ID CallConv, bool isVarArg,
1021                              bool isTailCall, bool isPatchPoint,
1022                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1023                              const SmallVectorImpl<SDValue> &OutVals,
1024                              const SmallVectorImpl<ISD::InputArg> &Ins,
1025                              const SDLoc &dl, SelectionDAG &DAG,
1026                              SmallVectorImpl<SDValue> &InVals,
1027                              ImmutableCallSite *CS) const;
1028     SDValue LowerCall_32SVR4(SDValue Chain, SDValue Callee,
1029                              CallingConv::ID CallConv, bool isVarArg,
1030                              bool isTailCall, bool isPatchPoint,
1031                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1032                              const SmallVectorImpl<SDValue> &OutVals,
1033                              const SmallVectorImpl<ISD::InputArg> &Ins,
1034                              const SDLoc &dl, SelectionDAG &DAG,
1035                              SmallVectorImpl<SDValue> &InVals,
1036                              ImmutableCallSite *CS) const;
1037
1038     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1039     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1040
1041     SDValue DAGCombineExtBoolTrunc(SDNode *N, DAGCombinerInfo &DCI) const;
1042     SDValue DAGCombineBuildVector(SDNode *N, DAGCombinerInfo &DCI) const;
1043     SDValue DAGCombineTruncBoolExt(SDNode *N, DAGCombinerInfo &DCI) const;
1044     SDValue combineFPToIntToFP(SDNode *N, DAGCombinerInfo &DCI) const;
1045     SDValue combineSHL(SDNode *N, DAGCombinerInfo &DCI) const;
1046     SDValue combineSRA(SDNode *N, DAGCombinerInfo &DCI) const;
1047     SDValue combineSRL(SDNode *N, DAGCombinerInfo &DCI) const;
1048
1049     /// ConvertSETCCToSubtract - looks at SETCC that compares ints. It replaces
1050     /// SETCC with integer subtraction when (1) there is a legal way of doing it
1051     /// (2) keeping the result of comparison in GPR has performance benefit.
1052     SDValue ConvertSETCCToSubtract(SDNode *N, DAGCombinerInfo &DCI) const;
1053
1054     SDValue getSqrtEstimate(SDValue Operand, SelectionDAG &DAG, int Enabled,
1055                             int &RefinementSteps, bool &UseOneConstNR,
1056                             bool Reciprocal) const override;
1057     SDValue getRecipEstimate(SDValue Operand, SelectionDAG &DAG, int Enabled,
1058                              int &RefinementSteps) const override;
1059     unsigned combineRepeatedFPDivisors() const override;
1060
1061     CCAssignFn *useFastISelCCs(unsigned Flag) const;
1062
1063     SDValue
1064     combineElementTruncationToVectorTruncation(SDNode *N,
1065                                                DAGCombinerInfo &DCI) const;
1066   };
1067
1068   namespace PPC {
1069
1070     FastISel *createFastISel(FunctionLoweringInfo &FuncInfo,
1071                              const TargetLibraryInfo *LibInfo);
1072
1073   } // end namespace PPC
1074
1075   bool CC_PPC32_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1076                                   CCValAssign::LocInfo &LocInfo,
1077                                   ISD::ArgFlagsTy &ArgFlags,
1078                                   CCState &State);
1079
1080   bool CC_PPC32_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1081                                          MVT &LocVT,
1082                                          CCValAssign::LocInfo &LocInfo,
1083                                          ISD::ArgFlagsTy &ArgFlags,
1084                                          CCState &State);
1085
1086   bool
1087   CC_PPC32_SVR4_Custom_SkipLastArgRegsPPCF128(unsigned &ValNo, MVT &ValVT,
1088                                                  MVT &LocVT,
1089                                                  CCValAssign::LocInfo &LocInfo,
1090                                                  ISD::ArgFlagsTy &ArgFlags,
1091                                                  CCState &State);
1092
1093   bool CC_PPC32_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1094                                            MVT &LocVT,
1095                                            CCValAssign::LocInfo &LocInfo,
1096                                            ISD::ArgFlagsTy &ArgFlags,
1097                                            CCState &State);
1098
1099   bool isIntS16Immediate(SDNode *N, int16_t &Imm);
1100   bool isIntS16Immediate(SDValue Op, int16_t &Imm);
1101
1102 } // end namespace llvm
1103
1104 #endif // LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H