contrib/llvm/lib/Target/PowerPC/PPCISelLowering.h

   1 //===-- PPCISelLowering.h - PPC32 DAG Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that PPC uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_POWERPC_PPCISELLOWERING_H
  16 #define LLVM_LIB_TARGET_POWERPC_PPCISELLOWERING_H
  17
  18 #include "PPC.h"
  19 #include "PPCInstrInfo.h"
  20 #include "llvm/CodeGen/CallingConvLower.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineMemOperand.h"
  23 #include "llvm/CodeGen/MachineValueType.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/SelectionDAGNodes.h"
  26 #include "llvm/CodeGen/ValueTypes.h"
  27 #include "llvm/IR/Attributes.h"
  28 #include "llvm/IR/CallingConv.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/InlineAsm.h"
  31 #include "llvm/IR/Metadata.h"
  32 #include "llvm/IR/Type.h"
  33 #include "llvm/Target/TargetLowering.h"
  34 #include <utility>
  35
  36 namespace llvm {
  37
  38   namespace PPCISD {
  39
  40     enum NodeType : unsigned {
  41       // Start the numbering where the builtin ops and target ops leave off.
  42       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  43
  44       /// FSEL - Traditional three-operand fsel node.
  45       ///
  46       FSEL,
  47
  48       /// FCFID - The FCFID instruction, taking an f64 operand and producing
  49       /// and f64 value containing the FP representation of the integer that
  50       /// was temporarily in the f64 operand.
  51       FCFID,
  52
  53       /// Newer FCFID[US] integer-to-floating-point conversion instructions for
  54       /// unsigned integers and single-precision outputs.
  55       FCFIDU, FCFIDS, FCFIDUS,
  56
  57       /// FCTI[D,W]Z - The FCTIDZ and FCTIWZ instructions, taking an f32 or f64
  58       /// operand, producing an f64 value containing the integer representation
  59       /// of that FP value.
  60       FCTIDZ, FCTIWZ,
  61
  62       /// Newer FCTI[D,W]UZ floating-point-to-integer conversion instructions for
  63       /// unsigned integers with round toward zero.
  64       FCTIDUZ, FCTIWUZ,
  65
  66       /// VEXTS, ByteWidth - takes an input in VSFRC and produces an output in
  67       /// VSFRC that is sign-extended from ByteWidth to a 64-byte integer.
  68       VEXTS,
  69
  70       /// Reciprocal estimate instructions (unary FP ops).
  71       FRE, FRSQRTE,
  72
  73       // VMADDFP, VNMSUBFP - The VMADDFP and VNMSUBFP instructions, taking
  74       // three v4f32 operands and producing a v4f32 result.
  75       VMADDFP, VNMSUBFP,
  76
  77       /// VPERM - The PPC VPERM Instruction.
  78       ///
  79       VPERM,
  80
  81       /// XXSPLT - The PPC VSX splat instructions
  82       ///
  83       XXSPLT,
  84
  85       /// XXINSERT - The PPC VSX insert instruction
  86       ///
  87       XXINSERT,
  88
  89       /// VECSHL - The PPC VSX shift left instruction
  90       ///
  91       VECSHL,
  92
  93       /// XXPERMDI - The PPC XXPERMDI instruction
  94       ///
  95       XXPERMDI,
  96
  97       /// The CMPB instruction (takes two operands of i32 or i64).
  98       CMPB,
  99
 100       /// Hi/Lo - These represent the high and low 16-bit parts of a global
 101       /// address respectively.  These nodes have two operands, the first of
 102       /// which must be a TargetGlobalAddress, and the second of which must be a
 103       /// Constant.  Selected naively, these turn into 'lis G+C' and 'li G+C',
 104       /// though these are usually folded into other nodes.
 105       Hi, Lo,
 106
 107       /// The following two target-specific nodes are used for calls through
 108       /// function pointers in the 64-bit SVR4 ABI.
 109
 110       /// OPRC, CHAIN = DYNALLOC(CHAIN, NEGSIZE, FRAME_INDEX)
 111       /// This instruction is lowered in PPCRegisterInfo::eliminateFrameIndex to
 112       /// compute an allocation on the stack.
 113       DYNALLOC,
 114
 115       /// This instruction is lowered in PPCRegisterInfo::eliminateFrameIndex to
 116       /// compute an offset from native SP to the address  of the most recent
 117       /// dynamic alloca.
 118       DYNAREAOFFSET,
 119
 120       /// GlobalBaseReg - On Darwin, this node represents the result of the mflr
 121       /// at function entry, used for PIC code.
 122       GlobalBaseReg,
 123
 124       /// These nodes represent PPC shifts.
 125       ///
 126       /// For scalar types, only the last `n + 1` bits of the shift amounts
 127       /// are used, where n is log2(sizeof(element) * 8). See sld/slw, etc.
 128       /// for exact behaviors.
 129       ///
 130       /// For vector types, only the last n bits are used. See vsld.
 131       SRL, SRA, SHL,
 132
 133       /// The combination of sra[wd]i and addze used to implemented signed
 134       /// integer division by a power of 2. The first operand is the dividend,
 135       /// and the second is the constant shift amount (representing the
 136       /// divisor).
 137       SRA_ADDZE,
 138
 139       /// CALL - A direct function call.
 140       /// CALL_NOP is a call with the special NOP which follows 64-bit
 141       /// SVR4 calls.
 142       CALL, CALL_NOP,
 143
 144       /// CHAIN,FLAG = MTCTR(VAL, CHAIN[, INFLAG]) - Directly corresponds to a
 145       /// MTCTR instruction.
 146       MTCTR,
 147
 148       /// CHAIN,FLAG = BCTRL(CHAIN, INFLAG) - Directly corresponds to a
 149       /// BCTRL instruction.
 150       BCTRL,
 151
 152       /// CHAIN,FLAG = BCTRL(CHAIN, ADDR, INFLAG) - The combination of a bctrl
 153       /// instruction and the TOC reload required on SVR4 PPC64.
 154       BCTRL_LOAD_TOC,
 155
 156       /// Return with a flag operand, matched by 'blr'
 157       RET_FLAG,
 158
 159       /// R32 = MFOCRF(CRREG, INFLAG) - Represents the MFOCRF instruction.
 160       /// This copies the bits corresponding to the specified CRREG into the
 161       /// resultant GPR.  Bits corresponding to other CR regs are undefined.
 162       MFOCRF,
 163
 164       /// Direct move from a VSX register to a GPR
 165       MFVSR,
 166
 167       /// Direct move from a GPR to a VSX register (algebraic)
 168       MTVSRA,
 169
 170       /// Direct move from a GPR to a VSX register (zero)
 171       MTVSRZ,
 172
 173       /// Extract a subvector from signed integer vector and convert to FP.
 174       /// It is primarily used to convert a (widened) illegal integer vector
 175       /// type to a legal floating point vector type.
 176       /// For example v2i32 -> widened to v4i32 -> v2f64
 177       SINT_VEC_TO_FP,
 178
 179       /// Extract a subvector from unsigned integer vector and convert to FP.
 180       /// As with SINT_VEC_TO_FP, used for converting illegal types.
 181       UINT_VEC_TO_FP,
 182
 183       // FIXME: Remove these once the ANDI glue bug is fixed:
 184       /// i1 = ANDIo_1_[EQ|GT]_BIT(i32 or i64 x) - Represents the result of the
 185       /// eq or gt bit of CR0 after executing andi. x, 1. This is used to
 186       /// implement truncation of i32 or i64 to i1.
 187       ANDIo_1_EQ_BIT, ANDIo_1_GT_BIT,
 188
 189       // READ_TIME_BASE - A read of the 64-bit time-base register on a 32-bit
 190       // target (returns (Lo, Hi)). It takes a chain operand.
 191       READ_TIME_BASE,
 192
 193       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 194       EH_SJLJ_SETJMP,
 195
 196       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 197       EH_SJLJ_LONGJMP,
 198
 199       /// RESVEC = VCMP(LHS, RHS, OPC) - Represents one of the altivec VCMP*
 200       /// instructions.  For lack of better number, we use the opcode number
 201       /// encoding for the OPC field to identify the compare.  For example, 838
 202       /// is VCMPGTSH.
 203       VCMP,
 204
 205       /// RESVEC, OUTFLAG = VCMPo(LHS, RHS, OPC) - Represents one of the
 206       /// altivec VCMP*o instructions.  For lack of better number, we use the
 207       /// opcode number encoding for the OPC field to identify the compare.  For
 208       /// example, 838 is VCMPGTSH.
 209       VCMPo,
 210
 211       /// CHAIN = COND_BRANCH CHAIN, CRRC, OPC, DESTBB [, INFLAG] - This
 212       /// corresponds to the COND_BRANCH pseudo instruction.  CRRC is the
 213       /// condition register to branch on, OPC is the branch opcode to use (e.g.
 214       /// PPC::BLE), DESTBB is the destination block to branch to, and INFLAG is
 215       /// an optional input flag argument.
 216       COND_BRANCH,
 217
 218       /// CHAIN = BDNZ CHAIN, DESTBB - These are used to create counter-based
 219       /// loops.
 220       BDNZ, BDZ,
 221
 222       /// F8RC = FADDRTZ F8RC, F8RC - This is an FADD done with rounding
 223       /// towards zero.  Used only as part of the long double-to-int
 224       /// conversion sequence.
 225       FADDRTZ,
 226
 227       /// F8RC = MFFS - This moves the FPSCR (not modeled) into the register.
 228       MFFS,
 229
 230       /// TC_RETURN - A tail call return.
 231       ///   operand #0 chain
 232       ///   operand #1 callee (register or absolute)
 233       ///   operand #2 stack adjustment
 234       ///   operand #3 optional in flag
 235       TC_RETURN,
 236
 237       /// ch, gl = CR6[UN]SET ch, inglue - Toggle CR bit 6 for SVR4 vararg calls
 238       CR6SET,
 239       CR6UNSET,
 240
 241       /// GPRC = address of _GLOBAL_OFFSET_TABLE_. Used by initial-exec TLS
 242       /// on PPC32.
 243       PPC32_GOT,
 244
 245       /// GPRC = address of _GLOBAL_OFFSET_TABLE_. Used by general dynamic and
 246       /// local dynamic TLS on PPC32.
 247       PPC32_PICGOT,
 248
 249       /// G8RC = ADDIS_GOT_TPREL_HA %X2, Symbol - Used by the initial-exec
 250       /// TLS model, produces an ADDIS8 instruction that adds the GOT
 251       /// base to sym\@got\@tprel\@ha.
 252       ADDIS_GOT_TPREL_HA,
 253
 254       /// G8RC = LD_GOT_TPREL_L Symbol, G8RReg - Used by the initial-exec
 255       /// TLS model, produces a LD instruction with base register G8RReg
 256       /// and offset sym\@got\@tprel\@l.  This completes the addition that
 257       /// finds the offset of "sym" relative to the thread pointer.
 258       LD_GOT_TPREL_L,
 259
 260       /// G8RC = ADD_TLS G8RReg, Symbol - Used by the initial-exec TLS
 261       /// model, produces an ADD instruction that adds the contents of
 262       /// G8RReg to the thread pointer.  Symbol contains a relocation
 263       /// sym\@tls which is to be replaced by the thread pointer and
 264       /// identifies to the linker that the instruction is part of a
 265       /// TLS sequence.
 266       ADD_TLS,
 267
 268       /// G8RC = ADDIS_TLSGD_HA %X2, Symbol - For the general-dynamic TLS
 269       /// model, produces an ADDIS8 instruction that adds the GOT base
 270       /// register to sym\@got\@tlsgd\@ha.
 271       ADDIS_TLSGD_HA,
 272
 273       /// %X3 = ADDI_TLSGD_L G8RReg, Symbol - For the general-dynamic TLS
 274       /// model, produces an ADDI8 instruction that adds G8RReg to
 275       /// sym\@got\@tlsgd\@l and stores the result in X3.  Hidden by
 276       /// ADDIS_TLSGD_L_ADDR until after register assignment.
 277       ADDI_TLSGD_L,
 278
 279       /// %X3 = GET_TLS_ADDR %X3, Symbol - For the general-dynamic TLS
 280       /// model, produces a call to __tls_get_addr(sym\@tlsgd).  Hidden by
 281       /// ADDIS_TLSGD_L_ADDR until after register assignment.
 282       GET_TLS_ADDR,
 283
 284       /// G8RC = ADDI_TLSGD_L_ADDR G8RReg, Symbol, Symbol - Op that
 285       /// combines ADDI_TLSGD_L and GET_TLS_ADDR until expansion following
 286       /// register assignment.
 287       ADDI_TLSGD_L_ADDR,
 288
 289       /// G8RC = ADDIS_TLSLD_HA %X2, Symbol - For the local-dynamic TLS
 290       /// model, produces an ADDIS8 instruction that adds the GOT base
 291       /// register to sym\@got\@tlsld\@ha.
 292       ADDIS_TLSLD_HA,
 293
 294       /// %X3 = ADDI_TLSLD_L G8RReg, Symbol - For the local-dynamic TLS
 295       /// model, produces an ADDI8 instruction that adds G8RReg to
 296       /// sym\@got\@tlsld\@l and stores the result in X3.  Hidden by
 297       /// ADDIS_TLSLD_L_ADDR until after register assignment.
 298       ADDI_TLSLD_L,
 299
 300       /// %X3 = GET_TLSLD_ADDR %X3, Symbol - For the local-dynamic TLS
 301       /// model, produces a call to __tls_get_addr(sym\@tlsld).  Hidden by
 302       /// ADDIS_TLSLD_L_ADDR until after register assignment.
 303       GET_TLSLD_ADDR,
 304
 305       /// G8RC = ADDI_TLSLD_L_ADDR G8RReg, Symbol, Symbol - Op that
 306       /// combines ADDI_TLSLD_L and GET_TLSLD_ADDR until expansion
 307       /// following register assignment.
 308       ADDI_TLSLD_L_ADDR,
 309
 310       /// G8RC = ADDIS_DTPREL_HA %X3, Symbol - For the local-dynamic TLS
 311       /// model, produces an ADDIS8 instruction that adds X3 to
 312       /// sym\@dtprel\@ha.
 313       ADDIS_DTPREL_HA,
 314
 315       /// G8RC = ADDI_DTPREL_L G8RReg, Symbol - For the local-dynamic TLS
 316       /// model, produces an ADDI8 instruction that adds G8RReg to
 317       /// sym\@got\@dtprel\@l.
 318       ADDI_DTPREL_L,
 319
 320       /// VRRC = VADD_SPLAT Elt, EltSize - Temporary node to be expanded
 321       /// during instruction selection to optimize a BUILD_VECTOR into
 322       /// operations on splats.  This is necessary to avoid losing these
 323       /// optimizations due to constant folding.
 324       VADD_SPLAT,
 325
 326       /// CHAIN = SC CHAIN, Imm128 - System call.  The 7-bit unsigned
 327       /// operand identifies the operating system entry point.
 328       SC,
 329
 330       /// CHAIN = CLRBHRB CHAIN - Clear branch history rolling buffer.
 331       CLRBHRB,
 332
 333       /// GPRC, CHAIN = MFBHRBE CHAIN, Entry, Dummy - Move from branch
 334       /// history rolling buffer entry.
 335       MFBHRBE,
 336
 337       /// CHAIN = RFEBB CHAIN, State - Return from event-based branch.
 338       RFEBB,
 339
 340       /// VSRC, CHAIN = XXSWAPD CHAIN, VSRC - Occurs only for little
 341       /// endian.  Maps to an xxswapd instruction that corrects an lxvd2x
 342       /// or stxvd2x instruction.  The chain is necessary because the
 343       /// sequence replaces a load and needs to provide the same number
 344       /// of outputs.
 345       XXSWAPD,
 346
 347       /// An SDNode for swaps that are not associated with any loads/stores
 348       /// and thereby have no chain.
 349       SWAP_NO_CHAIN,
 350
 351       /// QVFPERM = This corresponds to the QPX qvfperm instruction.
 352       QVFPERM,
 353
 354       /// QVGPCI = This corresponds to the QPX qvgpci instruction.
 355       QVGPCI,
 356
 357       /// QVALIGNI = This corresponds to the QPX qvaligni instruction.
 358       QVALIGNI,
 359
 360       /// QVESPLATI = This corresponds to the QPX qvesplati instruction.
 361       QVESPLATI,
 362
 363       /// QBFLT = Access the underlying QPX floating-point boolean
 364       /// representation.
 365       QBFLT,
 366
 367       /// CHAIN = STBRX CHAIN, GPRC, Ptr, Type - This is a
 368       /// byte-swapping store instruction.  It byte-swaps the low "Type" bits of
 369       /// the GPRC input, then stores it through Ptr.  Type can be either i16 or
 370       /// i32.
 371       STBRX = ISD::FIRST_TARGET_MEMORY_OPCODE,
 372
 373       /// GPRC, CHAIN = LBRX CHAIN, Ptr, Type - This is a
 374       /// byte-swapping load instruction.  It loads "Type" bits, byte swaps it,
 375       /// then puts it in the bottom bits of the GPRC.  TYPE can be either i16
 376       /// or i32.
 377       LBRX,
 378
 379       /// STFIWX - The STFIWX instruction.  The first operand is an input token
 380       /// chain, then an f64 value to store, then an address to store it to.
 381       STFIWX,
 382
 383       /// GPRC, CHAIN = LFIWAX CHAIN, Ptr - This is a floating-point
 384       /// load which sign-extends from a 32-bit integer value into the
 385       /// destination 64-bit register.
 386       LFIWAX,
 387
 388       /// GPRC, CHAIN = LFIWZX CHAIN, Ptr - This is a floating-point
 389       /// load which zero-extends from a 32-bit integer value into the
 390       /// destination 64-bit register.
 391       LFIWZX,
 392
 393       /// GPRC, CHAIN = LXSIZX, CHAIN, Ptr, ByteWidth - This is a load of an
 394       /// integer smaller than 64 bits into a VSR. The integer is zero-extended.
 395       /// This can be used for converting loaded integers to floating point.
 396       LXSIZX,
 397
 398       /// STXSIX - The STXSI[bh]X instruction. The first operand is an input
 399       /// chain, then an f64 value to store, then an address to store it to,
 400       /// followed by a byte-width for the store.
 401       STXSIX,
 402
 403       /// VSRC, CHAIN = LXVD2X_LE CHAIN, Ptr - Occurs only for little endian.
 404       /// Maps directly to an lxvd2x instruction that will be followed by
 405       /// an xxswapd.
 406       LXVD2X,
 407
 408       /// CHAIN = STXVD2X CHAIN, VSRC, Ptr - Occurs only for little endian.
 409       /// Maps directly to an stxvd2x instruction that will be preceded by
 410       /// an xxswapd.
 411       STXVD2X,
 412
 413       /// QBRC, CHAIN = QVLFSb CHAIN, Ptr
 414       /// The 4xf32 load used for v4i1 constants.
 415       QVLFSb,
 416
 417       /// GPRC = TOC_ENTRY GA, TOC
 418       /// Loads the entry for GA from the TOC, where the TOC base is given by
 419       /// the last operand.
 420       TOC_ENTRY
 421     };
 422
 423   } // end namespace PPCISD
 424
 425   /// Define some predicates that are used for node matching.
 426   namespace PPC {
 427
 428     /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 429     /// VPKUHUM instruction.
 430     bool isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 431                               SelectionDAG &DAG);
 432
 433     /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 434     /// VPKUWUM instruction.
 435     bool isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 436                               SelectionDAG &DAG);
 437
 438     /// isVPKUDUMShuffleMask - Return true if this is the shuffle mask for a
 439     /// VPKUDUM instruction.
 440     bool isVPKUDUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 441                               SelectionDAG &DAG);
 442
 443     /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 444     /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 445     bool isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 446                             unsigned ShuffleKind, SelectionDAG &DAG);
 447
 448     /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 449     /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 450     bool isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 451                             unsigned ShuffleKind, SelectionDAG &DAG);
 452
 453     /// isVMRGEOShuffleMask - Return true if this is a shuffle mask suitable for
 454     /// a VMRGEW or VMRGOW instruction
 455     bool isVMRGEOShuffleMask(ShuffleVectorSDNode *N, bool CheckEven,
 456                              unsigned ShuffleKind, SelectionDAG &DAG);
 457     /// isXXSLDWIShuffleMask - Return true if this is a shuffle mask suitable
 458     /// for a XXSLDWI instruction.
 459     bool isXXSLDWIShuffleMask(ShuffleVectorSDNode *N, unsigned &ShiftElts,
 460                               bool &Swap, bool IsLE);
 461     /// isXXPERMDIShuffleMask - Return true if this is a shuffle mask suitable
 462     /// for a XXPERMDI instruction.
 463     bool isXXPERMDIShuffleMask(ShuffleVectorSDNode *N, unsigned &ShiftElts,
 464                               bool &Swap, bool IsLE);
 465
 466     /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the
 467     /// shift amount, otherwise return -1.
 468     int isVSLDOIShuffleMask(SDNode *N, unsigned ShuffleKind,
 469                             SelectionDAG &DAG);
 470
 471     /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 472     /// specifies a splat of a single element that is suitable for input to
 473     /// VSPLTB/VSPLTH/VSPLTW.
 474     bool isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize);
 475
 476     /// isXXINSERTWMask - Return true if this VECTOR_SHUFFLE can be handled by
 477     /// the XXINSERTW instruction introduced in ISA 3.0. This is essentially any
 478     /// shuffle of v4f32/v4i32 vectors that just inserts one element from one
 479     /// vector into the other. This function will also set a couple of
 480     /// output parameters for how much the source vector needs to be shifted and
 481     /// what byte number needs to be specified for the instruction to put the
 482     /// element in the desired location of the target vector.
 483     bool isXXINSERTWMask(ShuffleVectorSDNode *N, unsigned &ShiftElts,
 484                          unsigned &InsertAtByte, bool &Swap, bool IsLE);
 485
 486     /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 487     /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 488     unsigned getVSPLTImmediate(SDNode *N, unsigned EltSize, SelectionDAG &DAG);
 489
 490     /// get_VSPLTI_elt - If this is a build_vector of constants which can be
 491     /// formed by using a vspltis[bhw] instruction of the specified element
 492     /// size, return the constant being splatted.  The ByteSize field indicates
 493     /// the number of bytes of each element [124] -> [bhw].
 494     SDValue get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG);
 495
 496     /// If this is a qvaligni shuffle mask, return the shift
 497     /// amount, otherwise return -1.
 498     int isQVALIGNIShuffleMask(SDNode *N);
 499
 500   } // end namespace PPC
 501
 502   class PPCTargetLowering : public TargetLowering {
 503     const PPCSubtarget &Subtarget;
 504
 505   public:
 506     explicit PPCTargetLowering(const PPCTargetMachine &TM,
 507                                const PPCSubtarget &STI);
 508
 509     /// getTargetNodeName() - This method returns the name of a target specific
 510     /// DAG node.
 511     const char *getTargetNodeName(unsigned Opcode) const override;
 512
 513     /// getPreferredVectorAction - The code we generate when vector types are
 514     /// legalized by promoting the integer element type is often much worse
 515     /// than code we generate if we widen the type for applicable vector types.
 516     /// The issue with promoting is that the vector is scalaraized, individual
 517     /// elements promoted and then the vector is rebuilt. So say we load a pair
 518     /// of v4i8's and shuffle them. This will turn into a mess of 8 extending
 519     /// loads, moves back into VSR's (or memory ops if we don't have moves) and
 520     /// then the VPERM for the shuffle. All in all a very slow sequence.
 521     TargetLoweringBase::LegalizeTypeAction getPreferredVectorAction(EVT VT)
 522       const override {
 523       if (VT.getScalarSizeInBits() % 8 == 0)
 524         return TypeWidenVector;
 525       return TargetLoweringBase::getPreferredVectorAction(VT);
 526     }
 527
 528     bool useSoftFloat() const override;
 529
 530     MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override {
 531       return MVT::i32;
 532     }
 533
 534     bool isCheapToSpeculateCttz() const override {
 535       return true;
 536     }
 537
 538     bool isCheapToSpeculateCtlz() const override {
 539       return true;
 540     }
 541
 542     bool isCtlzFast() const override {
 543       return true;
 544     }
 545
 546     bool hasAndNotCompare(SDValue) const override {
 547       return true;
 548     }
 549
 550     bool convertSetCCLogicToBitwiseLogic(EVT VT) const override {
 551       return VT.isScalarInteger();
 552     }
 553
 554     bool supportSplitCSR(MachineFunction *MF) const override {
 555       return
 556         MF->getFunction()->getCallingConv() == CallingConv::CXX_FAST_TLS &&
 557         MF->getFunction()->hasFnAttribute(Attribute::NoUnwind);
 558     }
 559
 560     void initializeSplitCSR(MachineBasicBlock *Entry) const override;
 561
 562     void insertCopiesSplitCSR(
 563       MachineBasicBlock *Entry,
 564       const SmallVectorImpl<MachineBasicBlock *> &Exits) const override;
 565
 566     /// getSetCCResultType - Return the ISD::SETCC ValueType
 567     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 568                            EVT VT) const override;
 569
 570     /// Return true if target always beneficiates from combining into FMA for a
 571     /// given value type. This must typically return false on targets where FMA
 572     /// takes more cycles to execute than FADD.
 573     bool enableAggressiveFMAFusion(EVT VT) const override;
 574
 575     /// getPreIndexedAddressParts - returns true by value, base pointer and
 576     /// offset pointer and addressing mode by reference if the node's address
 577     /// can be legally represented as pre-indexed load / store address.
 578     bool getPreIndexedAddressParts(SDNode *N, SDValue &Base,
 579                                    SDValue &Offset,
 580                                    ISD::MemIndexedMode &AM,
 581                                    SelectionDAG &DAG) const override;
 582
 583     /// SelectAddressRegReg - Given the specified addressed, check to see if it
 584     /// can be represented as an indexed [r+r] operation.  Returns false if it
 585     /// can be more efficiently represented with [r+imm].
 586     bool SelectAddressRegReg(SDValue N, SDValue &Base, SDValue &Index,
 587                              SelectionDAG &DAG) const;
 588
 589     /// SelectAddressRegImm - Returns true if the address N can be represented
 590     /// by a base register plus a signed 16-bit displacement [r+imm], and if it
 591     /// is not better represented as reg+reg.  If Aligned is true, only accept
 592     /// displacements suitable for STD and friends, i.e. multiples of 4.
 593     bool SelectAddressRegImm(SDValue N, SDValue &Disp, SDValue &Base,
 594                              SelectionDAG &DAG, bool Aligned) const;
 595
 596     /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 597     /// represented as an indexed [r+r] operation.
 598     bool SelectAddressRegRegOnly(SDValue N, SDValue &Base, SDValue &Index,
 599                                  SelectionDAG &DAG) const;
 600
 601     Sched::Preference getSchedulingPreference(SDNode *N) const override;
 602
 603     /// LowerOperation - Provide custom lowering hooks for some operations.
 604     ///
 605     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 606
 607     /// ReplaceNodeResults - Replace the results of node with an illegal result
 608     /// type with new values built out of custom code.
 609     ///
 610     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 611                             SelectionDAG &DAG) const override;
 612
 613     SDValue expandVSXLoadForLE(SDNode *N, DAGCombinerInfo &DCI) const;
 614     SDValue expandVSXStoreForLE(SDNode *N, DAGCombinerInfo &DCI) const;
 615
 616     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 617
 618     SDValue BuildSDIVPow2(SDNode *N, const APInt &Divisor, SelectionDAG &DAG,
 619                           std::vector<SDNode *> *Created) const override;
 620
 621     unsigned getRegisterByName(const char* RegName, EVT VT,
 622                                SelectionDAG &DAG) const override;
 623
 624     void computeKnownBitsForTargetNode(const SDValue Op,
 625                                        KnownBits &Known,
 626                                        const APInt &DemandedElts,
 627                                        const SelectionDAG &DAG,
 628                                        unsigned Depth = 0) const override;
 629
 630     unsigned getPrefLoopAlignment(MachineLoop *ML) const override;
 631
 632     bool shouldInsertFencesForAtomic(const Instruction *I) const override {
 633       return true;
 634     }
 635
 636     Instruction *emitLeadingFence(IRBuilder<> &Builder, Instruction *Inst,
 637                                   AtomicOrdering Ord) const override;
 638     Instruction *emitTrailingFence(IRBuilder<> &Builder, Instruction *Inst,
 639                                    AtomicOrdering Ord) const override;
 640
 641     MachineBasicBlock *
 642     EmitInstrWithCustomInserter(MachineInstr &MI,
 643                                 MachineBasicBlock *MBB) const override;
 644     MachineBasicBlock *EmitAtomicBinary(MachineInstr &MI,
 645                                         MachineBasicBlock *MBB,
 646                                         unsigned AtomicSize,
 647                                         unsigned BinOpcode,
 648                                         unsigned CmpOpcode = 0,
 649                                         unsigned CmpPred = 0) const;
 650     MachineBasicBlock *EmitPartwordAtomicBinary(MachineInstr &MI,
 651                                                 MachineBasicBlock *MBB,
 652                                                 bool is8bit,
 653                                                 unsigned Opcode,
 654                                                 unsigned CmpOpcode = 0,
 655                                                 unsigned CmpPred = 0) const;
 656
 657     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr &MI,
 658                                         MachineBasicBlock *MBB) const;
 659
 660     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr &MI,
 661                                          MachineBasicBlock *MBB) const;
 662
 663     ConstraintType getConstraintType(StringRef Constraint) const override;
 664
 665     /// Examine constraint string and operand type and determine a weight value.
 666     /// The operand object must already have been set up with the operand type.
 667     ConstraintWeight getSingleConstraintMatchWeight(
 668       AsmOperandInfo &info, const char *constraint) const override;
 669
 670     std::pair<unsigned, const TargetRegisterClass *>
 671     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 672                                  StringRef Constraint, MVT VT) const override;
 673
 674     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 675     /// function arguments in the caller parameter area.  This is the actual
 676     /// alignment, not its logarithm.
 677     unsigned getByValTypeAlignment(Type *Ty,
 678                                    const DataLayout &DL) const override;
 679
 680     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 681     /// vector.  If it is invalid, don't add anything to Ops.
 682     void LowerAsmOperandForConstraint(SDValue Op,
 683                                       std::string &Constraint,
 684                                       std::vector<SDValue> &Ops,
 685                                       SelectionDAG &DAG) const override;
 686
 687     unsigned
 688     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 689       if (ConstraintCode == "es")
 690         return InlineAsm::Constraint_es;
 691       else if (ConstraintCode == "o")
 692         return InlineAsm::Constraint_o;
 693       else if (ConstraintCode == "Q")
 694         return InlineAsm::Constraint_Q;
 695       else if (ConstraintCode == "Z")
 696         return InlineAsm::Constraint_Z;
 697       else if (ConstraintCode == "Zy")
 698         return InlineAsm::Constraint_Zy;
 699       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 700     }
 701
 702     /// isLegalAddressingMode - Return true if the addressing mode represented
 703     /// by AM is legal for this target, for a load/store of the specified type.
 704     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 705                                Type *Ty, unsigned AS) const override;
 706
 707     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 708     /// icmp immediate, that is the target has icmp instructions which can
 709     /// compare a register against the immediate without having to materialize
 710     /// the immediate into a register.
 711     bool isLegalICmpImmediate(int64_t Imm) const override;
 712
 713     /// isLegalAddImmediate - Return true if the specified immediate is legal
 714     /// add immediate, that is the target has add instructions which can
 715     /// add a register and the immediate without having to materialize
 716     /// the immediate into a register.
 717     bool isLegalAddImmediate(int64_t Imm) const override;
 718
 719     /// isTruncateFree - Return true if it's free to truncate a value of
 720     /// type Ty1 to type Ty2. e.g. On PPC it's free to truncate a i64 value in
 721     /// register X1 to i32 by referencing its sub-register R1.
 722     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 723     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 724
 725     bool isZExtFree(SDValue Val, EVT VT2) const override;
 726
 727     bool isFPExtFree(EVT VT) const override;
 728
 729     /// \brief Returns true if it is beneficial to convert a load of a constant
 730     /// to just the constant itself.
 731     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 732                                            Type *Ty) const override;
 733
 734     bool convertSelectOfConstantsToMath() const override {
 735       return true;
 736     }
 737
 738     bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const override;
 739
 740     bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 741                             const CallInst &I,
 742                             unsigned Intrinsic) const override;
 743
 744     /// getOptimalMemOpType - Returns the target specific optimal type for load
 745     /// and store operations as a result of memset, memcpy, and memmove
 746     /// lowering. If DstAlign is zero that means it's safe to destination
 747     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 748     /// means there isn't a need to check it against alignment requirement,
 749     /// probably because the source does not need to be loaded. If 'IsMemset' is
 750     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 751     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 752     /// source is constant so it does not need to be loaded.
 753     /// It returns EVT::Other if the type should be determined using generic
 754     /// target-independent logic.
 755     EVT
 756     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 757                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 758                         MachineFunction &MF) const override;
 759
 760     /// Is unaligned memory access allowed for the given type, and is it fast
 761     /// relative to software emulation.
 762     bool allowsMisalignedMemoryAccesses(EVT VT,
 763                                         unsigned AddrSpace,
 764                                         unsigned Align = 1,
 765                                         bool *Fast = nullptr) const override;
 766
 767     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 768     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 769     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 770     /// expanded to fmul + fadd.
 771     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 772
 773     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 774
 775     // Should we expand the build vector with shuffles?
 776     bool
 777     shouldExpandBuildVectorWithShuffles(EVT VT,
 778                                         unsigned DefinedValues) const override;
 779
 780     /// createFastISel - This method returns a target-specific FastISel object,
 781     /// or null if the target does not support "fast" instruction selection.
 782     FastISel *createFastISel(FunctionLoweringInfo &FuncInfo,
 783                              const TargetLibraryInfo *LibInfo) const override;
 784
 785     /// \brief Returns true if an argument of type Ty needs to be passed in a
 786     /// contiguous block of registers in calling convention CallConv.
 787     bool functionArgumentNeedsConsecutiveRegisters(
 788       Type *Ty, CallingConv::ID CallConv, bool isVarArg) const override {
 789       // We support any array type as "consecutive" block in the parameter
 790       // save area.  The element type defines the alignment requirement and
 791       // whether the argument should go in GPRs, FPRs, or VRs if available.
 792       //
 793       // Note that clang uses this capability both to implement the ELFv2
 794       // homogeneous float/vector aggregate ABI, and to avoid having to use
 795       // "byval" when passing aggregates that might fully fit in registers.
 796       return Ty->isArrayTy();
 797     }
 798
 799     /// If a physical register, this returns the register that receives the
 800     /// exception address on entry to an EH pad.
 801     unsigned
 802     getExceptionPointerRegister(const Constant *PersonalityFn) const override;
 803
 804     /// If a physical register, this returns the register that receives the
 805     /// exception typeid on entry to a landing pad.
 806     unsigned
 807     getExceptionSelectorRegister(const Constant *PersonalityFn) const override;
 808
 809     /// Override to support customized stack guard loading.
 810     bool useLoadStackGuardNode() const override;
 811     void insertSSPDeclarations(Module &M) const override;
 812
 813     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 814
 815     unsigned getJumpTableEncoding() const override;
 816     bool isJumpTableRelative() const override;
 817     SDValue getPICJumpTableRelocBase(SDValue Table,
 818                                      SelectionDAG &DAG) const override;
 819     const MCExpr *getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 820                                                unsigned JTI,
 821                                                MCContext &Ctx) const override;
 822
 823   private:
 824     struct ReuseLoadInfo {
 825       SDValue Ptr;
 826       SDValue Chain;
 827       SDValue ResChain;
 828       MachinePointerInfo MPI;
 829       bool IsDereferenceable = false;
 830       bool IsInvariant = false;
 831       unsigned Alignment = 0;
 832       AAMDNodes AAInfo;
 833       const MDNode *Ranges = nullptr;
 834
 835       ReuseLoadInfo() = default;
 836
 837       MachineMemOperand::Flags MMOFlags() const {
 838         MachineMemOperand::Flags F = MachineMemOperand::MONone;
 839         if (IsDereferenceable)
 840           F |= MachineMemOperand::MODereferenceable;
 841         if (IsInvariant)
 842           F |= MachineMemOperand::MOInvariant;
 843         return F;
 844       }
 845     };
 846
 847     bool canReuseLoadAddress(SDValue Op, EVT MemVT, ReuseLoadInfo &RLI,
 848                              SelectionDAG &DAG,
 849                              ISD::LoadExtType ET = ISD::NON_EXTLOAD) const;
 850     void spliceIntoChain(SDValue ResChain, SDValue NewResChain,
 851                          SelectionDAG &DAG) const;
 852
 853     void LowerFP_TO_INTForReuse(SDValue Op, ReuseLoadInfo &RLI,
 854                                 SelectionDAG &DAG, const SDLoc &dl) const;
 855     SDValue LowerFP_TO_INTDirectMove(SDValue Op, SelectionDAG &DAG,
 856                                      const SDLoc &dl) const;
 857
 858     bool directMoveIsProfitable(const SDValue &Op) const;
 859     SDValue LowerINT_TO_FPDirectMove(SDValue Op, SelectionDAG &DAG,
 860                                      const SDLoc &dl) const;
 861
 862     SDValue getFramePointerFrameIndex(SelectionDAG & DAG) const;
 863     SDValue getReturnAddrFrameIndex(SelectionDAG & DAG) const;
 864
 865     bool
 866     IsEligibleForTailCallOptimization(SDValue Callee,
 867                                       CallingConv::ID CalleeCC,
 868                                       bool isVarArg,
 869                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 870                                       SelectionDAG& DAG) const;
 871
 872     bool
 873     IsEligibleForTailCallOptimization_64SVR4(
 874                                     SDValue Callee,
 875                                     CallingConv::ID CalleeCC,
 876                                     ImmutableCallSite *CS,
 877                                     bool isVarArg,
 878                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 879                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 880                                     SelectionDAG& DAG) const;
 881
 882     SDValue EmitTailCallLoadFPAndRetAddr(SelectionDAG &DAG, int SPDiff,
 883                                          SDValue Chain, SDValue &LROpOut,
 884                                          SDValue &FPOpOut,
 885                                          const SDLoc &dl) const;
 886
 887     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 888     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 889     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 890     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 891     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 892     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 893     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 894     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 895     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 896     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 897     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 898     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 899     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 900     SDValue LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG) const;
 901     SDValue LowerGET_DYNAMIC_AREA_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 902     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 903     SDValue LowerEH_DWARF_CFA(SDValue Op, SelectionDAG &DAG) const;
 904     SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
 905     SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
 906     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 907     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 908     SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
 909                            const SDLoc &dl) const;
 910     SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 911     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 912     SDValue LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 913     SDValue LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 914     SDValue LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const;
 915     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 916     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 917     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 918     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 919     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 920     SDValue LowerINTRINSIC_VOID(SDValue Op, SelectionDAG &DAG) const;
 921     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 922     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 923     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 924
 925     SDValue LowerVectorLoad(SDValue Op, SelectionDAG &DAG) const;
 926     SDValue LowerVectorStore(SDValue Op, SelectionDAG &DAG) const;
 927
 928     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 929                             CallingConv::ID CallConv, bool isVarArg,
 930                             const SmallVectorImpl<ISD::InputArg> &Ins,
 931                             const SDLoc &dl, SelectionDAG &DAG,
 932                             SmallVectorImpl<SDValue> &InVals) const;
 933     SDValue FinishCall(CallingConv::ID CallConv, const SDLoc &dl,
 934                        bool isTailCall, bool isVarArg, bool isPatchPoint,
 935                        bool hasNest, SelectionDAG &DAG,
 936                        SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
 937                        SDValue InFlag, SDValue Chain, SDValue CallSeqStart,
 938                        SDValue &Callee, int SPDiff, unsigned NumBytes,
 939                        const SmallVectorImpl<ISD::InputArg> &Ins,
 940                        SmallVectorImpl<SDValue> &InVals,
 941                        ImmutableCallSite *CS) const;
 942
 943     SDValue
 944     LowerFormalArguments(SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 945                          const SmallVectorImpl<ISD::InputArg> &Ins,
 946                          const SDLoc &dl, SelectionDAG &DAG,
 947                          SmallVectorImpl<SDValue> &InVals) const override;
 948
 949     SDValue LowerCall(TargetLowering::CallLoweringInfo &CLI,
 950                       SmallVectorImpl<SDValue> &InVals) const override;
 951
 952     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 953                         bool isVarArg,
 954                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 955                         LLVMContext &Context) const override;
 956
 957     SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 958                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 959                         const SmallVectorImpl<SDValue> &OutVals,
 960                         const SDLoc &dl, SelectionDAG &DAG) const override;
 961
 962     SDValue extendArgForPPC64(ISD::ArgFlagsTy Flags, EVT ObjectVT,
 963                               SelectionDAG &DAG, SDValue ArgVal,
 964                               const SDLoc &dl) const;
 965
 966     SDValue LowerFormalArguments_Darwin(
 967         SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 968         const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &dl,
 969         SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals) const;
 970     SDValue LowerFormalArguments_64SVR4(
 971         SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 972         const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &dl,
 973         SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals) const;
 974     SDValue LowerFormalArguments_32SVR4(
 975         SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 976         const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &dl,
 977         SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals) const;
 978
 979     SDValue createMemcpyOutsideCallSeq(SDValue Arg, SDValue PtrOff,
 980                                        SDValue CallSeqStart,
 981                                        ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 982                                        const SDLoc &dl) const;
 983
 984     SDValue LowerCall_Darwin(SDValue Chain, SDValue Callee,
 985                              CallingConv::ID CallConv, bool isVarArg,
 986                              bool isTailCall, bool isPatchPoint,
 987                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 988                              const SmallVectorImpl<SDValue> &OutVals,
 989                              const SmallVectorImpl<ISD::InputArg> &Ins,
 990                              const SDLoc &dl, SelectionDAG &DAG,
 991                              SmallVectorImpl<SDValue> &InVals,
 992                              ImmutableCallSite *CS) const;
 993     SDValue LowerCall_64SVR4(SDValue Chain, SDValue Callee,
 994                              CallingConv::ID CallConv, bool isVarArg,
 995                              bool isTailCall, bool isPatchPoint,
 996                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 997                              const SmallVectorImpl<SDValue> &OutVals,
 998                              const SmallVectorImpl<ISD::InputArg> &Ins,
 999                              const SDLoc &dl, SelectionDAG &DAG,
1000                              SmallVectorImpl<SDValue> &InVals,
1001                              ImmutableCallSite *CS) const;
1002     SDValue LowerCall_32SVR4(SDValue Chain, SDValue Callee,
1003                              CallingConv::ID CallConv, bool isVarArg,
1004                              bool isTailCall, bool isPatchPoint,
1005                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1006                              const SmallVectorImpl<SDValue> &OutVals,
1007                              const SmallVectorImpl<ISD::InputArg> &Ins,
1008                              const SDLoc &dl, SelectionDAG &DAG,
1009                              SmallVectorImpl<SDValue> &InVals,
1010                              ImmutableCallSite *CS) const;
1011
1012     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1013     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1014
1015     SDValue DAGCombineExtBoolTrunc(SDNode *N, DAGCombinerInfo &DCI) const;
1016     SDValue DAGCombineBuildVector(SDNode *N, DAGCombinerInfo &DCI) const;
1017     SDValue DAGCombineTruncBoolExt(SDNode *N, DAGCombinerInfo &DCI) const;
1018     SDValue combineFPToIntToFP(SDNode *N, DAGCombinerInfo &DCI) const;
1019     SDValue combineSHL(SDNode *N, DAGCombinerInfo &DCI) const;
1020     SDValue combineSRA(SDNode *N, DAGCombinerInfo &DCI) const;
1021     SDValue combineSRL(SDNode *N, DAGCombinerInfo &DCI) const;
1022
1023     /// ConvertSETCCToSubtract - looks at SETCC that compares ints. It replaces
1024     /// SETCC with integer subtraction when (1) there is a legal way of doing it
1025     /// (2) keeping the result of comparison in GPR has performance benefit.
1026     SDValue ConvertSETCCToSubtract(SDNode *N, DAGCombinerInfo &DCI) const;
1027
1028     SDValue getSqrtEstimate(SDValue Operand, SelectionDAG &DAG, int Enabled,
1029                             int &RefinementSteps, bool &UseOneConstNR,
1030                             bool Reciprocal) const override;
1031     SDValue getRecipEstimate(SDValue Operand, SelectionDAG &DAG, int Enabled,
1032                              int &RefinementSteps) const override;
1033     unsigned combineRepeatedFPDivisors() const override;
1034
1035     CCAssignFn *useFastISelCCs(unsigned Flag) const;
1036
1037     SDValue
1038     combineElementTruncationToVectorTruncation(SDNode *N,
1039                                                DAGCombinerInfo &DCI) const;
1040   };
1041
1042   namespace PPC {
1043
1044     FastISel *createFastISel(FunctionLoweringInfo &FuncInfo,
1045                              const TargetLibraryInfo *LibInfo);
1046
1047   } // end namespace PPC
1048
1049   bool CC_PPC32_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1050                                   CCValAssign::LocInfo &LocInfo,
1051                                   ISD::ArgFlagsTy &ArgFlags,
1052                                   CCState &State);
1053
1054   bool CC_PPC32_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1055                                          MVT &LocVT,
1056                                          CCValAssign::LocInfo &LocInfo,
1057                                          ISD::ArgFlagsTy &ArgFlags,
1058                                          CCState &State);
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1067   bool CC_PPC32_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
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1071                                            CCState &State);
1072
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1075 #endif // LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H