contrib/llvm/lib/Target/PowerPC/PPCISelLowering.h

   1 //===-- PPCISelLowering.h - PPC32 DAG Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that PPC uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_POWERPC_PPCISELLOWERING_H
  16 #define LLVM_LIB_TARGET_POWERPC_PPCISELLOWERING_H
  17
  18 #include "PPC.h"
  19 #include "PPCInstrInfo.h"
  20 #include "llvm/CodeGen/CallingConvLower.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineMemOperand.h"
  23 #include "llvm/CodeGen/MachineValueType.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/SelectionDAGNodes.h"
  26 #include "llvm/CodeGen/ValueTypes.h"
  27 #include "llvm/IR/Attributes.h"
  28 #include "llvm/IR/CallingConv.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/InlineAsm.h"
  31 #include "llvm/IR/Metadata.h"
  32 #include "llvm/IR/Type.h"
  33 #include "llvm/Target/TargetLowering.h"
  34 #include <utility>
  35
  36 namespace llvm {
  37
  38   namespace PPCISD {
  39
  40     enum NodeType : unsigned {
  41       // Start the numbering where the builtin ops and target ops leave off.
  42       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  43
  44       /// FSEL - Traditional three-operand fsel node.
  45       ///
  46       FSEL,
  47
  48       /// FCFID - The FCFID instruction, taking an f64 operand and producing
  49       /// and f64 value containing the FP representation of the integer that
  50       /// was temporarily in the f64 operand.
  51       FCFID,
  52
  53       /// Newer FCFID[US] integer-to-floating-point conversion instructions for
  54       /// unsigned integers and single-precision outputs.
  55       FCFIDU, FCFIDS, FCFIDUS,
  56
  57       /// FCTI[D,W]Z - The FCTIDZ and FCTIWZ instructions, taking an f32 or f64
  58       /// operand, producing an f64 value containing the integer representation
  59       /// of that FP value.
  60       FCTIDZ, FCTIWZ,
  61
  62       /// Newer FCTI[D,W]UZ floating-point-to-integer conversion instructions for
  63       /// unsigned integers with round toward zero.
  64       FCTIDUZ, FCTIWUZ,
  65
  66       /// VEXTS, ByteWidth - takes an input in VSFRC and produces an output in
  67       /// VSFRC that is sign-extended from ByteWidth to a 64-byte integer.
  68       VEXTS,
  69
  70       /// Reciprocal estimate instructions (unary FP ops).
  71       FRE, FRSQRTE,
  72
  73       // VMADDFP, VNMSUBFP - The VMADDFP and VNMSUBFP instructions, taking
  74       // three v4f32 operands and producing a v4f32 result.
  75       VMADDFP, VNMSUBFP,
  76
  77       /// VPERM - The PPC VPERM Instruction.
  78       ///
  79       VPERM,
  80
  81       /// XXSPLT - The PPC VSX splat instructions
  82       ///
  83       XXSPLT,
  84
  85       /// XXINSERT - The PPC VSX insert instruction
  86       ///
  87       XXINSERT,
  88
  89       /// VECSHL - The PPC VSX shift left instruction
  90       ///
  91       VECSHL,
  92
  93       /// The CMPB instruction (takes two operands of i32 or i64).
  94       CMPB,
  95
  96       /// Hi/Lo - These represent the high and low 16-bit parts of a global
  97       /// address respectively.  These nodes have two operands, the first of
  98       /// which must be a TargetGlobalAddress, and the second of which must be a
  99       /// Constant.  Selected naively, these turn into 'lis G+C' and 'li G+C',
 100       /// though these are usually folded into other nodes.
 101       Hi, Lo,
 102
 103       /// The following two target-specific nodes are used for calls through
 104       /// function pointers in the 64-bit SVR4 ABI.
 105
 106       /// OPRC, CHAIN = DYNALLOC(CHAIN, NEGSIZE, FRAME_INDEX)
 107       /// This instruction is lowered in PPCRegisterInfo::eliminateFrameIndex to
 108       /// compute an allocation on the stack.
 109       DYNALLOC,
 110
 111       /// This instruction is lowered in PPCRegisterInfo::eliminateFrameIndex to
 112       /// compute an offset from native SP to the address  of the most recent
 113       /// dynamic alloca.
 114       DYNAREAOFFSET,
 115
 116       /// GlobalBaseReg - On Darwin, this node represents the result of the mflr
 117       /// at function entry, used for PIC code.
 118       GlobalBaseReg,
 119
 120       /// These nodes represent the 32-bit PPC shifts that operate on 6-bit
 121       /// shift amounts.  These nodes are generated by the multi-precision shift
 122       /// code.
 123       SRL, SRA, SHL,
 124
 125       /// The combination of sra[wd]i and addze used to implemented signed
 126       /// integer division by a power of 2. The first operand is the dividend,
 127       /// and the second is the constant shift amount (representing the
 128       /// divisor).
 129       SRA_ADDZE,
 130
 131       /// CALL - A direct function call.
 132       /// CALL_NOP is a call with the special NOP which follows 64-bit
 133       /// SVR4 calls.
 134       CALL, CALL_NOP,
 135
 136       /// CHAIN,FLAG = MTCTR(VAL, CHAIN[, INFLAG]) - Directly corresponds to a
 137       /// MTCTR instruction.
 138       MTCTR,
 139
 140       /// CHAIN,FLAG = BCTRL(CHAIN, INFLAG) - Directly corresponds to a
 141       /// BCTRL instruction.
 142       BCTRL,
 143
 144       /// CHAIN,FLAG = BCTRL(CHAIN, ADDR, INFLAG) - The combination of a bctrl
 145       /// instruction and the TOC reload required on SVR4 PPC64.
 146       BCTRL_LOAD_TOC,
 147
 148       /// Return with a flag operand, matched by 'blr'
 149       RET_FLAG,
 150
 151       /// R32 = MFOCRF(CRREG, INFLAG) - Represents the MFOCRF instruction.
 152       /// This copies the bits corresponding to the specified CRREG into the
 153       /// resultant GPR.  Bits corresponding to other CR regs are undefined.
 154       MFOCRF,
 155
 156       /// Direct move from a VSX register to a GPR
 157       MFVSR,
 158
 159       /// Direct move from a GPR to a VSX register (algebraic)
 160       MTVSRA,
 161
 162       /// Direct move from a GPR to a VSX register (zero)
 163       MTVSRZ,
 164
 165       /// Extract a subvector from signed integer vector and convert to FP.
 166       /// It is primarily used to convert a (widened) illegal integer vector
 167       /// type to a legal floating point vector type.
 168       /// For example v2i32 -> widened to v4i32 -> v2f64
 169       SINT_VEC_TO_FP,
 170
 171       /// Extract a subvector from unsigned integer vector and convert to FP.
 172       /// As with SINT_VEC_TO_FP, used for converting illegal types.
 173       UINT_VEC_TO_FP,
 174
 175       // FIXME: Remove these once the ANDI glue bug is fixed:
 176       /// i1 = ANDIo_1_[EQ|GT]_BIT(i32 or i64 x) - Represents the result of the
 177       /// eq or gt bit of CR0 after executing andi. x, 1. This is used to
 178       /// implement truncation of i32 or i64 to i1.
 179       ANDIo_1_EQ_BIT, ANDIo_1_GT_BIT,
 180
 181       // READ_TIME_BASE - A read of the 64-bit time-base register on a 32-bit
 182       // target (returns (Lo, Hi)). It takes a chain operand.
 183       READ_TIME_BASE,
 184
 185       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 186       EH_SJLJ_SETJMP,
 187
 188       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 189       EH_SJLJ_LONGJMP,
 190
 191       /// RESVEC = VCMP(LHS, RHS, OPC) - Represents one of the altivec VCMP*
 192       /// instructions.  For lack of better number, we use the opcode number
 193       /// encoding for the OPC field to identify the compare.  For example, 838
 194       /// is VCMPGTSH.
 195       VCMP,
 196
 197       /// RESVEC, OUTFLAG = VCMPo(LHS, RHS, OPC) - Represents one of the
 198       /// altivec VCMP*o instructions.  For lack of better number, we use the
 199       /// opcode number encoding for the OPC field to identify the compare.  For
 200       /// example, 838 is VCMPGTSH.
 201       VCMPo,
 202
 203       /// CHAIN = COND_BRANCH CHAIN, CRRC, OPC, DESTBB [, INFLAG] - This
 204       /// corresponds to the COND_BRANCH pseudo instruction.  CRRC is the
 205       /// condition register to branch on, OPC is the branch opcode to use (e.g.
 206       /// PPC::BLE), DESTBB is the destination block to branch to, and INFLAG is
 207       /// an optional input flag argument.
 208       COND_BRANCH,
 209
 210       /// CHAIN = BDNZ CHAIN, DESTBB - These are used to create counter-based
 211       /// loops.
 212       BDNZ, BDZ,
 213
 214       /// F8RC = FADDRTZ F8RC, F8RC - This is an FADD done with rounding
 215       /// towards zero.  Used only as part of the long double-to-int
 216       /// conversion sequence.
 217       FADDRTZ,
 218
 219       /// F8RC = MFFS - This moves the FPSCR (not modeled) into the register.
 220       MFFS,
 221
 222       /// TC_RETURN - A tail call return.
 223       ///   operand #0 chain
 224       ///   operand #1 callee (register or absolute)
 225       ///   operand #2 stack adjustment
 226       ///   operand #3 optional in flag
 227       TC_RETURN,
 228
 229       /// ch, gl = CR6[UN]SET ch, inglue - Toggle CR bit 6 for SVR4 vararg calls
 230       CR6SET,
 231       CR6UNSET,
 232
 233       /// GPRC = address of _GLOBAL_OFFSET_TABLE_. Used by initial-exec TLS
 234       /// on PPC32.
 235       PPC32_GOT,
 236
 237       /// GPRC = address of _GLOBAL_OFFSET_TABLE_. Used by general dynamic and
 238       /// local dynamic TLS on PPC32.
 239       PPC32_PICGOT,
 240
 241       /// G8RC = ADDIS_GOT_TPREL_HA %X2, Symbol - Used by the initial-exec
 242       /// TLS model, produces an ADDIS8 instruction that adds the GOT
 243       /// base to sym\@got\@tprel\@ha.
 244       ADDIS_GOT_TPREL_HA,
 245
 246       /// G8RC = LD_GOT_TPREL_L Symbol, G8RReg - Used by the initial-exec
 247       /// TLS model, produces a LD instruction with base register G8RReg
 248       /// and offset sym\@got\@tprel\@l.  This completes the addition that
 249       /// finds the offset of "sym" relative to the thread pointer.
 250       LD_GOT_TPREL_L,
 251
 252       /// G8RC = ADD_TLS G8RReg, Symbol - Used by the initial-exec TLS
 253       /// model, produces an ADD instruction that adds the contents of
 254       /// G8RReg to the thread pointer.  Symbol contains a relocation
 255       /// sym\@tls which is to be replaced by the thread pointer and
 256       /// identifies to the linker that the instruction is part of a
 257       /// TLS sequence.
 258       ADD_TLS,
 259
 260       /// G8RC = ADDIS_TLSGD_HA %X2, Symbol - For the general-dynamic TLS
 261       /// model, produces an ADDIS8 instruction that adds the GOT base
 262       /// register to sym\@got\@tlsgd\@ha.
 263       ADDIS_TLSGD_HA,
 264
 265       /// %X3 = ADDI_TLSGD_L G8RReg, Symbol - For the general-dynamic TLS
 266       /// model, produces an ADDI8 instruction that adds G8RReg to
 267       /// sym\@got\@tlsgd\@l and stores the result in X3.  Hidden by
 268       /// ADDIS_TLSGD_L_ADDR until after register assignment.
 269       ADDI_TLSGD_L,
 270
 271       /// %X3 = GET_TLS_ADDR %X3, Symbol - For the general-dynamic TLS
 272       /// model, produces a call to __tls_get_addr(sym\@tlsgd).  Hidden by
 273       /// ADDIS_TLSGD_L_ADDR until after register assignment.
 274       GET_TLS_ADDR,
 275
 276       /// G8RC = ADDI_TLSGD_L_ADDR G8RReg, Symbol, Symbol - Op that
 277       /// combines ADDI_TLSGD_L and GET_TLS_ADDR until expansion following
 278       /// register assignment.
 279       ADDI_TLSGD_L_ADDR,
 280
 281       /// G8RC = ADDIS_TLSLD_HA %X2, Symbol - For the local-dynamic TLS
 282       /// model, produces an ADDIS8 instruction that adds the GOT base
 283       /// register to sym\@got\@tlsld\@ha.
 284       ADDIS_TLSLD_HA,
 285
 286       /// %X3 = ADDI_TLSLD_L G8RReg, Symbol - For the local-dynamic TLS
 287       /// model, produces an ADDI8 instruction that adds G8RReg to
 288       /// sym\@got\@tlsld\@l and stores the result in X3.  Hidden by
 289       /// ADDIS_TLSLD_L_ADDR until after register assignment.
 290       ADDI_TLSLD_L,
 291
 292       /// %X3 = GET_TLSLD_ADDR %X3, Symbol - For the local-dynamic TLS
 293       /// model, produces a call to __tls_get_addr(sym\@tlsld).  Hidden by
 294       /// ADDIS_TLSLD_L_ADDR until after register assignment.
 295       GET_TLSLD_ADDR,
 296
 297       /// G8RC = ADDI_TLSLD_L_ADDR G8RReg, Symbol, Symbol - Op that
 298       /// combines ADDI_TLSLD_L and GET_TLSLD_ADDR until expansion
 299       /// following register assignment.
 300       ADDI_TLSLD_L_ADDR,
 301
 302       /// G8RC = ADDIS_DTPREL_HA %X3, Symbol - For the local-dynamic TLS
 303       /// model, produces an ADDIS8 instruction that adds X3 to
 304       /// sym\@dtprel\@ha.
 305       ADDIS_DTPREL_HA,
 306
 307       /// G8RC = ADDI_DTPREL_L G8RReg, Symbol - For the local-dynamic TLS
 308       /// model, produces an ADDI8 instruction that adds G8RReg to
 309       /// sym\@got\@dtprel\@l.
 310       ADDI_DTPREL_L,
 311
 312       /// VRRC = VADD_SPLAT Elt, EltSize - Temporary node to be expanded
 313       /// during instruction selection to optimize a BUILD_VECTOR into
 314       /// operations on splats.  This is necessary to avoid losing these
 315       /// optimizations due to constant folding.
 316       VADD_SPLAT,
 317
 318       /// CHAIN = SC CHAIN, Imm128 - System call.  The 7-bit unsigned
 319       /// operand identifies the operating system entry point.
 320       SC,
 321
 322       /// CHAIN = CLRBHRB CHAIN - Clear branch history rolling buffer.
 323       CLRBHRB,
 324
 325       /// GPRC, CHAIN = MFBHRBE CHAIN, Entry, Dummy - Move from branch
 326       /// history rolling buffer entry.
 327       MFBHRBE,
 328
 329       /// CHAIN = RFEBB CHAIN, State - Return from event-based branch.
 330       RFEBB,
 331
 332       /// VSRC, CHAIN = XXSWAPD CHAIN, VSRC - Occurs only for little
 333       /// endian.  Maps to an xxswapd instruction that corrects an lxvd2x
 334       /// or stxvd2x instruction.  The chain is necessary because the
 335       /// sequence replaces a load and needs to provide the same number
 336       /// of outputs.
 337       XXSWAPD,
 338
 339       /// An SDNode for swaps that are not associated with any loads/stores
 340       /// and thereby have no chain.
 341       SWAP_NO_CHAIN,
 342
 343       /// QVFPERM = This corresponds to the QPX qvfperm instruction.
 344       QVFPERM,
 345
 346       /// QVGPCI = This corresponds to the QPX qvgpci instruction.
 347       QVGPCI,
 348
 349       /// QVALIGNI = This corresponds to the QPX qvaligni instruction.
 350       QVALIGNI,
 351
 352       /// QVESPLATI = This corresponds to the QPX qvesplati instruction.
 353       QVESPLATI,
 354
 355       /// QBFLT = Access the underlying QPX floating-point boolean
 356       /// representation.
 357       QBFLT,
 358
 359       /// CHAIN = STBRX CHAIN, GPRC, Ptr, Type - This is a
 360       /// byte-swapping store instruction.  It byte-swaps the low "Type" bits of
 361       /// the GPRC input, then stores it through Ptr.  Type can be either i16 or
 362       /// i32.
 363       STBRX = ISD::FIRST_TARGET_MEMORY_OPCODE,
 364
 365       /// GPRC, CHAIN = LBRX CHAIN, Ptr, Type - This is a
 366       /// byte-swapping load instruction.  It loads "Type" bits, byte swaps it,
 367       /// then puts it in the bottom bits of the GPRC.  TYPE can be either i16
 368       /// or i32.
 369       LBRX,
 370
 371       /// STFIWX - The STFIWX instruction.  The first operand is an input token
 372       /// chain, then an f64 value to store, then an address to store it to.
 373       STFIWX,
 374
 375       /// GPRC, CHAIN = LFIWAX CHAIN, Ptr - This is a floating-point
 376       /// load which sign-extends from a 32-bit integer value into the
 377       /// destination 64-bit register.
 378       LFIWAX,
 379
 380       /// GPRC, CHAIN = LFIWZX CHAIN, Ptr - This is a floating-point
 381       /// load which zero-extends from a 32-bit integer value into the
 382       /// destination 64-bit register.
 383       LFIWZX,
 384
 385       /// GPRC, CHAIN = LXSIZX, CHAIN, Ptr, ByteWidth - This is a load of an
 386       /// integer smaller than 64 bits into a VSR. The integer is zero-extended.
 387       /// This can be used for converting loaded integers to floating point.
 388       LXSIZX,
 389
 390       /// STXSIX - The STXSI[bh]X instruction. The first operand is an input
 391       /// chain, then an f64 value to store, then an address to store it to,
 392       /// followed by a byte-width for the store.
 393       STXSIX,
 394
 395       /// VSRC, CHAIN = LXVD2X_LE CHAIN, Ptr - Occurs only for little endian.
 396       /// Maps directly to an lxvd2x instruction that will be followed by
 397       /// an xxswapd.
 398       LXVD2X,
 399
 400       /// CHAIN = STXVD2X CHAIN, VSRC, Ptr - Occurs only for little endian.
 401       /// Maps directly to an stxvd2x instruction that will be preceded by
 402       /// an xxswapd.
 403       STXVD2X,
 404
 405       /// QBRC, CHAIN = QVLFSb CHAIN, Ptr
 406       /// The 4xf32 load used for v4i1 constants.
 407       QVLFSb,
 408
 409       /// GPRC = TOC_ENTRY GA, TOC
 410       /// Loads the entry for GA from the TOC, where the TOC base is given by
 411       /// the last operand.
 412       TOC_ENTRY
 413     };
 414
 415   } // end namespace PPCISD
 416
 417   /// Define some predicates that are used for node matching.
 418   namespace PPC {
 419
 420     /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 421     /// VPKUHUM instruction.
 422     bool isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 423                               SelectionDAG &DAG);
 424
 425     /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 426     /// VPKUWUM instruction.
 427     bool isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 428                               SelectionDAG &DAG);
 429
 430     /// isVPKUDUMShuffleMask - Return true if this is the shuffle mask for a
 431     /// VPKUDUM instruction.
 432     bool isVPKUDUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 433                               SelectionDAG &DAG);
 434
 435     /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 436     /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 437     bool isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 438                             unsigned ShuffleKind, SelectionDAG &DAG);
 439
 440     /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 441     /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 442     bool isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 443                             unsigned ShuffleKind, SelectionDAG &DAG);
 444
 445     /// isVMRGEOShuffleMask - Return true if this is a shuffle mask suitable for
 446     /// a VMRGEW or VMRGOW instruction
 447     bool isVMRGEOShuffleMask(ShuffleVectorSDNode *N, bool CheckEven,
 448                              unsigned ShuffleKind, SelectionDAG &DAG);
 449
 450     /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the
 451     /// shift amount, otherwise return -1.
 452     int isVSLDOIShuffleMask(SDNode *N, unsigned ShuffleKind,
 453                             SelectionDAG &DAG);
 454
 455     /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 456     /// specifies a splat of a single element that is suitable for input to
 457     /// VSPLTB/VSPLTH/VSPLTW.
 458     bool isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize);
 459
 460     /// isXXINSERTWMask - Return true if this VECTOR_SHUFFLE can be handled by
 461     /// the XXINSERTW instruction introduced in ISA 3.0. This is essentially any
 462     /// shuffle of v4f32/v4i32 vectors that just inserts one element from one
 463     /// vector into the other. This function will also set a couple of
 464     /// output parameters for how much the source vector needs to be shifted and
 465     /// what byte number needs to be specified for the instruction to put the
 466     /// element in the desired location of the target vector.
 467     bool isXXINSERTWMask(ShuffleVectorSDNode *N, unsigned &ShiftElts,
 468                          unsigned &InsertAtByte, bool &Swap, bool IsLE);
 469
 470     /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 471     /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 472     unsigned getVSPLTImmediate(SDNode *N, unsigned EltSize, SelectionDAG &DAG);
 473
 474     /// get_VSPLTI_elt - If this is a build_vector of constants which can be
 475     /// formed by using a vspltis[bhw] instruction of the specified element
 476     /// size, return the constant being splatted.  The ByteSize field indicates
 477     /// the number of bytes of each element [124] -> [bhw].
 478     SDValue get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG);
 479
 480     /// If this is a qvaligni shuffle mask, return the shift
 481     /// amount, otherwise return -1.
 482     int isQVALIGNIShuffleMask(SDNode *N);
 483
 484   } // end namespace PPC
 485
 486   class PPCTargetLowering : public TargetLowering {
 487     const PPCSubtarget &Subtarget;
 488
 489   public:
 490     explicit PPCTargetLowering(const PPCTargetMachine &TM,
 491                                const PPCSubtarget &STI);
 492
 493     /// getTargetNodeName() - This method returns the name of a target specific
 494     /// DAG node.
 495     const char *getTargetNodeName(unsigned Opcode) const override;
 496
 497     /// getPreferredVectorAction - The code we generate when vector types are
 498     /// legalized by promoting the integer element type is often much worse
 499     /// than code we generate if we widen the type for applicable vector types.
 500     /// The issue with promoting is that the vector is scalaraized, individual
 501     /// elements promoted and then the vector is rebuilt. So say we load a pair
 502     /// of v4i8's and shuffle them. This will turn into a mess of 8 extending
 503     /// loads, moves back into VSR's (or memory ops if we don't have moves) and
 504     /// then the VPERM for the shuffle. All in all a very slow sequence.
 505     TargetLoweringBase::LegalizeTypeAction getPreferredVectorAction(EVT VT)
 506       const override {
 507       if (VT.getScalarSizeInBits() % 8 == 0)
 508         return TypeWidenVector;
 509       return TargetLoweringBase::getPreferredVectorAction(VT);
 510     }
 511
 512     bool useSoftFloat() const override;
 513
 514     MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override {
 515       return MVT::i32;
 516     }
 517
 518     bool isCheapToSpeculateCttz() const override {
 519       return true;
 520     }
 521
 522     bool isCheapToSpeculateCtlz() const override {
 523       return true;
 524     }
 525
 526     bool isCtlzFast() const override {
 527       return true;
 528     }
 529
 530     bool hasAndNotCompare(SDValue) const override {
 531       return true;
 532     }
 533
 534     bool convertSetCCLogicToBitwiseLogic(EVT VT) const override {
 535       return VT.isScalarInteger();
 536     }
 537
 538     bool supportSplitCSR(MachineFunction *MF) const override {
 539       return
 540         MF->getFunction()->getCallingConv() == CallingConv::CXX_FAST_TLS &&
 541         MF->getFunction()->hasFnAttribute(Attribute::NoUnwind);
 542     }
 543
 544     void initializeSplitCSR(MachineBasicBlock *Entry) const override;
 545
 546     void insertCopiesSplitCSR(
 547       MachineBasicBlock *Entry,
 548       const SmallVectorImpl<MachineBasicBlock *> &Exits) const override;
 549
 550     /// getSetCCResultType - Return the ISD::SETCC ValueType
 551     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 552                            EVT VT) const override;
 553
 554     /// Return true if target always beneficiates from combining into FMA for a
 555     /// given value type. This must typically return false on targets where FMA
 556     /// takes more cycles to execute than FADD.
 557     bool enableAggressiveFMAFusion(EVT VT) const override;
 558
 559     /// getPreIndexedAddressParts - returns true by value, base pointer and
 560     /// offset pointer and addressing mode by reference if the node's address
 561     /// can be legally represented as pre-indexed load / store address.
 562     bool getPreIndexedAddressParts(SDNode *N, SDValue &Base,
 563                                    SDValue &Offset,
 564                                    ISD::MemIndexedMode &AM,
 565                                    SelectionDAG &DAG) const override;
 566
 567     /// SelectAddressRegReg - Given the specified addressed, check to see if it
 568     /// can be represented as an indexed [r+r] operation.  Returns false if it
 569     /// can be more efficiently represented with [r+imm].
 570     bool SelectAddressRegReg(SDValue N, SDValue &Base, SDValue &Index,
 571                              SelectionDAG &DAG) const;
 572
 573     /// SelectAddressRegImm - Returns true if the address N can be represented
 574     /// by a base register plus a signed 16-bit displacement [r+imm], and if it
 575     /// is not better represented as reg+reg.  If Aligned is true, only accept
 576     /// displacements suitable for STD and friends, i.e. multiples of 4.
 577     bool SelectAddressRegImm(SDValue N, SDValue &Disp, SDValue &Base,
 578                              SelectionDAG &DAG, bool Aligned) const;
 579
 580     /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 581     /// represented as an indexed [r+r] operation.
 582     bool SelectAddressRegRegOnly(SDValue N, SDValue &Base, SDValue &Index,
 583                                  SelectionDAG &DAG) const;
 584
 585     Sched::Preference getSchedulingPreference(SDNode *N) const override;
 586
 587     /// LowerOperation - Provide custom lowering hooks for some operations.
 588     ///
 589     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 590
 591     /// ReplaceNodeResults - Replace the results of node with an illegal result
 592     /// type with new values built out of custom code.
 593     ///
 594     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 595                             SelectionDAG &DAG) const override;
 596
 597     SDValue expandVSXLoadForLE(SDNode *N, DAGCombinerInfo &DCI) const;
 598     SDValue expandVSXStoreForLE(SDNode *N, DAGCombinerInfo &DCI) const;
 599
 600     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 601
 602     SDValue BuildSDIVPow2(SDNode *N, const APInt &Divisor, SelectionDAG &DAG,
 603                           std::vector<SDNode *> *Created) const override;
 604
 605     unsigned getRegisterByName(const char* RegName, EVT VT,
 606                                SelectionDAG &DAG) const override;
 607
 608     void computeKnownBitsForTargetNode(const SDValue Op,
 609                                        KnownBits &Known,
 610                                        const APInt &DemandedElts,
 611                                        const SelectionDAG &DAG,
 612                                        unsigned Depth = 0) const override;
 613
 614     unsigned getPrefLoopAlignment(MachineLoop *ML) const override;
 615
 616     bool shouldInsertFencesForAtomic(const Instruction *I) const override {
 617       return true;
 618     }
 619
 620     Instruction* emitLeadingFence(IRBuilder<> &Builder, AtomicOrdering Ord,
 621                                   bool IsStore, bool IsLoad) const override;
 622     Instruction* emitTrailingFence(IRBuilder<> &Builder, AtomicOrdering Ord,
 623                                    bool IsStore, bool IsLoad) const override;
 624
 625     MachineBasicBlock *
 626     EmitInstrWithCustomInserter(MachineInstr &MI,
 627                                 MachineBasicBlock *MBB) const override;
 628     MachineBasicBlock *EmitAtomicBinary(MachineInstr &MI,
 629                                         MachineBasicBlock *MBB,
 630                                         unsigned AtomicSize,
 631                                         unsigned BinOpcode,
 632                                         unsigned CmpOpcode = 0,
 633                                         unsigned CmpPred = 0) const;
 634     MachineBasicBlock *EmitPartwordAtomicBinary(MachineInstr &MI,
 635                                                 MachineBasicBlock *MBB,
 636                                                 bool is8bit,
 637                                                 unsigned Opcode,
 638                                                 unsigned CmpOpcode = 0,
 639                                                 unsigned CmpPred = 0) const;
 640
 641     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr &MI,
 642                                         MachineBasicBlock *MBB) const;
 643
 644     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr &MI,
 645                                          MachineBasicBlock *MBB) const;
 646
 647     ConstraintType getConstraintType(StringRef Constraint) const override;
 648
 649     /// Examine constraint string and operand type and determine a weight value.
 650     /// The operand object must already have been set up with the operand type.
 651     ConstraintWeight getSingleConstraintMatchWeight(
 652       AsmOperandInfo &info, const char *constraint) const override;
 653
 654     std::pair<unsigned, const TargetRegisterClass *>
 655     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 656                                  StringRef Constraint, MVT VT) const override;
 657
 658     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 659     /// function arguments in the caller parameter area.  This is the actual
 660     /// alignment, not its logarithm.
 661     unsigned getByValTypeAlignment(Type *Ty,
 662                                    const DataLayout &DL) const override;
 663
 664     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 665     /// vector.  If it is invalid, don't add anything to Ops.
 666     void LowerAsmOperandForConstraint(SDValue Op,
 667                                       std::string &Constraint,
 668                                       std::vector<SDValue> &Ops,
 669                                       SelectionDAG &DAG) const override;
 670
 671     unsigned
 672     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 673       if (ConstraintCode == "es")
 674         return InlineAsm::Constraint_es;
 675       else if (ConstraintCode == "o")
 676         return InlineAsm::Constraint_o;
 677       else if (ConstraintCode == "Q")
 678         return InlineAsm::Constraint_Q;
 679       else if (ConstraintCode == "Z")
 680         return InlineAsm::Constraint_Z;
 681       else if (ConstraintCode == "Zy")
 682         return InlineAsm::Constraint_Zy;
 683       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 684     }
 685
 686     /// isLegalAddressingMode - Return true if the addressing mode represented
 687     /// by AM is legal for this target, for a load/store of the specified type.
 688     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 689                                Type *Ty, unsigned AS) const override;
 690
 691     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 692     /// icmp immediate, that is the target has icmp instructions which can
 693     /// compare a register against the immediate without having to materialize
 694     /// the immediate into a register.
 695     bool isLegalICmpImmediate(int64_t Imm) const override;
 696
 697     /// isLegalAddImmediate - Return true if the specified immediate is legal
 698     /// add immediate, that is the target has add instructions which can
 699     /// add a register and the immediate without having to materialize
 700     /// the immediate into a register.
 701     bool isLegalAddImmediate(int64_t Imm) const override;
 702
 703     /// isTruncateFree - Return true if it's free to truncate a value of
 704     /// type Ty1 to type Ty2. e.g. On PPC it's free to truncate a i64 value in
 705     /// register X1 to i32 by referencing its sub-register R1.
 706     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 707     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 708
 709     bool isZExtFree(SDValue Val, EVT VT2) const override;
 710
 711     bool isFPExtFree(EVT VT) const override;
 712
 713     /// \brief Returns true if it is beneficial to convert a load of a constant
 714     /// to just the constant itself.
 715     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 716                                            Type *Ty) const override;
 717
 718     bool convertSelectOfConstantsToMath() const override {
 719       return true;
 720     }
 721
 722     bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const override;
 723
 724     bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 725                             const CallInst &I,
 726                             unsigned Intrinsic) const override;
 727
 728     /// getOptimalMemOpType - Returns the target specific optimal type for load
 729     /// and store operations as a result of memset, memcpy, and memmove
 730     /// lowering. If DstAlign is zero that means it's safe to destination
 731     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 732     /// means there isn't a need to check it against alignment requirement,
 733     /// probably because the source does not need to be loaded. If 'IsMemset' is
 734     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 735     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 736     /// source is constant so it does not need to be loaded.
 737     /// It returns EVT::Other if the type should be determined using generic
 738     /// target-independent logic.
 739     EVT
 740     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 741                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 742                         MachineFunction &MF) const override;
 743
 744     /// Is unaligned memory access allowed for the given type, and is it fast
 745     /// relative to software emulation.
 746     bool allowsMisalignedMemoryAccesses(EVT VT,
 747                                         unsigned AddrSpace,
 748                                         unsigned Align = 1,
 749                                         bool *Fast = nullptr) const override;
 750
 751     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 752     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 753     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 754     /// expanded to fmul + fadd.
 755     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 756
 757     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 758
 759     // Should we expand the build vector with shuffles?
 760     bool
 761     shouldExpandBuildVectorWithShuffles(EVT VT,
 762                                         unsigned DefinedValues) const override;
 763
 764     /// createFastISel - This method returns a target-specific FastISel object,
 765     /// or null if the target does not support "fast" instruction selection.
 766     FastISel *createFastISel(FunctionLoweringInfo &FuncInfo,
 767                              const TargetLibraryInfo *LibInfo) const override;
 768
 769     /// \brief Returns true if an argument of type Ty needs to be passed in a
 770     /// contiguous block of registers in calling convention CallConv.
 771     bool functionArgumentNeedsConsecutiveRegisters(
 772       Type *Ty, CallingConv::ID CallConv, bool isVarArg) const override {
 773       // We support any array type as "consecutive" block in the parameter
 774       // save area.  The element type defines the alignment requirement and
 775       // whether the argument should go in GPRs, FPRs, or VRs if available.
 776       //
 777       // Note that clang uses this capability both to implement the ELFv2
 778       // homogeneous float/vector aggregate ABI, and to avoid having to use
 779       // "byval" when passing aggregates that might fully fit in registers.
 780       return Ty->isArrayTy();
 781     }
 782
 783     /// If a physical register, this returns the register that receives the
 784     /// exception address on entry to an EH pad.
 785     unsigned
 786     getExceptionPointerRegister(const Constant *PersonalityFn) const override;
 787
 788     /// If a physical register, this returns the register that receives the
 789     /// exception typeid on entry to a landing pad.
 790     unsigned
 791     getExceptionSelectorRegister(const Constant *PersonalityFn) const override;
 792
 793     /// Override to support customized stack guard loading.
 794     bool useLoadStackGuardNode() const override;
 795     void insertSSPDeclarations(Module &M) const override;
 796
 797     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 798
 799     unsigned getJumpTableEncoding() const override;
 800     bool isJumpTableRelative() const override;
 801     SDValue getPICJumpTableRelocBase(SDValue Table,
 802                                      SelectionDAG &DAG) const override;
 803     const MCExpr *getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 804                                                unsigned JTI,
 805                                                MCContext &Ctx) const override;
 806
 807   private:
 808     struct ReuseLoadInfo {
 809       SDValue Ptr;
 810       SDValue Chain;
 811       SDValue ResChain;
 812       MachinePointerInfo MPI;
 813       bool IsDereferenceable = false;
 814       bool IsInvariant = false;
 815       unsigned Alignment = 0;
 816       AAMDNodes AAInfo;
 817       const MDNode *Ranges = nullptr;
 818
 819       ReuseLoadInfo() = default;
 820
 821       MachineMemOperand::Flags MMOFlags() const {
 822         MachineMemOperand::Flags F = MachineMemOperand::MONone;
 823         if (IsDereferenceable)
 824           F |= MachineMemOperand::MODereferenceable;
 825         if (IsInvariant)
 826           F |= MachineMemOperand::MOInvariant;
 827         return F;
 828       }
 829     };
 830
 831     bool canReuseLoadAddress(SDValue Op, EVT MemVT, ReuseLoadInfo &RLI,
 832                              SelectionDAG &DAG,
 833                              ISD::LoadExtType ET = ISD::NON_EXTLOAD) const;
 834     void spliceIntoChain(SDValue ResChain, SDValue NewResChain,
 835                          SelectionDAG &DAG) const;
 836
 837     void LowerFP_TO_INTForReuse(SDValue Op, ReuseLoadInfo &RLI,
 838                                 SelectionDAG &DAG, const SDLoc &dl) const;
 839     SDValue LowerFP_TO_INTDirectMove(SDValue Op, SelectionDAG &DAG,
 840                                      const SDLoc &dl) const;
 841
 842     bool directMoveIsProfitable(const SDValue &Op) const;
 843     SDValue LowerINT_TO_FPDirectMove(SDValue Op, SelectionDAG &DAG,
 844                                      const SDLoc &dl) const;
 845
 846     SDValue getFramePointerFrameIndex(SelectionDAG & DAG) const;
 847     SDValue getReturnAddrFrameIndex(SelectionDAG & DAG) const;
 848
 849     bool
 850     IsEligibleForTailCallOptimization(SDValue Callee,
 851                                       CallingConv::ID CalleeCC,
 852                                       bool isVarArg,
 853                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 854                                       SelectionDAG& DAG) const;
 855
 856     bool
 857     IsEligibleForTailCallOptimization_64SVR4(
 858                                     SDValue Callee,
 859                                     CallingConv::ID CalleeCC,
 860                                     ImmutableCallSite *CS,
 861                                     bool isVarArg,
 862                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 863                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 864                                     SelectionDAG& DAG) const;
 865
 866     SDValue EmitTailCallLoadFPAndRetAddr(SelectionDAG &DAG, int SPDiff,
 867                                          SDValue Chain, SDValue &LROpOut,
 868                                          SDValue &FPOpOut,
 869                                          const SDLoc &dl) const;
 870
 871     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 872     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 873     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 874     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 875     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 876     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 877     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 878     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 879     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 880     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 881     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 882     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 883     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 884     SDValue LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG) const;
 885     SDValue LowerGET_DYNAMIC_AREA_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 886     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 887     SDValue LowerEH_DWARF_CFA(SDValue Op, SelectionDAG &DAG) const;
 888     SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
 889     SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
 890     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 891     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 892     SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
 893                            const SDLoc &dl) const;
 894     SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 895     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 896     SDValue LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 897     SDValue LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 898     SDValue LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const;
 899     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 900     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 901     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 902     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 903     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 904     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 905     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 906     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 907
 908     SDValue LowerVectorLoad(SDValue Op, SelectionDAG &DAG) const;
 909     SDValue LowerVectorStore(SDValue Op, SelectionDAG &DAG) const;
 910
 911     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 912                             CallingConv::ID CallConv, bool isVarArg,
 913                             const SmallVectorImpl<ISD::InputArg> &Ins,
 914                             const SDLoc &dl, SelectionDAG &DAG,
 915                             SmallVectorImpl<SDValue> &InVals) const;
 916     SDValue FinishCall(CallingConv::ID CallConv, const SDLoc &dl,
 917                        bool isTailCall, bool isVarArg, bool isPatchPoint,
 918                        bool hasNest, SelectionDAG &DAG,
 919                        SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
 920                        SDValue InFlag, SDValue Chain, SDValue CallSeqStart,
 921                        SDValue &Callee, int SPDiff, unsigned NumBytes,
 922                        const SmallVectorImpl<ISD::InputArg> &Ins,
 923                        SmallVectorImpl<SDValue> &InVals,
 924                        ImmutableCallSite *CS) const;
 925
 926     SDValue
 927     LowerFormalArguments(SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 928                          const SmallVectorImpl<ISD::InputArg> &Ins,
 929                          const SDLoc &dl, SelectionDAG &DAG,
 930                          SmallVectorImpl<SDValue> &InVals) const override;
 931
 932     SDValue LowerCall(TargetLowering::CallLoweringInfo &CLI,
 933                       SmallVectorImpl<SDValue> &InVals) const override;
 934
 935     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 936                         bool isVarArg,
 937                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 938                         LLVMContext &Context) const override;
 939
 940     SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 941                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 942                         const SmallVectorImpl<SDValue> &OutVals,
 943                         const SDLoc &dl, SelectionDAG &DAG) const override;
 944
 945     SDValue extendArgForPPC64(ISD::ArgFlagsTy Flags, EVT ObjectVT,
 946                               SelectionDAG &DAG, SDValue ArgVal,
 947                               const SDLoc &dl) const;
 948
 949     SDValue LowerFormalArguments_Darwin(
 950         SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 951         const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &dl,
 952         SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals) const;
 953     SDValue LowerFormalArguments_64SVR4(
 954         SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 955         const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &dl,
 956         SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals) const;
 957     SDValue LowerFormalArguments_32SVR4(
 958         SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 959         const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &dl,
 960         SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals) const;
 961
 962     SDValue createMemcpyOutsideCallSeq(SDValue Arg, SDValue PtrOff,
 963                                        SDValue CallSeqStart,
 964                                        ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 965                                        const SDLoc &dl) const;
 966
 967     SDValue LowerCall_Darwin(SDValue Chain, SDValue Callee,
 968                              CallingConv::ID CallConv, bool isVarArg,
 969                              bool isTailCall, bool isPatchPoint,
 970                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 971                              const SmallVectorImpl<SDValue> &OutVals,
 972                              const SmallVectorImpl<ISD::InputArg> &Ins,
 973                              const SDLoc &dl, SelectionDAG &DAG,
 974                              SmallVectorImpl<SDValue> &InVals,
 975                              ImmutableCallSite *CS) const;
 976     SDValue LowerCall_64SVR4(SDValue Chain, SDValue Callee,
 977                              CallingConv::ID CallConv, bool isVarArg,
 978                              bool isTailCall, bool isPatchPoint,
 979                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 980                              const SmallVectorImpl<SDValue> &OutVals,
 981                              const SmallVectorImpl<ISD::InputArg> &Ins,
 982                              const SDLoc &dl, SelectionDAG &DAG,
 983                              SmallVectorImpl<SDValue> &InVals,
 984                              ImmutableCallSite *CS) const;
 985     SDValue LowerCall_32SVR4(SDValue Chain, SDValue Callee,
 986                              CallingConv::ID CallConv, bool isVarArg,
 987                              bool isTailCall, bool isPatchPoint,
 988                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 989                              const SmallVectorImpl<SDValue> &OutVals,
 990                              const SmallVectorImpl<ISD::InputArg> &Ins,
 991                              const SDLoc &dl, SelectionDAG &DAG,
 992                              SmallVectorImpl<SDValue> &InVals,
 993                              ImmutableCallSite *CS) const;
 994
 995     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 996     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 997
 998     SDValue DAGCombineExtBoolTrunc(SDNode *N, DAGCombinerInfo &DCI) const;
 999     SDValue DAGCombineBuildVector(SDNode *N, DAGCombinerInfo &DCI) const;
1000     SDValue DAGCombineTruncBoolExt(SDNode *N, DAGCombinerInfo &DCI) const;
1001     SDValue combineFPToIntToFP(SDNode *N, DAGCombinerInfo &DCI) const;
1002
1003     /// ConvertSETCCToSubtract - looks at SETCC that compares ints. It replaces
1004     /// SETCC with integer subtraction when (1) there is a legal way of doing it
1005     /// (2) keeping the result of comparison in GPR has performance benefit.
1006     SDValue ConvertSETCCToSubtract(SDNode *N, DAGCombinerInfo &DCI) const;
1007
1008     SDValue getSqrtEstimate(SDValue Operand, SelectionDAG &DAG, int Enabled,
1009                             int &RefinementSteps, bool &UseOneConstNR,
1010                             bool Reciprocal) const override;
1011     SDValue getRecipEstimate(SDValue Operand, SelectionDAG &DAG, int Enabled,
1012                              int &RefinementSteps) const override;
1013     unsigned combineRepeatedFPDivisors() const override;
1014
1015     CCAssignFn *useFastISelCCs(unsigned Flag) const;
1016
1017     SDValue
1018     combineElementTruncationToVectorTruncation(SDNode *N,
1019                                                DAGCombinerInfo &DCI) const;
1020
1021     bool supportsModuloShift(ISD::NodeType Inst,
1022                              EVT ReturnType) const override {
1023       assert((Inst == ISD::SHL || Inst == ISD::SRA || Inst == ISD::SRL) &&
1024              "Expect a shift instruction");
1025       assert(isOperationLegal(Inst, ReturnType));
1026       return ReturnType.isVector();
1027     }
1028   };
1029
1030   namespace PPC {
1031
1032     FastISel *createFastISel(FunctionLoweringInfo &FuncInfo,
1033                              const TargetLibraryInfo *LibInfo);
1034
1035   } // end namespace PPC
1036
1037   bool CC_PPC32_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1038                                   CCValAssign::LocInfo &LocInfo,
1039                                   ISD::ArgFlagsTy &ArgFlags,
1040                                   CCState &State);
1041
1042   bool CC_PPC32_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1043                                          MVT &LocVT,
1044                                          CCValAssign::LocInfo &LocInfo,
1045                                          ISD::ArgFlagsTy &ArgFlags,
1046                                          CCState &State);
1047
1048   bool
1049   CC_PPC32_SVR4_Custom_SkipLastArgRegsPPCF128(unsigned &ValNo, MVT &ValVT,
1050                                                  MVT &LocVT,
1051                                                  CCValAssign::LocInfo &LocInfo,
1052                                                  ISD::ArgFlagsTy &ArgFlags,
1053                                                  CCState &State);
1054
1055   bool CC_PPC32_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1056                                            MVT &LocVT,
1057                                            CCValAssign::LocInfo &LocInfo,
1058                                            ISD::ArgFlagsTy &ArgFlags,
1059                                            CCState &State);
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