contrib/llvm/lib/Target/PowerPC/PPCInstr64Bit.td

   1 //===-- PPCInstr64Bit.td - The PowerPC 64-bit Support ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the PowerPC 64-bit instructions.  These patterns are used
  11 // both when in ppc64 mode and when in "use 64-bit extensions in 32-bit" mode.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 //===----------------------------------------------------------------------===//
  16 // 64-bit operands.
  17 //
  18 def s16imm64 : Operand<i64> {
  19   let PrintMethod = "printS16ImmOperand";
  20   let EncoderMethod = "getImm16Encoding";
  21   let ParserMatchClass = PPCS16ImmAsmOperand;
  22   let DecoderMethod = "decodeSImmOperand<16>";
  23 }
  24 def u16imm64 : Operand<i64> {
  25   let PrintMethod = "printU16ImmOperand";
  26   let EncoderMethod = "getImm16Encoding";
  27   let ParserMatchClass = PPCU16ImmAsmOperand;
  28   let DecoderMethod = "decodeUImmOperand<16>";
  29 }
  30 def s17imm64 : Operand<i64> {
  31   // This operand type is used for addis/lis to allow the assembler parser
  32   // to accept immediates in the range -65536..65535 for compatibility with
  33   // the GNU assembler.  The operand is treated as 16-bit otherwise.
  34   let PrintMethod = "printS16ImmOperand";
  35   let EncoderMethod = "getImm16Encoding";
  36   let ParserMatchClass = PPCS17ImmAsmOperand;
  37   let DecoderMethod = "decodeSImmOperand<16>";
  38 }
  39 def tocentry : Operand<iPTR> {
  40   let MIOperandInfo = (ops i64imm:$imm);
  41 }
  42 def tlsreg : Operand<i64> {
  43   let EncoderMethod = "getTLSRegEncoding";
  44   let ParserMatchClass = PPCTLSRegOperand;
  45 }
  46 def tlsgd : Operand<i64> {}
  47 def tlscall : Operand<i64> {
  48   let PrintMethod = "printTLSCall";
  49   let MIOperandInfo = (ops calltarget:$func, tlsgd:$sym);
  50   let EncoderMethod = "getTLSCallEncoding";
  51 }
  52
  53 //===----------------------------------------------------------------------===//
  54 // 64-bit transformation functions.
  55 //
  56
  57 def SHL64 : SDNodeXForm<imm, [{
  58   // Transformation function: 63 - imm
  59   return getI32Imm(63 - N->getZExtValue(), SDLoc(N));
  60 }]>;
  61
  62 def SRL64 : SDNodeXForm<imm, [{
  63   // Transformation function: 64 - imm
  64   return N->getZExtValue() ? getI32Imm(64 - N->getZExtValue(), SDLoc(N))
  65                            : getI32Imm(0, SDLoc(N));
  66 }]>;
  67
  68
  69 //===----------------------------------------------------------------------===//
  70 // Calls.
  71 //
  72
  73 let Interpretation64Bit = 1, isCodeGenOnly = 1 in {
  74 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
  75   let isReturn = 1, Uses = [LR8, RM] in
  76     def BLR8 : XLForm_2_ext<19, 16, 20, 0, 0, (outs), (ins), "blr", IIC_BrB,
  77                             [(retflag)]>, Requires<[In64BitMode]>;
  78   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR8] in {
  79     def BCTR8 : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", IIC_BrB,
  80                              []>,
  81         Requires<[In64BitMode]>;
  82     def BCCCTR8 : XLForm_2_br<19, 528, 0, (outs), (ins pred:$cond),
  83                               "b${cond:cc}ctr${cond:pm} ${cond:reg}", IIC_BrB,
  84                               []>,
  85         Requires<[In64BitMode]>;
  86
  87     def BCCTR8  : XLForm_2_br2<19, 528, 12, 0, (outs), (ins crbitrc:$bi),
  88                                "bcctr 12, $bi, 0", IIC_BrB, []>,
  89         Requires<[In64BitMode]>;
  90     def BCCTR8n : XLForm_2_br2<19, 528, 4, 0, (outs), (ins crbitrc:$bi),
  91                                "bcctr 4, $bi, 0", IIC_BrB, []>,
  92         Requires<[In64BitMode]>;
  93   }
  94 }
  95
  96 let Defs = [LR8] in
  97   def MovePCtoLR8 : Pseudo<(outs), (ins), "#MovePCtoLR8", []>,
  98                     PPC970_Unit_BRU;
  99
 100 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 101   let Defs = [CTR8], Uses = [CTR8] in {
 102     def BDZ8  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
 103                         "bdz $dst">;
 104     def BDNZ8 : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
 105                         "bdnz $dst">;
 106   }
 107
 108   let isReturn = 1, Defs = [CTR8], Uses = [CTR8, LR8, RM] in {
 109     def BDZLR8  : XLForm_2_ext<19, 16, 18, 0, 0, (outs), (ins),
 110                               "bdzlr", IIC_BrB, []>;
 111     def BDNZLR8 : XLForm_2_ext<19, 16, 16, 0, 0, (outs), (ins),
 112                               "bdnzlr", IIC_BrB, []>;
 113   }
 114 }
 115
 116
 117
 118 let isCall = 1, PPC970_Unit = 7, Defs = [LR8] in {
 119   // Convenient aliases for call instructions
 120   let Uses = [RM] in {
 121     def BL8  : IForm<18, 0, 1, (outs), (ins calltarget:$func),
 122                      "bl $func", IIC_BrB, []>;  // See Pat patterns below.
 123
 124     def BL8_TLS  : IForm<18, 0, 1, (outs), (ins tlscall:$func),
 125                          "bl $func", IIC_BrB, []>;
 126
 127     def BLA8 : IForm<18, 1, 1, (outs), (ins abscalltarget:$func),
 128                      "bla $func", IIC_BrB, [(PPCcall (i64 imm:$func))]>;
 129   }
 130   let Uses = [RM], isCodeGenOnly = 1 in {
 131     def BL8_NOP  : IForm_and_DForm_4_zero<18, 0, 1, 24,
 132                              (outs), (ins calltarget:$func),
 133                              "bl $func\n\tnop", IIC_BrB, []>;
 134
 135     def BL8_NOP_TLS : IForm_and_DForm_4_zero<18, 0, 1, 24,
 136                                   (outs), (ins tlscall:$func),
 137                                   "bl $func\n\tnop", IIC_BrB, []>;
 138
 139     def BLA8_NOP : IForm_and_DForm_4_zero<18, 1, 1, 24,
 140                              (outs), (ins abscalltarget:$func),
 141                              "bla $func\n\tnop", IIC_BrB,
 142                              [(PPCcall_nop (i64 imm:$func))]>;
 143   }
 144   let Uses = [CTR8, RM] in {
 145     def BCTRL8 : XLForm_2_ext<19, 528, 20, 0, 1, (outs), (ins),
 146                               "bctrl", IIC_BrB, [(PPCbctrl)]>,
 147                  Requires<[In64BitMode]>;
 148
 149     let isCodeGenOnly = 1 in {
 150       def BCCCTRL8 : XLForm_2_br<19, 528, 1, (outs), (ins pred:$cond),
 151                                  "b${cond:cc}ctrl${cond:pm} ${cond:reg}", IIC_BrB,
 152                                  []>,
 153           Requires<[In64BitMode]>;
 154
 155       def BCCTRL8  : XLForm_2_br2<19, 528, 12, 1, (outs), (ins crbitrc:$bi),
 156                                   "bcctrl 12, $bi, 0", IIC_BrB, []>,
 157           Requires<[In64BitMode]>;
 158       def BCCTRL8n : XLForm_2_br2<19, 528, 4, 1, (outs), (ins crbitrc:$bi),
 159                                   "bcctrl 4, $bi, 0", IIC_BrB, []>,
 160           Requires<[In64BitMode]>;
 161     }
 162   }
 163 }
 164
 165 let isCall = 1, PPC970_Unit = 7, isCodeGenOnly = 1,
 166     Defs = [LR8, X2], Uses = [CTR8, RM], RST = 2 in {
 167   def BCTRL8_LDinto_toc :
 168     XLForm_2_ext_and_DSForm_1<19, 528, 20, 0, 1, 58, 0, (outs),
 169                               (ins memrix:$src),
 170                               "bctrl\n\tld 2, $src", IIC_BrB,
 171                               [(PPCbctrl_load_toc ixaddr:$src)]>,
 172     Requires<[In64BitMode]>;
 173 }
 174
 175 } // Interpretation64Bit
 176
 177 // FIXME: Duplicating this for the asm parser should be unnecessary, but the
 178 // previous definition must be marked as CodeGen only to prevent decoding
 179 // conflicts.
 180 let Interpretation64Bit = 1, isAsmParserOnly = 1 in
 181 let isCall = 1, PPC970_Unit = 7, Defs = [LR8], Uses = [RM] in
 182 def BL8_TLS_ : IForm<18, 0, 1, (outs), (ins tlscall:$func),
 183                      "bl $func", IIC_BrB, []>;
 184
 185 // Calls
 186 def : Pat<(PPCcall (i64 tglobaladdr:$dst)),
 187           (BL8 tglobaladdr:$dst)>;
 188 def : Pat<(PPCcall_nop (i64 tglobaladdr:$dst)),
 189           (BL8_NOP tglobaladdr:$dst)>;
 190
 191 def : Pat<(PPCcall (i64 texternalsym:$dst)),
 192           (BL8 texternalsym:$dst)>;
 193 def : Pat<(PPCcall_nop (i64 texternalsym:$dst)),
 194           (BL8_NOP texternalsym:$dst)>;
 195
 196 // Atomic operations
 197 let usesCustomInserter = 1 in {
 198   let Defs = [CR0] in {
 199     def ATOMIC_LOAD_ADD_I64 : Pseudo<
 200       (outs g8rc:$dst), (ins memrr:$ptr, g8rc:$incr), "#ATOMIC_LOAD_ADD_I64",
 201       [(set i64:$dst, (atomic_load_add_64 xoaddr:$ptr, i64:$incr))]>;
 202     def ATOMIC_LOAD_SUB_I64 : Pseudo<
 203       (outs g8rc:$dst), (ins memrr:$ptr, g8rc:$incr), "#ATOMIC_LOAD_SUB_I64",
 204       [(set i64:$dst, (atomic_load_sub_64 xoaddr:$ptr, i64:$incr))]>;
 205     def ATOMIC_LOAD_OR_I64 : Pseudo<
 206       (outs g8rc:$dst), (ins memrr:$ptr, g8rc:$incr), "#ATOMIC_LOAD_OR_I64",
 207       [(set i64:$dst, (atomic_load_or_64 xoaddr:$ptr, i64:$incr))]>;
 208     def ATOMIC_LOAD_XOR_I64 : Pseudo<
 209       (outs g8rc:$dst), (ins memrr:$ptr, g8rc:$incr), "#ATOMIC_LOAD_XOR_I64",
 210       [(set i64:$dst, (atomic_load_xor_64 xoaddr:$ptr, i64:$incr))]>;
 211     def ATOMIC_LOAD_AND_I64 : Pseudo<
 212       (outs g8rc:$dst), (ins memrr:$ptr, g8rc:$incr), "#ATOMIC_LOAD_AND_i64",
 213       [(set i64:$dst, (atomic_load_and_64 xoaddr:$ptr, i64:$incr))]>;
 214     def ATOMIC_LOAD_NAND_I64 : Pseudo<
 215       (outs g8rc:$dst), (ins memrr:$ptr, g8rc:$incr), "#ATOMIC_LOAD_NAND_I64",
 216       [(set i64:$dst, (atomic_load_nand_64 xoaddr:$ptr, i64:$incr))]>;
 217     def ATOMIC_LOAD_MIN_I64 : Pseudo<
 218       (outs g8rc:$dst), (ins memrr:$ptr, g8rc:$incr), "#ATOMIC_LOAD_MIN_I64",
 219       [(set i64:$dst, (atomic_load_min_64 xoaddr:$ptr, i64:$incr))]>;
 220     def ATOMIC_LOAD_MAX_I64 : Pseudo<
 221       (outs g8rc:$dst), (ins memrr:$ptr, g8rc:$incr), "#ATOMIC_LOAD_MAX_I64",
 222       [(set i64:$dst, (atomic_load_max_64 xoaddr:$ptr, i64:$incr))]>;
 223     def ATOMIC_LOAD_UMIN_I64 : Pseudo<
 224       (outs g8rc:$dst), (ins memrr:$ptr, g8rc:$incr), "#ATOMIC_LOAD_UMIN_I64",
 225       [(set i64:$dst, (atomic_load_umin_64 xoaddr:$ptr, i64:$incr))]>;
 226     def ATOMIC_LOAD_UMAX_I64 : Pseudo<
 227       (outs g8rc:$dst), (ins memrr:$ptr, g8rc:$incr), "#ATOMIC_LOAD_UMAX_I64",
 228       [(set i64:$dst, (atomic_load_umax_64 xoaddr:$ptr, i64:$incr))]>;
 229
 230     def ATOMIC_CMP_SWAP_I64 : Pseudo<
 231       (outs g8rc:$dst), (ins memrr:$ptr, g8rc:$old, g8rc:$new), "#ATOMIC_CMP_SWAP_I64",
 232       [(set i64:$dst, (atomic_cmp_swap_64 xoaddr:$ptr, i64:$old, i64:$new))]>;
 233
 234     def ATOMIC_SWAP_I64 : Pseudo<
 235       (outs g8rc:$dst), (ins memrr:$ptr, g8rc:$new), "#ATOMIC_SWAP_I64",
 236       [(set i64:$dst, (atomic_swap_64 xoaddr:$ptr, i64:$new))]>;
 237   }
 238 }
 239
 240 // Instructions to support atomic operations
 241 let mayLoad = 1, hasSideEffects = 0 in {
 242 def LDARX : XForm_1<31,  84, (outs g8rc:$rD), (ins memrr:$ptr),
 243                     "ldarx $rD, $ptr", IIC_LdStLDARX, []>;
 244
 245 // Instruction to support lock versions of atomics
 246 // (EH=1 - see Power ISA 2.07 Book II 4.4.2)
 247 def LDARXL : XForm_1<31,  84, (outs g8rc:$rD), (ins memrr:$ptr),
 248                      "ldarx $rD, $ptr, 1", IIC_LdStLDARX, []>, isDOT;
 249
 250 let hasExtraDefRegAllocReq = 1 in
 251 def LDAT : X_RD5_RS5_IM5<31, 614, (outs g8rc:$rD), (ins g8rc:$rA, u5imm:$FC),
 252                          "ldat $rD, $rA, $FC", IIC_LdStLoad>, isPPC64,
 253            Requires<[IsISA3_0]>;
 254 }
 255
 256 let Defs = [CR0], mayStore = 1, mayLoad = 0, hasSideEffects = 0 in
 257 def STDCX : XForm_1<31, 214, (outs), (ins g8rc:$rS, memrr:$dst),
 258                     "stdcx. $rS, $dst", IIC_LdStSTDCX, []>, isDOT;
 259
 260 let mayStore = 1, mayLoad = 0, hasSideEffects = 0 in
 261 def STDAT : X_RD5_RS5_IM5<31, 742, (outs), (ins g8rc:$rS, g8rc:$rA, u5imm:$FC),
 262                           "stdat $rS, $rA, $FC", IIC_LdStStore>, isPPC64,
 263             Requires<[IsISA3_0]>;
 264
 265 let Interpretation64Bit = 1, isCodeGenOnly = 1 in {
 266 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 267 def TCRETURNdi8 :Pseudo< (outs),
 268                         (ins calltarget:$dst, i32imm:$offset),
 269                  "#TC_RETURNd8 $dst $offset",
 270                  []>;
 271
 272 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 273 def TCRETURNai8 :Pseudo<(outs), (ins abscalltarget:$func, i32imm:$offset),
 274                  "#TC_RETURNa8 $func $offset",
 275                  [(PPCtc_return (i64 imm:$func), imm:$offset)]>;
 276
 277 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 278 def TCRETURNri8 : Pseudo<(outs), (ins CTRRC8:$dst, i32imm:$offset),
 279                  "#TC_RETURNr8 $dst $offset",
 280                  []>;
 281
 282 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
 283     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR8, RM] in
 284 def TAILBCTR8 : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", IIC_BrB,
 285                              []>,
 286     Requires<[In64BitMode]>;
 287
 288 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 289     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 290 def TAILB8   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
 291                   "b $dst", IIC_BrB,
 292                   []>;
 293
 294 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 295     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 296 def TAILBA8   : IForm<18, 0, 0, (outs), (ins abscalltarget:$dst),
 297                   "ba $dst", IIC_BrB,
 298                   []>;
 299 } // Interpretation64Bit
 300
 301 def : Pat<(PPCtc_return (i64 tglobaladdr:$dst),  imm:$imm),
 302           (TCRETURNdi8 tglobaladdr:$dst, imm:$imm)>;
 303
 304 def : Pat<(PPCtc_return (i64 texternalsym:$dst), imm:$imm),
 305           (TCRETURNdi8 texternalsym:$dst, imm:$imm)>;
 306
 307 def : Pat<(PPCtc_return CTRRC8:$dst, imm:$imm),
 308           (TCRETURNri8 CTRRC8:$dst, imm:$imm)>;
 309
 310
 311 // 64-bit CR instructions
 312 let Interpretation64Bit = 1, isCodeGenOnly = 1 in {
 313 let hasSideEffects = 0 in {
 314 // mtocrf's input needs to be prepared by shifting by an amount dependent
 315 // on the cr register selected. Thus, post-ra anti-dep breaking must not
 316 // later change that register assignment.
 317 let hasExtraDefRegAllocReq = 1 in {
 318 def MTOCRF8: XFXForm_5a<31, 144, (outs crbitm:$FXM), (ins g8rc:$ST),
 319                         "mtocrf $FXM, $ST", IIC_BrMCRX>,
 320             PPC970_DGroup_First, PPC970_Unit_CRU;
 321
 322 // Similarly to mtocrf, the mask for mtcrf must be prepared in a way that
 323 // is dependent on the cr fields being set.
 324 def MTCRF8 : XFXForm_5<31, 144, (outs), (ins i32imm:$FXM, g8rc:$rS),
 325                       "mtcrf $FXM, $rS", IIC_BrMCRX>,
 326             PPC970_MicroCode, PPC970_Unit_CRU;
 327 } // hasExtraDefRegAllocReq = 1
 328
 329 // mfocrf's input needs to be prepared by shifting by an amount dependent
 330 // on the cr register selected. Thus, post-ra anti-dep breaking must not
 331 // later change that register assignment.
 332 let hasExtraSrcRegAllocReq = 1 in {
 333 def MFOCRF8: XFXForm_5a<31, 19, (outs g8rc:$rT), (ins crbitm:$FXM),
 334                         "mfocrf $rT, $FXM", IIC_SprMFCRF>,
 335              PPC970_DGroup_First, PPC970_Unit_CRU;
 336
 337 // Similarly to mfocrf, the mask for mfcrf must be prepared in a way that
 338 // is dependent on the cr fields being copied.
 339 def MFCR8 : XFXForm_3<31, 19, (outs g8rc:$rT), (ins),
 340                      "mfcr $rT", IIC_SprMFCR>,
 341                      PPC970_MicroCode, PPC970_Unit_CRU;
 342 } // hasExtraSrcRegAllocReq = 1
 343 } // hasSideEffects = 0
 344
 345 let hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
 346   let Defs = [CTR8] in
 347   def EH_SjLj_SetJmp64  : Pseudo<(outs gprc:$dst), (ins memr:$buf),
 348                             "#EH_SJLJ_SETJMP64",
 349                             [(set i32:$dst, (PPCeh_sjlj_setjmp addr:$buf))]>,
 350                           Requires<[In64BitMode]>;
 351   let isTerminator = 1 in
 352   def EH_SjLj_LongJmp64 : Pseudo<(outs), (ins memr:$buf),
 353                             "#EH_SJLJ_LONGJMP64",
 354                             [(PPCeh_sjlj_longjmp addr:$buf)]>,
 355                           Requires<[In64BitMode]>;
 356 }
 357
 358 def MFSPR8 : XFXForm_1<31, 339, (outs g8rc:$RT), (ins i32imm:$SPR),
 359                        "mfspr $RT, $SPR", IIC_SprMFSPR>;
 360 def MTSPR8 : XFXForm_1<31, 467, (outs), (ins i32imm:$SPR, g8rc:$RT),
 361                        "mtspr $SPR, $RT", IIC_SprMTSPR>;
 362
 363
 364 //===----------------------------------------------------------------------===//
 365 // 64-bit SPR manipulation instrs.
 366
 367 let Uses = [CTR8] in {
 368 def MFCTR8 : XFXForm_1_ext<31, 339, 9, (outs g8rc:$rT), (ins),
 369                            "mfctr $rT", IIC_SprMFSPR>,
 370              PPC970_DGroup_First, PPC970_Unit_FXU;
 371 }
 372 let Pattern = [(PPCmtctr i64:$rS)], Defs = [CTR8] in {
 373 def MTCTR8 : XFXForm_7_ext<31, 467, 9, (outs), (ins g8rc:$rS),
 374                            "mtctr $rS", IIC_SprMTSPR>,
 375              PPC970_DGroup_First, PPC970_Unit_FXU;
 376 }
 377 let hasSideEffects = 1, Defs = [CTR8] in {
 378 let Pattern = [(int_ppc_mtctr i64:$rS)] in
 379 def MTCTR8loop : XFXForm_7_ext<31, 467, 9, (outs), (ins g8rc:$rS),
 380                                "mtctr $rS", IIC_SprMTSPR>,
 381                  PPC970_DGroup_First, PPC970_Unit_FXU;
 382 }
 383
 384 let Pattern = [(set i64:$rT, readcyclecounter)] in
 385 def MFTB8 : XFXForm_1_ext<31, 339, 268, (outs g8rc:$rT), (ins),
 386                           "mfspr $rT, 268", IIC_SprMFTB>,
 387             PPC970_DGroup_First, PPC970_Unit_FXU;
 388 // Note that encoding mftb using mfspr is now the preferred form,
 389 // and has been since at least ISA v2.03. The mftb instruction has
 390 // now been phased out. Using mfspr, however, is known not to work on
 391 // the POWER3.
 392
 393 let Defs = [X1], Uses = [X1] in
 394 def DYNALLOC8 : Pseudo<(outs g8rc:$result), (ins g8rc:$negsize, memri:$fpsi),"#DYNALLOC8",
 395                        [(set i64:$result,
 396                              (PPCdynalloc i64:$negsize, iaddr:$fpsi))]>;
 397 def DYNAREAOFFSET8 : Pseudo<(outs i64imm:$result), (ins memri:$fpsi), "#DYNAREAOFFSET8",
 398                        [(set i64:$result, (PPCdynareaoffset iaddr:$fpsi))]>;
 399
 400 let Defs = [LR8] in {
 401 def MTLR8  : XFXForm_7_ext<31, 467, 8, (outs), (ins g8rc:$rS),
 402                            "mtlr $rS", IIC_SprMTSPR>,
 403              PPC970_DGroup_First, PPC970_Unit_FXU;
 404 }
 405 let Uses = [LR8] in {
 406 def MFLR8  : XFXForm_1_ext<31, 339, 8, (outs g8rc:$rT), (ins),
 407                            "mflr $rT", IIC_SprMFSPR>,
 408              PPC970_DGroup_First, PPC970_Unit_FXU;
 409 }
 410 } // Interpretation64Bit
 411
 412 //===----------------------------------------------------------------------===//
 413 // Fixed point instructions.
 414 //
 415
 416 let PPC970_Unit = 1 in {  // FXU Operations.
 417 let Interpretation64Bit = 1 in {
 418 let hasSideEffects = 0 in {
 419 let isCodeGenOnly = 1 in {
 420
 421 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
 422 def LI8  : DForm_2_r0<14, (outs g8rc:$rD), (ins s16imm64:$imm),
 423                       "li $rD, $imm", IIC_IntSimple,
 424                       [(set i64:$rD, imm64SExt16:$imm)]>;
 425 def LIS8 : DForm_2_r0<15, (outs g8rc:$rD), (ins s17imm64:$imm),
 426                       "lis $rD, $imm", IIC_IntSimple,
 427                       [(set i64:$rD, imm16ShiftedSExt:$imm)]>;
 428 }
 429
 430 // Logical ops.
 431 let isCommutable = 1 in {
 432 defm NAND8: XForm_6r<31, 476, (outs g8rc:$rA), (ins g8rc:$rS, g8rc:$rB),
 433                      "nand", "$rA, $rS, $rB", IIC_IntSimple,
 434                      [(set i64:$rA, (not (and i64:$rS, i64:$rB)))]>;
 435 defm AND8 : XForm_6r<31,  28, (outs g8rc:$rA), (ins g8rc:$rS, g8rc:$rB),
 436                      "and", "$rA, $rS, $rB", IIC_IntSimple,
 437                      [(set i64:$rA, (and i64:$rS, i64:$rB))]>;
 438 } // isCommutable
 439 defm ANDC8: XForm_6r<31,  60, (outs g8rc:$rA), (ins g8rc:$rS, g8rc:$rB),
 440                      "andc", "$rA, $rS, $rB", IIC_IntSimple,
 441                      [(set i64:$rA, (and i64:$rS, (not i64:$rB)))]>;
 442 let isCommutable = 1 in {
 443 defm OR8  : XForm_6r<31, 444, (outs g8rc:$rA), (ins g8rc:$rS, g8rc:$rB),
 444                      "or", "$rA, $rS, $rB", IIC_IntSimple,
 445                      [(set i64:$rA, (or i64:$rS, i64:$rB))]>;
 446 defm NOR8 : XForm_6r<31, 124, (outs g8rc:$rA), (ins g8rc:$rS, g8rc:$rB),
 447                      "nor", "$rA, $rS, $rB", IIC_IntSimple,
 448                      [(set i64:$rA, (not (or i64:$rS, i64:$rB)))]>;
 449 } // isCommutable
 450 defm ORC8 : XForm_6r<31, 412, (outs g8rc:$rA), (ins g8rc:$rS, g8rc:$rB),
 451                      "orc", "$rA, $rS, $rB", IIC_IntSimple,
 452                      [(set i64:$rA, (or i64:$rS, (not i64:$rB)))]>;
 453 let isCommutable = 1 in {
 454 defm EQV8 : XForm_6r<31, 284, (outs g8rc:$rA), (ins g8rc:$rS, g8rc:$rB),
 455                      "eqv", "$rA, $rS, $rB", IIC_IntSimple,
 456                      [(set i64:$rA, (not (xor i64:$rS, i64:$rB)))]>;
 457 defm XOR8 : XForm_6r<31, 316, (outs g8rc:$rA), (ins g8rc:$rS, g8rc:$rB),
 458                      "xor", "$rA, $rS, $rB", IIC_IntSimple,
 459                      [(set i64:$rA, (xor i64:$rS, i64:$rB))]>;
 460 } // let isCommutable = 1
 461
 462 // Logical ops with immediate.
 463 let Defs = [CR0] in {
 464 def ANDIo8  : DForm_4<28, (outs g8rc:$dst), (ins g8rc:$src1, u16imm64:$src2),
 465                       "andi. $dst, $src1, $src2", IIC_IntGeneral,
 466                       [(set i64:$dst, (and i64:$src1, immZExt16:$src2))]>,
 467                       isDOT;
 468 def ANDISo8 : DForm_4<29, (outs g8rc:$dst), (ins g8rc:$src1, u16imm64:$src2),
 469                      "andis. $dst, $src1, $src2", IIC_IntGeneral,
 470                     [(set i64:$dst, (and i64:$src1, imm16ShiftedZExt:$src2))]>,
 471                      isDOT;
 472 }
 473 def ORI8    : DForm_4<24, (outs g8rc:$dst), (ins g8rc:$src1, u16imm64:$src2),
 474                       "ori $dst, $src1, $src2", IIC_IntSimple,
 475                       [(set i64:$dst, (or i64:$src1, immZExt16:$src2))]>;
 476 def ORIS8   : DForm_4<25, (outs g8rc:$dst), (ins g8rc:$src1, u16imm64:$src2),
 477                       "oris $dst, $src1, $src2", IIC_IntSimple,
 478                     [(set i64:$dst, (or i64:$src1, imm16ShiftedZExt:$src2))]>;
 479 def XORI8   : DForm_4<26, (outs g8rc:$dst), (ins g8rc:$src1, u16imm64:$src2),
 480                       "xori $dst, $src1, $src2", IIC_IntSimple,
 481                       [(set i64:$dst, (xor i64:$src1, immZExt16:$src2))]>;
 482 def XORIS8  : DForm_4<27, (outs g8rc:$dst), (ins g8rc:$src1, u16imm64:$src2),
 483                       "xoris $dst, $src1, $src2", IIC_IntSimple,
 484                    [(set i64:$dst, (xor i64:$src1, imm16ShiftedZExt:$src2))]>;
 485
 486 let isCommutable = 1 in
 487 defm ADD8  : XOForm_1r<31, 266, 0, (outs g8rc:$rT), (ins g8rc:$rA, g8rc:$rB),
 488                        "add", "$rT, $rA, $rB", IIC_IntSimple,
 489                        [(set i64:$rT, (add i64:$rA, i64:$rB))]>;
 490 // ADD8 has a special form: reg = ADD8(reg, sym@tls) for use by the
 491 // initial-exec thread-local storage model.  We need to forbid r0 here -
 492 // while it works for add just fine, the linker can relax this to local-exec
 493 // addi, which won't work for r0.
 494 def ADD8TLS  : XOForm_1<31, 266, 0, (outs g8rc:$rT), (ins g8rc_nox0:$rA, tlsreg:$rB),
 495                         "add $rT, $rA, $rB", IIC_IntSimple,
 496                         [(set i64:$rT, (add i64:$rA, tglobaltlsaddr:$rB))]>;
 497
 498 let isCommutable = 1 in
 499 defm ADDC8 : XOForm_1rc<31, 10, 0, (outs g8rc:$rT), (ins g8rc:$rA, g8rc:$rB),
 500                         "addc", "$rT, $rA, $rB", IIC_IntGeneral,
 501                         [(set i64:$rT, (addc i64:$rA, i64:$rB))]>,
 502                         PPC970_DGroup_Cracked;
 503
 504 let Defs = [CARRY] in
 505 def ADDIC8 : DForm_2<12, (outs g8rc:$rD), (ins g8rc:$rA, s16imm64:$imm),
 506                      "addic $rD, $rA, $imm", IIC_IntGeneral,
 507                      [(set i64:$rD, (addc i64:$rA, imm64SExt16:$imm))]>;
 508 def ADDI8  : DForm_2<14, (outs g8rc:$rD), (ins g8rc_nox0:$rA, s16imm64:$imm),
 509                      "addi $rD, $rA, $imm", IIC_IntSimple,
 510                      [(set i64:$rD, (add i64:$rA, imm64SExt16:$imm))]>;
 511 def ADDIS8 : DForm_2<15, (outs g8rc:$rD), (ins g8rc_nox0:$rA, s17imm64:$imm),
 512                      "addis $rD, $rA, $imm", IIC_IntSimple,
 513                      [(set i64:$rD, (add i64:$rA, imm16ShiftedSExt:$imm))]>;
 514
 515 let Defs = [CARRY] in {
 516 def SUBFIC8: DForm_2< 8, (outs g8rc:$rD), (ins g8rc:$rA, s16imm64:$imm),
 517                      "subfic $rD, $rA, $imm", IIC_IntGeneral,
 518                      [(set i64:$rD, (subc imm64SExt16:$imm, i64:$rA))]>;
 519 }
 520 defm SUBFC8 : XOForm_1rc<31, 8, 0, (outs g8rc:$rT), (ins g8rc:$rA, g8rc:$rB),
 521                         "subfc", "$rT, $rA, $rB", IIC_IntGeneral,
 522                         [(set i64:$rT, (subc i64:$rB, i64:$rA))]>,
 523                         PPC970_DGroup_Cracked;
 524 defm SUBF8 : XOForm_1r<31, 40, 0, (outs g8rc:$rT), (ins g8rc:$rA, g8rc:$rB),
 525                        "subf", "$rT, $rA, $rB", IIC_IntGeneral,
 526                        [(set i64:$rT, (sub i64:$rB, i64:$rA))]>;
 527 defm NEG8    : XOForm_3r<31, 104, 0, (outs g8rc:$rT), (ins g8rc:$rA),
 528                         "neg", "$rT, $rA", IIC_IntSimple,
 529                         [(set i64:$rT, (ineg i64:$rA))]>;
 530 let Uses = [CARRY] in {
 531 let isCommutable = 1 in
 532 defm ADDE8   : XOForm_1rc<31, 138, 0, (outs g8rc:$rT), (ins g8rc:$rA, g8rc:$rB),
 533                           "adde", "$rT, $rA, $rB", IIC_IntGeneral,
 534                           [(set i64:$rT, (adde i64:$rA, i64:$rB))]>;
 535 defm ADDME8  : XOForm_3rc<31, 234, 0, (outs g8rc:$rT), (ins g8rc:$rA),
 536                           "addme", "$rT, $rA", IIC_IntGeneral,
 537                           [(set i64:$rT, (adde i64:$rA, -1))]>;
 538 defm ADDZE8  : XOForm_3rc<31, 202, 0, (outs g8rc:$rT), (ins g8rc:$rA),
 539                           "addze", "$rT, $rA", IIC_IntGeneral,
 540                           [(set i64:$rT, (adde i64:$rA, 0))]>;
 541 defm SUBFE8  : XOForm_1rc<31, 136, 0, (outs g8rc:$rT), (ins g8rc:$rA, g8rc:$rB),
 542                           "subfe", "$rT, $rA, $rB", IIC_IntGeneral,
 543                           [(set i64:$rT, (sube i64:$rB, i64:$rA))]>;
 544 defm SUBFME8 : XOForm_3rc<31, 232, 0, (outs g8rc:$rT), (ins g8rc:$rA),
 545                           "subfme", "$rT, $rA", IIC_IntGeneral,
 546                           [(set i64:$rT, (sube -1, i64:$rA))]>;
 547 defm SUBFZE8 : XOForm_3rc<31, 200, 0, (outs g8rc:$rT), (ins g8rc:$rA),
 548                           "subfze", "$rT, $rA", IIC_IntGeneral,
 549                           [(set i64:$rT, (sube 0, i64:$rA))]>;
 550 }
 551 } // isCodeGenOnly
 552
 553 // FIXME: Duplicating this for the asm parser should be unnecessary, but the
 554 // previous definition must be marked as CodeGen only to prevent decoding
 555 // conflicts.
 556 let isAsmParserOnly = 1 in
 557 def ADD8TLS_ : XOForm_1<31, 266, 0, (outs g8rc:$rT), (ins g8rc:$rA, tlsreg:$rB),
 558                         "add $rT, $rA, $rB", IIC_IntSimple, []>;
 559
 560 let isCommutable = 1 in {
 561 defm MULHD : XOForm_1r<31, 73, 0, (outs g8rc:$rT), (ins g8rc:$rA, g8rc:$rB),
 562                        "mulhd", "$rT, $rA, $rB", IIC_IntMulHW,
 563                        [(set i64:$rT, (mulhs i64:$rA, i64:$rB))]>;
 564 defm MULHDU : XOForm_1r<31, 9, 0, (outs g8rc:$rT), (ins g8rc:$rA, g8rc:$rB),
 565                        "mulhdu", "$rT, $rA, $rB", IIC_IntMulHWU,
 566                        [(set i64:$rT, (mulhu i64:$rA, i64:$rB))]>;
 567 } // isCommutable
 568 }
 569 } // Interpretation64Bit
 570
 571 let isCompare = 1, hasSideEffects = 0 in {
 572   def CMPD   : XForm_16_ext<31, 0, (outs crrc:$crD), (ins g8rc:$rA, g8rc:$rB),
 573                             "cmpd $crD, $rA, $rB", IIC_IntCompare>, isPPC64;
 574   def CMPLD  : XForm_16_ext<31, 32, (outs crrc:$crD), (ins g8rc:$rA, g8rc:$rB),
 575                             "cmpld $crD, $rA, $rB", IIC_IntCompare>, isPPC64;
 576   def CMPDI  : DForm_5_ext<11, (outs crrc:$crD), (ins g8rc:$rA, s16imm64:$imm),
 577                            "cmpdi $crD, $rA, $imm", IIC_IntCompare>, isPPC64;
 578   def CMPLDI : DForm_6_ext<10, (outs crrc:$dst), (ins g8rc:$src1, u16imm64:$src2),
 579                            "cmpldi $dst, $src1, $src2",
 580                            IIC_IntCompare>, isPPC64;
 581   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
 582   def CMPRB8 : X_BF3_L1_RS5_RS5<31, 192, (outs crbitrc:$BF),
 583                                 (ins u1imm:$L, g8rc:$rA, g8rc:$rB),
 584                                 "cmprb $BF, $L, $rA, $rB", IIC_IntCompare, []>,
 585                Requires<[IsISA3_0]>;
 586   def CMPEQB : X_BF3_RS5_RS5<31, 224, (outs crbitrc:$BF),
 587                              (ins g8rc:$rA, g8rc:$rB), "cmpeqb $BF, $rA, $rB",
 588                              IIC_IntCompare, []>, Requires<[IsISA3_0]>;
 589 }
 590
 591 let hasSideEffects = 0 in {
 592 defm SLD  : XForm_6r<31,  27, (outs g8rc:$rA), (ins g8rc:$rS, gprc:$rB),
 593                      "sld", "$rA, $rS, $rB", IIC_IntRotateD,
 594                      [(set i64:$rA, (PPCshl i64:$rS, i32:$rB))]>, isPPC64;
 595 defm SRD  : XForm_6r<31, 539, (outs g8rc:$rA), (ins g8rc:$rS, gprc:$rB),
 596                      "srd", "$rA, $rS, $rB", IIC_IntRotateD,
 597                      [(set i64:$rA, (PPCsrl i64:$rS, i32:$rB))]>, isPPC64;
 598 defm SRAD : XForm_6rc<31, 794, (outs g8rc:$rA), (ins g8rc:$rS, gprc:$rB),
 599                       "srad", "$rA, $rS, $rB", IIC_IntRotateD,
 600                       [(set i64:$rA, (PPCsra i64:$rS, i32:$rB))]>, isPPC64;
 601
 602 let Interpretation64Bit = 1, isCodeGenOnly = 1 in {
 603 defm CNTLZW8 : XForm_11r<31,  26, (outs g8rc:$rA), (ins g8rc:$rS),
 604                         "cntlzw", "$rA, $rS", IIC_IntGeneral, []>;
 605 defm CNTTZW8 : XForm_11r<31, 538, (outs g8rc:$rA), (ins g8rc:$rS),
 606                         "cnttzw", "$rA, $rS", IIC_IntGeneral, []>,
 607                Requires<[IsISA3_0]>;
 608
 609 defm EXTSB8 : XForm_11r<31, 954, (outs g8rc:$rA), (ins g8rc:$rS),
 610                         "extsb", "$rA, $rS", IIC_IntSimple,
 611                         [(set i64:$rA, (sext_inreg i64:$rS, i8))]>;
 612 defm EXTSH8 : XForm_11r<31, 922, (outs g8rc:$rA), (ins g8rc:$rS),
 613                         "extsh", "$rA, $rS", IIC_IntSimple,
 614                         [(set i64:$rA, (sext_inreg i64:$rS, i16))]>;
 615
 616 defm SLW8  : XForm_6r<31,  24, (outs g8rc:$rA), (ins g8rc:$rS, g8rc:$rB),
 617                       "slw", "$rA, $rS, $rB", IIC_IntGeneral, []>;
 618 defm SRW8  : XForm_6r<31, 536, (outs g8rc:$rA), (ins g8rc:$rS, g8rc:$rB),
 619                       "srw", "$rA, $rS, $rB", IIC_IntGeneral, []>;
 620 } // Interpretation64Bit
 621
 622 // For fast-isel:
 623 let isCodeGenOnly = 1 in {
 624 def EXTSB8_32_64 : XForm_11<31, 954, (outs g8rc:$rA), (ins gprc:$rS),
 625                            "extsb $rA, $rS", IIC_IntSimple, []>, isPPC64;
 626 def EXTSH8_32_64 : XForm_11<31, 922, (outs g8rc:$rA), (ins gprc:$rS),
 627                            "extsh $rA, $rS", IIC_IntSimple, []>, isPPC64;
 628 } // isCodeGenOnly for fast-isel
 629
 630 defm EXTSW  : XForm_11r<31, 986, (outs g8rc:$rA), (ins g8rc:$rS),
 631                         "extsw", "$rA, $rS", IIC_IntSimple,
 632                         [(set i64:$rA, (sext_inreg i64:$rS, i32))]>, isPPC64;
 633 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
 634 defm EXTSW_32_64 : XForm_11r<31, 986, (outs g8rc:$rA), (ins gprc:$rS),
 635                              "extsw", "$rA, $rS", IIC_IntSimple,
 636                              [(set i64:$rA, (sext i32:$rS))]>, isPPC64;
 637 let isCodeGenOnly = 1 in
 638 def EXTSW_32 : XForm_11<31, 986, (outs gprc:$rA), (ins gprc:$rS),
 639                         "extsw $rA, $rS", IIC_IntSimple,
 640                         []>, isPPC64;
 641
 642 defm SRADI  : XSForm_1rc<31, 413, (outs g8rc:$rA), (ins g8rc:$rS, u6imm:$SH),
 643                          "sradi", "$rA, $rS, $SH", IIC_IntRotateDI,
 644                          [(set i64:$rA, (sra i64:$rS, (i32 imm:$SH)))]>, isPPC64;
 645 // For fast-isel:
 646 let isCodeGenOnly = 1 in
 647 def SRADI_32  : XSForm_1<31, 413, (outs gprc:$rA), (ins gprc:$rS, u6imm:$SH),
 648                          "sradi $rA, $rS, $SH", IIC_IntRotateDI, []>, isPPC64;
 649
 650 defm CNTLZD : XForm_11r<31,  58, (outs g8rc:$rA), (ins g8rc:$rS),
 651                         "cntlzd", "$rA, $rS", IIC_IntGeneral,
 652                         [(set i64:$rA, (ctlz i64:$rS))]>;
 653 defm CNTTZD : XForm_11r<31, 570, (outs g8rc:$rA), (ins g8rc:$rS),
 654                         "cnttzd", "$rA, $rS", IIC_IntGeneral,
 655                         [(set i64:$rA, (cttz i64:$rS))]>, Requires<[IsISA3_0]>;
 656 def POPCNTD : XForm_11<31, 506, (outs g8rc:$rA), (ins g8rc:$rS),
 657                        "popcntd $rA, $rS", IIC_IntGeneral,
 658                        [(set i64:$rA, (ctpop i64:$rS))]>;
 659 def BPERMD : XForm_6<31, 252, (outs g8rc:$rA), (ins g8rc:$rS, g8rc:$rB),
 660                      "bpermd $rA, $rS, $rB", IIC_IntGeneral,
 661                      [(set i64:$rA, (int_ppc_bpermd g8rc:$rS, g8rc:$rB))]>,
 662                      isPPC64, Requires<[HasBPERMD]>;
 663
 664 let isCodeGenOnly = 1, isCommutable = 1 in
 665 def CMPB8 : XForm_6<31, 508, (outs g8rc:$rA), (ins g8rc:$rS, g8rc:$rB),
 666                     "cmpb $rA, $rS, $rB", IIC_IntGeneral,
 667                     [(set i64:$rA, (PPCcmpb i64:$rS, i64:$rB))]>;
 668
 669 // popcntw also does a population count on the high 32 bits (storing the
 670 // results in the high 32-bits of the output). We'll ignore that here (which is
 671 // safe because we never separately use the high part of the 64-bit registers).
 672 def POPCNTW : XForm_11<31, 378, (outs gprc:$rA), (ins gprc:$rS),
 673                        "popcntw $rA, $rS", IIC_IntGeneral,
 674                        [(set i32:$rA, (ctpop i32:$rS))]>;
 675
 676 defm DIVD  : XOForm_1rcr<31, 489, 0, (outs g8rc:$rT), (ins g8rc:$rA, g8rc:$rB),
 677                           "divd", "$rT, $rA, $rB", IIC_IntDivD,
 678                           [(set i64:$rT, (sdiv i64:$rA, i64:$rB))]>, isPPC64;
 679 defm DIVDU : XOForm_1rcr<31, 457, 0, (outs g8rc:$rT), (ins g8rc:$rA, g8rc:$rB),
 680                           "divdu", "$rT, $rA, $rB", IIC_IntDivD,
 681                           [(set i64:$rT, (udiv i64:$rA, i64:$rB))]>, isPPC64;
 682 def DIVDE : XOForm_1<31, 425, 0, (outs g8rc:$rT), (ins g8rc:$rA, g8rc:$rB),
 683                      "divde $rT, $rA, $rB", IIC_IntDivD,
 684                      [(set i64:$rT, (int_ppc_divde g8rc:$rA, g8rc:$rB))]>,
 685                      isPPC64, Requires<[HasExtDiv]>;
 686 let Defs = [CR0] in
 687 def DIVDEo : XOForm_1<31, 425, 0, (outs g8rc:$rT), (ins g8rc:$rA, g8rc:$rB),
 688                       "divde. $rT, $rA, $rB", IIC_IntDivD,
 689                       []>, isDOT, PPC970_DGroup_Cracked, PPC970_DGroup_First,
 690                       isPPC64, Requires<[HasExtDiv]>;
 691 def DIVDEU : XOForm_1<31, 393, 0, (outs g8rc:$rT), (ins g8rc:$rA, g8rc:$rB),
 692                       "divdeu $rT, $rA, $rB", IIC_IntDivD,
 693                       [(set i64:$rT, (int_ppc_divdeu g8rc:$rA, g8rc:$rB))]>,
 694                       isPPC64, Requires<[HasExtDiv]>;
 695 let Defs = [CR0] in
 696 def DIVDEUo : XOForm_1<31, 393, 0, (outs g8rc:$rT), (ins g8rc:$rA, g8rc:$rB),
 697                        "divdeu. $rT, $rA, $rB", IIC_IntDivD,
 698                        []>, isDOT, PPC970_DGroup_Cracked, PPC970_DGroup_First,
 699                         isPPC64, Requires<[HasExtDiv]>;
 700 let isCommutable = 1 in
 701 defm MULLD : XOForm_1r<31, 233, 0, (outs g8rc:$rT), (ins g8rc:$rA, g8rc:$rB),
 702                        "mulld", "$rT, $rA, $rB", IIC_IntMulHD,
 703                        [(set i64:$rT, (mul i64:$rA, i64:$rB))]>, isPPC64;
 704 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
 705 def MULLI8 : DForm_2<7, (outs g8rc:$rD), (ins g8rc:$rA, s16imm64:$imm),
 706                        "mulli $rD, $rA, $imm", IIC_IntMulLI,
 707                        [(set i64:$rD, (mul i64:$rA, imm64SExt16:$imm))]>;
 708 }
 709
 710 let hasSideEffects = 0 in {
 711 defm RLDIMI : MDForm_1r<30, 3, (outs g8rc:$rA),
 712                         (ins g8rc:$rSi, g8rc:$rS, u6imm:$SH, u6imm:$MBE),
 713                         "rldimi", "$rA, $rS, $SH, $MBE", IIC_IntRotateDI,
 714                         []>, isPPC64, RegConstraint<"$rSi = $rA">,
 715                         NoEncode<"$rSi">;
 716
 717 // Rotate instructions.
 718 defm RLDCL  : MDSForm_1r<30, 8,
 719                         (outs g8rc:$rA), (ins g8rc:$rS, gprc:$rB, u6imm:$MBE),
 720                         "rldcl", "$rA, $rS, $rB, $MBE", IIC_IntRotateD,
 721                         []>, isPPC64;
 722 defm RLDCR  : MDSForm_1r<30, 9,
 723                         (outs g8rc:$rA), (ins g8rc:$rS, gprc:$rB, u6imm:$MBE),
 724                         "rldcr", "$rA, $rS, $rB, $MBE", IIC_IntRotateD,
 725                         []>, isPPC64;
 726 defm RLDICL : MDForm_1r<30, 0,
 727                         (outs g8rc:$rA), (ins g8rc:$rS, u6imm:$SH, u6imm:$MBE),
 728                         "rldicl", "$rA, $rS, $SH, $MBE", IIC_IntRotateDI,
 729                         []>, isPPC64;
 730 // For fast-isel:
 731 let isCodeGenOnly = 1 in
 732 def RLDICL_32_64 : MDForm_1<30, 0,
 733                             (outs g8rc:$rA),
 734                             (ins gprc:$rS, u6imm:$SH, u6imm:$MBE),
 735                             "rldicl $rA, $rS, $SH, $MBE", IIC_IntRotateDI,
 736                             []>, isPPC64;
 737 // End fast-isel.
 738 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
 739 defm RLDICL_32 : MDForm_1r<30, 0,
 740                            (outs gprc:$rA),
 741                            (ins gprc:$rS, u6imm:$SH, u6imm:$MBE),
 742                            "rldicl", "$rA, $rS, $SH, $MBE", IIC_IntRotateDI,
 743                            []>, isPPC64;
 744 defm RLDICR : MDForm_1r<30, 1,
 745                         (outs g8rc:$rA), (ins g8rc:$rS, u6imm:$SH, u6imm:$MBE),
 746                         "rldicr", "$rA, $rS, $SH, $MBE", IIC_IntRotateDI,
 747                         []>, isPPC64;
 748 let isCodeGenOnly = 1 in
 749 def RLDICR_32 : MDForm_1<30, 1,
 750                          (outs gprc:$rA), (ins gprc:$rS, u6imm:$SH, u6imm:$MBE),
 751                          "rldicr $rA, $rS, $SH, $MBE", IIC_IntRotateDI,
 752                          []>, isPPC64;
 753 defm RLDIC  : MDForm_1r<30, 2,
 754                         (outs g8rc:$rA), (ins g8rc:$rS, u6imm:$SH, u6imm:$MBE),
 755                         "rldic", "$rA, $rS, $SH, $MBE", IIC_IntRotateDI,
 756                         []>, isPPC64;
 757
 758 let Interpretation64Bit = 1, isCodeGenOnly = 1 in {
 759 defm RLWINM8 : MForm_2r<21, (outs g8rc:$rA),
 760                         (ins g8rc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
 761                         "rlwinm", "$rA, $rS, $SH, $MB, $ME", IIC_IntGeneral,
 762                         []>;
 763
 764 defm RLWNM8  : MForm_2r<23, (outs g8rc:$rA),
 765                         (ins g8rc:$rS, g8rc:$rB, u5imm:$MB, u5imm:$ME),
 766                         "rlwnm", "$rA, $rS, $rB, $MB, $ME", IIC_IntGeneral,
 767                         []>;
 768
 769 // RLWIMI can be commuted if the rotate amount is zero.
 770 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
 771 defm RLWIMI8 : MForm_2r<20, (outs g8rc:$rA),
 772                         (ins g8rc:$rSi, g8rc:$rS, u5imm:$SH, u5imm:$MB,
 773                         u5imm:$ME), "rlwimi", "$rA, $rS, $SH, $MB, $ME",
 774                         IIC_IntRotate, []>, PPC970_DGroup_Cracked,
 775                         RegConstraint<"$rSi = $rA">, NoEncode<"$rSi">;
 776
 777 let isSelect = 1 in
 778 def ISEL8   : AForm_4<31, 15,
 779                      (outs g8rc:$rT), (ins g8rc_nox0:$rA, g8rc:$rB, crbitrc:$cond),
 780                      "isel $rT, $rA, $rB, $cond", IIC_IntISEL,
 781                      []>;
 782 }  // Interpretation64Bit
 783 }  // hasSideEffects = 0
 784 }  // End FXU Operations.
 785
 786
 787 //===----------------------------------------------------------------------===//
 788 // Load/Store instructions.
 789 //
 790
 791
 792 // Sign extending loads.
 793 let PPC970_Unit = 2 in {
 794 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
 795 def LHA8: DForm_1<42, (outs g8rc:$rD), (ins memri:$src),
 796                   "lha $rD, $src", IIC_LdStLHA,
 797                   [(set i64:$rD, (sextloadi16 iaddr:$src))]>,
 798                   PPC970_DGroup_Cracked;
 799 def LWA  : DSForm_1<58, 2, (outs g8rc:$rD), (ins memrix:$src),
 800                     "lwa $rD, $src", IIC_LdStLWA,
 801                     [(set i64:$rD,
 802                           (aligned4sextloadi32 ixaddr:$src))]>, isPPC64,
 803                     PPC970_DGroup_Cracked;
 804 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
 805 def LHAX8: XForm_1<31, 343, (outs g8rc:$rD), (ins memrr:$src),
 806                    "lhax $rD, $src", IIC_LdStLHA,
 807                    [(set i64:$rD, (sextloadi16 xaddr:$src))]>,
 808                    PPC970_DGroup_Cracked;
 809 def LWAX : XForm_1<31, 341, (outs g8rc:$rD), (ins memrr:$src),
 810                    "lwax $rD, $src", IIC_LdStLHA,
 811                    [(set i64:$rD, (sextloadi32 xaddr:$src))]>, isPPC64,
 812                    PPC970_DGroup_Cracked;
 813 // For fast-isel:
 814 let isCodeGenOnly = 1, mayLoad = 1 in {
 815 def LWA_32  : DSForm_1<58, 2, (outs gprc:$rD), (ins memrix:$src),
 816                       "lwa $rD, $src", IIC_LdStLWA, []>, isPPC64,
 817                       PPC970_DGroup_Cracked;
 818 def LWAX_32 : XForm_1<31, 341, (outs gprc:$rD), (ins memrr:$src),
 819                      "lwax $rD, $src", IIC_LdStLHA, []>, isPPC64,
 820                      PPC970_DGroup_Cracked;
 821 } // end fast-isel isCodeGenOnly
 822
 823 // Update forms.
 824 let mayLoad = 1, hasSideEffects = 0 in {
 825 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
 826 def LHAU8 : DForm_1<43, (outs g8rc:$rD, ptr_rc_nor0:$ea_result),
 827                     (ins memri:$addr),
 828                     "lhau $rD, $addr", IIC_LdStLHAU,
 829                     []>, RegConstraint<"$addr.reg = $ea_result">,
 830                     NoEncode<"$ea_result">;
 831 // NO LWAU!
 832
 833 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
 834 def LHAUX8 : XForm_1<31, 375, (outs g8rc:$rD, ptr_rc_nor0:$ea_result),
 835                     (ins memrr:$addr),
 836                     "lhaux $rD, $addr", IIC_LdStLHAUX,
 837                     []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 838                     NoEncode<"$ea_result">;
 839 def LWAUX : XForm_1<31, 373, (outs g8rc:$rD, ptr_rc_nor0:$ea_result),
 840                     (ins memrr:$addr),
 841                     "lwaux $rD, $addr", IIC_LdStLHAUX,
 842                     []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 843                     NoEncode<"$ea_result">, isPPC64;
 844 }
 845 }
 846
 847 let Interpretation64Bit = 1, isCodeGenOnly = 1 in {
 848 // Zero extending loads.
 849 let PPC970_Unit = 2 in {
 850 def LBZ8 : DForm_1<34, (outs g8rc:$rD), (ins memri:$src),
 851                   "lbz $rD, $src", IIC_LdStLoad,
 852                   [(set i64:$rD, (zextloadi8 iaddr:$src))]>;
 853 def LHZ8 : DForm_1<40, (outs g8rc:$rD), (ins memri:$src),
 854                   "lhz $rD, $src", IIC_LdStLoad,
 855                   [(set i64:$rD, (zextloadi16 iaddr:$src))]>;
 856 def LWZ8 : DForm_1<32, (outs g8rc:$rD), (ins memri:$src),
 857                   "lwz $rD, $src", IIC_LdStLoad,
 858                   [(set i64:$rD, (zextloadi32 iaddr:$src))]>, isPPC64;
 859
 860 def LBZX8 : XForm_1<31,  87, (outs g8rc:$rD), (ins memrr:$src),
 861                    "lbzx $rD, $src", IIC_LdStLoad,
 862                    [(set i64:$rD, (zextloadi8 xaddr:$src))]>;
 863 def LHZX8 : XForm_1<31, 279, (outs g8rc:$rD), (ins memrr:$src),
 864                    "lhzx $rD, $src", IIC_LdStLoad,
 865                    [(set i64:$rD, (zextloadi16 xaddr:$src))]>;
 866 def LWZX8 : XForm_1<31,  23, (outs g8rc:$rD), (ins memrr:$src),
 867                    "lwzx $rD, $src", IIC_LdStLoad,
 868                    [(set i64:$rD, (zextloadi32 xaddr:$src))]>;
 869
 870
 871 // Update forms.
 872 let mayLoad = 1, hasSideEffects = 0 in {
 873 def LBZU8 : DForm_1<35, (outs g8rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 874                     "lbzu $rD, $addr", IIC_LdStLoadUpd,
 875                     []>, RegConstraint<"$addr.reg = $ea_result">,
 876                     NoEncode<"$ea_result">;
 877 def LHZU8 : DForm_1<41, (outs g8rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 878                     "lhzu $rD, $addr", IIC_LdStLoadUpd,
 879                     []>, RegConstraint<"$addr.reg = $ea_result">,
 880                     NoEncode<"$ea_result">;
 881 def LWZU8 : DForm_1<33, (outs g8rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 882                     "lwzu $rD, $addr", IIC_LdStLoadUpd,
 883                     []>, RegConstraint<"$addr.reg = $ea_result">,
 884                     NoEncode<"$ea_result">;
 885
 886 def LBZUX8 : XForm_1<31, 119, (outs g8rc:$rD, ptr_rc_nor0:$ea_result),
 887                    (ins memrr:$addr),
 888                    "lbzux $rD, $addr", IIC_LdStLoadUpdX,
 889                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 890                    NoEncode<"$ea_result">;
 891 def LHZUX8 : XForm_1<31, 311, (outs g8rc:$rD, ptr_rc_nor0:$ea_result),
 892                    (ins memrr:$addr),
 893                    "lhzux $rD, $addr", IIC_LdStLoadUpdX,
 894                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 895                    NoEncode<"$ea_result">;
 896 def LWZUX8 : XForm_1<31, 55, (outs g8rc:$rD, ptr_rc_nor0:$ea_result),
 897                    (ins memrr:$addr),
 898                    "lwzux $rD, $addr", IIC_LdStLoadUpdX,
 899                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 900                    NoEncode<"$ea_result">;
 901 }
 902 }
 903 } // Interpretation64Bit
 904
 905
 906 // Full 8-byte loads.
 907 let PPC970_Unit = 2 in {
 908 def LD   : DSForm_1<58, 0, (outs g8rc:$rD), (ins memrix:$src),
 909                     "ld $rD, $src", IIC_LdStLD,
 910                     [(set i64:$rD, (aligned4load ixaddr:$src))]>, isPPC64;
 911 // The following four definitions are selected for small code model only.
 912 // Otherwise, we need to create two instructions to form a 32-bit offset,
 913 // so we have a custom matcher for TOC_ENTRY in PPCDAGToDAGIsel::Select().
 914 def LDtoc: Pseudo<(outs g8rc:$rD), (ins tocentry:$disp, g8rc:$reg),
 915                   "#LDtoc",
 916                   [(set i64:$rD,
 917                      (PPCtoc_entry tglobaladdr:$disp, i64:$reg))]>, isPPC64;
 918 def LDtocJTI: Pseudo<(outs g8rc:$rD), (ins tocentry:$disp, g8rc:$reg),
 919                   "#LDtocJTI",
 920                   [(set i64:$rD,
 921                      (PPCtoc_entry tjumptable:$disp, i64:$reg))]>, isPPC64;
 922 def LDtocCPT: Pseudo<(outs g8rc:$rD), (ins tocentry:$disp, g8rc:$reg),
 923                   "#LDtocCPT",
 924                   [(set i64:$rD,
 925                      (PPCtoc_entry tconstpool:$disp, i64:$reg))]>, isPPC64;
 926 def LDtocBA: Pseudo<(outs g8rc:$rD), (ins tocentry:$disp, g8rc:$reg),
 927                   "#LDtocCPT",
 928                   [(set i64:$rD,
 929                      (PPCtoc_entry tblockaddress:$disp, i64:$reg))]>, isPPC64;
 930
 931 def LDX  : XForm_1<31,  21, (outs g8rc:$rD), (ins memrr:$src),
 932                    "ldx $rD, $src", IIC_LdStLD,
 933                    [(set i64:$rD, (load xaddr:$src))]>, isPPC64;
 934 def LDBRX : XForm_1<31,  532, (outs g8rc:$rD), (ins memrr:$src),
 935                    "ldbrx $rD, $src", IIC_LdStLoad,
 936                    [(set i64:$rD, (PPClbrx xoaddr:$src, i64))]>, isPPC64;
 937
 938 let mayLoad = 1, hasSideEffects = 0, isCodeGenOnly = 1 in {
 939 def LHBRX8 : XForm_1<31, 790, (outs g8rc:$rD), (ins memrr:$src),
 940                    "lhbrx $rD, $src", IIC_LdStLoad, []>;
 941 def LWBRX8 : XForm_1<31,  534, (outs g8rc:$rD), (ins memrr:$src),
 942                    "lwbrx $rD, $src", IIC_LdStLoad, []>;
 943 }
 944
 945 let mayLoad = 1, hasSideEffects = 0 in {
 946 def LDU  : DSForm_1<58, 1, (outs g8rc:$rD, ptr_rc_nor0:$ea_result), (ins memrix:$addr),
 947                     "ldu $rD, $addr", IIC_LdStLDU,
 948                     []>, RegConstraint<"$addr.reg = $ea_result">, isPPC64,
 949                     NoEncode<"$ea_result">;
 950
 951 def LDUX : XForm_1<31, 53, (outs g8rc:$rD, ptr_rc_nor0:$ea_result),
 952                    (ins memrr:$addr),
 953                    "ldux $rD, $addr", IIC_LdStLDUX,
 954                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 955                    NoEncode<"$ea_result">, isPPC64;
 956
 957 def LDMX : XForm_1<31, 309, (outs g8rc:$rD), (ins memrr:$src),
 958                    "ldmx $rD, $src", IIC_LdStLD, []>, isPPC64,
 959            Requires<[IsISA3_0]>;
 960 }
 961 }
 962
 963 // Support for medium and large code model.
 964 let hasSideEffects = 0 in {
 965 def ADDIStocHA: Pseudo<(outs g8rc:$rD), (ins g8rc_nox0:$reg, tocentry:$disp),
 966                        "#ADDIStocHA", []>, isPPC64;
 967 let mayLoad = 1 in
 968 def LDtocL: Pseudo<(outs g8rc:$rD), (ins tocentry:$disp, g8rc_nox0:$reg),
 969                    "#LDtocL", []>, isPPC64;
 970 def ADDItocL: Pseudo<(outs g8rc:$rD), (ins g8rc_nox0:$reg, tocentry:$disp),
 971                      "#ADDItocL", []>, isPPC64;
 972 }
 973
 974 // Support for thread-local storage.
 975 def ADDISgotTprelHA: Pseudo<(outs g8rc:$rD), (ins g8rc_nox0:$reg, s16imm64:$disp),
 976                          "#ADDISgotTprelHA",
 977                          [(set i64:$rD,
 978                            (PPCaddisGotTprelHA i64:$reg,
 979                                                tglobaltlsaddr:$disp))]>,
 980                   isPPC64;
 981 def LDgotTprelL: Pseudo<(outs g8rc:$rD), (ins s16imm64:$disp, g8rc_nox0:$reg),
 982                         "#LDgotTprelL",
 983                         [(set i64:$rD,
 984                           (PPCldGotTprelL tglobaltlsaddr:$disp, i64:$reg))]>,
 985                  isPPC64;
 986
 987 let isBarrier = 1, isPseudo = 1, Defs = [CR7], Itinerary = IIC_LdStSync in
 988 def CFENCE8 : Pseudo<(outs), (ins g8rc:$cr), "#CFENCE8", []>;
 989
 990 def : Pat<(PPCaddTls i64:$in, tglobaltlsaddr:$g),
 991           (ADD8TLS $in, tglobaltlsaddr:$g)>;
 992 def ADDIStlsgdHA: Pseudo<(outs g8rc:$rD), (ins g8rc_nox0:$reg, s16imm64:$disp),
 993                          "#ADDIStlsgdHA",
 994                          [(set i64:$rD,
 995                            (PPCaddisTlsgdHA i64:$reg, tglobaltlsaddr:$disp))]>,
 996                   isPPC64;
 997 def ADDItlsgdL : Pseudo<(outs g8rc:$rD), (ins g8rc_nox0:$reg, s16imm64:$disp),
 998                        "#ADDItlsgdL",
 999                        [(set i64:$rD,
1000                          (PPCaddiTlsgdL i64:$reg, tglobaltlsaddr:$disp))]>,
1001                  isPPC64;
1002 // LR8 is a true define, while the rest of the Defs are clobbers.  X3 is
1003 // explicitly defined when this op is created, so not mentioned here.
1004 // This is lowered to BL8_NOP_TLS by the assembly printer, so the size must be
1005 // correct because the branch select pass is relying on it.
1006 let hasExtraSrcRegAllocReq = 1, hasExtraDefRegAllocReq = 1, Size = 8,
1007     Defs = [X0,X4,X5,X6,X7,X8,X9,X10,X11,X12,LR8,CTR8,CR0,CR1,CR5,CR6,CR7] in
1008 def GETtlsADDR : Pseudo<(outs g8rc:$rD), (ins g8rc:$reg, tlsgd:$sym),
1009                         "#GETtlsADDR",
1010                         [(set i64:$rD,
1011                           (PPCgetTlsAddr i64:$reg, tglobaltlsaddr:$sym))]>,
1012                  isPPC64;
1013 // Combined op for ADDItlsgdL and GETtlsADDR, late expanded.  X3 and LR8
1014 // are true defines while the rest of the Defs are clobbers.
1015 let hasExtraSrcRegAllocReq = 1, hasExtraDefRegAllocReq = 1,
1016     Defs = [X0,X3,X4,X5,X6,X7,X8,X9,X10,X11,X12,LR8,CTR8,CR0,CR1,CR5,CR6,CR7]
1017     in
1018 def ADDItlsgdLADDR : Pseudo<(outs g8rc:$rD),
1019                             (ins g8rc_nox0:$reg, s16imm64:$disp, tlsgd:$sym),
1020                             "#ADDItlsgdLADDR",
1021                             [(set i64:$rD,
1022                               (PPCaddiTlsgdLAddr i64:$reg,
1023                                                  tglobaltlsaddr:$disp,
1024                                                  tglobaltlsaddr:$sym))]>,
1025                      isPPC64;
1026 def ADDIStlsldHA: Pseudo<(outs g8rc:$rD), (ins g8rc_nox0:$reg, s16imm64:$disp),
1027                          "#ADDIStlsldHA",
1028                          [(set i64:$rD,
1029                            (PPCaddisTlsldHA i64:$reg, tglobaltlsaddr:$disp))]>,
1030                   isPPC64;
1031 def ADDItlsldL : Pseudo<(outs g8rc:$rD), (ins g8rc_nox0:$reg, s16imm64:$disp),
1032                        "#ADDItlsldL",
1033                        [(set i64:$rD,
1034                          (PPCaddiTlsldL i64:$reg, tglobaltlsaddr:$disp))]>,
1035                  isPPC64;
1036 // LR8 is a true define, while the rest of the Defs are clobbers.  X3 is
1037 // explicitly defined when this op is created, so not mentioned here.
1038 let hasExtraSrcRegAllocReq = 1, hasExtraDefRegAllocReq = 1,
1039     Defs = [X0,X4,X5,X6,X7,X8,X9,X10,X11,X12,LR8,CTR8,CR0,CR1,CR5,CR6,CR7] in
1040 def GETtlsldADDR : Pseudo<(outs g8rc:$rD), (ins g8rc:$reg, tlsgd:$sym),
1041                           "#GETtlsldADDR",
1042                           [(set i64:$rD,
1043                             (PPCgetTlsldAddr i64:$reg, tglobaltlsaddr:$sym))]>,
1044                    isPPC64;
1045 // Combined op for ADDItlsldL and GETtlsADDR, late expanded.  X3 and LR8
1046 // are true defines, while the rest of the Defs are clobbers.
1047 let hasExtraSrcRegAllocReq = 1, hasExtraDefRegAllocReq = 1,
1048     Defs = [X0,X3,X4,X5,X6,X7,X8,X9,X10,X11,X12,LR8,CTR8,CR0,CR1,CR5,CR6,CR7]
1049     in
1050 def ADDItlsldLADDR : Pseudo<(outs g8rc:$rD),
1051                             (ins g8rc_nox0:$reg, s16imm64:$disp, tlsgd:$sym),
1052                             "#ADDItlsldLADDR",
1053                             [(set i64:$rD,
1054                               (PPCaddiTlsldLAddr i64:$reg,
1055                                                  tglobaltlsaddr:$disp,
1056                                                  tglobaltlsaddr:$sym))]>,
1057                      isPPC64;
1058 def ADDISdtprelHA: Pseudo<(outs g8rc:$rD), (ins g8rc_nox0:$reg, s16imm64:$disp),
1059                           "#ADDISdtprelHA",
1060                           [(set i64:$rD,
1061                             (PPCaddisDtprelHA i64:$reg,
1062                                               tglobaltlsaddr:$disp))]>,
1063                    isPPC64;
1064 def ADDIdtprelL : Pseudo<(outs g8rc:$rD), (ins g8rc_nox0:$reg, s16imm64:$disp),
1065                          "#ADDIdtprelL",
1066                          [(set i64:$rD,
1067                            (PPCaddiDtprelL i64:$reg, tglobaltlsaddr:$disp))]>,
1068                   isPPC64;
1069
1070 let PPC970_Unit = 2 in {
1071 let Interpretation64Bit = 1, isCodeGenOnly = 1 in {
1072 // Truncating stores.
1073 def STB8 : DForm_1<38, (outs), (ins g8rc:$rS, memri:$src),
1074                    "stb $rS, $src", IIC_LdStStore,
1075                    [(truncstorei8 i64:$rS, iaddr:$src)]>;
1076 def STH8 : DForm_1<44, (outs), (ins g8rc:$rS, memri:$src),
1077                    "sth $rS, $src", IIC_LdStStore,
1078                    [(truncstorei16 i64:$rS, iaddr:$src)]>;
1079 def STW8 : DForm_1<36, (outs), (ins g8rc:$rS, memri:$src),
1080                    "stw $rS, $src", IIC_LdStStore,
1081                    [(truncstorei32 i64:$rS, iaddr:$src)]>;
1082 def STBX8 : XForm_8<31, 215, (outs), (ins g8rc:$rS, memrr:$dst),
1083                    "stbx $rS, $dst", IIC_LdStStore,
1084                    [(truncstorei8 i64:$rS, xaddr:$dst)]>,
1085                    PPC970_DGroup_Cracked;
1086 def STHX8 : XForm_8<31, 407, (outs), (ins g8rc:$rS, memrr:$dst),
1087                    "sthx $rS, $dst", IIC_LdStStore,
1088                    [(truncstorei16 i64:$rS, xaddr:$dst)]>,
1089                    PPC970_DGroup_Cracked;
1090 def STWX8 : XForm_8<31, 151, (outs), (ins g8rc:$rS, memrr:$dst),
1091                    "stwx $rS, $dst", IIC_LdStStore,
1092                    [(truncstorei32 i64:$rS, xaddr:$dst)]>,
1093                    PPC970_DGroup_Cracked;
1094 } // Interpretation64Bit
1095
1096 // Normal 8-byte stores.
1097 def STD  : DSForm_1<62, 0, (outs), (ins g8rc:$rS, memrix:$dst),
1098                     "std $rS, $dst", IIC_LdStSTD,
1099                     [(aligned4store i64:$rS, ixaddr:$dst)]>, isPPC64;
1100 def STDX  : XForm_8<31, 149, (outs), (ins g8rc:$rS, memrr:$dst),
1101                    "stdx $rS, $dst", IIC_LdStSTD,
1102                    [(store i64:$rS, xaddr:$dst)]>, isPPC64,
1103                    PPC970_DGroup_Cracked;
1104 def STDBRX: XForm_8<31, 660, (outs), (ins g8rc:$rS, memrr:$dst),
1105                    "stdbrx $rS, $dst", IIC_LdStStore,
1106                    [(PPCstbrx i64:$rS, xoaddr:$dst, i64)]>, isPPC64,
1107                    PPC970_DGroup_Cracked;
1108 }
1109
1110 // Stores with Update (pre-inc).
1111 let PPC970_Unit = 2, mayStore = 1, mayLoad = 0 in {
1112 let Interpretation64Bit = 1, isCodeGenOnly = 1 in {
1113 def STBU8 : DForm_1<39, (outs ptr_rc_nor0:$ea_res), (ins g8rc:$rS, memri:$dst),
1114                    "stbu $rS, $dst", IIC_LdStStoreUpd, []>,
1115                    RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1116 def STHU8 : DForm_1<45, (outs ptr_rc_nor0:$ea_res), (ins g8rc:$rS, memri:$dst),
1117                    "sthu $rS, $dst", IIC_LdStStoreUpd, []>,
1118                    RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1119 def STWU8 : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins g8rc:$rS, memri:$dst),
1120                    "stwu $rS, $dst", IIC_LdStStoreUpd, []>,
1121                    RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1122
1123 def STBUX8: XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res), (ins g8rc:$rS, memrr:$dst),
1124                     "stbux $rS, $dst", IIC_LdStStoreUpd, []>,
1125                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1126                     PPC970_DGroup_Cracked;
1127 def STHUX8: XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res), (ins g8rc:$rS, memrr:$dst),
1128                     "sthux $rS, $dst", IIC_LdStStoreUpd, []>,
1129                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1130                     PPC970_DGroup_Cracked;
1131 def STWUX8: XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res), (ins g8rc:$rS, memrr:$dst),
1132                     "stwux $rS, $dst", IIC_LdStStoreUpd, []>,
1133                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1134                     PPC970_DGroup_Cracked;
1135 } // Interpretation64Bit
1136
1137 def STDU : DSForm_1<62, 1, (outs ptr_rc_nor0:$ea_res), (ins g8rc:$rS, memrix:$dst),
1138                    "stdu $rS, $dst", IIC_LdStSTDU, []>,
1139                    RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">,
1140                    isPPC64;
1141
1142 def STDUX : XForm_8<31, 181, (outs ptr_rc_nor0:$ea_res), (ins g8rc:$rS, memrr:$dst),
1143                     "stdux $rS, $dst", IIC_LdStSTDUX, []>,
1144                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1145                     PPC970_DGroup_Cracked, isPPC64;
1146 }
1147
1148 // Patterns to match the pre-inc stores.  We can't put the patterns on
1149 // the instruction definitions directly as ISel wants the address base
1150 // and offset to be separate operands, not a single complex operand.
1151 def : Pat<(pre_truncsti8 i64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1152           (STBU8 $rS, iaddroff:$ptroff, $ptrreg)>;
1153 def : Pat<(pre_truncsti16 i64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1154           (STHU8 $rS, iaddroff:$ptroff, $ptrreg)>;
1155 def : Pat<(pre_truncsti32 i64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1156           (STWU8 $rS, iaddroff:$ptroff, $ptrreg)>;
1157 def : Pat<(aligned4pre_store i64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1158           (STDU $rS, iaddroff:$ptroff, $ptrreg)>;
1159
1160 def : Pat<(pre_truncsti8 i64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1161           (STBUX8 $rS, $ptrreg, $ptroff)>;
1162 def : Pat<(pre_truncsti16 i64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1163           (STHUX8 $rS, $ptrreg, $ptroff)>;
1164 def : Pat<(pre_truncsti32 i64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1165           (STWUX8 $rS, $ptrreg, $ptroff)>;
1166 def : Pat<(pre_store i64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1167           (STDUX $rS, $ptrreg, $ptroff)>;
1168
1169
1170 //===----------------------------------------------------------------------===//
1171 // Floating point instructions.
1172 //
1173
1174
1175 let PPC970_Unit = 3, hasSideEffects = 0,
1176     Uses = [RM] in {  // FPU Operations.
1177 defm FCFID  : XForm_26r<63, 846, (outs f8rc:$frD), (ins f8rc:$frB),
1178                         "fcfid", "$frD, $frB", IIC_FPGeneral,
1179                         [(set f64:$frD, (PPCfcfid f64:$frB))]>, isPPC64;
1180 defm FCTID  : XForm_26r<63, 814, (outs f8rc:$frD), (ins f8rc:$frB),
1181                         "fctid", "$frD, $frB", IIC_FPGeneral,
1182                         []>, isPPC64;
1183 defm FCTIDU : XForm_26r<63, 942, (outs f8rc:$frD), (ins f8rc:$frB),
1184                         "fctidu", "$frD, $frB", IIC_FPGeneral,
1185                         []>, isPPC64;
1186 defm FCTIDZ : XForm_26r<63, 815, (outs f8rc:$frD), (ins f8rc:$frB),
1187                         "fctidz", "$frD, $frB", IIC_FPGeneral,
1188                         [(set f64:$frD, (PPCfctidz f64:$frB))]>, isPPC64;
1189
1190 defm FCFIDU  : XForm_26r<63, 974, (outs f8rc:$frD), (ins f8rc:$frB),
1191                         "fcfidu", "$frD, $frB", IIC_FPGeneral,
1192                         [(set f64:$frD, (PPCfcfidu f64:$frB))]>, isPPC64;
1193 defm FCFIDS  : XForm_26r<59, 846, (outs f4rc:$frD), (ins f8rc:$frB),
1194                         "fcfids", "$frD, $frB", IIC_FPGeneral,
1195                         [(set f32:$frD, (PPCfcfids f64:$frB))]>, isPPC64;
1196 defm FCFIDUS : XForm_26r<59, 974, (outs f4rc:$frD), (ins f8rc:$frB),
1197                         "fcfidus", "$frD, $frB", IIC_FPGeneral,
1198                         [(set f32:$frD, (PPCfcfidus f64:$frB))]>, isPPC64;
1199 defm FCTIDUZ : XForm_26r<63, 943, (outs f8rc:$frD), (ins f8rc:$frB),
1200                         "fctiduz", "$frD, $frB", IIC_FPGeneral,
1201                         [(set f64:$frD, (PPCfctiduz f64:$frB))]>, isPPC64;
1202 defm FCTIWUZ : XForm_26r<63, 143, (outs f8rc:$frD), (ins f8rc:$frB),
1203                         "fctiwuz", "$frD, $frB", IIC_FPGeneral,
1204                         [(set f64:$frD, (PPCfctiwuz f64:$frB))]>, isPPC64;
1205 }
1206
1207
1208 //===----------------------------------------------------------------------===//
1209 // Instruction Patterns
1210 //
1211
1212 // Extensions and truncates to/from 32-bit regs.
1213 def : Pat<(i64 (zext i32:$in)),
1214           (RLDICL (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $in, sub_32),
1215                   0, 32)>;
1216 def : Pat<(i64 (anyext i32:$in)),
1217           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $in, sub_32)>;
1218 def : Pat<(i32 (trunc i64:$in)),
1219           (EXTRACT_SUBREG $in, sub_32)>;
1220
1221 // Implement the 'not' operation with the NOR instruction.
1222 // (we could use the default xori pattern, but nor has lower latency on some
1223 // cores (such as the A2)).
1224 def i64not : OutPatFrag<(ops node:$in),
1225                         (NOR8 $in, $in)>;
1226 def        : Pat<(not i64:$in),
1227                  (i64not $in)>;
1228
1229 // Extending loads with i64 targets.
1230 def : Pat<(zextloadi1 iaddr:$src),
1231           (LBZ8 iaddr:$src)>;
1232 def : Pat<(zextloadi1 xaddr:$src),
1233           (LBZX8 xaddr:$src)>;
1234 def : Pat<(extloadi1 iaddr:$src),
1235           (LBZ8 iaddr:$src)>;
1236 def : Pat<(extloadi1 xaddr:$src),
1237           (LBZX8 xaddr:$src)>;
1238 def : Pat<(extloadi8 iaddr:$src),
1239           (LBZ8 iaddr:$src)>;
1240 def : Pat<(extloadi8 xaddr:$src),
1241           (LBZX8 xaddr:$src)>;
1242 def : Pat<(extloadi16 iaddr:$src),
1243           (LHZ8 iaddr:$src)>;
1244 def : Pat<(extloadi16 xaddr:$src),
1245           (LHZX8 xaddr:$src)>;
1246 def : Pat<(extloadi32 iaddr:$src),
1247           (LWZ8 iaddr:$src)>;
1248 def : Pat<(extloadi32 xaddr:$src),
1249           (LWZX8 xaddr:$src)>;
1250
1251 // Standard shifts.  These are represented separately from the real shifts above
1252 // so that we can distinguish between shifts that allow 6-bit and 7-bit shift
1253 // amounts.
1254 def : Pat<(sra i64:$rS, i32:$rB),
1255           (SRAD $rS, $rB)>;
1256 def : Pat<(srl i64:$rS, i32:$rB),
1257           (SRD $rS, $rB)>;
1258 def : Pat<(shl i64:$rS, i32:$rB),
1259           (SLD $rS, $rB)>;
1260
1261 // SUBFIC
1262 def : Pat<(sub imm64SExt16:$imm, i64:$in),
1263           (SUBFIC8 $in, imm:$imm)>;
1264
1265 // SHL/SRL
1266 def : Pat<(shl i64:$in, (i32 imm:$imm)),
1267           (RLDICR $in, imm:$imm, (SHL64 imm:$imm))>;
1268 def : Pat<(srl i64:$in, (i32 imm:$imm)),
1269           (RLDICL $in, (SRL64 imm:$imm), imm:$imm)>;
1270
1271 // ROTL
1272 def : Pat<(rotl i64:$in, i32:$sh),
1273           (RLDCL $in, $sh, 0)>;
1274 def : Pat<(rotl i64:$in, (i32 imm:$imm)),
1275           (RLDICL $in, imm:$imm, 0)>;
1276
1277 // Hi and Lo for Darwin Global Addresses.
1278 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS8 tglobaladdr:$in)>;
1279 def : Pat<(PPClo tglobaladdr:$in, 0), (LI8  tglobaladdr:$in)>;
1280 def : Pat<(PPChi tconstpool:$in , 0), (LIS8 tconstpool:$in)>;
1281 def : Pat<(PPClo tconstpool:$in , 0), (LI8  tconstpool:$in)>;
1282 def : Pat<(PPChi tjumptable:$in , 0), (LIS8 tjumptable:$in)>;
1283 def : Pat<(PPClo tjumptable:$in , 0), (LI8  tjumptable:$in)>;
1284 def : Pat<(PPChi tblockaddress:$in, 0), (LIS8 tblockaddress:$in)>;
1285 def : Pat<(PPClo tblockaddress:$in, 0), (LI8  tblockaddress:$in)>;
1286 def : Pat<(PPChi tglobaltlsaddr:$g, i64:$in),
1287           (ADDIS8 $in, tglobaltlsaddr:$g)>;
1288 def : Pat<(PPClo tglobaltlsaddr:$g, i64:$in),
1289           (ADDI8 $in, tglobaltlsaddr:$g)>;
1290 def : Pat<(add i64:$in, (PPChi tglobaladdr:$g, 0)),
1291           (ADDIS8 $in, tglobaladdr:$g)>;
1292 def : Pat<(add i64:$in, (PPChi tconstpool:$g, 0)),
1293           (ADDIS8 $in, tconstpool:$g)>;
1294 def : Pat<(add i64:$in, (PPChi tjumptable:$g, 0)),
1295           (ADDIS8 $in, tjumptable:$g)>;
1296 def : Pat<(add i64:$in, (PPChi tblockaddress:$g, 0)),
1297           (ADDIS8 $in, tblockaddress:$g)>;
1298
1299 // Patterns to match r+r indexed loads and stores for
1300 // addresses without at least 4-byte alignment.
1301 def : Pat<(i64 (unaligned4sextloadi32 xoaddr:$src)),
1302           (LWAX xoaddr:$src)>;
1303 def : Pat<(i64 (unaligned4load xoaddr:$src)),
1304           (LDX xoaddr:$src)>;
1305 def : Pat<(unaligned4store i64:$rS, xoaddr:$dst),
1306           (STDX $rS, xoaddr:$dst)>;
1307
1308 // 64-bits atomic loads and stores
1309 def : Pat<(atomic_load_64 ixaddr:$src), (LD  memrix:$src)>;
1310 def : Pat<(atomic_load_64 xaddr:$src),  (LDX memrr:$src)>;
1311
1312 def : Pat<(atomic_store_64 ixaddr:$ptr, i64:$val), (STD  g8rc:$val, memrix:$ptr)>;
1313 def : Pat<(atomic_store_64 xaddr:$ptr,  i64:$val), (STDX g8rc:$val, memrr:$ptr)>;
1314
1315 let Predicates = [IsISA3_0] in {
1316
1317 class X_L1_RA5_RB5<bits<6> opcode, bits<10> xo, string opc, RegisterOperand ty,
1318                    InstrItinClass itin, list<dag> pattern>
1319   : X_L1_RS5_RS5<opcode, xo, (outs), (ins ty:$rA, ty:$rB, u1imm:$L),
1320                  !strconcat(opc, " $rA, $rB, $L"), itin, pattern>;
1321
1322 let Interpretation64Bit = 1, isCodeGenOnly = 1 in {
1323 def CP_COPY8   : X_L1_RA5_RB5<31, 774, "copy"  , g8rc, IIC_LdStCOPY, []>;
1324 def CP_PASTE8  : X_L1_RA5_RB5<31, 902, "paste" , g8rc, IIC_LdStPASTE, []>;
1325 def CP_PASTE8o : X_L1_RA5_RB5<31, 902, "paste.", g8rc, IIC_LdStPASTE, []>,isDOT;
1326 }
1327
1328 // SLB Invalidate Entry Global
1329 def SLBIEG : XForm_26<31, 466, (outs), (ins gprc:$RS, gprc:$RB),
1330                       "slbieg $RS, $RB", IIC_SprSLBIEG, []>;
1331 // SLB Synchronize
1332 def SLBSYNC : XForm_0<31, 338, (outs), (ins), "slbsync", IIC_SprSLBSYNC, []>;
1333
1334 } // IsISA3_0