contrib/llvm/lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPClfiwx : SDTypeProfile<1, 1, [ // lfiw[az]x
  24   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  25 ]>;
  26
  27 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  28 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  29                                          SDTCisVT<1, i32> ]>;
  30 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  31   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  32 ]>;
  33
  34 def SDT_PPCVecSplat : SDTypeProfile<1, 2, [ SDTCisVec<0>,
  35   SDTCisVec<1>, SDTCisInt<2>
  36 ]>;
  37
  38 def SDT_PPCVecShift : SDTypeProfile<1, 3, [ SDTCisVec<0>,
  39   SDTCisVec<1>, SDTCisVec<2>, SDTCisInt<3>
  40 ]>;
  41
  42 def SDT_PPCVecInsert : SDTypeProfile<1, 3, [ SDTCisVec<0>,
  43   SDTCisVec<1>, SDTCisVec<2>, SDTCisInt<3>
  44 ]>;
  45
  46 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  47   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  48 ]>;
  49
  50 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  51   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  52 ]>;
  53
  54 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  55   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  56 ]>;
  57 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  58   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  59 ]>;
  60
  61 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  62   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  63 ]>;
  64
  65 def tocentry32 : Operand<iPTR> {
  66   let MIOperandInfo = (ops i32imm:$imm);
  67 }
  68
  69 def SDT_PPCqvfperm   : SDTypeProfile<1, 3, [
  70   SDTCisVec<0>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>, SDTCisVec<3>
  71 ]>;
  72 def SDT_PPCqvgpci   : SDTypeProfile<1, 1, [
  73   SDTCisVec<0>, SDTCisInt<1>
  74 ]>;
  75 def SDT_PPCqvaligni   : SDTypeProfile<1, 3, [
  76   SDTCisVec<0>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>, SDTCisInt<3>
  77 ]>;
  78 def SDT_PPCqvesplati   : SDTypeProfile<1, 2, [
  79   SDTCisVec<0>, SDTCisSameAs<0, 1>, SDTCisInt<2>
  80 ]>;
  81
  82 def SDT_PPCqbflt : SDTypeProfile<1, 1, [
  83   SDTCisVec<0>, SDTCisVec<1>
  84 ]>;
  85
  86 def SDT_PPCqvlfsb : SDTypeProfile<1, 1, [
  87   SDTCisVec<0>, SDTCisPtrTy<1>
  88 ]>;
  89
  90 //===----------------------------------------------------------------------===//
  91 // PowerPC specific DAG Nodes.
  92 //
  93
  94 def PPCfre    : SDNode<"PPCISD::FRE",     SDTFPUnaryOp, []>;
  95 def PPCfrsqrte: SDNode<"PPCISD::FRSQRTE", SDTFPUnaryOp, []>;
  96
  97 def PPCfcfid  : SDNode<"PPCISD::FCFID",   SDTFPUnaryOp, []>;
  98 def PPCfcfidu : SDNode<"PPCISD::FCFIDU",  SDTFPUnaryOp, []>;
  99 def PPCfcfids : SDNode<"PPCISD::FCFIDS",  SDTFPRoundOp, []>;
 100 def PPCfcfidus: SDNode<"PPCISD::FCFIDUS", SDTFPRoundOp, []>;
 101 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
 102 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
 103 def PPCfctiduz: SDNode<"PPCISD::FCTIDUZ",SDTFPUnaryOp, []>;
 104 def PPCfctiwuz: SDNode<"PPCISD::FCTIWUZ",SDTFPUnaryOp, []>;
 105 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
 106                        [SDNPHasChain, SDNPMayStore]>;
 107 def PPClfiwax : SDNode<"PPCISD::LFIWAX", SDT_PPClfiwx,
 108                        [SDNPHasChain, SDNPMayLoad]>;
 109 def PPClfiwzx : SDNode<"PPCISD::LFIWZX", SDT_PPClfiwx,
 110                        [SDNPHasChain, SDNPMayLoad]>;
 111
 112 // Extract FPSCR (not modeled at the DAG level).
 113 def PPCmffs   : SDNode<"PPCISD::MFFS",
 114                        SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>, []>;
 115
 116 // Perform FADD in round-to-zero mode.
 117 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp, []>;
 118
 119
 120 def PPCfsel   : SDNode<"PPCISD::FSEL",
 121    // Type constraint for fsel.
 122    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
 123                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
 124
 125 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
 126 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
 127 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp,
 128                          [SDNPMayLoad, SDNPMemOperand]>;
 129 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
 130 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
 131
 132 def PPCppc32GOT : SDNode<"PPCISD::PPC32_GOT", SDTIntLeaf, []>;
 133
 134 def PPCaddisGotTprelHA : SDNode<"PPCISD::ADDIS_GOT_TPREL_HA", SDTIntBinOp>;
 135 def PPCldGotTprelL : SDNode<"PPCISD::LD_GOT_TPREL_L", SDTIntBinOp,
 136                             [SDNPMayLoad]>;
 137 def PPCaddTls     : SDNode<"PPCISD::ADD_TLS", SDTIntBinOp, []>;
 138 def PPCaddisTlsgdHA : SDNode<"PPCISD::ADDIS_TLSGD_HA", SDTIntBinOp>;
 139 def PPCaddiTlsgdL   : SDNode<"PPCISD::ADDI_TLSGD_L", SDTIntBinOp>;
 140 def PPCgetTlsAddr   : SDNode<"PPCISD::GET_TLS_ADDR", SDTIntBinOp>;
 141 def PPCaddiTlsgdLAddr : SDNode<"PPCISD::ADDI_TLSGD_L_ADDR",
 142                                SDTypeProfile<1, 3, [
 143                                  SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
 144                                  SDTCisSameAs<0, 3>, SDTCisInt<0> ]>>;
 145 def PPCaddisTlsldHA : SDNode<"PPCISD::ADDIS_TLSLD_HA", SDTIntBinOp>;
 146 def PPCaddiTlsldL   : SDNode<"PPCISD::ADDI_TLSLD_L", SDTIntBinOp>;
 147 def PPCgetTlsldAddr : SDNode<"PPCISD::GET_TLSLD_ADDR", SDTIntBinOp>;
 148 def PPCaddiTlsldLAddr : SDNode<"PPCISD::ADDI_TLSLD_L_ADDR",
 149                                SDTypeProfile<1, 3, [
 150                                  SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
 151                                  SDTCisSameAs<0, 3>, SDTCisInt<0> ]>>;
 152 def PPCaddisDtprelHA : SDNode<"PPCISD::ADDIS_DTPREL_HA", SDTIntBinOp>;
 153 def PPCaddiDtprelL   : SDNode<"PPCISD::ADDI_DTPREL_L", SDTIntBinOp>;
 154
 155 def PPCvperm     : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
 156 def PPCxxsplt    : SDNode<"PPCISD::XXSPLT", SDT_PPCVecSplat, []>;
 157 def PPCxxinsert  : SDNode<"PPCISD::XXINSERT", SDT_PPCVecInsert, []>;
 158 def PPCvecshl    : SDNode<"PPCISD::VECSHL", SDT_PPCVecShift, []>;
 159
 160 def PPCqvfperm   : SDNode<"PPCISD::QVFPERM", SDT_PPCqvfperm, []>;
 161 def PPCqvgpci    : SDNode<"PPCISD::QVGPCI", SDT_PPCqvgpci, []>;
 162 def PPCqvaligni  : SDNode<"PPCISD::QVALIGNI", SDT_PPCqvaligni, []>;
 163 def PPCqvesplati : SDNode<"PPCISD::QVESPLATI", SDT_PPCqvesplati, []>;
 164
 165 def PPCqbflt     : SDNode<"PPCISD::QBFLT", SDT_PPCqbflt, []>;
 166
 167 def PPCqvlfsb    : SDNode<"PPCISD::QVLFSb", SDT_PPCqvlfsb,
 168                           [SDNPHasChain, SDNPMayLoad]>;
 169
 170 def PPCcmpb     : SDNode<"PPCISD::CMPB", SDTIntBinOp, []>;
 171
 172 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
 173 // amounts.  These nodes are generated by the multi-precision shift code.
 174 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
 175 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 176 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 177
 178 // These are target-independent nodes, but have target-specific formats.
 179 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 180                            [SDNPHasChain, SDNPOutGlue]>;
 181 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 182                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 183
 184 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 185 def PPCcall  : SDNode<"PPCISD::CALL", SDT_PPCCall,
 186                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 187                        SDNPVariadic]>;
 188 def PPCcall_nop  : SDNode<"PPCISD::CALL_NOP", SDT_PPCCall,
 189                           [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 190                            SDNPVariadic]>;
 191 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 192                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 193 def PPCbctrl : SDNode<"PPCISD::BCTRL", SDTNone,
 194                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 195                        SDNPVariadic]>;
 196 def PPCbctrl_load_toc : SDNode<"PPCISD::BCTRL_LOAD_TOC",
 197                                SDTypeProfile<0, 1, []>,
 198                                [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 199                                 SDNPVariadic]>;
 200
 201 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 202                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 203
 204 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 205                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 206
 207 def PPCeh_sjlj_setjmp  : SDNode<"PPCISD::EH_SJLJ_SETJMP",
 208                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 209                                                      SDTCisPtrTy<1>]>,
 210                                 [SDNPHasChain, SDNPSideEffect]>;
 211 def PPCeh_sjlj_longjmp : SDNode<"PPCISD::EH_SJLJ_LONGJMP",
 212                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 213                                 [SDNPHasChain, SDNPSideEffect]>;
 214
 215 def SDT_PPCsc     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 216 def PPCsc         : SDNode<"PPCISD::SC", SDT_PPCsc,
 217                            [SDNPHasChain, SDNPSideEffect]>;
 218
 219 def PPCclrbhrb    : SDNode<"PPCISD::CLRBHRB", SDTNone,
 220                            [SDNPHasChain, SDNPSideEffect]>;
 221 def PPCmfbhrbe    : SDNode<"PPCISD::MFBHRBE", SDTIntBinOp, [SDNPHasChain]>;
 222 def PPCrfebb      : SDNode<"PPCISD::RFEBB", SDT_PPCsc,
 223                            [SDNPHasChain, SDNPSideEffect]>;
 224
 225 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 226 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 227
 228 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 229                            [SDNPHasChain, SDNPOptInGlue]>;
 230
 231 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 232                            [SDNPHasChain, SDNPMayLoad]>;
 233 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 234                            [SDNPHasChain, SDNPMayStore]>;
 235
 236 // Instructions to set/unset CR bit 6 for SVR4 vararg calls
 237 def PPCcr6set   : SDNode<"PPCISD::CR6SET", SDTNone,
 238                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 239 def PPCcr6unset : SDNode<"PPCISD::CR6UNSET", SDTNone,
 240                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 241
 242 // Instructions to support dynamic alloca.
 243 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 244 def SDTDynAreaOp  : SDTypeProfile<1, 1, []>;
 245 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 246 def PPCdynareaoffset   : SDNode<"PPCISD::DYNAREAOFFSET", SDTDynAreaOp, [SDNPHasChain]>;
 247
 248 //===----------------------------------------------------------------------===//
 249 // PowerPC specific transformation functions and pattern fragments.
 250 //
 251
 252 def SHL32 : SDNodeXForm<imm, [{
 253   // Transformation function: 31 - imm
 254   return getI32Imm(31 - N->getZExtValue(), SDLoc(N));
 255 }]>;
 256
 257 def SRL32 : SDNodeXForm<imm, [{
 258   // Transformation function: 32 - imm
 259   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue(), SDLoc(N))
 260                            : getI32Imm(0, SDLoc(N));
 261 }]>;
 262
 263 def LO16 : SDNodeXForm<imm, [{
 264   // Transformation function: get the low 16 bits.
 265   return getI32Imm((unsigned short)N->getZExtValue(), SDLoc(N));
 266 }]>;
 267
 268 def HI16 : SDNodeXForm<imm, [{
 269   // Transformation function: shift the immediate value down into the low bits.
 270   return getI32Imm((unsigned)N->getZExtValue() >> 16, SDLoc(N));
 271 }]>;
 272
 273 def HA16 : SDNodeXForm<imm, [{
 274   // Transformation function: shift the immediate value down into the low bits.
 275   int Val = N->getZExtValue();
 276   return getI32Imm((Val - (signed short)Val) >> 16, SDLoc(N));
 277 }]>;
 278 def MB : SDNodeXForm<imm, [{
 279   // Transformation function: get the start bit of a mask
 280   unsigned mb = 0, me;
 281   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 282   return getI32Imm(mb, SDLoc(N));
 283 }]>;
 284
 285 def ME : SDNodeXForm<imm, [{
 286   // Transformation function: get the end bit of a mask
 287   unsigned mb, me = 0;
 288   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 289   return getI32Imm(me, SDLoc(N));
 290 }]>;
 291 def maskimm32 : PatLeaf<(imm), [{
 292   // maskImm predicate - True if immediate is a run of ones.
 293   unsigned mb, me;
 294   if (N->getValueType(0) == MVT::i32)
 295     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 296   else
 297     return false;
 298 }]>;
 299
 300 def imm32SExt16  : Operand<i32>, ImmLeaf<i32, [{
 301   // imm32SExt16 predicate - True if the i32 immediate fits in a 16-bit
 302   // sign extended field.  Used by instructions like 'addi'.
 303   return (int32_t)Imm == (short)Imm;
 304 }]>;
 305 def imm64SExt16  : Operand<i64>, ImmLeaf<i64, [{
 306   // imm64SExt16 predicate - True if the i64 immediate fits in a 16-bit
 307   // sign extended field.  Used by instructions like 'addi'.
 308   return (int64_t)Imm == (short)Imm;
 309 }]>;
 310 def immZExt16  : PatLeaf<(imm), [{
 311   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 312   // field.  Used by instructions like 'ori'.
 313   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 314 }], LO16>;
 315
 316 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 317 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 318 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 319 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 320 // clear).
 321 def imm16ShiftedZExt : PatLeaf<(imm), [{
 322   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 323   // immediate are set.  Used by instructions like 'xoris'.
 324   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 325 }], HI16>;
 326
 327 def imm16ShiftedSExt : PatLeaf<(imm), [{
 328   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 329   // immediate are set.  Used by instructions like 'addis'.  Identical to
 330   // imm16ShiftedZExt in 32-bit mode.
 331   if (N->getZExtValue() & 0xFFFF) return false;
 332   if (N->getValueType(0) == MVT::i32)
 333     return true;
 334   // For 64-bit, make sure it is sext right.
 335   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 336 }], HI16>;
 337
 338 def imm64ZExt32  : Operand<i64>, ImmLeaf<i64, [{
 339   // imm64ZExt32 predicate - True if the i64 immediate fits in a 32-bit
 340   // zero extended field.
 341   return isUInt<32>(Imm);
 342 }]>;
 343
 344 // Some r+i load/store instructions (such as LD, STD, LDU, etc.) that require
 345 // restricted memrix (4-aligned) constants are alignment sensitive. If these
 346 // offsets are hidden behind TOC entries than the values of the lower-order
 347 // bits cannot be checked directly. As a result, we need to also incorporate
 348 // an alignment check into the relevant patterns.
 349
 350 def aligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 351   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 352 }]>;
 353 def aligned4store : PatFrag<(ops node:$val, node:$ptr),
 354                             (store node:$val, node:$ptr), [{
 355   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 356 }]>;
 357 def aligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 358   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 359 }]>;
 360 def aligned4pre_store : PatFrag<
 361                           (ops node:$val, node:$base, node:$offset),
 362                           (pre_store node:$val, node:$base, node:$offset), [{
 363   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 364 }]>;
 365
 366 def unaligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 367   return cast<LoadSDNode>(N)->getAlignment() < 4;
 368 }]>;
 369 def unaligned4store : PatFrag<(ops node:$val, node:$ptr),
 370                               (store node:$val, node:$ptr), [{
 371   return cast<StoreSDNode>(N)->getAlignment() < 4;
 372 }]>;
 373 def unaligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 374   return cast<LoadSDNode>(N)->getAlignment() < 4;
 375 }]>;
 376
 377 //===----------------------------------------------------------------------===//
 378 // PowerPC Flag Definitions.
 379
 380 class isPPC64 { bit PPC64 = 1; }
 381 class isDOT   { bit RC = 1; }
 382
 383 class RegConstraint<string C> {
 384   string Constraints = C;
 385 }
 386 class NoEncode<string E> {
 387   string DisableEncoding = E;
 388 }
 389
 390
 391 //===----------------------------------------------------------------------===//
 392 // PowerPC Operand Definitions.
 393
 394 // In the default PowerPC assembler syntax, registers are specified simply
 395 // by number, so they cannot be distinguished from immediate values (without
 396 // looking at the opcode).  This means that the default operand matching logic
 397 // for the asm parser does not work, and we need to specify custom matchers.
 398 // Since those can only be specified with RegisterOperand classes and not
 399 // directly on the RegisterClass, all instructions patterns used by the asm
 400 // parser need to use a RegisterOperand (instead of a RegisterClass) for
 401 // all their register operands.
 402 // For this purpose, we define one RegisterOperand for each RegisterClass,
 403 // using the same name as the class, just in lower case.
 404
 405 def PPCRegGPRCAsmOperand : AsmOperandClass {
 406   let Name = "RegGPRC"; let PredicateMethod = "isRegNumber";
 407 }
 408 def gprc : RegisterOperand<GPRC> {
 409   let ParserMatchClass = PPCRegGPRCAsmOperand;
 410 }
 411 def PPCRegG8RCAsmOperand : AsmOperandClass {
 412   let Name = "RegG8RC"; let PredicateMethod = "isRegNumber";
 413 }
 414 def g8rc : RegisterOperand<G8RC> {
 415   let ParserMatchClass = PPCRegG8RCAsmOperand;
 416 }
 417 def PPCRegGPRCNoR0AsmOperand : AsmOperandClass {
 418   let Name = "RegGPRCNoR0"; let PredicateMethod = "isRegNumber";
 419 }
 420 def gprc_nor0 : RegisterOperand<GPRC_NOR0> {
 421   let ParserMatchClass = PPCRegGPRCNoR0AsmOperand;
 422 }
 423 def PPCRegG8RCNoX0AsmOperand : AsmOperandClass {
 424   let Name = "RegG8RCNoX0"; let PredicateMethod = "isRegNumber";
 425 }
 426 def g8rc_nox0 : RegisterOperand<G8RC_NOX0> {
 427   let ParserMatchClass = PPCRegG8RCNoX0AsmOperand;
 428 }
 429 def PPCRegF8RCAsmOperand : AsmOperandClass {
 430   let Name = "RegF8RC"; let PredicateMethod = "isRegNumber";
 431 }
 432 def f8rc : RegisterOperand<F8RC> {
 433   let ParserMatchClass = PPCRegF8RCAsmOperand;
 434 }
 435 def PPCRegF4RCAsmOperand : AsmOperandClass {
 436   let Name = "RegF4RC"; let PredicateMethod = "isRegNumber";
 437 }
 438 def f4rc : RegisterOperand<F4RC> {
 439   let ParserMatchClass = PPCRegF4RCAsmOperand;
 440 }
 441 def PPCRegVRRCAsmOperand : AsmOperandClass {
 442   let Name = "RegVRRC"; let PredicateMethod = "isRegNumber";
 443 }
 444 def vrrc : RegisterOperand<VRRC> {
 445   let ParserMatchClass = PPCRegVRRCAsmOperand;
 446 }
 447 def PPCRegCRBITRCAsmOperand : AsmOperandClass {
 448   let Name = "RegCRBITRC"; let PredicateMethod = "isCRBitNumber";
 449 }
 450 def crbitrc : RegisterOperand<CRBITRC> {
 451   let ParserMatchClass = PPCRegCRBITRCAsmOperand;
 452 }
 453 def PPCRegCRRCAsmOperand : AsmOperandClass {
 454   let Name = "RegCRRC"; let PredicateMethod = "isCCRegNumber";
 455 }
 456 def crrc : RegisterOperand<CRRC> {
 457   let ParserMatchClass = PPCRegCRRCAsmOperand;
 458 }
 459 def crrc0 : RegisterOperand<CRRC0> {
 460   let ParserMatchClass = PPCRegCRRCAsmOperand;
 461 }
 462
 463 def PPCU1ImmAsmOperand : AsmOperandClass {
 464   let Name = "U1Imm"; let PredicateMethod = "isU1Imm";
 465   let RenderMethod = "addImmOperands";
 466 }
 467 def u1imm   : Operand<i32> {
 468   let PrintMethod = "printU1ImmOperand";
 469   let ParserMatchClass = PPCU1ImmAsmOperand;
 470 }
 471
 472 def PPCU2ImmAsmOperand : AsmOperandClass {
 473   let Name = "U2Imm"; let PredicateMethod = "isU2Imm";
 474   let RenderMethod = "addImmOperands";
 475 }
 476 def u2imm   : Operand<i32> {
 477   let PrintMethod = "printU2ImmOperand";
 478   let ParserMatchClass = PPCU2ImmAsmOperand;
 479 }
 480
 481 def PPCU3ImmAsmOperand : AsmOperandClass {
 482   let Name = "U3Imm"; let PredicateMethod = "isU3Imm";
 483   let RenderMethod = "addImmOperands";
 484 }
 485 def u3imm   : Operand<i32> {
 486   let PrintMethod = "printU3ImmOperand";
 487   let ParserMatchClass = PPCU3ImmAsmOperand;
 488 }
 489
 490 def PPCU4ImmAsmOperand : AsmOperandClass {
 491   let Name = "U4Imm"; let PredicateMethod = "isU4Imm";
 492   let RenderMethod = "addImmOperands";
 493 }
 494 def u4imm   : Operand<i32> {
 495   let PrintMethod = "printU4ImmOperand";
 496   let ParserMatchClass = PPCU4ImmAsmOperand;
 497 }
 498 def PPCS5ImmAsmOperand : AsmOperandClass {
 499   let Name = "S5Imm"; let PredicateMethod = "isS5Imm";
 500   let RenderMethod = "addImmOperands";
 501 }
 502 def s5imm   : Operand<i32> {
 503   let PrintMethod = "printS5ImmOperand";
 504   let ParserMatchClass = PPCS5ImmAsmOperand;
 505   let DecoderMethod = "decodeSImmOperand<5>";
 506 }
 507 def PPCU5ImmAsmOperand : AsmOperandClass {
 508   let Name = "U5Imm"; let PredicateMethod = "isU5Imm";
 509   let RenderMethod = "addImmOperands";
 510 }
 511 def u5imm   : Operand<i32> {
 512   let PrintMethod = "printU5ImmOperand";
 513   let ParserMatchClass = PPCU5ImmAsmOperand;
 514   let DecoderMethod = "decodeUImmOperand<5>";
 515 }
 516 def PPCU6ImmAsmOperand : AsmOperandClass {
 517   let Name = "U6Imm"; let PredicateMethod = "isU6Imm";
 518   let RenderMethod = "addImmOperands";
 519 }
 520 def u6imm   : Operand<i32> {
 521   let PrintMethod = "printU6ImmOperand";
 522   let ParserMatchClass = PPCU6ImmAsmOperand;
 523   let DecoderMethod = "decodeUImmOperand<6>";
 524 }
 525 def PPCU7ImmAsmOperand : AsmOperandClass {
 526   let Name = "U7Imm"; let PredicateMethod = "isU7Imm";
 527   let RenderMethod = "addImmOperands";
 528 }
 529 def u7imm   : Operand<i32> {
 530   let PrintMethod = "printU7ImmOperand";
 531   let ParserMatchClass = PPCU7ImmAsmOperand;
 532   let DecoderMethod = "decodeUImmOperand<7>";
 533 }
 534 def PPCU8ImmAsmOperand : AsmOperandClass {
 535   let Name = "U8Imm"; let PredicateMethod = "isU8Imm";
 536   let RenderMethod = "addImmOperands";
 537 }
 538 def u8imm   : Operand<i32> {
 539   let PrintMethod = "printU8ImmOperand";
 540   let ParserMatchClass = PPCU8ImmAsmOperand;
 541   let DecoderMethod = "decodeUImmOperand<8>";
 542 }
 543 def PPCU10ImmAsmOperand : AsmOperandClass {
 544   let Name = "U10Imm"; let PredicateMethod = "isU10Imm";
 545   let RenderMethod = "addImmOperands";
 546 }
 547 def u10imm  : Operand<i32> {
 548   let PrintMethod = "printU10ImmOperand";
 549   let ParserMatchClass = PPCU10ImmAsmOperand;
 550   let DecoderMethod = "decodeUImmOperand<10>";
 551 }
 552 def PPCU12ImmAsmOperand : AsmOperandClass {
 553   let Name = "U12Imm"; let PredicateMethod = "isU12Imm";
 554   let RenderMethod = "addImmOperands";
 555 }
 556 def u12imm  : Operand<i32> {
 557   let PrintMethod = "printU12ImmOperand";
 558   let ParserMatchClass = PPCU12ImmAsmOperand;
 559   let DecoderMethod = "decodeUImmOperand<12>";
 560 }
 561 def PPCS16ImmAsmOperand : AsmOperandClass {
 562   let Name = "S16Imm"; let PredicateMethod = "isS16Imm";
 563   let RenderMethod = "addS16ImmOperands";
 564 }
 565 def s16imm  : Operand<i32> {
 566   let PrintMethod = "printS16ImmOperand";
 567   let EncoderMethod = "getImm16Encoding";
 568   let ParserMatchClass = PPCS16ImmAsmOperand;
 569   let DecoderMethod = "decodeSImmOperand<16>";
 570 }
 571 def PPCU16ImmAsmOperand : AsmOperandClass {
 572   let Name = "U16Imm"; let PredicateMethod = "isU16Imm";
 573   let RenderMethod = "addU16ImmOperands";
 574 }
 575 def u16imm  : Operand<i32> {
 576   let PrintMethod = "printU16ImmOperand";
 577   let EncoderMethod = "getImm16Encoding";
 578   let ParserMatchClass = PPCU16ImmAsmOperand;
 579   let DecoderMethod = "decodeUImmOperand<16>";
 580 }
 581 def PPCS17ImmAsmOperand : AsmOperandClass {
 582   let Name = "S17Imm"; let PredicateMethod = "isS17Imm";
 583   let RenderMethod = "addS16ImmOperands";
 584 }
 585 def s17imm  : Operand<i32> {
 586   // This operand type is used for addis/lis to allow the assembler parser
 587   // to accept immediates in the range -65536..65535 for compatibility with
 588   // the GNU assembler.  The operand is treated as 16-bit otherwise.
 589   let PrintMethod = "printS16ImmOperand";
 590   let EncoderMethod = "getImm16Encoding";
 591   let ParserMatchClass = PPCS17ImmAsmOperand;
 592   let DecoderMethod = "decodeSImmOperand<16>";
 593 }
 594 def PPCDirectBrAsmOperand : AsmOperandClass {
 595   let Name = "DirectBr"; let PredicateMethod = "isDirectBr";
 596   let RenderMethod = "addBranchTargetOperands";
 597 }
 598 def directbrtarget : Operand<OtherVT> {
 599   let PrintMethod = "printBranchOperand";
 600   let EncoderMethod = "getDirectBrEncoding";
 601   let ParserMatchClass = PPCDirectBrAsmOperand;
 602 }
 603 def absdirectbrtarget : Operand<OtherVT> {
 604   let PrintMethod = "printAbsBranchOperand";
 605   let EncoderMethod = "getAbsDirectBrEncoding";
 606   let ParserMatchClass = PPCDirectBrAsmOperand;
 607 }
 608 def PPCCondBrAsmOperand : AsmOperandClass {
 609   let Name = "CondBr"; let PredicateMethod = "isCondBr";
 610   let RenderMethod = "addBranchTargetOperands";
 611 }
 612 def condbrtarget : Operand<OtherVT> {
 613   let PrintMethod = "printBranchOperand";
 614   let EncoderMethod = "getCondBrEncoding";
 615   let ParserMatchClass = PPCCondBrAsmOperand;
 616 }
 617 def abscondbrtarget : Operand<OtherVT> {
 618   let PrintMethod = "printAbsBranchOperand";
 619   let EncoderMethod = "getAbsCondBrEncoding";
 620   let ParserMatchClass = PPCCondBrAsmOperand;
 621 }
 622 def calltarget : Operand<iPTR> {
 623   let PrintMethod = "printBranchOperand";
 624   let EncoderMethod = "getDirectBrEncoding";
 625   let ParserMatchClass = PPCDirectBrAsmOperand;
 626 }
 627 def abscalltarget : Operand<iPTR> {
 628   let PrintMethod = "printAbsBranchOperand";
 629   let EncoderMethod = "getAbsDirectBrEncoding";
 630   let ParserMatchClass = PPCDirectBrAsmOperand;
 631 }
 632 def PPCCRBitMaskOperand : AsmOperandClass {
 633  let Name = "CRBitMask"; let PredicateMethod = "isCRBitMask";
 634 }
 635 def crbitm: Operand<i8> {
 636   let PrintMethod = "printcrbitm";
 637   let EncoderMethod = "get_crbitm_encoding";
 638   let DecoderMethod = "decodeCRBitMOperand";
 639   let ParserMatchClass = PPCCRBitMaskOperand;
 640 }
 641 // Address operands
 642 // A version of ptr_rc which excludes R0 (or X0 in 64-bit mode).
 643 def PPCRegGxRCNoR0Operand : AsmOperandClass {
 644   let Name = "RegGxRCNoR0"; let PredicateMethod = "isRegNumber";
 645 }
 646 def ptr_rc_nor0 : Operand<iPTR>, PointerLikeRegClass<1> {
 647   let ParserMatchClass = PPCRegGxRCNoR0Operand;
 648 }
 649 // A version of ptr_rc usable with the asm parser.
 650 def PPCRegGxRCOperand : AsmOperandClass {
 651   let Name = "RegGxRC"; let PredicateMethod = "isRegNumber";
 652 }
 653 def ptr_rc_idx : Operand<iPTR>, PointerLikeRegClass<0> {
 654   let ParserMatchClass = PPCRegGxRCOperand;
 655 }
 656
 657 def PPCDispRIOperand : AsmOperandClass {
 658  let Name = "DispRI"; let PredicateMethod = "isS16Imm";
 659  let RenderMethod = "addS16ImmOperands";
 660 }
 661 def dispRI : Operand<iPTR> {
 662   let ParserMatchClass = PPCDispRIOperand;
 663 }
 664 def PPCDispRIXOperand : AsmOperandClass {
 665  let Name = "DispRIX"; let PredicateMethod = "isS16ImmX4";
 666  let RenderMethod = "addImmOperands";
 667 }
 668 def dispRIX : Operand<iPTR> {
 669   let ParserMatchClass = PPCDispRIXOperand;
 670 }
 671 def PPCDispRIX16Operand : AsmOperandClass {
 672  let Name = "DispRIX16"; let PredicateMethod = "isS16ImmX16";
 673  let RenderMethod = "addImmOperands";
 674 }
 675 def dispRIX16 : Operand<iPTR> {
 676   let ParserMatchClass = PPCDispRIX16Operand;
 677 }
 678 def PPCDispSPE8Operand : AsmOperandClass {
 679  let Name = "DispSPE8"; let PredicateMethod = "isU8ImmX8";
 680  let RenderMethod = "addImmOperands";
 681 }
 682 def dispSPE8 : Operand<iPTR> {
 683   let ParserMatchClass = PPCDispSPE8Operand;
 684 }
 685 def PPCDispSPE4Operand : AsmOperandClass {
 686  let Name = "DispSPE4"; let PredicateMethod = "isU7ImmX4";
 687  let RenderMethod = "addImmOperands";
 688 }
 689 def dispSPE4 : Operand<iPTR> {
 690   let ParserMatchClass = PPCDispSPE4Operand;
 691 }
 692 def PPCDispSPE2Operand : AsmOperandClass {
 693  let Name = "DispSPE2"; let PredicateMethod = "isU6ImmX2";
 694  let RenderMethod = "addImmOperands";
 695 }
 696 def dispSPE2 : Operand<iPTR> {
 697   let ParserMatchClass = PPCDispSPE2Operand;
 698 }
 699
 700 def memri : Operand<iPTR> {
 701   let PrintMethod = "printMemRegImm";
 702   let MIOperandInfo = (ops dispRI:$imm, ptr_rc_nor0:$reg);
 703   let EncoderMethod = "getMemRIEncoding";
 704   let DecoderMethod = "decodeMemRIOperands";
 705 }
 706 def memrr : Operand<iPTR> {
 707   let PrintMethod = "printMemRegReg";
 708   let MIOperandInfo = (ops ptr_rc_nor0:$ptrreg, ptr_rc_idx:$offreg);
 709 }
 710 def memrix : Operand<iPTR> {   // memri where the imm is 4-aligned.
 711   let PrintMethod = "printMemRegImm";
 712   let MIOperandInfo = (ops dispRIX:$imm, ptr_rc_nor0:$reg);
 713   let EncoderMethod = "getMemRIXEncoding";
 714   let DecoderMethod = "decodeMemRIXOperands";
 715 }
 716 def memrix16 : Operand<iPTR> { // memri, imm is 16-aligned, 12-bit, Inst{16:27}
 717   let PrintMethod = "printMemRegImm";
 718   let MIOperandInfo = (ops dispRIX16:$imm, ptr_rc_nor0:$reg);
 719   let EncoderMethod = "getMemRIX16Encoding";
 720   let DecoderMethod = "decodeMemRIX16Operands";
 721 }
 722 def spe8dis : Operand<iPTR> {   // SPE displacement where the imm is 8-aligned.
 723   let PrintMethod = "printMemRegImm";
 724   let MIOperandInfo = (ops dispSPE8:$imm, ptr_rc_nor0:$reg);
 725   let EncoderMethod = "getSPE8DisEncoding";
 726 }
 727 def spe4dis : Operand<iPTR> {   // SPE displacement where the imm is 4-aligned.
 728   let PrintMethod = "printMemRegImm";
 729   let MIOperandInfo = (ops dispSPE4:$imm, ptr_rc_nor0:$reg);
 730   let EncoderMethod = "getSPE4DisEncoding";
 731 }
 732 def spe2dis : Operand<iPTR> {   // SPE displacement where the imm is 2-aligned.
 733   let PrintMethod = "printMemRegImm";
 734   let MIOperandInfo = (ops dispSPE2:$imm, ptr_rc_nor0:$reg);
 735   let EncoderMethod = "getSPE2DisEncoding";
 736 }
 737
 738 // A single-register address. This is used with the SjLj
 739 // pseudo-instructions.
 740 def memr : Operand<iPTR> {
 741   let MIOperandInfo = (ops ptr_rc:$ptrreg);
 742 }
 743 def PPCTLSRegOperand : AsmOperandClass {
 744   let Name = "TLSReg"; let PredicateMethod = "isTLSReg";
 745   let RenderMethod = "addTLSRegOperands";
 746 }
 747 def tlsreg32 : Operand<i32> {
 748   let EncoderMethod = "getTLSRegEncoding";
 749   let ParserMatchClass = PPCTLSRegOperand;
 750 }
 751 def tlsgd32 : Operand<i32> {}
 752 def tlscall32 : Operand<i32> {
 753   let PrintMethod = "printTLSCall";
 754   let MIOperandInfo = (ops calltarget:$func, tlsgd32:$sym);
 755   let EncoderMethod = "getTLSCallEncoding";
 756 }
 757
 758 // PowerPC Predicate operand.
 759 def pred : Operand<OtherVT> {
 760   let PrintMethod = "printPredicateOperand";
 761   let MIOperandInfo = (ops i32imm:$bibo, crrc:$reg);
 762 }
 763
 764 // Define PowerPC specific addressing mode.
 765 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 766 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 767 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 768 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmX4",  [], []>; // "std"
 769
 770 // The address in a single register. This is used with the SjLj
 771 // pseudo-instructions.
 772 def addr   : ComplexPattern<iPTR, 1, "SelectAddr",[], []>;
 773
 774 /// This is just the offset part of iaddr, used for preinc.
 775 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 776
 777 //===----------------------------------------------------------------------===//
 778 // PowerPC Instruction Predicate Definitions.
 779 def In32BitMode  : Predicate<"!PPCSubTarget->isPPC64()">;
 780 def In64BitMode  : Predicate<"PPCSubTarget->isPPC64()">;
 781 def IsBookE  : Predicate<"PPCSubTarget->isBookE()">;
 782 def IsNotBookE  : Predicate<"!PPCSubTarget->isBookE()">;
 783 def HasOnlyMSYNC : Predicate<"PPCSubTarget->hasOnlyMSYNC()">;
 784 def HasSYNC   : Predicate<"!PPCSubTarget->hasOnlyMSYNC()">;
 785 def IsPPC4xx  : Predicate<"PPCSubTarget->isPPC4xx()">;
 786 def IsPPC6xx  : Predicate<"PPCSubTarget->isPPC6xx()">;
 787 def IsE500  : Predicate<"PPCSubTarget->isE500()">;
 788 def HasSPE  : Predicate<"PPCSubTarget->HasSPE()">;
 789 def HasICBT : Predicate<"PPCSubTarget->hasICBT()">;
 790 def HasPartwordAtomics : Predicate<"PPCSubTarget->hasPartwordAtomics()">;
 791 def NoNaNsFPMath : Predicate<"TM.Options.NoNaNsFPMath">;
 792 def NaNsFPMath   : Predicate<"!TM.Options.NoNaNsFPMath">;
 793 def HasBPERMD : Predicate<"PPCSubTarget->hasBPERMD()">;
 794 def HasExtDiv : Predicate<"PPCSubTarget->hasExtDiv()">;
 795 def IsISA3_0 : Predicate<"PPCSubTarget->isISA3_0()">;
 796
 797 //===----------------------------------------------------------------------===//
 798 // PowerPC Multiclass Definitions.
 799
 800 multiclass XForm_6r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 801                     string asmbase, string asmstr, InstrItinClass itin,
 802                     list<dag> pattern> {
 803   let BaseName = asmbase in {
 804     def NAME : XForm_6<opcode, xo, OOL, IOL,
 805                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 806                        pattern>, RecFormRel;
 807     let Defs = [CR0] in
 808     def o    : XForm_6<opcode, xo, OOL, IOL,
 809                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 810                        []>, isDOT, RecFormRel;
 811   }
 812 }
 813
 814 multiclass XForm_6rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 815                      string asmbase, string asmstr, InstrItinClass itin,
 816                      list<dag> pattern> {
 817   let BaseName = asmbase in {
 818     let Defs = [CARRY] in
 819     def NAME : XForm_6<opcode, xo, OOL, IOL,
 820                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 821                        pattern>, RecFormRel;
 822     let Defs = [CARRY, CR0] in
 823     def o    : XForm_6<opcode, xo, OOL, IOL,
 824                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 825                        []>, isDOT, RecFormRel;
 826   }
 827 }
 828
 829 multiclass XForm_10rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 830                       string asmbase, string asmstr, InstrItinClass itin,
 831                       list<dag> pattern> {
 832   let BaseName = asmbase in {
 833     let Defs = [CARRY] in
 834     def NAME : XForm_10<opcode, xo, OOL, IOL,
 835                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 836                        pattern>, RecFormRel;
 837     let Defs = [CARRY, CR0] in
 838     def o    : XForm_10<opcode, xo, OOL, IOL,
 839                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 840                        []>, isDOT, RecFormRel;
 841   }
 842 }
 843
 844 multiclass XForm_11r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 845                     string asmbase, string asmstr, InstrItinClass itin,
 846                     list<dag> pattern> {
 847   let BaseName = asmbase in {
 848     def NAME : XForm_11<opcode, xo, OOL, IOL,
 849                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 850                        pattern>, RecFormRel;
 851     let Defs = [CR0] in
 852     def o    : XForm_11<opcode, xo, OOL, IOL,
 853                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 854                        []>, isDOT, RecFormRel;
 855   }
 856 }
 857
 858 multiclass XOForm_1r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 859                     string asmbase, string asmstr, InstrItinClass itin,
 860                     list<dag> pattern> {
 861   let BaseName = asmbase in {
 862     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 863                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 864                        pattern>, RecFormRel;
 865     let Defs = [CR0] in
 866     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 867                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 868                        []>, isDOT, RecFormRel;
 869   }
 870 }
 871
 872 // Multiclass for instructions for which the non record form is not cracked
 873 // and the record form is cracked (i.e. divw, mullw, etc.)
 874 multiclass XOForm_1rcr<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 875                       string asmbase, string asmstr, InstrItinClass itin,
 876                       list<dag> pattern> {
 877   let BaseName = asmbase in {
 878     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 879                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 880                        pattern>, RecFormRel;
 881     let Defs = [CR0] in
 882     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 883                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 884                        []>, isDOT, RecFormRel, PPC970_DGroup_First,
 885                        PPC970_DGroup_Cracked;
 886   }
 887 }
 888
 889 multiclass XOForm_1rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 890                       string asmbase, string asmstr, InstrItinClass itin,
 891                       list<dag> pattern> {
 892   let BaseName = asmbase in {
 893     let Defs = [CARRY] in
 894     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 895                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 896                        pattern>, RecFormRel;
 897     let Defs = [CARRY, CR0] in
 898     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 899                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 900                        []>, isDOT, RecFormRel;
 901   }
 902 }
 903
 904 multiclass XOForm_3r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 905                     string asmbase, string asmstr, InstrItinClass itin,
 906                     list<dag> pattern> {
 907   let BaseName = asmbase in {
 908     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 909                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 910                        pattern>, RecFormRel;
 911     let Defs = [CR0] in
 912     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 913                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 914                        []>, isDOT, RecFormRel;
 915   }
 916 }
 917
 918 multiclass XOForm_3rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 919                       string asmbase, string asmstr, InstrItinClass itin,
 920                       list<dag> pattern> {
 921   let BaseName = asmbase in {
 922     let Defs = [CARRY] in
 923     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 924                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 925                        pattern>, RecFormRel;
 926     let Defs = [CARRY, CR0] in
 927     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 928                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 929                        []>, isDOT, RecFormRel;
 930   }
 931 }
 932
 933 multiclass MForm_2r<bits<6> opcode, dag OOL, dag IOL,
 934                     string asmbase, string asmstr, InstrItinClass itin,
 935                     list<dag> pattern> {
 936   let BaseName = asmbase in {
 937     def NAME : MForm_2<opcode, OOL, IOL,
 938                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 939                        pattern>, RecFormRel;
 940     let Defs = [CR0] in
 941     def o    : MForm_2<opcode, OOL, IOL,
 942                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 943                        []>, isDOT, RecFormRel;
 944   }
 945 }
 946
 947 multiclass MDForm_1r<bits<6> opcode, bits<3> xo, dag OOL, dag IOL,
 948                     string asmbase, string asmstr, InstrItinClass itin,
 949                     list<dag> pattern> {
 950   let BaseName = asmbase in {
 951     def NAME : MDForm_1<opcode, xo, OOL, IOL,
 952                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 953                        pattern>, RecFormRel;
 954     let Defs = [CR0] in
 955     def o    : MDForm_1<opcode, xo, OOL, IOL,
 956                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 957                        []>, isDOT, RecFormRel;
 958   }
 959 }
 960
 961 multiclass MDSForm_1r<bits<6> opcode, bits<4> xo, dag OOL, dag IOL,
 962                      string asmbase, string asmstr, InstrItinClass itin,
 963                      list<dag> pattern> {
 964   let BaseName = asmbase in {
 965     def NAME : MDSForm_1<opcode, xo, OOL, IOL,
 966                         !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 967                         pattern>, RecFormRel;
 968     let Defs = [CR0] in
 969     def o    : MDSForm_1<opcode, xo, OOL, IOL,
 970                         !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 971                         []>, isDOT, RecFormRel;
 972   }
 973 }
 974
 975 multiclass XSForm_1rc<bits<6> opcode, bits<9> xo, dag OOL, dag IOL,
 976                       string asmbase, string asmstr, InstrItinClass itin,
 977                       list<dag> pattern> {
 978   let BaseName = asmbase in {
 979     let Defs = [CARRY] in
 980     def NAME : XSForm_1<opcode, xo, OOL, IOL,
 981                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 982                        pattern>, RecFormRel;
 983     let Defs = [CARRY, CR0] in
 984     def o    : XSForm_1<opcode, xo, OOL, IOL,
 985                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 986                        []>, isDOT, RecFormRel;
 987   }
 988 }
 989
 990 multiclass XForm_26r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 991                     string asmbase, string asmstr, InstrItinClass itin,
 992                     list<dag> pattern> {
 993   let BaseName = asmbase in {
 994     def NAME : XForm_26<opcode, xo, OOL, IOL,
 995                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 996                        pattern>, RecFormRel;
 997     let Defs = [CR1] in
 998     def o    : XForm_26<opcode, xo, OOL, IOL,
 999                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
1000                        []>, isDOT, RecFormRel;
1001   }
1002 }
1003
1004 multiclass XForm_28r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
1005                     string asmbase, string asmstr, InstrItinClass itin,
1006                     list<dag> pattern> {
1007   let BaseName = asmbase in {
1008     def NAME : XForm_28<opcode, xo, OOL, IOL,
1009                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
1010                        pattern>, RecFormRel;
1011     let Defs = [CR1] in
1012     def o    : XForm_28<opcode, xo, OOL, IOL,
1013                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
1014                        []>, isDOT, RecFormRel;
1015   }
1016 }
1017
1018 multiclass AForm_1r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
1019                     string asmbase, string asmstr, InstrItinClass itin,
1020                     list<dag> pattern> {
1021   let BaseName = asmbase in {
1022     def NAME : AForm_1<opcode, xo, OOL, IOL,
1023                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
1024                        pattern>, RecFormRel;
1025     let Defs = [CR1] in
1026     def o    : AForm_1<opcode, xo, OOL, IOL,
1027                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
1028                        []>, isDOT, RecFormRel;
1029   }
1030 }
1031
1032 multiclass AForm_2r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
1033                     string asmbase, string asmstr, InstrItinClass itin,
1034                     list<dag> pattern> {
1035   let BaseName = asmbase in {
1036     def NAME : AForm_2<opcode, xo, OOL, IOL,
1037                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
1038                        pattern>, RecFormRel;
1039     let Defs = [CR1] in
1040     def o    : AForm_2<opcode, xo, OOL, IOL,
1041                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
1042                        []>, isDOT, RecFormRel;
1043   }
1044 }
1045
1046 multiclass AForm_3r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
1047                     string asmbase, string asmstr, InstrItinClass itin,
1048                     list<dag> pattern> {
1049   let BaseName = asmbase in {
1050     def NAME : AForm_3<opcode, xo, OOL, IOL,
1051                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
1052                        pattern>, RecFormRel;
1053     let Defs = [CR1] in
1054     def o    : AForm_3<opcode, xo, OOL, IOL,
1055                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
1056                        []>, isDOT, RecFormRel;
1057   }
1058 }
1059
1060 //===----------------------------------------------------------------------===//
1061 // PowerPC Instruction Definitions.
1062
1063 // Pseudo-instructions:
1064
1065 let hasCtrlDep = 1 in {
1066 let Defs = [R1], Uses = [R1] in {
1067 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "#ADJCALLSTACKDOWN $amt",
1068                               [(callseq_start timm:$amt)]>;
1069 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "#ADJCALLSTACKUP $amt1 $amt2",
1070                               [(callseq_end timm:$amt1, timm:$amt2)]>;
1071 }
1072
1073 def UPDATE_VRSAVE    : Pseudo<(outs gprc:$rD), (ins gprc:$rS),
1074                               "UPDATE_VRSAVE $rD, $rS", []>;
1075 }
1076
1077 let Defs = [R1], Uses = [R1] in
1078 def DYNALLOC : Pseudo<(outs gprc:$result), (ins gprc:$negsize, memri:$fpsi), "#DYNALLOC",
1079                        [(set i32:$result,
1080                              (PPCdynalloc i32:$negsize, iaddr:$fpsi))]>;
1081 def DYNAREAOFFSET : Pseudo<(outs i32imm:$result), (ins memri:$fpsi), "#DYNAREAOFFSET",
1082                        [(set i32:$result, (PPCdynareaoffset iaddr:$fpsi))]>;
1083
1084 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
1085 // instruction selection into a branch sequence.
1086 let usesCustomInserter = 1,    // Expanded after instruction selection.
1087     PPC970_Single = 1 in {
1088   // Note that SELECT_CC_I4 and SELECT_CC_I8 use the no-r0 register classes
1089   // because either operand might become the first operand in an isel, and
1090   // that operand cannot be r0.
1091   def SELECT_CC_I4 : Pseudo<(outs gprc:$dst), (ins crrc:$cond,
1092                               gprc_nor0:$T, gprc_nor0:$F,
1093                               i32imm:$BROPC), "#SELECT_CC_I4",
1094                               []>;
1095   def SELECT_CC_I8 : Pseudo<(outs g8rc:$dst), (ins crrc:$cond,
1096                               g8rc_nox0:$T, g8rc_nox0:$F,
1097                               i32imm:$BROPC), "#SELECT_CC_I8",
1098                               []>;
1099   def SELECT_CC_F4  : Pseudo<(outs f4rc:$dst), (ins crrc:$cond, f4rc:$T, f4rc:$F,
1100                               i32imm:$BROPC), "#SELECT_CC_F4",
1101                               []>;
1102   def SELECT_CC_F8  : Pseudo<(outs f8rc:$dst), (ins crrc:$cond, f8rc:$T, f8rc:$F,
1103                               i32imm:$BROPC), "#SELECT_CC_F8",
1104                               []>;
1105   def SELECT_CC_VRRC: Pseudo<(outs vrrc:$dst), (ins crrc:$cond, vrrc:$T, vrrc:$F,
1106                               i32imm:$BROPC), "#SELECT_CC_VRRC",
1107                               []>;
1108
1109   // SELECT_* pseudo instructions, like SELECT_CC_* but taking condition
1110   // register bit directly.
1111   def SELECT_I4 : Pseudo<(outs gprc:$dst), (ins crbitrc:$cond,
1112                           gprc_nor0:$T, gprc_nor0:$F), "#SELECT_I4",
1113                           [(set i32:$dst, (select i1:$cond, i32:$T, i32:$F))]>;
1114   def SELECT_I8 : Pseudo<(outs g8rc:$dst), (ins crbitrc:$cond,
1115                           g8rc_nox0:$T, g8rc_nox0:$F), "#SELECT_I8",
1116                           [(set i64:$dst, (select i1:$cond, i64:$T, i64:$F))]>;
1117   def SELECT_F4  : Pseudo<(outs f4rc:$dst), (ins crbitrc:$cond,
1118                           f4rc:$T, f4rc:$F), "#SELECT_F4",
1119                           [(set f32:$dst, (select i1:$cond, f32:$T, f32:$F))]>;
1120   def SELECT_F8  : Pseudo<(outs f8rc:$dst), (ins crbitrc:$cond,
1121                           f8rc:$T, f8rc:$F), "#SELECT_F8",
1122                           [(set f64:$dst, (select i1:$cond, f64:$T, f64:$F))]>;
1123   def SELECT_VRRC: Pseudo<(outs vrrc:$dst), (ins crbitrc:$cond,
1124                           vrrc:$T, vrrc:$F), "#SELECT_VRRC",
1125                           [(set v4i32:$dst,
1126                                 (select i1:$cond, v4i32:$T, v4i32:$F))]>;
1127 }
1128
1129 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
1130 // scavenge a register for it.
1131 let mayStore = 1 in {
1132 def SPILL_CR : Pseudo<(outs), (ins crrc:$cond, memri:$F),
1133                      "#SPILL_CR", []>;
1134 def SPILL_CRBIT : Pseudo<(outs), (ins crbitrc:$cond, memri:$F),
1135                          "#SPILL_CRBIT", []>;
1136 }
1137
1138 // RESTORE_CR - Indicate that we're restoring the CR register (previously
1139 // spilled), so we'll need to scavenge a register for it.
1140 let mayLoad = 1 in {
1141 def RESTORE_CR : Pseudo<(outs crrc:$cond), (ins memri:$F),
1142                      "#RESTORE_CR", []>;
1143 def RESTORE_CRBIT : Pseudo<(outs crbitrc:$cond), (ins memri:$F),
1144                            "#RESTORE_CRBIT", []>;
1145 }
1146
1147 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
1148   let isReturn = 1, Uses = [LR, RM] in
1149     def BLR : XLForm_2_ext<19, 16, 20, 0, 0, (outs), (ins), "blr", IIC_BrB,
1150                            [(retflag)]>, Requires<[In32BitMode]>;
1151   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in {
1152     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", IIC_BrB,
1153                             []>;
1154
1155     let isCodeGenOnly = 1 in {
1156       def BCCCTR : XLForm_2_br<19, 528, 0, (outs), (ins pred:$cond),
1157                                "b${cond:cc}ctr${cond:pm} ${cond:reg}", IIC_BrB,
1158                                []>;
1159
1160       def BCCTR :  XLForm_2_br2<19, 528, 12, 0, (outs), (ins crbitrc:$bi),
1161                                 "bcctr 12, $bi, 0", IIC_BrB, []>;
1162       def BCCTRn : XLForm_2_br2<19, 528, 4, 0, (outs), (ins crbitrc:$bi),
1163                                 "bcctr 4, $bi, 0", IIC_BrB, []>;
1164     }
1165   }
1166 }
1167
1168 let Defs = [LR] in
1169   def MovePCtoLR : Pseudo<(outs), (ins), "#MovePCtoLR", []>,
1170                    PPC970_Unit_BRU;
1171 let Defs = [LR] in
1172   def MoveGOTtoLR : Pseudo<(outs), (ins), "#MoveGOTtoLR", []>,
1173                     PPC970_Unit_BRU;
1174
1175 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
1176   let isBarrier = 1 in {
1177   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
1178                   "b $dst", IIC_BrB,
1179                   [(br bb:$dst)]>;
1180   def BA  : IForm<18, 1, 0, (outs), (ins absdirectbrtarget:$dst),
1181                   "ba $dst", IIC_BrB, []>;
1182   }
1183
1184   // BCC represents an arbitrary conditional branch on a predicate.
1185   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
1186   // a two-value operand where a dag node expects two operands. :(
1187   let isCodeGenOnly = 1 in {
1188     def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
1189                     "b${cond:cc}${cond:pm} ${cond:reg}, $dst"
1190                     /*[(PPCcondbranch crrc:$crS, imm:$opc, bb:$dst)]*/>;
1191     def BCCA : BForm<16, 1, 0, (outs), (ins pred:$cond, abscondbrtarget:$dst),
1192                      "b${cond:cc}a${cond:pm} ${cond:reg}, $dst">;
1193
1194     let isReturn = 1, Uses = [LR, RM] in
1195     def BCCLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$cond),
1196                            "b${cond:cc}lr${cond:pm} ${cond:reg}", IIC_BrB, []>;
1197   }
1198
1199   let isCodeGenOnly = 1 in {
1200     let Pattern = [(brcond i1:$bi, bb:$dst)] in
1201     def BC  : BForm_4<16, 12, 0, 0, (outs), (ins crbitrc:$bi, condbrtarget:$dst),
1202              "bc 12, $bi, $dst">;
1203
1204     let Pattern = [(brcond (not i1:$bi), bb:$dst)] in
1205     def BCn : BForm_4<16, 4, 0, 0, (outs), (ins crbitrc:$bi, condbrtarget:$dst),
1206              "bc 4, $bi, $dst">;
1207
1208     let isReturn = 1, Uses = [LR, RM] in
1209     def BCLR  : XLForm_2_br2<19, 16, 12, 0, (outs), (ins crbitrc:$bi),
1210                              "bclr 12, $bi, 0", IIC_BrB, []>;
1211     def BCLRn : XLForm_2_br2<19, 16, 4, 0, (outs), (ins crbitrc:$bi),
1212                              "bclr 4, $bi, 0", IIC_BrB, []>;
1213   }
1214
1215   let isReturn = 1, Defs = [CTR], Uses = [CTR, LR, RM] in {
1216    def BDZLR  : XLForm_2_ext<19, 16, 18, 0, 0, (outs), (ins),
1217                              "bdzlr", IIC_BrB, []>;
1218    def BDNZLR : XLForm_2_ext<19, 16, 16, 0, 0, (outs), (ins),
1219                              "bdnzlr", IIC_BrB, []>;
1220    def BDZLRp : XLForm_2_ext<19, 16, 27, 0, 0, (outs), (ins),
1221                              "bdzlr+", IIC_BrB, []>;
1222    def BDNZLRp: XLForm_2_ext<19, 16, 25, 0, 0, (outs), (ins),
1223                              "bdnzlr+", IIC_BrB, []>;
1224    def BDZLRm : XLForm_2_ext<19, 16, 26, 0, 0, (outs), (ins),
1225                              "bdzlr-", IIC_BrB, []>;
1226    def BDNZLRm: XLForm_2_ext<19, 16, 24, 0, 0, (outs), (ins),
1227                              "bdnzlr-", IIC_BrB, []>;
1228   }
1229
1230   let Defs = [CTR], Uses = [CTR] in {
1231     def BDZ  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
1232                        "bdz $dst">;
1233     def BDNZ : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
1234                        "bdnz $dst">;
1235     def BDZA  : BForm_1<16, 18, 1, 0, (outs), (ins abscondbrtarget:$dst),
1236                         "bdza $dst">;
1237     def BDNZA : BForm_1<16, 16, 1, 0, (outs), (ins abscondbrtarget:$dst),
1238                         "bdnza $dst">;
1239     def BDZp : BForm_1<16, 27, 0, 0, (outs), (ins condbrtarget:$dst),
1240                        "bdz+ $dst">;
1241     def BDNZp: BForm_1<16, 25, 0, 0, (outs), (ins condbrtarget:$dst),
1242                        "bdnz+ $dst">;
1243     def BDZAp : BForm_1<16, 27, 1, 0, (outs), (ins abscondbrtarget:$dst),
1244                         "bdza+ $dst">;
1245     def BDNZAp: BForm_1<16, 25, 1, 0, (outs), (ins abscondbrtarget:$dst),
1246                         "bdnza+ $dst">;
1247     def BDZm : BForm_1<16, 26, 0, 0, (outs), (ins condbrtarget:$dst),
1248                        "bdz- $dst">;
1249     def BDNZm: BForm_1<16, 24, 0, 0, (outs), (ins condbrtarget:$dst),
1250                        "bdnz- $dst">;
1251     def BDZAm : BForm_1<16, 26, 1, 0, (outs), (ins abscondbrtarget:$dst),
1252                         "bdza- $dst">;
1253     def BDNZAm: BForm_1<16, 24, 1, 0, (outs), (ins abscondbrtarget:$dst),
1254                         "bdnza- $dst">;
1255   }
1256 }
1257
1258 // The unconditional BCL used by the SjLj setjmp code.
1259 let isCall = 1, hasCtrlDep = 1, isCodeGenOnly = 1, PPC970_Unit = 7 in {
1260   let Defs = [LR], Uses = [RM] in {
1261     def BCLalways  : BForm_2<16, 20, 31, 0, 1, (outs), (ins condbrtarget:$dst),
1262                             "bcl 20, 31, $dst">;
1263   }
1264 }
1265
1266 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
1267   // Convenient aliases for call instructions
1268   let Uses = [RM] in {
1269     def BL  : IForm<18, 0, 1, (outs), (ins calltarget:$func),
1270                     "bl $func", IIC_BrB, []>;  // See Pat patterns below.
1271     def BLA : IForm<18, 1, 1, (outs), (ins abscalltarget:$func),
1272                     "bla $func", IIC_BrB, [(PPCcall (i32 imm:$func))]>;
1273
1274     let isCodeGenOnly = 1 in {
1275       def BL_TLS  : IForm<18, 0, 1, (outs), (ins tlscall32:$func),
1276                           "bl $func", IIC_BrB, []>;
1277       def BCCL : BForm<16, 0, 1, (outs), (ins pred:$cond, condbrtarget:$dst),
1278                        "b${cond:cc}l${cond:pm} ${cond:reg}, $dst">;
1279       def BCCLA : BForm<16, 1, 1, (outs), (ins pred:$cond, abscondbrtarget:$dst),
1280                         "b${cond:cc}la${cond:pm} ${cond:reg}, $dst">;
1281
1282       def BCL  : BForm_4<16, 12, 0, 1, (outs),
1283                          (ins crbitrc:$bi, condbrtarget:$dst),
1284                          "bcl 12, $bi, $dst">;
1285       def BCLn : BForm_4<16, 4, 0, 1, (outs),
1286                          (ins crbitrc:$bi, condbrtarget:$dst),
1287                          "bcl 4, $bi, $dst">;
1288     }
1289   }
1290   let Uses = [CTR, RM] in {
1291     def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (outs), (ins),
1292                              "bctrl", IIC_BrB, [(PPCbctrl)]>,
1293                 Requires<[In32BitMode]>;
1294
1295     let isCodeGenOnly = 1 in {
1296       def BCCCTRL : XLForm_2_br<19, 528, 1, (outs), (ins pred:$cond),
1297                                 "b${cond:cc}ctrl${cond:pm} ${cond:reg}", IIC_BrB,
1298                                 []>;
1299
1300       def BCCTRL  : XLForm_2_br2<19, 528, 12, 1, (outs), (ins crbitrc:$bi),
1301                                  "bcctrl 12, $bi, 0", IIC_BrB, []>;
1302       def BCCTRLn : XLForm_2_br2<19, 528, 4, 1, (outs), (ins crbitrc:$bi),
1303                                  "bcctrl 4, $bi, 0", IIC_BrB, []>;
1304     }
1305   }
1306   let Uses = [LR, RM] in {
1307     def BLRL : XLForm_2_ext<19, 16, 20, 0, 1, (outs), (ins),
1308                             "blrl", IIC_BrB, []>;
1309
1310     let isCodeGenOnly = 1 in {
1311       def BCCLRL : XLForm_2_br<19, 16, 1, (outs), (ins pred:$cond),
1312                               "b${cond:cc}lrl${cond:pm} ${cond:reg}", IIC_BrB,
1313                               []>;
1314
1315       def BCLRL  : XLForm_2_br2<19, 16, 12, 1, (outs), (ins crbitrc:$bi),
1316                                 "bclrl 12, $bi, 0", IIC_BrB, []>;
1317       def BCLRLn : XLForm_2_br2<19, 16, 4, 1, (outs), (ins crbitrc:$bi),
1318                                 "bclrl 4, $bi, 0", IIC_BrB, []>;
1319     }
1320   }
1321   let Defs = [CTR], Uses = [CTR, RM] in {
1322     def BDZL  : BForm_1<16, 18, 0, 1, (outs), (ins condbrtarget:$dst),
1323                         "bdzl $dst">;
1324     def BDNZL : BForm_1<16, 16, 0, 1, (outs), (ins condbrtarget:$dst),
1325                         "bdnzl $dst">;
1326     def BDZLA  : BForm_1<16, 18, 1, 1, (outs), (ins abscondbrtarget:$dst),
1327                          "bdzla $dst">;
1328     def BDNZLA : BForm_1<16, 16, 1, 1, (outs), (ins abscondbrtarget:$dst),
1329                          "bdnzla $dst">;
1330     def BDZLp : BForm_1<16, 27, 0, 1, (outs), (ins condbrtarget:$dst),
1331                         "bdzl+ $dst">;
1332     def BDNZLp: BForm_1<16, 25, 0, 1, (outs), (ins condbrtarget:$dst),
1333                         "bdnzl+ $dst">;
1334     def BDZLAp : BForm_1<16, 27, 1, 1, (outs), (ins abscondbrtarget:$dst),
1335                          "bdzla+ $dst">;
1336     def BDNZLAp: BForm_1<16, 25, 1, 1, (outs), (ins abscondbrtarget:$dst),
1337                          "bdnzla+ $dst">;
1338     def BDZLm : BForm_1<16, 26, 0, 1, (outs), (ins condbrtarget:$dst),
1339                         "bdzl- $dst">;
1340     def BDNZLm: BForm_1<16, 24, 0, 1, (outs), (ins condbrtarget:$dst),
1341                         "bdnzl- $dst">;
1342     def BDZLAm : BForm_1<16, 26, 1, 1, (outs), (ins abscondbrtarget:$dst),
1343                          "bdzla- $dst">;
1344     def BDNZLAm: BForm_1<16, 24, 1, 1, (outs), (ins abscondbrtarget:$dst),
1345                          "bdnzla- $dst">;
1346   }
1347   let Defs = [CTR], Uses = [CTR, LR, RM] in {
1348     def BDZLRL  : XLForm_2_ext<19, 16, 18, 0, 1, (outs), (ins),
1349                                "bdzlrl", IIC_BrB, []>;
1350     def BDNZLRL : XLForm_2_ext<19, 16, 16, 0, 1, (outs), (ins),
1351                                "bdnzlrl", IIC_BrB, []>;
1352     def BDZLRLp : XLForm_2_ext<19, 16, 27, 0, 1, (outs), (ins),
1353                                "bdzlrl+", IIC_BrB, []>;
1354     def BDNZLRLp: XLForm_2_ext<19, 16, 25, 0, 1, (outs), (ins),
1355                                "bdnzlrl+", IIC_BrB, []>;
1356     def BDZLRLm : XLForm_2_ext<19, 16, 26, 0, 1, (outs), (ins),
1357                                "bdzlrl-", IIC_BrB, []>;
1358     def BDNZLRLm: XLForm_2_ext<19, 16, 24, 0, 1, (outs), (ins),
1359                                "bdnzlrl-", IIC_BrB, []>;
1360   }
1361 }
1362
1363 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1364 def TCRETURNdi :Pseudo< (outs),
1365                         (ins calltarget:$dst, i32imm:$offset),
1366                  "#TC_RETURNd $dst $offset",
1367                  []>;
1368
1369
1370 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1371 def TCRETURNai :Pseudo<(outs), (ins abscalltarget:$func, i32imm:$offset),
1372                  "#TC_RETURNa $func $offset",
1373                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
1374
1375 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1376 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset),
1377                  "#TC_RETURNr $dst $offset",
1378                  []>;
1379
1380
1381 let isCodeGenOnly = 1 in {
1382
1383 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
1384     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
1385 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", IIC_BrB,
1386                             []>, Requires<[In32BitMode]>;
1387
1388 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1389     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1390 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
1391                   "b $dst", IIC_BrB,
1392                   []>;
1393
1394 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1395     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1396 def TAILBA   : IForm<18, 0, 0, (outs), (ins abscalltarget:$dst),
1397                   "ba $dst", IIC_BrB,
1398                   []>;
1399
1400 }
1401
1402 let hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
1403   let Defs = [CTR] in
1404   def EH_SjLj_SetJmp32  : Pseudo<(outs gprc:$dst), (ins memr:$buf),
1405                             "#EH_SJLJ_SETJMP32",
1406                             [(set i32:$dst, (PPCeh_sjlj_setjmp addr:$buf))]>,
1407                           Requires<[In32BitMode]>;
1408   let isTerminator = 1 in
1409   def EH_SjLj_LongJmp32 : Pseudo<(outs), (ins memr:$buf),
1410                             "#EH_SJLJ_LONGJMP32",
1411                             [(PPCeh_sjlj_longjmp addr:$buf)]>,
1412                           Requires<[In32BitMode]>;
1413 }
1414
1415 // This pseudo is never removed from the function, as it serves as
1416 // a terminator.  Size is set to 0 to prevent the builtin assembler
1417 // from emitting it.
1418 let isBranch = 1, isTerminator = 1, Size = 0 in {
1419   def EH_SjLj_Setup : Pseudo<(outs), (ins directbrtarget:$dst),
1420                         "#EH_SjLj_Setup\t$dst", []>;
1421 }
1422
1423 // System call.
1424 let PPC970_Unit = 7 in {
1425   def SC     : SCForm<17, 1, (outs), (ins i32imm:$lev),
1426                       "sc $lev", IIC_BrB, [(PPCsc (i32 imm:$lev))]>;
1427 }
1428
1429 // Branch history rolling buffer.
1430 def CLRBHRB : XForm_0<31, 430, (outs), (ins), "clrbhrb", IIC_BrB,
1431                       [(PPCclrbhrb)]>,
1432                       PPC970_DGroup_Single;
1433 // The $dmy argument used for MFBHRBE is not needed; however, including
1434 // it avoids automatic generation of PPCFastISel::fastEmit_i(), which
1435 // interferes with necessary special handling (see PPCFastISel.cpp).
1436 def MFBHRBE : XFXForm_3p<31, 302, (outs gprc:$rD),
1437                          (ins u10imm:$imm, u10imm:$dmy),
1438                          "mfbhrbe $rD, $imm", IIC_BrB,
1439                          [(set i32:$rD,
1440                                (PPCmfbhrbe imm:$imm, imm:$dmy))]>,
1441                          PPC970_DGroup_First;
1442
1443 def RFEBB : XLForm_S<19, 146, (outs), (ins u1imm:$imm), "rfebb $imm",
1444                      IIC_BrB, [(PPCrfebb (i32 imm:$imm))]>,
1445                      PPC970_DGroup_Single;
1446
1447 // DCB* instructions.
1448 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst), "dcba $dst",
1449                       IIC_LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
1450                       PPC970_DGroup_Single;
1451 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst), "dcbf $dst",
1452                       IIC_LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
1453                       PPC970_DGroup_Single;
1454 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst), "dcbi $dst",
1455                       IIC_LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
1456                       PPC970_DGroup_Single;
1457 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst), "dcbst $dst",
1458                       IIC_LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
1459                       PPC970_DGroup_Single;
1460 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst), "dcbz $dst",
1461                       IIC_LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
1462                       PPC970_DGroup_Single;
1463 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst), "dcbzl $dst",
1464                       IIC_LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
1465                       PPC970_DGroup_Single;
1466
1467 let hasSideEffects = 0, mayLoad = 1, mayStore = 1 in {
1468 def DCBT   : DCB_Form_hint<278, (outs), (ins u5imm:$TH, memrr:$dst),
1469                       "dcbt $dst, $TH", IIC_LdStDCBF, []>,
1470                       PPC970_DGroup_Single;
1471 def DCBTST : DCB_Form_hint<246, (outs), (ins u5imm:$TH, memrr:$dst),
1472                       "dcbtst $dst, $TH", IIC_LdStDCBF, []>,
1473                       PPC970_DGroup_Single;
1474 } // hasSideEffects = 0
1475
1476 def ICBT  : XForm_icbt<31, 22, (outs), (ins u4imm:$CT, memrr:$src),
1477                        "icbt $CT, $src", IIC_LdStLoad>, Requires<[HasICBT]>;
1478
1479 def : Pat<(int_ppc_dcbt xoaddr:$dst),
1480           (DCBT 0, xoaddr:$dst)>;
1481 def : Pat<(int_ppc_dcbtst xoaddr:$dst),
1482           (DCBTST 0, xoaddr:$dst)>;
1483
1484 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
1485           (DCBT 0, xoaddr:$dst)>;   // data prefetch for loads
1486 def : Pat<(prefetch xoaddr:$dst, (i32 1), imm, (i32 1)),
1487           (DCBTST 0, xoaddr:$dst)>; // data prefetch for stores
1488 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 0)),
1489           (ICBT 0, xoaddr:$dst)>, Requires<[HasICBT]>; // inst prefetch (for read)
1490
1491 // Atomic operations
1492 let usesCustomInserter = 1 in {
1493   let Defs = [CR0] in {
1494     def ATOMIC_LOAD_ADD_I8 : Pseudo<
1495       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I8",
1496       [(set i32:$dst, (atomic_load_add_8 xoaddr:$ptr, i32:$incr))]>;
1497     def ATOMIC_LOAD_SUB_I8 : Pseudo<
1498       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I8",
1499       [(set i32:$dst, (atomic_load_sub_8 xoaddr:$ptr, i32:$incr))]>;
1500     def ATOMIC_LOAD_AND_I8 : Pseudo<
1501       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I8",
1502       [(set i32:$dst, (atomic_load_and_8 xoaddr:$ptr, i32:$incr))]>;
1503     def ATOMIC_LOAD_OR_I8 : Pseudo<
1504       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I8",
1505       [(set i32:$dst, (atomic_load_or_8 xoaddr:$ptr, i32:$incr))]>;
1506     def ATOMIC_LOAD_XOR_I8 : Pseudo<
1507       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "ATOMIC_LOAD_XOR_I8",
1508       [(set i32:$dst, (atomic_load_xor_8 xoaddr:$ptr, i32:$incr))]>;
1509     def ATOMIC_LOAD_NAND_I8 : Pseudo<
1510       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I8",
1511       [(set i32:$dst, (atomic_load_nand_8 xoaddr:$ptr, i32:$incr))]>;
1512     def ATOMIC_LOAD_MIN_I8 : Pseudo<
1513       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_MIN_I8",
1514       [(set i32:$dst, (atomic_load_min_8 xoaddr:$ptr, i32:$incr))]>;
1515     def ATOMIC_LOAD_MAX_I8 : Pseudo<
1516       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_MAX_I8",
1517       [(set i32:$dst, (atomic_load_max_8 xoaddr:$ptr, i32:$incr))]>;
1518     def ATOMIC_LOAD_UMIN_I8 : Pseudo<
1519       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_UMIN_I8",
1520       [(set i32:$dst, (atomic_load_umin_8 xoaddr:$ptr, i32:$incr))]>;
1521     def ATOMIC_LOAD_UMAX_I8 : Pseudo<
1522       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_UMAX_I8",
1523       [(set i32:$dst, (atomic_load_umax_8 xoaddr:$ptr, i32:$incr))]>;
1524     def ATOMIC_LOAD_ADD_I16 : Pseudo<
1525       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I16",
1526       [(set i32:$dst, (atomic_load_add_16 xoaddr:$ptr, i32:$incr))]>;
1527     def ATOMIC_LOAD_SUB_I16 : Pseudo<
1528       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I16",
1529       [(set i32:$dst, (atomic_load_sub_16 xoaddr:$ptr, i32:$incr))]>;
1530     def ATOMIC_LOAD_AND_I16 : Pseudo<
1531       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I16",
1532       [(set i32:$dst, (atomic_load_and_16 xoaddr:$ptr, i32:$incr))]>;
1533     def ATOMIC_LOAD_OR_I16 : Pseudo<
1534       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I16",
1535       [(set i32:$dst, (atomic_load_or_16 xoaddr:$ptr, i32:$incr))]>;
1536     def ATOMIC_LOAD_XOR_I16 : Pseudo<
1537       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I16",
1538       [(set i32:$dst, (atomic_load_xor_16 xoaddr:$ptr, i32:$incr))]>;
1539     def ATOMIC_LOAD_NAND_I16 : Pseudo<
1540       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I16",
1541       [(set i32:$dst, (atomic_load_nand_16 xoaddr:$ptr, i32:$incr))]>;
1542     def ATOMIC_LOAD_MIN_I16 : Pseudo<
1543       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_MIN_I16",
1544       [(set i32:$dst, (atomic_load_min_16 xoaddr:$ptr, i32:$incr))]>;
1545     def ATOMIC_LOAD_MAX_I16 : Pseudo<
1546       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_MAX_I16",
1547       [(set i32:$dst, (atomic_load_max_16 xoaddr:$ptr, i32:$incr))]>;
1548     def ATOMIC_LOAD_UMIN_I16 : Pseudo<
1549       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_UMIN_I16",
1550       [(set i32:$dst, (atomic_load_umin_16 xoaddr:$ptr, i32:$incr))]>;
1551     def ATOMIC_LOAD_UMAX_I16 : Pseudo<
1552       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_UMAX_I16",
1553       [(set i32:$dst, (atomic_load_umax_16 xoaddr:$ptr, i32:$incr))]>;
1554     def ATOMIC_LOAD_ADD_I32 : Pseudo<
1555       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I32",
1556       [(set i32:$dst, (atomic_load_add_32 xoaddr:$ptr, i32:$incr))]>;
1557     def ATOMIC_LOAD_SUB_I32 : Pseudo<
1558       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I32",
1559       [(set i32:$dst, (atomic_load_sub_32 xoaddr:$ptr, i32:$incr))]>;
1560     def ATOMIC_LOAD_AND_I32 : Pseudo<
1561       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I32",
1562       [(set i32:$dst, (atomic_load_and_32 xoaddr:$ptr, i32:$incr))]>;
1563     def ATOMIC_LOAD_OR_I32 : Pseudo<
1564       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I32",
1565       [(set i32:$dst, (atomic_load_or_32 xoaddr:$ptr, i32:$incr))]>;
1566     def ATOMIC_LOAD_XOR_I32 : Pseudo<
1567       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I32",
1568       [(set i32:$dst, (atomic_load_xor_32 xoaddr:$ptr, i32:$incr))]>;
1569     def ATOMIC_LOAD_NAND_I32 : Pseudo<
1570       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I32",
1571       [(set i32:$dst, (atomic_load_nand_32 xoaddr:$ptr, i32:$incr))]>;
1572     def ATOMIC_LOAD_MIN_I32 : Pseudo<
1573       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_MIN_I32",
1574       [(set i32:$dst, (atomic_load_min_32 xoaddr:$ptr, i32:$incr))]>;
1575     def ATOMIC_LOAD_MAX_I32 : Pseudo<
1576       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_MAX_I32",
1577       [(set i32:$dst, (atomic_load_max_32 xoaddr:$ptr, i32:$incr))]>;
1578     def ATOMIC_LOAD_UMIN_I32 : Pseudo<
1579       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_UMIN_I32",
1580       [(set i32:$dst, (atomic_load_umin_32 xoaddr:$ptr, i32:$incr))]>;
1581     def ATOMIC_LOAD_UMAX_I32 : Pseudo<
1582       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_UMAX_I32",
1583       [(set i32:$dst, (atomic_load_umax_32 xoaddr:$ptr, i32:$incr))]>;
1584
1585     def ATOMIC_CMP_SWAP_I8 : Pseudo<
1586       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I8",
1587       [(set i32:$dst, (atomic_cmp_swap_8 xoaddr:$ptr, i32:$old, i32:$new))]>;
1588     def ATOMIC_CMP_SWAP_I16 : Pseudo<
1589       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I16 $dst $ptr $old $new",
1590       [(set i32:$dst, (atomic_cmp_swap_16 xoaddr:$ptr, i32:$old, i32:$new))]>;
1591     def ATOMIC_CMP_SWAP_I32 : Pseudo<
1592       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I32 $dst $ptr $old $new",
1593       [(set i32:$dst, (atomic_cmp_swap_32 xoaddr:$ptr, i32:$old, i32:$new))]>;
1594
1595     def ATOMIC_SWAP_I8 : Pseudo<
1596       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_i8",
1597       [(set i32:$dst, (atomic_swap_8 xoaddr:$ptr, i32:$new))]>;
1598     def ATOMIC_SWAP_I16 : Pseudo<
1599       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I16",
1600       [(set i32:$dst, (atomic_swap_16 xoaddr:$ptr, i32:$new))]>;
1601     def ATOMIC_SWAP_I32 : Pseudo<
1602       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I32",
1603       [(set i32:$dst, (atomic_swap_32 xoaddr:$ptr, i32:$new))]>;
1604   }
1605 }
1606
1607 // Instructions to support atomic operations
1608 let mayLoad = 1, hasSideEffects = 0 in {
1609 def LBARX : XForm_1<31,  52, (outs gprc:$rD), (ins memrr:$src),
1610                     "lbarx $rD, $src", IIC_LdStLWARX, []>,
1611                     Requires<[HasPartwordAtomics]>;
1612
1613 def LHARX : XForm_1<31,  116, (outs gprc:$rD), (ins memrr:$src),
1614                     "lharx $rD, $src", IIC_LdStLWARX, []>,
1615                     Requires<[HasPartwordAtomics]>;
1616
1617 def LWARX : XForm_1<31,  20, (outs gprc:$rD), (ins memrr:$src),
1618                     "lwarx $rD, $src", IIC_LdStLWARX, []>;
1619
1620 // Instructions to support lock versions of atomics
1621 // (EH=1 - see Power ISA 2.07 Book II 4.4.2)
1622 def LBARXL : XForm_1<31,  52, (outs gprc:$rD), (ins memrr:$src),
1623                      "lbarx $rD, $src, 1", IIC_LdStLWARX, []>, isDOT,
1624                      Requires<[HasPartwordAtomics]>;
1625
1626 def LHARXL : XForm_1<31,  116, (outs gprc:$rD), (ins memrr:$src),
1627                      "lharx $rD, $src, 1", IIC_LdStLWARX, []>, isDOT,
1628                      Requires<[HasPartwordAtomics]>;
1629
1630 def LWARXL : XForm_1<31,  20, (outs gprc:$rD), (ins memrr:$src),
1631                      "lwarx $rD, $src, 1", IIC_LdStLWARX, []>, isDOT;
1632
1633 // The atomic instructions use the destination register as well as the next one
1634 // or two registers in order (modulo 31).
1635 let hasExtraSrcRegAllocReq = 1 in
1636 def LWAT : X_RD5_RS5_IM5<31, 582, (outs gprc:$rD), (ins gprc:$rA, u5imm:$FC),
1637                          "lwat $rD, $rA, $FC", IIC_LdStLoad>,
1638            Requires<[IsISA3_0]>;
1639 }
1640
1641 let Defs = [CR0], mayStore = 1, hasSideEffects = 0 in {
1642 def STBCX : XForm_1<31, 694, (outs), (ins gprc:$rS, memrr:$dst),
1643                     "stbcx. $rS, $dst", IIC_LdStSTWCX, []>,
1644                     isDOT, Requires<[HasPartwordAtomics]>;
1645
1646 def STHCX : XForm_1<31, 726, (outs), (ins gprc:$rS, memrr:$dst),
1647                     "sthcx. $rS, $dst", IIC_LdStSTWCX, []>,
1648                     isDOT, Requires<[HasPartwordAtomics]>;
1649
1650 def STWCX : XForm_1<31, 150, (outs), (ins gprc:$rS, memrr:$dst),
1651                     "stwcx. $rS, $dst", IIC_LdStSTWCX, []>, isDOT;
1652 }
1653
1654 let mayStore = 1, hasSideEffects = 0 in
1655 def STWAT : X_RD5_RS5_IM5<31, 710, (outs), (ins gprc:$rS, gprc:$rA, u5imm:$FC),
1656                           "stwat $rS, $rA, $FC", IIC_LdStStore>,
1657             Requires<[IsISA3_0]>;
1658
1659 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
1660 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", IIC_LdStLoad, [(trap)]>;
1661
1662 def TWI : DForm_base<3, (outs), (ins u5imm:$to, gprc:$rA, s16imm:$imm),
1663                      "twi $to, $rA, $imm", IIC_IntTrapW, []>;
1664 def TW : XForm_1<31, 4, (outs), (ins u5imm:$to, gprc:$rA, gprc:$rB),
1665                  "tw $to, $rA, $rB", IIC_IntTrapW, []>;
1666 def TDI : DForm_base<2, (outs), (ins u5imm:$to, g8rc:$rA, s16imm:$imm),
1667                      "tdi $to, $rA, $imm", IIC_IntTrapD, []>;
1668 def TD : XForm_1<31, 68, (outs), (ins u5imm:$to, g8rc:$rA, g8rc:$rB),
1669                  "td $to, $rA, $rB", IIC_IntTrapD, []>;
1670
1671 //===----------------------------------------------------------------------===//
1672 // PPC32 Load Instructions.
1673 //
1674
1675 // Unindexed (r+i) Loads.
1676 let PPC970_Unit = 2 in {
1677 def LBZ : DForm_1<34, (outs gprc:$rD), (ins memri:$src),
1678                   "lbz $rD, $src", IIC_LdStLoad,
1679                   [(set i32:$rD, (zextloadi8 iaddr:$src))]>;
1680 def LHA : DForm_1<42, (outs gprc:$rD), (ins memri:$src),
1681                   "lha $rD, $src", IIC_LdStLHA,
1682                   [(set i32:$rD, (sextloadi16 iaddr:$src))]>,
1683                   PPC970_DGroup_Cracked;
1684 def LHZ : DForm_1<40, (outs gprc:$rD), (ins memri:$src),
1685                   "lhz $rD, $src", IIC_LdStLoad,
1686                   [(set i32:$rD, (zextloadi16 iaddr:$src))]>;
1687 def LWZ : DForm_1<32, (outs gprc:$rD), (ins memri:$src),
1688                   "lwz $rD, $src", IIC_LdStLoad,
1689                   [(set i32:$rD, (load iaddr:$src))]>;
1690
1691 def LFS : DForm_1<48, (outs f4rc:$rD), (ins memri:$src),
1692                   "lfs $rD, $src", IIC_LdStLFD,
1693                   [(set f32:$rD, (load iaddr:$src))]>;
1694 def LFD : DForm_1<50, (outs f8rc:$rD), (ins memri:$src),
1695                   "lfd $rD, $src", IIC_LdStLFD,
1696                   [(set f64:$rD, (load iaddr:$src))]>;
1697
1698
1699 // Unindexed (r+i) Loads with Update (preinc).
1700 let mayLoad = 1, hasSideEffects = 0 in {
1701 def LBZU : DForm_1<35, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1702                    "lbzu $rD, $addr", IIC_LdStLoadUpd,
1703                    []>, RegConstraint<"$addr.reg = $ea_result">,
1704                    NoEncode<"$ea_result">;
1705
1706 def LHAU : DForm_1<43, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1707                    "lhau $rD, $addr", IIC_LdStLHAU,
1708                    []>, RegConstraint<"$addr.reg = $ea_result">,
1709                    NoEncode<"$ea_result">;
1710
1711 def LHZU : DForm_1<41, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1712                    "lhzu $rD, $addr", IIC_LdStLoadUpd,
1713                    []>, RegConstraint<"$addr.reg = $ea_result">,
1714                    NoEncode<"$ea_result">;
1715
1716 def LWZU : DForm_1<33, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1717                    "lwzu $rD, $addr", IIC_LdStLoadUpd,
1718                    []>, RegConstraint<"$addr.reg = $ea_result">,
1719                    NoEncode<"$ea_result">;
1720
1721 def LFSU : DForm_1<49, (outs f4rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1722                   "lfsu $rD, $addr", IIC_LdStLFDU,
1723                   []>, RegConstraint<"$addr.reg = $ea_result">,
1724                    NoEncode<"$ea_result">;
1725
1726 def LFDU : DForm_1<51, (outs f8rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1727                   "lfdu $rD, $addr", IIC_LdStLFDU,
1728                   []>, RegConstraint<"$addr.reg = $ea_result">,
1729                    NoEncode<"$ea_result">;
1730
1731
1732 // Indexed (r+r) Loads with Update (preinc).
1733 def LBZUX : XForm_1<31, 119, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1734                    (ins memrr:$addr),
1735                    "lbzux $rD, $addr", IIC_LdStLoadUpdX,
1736                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1737                    NoEncode<"$ea_result">;
1738
1739 def LHAUX : XForm_1<31, 375, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1740                    (ins memrr:$addr),
1741                    "lhaux $rD, $addr", IIC_LdStLHAUX,
1742                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1743                    NoEncode<"$ea_result">;
1744
1745 def LHZUX : XForm_1<31, 311, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1746                    (ins memrr:$addr),
1747                    "lhzux $rD, $addr", IIC_LdStLoadUpdX,
1748                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1749                    NoEncode<"$ea_result">;
1750
1751 def LWZUX : XForm_1<31, 55, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1752                    (ins memrr:$addr),
1753                    "lwzux $rD, $addr", IIC_LdStLoadUpdX,
1754                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1755                    NoEncode<"$ea_result">;
1756
1757 def LFSUX : XForm_1<31, 567, (outs f4rc:$rD, ptr_rc_nor0:$ea_result),
1758                    (ins memrr:$addr),
1759                    "lfsux $rD, $addr", IIC_LdStLFDUX,
1760                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1761                    NoEncode<"$ea_result">;
1762
1763 def LFDUX : XForm_1<31, 631, (outs f8rc:$rD, ptr_rc_nor0:$ea_result),
1764                    (ins memrr:$addr),
1765                    "lfdux $rD, $addr", IIC_LdStLFDUX,
1766                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1767                    NoEncode<"$ea_result">;
1768 }
1769 }
1770
1771 // Indexed (r+r) Loads.
1772 //
1773 let PPC970_Unit = 2 in {
1774 def LBZX : XForm_1<31,  87, (outs gprc:$rD), (ins memrr:$src),
1775                    "lbzx $rD, $src", IIC_LdStLoad,
1776                    [(set i32:$rD, (zextloadi8 xaddr:$src))]>;
1777 def LHAX : XForm_1<31, 343, (outs gprc:$rD), (ins memrr:$src),
1778                    "lhax $rD, $src", IIC_LdStLHA,
1779                    [(set i32:$rD, (sextloadi16 xaddr:$src))]>,
1780                    PPC970_DGroup_Cracked;
1781 def LHZX : XForm_1<31, 279, (outs gprc:$rD), (ins memrr:$src),
1782                    "lhzx $rD, $src", IIC_LdStLoad,
1783                    [(set i32:$rD, (zextloadi16 xaddr:$src))]>;
1784 def LWZX : XForm_1<31,  23, (outs gprc:$rD), (ins memrr:$src),
1785                    "lwzx $rD, $src", IIC_LdStLoad,
1786                    [(set i32:$rD, (load xaddr:$src))]>;
1787
1788
1789 def LHBRX : XForm_1<31, 790, (outs gprc:$rD), (ins memrr:$src),
1790                    "lhbrx $rD, $src", IIC_LdStLoad,
1791                    [(set i32:$rD, (PPClbrx xoaddr:$src, i16))]>;
1792 def LWBRX : XForm_1<31,  534, (outs gprc:$rD), (ins memrr:$src),
1793                    "lwbrx $rD, $src", IIC_LdStLoad,
1794                    [(set i32:$rD, (PPClbrx xoaddr:$src, i32))]>;
1795
1796 def LFSX   : XForm_25<31, 535, (outs f4rc:$frD), (ins memrr:$src),
1797                       "lfsx $frD, $src", IIC_LdStLFD,
1798                       [(set f32:$frD, (load xaddr:$src))]>;
1799 def LFDX   : XForm_25<31, 599, (outs f8rc:$frD), (ins memrr:$src),
1800                       "lfdx $frD, $src", IIC_LdStLFD,
1801                       [(set f64:$frD, (load xaddr:$src))]>;
1802
1803 def LFIWAX : XForm_25<31, 855, (outs f8rc:$frD), (ins memrr:$src),
1804                       "lfiwax $frD, $src", IIC_LdStLFD,
1805                       [(set f64:$frD, (PPClfiwax xoaddr:$src))]>;
1806 def LFIWZX : XForm_25<31, 887, (outs f8rc:$frD), (ins memrr:$src),
1807                       "lfiwzx $frD, $src", IIC_LdStLFD,
1808                       [(set f64:$frD, (PPClfiwzx xoaddr:$src))]>;
1809 }
1810
1811 // Load Multiple
1812 def LMW : DForm_1<46, (outs gprc:$rD), (ins memri:$src),
1813                   "lmw $rD, $src", IIC_LdStLMW, []>;
1814
1815 //===----------------------------------------------------------------------===//
1816 // PPC32 Store Instructions.
1817 //
1818
1819 // Unindexed (r+i) Stores.
1820 let PPC970_Unit = 2 in {
1821 def STB  : DForm_1<38, (outs), (ins gprc:$rS, memri:$src),
1822                    "stb $rS, $src", IIC_LdStStore,
1823                    [(truncstorei8 i32:$rS, iaddr:$src)]>;
1824 def STH  : DForm_1<44, (outs), (ins gprc:$rS, memri:$src),
1825                    "sth $rS, $src", IIC_LdStStore,
1826                    [(truncstorei16 i32:$rS, iaddr:$src)]>;
1827 def STW  : DForm_1<36, (outs), (ins gprc:$rS, memri:$src),
1828                    "stw $rS, $src", IIC_LdStStore,
1829                    [(store i32:$rS, iaddr:$src)]>;
1830 def STFS : DForm_1<52, (outs), (ins f4rc:$rS, memri:$dst),
1831                    "stfs $rS, $dst", IIC_LdStSTFD,
1832                    [(store f32:$rS, iaddr:$dst)]>;
1833 def STFD : DForm_1<54, (outs), (ins f8rc:$rS, memri:$dst),
1834                    "stfd $rS, $dst", IIC_LdStSTFD,
1835                    [(store f64:$rS, iaddr:$dst)]>;
1836 }
1837
1838 // Unindexed (r+i) Stores with Update (preinc).
1839 let PPC970_Unit = 2, mayStore = 1 in {
1840 def STBU  : DForm_1<39, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1841                     "stbu $rS, $dst", IIC_LdStStoreUpd, []>,
1842                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1843 def STHU  : DForm_1<45, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1844                     "sthu $rS, $dst", IIC_LdStStoreUpd, []>,
1845                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1846 def STWU  : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1847                     "stwu $rS, $dst", IIC_LdStStoreUpd, []>,
1848                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1849 def STFSU : DForm_1<53, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memri:$dst),
1850                     "stfsu $rS, $dst", IIC_LdStSTFDU, []>,
1851                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1852 def STFDU : DForm_1<55, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memri:$dst),
1853                     "stfdu $rS, $dst", IIC_LdStSTFDU, []>,
1854                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1855 }
1856
1857 // Patterns to match the pre-inc stores.  We can't put the patterns on
1858 // the instruction definitions directly as ISel wants the address base
1859 // and offset to be separate operands, not a single complex operand.
1860 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1861           (STBU $rS, iaddroff:$ptroff, $ptrreg)>;
1862 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1863           (STHU $rS, iaddroff:$ptroff, $ptrreg)>;
1864 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1865           (STWU $rS, iaddroff:$ptroff, $ptrreg)>;
1866 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1867           (STFSU $rS, iaddroff:$ptroff, $ptrreg)>;
1868 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1869           (STFDU $rS, iaddroff:$ptroff, $ptrreg)>;
1870
1871 // Indexed (r+r) Stores.
1872 let PPC970_Unit = 2 in {
1873 def STBX  : XForm_8<31, 215, (outs), (ins gprc:$rS, memrr:$dst),
1874                    "stbx $rS, $dst", IIC_LdStStore,
1875                    [(truncstorei8 i32:$rS, xaddr:$dst)]>,
1876                    PPC970_DGroup_Cracked;
1877 def STHX  : XForm_8<31, 407, (outs), (ins gprc:$rS, memrr:$dst),
1878                    "sthx $rS, $dst", IIC_LdStStore,
1879                    [(truncstorei16 i32:$rS, xaddr:$dst)]>,
1880                    PPC970_DGroup_Cracked;
1881 def STWX  : XForm_8<31, 151, (outs), (ins gprc:$rS, memrr:$dst),
1882                    "stwx $rS, $dst", IIC_LdStStore,
1883                    [(store i32:$rS, xaddr:$dst)]>,
1884                    PPC970_DGroup_Cracked;
1885
1886 def STHBRX: XForm_8<31, 918, (outs), (ins gprc:$rS, memrr:$dst),
1887                    "sthbrx $rS, $dst", IIC_LdStStore,
1888                    [(PPCstbrx i32:$rS, xoaddr:$dst, i16)]>,
1889                    PPC970_DGroup_Cracked;
1890 def STWBRX: XForm_8<31, 662, (outs), (ins gprc:$rS, memrr:$dst),
1891                    "stwbrx $rS, $dst", IIC_LdStStore,
1892                    [(PPCstbrx i32:$rS, xoaddr:$dst, i32)]>,
1893                    PPC970_DGroup_Cracked;
1894
1895 def STFIWX: XForm_28<31, 983, (outs), (ins f8rc:$frS, memrr:$dst),
1896                      "stfiwx $frS, $dst", IIC_LdStSTFD,
1897                      [(PPCstfiwx f64:$frS, xoaddr:$dst)]>;
1898
1899 def STFSX : XForm_28<31, 663, (outs), (ins f4rc:$frS, memrr:$dst),
1900                      "stfsx $frS, $dst", IIC_LdStSTFD,
1901                      [(store f32:$frS, xaddr:$dst)]>;
1902 def STFDX : XForm_28<31, 727, (outs), (ins f8rc:$frS, memrr:$dst),
1903                      "stfdx $frS, $dst", IIC_LdStSTFD,
1904                      [(store f64:$frS, xaddr:$dst)]>;
1905 }
1906
1907 // Indexed (r+r) Stores with Update (preinc).
1908 let PPC970_Unit = 2, mayStore = 1 in {
1909 def STBUX : XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1910                     "stbux $rS, $dst", IIC_LdStStoreUpd, []>,
1911                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1912                     PPC970_DGroup_Cracked;
1913 def STHUX : XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1914                     "sthux $rS, $dst", IIC_LdStStoreUpd, []>,
1915                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1916                     PPC970_DGroup_Cracked;
1917 def STWUX : XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1918                     "stwux $rS, $dst", IIC_LdStStoreUpd, []>,
1919                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1920                     PPC970_DGroup_Cracked;
1921 def STFSUX: XForm_8<31, 695, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memrr:$dst),
1922                     "stfsux $rS, $dst", IIC_LdStSTFDU, []>,
1923                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1924                     PPC970_DGroup_Cracked;
1925 def STFDUX: XForm_8<31, 759, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memrr:$dst),
1926                     "stfdux $rS, $dst", IIC_LdStSTFDU, []>,
1927                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1928                     PPC970_DGroup_Cracked;
1929 }
1930
1931 // Patterns to match the pre-inc stores.  We can't put the patterns on
1932 // the instruction definitions directly as ISel wants the address base
1933 // and offset to be separate operands, not a single complex operand.
1934 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1935           (STBUX $rS, $ptrreg, $ptroff)>;
1936 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1937           (STHUX $rS, $ptrreg, $ptroff)>;
1938 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1939           (STWUX $rS, $ptrreg, $ptroff)>;
1940 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1941           (STFSUX $rS, $ptrreg, $ptroff)>;
1942 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1943           (STFDUX $rS, $ptrreg, $ptroff)>;
1944
1945 // Store Multiple
1946 def STMW : DForm_1<47, (outs), (ins gprc:$rS, memri:$dst),
1947                    "stmw $rS, $dst", IIC_LdStLMW, []>;
1948
1949 def SYNC : XForm_24_sync<31, 598, (outs), (ins i32imm:$L),
1950                         "sync $L", IIC_LdStSync, []>;
1951
1952 let isCodeGenOnly = 1 in {
1953   def MSYNC : XForm_24_sync<31, 598, (outs), (ins),
1954                            "msync", IIC_LdStSync, []> {
1955     let L = 0;
1956   }
1957 }
1958
1959 def : Pat<(int_ppc_sync),   (SYNC 0)>, Requires<[HasSYNC]>;
1960 def : Pat<(int_ppc_lwsync), (SYNC 1)>, Requires<[HasSYNC]>;
1961 def : Pat<(int_ppc_sync),   (MSYNC)>, Requires<[HasOnlyMSYNC]>;
1962 def : Pat<(int_ppc_lwsync), (MSYNC)>, Requires<[HasOnlyMSYNC]>;
1963
1964 //===----------------------------------------------------------------------===//
1965 // PPC32 Arithmetic Instructions.
1966 //
1967
1968 let PPC970_Unit = 1 in {  // FXU Operations.
1969 def ADDI   : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$imm),
1970                      "addi $rD, $rA, $imm", IIC_IntSimple,
1971                      [(set i32:$rD, (add i32:$rA, imm32SExt16:$imm))]>;
1972 let BaseName = "addic" in {
1973 let Defs = [CARRY] in
1974 def ADDIC  : DForm_2<12, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1975                      "addic $rD, $rA, $imm", IIC_IntGeneral,
1976                      [(set i32:$rD, (addc i32:$rA, imm32SExt16:$imm))]>,
1977                      RecFormRel, PPC970_DGroup_Cracked;
1978 let Defs = [CARRY, CR0] in
1979 def ADDICo : DForm_2<13, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1980                      "addic. $rD, $rA, $imm", IIC_IntGeneral,
1981                      []>, isDOT, RecFormRel;
1982 }
1983 def ADDIS  : DForm_2<15, (outs gprc:$rD), (ins gprc_nor0:$rA, s17imm:$imm),
1984                      "addis $rD, $rA, $imm", IIC_IntSimple,
1985                      [(set i32:$rD, (add i32:$rA, imm16ShiftedSExt:$imm))]>;
1986 let isCodeGenOnly = 1 in
1987 def LA     : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$sym),
1988                      "la $rD, $sym($rA)", IIC_IntGeneral,
1989                      [(set i32:$rD, (add i32:$rA,
1990                                           (PPClo tglobaladdr:$sym, 0)))]>;
1991 def MULLI  : DForm_2< 7, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1992                      "mulli $rD, $rA, $imm", IIC_IntMulLI,
1993                      [(set i32:$rD, (mul i32:$rA, imm32SExt16:$imm))]>;
1994 let Defs = [CARRY] in
1995 def SUBFIC : DForm_2< 8, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1996                      "subfic $rD, $rA, $imm", IIC_IntGeneral,
1997                      [(set i32:$rD, (subc imm32SExt16:$imm, i32:$rA))]>;
1998
1999 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
2000   def LI  : DForm_2_r0<14, (outs gprc:$rD), (ins s16imm:$imm),
2001                        "li $rD, $imm", IIC_IntSimple,
2002                        [(set i32:$rD, imm32SExt16:$imm)]>;
2003   def LIS : DForm_2_r0<15, (outs gprc:$rD), (ins s17imm:$imm),
2004                        "lis $rD, $imm", IIC_IntSimple,
2005                        [(set i32:$rD, imm16ShiftedSExt:$imm)]>;
2006 }
2007 }
2008
2009 let PPC970_Unit = 1 in {  // FXU Operations.
2010 let Defs = [CR0] in {
2011 def ANDIo : DForm_4<28, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
2012                     "andi. $dst, $src1, $src2", IIC_IntGeneral,
2013                     [(set i32:$dst, (and i32:$src1, immZExt16:$src2))]>,
2014                     isDOT;
2015 def ANDISo : DForm_4<29, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
2016                     "andis. $dst, $src1, $src2", IIC_IntGeneral,
2017                     [(set i32:$dst, (and i32:$src1, imm16ShiftedZExt:$src2))]>,
2018                     isDOT;
2019 }
2020 def ORI   : DForm_4<24, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
2021                     "ori $dst, $src1, $src2", IIC_IntSimple,
2022                     [(set i32:$dst, (or i32:$src1, immZExt16:$src2))]>;
2023 def ORIS  : DForm_4<25, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
2024                     "oris $dst, $src1, $src2", IIC_IntSimple,
2025                     [(set i32:$dst, (or i32:$src1, imm16ShiftedZExt:$src2))]>;
2026 def XORI  : DForm_4<26, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
2027                     "xori $dst, $src1, $src2", IIC_IntSimple,
2028                     [(set i32:$dst, (xor i32:$src1, immZExt16:$src2))]>;
2029 def XORIS : DForm_4<27, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
2030                     "xoris $dst, $src1, $src2", IIC_IntSimple,
2031                     [(set i32:$dst, (xor i32:$src1, imm16ShiftedZExt:$src2))]>;
2032
2033 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IIC_IntSimple,
2034                          []>;
2035 let isCodeGenOnly = 1 in {
2036 // The POWER6 and POWER7 have special group-terminating nops.
2037 def NOP_GT_PWR6 : DForm_4_fixedreg_zero<24, 1, (outs), (ins),
2038                                         "ori 1, 1, 0", IIC_IntSimple, []>;
2039 def NOP_GT_PWR7 : DForm_4_fixedreg_zero<24, 2, (outs), (ins),
2040                                         "ori 2, 2, 0", IIC_IntSimple, []>;
2041 }
2042
2043 let isCompare = 1, hasSideEffects = 0 in {
2044   def CMPWI : DForm_5_ext<11, (outs crrc:$crD), (ins gprc:$rA, s16imm:$imm),
2045                           "cmpwi $crD, $rA, $imm", IIC_IntCompare>;
2046   def CMPLWI : DForm_6_ext<10, (outs crrc:$dst), (ins gprc:$src1, u16imm:$src2),
2047                            "cmplwi $dst, $src1, $src2", IIC_IntCompare>;
2048   def CMPRB  : X_BF3_L1_RS5_RS5<31, 192, (outs crbitrc:$BF),
2049                                 (ins u1imm:$L, g8rc:$rA, g8rc:$rB),
2050                                 "cmprb $BF, $L, $rA, $rB", IIC_IntCompare, []>,
2051                Requires<[IsISA3_0]>;
2052 }
2053 }
2054
2055 let PPC970_Unit = 1, hasSideEffects = 0 in {  // FXU Operations.
2056 let isCommutable = 1 in {
2057 defm NAND : XForm_6r<31, 476, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
2058                      "nand", "$rA, $rS, $rB", IIC_IntSimple,
2059                      [(set i32:$rA, (not (and i32:$rS, i32:$rB)))]>;
2060 defm AND  : XForm_6r<31,  28, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
2061                      "and", "$rA, $rS, $rB", IIC_IntSimple,
2062                      [(set i32:$rA, (and i32:$rS, i32:$rB))]>;
2063 } // isCommutable
2064 defm ANDC : XForm_6r<31,  60, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
2065                      "andc", "$rA, $rS, $rB", IIC_IntSimple,
2066                      [(set i32:$rA, (and i32:$rS, (not i32:$rB)))]>;
2067 let isCommutable = 1 in {
2068 defm OR   : XForm_6r<31, 444, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
2069                      "or", "$rA, $rS, $rB", IIC_IntSimple,
2070                      [(set i32:$rA, (or i32:$rS, i32:$rB))]>;
2071 defm NOR  : XForm_6r<31, 124, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
2072                      "nor", "$rA, $rS, $rB", IIC_IntSimple,
2073                      [(set i32:$rA, (not (or i32:$rS, i32:$rB)))]>;
2074 } // isCommutable
2075 defm ORC  : XForm_6r<31, 412, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
2076                      "orc", "$rA, $rS, $rB", IIC_IntSimple,
2077                      [(set i32:$rA, (or i32:$rS, (not i32:$rB)))]>;
2078 let isCommutable = 1 in {
2079 defm EQV  : XForm_6r<31, 284, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
2080                      "eqv", "$rA, $rS, $rB", IIC_IntSimple,
2081                      [(set i32:$rA, (not (xor i32:$rS, i32:$rB)))]>;
2082 defm XOR  : XForm_6r<31, 316, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
2083                      "xor", "$rA, $rS, $rB", IIC_IntSimple,
2084                      [(set i32:$rA, (xor i32:$rS, i32:$rB))]>;
2085 } // isCommutable
2086 defm SLW  : XForm_6r<31,  24, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
2087                      "slw", "$rA, $rS, $rB", IIC_IntGeneral,
2088                      [(set i32:$rA, (PPCshl i32:$rS, i32:$rB))]>;
2089 defm SRW  : XForm_6r<31, 536, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
2090                      "srw", "$rA, $rS, $rB", IIC_IntGeneral,
2091                      [(set i32:$rA, (PPCsrl i32:$rS, i32:$rB))]>;
2092 defm SRAW : XForm_6rc<31, 792, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
2093                       "sraw", "$rA, $rS, $rB", IIC_IntShift,
2094                       [(set i32:$rA, (PPCsra i32:$rS, i32:$rB))]>;
2095 }
2096
2097 let PPC970_Unit = 1 in {  // FXU Operations.
2098 let hasSideEffects = 0 in {
2099 defm SRAWI : XForm_10rc<31, 824, (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH),
2100                         "srawi", "$rA, $rS, $SH", IIC_IntShift,
2101                         [(set i32:$rA, (sra i32:$rS, (i32 imm:$SH)))]>;
2102 defm CNTLZW : XForm_11r<31,  26, (outs gprc:$rA), (ins gprc:$rS),
2103                         "cntlzw", "$rA, $rS", IIC_IntGeneral,
2104                         [(set i32:$rA, (ctlz i32:$rS))]>;
2105 defm CNTTZW : XForm_11r<31, 538, (outs gprc:$rA), (ins gprc:$rS),
2106                         "cnttzw", "$rA, $rS", IIC_IntGeneral,
2107                         [(set i32:$rA, (cttz i32:$rS))]>, Requires<[IsISA3_0]>;
2108 defm EXTSB  : XForm_11r<31, 954, (outs gprc:$rA), (ins gprc:$rS),
2109                         "extsb", "$rA, $rS", IIC_IntSimple,
2110                         [(set i32:$rA, (sext_inreg i32:$rS, i8))]>;
2111 defm EXTSH  : XForm_11r<31, 922, (outs gprc:$rA), (ins gprc:$rS),
2112                         "extsh", "$rA, $rS", IIC_IntSimple,
2113                         [(set i32:$rA, (sext_inreg i32:$rS, i16))]>;
2114
2115 let isCommutable = 1 in
2116 def CMPB : XForm_6<31, 508, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
2117                    "cmpb $rA, $rS, $rB", IIC_IntGeneral,
2118                    [(set i32:$rA, (PPCcmpb i32:$rS, i32:$rB))]>;
2119 }
2120 let isCompare = 1, hasSideEffects = 0 in {
2121   def CMPW   : XForm_16_ext<31, 0, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
2122                             "cmpw $crD, $rA, $rB", IIC_IntCompare>;
2123   def CMPLW  : XForm_16_ext<31, 32, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
2124                             "cmplw $crD, $rA, $rB", IIC_IntCompare>;
2125 }
2126 }
2127 let PPC970_Unit = 3 in {  // FPU Operations.
2128 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
2129 //                      "fcmpo $crD, $fA, $fB", IIC_FPCompare>;
2130 let isCompare = 1, hasSideEffects = 0 in {
2131   def FCMPUS : XForm_17<63, 0, (outs crrc:$crD), (ins f4rc:$fA, f4rc:$fB),
2132                         "fcmpu $crD, $fA, $fB", IIC_FPCompare>;
2133   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
2134   def FCMPUD : XForm_17<63, 0, (outs crrc:$crD), (ins f8rc:$fA, f8rc:$fB),
2135                         "fcmpu $crD, $fA, $fB", IIC_FPCompare>;
2136 }
2137
2138 let Uses = [RM] in {
2139   let hasSideEffects = 0 in {
2140   defm FCTIW  : XForm_26r<63, 14, (outs f8rc:$frD), (ins f8rc:$frB),
2141                           "fctiw", "$frD, $frB", IIC_FPGeneral,
2142                           []>;
2143   defm FCTIWZ : XForm_26r<63, 15, (outs f8rc:$frD), (ins f8rc:$frB),
2144                           "fctiwz", "$frD, $frB", IIC_FPGeneral,
2145                           [(set f64:$frD, (PPCfctiwz f64:$frB))]>;
2146
2147   defm FRSP   : XForm_26r<63, 12, (outs f4rc:$frD), (ins f8rc:$frB),
2148                           "frsp", "$frD, $frB", IIC_FPGeneral,
2149                           [(set f32:$frD, (fround f64:$frB))]>;
2150
2151   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
2152   defm FRIND  : XForm_26r<63, 392, (outs f8rc:$frD), (ins f8rc:$frB),
2153                           "frin", "$frD, $frB", IIC_FPGeneral,
2154                           [(set f64:$frD, (frnd f64:$frB))]>;
2155   defm FRINS  : XForm_26r<63, 392, (outs f4rc:$frD), (ins f4rc:$frB),
2156                           "frin", "$frD, $frB", IIC_FPGeneral,
2157                           [(set f32:$frD, (frnd f32:$frB))]>;
2158   }
2159
2160   let hasSideEffects = 0 in {
2161   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
2162   defm FRIPD  : XForm_26r<63, 456, (outs f8rc:$frD), (ins f8rc:$frB),
2163                           "frip", "$frD, $frB", IIC_FPGeneral,
2164                           [(set f64:$frD, (fceil f64:$frB))]>;
2165   defm FRIPS  : XForm_26r<63, 456, (outs f4rc:$frD), (ins f4rc:$frB),
2166                           "frip", "$frD, $frB", IIC_FPGeneral,
2167                           [(set f32:$frD, (fceil f32:$frB))]>;
2168   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
2169   defm FRIZD  : XForm_26r<63, 424, (outs f8rc:$frD), (ins f8rc:$frB),
2170                           "friz", "$frD, $frB", IIC_FPGeneral,
2171                           [(set f64:$frD, (ftrunc f64:$frB))]>;
2172   defm FRIZS  : XForm_26r<63, 424, (outs f4rc:$frD), (ins f4rc:$frB),
2173                           "friz", "$frD, $frB", IIC_FPGeneral,
2174                           [(set f32:$frD, (ftrunc f32:$frB))]>;
2175   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
2176   defm FRIMD  : XForm_26r<63, 488, (outs f8rc:$frD), (ins f8rc:$frB),
2177                           "frim", "$frD, $frB", IIC_FPGeneral,
2178                           [(set f64:$frD, (ffloor f64:$frB))]>;
2179   defm FRIMS  : XForm_26r<63, 488, (outs f4rc:$frD), (ins f4rc:$frB),
2180                           "frim", "$frD, $frB", IIC_FPGeneral,
2181                           [(set f32:$frD, (ffloor f32:$frB))]>;
2182
2183   defm FSQRT  : XForm_26r<63, 22, (outs f8rc:$frD), (ins f8rc:$frB),
2184                           "fsqrt", "$frD, $frB", IIC_FPSqrtD,
2185                           [(set f64:$frD, (fsqrt f64:$frB))]>;
2186   defm FSQRTS : XForm_26r<59, 22, (outs f4rc:$frD), (ins f4rc:$frB),
2187                           "fsqrts", "$frD, $frB", IIC_FPSqrtS,
2188                           [(set f32:$frD, (fsqrt f32:$frB))]>;
2189   }
2190   }
2191 }
2192
2193 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
2194 /// often coalesced away and we don't want the dispatch group builder to think
2195 /// that they will fill slots (which could cause the load of a LSU reject to
2196 /// sneak into a d-group with a store).
2197 let hasSideEffects = 0 in
2198 defm FMR   : XForm_26r<63, 72, (outs f4rc:$frD), (ins f4rc:$frB),
2199                        "fmr", "$frD, $frB", IIC_FPGeneral,
2200                        []>,  // (set f32:$frD, f32:$frB)
2201                        PPC970_Unit_Pseudo;
2202
2203 let PPC970_Unit = 3, hasSideEffects = 0 in {  // FPU Operations.
2204 // These are artificially split into two different forms, for 4/8 byte FP.
2205 defm FABSS  : XForm_26r<63, 264, (outs f4rc:$frD), (ins f4rc:$frB),
2206                         "fabs", "$frD, $frB", IIC_FPGeneral,
2207                         [(set f32:$frD, (fabs f32:$frB))]>;
2208 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
2209 defm FABSD  : XForm_26r<63, 264, (outs f8rc:$frD), (ins f8rc:$frB),
2210                         "fabs", "$frD, $frB", IIC_FPGeneral,
2211                         [(set f64:$frD, (fabs f64:$frB))]>;
2212 defm FNABSS : XForm_26r<63, 136, (outs f4rc:$frD), (ins f4rc:$frB),
2213                         "fnabs", "$frD, $frB", IIC_FPGeneral,
2214                         [(set f32:$frD, (fneg (fabs f32:$frB)))]>;
2215 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
2216 defm FNABSD : XForm_26r<63, 136, (outs f8rc:$frD), (ins f8rc:$frB),
2217                         "fnabs", "$frD, $frB", IIC_FPGeneral,
2218                         [(set f64:$frD, (fneg (fabs f64:$frB)))]>;
2219 defm FNEGS  : XForm_26r<63, 40, (outs f4rc:$frD), (ins f4rc:$frB),
2220                         "fneg", "$frD, $frB", IIC_FPGeneral,
2221                         [(set f32:$frD, (fneg f32:$frB))]>;
2222 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
2223 defm FNEGD  : XForm_26r<63, 40, (outs f8rc:$frD), (ins f8rc:$frB),
2224                         "fneg", "$frD, $frB", IIC_FPGeneral,
2225                         [(set f64:$frD, (fneg f64:$frB))]>;
2226
2227 defm FCPSGNS : XForm_28r<63, 8, (outs f4rc:$frD), (ins f4rc:$frA, f4rc:$frB),
2228                         "fcpsgn", "$frD, $frA, $frB", IIC_FPGeneral,
2229                         [(set f32:$frD, (fcopysign f32:$frB, f32:$frA))]>;
2230 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
2231 defm FCPSGND : XForm_28r<63, 8, (outs f8rc:$frD), (ins f8rc:$frA, f8rc:$frB),
2232                         "fcpsgn", "$frD, $frA, $frB", IIC_FPGeneral,
2233                         [(set f64:$frD, (fcopysign f64:$frB, f64:$frA))]>;
2234
2235 // Reciprocal estimates.
2236 defm FRE      : XForm_26r<63, 24, (outs f8rc:$frD), (ins f8rc:$frB),
2237                           "fre", "$frD, $frB", IIC_FPGeneral,
2238                           [(set f64:$frD, (PPCfre f64:$frB))]>;
2239 defm FRES     : XForm_26r<59, 24, (outs f4rc:$frD), (ins f4rc:$frB),
2240                           "fres", "$frD, $frB", IIC_FPGeneral,
2241                           [(set f32:$frD, (PPCfre f32:$frB))]>;
2242 defm FRSQRTE  : XForm_26r<63, 26, (outs f8rc:$frD), (ins f8rc:$frB),
2243                           "frsqrte", "$frD, $frB", IIC_FPGeneral,
2244                           [(set f64:$frD, (PPCfrsqrte f64:$frB))]>;
2245 defm FRSQRTES : XForm_26r<59, 26, (outs f4rc:$frD), (ins f4rc:$frB),
2246                           "frsqrtes", "$frD, $frB", IIC_FPGeneral,
2247                           [(set f32:$frD, (PPCfrsqrte f32:$frB))]>;
2248 }
2249
2250 // XL-Form instructions.  condition register logical ops.
2251 //
2252 let hasSideEffects = 0 in
2253 def MCRF   : XLForm_3<19, 0, (outs crrc:$BF), (ins crrc:$BFA),
2254                       "mcrf $BF, $BFA", IIC_BrMCR>,
2255              PPC970_DGroup_First, PPC970_Unit_CRU;
2256
2257 // FIXME: According to the ISA (section 2.5.1 of version 2.06), the
2258 // condition-register logical instructions have preferred forms. Specifically,
2259 // it is preferred that the bit specified by the BT field be in the same
2260 // condition register as that specified by the bit BB. We might want to account
2261 // for this via hinting the register allocator and anti-dep breakers, or we
2262 // could constrain the register class to force this constraint and then loosen
2263 // it during register allocation via convertToThreeAddress or some similar
2264 // mechanism.
2265
2266 let isCommutable = 1 in {
2267 def CRAND  : XLForm_1<19, 257, (outs crbitrc:$CRD),
2268                                (ins crbitrc:$CRA, crbitrc:$CRB),
2269                       "crand $CRD, $CRA, $CRB", IIC_BrCR,
2270                       [(set i1:$CRD, (and i1:$CRA, i1:$CRB))]>;
2271
2272 def CRNAND : XLForm_1<19, 225, (outs crbitrc:$CRD),
2273                                (ins crbitrc:$CRA, crbitrc:$CRB),
2274                       "crnand $CRD, $CRA, $CRB", IIC_BrCR,
2275                       [(set i1:$CRD, (not (and i1:$CRA, i1:$CRB)))]>;
2276
2277 def CROR   : XLForm_1<19, 449, (outs crbitrc:$CRD),
2278                                (ins crbitrc:$CRA, crbitrc:$CRB),
2279                       "cror $CRD, $CRA, $CRB", IIC_BrCR,
2280                       [(set i1:$CRD, (or i1:$CRA, i1:$CRB))]>;
2281
2282 def CRXOR  : XLForm_1<19, 193, (outs crbitrc:$CRD),
2283                                (ins crbitrc:$CRA, crbitrc:$CRB),
2284                       "crxor $CRD, $CRA, $CRB", IIC_BrCR,
2285                       [(set i1:$CRD, (xor i1:$CRA, i1:$CRB))]>;
2286
2287 def CRNOR  : XLForm_1<19, 33, (outs crbitrc:$CRD),
2288                               (ins crbitrc:$CRA, crbitrc:$CRB),
2289                       "crnor $CRD, $CRA, $CRB", IIC_BrCR,
2290                       [(set i1:$CRD, (not (or i1:$CRA, i1:$CRB)))]>;
2291
2292 def CREQV  : XLForm_1<19, 289, (outs crbitrc:$CRD),
2293                                (ins crbitrc:$CRA, crbitrc:$CRB),
2294                       "creqv $CRD, $CRA, $CRB", IIC_BrCR,
2295                       [(set i1:$CRD, (not (xor i1:$CRA, i1:$CRB)))]>;
2296 } // isCommutable
2297
2298 def CRANDC : XLForm_1<19, 129, (outs crbitrc:$CRD),
2299                                (ins crbitrc:$CRA, crbitrc:$CRB),
2300                       "crandc $CRD, $CRA, $CRB", IIC_BrCR,
2301                       [(set i1:$CRD, (and i1:$CRA, (not i1:$CRB)))]>;
2302
2303 def CRORC  : XLForm_1<19, 417, (outs crbitrc:$CRD),
2304                                (ins crbitrc:$CRA, crbitrc:$CRB),
2305                       "crorc $CRD, $CRA, $CRB", IIC_BrCR,
2306                       [(set i1:$CRD, (or i1:$CRA, (not i1:$CRB)))]>;
2307
2308 let isCodeGenOnly = 1 in {
2309 def CRSET  : XLForm_1_ext<19, 289, (outs crbitrc:$dst), (ins),
2310               "creqv $dst, $dst, $dst", IIC_BrCR,
2311               [(set i1:$dst, 1)]>;
2312
2313 def CRUNSET: XLForm_1_ext<19, 193, (outs crbitrc:$dst), (ins),
2314               "crxor $dst, $dst, $dst", IIC_BrCR,
2315               [(set i1:$dst, 0)]>;
2316
2317 let Defs = [CR1EQ], CRD = 6 in {
2318 def CR6SET  : XLForm_1_ext<19, 289, (outs), (ins),
2319               "creqv 6, 6, 6", IIC_BrCR,
2320               [(PPCcr6set)]>;
2321
2322 def CR6UNSET: XLForm_1_ext<19, 193, (outs), (ins),
2323               "crxor 6, 6, 6", IIC_BrCR,
2324               [(PPCcr6unset)]>;
2325 }
2326 }
2327
2328 // XFX-Form instructions.  Instructions that deal with SPRs.
2329 //
2330
2331 def MFSPR : XFXForm_1<31, 339, (outs gprc:$RT), (ins i32imm:$SPR),
2332                       "mfspr $RT, $SPR", IIC_SprMFSPR>;
2333 def MTSPR : XFXForm_1<31, 467, (outs), (ins i32imm:$SPR, gprc:$RT),
2334                       "mtspr $SPR, $RT", IIC_SprMTSPR>;
2335
2336 def MFTB : XFXForm_1<31, 371, (outs gprc:$RT), (ins i32imm:$SPR),
2337                      "mftb $RT, $SPR", IIC_SprMFTB>;
2338
2339 // A pseudo-instruction used to implement the read of the 64-bit cycle counter
2340 // on a 32-bit target.
2341 let hasSideEffects = 1, usesCustomInserter = 1 in
2342 def ReadTB : Pseudo<(outs gprc:$lo, gprc:$hi), (ins),
2343                     "#ReadTB", []>;
2344
2345 let Uses = [CTR] in {
2346 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs gprc:$rT), (ins),
2347                           "mfctr $rT", IIC_SprMFSPR>,
2348             PPC970_DGroup_First, PPC970_Unit_FXU;
2349 }
2350 let Defs = [CTR], Pattern = [(PPCmtctr i32:$rS)] in {
2351 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
2352                           "mtctr $rS", IIC_SprMTSPR>,
2353             PPC970_DGroup_First, PPC970_Unit_FXU;
2354 }
2355 let hasSideEffects = 1, isCodeGenOnly = 1, Defs = [CTR] in {
2356 let Pattern = [(int_ppc_mtctr i32:$rS)] in
2357 def MTCTRloop : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
2358                               "mtctr $rS", IIC_SprMTSPR>,
2359                 PPC970_DGroup_First, PPC970_Unit_FXU;
2360 }
2361
2362 let Defs = [LR] in {
2363 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins gprc:$rS),
2364                           "mtlr $rS", IIC_SprMTSPR>,
2365             PPC970_DGroup_First, PPC970_Unit_FXU;
2366 }
2367 let Uses = [LR] in {
2368 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs gprc:$rT), (ins),
2369                           "mflr $rT", IIC_SprMFSPR>,
2370             PPC970_DGroup_First, PPC970_Unit_FXU;
2371 }
2372
2373 let isCodeGenOnly = 1 in {
2374   // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed
2375   // like a GPR on the PPC970.  As such, copies in and out have the same
2376   // performance characteristics as an OR instruction.
2377   def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins gprc:$rS),
2378                                "mtspr 256, $rS", IIC_IntGeneral>,
2379                  PPC970_DGroup_Single, PPC970_Unit_FXU;
2380   def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT), (ins),
2381                                "mfspr $rT, 256", IIC_IntGeneral>,
2382                  PPC970_DGroup_First, PPC970_Unit_FXU;
2383
2384   def MTVRSAVEv : XFXForm_7_ext<31, 467, 256,
2385                                 (outs VRSAVERC:$reg), (ins gprc:$rS),
2386                                 "mtspr 256, $rS", IIC_IntGeneral>,
2387                   PPC970_DGroup_Single, PPC970_Unit_FXU;
2388   def MFVRSAVEv : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT),
2389                                 (ins VRSAVERC:$reg),
2390                                 "mfspr $rT, 256", IIC_IntGeneral>,
2391                   PPC970_DGroup_First, PPC970_Unit_FXU;
2392 }
2393
2394 // Aliases for mtvrsave/mfvrsave to mfspr/mtspr.
2395 def : InstAlias<"mtvrsave $rS", (MTVRSAVE gprc:$rS)>;
2396 def : InstAlias<"mfvrsave $rS", (MFVRSAVE gprc:$rS)>;
2397
2398 // SPILL_VRSAVE - Indicate that we're dumping the VRSAVE register,
2399 // so we'll need to scavenge a register for it.
2400 let mayStore = 1 in
2401 def SPILL_VRSAVE : Pseudo<(outs), (ins VRSAVERC:$vrsave, memri:$F),
2402                      "#SPILL_VRSAVE", []>;
2403
2404 // RESTORE_VRSAVE - Indicate that we're restoring the VRSAVE register (previously
2405 // spilled), so we'll need to scavenge a register for it.
2406 let mayLoad = 1 in
2407 def RESTORE_VRSAVE : Pseudo<(outs VRSAVERC:$vrsave), (ins memri:$F),
2408                      "#RESTORE_VRSAVE", []>;
2409
2410 let hasSideEffects = 0 in {
2411 // mtocrf's input needs to be prepared by shifting by an amount dependent
2412 // on the cr register selected. Thus, post-ra anti-dep breaking must not
2413 // later change that register assignment.
2414 let hasExtraDefRegAllocReq = 1 in {
2415 def MTOCRF: XFXForm_5a<31, 144, (outs crbitm:$FXM), (ins gprc:$ST),
2416                        "mtocrf $FXM, $ST", IIC_BrMCRX>,
2417             PPC970_DGroup_First, PPC970_Unit_CRU;
2418
2419 // Similarly to mtocrf, the mask for mtcrf must be prepared in a way that
2420 // is dependent on the cr fields being set.
2421 def MTCRF : XFXForm_5<31, 144, (outs), (ins i32imm:$FXM, gprc:$rS),
2422                       "mtcrf $FXM, $rS", IIC_BrMCRX>,
2423             PPC970_MicroCode, PPC970_Unit_CRU;
2424 } // hasExtraDefRegAllocReq = 1
2425
2426 // mfocrf's input needs to be prepared by shifting by an amount dependent
2427 // on the cr register selected. Thus, post-ra anti-dep breaking must not
2428 // later change that register assignment.
2429 let hasExtraSrcRegAllocReq = 1 in {
2430 def MFOCRF: XFXForm_5a<31, 19, (outs gprc:$rT), (ins crbitm:$FXM),
2431                        "mfocrf $rT, $FXM", IIC_SprMFCRF>,
2432             PPC970_DGroup_First, PPC970_Unit_CRU;
2433
2434 // Similarly to mfocrf, the mask for mfcrf must be prepared in a way that
2435 // is dependent on the cr fields being copied.
2436 def MFCR : XFXForm_3<31, 19, (outs gprc:$rT), (ins),
2437                      "mfcr $rT", IIC_SprMFCR>,
2438                      PPC970_MicroCode, PPC970_Unit_CRU;
2439 } // hasExtraSrcRegAllocReq = 1
2440
2441 def MCRXRX : X_BF3<31, 576, (outs crrc:$BF), (ins),
2442                    "mcrxrx $BF", IIC_BrMCRX>, Requires<[IsISA3_0]>;
2443 } // hasSideEffects = 0
2444
2445 // Pseudo instruction to perform FADD in round-to-zero mode.
2446 let usesCustomInserter = 1, Uses = [RM] in {
2447   def FADDrtz: Pseudo<(outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB), "",
2448                       [(set f64:$FRT, (PPCfaddrtz f64:$FRA, f64:$FRB))]>;
2449 }
2450
2451 // The above pseudo gets expanded to make use of the following instructions
2452 // to manipulate FPSCR.  Note that FPSCR is not modeled at the DAG level.
2453 let Uses = [RM], Defs = [RM] in {
2454   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
2455                         "mtfsb0 $FM", IIC_IntMTFSB0, []>,
2456                PPC970_DGroup_Single, PPC970_Unit_FPU;
2457   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
2458                         "mtfsb1 $FM", IIC_IntMTFSB0, []>,
2459                PPC970_DGroup_Single, PPC970_Unit_FPU;
2460   let isCodeGenOnly = 1 in
2461   def MTFSFb  : XFLForm<63, 711, (outs), (ins i32imm:$FM, f8rc:$rT),
2462                         "mtfsf $FM, $rT", IIC_IntMTFSB0, []>,
2463                 PPC970_DGroup_Single, PPC970_Unit_FPU;
2464 }
2465 let Uses = [RM] in {
2466   def MFFS   : XForm_42<63, 583, (outs f8rc:$rT), (ins),
2467                          "mffs $rT", IIC_IntMFFS,
2468                          [(set f64:$rT, (PPCmffs))]>,
2469                PPC970_DGroup_Single, PPC970_Unit_FPU;
2470
2471   let Defs = [CR1] in
2472   def MFFSo : XForm_42<63, 583, (outs f8rc:$rT), (ins),
2473                       "mffs. $rT", IIC_IntMFFS, []>, isDOT;
2474 }
2475
2476
2477 let PPC970_Unit = 1, hasSideEffects = 0 in {  // FXU Operations.
2478 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
2479 let isCommutable = 1 in
2480 defm ADD4  : XOForm_1r<31, 266, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2481                        "add", "$rT, $rA, $rB", IIC_IntSimple,
2482                        [(set i32:$rT, (add i32:$rA, i32:$rB))]>;
2483 let isCodeGenOnly = 1 in
2484 def ADD4TLS  : XOForm_1<31, 266, 0, (outs gprc:$rT), (ins gprc:$rA, tlsreg32:$rB),
2485                        "add $rT, $rA, $rB", IIC_IntSimple,
2486                        [(set i32:$rT, (add i32:$rA, tglobaltlsaddr:$rB))]>;
2487 let isCommutable = 1 in
2488 defm ADDC  : XOForm_1rc<31, 10, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2489                         "addc", "$rT, $rA, $rB", IIC_IntGeneral,
2490                         [(set i32:$rT, (addc i32:$rA, i32:$rB))]>,
2491                         PPC970_DGroup_Cracked;
2492
2493 defm DIVW  : XOForm_1rcr<31, 491, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2494                           "divw", "$rT, $rA, $rB", IIC_IntDivW,
2495                           [(set i32:$rT, (sdiv i32:$rA, i32:$rB))]>;
2496 defm DIVWU : XOForm_1rcr<31, 459, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2497                           "divwu", "$rT, $rA, $rB", IIC_IntDivW,
2498                           [(set i32:$rT, (udiv i32:$rA, i32:$rB))]>;
2499 def DIVWE : XOForm_1<31, 427, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2500                      "divwe $rT, $rA, $rB", IIC_IntDivW,
2501                      [(set i32:$rT, (int_ppc_divwe gprc:$rA, gprc:$rB))]>,
2502                      Requires<[HasExtDiv]>;
2503 let Defs = [CR0] in
2504 def DIVWEo : XOForm_1<31, 427, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2505                       "divwe. $rT, $rA, $rB", IIC_IntDivW,
2506                       []>, isDOT, PPC970_DGroup_Cracked, PPC970_DGroup_First,
2507                       Requires<[HasExtDiv]>;
2508 def DIVWEU : XOForm_1<31, 395, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2509                       "divweu $rT, $rA, $rB", IIC_IntDivW,
2510                       [(set i32:$rT, (int_ppc_divweu gprc:$rA, gprc:$rB))]>,
2511                       Requires<[HasExtDiv]>;
2512 let Defs = [CR0] in
2513 def DIVWEUo : XOForm_1<31, 395, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2514                        "divweu. $rT, $rA, $rB", IIC_IntDivW,
2515                        []>, isDOT, PPC970_DGroup_Cracked, PPC970_DGroup_First,
2516                        Requires<[HasExtDiv]>;
2517 let isCommutable = 1 in {
2518 defm MULHW : XOForm_1r<31, 75, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2519                        "mulhw", "$rT, $rA, $rB", IIC_IntMulHW,
2520                        [(set i32:$rT, (mulhs i32:$rA, i32:$rB))]>;
2521 defm MULHWU : XOForm_1r<31, 11, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2522                        "mulhwu", "$rT, $rA, $rB", IIC_IntMulHWU,
2523                        [(set i32:$rT, (mulhu i32:$rA, i32:$rB))]>;
2524 defm MULLW : XOForm_1r<31, 235, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2525                        "mullw", "$rT, $rA, $rB", IIC_IntMulHW,
2526                        [(set i32:$rT, (mul i32:$rA, i32:$rB))]>;
2527 } // isCommutable
2528 defm SUBF  : XOForm_1r<31, 40, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2529                        "subf", "$rT, $rA, $rB", IIC_IntGeneral,
2530                        [(set i32:$rT, (sub i32:$rB, i32:$rA))]>;
2531 defm SUBFC : XOForm_1rc<31, 8, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2532                         "subfc", "$rT, $rA, $rB", IIC_IntGeneral,
2533                         [(set i32:$rT, (subc i32:$rB, i32:$rA))]>,
2534                         PPC970_DGroup_Cracked;
2535 defm NEG    : XOForm_3r<31, 104, 0, (outs gprc:$rT), (ins gprc:$rA),
2536                         "neg", "$rT, $rA", IIC_IntSimple,
2537                         [(set i32:$rT, (ineg i32:$rA))]>;
2538 let Uses = [CARRY] in {
2539 let isCommutable = 1 in
2540 defm ADDE  : XOForm_1rc<31, 138, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2541                         "adde", "$rT, $rA, $rB", IIC_IntGeneral,
2542                         [(set i32:$rT, (adde i32:$rA, i32:$rB))]>;
2543 defm ADDME  : XOForm_3rc<31, 234, 0, (outs gprc:$rT), (ins gprc:$rA),
2544                          "addme", "$rT, $rA", IIC_IntGeneral,
2545                          [(set i32:$rT, (adde i32:$rA, -1))]>;
2546 defm ADDZE  : XOForm_3rc<31, 202, 0, (outs gprc:$rT), (ins gprc:$rA),
2547                          "addze", "$rT, $rA", IIC_IntGeneral,
2548                          [(set i32:$rT, (adde i32:$rA, 0))]>;
2549 defm SUBFE : XOForm_1rc<31, 136, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2550                         "subfe", "$rT, $rA, $rB", IIC_IntGeneral,
2551                         [(set i32:$rT, (sube i32:$rB, i32:$rA))]>;
2552 defm SUBFME : XOForm_3rc<31, 232, 0, (outs gprc:$rT), (ins gprc:$rA),
2553                          "subfme", "$rT, $rA", IIC_IntGeneral,
2554                          [(set i32:$rT, (sube -1, i32:$rA))]>;
2555 defm SUBFZE : XOForm_3rc<31, 200, 0, (outs gprc:$rT), (ins gprc:$rA),
2556                          "subfze", "$rT, $rA", IIC_IntGeneral,
2557                          [(set i32:$rT, (sube 0, i32:$rA))]>;
2558 }
2559 }
2560
2561 // A-Form instructions.  Most of the instructions executed in the FPU are of
2562 // this type.
2563 //
2564 let PPC970_Unit = 3, hasSideEffects = 0 in {  // FPU Operations.
2565 let Uses = [RM] in {
2566 let isCommutable = 1 in {
2567   defm FMADD : AForm_1r<63, 29,
2568                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2569                       "fmadd", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2570                       [(set f64:$FRT, (fma f64:$FRA, f64:$FRC, f64:$FRB))]>;
2571   defm FMADDS : AForm_1r<59, 29,
2572                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2573                       "fmadds", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2574                       [(set f32:$FRT, (fma f32:$FRA, f32:$FRC, f32:$FRB))]>;
2575   defm FMSUB : AForm_1r<63, 28,
2576                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2577                       "fmsub", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2578                       [(set f64:$FRT,
2579                             (fma f64:$FRA, f64:$FRC, (fneg f64:$FRB)))]>;
2580   defm FMSUBS : AForm_1r<59, 28,
2581                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2582                       "fmsubs", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2583                       [(set f32:$FRT,
2584                             (fma f32:$FRA, f32:$FRC, (fneg f32:$FRB)))]>;
2585   defm FNMADD : AForm_1r<63, 31,
2586                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2587                       "fnmadd", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2588                       [(set f64:$FRT,
2589                             (fneg (fma f64:$FRA, f64:$FRC, f64:$FRB)))]>;
2590   defm FNMADDS : AForm_1r<59, 31,
2591                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2592                       "fnmadds", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2593                       [(set f32:$FRT,
2594                             (fneg (fma f32:$FRA, f32:$FRC, f32:$FRB)))]>;
2595   defm FNMSUB : AForm_1r<63, 30,
2596                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2597                       "fnmsub", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2598                       [(set f64:$FRT, (fneg (fma f64:$FRA, f64:$FRC,
2599                                                  (fneg f64:$FRB))))]>;
2600   defm FNMSUBS : AForm_1r<59, 30,
2601                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2602                       "fnmsubs", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2603                       [(set f32:$FRT, (fneg (fma f32:$FRA, f32:$FRC,
2604                                                  (fneg f32:$FRB))))]>;
2605 } // isCommutable
2606 }
2607 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
2608 // having 4 of these, force the comparison to always be an 8-byte double (code
2609 // should use an FMRSD if the input comparison value really wants to be a float)
2610 // and 4/8 byte forms for the result and operand type..
2611 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
2612 defm FSELD : AForm_1r<63, 23,
2613                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2614                       "fsel", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2615                       [(set f64:$FRT, (PPCfsel f64:$FRA, f64:$FRC, f64:$FRB))]>;
2616 defm FSELS : AForm_1r<63, 23,
2617                       (outs f4rc:$FRT), (ins f8rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2618                       "fsel", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2619                       [(set f32:$FRT, (PPCfsel f64:$FRA, f32:$FRC, f32:$FRB))]>;
2620 let Uses = [RM] in {
2621   let isCommutable = 1 in {
2622   defm FADD  : AForm_2r<63, 21,
2623                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2624                         "fadd", "$FRT, $FRA, $FRB", IIC_FPAddSub,
2625                         [(set f64:$FRT, (fadd f64:$FRA, f64:$FRB))]>;
2626   defm FADDS : AForm_2r<59, 21,
2627                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2628                         "fadds", "$FRT, $FRA, $FRB", IIC_FPGeneral,
2629                         [(set f32:$FRT, (fadd f32:$FRA, f32:$FRB))]>;
2630   } // isCommutable
2631   defm FDIV  : AForm_2r<63, 18,
2632                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2633                         "fdiv", "$FRT, $FRA, $FRB", IIC_FPDivD,
2634                         [(set f64:$FRT, (fdiv f64:$FRA, f64:$FRB))]>;
2635   defm FDIVS : AForm_2r<59, 18,
2636                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2637                         "fdivs", "$FRT, $FRA, $FRB", IIC_FPDivS,
2638                         [(set f32:$FRT, (fdiv f32:$FRA, f32:$FRB))]>;
2639   let isCommutable = 1 in {
2640   defm FMUL  : AForm_3r<63, 25,
2641                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC),
2642                         "fmul", "$FRT, $FRA, $FRC", IIC_FPFused,
2643                         [(set f64:$FRT, (fmul f64:$FRA, f64:$FRC))]>;
2644   defm FMULS : AForm_3r<59, 25,
2645                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC),
2646                         "fmuls", "$FRT, $FRA, $FRC", IIC_FPGeneral,
2647                         [(set f32:$FRT, (fmul f32:$FRA, f32:$FRC))]>;
2648   } // isCommutable
2649   defm FSUB  : AForm_2r<63, 20,
2650                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2651                         "fsub", "$FRT, $FRA, $FRB", IIC_FPAddSub,
2652                         [(set f64:$FRT, (fsub f64:$FRA, f64:$FRB))]>;
2653   defm FSUBS : AForm_2r<59, 20,
2654                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2655                         "fsubs", "$FRT, $FRA, $FRB", IIC_FPGeneral,
2656                         [(set f32:$FRT, (fsub f32:$FRA, f32:$FRB))]>;
2657   }
2658 }
2659
2660 let hasSideEffects = 0 in {
2661 let PPC970_Unit = 1 in {  // FXU Operations.
2662   let isSelect = 1 in
2663   def ISEL  : AForm_4<31, 15,
2664                      (outs gprc:$rT), (ins gprc_nor0:$rA, gprc:$rB, crbitrc:$cond),
2665                      "isel $rT, $rA, $rB, $cond", IIC_IntISEL,
2666                      []>;
2667 }
2668
2669 let PPC970_Unit = 1 in {  // FXU Operations.
2670 // M-Form instructions.  rotate and mask instructions.
2671 //
2672 let isCommutable = 1 in {
2673 // RLWIMI can be commuted if the rotate amount is zero.
2674 defm RLWIMI : MForm_2r<20, (outs gprc:$rA),
2675                        (ins gprc:$rSi, gprc:$rS, u5imm:$SH, u5imm:$MB,
2676                        u5imm:$ME), "rlwimi", "$rA, $rS, $SH, $MB, $ME",
2677                        IIC_IntRotate, []>, PPC970_DGroup_Cracked,
2678                        RegConstraint<"$rSi = $rA">, NoEncode<"$rSi">;
2679 }
2680 let BaseName = "rlwinm" in {
2681 def RLWINM : MForm_2<21,
2682                      (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2683                      "rlwinm $rA, $rS, $SH, $MB, $ME", IIC_IntGeneral,
2684                      []>, RecFormRel;
2685 let Defs = [CR0] in
2686 def RLWINMo : MForm_2<21,
2687                       (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2688                       "rlwinm. $rA, $rS, $SH, $MB, $ME", IIC_IntGeneral,
2689                       []>, isDOT, RecFormRel, PPC970_DGroup_Cracked;
2690 }
2691 defm RLWNM  : MForm_2r<23, (outs gprc:$rA),
2692                        (ins gprc:$rS, gprc:$rB, u5imm:$MB, u5imm:$ME),
2693                        "rlwnm", "$rA, $rS, $rB, $MB, $ME", IIC_IntGeneral,
2694                        []>;
2695 }
2696 } // hasSideEffects = 0
2697
2698 //===----------------------------------------------------------------------===//
2699 // PowerPC Instruction Patterns
2700 //
2701
2702 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
2703 def : Pat<(i32 imm:$imm),
2704           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
2705
2706 // Implement the 'not' operation with the NOR instruction.
2707 def i32not : OutPatFrag<(ops node:$in),
2708                         (NOR $in, $in)>;
2709 def        : Pat<(not i32:$in),
2710                  (i32not $in)>;
2711
2712 // ADD an arbitrary immediate.
2713 def : Pat<(add i32:$in, imm:$imm),
2714           (ADDIS (ADDI $in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
2715 // OR an arbitrary immediate.
2716 def : Pat<(or i32:$in, imm:$imm),
2717           (ORIS (ORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2718 // XOR an arbitrary immediate.
2719 def : Pat<(xor i32:$in, imm:$imm),
2720           (XORIS (XORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2721 // SUBFIC
2722 def : Pat<(sub imm32SExt16:$imm, i32:$in),
2723           (SUBFIC $in, imm:$imm)>;
2724
2725 // SHL/SRL
2726 def : Pat<(shl i32:$in, (i32 imm:$imm)),
2727           (RLWINM $in, imm:$imm, 0, (SHL32 imm:$imm))>;
2728 def : Pat<(srl i32:$in, (i32 imm:$imm)),
2729           (RLWINM $in, (SRL32 imm:$imm), imm:$imm, 31)>;
2730
2731 // ROTL
2732 def : Pat<(rotl i32:$in, i32:$sh),
2733           (RLWNM $in, $sh, 0, 31)>;
2734 def : Pat<(rotl i32:$in, (i32 imm:$imm)),
2735           (RLWINM $in, imm:$imm, 0, 31)>;
2736
2737 // RLWNM
2738 def : Pat<(and (rotl i32:$in, i32:$sh), maskimm32:$imm),
2739           (RLWNM $in, $sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
2740
2741 // Calls
2742 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
2743           (BL tglobaladdr:$dst)>;
2744 def : Pat<(PPCcall (i32 texternalsym:$dst)),
2745           (BL texternalsym:$dst)>;
2746
2747 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
2748           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
2749
2750 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
2751           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
2752
2753 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
2754           (TCRETURNri CTRRC:$dst, imm:$imm)>;
2755
2756
2757
2758 // Hi and Lo for Darwin Global Addresses.
2759 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
2760 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
2761 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
2762 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
2763 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
2764 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
2765 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
2766 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
2767 def : Pat<(PPChi tglobaltlsaddr:$g, i32:$in),
2768           (ADDIS $in, tglobaltlsaddr:$g)>;
2769 def : Pat<(PPClo tglobaltlsaddr:$g, i32:$in),
2770           (ADDI $in, tglobaltlsaddr:$g)>;
2771 def : Pat<(add i32:$in, (PPChi tglobaladdr:$g, 0)),
2772           (ADDIS $in, tglobaladdr:$g)>;
2773 def : Pat<(add i32:$in, (PPChi tconstpool:$g, 0)),
2774           (ADDIS $in, tconstpool:$g)>;
2775 def : Pat<(add i32:$in, (PPChi tjumptable:$g, 0)),
2776           (ADDIS $in, tjumptable:$g)>;
2777 def : Pat<(add i32:$in, (PPChi tblockaddress:$g, 0)),
2778           (ADDIS $in, tblockaddress:$g)>;
2779
2780 // Support for thread-local storage.
2781 def PPC32GOT: Pseudo<(outs gprc:$rD), (ins), "#PPC32GOT",
2782                 [(set i32:$rD, (PPCppc32GOT))]>;
2783
2784 // Get the _GLOBAL_OFFSET_TABLE_ in PIC mode.
2785 // This uses two output registers, the first as the real output, the second as a
2786 // temporary register, used internally in code generation.
2787 def PPC32PICGOT: Pseudo<(outs gprc:$rD, gprc:$rT), (ins), "#PPC32PICGOT",
2788                 []>, NoEncode<"$rT">;
2789
2790 def LDgotTprelL32: Pseudo<(outs gprc:$rD), (ins s16imm:$disp, gprc_nor0:$reg),
2791                            "#LDgotTprelL32",
2792                            [(set i32:$rD,
2793                              (PPCldGotTprelL tglobaltlsaddr:$disp, i32:$reg))]>;
2794 def : Pat<(PPCaddTls i32:$in, tglobaltlsaddr:$g),
2795           (ADD4TLS $in, tglobaltlsaddr:$g)>;
2796
2797 def ADDItlsgdL32 : Pseudo<(outs gprc:$rD), (ins gprc_nor0:$reg, s16imm:$disp),
2798                          "#ADDItlsgdL32",
2799                          [(set i32:$rD,
2800                            (PPCaddiTlsgdL i32:$reg, tglobaltlsaddr:$disp))]>;
2801 // LR is a true define, while the rest of the Defs are clobbers.  R3 is
2802 // explicitly defined when this op is created, so not mentioned here.
2803 let hasExtraSrcRegAllocReq = 1, hasExtraDefRegAllocReq = 1,
2804     Defs = [R0,R4,R5,R6,R7,R8,R9,R10,R11,R12,LR,CTR,CR0,CR1,CR5,CR6,CR7] in
2805 def GETtlsADDR32 : Pseudo<(outs gprc:$rD), (ins gprc:$reg, tlsgd32:$sym),
2806                           "GETtlsADDR32",
2807                           [(set i32:$rD,
2808                             (PPCgetTlsAddr i32:$reg, tglobaltlsaddr:$sym))]>;
2809 // Combined op for ADDItlsgdL32 and GETtlsADDR32, late expanded.  R3 and LR
2810 // are true defines while the rest of the Defs are clobbers.
2811 let hasExtraSrcRegAllocReq = 1, hasExtraDefRegAllocReq = 1,
2812     Defs = [R0,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,LR,CTR,CR0,CR1,CR5,CR6,CR7] in
2813 def ADDItlsgdLADDR32 : Pseudo<(outs gprc:$rD),
2814                               (ins gprc_nor0:$reg, s16imm:$disp, tlsgd32:$sym),
2815                               "#ADDItlsgdLADDR32",
2816                               [(set i32:$rD,
2817                                 (PPCaddiTlsgdLAddr i32:$reg,
2818                                                    tglobaltlsaddr:$disp,
2819                                                    tglobaltlsaddr:$sym))]>;
2820 def ADDItlsldL32 : Pseudo<(outs gprc:$rD), (ins gprc_nor0:$reg, s16imm:$disp),
2821                           "#ADDItlsldL32",
2822                           [(set i32:$rD,
2823                             (PPCaddiTlsldL i32:$reg, tglobaltlsaddr:$disp))]>;
2824 // LR is a true define, while the rest of the Defs are clobbers.  R3 is
2825 // explicitly defined when this op is created, so not mentioned here.
2826 let hasExtraSrcRegAllocReq = 1, hasExtraDefRegAllocReq = 1,
2827     Defs = [R0,R4,R5,R6,R7,R8,R9,R10,R11,R12,LR,CTR,CR0,CR1,CR5,CR6,CR7] in
2828 def GETtlsldADDR32 : Pseudo<(outs gprc:$rD), (ins gprc:$reg, tlsgd32:$sym),
2829                             "GETtlsldADDR32",
2830                             [(set i32:$rD,
2831                               (PPCgetTlsldAddr i32:$reg,
2832                                                tglobaltlsaddr:$sym))]>;
2833 // Combined op for ADDItlsldL32 and GETtlsADDR32, late expanded.  R3 and LR
2834 // are true defines while the rest of the Defs are clobbers.
2835 let hasExtraSrcRegAllocReq = 1, hasExtraDefRegAllocReq = 1,
2836     Defs = [R0,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,LR,CTR,CR0,CR1,CR5,CR6,CR7] in
2837 def ADDItlsldLADDR32 : Pseudo<(outs gprc:$rD),
2838                               (ins gprc_nor0:$reg, s16imm:$disp, tlsgd32:$sym),
2839                               "#ADDItlsldLADDR32",
2840                               [(set i32:$rD,
2841                                 (PPCaddiTlsldLAddr i32:$reg,
2842                                                    tglobaltlsaddr:$disp,
2843                                                    tglobaltlsaddr:$sym))]>;
2844 def ADDIdtprelL32 : Pseudo<(outs gprc:$rD), (ins gprc_nor0:$reg, s16imm:$disp),
2845                            "#ADDIdtprelL32",
2846                            [(set i32:$rD,
2847                              (PPCaddiDtprelL i32:$reg, tglobaltlsaddr:$disp))]>;
2848 def ADDISdtprelHA32 : Pseudo<(outs gprc:$rD), (ins gprc_nor0:$reg, s16imm:$disp),
2849                             "#ADDISdtprelHA32",
2850                             [(set i32:$rD,
2851                               (PPCaddisDtprelHA i32:$reg,
2852                                                 tglobaltlsaddr:$disp))]>;
2853
2854 // Support for Position-independent code
2855 def LWZtoc : Pseudo<(outs gprc:$rD), (ins tocentry32:$disp, gprc:$reg),
2856                    "#LWZtoc",
2857                    [(set i32:$rD,
2858                       (PPCtoc_entry tglobaladdr:$disp, i32:$reg))]>;
2859 // Get Global (GOT) Base Register offset, from the word immediately preceding
2860 // the function label.
2861 def UpdateGBR : Pseudo<(outs gprc:$rD, gprc:$rT), (ins gprc:$rI), "#UpdateGBR", []>;
2862
2863
2864 // Standard shifts.  These are represented separately from the real shifts above
2865 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
2866 // amounts.
2867 def : Pat<(sra i32:$rS, i32:$rB),
2868           (SRAW $rS, $rB)>;
2869 def : Pat<(srl i32:$rS, i32:$rB),
2870           (SRW $rS, $rB)>;
2871 def : Pat<(shl i32:$rS, i32:$rB),
2872           (SLW $rS, $rB)>;
2873
2874 def : Pat<(zextloadi1 iaddr:$src),
2875           (LBZ iaddr:$src)>;
2876 def : Pat<(zextloadi1 xaddr:$src),
2877           (LBZX xaddr:$src)>;
2878 def : Pat<(extloadi1 iaddr:$src),
2879           (LBZ iaddr:$src)>;
2880 def : Pat<(extloadi1 xaddr:$src),
2881           (LBZX xaddr:$src)>;
2882 def : Pat<(extloadi8 iaddr:$src),
2883           (LBZ iaddr:$src)>;
2884 def : Pat<(extloadi8 xaddr:$src),
2885           (LBZX xaddr:$src)>;
2886 def : Pat<(extloadi16 iaddr:$src),
2887           (LHZ iaddr:$src)>;
2888 def : Pat<(extloadi16 xaddr:$src),
2889           (LHZX xaddr:$src)>;
2890 def : Pat<(f64 (extloadf32 iaddr:$src)),
2891           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
2892 def : Pat<(f64 (extloadf32 xaddr:$src)),
2893           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
2894
2895 def : Pat<(f64 (fextend f32:$src)),
2896           (COPY_TO_REGCLASS $src, F8RC)>;
2897
2898 // Only seq_cst fences require the heavyweight sync (SYNC 0).
2899 // All others can use the lightweight sync (SYNC 1).
2900 // source: http://www.cl.cam.ac.uk/~pes20/cpp/cpp0xmappings.html
2901 // The rule for seq_cst is duplicated to work with both 64 bits and 32 bits
2902 // versions of Power.
2903 def : Pat<(atomic_fence (i64 7), (imm)), (SYNC 0)>, Requires<[HasSYNC]>;
2904 def : Pat<(atomic_fence (i32 7), (imm)), (SYNC 0)>, Requires<[HasSYNC]>;
2905 def : Pat<(atomic_fence (imm),   (imm)), (SYNC 1)>, Requires<[HasSYNC]>;
2906 def : Pat<(atomic_fence (imm), (imm)), (MSYNC)>, Requires<[HasOnlyMSYNC]>;
2907
2908 // Additional FNMSUB patterns: -a*c + b == -(a*c - b)
2909 def : Pat<(fma (fneg f64:$A), f64:$C, f64:$B),
2910           (FNMSUB $A, $C, $B)>;
2911 def : Pat<(fma f64:$A, (fneg f64:$C), f64:$B),
2912           (FNMSUB $A, $C, $B)>;
2913 def : Pat<(fma (fneg f32:$A), f32:$C, f32:$B),
2914           (FNMSUBS $A, $C, $B)>;
2915 def : Pat<(fma f32:$A, (fneg f32:$C), f32:$B),
2916           (FNMSUBS $A, $C, $B)>;
2917
2918 // FCOPYSIGN's operand types need not agree.
2919 def : Pat<(fcopysign f64:$frB, f32:$frA),
2920           (FCPSGND (COPY_TO_REGCLASS $frA, F8RC), $frB)>;
2921 def : Pat<(fcopysign f32:$frB, f64:$frA),
2922           (FCPSGNS (COPY_TO_REGCLASS $frA, F4RC), $frB)>;
2923
2924 include "PPCInstrAltivec.td"
2925 include "PPCInstrSPE.td"
2926 include "PPCInstr64Bit.td"
2927 include "PPCInstrVSX.td"
2928 include "PPCInstrQPX.td"
2929 include "PPCInstrHTM.td"
2930
2931 def crnot : OutPatFrag<(ops node:$in),
2932                        (CRNOR $in, $in)>;
2933 def       : Pat<(not i1:$in),
2934                 (crnot $in)>;
2935
2936 // Patterns for arithmetic i1 operations.
2937 def : Pat<(add i1:$a, i1:$b),
2938           (CRXOR $a, $b)>;
2939 def : Pat<(sub i1:$a, i1:$b),
2940           (CRXOR $a, $b)>;
2941 def : Pat<(mul i1:$a, i1:$b),
2942           (CRAND $a, $b)>;
2943
2944 // We're sometimes asked to materialize i1 -1, which is just 1 in this case
2945 // (-1 is used to mean all bits set).
2946 def : Pat<(i1 -1), (CRSET)>;
2947
2948 // i1 extensions, implemented in terms of isel.
2949 def : Pat<(i32 (zext i1:$in)),
2950           (SELECT_I4 $in, (LI 1), (LI 0))>;
2951 def : Pat<(i32 (sext i1:$in)),
2952           (SELECT_I4 $in, (LI -1), (LI 0))>;
2953
2954 def : Pat<(i64 (zext i1:$in)),
2955           (SELECT_I8 $in, (LI8 1), (LI8 0))>;
2956 def : Pat<(i64 (sext i1:$in)),
2957           (SELECT_I8 $in, (LI8 -1), (LI8 0))>;
2958
2959 // FIXME: We should choose either a zext or a sext based on other constants
2960 // already around.
2961 def : Pat<(i32 (anyext i1:$in)),
2962           (SELECT_I4 $in, (LI 1), (LI 0))>;
2963 def : Pat<(i64 (anyext i1:$in)),
2964           (SELECT_I8 $in, (LI8 1), (LI8 0))>;
2965
2966 // match setcc on i1 variables.
2967 // CRANDC is:
2968 //   1 1 : F
2969 //   1 0 : T
2970 //   0 1 : F
2971 //   0 0 : F
2972 //
2973 // LT is:
2974 //  -1 -1  : F
2975 //  -1  0  : T
2976 //   0 -1  : F
2977 //   0  0  : F
2978 //
2979 // ULT is:
2980 //   1 1 : F
2981 //   1 0 : F
2982 //   0 1 : T
2983 //   0 0 : F
2984 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETLT)),
2985           (CRANDC $s1, $s2)>;
2986 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETULT)),
2987           (CRANDC $s2, $s1)>;
2988 // CRORC is:
2989 //   1 1 : T
2990 //   1 0 : T
2991 //   0 1 : F
2992 //   0 0 : T
2993 //
2994 // LE is:
2995 //  -1 -1 : T
2996 //  -1  0 : T
2997 //   0 -1 : F
2998 //   0  0 : T
2999 //
3000 // ULE is:
3001 //   1 1 : T
3002 //   1 0 : F
3003 //   0 1 : T
3004 //   0 0 : T
3005 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETLE)),
3006           (CRORC $s1, $s2)>;
3007 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETULE)),
3008           (CRORC $s2, $s1)>;
3009
3010 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETEQ)),
3011           (CREQV $s1, $s2)>;
3012
3013 // GE is:
3014 //  -1 -1 : T
3015 //  -1  0 : F
3016 //   0 -1 : T
3017 //   0  0 : T
3018 //
3019 // UGE is:
3020 //   1 1 : T
3021 //   1 0 : T
3022 //   0 1 : F
3023 //   0 0 : T
3024 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETGE)),
3025           (CRORC $s2, $s1)>;
3026 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETUGE)),
3027           (CRORC $s1, $s2)>;
3028
3029 // GT is:
3030 //  -1 -1 : F
3031 //  -1  0 : F
3032 //   0 -1 : T
3033 //   0  0 : F
3034 //
3035 // UGT is:
3036 //  1 1 : F
3037 //  1 0 : T
3038 //  0 1 : F
3039 //  0 0 : F
3040 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETGT)),
3041           (CRANDC $s2, $s1)>;
3042 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETUGT)),
3043           (CRANDC $s1, $s2)>;
3044
3045 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETNE)),
3046           (CRXOR $s1, $s2)>;
3047
3048 // match setcc on non-i1 (non-vector) variables. Note that SETUEQ, SETOGE,
3049 // SETOLE, SETONE, SETULT and SETUGT should be expanded by legalize for
3050 // floating-point types.
3051
3052 multiclass CRNotPat<dag pattern, dag result> {
3053   def : Pat<pattern, (crnot result)>;
3054   def : Pat<(not pattern), result>;
3055
3056   // We can also fold the crnot into an extension:
3057   def : Pat<(i32 (zext pattern)),
3058             (SELECT_I4 result, (LI 0), (LI 1))>;
3059   def : Pat<(i32 (sext pattern)),
3060             (SELECT_I4 result, (LI 0), (LI -1))>;
3061
3062   // We can also fold the crnot into an extension:
3063   def : Pat<(i64 (zext pattern)),
3064             (SELECT_I8 result, (LI8 0), (LI8 1))>;
3065   def : Pat<(i64 (sext pattern)),
3066             (SELECT_I8 result, (LI8 0), (LI8 -1))>;
3067
3068   // FIXME: We should choose either a zext or a sext based on other constants
3069   // already around.
3070   def : Pat<(i32 (anyext pattern)),
3071             (SELECT_I4 result, (LI 0), (LI 1))>;
3072
3073   def : Pat<(i64 (anyext pattern)),
3074             (SELECT_I8 result, (LI8 0), (LI8 1))>;
3075 }
3076
3077 // FIXME: Because of what seems like a bug in TableGen's type-inference code,
3078 // we need to write imm:$imm in the output patterns below, not just $imm, or
3079 // else the resulting matcher will not correctly add the immediate operand
3080 // (making it a register operand instead).
3081
3082 // extended SETCC.
3083 multiclass ExtSetCCPat<CondCode cc, PatFrag pfrag,
3084                        OutPatFrag rfrag, OutPatFrag rfrag8> {
3085   def : Pat<(i32 (zext (i1 (pfrag i32:$s1, cc)))),
3086             (rfrag $s1)>;
3087   def : Pat<(i64 (zext (i1 (pfrag i64:$s1, cc)))),
3088             (rfrag8 $s1)>;
3089   def : Pat<(i64 (zext (i1 (pfrag i32:$s1, cc)))),
3090             (INSERT_SUBREG (i64 (IMPLICIT_DEF)), (rfrag $s1), sub_32)>;
3091   def : Pat<(i32 (zext (i1 (pfrag i64:$s1, cc)))),
3092             (EXTRACT_SUBREG (rfrag8 $s1), sub_32)>;
3093
3094   def : Pat<(i32 (anyext (i1 (pfrag i32:$s1, cc)))),
3095             (rfrag $s1)>;
3096   def : Pat<(i64 (anyext (i1 (pfrag i64:$s1, cc)))),
3097             (rfrag8 $s1)>;
3098   def : Pat<(i64 (anyext (i1 (pfrag i32:$s1, cc)))),
3099             (INSERT_SUBREG (i64 (IMPLICIT_DEF)), (rfrag $s1), sub_32)>;
3100   def : Pat<(i32 (anyext (i1 (pfrag i64:$s1, cc)))),
3101             (EXTRACT_SUBREG (rfrag8 $s1), sub_32)>;
3102 }
3103
3104 // Note that we do all inversions below with i(32|64)not, instead of using
3105 // (xori x, 1) because on the A2 nor has single-cycle latency while xori
3106 // has 2-cycle latency.
3107
3108 defm : ExtSetCCPat<SETEQ,
3109                    PatFrag<(ops node:$in, node:$cc),
3110                            (setcc $in, 0, $cc)>,
3111                    OutPatFrag<(ops node:$in),
3112                               (RLWINM (CNTLZW $in), 27, 31, 31)>,
3113                    OutPatFrag<(ops node:$in),
3114                               (RLDICL (CNTLZD $in), 58, 63)> >;
3115
3116 defm : ExtSetCCPat<SETNE,
3117                    PatFrag<(ops node:$in, node:$cc),
3118                            (setcc $in, 0, $cc)>,
3119                    OutPatFrag<(ops node:$in),
3120                               (RLWINM (i32not (CNTLZW $in)), 27, 31, 31)>,
3121                    OutPatFrag<(ops node:$in),
3122                               (RLDICL (i64not (CNTLZD $in)), 58, 63)> >;
3123
3124 defm : ExtSetCCPat<SETLT,
3125                    PatFrag<(ops node:$in, node:$cc),
3126                            (setcc $in, 0, $cc)>,
3127                    OutPatFrag<(ops node:$in),
3128                               (RLWINM $in, 1, 31, 31)>,
3129                    OutPatFrag<(ops node:$in),
3130                               (RLDICL $in, 1, 63)> >;
3131
3132 defm : ExtSetCCPat<SETGE,
3133                    PatFrag<(ops node:$in, node:$cc),
3134                            (setcc $in, 0, $cc)>,
3135                    OutPatFrag<(ops node:$in),
3136                               (RLWINM (i32not $in), 1, 31, 31)>,
3137                    OutPatFrag<(ops node:$in),
3138                               (RLDICL (i64not $in), 1, 63)> >;
3139
3140 defm : ExtSetCCPat<SETGT,
3141                    PatFrag<(ops node:$in, node:$cc),
3142                            (setcc $in, 0, $cc)>,
3143                    OutPatFrag<(ops node:$in),
3144                               (RLWINM (ANDC (NEG $in), $in), 1, 31, 31)>,
3145                    OutPatFrag<(ops node:$in),
3146                               (RLDICL (ANDC8 (NEG8 $in), $in), 1, 63)> >;
3147
3148 defm : ExtSetCCPat<SETLE,
3149                    PatFrag<(ops node:$in, node:$cc),
3150                            (setcc $in, 0, $cc)>,
3151                    OutPatFrag<(ops node:$in),
3152                               (RLWINM (ORC $in, (NEG $in)), 1, 31, 31)>,
3153                    OutPatFrag<(ops node:$in),
3154                               (RLDICL (ORC8 $in, (NEG8 $in)), 1, 63)> >;
3155
3156 defm : ExtSetCCPat<SETLT,
3157                    PatFrag<(ops node:$in, node:$cc),
3158                            (setcc $in, -1, $cc)>,
3159                    OutPatFrag<(ops node:$in),
3160                               (RLWINM (AND $in, (ADDI $in, 1)), 1, 31, 31)>,
3161                    OutPatFrag<(ops node:$in),
3162                               (RLDICL (AND8 $in, (ADDI8 $in, 1)), 1, 63)> >;
3163
3164 defm : ExtSetCCPat<SETGE,
3165                    PatFrag<(ops node:$in, node:$cc),
3166                            (setcc $in, -1, $cc)>,
3167                    OutPatFrag<(ops node:$in),
3168                               (RLWINM (NAND $in, (ADDI $in, 1)), 1, 31, 31)>,
3169                    OutPatFrag<(ops node:$in),
3170                               (RLDICL (NAND8 $in, (ADDI8 $in, 1)), 1, 63)> >;
3171
3172 defm : ExtSetCCPat<SETGT,
3173                    PatFrag<(ops node:$in, node:$cc),
3174                            (setcc $in, -1, $cc)>,
3175                    OutPatFrag<(ops node:$in),
3176                               (RLWINM (i32not $in), 1, 31, 31)>,
3177                    OutPatFrag<(ops node:$in),
3178                               (RLDICL (i64not $in), 1, 63)> >;
3179
3180 defm : ExtSetCCPat<SETLE,
3181                    PatFrag<(ops node:$in, node:$cc),
3182                            (setcc $in, -1, $cc)>,
3183                    OutPatFrag<(ops node:$in),
3184                               (RLWINM $in, 1, 31, 31)>,
3185                    OutPatFrag<(ops node:$in),
3186                               (RLDICL $in, 1, 63)> >;
3187
3188 // SETCC for i32.
3189 def : Pat<(i1 (setcc i32:$s1, immZExt16:$imm, SETULT)),
3190           (EXTRACT_SUBREG (CMPLWI $s1, imm:$imm), sub_lt)>;
3191 def : Pat<(i1 (setcc i32:$s1, imm32SExt16:$imm, SETLT)),
3192           (EXTRACT_SUBREG (CMPWI $s1, imm:$imm), sub_lt)>;
3193 def : Pat<(i1 (setcc i32:$s1, immZExt16:$imm, SETUGT)),
3194           (EXTRACT_SUBREG (CMPLWI $s1, imm:$imm), sub_gt)>;
3195 def : Pat<(i1 (setcc i32:$s1, imm32SExt16:$imm, SETGT)),
3196           (EXTRACT_SUBREG (CMPWI $s1, imm:$imm), sub_gt)>;
3197 def : Pat<(i1 (setcc i32:$s1, imm32SExt16:$imm, SETEQ)),
3198           (EXTRACT_SUBREG (CMPWI $s1, imm:$imm), sub_eq)>;
3199 def : Pat<(i1 (setcc i32:$s1, immZExt16:$imm, SETEQ)),
3200           (EXTRACT_SUBREG (CMPLWI $s1, imm:$imm), sub_eq)>;
3201
3202 // For non-equality comparisons, the default code would materialize the
3203 // constant, then compare against it, like this:
3204 //   lis r2, 4660
3205 //   ori r2, r2, 22136
3206 //   cmpw cr0, r3, r2
3207 //   beq cr0,L6
3208 // Since we are just comparing for equality, we can emit this instead:
3209 //   xoris r0,r3,0x1234
3210 //   cmplwi cr0,r0,0x5678
3211 //   beq cr0,L6
3212
3213 def : Pat<(i1 (setcc i32:$s1, imm:$imm, SETEQ)),
3214           (EXTRACT_SUBREG (CMPLWI (XORIS $s1, (HI16 imm:$imm)),
3215                                   (LO16 imm:$imm)), sub_eq)>;
3216
3217 defm : CRNotPat<(i1 (setcc i32:$s1, immZExt16:$imm, SETUGE)),
3218                 (EXTRACT_SUBREG (CMPLWI $s1, imm:$imm), sub_lt)>;
3219 defm : CRNotPat<(i1 (setcc i32:$s1, imm32SExt16:$imm, SETGE)),
3220                 (EXTRACT_SUBREG (CMPWI $s1, imm:$imm), sub_lt)>;
3221 defm : CRNotPat<(i1 (setcc i32:$s1, immZExt16:$imm, SETULE)),
3222                 (EXTRACT_SUBREG (CMPLWI $s1, imm:$imm), sub_gt)>;
3223 defm : CRNotPat<(i1 (setcc i32:$s1, imm32SExt16:$imm, SETLE)),
3224                 (EXTRACT_SUBREG (CMPWI $s1, imm:$imm), sub_gt)>;
3225 defm : CRNotPat<(i1 (setcc i32:$s1, imm32SExt16:$imm, SETNE)),
3226                 (EXTRACT_SUBREG (CMPWI $s1, imm:$imm), sub_eq)>;
3227 defm : CRNotPat<(i1 (setcc i32:$s1, immZExt16:$imm, SETNE)),
3228                 (EXTRACT_SUBREG (CMPLWI $s1, imm:$imm), sub_eq)>;
3229
3230 defm : CRNotPat<(i1 (setcc i32:$s1, imm:$imm, SETNE)),
3231                 (EXTRACT_SUBREG (CMPLWI (XORIS $s1, (HI16 imm:$imm)),
3232                                         (LO16 imm:$imm)), sub_eq)>;
3233
3234 def : Pat<(i1 (setcc i32:$s1, i32:$s2, SETULT)),
3235           (EXTRACT_SUBREG (CMPLW $s1, $s2), sub_lt)>;
3236 def : Pat<(i1 (setcc i32:$s1, i32:$s2, SETLT)),
3237           (EXTRACT_SUBREG (CMPW $s1, $s2), sub_lt)>;
3238 def : Pat<(i1 (setcc i32:$s1, i32:$s2, SETUGT)),
3239           (EXTRACT_SUBREG (CMPLW $s1, $s2), sub_gt)>;
3240 def : Pat<(i1 (setcc i32:$s1, i32:$s2, SETGT)),
3241           (EXTRACT_SUBREG (CMPW $s1, $s2), sub_gt)>;
3242 def : Pat<(i1 (setcc i32:$s1, i32:$s2, SETEQ)),
3243           (EXTRACT_SUBREG (CMPW $s1, $s2), sub_eq)>;
3244
3245 defm : CRNotPat<(i1 (setcc i32:$s1, i32:$s2, SETUGE)),
3246                 (EXTRACT_SUBREG (CMPLW $s1, $s2), sub_lt)>;
3247 defm : CRNotPat<(i1 (setcc i32:$s1, i32:$s2, SETGE)),
3248                 (EXTRACT_SUBREG (CMPW $s1, $s2), sub_lt)>;
3249 defm : CRNotPat<(i1 (setcc i32:$s1, i32:$s2, SETULE)),
3250                 (EXTRACT_SUBREG (CMPLW $s1, $s2), sub_gt)>;
3251 defm : CRNotPat<(i1 (setcc i32:$s1, i32:$s2, SETLE)),
3252                 (EXTRACT_SUBREG (CMPW $s1, $s2), sub_gt)>;
3253 defm : CRNotPat<(i1 (setcc i32:$s1, i32:$s2, SETNE)),
3254                 (EXTRACT_SUBREG (CMPW $s1, $s2), sub_eq)>;
3255
3256 // SETCC for i64.
3257 def : Pat<(i1 (setcc i64:$s1, immZExt16:$imm, SETULT)),
3258           (EXTRACT_SUBREG (CMPLDI $s1, imm:$imm), sub_lt)>;
3259 def : Pat<(i1 (setcc i64:$s1, imm64SExt16:$imm, SETLT)),
3260           (EXTRACT_SUBREG (CMPDI $s1, imm:$imm), sub_lt)>;
3261 def : Pat<(i1 (setcc i64:$s1, immZExt16:$imm, SETUGT)),
3262           (EXTRACT_SUBREG (CMPLDI $s1, imm:$imm), sub_gt)>;
3263 def : Pat<(i1 (setcc i64:$s1, imm64SExt16:$imm, SETGT)),
3264           (EXTRACT_SUBREG (CMPDI $s1, imm:$imm), sub_gt)>;
3265 def : Pat<(i1 (setcc i64:$s1, imm64SExt16:$imm, SETEQ)),
3266           (EXTRACT_SUBREG (CMPDI $s1, imm:$imm), sub_eq)>;
3267 def : Pat<(i1 (setcc i64:$s1, immZExt16:$imm, SETEQ)),
3268           (EXTRACT_SUBREG (CMPLDI $s1, imm:$imm), sub_eq)>;
3269
3270 // For non-equality comparisons, the default code would materialize the
3271 // constant, then compare against it, like this:
3272 //   lis r2, 4660
3273 //   ori r2, r2, 22136
3274 //   cmpd cr0, r3, r2
3275 //   beq cr0,L6
3276 // Since we are just comparing for equality, we can emit this instead:
3277 //   xoris r0,r3,0x1234
3278 //   cmpldi cr0,r0,0x5678
3279 //   beq cr0,L6
3280
3281 def : Pat<(i1 (setcc i64:$s1, imm64ZExt32:$imm, SETEQ)),
3282           (EXTRACT_SUBREG (CMPLDI (XORIS8 $s1, (HI16 imm:$imm)),
3283                                   (LO16 imm:$imm)), sub_eq)>;
3284
3285 defm : CRNotPat<(i1 (setcc i64:$s1, immZExt16:$imm, SETUGE)),
3286                 (EXTRACT_SUBREG (CMPLDI $s1, imm:$imm), sub_lt)>;
3287 defm : CRNotPat<(i1 (setcc i64:$s1, imm64SExt16:$imm, SETGE)),
3288                 (EXTRACT_SUBREG (CMPDI $s1, imm:$imm), sub_lt)>;
3289 defm : CRNotPat<(i1 (setcc i64:$s1, immZExt16:$imm, SETULE)),
3290                 (EXTRACT_SUBREG (CMPLDI $s1, imm:$imm), sub_gt)>;
3291 defm : CRNotPat<(i1 (setcc i64:$s1, imm64SExt16:$imm, SETLE)),
3292                 (EXTRACT_SUBREG (CMPDI $s1, imm:$imm), sub_gt)>;
3293 defm : CRNotPat<(i1 (setcc i64:$s1, imm64SExt16:$imm, SETNE)),
3294                 (EXTRACT_SUBREG (CMPDI $s1, imm:$imm), sub_eq)>;
3295 defm : CRNotPat<(i1 (setcc i64:$s1, immZExt16:$imm, SETNE)),
3296                 (EXTRACT_SUBREG (CMPLDI $s1, imm:$imm), sub_eq)>;
3297
3298 defm : CRNotPat<(i1 (setcc i64:$s1, imm64ZExt32:$imm, SETNE)),
3299                 (EXTRACT_SUBREG (CMPLDI (XORIS8 $s1, (HI16 imm:$imm)),
3300                                         (LO16 imm:$imm)), sub_eq)>;
3301
3302 def : Pat<(i1 (setcc i64:$s1, i64:$s2, SETULT)),
3303           (EXTRACT_SUBREG (CMPLD $s1, $s2), sub_lt)>;
3304 def : Pat<(i1 (setcc i64:$s1, i64:$s2, SETLT)),
3305           (EXTRACT_SUBREG (CMPD $s1, $s2), sub_lt)>;
3306 def : Pat<(i1 (setcc i64:$s1, i64:$s2, SETUGT)),
3307           (EXTRACT_SUBREG (CMPLD $s1, $s2), sub_gt)>;
3308 def : Pat<(i1 (setcc i64:$s1, i64:$s2, SETGT)),
3309           (EXTRACT_SUBREG (CMPD $s1, $s2), sub_gt)>;
3310 def : Pat<(i1 (setcc i64:$s1, i64:$s2, SETEQ)),
3311           (EXTRACT_SUBREG (CMPD $s1, $s2), sub_eq)>;
3312
3313 defm : CRNotPat<(i1 (setcc i64:$s1, i64:$s2, SETUGE)),
3314                 (EXTRACT_SUBREG (CMPLD $s1, $s2), sub_lt)>;
3315 defm : CRNotPat<(i1 (setcc i64:$s1, i64:$s2, SETGE)),
3316                 (EXTRACT_SUBREG (CMPD $s1, $s2), sub_lt)>;
3317 defm : CRNotPat<(i1 (setcc i64:$s1, i64:$s2, SETULE)),
3318                 (EXTRACT_SUBREG (CMPLD $s1, $s2), sub_gt)>;
3319 defm : CRNotPat<(i1 (setcc i64:$s1, i64:$s2, SETLE)),
3320                 (EXTRACT_SUBREG (CMPD $s1, $s2), sub_gt)>;
3321 defm : CRNotPat<(i1 (setcc i64:$s1, i64:$s2, SETNE)),
3322                 (EXTRACT_SUBREG (CMPD $s1, $s2), sub_eq)>;
3323
3324 // SETCC for f32.
3325 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETOLT)),
3326           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_lt)>;
3327 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETLT)),
3328           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_lt)>;
3329 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETOGT)),
3330           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_gt)>;
3331 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETGT)),
3332           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_gt)>;
3333 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETOEQ)),
3334           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_eq)>;
3335 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETEQ)),
3336           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_eq)>;
3337 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETUO)),
3338           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_un)>;
3339
3340 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETUGE)),
3341                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_lt)>;
3342 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETGE)),
3343                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_lt)>;
3344 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETULE)),
3345                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_gt)>;
3346 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETLE)),
3347                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_gt)>;
3348 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETUNE)),
3349                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_eq)>;
3350 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETNE)),
3351                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_eq)>;
3352 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETO)),
3353                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_un)>;
3354
3355 // SETCC for f64.
3356 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETOLT)),
3357           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_lt)>;
3358 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETLT)),
3359           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_lt)>;
3360 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETOGT)),
3361           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_gt)>;
3362 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETGT)),
3363           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_gt)>;
3364 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETOEQ)),
3365           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_eq)>;
3366 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETEQ)),
3367           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_eq)>;
3368 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETUO)),
3369           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_un)>;
3370
3371 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETUGE)),
3372                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_lt)>;
3373 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETGE)),
3374                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_lt)>;
3375 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETULE)),
3376                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_gt)>;
3377 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETLE)),
3378                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_gt)>;
3379 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETUNE)),
3380                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_eq)>;
3381 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETNE)),
3382                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_eq)>;
3383 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETO)),
3384                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_un)>;
3385
3386 // match select on i1 variables:
3387 def : Pat<(i1 (select i1:$cond, i1:$tval, i1:$fval)),
3388           (CROR (CRAND        $cond , $tval),
3389                 (CRAND (crnot $cond), $fval))>;
3390
3391 // match selectcc on i1 variables:
3392 //   select (lhs == rhs), tval, fval is:
3393 //   ((lhs == rhs) & tval) | (!(lhs == rhs) & fval)
3394 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETLT)),
3395            (CROR (CRAND (CRANDC $lhs, $rhs), $tval),
3396                  (CRAND (CRORC  $rhs, $lhs), $fval))>;
3397 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETULT)),
3398            (CROR (CRAND (CRANDC $rhs, $lhs), $tval),
3399                  (CRAND (CRORC  $lhs, $rhs), $fval))>;
3400 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETLE)),
3401            (CROR (CRAND (CRORC  $lhs, $rhs), $tval),
3402                  (CRAND (CRANDC $rhs, $lhs), $fval))>;
3403 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETULE)),
3404            (CROR (CRAND (CRORC  $rhs, $lhs), $tval),
3405                  (CRAND (CRANDC $lhs, $rhs), $fval))>;
3406 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETEQ)),
3407            (CROR (CRAND (CREQV $lhs, $rhs), $tval),
3408                  (CRAND (CRXOR $lhs, $rhs), $fval))>;
3409 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETGE)),
3410            (CROR (CRAND (CRORC  $rhs, $lhs), $tval),
3411                  (CRAND (CRANDC $lhs, $rhs), $fval))>;
3412 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETUGE)),
3413            (CROR (CRAND (CRORC  $lhs, $rhs), $tval),
3414                  (CRAND (CRANDC $rhs, $lhs), $fval))>;
3415 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETGT)),
3416            (CROR (CRAND (CRANDC $rhs, $lhs), $tval),
3417                  (CRAND (CRORC  $lhs, $rhs), $fval))>;
3418 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETUGT)),
3419            (CROR (CRAND (CRANDC $lhs, $rhs), $tval),
3420                  (CRAND (CRORC  $rhs, $lhs), $fval))>;
3421 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETNE)),
3422            (CROR (CRAND (CREQV $lhs, $rhs), $fval),
3423                  (CRAND (CRXOR $lhs, $rhs), $tval))>;
3424
3425 // match selectcc on i1 variables with non-i1 output.
3426 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETLT)),
3427           (SELECT_I4 (CRANDC $lhs, $rhs), $tval, $fval)>;
3428 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETULT)),
3429           (SELECT_I4 (CRANDC $rhs, $lhs), $tval, $fval)>;
3430 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETLE)),
3431           (SELECT_I4 (CRORC  $lhs, $rhs), $tval, $fval)>;
3432 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETULE)),
3433           (SELECT_I4 (CRORC  $rhs, $lhs), $tval, $fval)>;
3434 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETEQ)),
3435           (SELECT_I4 (CREQV $lhs, $rhs), $tval, $fval)>;
3436 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETGE)),
3437           (SELECT_I4 (CRORC  $rhs, $lhs), $tval, $fval)>;
3438 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETUGE)),
3439           (SELECT_I4 (CRORC  $lhs, $rhs), $tval, $fval)>;
3440 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETGT)),
3441           (SELECT_I4 (CRANDC $rhs, $lhs), $tval, $fval)>;
3442 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETUGT)),
3443           (SELECT_I4 (CRANDC $lhs, $rhs), $tval, $fval)>;
3444 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETNE)),
3445           (SELECT_I4 (CRXOR $lhs, $rhs), $tval, $fval)>;
3446
3447 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETLT)),
3448           (SELECT_I8 (CRANDC $lhs, $rhs), $tval, $fval)>;
3449 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETULT)),
3450           (SELECT_I8 (CRANDC $rhs, $lhs), $tval, $fval)>;
3451 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETLE)),
3452           (SELECT_I8 (CRORC  $lhs, $rhs), $tval, $fval)>;
3453 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETULE)),
3454           (SELECT_I8 (CRORC  $rhs, $lhs), $tval, $fval)>;
3455 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETEQ)),
3456           (SELECT_I8 (CREQV $lhs, $rhs), $tval, $fval)>;
3457 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETGE)),
3458           (SELECT_I8 (CRORC  $rhs, $lhs), $tval, $fval)>;
3459 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETUGE)),
3460           (SELECT_I8 (CRORC  $lhs, $rhs), $tval, $fval)>;
3461 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETGT)),
3462           (SELECT_I8 (CRANDC $rhs, $lhs), $tval, $fval)>;
3463 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETUGT)),
3464           (SELECT_I8 (CRANDC $lhs, $rhs), $tval, $fval)>;
3465 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETNE)),
3466           (SELECT_I8 (CRXOR $lhs, $rhs), $tval, $fval)>;
3467
3468 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETLT)),
3469           (SELECT_F4 (CRANDC $lhs, $rhs), $tval, $fval)>;
3470 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETULT)),
3471           (SELECT_F4 (CRANDC $rhs, $lhs), $tval, $fval)>;
3472 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETLE)),
3473           (SELECT_F4 (CRORC  $lhs, $rhs), $tval, $fval)>;
3474 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETULE)),
3475           (SELECT_F4 (CRORC  $rhs, $lhs), $tval, $fval)>;
3476 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETEQ)),
3477           (SELECT_F4 (CREQV $lhs, $rhs), $tval, $fval)>;
3478 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETGE)),
3479           (SELECT_F4 (CRORC  $rhs, $lhs), $tval, $fval)>;
3480 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETUGE)),
3481           (SELECT_F4 (CRORC  $lhs, $rhs), $tval, $fval)>;
3482 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETGT)),
3483           (SELECT_F4 (CRANDC $rhs, $lhs), $tval, $fval)>;
3484 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETUGT)),
3485           (SELECT_F4 (CRANDC $lhs, $rhs), $tval, $fval)>;
3486 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETNE)),
3487           (SELECT_F4 (CRXOR $lhs, $rhs), $tval, $fval)>;
3488
3489 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETLT)),
3490           (SELECT_F8 (CRANDC $lhs, $rhs), $tval, $fval)>;
3491 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETULT)),
3492           (SELECT_F8 (CRANDC $rhs, $lhs), $tval, $fval)>;
3493 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETLE)),
3494           (SELECT_F8 (CRORC  $lhs, $rhs), $tval, $fval)>;
3495 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETULE)),
3496           (SELECT_F8 (CRORC  $rhs, $lhs), $tval, $fval)>;
3497 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETEQ)),
3498           (SELECT_F8 (CREQV $lhs, $rhs), $tval, $fval)>;
3499 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETGE)),
3500           (SELECT_F8 (CRORC  $rhs, $lhs), $tval, $fval)>;
3501 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETUGE)),
3502           (SELECT_F8 (CRORC  $lhs, $rhs), $tval, $fval)>;
3503 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETGT)),
3504           (SELECT_F8 (CRANDC $rhs, $lhs), $tval, $fval)>;
3505 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETUGT)),
3506           (SELECT_F8 (CRANDC $lhs, $rhs), $tval, $fval)>;
3507 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETNE)),
3508           (SELECT_F8 (CRXOR $lhs, $rhs), $tval, $fval)>;
3509
3510 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETLT)),
3511           (SELECT_VRRC (CRANDC $lhs, $rhs), $tval, $fval)>;
3512 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETULT)),
3513           (SELECT_VRRC (CRANDC $rhs, $lhs), $tval, $fval)>;
3514 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETLE)),
3515           (SELECT_VRRC (CRORC  $lhs, $rhs), $tval, $fval)>;
3516 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETULE)),
3517           (SELECT_VRRC (CRORC  $rhs, $lhs), $tval, $fval)>;
3518 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETEQ)),
3519           (SELECT_VRRC (CREQV $lhs, $rhs), $tval, $fval)>;
3520 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETGE)),
3521           (SELECT_VRRC (CRORC  $rhs, $lhs), $tval, $fval)>;
3522 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETUGE)),
3523           (SELECT_VRRC (CRORC  $lhs, $rhs), $tval, $fval)>;
3524 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETGT)),
3525           (SELECT_VRRC (CRANDC $rhs, $lhs), $tval, $fval)>;
3526 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETUGT)),
3527           (SELECT_VRRC (CRANDC $lhs, $rhs), $tval, $fval)>;
3528 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETNE)),
3529           (SELECT_VRRC (CRXOR $lhs, $rhs), $tval, $fval)>;
3530
3531 let usesCustomInserter = 1 in {
3532 def ANDIo_1_EQ_BIT : Pseudo<(outs crbitrc:$dst), (ins gprc:$in),
3533                              "#ANDIo_1_EQ_BIT",
3534                              [(set i1:$dst, (trunc (not i32:$in)))]>;
3535 def ANDIo_1_GT_BIT : Pseudo<(outs crbitrc:$dst), (ins gprc:$in),
3536                              "#ANDIo_1_GT_BIT",
3537                              [(set i1:$dst, (trunc i32:$in))]>;
3538
3539 def ANDIo_1_EQ_BIT8 : Pseudo<(outs crbitrc:$dst), (ins g8rc:$in),
3540                               "#ANDIo_1_EQ_BIT8",
3541                               [(set i1:$dst, (trunc (not i64:$in)))]>;
3542 def ANDIo_1_GT_BIT8 : Pseudo<(outs crbitrc:$dst), (ins g8rc:$in),
3543                               "#ANDIo_1_GT_BIT8",
3544                               [(set i1:$dst, (trunc i64:$in))]>;
3545 }
3546
3547 def : Pat<(i1 (not (trunc i32:$in))),
3548            (ANDIo_1_EQ_BIT $in)>;
3549 def : Pat<(i1 (not (trunc i64:$in))),
3550            (ANDIo_1_EQ_BIT8 $in)>;
3551
3552 //===----------------------------------------------------------------------===//
3553 // PowerPC Instructions used for assembler/disassembler only
3554 //
3555
3556 // FIXME: For B=0 or B > 8, the registers following RT are used.
3557 // WARNING: Do not add patterns for this instruction without fixing this.
3558 def LSWI  : XForm_base_r3xo<31, 597, (outs gprc:$RT), (ins gprc:$A, u5imm:$B),
3559                             "lswi $RT, $A, $B", IIC_LdStLoad, []>;
3560
3561 // FIXME: For B=0 or B > 8, the registers following RT are used.
3562 // WARNING: Do not add patterns for this instruction without fixing this.
3563 def STSWI : XForm_base_r3xo<31, 725, (outs), (ins gprc:$RT, gprc:$A, u5imm:$B),
3564                             "stswi $RT, $A, $B", IIC_LdStLoad, []>;
3565
3566 def ISYNC : XLForm_2_ext<19, 150, 0, 0, 0, (outs), (ins),
3567                          "isync", IIC_SprISYNC, []>;
3568
3569 def ICBI : XForm_1a<31, 982, (outs), (ins memrr:$src),
3570                     "icbi $src", IIC_LdStICBI, []>;
3571
3572 // We used to have EIEIO as value but E[0-9A-Z] is a reserved name
3573 def EnforceIEIO : XForm_24_eieio<31, 854, (outs), (ins),
3574                            "eieio", IIC_LdStLoad, []>;
3575
3576 def WAIT : XForm_24_sync<31, 62, (outs), (ins i32imm:$L),
3577                          "wait $L", IIC_LdStLoad, []>;
3578
3579 def MBAR : XForm_mbar<31, 854, (outs), (ins u5imm:$MO),
3580                          "mbar $MO", IIC_LdStLoad>, Requires<[IsBookE]>;
3581
3582 def MTSR: XForm_sr<31, 210, (outs), (ins gprc:$RS, u4imm:$SR),
3583             "mtsr $SR, $RS", IIC_SprMTSR>;
3584
3585 def MFSR: XForm_sr<31, 595, (outs gprc:$RS), (ins u4imm:$SR),
3586             "mfsr $RS, $SR", IIC_SprMFSR>;
3587
3588 def MTSRIN: XForm_srin<31, 242, (outs), (ins gprc:$RS, gprc:$RB),
3589             "mtsrin $RS, $RB", IIC_SprMTSR>;
3590
3591 def MFSRIN: XForm_srin<31, 659, (outs gprc:$RS), (ins gprc:$RB),
3592             "mfsrin $RS, $RB", IIC_SprMFSR>;
3593
3594 def MTMSR: XForm_mtmsr<31, 146, (outs), (ins gprc:$RS, i32imm:$L),
3595                     "mtmsr $RS, $L", IIC_SprMTMSR>;
3596
3597 def WRTEE: XForm_mtmsr<31, 131, (outs), (ins gprc:$RS),
3598                     "wrtee $RS", IIC_SprMTMSR>, Requires<[IsBookE]> {
3599   let L = 0;
3600 }
3601
3602 def WRTEEI: I<31, (outs), (ins i1imm:$E), "wrteei $E", IIC_SprMTMSR>,
3603               Requires<[IsBookE]> {
3604   bits<1> E;
3605
3606   let Inst{16} = E;
3607   let Inst{21-30} = 163;
3608 }
3609
3610 def DCCCI : XForm_tlb<454, (outs), (ins gprc:$A, gprc:$B),
3611                "dccci $A, $B", IIC_LdStLoad>, Requires<[IsPPC4xx]>;
3612 def ICCCI : XForm_tlb<966, (outs), (ins gprc:$A, gprc:$B),
3613                "iccci $A, $B", IIC_LdStLoad>, Requires<[IsPPC4xx]>;
3614
3615 def : InstAlias<"dci 0", (DCCCI R0, R0)>, Requires<[IsPPC4xx]>;
3616 def : InstAlias<"dccci", (DCCCI R0, R0)>, Requires<[IsPPC4xx]>;
3617 def : InstAlias<"ici 0", (ICCCI R0, R0)>, Requires<[IsPPC4xx]>;
3618 def : InstAlias<"iccci", (ICCCI R0, R0)>, Requires<[IsPPC4xx]>;
3619
3620 def MFMSR : XForm_rs<31, 83, (outs gprc:$RT), (ins),
3621                   "mfmsr $RT", IIC_SprMFMSR, []>;
3622
3623 def MTMSRD : XForm_mtmsr<31, 178, (outs), (ins gprc:$RS, i32imm:$L),
3624                     "mtmsrd $RS, $L", IIC_SprMTMSRD>;
3625
3626 def MCRFS : XLForm_3<63, 64, (outs crrc:$BF), (ins crrc:$BFA),
3627                      "mcrfs $BF, $BFA", IIC_BrMCR>;
3628
3629 def MTFSFI : XLForm_4<63, 134, (outs crrc:$BF), (ins i32imm:$U, i32imm:$W),
3630                       "mtfsfi $BF, $U, $W", IIC_IntMFFS>;
3631
3632 def MTFSFIo : XLForm_4<63, 134, (outs crrc:$BF), (ins i32imm:$U, i32imm:$W),
3633                        "mtfsfi. $BF, $U, $W", IIC_IntMFFS>, isDOT;
3634
3635 def : InstAlias<"mtfsfi $BF, $U", (MTFSFI crrc:$BF, i32imm:$U, 0)>;
3636 def : InstAlias<"mtfsfi. $BF, $U", (MTFSFIo crrc:$BF, i32imm:$U, 0)>;
3637
3638 def MTFSF : XFLForm_1<63, 711, (outs),
3639                       (ins i32imm:$FLM, f8rc:$FRB, i32imm:$L, i32imm:$W),
3640                       "mtfsf $FLM, $FRB, $L, $W", IIC_IntMFFS, []>;
3641 def MTFSFo : XFLForm_1<63, 711, (outs),
3642                        (ins i32imm:$FLM, f8rc:$FRB, i32imm:$L, i32imm:$W),
3643                        "mtfsf. $FLM, $FRB, $L, $W", IIC_IntMFFS, []>, isDOT;
3644
3645 def : InstAlias<"mtfsf $FLM, $FRB", (MTFSF i32imm:$FLM, f8rc:$FRB, 0, 0)>;
3646 def : InstAlias<"mtfsf. $FLM, $FRB", (MTFSFo i32imm:$FLM, f8rc:$FRB, 0, 0)>;
3647
3648 def SLBIE : XForm_16b<31, 434, (outs), (ins gprc:$RB),
3649                         "slbie $RB", IIC_SprSLBIE, []>;
3650
3651 def SLBMTE : XForm_26<31, 402, (outs), (ins gprc:$RS, gprc:$RB),
3652                     "slbmte $RS, $RB", IIC_SprSLBMTE, []>;
3653
3654 def SLBMFEE : XForm_26<31, 915, (outs gprc:$RT), (ins gprc:$RB),
3655                        "slbmfee $RT, $RB", IIC_SprSLBMFEE, []>;
3656
3657 def SLBIA : XForm_0<31, 498, (outs), (ins), "slbia", IIC_SprSLBIA, []>;
3658
3659 def TLBIA : XForm_0<31, 370, (outs), (ins),
3660                         "tlbia", IIC_SprTLBIA, []>;
3661
3662 def TLBSYNC : XForm_0<31, 566, (outs), (ins),
3663                         "tlbsync", IIC_SprTLBSYNC, []>;
3664
3665 def TLBIEL : XForm_16b<31, 274, (outs), (ins gprc:$RB),
3666                           "tlbiel $RB", IIC_SprTLBIEL, []>;
3667
3668 def TLBLD : XForm_16b<31, 978, (outs), (ins gprc:$RB),
3669                           "tlbld $RB", IIC_LdStLoad, []>, Requires<[IsPPC6xx]>;
3670 def TLBLI : XForm_16b<31, 1010, (outs), (ins gprc:$RB),
3671                           "tlbli $RB", IIC_LdStLoad, []>, Requires<[IsPPC6xx]>;
3672
3673 def TLBIE : XForm_26<31, 306, (outs), (ins gprc:$RS, gprc:$RB),
3674                           "tlbie $RB,$RS", IIC_SprTLBIE, []>;
3675
3676 def TLBSX : XForm_tlb<914, (outs), (ins gprc:$A, gprc:$B), "tlbsx $A, $B",
3677                 IIC_LdStLoad>, Requires<[IsBookE]>;
3678
3679 def TLBIVAX : XForm_tlb<786, (outs), (ins gprc:$A, gprc:$B), "tlbivax $A, $B",
3680                 IIC_LdStLoad>, Requires<[IsBookE]>;
3681
3682 def TLBRE : XForm_24_eieio<31, 946, (outs), (ins),
3683                            "tlbre", IIC_LdStLoad, []>, Requires<[IsBookE]>;
3684
3685 def TLBWE : XForm_24_eieio<31, 978, (outs), (ins),
3686                            "tlbwe", IIC_LdStLoad, []>, Requires<[IsBookE]>;
3687
3688 def TLBRE2 : XForm_tlbws<31, 946, (outs gprc:$RS), (ins gprc:$A, i1imm:$WS),
3689                "tlbre $RS, $A, $WS", IIC_LdStLoad, []>, Requires<[IsPPC4xx]>;
3690
3691 def TLBWE2 : XForm_tlbws<31, 978, (outs), (ins gprc:$RS, gprc:$A, i1imm:$WS),
3692                "tlbwe $RS, $A, $WS", IIC_LdStLoad, []>, Requires<[IsPPC4xx]>;
3693
3694 def TLBSX2 : XForm_base_r3xo<31, 914, (outs), (ins gprc:$RST, gprc:$A, gprc:$B),
3695                              "tlbsx $RST, $A, $B", IIC_LdStLoad, []>,
3696                              Requires<[IsPPC4xx]>;
3697 def TLBSX2D : XForm_base_r3xo<31, 914, (outs),
3698                               (ins gprc:$RST, gprc:$A, gprc:$B),
3699                               "tlbsx. $RST, $A, $B", IIC_LdStLoad, []>,
3700                               Requires<[IsPPC4xx]>, isDOT;
3701
3702 def RFID : XForm_0<19, 18, (outs), (ins), "rfid", IIC_IntRFID, []>;
3703
3704 def RFI : XForm_0<19, 50, (outs), (ins), "rfi", IIC_SprRFI, []>,
3705                   Requires<[IsBookE]>;
3706 def RFCI : XForm_0<19, 51, (outs), (ins), "rfci", IIC_BrB, []>,
3707                    Requires<[IsBookE]>;
3708
3709 def RFDI : XForm_0<19, 39, (outs), (ins), "rfdi", IIC_BrB, []>,
3710                    Requires<[IsE500]>;
3711 def RFMCI : XForm_0<19, 38, (outs), (ins), "rfmci", IIC_BrB, []>,
3712                     Requires<[IsE500]>;
3713
3714 def MFDCR : XFXForm_1<31, 323, (outs gprc:$RT), (ins i32imm:$SPR),
3715                       "mfdcr $RT, $SPR", IIC_SprMFSPR>, Requires<[IsPPC4xx]>;
3716 def MTDCR : XFXForm_1<31, 451, (outs), (ins gprc:$RT, i32imm:$SPR),
3717                       "mtdcr $SPR, $RT", IIC_SprMTSPR>, Requires<[IsPPC4xx]>;
3718
3719 def ATTN : XForm_attn<0, 256, (outs), (ins), "attn", IIC_BrB>;
3720
3721 def LBZCIX : XForm_base_r3xo<31, 853, (outs gprc:$RST), (ins gprc:$A, gprc:$B),
3722                              "lbzcix $RST, $A, $B", IIC_LdStLoad, []>;
3723 def LHZCIX : XForm_base_r3xo<31, 821, (outs gprc:$RST), (ins gprc:$A, gprc:$B),
3724                              "lhzcix $RST, $A, $B", IIC_LdStLoad, []>;
3725 def LWZCIX : XForm_base_r3xo<31, 789, (outs gprc:$RST), (ins gprc:$A, gprc:$B),
3726                              "lwzcix $RST, $A, $B", IIC_LdStLoad, []>;
3727 def LDCIX :  XForm_base_r3xo<31, 885, (outs gprc:$RST), (ins gprc:$A, gprc:$B),
3728                              "ldcix $RST, $A, $B", IIC_LdStLoad, []>;
3729
3730 def STBCIX : XForm_base_r3xo<31, 981, (outs), (ins gprc:$RST, gprc:$A, gprc:$B),
3731                              "stbcix $RST, $A, $B", IIC_LdStLoad, []>;
3732 def STHCIX : XForm_base_r3xo<31, 949, (outs), (ins gprc:$RST, gprc:$A, gprc:$B),
3733                              "sthcix $RST, $A, $B", IIC_LdStLoad, []>;
3734 def STWCIX : XForm_base_r3xo<31, 917, (outs), (ins gprc:$RST, gprc:$A, gprc:$B),
3735                              "stwcix $RST, $A, $B", IIC_LdStLoad, []>;
3736 def STDCIX : XForm_base_r3xo<31, 1013, (outs), (ins gprc:$RST, gprc:$A, gprc:$B),
3737                              "stdcix $RST, $A, $B", IIC_LdStLoad, []>;
3738
3739 //===----------------------------------------------------------------------===//
3740 // PowerPC Assembler Instruction Aliases
3741 //
3742
3743 // Pseudo-instructions for alternate assembly syntax (never used by codegen).
3744 // These are aliases that require C++ handling to convert to the target
3745 // instruction, while InstAliases can be handled directly by tblgen.
3746 class PPCAsmPseudo<string asm, dag iops>
3747   : Instruction {
3748   let Namespace = "PPC";
3749   bit PPC64 = 0;  // Default value, override with isPPC64
3750
3751   let OutOperandList = (outs);
3752   let InOperandList = iops;
3753   let Pattern = [];
3754   let AsmString = asm;
3755   let isAsmParserOnly = 1;
3756   let isPseudo = 1;
3757 }
3758
3759 def : InstAlias<"sc", (SC 0)>;
3760
3761 def : InstAlias<"sync", (SYNC 0)>, Requires<[HasSYNC]>;
3762 def : InstAlias<"msync", (SYNC 0), 0>, Requires<[HasSYNC]>;
3763 def : InstAlias<"lwsync", (SYNC 1)>, Requires<[HasSYNC]>;
3764 def : InstAlias<"ptesync", (SYNC 2)>, Requires<[HasSYNC]>;
3765
3766 def : InstAlias<"wait", (WAIT 0)>;
3767 def : InstAlias<"waitrsv", (WAIT 1)>;
3768 def : InstAlias<"waitimpl", (WAIT 2)>;
3769
3770 def : InstAlias<"mbar", (MBAR 0)>, Requires<[IsBookE]>;
3771
3772 def DCBTx   : PPCAsmPseudo<"dcbt $dst", (ins memrr:$dst)>;
3773 def DCBTSTx : PPCAsmPseudo<"dcbtst $dst", (ins memrr:$dst)>;
3774
3775 def DCBTCT : PPCAsmPseudo<"dcbtct $dst, $TH", (ins memrr:$dst, u5imm:$TH)>;
3776 def DCBTDS : PPCAsmPseudo<"dcbtds $dst, $TH", (ins memrr:$dst, u5imm:$TH)>;
3777 def DCBTT  : PPCAsmPseudo<"dcbtt $dst", (ins memrr:$dst)>;
3778
3779 def DCBTSTCT : PPCAsmPseudo<"dcbtstct $dst, $TH", (ins memrr:$dst, u5imm:$TH)>;
3780 def DCBTSTDS : PPCAsmPseudo<"dcbtstds $dst, $TH", (ins memrr:$dst, u5imm:$TH)>;
3781 def DCBTSTT  : PPCAsmPseudo<"dcbtstt $dst", (ins memrr:$dst)>;
3782
3783 def : InstAlias<"crset $bx", (CREQV crbitrc:$bx, crbitrc:$bx, crbitrc:$bx)>;
3784 def : InstAlias<"crclr $bx", (CRXOR crbitrc:$bx, crbitrc:$bx, crbitrc:$bx)>;
3785 def : InstAlias<"crmove $bx, $by", (CROR crbitrc:$bx, crbitrc:$by, crbitrc:$by)>;
3786 def : InstAlias<"crnot $bx, $by", (CRNOR crbitrc:$bx, crbitrc:$by, crbitrc:$by)>;
3787
3788 def : InstAlias<"mtxer $Rx", (MTSPR 1, gprc:$Rx)>;
3789 def : InstAlias<"mfxer $Rx", (MFSPR gprc:$Rx, 1)>;
3790
3791 def : InstAlias<"mfrtcu $Rx", (MFSPR gprc:$Rx, 4)>;
3792 def : InstAlias<"mfrtcl $Rx", (MFSPR gprc:$Rx, 5)>;
3793
3794 def : InstAlias<"mtdscr $Rx", (MTSPR 17, gprc:$Rx)>;
3795 def : InstAlias<"mfdscr $Rx", (MFSPR gprc:$Rx, 17)>;
3796
3797 def : InstAlias<"mtdsisr $Rx", (MTSPR 18, gprc:$Rx)>;
3798 def : InstAlias<"mfdsisr $Rx", (MFSPR gprc:$Rx, 18)>;
3799
3800 def : InstAlias<"mtdar $Rx", (MTSPR 19, gprc:$Rx)>;
3801 def : InstAlias<"mfdar $Rx", (MFSPR gprc:$Rx, 19)>;
3802
3803 def : InstAlias<"mtdec $Rx", (MTSPR 22, gprc:$Rx)>;
3804 def : InstAlias<"mfdec $Rx", (MFSPR gprc:$Rx, 22)>;
3805
3806 def : InstAlias<"mtsdr1 $Rx", (MTSPR 25, gprc:$Rx)>;
3807 def : InstAlias<"mfsdr1 $Rx", (MFSPR gprc:$Rx, 25)>;
3808
3809 def : InstAlias<"mtsrr0 $Rx", (MTSPR 26, gprc:$Rx)>;
3810 def : InstAlias<"mfsrr0 $Rx", (MFSPR gprc:$Rx, 26)>;
3811
3812 def : InstAlias<"mtsrr1 $Rx", (MTSPR 27, gprc:$Rx)>;
3813 def : InstAlias<"mfsrr1 $Rx", (MFSPR gprc:$Rx, 27)>;
3814
3815 def : InstAlias<"mtsrr2 $Rx", (MTSPR 990, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3816 def : InstAlias<"mfsrr2 $Rx", (MFSPR gprc:$Rx, 990)>, Requires<[IsPPC4xx]>;
3817
3818 def : InstAlias<"mtsrr3 $Rx", (MTSPR 991, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3819 def : InstAlias<"mfsrr3 $Rx", (MFSPR gprc:$Rx, 991)>, Requires<[IsPPC4xx]>;
3820
3821 def : InstAlias<"mtcfar $Rx", (MTSPR 28, gprc:$Rx)>;
3822 def : InstAlias<"mfcfar $Rx", (MFSPR gprc:$Rx, 28)>;
3823
3824 def : InstAlias<"mtamr $Rx", (MTSPR 29, gprc:$Rx)>;
3825 def : InstAlias<"mfamr $Rx", (MFSPR gprc:$Rx, 29)>;
3826
3827 def : InstAlias<"mtpid $Rx", (MTSPR 48, gprc:$Rx)>, Requires<[IsBookE]>;
3828 def : InstAlias<"mfpid $Rx", (MFSPR gprc:$Rx, 48)>, Requires<[IsBookE]>;
3829
3830 def : InstAlias<"mftb $Rx", (MFTB gprc:$Rx, 268)>;
3831 def : InstAlias<"mftbl $Rx", (MFTB gprc:$Rx, 268)>;
3832 def : InstAlias<"mftbu $Rx", (MFTB gprc:$Rx, 269)>;
3833
3834 def : InstAlias<"mttbl $Rx", (MTSPR 284, gprc:$Rx)>;
3835 def : InstAlias<"mttbu $Rx", (MTSPR 285, gprc:$Rx)>;
3836
3837 def : InstAlias<"mftblo $Rx", (MFSPR gprc:$Rx, 989)>, Requires<[IsPPC4xx]>;
3838 def : InstAlias<"mttblo $Rx", (MTSPR 989, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3839 def : InstAlias<"mftbhi $Rx", (MFSPR gprc:$Rx, 988)>, Requires<[IsPPC4xx]>;
3840 def : InstAlias<"mttbhi $Rx", (MTSPR 988, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3841
3842 def : InstAlias<"xnop", (XORI R0, R0, 0)>;
3843
3844 def : InstAlias<"mr $rA, $rB", (OR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
3845 def : InstAlias<"mr. $rA, $rB", (OR8o g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
3846
3847 def : InstAlias<"not $rA, $rB", (NOR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
3848 def : InstAlias<"not. $rA, $rB", (NOR8o g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
3849
3850 def : InstAlias<"mtcr $rA", (MTCRF8 255, g8rc:$rA)>;
3851
3852 foreach BATR = 0-3 in {
3853     def : InstAlias<"mtdbatu "#BATR#", $Rx",
3854                     (MTSPR !add(BATR, !add(BATR, 536)), gprc:$Rx)>,
3855                     Requires<[IsPPC6xx]>;
3856     def : InstAlias<"mfdbatu $Rx, "#BATR,
3857                     (MFSPR gprc:$Rx, !add(BATR, !add(BATR, 536)))>,
3858                     Requires<[IsPPC6xx]>;
3859     def : InstAlias<"mtdbatl "#BATR#", $Rx",
3860                     (MTSPR !add(BATR, !add(BATR, 537)), gprc:$Rx)>,
3861                     Requires<[IsPPC6xx]>;
3862     def : InstAlias<"mfdbatl $Rx, "#BATR,
3863                     (MFSPR gprc:$Rx, !add(BATR, !add(BATR, 537)))>,
3864                     Requires<[IsPPC6xx]>;
3865     def : InstAlias<"mtibatu "#BATR#", $Rx",
3866                     (MTSPR !add(BATR, !add(BATR, 528)), gprc:$Rx)>,
3867                     Requires<[IsPPC6xx]>;
3868     def : InstAlias<"mfibatu $Rx, "#BATR,
3869                     (MFSPR gprc:$Rx, !add(BATR, !add(BATR, 528)))>,
3870                     Requires<[IsPPC6xx]>;
3871     def : InstAlias<"mtibatl "#BATR#", $Rx",
3872                     (MTSPR !add(BATR, !add(BATR, 529)), gprc:$Rx)>,
3873                     Requires<[IsPPC6xx]>;
3874     def : InstAlias<"mfibatl $Rx, "#BATR,
3875                     (MFSPR gprc:$Rx, !add(BATR, !add(BATR, 529)))>,
3876                     Requires<[IsPPC6xx]>;
3877 }
3878
3879 foreach BR = 0-7 in {
3880     def : InstAlias<"mfbr"#BR#" $Rx",
3881                     (MFDCR gprc:$Rx, !add(BR, 0x80))>,
3882                     Requires<[IsPPC4xx]>;
3883     def : InstAlias<"mtbr"#BR#" $Rx",
3884                     (MTDCR gprc:$Rx, !add(BR, 0x80))>,
3885                     Requires<[IsPPC4xx]>;
3886 }
3887
3888 def : InstAlias<"mtdccr $Rx", (MTSPR 1018, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3889 def : InstAlias<"mfdccr $Rx", (MFSPR gprc:$Rx, 1018)>, Requires<[IsPPC4xx]>;
3890
3891 def : InstAlias<"mticcr $Rx", (MTSPR 1019, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3892 def : InstAlias<"mficcr $Rx", (MFSPR gprc:$Rx, 1019)>, Requires<[IsPPC4xx]>;
3893
3894 def : InstAlias<"mtdear $Rx", (MTSPR 981, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3895 def : InstAlias<"mfdear $Rx", (MFSPR gprc:$Rx, 981)>, Requires<[IsPPC4xx]>;
3896
3897 def : InstAlias<"mtesr $Rx", (MTSPR 980, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3898 def : InstAlias<"mfesr $Rx", (MFSPR gprc:$Rx, 980)>, Requires<[IsPPC4xx]>;
3899
3900 def : InstAlias<"mfspefscr $Rx", (MFSPR gprc:$Rx, 512)>;
3901 def : InstAlias<"mtspefscr $Rx", (MTSPR 512, gprc:$Rx)>;
3902
3903 def : InstAlias<"mttcr $Rx", (MTSPR 986, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3904 def : InstAlias<"mftcr $Rx", (MFSPR gprc:$Rx, 986)>, Requires<[IsPPC4xx]>;
3905
3906 def LAx : PPCAsmPseudo<"la $rA, $addr", (ins gprc:$rA, memri:$addr)>;
3907
3908 def SUBI : PPCAsmPseudo<"subi $rA, $rB, $imm",
3909                         (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
3910 def SUBIS : PPCAsmPseudo<"subis $rA, $rB, $imm",
3911                          (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
3912 def SUBIC : PPCAsmPseudo<"subic $rA, $rB, $imm",
3913                          (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
3914 def SUBICo : PPCAsmPseudo<"subic. $rA, $rB, $imm",
3915                           (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
3916
3917 def : InstAlias<"sub $rA, $rB, $rC", (SUBF8 g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
3918 def : InstAlias<"sub. $rA, $rB, $rC", (SUBF8o g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
3919 def : InstAlias<"subc $rA, $rB, $rC", (SUBFC8 g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
3920 def : InstAlias<"subc. $rA, $rB, $rC", (SUBFC8o g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
3921
3922 def : InstAlias<"mtmsrd $RS", (MTMSRD gprc:$RS, 0)>;
3923 def : InstAlias<"mtmsr $RS", (MTMSR gprc:$RS, 0)>;
3924
3925 def : InstAlias<"mfasr $RT", (MFSPR gprc:$RT, 280)>;
3926 def : InstAlias<"mtasr $RT", (MTSPR 280, gprc:$RT)>;
3927
3928 foreach SPRG = 0-3 in {
3929   def : InstAlias<"mfsprg $RT, "#SPRG, (MFSPR gprc:$RT, !add(SPRG, 272))>;
3930   def : InstAlias<"mfsprg"#SPRG#" $RT", (MFSPR gprc:$RT, !add(SPRG, 272))>;
3931   def : InstAlias<"mtsprg "#SPRG#", $RT", (MTSPR !add(SPRG, 272), gprc:$RT)>;
3932   def : InstAlias<"mtsprg"#SPRG#" $RT", (MTSPR !add(SPRG, 272), gprc:$RT)>;
3933 }
3934 foreach SPRG = 4-7 in {
3935   def : InstAlias<"mfsprg $RT, "#SPRG, (MFSPR gprc:$RT, !add(SPRG, 256))>,
3936                   Requires<[IsBookE]>;
3937   def : InstAlias<"mfsprg"#SPRG#" $RT", (MFSPR gprc:$RT, !add(SPRG, 256))>,
3938                   Requires<[IsBookE]>;
3939   def : InstAlias<"mtsprg "#SPRG#", $RT", (MTSPR !add(SPRG, 256), gprc:$RT)>,
3940                   Requires<[IsBookE]>;
3941   def : InstAlias<"mtsprg"#SPRG#" $RT", (MTSPR !add(SPRG, 256), gprc:$RT)>,
3942                   Requires<[IsBookE]>;
3943 }
3944
3945 def : InstAlias<"mtasr $RS", (MTSPR 280, gprc:$RS)>;
3946
3947 def : InstAlias<"mfdec $RT", (MFSPR gprc:$RT, 22)>;
3948 def : InstAlias<"mtdec $RT", (MTSPR 22, gprc:$RT)>;
3949
3950 def : InstAlias<"mfpvr $RT", (MFSPR gprc:$RT, 287)>;
3951
3952 def : InstAlias<"mfsdr1 $RT", (MFSPR gprc:$RT, 25)>;
3953 def : InstAlias<"mtsdr1 $RT", (MTSPR 25, gprc:$RT)>;
3954
3955 def : InstAlias<"mfsrr0 $RT", (MFSPR gprc:$RT, 26)>;
3956 def : InstAlias<"mfsrr1 $RT", (MFSPR gprc:$RT, 27)>;
3957 def : InstAlias<"mtsrr0 $RT", (MTSPR 26, gprc:$RT)>;
3958 def : InstAlias<"mtsrr1 $RT", (MTSPR 27, gprc:$RT)>;
3959
3960 def : InstAlias<"tlbie $RB", (TLBIE R0, gprc:$RB)>;
3961
3962 def : InstAlias<"tlbrehi $RS, $A", (TLBRE2 gprc:$RS, gprc:$A, 0)>,
3963                 Requires<[IsPPC4xx]>;
3964 def : InstAlias<"tlbrelo $RS, $A", (TLBRE2 gprc:$RS, gprc:$A, 1)>,
3965                 Requires<[IsPPC4xx]>;
3966 def : InstAlias<"tlbwehi $RS, $A", (TLBWE2 gprc:$RS, gprc:$A, 0)>,
3967                 Requires<[IsPPC4xx]>;
3968 def : InstAlias<"tlbwelo $RS, $A", (TLBWE2 gprc:$RS, gprc:$A, 1)>,
3969                 Requires<[IsPPC4xx]>;
3970
3971 def EXTLWI : PPCAsmPseudo<"extlwi $rA, $rS, $n, $b",
3972                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3973 def EXTLWIo : PPCAsmPseudo<"extlwi. $rA, $rS, $n, $b",
3974                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3975 def EXTRWI : PPCAsmPseudo<"extrwi $rA, $rS, $n, $b",
3976                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3977 def EXTRWIo : PPCAsmPseudo<"extrwi. $rA, $rS, $n, $b",
3978                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3979 def INSLWI : PPCAsmPseudo<"inslwi $rA, $rS, $n, $b",
3980                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3981 def INSLWIo : PPCAsmPseudo<"inslwi. $rA, $rS, $n, $b",
3982                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3983 def INSRWI : PPCAsmPseudo<"insrwi $rA, $rS, $n, $b",
3984                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3985 def INSRWIo : PPCAsmPseudo<"insrwi. $rA, $rS, $n, $b",
3986                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3987 def ROTRWI : PPCAsmPseudo<"rotrwi $rA, $rS, $n",
3988                           (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3989 def ROTRWIo : PPCAsmPseudo<"rotrwi. $rA, $rS, $n",
3990                            (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3991 def SLWI : PPCAsmPseudo<"slwi $rA, $rS, $n",
3992                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3993 def SLWIo : PPCAsmPseudo<"slwi. $rA, $rS, $n",
3994                          (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3995 def SRWI : PPCAsmPseudo<"srwi $rA, $rS, $n",
3996                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3997 def SRWIo : PPCAsmPseudo<"srwi. $rA, $rS, $n",
3998                          (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3999 def CLRRWI : PPCAsmPseudo<"clrrwi $rA, $rS, $n",
4000                           (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
4001 def CLRRWIo : PPCAsmPseudo<"clrrwi. $rA, $rS, $n",
4002                            (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
4003 def CLRLSLWI : PPCAsmPseudo<"clrlslwi $rA, $rS, $b, $n",
4004                             (ins gprc:$rA, gprc:$rS, u5imm:$b, u5imm:$n)>;
4005 def CLRLSLWIo : PPCAsmPseudo<"clrlslwi. $rA, $rS, $b, $n",
4006                              (ins gprc:$rA, gprc:$rS, u5imm:$b, u5imm:$n)>;
4007
4008 def : InstAlias<"rotlwi $rA, $rS, $n", (RLWINM gprc:$rA, gprc:$rS, u5imm:$n, 0, 31)>;
4009 def : InstAlias<"rotlwi. $rA, $rS, $n", (RLWINMo gprc:$rA, gprc:$rS, u5imm:$n, 0, 31)>;
4010 def : InstAlias<"rotlw $rA, $rS, $rB", (RLWNM gprc:$rA, gprc:$rS, gprc:$rB, 0, 31)>;
4011 def : InstAlias<"rotlw. $rA, $rS, $rB", (RLWNMo gprc:$rA, gprc:$rS, gprc:$rB, 0, 31)>;
4012 def : InstAlias<"clrlwi $rA, $rS, $n", (RLWINM gprc:$rA, gprc:$rS, 0, u5imm:$n, 31)>;
4013 def : InstAlias<"clrlwi. $rA, $rS, $n", (RLWINMo gprc:$rA, gprc:$rS, 0, u5imm:$n, 31)>;
4014
4015 def : InstAlias<"cntlzw $rA, $rS", (CNTLZW gprc:$rA, gprc:$rS)>;
4016 def : InstAlias<"cntlzw. $rA, $rS", (CNTLZWo gprc:$rA, gprc:$rS)>;
4017 // The POWER variant
4018 def : MnemonicAlias<"cntlz",  "cntlzw">;
4019 def : MnemonicAlias<"cntlz.", "cntlzw.">;
4020
4021 def EXTLDI : PPCAsmPseudo<"extldi $rA, $rS, $n, $b",
4022                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
4023 def EXTLDIo : PPCAsmPseudo<"extldi. $rA, $rS, $n, $b",
4024                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
4025 def EXTRDI : PPCAsmPseudo<"extrdi $rA, $rS, $n, $b",
4026                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
4027 def EXTRDIo : PPCAsmPseudo<"extrdi. $rA, $rS, $n, $b",
4028                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
4029 def INSRDI : PPCAsmPseudo<"insrdi $rA, $rS, $n, $b",
4030                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
4031 def INSRDIo : PPCAsmPseudo<"insrdi. $rA, $rS, $n, $b",
4032                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
4033 def ROTRDI : PPCAsmPseudo<"rotrdi $rA, $rS, $n",
4034                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
4035 def ROTRDIo : PPCAsmPseudo<"rotrdi. $rA, $rS, $n",
4036                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
4037 def SLDI : PPCAsmPseudo<"sldi $rA, $rS, $n",
4038                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
4039 def SLDIo : PPCAsmPseudo<"sldi. $rA, $rS, $n",
4040                          (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
4041 def SRDI : PPCAsmPseudo<"srdi $rA, $rS, $n",
4042                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
4043 def SRDIo : PPCAsmPseudo<"srdi. $rA, $rS, $n",
4044                          (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
4045 def CLRRDI : PPCAsmPseudo<"clrrdi $rA, $rS, $n",
4046                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
4047 def CLRRDIo : PPCAsmPseudo<"clrrdi. $rA, $rS, $n",
4048                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
4049 def CLRLSLDI : PPCAsmPseudo<"clrlsldi $rA, $rS, $b, $n",
4050                             (ins g8rc:$rA, g8rc:$rS, u6imm:$b, u6imm:$n)>;
4051 def CLRLSLDIo : PPCAsmPseudo<"clrlsldi. $rA, $rS, $b, $n",
4052                              (ins g8rc:$rA, g8rc:$rS, u6imm:$b, u6imm:$n)>;
4053
4054 def : InstAlias<"rotldi $rA, $rS, $n", (RLDICL g8rc:$rA, g8rc:$rS, u6imm:$n, 0)>;
4055 def : InstAlias<"rotldi. $rA, $rS, $n", (RLDICLo g8rc:$rA, g8rc:$rS, u6imm:$n, 0)>;
4056 def : InstAlias<"rotld $rA, $rS, $rB", (RLDCL g8rc:$rA, g8rc:$rS, gprc:$rB, 0)>;
4057 def : InstAlias<"rotld. $rA, $rS, $rB", (RLDCLo g8rc:$rA, g8rc:$rS, gprc:$rB, 0)>;
4058 def : InstAlias<"clrldi $rA, $rS, $n", (RLDICL g8rc:$rA, g8rc:$rS, 0, u6imm:$n)>;
4059 def : InstAlias<"clrldi. $rA, $rS, $n", (RLDICLo g8rc:$rA, g8rc:$rS, 0, u6imm:$n)>;
4060
4061 def RLWINMbm : PPCAsmPseudo<"rlwinm $rA, $rS, $n, $b",
4062                             (ins g8rc:$rA, g8rc:$rS, u5imm:$n, i32imm:$b)>;
4063 def RLWINMobm : PPCAsmPseudo<"rlwinm. $rA, $rS, $n, $b",
4064                             (ins g8rc:$rA, g8rc:$rS, u5imm:$n, i32imm:$b)>;
4065 def RLWIMIbm : PPCAsmPseudo<"rlwimi $rA, $rS, $n, $b",
4066                            (ins g8rc:$rA, g8rc:$rS, u5imm:$n, i32imm:$b)>;
4067 def RLWIMIobm : PPCAsmPseudo<"rlwimi. $rA, $rS, $n, $b",
4068                             (ins g8rc:$rA, g8rc:$rS, u5imm:$n, i32imm:$b)>;
4069 def RLWNMbm : PPCAsmPseudo<"rlwnm $rA, $rS, $n, $b",
4070                           (ins g8rc:$rA, g8rc:$rS, u5imm:$n, i32imm:$b)>;
4071 def RLWNMobm : PPCAsmPseudo<"rlwnm. $rA, $rS, $n, $b",
4072                            (ins g8rc:$rA, g8rc:$rS, u5imm:$n, i32imm:$b)>;
4073
4074 // These generic branch instruction forms are used for the assembler parser only.
4075 // Defs and Uses are conservative, since we don't know the BO value.
4076 let PPC970_Unit = 7 in {
4077   let Defs = [CTR], Uses = [CTR, RM] in {
4078     def gBC : BForm_3<16, 0, 0, (outs),
4079                       (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
4080                       "bc $bo, $bi, $dst">;
4081     def gBCA : BForm_3<16, 1, 0, (outs),
4082                        (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
4083                        "bca $bo, $bi, $dst">;
4084   }
4085   let Defs = [LR, CTR], Uses = [CTR, RM] in {
4086     def gBCL : BForm_3<16, 0, 1, (outs),
4087                        (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
4088                        "bcl $bo, $bi, $dst">;
4089     def gBCLA : BForm_3<16, 1, 1, (outs),
4090                         (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
4091                         "bcla $bo, $bi, $dst">;
4092   }
4093   let Defs = [CTR], Uses = [CTR, LR, RM] in
4094     def gBCLR : XLForm_2<19, 16, 0, (outs),
4095                          (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
4096                          "bclr $bo, $bi, $bh", IIC_BrB, []>;
4097   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
4098     def gBCLRL : XLForm_2<19, 16, 1, (outs),
4099                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
4100                           "bclrl $bo, $bi, $bh", IIC_BrB, []>;
4101   let Defs = [CTR], Uses = [CTR, LR, RM] in
4102     def gBCCTR : XLForm_2<19, 528, 0, (outs),
4103                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
4104                           "bcctr $bo, $bi, $bh", IIC_BrB, []>;
4105   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
4106     def gBCCTRL : XLForm_2<19, 528, 1, (outs),
4107                            (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
4108                            "bcctrl $bo, $bi, $bh", IIC_BrB, []>;
4109 }
4110 def : InstAlias<"bclr $bo, $bi", (gBCLR u5imm:$bo, crbitrc:$bi, 0)>;
4111 def : InstAlias<"bclrl $bo, $bi", (gBCLRL u5imm:$bo, crbitrc:$bi, 0)>;
4112 def : InstAlias<"bcctr $bo, $bi", (gBCCTR u5imm:$bo, crbitrc:$bi, 0)>;
4113 def : InstAlias<"bcctrl $bo, $bi", (gBCCTRL u5imm:$bo, crbitrc:$bi, 0)>;
4114
4115 multiclass BranchSimpleMnemonic1<string name, string pm, int bo> {
4116   def : InstAlias<"b"#name#pm#" $bi, $dst", (gBC bo, crbitrc:$bi, condbrtarget:$dst)>;
4117   def : InstAlias<"b"#name#"a"#pm#" $bi, $dst", (gBCA bo, crbitrc:$bi, abscondbrtarget:$dst)>;
4118   def : InstAlias<"b"#name#"lr"#pm#" $bi", (gBCLR bo, crbitrc:$bi, 0)>;
4119   def : InstAlias<"b"#name#"l"#pm#" $bi, $dst", (gBCL bo, crbitrc:$bi, condbrtarget:$dst)>;
4120   def : InstAlias<"b"#name#"la"#pm#" $bi, $dst", (gBCLA bo, crbitrc:$bi, abscondbrtarget:$dst)>;
4121   def : InstAlias<"b"#name#"lrl"#pm#" $bi", (gBCLRL bo, crbitrc:$bi, 0)>;
4122 }
4123 multiclass BranchSimpleMnemonic2<string name, string pm, int bo>
4124   : BranchSimpleMnemonic1<name, pm, bo> {
4125   def : InstAlias<"b"#name#"ctr"#pm#" $bi", (gBCCTR bo, crbitrc:$bi, 0)>;
4126   def : InstAlias<"b"#name#"ctrl"#pm#" $bi", (gBCCTRL bo, crbitrc:$bi, 0)>;
4127 }
4128 defm : BranchSimpleMnemonic2<"t", "", 12>;
4129 defm : BranchSimpleMnemonic2<"f", "", 4>;
4130 defm : BranchSimpleMnemonic2<"t", "-", 14>;
4131 defm : BranchSimpleMnemonic2<"f", "-", 6>;
4132 defm : BranchSimpleMnemonic2<"t", "+", 15>;
4133 defm : BranchSimpleMnemonic2<"f", "+", 7>;
4134 defm : BranchSimpleMnemonic1<"dnzt", "", 8>;
4135 defm : BranchSimpleMnemonic1<"dnzf", "", 0>;
4136 defm : BranchSimpleMnemonic1<"dzt", "", 10>;
4137 defm : BranchSimpleMnemonic1<"dzf", "", 2>;
4138
4139 multiclass BranchExtendedMnemonicPM<string name, string pm, int bibo> {
4140   def : InstAlias<"b"#name#pm#" $cc, $dst",
4141                   (BCC bibo, crrc:$cc, condbrtarget:$dst)>;
4142   def : InstAlias<"b"#name#pm#" $dst",
4143                   (BCC bibo, CR0, condbrtarget:$dst)>;
4144
4145   def : InstAlias<"b"#name#"a"#pm#" $cc, $dst",
4146                   (BCCA bibo, crrc:$cc, abscondbrtarget:$dst)>;
4147   def : InstAlias<"b"#name#"a"#pm#" $dst",
4148                   (BCCA bibo, CR0, abscondbrtarget:$dst)>;
4149
4150   def : InstAlias<"b"#name#"lr"#pm#" $cc",
4151                   (BCCLR bibo, crrc:$cc)>;
4152   def : InstAlias<"b"#name#"lr"#pm,
4153                   (BCCLR bibo, CR0)>;
4154
4155   def : InstAlias<"b"#name#"ctr"#pm#" $cc",
4156                   (BCCCTR bibo, crrc:$cc)>;
4157   def : InstAlias<"b"#name#"ctr"#pm,
4158                   (BCCCTR bibo, CR0)>;
4159
4160   def : InstAlias<"b"#name#"l"#pm#" $cc, $dst",
4161                   (BCCL bibo, crrc:$cc, condbrtarget:$dst)>;
4162   def : InstAlias<"b"#name#"l"#pm#" $dst",
4163                   (BCCL bibo, CR0, condbrtarget:$dst)>;
4164
4165   def : InstAlias<"b"#name#"la"#pm#" $cc, $dst",
4166                   (BCCLA bibo, crrc:$cc, abscondbrtarget:$dst)>;
4167   def : InstAlias<"b"#name#"la"#pm#" $dst",
4168                   (BCCLA bibo, CR0, abscondbrtarget:$dst)>;
4169
4170   def : InstAlias<"b"#name#"lrl"#pm#" $cc",
4171                   (BCCLRL bibo, crrc:$cc)>;
4172   def : InstAlias<"b"#name#"lrl"#pm,
4173                   (BCCLRL bibo, CR0)>;
4174
4175   def : InstAlias<"b"#name#"ctrl"#pm#" $cc",
4176                   (BCCCTRL bibo, crrc:$cc)>;
4177   def : InstAlias<"b"#name#"ctrl"#pm,
4178                   (BCCCTRL bibo, CR0)>;
4179 }
4180 multiclass BranchExtendedMnemonic<string name, int bibo> {
4181   defm : BranchExtendedMnemonicPM<name, "", bibo>;
4182   defm : BranchExtendedMnemonicPM<name, "-", !add(bibo, 2)>;
4183   defm : BranchExtendedMnemonicPM<name, "+", !add(bibo, 3)>;
4184 }
4185 defm : BranchExtendedMnemonic<"lt", 12>;
4186 defm : BranchExtendedMnemonic<"gt", 44>;
4187 defm : BranchExtendedMnemonic<"eq", 76>;
4188 defm : BranchExtendedMnemonic<"un", 108>;
4189 defm : BranchExtendedMnemonic<"so", 108>;
4190 defm : BranchExtendedMnemonic<"ge", 4>;
4191 defm : BranchExtendedMnemonic<"nl", 4>;
4192 defm : BranchExtendedMnemonic<"le", 36>;
4193 defm : BranchExtendedMnemonic<"ng", 36>;
4194 defm : BranchExtendedMnemonic<"ne", 68>;
4195 defm : BranchExtendedMnemonic<"nu", 100>;
4196 defm : BranchExtendedMnemonic<"ns", 100>;
4197
4198 def : InstAlias<"cmpwi $rA, $imm", (CMPWI CR0, gprc:$rA, s16imm:$imm)>;
4199 def : InstAlias<"cmpw $rA, $rB", (CMPW CR0, gprc:$rA, gprc:$rB)>;
4200 def : InstAlias<"cmplwi $rA, $imm", (CMPLWI CR0, gprc:$rA, u16imm:$imm)>;
4201 def : InstAlias<"cmplw $rA, $rB", (CMPLW CR0, gprc:$rA, gprc:$rB)>;
4202 def : InstAlias<"cmpdi $rA, $imm", (CMPDI CR0, g8rc:$rA, s16imm64:$imm)>;
4203 def : InstAlias<"cmpd $rA, $rB", (CMPD CR0, g8rc:$rA, g8rc:$rB)>;
4204 def : InstAlias<"cmpldi $rA, $imm", (CMPLDI CR0, g8rc:$rA, u16imm64:$imm)>;
4205 def : InstAlias<"cmpld $rA, $rB", (CMPLD CR0, g8rc:$rA, g8rc:$rB)>;
4206
4207 def : InstAlias<"cmpi $bf, 0, $rA, $imm", (CMPWI crrc:$bf, gprc:$rA, s16imm:$imm)>;
4208 def : InstAlias<"cmp $bf, 0, $rA, $rB", (CMPW crrc:$bf, gprc:$rA, gprc:$rB)>;
4209 def : InstAlias<"cmpli $bf, 0, $rA, $imm", (CMPLWI crrc:$bf, gprc:$rA, u16imm:$imm)>;
4210 def : InstAlias<"cmpl $bf, 0, $rA, $rB", (CMPLW crrc:$bf, gprc:$rA, gprc:$rB)>;
4211 def : InstAlias<"cmpi $bf, 1, $rA, $imm", (CMPDI crrc:$bf, g8rc:$rA, s16imm64:$imm)>;
4212 def : InstAlias<"cmp $bf, 1, $rA, $rB", (CMPD crrc:$bf, g8rc:$rA, g8rc:$rB)>;
4213 def : InstAlias<"cmpli $bf, 1, $rA, $imm", (CMPLDI crrc:$bf, g8rc:$rA, u16imm64:$imm)>;
4214 def : InstAlias<"cmpl $bf, 1, $rA, $rB", (CMPLD crrc:$bf, g8rc:$rA, g8rc:$rB)>;
4215
4216 multiclass TrapExtendedMnemonic<string name, int to> {
4217   def : InstAlias<"td"#name#"i $rA, $imm", (TDI to, g8rc:$rA, s16imm:$imm)>;
4218   def : InstAlias<"td"#name#" $rA, $rB", (TD to, g8rc:$rA, g8rc:$rB)>;
4219   def : InstAlias<"tw"#name#"i $rA, $imm", (TWI to, gprc:$rA, s16imm:$imm)>;
4220   def : InstAlias<"tw"#name#" $rA, $rB", (TW to, gprc:$rA, gprc:$rB)>;
4221 }
4222 defm : TrapExtendedMnemonic<"lt", 16>;
4223 defm : TrapExtendedMnemonic<"le", 20>;
4224 defm : TrapExtendedMnemonic<"eq", 4>;
4225 defm : TrapExtendedMnemonic<"ge", 12>;
4226 defm : TrapExtendedMnemonic<"gt", 8>;
4227 defm : TrapExtendedMnemonic<"nl", 12>;
4228 defm : TrapExtendedMnemonic<"ne", 24>;
4229 defm : TrapExtendedMnemonic<"ng", 20>;
4230 defm : TrapExtendedMnemonic<"llt", 2>;
4231 defm : TrapExtendedMnemonic<"lle", 6>;
4232 defm : TrapExtendedMnemonic<"lge", 5>;
4233 defm : TrapExtendedMnemonic<"lgt", 1>;
4234 defm : TrapExtendedMnemonic<"lnl", 5>;
4235 defm : TrapExtendedMnemonic<"lng", 6>;
4236 defm : TrapExtendedMnemonic<"u", 31>;
4237
4238 // Atomic loads
4239 def : Pat<(atomic_load_8  iaddr:$src), (LBZ  memri:$src)>;
4240 def : Pat<(atomic_load_16 iaddr:$src), (LHZ  memri:$src)>;
4241 def : Pat<(atomic_load_32 iaddr:$src), (LWZ  memri:$src)>;
4242 def : Pat<(atomic_load_8  xaddr:$src), (LBZX memrr:$src)>;
4243 def : Pat<(atomic_load_16 xaddr:$src), (LHZX memrr:$src)>;
4244 def : Pat<(atomic_load_32 xaddr:$src), (LWZX memrr:$src)>;
4245
4246 // Atomic stores
4247 def : Pat<(atomic_store_8  iaddr:$ptr, i32:$val), (STB  gprc:$val, memri:$ptr)>;
4248 def : Pat<(atomic_store_16 iaddr:$ptr, i32:$val), (STH  gprc:$val, memri:$ptr)>;
4249 def : Pat<(atomic_store_32 iaddr:$ptr, i32:$val), (STW  gprc:$val, memri:$ptr)>;
4250 def : Pat<(atomic_store_8  xaddr:$ptr, i32:$val), (STBX gprc:$val, memrr:$ptr)>;
4251 def : Pat<(atomic_store_16 xaddr:$ptr, i32:$val), (STHX gprc:$val, memrr:$ptr)>;
4252 def : Pat<(atomic_store_32 xaddr:$ptr, i32:$val), (STWX gprc:$val, memrr:$ptr)>;
4253
4254 let Predicates = [IsISA3_0] in {
4255
4256 // Copy-Paste Facility
4257 // We prefix 'CP' to COPY due to name conflict in Target.td. We also prefix to
4258 // PASTE for naming consistency.
4259 let mayLoad = 1 in
4260 def CP_COPY   : X_L1_RA5_RB5<31, 774, "copy"  , gprc, IIC_LdStCOPY, []>;
4261
4262 let mayStore = 1 in
4263 def CP_PASTE  : X_L1_RA5_RB5<31, 902, "paste" , gprc, IIC_LdStPASTE, []>;
4264
4265 let mayStore = 1, Defs = [CR0] in
4266 def CP_PASTEo : X_L1_RA5_RB5<31, 902, "paste.", gprc, IIC_LdStPASTE, []>, isDOT;
4267
4268 def CP_COPYx  : PPCAsmPseudo<"copy $rA, $rB" , (ins gprc:$rA, gprc:$rB)>;
4269 def CP_PASTEx : PPCAsmPseudo<"paste $rA, $rB", (ins gprc:$rA, gprc:$rB)>;
4270 def CP_COPY_FIRST : PPCAsmPseudo<"copy_first $rA, $rB",
4271                                   (ins gprc:$rA, gprc:$rB)>;
4272 def CP_PASTE_LAST : PPCAsmPseudo<"paste_last $rA, $rB",
4273                                   (ins gprc:$rA, gprc:$rB)>;
4274 def CP_ABORT : XForm_0<31, 838, (outs), (ins), "cp_abort", IIC_SprABORT, []>;
4275
4276 // Message Synchronize
4277 def MSGSYNC : XForm_0<31, 886, (outs), (ins), "msgsync", IIC_SprMSGSYNC, []>;
4278
4279 // Power-Saving Mode Instruction:
4280 def STOP : XForm_0<19, 370, (outs), (ins), "stop", IIC_SprSTOP, []>;
4281
4282 } // IsISA3_0