contrib/llvm/lib/Target/SystemZ/SystemZInstrInfo.td

   1 //===-- SystemZInstrInfo.td - General SystemZ instructions ----*- tblgen-*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // Stack allocation
  12 //===----------------------------------------------------------------------===//
  13
  14 let hasNoSchedulingInfo = 1 in {
  15   def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i64imm:$amt1, i64imm:$amt2),
  16                                 [(callseq_start timm:$amt1, timm:$amt2)]>;
  17   def ADJCALLSTACKUP   : Pseudo<(outs), (ins i64imm:$amt1, i64imm:$amt2),
  18                                 [(callseq_end timm:$amt1, timm:$amt2)]>;
  19 }
  20
  21 let hasSideEffects = 0 in {
  22   // Takes as input the value of the stack pointer after a dynamic allocation
  23   // has been made.  Sets the output to the address of the dynamically-
  24   // allocated area itself, skipping the outgoing arguments.
  25   //
  26   // This expands to an LA or LAY instruction.  We restrict the offset
  27   // to the range of LA and keep the LAY range in reserve for when
  28   // the size of the outgoing arguments is added.
  29   def ADJDYNALLOC : Pseudo<(outs GR64:$dst), (ins dynalloc12only:$src),
  30                            [(set GR64:$dst, dynalloc12only:$src)]>;
  31 }
  32
  33 //===----------------------------------------------------------------------===//
  34 // Branch instructions
  35 //===----------------------------------------------------------------------===//
  36
  37 // Conditional branches.
  38 let isBranch = 1, isTerminator = 1, Uses = [CC] in {
  39   // It's easier for LLVM to handle these branches in their raw BRC/BRCL form
  40   // with the condition-code mask being the first operand.  It seems friendlier
  41   // to use mnemonic forms like JE and JLH when writing out the assembly though.
  42   let isCodeGenOnly = 1 in {
  43     // An assembler extended mnemonic for BRC.
  44     def BRC  : CondBranchRI <"j#",  0xA74, z_br_ccmask>;
  45     // An assembler extended mnemonic for BRCL.  (The extension is "G"
  46     // rather than "L" because "JL" is "Jump if Less".)
  47     def BRCL : CondBranchRIL<"jg#", 0xC04>;
  48     let isIndirectBranch = 1 in {
  49       def BC  : CondBranchRX<"b#",  0x47>;
  50       def BCR : CondBranchRR<"b#r", 0x07>;
  51     }
  52   }
  53
  54   // Allow using the raw forms directly from the assembler (and occasional
  55   // special code generation needs) as well.
  56   def BRCAsm  : AsmCondBranchRI <"brc",  0xA74>;
  57   def BRCLAsm : AsmCondBranchRIL<"brcl", 0xC04>;
  58   let isIndirectBranch = 1 in {
  59     def BCAsm  : AsmCondBranchRX<"bc",  0x47>;
  60     def BCRAsm : AsmCondBranchRR<"bcr", 0x07>;
  61   }
  62
  63   // Define AsmParser extended mnemonics for each general condition-code mask
  64   // (integer or floating-point)
  65   foreach V = [ "E", "NE", "H", "NH", "L", "NL", "HE", "NHE", "LE", "NLE",
  66                 "Z", "NZ", "P", "NP", "M", "NM", "LH", "NLH", "O", "NO" ] in {
  67     def JAsm#V  : FixedCondBranchRI <CV<V>, "j#",  0xA74>;
  68     def JGAsm#V : FixedCondBranchRIL<CV<V>, "jg#", 0xC04>;
  69     let isIndirectBranch = 1 in {
  70       def BAsm#V  : FixedCondBranchRX <CV<V>, "b#",  0x47>;
  71       def BRAsm#V : FixedCondBranchRR <CV<V>, "b#r", 0x07>;
  72     }
  73   }
  74 }
  75
  76 // Unconditional branches.  These are in fact simply variants of the
  77 // conditional branches with the condition mask set to "always".
  78 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
  79   def J  : FixedCondBranchRI <CondAlways, "j",  0xA74, br>;
  80   def JG : FixedCondBranchRIL<CondAlways, "jg", 0xC04>;
  81   let isIndirectBranch = 1 in {
  82     def B  : FixedCondBranchRX<CondAlways, "b",  0x47>;
  83     def BR : FixedCondBranchRR<CondAlways, "br", 0x07, brind>;
  84   }
  85 }
  86
  87 // NOPs.  These are again variants of the conditional branches,
  88 // with the condition mask set to "never".
  89 def NOP  : InstAlias<"nop\t$XBD", (BCAsm 0, bdxaddr12only:$XBD), 0>;
  90 def NOPR : InstAlias<"nopr\t$R", (BCRAsm 0, GR64:$R), 0>;
  91
  92 // Fused compare-and-branch instructions.
  93 //
  94 // These instructions do not use or clobber the condition codes.
  95 // We nevertheless pretend that the relative compare-and-branch
  96 // instructions clobber CC, so that we can lower them to separate
  97 // comparisons and BRCLs if the branch ends up being out of range.
  98 let isBranch = 1, isTerminator = 1 in {
  99   // As for normal branches, we handle these instructions internally in
 100   // their raw CRJ-like form, but use assembly macros like CRJE when writing
 101   // them out.  Using the *Pair multiclasses, we also create the raw forms.
 102   let Defs = [CC] in {
 103     defm CRJ   : CmpBranchRIEbPair<"crj",   0xEC76, GR32>;
 104     defm CGRJ  : CmpBranchRIEbPair<"cgrj",  0xEC64, GR64>;
 105     defm CIJ   : CmpBranchRIEcPair<"cij",   0xEC7E, GR32, imm32sx8>;
 106     defm CGIJ  : CmpBranchRIEcPair<"cgij",  0xEC7C, GR64, imm64sx8>;
 107     defm CLRJ  : CmpBranchRIEbPair<"clrj",  0xEC77, GR32>;
 108     defm CLGRJ : CmpBranchRIEbPair<"clgrj", 0xEC65, GR64>;
 109     defm CLIJ  : CmpBranchRIEcPair<"clij",  0xEC7F, GR32, imm32zx8>;
 110     defm CLGIJ : CmpBranchRIEcPair<"clgij", 0xEC7D, GR64, imm64zx8>;
 111   }
 112   let isIndirectBranch = 1 in {
 113     defm CRB   : CmpBranchRRSPair<"crb",   0xECF6, GR32>;
 114     defm CGRB  : CmpBranchRRSPair<"cgrb",  0xECE4, GR64>;
 115     defm CIB   : CmpBranchRISPair<"cib",   0xECFE, GR32, imm32sx8>;
 116     defm CGIB  : CmpBranchRISPair<"cgib",  0xECFC, GR64, imm64sx8>;
 117     defm CLRB  : CmpBranchRRSPair<"clrb",  0xECF7, GR32>;
 118     defm CLGRB : CmpBranchRRSPair<"clgrb", 0xECE5, GR64>;
 119     defm CLIB  : CmpBranchRISPair<"clib",  0xECFF, GR32, imm32zx8>;
 120     defm CLGIB : CmpBranchRISPair<"clgib", 0xECFD, GR64, imm64zx8>;
 121   }
 122
 123   // Define AsmParser mnemonics for each integer condition-code mask.
 124   foreach V = [ "E", "H", "L", "HE", "LE", "LH",
 125                 "NE", "NH", "NL", "NHE", "NLE", "NLH" ] in {
 126     let Defs = [CC] in {
 127       def CRJAsm#V   : FixedCmpBranchRIEb<ICV<V>, "crj",   0xEC76, GR32>;
 128       def CGRJAsm#V  : FixedCmpBranchRIEb<ICV<V>, "cgrj",  0xEC64, GR64>;
 129       def CIJAsm#V   : FixedCmpBranchRIEc<ICV<V>, "cij",   0xEC7E, GR32,
 130                                           imm32sx8>;
 131       def CGIJAsm#V  : FixedCmpBranchRIEc<ICV<V>, "cgij",  0xEC7C, GR64,
 132                                           imm64sx8>;
 133       def CLRJAsm#V  : FixedCmpBranchRIEb<ICV<V>, "clrj",  0xEC77, GR32>;
 134       def CLGRJAsm#V : FixedCmpBranchRIEb<ICV<V>, "clgrj", 0xEC65, GR64>;
 135       def CLIJAsm#V  : FixedCmpBranchRIEc<ICV<V>, "clij",  0xEC7F, GR32,
 136                                           imm32zx8>;
 137       def CLGIJAsm#V : FixedCmpBranchRIEc<ICV<V>, "clgij", 0xEC7D, GR64,
 138                                           imm64zx8>;
 139     }
 140     let isIndirectBranch = 1 in {
 141       def CRBAsm#V   : FixedCmpBranchRRS<ICV<V>, "crb",   0xECF6, GR32>;
 142       def CGRBAsm#V  : FixedCmpBranchRRS<ICV<V>, "cgrb",  0xECE4, GR64>;
 143       def CIBAsm#V   : FixedCmpBranchRIS<ICV<V>, "cib",   0xECFE, GR32,
 144                                          imm32sx8>;
 145       def CGIBAsm#V  : FixedCmpBranchRIS<ICV<V>, "cgib",  0xECFC, GR64,
 146                                          imm64sx8>;
 147       def CLRBAsm#V  : FixedCmpBranchRRS<ICV<V>, "clrb",  0xECF7, GR32>;
 148       def CLGRBAsm#V : FixedCmpBranchRRS<ICV<V>, "clgrb", 0xECE5, GR64>;
 149       def CLIBAsm#V  : FixedCmpBranchRIS<ICV<V>, "clib",  0xECFF, GR32,
 150                                          imm32zx8>;
 151       def CLGIBAsm#V : FixedCmpBranchRIS<ICV<V>, "clgib", 0xECFD, GR64,
 152                                          imm64zx8>;
 153     }
 154   }
 155 }
 156
 157 // Decrement a register and branch if it is nonzero.  These don't clobber CC,
 158 // but we might need to split long relative branches into sequences that do.
 159 let isBranch = 1, isTerminator = 1 in {
 160   let Defs = [CC] in {
 161     def BRCT  : BranchUnaryRI<"brct",  0xA76, GR32>;
 162     def BRCTG : BranchUnaryRI<"brctg", 0xA77, GR64>;
 163   }
 164   // This doesn't need to clobber CC since we never need to split it.
 165   def BRCTH : BranchUnaryRIL<"brcth", 0xCC6, GRH32>,
 166               Requires<[FeatureHighWord]>;
 167
 168   def BCT   : BranchUnaryRX<"bct",  0x46,GR32>;
 169   def BCTR  : BranchUnaryRR<"bctr", 0x06, GR32>;
 170   def BCTG  : BranchUnaryRXY<"bctg",  0xE346, GR64>;
 171   def BCTGR : BranchUnaryRRE<"bctgr", 0xB946, GR64>;
 172 }
 173
 174 let isBranch = 1, isTerminator = 1 in {
 175   let Defs = [CC] in {
 176     def BRXH  : BranchBinaryRSI<"brxh",  0x84, GR32>;
 177     def BRXLE : BranchBinaryRSI<"brxle", 0x85, GR32>;
 178     def BRXHG : BranchBinaryRIEe<"brxhg", 0xEC44, GR64>;
 179     def BRXLG : BranchBinaryRIEe<"brxlg", 0xEC45, GR64>;
 180   }
 181   def BXH   : BranchBinaryRS<"bxh",  0x86, GR32>;
 182   def BXLE  : BranchBinaryRS<"bxle", 0x87, GR32>;
 183   def BXHG  : BranchBinaryRSY<"bxhg",  0xEB44, GR64>;
 184   def BXLEG : BranchBinaryRSY<"bxleg", 0xEB45, GR64>;
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188 // Trap instructions
 189 //===----------------------------------------------------------------------===//
 190
 191 // Unconditional trap.
 192 // FIXME: This trap instruction should be marked as isTerminator, but there is
 193 // currently a general bug that allows non-terminators to be placed between
 194 // terminators. Temporarily leave this unmarked until the bug is fixed.
 195 let isBarrier = 1, hasCtrlDep = 1 in
 196   def Trap : Alias<4, (outs), (ins), [(trap)]>;
 197
 198 // Conditional trap.
 199 let isTerminator = 1, hasCtrlDep = 1, Uses = [CC] in
 200   def CondTrap : Alias<4, (outs), (ins cond4:$valid, cond4:$R1), []>;
 201
 202 // Fused compare-and-trap instructions.
 203 let isTerminator = 1, hasCtrlDep = 1 in {
 204   // These patterns work the same way as for compare-and-branch.
 205   defm CRT   : CmpBranchRRFcPair<"crt",   0xB972, GR32>;
 206   defm CGRT  : CmpBranchRRFcPair<"cgrt",  0xB960, GR64>;
 207   defm CLRT  : CmpBranchRRFcPair<"clrt",  0xB973, GR32>;
 208   defm CLGRT : CmpBranchRRFcPair<"clgrt", 0xB961, GR64>;
 209   defm CIT   : CmpBranchRIEaPair<"cit",   0xEC72, GR32, imm32sx16>;
 210   defm CGIT  : CmpBranchRIEaPair<"cgit",  0xEC70, GR64, imm64sx16>;
 211   defm CLFIT : CmpBranchRIEaPair<"clfit", 0xEC73, GR32, imm32zx16>;
 212   defm CLGIT : CmpBranchRIEaPair<"clgit", 0xEC71, GR64, imm64zx16>;
 213   let Predicates = [FeatureMiscellaneousExtensions] in {
 214     defm CLT  : CmpBranchRSYbPair<"clt",  0xEB23, GR32>;
 215     defm CLGT : CmpBranchRSYbPair<"clgt", 0xEB2B, GR64>;
 216   }
 217
 218   foreach V = [ "E", "H", "L", "HE", "LE", "LH",
 219                 "NE", "NH", "NL", "NHE", "NLE", "NLH" ] in {
 220     def CRTAsm#V   : FixedCmpBranchRRFc<ICV<V>, "crt",   0xB972, GR32>;
 221     def CGRTAsm#V  : FixedCmpBranchRRFc<ICV<V>, "cgrt",  0xB960, GR64>;
 222     def CLRTAsm#V  : FixedCmpBranchRRFc<ICV<V>, "clrt",  0xB973, GR32>;
 223     def CLGRTAsm#V : FixedCmpBranchRRFc<ICV<V>, "clgrt", 0xB961, GR64>;
 224     def CITAsm#V   : FixedCmpBranchRIEa<ICV<V>, "cit",   0xEC72, GR32,
 225                                          imm32sx16>;
 226     def CGITAsm#V  : FixedCmpBranchRIEa<ICV<V>, "cgit",  0xEC70, GR64,
 227                                          imm64sx16>;
 228     def CLFITAsm#V : FixedCmpBranchRIEa<ICV<V>, "clfit", 0xEC73, GR32,
 229                                          imm32zx16>;
 230     def CLGITAsm#V : FixedCmpBranchRIEa<ICV<V>, "clgit", 0xEC71, GR64,
 231                                          imm64zx16>;
 232     let Predicates = [FeatureMiscellaneousExtensions] in {
 233       def CLTAsm#V  : FixedCmpBranchRSYb<ICV<V>, "clt",  0xEB23, GR32>;
 234       def CLGTAsm#V : FixedCmpBranchRSYb<ICV<V>, "clgt", 0xEB2B, GR64>;
 235     }
 236   }
 237 }
 238
 239 //===----------------------------------------------------------------------===//
 240 // Call and return instructions
 241 //===----------------------------------------------------------------------===//
 242
 243 // Define the general form of the call instructions for the asm parser.
 244 // These instructions don't hard-code %r14 as the return address register.
 245 let isCall = 1, Defs = [CC] in {
 246   def BRAS  : CallRI <"bras", 0xA75>;
 247   def BRASL : CallRIL<"brasl", 0xC05>;
 248   def BAS   : CallRX <"bas", 0x4D>;
 249   def BASR  : CallRR <"basr", 0x0D>;
 250 }
 251
 252 // Regular calls.
 253 let isCall = 1, Defs = [R14D, CC] in {
 254   def CallBRASL : Alias<6, (outs), (ins pcrel32:$I2, variable_ops),
 255                         [(z_call pcrel32:$I2)]>;
 256   def CallBASR  : Alias<2, (outs), (ins ADDR64:$R2, variable_ops),
 257                         [(z_call ADDR64:$R2)]>;
 258 }
 259
 260 // TLS calls.  These will be lowered into a call to __tls_get_offset,
 261 // with an extra relocation specifying the TLS symbol.
 262 let isCall = 1, Defs = [R14D, CC] in {
 263   def TLS_GDCALL : Alias<6, (outs), (ins tlssym:$I2, variable_ops),
 264                          [(z_tls_gdcall tglobaltlsaddr:$I2)]>;
 265   def TLS_LDCALL : Alias<6, (outs), (ins tlssym:$I2, variable_ops),
 266                          [(z_tls_ldcall tglobaltlsaddr:$I2)]>;
 267 }
 268
 269 // Sibling calls.  Indirect sibling calls must be via R1, since R2 upwards
 270 // are argument registers and since branching to R0 is a no-op.
 271 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
 272   def CallJG : Alias<6, (outs), (ins pcrel32:$I2),
 273                      [(z_sibcall pcrel32:$I2)]>;
 274   let Uses = [R1D] in
 275     def CallBR : Alias<2, (outs), (ins), [(z_sibcall R1D)]>;
 276 }
 277
 278 // Conditional sibling calls.
 279 let CCMaskFirst = 1, isCall = 1, isTerminator = 1, isReturn = 1 in {
 280   def CallBRCL : Alias<6, (outs), (ins cond4:$valid, cond4:$R1,
 281                                    pcrel32:$I2), []>;
 282   let Uses = [R1D] in
 283     def CallBCR : Alias<2, (outs), (ins cond4:$valid, cond4:$R1), []>;
 284 }
 285
 286 // Fused compare and conditional sibling calls.
 287 let isCall = 1, isTerminator = 1, isReturn = 1, Uses = [R1D] in {
 288   def CRBCall : Alias<6, (outs), (ins GR32:$R1, GR32:$R2, cond4:$M3), []>;
 289   def CGRBCall : Alias<6, (outs), (ins GR64:$R1, GR64:$R2, cond4:$M3), []>;
 290   def CIBCall : Alias<6, (outs), (ins GR32:$R1, imm32sx8:$I2, cond4:$M3), []>;
 291   def CGIBCall : Alias<6, (outs), (ins GR64:$R1, imm64sx8:$I2, cond4:$M3), []>;
 292   def CLRBCall : Alias<6, (outs), (ins GR32:$R1, GR32:$R2, cond4:$M3), []>;
 293   def CLGRBCall : Alias<6, (outs), (ins GR64:$R1, GR64:$R2, cond4:$M3), []>;
 294   def CLIBCall : Alias<6, (outs), (ins GR32:$R1, imm32zx8:$I2, cond4:$M3), []>;
 295   def CLGIBCall : Alias<6, (outs), (ins GR64:$R1, imm64zx8:$I2, cond4:$M3), []>;
 296 }
 297
 298 // A return instruction (br %r14).
 299 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
 300   def Return : Alias<2, (outs), (ins), [(z_retflag)]>;
 301
 302 // A conditional return instruction (bcr <cond>, %r14).
 303 let isReturn = 1, isTerminator = 1, hasCtrlDep = 1, CCMaskFirst = 1, Uses = [CC] in
 304   def CondReturn : Alias<2, (outs), (ins cond4:$valid, cond4:$R1), []>;
 305
 306 // Fused compare and conditional returns.
 307 let isReturn = 1, isTerminator = 1, hasCtrlDep = 1 in {
 308   def CRBReturn : Alias<6, (outs), (ins GR32:$R1, GR32:$R2, cond4:$M3), []>;
 309   def CGRBReturn : Alias<6, (outs), (ins GR64:$R1, GR64:$R2, cond4:$M3), []>;
 310   def CIBReturn : Alias<6, (outs), (ins GR32:$R1, imm32sx8:$I2, cond4:$M3), []>;
 311   def CGIBReturn : Alias<6, (outs), (ins GR64:$R1, imm64sx8:$I2, cond4:$M3), []>;
 312   def CLRBReturn : Alias<6, (outs), (ins GR32:$R1, GR32:$R2, cond4:$M3), []>;
 313   def CLGRBReturn : Alias<6, (outs), (ins GR64:$R1, GR64:$R2, cond4:$M3), []>;
 314   def CLIBReturn : Alias<6, (outs), (ins GR32:$R1, imm32zx8:$I2, cond4:$M3), []>;
 315   def CLGIBReturn : Alias<6, (outs), (ins GR64:$R1, imm64zx8:$I2, cond4:$M3), []>;
 316 }
 317
 318 //===----------------------------------------------------------------------===//
 319 // Select instructions
 320 //===----------------------------------------------------------------------===//
 321
 322 def Select32Mux : SelectWrapper<GRX32>, Requires<[FeatureHighWord]>;
 323 def Select32    : SelectWrapper<GR32>;
 324 def Select64    : SelectWrapper<GR64>;
 325
 326 // We don't define 32-bit Mux stores if we don't have STOCFH, because the
 327 // low-only STOC should then always be used if possible.
 328 defm CondStore8Mux  : CondStores<GRX32, nonvolatile_truncstorei8,
 329                                  nonvolatile_anyextloadi8, bdxaddr20only>,
 330                       Requires<[FeatureHighWord]>;
 331 defm CondStore16Mux : CondStores<GRX32, nonvolatile_truncstorei16,
 332                                  nonvolatile_anyextloadi16, bdxaddr20only>,
 333                       Requires<[FeatureHighWord]>;
 334 defm CondStore32Mux : CondStores<GRX32, nonvolatile_store,
 335                                  nonvolatile_load, bdxaddr20only>,
 336                       Requires<[FeatureLoadStoreOnCond2]>;
 337 defm CondStore8     : CondStores<GR32, nonvolatile_truncstorei8,
 338                                  nonvolatile_anyextloadi8, bdxaddr20only>;
 339 defm CondStore16    : CondStores<GR32, nonvolatile_truncstorei16,
 340                                  nonvolatile_anyextloadi16, bdxaddr20only>;
 341 defm CondStore32    : CondStores<GR32, nonvolatile_store,
 342                                  nonvolatile_load, bdxaddr20only>;
 343
 344 defm : CondStores64<CondStore8, CondStore8Inv, nonvolatile_truncstorei8,
 345                     nonvolatile_anyextloadi8, bdxaddr20only>;
 346 defm : CondStores64<CondStore16, CondStore16Inv, nonvolatile_truncstorei16,
 347                     nonvolatile_anyextloadi16, bdxaddr20only>;
 348 defm : CondStores64<CondStore32, CondStore32Inv, nonvolatile_truncstorei32,
 349                     nonvolatile_anyextloadi32, bdxaddr20only>;
 350 defm CondStore64 : CondStores<GR64, nonvolatile_store,
 351                               nonvolatile_load, bdxaddr20only>;
 352
 353 //===----------------------------------------------------------------------===//
 354 // Move instructions
 355 //===----------------------------------------------------------------------===//
 356
 357 // Register moves.
 358 let hasSideEffects = 0 in {
 359   // Expands to LR, RISBHG or RISBLG, depending on the choice of registers.
 360   def LRMux : UnaryRRPseudo<"lr", null_frag, GRX32, GRX32>,
 361               Requires<[FeatureHighWord]>;
 362   def LR  : UnaryRR <"lr",  0x18,   null_frag, GR32, GR32>;
 363   def LGR : UnaryRRE<"lgr", 0xB904, null_frag, GR64, GR64>;
 364 }
 365 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 366   def LTR  : UnaryRR <"ltr",  0x12,   null_frag, GR32, GR32>;
 367   def LTGR : UnaryRRE<"ltgr", 0xB902, null_frag, GR64, GR64>;
 368 }
 369
 370 // Immediate moves.
 371 let hasSideEffects = 0, isAsCheapAsAMove = 1, isMoveImm = 1,
 372     isReMaterializable = 1 in {
 373   // 16-bit sign-extended immediates.  LHIMux expands to LHI or IIHF,
 374   // deopending on the choice of register.
 375   def LHIMux : UnaryRIPseudo<bitconvert, GRX32, imm32sx16>,
 376                Requires<[FeatureHighWord]>;
 377   def LHI  : UnaryRI<"lhi",  0xA78, bitconvert, GR32, imm32sx16>;
 378   def LGHI : UnaryRI<"lghi", 0xA79, bitconvert, GR64, imm64sx16>;
 379
 380   // Other 16-bit immediates.
 381   def LLILL : UnaryRI<"llill", 0xA5F, bitconvert, GR64, imm64ll16>;
 382   def LLILH : UnaryRI<"llilh", 0xA5E, bitconvert, GR64, imm64lh16>;
 383   def LLIHL : UnaryRI<"llihl", 0xA5D, bitconvert, GR64, imm64hl16>;
 384   def LLIHH : UnaryRI<"llihh", 0xA5C, bitconvert, GR64, imm64hh16>;
 385
 386   // 32-bit immediates.
 387   def LGFI  : UnaryRIL<"lgfi",  0xC01, bitconvert, GR64, imm64sx32>;
 388   def LLILF : UnaryRIL<"llilf", 0xC0F, bitconvert, GR64, imm64lf32>;
 389   def LLIHF : UnaryRIL<"llihf", 0xC0E, bitconvert, GR64, imm64hf32>;
 390 }
 391
 392 // Register loads.
 393 let canFoldAsLoad = 1, SimpleBDXLoad = 1 in {
 394   // Expands to L, LY or LFH, depending on the choice of register.
 395   def LMux : UnaryRXYPseudo<"l", load, GRX32, 4>,
 396              Requires<[FeatureHighWord]>;
 397   defm L : UnaryRXPair<"l", 0x58, 0xE358, load, GR32, 4>;
 398   def LFH : UnaryRXY<"lfh", 0xE3CA, load, GRH32, 4>,
 399             Requires<[FeatureHighWord]>;
 400   def LG : UnaryRXY<"lg", 0xE304, load, GR64, 8>;
 401
 402   // These instructions are split after register allocation, so we don't
 403   // want a custom inserter.
 404   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 405     def L128 : Pseudo<(outs GR128:$dst), (ins bdxaddr20only128:$src),
 406                       [(set GR128:$dst, (load bdxaddr20only128:$src))]>;
 407   }
 408 }
 409 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 410   def LT  : UnaryRXY<"lt",  0xE312, load, GR32, 4>;
 411   def LTG : UnaryRXY<"ltg", 0xE302, load, GR64, 8>;
 412 }
 413
 414 let canFoldAsLoad = 1 in {
 415   def LRL  : UnaryRILPC<"lrl",  0xC4D, aligned_load, GR32>;
 416   def LGRL : UnaryRILPC<"lgrl", 0xC48, aligned_load, GR64>;
 417 }
 418
 419 // Load and zero rightmost byte.
 420 let Predicates = [FeatureLoadAndZeroRightmostByte] in {
 421   def LZRF : UnaryRXY<"lzrf", 0xE33B, null_frag, GR32, 4>;
 422   def LZRG : UnaryRXY<"lzrg", 0xE32A, null_frag, GR64, 8>;
 423   def : Pat<(and (i32 (load bdxaddr20only:$src)), 0xffffff00),
 424             (LZRF bdxaddr20only:$src)>;
 425   def : Pat<(and (i64 (load bdxaddr20only:$src)), 0xffffffffffffff00),
 426             (LZRG bdxaddr20only:$src)>;
 427 }
 428
 429 // Load and trap.
 430 let Predicates = [FeatureLoadAndTrap] in {
 431   def LAT   : UnaryRXY<"lat",   0xE39F, null_frag, GR32, 4>;
 432   def LFHAT : UnaryRXY<"lfhat", 0xE3C8, null_frag, GRH32, 4>;
 433   def LGAT  : UnaryRXY<"lgat",  0xE385, null_frag, GR64, 8>;
 434 }
 435
 436 // Register stores.
 437 let SimpleBDXStore = 1 in {
 438   // Expands to ST, STY or STFH, depending on the choice of register.
 439   def STMux : StoreRXYPseudo<store, GRX32, 4>,
 440               Requires<[FeatureHighWord]>;
 441   defm ST : StoreRXPair<"st", 0x50, 0xE350, store, GR32, 4>;
 442   def STFH : StoreRXY<"stfh", 0xE3CB, store, GRH32, 4>,
 443              Requires<[FeatureHighWord]>;
 444   def STG : StoreRXY<"stg", 0xE324, store, GR64, 8>;
 445
 446   // These instructions are split after register allocation, so we don't
 447   // want a custom inserter.
 448   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 449     def ST128 : Pseudo<(outs), (ins GR128:$src, bdxaddr20only128:$dst),
 450                        [(store GR128:$src, bdxaddr20only128:$dst)]>;
 451   }
 452 }
 453 def STRL  : StoreRILPC<"strl", 0xC4F, aligned_store, GR32>;
 454 def STGRL : StoreRILPC<"stgrl", 0xC4B, aligned_store, GR64>;
 455
 456 // 8-bit immediate stores to 8-bit fields.
 457 defm MVI : StoreSIPair<"mvi", 0x92, 0xEB52, truncstorei8, imm32zx8trunc>;
 458
 459 // 16-bit immediate stores to 16-, 32- or 64-bit fields.
 460 def MVHHI : StoreSIL<"mvhhi", 0xE544, truncstorei16, imm32sx16trunc>;
 461 def MVHI  : StoreSIL<"mvhi",  0xE54C, store,         imm32sx16>;
 462 def MVGHI : StoreSIL<"mvghi", 0xE548, store,         imm64sx16>;
 463
 464 // Memory-to-memory moves.
 465 let mayLoad = 1, mayStore = 1 in
 466   defm MVC : MemorySS<"mvc", 0xD2, z_mvc, z_mvc_loop>;
 467 let mayLoad = 1, mayStore = 1, Defs = [CC] in {
 468   def MVCL  : SideEffectBinaryMemMemRR<"mvcl", 0x0E, GR128, GR128>;
 469   def MVCLE : SideEffectTernaryMemMemRS<"mvcle", 0xA8, GR128, GR128>;
 470   def MVCLU : SideEffectTernaryMemMemRSY<"mvclu", 0xEB8E, GR128, GR128>;
 471 }
 472
 473 // String moves.
 474 let mayLoad = 1, mayStore = 1, Defs = [CC] in
 475   defm MVST : StringRRE<"mvst", 0xB255, z_stpcpy>;
 476
 477 //===----------------------------------------------------------------------===//
 478 // Conditional move instructions
 479 //===----------------------------------------------------------------------===//
 480
 481 let Predicates = [FeatureLoadStoreOnCond2], Uses = [CC] in {
 482   // Load immediate on condition.  Matched via DAG pattern and created
 483   // by the PeepholeOptimizer via FoldImmediate.
 484   let hasSideEffects = 0 in {
 485     // Expands to LOCHI or LOCHHI, depending on the choice of register.
 486     def LOCHIMux : CondBinaryRIEPseudo<GRX32, imm32sx16>;
 487     defm LOCHHI  : CondBinaryRIEPair<"lochhi", 0xEC4E, GRH32, imm32sx16>;
 488     defm LOCHI   : CondBinaryRIEPair<"lochi",  0xEC42, GR32, imm32sx16>;
 489     defm LOCGHI  : CondBinaryRIEPair<"locghi", 0xEC46, GR64, imm64sx16>;
 490   }
 491
 492   // Move register on condition.  Expanded from Select* pseudos and
 493   // created by early if-conversion.
 494   let hasSideEffects = 0, isCommutable = 1 in {
 495     // Expands to LOCR or LOCFHR or a branch-and-move sequence,
 496     // depending on the choice of registers.
 497     def LOCRMux : CondBinaryRRFPseudo<GRX32, GRX32>;
 498     defm LOCFHR : CondBinaryRRFPair<"locfhr", 0xB9E0, GRH32, GRH32>;
 499   }
 500
 501   // Load on condition.  Matched via DAG pattern.
 502   // Expands to LOC or LOCFH, depending on the choice of register.
 503   def LOCMux : CondUnaryRSYPseudo<nonvolatile_load, GRX32, 4>;
 504   defm LOCFH : CondUnaryRSYPair<"locfh", 0xEBE0, nonvolatile_load, GRH32, 4>;
 505
 506   // Store on condition.  Expanded from CondStore* pseudos.
 507   // Expands to STOC or STOCFH, depending on the choice of register.
 508   def STOCMux : CondStoreRSYPseudo<GRX32, 4>;
 509   defm STOCFH : CondStoreRSYPair<"stocfh", 0xEBE1, GRH32, 4>;
 510
 511   // Define AsmParser extended mnemonics for each general condition-code mask.
 512   foreach V = [ "E", "NE", "H", "NH", "L", "NL", "HE", "NHE", "LE", "NLE",
 513                 "Z", "NZ", "P", "NP", "M", "NM", "LH", "NLH", "O", "NO" ] in {
 514     def LOCHIAsm#V  : FixedCondBinaryRIE<CV<V>, "lochi",  0xEC42, GR32,
 515                                          imm32sx16>;
 516     def LOCGHIAsm#V : FixedCondBinaryRIE<CV<V>, "locghi", 0xEC46, GR64,
 517                                          imm64sx16>;
 518     def LOCHHIAsm#V : FixedCondBinaryRIE<CV<V>, "lochhi", 0xEC4E, GRH32,
 519                                          imm32sx16>;
 520     def LOCFHRAsm#V : FixedCondBinaryRRF<CV<V>, "locfhr", 0xB9E0, GRH32, GRH32>;
 521     def LOCFHAsm#V  : FixedCondUnaryRSY<CV<V>, "locfh",  0xEBE0, GRH32, 4>;
 522     def STOCFHAsm#V : FixedCondStoreRSY<CV<V>, "stocfh", 0xEBE1, GRH32, 4>;
 523   }
 524 }
 525
 526 let Predicates = [FeatureLoadStoreOnCond], Uses = [CC] in {
 527   // Move register on condition.  Expanded from Select* pseudos and
 528   // created by early if-conversion.
 529   let hasSideEffects = 0, isCommutable = 1 in {
 530     defm LOCR  : CondBinaryRRFPair<"locr",  0xB9F2, GR32, GR32>;
 531     defm LOCGR : CondBinaryRRFPair<"locgr", 0xB9E2, GR64, GR64>;
 532   }
 533
 534   // Load on condition.  Matched via DAG pattern.
 535   defm LOC  : CondUnaryRSYPair<"loc",  0xEBF2, nonvolatile_load, GR32, 4>;
 536   defm LOCG : CondUnaryRSYPair<"locg", 0xEBE2, nonvolatile_load, GR64, 8>;
 537
 538   // Store on condition.  Expanded from CondStore* pseudos.
 539   defm STOC  : CondStoreRSYPair<"stoc",  0xEBF3, GR32, 4>;
 540   defm STOCG : CondStoreRSYPair<"stocg", 0xEBE3, GR64, 8>;
 541
 542   // Define AsmParser extended mnemonics for each general condition-code mask.
 543   foreach V = [ "E", "NE", "H", "NH", "L", "NL", "HE", "NHE", "LE", "NLE",
 544                 "Z", "NZ", "P", "NP", "M", "NM", "LH", "NLH", "O", "NO" ] in {
 545     def LOCRAsm#V   : FixedCondBinaryRRF<CV<V>, "locr",  0xB9F2, GR32, GR32>;
 546     def LOCGRAsm#V  : FixedCondBinaryRRF<CV<V>, "locgr", 0xB9E2, GR64, GR64>;
 547     def LOCAsm#V    : FixedCondUnaryRSY<CV<V>, "loc",   0xEBF2, GR32, 4>;
 548     def LOCGAsm#V   : FixedCondUnaryRSY<CV<V>, "locg",  0xEBE2, GR64, 8>;
 549     def STOCAsm#V   : FixedCondStoreRSY<CV<V>, "stoc",  0xEBF3, GR32, 4>;
 550     def STOCGAsm#V  : FixedCondStoreRSY<CV<V>, "stocg", 0xEBE3, GR64, 8>;
 551   }
 552 }
 553 //===----------------------------------------------------------------------===//
 554 // Sign extensions
 555 //===----------------------------------------------------------------------===//
 556 //
 557 // Note that putting these before zero extensions mean that we will prefer
 558 // them for anyextload*.  There's not really much to choose between the two
 559 // either way, but signed-extending loads have a short LH and a long LHY,
 560 // while zero-extending loads have only the long LLH.
 561 //
 562 //===----------------------------------------------------------------------===//
 563
 564 // 32-bit extensions from registers.
 565 let hasSideEffects = 0 in {
 566   def LBR : UnaryRRE<"lbr", 0xB926, sext8,  GR32, GR32>;
 567   def LHR : UnaryRRE<"lhr", 0xB927, sext16, GR32, GR32>;
 568 }
 569
 570 // 64-bit extensions from registers.
 571 let hasSideEffects = 0 in {
 572   def LGBR : UnaryRRE<"lgbr", 0xB906, sext8,  GR64, GR64>;
 573   def LGHR : UnaryRRE<"lghr", 0xB907, sext16, GR64, GR64>;
 574   def LGFR : UnaryRRE<"lgfr", 0xB914, sext32, GR64, GR32>;
 575 }
 576 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in
 577   def LTGFR : UnaryRRE<"ltgfr", 0xB912, null_frag, GR64, GR32>;
 578
 579 // Match 32-to-64-bit sign extensions in which the source is already
 580 // in a 64-bit register.
 581 def : Pat<(sext_inreg GR64:$src, i32),
 582           (LGFR (EXTRACT_SUBREG GR64:$src, subreg_l32))>;
 583
 584 // 32-bit extensions from 8-bit memory.  LBMux expands to LB or LBH,
 585 // depending on the choice of register.
 586 def LBMux : UnaryRXYPseudo<"lb", asextloadi8, GRX32, 1>,
 587             Requires<[FeatureHighWord]>;
 588 def LB  : UnaryRXY<"lb", 0xE376, asextloadi8, GR32, 1>;
 589 def LBH : UnaryRXY<"lbh", 0xE3C0, asextloadi8, GRH32, 1>,
 590           Requires<[FeatureHighWord]>;
 591
 592 // 32-bit extensions from 16-bit memory.  LHMux expands to LH or LHH,
 593 // depending on the choice of register.
 594 def LHMux : UnaryRXYPseudo<"lh", asextloadi16, GRX32, 2>,
 595             Requires<[FeatureHighWord]>;
 596 defm LH   : UnaryRXPair<"lh", 0x48, 0xE378, asextloadi16, GR32, 2>;
 597 def  LHH  : UnaryRXY<"lhh", 0xE3C4, asextloadi16, GRH32, 2>,
 598             Requires<[FeatureHighWord]>;
 599 def  LHRL : UnaryRILPC<"lhrl", 0xC45, aligned_asextloadi16, GR32>;
 600
 601 // 64-bit extensions from memory.
 602 def LGB   : UnaryRXY<"lgb", 0xE377, asextloadi8,  GR64, 1>;
 603 def LGH   : UnaryRXY<"lgh", 0xE315, asextloadi16, GR64, 2>;
 604 def LGF   : UnaryRXY<"lgf", 0xE314, asextloadi32, GR64, 4>;
 605 def LGHRL : UnaryRILPC<"lghrl", 0xC44, aligned_asextloadi16, GR64>;
 606 def LGFRL : UnaryRILPC<"lgfrl", 0xC4C, aligned_asextloadi32, GR64>;
 607 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in
 608   def LTGF : UnaryRXY<"ltgf", 0xE332, asextloadi32, GR64, 4>;
 609
 610 //===----------------------------------------------------------------------===//
 611 // Zero extensions
 612 //===----------------------------------------------------------------------===//
 613
 614 // 32-bit extensions from registers.
 615 let hasSideEffects = 0 in {
 616   // Expands to LLCR or RISB[LH]G, depending on the choice of registers.
 617   def LLCRMux : UnaryRRPseudo<"llcr", zext8, GRX32, GRX32>,
 618                 Requires<[FeatureHighWord]>;
 619   def LLCR    : UnaryRRE<"llcr", 0xB994, zext8,  GR32, GR32>;
 620   // Expands to LLHR or RISB[LH]G, depending on the choice of registers.
 621   def LLHRMux : UnaryRRPseudo<"llhr", zext16, GRX32, GRX32>,
 622                 Requires<[FeatureHighWord]>;
 623   def LLHR    : UnaryRRE<"llhr", 0xB995, zext16, GR32, GR32>;
 624 }
 625
 626 // 64-bit extensions from registers.
 627 let hasSideEffects = 0 in {
 628   def LLGCR : UnaryRRE<"llgcr", 0xB984, zext8,  GR64, GR64>;
 629   def LLGHR : UnaryRRE<"llghr", 0xB985, zext16, GR64, GR64>;
 630   def LLGFR : UnaryRRE<"llgfr", 0xB916, zext32, GR64, GR32>;
 631 }
 632
 633 // Match 32-to-64-bit zero extensions in which the source is already
 634 // in a 64-bit register.
 635 def : Pat<(and GR64:$src, 0xffffffff),
 636           (LLGFR (EXTRACT_SUBREG GR64:$src, subreg_l32))>;
 637
 638 // 32-bit extensions from 8-bit memory.  LLCMux expands to LLC or LLCH,
 639 // depending on the choice of register.
 640 def LLCMux : UnaryRXYPseudo<"llc", azextloadi8, GRX32, 1>,
 641              Requires<[FeatureHighWord]>;
 642 def LLC  : UnaryRXY<"llc", 0xE394, azextloadi8, GR32, 1>;
 643 def LLCH : UnaryRXY<"llch", 0xE3C2, azextloadi8, GRH32, 1>,
 644            Requires<[FeatureHighWord]>;
 645
 646 // 32-bit extensions from 16-bit memory.  LLHMux expands to LLH or LLHH,
 647 // depending on the choice of register.
 648 def LLHMux : UnaryRXYPseudo<"llh", azextloadi16, GRX32, 2>,
 649              Requires<[FeatureHighWord]>;
 650 def LLH   : UnaryRXY<"llh", 0xE395, azextloadi16, GR32, 2>;
 651 def LLHH  : UnaryRXY<"llhh", 0xE3C6, azextloadi16, GRH32, 2>,
 652             Requires<[FeatureHighWord]>;
 653 def LLHRL : UnaryRILPC<"llhrl", 0xC42, aligned_azextloadi16, GR32>;
 654
 655 // 64-bit extensions from memory.
 656 def LLGC   : UnaryRXY<"llgc", 0xE390, azextloadi8,  GR64, 1>;
 657 def LLGH   : UnaryRXY<"llgh", 0xE391, azextloadi16, GR64, 2>;
 658 def LLGF   : UnaryRXY<"llgf", 0xE316, azextloadi32, GR64, 4>;
 659 def LLGHRL : UnaryRILPC<"llghrl", 0xC46, aligned_azextloadi16, GR64>;
 660 def LLGFRL : UnaryRILPC<"llgfrl", 0xC4E, aligned_azextloadi32, GR64>;
 661
 662 // 31-to-64-bit zero extensions.
 663 def LLGTR : UnaryRRE<"llgtr", 0xB917, null_frag, GR64, GR64>;
 664 def LLGT  : UnaryRXY<"llgt",  0xE317, null_frag, GR64, 4>;
 665 def : Pat<(and GR64:$src, 0x7fffffff),
 666           (LLGTR GR64:$src)>;
 667 def : Pat<(and (i64 (azextloadi32 bdxaddr20only:$src)), 0x7fffffff),
 668           (LLGT bdxaddr20only:$src)>;
 669
 670 // Load and zero rightmost byte.
 671 let Predicates = [FeatureLoadAndZeroRightmostByte] in {
 672   def LLZRGF : UnaryRXY<"llzrgf", 0xE33A, null_frag, GR64, 4>;
 673   def : Pat<(and (i64 (azextloadi32 bdxaddr20only:$src)), 0xffffff00),
 674             (LLZRGF bdxaddr20only:$src)>;
 675 }
 676
 677 // Load and trap.
 678 let Predicates = [FeatureLoadAndTrap] in {
 679   def LLGFAT : UnaryRXY<"llgfat", 0xE39D, null_frag, GR64, 4>;
 680   def LLGTAT : UnaryRXY<"llgtat", 0xE39C, null_frag, GR64, 4>;
 681 }
 682
 683 //===----------------------------------------------------------------------===//
 684 // Truncations
 685 //===----------------------------------------------------------------------===//
 686
 687 // Truncations of 64-bit registers to 32-bit registers.
 688 def : Pat<(i32 (trunc GR64:$src)),
 689           (EXTRACT_SUBREG GR64:$src, subreg_l32)>;
 690
 691 // Truncations of 32-bit registers to 8-bit memory.  STCMux expands to
 692 // STC, STCY or STCH, depending on the choice of register.
 693 def STCMux : StoreRXYPseudo<truncstorei8, GRX32, 1>,
 694              Requires<[FeatureHighWord]>;
 695 defm STC : StoreRXPair<"stc", 0x42, 0xE372, truncstorei8, GR32, 1>;
 696 def STCH : StoreRXY<"stch", 0xE3C3, truncstorei8, GRH32, 1>,
 697            Requires<[FeatureHighWord]>;
 698
 699 // Truncations of 32-bit registers to 16-bit memory.  STHMux expands to
 700 // STH, STHY or STHH, depending on the choice of register.
 701 def STHMux : StoreRXYPseudo<truncstorei16, GRX32, 1>,
 702              Requires<[FeatureHighWord]>;
 703 defm STH : StoreRXPair<"sth", 0x40, 0xE370, truncstorei16, GR32, 2>;
 704 def STHH : StoreRXY<"sthh", 0xE3C7, truncstorei16, GRH32, 2>,
 705            Requires<[FeatureHighWord]>;
 706 def STHRL : StoreRILPC<"sthrl", 0xC47, aligned_truncstorei16, GR32>;
 707
 708 // Truncations of 64-bit registers to memory.
 709 defm : StoreGR64Pair<STC, STCY, truncstorei8>;
 710 defm : StoreGR64Pair<STH, STHY, truncstorei16>;
 711 def  : StoreGR64PC<STHRL, aligned_truncstorei16>;
 712 defm : StoreGR64Pair<ST, STY, truncstorei32>;
 713 def  : StoreGR64PC<STRL, aligned_truncstorei32>;
 714
 715 // Store characters under mask -- not (yet) used for codegen.
 716 defm STCM : StoreBinaryRSPair<"stcm", 0xBE, 0xEB2D, GR32, 0>;
 717 def STCMH : StoreBinaryRSY<"stcmh", 0xEB2C, GRH32, 0>;
 718
 719 //===----------------------------------------------------------------------===//
 720 // Multi-register moves
 721 //===----------------------------------------------------------------------===//
 722
 723 // Multi-register loads.
 724 defm LM : LoadMultipleRSPair<"lm", 0x98, 0xEB98, GR32>;
 725 def LMG : LoadMultipleRSY<"lmg", 0xEB04, GR64>;
 726 def LMH : LoadMultipleRSY<"lmh", 0xEB96, GRH32>;
 727 def LMD : LoadMultipleSSe<"lmd", 0xEF, GR64>;
 728
 729 // Multi-register stores.
 730 defm STM : StoreMultipleRSPair<"stm", 0x90, 0xEB90, GR32>;
 731 def STMG : StoreMultipleRSY<"stmg", 0xEB24, GR64>;
 732 def STMH : StoreMultipleRSY<"stmh", 0xEB26, GRH32>;
 733
 734 //===----------------------------------------------------------------------===//
 735 // Byte swaps
 736 //===----------------------------------------------------------------------===//
 737
 738 // Byte-swapping register moves.
 739 let hasSideEffects = 0 in {
 740   def LRVR  : UnaryRRE<"lrvr",  0xB91F, bswap, GR32, GR32>;
 741   def LRVGR : UnaryRRE<"lrvgr", 0xB90F, bswap, GR64, GR64>;
 742 }
 743
 744 // Byte-swapping loads.  Unlike normal loads, these instructions are
 745 // allowed to access storage more than once.
 746 def LRVH : UnaryRXY<"lrvh", 0xE31F, z_lrvh, GR32, 2>;
 747 def LRV  : UnaryRXY<"lrv",  0xE31E, z_lrv,  GR32, 4>;
 748 def LRVG : UnaryRXY<"lrvg", 0xE30F, z_lrvg, GR64, 8>;
 749
 750 // Likewise byte-swapping stores.
 751 def STRVH : StoreRXY<"strvh", 0xE33F, z_strvh, GR32, 2>;
 752 def STRV  : StoreRXY<"strv",  0xE33E, z_strv,  GR32, 4>;
 753 def STRVG : StoreRXY<"strvg", 0xE32F, z_strvg, GR64, 8>;
 754
 755 // Byte-swapping memory-to-memory moves.
 756 let mayLoad = 1, mayStore = 1 in
 757   def MVCIN : SideEffectBinarySSa<"mvcin", 0xE8>;
 758
 759 //===----------------------------------------------------------------------===//
 760 // Load address instructions
 761 //===----------------------------------------------------------------------===//
 762
 763 // Load BDX-style addresses.
 764 let hasSideEffects = 0, isAsCheapAsAMove = 1, isReMaterializable = 1 in
 765   defm LA : LoadAddressRXPair<"la", 0x41, 0xE371, bitconvert>;
 766
 767 // Load a PC-relative address.  There's no version of this instruction
 768 // with a 16-bit offset, so there's no relaxation.
 769 let hasSideEffects = 0, isAsCheapAsAMove = 1, isMoveImm = 1,
 770     isReMaterializable = 1 in
 771   def LARL : LoadAddressRIL<"larl", 0xC00, bitconvert>;
 772
 773 // Load the Global Offset Table address.  This will be lowered into a
 774 //     larl $R1, _GLOBAL_OFFSET_TABLE_
 775 // instruction.
 776 def GOT : Alias<6, (outs GR64:$R1), (ins),
 777                 [(set GR64:$R1, (global_offset_table))]>;
 778
 779 //===----------------------------------------------------------------------===//
 780 // Absolute and Negation
 781 //===----------------------------------------------------------------------===//
 782
 783 let Defs = [CC] in {
 784   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 785     def LPR  : UnaryRR <"lpr",  0x10,   z_iabs, GR32, GR32>;
 786     def LPGR : UnaryRRE<"lpgr", 0xB900, z_iabs, GR64, GR64>;
 787   }
 788   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 789     def LPGFR : UnaryRRE<"lpgfr", 0xB910, null_frag, GR64, GR32>;
 790 }
 791 def : Pat<(z_iabs32 GR32:$src), (LPR  GR32:$src)>;
 792 def : Pat<(z_iabs64 GR64:$src), (LPGR GR64:$src)>;
 793 defm : SXU<z_iabs,   LPGFR>;
 794 defm : SXU<z_iabs64, LPGFR>;
 795
 796 let Defs = [CC] in {
 797   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 798     def LNR  : UnaryRR <"lnr",  0x11,   z_inegabs, GR32, GR32>;
 799     def LNGR : UnaryRRE<"lngr", 0xB901, z_inegabs, GR64, GR64>;
 800   }
 801   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 802     def LNGFR : UnaryRRE<"lngfr", 0xB911, null_frag, GR64, GR32>;
 803 }
 804 def : Pat<(z_inegabs32 GR32:$src), (LNR  GR32:$src)>;
 805 def : Pat<(z_inegabs64 GR64:$src), (LNGR GR64:$src)>;
 806 defm : SXU<z_inegabs,   LNGFR>;
 807 defm : SXU<z_inegabs64, LNGFR>;
 808
 809 let Defs = [CC] in {
 810   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 811     def LCR  : UnaryRR <"lcr",  0x13,   ineg, GR32, GR32>;
 812     def LCGR : UnaryRRE<"lcgr", 0xB903, ineg, GR64, GR64>;
 813   }
 814   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 815     def LCGFR : UnaryRRE<"lcgfr", 0xB913, null_frag, GR64, GR32>;
 816 }
 817 defm : SXU<ineg, LCGFR>;
 818
 819 //===----------------------------------------------------------------------===//
 820 // Insertion
 821 //===----------------------------------------------------------------------===//
 822
 823 let isCodeGenOnly = 1 in
 824   defm IC32 : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR32, azextloadi8, 1>;
 825 defm IC : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR64, azextloadi8, 1>;
 826
 827 defm : InsertMem<"inserti8", IC32,  GR32, azextloadi8, bdxaddr12pair>;
 828 defm : InsertMem<"inserti8", IC32Y, GR32, azextloadi8, bdxaddr20pair>;
 829
 830 defm : InsertMem<"inserti8", IC,  GR64, azextloadi8, bdxaddr12pair>;
 831 defm : InsertMem<"inserti8", ICY, GR64, azextloadi8, bdxaddr20pair>;
 832
 833 // Insert characters under mask -- not (yet) used for codegen.
 834 let Defs = [CC] in {
 835   defm ICM : TernaryRSPair<"icm", 0xBF, 0xEB81, GR32, 0>;
 836   def ICMH : TernaryRSY<"icmh", 0xEB80, GRH32, 0>;
 837 }
 838
 839 // Insertions of a 16-bit immediate, leaving other bits unaffected.
 840 // We don't have or_as_insert equivalents of these operations because
 841 // OI is available instead.
 842 //
 843 // IIxMux expands to II[LH]x, depending on the choice of register.
 844 def IILMux : BinaryRIPseudo<insertll, GRX32, imm32ll16>,
 845              Requires<[FeatureHighWord]>;
 846 def IIHMux : BinaryRIPseudo<insertlh, GRX32, imm32lh16>,
 847              Requires<[FeatureHighWord]>;
 848 def IILL : BinaryRI<"iill", 0xA53, insertll, GR32, imm32ll16>;
 849 def IILH : BinaryRI<"iilh", 0xA52, insertlh, GR32, imm32lh16>;
 850 def IIHL : BinaryRI<"iihl", 0xA51, insertll, GRH32, imm32ll16>;
 851 def IIHH : BinaryRI<"iihh", 0xA50, insertlh, GRH32, imm32lh16>;
 852 def IILL64 : BinaryAliasRI<insertll, GR64, imm64ll16>;
 853 def IILH64 : BinaryAliasRI<insertlh, GR64, imm64lh16>;
 854 def IIHL64 : BinaryAliasRI<inserthl, GR64, imm64hl16>;
 855 def IIHH64 : BinaryAliasRI<inserthh, GR64, imm64hh16>;
 856
 857 // ...likewise for 32-bit immediates.  For GR32s this is a general
 858 // full-width move.  (We use IILF rather than something like LLILF
 859 // for 32-bit moves because IILF leaves the upper 32 bits of the
 860 // GR64 unchanged.)
 861 let isAsCheapAsAMove = 1, isMoveImm = 1, isReMaterializable = 1 in {
 862   def IIFMux : UnaryRIPseudo<bitconvert, GRX32, uimm32>,
 863                Requires<[FeatureHighWord]>;
 864   def IILF : UnaryRIL<"iilf", 0xC09, bitconvert, GR32, uimm32>;
 865   def IIHF : UnaryRIL<"iihf", 0xC08, bitconvert, GRH32, uimm32>;
 866 }
 867 def IILF64 : BinaryAliasRIL<insertlf, GR64, imm64lf32>;
 868 def IIHF64 : BinaryAliasRIL<inserthf, GR64, imm64hf32>;
 869
 870 // An alternative model of inserthf, with the first operand being
 871 // a zero-extended value.
 872 def : Pat<(or (zext32 GR32:$src), imm64hf32:$imm),
 873           (IIHF64 (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_l32),
 874                   imm64hf32:$imm)>;
 875
 876 //===----------------------------------------------------------------------===//
 877 // Addition
 878 //===----------------------------------------------------------------------===//
 879
 880 // Plain addition.
 881 let Defs = [CC], CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 882   // Addition of a register.
 883   let isCommutable = 1 in {
 884     defm AR : BinaryRRAndK<"ar", 0x1A, 0xB9F8, add, GR32, GR32>;
 885     defm AGR : BinaryRREAndK<"agr", 0xB908, 0xB9E8, add, GR64, GR64>;
 886   }
 887   def AGFR : BinaryRRE<"agfr", 0xB918, null_frag, GR64, GR32>;
 888
 889   // Addition of signed 16-bit immediates.
 890   defm AHIMux : BinaryRIAndKPseudo<"ahimux", add, GRX32, imm32sx16>;
 891   defm AHI  : BinaryRIAndK<"ahi",  0xA7A, 0xECD8, add, GR32, imm32sx16>;
 892   defm AGHI : BinaryRIAndK<"aghi", 0xA7B, 0xECD9, add, GR64, imm64sx16>;
 893
 894   // Addition of signed 32-bit immediates.
 895   def AFIMux : BinaryRIPseudo<add, GRX32, simm32>,
 896                Requires<[FeatureHighWord]>;
 897   def AFI  : BinaryRIL<"afi",  0xC29, add, GR32, simm32>;
 898   def AIH  : BinaryRIL<"aih",  0xCC8, add, GRH32, simm32>,
 899              Requires<[FeatureHighWord]>;
 900   def AGFI : BinaryRIL<"agfi", 0xC28, add, GR64, imm64sx32>;
 901
 902   // Addition of memory.
 903   defm AH  : BinaryRXPair<"ah", 0x4A, 0xE37A, add, GR32, asextloadi16, 2>;
 904   defm A   : BinaryRXPair<"a",  0x5A, 0xE35A, add, GR32, load, 4>;
 905   def  AGF : BinaryRXY<"agf", 0xE318, add, GR64, asextloadi32, 4>;
 906   def  AG  : BinaryRXY<"ag",  0xE308, add, GR64, load, 8>;
 907
 908   // Addition to memory.
 909   def ASI  : BinarySIY<"asi",  0xEB6A, add, imm32sx8>;
 910   def AGSI : BinarySIY<"agsi", 0xEB7A, add, imm64sx8>;
 911 }
 912 defm : SXB<add, GR64, AGFR>;
 913
 914 // Addition producing a carry.
 915 let Defs = [CC] in {
 916   // Addition of a register.
 917   let isCommutable = 1 in {
 918     defm ALR : BinaryRRAndK<"alr", 0x1E, 0xB9FA, addc, GR32, GR32>;
 919     defm ALGR : BinaryRREAndK<"algr", 0xB90A, 0xB9EA, addc, GR64, GR64>;
 920   }
 921   def ALGFR : BinaryRRE<"algfr", 0xB91A, null_frag, GR64, GR32>;
 922
 923   // Addition of signed 16-bit immediates.
 924   def ALHSIK  : BinaryRIE<"alhsik",  0xECDA, addc, GR32, imm32sx16>,
 925                 Requires<[FeatureDistinctOps]>;
 926   def ALGHSIK : BinaryRIE<"alghsik", 0xECDB, addc, GR64, imm64sx16>,
 927                 Requires<[FeatureDistinctOps]>;
 928
 929   // Addition of unsigned 32-bit immediates.
 930   def ALFI  : BinaryRIL<"alfi",  0xC2B, addc, GR32, uimm32>;
 931   def ALGFI : BinaryRIL<"algfi", 0xC2A, addc, GR64, imm64zx32>;
 932
 933   // Addition of memory.
 934   defm AL   : BinaryRXPair<"al", 0x5E, 0xE35E, addc, GR32, load, 4>;
 935   def  ALGF : BinaryRXY<"algf", 0xE31A, addc, GR64, azextloadi32, 4>;
 936   def  ALG  : BinaryRXY<"alg",  0xE30A, addc, GR64, load, 8>;
 937
 938   // Addition to memory.
 939   def ALSI  : BinarySIY<"alsi",  0xEB6E, null_frag, imm32sx8>;
 940   def ALGSI : BinarySIY<"algsi", 0xEB7E, null_frag, imm64sx8>;
 941 }
 942 defm : ZXB<addc, GR64, ALGFR>;
 943
 944 // Addition producing and using a carry.
 945 let Defs = [CC], Uses = [CC] in {
 946   // Addition of a register.
 947   def ALCR  : BinaryRRE<"alcr",  0xB998, adde, GR32, GR32>;
 948   def ALCGR : BinaryRRE<"alcgr", 0xB988, adde, GR64, GR64>;
 949
 950   // Addition of memory.
 951   def ALC  : BinaryRXY<"alc",  0xE398, adde, GR32, load, 4>;
 952   def ALCG : BinaryRXY<"alcg", 0xE388, adde, GR64, load, 8>;
 953 }
 954
 955 //===----------------------------------------------------------------------===//
 956 // Subtraction
 957 //===----------------------------------------------------------------------===//
 958
 959 // Plain subtraction.  Although immediate forms exist, we use the
 960 // add-immediate instruction instead.
 961 let Defs = [CC], CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 962   // Subtraction of a register.
 963   defm SR : BinaryRRAndK<"sr", 0x1B, 0xB9F9, sub, GR32, GR32>;
 964   def SGFR : BinaryRRE<"sgfr", 0xB919, null_frag, GR64, GR32>;
 965   defm SGR : BinaryRREAndK<"sgr", 0xB909, 0xB9E9, sub, GR64, GR64>;
 966
 967   // Subtraction of memory.
 968   defm SH  : BinaryRXPair<"sh", 0x4B, 0xE37B, sub, GR32, asextloadi16, 2>;
 969   defm S   : BinaryRXPair<"s", 0x5B, 0xE35B, sub, GR32, load, 4>;
 970   def  SGF : BinaryRXY<"sgf", 0xE319, sub, GR64, asextloadi32, 4>;
 971   def  SG  : BinaryRXY<"sg",  0xE309, sub, GR64, load, 8>;
 972 }
 973 defm : SXB<sub, GR64, SGFR>;
 974
 975 // Subtraction producing a carry.
 976 let Defs = [CC] in {
 977   // Subtraction of a register.
 978   defm SLR : BinaryRRAndK<"slr", 0x1F, 0xB9FB, subc, GR32, GR32>;
 979   def SLGFR : BinaryRRE<"slgfr", 0xB91B, null_frag, GR64, GR32>;
 980   defm SLGR : BinaryRREAndK<"slgr", 0xB90B, 0xB9EB, subc, GR64, GR64>;
 981
 982   // Subtraction of unsigned 32-bit immediates.  These don't match
 983   // subc because we prefer addc for constants.
 984   def SLFI  : BinaryRIL<"slfi",  0xC25, null_frag, GR32, uimm32>;
 985   def SLGFI : BinaryRIL<"slgfi", 0xC24, null_frag, GR64, imm64zx32>;
 986
 987   // Subtraction of memory.
 988   defm SL   : BinaryRXPair<"sl", 0x5F, 0xE35F, subc, GR32, load, 4>;
 989   def  SLGF : BinaryRXY<"slgf", 0xE31B, subc, GR64, azextloadi32, 4>;
 990   def  SLG  : BinaryRXY<"slg",  0xE30B, subc, GR64, load, 8>;
 991 }
 992 defm : ZXB<subc, GR64, SLGFR>;
 993
 994 // Subtraction producing and using a carry.
 995 let Defs = [CC], Uses = [CC] in {
 996   // Subtraction of a register.
 997   def SLBR  : BinaryRRE<"slbr",  0xB999, sube, GR32, GR32>;
 998   def SLBGR : BinaryRRE<"slbgr", 0xB989, sube, GR64, GR64>;
 999
1000   // Subtraction of memory.
1001   def SLB  : BinaryRXY<"slb",  0xE399, sube, GR32, load, 4>;
1002   def SLBG : BinaryRXY<"slbg", 0xE389, sube, GR64, load, 8>;
1003 }
1004
1005 //===----------------------------------------------------------------------===//
1006 // AND
1007 //===----------------------------------------------------------------------===//
1008
1009 let Defs = [CC] in {
1010   // ANDs of a register.
1011   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
1012     defm NR : BinaryRRAndK<"nr", 0x14, 0xB9F4, and, GR32, GR32>;
1013     defm NGR : BinaryRREAndK<"ngr", 0xB980, 0xB9E4, and, GR64, GR64>;
1014   }
1015
1016   let isConvertibleToThreeAddress = 1 in {
1017     // ANDs of a 16-bit immediate, leaving other bits unaffected.
1018     // The CC result only reflects the 16-bit field, not the full register.
1019     //
1020     // NIxMux expands to NI[LH]x, depending on the choice of register.
1021     def NILMux : BinaryRIPseudo<and, GRX32, imm32ll16c>,
1022                  Requires<[FeatureHighWord]>;
1023     def NIHMux : BinaryRIPseudo<and, GRX32, imm32lh16c>,
1024                  Requires<[FeatureHighWord]>;
1025     def NILL : BinaryRI<"nill", 0xA57, and, GR32, imm32ll16c>;
1026     def NILH : BinaryRI<"nilh", 0xA56, and, GR32, imm32lh16c>;
1027     def NIHL : BinaryRI<"nihl", 0xA55, and, GRH32, imm32ll16c>;
1028     def NIHH : BinaryRI<"nihh", 0xA54, and, GRH32, imm32lh16c>;
1029     def NILL64 : BinaryAliasRI<and, GR64, imm64ll16c>;
1030     def NILH64 : BinaryAliasRI<and, GR64, imm64lh16c>;
1031     def NIHL64 : BinaryAliasRI<and, GR64, imm64hl16c>;
1032     def NIHH64 : BinaryAliasRI<and, GR64, imm64hh16c>;
1033
1034     // ANDs of a 32-bit immediate, leaving other bits unaffected.
1035     // The CC result only reflects the 32-bit field, which means we can
1036     // use it as a zero indicator for i32 operations but not otherwise.
1037     let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
1038       // Expands to NILF or NIHF, depending on the choice of register.
1039       def NIFMux : BinaryRIPseudo<and, GRX32, uimm32>,
1040                    Requires<[FeatureHighWord]>;
1041       def NILF : BinaryRIL<"nilf", 0xC0B, and, GR32, uimm32>;
1042       def NIHF : BinaryRIL<"nihf", 0xC0A, and, GRH32, uimm32>;
1043     }
1044     def NILF64 : BinaryAliasRIL<and, GR64, imm64lf32c>;
1045     def NIHF64 : BinaryAliasRIL<and, GR64, imm64hf32c>;
1046   }
1047
1048   // ANDs of memory.
1049   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
1050     defm N  : BinaryRXPair<"n", 0x54, 0xE354, and, GR32, load, 4>;
1051     def  NG : BinaryRXY<"ng", 0xE380, and, GR64, load, 8>;
1052   }
1053
1054   // AND to memory
1055   defm NI : BinarySIPair<"ni", 0x94, 0xEB54, null_frag, imm32zx8>;
1056
1057   // Block AND.
1058   let mayLoad = 1, mayStore = 1 in
1059     defm NC : MemorySS<"nc", 0xD4, z_nc, z_nc_loop>;
1060 }
1061 defm : RMWIByte<and, bdaddr12pair, NI>;
1062 defm : RMWIByte<and, bdaddr20pair, NIY>;
1063
1064 //===----------------------------------------------------------------------===//
1065 // OR
1066 //===----------------------------------------------------------------------===//
1067
1068 let Defs = [CC] in {
1069   // ORs of a register.
1070   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
1071     defm OR : BinaryRRAndK<"or", 0x16, 0xB9F6, or, GR32, GR32>;
1072     defm OGR : BinaryRREAndK<"ogr", 0xB981, 0xB9E6, or, GR64, GR64>;
1073   }
1074
1075   // ORs of a 16-bit immediate, leaving other bits unaffected.
1076   // The CC result only reflects the 16-bit field, not the full register.
1077   //
1078   // OIxMux expands to OI[LH]x, depending on the choice of register.
1079   def OILMux : BinaryRIPseudo<or, GRX32, imm32ll16>,
1080                Requires<[FeatureHighWord]>;
1081   def OIHMux : BinaryRIPseudo<or, GRX32, imm32lh16>,
1082                Requires<[FeatureHighWord]>;
1083   def OILL : BinaryRI<"oill", 0xA5B, or, GR32, imm32ll16>;
1084   def OILH : BinaryRI<"oilh", 0xA5A, or, GR32, imm32lh16>;
1085   def OIHL : BinaryRI<"oihl", 0xA59, or, GRH32, imm32ll16>;
1086   def OIHH : BinaryRI<"oihh", 0xA58, or, GRH32, imm32lh16>;
1087   def OILL64 : BinaryAliasRI<or, GR64, imm64ll16>;
1088   def OILH64 : BinaryAliasRI<or, GR64, imm64lh16>;
1089   def OIHL64 : BinaryAliasRI<or, GR64, imm64hl16>;
1090   def OIHH64 : BinaryAliasRI<or, GR64, imm64hh16>;
1091
1092   // ORs of a 32-bit immediate, leaving other bits unaffected.
1093   // The CC result only reflects the 32-bit field, which means we can
1094   // use it as a zero indicator for i32 operations but not otherwise.
1095   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
1096     // Expands to OILF or OIHF, depending on the choice of register.
1097     def OIFMux : BinaryRIPseudo<or, GRX32, uimm32>,
1098                  Requires<[FeatureHighWord]>;
1099     def OILF : BinaryRIL<"oilf", 0xC0D, or, GR32, uimm32>;
1100     def OIHF : BinaryRIL<"oihf", 0xC0C, or, GRH32, uimm32>;
1101   }
1102   def OILF64 : BinaryAliasRIL<or, GR64, imm64lf32>;
1103   def OIHF64 : BinaryAliasRIL<or, GR64, imm64hf32>;
1104
1105   // ORs of memory.
1106   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
1107     defm O  : BinaryRXPair<"o", 0x56, 0xE356, or, GR32, load, 4>;
1108     def  OG : BinaryRXY<"og", 0xE381, or, GR64, load, 8>;
1109   }
1110
1111   // OR to memory
1112   defm OI : BinarySIPair<"oi", 0x96, 0xEB56, null_frag, imm32zx8>;
1113
1114   // Block OR.
1115   let mayLoad = 1, mayStore = 1 in
1116     defm OC : MemorySS<"oc", 0xD6, z_oc, z_oc_loop>;
1117 }
1118 defm : RMWIByte<or, bdaddr12pair, OI>;
1119 defm : RMWIByte<or, bdaddr20pair, OIY>;
1120
1121 //===----------------------------------------------------------------------===//
1122 // XOR
1123 //===----------------------------------------------------------------------===//
1124
1125 let Defs = [CC] in {
1126   // XORs of a register.
1127   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
1128     defm XR : BinaryRRAndK<"xr", 0x17, 0xB9F7, xor, GR32, GR32>;
1129     defm XGR : BinaryRREAndK<"xgr", 0xB982, 0xB9E7, xor, GR64, GR64>;
1130   }
1131
1132   // XORs of a 32-bit immediate, leaving other bits unaffected.
1133   // The CC result only reflects the 32-bit field, which means we can
1134   // use it as a zero indicator for i32 operations but not otherwise.
1135   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
1136     // Expands to XILF or XIHF, depending on the choice of register.
1137     def XIFMux : BinaryRIPseudo<xor, GRX32, uimm32>,
1138                  Requires<[FeatureHighWord]>;
1139     def XILF : BinaryRIL<"xilf", 0xC07, xor, GR32, uimm32>;
1140     def XIHF : BinaryRIL<"xihf", 0xC06, xor, GRH32, uimm32>;
1141   }
1142   def XILF64 : BinaryAliasRIL<xor, GR64, imm64lf32>;
1143   def XIHF64 : BinaryAliasRIL<xor, GR64, imm64hf32>;
1144
1145   // XORs of memory.
1146   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
1147     defm X  : BinaryRXPair<"x",0x57, 0xE357, xor, GR32, load, 4>;
1148     def  XG : BinaryRXY<"xg", 0xE382, xor, GR64, load, 8>;
1149   }
1150
1151   // XOR to memory
1152   defm XI : BinarySIPair<"xi", 0x97, 0xEB57, null_frag, imm32zx8>;
1153
1154   // Block XOR.
1155   let mayLoad = 1, mayStore = 1 in
1156     defm XC : MemorySS<"xc", 0xD7, z_xc, z_xc_loop>;
1157 }
1158 defm : RMWIByte<xor, bdaddr12pair, XI>;
1159 defm : RMWIByte<xor, bdaddr20pair, XIY>;
1160
1161 //===----------------------------------------------------------------------===//
1162 // Multiplication
1163 //===----------------------------------------------------------------------===//
1164
1165 // Multiplication of a register.
1166 let isCommutable = 1 in {
1167   def MSR  : BinaryRRE<"msr",  0xB252, mul, GR32, GR32>;
1168   def MSGR : BinaryRRE<"msgr", 0xB90C, mul, GR64, GR64>;
1169 }
1170 def MSGFR : BinaryRRE<"msgfr", 0xB91C, null_frag, GR64, GR32>;
1171 defm : SXB<mul, GR64, MSGFR>;
1172
1173 // Multiplication of a signed 16-bit immediate.
1174 def MHI  : BinaryRI<"mhi",  0xA7C, mul, GR32, imm32sx16>;
1175 def MGHI : BinaryRI<"mghi", 0xA7D, mul, GR64, imm64sx16>;
1176
1177 // Multiplication of a signed 32-bit immediate.
1178 def MSFI  : BinaryRIL<"msfi",  0xC21, mul, GR32, simm32>;
1179 def MSGFI : BinaryRIL<"msgfi", 0xC20, mul, GR64, imm64sx32>;
1180
1181 // Multiplication of memory.
1182 defm MH   : BinaryRXPair<"mh", 0x4C, 0xE37C, mul, GR32, asextloadi16, 2>;
1183 defm MS   : BinaryRXPair<"ms", 0x71, 0xE351, mul, GR32, load, 4>;
1184 def  MSGF : BinaryRXY<"msgf", 0xE31C, mul, GR64, asextloadi32, 4>;
1185 def  MSG  : BinaryRXY<"msg",  0xE30C, mul, GR64, load, 8>;
1186
1187 // Multiplication of a register, producing two results.
1188 def MR   : BinaryRR <"mr",   0x1C,   null_frag, GR128, GR32>;
1189 def MLR  : BinaryRRE<"mlr",  0xB996, null_frag, GR128, GR32>;
1190 def MLGR : BinaryRRE<"mlgr", 0xB986, z_umul_lohi64, GR128, GR64>;
1191
1192 // Multiplication of memory, producing two results.
1193 def M   : BinaryRX <"m",   0x5C,   null_frag, GR128, load, 4>;
1194 def MFY : BinaryRXY<"mfy", 0xE35C, null_frag, GR128, load, 4>;
1195 def ML  : BinaryRXY<"ml",  0xE396, null_frag, GR128, load, 4>;
1196 def MLG : BinaryRXY<"mlg", 0xE386, z_umul_lohi64, GR128, load, 8>;
1197
1198 //===----------------------------------------------------------------------===//
1199 // Division and remainder
1200 //===----------------------------------------------------------------------===//
1201
1202 let hasSideEffects = 1 in {  // Do not speculatively execute.
1203   // Division and remainder, from registers.
1204   def DR    : BinaryRR <"dr",    0x1D,   null_frag,   GR128, GR32>;
1205   def DSGFR : BinaryRRE<"dsgfr", 0xB91D, z_sdivrem32, GR128, GR32>;
1206   def DSGR  : BinaryRRE<"dsgr",  0xB90D, z_sdivrem64, GR128, GR64>;
1207   def DLR   : BinaryRRE<"dlr",   0xB997, z_udivrem32, GR128, GR32>;
1208   def DLGR  : BinaryRRE<"dlgr",  0xB987, z_udivrem64, GR128, GR64>;
1209
1210   // Division and remainder, from memory.
1211   def D    : BinaryRX <"d",    0x5D,   null_frag,   GR128, load, 4>;
1212   def DSGF : BinaryRXY<"dsgf", 0xE31D, z_sdivrem32, GR128, load, 4>;
1213   def DSG  : BinaryRXY<"dsg",  0xE30D, z_sdivrem64, GR128, load, 8>;
1214   def DL   : BinaryRXY<"dl",   0xE397, z_udivrem32, GR128, load, 4>;
1215   def DLG  : BinaryRXY<"dlg",  0xE387, z_udivrem64, GR128, load, 8>;
1216 }
1217
1218 //===----------------------------------------------------------------------===//
1219 // Shifts
1220 //===----------------------------------------------------------------------===//
1221
1222 // Logical shift left.
1223 let hasSideEffects = 0 in {
1224   defm SLL : BinaryRSAndK<"sll", 0x89, 0xEBDF, shl, GR32>;
1225   def SLLG : BinaryRSY<"sllg", 0xEB0D, shl, GR64>;
1226   def SLDL : BinaryRS<"sldl", 0x8D, null_frag, GR128>;
1227 }
1228
1229 // Arithmetic shift left.
1230 let Defs = [CC] in {
1231   defm SLA : BinaryRSAndK<"sla", 0x8B, 0xEBDD, null_frag, GR32>;
1232   def SLAG : BinaryRSY<"slag", 0xEB0B, null_frag, GR64>;
1233   def SLDA : BinaryRS<"slda", 0x8F, null_frag, GR128>;
1234 }
1235
1236 // Logical shift right.
1237 let hasSideEffects = 0 in {
1238   defm SRL : BinaryRSAndK<"srl", 0x88, 0xEBDE, srl, GR32>;
1239   def SRLG : BinaryRSY<"srlg", 0xEB0C, srl, GR64>;
1240   def SRDL : BinaryRS<"srdl", 0x8C, null_frag, GR128>;
1241 }
1242
1243 // Arithmetic shift right.
1244 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
1245   defm SRA : BinaryRSAndK<"sra", 0x8A, 0xEBDC, sra, GR32>;
1246   def SRAG : BinaryRSY<"srag", 0xEB0A, sra, GR64>;
1247   def SRDA : BinaryRS<"srda", 0x8E, null_frag, GR128>;
1248 }
1249
1250 // Rotate left.
1251 let hasSideEffects = 0 in {
1252   def RLL  : BinaryRSY<"rll",  0xEB1D, rotl, GR32>;
1253   def RLLG : BinaryRSY<"rllg", 0xEB1C, rotl, GR64>;
1254 }
1255
1256 // Rotate second operand left and inserted selected bits into first operand.
1257 // These can act like 32-bit operands provided that the constant start and
1258 // end bits (operands 2 and 3) are in the range [32, 64).
1259 let Defs = [CC] in {
1260   let isCodeGenOnly = 1 in
1261     def RISBG32 : RotateSelectRIEf<"risbg", 0xEC55, GR32, GR32>;
1262   let CCValues = 0xE, CompareZeroCCMask = 0xE in
1263     def RISBG : RotateSelectRIEf<"risbg", 0xEC55, GR64, GR64>;
1264 }
1265
1266 // On zEC12 we have a variant of RISBG that does not set CC.
1267 let Predicates = [FeatureMiscellaneousExtensions] in
1268   def RISBGN : RotateSelectRIEf<"risbgn", 0xEC59, GR64, GR64>;
1269
1270 // Forms of RISBG that only affect one word of the destination register.
1271 // They do not set CC.
1272 let Predicates = [FeatureHighWord] in {
1273   def RISBMux : RotateSelectRIEfPseudo<GRX32, GRX32>;
1274   def RISBLL  : RotateSelectAliasRIEf<GR32,  GR32>;
1275   def RISBLH  : RotateSelectAliasRIEf<GR32,  GRH32>;
1276   def RISBHL  : RotateSelectAliasRIEf<GRH32, GR32>;
1277   def RISBHH  : RotateSelectAliasRIEf<GRH32, GRH32>;
1278   def RISBLG  : RotateSelectRIEf<"risblg", 0xEC51, GR32, GR64>;
1279   def RISBHG  : RotateSelectRIEf<"risbhg", 0xEC5D, GRH32, GR64>;
1280 }
1281
1282 // Rotate second operand left and perform a logical operation with selected
1283 // bits of the first operand.  The CC result only describes the selected bits,
1284 // so isn't useful for a full comparison against zero.
1285 let Defs = [CC] in {
1286   def RNSBG : RotateSelectRIEf<"rnsbg", 0xEC54, GR64, GR64>;
1287   def ROSBG : RotateSelectRIEf<"rosbg", 0xEC56, GR64, GR64>;
1288   def RXSBG : RotateSelectRIEf<"rxsbg", 0xEC57, GR64, GR64>;
1289 }
1290
1291 //===----------------------------------------------------------------------===//
1292 // Comparison
1293 //===----------------------------------------------------------------------===//
1294
1295 // Signed comparisons.  We put these before the unsigned comparisons because
1296 // some of the signed forms have COMPARE AND BRANCH equivalents whereas none
1297 // of the unsigned forms do.
1298 let Defs = [CC], CCValues = 0xE in {
1299   // Comparison with a register.
1300   def CR   : CompareRR <"cr",   0x19,   z_scmp,    GR32, GR32>;
1301   def CGFR : CompareRRE<"cgfr", 0xB930, null_frag, GR64, GR32>;
1302   def CGR  : CompareRRE<"cgr",  0xB920, z_scmp,    GR64, GR64>;
1303
1304   // Comparison with a signed 16-bit immediate.  CHIMux expands to CHI or CIH,
1305   // depending on the choice of register.
1306   def CHIMux : CompareRIPseudo<z_scmp, GRX32, imm32sx16>,
1307                Requires<[FeatureHighWord]>;
1308   def CHI  : CompareRI<"chi",  0xA7E, z_scmp, GR32, imm32sx16>;
1309   def CGHI : CompareRI<"cghi", 0xA7F, z_scmp, GR64, imm64sx16>;
1310
1311   // Comparison with a signed 32-bit immediate.  CFIMux expands to CFI or CIH,
1312   // depending on the choice of register.
1313   def CFIMux : CompareRIPseudo<z_scmp, GRX32, simm32>,
1314                Requires<[FeatureHighWord]>;
1315   def CFI  : CompareRIL<"cfi",  0xC2D, z_scmp, GR32, simm32>;
1316   def CIH  : CompareRIL<"cih",  0xCCD, z_scmp, GRH32, simm32>,
1317              Requires<[FeatureHighWord]>;
1318   def CGFI : CompareRIL<"cgfi", 0xC2C, z_scmp, GR64, imm64sx32>;
1319
1320   // Comparison with memory.
1321   defm CH    : CompareRXPair<"ch", 0x49, 0xE379, z_scmp, GR32, asextloadi16, 2>;
1322   def  CMux  : CompareRXYPseudo<z_scmp, GRX32, load, 4>,
1323                Requires<[FeatureHighWord]>;
1324   defm C     : CompareRXPair<"c",  0x59, 0xE359, z_scmp, GR32, load, 4>;
1325   def  CHF   : CompareRXY<"chf", 0xE3CD, z_scmp, GRH32, load, 4>,
1326                Requires<[FeatureHighWord]>;
1327   def  CGH   : CompareRXY<"cgh", 0xE334, z_scmp, GR64, asextloadi16, 2>;
1328   def  CGF   : CompareRXY<"cgf", 0xE330, z_scmp, GR64, asextloadi32, 4>;
1329   def  CG    : CompareRXY<"cg",  0xE320, z_scmp, GR64, load, 8>;
1330   def  CHRL  : CompareRILPC<"chrl",  0xC65, z_scmp, GR32, aligned_asextloadi16>;
1331   def  CRL   : CompareRILPC<"crl",   0xC6D, z_scmp, GR32, aligned_load>;
1332   def  CGHRL : CompareRILPC<"cghrl", 0xC64, z_scmp, GR64, aligned_asextloadi16>;
1333   def  CGFRL : CompareRILPC<"cgfrl", 0xC6C, z_scmp, GR64, aligned_asextloadi32>;
1334   def  CGRL  : CompareRILPC<"cgrl",  0xC68, z_scmp, GR64, aligned_load>;
1335
1336   // Comparison between memory and a signed 16-bit immediate.
1337   def CHHSI : CompareSIL<"chhsi", 0xE554, z_scmp, asextloadi16, imm32sx16>;
1338   def CHSI  : CompareSIL<"chsi",  0xE55C, z_scmp, load, imm32sx16>;
1339   def CGHSI : CompareSIL<"cghsi", 0xE558, z_scmp, load, imm64sx16>;
1340 }
1341 defm : SXB<z_scmp, GR64, CGFR>;
1342
1343 // Unsigned comparisons.
1344 let Defs = [CC], CCValues = 0xE, IsLogical = 1 in {
1345   // Comparison with a register.
1346   def CLR   : CompareRR <"clr",   0x15,   z_ucmp,    GR32, GR32>;
1347   def CLGFR : CompareRRE<"clgfr", 0xB931, null_frag, GR64, GR32>;
1348   def CLGR  : CompareRRE<"clgr",  0xB921, z_ucmp,    GR64, GR64>;
1349
1350   // Comparison with an unsigned 32-bit immediate.  CLFIMux expands to CLFI
1351   // or CLIH, depending on the choice of register.
1352   def CLFIMux : CompareRIPseudo<z_ucmp, GRX32, uimm32>,
1353                 Requires<[FeatureHighWord]>;
1354   def CLFI  : CompareRIL<"clfi",  0xC2F, z_ucmp, GR32, uimm32>;
1355   def CLIH  : CompareRIL<"clih",  0xCCF, z_ucmp, GRH32, uimm32>,
1356               Requires<[FeatureHighWord]>;
1357   def CLGFI : CompareRIL<"clgfi", 0xC2E, z_ucmp, GR64, imm64zx32>;
1358
1359   // Comparison with memory.
1360   def  CLMux  : CompareRXYPseudo<z_ucmp, GRX32, load, 4>,
1361                 Requires<[FeatureHighWord]>;
1362   defm CL     : CompareRXPair<"cl", 0x55, 0xE355, z_ucmp, GR32, load, 4>;
1363   def  CLHF   : CompareRXY<"clhf", 0xE3CF, z_ucmp, GRH32, load, 4>,
1364                 Requires<[FeatureHighWord]>;
1365   def  CLGF   : CompareRXY<"clgf", 0xE331, z_ucmp, GR64, azextloadi32, 4>;
1366   def  CLG    : CompareRXY<"clg",  0xE321, z_ucmp, GR64, load, 8>;
1367   def  CLHRL  : CompareRILPC<"clhrl",  0xC67, z_ucmp, GR32,
1368                              aligned_azextloadi16>;
1369   def  CLRL   : CompareRILPC<"clrl",   0xC6F, z_ucmp, GR32,
1370                              aligned_load>;
1371   def  CLGHRL : CompareRILPC<"clghrl", 0xC66, z_ucmp, GR64,
1372                              aligned_azextloadi16>;
1373   def  CLGFRL : CompareRILPC<"clgfrl", 0xC6E, z_ucmp, GR64,
1374                              aligned_azextloadi32>;
1375   def  CLGRL  : CompareRILPC<"clgrl",  0xC6A, z_ucmp, GR64,
1376                              aligned_load>;
1377
1378   // Comparison between memory and an unsigned 8-bit immediate.
1379   defm CLI : CompareSIPair<"cli", 0x95, 0xEB55, z_ucmp, azextloadi8, imm32zx8>;
1380
1381   // Comparison between memory and an unsigned 16-bit immediate.
1382   def CLHHSI : CompareSIL<"clhhsi", 0xE555, z_ucmp, azextloadi16, imm32zx16>;
1383   def CLFHSI : CompareSIL<"clfhsi", 0xE55D, z_ucmp, load, imm32zx16>;
1384   def CLGHSI : CompareSIL<"clghsi", 0xE559, z_ucmp, load, imm64zx16>;
1385 }
1386 defm : ZXB<z_ucmp, GR64, CLGFR>;
1387
1388 // Memory-to-memory comparison.
1389 let mayLoad = 1, Defs = [CC] in {
1390   defm CLC : MemorySS<"clc", 0xD5, z_clc, z_clc_loop>;
1391   def CLCL  : SideEffectBinaryMemMemRR<"clcl", 0x0F, GR128, GR128>;
1392   def CLCLE : SideEffectTernaryMemMemRS<"clcle", 0xA9, GR128, GR128>;
1393   def CLCLU : SideEffectTernaryMemMemRSY<"clclu", 0xEB8F, GR128, GR128>;
1394 }
1395
1396 // String comparison.
1397 let mayLoad = 1, Defs = [CC] in
1398   defm CLST : StringRRE<"clst", 0xB25D, z_strcmp>;
1399
1400 // Test under mask.
1401 let Defs = [CC] in {
1402   // TMxMux expands to TM[LH]x, depending on the choice of register.
1403   def TMLMux : CompareRIPseudo<z_tm_reg, GRX32, imm32ll16>,
1404                Requires<[FeatureHighWord]>;
1405   def TMHMux : CompareRIPseudo<z_tm_reg, GRX32, imm32lh16>,
1406                Requires<[FeatureHighWord]>;
1407   def TMLL : CompareRI<"tmll", 0xA71, z_tm_reg, GR32, imm32ll16>;
1408   def TMLH : CompareRI<"tmlh", 0xA70, z_tm_reg, GR32, imm32lh16>;
1409   def TMHL : CompareRI<"tmhl", 0xA73, z_tm_reg, GRH32, imm32ll16>;
1410   def TMHH : CompareRI<"tmhh", 0xA72, z_tm_reg, GRH32, imm32lh16>;
1411
1412   def TMLL64 : CompareAliasRI<z_tm_reg, GR64, imm64ll16>;
1413   def TMLH64 : CompareAliasRI<z_tm_reg, GR64, imm64lh16>;
1414   def TMHL64 : CompareAliasRI<z_tm_reg, GR64, imm64hl16>;
1415   def TMHH64 : CompareAliasRI<z_tm_reg, GR64, imm64hh16>;
1416
1417   defm TM : CompareSIPair<"tm", 0x91, 0xEB51, z_tm_mem, anyextloadi8, imm32zx8>;
1418 }
1419
1420 def TML : InstAlias<"tml\t$R, $I", (TMLL GR32:$R, imm32ll16:$I), 0>;
1421 def TMH : InstAlias<"tmh\t$R, $I", (TMLH GR32:$R, imm32lh16:$I), 0>;
1422
1423 // Compare logical characters under mask -- not (yet) used for codegen.
1424 let Defs = [CC] in {
1425   defm CLM : CompareRSPair<"clm", 0xBD, 0xEB21, GR32, 0>;
1426   def CLMH : CompareRSY<"clmh", 0xEB20, GRH32, 0>;
1427 }
1428
1429 //===----------------------------------------------------------------------===//
1430 // Prefetch and execution hint
1431 //===----------------------------------------------------------------------===//
1432
1433 def PFD : PrefetchRXY<"pfd", 0xE336, z_prefetch>;
1434 def PFDRL : PrefetchRILPC<"pfdrl", 0xC62, z_prefetch>;
1435
1436 let Predicates = [FeatureExecutionHint] in {
1437   // Branch Prediction Preload
1438   def BPP : BranchPreloadSMI<"bpp", 0xC7>;
1439   def BPRP : BranchPreloadMII<"bprp", 0xC5>;
1440
1441   // Next Instruction Access Intent
1442   def NIAI : SideEffectBinaryIE<"niai", 0xB2FA, imm32zx4, imm32zx4>;
1443 }
1444
1445 //===----------------------------------------------------------------------===//
1446 // Atomic operations
1447 //===----------------------------------------------------------------------===//
1448
1449 // A serialization instruction that acts as a barrier for all memory
1450 // accesses, which expands to "bcr 14, 0".
1451 let hasSideEffects = 1 in
1452 def Serialize : Alias<2, (outs), (ins), [(z_serialize)]>;
1453
1454 // A pseudo instruction that serves as a compiler barrier.
1455 let hasSideEffects = 1, hasNoSchedulingInfo = 1 in
1456 def MemBarrier : Pseudo<(outs), (ins), [(z_membarrier)]>;
1457
1458 let Predicates = [FeatureInterlockedAccess1], Defs = [CC] in {
1459   def LAA   : LoadAndOpRSY<"laa",   0xEBF8, atomic_load_add_32, GR32>;
1460   def LAAG  : LoadAndOpRSY<"laag",  0xEBE8, atomic_load_add_64, GR64>;
1461   def LAAL  : LoadAndOpRSY<"laal",  0xEBFA, null_frag, GR32>;
1462   def LAALG : LoadAndOpRSY<"laalg", 0xEBEA, null_frag, GR64>;
1463   def LAN   : LoadAndOpRSY<"lan",   0xEBF4, atomic_load_and_32, GR32>;
1464   def LANG  : LoadAndOpRSY<"lang",  0xEBE4, atomic_load_and_64, GR64>;
1465   def LAO   : LoadAndOpRSY<"lao",   0xEBF6, atomic_load_or_32, GR32>;
1466   def LAOG  : LoadAndOpRSY<"laog",  0xEBE6, atomic_load_or_64, GR64>;
1467   def LAX   : LoadAndOpRSY<"lax",   0xEBF7, atomic_load_xor_32, GR32>;
1468   def LAXG  : LoadAndOpRSY<"laxg",  0xEBE7, atomic_load_xor_64, GR64>;
1469 }
1470
1471 def ATOMIC_SWAPW   : AtomicLoadWBinaryReg<z_atomic_swapw>;
1472 def ATOMIC_SWAP_32 : AtomicLoadBinaryReg32<atomic_swap_32>;
1473 def ATOMIC_SWAP_64 : AtomicLoadBinaryReg64<atomic_swap_64>;
1474
1475 def ATOMIC_LOADW_AR  : AtomicLoadWBinaryReg<z_atomic_loadw_add>;
1476 def ATOMIC_LOADW_AFI : AtomicLoadWBinaryImm<z_atomic_loadw_add, simm32>;
1477 let Predicates = [FeatureNoInterlockedAccess1] in {
1478   def ATOMIC_LOAD_AR   : AtomicLoadBinaryReg32<atomic_load_add_32>;
1479   def ATOMIC_LOAD_AHI  : AtomicLoadBinaryImm32<atomic_load_add_32, imm32sx16>;
1480   def ATOMIC_LOAD_AFI  : AtomicLoadBinaryImm32<atomic_load_add_32, simm32>;
1481   def ATOMIC_LOAD_AGR  : AtomicLoadBinaryReg64<atomic_load_add_64>;
1482   def ATOMIC_LOAD_AGHI : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx16>;
1483   def ATOMIC_LOAD_AGFI : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx32>;
1484 }
1485
1486 def ATOMIC_LOADW_SR : AtomicLoadWBinaryReg<z_atomic_loadw_sub>;
1487 def ATOMIC_LOAD_SR  : AtomicLoadBinaryReg32<atomic_load_sub_32>;
1488 def ATOMIC_LOAD_SGR : AtomicLoadBinaryReg64<atomic_load_sub_64>;
1489
1490 def ATOMIC_LOADW_NR   : AtomicLoadWBinaryReg<z_atomic_loadw_and>;
1491 def ATOMIC_LOADW_NILH : AtomicLoadWBinaryImm<z_atomic_loadw_and, imm32lh16c>;
1492 let Predicates = [FeatureNoInterlockedAccess1] in {
1493   def ATOMIC_LOAD_NR     : AtomicLoadBinaryReg32<atomic_load_and_32>;
1494   def ATOMIC_LOAD_NILL   : AtomicLoadBinaryImm32<atomic_load_and_32,
1495                                                  imm32ll16c>;
1496   def ATOMIC_LOAD_NILH   : AtomicLoadBinaryImm32<atomic_load_and_32,
1497                                                  imm32lh16c>;
1498   def ATOMIC_LOAD_NILF   : AtomicLoadBinaryImm32<atomic_load_and_32, uimm32>;
1499   def ATOMIC_LOAD_NGR    : AtomicLoadBinaryReg64<atomic_load_and_64>;
1500   def ATOMIC_LOAD_NILL64 : AtomicLoadBinaryImm64<atomic_load_and_64,
1501                                                  imm64ll16c>;
1502   def ATOMIC_LOAD_NILH64 : AtomicLoadBinaryImm64<atomic_load_and_64,
1503                                                  imm64lh16c>;
1504   def ATOMIC_LOAD_NIHL64 : AtomicLoadBinaryImm64<atomic_load_and_64,
1505                                                  imm64hl16c>;
1506   def ATOMIC_LOAD_NIHH64 : AtomicLoadBinaryImm64<atomic_load_and_64,
1507                                                  imm64hh16c>;
1508   def ATOMIC_LOAD_NILF64 : AtomicLoadBinaryImm64<atomic_load_and_64,
1509                                                  imm64lf32c>;
1510   def ATOMIC_LOAD_NIHF64 : AtomicLoadBinaryImm64<atomic_load_and_64,
1511                                                  imm64hf32c>;
1512 }
1513
1514 def ATOMIC_LOADW_OR     : AtomicLoadWBinaryReg<z_atomic_loadw_or>;
1515 def ATOMIC_LOADW_OILH   : AtomicLoadWBinaryImm<z_atomic_loadw_or, imm32lh16>;
1516 let Predicates = [FeatureNoInterlockedAccess1] in {
1517   def ATOMIC_LOAD_OR     : AtomicLoadBinaryReg32<atomic_load_or_32>;
1518   def ATOMIC_LOAD_OILL   : AtomicLoadBinaryImm32<atomic_load_or_32, imm32ll16>;
1519   def ATOMIC_LOAD_OILH   : AtomicLoadBinaryImm32<atomic_load_or_32, imm32lh16>;
1520   def ATOMIC_LOAD_OILF   : AtomicLoadBinaryImm32<atomic_load_or_32, uimm32>;
1521   def ATOMIC_LOAD_OGR    : AtomicLoadBinaryReg64<atomic_load_or_64>;
1522   def ATOMIC_LOAD_OILL64 : AtomicLoadBinaryImm64<atomic_load_or_64, imm64ll16>;
1523   def ATOMIC_LOAD_OILH64 : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lh16>;
1524   def ATOMIC_LOAD_OIHL64 : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hl16>;
1525   def ATOMIC_LOAD_OIHH64 : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hh16>;
1526   def ATOMIC_LOAD_OILF64 : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lf32>;
1527   def ATOMIC_LOAD_OIHF64 : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hf32>;
1528 }
1529
1530 def ATOMIC_LOADW_XR     : AtomicLoadWBinaryReg<z_atomic_loadw_xor>;
1531 def ATOMIC_LOADW_XILF   : AtomicLoadWBinaryImm<z_atomic_loadw_xor, uimm32>;
1532 let Predicates = [FeatureNoInterlockedAccess1] in {
1533   def ATOMIC_LOAD_XR     : AtomicLoadBinaryReg32<atomic_load_xor_32>;
1534   def ATOMIC_LOAD_XILF   : AtomicLoadBinaryImm32<atomic_load_xor_32, uimm32>;
1535   def ATOMIC_LOAD_XGR    : AtomicLoadBinaryReg64<atomic_load_xor_64>;
1536   def ATOMIC_LOAD_XILF64 : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64lf32>;
1537   def ATOMIC_LOAD_XIHF64 : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64hf32>;
1538 }
1539
1540 def ATOMIC_LOADW_NRi    : AtomicLoadWBinaryReg<z_atomic_loadw_nand>;
1541 def ATOMIC_LOADW_NILHi  : AtomicLoadWBinaryImm<z_atomic_loadw_nand,
1542                                                imm32lh16c>;
1543 def ATOMIC_LOAD_NRi     : AtomicLoadBinaryReg32<atomic_load_nand_32>;
1544 def ATOMIC_LOAD_NILLi   : AtomicLoadBinaryImm32<atomic_load_nand_32,
1545                                                 imm32ll16c>;
1546 def ATOMIC_LOAD_NILHi   : AtomicLoadBinaryImm32<atomic_load_nand_32,
1547                                                 imm32lh16c>;
1548 def ATOMIC_LOAD_NILFi   : AtomicLoadBinaryImm32<atomic_load_nand_32, uimm32>;
1549 def ATOMIC_LOAD_NGRi    : AtomicLoadBinaryReg64<atomic_load_nand_64>;
1550 def ATOMIC_LOAD_NILL64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1551                                                 imm64ll16c>;
1552 def ATOMIC_LOAD_NILH64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1553                                                 imm64lh16c>;
1554 def ATOMIC_LOAD_NIHL64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1555                                                 imm64hl16c>;
1556 def ATOMIC_LOAD_NIHH64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1557                                                 imm64hh16c>;
1558 def ATOMIC_LOAD_NILF64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1559                                                 imm64lf32c>;
1560 def ATOMIC_LOAD_NIHF64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1561                                                 imm64hf32c>;
1562
1563 def ATOMIC_LOADW_MIN    : AtomicLoadWBinaryReg<z_atomic_loadw_min>;
1564 def ATOMIC_LOAD_MIN_32  : AtomicLoadBinaryReg32<atomic_load_min_32>;
1565 def ATOMIC_LOAD_MIN_64  : AtomicLoadBinaryReg64<atomic_load_min_64>;
1566
1567 def ATOMIC_LOADW_MAX    : AtomicLoadWBinaryReg<z_atomic_loadw_max>;
1568 def ATOMIC_LOAD_MAX_32  : AtomicLoadBinaryReg32<atomic_load_max_32>;
1569 def ATOMIC_LOAD_MAX_64  : AtomicLoadBinaryReg64<atomic_load_max_64>;
1570
1571 def ATOMIC_LOADW_UMIN   : AtomicLoadWBinaryReg<z_atomic_loadw_umin>;
1572 def ATOMIC_LOAD_UMIN_32 : AtomicLoadBinaryReg32<atomic_load_umin_32>;
1573 def ATOMIC_LOAD_UMIN_64 : AtomicLoadBinaryReg64<atomic_load_umin_64>;
1574
1575 def ATOMIC_LOADW_UMAX   : AtomicLoadWBinaryReg<z_atomic_loadw_umax>;
1576 def ATOMIC_LOAD_UMAX_32 : AtomicLoadBinaryReg32<atomic_load_umax_32>;
1577 def ATOMIC_LOAD_UMAX_64 : AtomicLoadBinaryReg64<atomic_load_umax_64>;
1578
1579 def ATOMIC_CMP_SWAPW
1580   : Pseudo<(outs GR32:$dst), (ins bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1581                                   ADDR32:$bitshift, ADDR32:$negbitshift,
1582                                   uimm32:$bitsize),
1583            [(set GR32:$dst,
1584                  (z_atomic_cmp_swapw bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1585                                      ADDR32:$bitshift, ADDR32:$negbitshift,
1586                                      uimm32:$bitsize))]> {
1587   let Defs = [CC];
1588   let mayLoad = 1;
1589   let mayStore = 1;
1590   let usesCustomInserter = 1;
1591   let hasNoSchedulingInfo = 1;
1592 }
1593
1594 // Test and set.
1595 let mayLoad = 1, Defs = [CC] in
1596   def TS : StoreInherentS<"ts", 0x9300, null_frag, 1>;
1597
1598 // Compare and swap.
1599 let Defs = [CC] in {
1600   defm CS  : CmpSwapRSPair<"cs", 0xBA, 0xEB14, atomic_cmp_swap_32, GR32>;
1601   def  CSG : CmpSwapRSY<"csg", 0xEB30, atomic_cmp_swap_64, GR64>;
1602 }
1603
1604 // Compare double and swap.
1605 let Defs = [CC] in {
1606   defm CDS  : CmpSwapRSPair<"cds", 0xBB, 0xEB31, null_frag, GR128>;
1607   def  CDSG : CmpSwapRSY<"cdsg", 0xEB3E, null_frag, GR128>;
1608 }
1609
1610 // Compare and swap and store.
1611 let Uses = [R0L, R1D], Defs = [CC], mayStore = 1, mayLoad = 1 in
1612   def CSST : SideEffectTernarySSF<"csst", 0xC82, GR64>;
1613
1614 // Perform locked operation.
1615 let Uses = [R0L, R1D], Defs = [CC], mayStore = 1, mayLoad =1 in
1616   def PLO : SideEffectQuaternarySSe<"plo", 0xEE, GR64>;
1617
1618 // Load/store pair from/to quadword.
1619 def LPQ  : UnaryRXY<"lpq", 0xE38F, null_frag, GR128, 16>;
1620 def STPQ : StoreRXY<"stpq", 0xE38E, null_frag, GR128, 16>;
1621
1622 // Load pair disjoint.
1623 let Predicates = [FeatureInterlockedAccess1], Defs = [CC] in {
1624   def LPD  : BinarySSF<"lpd", 0xC84, GR128>;
1625   def LPDG : BinarySSF<"lpdg", 0xC85, GR128>;
1626 }
1627
1628 //===----------------------------------------------------------------------===//
1629 // Translate and convert
1630 //===----------------------------------------------------------------------===//
1631
1632 let mayLoad = 1, mayStore = 1 in
1633   def TR : SideEffectBinarySSa<"tr", 0xDC>;
1634
1635 let mayLoad = 1, Defs = [CC, R0L, R1D] in {
1636   def TRT  : SideEffectBinarySSa<"trt", 0xDD>;
1637   def TRTR : SideEffectBinarySSa<"trtr", 0xD0>;
1638 }
1639
1640 let mayLoad = 1, mayStore = 1, Uses = [R0L] in
1641   def TRE : SideEffectBinaryMemMemRRE<"tre", 0xB2A5, GR128, GR64>;
1642
1643 let mayLoad = 1, Uses = [R1D], Defs = [CC] in {
1644   defm TRTE  : BinaryMemRRFcOpt<"trte",  0xB9BF, GR128, GR64>;
1645   defm TRTRE : BinaryMemRRFcOpt<"trtre", 0xB9BD, GR128, GR64>;
1646 }
1647
1648 let mayLoad = 1, mayStore = 1, Uses = [R0L, R1D], Defs = [CC] in {
1649   defm TROO : SideEffectTernaryMemMemRRFcOpt<"troo", 0xB993, GR128, GR64>;
1650   defm TROT : SideEffectTernaryMemMemRRFcOpt<"trot", 0xB992, GR128, GR64>;
1651   defm TRTO : SideEffectTernaryMemMemRRFcOpt<"trto", 0xB991, GR128, GR64>;
1652   defm TRTT : SideEffectTernaryMemMemRRFcOpt<"trtt", 0xB990, GR128, GR64>;
1653 }
1654
1655 let mayLoad = 1, mayStore = 1, Defs = [CC] in {
1656   defm CU12 : SideEffectTernaryMemMemRRFcOpt<"cu12", 0xB2A7, GR128, GR128>;
1657   defm CU14 : SideEffectTernaryMemMemRRFcOpt<"cu14", 0xB9B0, GR128, GR128>;
1658   defm CU21 : SideEffectTernaryMemMemRRFcOpt<"cu21", 0xB2A6, GR128, GR128>;
1659   defm CU24 : SideEffectTernaryMemMemRRFcOpt<"cu24", 0xB9B1, GR128, GR128>;
1660   def  CU41 : SideEffectBinaryMemMemRRE<"cu41", 0xB9B2, GR128, GR128>;
1661   def  CU42 : SideEffectBinaryMemMemRRE<"cu42", 0xB9B3, GR128, GR128>;
1662
1663   let isAsmParserOnly = 1 in {
1664     defm CUUTF : SideEffectTernaryMemMemRRFcOpt<"cuutf", 0xB2A6, GR128, GR128>;
1665     defm CUTFU : SideEffectTernaryMemMemRRFcOpt<"cutfu", 0xB2A7, GR128, GR128>;
1666   }
1667 }
1668
1669 //===----------------------------------------------------------------------===//
1670 // Message-security assist
1671 //===----------------------------------------------------------------------===//
1672
1673 let mayLoad = 1, mayStore = 1, Uses = [R0L, R1D], Defs = [CC] in {
1674   def KM  : SideEffectBinaryMemMemRRE<"km",  0xB92E, GR128, GR128>;
1675   def KMC : SideEffectBinaryMemMemRRE<"kmc", 0xB92F, GR128, GR128>;
1676
1677   def KIMD : SideEffectBinaryMemRRE<"kimd", 0xB93E, GR64, GR128>;
1678   def KLMD : SideEffectBinaryMemRRE<"klmd", 0xB93F, GR64, GR128>;
1679   def KMAC : SideEffectBinaryMemRRE<"kmac", 0xB91E, GR64, GR128>;
1680
1681   let Predicates = [FeatureMessageSecurityAssist4] in {
1682     def KMF   : SideEffectBinaryMemMemRRE<"kmf", 0xB92A, GR128, GR128>;
1683     def KMO   : SideEffectBinaryMemMemRRE<"kmo", 0xB92B, GR128, GR128>;
1684     def KMCTR : SideEffectTernaryMemMemMemRRFb<"kmctr", 0xB92D,
1685                                                GR128, GR128, GR128>;
1686     def PCC   : SideEffectInherentRRE<"pcc", 0xB92C>;
1687   }
1688   let Predicates = [FeatureMessageSecurityAssist5] in
1689     def PPNO  : SideEffectBinaryMemMemRRE<"ppno", 0xB93C, GR128, GR128>;
1690 }
1691
1692 //===----------------------------------------------------------------------===//
1693 // Decimal arithmetic
1694 //===----------------------------------------------------------------------===//
1695
1696 defm CVB  : BinaryRXPair<"cvb",0x4F, 0xE306, null_frag, GR32, load, 4>;
1697 def  CVBG : BinaryRXY<"cvbg", 0xE30E, null_frag, GR64, load, 8>;
1698
1699 defm CVD  : StoreRXPair<"cvd", 0x4E, 0xE326, null_frag, GR32, 4>;
1700 def  CVDG : StoreRXY<"cvdg", 0xE32E, null_frag, GR64, 8>;
1701
1702 let mayLoad = 1, mayStore = 1 in {
1703   def MVN : SideEffectBinarySSa<"mvn", 0xD1>;
1704   def MVZ : SideEffectBinarySSa<"mvz", 0xD3>;
1705   def MVO : SideEffectBinarySSb<"mvo", 0xF1>;
1706
1707   def PACK : SideEffectBinarySSb<"pack", 0xF2>;
1708   def PKA  : SideEffectBinarySSf<"pka", 0xE9>;
1709   def PKU  : SideEffectBinarySSf<"pku", 0xE1>;
1710   def UNPK : SideEffectBinarySSb<"unpk", 0xF3>;
1711   let Defs = [CC] in {
1712     def UNPKA : SideEffectBinarySSa<"unpka", 0xEA>;
1713     def UNPKU : SideEffectBinarySSa<"unpku", 0xE2>;
1714   }
1715 }
1716
1717 let mayLoad = 1, mayStore = 1 in {
1718   let Defs = [CC] in {
1719     def AP : SideEffectBinarySSb<"ap", 0xFA>;
1720     def SP : SideEffectBinarySSb<"sp", 0xFB>;
1721     def ZAP : SideEffectBinarySSb<"zap", 0xF8>;
1722     def SRP : SideEffectTernarySSc<"srp", 0xF0>;
1723   }
1724   def MP : SideEffectBinarySSb<"mp", 0xFC>;
1725   def DP : SideEffectBinarySSb<"dp", 0xFD>;
1726   let Defs = [CC] in {
1727     def ED : SideEffectBinarySSa<"ed", 0xDE>;
1728     def EDMK : SideEffectBinarySSa<"edmk", 0xDF>;
1729   }
1730 }
1731
1732 let Defs = [CC] in {
1733   def CP : CompareSSb<"cp", 0xF9>;
1734   def TP : TestRSL<"tp", 0xEBC0>;
1735 }
1736
1737 //===----------------------------------------------------------------------===//
1738 // Access registers
1739 //===----------------------------------------------------------------------===//
1740
1741 // Read a 32-bit access register into a GR32.  As with all GR32 operations,
1742 // the upper 32 bits of the enclosing GR64 remain unchanged, which is useful
1743 // when a 64-bit address is stored in a pair of access registers.
1744 def EAR : UnaryRRE<"ear", 0xB24F, null_frag, GR32, AR32>;
1745
1746 // Set access register.
1747 def SAR : UnaryRRE<"sar", 0xB24E, null_frag, AR32, GR32>;
1748
1749 // Copy access register.
1750 def CPYA : UnaryRRE<"cpya", 0xB24D, null_frag, AR32, AR32>;
1751
1752 // Load address extended.
1753 defm LAE : LoadAddressRXPair<"lae", 0x51, 0xE375, null_frag>;
1754
1755 // Load access multiple.
1756 defm LAM : LoadMultipleRSPair<"lam", 0x9A, 0xEB9A, AR32>;
1757
1758 // Load access multiple.
1759 defm STAM : StoreMultipleRSPair<"stam", 0x9B, 0xEB9B, AR32>;
1760
1761 //===----------------------------------------------------------------------===//
1762 // Program mask and addressing mode
1763 //===----------------------------------------------------------------------===//
1764
1765 // Extract CC and program mask into a register.  CC ends up in bits 29 and 28.
1766 let Uses = [CC] in
1767   def IPM : InherentRRE<"ipm", 0xB222, GR32, z_ipm>;
1768
1769 // Set CC and program mask from a register.
1770 let hasSideEffects = 1, Defs = [CC] in
1771   def SPM : SideEffectUnaryRR<"spm", 0x04, GR32>;
1772
1773 // Branch and link - like BAS, but also extracts CC and program mask.
1774 let isCall = 1, Uses = [CC], Defs = [CC] in {
1775   def BAL  : CallRX<"bal", 0x45>;
1776   def BALR : CallRR<"balr", 0x05>;
1777 }
1778
1779 // Test addressing mode.
1780 let Defs = [CC] in
1781   def TAM : SideEffectInherentE<"tam", 0x010B>;
1782
1783 // Set addressing mode.
1784 let hasSideEffects = 1 in {
1785   def SAM24 : SideEffectInherentE<"sam24", 0x010C>;
1786   def SAM31 : SideEffectInherentE<"sam31", 0x010D>;
1787   def SAM64 : SideEffectInherentE<"sam64", 0x010E>;
1788 }
1789
1790 // Branch and set mode.  Not really a call, but also sets an output register.
1791 let isBranch = 1, isTerminator = 1, isBarrier = 1 in
1792   def BSM : CallRR<"bsm", 0x0B>;
1793
1794 // Branch and save and set mode.
1795 let isCall = 1, Defs = [CC] in
1796   def BASSM : CallRR<"bassm", 0x0C>;
1797
1798 //===----------------------------------------------------------------------===//
1799 // Transactional execution
1800 //===----------------------------------------------------------------------===//
1801
1802 let hasSideEffects = 1, Predicates = [FeatureTransactionalExecution] in {
1803   // Transaction Begin
1804   let mayStore = 1, usesCustomInserter = 1, Defs = [CC] in {
1805     def TBEGIN : SideEffectBinarySIL<"tbegin", 0xE560, z_tbegin, imm32zx16>;
1806     def TBEGIN_nofloat : SideEffectBinarySILPseudo<z_tbegin_nofloat, imm32zx16>;
1807
1808     def TBEGINC : SideEffectBinarySIL<"tbeginc", 0xE561,
1809                                       int_s390_tbeginc, imm32zx16>;
1810   }
1811
1812   // Transaction End
1813   let Defs = [CC] in
1814     def TEND : SideEffectInherentS<"tend", 0xB2F8, z_tend>;
1815
1816   // Transaction Abort
1817   let isTerminator = 1, isBarrier = 1 in
1818     def TABORT : SideEffectAddressS<"tabort", 0xB2FC, int_s390_tabort>;
1819
1820   // Nontransactional Store
1821   def NTSTG : StoreRXY<"ntstg", 0xE325, int_s390_ntstg, GR64, 8>;
1822
1823   // Extract Transaction Nesting Depth
1824   def ETND : InherentRRE<"etnd", 0xB2EC, GR32, int_s390_etnd>;
1825 }
1826
1827 //===----------------------------------------------------------------------===//
1828 // Processor assist
1829 //===----------------------------------------------------------------------===//
1830
1831 let Predicates = [FeatureProcessorAssist] in {
1832   let hasSideEffects = 1 in
1833     def PPA : SideEffectTernaryRRFc<"ppa", 0xB2E8, GR64, GR64, imm32zx4>;
1834   def : Pat<(int_s390_ppa_txassist GR32:$src),
1835             (PPA (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_l32),
1836                  0, 1)>;
1837 }
1838
1839 //===----------------------------------------------------------------------===//
1840 // Miscellaneous Instructions.
1841 //===----------------------------------------------------------------------===//
1842
1843 // Find leftmost one, AKA count leading zeros.  The instruction actually
1844 // returns a pair of GR64s, the first giving the number of leading zeros
1845 // and the second giving a copy of the source with the leftmost one bit
1846 // cleared.  We only use the first result here.
1847 let Defs = [CC] in
1848   def FLOGR : UnaryRRE<"flogr", 0xB983, null_frag, GR128, GR64>;
1849 def : Pat<(ctlz GR64:$src),
1850           (EXTRACT_SUBREG (FLOGR GR64:$src), subreg_h64)>;
1851
1852 // Population count.  Counts bits set per byte.
1853 let Predicates = [FeaturePopulationCount], Defs = [CC] in
1854   def POPCNT : UnaryRRE<"popcnt", 0xB9E1, z_popcnt, GR64, GR64>;
1855
1856 // Use subregs to populate the "don't care" bits in a 32-bit to 64-bit anyext.
1857 def : Pat<(i64 (anyext GR32:$src)),
1858           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_l32)>;
1859
1860 // Extend GR32s and GR64s to GR128s.
1861 let usesCustomInserter = 1 in {
1862   def AEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1863   def ZEXT128_32 : Pseudo<(outs GR128:$dst), (ins GR32:$src), []>;
1864   def ZEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1865 }
1866
1867 // Search a block of memory for a character.
1868 let mayLoad = 1, Defs = [CC] in
1869   defm SRST : StringRRE<"srst", 0xB25E, z_search_string>;
1870 let mayLoad = 1, Defs = [CC], Uses = [R0L] in
1871   def SRSTU : SideEffectBinaryMemMemRRE<"srstu", 0xB9BE, GR64, GR64>;
1872
1873 // Compare until substring equal.
1874 let mayLoad = 1, Defs = [CC], Uses = [R0L, R1L] in
1875   def CUSE : SideEffectBinaryMemMemRRE<"cuse", 0xB257, GR128, GR128>;
1876
1877 // Compare and form codeword.
1878 let mayLoad = 1, Defs = [CC, R1D, R2D, R3D], Uses = [R1D, R2D, R3D] in
1879   def CFC : SideEffectAddressS<"cfc", 0xB21A, null_frag>;
1880
1881 // Update tree.
1882 let mayLoad = 1, mayStore = 1, Defs = [CC, R0D, R1D, R2D, R3D, R5D],
1883     Uses = [R0D, R1D, R2D, R3D, R4D, R5D] in
1884   def UPT : SideEffectInherentE<"upt", 0x0102>;
1885
1886 // Checksum.
1887 let mayLoad = 1, Defs = [CC] in
1888   def CKSM : SideEffectBinaryMemMemRRE<"cksm", 0xB241, GR64, GR128>;
1889
1890 // Compression call.
1891 let mayLoad = 1, mayStore = 1, Defs = [CC, R1D], Uses = [R0L, R1D] in
1892   def CMPSC : SideEffectBinaryMemMemRRE<"cmpsc", 0xB263, GR128, GR128>;
1893
1894 // Supervisor call.
1895 let hasSideEffects = 1, isCall = 1, Defs = [CC] in
1896   def SVC : SideEffectUnaryI<"svc", 0x0A, imm32zx8>;
1897
1898 // Monitor call.
1899 let hasSideEffects = 1, isCall = 1 in
1900   def MC : SideEffectBinarySI<"mc", 0xAF, imm32zx8>;
1901
1902 // Store clock.
1903 let hasSideEffects = 1, Defs = [CC] in {
1904   def STCK  : StoreInherentS<"stck",  0xB205, null_frag, 8>;
1905   def STCKF : StoreInherentS<"stckf", 0xB27C, null_frag, 8>;
1906   def STCKE : StoreInherentS<"stcke", 0xB278, null_frag, 16>;
1907 }
1908
1909 // Store facility list.
1910 let hasSideEffects = 1, Uses = [R0D], Defs = [R0D, CC] in
1911   def STFLE : StoreInherentS<"stfle", 0xB2B0, null_frag, 0>;
1912
1913 // Extract CPU attribute.
1914 let hasSideEffects = 1 in
1915   def ECAG : BinaryRSY<"ecag", 0xEB4C, null_frag, GR64>;
1916
1917 // Extract CPU time.
1918 let Defs = [R0D, R1D], hasSideEffects = 1, mayLoad = 1 in
1919   def ECTG : SideEffectTernarySSF<"ectg", 0xC81, GR64>;
1920
1921 // Extract PSW.
1922 let hasSideEffects = 1, Uses = [CC] in
1923   def EPSW : InherentDualRRE<"epsw", 0xB98D, GR32>;
1924
1925 // Execute.
1926 let hasSideEffects = 1 in {
1927   def EX   : SideEffectBinaryRX<"ex", 0x44, GR64>;
1928   def EXRL : SideEffectBinaryRILPC<"exrl", 0xC60, GR64>;
1929 }
1930
1931 // Program return.
1932 let hasSideEffects = 1, Defs = [CC] in
1933   def PR : SideEffectInherentE<"pr", 0x0101>;
1934
1935 // Move with key.
1936 let mayLoad = 1, mayStore = 1, Defs = [CC] in
1937   def MVCK : MemoryBinarySSd<"mvck", 0xD9, GR64>;
1938
1939 // Store real address.
1940 def STRAG : StoreSSE<"strag", 0xE502>;
1941
1942 //===----------------------------------------------------------------------===//
1943 // .insn directive instructions
1944 //===----------------------------------------------------------------------===//
1945
1946 let isCodeGenOnly = 1 in {
1947   def InsnE   : DirectiveInsnE<(outs), (ins imm64zx16:$enc), ".insn e,$enc", []>;
1948   def InsnRI  : DirectiveInsnRI<(outs), (ins imm64zx32:$enc, AnyReg:$R1,
1949                                              imm32sx16:$I2),
1950                                 ".insn ri,$enc,$R1,$I2", []>;
1951   def InsnRIE : DirectiveInsnRIE<(outs), (ins imm64zx48:$enc, AnyReg:$R1,
1952                                               AnyReg:$R3, brtarget16:$I2),
1953                                  ".insn rie,$enc,$R1,$R3,$I2", []>;
1954   def InsnRIL : DirectiveInsnRIL<(outs), (ins imm64zx48:$enc, AnyReg:$R1,
1955                                               brtarget32:$I2),
1956                                  ".insn ril,$enc,$R1,$I2", []>;
1957   def InsnRILU : DirectiveInsnRIL<(outs), (ins imm64zx48:$enc, AnyReg:$R1,
1958                                                uimm32:$I2),
1959                                   ".insn rilu,$enc,$R1,$I2", []>;
1960   def InsnRIS : DirectiveInsnRIS<(outs),
1961                                  (ins imm64zx48:$enc, AnyReg:$R1,
1962                                       imm32sx8:$I2, imm32zx4:$M3,
1963                                       bdaddr12only:$BD4),
1964                                  ".insn ris,$enc,$R1,$I2,$M3,$BD4", []>;
1965   def InsnRR : DirectiveInsnRR<(outs),
1966                                (ins imm64zx16:$enc, AnyReg:$R1, AnyReg:$R2),
1967                                ".insn rr,$enc,$R1,$R2", []>;
1968   def InsnRRE : DirectiveInsnRRE<(outs), (ins imm64zx32:$enc,
1969                                               AnyReg:$R1, AnyReg:$R2),
1970                                  ".insn rre,$enc,$R1,$R2", []>;
1971   def InsnRRF : DirectiveInsnRRF<(outs),
1972                                  (ins imm64zx32:$enc, AnyReg:$R1, AnyReg:$R2,
1973                                       AnyReg:$R3, imm32zx4:$M4),
1974                                  ".insn rrf,$enc,$R1,$R2,$R3,$M4", []>;
1975   def InsnRRS : DirectiveInsnRRS<(outs),
1976                                  (ins imm64zx48:$enc, AnyReg:$R1,
1977                                       AnyReg:$R2, imm32zx4:$M3,
1978                                       bdaddr12only:$BD4),
1979                                  ".insn rrs,$enc,$R1,$R2,$M3,$BD4", []>;
1980   def InsnRS  : DirectiveInsnRS<(outs),
1981                                 (ins imm64zx32:$enc, AnyReg:$R1,
1982                                      AnyReg:$R3, bdaddr12only:$BD2),
1983                                 ".insn rs,$enc,$R1,$R3,$BD2", []>;
1984   def InsnRSE : DirectiveInsnRSE<(outs),
1985                                  (ins imm64zx48:$enc, AnyReg:$R1,
1986                                       AnyReg:$R3, bdaddr12only:$BD2),
1987                                  ".insn rse,$enc,$R1,$R3,$BD2", []>;
1988   def InsnRSI : DirectiveInsnRSI<(outs),
1989                                  (ins imm64zx48:$enc, AnyReg:$R1,
1990                                       AnyReg:$R3, brtarget16:$RI2),
1991                                  ".insn rsi,$enc,$R1,$R3,$RI2", []>;
1992   def InsnRSY : DirectiveInsnRSY<(outs),
1993                                  (ins imm64zx48:$enc, AnyReg:$R1,
1994                                       AnyReg:$R3, bdaddr20only:$BD2),
1995                                  ".insn rsy,$enc,$R1,$R3,$BD2", []>;
1996   def InsnRX  : DirectiveInsnRX<(outs), (ins imm64zx32:$enc, AnyReg:$R1,
1997                                              bdxaddr12only:$XBD2),
1998                                 ".insn rx,$enc,$R1,$XBD2", []>;
1999   def InsnRXE : DirectiveInsnRXE<(outs), (ins imm64zx48:$enc, AnyReg:$R1,
2000                                               bdxaddr12only:$XBD2),
2001                                  ".insn rxe,$enc,$R1,$XBD2", []>;
2002   def InsnRXF : DirectiveInsnRXF<(outs),
2003                                  (ins imm64zx48:$enc, AnyReg:$R1,
2004                                       AnyReg:$R3, bdxaddr12only:$XBD2),
2005                                  ".insn rxf,$enc,$R1,$R3,$XBD2", []>;
2006   def InsnRXY : DirectiveInsnRXY<(outs), (ins imm64zx48:$enc, AnyReg:$R1,
2007                                               bdxaddr20only:$XBD2),
2008                                  ".insn rxy,$enc,$R1,$XBD2", []>;
2009   def InsnS : DirectiveInsnS<(outs),
2010                              (ins imm64zx32:$enc, bdaddr12only:$BD2),
2011                              ".insn s,$enc,$BD2", []>;
2012   def InsnSI : DirectiveInsnSI<(outs),
2013                                (ins imm64zx32:$enc, bdaddr12only:$BD1,
2014                                     imm32sx8:$I2),
2015                                ".insn si,$enc,$BD1,$I2", []>;
2016   def InsnSIY : DirectiveInsnSIY<(outs),
2017                                  (ins imm64zx48:$enc,
2018                                       bdaddr20only:$BD1, imm32zx8:$I2),
2019                                  ".insn siy,$enc,$BD1,$I2", []>;
2020   def InsnSIL : DirectiveInsnSIL<(outs),
2021                                  (ins imm64zx48:$enc, bdaddr12only:$BD1,
2022                                       imm32zx16:$I2),
2023                                  ".insn sil,$enc,$BD1,$I2", []>;
2024   def InsnSS : DirectiveInsnSS<(outs),
2025                                (ins imm64zx48:$enc, bdraddr12only:$RBD1,
2026                                     bdaddr12only:$BD2, AnyReg:$R3),
2027                                ".insn ss,$enc,$RBD1,$BD2,$R3", []>;
2028   def InsnSSE : DirectiveInsnSSE<(outs),
2029                                  (ins imm64zx48:$enc,
2030                                       bdaddr12only:$BD1,bdaddr12only:$BD2),
2031                                  ".insn sse,$enc,$BD1,$BD2", []>;
2032   def InsnSSF : DirectiveInsnSSF<(outs),
2033                                  (ins imm64zx48:$enc, bdaddr12only:$BD1,
2034                                       bdaddr12only:$BD2, AnyReg:$R3),
2035                                  ".insn ssf,$enc,$BD1,$BD2,$R3", []>;
2036 }
2037
2038 //===----------------------------------------------------------------------===//
2039 // Peepholes.
2040 //===----------------------------------------------------------------------===//
2041
2042 // Use AL* for GR64 additions of unsigned 32-bit values.
2043 defm : ZXB<add, GR64, ALGFR>;
2044 def  : Pat<(add GR64:$src1, imm64zx32:$src2),
2045            (ALGFI GR64:$src1, imm64zx32:$src2)>;
2046 def  : Pat<(add GR64:$src1, (azextloadi32 bdxaddr20only:$addr)),
2047            (ALGF GR64:$src1, bdxaddr20only:$addr)>;
2048
2049 // Use SL* for GR64 subtractions of unsigned 32-bit values.
2050 defm : ZXB<sub, GR64, SLGFR>;
2051 def  : Pat<(add GR64:$src1, imm64zx32n:$src2),
2052            (SLGFI GR64:$src1, imm64zx32n:$src2)>;
2053 def  : Pat<(sub GR64:$src1, (azextloadi32 bdxaddr20only:$addr)),
2054            (SLGF GR64:$src1, bdxaddr20only:$addr)>;
2055
2056 // Optimize sign-extended 1/0 selects to -1/0 selects.  This is important
2057 // for vector legalization.
2058 def : Pat<(sra (shl (i32 (z_select_ccmask 1, 0, imm32zx4:$valid, imm32zx4:$cc)),
2059                          (i32 31)),
2060                     (i32 31)),
2061           (Select32 (LHI -1), (LHI 0), imm32zx4:$valid, imm32zx4:$cc)>;
2062 def : Pat<(sra (shl (i64 (anyext (i32 (z_select_ccmask 1, 0, imm32zx4:$valid,
2063                                                        imm32zx4:$cc)))),
2064                     (i32 63)),
2065                (i32 63)),
2066           (Select64 (LGHI -1), (LGHI 0), imm32zx4:$valid, imm32zx4:$cc)>;
2067
2068 // Avoid generating 2 XOR instructions. (xor (and x, y), y) is
2069 // equivalent to (and (xor x, -1), y)
2070 def : Pat<(and (xor GR64:$x, (i64 -1)), GR64:$y),
2071                           (XGR GR64:$y, (NGR GR64:$y, GR64:$x))>;
2072
2073 // Shift/rotate instructions only use the last 6 bits of the second operand
2074 // register, so we can safely use NILL (16 fewer bits than NILF) to only AND the
2075 // last 16 bits.
2076 // Complexity is added so that we match this before we match NILF on the AND
2077 // operation alone.
2078 let AddedComplexity = 4 in {
2079   def : Pat<(shl GR32:$val, (and GR32:$shift, uimm32:$imm)),
2080             (SLL GR32:$val, (NILL GR32:$shift, uimm32:$imm), 0)>;
2081
2082   def : Pat<(sra GR32:$val, (and GR32:$shift, uimm32:$imm)),
2083             (SRA GR32:$val, (NILL GR32:$shift, uimm32:$imm), 0)>;
2084
2085   def : Pat<(srl GR32:$val, (and GR32:$shift, uimm32:$imm)),
2086             (SRL GR32:$val, (NILL GR32:$shift, uimm32:$imm), 0)>;
2087
2088   def : Pat<(shl GR64:$val, (and GR32:$shift, uimm32:$imm)),
2089             (SLLG GR64:$val, (NILL GR32:$shift, uimm32:$imm), 0)>;
2090
2091   def : Pat<(sra GR64:$val, (and GR32:$shift, uimm32:$imm)),
2092             (SRAG GR64:$val, (NILL GR32:$shift, uimm32:$imm), 0)>;
2093
2094   def : Pat<(srl GR64:$val, (and GR32:$shift, uimm32:$imm)),
2095             (SRLG GR64:$val, (NILL GR32:$shift, uimm32:$imm), 0)>;
2096
2097   def : Pat<(rotl GR32:$val, (and GR32:$shift, uimm32:$imm)),
2098             (RLL GR32:$val, (NILL GR32:$shift, uimm32:$imm), 0)>;
2099
2100   def : Pat<(rotl GR64:$val, (and GR32:$shift, uimm32:$imm)),
2101             (RLLG GR64:$val, (NILL GR32:$shift, uimm32:$imm), 0)>;
2102 }
2103
2104 // Peepholes for turning scalar operations into block operations.
2105 defm : BlockLoadStore<anyextloadi8, i32, MVCSequence, NCSequence, OCSequence,
2106                       XCSequence, 1>;
2107 defm : BlockLoadStore<anyextloadi16, i32, MVCSequence, NCSequence, OCSequence,
2108                       XCSequence, 2>;
2109 defm : BlockLoadStore<load, i32, MVCSequence, NCSequence, OCSequence,
2110                       XCSequence, 4>;
2111 defm : BlockLoadStore<anyextloadi8, i64, MVCSequence, NCSequence,
2112                       OCSequence, XCSequence, 1>;
2113 defm : BlockLoadStore<anyextloadi16, i64, MVCSequence, NCSequence, OCSequence,
2114                       XCSequence, 2>;
2115 defm : BlockLoadStore<anyextloadi32, i64, MVCSequence, NCSequence, OCSequence,
2116                       XCSequence, 4>;
2117 defm : BlockLoadStore<load, i64, MVCSequence, NCSequence, OCSequence,
2118                       XCSequence, 8>;