contrib/llvm/lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86TargetMachine.h"
  21 #include "X86TargetObjectFile.h"
  22 #include "llvm/ADT/SmallSet.h"
  23 #include "llvm/ADT/Statistic.h"
  24 #include "llvm/ADT/StringExtras.h"
  25 #include "llvm/ADT/StringSwitch.h"
  26 #include "llvm/ADT/VariadicFunction.h"
  27 #include "llvm/CodeGen/IntrinsicLowering.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineFunction.h"
  30 #include "llvm/CodeGen/MachineInstrBuilder.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/MachineRegisterInfo.h"
  34 #include "llvm/IR/CallSite.h"
  35 #include "llvm/IR/CallingConv.h"
  36 #include "llvm/IR/Constants.h"
  37 #include "llvm/IR/DerivedTypes.h"
  38 #include "llvm/IR/Function.h"
  39 #include "llvm/IR/GlobalAlias.h"
  40 #include "llvm/IR/GlobalVariable.h"
  41 #include "llvm/IR/Instructions.h"
  42 #include "llvm/IR/Intrinsics.h"
  43 #include "llvm/MC/MCAsmInfo.h"
  44 #include "llvm/MC/MCContext.h"
  45 #include "llvm/MC/MCExpr.h"
  46 #include "llvm/MC/MCSymbol.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/Debug.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Target/TargetOptions.h"
  52 #include <bitset>
  53 #include <numeric>
  54 #include <cctype>
  55 using namespace llvm;
  56
  57 #define DEBUG_TYPE "x86-isel"
  58
  59 STATISTIC(NumTailCalls, "Number of tail calls");
  60
  61 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  62     "x86-experimental-vector-widening-legalization", cl::init(false),
  63     cl::desc("Enable an experimental vector type legalization through widening "
  64              "rather than promotion."),
  65     cl::Hidden);
  66
  67 static cl::opt<bool> ExperimentalVectorShuffleLowering(
  68     "x86-experimental-vector-shuffle-lowering", cl::init(false),
  69     cl::desc("Enable an experimental vector shuffle lowering code path."),
  70     cl::Hidden);
  71
  72 // Forward declarations.
  73 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
  74                        SDValue V2);
  75
  76 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
  77                                 SelectionDAG &DAG, SDLoc dl,
  78                                 unsigned vectorWidth) {
  79   assert((vectorWidth == 128 || vectorWidth == 256) &&
  80          "Unsupported vector width");
  81   EVT VT = Vec.getValueType();
  82   EVT ElVT = VT.getVectorElementType();
  83   unsigned Factor = VT.getSizeInBits()/vectorWidth;
  84   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
  85                                   VT.getVectorNumElements()/Factor);
  86
  87   // Extract from UNDEF is UNDEF.
  88   if (Vec.getOpcode() == ISD::UNDEF)
  89     return DAG.getUNDEF(ResultVT);
  90
  91   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
  92   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
  93
  94   // This is the index of the first element of the vectorWidth-bit chunk
  95   // we want.
  96   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
  97                                * ElemsPerChunk);
  98
  99   // If the input is a buildvector just emit a smaller one.
 100   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
 101     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
 102                        makeArrayRef(Vec->op_begin()+NormalizedIdxVal,
 103                                     ElemsPerChunk));
 104
 105   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal);
 106   SDValue Result = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec,
 107                                VecIdx);
 108
 109   return Result;
 110
 111 }
 112 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
 113 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
 114 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
 115 /// instructions or a simple subregister reference. Idx is an index in the
 116 /// 128 bits we want.  It need not be aligned to a 128-bit bounday.  That makes
 117 /// lowering EXTRACT_VECTOR_ELT operations easier.
 118 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
 119                                    SelectionDAG &DAG, SDLoc dl) {
 120   assert((Vec.getValueType().is256BitVector() ||
 121           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
 122   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
 123 }
 124
 125 /// Generate a DAG to grab 256-bits from a 512-bit vector.
 126 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
 127                                    SelectionDAG &DAG, SDLoc dl) {
 128   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
 129   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
 130 }
 131
 132 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
 133                                unsigned IdxVal, SelectionDAG &DAG,
 134                                SDLoc dl, unsigned vectorWidth) {
 135   assert((vectorWidth == 128 || vectorWidth == 256) &&
 136          "Unsupported vector width");
 137   // Inserting UNDEF is Result
 138   if (Vec.getOpcode() == ISD::UNDEF)
 139     return Result;
 140   EVT VT = Vec.getValueType();
 141   EVT ElVT = VT.getVectorElementType();
 142   EVT ResultVT = Result.getValueType();
 143
 144   // Insert the relevant vectorWidth bits.
 145   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
 146
 147   // This is the index of the first element of the vectorWidth-bit chunk
 148   // we want.
 149   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
 150                                * ElemsPerChunk);
 151
 152   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal);
 153   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec,
 154                      VecIdx);
 155 }
 156 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
 157 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
 158 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
 159 /// simple superregister reference.  Idx is an index in the 128 bits
 160 /// we want.  It need not be aligned to a 128-bit bounday.  That makes
 161 /// lowering INSERT_VECTOR_ELT operations easier.
 162 static SDValue Insert128BitVector(SDValue Result, SDValue Vec,
 163                                   unsigned IdxVal, SelectionDAG &DAG,
 164                                   SDLoc dl) {
 165   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
 166   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
 167 }
 168
 169 static SDValue Insert256BitVector(SDValue Result, SDValue Vec,
 170                                   unsigned IdxVal, SelectionDAG &DAG,
 171                                   SDLoc dl) {
 172   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
 173   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
 174 }
 175
 176 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
 177 /// instructions. This is used because creating CONCAT_VECTOR nodes of
 178 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
 179 /// large BUILD_VECTORS.
 180 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
 181                                    unsigned NumElems, SelectionDAG &DAG,
 182                                    SDLoc dl) {
 183   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
 184   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
 185 }
 186
 187 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
 188                                    unsigned NumElems, SelectionDAG &DAG,
 189                                    SDLoc dl) {
 190   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
 191   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
 192 }
 193
 194 static TargetLoweringObjectFile *createTLOF(const Triple &TT) {
 195   if (TT.isOSBinFormatMachO()) {
 196     if (TT.getArch() == Triple::x86_64)
 197       return new X86_64MachoTargetObjectFile();
 198     return new TargetLoweringObjectFileMachO();
 199   }
 200
 201   if (TT.isOSLinux())
 202     return new X86LinuxTargetObjectFile();
 203   if (TT.isOSBinFormatELF())
 204     return new TargetLoweringObjectFileELF();
 205   if (TT.isKnownWindowsMSVCEnvironment())
 206     return new X86WindowsTargetObjectFile();
 207   if (TT.isOSBinFormatCOFF())
 208     return new TargetLoweringObjectFileCOFF();
 209   llvm_unreachable("unknown subtarget type");
 210 }
 211
 212 // FIXME: This should stop caching the target machine as soon as
 213 // we can remove resetOperationActions et al.
 214 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
 215   : TargetLowering(TM, createTLOF(Triple(TM.getTargetTriple()))) {
 216   Subtarget = &TM.getSubtarget<X86Subtarget>();
 217   X86ScalarSSEf64 = Subtarget->hasSSE2();
 218   X86ScalarSSEf32 = Subtarget->hasSSE1();
 219   TD = getDataLayout();
 220
 221   resetOperationActions();
 222 }
 223
 224 void X86TargetLowering::resetOperationActions() {
 225   const TargetMachine &TM = getTargetMachine();
 226   static bool FirstTimeThrough = true;
 227
 228   // If none of the target options have changed, then we don't need to reset the
 229   // operation actions.
 230   if (!FirstTimeThrough && TO == TM.Options) return;
 231
 232   if (!FirstTimeThrough) {
 233     // Reinitialize the actions.
 234     initActions();
 235     FirstTimeThrough = false;
 236   }
 237
 238   TO = TM.Options;
 239
 240   // Set up the TargetLowering object.
 241   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
 242
 243   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 244   setBooleanContents(ZeroOrOneBooleanContent);
 245   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
 246   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 247
 248   // For 64-bit since we have so many registers use the ILP scheduler, for
 249   // 32-bit code use the register pressure specific scheduling.
 250   // For Atom, always use ILP scheduling.
 251   if (Subtarget->isAtom())
 252     setSchedulingPreference(Sched::ILP);
 253   else if (Subtarget->is64Bit())
 254     setSchedulingPreference(Sched::ILP);
 255   else
 256     setSchedulingPreference(Sched::RegPressure);
 257   const X86RegisterInfo *RegInfo =
 258     static_cast<const X86RegisterInfo*>(TM.getRegisterInfo());
 259   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
 260
 261   // Bypass expensive divides on Atom when compiling with O2
 262   if (Subtarget->hasSlowDivide() && TM.getOptLevel() >= CodeGenOpt::Default) {
 263     addBypassSlowDiv(32, 8);
 264     if (Subtarget->is64Bit())
 265       addBypassSlowDiv(64, 16);
 266   }
 267
 268   if (Subtarget->isTargetKnownWindowsMSVC()) {
 269     // Setup Windows compiler runtime calls.
 270     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 271     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 272     setLibcallName(RTLIB::SREM_I64, "_allrem");
 273     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 274     setLibcallName(RTLIB::MUL_I64, "_allmul");
 275     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 276     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 277     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 278     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 279     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 280
 281     // The _ftol2 runtime function has an unusual calling conv, which
 282     // is modeled by a special pseudo-instruction.
 283     setLibcallName(RTLIB::FPTOUINT_F64_I64, nullptr);
 284     setLibcallName(RTLIB::FPTOUINT_F32_I64, nullptr);
 285     setLibcallName(RTLIB::FPTOUINT_F64_I32, nullptr);
 286     setLibcallName(RTLIB::FPTOUINT_F32_I32, nullptr);
 287   }
 288
 289   if (Subtarget->isTargetDarwin()) {
 290     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 291     setUseUnderscoreSetJmp(false);
 292     setUseUnderscoreLongJmp(false);
 293   } else if (Subtarget->isTargetWindowsGNU()) {
 294     // MS runtime is weird: it exports _setjmp, but longjmp!
 295     setUseUnderscoreSetJmp(true);
 296     setUseUnderscoreLongJmp(false);
 297   } else {
 298     setUseUnderscoreSetJmp(true);
 299     setUseUnderscoreLongJmp(true);
 300   }
 301
 302   // Set up the register classes.
 303   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 304   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 305   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 306   if (Subtarget->is64Bit())
 307     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 308
 309   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 310
 311   // We don't accept any truncstore of integer registers.
 312   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 313   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 314   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 315   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 316   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 317   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 318
 319   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 320
 321   // SETOEQ and SETUNE require checking two conditions.
 322   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 323   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 324   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 325   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 326   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 327   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 328
 329   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 330   // operation.
 331   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 332   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 333   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 334
 335   if (Subtarget->is64Bit()) {
 336     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 337     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 338   } else if (!TM.Options.UseSoftFloat) {
 339     // We have an algorithm for SSE2->double, and we turn this into a
 340     // 64-bit FILD followed by conditional FADD for other targets.
 341     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 342     // We have an algorithm for SSE2, and we turn this into a 64-bit
 343     // FILD for other targets.
 344     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 345   }
 346
 347   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 348   // this operation.
 349   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 350   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 351
 352   if (!TM.Options.UseSoftFloat) {
 353     // SSE has no i16 to fp conversion, only i32
 354     if (X86ScalarSSEf32) {
 355       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 356       // f32 and f64 cases are Legal, f80 case is not
 357       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 358     } else {
 359       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 360       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 361     }
 362   } else {
 363     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 364     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 365   }
 366
 367   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 368   // are Legal, f80 is custom lowered.
 369   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 370   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 371
 372   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 373   // this operation.
 374   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 375   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 376
 377   if (X86ScalarSSEf32) {
 378     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 379     // f32 and f64 cases are Legal, f80 case is not
 380     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 381   } else {
 382     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 383     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 384   }
 385
 386   // Handle FP_TO_UINT by promoting the destination to a larger signed
 387   // conversion.
 388   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 389   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 390   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 391
 392   if (Subtarget->is64Bit()) {
 393     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 394     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 395   } else if (!TM.Options.UseSoftFloat) {
 396     // Since AVX is a superset of SSE3, only check for SSE here.
 397     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 398       // Expand FP_TO_UINT into a select.
 399       // FIXME: We would like to use a Custom expander here eventually to do
 400       // the optimal thing for SSE vs. the default expansion in the legalizer.
 401       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 402     else
 403       // With SSE3 we can use fisttpll to convert to a signed i64; without
 404       // SSE, we're stuck with a fistpll.
 405       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 406   }
 407
 408   if (isTargetFTOL()) {
 409     // Use the _ftol2 runtime function, which has a pseudo-instruction
 410     // to handle its weird calling convention.
 411     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 412   }
 413
 414   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 415   if (!X86ScalarSSEf64) {
 416     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 417     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 418     if (Subtarget->is64Bit()) {
 419       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 420       // Without SSE, i64->f64 goes through memory.
 421       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 422     }
 423   }
 424
 425   // Scalar integer divide and remainder are lowered to use operations that
 426   // produce two results, to match the available instructions. This exposes
 427   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 428   // into a single instruction.
 429   //
 430   // Scalar integer multiply-high is also lowered to use two-result
 431   // operations, to match the available instructions. However, plain multiply
 432   // (low) operations are left as Legal, as there are single-result
 433   // instructions for this in x86. Using the two-result multiply instructions
 434   // when both high and low results are needed must be arranged by dagcombine.
 435   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 436     MVT VT = IntVTs[i];
 437     setOperationAction(ISD::MULHS, VT, Expand);
 438     setOperationAction(ISD::MULHU, VT, Expand);
 439     setOperationAction(ISD::SDIV, VT, Expand);
 440     setOperationAction(ISD::UDIV, VT, Expand);
 441     setOperationAction(ISD::SREM, VT, Expand);
 442     setOperationAction(ISD::UREM, VT, Expand);
 443
 444     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 445     setOperationAction(ISD::ADDC, VT, Custom);
 446     setOperationAction(ISD::ADDE, VT, Custom);
 447     setOperationAction(ISD::SUBC, VT, Custom);
 448     setOperationAction(ISD::SUBE, VT, Custom);
 449   }
 450
 451   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 452   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 453   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 454   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 455   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 456   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 457   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 458   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 459   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 460   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 461   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 462   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 463   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 464   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 465   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 466   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 467   if (Subtarget->is64Bit())
 468     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 469   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 470   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 471   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 472   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 473   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 474   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 475   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 476   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 477
 478   // Promote the i8 variants and force them on up to i32 which has a shorter
 479   // encoding.
 480   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 481   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 482   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 483   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 484   if (Subtarget->hasBMI()) {
 485     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 486     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 487     if (Subtarget->is64Bit())
 488       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 489   } else {
 490     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 491     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 492     if (Subtarget->is64Bit())
 493       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 494   }
 495
 496   if (Subtarget->hasLZCNT()) {
 497     // When promoting the i8 variants, force them to i32 for a shorter
 498     // encoding.
 499     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 500     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 501     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 502     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 503     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 504     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 505     if (Subtarget->is64Bit())
 506       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 507   } else {
 508     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 509     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 510     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 511     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 512     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 513     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 514     if (Subtarget->is64Bit()) {
 515       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 516       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 517     }
 518   }
 519
 520   // Special handling for half-precision floating point conversions.
 521   // If we don't have F16C support, then lower half float conversions
 522   // into library calls.
 523   if (TM.Options.UseSoftFloat || !Subtarget->hasF16C()) {
 524     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 525     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 526   }
 527
 528   // There's never any support for operations beyond MVT::f32.
 529   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 530   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 531   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 532   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 533
 534   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 535   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 536   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 537   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 538
 539   if (Subtarget->hasPOPCNT()) {
 540     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 541   } else {
 542     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 543     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 544     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 545     if (Subtarget->is64Bit())
 546       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 547   }
 548
 549   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 550
 551   if (!Subtarget->hasMOVBE())
 552     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 553
 554   // These should be promoted to a larger select which is supported.
 555   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 556   // X86 wants to expand cmov itself.
 557   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 558   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 559   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 560   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 561   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 562   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 563   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 564   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 565   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 566   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 567   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 568   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 569   if (Subtarget->is64Bit()) {
 570     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 571     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 572   }
 573   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 574   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 575   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 576   // support continuation, user-level threading, and etc.. As a result, no
 577   // other SjLj exception interfaces are implemented and please don't build
 578   // your own exception handling based on them.
 579   // LLVM/Clang supports zero-cost DWARF exception handling.
 580   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 581   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 582
 583   // Darwin ABI issue.
 584   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 585   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 586   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 587   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 588   if (Subtarget->is64Bit())
 589     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 590   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 591   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 592   if (Subtarget->is64Bit()) {
 593     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 594     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 595     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 596     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 597     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 598   }
 599   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 600   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 601   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 602   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 603   if (Subtarget->is64Bit()) {
 604     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 605     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 606     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 607   }
 608
 609   if (Subtarget->hasSSE1())
 610     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 611
 612   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 613
 614   // Expand certain atomics
 615   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 616     MVT VT = IntVTs[i];
 617     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 618     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 619     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 620   }
 621
 622   if (Subtarget->hasCmpxchg16b()) {
 623     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 624   }
 625
 626   // FIXME - use subtarget debug flags
 627   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 628       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 629     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 630   }
 631
 632   if (Subtarget->is64Bit()) {
 633     setExceptionPointerRegister(X86::RAX);
 634     setExceptionSelectorRegister(X86::RDX);
 635   } else {
 636     setExceptionPointerRegister(X86::EAX);
 637     setExceptionSelectorRegister(X86::EDX);
 638   }
 639   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 640   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 641
 642   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 643   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 644
 645   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 646   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 647
 648   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 649   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 650   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 651   if (Subtarget->is64Bit() && !Subtarget->isTargetWin64()) {
 652     // TargetInfo::X86_64ABIBuiltinVaList
 653     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 654     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 655   } else {
 656     // TargetInfo::CharPtrBuiltinVaList
 657     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 658     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 659   }
 660
 661   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 662   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 663
 664   setOperationAction(ISD::DYNAMIC_STACKALLOC, Subtarget->is64Bit() ?
 665                      MVT::i64 : MVT::i32, Custom);
 666
 667   if (!TM.Options.UseSoftFloat && X86ScalarSSEf64) {
 668     // f32 and f64 use SSE.
 669     // Set up the FP register classes.
 670     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 671     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 672
 673     // Use ANDPD to simulate FABS.
 674     setOperationAction(ISD::FABS , MVT::f64, Custom);
 675     setOperationAction(ISD::FABS , MVT::f32, Custom);
 676
 677     // Use XORP to simulate FNEG.
 678     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 679     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 680
 681     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 682     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 683     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 684
 685     // Lower this to FGETSIGNx86 plus an AND.
 686     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 687     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 688
 689     // We don't support sin/cos/fmod
 690     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 691     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 692     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 693     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 694     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 695     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 696
 697     // Expand FP immediates into loads from the stack, except for the special
 698     // cases we handle.
 699     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 700     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 701   } else if (!TM.Options.UseSoftFloat && X86ScalarSSEf32) {
 702     // Use SSE for f32, x87 for f64.
 703     // Set up the FP register classes.
 704     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 705     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 706
 707     // Use ANDPS to simulate FABS.
 708     setOperationAction(ISD::FABS , MVT::f32, Custom);
 709
 710     // Use XORP to simulate FNEG.
 711     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 712
 713     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 714
 715     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 716     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 717     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 718
 719     // We don't support sin/cos/fmod
 720     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 721     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 722     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 723
 724     // Special cases we handle for FP constants.
 725     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 726     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 727     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 728     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 729     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 730
 731     if (!TM.Options.UnsafeFPMath) {
 732       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 733       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 734       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 735     }
 736   } else if (!TM.Options.UseSoftFloat) {
 737     // f32 and f64 in x87.
 738     // Set up the FP register classes.
 739     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 740     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 741
 742     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 743     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 744     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 745     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 746
 747     if (!TM.Options.UnsafeFPMath) {
 748       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 749       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 750       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 751       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 752       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 753       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 754     }
 755     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 756     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 757     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 758     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 759     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 760     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 761     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 762     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 763   }
 764
 765   // We don't support FMA.
 766   setOperationAction(ISD::FMA, MVT::f64, Expand);
 767   setOperationAction(ISD::FMA, MVT::f32, Expand);
 768
 769   // Long double always uses X87.
 770   if (!TM.Options.UseSoftFloat) {
 771     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 772     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 773     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 774     {
 775       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 776       addLegalFPImmediate(TmpFlt);  // FLD0
 777       TmpFlt.changeSign();
 778       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 779
 780       bool ignored;
 781       APFloat TmpFlt2(+1.0);
 782       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 783                       &ignored);
 784       addLegalFPImmediate(TmpFlt2);  // FLD1
 785       TmpFlt2.changeSign();
 786       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 787     }
 788
 789     if (!TM.Options.UnsafeFPMath) {
 790       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 791       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 792       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 793     }
 794
 795     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 796     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 797     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 798     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 799     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 800     setOperationAction(ISD::FMA, MVT::f80, Expand);
 801   }
 802
 803   // Always use a library call for pow.
 804   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 805   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 806   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 807
 808   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 809   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 810   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 811   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 812   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 813
 814   // First set operation action for all vector types to either promote
 815   // (for widening) or expand (for scalarization). Then we will selectively
 816   // turn on ones that can be effectively codegen'd.
 817   for (int i = MVT::FIRST_VECTOR_VALUETYPE;
 818            i <= MVT::LAST_VECTOR_VALUETYPE; ++i) {
 819     MVT VT = (MVT::SimpleValueType)i;
 820     setOperationAction(ISD::ADD , VT, Expand);
 821     setOperationAction(ISD::SUB , VT, Expand);
 822     setOperationAction(ISD::FADD, VT, Expand);
 823     setOperationAction(ISD::FNEG, VT, Expand);
 824     setOperationAction(ISD::FSUB, VT, Expand);
 825     setOperationAction(ISD::MUL , VT, Expand);
 826     setOperationAction(ISD::FMUL, VT, Expand);
 827     setOperationAction(ISD::SDIV, VT, Expand);
 828     setOperationAction(ISD::UDIV, VT, Expand);
 829     setOperationAction(ISD::FDIV, VT, Expand);
 830     setOperationAction(ISD::SREM, VT, Expand);
 831     setOperationAction(ISD::UREM, VT, Expand);
 832     setOperationAction(ISD::LOAD, VT, Expand);
 833     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 834     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 835     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 836     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 837     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 838     setOperationAction(ISD::FABS, VT, Expand);
 839     setOperationAction(ISD::FSIN, VT, Expand);
 840     setOperationAction(ISD::FSINCOS, VT, Expand);
 841     setOperationAction(ISD::FCOS, VT, Expand);
 842     setOperationAction(ISD::FSINCOS, VT, Expand);
 843     setOperationAction(ISD::FREM, VT, Expand);
 844     setOperationAction(ISD::FMA,  VT, Expand);
 845     setOperationAction(ISD::FPOWI, VT, Expand);
 846     setOperationAction(ISD::FSQRT, VT, Expand);
 847     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 848     setOperationAction(ISD::FFLOOR, VT, Expand);
 849     setOperationAction(ISD::FCEIL, VT, Expand);
 850     setOperationAction(ISD::FTRUNC, VT, Expand);
 851     setOperationAction(ISD::FRINT, VT, Expand);
 852     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 853     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 854     setOperationAction(ISD::MULHS, VT, Expand);
 855     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 856     setOperationAction(ISD::MULHU, VT, Expand);
 857     setOperationAction(ISD::SDIVREM, VT, Expand);
 858     setOperationAction(ISD::UDIVREM, VT, Expand);
 859     setOperationAction(ISD::FPOW, VT, Expand);
 860     setOperationAction(ISD::CTPOP, VT, Expand);
 861     setOperationAction(ISD::CTTZ, VT, Expand);
 862     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 863     setOperationAction(ISD::CTLZ, VT, Expand);
 864     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 865     setOperationAction(ISD::SHL, VT, Expand);
 866     setOperationAction(ISD::SRA, VT, Expand);
 867     setOperationAction(ISD::SRL, VT, Expand);
 868     setOperationAction(ISD::ROTL, VT, Expand);
 869     setOperationAction(ISD::ROTR, VT, Expand);
 870     setOperationAction(ISD::BSWAP, VT, Expand);
 871     setOperationAction(ISD::SETCC, VT, Expand);
 872     setOperationAction(ISD::FLOG, VT, Expand);
 873     setOperationAction(ISD::FLOG2, VT, Expand);
 874     setOperationAction(ISD::FLOG10, VT, Expand);
 875     setOperationAction(ISD::FEXP, VT, Expand);
 876     setOperationAction(ISD::FEXP2, VT, Expand);
 877     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 878     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 879     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 880     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 881     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 882     setOperationAction(ISD::TRUNCATE, VT, Expand);
 883     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 884     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 885     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 886     setOperationAction(ISD::VSELECT, VT, Expand);
 887     setOperationAction(ISD::SELECT_CC, VT, Expand);
 888     for (int InnerVT = MVT::FIRST_VECTOR_VALUETYPE;
 889              InnerVT <= MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 890       setTruncStoreAction(VT,
 891                           (MVT::SimpleValueType)InnerVT, Expand);
 892     setLoadExtAction(ISD::SEXTLOAD, VT, Expand);
 893     setLoadExtAction(ISD::ZEXTLOAD, VT, Expand);
 894
 895     // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like types,
 896     // we have to deal with them whether we ask for Expansion or not. Setting
 897     // Expand causes its own optimisation problems though, so leave them legal.
 898     if (VT.getVectorElementType() == MVT::i1)
 899       setLoadExtAction(ISD::EXTLOAD, VT, Expand);
 900   }
 901
 902   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 903   // with -msoft-float, disable use of MMX as well.
 904   if (!TM.Options.UseSoftFloat && Subtarget->hasMMX()) {
 905     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 906     // No operations on x86mmx supported, everything uses intrinsics.
 907   }
 908
 909   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 910   // into smaller operations.
 911   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 912   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 913   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 914   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 915   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 916   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 917   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 918   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 919   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 920   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 921   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 922   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 923   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 924   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 925   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 926   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 927   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 928   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 929   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 930   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 931   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 932   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 933   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 934   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 935   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 936   setOperationAction(ISD::BITCAST,            MVT::v8i8,  Expand);
 937   setOperationAction(ISD::BITCAST,            MVT::v4i16, Expand);
 938   setOperationAction(ISD::BITCAST,            MVT::v2i32, Expand);
 939   setOperationAction(ISD::BITCAST,            MVT::v1i64, Expand);
 940
 941   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE1()) {
 942     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 943
 944     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 945     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 946     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 947     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 948     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 949     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 950     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 951     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 952     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 953     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 954     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 955     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 956   }
 957
 958   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE2()) {
 959     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 960
 961     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 962     // registers cannot be used even for integer operations.
 963     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 964     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 965     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 966     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 967
 968     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 969     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 970     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 971     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 972     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 973     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 974     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 975     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 976     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 977     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 978     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 979     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 980     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 981     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 982     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 983     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 984     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 985     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 986     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 987     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 988     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 989     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 990
 991     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 992     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 993     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 994     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 995
 996     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 997     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 998     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 999     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1000     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1001
1002     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
1003     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
1004       MVT VT = (MVT::SimpleValueType)i;
1005       // Do not attempt to custom lower non-power-of-2 vectors
1006       if (!isPowerOf2_32(VT.getVectorNumElements()))
1007         continue;
1008       // Do not attempt to custom lower non-128-bit vectors
1009       if (!VT.is128BitVector())
1010         continue;
1011       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1012       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1013       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1014     }
1015
1016     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
1017     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
1018     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
1019     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
1020     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
1021     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
1022
1023     if (Subtarget->is64Bit()) {
1024       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1025       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1026     }
1027
1028     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
1029     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
1030       MVT VT = (MVT::SimpleValueType)i;
1031
1032       // Do not attempt to promote non-128-bit vectors
1033       if (!VT.is128BitVector())
1034         continue;
1035
1036       setOperationAction(ISD::AND,    VT, Promote);
1037       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
1038       setOperationAction(ISD::OR,     VT, Promote);
1039       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
1040       setOperationAction(ISD::XOR,    VT, Promote);
1041       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
1042       setOperationAction(ISD::LOAD,   VT, Promote);
1043       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
1044       setOperationAction(ISD::SELECT, VT, Promote);
1045       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
1046     }
1047
1048     // Custom lower v2i64 and v2f64 selects.
1049     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
1050     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
1051     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
1052     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
1053
1054     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
1055     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
1056
1057     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
1058     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
1059     // As there is no 64-bit GPR available, we need build a special custom
1060     // sequence to convert from v2i32 to v2f32.
1061     if (!Subtarget->is64Bit())
1062       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
1063
1064     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
1065     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
1066
1067     setLoadExtAction(ISD::EXTLOAD,              MVT::v2f32, Legal);
1068
1069     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
1070     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
1071     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
1072   }
1073
1074   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE41()) {
1075     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
1076     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
1077     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
1078     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
1079     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
1080     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
1081     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
1082     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
1083     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
1084     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
1085
1086     setOperationAction(ISD::FFLOOR,             MVT::v4f32, Legal);
1087     setOperationAction(ISD::FCEIL,              MVT::v4f32, Legal);
1088     setOperationAction(ISD::FTRUNC,             MVT::v4f32, Legal);
1089     setOperationAction(ISD::FRINT,              MVT::v4f32, Legal);
1090     setOperationAction(ISD::FNEARBYINT,         MVT::v4f32, Legal);
1091     setOperationAction(ISD::FFLOOR,             MVT::v2f64, Legal);
1092     setOperationAction(ISD::FCEIL,              MVT::v2f64, Legal);
1093     setOperationAction(ISD::FTRUNC,             MVT::v2f64, Legal);
1094     setOperationAction(ISD::FRINT,              MVT::v2f64, Legal);
1095     setOperationAction(ISD::FNEARBYINT,         MVT::v2f64, Legal);
1096
1097     // FIXME: Do we need to handle scalar-to-vector here?
1098     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
1099
1100     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
1101     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
1102     setOperationAction(ISD::VSELECT,            MVT::v4i32, Custom);
1103     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
1104     setOperationAction(ISD::VSELECT,            MVT::v8i16, Custom);
1105     // There is no BLENDI for byte vectors. We don't need to custom lower
1106     // some vselects for now.
1107     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
1108
1109     // i8 and i16 vectors are custom , because the source register and source
1110     // source memory operand types are not the same width.  f32 vectors are
1111     // custom since the immediate controlling the insert encodes additional
1112     // information.
1113     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
1114     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
1115     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1116     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1117
1118     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1119     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1120     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1121     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1122
1123     // FIXME: these should be Legal but thats only for the case where
1124     // the index is constant.  For now custom expand to deal with that.
1125     if (Subtarget->is64Bit()) {
1126       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1127       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1128     }
1129   }
1130
1131   if (Subtarget->hasSSE2()) {
1132     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1133     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1134
1135     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1136     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1137
1138     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1139     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1140
1141     // In the customized shift lowering, the legal cases in AVX2 will be
1142     // recognized.
1143     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1144     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1145
1146     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1147     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1148
1149     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1150   }
1151
1152   if (!TM.Options.UseSoftFloat && Subtarget->hasFp256()) {
1153     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1154     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1155     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1156     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1157     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1158     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1159
1160     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1161     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1162     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1163
1164     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1165     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1166     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1167     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1168     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1169     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1170     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1171     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1172     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1173     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1174     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1175     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1176
1177     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1178     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1179     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1180     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1181     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1182     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1183     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1184     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1185     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1186     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1187     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1188     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1189
1190     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1191     // even though v8i16 is a legal type.
1192     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1193     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1194     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1195
1196     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1197     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1198     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1199
1200     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1201     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1202
1203     setLoadExtAction(ISD::EXTLOAD,              MVT::v4f32, Legal);
1204
1205     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1206     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1207
1208     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1209     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1210
1211     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1212     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1213
1214     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1215     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1216     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1217     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1218
1219     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1220     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1221     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1222
1223     setOperationAction(ISD::VSELECT,           MVT::v4f64, Custom);
1224     setOperationAction(ISD::VSELECT,           MVT::v4i64, Custom);
1225     setOperationAction(ISD::VSELECT,           MVT::v8i32, Custom);
1226     setOperationAction(ISD::VSELECT,           MVT::v8f32, Custom);
1227
1228     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1229     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1230     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1231     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1232     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1233     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1234     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1235     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1236     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1237     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1238     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1239     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1240
1241     if (Subtarget->hasFMA() || Subtarget->hasFMA4()) {
1242       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1243       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1244       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1245       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1246       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1247       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1248     }
1249
1250     if (Subtarget->hasInt256()) {
1251       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1252       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1253       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1254       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1255
1256       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1257       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1258       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1259       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1260
1261       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1262       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1263       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1264       // Don't lower v32i8 because there is no 128-bit byte mul
1265
1266       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1267       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1268       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1269       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1270
1271       setOperationAction(ISD::VSELECT,         MVT::v16i16, Custom);
1272       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1273     } else {
1274       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1275       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1276       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1277       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1278
1279       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1280       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1281       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1282       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1283
1284       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1285       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1286       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1287       // Don't lower v32i8 because there is no 128-bit byte mul
1288     }
1289
1290     // In the customized shift lowering, the legal cases in AVX2 will be
1291     // recognized.
1292     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1293     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1294
1295     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1296     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1297
1298     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1299
1300     // Custom lower several nodes for 256-bit types.
1301     for (int i = MVT::FIRST_VECTOR_VALUETYPE;
1302              i <= MVT::LAST_VECTOR_VALUETYPE; ++i) {
1303       MVT VT = (MVT::SimpleValueType)i;
1304
1305       // Extract subvector is special because the value type
1306       // (result) is 128-bit but the source is 256-bit wide.
1307       if (VT.is128BitVector())
1308         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1309
1310       // Do not attempt to custom lower other non-256-bit vectors
1311       if (!VT.is256BitVector())
1312         continue;
1313
1314       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1315       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1316       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1317       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1318       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1319       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1320       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1321     }
1322
1323     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1324     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1325       MVT VT = (MVT::SimpleValueType)i;
1326
1327       // Do not attempt to promote non-256-bit vectors
1328       if (!VT.is256BitVector())
1329         continue;
1330
1331       setOperationAction(ISD::AND,    VT, Promote);
1332       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1333       setOperationAction(ISD::OR,     VT, Promote);
1334       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1335       setOperationAction(ISD::XOR,    VT, Promote);
1336       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1337       setOperationAction(ISD::LOAD,   VT, Promote);
1338       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1339       setOperationAction(ISD::SELECT, VT, Promote);
1340       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1341     }
1342   }
1343
1344   if (!TM.Options.UseSoftFloat && Subtarget->hasAVX512()) {
1345     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1346     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1347     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1348     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1349
1350     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1351     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1352     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1353
1354     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1355     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1356     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1357     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1358     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1359     setLoadExtAction(ISD::EXTLOAD,              MVT::v8f32, Legal);
1360     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1361     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1362     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1363     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1364     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1365
1366     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1367     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1368     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1369     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1370     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1371     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1372
1373     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1374     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1375     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1376     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1377     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1378     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1379     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1380     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1381
1382     setOperationAction(ISD::FP_TO_SINT,         MVT::i32, Legal);
1383     setOperationAction(ISD::FP_TO_UINT,         MVT::i32, Legal);
1384     setOperationAction(ISD::SINT_TO_FP,         MVT::i32, Legal);
1385     setOperationAction(ISD::UINT_TO_FP,         MVT::i32, Legal);
1386     if (Subtarget->is64Bit()) {
1387       setOperationAction(ISD::FP_TO_UINT,       MVT::i64, Legal);
1388       setOperationAction(ISD::FP_TO_SINT,       MVT::i64, Legal);
1389       setOperationAction(ISD::SINT_TO_FP,       MVT::i64, Legal);
1390       setOperationAction(ISD::UINT_TO_FP,       MVT::i64, Legal);
1391     }
1392     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1393     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1394     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1395     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1396     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1397     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1398     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1399     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1400     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1401     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1402
1403     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1404     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1405     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1406     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1407     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1408     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1409     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1410     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1411     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1412     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1413     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1414     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1415     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1416
1417     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1418     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1419     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1420     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1421     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1,    Custom);
1422     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1423
1424     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1425     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1426
1427     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1428
1429     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1430     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1431     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1432     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1433     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1434     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1435     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1436     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1437     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1438
1439     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1440     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1441
1442     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1443     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1444
1445     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1446
1447     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1448     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1449
1450     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1451     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1452
1453     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1454     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1455
1456     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1457     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1458     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1459     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1460     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1461     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1462
1463     if (Subtarget->hasCDI()) {
1464       setOperationAction(ISD::CTLZ,             MVT::v8i64, Legal);
1465       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1466     }
1467
1468     // Custom lower several nodes.
1469     for (int i = MVT::FIRST_VECTOR_VALUETYPE;
1470              i <= MVT::LAST_VECTOR_VALUETYPE; ++i) {
1471       MVT VT = (MVT::SimpleValueType)i;
1472
1473       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1474       // Extract subvector is special because the value type
1475       // (result) is 256/128-bit but the source is 512-bit wide.
1476       if (VT.is128BitVector() || VT.is256BitVector())
1477         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1478
1479       if (VT.getVectorElementType() == MVT::i1)
1480         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1481
1482       // Do not attempt to custom lower other non-512-bit vectors
1483       if (!VT.is512BitVector())
1484         continue;
1485
1486       if ( EltSize >= 32) {
1487         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1488         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1489         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1490         setOperationAction(ISD::VSELECT,             VT, Legal);
1491         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1492         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1493         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1494       }
1495     }
1496     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1497       MVT VT = (MVT::SimpleValueType)i;
1498
1499       // Do not attempt to promote non-256-bit vectors
1500       if (!VT.is512BitVector())
1501         continue;
1502
1503       setOperationAction(ISD::SELECT, VT, Promote);
1504       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1505     }
1506   }// has  AVX-512
1507
1508   // SIGN_EXTEND_INREGs are evaluated by the extend type. Handle the expansion
1509   // of this type with custom code.
1510   for (int VT = MVT::FIRST_VECTOR_VALUETYPE;
1511            VT != MVT::LAST_VECTOR_VALUETYPE; VT++) {
1512     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,
1513                        Custom);
1514   }
1515
1516   // We want to custom lower some of our intrinsics.
1517   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1518   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1519   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1520   if (!Subtarget->is64Bit())
1521     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1522
1523   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1524   // handle type legalization for these operations here.
1525   //
1526   // FIXME: We really should do custom legalization for addition and
1527   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1528   // than generic legalization for 64-bit multiplication-with-overflow, though.
1529   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1530     // Add/Sub/Mul with overflow operations are custom lowered.
1531     MVT VT = IntVTs[i];
1532     setOperationAction(ISD::SADDO, VT, Custom);
1533     setOperationAction(ISD::UADDO, VT, Custom);
1534     setOperationAction(ISD::SSUBO, VT, Custom);
1535     setOperationAction(ISD::USUBO, VT, Custom);
1536     setOperationAction(ISD::SMULO, VT, Custom);
1537     setOperationAction(ISD::UMULO, VT, Custom);
1538   }
1539
1540   // There are no 8-bit 3-address imul/mul instructions
1541   setOperationAction(ISD::SMULO, MVT::i8, Expand);
1542   setOperationAction(ISD::UMULO, MVT::i8, Expand);
1543
1544   if (!Subtarget->is64Bit()) {
1545     // These libcalls are not available in 32-bit.
1546     setLibcallName(RTLIB::SHL_I128, nullptr);
1547     setLibcallName(RTLIB::SRL_I128, nullptr);
1548     setLibcallName(RTLIB::SRA_I128, nullptr);
1549   }
1550
1551   // Combine sin / cos into one node or libcall if possible.
1552   if (Subtarget->hasSinCos()) {
1553     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1554     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1555     if (Subtarget->isTargetDarwin()) {
1556       // For MacOSX, we don't want to the normal expansion of a libcall to
1557       // sincos. We want to issue a libcall to __sincos_stret to avoid memory
1558       // traffic.
1559       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1560       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1561     }
1562   }
1563
1564   if (Subtarget->isTargetWin64()) {
1565     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1566     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1567     setOperationAction(ISD::SREM, MVT::i128, Custom);
1568     setOperationAction(ISD::UREM, MVT::i128, Custom);
1569     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1570     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1571   }
1572
1573   // We have target-specific dag combine patterns for the following nodes:
1574   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1575   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1576   setTargetDAGCombine(ISD::VSELECT);
1577   setTargetDAGCombine(ISD::SELECT);
1578   setTargetDAGCombine(ISD::SHL);
1579   setTargetDAGCombine(ISD::SRA);
1580   setTargetDAGCombine(ISD::SRL);
1581   setTargetDAGCombine(ISD::OR);
1582   setTargetDAGCombine(ISD::AND);
1583   setTargetDAGCombine(ISD::ADD);
1584   setTargetDAGCombine(ISD::FADD);
1585   setTargetDAGCombine(ISD::FSUB);
1586   setTargetDAGCombine(ISD::FMA);
1587   setTargetDAGCombine(ISD::SUB);
1588   setTargetDAGCombine(ISD::LOAD);
1589   setTargetDAGCombine(ISD::STORE);
1590   setTargetDAGCombine(ISD::ZERO_EXTEND);
1591   setTargetDAGCombine(ISD::ANY_EXTEND);
1592   setTargetDAGCombine(ISD::SIGN_EXTEND);
1593   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1594   setTargetDAGCombine(ISD::TRUNCATE);
1595   setTargetDAGCombine(ISD::SINT_TO_FP);
1596   setTargetDAGCombine(ISD::SETCC);
1597   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
1598   setTargetDAGCombine(ISD::BUILD_VECTOR);
1599   if (Subtarget->is64Bit())
1600     setTargetDAGCombine(ISD::MUL);
1601   setTargetDAGCombine(ISD::XOR);
1602
1603   computeRegisterProperties();
1604
1605   // On Darwin, -Os means optimize for size without hurting performance,
1606   // do not reduce the limit.
1607   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1608   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1609   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1610   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1611   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1612   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1613   setPrefLoopAlignment(4); // 2^4 bytes.
1614
1615   // Predictable cmov don't hurt on atom because it's in-order.
1616   PredictableSelectIsExpensive = !Subtarget->isAtom();
1617
1618   setPrefFunctionAlignment(4); // 2^4 bytes.
1619 }
1620
1621 TargetLoweringBase::LegalizeTypeAction
1622 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1623   if (ExperimentalVectorWideningLegalization &&
1624       VT.getVectorNumElements() != 1 &&
1625       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1626     return TypeWidenVector;
1627
1628   return TargetLoweringBase::getPreferredVectorAction(VT);
1629 }
1630
1631 EVT X86TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1632   if (!VT.isVector())
1633     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1634
1635   if (Subtarget->hasAVX512())
1636     switch(VT.getVectorNumElements()) {
1637     case  8: return MVT::v8i1;
1638     case 16: return MVT::v16i1;
1639   }
1640
1641   return VT.changeVectorElementTypeToInteger();
1642 }
1643
1644 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1645 /// the desired ByVal argument alignment.
1646 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1647   if (MaxAlign == 16)
1648     return;
1649   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1650     if (VTy->getBitWidth() == 128)
1651       MaxAlign = 16;
1652   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1653     unsigned EltAlign = 0;
1654     getMaxByValAlign(ATy->getElementType(), EltAlign);
1655     if (EltAlign > MaxAlign)
1656       MaxAlign = EltAlign;
1657   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1658     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1659       unsigned EltAlign = 0;
1660       getMaxByValAlign(STy->getElementType(i), EltAlign);
1661       if (EltAlign > MaxAlign)
1662         MaxAlign = EltAlign;
1663       if (MaxAlign == 16)
1664         break;
1665     }
1666   }
1667 }
1668
1669 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1670 /// function arguments in the caller parameter area. For X86, aggregates
1671 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1672 /// are at 4-byte boundaries.
1673 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1674   if (Subtarget->is64Bit()) {
1675     // Max of 8 and alignment of type.
1676     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1677     if (TyAlign > 8)
1678       return TyAlign;
1679     return 8;
1680   }
1681
1682   unsigned Align = 4;
1683   if (Subtarget->hasSSE1())
1684     getMaxByValAlign(Ty, Align);
1685   return Align;
1686 }
1687
1688 /// getOptimalMemOpType - Returns the target specific optimal type for load
1689 /// and store operations as a result of memset, memcpy, and memmove
1690 /// lowering. If DstAlign is zero that means it's safe to destination
1691 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1692 /// means there isn't a need to check it against alignment requirement,
1693 /// probably because the source does not need to be loaded. If 'IsMemset' is
1694 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1695 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1696 /// source is constant so it does not need to be loaded.
1697 /// It returns EVT::Other if the type should be determined using generic
1698 /// target-independent logic.
1699 EVT
1700 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1701                                        unsigned DstAlign, unsigned SrcAlign,
1702                                        bool IsMemset, bool ZeroMemset,
1703                                        bool MemcpyStrSrc,
1704                                        MachineFunction &MF) const {
1705   const Function *F = MF.getFunction();
1706   if ((!IsMemset || ZeroMemset) &&
1707       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
1708                                        Attribute::NoImplicitFloat)) {
1709     if (Size >= 16 &&
1710         (Subtarget->isUnalignedMemAccessFast() ||
1711          ((DstAlign == 0 || DstAlign >= 16) &&
1712           (SrcAlign == 0 || SrcAlign >= 16)))) {
1713       if (Size >= 32) {
1714         if (Subtarget->hasInt256())
1715           return MVT::v8i32;
1716         if (Subtarget->hasFp256())
1717           return MVT::v8f32;
1718       }
1719       if (Subtarget->hasSSE2())
1720         return MVT::v4i32;
1721       if (Subtarget->hasSSE1())
1722         return MVT::v4f32;
1723     } else if (!MemcpyStrSrc && Size >= 8 &&
1724                !Subtarget->is64Bit() &&
1725                Subtarget->hasSSE2()) {
1726       // Do not use f64 to lower memcpy if source is string constant. It's
1727       // better to use i32 to avoid the loads.
1728       return MVT::f64;
1729     }
1730   }
1731   if (Subtarget->is64Bit() && Size >= 8)
1732     return MVT::i64;
1733   return MVT::i32;
1734 }
1735
1736 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1737   if (VT == MVT::f32)
1738     return X86ScalarSSEf32;
1739   else if (VT == MVT::f64)
1740     return X86ScalarSSEf64;
1741   return true;
1742 }
1743
1744 bool
1745 X86TargetLowering::allowsUnalignedMemoryAccesses(EVT VT,
1746                                                  unsigned,
1747                                                  bool *Fast) const {
1748   if (Fast)
1749     *Fast = Subtarget->isUnalignedMemAccessFast();
1750   return true;
1751 }
1752
1753 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1754 /// current function.  The returned value is a member of the
1755 /// MachineJumpTableInfo::JTEntryKind enum.
1756 unsigned X86TargetLowering::getJumpTableEncoding() const {
1757   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1758   // symbol.
1759   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1760       Subtarget->isPICStyleGOT())
1761     return MachineJumpTableInfo::EK_Custom32;
1762
1763   // Otherwise, use the normal jump table encoding heuristics.
1764   return TargetLowering::getJumpTableEncoding();
1765 }
1766
1767 const MCExpr *
1768 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1769                                              const MachineBasicBlock *MBB,
1770                                              unsigned uid,MCContext &Ctx) const{
1771   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
1772          Subtarget->isPICStyleGOT());
1773   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1774   // entries.
1775   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1776                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1777 }
1778
1779 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1780 /// jumptable.
1781 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1782                                                     SelectionDAG &DAG) const {
1783   if (!Subtarget->is64Bit())
1784     // This doesn't have SDLoc associated with it, but is not really the
1785     // same as a Register.
1786     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy());
1787   return Table;
1788 }
1789
1790 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1791 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1792 /// MCExpr.
1793 const MCExpr *X86TargetLowering::
1794 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1795                              MCContext &Ctx) const {
1796   // X86-64 uses RIP relative addressing based on the jump table label.
1797   if (Subtarget->isPICStyleRIPRel())
1798     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1799
1800   // Otherwise, the reference is relative to the PIC base.
1801   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1802 }
1803
1804 // FIXME: Why this routine is here? Move to RegInfo!
1805 std::pair<const TargetRegisterClass*, uint8_t>
1806 X86TargetLowering::findRepresentativeClass(MVT VT) const{
1807   const TargetRegisterClass *RRC = nullptr;
1808   uint8_t Cost = 1;
1809   switch (VT.SimpleTy) {
1810   default:
1811     return TargetLowering::findRepresentativeClass(VT);
1812   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1813     RRC = Subtarget->is64Bit() ?
1814       (const TargetRegisterClass*)&X86::GR64RegClass :
1815       (const TargetRegisterClass*)&X86::GR32RegClass;
1816     break;
1817   case MVT::x86mmx:
1818     RRC = &X86::VR64RegClass;
1819     break;
1820   case MVT::f32: case MVT::f64:
1821   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1822   case MVT::v4f32: case MVT::v2f64:
1823   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1824   case MVT::v4f64:
1825     RRC = &X86::VR128RegClass;
1826     break;
1827   }
1828   return std::make_pair(RRC, Cost);
1829 }
1830
1831 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1832                                                unsigned &Offset) const {
1833   if (!Subtarget->isTargetLinux())
1834     return false;
1835
1836   if (Subtarget->is64Bit()) {
1837     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1838     Offset = 0x28;
1839     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1840       AddressSpace = 256;
1841     else
1842       AddressSpace = 257;
1843   } else {
1844     // %gs:0x14 on i386
1845     Offset = 0x14;
1846     AddressSpace = 256;
1847   }
1848   return true;
1849 }
1850
1851 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
1852                                             unsigned DestAS) const {
1853   assert(SrcAS != DestAS && "Expected different address spaces!");
1854
1855   return SrcAS < 256 && DestAS < 256;
1856 }
1857
1858 //===----------------------------------------------------------------------===//
1859 //               Return Value Calling Convention Implementation
1860 //===----------------------------------------------------------------------===//
1861
1862 #include "X86GenCallingConv.inc"
1863
1864 bool
1865 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1866                                   MachineFunction &MF, bool isVarArg,
1867                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1868                         LLVMContext &Context) const {
1869   SmallVector<CCValAssign, 16> RVLocs;
1870   CCState CCInfo(CallConv, isVarArg, MF, MF.getTarget(),
1871                  RVLocs, Context);
1872   return CCInfo.CheckReturn(Outs, RetCC_X86);
1873 }
1874
1875 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
1876   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
1877   return ScratchRegs;
1878 }
1879
1880 SDValue
1881 X86TargetLowering::LowerReturn(SDValue Chain,
1882                                CallingConv::ID CallConv, bool isVarArg,
1883                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1884                                const SmallVectorImpl<SDValue> &OutVals,
1885                                SDLoc dl, SelectionDAG &DAG) const {
1886   MachineFunction &MF = DAG.getMachineFunction();
1887   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1888
1889   SmallVector<CCValAssign, 16> RVLocs;
1890   CCState CCInfo(CallConv, isVarArg, MF, DAG.getTarget(),
1891                  RVLocs, *DAG.getContext());
1892   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1893
1894   SDValue Flag;
1895   SmallVector<SDValue, 6> RetOps;
1896   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1897   // Operand #1 = Bytes To Pop
1898   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1899                    MVT::i16));
1900
1901   // Copy the result values into the output registers.
1902   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1903     CCValAssign &VA = RVLocs[i];
1904     assert(VA.isRegLoc() && "Can only return in registers!");
1905     SDValue ValToCopy = OutVals[i];
1906     EVT ValVT = ValToCopy.getValueType();
1907
1908     // Promote values to the appropriate types
1909     if (VA.getLocInfo() == CCValAssign::SExt)
1910       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
1911     else if (VA.getLocInfo() == CCValAssign::ZExt)
1912       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
1913     else if (VA.getLocInfo() == CCValAssign::AExt)
1914       ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
1915     else if (VA.getLocInfo() == CCValAssign::BCvt)
1916       ValToCopy = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), ValToCopy);
1917
1918     assert(VA.getLocInfo() != CCValAssign::FPExt &&
1919            "Unexpected FP-extend for return value.");
1920
1921     // If this is x86-64, and we disabled SSE, we can't return FP values,
1922     // or SSE or MMX vectors.
1923     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1924          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1925           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1926       report_fatal_error("SSE register return with SSE disabled");
1927     }
1928     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1929     // llvm-gcc has never done it right and no one has noticed, so this
1930     // should be OK for now.
1931     if (ValVT == MVT::f64 &&
1932         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1933       report_fatal_error("SSE2 register return with SSE2 disabled");
1934
1935     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1936     // the RET instruction and handled by the FP Stackifier.
1937     if (VA.getLocReg() == X86::ST0 ||
1938         VA.getLocReg() == X86::ST1) {
1939       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1940       // change the value to the FP stack register class.
1941       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1942         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1943       RetOps.push_back(ValToCopy);
1944       // Don't emit a copytoreg.
1945       continue;
1946     }
1947
1948     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1949     // which is returned in RAX / RDX.
1950     if (Subtarget->is64Bit()) {
1951       if (ValVT == MVT::x86mmx) {
1952         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1953           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
1954           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1955                                   ValToCopy);
1956           // If we don't have SSE2 available, convert to v4f32 so the generated
1957           // register is legal.
1958           if (!Subtarget->hasSSE2())
1959             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
1960         }
1961       }
1962     }
1963
1964     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1965     Flag = Chain.getValue(1);
1966     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
1967   }
1968
1969   // The x86-64 ABIs require that for returning structs by value we copy
1970   // the sret argument into %rax/%eax (depending on ABI) for the return.
1971   // Win32 requires us to put the sret argument to %eax as well.
1972   // We saved the argument into a virtual register in the entry block,
1973   // so now we copy the value out and into %rax/%eax.
1974   if (DAG.getMachineFunction().getFunction()->hasStructRetAttr() &&
1975       (Subtarget->is64Bit() || Subtarget->isTargetKnownWindowsMSVC())) {
1976     MachineFunction &MF = DAG.getMachineFunction();
1977     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1978     unsigned Reg = FuncInfo->getSRetReturnReg();
1979     assert(Reg &&
1980            "SRetReturnReg should have been set in LowerFormalArguments().");
1981     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1982
1983     unsigned RetValReg
1984         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
1985           X86::RAX : X86::EAX;
1986     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
1987     Flag = Chain.getValue(1);
1988
1989     // RAX/EAX now acts like a return value.
1990     RetOps.push_back(DAG.getRegister(RetValReg, getPointerTy()));
1991   }
1992
1993   RetOps[0] = Chain;  // Update chain.
1994
1995   // Add the flag if we have it.
1996   if (Flag.getNode())
1997     RetOps.push_back(Flag);
1998
1999   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2000 }
2001
2002 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2003   if (N->getNumValues() != 1)
2004     return false;
2005   if (!N->hasNUsesOfValue(1, 0))
2006     return false;
2007
2008   SDValue TCChain = Chain;
2009   SDNode *Copy = *N->use_begin();
2010   if (Copy->getOpcode() == ISD::CopyToReg) {
2011     // If the copy has a glue operand, we conservatively assume it isn't safe to
2012     // perform a tail call.
2013     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2014       return false;
2015     TCChain = Copy->getOperand(0);
2016   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2017     return false;
2018
2019   bool HasRet = false;
2020   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2021        UI != UE; ++UI) {
2022     if (UI->getOpcode() != X86ISD::RET_FLAG)
2023       return false;
2024     HasRet = true;
2025   }
2026
2027   if (!HasRet)
2028     return false;
2029
2030   Chain = TCChain;
2031   return true;
2032 }
2033
2034 MVT
2035 X86TargetLowering::getTypeForExtArgOrReturn(MVT VT,
2036                                             ISD::NodeType ExtendKind) const {
2037   MVT ReturnMVT;
2038   // TODO: Is this also valid on 32-bit?
2039   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2040     ReturnMVT = MVT::i8;
2041   else
2042     ReturnMVT = MVT::i32;
2043
2044   MVT MinVT = getRegisterType(ReturnMVT);
2045   return VT.bitsLT(MinVT) ? MinVT : VT;
2046 }
2047
2048 /// LowerCallResult - Lower the result values of a call into the
2049 /// appropriate copies out of appropriate physical registers.
2050 ///
2051 SDValue
2052 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2053                                    CallingConv::ID CallConv, bool isVarArg,
2054                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2055                                    SDLoc dl, SelectionDAG &DAG,
2056                                    SmallVectorImpl<SDValue> &InVals) const {
2057
2058   // Assign locations to each value returned by this call.
2059   SmallVector<CCValAssign, 16> RVLocs;
2060   bool Is64Bit = Subtarget->is64Bit();
2061   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2062                  DAG.getTarget(), RVLocs, *DAG.getContext());
2063   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2064
2065   // Copy all of the result registers out of their specified physreg.
2066   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2067     CCValAssign &VA = RVLocs[i];
2068     EVT CopyVT = VA.getValVT();
2069
2070     // If this is x86-64, and we disabled SSE, we can't return FP values
2071     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2072         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2073       report_fatal_error("SSE register return with SSE disabled");
2074     }
2075
2076     SDValue Val;
2077
2078     // If this is a call to a function that returns an fp value on the floating
2079     // point stack, we must guarantee the value is popped from the stack, so
2080     // a CopyFromReg is not good enough - the copy instruction may be eliminated
2081     // if the return value is not used. We use the FpPOP_RETVAL instruction
2082     // instead.
2083     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
2084       // If we prefer to use the value in xmm registers, copy it out as f80 and
2085       // use a truncate to move it from fp stack reg to xmm reg.
2086       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
2087       SDValue Ops[] = { Chain, InFlag };
2088       Chain = SDValue(DAG.getMachineNode(X86::FpPOP_RETVAL, dl, CopyVT,
2089                                          MVT::Other, MVT::Glue, Ops), 1);
2090       Val = Chain.getValue(0);
2091
2092       // Round the f80 to the right size, which also moves it to the appropriate
2093       // xmm register.
2094       if (CopyVT != VA.getValVT())
2095         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2096                           // This truncation won't change the value.
2097                           DAG.getIntPtrConstant(1));
2098     } else {
2099       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2100                                  CopyVT, InFlag).getValue(1);
2101       Val = Chain.getValue(0);
2102     }
2103     InFlag = Chain.getValue(2);
2104     InVals.push_back(Val);
2105   }
2106
2107   return Chain;
2108 }
2109
2110 //===----------------------------------------------------------------------===//
2111 //                C & StdCall & Fast Calling Convention implementation
2112 //===----------------------------------------------------------------------===//
2113 //  StdCall calling convention seems to be standard for many Windows' API
2114 //  routines and around. It differs from C calling convention just a little:
2115 //  callee should clean up the stack, not caller. Symbols should be also
2116 //  decorated in some fancy way :) It doesn't support any vector arguments.
2117 //  For info on fast calling convention see Fast Calling Convention (tail call)
2118 //  implementation LowerX86_32FastCCCallTo.
2119
2120 /// CallIsStructReturn - Determines whether a call uses struct return
2121 /// semantics.
2122 enum StructReturnType {
2123   NotStructReturn,
2124   RegStructReturn,
2125   StackStructReturn
2126 };
2127 static StructReturnType
2128 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2129   if (Outs.empty())
2130     return NotStructReturn;
2131
2132   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2133   if (!Flags.isSRet())
2134     return NotStructReturn;
2135   if (Flags.isInReg())
2136     return RegStructReturn;
2137   return StackStructReturn;
2138 }
2139
2140 /// ArgsAreStructReturn - Determines whether a function uses struct
2141 /// return semantics.
2142 static StructReturnType
2143 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2144   if (Ins.empty())
2145     return NotStructReturn;
2146
2147   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2148   if (!Flags.isSRet())
2149     return NotStructReturn;
2150   if (Flags.isInReg())
2151     return RegStructReturn;
2152   return StackStructReturn;
2153 }
2154
2155 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2156 /// by "Src" to address "Dst" with size and alignment information specified by
2157 /// the specific parameter attribute. The copy will be passed as a byval
2158 /// function parameter.
2159 static SDValue
2160 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2161                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2162                           SDLoc dl) {
2163   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2164
2165   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2166                        /*isVolatile*/false, /*AlwaysInline=*/true,
2167                        MachinePointerInfo(), MachinePointerInfo());
2168 }
2169
2170 /// IsTailCallConvention - Return true if the calling convention is one that
2171 /// supports tail call optimization.
2172 static bool IsTailCallConvention(CallingConv::ID CC) {
2173   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2174           CC == CallingConv::HiPE);
2175 }
2176
2177 /// \brief Return true if the calling convention is a C calling convention.
2178 static bool IsCCallConvention(CallingConv::ID CC) {
2179   return (CC == CallingConv::C || CC == CallingConv::X86_64_Win64 ||
2180           CC == CallingConv::X86_64_SysV);
2181 }
2182
2183 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2184   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2185     return false;
2186
2187   CallSite CS(CI);
2188   CallingConv::ID CalleeCC = CS.getCallingConv();
2189   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
2190     return false;
2191
2192   return true;
2193 }
2194
2195 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
2196 /// a tailcall target by changing its ABI.
2197 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC,
2198                                    bool GuaranteedTailCallOpt) {
2199   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
2200 }
2201
2202 SDValue
2203 X86TargetLowering::LowerMemArgument(SDValue Chain,
2204                                     CallingConv::ID CallConv,
2205                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2206                                     SDLoc dl, SelectionDAG &DAG,
2207                                     const CCValAssign &VA,
2208                                     MachineFrameInfo *MFI,
2209                                     unsigned i) const {
2210   // Create the nodes corresponding to a load from this parameter slot.
2211   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2212   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(
2213       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2214   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2215   EVT ValVT;
2216
2217   // If value is passed by pointer we have address passed instead of the value
2218   // itself.
2219   if (VA.getLocInfo() == CCValAssign::Indirect)
2220     ValVT = VA.getLocVT();
2221   else
2222     ValVT = VA.getValVT();
2223
2224   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2225   // changed with more analysis.
2226   // In case of tail call optimization mark all arguments mutable. Since they
2227   // could be overwritten by lowering of arguments in case of a tail call.
2228   if (Flags.isByVal()) {
2229     unsigned Bytes = Flags.getByValSize();
2230     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2231     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2232     return DAG.getFrameIndex(FI, getPointerTy());
2233   } else {
2234     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2235                                     VA.getLocMemOffset(), isImmutable);
2236     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2237     return DAG.getLoad(ValVT, dl, Chain, FIN,
2238                        MachinePointerInfo::getFixedStack(FI),
2239                        false, false, false, 0);
2240   }
2241 }
2242
2243 SDValue
2244 X86TargetLowering::LowerFormalArguments(SDValue Chain,
2245                                         CallingConv::ID CallConv,
2246                                         bool isVarArg,
2247                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2248                                         SDLoc dl,
2249                                         SelectionDAG &DAG,
2250                                         SmallVectorImpl<SDValue> &InVals)
2251                                           const {
2252   MachineFunction &MF = DAG.getMachineFunction();
2253   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2254
2255   const Function* Fn = MF.getFunction();
2256   if (Fn->hasExternalLinkage() &&
2257       Subtarget->isTargetCygMing() &&
2258       Fn->getName() == "main")
2259     FuncInfo->setForceFramePointer(true);
2260
2261   MachineFrameInfo *MFI = MF.getFrameInfo();
2262   bool Is64Bit = Subtarget->is64Bit();
2263   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2264
2265   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2266          "Var args not supported with calling convention fastcc, ghc or hipe");
2267
2268   // Assign locations to all of the incoming arguments.
2269   SmallVector<CCValAssign, 16> ArgLocs;
2270   CCState CCInfo(CallConv, isVarArg, MF, DAG.getTarget(),
2271                  ArgLocs, *DAG.getContext());
2272
2273   // Allocate shadow area for Win64
2274   if (IsWin64)
2275     CCInfo.AllocateStack(32, 8);
2276
2277   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2278
2279   unsigned LastVal = ~0U;
2280   SDValue ArgValue;
2281   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2282     CCValAssign &VA = ArgLocs[i];
2283     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2284     // places.
2285     assert(VA.getValNo() != LastVal &&
2286            "Don't support value assigned to multiple locs yet");
2287     (void)LastVal;
2288     LastVal = VA.getValNo();
2289
2290     if (VA.isRegLoc()) {
2291       EVT RegVT = VA.getLocVT();
2292       const TargetRegisterClass *RC;
2293       if (RegVT == MVT::i32)
2294         RC = &X86::GR32RegClass;
2295       else if (Is64Bit && RegVT == MVT::i64)
2296         RC = &X86::GR64RegClass;
2297       else if (RegVT == MVT::f32)
2298         RC = &X86::FR32RegClass;
2299       else if (RegVT == MVT::f64)
2300         RC = &X86::FR64RegClass;
2301       else if (RegVT.is512BitVector())
2302         RC = &X86::VR512RegClass;
2303       else if (RegVT.is256BitVector())
2304         RC = &X86::VR256RegClass;
2305       else if (RegVT.is128BitVector())
2306         RC = &X86::VR128RegClass;
2307       else if (RegVT == MVT::x86mmx)
2308         RC = &X86::VR64RegClass;
2309       else if (RegVT == MVT::i1)
2310         RC = &X86::VK1RegClass;
2311       else if (RegVT == MVT::v8i1)
2312         RC = &X86::VK8RegClass;
2313       else if (RegVT == MVT::v16i1)
2314         RC = &X86::VK16RegClass;
2315       else
2316         llvm_unreachable("Unknown argument type!");
2317
2318       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2319       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2320
2321       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2322       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2323       // right size.
2324       if (VA.getLocInfo() == CCValAssign::SExt)
2325         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2326                                DAG.getValueType(VA.getValVT()));
2327       else if (VA.getLocInfo() == CCValAssign::ZExt)
2328         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2329                                DAG.getValueType(VA.getValVT()));
2330       else if (VA.getLocInfo() == CCValAssign::BCvt)
2331         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
2332
2333       if (VA.isExtInLoc()) {
2334         // Handle MMX values passed in XMM regs.
2335         if (RegVT.isVector())
2336           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2337         else
2338           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2339       }
2340     } else {
2341       assert(VA.isMemLoc());
2342       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2343     }
2344
2345     // If value is passed via pointer - do a load.
2346     if (VA.getLocInfo() == CCValAssign::Indirect)
2347       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2348                              MachinePointerInfo(), false, false, false, 0);
2349
2350     InVals.push_back(ArgValue);
2351   }
2352
2353   if (Subtarget->is64Bit() || Subtarget->isTargetKnownWindowsMSVC()) {
2354     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2355       // The x86-64 ABIs require that for returning structs by value we copy
2356       // the sret argument into %rax/%eax (depending on ABI) for the return.
2357       // Win32 requires us to put the sret argument to %eax as well.
2358       // Save the argument into a virtual register so that we can access it
2359       // from the return points.
2360       if (Ins[i].Flags.isSRet()) {
2361         unsigned Reg = FuncInfo->getSRetReturnReg();
2362         if (!Reg) {
2363           MVT PtrTy = getPointerTy();
2364           Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2365           FuncInfo->setSRetReturnReg(Reg);
2366         }
2367         SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2368         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2369         break;
2370       }
2371     }
2372   }
2373
2374   unsigned StackSize = CCInfo.getNextStackOffset();
2375   // Align stack specially for tail calls.
2376   if (FuncIsMadeTailCallSafe(CallConv,
2377                              MF.getTarget().Options.GuaranteedTailCallOpt))
2378     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2379
2380   // If the function takes variable number of arguments, make a frame index for
2381   // the start of the first vararg value... for expansion of llvm.va_start.
2382   if (isVarArg) {
2383     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2384                     CallConv != CallingConv::X86_ThisCall)) {
2385       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
2386     }
2387     if (Is64Bit) {
2388       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
2389
2390       // FIXME: We should really autogenerate these arrays
2391       static const MCPhysReg GPR64ArgRegsWin64[] = {
2392         X86::RCX, X86::RDX, X86::R8,  X86::R9
2393       };
2394       static const MCPhysReg GPR64ArgRegs64Bit[] = {
2395         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2396       };
2397       static const MCPhysReg XMMArgRegs64Bit[] = {
2398         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2399         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2400       };
2401       const MCPhysReg *GPR64ArgRegs;
2402       unsigned NumXMMRegs = 0;
2403
2404       if (IsWin64) {
2405         // The XMM registers which might contain var arg parameters are shadowed
2406         // in their paired GPR.  So we only need to save the GPR to their home
2407         // slots.
2408         TotalNumIntRegs = 4;
2409         GPR64ArgRegs = GPR64ArgRegsWin64;
2410       } else {
2411         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
2412         GPR64ArgRegs = GPR64ArgRegs64Bit;
2413
2414         NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs64Bit,
2415                                                 TotalNumXMMRegs);
2416       }
2417       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
2418                                                        TotalNumIntRegs);
2419
2420       bool NoImplicitFloatOps = Fn->getAttributes().
2421         hasAttribute(AttributeSet::FunctionIndex, Attribute::NoImplicitFloat);
2422       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2423              "SSE register cannot be used when SSE is disabled!");
2424       assert(!(NumXMMRegs && MF.getTarget().Options.UseSoftFloat &&
2425                NoImplicitFloatOps) &&
2426              "SSE register cannot be used when SSE is disabled!");
2427       if (MF.getTarget().Options.UseSoftFloat || NoImplicitFloatOps ||
2428           !Subtarget->hasSSE1())
2429         // Kernel mode asks for SSE to be disabled, so don't push them
2430         // on the stack.
2431         TotalNumXMMRegs = 0;
2432
2433       if (IsWin64) {
2434         const TargetFrameLowering &TFI = *MF.getTarget().getFrameLowering();
2435         // Get to the caller-allocated home save location.  Add 8 to account
2436         // for the return address.
2437         int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2438         FuncInfo->setRegSaveFrameIndex(
2439           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2440         // Fixup to set vararg frame on shadow area (4 x i64).
2441         if (NumIntRegs < 4)
2442           FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2443       } else {
2444         // For X86-64, if there are vararg parameters that are passed via
2445         // registers, then we must store them to their spots on the stack so
2446         // they may be loaded by deferencing the result of va_next.
2447         FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2448         FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
2449         FuncInfo->setRegSaveFrameIndex(
2450           MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
2451                                false));
2452       }
2453
2454       // Store the integer parameter registers.
2455       SmallVector<SDValue, 8> MemOps;
2456       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2457                                         getPointerTy());
2458       unsigned Offset = FuncInfo->getVarArgsGPOffset();
2459       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
2460         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
2461                                   DAG.getIntPtrConstant(Offset));
2462         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
2463                                      &X86::GR64RegClass);
2464         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2465         SDValue Store =
2466           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2467                        MachinePointerInfo::getFixedStack(
2468                          FuncInfo->getRegSaveFrameIndex(), Offset),
2469                        false, false, 0);
2470         MemOps.push_back(Store);
2471         Offset += 8;
2472       }
2473
2474       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
2475         // Now store the XMM (fp + vector) parameter registers.
2476         SmallVector<SDValue, 11> SaveXMMOps;
2477         SaveXMMOps.push_back(Chain);
2478
2479         unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2480         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
2481         SaveXMMOps.push_back(ALVal);
2482
2483         SaveXMMOps.push_back(DAG.getIntPtrConstant(
2484                                FuncInfo->getRegSaveFrameIndex()));
2485         SaveXMMOps.push_back(DAG.getIntPtrConstant(
2486                                FuncInfo->getVarArgsFPOffset()));
2487
2488         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
2489           unsigned VReg = MF.addLiveIn(XMMArgRegs64Bit[NumXMMRegs],
2490                                        &X86::VR128RegClass);
2491           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
2492           SaveXMMOps.push_back(Val);
2493         }
2494         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2495                                      MVT::Other, SaveXMMOps));
2496       }
2497
2498       if (!MemOps.empty())
2499         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2500     }
2501   }
2502
2503   // Some CCs need callee pop.
2504   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2505                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2506     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2507   } else {
2508     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2509     // If this is an sret function, the return should pop the hidden pointer.
2510     if (!Is64Bit && !IsTailCallConvention(CallConv) &&
2511         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2512         argsAreStructReturn(Ins) == StackStructReturn)
2513       FuncInfo->setBytesToPopOnReturn(4);
2514   }
2515
2516   if (!Is64Bit) {
2517     // RegSaveFrameIndex is X86-64 only.
2518     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2519     if (CallConv == CallingConv::X86_FastCall ||
2520         CallConv == CallingConv::X86_ThisCall)
2521       // fastcc functions can't have varargs.
2522       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2523   }
2524
2525   FuncInfo->setArgumentStackSize(StackSize);
2526
2527   return Chain;
2528 }
2529
2530 SDValue
2531 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2532                                     SDValue StackPtr, SDValue Arg,
2533                                     SDLoc dl, SelectionDAG &DAG,
2534                                     const CCValAssign &VA,
2535                                     ISD::ArgFlagsTy Flags) const {
2536   unsigned LocMemOffset = VA.getLocMemOffset();
2537   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2538   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2539   if (Flags.isByVal())
2540     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2541
2542   return DAG.getStore(Chain, dl, Arg, PtrOff,
2543                       MachinePointerInfo::getStack(LocMemOffset),
2544                       false, false, 0);
2545 }
2546
2547 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
2548 /// optimization is performed and it is required.
2549 SDValue
2550 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2551                                            SDValue &OutRetAddr, SDValue Chain,
2552                                            bool IsTailCall, bool Is64Bit,
2553                                            int FPDiff, SDLoc dl) const {
2554   // Adjust the Return address stack slot.
2555   EVT VT = getPointerTy();
2556   OutRetAddr = getReturnAddressFrameIndex(DAG);
2557
2558   // Load the "old" Return address.
2559   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2560                            false, false, false, 0);
2561   return SDValue(OutRetAddr.getNode(), 1);
2562 }
2563
2564 /// EmitTailCallStoreRetAddr - Emit a store of the return address if tail call
2565 /// optimization is performed and it is required (FPDiff!=0).
2566 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2567                                         SDValue Chain, SDValue RetAddrFrIdx,
2568                                         EVT PtrVT, unsigned SlotSize,
2569                                         int FPDiff, SDLoc dl) {
2570   // Store the return address to the appropriate stack slot.
2571   if (!FPDiff) return Chain;
2572   // Calculate the new stack slot for the return address.
2573   int NewReturnAddrFI =
2574     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2575                                          false);
2576   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2577   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2578                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
2579                        false, false, 0);
2580   return Chain;
2581 }
2582
2583 SDValue
2584 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2585                              SmallVectorImpl<SDValue> &InVals) const {
2586   SelectionDAG &DAG                     = CLI.DAG;
2587   SDLoc &dl                             = CLI.DL;
2588   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2589   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2590   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2591   SDValue Chain                         = CLI.Chain;
2592   SDValue Callee                        = CLI.Callee;
2593   CallingConv::ID CallConv              = CLI.CallConv;
2594   bool &isTailCall                      = CLI.IsTailCall;
2595   bool isVarArg                         = CLI.IsVarArg;
2596
2597   MachineFunction &MF = DAG.getMachineFunction();
2598   bool Is64Bit        = Subtarget->is64Bit();
2599   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2600   StructReturnType SR = callIsStructReturn(Outs);
2601   bool IsSibcall      = false;
2602
2603   if (MF.getTarget().Options.DisableTailCalls)
2604     isTailCall = false;
2605
2606   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
2607   if (IsMustTail) {
2608     // Force this to be a tail call.  The verifier rules are enough to ensure
2609     // that we can lower this successfully without moving the return address
2610     // around.
2611     isTailCall = true;
2612   } else if (isTailCall) {
2613     // Check if it's really possible to do a tail call.
2614     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2615                     isVarArg, SR != NotStructReturn,
2616                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
2617                     Outs, OutVals, Ins, DAG);
2618
2619     // Sibcalls are automatically detected tailcalls which do not require
2620     // ABI changes.
2621     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
2622       IsSibcall = true;
2623
2624     if (isTailCall)
2625       ++NumTailCalls;
2626   }
2627
2628   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2629          "Var args not supported with calling convention fastcc, ghc or hipe");
2630
2631   // Analyze operands of the call, assigning locations to each operand.
2632   SmallVector<CCValAssign, 16> ArgLocs;
2633   CCState CCInfo(CallConv, isVarArg, MF, MF.getTarget(),
2634                  ArgLocs, *DAG.getContext());
2635
2636   // Allocate shadow area for Win64
2637   if (IsWin64)
2638     CCInfo.AllocateStack(32, 8);
2639
2640   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2641
2642   // Get a count of how many bytes are to be pushed on the stack.
2643   unsigned NumBytes = CCInfo.getNextStackOffset();
2644   if (IsSibcall)
2645     // This is a sibcall. The memory operands are available in caller's
2646     // own caller's stack.
2647     NumBytes = 0;
2648   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
2649            IsTailCallConvention(CallConv))
2650     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2651
2652   int FPDiff = 0;
2653   if (isTailCall && !IsSibcall && !IsMustTail) {
2654     // Lower arguments at fp - stackoffset + fpdiff.
2655     X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2656     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
2657
2658     FPDiff = NumBytesCallerPushed - NumBytes;
2659
2660     // Set the delta of movement of the returnaddr stackslot.
2661     // But only set if delta is greater than previous delta.
2662     if (FPDiff < X86Info->getTCReturnAddrDelta())
2663       X86Info->setTCReturnAddrDelta(FPDiff);
2664   }
2665
2666   unsigned NumBytesToPush = NumBytes;
2667   unsigned NumBytesToPop = NumBytes;
2668
2669   // If we have an inalloca argument, all stack space has already been allocated
2670   // for us and be right at the top of the stack.  We don't support multiple
2671   // arguments passed in memory when using inalloca.
2672   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
2673     NumBytesToPush = 0;
2674     assert(ArgLocs.back().getLocMemOffset() == 0 &&
2675            "an inalloca argument must be the only memory argument");
2676   }
2677
2678   if (!IsSibcall)
2679     Chain = DAG.getCALLSEQ_START(
2680         Chain, DAG.getIntPtrConstant(NumBytesToPush, true), dl);
2681
2682   SDValue RetAddrFrIdx;
2683   // Load return address for tail calls.
2684   if (isTailCall && FPDiff)
2685     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2686                                     Is64Bit, FPDiff, dl);
2687
2688   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2689   SmallVector<SDValue, 8> MemOpChains;
2690   SDValue StackPtr;
2691
2692   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2693   // of tail call optimization arguments are handle later.
2694   const X86RegisterInfo *RegInfo =
2695     static_cast<const X86RegisterInfo*>(DAG.getTarget().getRegisterInfo());
2696   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2697     // Skip inalloca arguments, they have already been written.
2698     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2699     if (Flags.isInAlloca())
2700       continue;
2701
2702     CCValAssign &VA = ArgLocs[i];
2703     EVT RegVT = VA.getLocVT();
2704     SDValue Arg = OutVals[i];
2705     bool isByVal = Flags.isByVal();
2706
2707     // Promote the value if needed.
2708     switch (VA.getLocInfo()) {
2709     default: llvm_unreachable("Unknown loc info!");
2710     case CCValAssign::Full: break;
2711     case CCValAssign::SExt:
2712       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2713       break;
2714     case CCValAssign::ZExt:
2715       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2716       break;
2717     case CCValAssign::AExt:
2718       if (RegVT.is128BitVector()) {
2719         // Special case: passing MMX values in XMM registers.
2720         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
2721         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2722         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2723       } else
2724         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2725       break;
2726     case CCValAssign::BCvt:
2727       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
2728       break;
2729     case CCValAssign::Indirect: {
2730       // Store the argument.
2731       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2732       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2733       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2734                            MachinePointerInfo::getFixedStack(FI),
2735                            false, false, 0);
2736       Arg = SpillSlot;
2737       break;
2738     }
2739     }
2740
2741     if (VA.isRegLoc()) {
2742       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2743       if (isVarArg && IsWin64) {
2744         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2745         // shadow reg if callee is a varargs function.
2746         unsigned ShadowReg = 0;
2747         switch (VA.getLocReg()) {
2748         case X86::XMM0: ShadowReg = X86::RCX; break;
2749         case X86::XMM1: ShadowReg = X86::RDX; break;
2750         case X86::XMM2: ShadowReg = X86::R8; break;
2751         case X86::XMM3: ShadowReg = X86::R9; break;
2752         }
2753         if (ShadowReg)
2754           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2755       }
2756     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2757       assert(VA.isMemLoc());
2758       if (!StackPtr.getNode())
2759         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
2760                                       getPointerTy());
2761       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2762                                              dl, DAG, VA, Flags));
2763     }
2764   }
2765
2766   if (!MemOpChains.empty())
2767     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
2768
2769   if (Subtarget->isPICStyleGOT()) {
2770     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2771     // GOT pointer.
2772     if (!isTailCall) {
2773       RegsToPass.push_back(std::make_pair(unsigned(X86::EBX),
2774                DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy())));
2775     } else {
2776       // If we are tail calling and generating PIC/GOT style code load the
2777       // address of the callee into ECX. The value in ecx is used as target of
2778       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2779       // for tail calls on PIC/GOT architectures. Normally we would just put the
2780       // address of GOT into ebx and then call target@PLT. But for tail calls
2781       // ebx would be restored (since ebx is callee saved) before jumping to the
2782       // target@PLT.
2783
2784       // Note: The actual moving to ECX is done further down.
2785       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2786       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2787           !G->getGlobal()->hasProtectedVisibility())
2788         Callee = LowerGlobalAddress(Callee, DAG);
2789       else if (isa<ExternalSymbolSDNode>(Callee))
2790         Callee = LowerExternalSymbol(Callee, DAG);
2791     }
2792   }
2793
2794   if (Is64Bit && isVarArg && !IsWin64) {
2795     // From AMD64 ABI document:
2796     // For calls that may call functions that use varargs or stdargs
2797     // (prototype-less calls or calls to functions containing ellipsis (...) in
2798     // the declaration) %al is used as hidden argument to specify the number
2799     // of SSE registers used. The contents of %al do not need to match exactly
2800     // the number of registers, but must be an ubound on the number of SSE
2801     // registers used and is in the range 0 - 8 inclusive.
2802
2803     // Count the number of XMM registers allocated.
2804     static const MCPhysReg XMMArgRegs[] = {
2805       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2806       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2807     };
2808     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2809     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2810            && "SSE registers cannot be used when SSE is disabled");
2811
2812     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
2813                                         DAG.getConstant(NumXMMRegs, MVT::i8)));
2814   }
2815
2816   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
2817   // don't need this because the eligibility check rejects calls that require
2818   // shuffling arguments passed in memory.
2819   if (!IsSibcall && isTailCall) {
2820     // Force all the incoming stack arguments to be loaded from the stack
2821     // before any new outgoing arguments are stored to the stack, because the
2822     // outgoing stack slots may alias the incoming argument stack slots, and
2823     // the alias isn't otherwise explicit. This is slightly more conservative
2824     // than necessary, because it means that each store effectively depends
2825     // on every argument instead of just those arguments it would clobber.
2826     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2827
2828     SmallVector<SDValue, 8> MemOpChains2;
2829     SDValue FIN;
2830     int FI = 0;
2831     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2832       CCValAssign &VA = ArgLocs[i];
2833       if (VA.isRegLoc())
2834         continue;
2835       assert(VA.isMemLoc());
2836       SDValue Arg = OutVals[i];
2837       ISD::ArgFlagsTy Flags = Outs[i].Flags;
2838       // Skip inalloca arguments.  They don't require any work.
2839       if (Flags.isInAlloca())
2840         continue;
2841       // Create frame index.
2842       int32_t Offset = VA.getLocMemOffset()+FPDiff;
2843       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2844       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2845       FIN = DAG.getFrameIndex(FI, getPointerTy());
2846
2847       if (Flags.isByVal()) {
2848         // Copy relative to framepointer.
2849         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2850         if (!StackPtr.getNode())
2851           StackPtr = DAG.getCopyFromReg(Chain, dl,
2852                                         RegInfo->getStackRegister(),
2853                                         getPointerTy());
2854         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2855
2856         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2857                                                          ArgChain,
2858                                                          Flags, DAG, dl));
2859       } else {
2860         // Store relative to framepointer.
2861         MemOpChains2.push_back(
2862           DAG.getStore(ArgChain, dl, Arg, FIN,
2863                        MachinePointerInfo::getFixedStack(FI),
2864                        false, false, 0));
2865       }
2866     }
2867
2868     if (!MemOpChains2.empty())
2869       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
2870
2871     // Store the return address to the appropriate stack slot.
2872     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
2873                                      getPointerTy(), RegInfo->getSlotSize(),
2874                                      FPDiff, dl);
2875   }
2876
2877   // Build a sequence of copy-to-reg nodes chained together with token chain
2878   // and flag operands which copy the outgoing args into registers.
2879   SDValue InFlag;
2880   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2881     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2882                              RegsToPass[i].second, InFlag);
2883     InFlag = Chain.getValue(1);
2884   }
2885
2886   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
2887     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2888     // In the 64-bit large code model, we have to make all calls
2889     // through a register, since the call instruction's 32-bit
2890     // pc-relative offset may not be large enough to hold the whole
2891     // address.
2892   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2893     // If the callee is a GlobalAddress node (quite common, every direct call
2894     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2895     // it.
2896
2897     // We should use extra load for direct calls to dllimported functions in
2898     // non-JIT mode.
2899     const GlobalValue *GV = G->getGlobal();
2900     if (!GV->hasDLLImportStorageClass()) {
2901       unsigned char OpFlags = 0;
2902       bool ExtraLoad = false;
2903       unsigned WrapperKind = ISD::DELETED_NODE;
2904
2905       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2906       // external symbols most go through the PLT in PIC mode.  If the symbol
2907       // has hidden or protected visibility, or if it is static or local, then
2908       // we don't need to use the PLT - we can directly call it.
2909       if (Subtarget->isTargetELF() &&
2910           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
2911           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2912         OpFlags = X86II::MO_PLT;
2913       } else if (Subtarget->isPICStyleStubAny() &&
2914                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
2915                  (!Subtarget->getTargetTriple().isMacOSX() ||
2916                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2917         // PC-relative references to external symbols should go through $stub,
2918         // unless we're building with the leopard linker or later, which
2919         // automatically synthesizes these stubs.
2920         OpFlags = X86II::MO_DARWIN_STUB;
2921       } else if (Subtarget->isPICStyleRIPRel() &&
2922                  isa<Function>(GV) &&
2923                  cast<Function>(GV)->getAttributes().
2924                    hasAttribute(AttributeSet::FunctionIndex,
2925                                 Attribute::NonLazyBind)) {
2926         // If the function is marked as non-lazy, generate an indirect call
2927         // which loads from the GOT directly. This avoids runtime overhead
2928         // at the cost of eager binding (and one extra byte of encoding).
2929         OpFlags = X86II::MO_GOTPCREL;
2930         WrapperKind = X86ISD::WrapperRIP;
2931         ExtraLoad = true;
2932       }
2933
2934       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2935                                           G->getOffset(), OpFlags);
2936
2937       // Add a wrapper if needed.
2938       if (WrapperKind != ISD::DELETED_NODE)
2939         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
2940       // Add extra indirection if needed.
2941       if (ExtraLoad)
2942         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
2943                              MachinePointerInfo::getGOT(),
2944                              false, false, false, 0);
2945     }
2946   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2947     unsigned char OpFlags = 0;
2948
2949     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
2950     // external symbols should go through the PLT.
2951     if (Subtarget->isTargetELF() &&
2952         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
2953       OpFlags = X86II::MO_PLT;
2954     } else if (Subtarget->isPICStyleStubAny() &&
2955                (!Subtarget->getTargetTriple().isMacOSX() ||
2956                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2957       // PC-relative references to external symbols should go through $stub,
2958       // unless we're building with the leopard linker or later, which
2959       // automatically synthesizes these stubs.
2960       OpFlags = X86II::MO_DARWIN_STUB;
2961     }
2962
2963     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2964                                          OpFlags);
2965   }
2966
2967   // Returns a chain & a flag for retval copy to use.
2968   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2969   SmallVector<SDValue, 8> Ops;
2970
2971   if (!IsSibcall && isTailCall) {
2972     Chain = DAG.getCALLSEQ_END(Chain,
2973                                DAG.getIntPtrConstant(NumBytesToPop, true),
2974                                DAG.getIntPtrConstant(0, true), InFlag, dl);
2975     InFlag = Chain.getValue(1);
2976   }
2977
2978   Ops.push_back(Chain);
2979   Ops.push_back(Callee);
2980
2981   if (isTailCall)
2982     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2983
2984   // Add argument registers to the end of the list so that they are known live
2985   // into the call.
2986   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2987     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2988                                   RegsToPass[i].second.getValueType()));
2989
2990   // Add a register mask operand representing the call-preserved registers.
2991   const TargetRegisterInfo *TRI = DAG.getTarget().getRegisterInfo();
2992   const uint32_t *Mask = TRI->getCallPreservedMask(CallConv);
2993   assert(Mask && "Missing call preserved mask for calling convention");
2994   Ops.push_back(DAG.getRegisterMask(Mask));
2995
2996   if (InFlag.getNode())
2997     Ops.push_back(InFlag);
2998
2999   if (isTailCall) {
3000     // We used to do:
3001     //// If this is the first return lowered for this function, add the regs
3002     //// to the liveout set for the function.
3003     // This isn't right, although it's probably harmless on x86; liveouts
3004     // should be computed from returns not tail calls.  Consider a void
3005     // function making a tail call to a function returning int.
3006     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3007   }
3008
3009   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3010   InFlag = Chain.getValue(1);
3011
3012   // Create the CALLSEQ_END node.
3013   unsigned NumBytesForCalleeToPop;
3014   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3015                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3016     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3017   else if (!Is64Bit && !IsTailCallConvention(CallConv) &&
3018            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3019            SR == StackStructReturn)
3020     // If this is a call to a struct-return function, the callee
3021     // pops the hidden struct pointer, so we have to push it back.
3022     // This is common for Darwin/X86, Linux & Mingw32 targets.
3023     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3024     NumBytesForCalleeToPop = 4;
3025   else
3026     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3027
3028   // Returns a flag for retval copy to use.
3029   if (!IsSibcall) {
3030     Chain = DAG.getCALLSEQ_END(Chain,
3031                                DAG.getIntPtrConstant(NumBytesToPop, true),
3032                                DAG.getIntPtrConstant(NumBytesForCalleeToPop,
3033                                                      true),
3034                                InFlag, dl);
3035     InFlag = Chain.getValue(1);
3036   }
3037
3038   // Handle result values, copying them out of physregs into vregs that we
3039   // return.
3040   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3041                          Ins, dl, DAG, InVals);
3042 }
3043
3044 //===----------------------------------------------------------------------===//
3045 //                Fast Calling Convention (tail call) implementation
3046 //===----------------------------------------------------------------------===//
3047
3048 //  Like std call, callee cleans arguments, convention except that ECX is
3049 //  reserved for storing the tail called function address. Only 2 registers are
3050 //  free for argument passing (inreg). Tail call optimization is performed
3051 //  provided:
3052 //                * tailcallopt is enabled
3053 //                * caller/callee are fastcc
3054 //  On X86_64 architecture with GOT-style position independent code only local
3055 //  (within module) calls are supported at the moment.
3056 //  To keep the stack aligned according to platform abi the function
3057 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3058 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3059 //  If a tail called function callee has more arguments than the caller the
3060 //  caller needs to make sure that there is room to move the RETADDR to. This is
3061 //  achieved by reserving an area the size of the argument delta right after the
3062 //  original RETADDR, but before the saved framepointer or the spilled registers
3063 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3064 //  stack layout:
3065 //    arg1
3066 //    arg2
3067 //    RETADDR
3068 //    [ new RETADDR
3069 //      move area ]
3070 //    (possible EBP)
3071 //    ESI
3072 //    EDI
3073 //    local1 ..
3074
3075 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
3076 /// for a 16 byte align requirement.
3077 unsigned
3078 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3079                                                SelectionDAG& DAG) const {
3080   MachineFunction &MF = DAG.getMachineFunction();
3081   const TargetMachine &TM = MF.getTarget();
3082   const X86RegisterInfo *RegInfo =
3083     static_cast<const X86RegisterInfo*>(TM.getRegisterInfo());
3084   const TargetFrameLowering &TFI = *TM.getFrameLowering();
3085   unsigned StackAlignment = TFI.getStackAlignment();
3086   uint64_t AlignMask = StackAlignment - 1;
3087   int64_t Offset = StackSize;
3088   unsigned SlotSize = RegInfo->getSlotSize();
3089   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3090     // Number smaller than 12 so just add the difference.
3091     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3092   } else {
3093     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3094     Offset = ((~AlignMask) & Offset) + StackAlignment +
3095       (StackAlignment-SlotSize);
3096   }
3097   return Offset;
3098 }
3099
3100 /// MatchingStackOffset - Return true if the given stack call argument is
3101 /// already available in the same position (relatively) of the caller's
3102 /// incoming argument stack.
3103 static
3104 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3105                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3106                          const X86InstrInfo *TII) {
3107   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3108   int FI = INT_MAX;
3109   if (Arg.getOpcode() == ISD::CopyFromReg) {
3110     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3111     if (!TargetRegisterInfo::isVirtualRegister(VR))
3112       return false;
3113     MachineInstr *Def = MRI->getVRegDef(VR);
3114     if (!Def)
3115       return false;
3116     if (!Flags.isByVal()) {
3117       if (!TII->isLoadFromStackSlot(Def, FI))
3118         return false;
3119     } else {
3120       unsigned Opcode = Def->getOpcode();
3121       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
3122           Def->getOperand(1).isFI()) {
3123         FI = Def->getOperand(1).getIndex();
3124         Bytes = Flags.getByValSize();
3125       } else
3126         return false;
3127     }
3128   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3129     if (Flags.isByVal())
3130       // ByVal argument is passed in as a pointer but it's now being
3131       // dereferenced. e.g.
3132       // define @foo(%struct.X* %A) {
3133       //   tail call @bar(%struct.X* byval %A)
3134       // }
3135       return false;
3136     SDValue Ptr = Ld->getBasePtr();
3137     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3138     if (!FINode)
3139       return false;
3140     FI = FINode->getIndex();
3141   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3142     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3143     FI = FINode->getIndex();
3144     Bytes = Flags.getByValSize();
3145   } else
3146     return false;
3147
3148   assert(FI != INT_MAX);
3149   if (!MFI->isFixedObjectIndex(FI))
3150     return false;
3151   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3152 }
3153
3154 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
3155 /// for tail call optimization. Targets which want to do tail call
3156 /// optimization should implement this function.
3157 bool
3158 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
3159                                                      CallingConv::ID CalleeCC,
3160                                                      bool isVarArg,
3161                                                      bool isCalleeStructRet,
3162                                                      bool isCallerStructRet,
3163                                                      Type *RetTy,
3164                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3165                                     const SmallVectorImpl<SDValue> &OutVals,
3166                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3167                                                      SelectionDAG &DAG) const {
3168   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
3169     return false;
3170
3171   // If -tailcallopt is specified, make fastcc functions tail-callable.
3172   const MachineFunction &MF = DAG.getMachineFunction();
3173   const Function *CallerF = MF.getFunction();
3174
3175   // If the function return type is x86_fp80 and the callee return type is not,
3176   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3177   // perform a tailcall optimization here.
3178   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3179     return false;
3180
3181   CallingConv::ID CallerCC = CallerF->getCallingConv();
3182   bool CCMatch = CallerCC == CalleeCC;
3183   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3184   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3185
3186   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3187     if (IsTailCallConvention(CalleeCC) && CCMatch)
3188       return true;
3189     return false;
3190   }
3191
3192   // Look for obvious safe cases to perform tail call optimization that do not
3193   // require ABI changes. This is what gcc calls sibcall.
3194
3195   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3196   // emit a special epilogue.
3197   const X86RegisterInfo *RegInfo =
3198     static_cast<const X86RegisterInfo*>(DAG.getTarget().getRegisterInfo());
3199   if (RegInfo->needsStackRealignment(MF))
3200     return false;
3201
3202   // Also avoid sibcall optimization if either caller or callee uses struct
3203   // return semantics.
3204   if (isCalleeStructRet || isCallerStructRet)
3205     return false;
3206
3207   // An stdcall/thiscall caller is expected to clean up its arguments; the
3208   // callee isn't going to do that.
3209   // FIXME: this is more restrictive than needed. We could produce a tailcall
3210   // when the stack adjustment matches. For example, with a thiscall that takes
3211   // only one argument.
3212   if (!CCMatch && (CallerCC == CallingConv::X86_StdCall ||
3213                    CallerCC == CallingConv::X86_ThisCall))
3214     return false;
3215
3216   // Do not sibcall optimize vararg calls unless all arguments are passed via
3217   // registers.
3218   if (isVarArg && !Outs.empty()) {
3219
3220     // Optimizing for varargs on Win64 is unlikely to be safe without
3221     // additional testing.
3222     if (IsCalleeWin64 || IsCallerWin64)
3223       return false;
3224
3225     SmallVector<CCValAssign, 16> ArgLocs;
3226     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
3227                    DAG.getTarget(), ArgLocs, *DAG.getContext());
3228
3229     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3230     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3231       if (!ArgLocs[i].isRegLoc())
3232         return false;
3233   }
3234
3235   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3236   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3237   // this into a sibcall.
3238   bool Unused = false;
3239   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3240     if (!Ins[i].Used) {
3241       Unused = true;
3242       break;
3243     }
3244   }
3245   if (Unused) {
3246     SmallVector<CCValAssign, 16> RVLocs;
3247     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(),
3248                    DAG.getTarget(), RVLocs, *DAG.getContext());
3249     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3250     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3251       CCValAssign &VA = RVLocs[i];
3252       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
3253         return false;
3254     }
3255   }
3256
3257   // If the calling conventions do not match, then we'd better make sure the
3258   // results are returned in the same way as what the caller expects.
3259   if (!CCMatch) {
3260     SmallVector<CCValAssign, 16> RVLocs1;
3261     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
3262                     DAG.getTarget(), RVLocs1, *DAG.getContext());
3263     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3264
3265     SmallVector<CCValAssign, 16> RVLocs2;
3266     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
3267                     DAG.getTarget(), RVLocs2, *DAG.getContext());
3268     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3269
3270     if (RVLocs1.size() != RVLocs2.size())
3271       return false;
3272     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3273       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3274         return false;
3275       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3276         return false;
3277       if (RVLocs1[i].isRegLoc()) {
3278         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3279           return false;
3280       } else {
3281         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3282           return false;
3283       }
3284     }
3285   }
3286
3287   // If the callee takes no arguments then go on to check the results of the
3288   // call.
3289   if (!Outs.empty()) {
3290     // Check if stack adjustment is needed. For now, do not do this if any
3291     // argument is passed on the stack.
3292     SmallVector<CCValAssign, 16> ArgLocs;
3293     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
3294                    DAG.getTarget(), ArgLocs, *DAG.getContext());
3295
3296     // Allocate shadow area for Win64
3297     if (IsCalleeWin64)
3298       CCInfo.AllocateStack(32, 8);
3299
3300     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3301     if (CCInfo.getNextStackOffset()) {
3302       MachineFunction &MF = DAG.getMachineFunction();
3303       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
3304         return false;
3305
3306       // Check if the arguments are already laid out in the right way as
3307       // the caller's fixed stack objects.
3308       MachineFrameInfo *MFI = MF.getFrameInfo();
3309       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3310       const X86InstrInfo *TII =
3311           static_cast<const X86InstrInfo *>(DAG.getTarget().getInstrInfo());
3312       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3313         CCValAssign &VA = ArgLocs[i];
3314         SDValue Arg = OutVals[i];
3315         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3316         if (VA.getLocInfo() == CCValAssign::Indirect)
3317           return false;
3318         if (!VA.isRegLoc()) {
3319           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3320                                    MFI, MRI, TII))
3321             return false;
3322         }
3323       }
3324     }
3325
3326     // If the tailcall address may be in a register, then make sure it's
3327     // possible to register allocate for it. In 32-bit, the call address can
3328     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3329     // callee-saved registers are restored. These happen to be the same
3330     // registers used to pass 'inreg' arguments so watch out for those.
3331     if (!Subtarget->is64Bit() &&
3332         ((!isa<GlobalAddressSDNode>(Callee) &&
3333           !isa<ExternalSymbolSDNode>(Callee)) ||
3334          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3335       unsigned NumInRegs = 0;
3336       // In PIC we need an extra register to formulate the address computation
3337       // for the callee.
3338       unsigned MaxInRegs =
3339         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3340
3341       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3342         CCValAssign &VA = ArgLocs[i];
3343         if (!VA.isRegLoc())
3344           continue;
3345         unsigned Reg = VA.getLocReg();
3346         switch (Reg) {
3347         default: break;
3348         case X86::EAX: case X86::EDX: case X86::ECX:
3349           if (++NumInRegs == MaxInRegs)
3350             return false;
3351           break;
3352         }
3353       }
3354     }
3355   }
3356
3357   return true;
3358 }
3359
3360 FastISel *
3361 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3362                                   const TargetLibraryInfo *libInfo) const {
3363   return X86::createFastISel(funcInfo, libInfo);
3364 }
3365
3366 //===----------------------------------------------------------------------===//
3367 //                           Other Lowering Hooks
3368 //===----------------------------------------------------------------------===//
3369
3370 static bool MayFoldLoad(SDValue Op) {
3371   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3372 }
3373
3374 static bool MayFoldIntoStore(SDValue Op) {
3375   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3376 }
3377
3378 static bool isTargetShuffle(unsigned Opcode) {
3379   switch(Opcode) {
3380   default: return false;
3381   case X86ISD::PSHUFD:
3382   case X86ISD::PSHUFHW:
3383   case X86ISD::PSHUFLW:
3384   case X86ISD::SHUFP:
3385   case X86ISD::PALIGNR:
3386   case X86ISD::MOVLHPS:
3387   case X86ISD::MOVLHPD:
3388   case X86ISD::MOVHLPS:
3389   case X86ISD::MOVLPS:
3390   case X86ISD::MOVLPD:
3391   case X86ISD::MOVSHDUP:
3392   case X86ISD::MOVSLDUP:
3393   case X86ISD::MOVDDUP:
3394   case X86ISD::MOVSS:
3395   case X86ISD::MOVSD:
3396   case X86ISD::UNPCKL:
3397   case X86ISD::UNPCKH:
3398   case X86ISD::VPERMILP:
3399   case X86ISD::VPERM2X128:
3400   case X86ISD::VPERMI:
3401     return true;
3402   }
3403 }
3404
3405 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3406                                     SDValue V1, SelectionDAG &DAG) {
3407   switch(Opc) {
3408   default: llvm_unreachable("Unknown x86 shuffle node");
3409   case X86ISD::MOVSHDUP:
3410   case X86ISD::MOVSLDUP:
3411   case X86ISD::MOVDDUP:
3412     return DAG.getNode(Opc, dl, VT, V1);
3413   }
3414 }
3415
3416 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3417                                     SDValue V1, unsigned TargetMask,
3418                                     SelectionDAG &DAG) {
3419   switch(Opc) {
3420   default: llvm_unreachable("Unknown x86 shuffle node");
3421   case X86ISD::PSHUFD:
3422   case X86ISD::PSHUFHW:
3423   case X86ISD::PSHUFLW:
3424   case X86ISD::VPERMILP:
3425   case X86ISD::VPERMI:
3426     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
3427   }
3428 }
3429
3430 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3431                                     SDValue V1, SDValue V2, unsigned TargetMask,
3432                                     SelectionDAG &DAG) {
3433   switch(Opc) {
3434   default: llvm_unreachable("Unknown x86 shuffle node");
3435   case X86ISD::PALIGNR:
3436   case X86ISD::SHUFP:
3437   case X86ISD::VPERM2X128:
3438     return DAG.getNode(Opc, dl, VT, V1, V2,
3439                        DAG.getConstant(TargetMask, MVT::i8));
3440   }
3441 }
3442
3443 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3444                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3445   switch(Opc) {
3446   default: llvm_unreachable("Unknown x86 shuffle node");
3447   case X86ISD::MOVLHPS:
3448   case X86ISD::MOVLHPD:
3449   case X86ISD::MOVHLPS:
3450   case X86ISD::MOVLPS:
3451   case X86ISD::MOVLPD:
3452   case X86ISD::MOVSS:
3453   case X86ISD::MOVSD:
3454   case X86ISD::UNPCKL:
3455   case X86ISD::UNPCKH:
3456     return DAG.getNode(Opc, dl, VT, V1, V2);
3457   }
3458 }
3459
3460 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3461   MachineFunction &MF = DAG.getMachineFunction();
3462   const X86RegisterInfo *RegInfo =
3463     static_cast<const X86RegisterInfo*>(DAG.getTarget().getRegisterInfo());
3464   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3465   int ReturnAddrIndex = FuncInfo->getRAIndex();
3466
3467   if (ReturnAddrIndex == 0) {
3468     // Set up a frame object for the return address.
3469     unsigned SlotSize = RegInfo->getSlotSize();
3470     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3471                                                            -(int64_t)SlotSize,
3472                                                            false);
3473     FuncInfo->setRAIndex(ReturnAddrIndex);
3474   }
3475
3476   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
3477 }
3478
3479 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3480                                        bool hasSymbolicDisplacement) {
3481   // Offset should fit into 32 bit immediate field.
3482   if (!isInt<32>(Offset))
3483     return false;
3484
3485   // If we don't have a symbolic displacement - we don't have any extra
3486   // restrictions.
3487   if (!hasSymbolicDisplacement)
3488     return true;
3489
3490   // FIXME: Some tweaks might be needed for medium code model.
3491   if (M != CodeModel::Small && M != CodeModel::Kernel)
3492     return false;
3493
3494   // For small code model we assume that latest object is 16MB before end of 31
3495   // bits boundary. We may also accept pretty large negative constants knowing
3496   // that all objects are in the positive half of address space.
3497   if (M == CodeModel::Small && Offset < 16*1024*1024)
3498     return true;
3499
3500   // For kernel code model we know that all object resist in the negative half
3501   // of 32bits address space. We may not accept negative offsets, since they may
3502   // be just off and we may accept pretty large positive ones.
3503   if (M == CodeModel::Kernel && Offset > 0)
3504     return true;
3505
3506   return false;
3507 }
3508
3509 /// isCalleePop - Determines whether the callee is required to pop its
3510 /// own arguments. Callee pop is necessary to support tail calls.
3511 bool X86::isCalleePop(CallingConv::ID CallingConv,
3512                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
3513   if (IsVarArg)
3514     return false;
3515
3516   switch (CallingConv) {
3517   default:
3518     return false;
3519   case CallingConv::X86_StdCall:
3520     return !is64Bit;
3521   case CallingConv::X86_FastCall:
3522     return !is64Bit;
3523   case CallingConv::X86_ThisCall:
3524     return !is64Bit;
3525   case CallingConv::Fast:
3526     return TailCallOpt;
3527   case CallingConv::GHC:
3528     return TailCallOpt;
3529   case CallingConv::HiPE:
3530     return TailCallOpt;
3531   }
3532 }
3533
3534 /// \brief Return true if the condition is an unsigned comparison operation.
3535 static bool isX86CCUnsigned(unsigned X86CC) {
3536   switch (X86CC) {
3537   default: llvm_unreachable("Invalid integer condition!");
3538   case X86::COND_E:     return true;
3539   case X86::COND_G:     return false;
3540   case X86::COND_GE:    return false;
3541   case X86::COND_L:     return false;
3542   case X86::COND_LE:    return false;
3543   case X86::COND_NE:    return true;
3544   case X86::COND_B:     return true;
3545   case X86::COND_A:     return true;
3546   case X86::COND_BE:    return true;
3547   case X86::COND_AE:    return true;
3548   }
3549   llvm_unreachable("covered switch fell through?!");
3550 }
3551
3552 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
3553 /// specific condition code, returning the condition code and the LHS/RHS of the
3554 /// comparison to make.
3555 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
3556                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3557   if (!isFP) {
3558     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3559       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3560         // X > -1   -> X == 0, jump !sign.
3561         RHS = DAG.getConstant(0, RHS.getValueType());
3562         return X86::COND_NS;
3563       }
3564       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3565         // X < 0   -> X == 0, jump on sign.
3566         return X86::COND_S;
3567       }
3568       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3569         // X < 1   -> X <= 0
3570         RHS = DAG.getConstant(0, RHS.getValueType());
3571         return X86::COND_LE;
3572       }
3573     }
3574
3575     switch (SetCCOpcode) {
3576     default: llvm_unreachable("Invalid integer condition!");
3577     case ISD::SETEQ:  return X86::COND_E;
3578     case ISD::SETGT:  return X86::COND_G;
3579     case ISD::SETGE:  return X86::COND_GE;
3580     case ISD::SETLT:  return X86::COND_L;
3581     case ISD::SETLE:  return X86::COND_LE;
3582     case ISD::SETNE:  return X86::COND_NE;
3583     case ISD::SETULT: return X86::COND_B;
3584     case ISD::SETUGT: return X86::COND_A;
3585     case ISD::SETULE: return X86::COND_BE;
3586     case ISD::SETUGE: return X86::COND_AE;
3587     }
3588   }
3589
3590   // First determine if it is required or is profitable to flip the operands.
3591
3592   // If LHS is a foldable load, but RHS is not, flip the condition.
3593   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
3594       !ISD::isNON_EXTLoad(RHS.getNode())) {
3595     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
3596     std::swap(LHS, RHS);
3597   }
3598
3599   switch (SetCCOpcode) {
3600   default: break;
3601   case ISD::SETOLT:
3602   case ISD::SETOLE:
3603   case ISD::SETUGT:
3604   case ISD::SETUGE:
3605     std::swap(LHS, RHS);
3606     break;
3607   }
3608
3609   // On a floating point condition, the flags are set as follows:
3610   // ZF  PF  CF   op
3611   //  0 | 0 | 0 | X > Y
3612   //  0 | 0 | 1 | X < Y
3613   //  1 | 0 | 0 | X == Y
3614   //  1 | 1 | 1 | unordered
3615   switch (SetCCOpcode) {
3616   default: llvm_unreachable("Condcode should be pre-legalized away");
3617   case ISD::SETUEQ:
3618   case ISD::SETEQ:   return X86::COND_E;
3619   case ISD::SETOLT:              // flipped
3620   case ISD::SETOGT:
3621   case ISD::SETGT:   return X86::COND_A;
3622   case ISD::SETOLE:              // flipped
3623   case ISD::SETOGE:
3624   case ISD::SETGE:   return X86::COND_AE;
3625   case ISD::SETUGT:              // flipped
3626   case ISD::SETULT:
3627   case ISD::SETLT:   return X86::COND_B;
3628   case ISD::SETUGE:              // flipped
3629   case ISD::SETULE:
3630   case ISD::SETLE:   return X86::COND_BE;
3631   case ISD::SETONE:
3632   case ISD::SETNE:   return X86::COND_NE;
3633   case ISD::SETUO:   return X86::COND_P;
3634   case ISD::SETO:    return X86::COND_NP;
3635   case ISD::SETOEQ:
3636   case ISD::SETUNE:  return X86::COND_INVALID;
3637   }
3638 }
3639
3640 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
3641 /// code. Current x86 isa includes the following FP cmov instructions:
3642 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
3643 static bool hasFPCMov(unsigned X86CC) {
3644   switch (X86CC) {
3645   default:
3646     return false;
3647   case X86::COND_B:
3648   case X86::COND_BE:
3649   case X86::COND_E:
3650   case X86::COND_P:
3651   case X86::COND_A:
3652   case X86::COND_AE:
3653   case X86::COND_NE:
3654   case X86::COND_NP:
3655     return true;
3656   }
3657 }
3658
3659 /// isFPImmLegal - Returns true if the target can instruction select the
3660 /// specified FP immediate natively. If false, the legalizer will
3661 /// materialize the FP immediate as a load from a constant pool.
3662 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3663   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
3664     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
3665       return true;
3666   }
3667   return false;
3668 }
3669
3670 /// \brief Returns true if it is beneficial to convert a load of a constant
3671 /// to just the constant itself.
3672 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
3673                                                           Type *Ty) const {
3674   assert(Ty->isIntegerTy());
3675
3676   unsigned BitSize = Ty->getPrimitiveSizeInBits();
3677   if (BitSize == 0 || BitSize > 64)
3678     return false;
3679   return true;
3680 }
3681
3682 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
3683 /// the specified range (L, H].
3684 static bool isUndefOrInRange(int Val, int Low, int Hi) {
3685   return (Val < 0) || (Val >= Low && Val < Hi);
3686 }
3687
3688 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3689 /// specified value.
3690 static bool isUndefOrEqual(int Val, int CmpVal) {
3691   return (Val < 0 || Val == CmpVal);
3692 }
3693
3694 /// isSequentialOrUndefInRange - Return true if every element in Mask, beginning
3695 /// from position Pos and ending in Pos+Size, falls within the specified
3696 /// sequential range (L, L+Pos]. or is undef.
3697 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
3698                                        unsigned Pos, unsigned Size, int Low) {
3699   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
3700     if (!isUndefOrEqual(Mask[i], Low))
3701       return false;
3702   return true;
3703 }
3704
3705 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
3706 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
3707 /// the second operand.
3708 static bool isPSHUFDMask(ArrayRef<int> Mask, MVT VT) {
3709   if (VT == MVT::v4f32 || VT == MVT::v4i32 )
3710     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
3711   if (VT == MVT::v2f64 || VT == MVT::v2i64)
3712     return (Mask[0] < 2 && Mask[1] < 2);
3713   return false;
3714 }
3715
3716 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
3717 /// is suitable for input to PSHUFHW.
3718 static bool isPSHUFHWMask(ArrayRef<int> Mask, MVT VT, bool HasInt256) {
3719   if (VT != MVT::v8i16 && (!HasInt256 || VT != MVT::v16i16))
3720     return false;
3721
3722   // Lower quadword copied in order or undef.
3723   if (!isSequentialOrUndefInRange(Mask, 0, 4, 0))
3724     return false;
3725
3726   // Upper quadword shuffled.
3727   for (unsigned i = 4; i != 8; ++i)
3728     if (!isUndefOrInRange(Mask[i], 4, 8))
3729       return false;
3730
3731   if (VT == MVT::v16i16) {
3732     // Lower quadword copied in order or undef.
3733     if (!isSequentialOrUndefInRange(Mask, 8, 4, 8))
3734       return false;
3735
3736     // Upper quadword shuffled.
3737     for (unsigned i = 12; i != 16; ++i)
3738       if (!isUndefOrInRange(Mask[i], 12, 16))
3739         return false;
3740   }
3741
3742   return true;
3743 }
3744
3745 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
3746 /// is suitable for input to PSHUFLW.
3747 static bool isPSHUFLWMask(ArrayRef<int> Mask, MVT VT, bool HasInt256) {
3748   if (VT != MVT::v8i16 && (!HasInt256 || VT != MVT::v16i16))
3749     return false;
3750
3751   // Upper quadword copied in order.
3752   if (!isSequentialOrUndefInRange(Mask, 4, 4, 4))
3753     return false;
3754
3755   // Lower quadword shuffled.
3756   for (unsigned i = 0; i != 4; ++i)
3757     if (!isUndefOrInRange(Mask[i], 0, 4))
3758       return false;
3759
3760   if (VT == MVT::v16i16) {
3761     // Upper quadword copied in order.
3762     if (!isSequentialOrUndefInRange(Mask, 12, 4, 12))
3763       return false;
3764
3765     // Lower quadword shuffled.
3766     for (unsigned i = 8; i != 12; ++i)
3767       if (!isUndefOrInRange(Mask[i], 8, 12))
3768         return false;
3769   }
3770
3771   return true;
3772 }
3773
3774 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
3775 /// is suitable for input to PALIGNR.
3776 static bool isPALIGNRMask(ArrayRef<int> Mask, MVT VT,
3777                           const X86Subtarget *Subtarget) {
3778   if ((VT.is128BitVector() && !Subtarget->hasSSSE3()) ||
3779       (VT.is256BitVector() && !Subtarget->hasInt256()))
3780     return false;
3781
3782   unsigned NumElts = VT.getVectorNumElements();
3783   unsigned NumLanes = VT.is512BitVector() ? 1: VT.getSizeInBits()/128;
3784   unsigned NumLaneElts = NumElts/NumLanes;
3785
3786   // Do not handle 64-bit element shuffles with palignr.
3787   if (NumLaneElts == 2)
3788     return false;
3789
3790   for (unsigned l = 0; l != NumElts; l+=NumLaneElts) {
3791     unsigned i;
3792     for (i = 0; i != NumLaneElts; ++i) {
3793       if (Mask[i+l] >= 0)
3794         break;
3795     }
3796
3797     // Lane is all undef, go to next lane
3798     if (i == NumLaneElts)
3799       continue;
3800
3801     int Start = Mask[i+l];
3802
3803     // Make sure its in this lane in one of the sources
3804     if (!isUndefOrInRange(Start, l, l+NumLaneElts) &&
3805         !isUndefOrInRange(Start, l+NumElts, l+NumElts+NumLaneElts))
3806       return false;
3807
3808     // If not lane 0, then we must match lane 0
3809     if (l != 0 && Mask[i] >= 0 && !isUndefOrEqual(Start, Mask[i]+l))
3810       return false;
3811
3812     // Correct second source to be contiguous with first source
3813     if (Start >= (int)NumElts)
3814       Start -= NumElts - NumLaneElts;
3815
3816     // Make sure we're shifting in the right direction.
3817     if (Start <= (int)(i+l))
3818       return false;
3819
3820     Start -= i;
3821
3822     // Check the rest of the elements to see if they are consecutive.
3823     for (++i; i != NumLaneElts; ++i) {
3824       int Idx = Mask[i+l];
3825
3826       // Make sure its in this lane
3827       if (!isUndefOrInRange(Idx, l, l+NumLaneElts) &&
3828           !isUndefOrInRange(Idx, l+NumElts, l+NumElts+NumLaneElts))
3829         return false;
3830
3831       // If not lane 0, then we must match lane 0
3832       if (l != 0 && Mask[i] >= 0 && !isUndefOrEqual(Idx, Mask[i]+l))
3833         return false;
3834
3835       if (Idx >= (int)NumElts)
3836         Idx -= NumElts - NumLaneElts;
3837
3838       if (!isUndefOrEqual(Idx, Start+i))
3839         return false;
3840
3841     }
3842   }
3843
3844   return true;
3845 }
3846
3847 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3848 /// the two vector operands have swapped position.
3849 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask,
3850                                      unsigned NumElems) {
3851   for (unsigned i = 0; i != NumElems; ++i) {
3852     int idx = Mask[i];
3853     if (idx < 0)
3854       continue;
3855     else if (idx < (int)NumElems)
3856       Mask[i] = idx + NumElems;
3857     else
3858       Mask[i] = idx - NumElems;
3859   }
3860 }
3861
3862 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
3863 /// specifies a shuffle of elements that is suitable for input to 128/256-bit
3864 /// SHUFPS and SHUFPD. If Commuted is true, then it checks for sources to be
3865 /// reverse of what x86 shuffles want.
3866 static bool isSHUFPMask(ArrayRef<int> Mask, MVT VT, bool Commuted = false) {
3867
3868   unsigned NumElems = VT.getVectorNumElements();
3869   unsigned NumLanes = VT.getSizeInBits()/128;
3870   unsigned NumLaneElems = NumElems/NumLanes;
3871
3872   if (NumLaneElems != 2 && NumLaneElems != 4)
3873     return false;
3874
3875   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3876   bool symetricMaskRequired =
3877     (VT.getSizeInBits() >= 256) && (EltSize == 32);
3878
3879   // VSHUFPSY divides the resulting vector into 4 chunks.
3880   // The sources are also splitted into 4 chunks, and each destination
3881   // chunk must come from a different source chunk.
3882   //
3883   //  SRC1 =>   X7    X6    X5    X4    X3    X2    X1    X0
3884   //  SRC2 =>   Y7    Y6    Y5    Y4    Y3    Y2    Y1    Y9
3885   //
3886   //  DST  =>  Y7..Y4,   Y7..Y4,   X7..X4,   X7..X4,
3887   //           Y3..Y0,   Y3..Y0,   X3..X0,   X3..X0
3888   //
3889   // VSHUFPDY divides the resulting vector into 4 chunks.
3890   // The sources are also splitted into 4 chunks, and each destination
3891   // chunk must come from a different source chunk.
3892   //
3893   //  SRC1 =>      X3       X2       X1       X0
3894   //  SRC2 =>      Y3       Y2       Y1       Y0
3895   //
3896   //  DST  =>  Y3..Y2,  X3..X2,  Y1..Y0,  X1..X0
3897   //
3898   SmallVector<int, 4> MaskVal(NumLaneElems, -1);
3899   unsigned HalfLaneElems = NumLaneElems/2;
3900   for (unsigned l = 0; l != NumElems; l += NumLaneElems) {
3901     for (unsigned i = 0; i != NumLaneElems; ++i) {
3902       int Idx = Mask[i+l];
3903       unsigned RngStart = l + ((Commuted == (i<HalfLaneElems)) ? NumElems : 0);
3904       if (!isUndefOrInRange(Idx, RngStart, RngStart+NumLaneElems))
3905         return false;
3906       // For VSHUFPSY, the mask of the second half must be the same as the
3907       // first but with the appropriate offsets. This works in the same way as
3908       // VPERMILPS works with masks.
3909       if (!symetricMaskRequired || Idx < 0)
3910         continue;
3911       if (MaskVal[i] < 0) {
3912         MaskVal[i] = Idx - l;
3913         continue;
3914       }
3915       if ((signed)(Idx - l) != MaskVal[i])
3916         return false;
3917     }
3918   }
3919
3920   return true;
3921 }
3922
3923 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3924 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3925 static bool isMOVHLPSMask(ArrayRef<int> Mask, MVT VT) {
3926   if (!VT.is128BitVector())
3927     return false;
3928
3929   unsigned NumElems = VT.getVectorNumElements();
3930
3931   if (NumElems != 4)
3932     return false;
3933
3934   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3935   return isUndefOrEqual(Mask[0], 6) &&
3936          isUndefOrEqual(Mask[1], 7) &&
3937          isUndefOrEqual(Mask[2], 2) &&
3938          isUndefOrEqual(Mask[3], 3);
3939 }
3940
3941 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3942 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3943 /// <2, 3, 2, 3>
3944 static bool isMOVHLPS_v_undef_Mask(ArrayRef<int> Mask, MVT VT) {
3945   if (!VT.is128BitVector())
3946     return false;
3947
3948   unsigned NumElems = VT.getVectorNumElements();
3949
3950   if (NumElems != 4)
3951     return false;
3952
3953   return isUndefOrEqual(Mask[0], 2) &&
3954          isUndefOrEqual(Mask[1], 3) &&
3955          isUndefOrEqual(Mask[2], 2) &&
3956          isUndefOrEqual(Mask[3], 3);
3957 }
3958
3959 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3960 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3961 static bool isMOVLPMask(ArrayRef<int> Mask, MVT VT) {
3962   if (!VT.is128BitVector())
3963     return false;
3964
3965   unsigned NumElems = VT.getVectorNumElements();
3966
3967   if (NumElems != 2 && NumElems != 4)
3968     return false;
3969
3970   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3971     if (!isUndefOrEqual(Mask[i], i + NumElems))
3972       return false;
3973
3974   for (unsigned i = NumElems/2, e = NumElems; i != e; ++i)
3975     if (!isUndefOrEqual(Mask[i], i))
3976       return false;
3977
3978   return true;
3979 }
3980
3981 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3982 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3983 static bool isMOVLHPSMask(ArrayRef<int> Mask, MVT VT) {
3984   if (!VT.is128BitVector())
3985     return false;
3986
3987   unsigned NumElems = VT.getVectorNumElements();
3988
3989   if (NumElems != 2 && NumElems != 4)
3990     return false;
3991
3992   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3993     if (!isUndefOrEqual(Mask[i], i))
3994       return false;
3995
3996   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3997     if (!isUndefOrEqual(Mask[i + e], i + NumElems))
3998       return false;
3999
4000   return true;
4001 }
4002
4003 /// isINSERTPSMask - Return true if the specified VECTOR_SHUFFLE operand
4004 /// specifies a shuffle of elements that is suitable for input to INSERTPS.
4005 /// i. e: If all but one element come from the same vector.
4006 static bool isINSERTPSMask(ArrayRef<int> Mask, MVT VT) {
4007   // TODO: Deal with AVX's VINSERTPS
4008   if (!VT.is128BitVector() || (VT != MVT::v4f32 && VT != MVT::v4i32))
4009     return false;
4010
4011   unsigned CorrectPosV1 = 0;
4012   unsigned CorrectPosV2 = 0;
4013   for (int i = 0, e = (int)VT.getVectorNumElements(); i != e; ++i) {
4014     if (Mask[i] == -1) {
4015       ++CorrectPosV1;
4016       ++CorrectPosV2;
4017       continue;
4018     }
4019
4020     if (Mask[i] == i)
4021       ++CorrectPosV1;
4022     else if (Mask[i] == i + 4)
4023       ++CorrectPosV2;
4024   }
4025
4026   if (CorrectPosV1 == 3 || CorrectPosV2 == 3)
4027     // We have 3 elements (undefs count as elements from any vector) from one
4028     // vector, and one from another.
4029     return true;
4030
4031   return false;
4032 }
4033
4034 //
4035 // Some special combinations that can be optimized.
4036 //
4037 static
4038 SDValue Compact8x32ShuffleNode(ShuffleVectorSDNode *SVOp,
4039                                SelectionDAG &DAG) {
4040   MVT VT = SVOp->getSimpleValueType(0);
4041   SDLoc dl(SVOp);
4042
4043   if (VT != MVT::v8i32 && VT != MVT::v8f32)
4044     return SDValue();
4045
4046   ArrayRef<int> Mask = SVOp->getMask();
4047
4048   // These are the special masks that may be optimized.
4049   static const int MaskToOptimizeEven[] = {0, 8, 2, 10, 4, 12, 6, 14};
4050   static const int MaskToOptimizeOdd[]  = {1, 9, 3, 11, 5, 13, 7, 15};
4051   bool MatchEvenMask = true;
4052   bool MatchOddMask  = true;
4053   for (int i=0; i<8; ++i) {
4054     if (!isUndefOrEqual(Mask[i], MaskToOptimizeEven[i]))
4055       MatchEvenMask = false;
4056     if (!isUndefOrEqual(Mask[i], MaskToOptimizeOdd[i]))
4057       MatchOddMask = false;
4058   }
4059
4060   if (!MatchEvenMask && !MatchOddMask)
4061     return SDValue();
4062
4063   SDValue UndefNode = DAG.getNode(ISD::UNDEF, dl, VT);
4064
4065   SDValue Op0 = SVOp->getOperand(0);
4066   SDValue Op1 = SVOp->getOperand(1);
4067
4068   if (MatchEvenMask) {
4069     // Shift the second operand right to 32 bits.
4070     static const int ShiftRightMask[] = {-1, 0, -1, 2, -1, 4, -1, 6 };
4071     Op1 = DAG.getVectorShuffle(VT, dl, Op1, UndefNode, ShiftRightMask);
4072   } else {
4073     // Shift the first operand left to 32 bits.
4074     static const int ShiftLeftMask[] = {1, -1, 3, -1, 5, -1, 7, -1 };
4075     Op0 = DAG.getVectorShuffle(VT, dl, Op0, UndefNode, ShiftLeftMask);
4076   }
4077   static const int BlendMask[] = {0, 9, 2, 11, 4, 13, 6, 15};
4078   return DAG.getVectorShuffle(VT, dl, Op0, Op1, BlendMask);
4079 }
4080
4081 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
4082 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
4083 static bool isUNPCKLMask(ArrayRef<int> Mask, MVT VT,
4084                          bool HasInt256, bool V2IsSplat = false) {
4085
4086   assert(VT.getSizeInBits() >= 128 &&
4087          "Unsupported vector type for unpckl");
4088
4089   // AVX defines UNPCK* to operate independently on 128-bit lanes.
4090   unsigned NumLanes;
4091   unsigned NumOf256BitLanes;
4092   unsigned NumElts = VT.getVectorNumElements();
4093   if (VT.is256BitVector()) {
4094     if (NumElts != 4 && NumElts != 8 &&
4095         (!HasInt256 || (NumElts != 16 && NumElts != 32)))
4096     return false;
4097     NumLanes = 2;
4098     NumOf256BitLanes = 1;
4099   } else if (VT.is512BitVector()) {
4100     assert(VT.getScalarType().getSizeInBits() >= 32 &&
4101            "Unsupported vector type for unpckh");
4102     NumLanes = 2;
4103     NumOf256BitLanes = 2;
4104   } else {
4105     NumLanes = 1;
4106     NumOf256BitLanes = 1;
4107   }
4108
4109   unsigned NumEltsInStride = NumElts/NumOf256BitLanes;
4110   unsigned NumLaneElts = NumEltsInStride/NumLanes;
4111
4112   for (unsigned l256 = 0; l256 < NumOf256BitLanes; l256 += 1) {
4113     for (unsigned l = 0; l != NumEltsInStride; l += NumLaneElts) {
4114       for (unsigned i = 0, j = l; i != NumLaneElts; i += 2, ++j) {
4115         int BitI  = Mask[l256*NumEltsInStride+l+i];
4116         int BitI1 = Mask[l256*NumEltsInStride+l+i+1];
4117         if (!isUndefOrEqual(BitI, j+l256*NumElts))
4118           return false;
4119         if (V2IsSplat && !isUndefOrEqual(BitI1, NumElts))
4120           return false;
4121         if (!isUndefOrEqual(BitI1, j+l256*NumElts+NumEltsInStride))
4122           return false;
4123       }
4124     }
4125   }
4126   return true;
4127 }
4128
4129 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
4130 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
4131 static bool isUNPCKHMask(ArrayRef<int> Mask, MVT VT,
4132                          bool HasInt256, bool V2IsSplat = false) {
4133   assert(VT.getSizeInBits() >= 128 &&
4134          "Unsupported vector type for unpckh");
4135
4136   // AVX defines UNPCK* to operate independently on 128-bit lanes.
4137   unsigned NumLanes;
4138   unsigned NumOf256BitLanes;
4139   unsigned NumElts = VT.getVectorNumElements();
4140   if (VT.is256BitVector()) {
4141     if (NumElts != 4 && NumElts != 8 &&
4142         (!HasInt256 || (NumElts != 16 && NumElts != 32)))
4143     return false;
4144     NumLanes = 2;
4145     NumOf256BitLanes = 1;
4146   } else if (VT.is512BitVector()) {
4147     assert(VT.getScalarType().getSizeInBits() >= 32 &&
4148            "Unsupported vector type for unpckh");
4149     NumLanes = 2;
4150     NumOf256BitLanes = 2;
4151   } else {
4152     NumLanes = 1;
4153     NumOf256BitLanes = 1;
4154   }
4155
4156   unsigned NumEltsInStride = NumElts/NumOf256BitLanes;
4157   unsigned NumLaneElts = NumEltsInStride/NumLanes;
4158
4159   for (unsigned l256 = 0; l256 < NumOf256BitLanes; l256 += 1) {
4160     for (unsigned l = 0; l != NumEltsInStride; l += NumLaneElts) {
4161       for (unsigned i = 0, j = l+NumLaneElts/2; i != NumLaneElts; i += 2, ++j) {
4162         int BitI  = Mask[l256*NumEltsInStride+l+i];
4163         int BitI1 = Mask[l256*NumEltsInStride+l+i+1];
4164         if (!isUndefOrEqual(BitI, j+l256*NumElts))
4165           return false;
4166         if (V2IsSplat && !isUndefOrEqual(BitI1, NumElts))
4167           return false;
4168         if (!isUndefOrEqual(BitI1, j+l256*NumElts+NumEltsInStride))
4169           return false;
4170       }
4171     }
4172   }
4173   return true;
4174 }
4175
4176 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
4177 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
4178 /// <0, 0, 1, 1>
4179 static bool isUNPCKL_v_undef_Mask(ArrayRef<int> Mask, MVT VT, bool HasInt256) {
4180   unsigned NumElts = VT.getVectorNumElements();
4181   bool Is256BitVec = VT.is256BitVector();
4182
4183   if (VT.is512BitVector())
4184     return false;
4185   assert((VT.is128BitVector() || VT.is256BitVector()) &&
4186          "Unsupported vector type for unpckh");
4187
4188   if (Is256BitVec && NumElts != 4 && NumElts != 8 &&
4189       (!HasInt256 || (NumElts != 16 && NumElts != 32)))
4190     return false;
4191
4192   // For 256-bit i64/f64, use MOVDDUPY instead, so reject the matching pattern
4193   // FIXME: Need a better way to get rid of this, there's no latency difference
4194   // between UNPCKLPD and MOVDDUP, the later should always be checked first and
4195   // the former later. We should also remove the "_undef" special mask.
4196   if (NumElts == 4 && Is256BitVec)
4197     return false;
4198
4199   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
4200   // independently on 128-bit lanes.
4201   unsigned NumLanes = VT.getSizeInBits()/128;
4202   unsigned NumLaneElts = NumElts/NumLanes;
4203
4204   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
4205     for (unsigned i = 0, j = l; i != NumLaneElts; i += 2, ++j) {
4206       int BitI  = Mask[l+i];
4207       int BitI1 = Mask[l+i+1];
4208
4209       if (!isUndefOrEqual(BitI, j))
4210         return false;
4211       if (!isUndefOrEqual(BitI1, j))
4212         return false;
4213     }
4214   }
4215
4216   return true;
4217 }
4218
4219 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
4220 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
4221 /// <2, 2, 3, 3>
4222 static bool isUNPCKH_v_undef_Mask(ArrayRef<int> Mask, MVT VT, bool HasInt256) {
4223   unsigned NumElts = VT.getVectorNumElements();
4224
4225   if (VT.is512BitVector())
4226     return false;
4227
4228   assert((VT.is128BitVector() || VT.is256BitVector()) &&
4229          "Unsupported vector type for unpckh");
4230
4231   if (VT.is256BitVector() && NumElts != 4 && NumElts != 8 &&
4232       (!HasInt256 || (NumElts != 16 && NumElts != 32)))
4233     return false;
4234
4235   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
4236   // independently on 128-bit lanes.
4237   unsigned NumLanes = VT.getSizeInBits()/128;
4238   unsigned NumLaneElts = NumElts/NumLanes;
4239
4240   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
4241     for (unsigned i = 0, j = l+NumLaneElts/2; i != NumLaneElts; i += 2, ++j) {
4242       int BitI  = Mask[l+i];
4243       int BitI1 = Mask[l+i+1];
4244       if (!isUndefOrEqual(BitI, j))
4245         return false;
4246       if (!isUndefOrEqual(BitI1, j))
4247         return false;
4248     }
4249   }
4250   return true;
4251 }
4252
4253 // Match for INSERTI64x4 INSERTF64x4 instructions (src0[0], src1[0]) or
4254 // (src1[0], src0[1]), manipulation with 256-bit sub-vectors
4255 static bool isINSERT64x4Mask(ArrayRef<int> Mask, MVT VT, unsigned int *Imm) {
4256   if (!VT.is512BitVector())
4257     return false;
4258
4259   unsigned NumElts = VT.getVectorNumElements();
4260   unsigned HalfSize = NumElts/2;
4261   if (isSequentialOrUndefInRange(Mask, 0, HalfSize, 0)) {
4262     if (isSequentialOrUndefInRange(Mask, HalfSize, HalfSize, NumElts)) {
4263       *Imm = 1;
4264       return true;
4265     }
4266   }
4267   if (isSequentialOrUndefInRange(Mask, 0, HalfSize, NumElts)) {
4268     if (isSequentialOrUndefInRange(Mask, HalfSize, HalfSize, HalfSize)) {
4269       *Imm = 0;
4270       return true;
4271     }
4272   }
4273   return false;
4274 }
4275
4276 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
4277 /// specifies a shuffle of elements that is suitable for input to MOVSS,
4278 /// MOVSD, and MOVD, i.e. setting the lowest element.
4279 static bool isMOVLMask(ArrayRef<int> Mask, EVT VT) {
4280   if (VT.getVectorElementType().getSizeInBits() < 32)
4281     return false;
4282   if (!VT.is128BitVector())
4283     return false;
4284
4285   unsigned NumElts = VT.getVectorNumElements();
4286
4287   if (!isUndefOrEqual(Mask[0], NumElts))
4288     return false;
4289
4290   for (unsigned i = 1; i != NumElts; ++i)
4291     if (!isUndefOrEqual(Mask[i], i))
4292       return false;
4293
4294   return true;
4295 }
4296
4297 /// isVPERM2X128Mask - Match 256-bit shuffles where the elements are considered
4298 /// as permutations between 128-bit chunks or halves. As an example: this
4299 /// shuffle bellow:
4300 ///   vector_shuffle <4, 5, 6, 7, 12, 13, 14, 15>
4301 /// The first half comes from the second half of V1 and the second half from the
4302 /// the second half of V2.
4303 static bool isVPERM2X128Mask(ArrayRef<int> Mask, MVT VT, bool HasFp256) {
4304   if (!HasFp256 || !VT.is256BitVector())
4305     return false;
4306
4307   // The shuffle result is divided into half A and half B. In total the two
4308   // sources have 4 halves, namely: C, D, E, F. The final values of A and
4309   // B must come from C, D, E or F.
4310   unsigned HalfSize = VT.getVectorNumElements()/2;
4311   bool MatchA = false, MatchB = false;
4312
4313   // Check if A comes from one of C, D, E, F.
4314   for (unsigned Half = 0; Half != 4; ++Half) {
4315     if (isSequentialOrUndefInRange(Mask, 0, HalfSize, Half*HalfSize)) {
4316       MatchA = true;
4317       break;
4318     }
4319   }
4320
4321   // Check if B comes from one of C, D, E, F.
4322   for (unsigned Half = 0; Half != 4; ++Half) {
4323     if (isSequentialOrUndefInRange(Mask, HalfSize, HalfSize, Half*HalfSize)) {
4324       MatchB = true;
4325       break;
4326     }
4327   }
4328
4329   return MatchA && MatchB;
4330 }
4331
4332 /// getShuffleVPERM2X128Immediate - Return the appropriate immediate to shuffle
4333 /// the specified VECTOR_MASK mask with VPERM2F128/VPERM2I128 instructions.
4334 static unsigned getShuffleVPERM2X128Immediate(ShuffleVectorSDNode *SVOp) {
4335   MVT VT = SVOp->getSimpleValueType(0);
4336
4337   unsigned HalfSize = VT.getVectorNumElements()/2;
4338
4339   unsigned FstHalf = 0, SndHalf = 0;
4340   for (unsigned i = 0; i < HalfSize; ++i) {
4341     if (SVOp->getMaskElt(i) > 0) {
4342       FstHalf = SVOp->getMaskElt(i)/HalfSize;
4343       break;
4344     }
4345   }
4346   for (unsigned i = HalfSize; i < HalfSize*2; ++i) {
4347     if (SVOp->getMaskElt(i) > 0) {
4348       SndHalf = SVOp->getMaskElt(i)/HalfSize;
4349       break;
4350     }
4351   }
4352
4353   return (FstHalf | (SndHalf << 4));
4354 }
4355
4356 // Symetric in-lane mask. Each lane has 4 elements (for imm8)
4357 static bool isPermImmMask(ArrayRef<int> Mask, MVT VT, unsigned& Imm8) {
4358   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4359   if (EltSize < 32)
4360     return false;
4361
4362   unsigned NumElts = VT.getVectorNumElements();
4363   Imm8 = 0;
4364   if (VT.is128BitVector() || (VT.is256BitVector() && EltSize == 64)) {
4365     for (unsigned i = 0; i != NumElts; ++i) {
4366       if (Mask[i] < 0)
4367         continue;
4368       Imm8 |= Mask[i] << (i*2);
4369     }
4370     return true;
4371   }
4372
4373   unsigned LaneSize = 4;
4374   SmallVector<int, 4> MaskVal(LaneSize, -1);
4375
4376   for (unsigned l = 0; l != NumElts; l += LaneSize) {
4377     for (unsigned i = 0; i != LaneSize; ++i) {
4378       if (!isUndefOrInRange(Mask[i+l], l, l+LaneSize))
4379         return false;
4380       if (Mask[i+l] < 0)
4381         continue;
4382       if (MaskVal[i] < 0) {
4383         MaskVal[i] = Mask[i+l] - l;
4384         Imm8 |= MaskVal[i] << (i*2);
4385         continue;
4386       }
4387       if (Mask[i+l] != (signed)(MaskVal[i]+l))
4388         return false;
4389     }
4390   }
4391   return true;
4392 }
4393
4394 /// isVPERMILPMask - Return true if the specified VECTOR_SHUFFLE operand
4395 /// specifies a shuffle of elements that is suitable for input to VPERMILPD*.
4396 /// Note that VPERMIL mask matching is different depending whether theunderlying
4397 /// type is 32 or 64. In the VPERMILPS the high half of the mask should point
4398 /// to the same elements of the low, but to the higher half of the source.
4399 /// In VPERMILPD the two lanes could be shuffled independently of each other
4400 /// with the same restriction that lanes can't be crossed. Also handles PSHUFDY.
4401 static bool isVPERMILPMask(ArrayRef<int> Mask, MVT VT) {
4402   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4403   if (VT.getSizeInBits() < 256 || EltSize < 32)
4404     return false;
4405   bool symetricMaskRequired = (EltSize == 32);
4406   unsigned NumElts = VT.getVectorNumElements();
4407
4408   unsigned NumLanes = VT.getSizeInBits()/128;
4409   unsigned LaneSize = NumElts/NumLanes;
4410   // 2 or 4 elements in one lane
4411
4412   SmallVector<int, 4> ExpectedMaskVal(LaneSize, -1);
4413   for (unsigned l = 0; l != NumElts; l += LaneSize) {
4414     for (unsigned i = 0; i != LaneSize; ++i) {
4415       if (!isUndefOrInRange(Mask[i+l], l, l+LaneSize))
4416         return false;
4417       if (symetricMaskRequired) {
4418         if (ExpectedMaskVal[i] < 0 && Mask[i+l] >= 0) {
4419           ExpectedMaskVal[i] = Mask[i+l] - l;
4420           continue;
4421         }
4422         if (!isUndefOrEqual(Mask[i+l], ExpectedMaskVal[i]+l))
4423           return false;
4424       }
4425     }
4426   }
4427   return true;
4428 }
4429
4430 /// isCommutedMOVLMask - Returns true if the shuffle mask is except the reverse
4431 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
4432 /// element of vector 2 and the other elements to come from vector 1 in order.
4433 static bool isCommutedMOVLMask(ArrayRef<int> Mask, MVT VT,
4434                                bool V2IsSplat = false, bool V2IsUndef = false) {
4435   if (!VT.is128BitVector())
4436     return false;
4437
4438   unsigned NumOps = VT.getVectorNumElements();
4439   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
4440     return false;
4441
4442   if (!isUndefOrEqual(Mask[0], 0))
4443     return false;
4444
4445   for (unsigned i = 1; i != NumOps; ++i)
4446     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
4447           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
4448           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
4449       return false;
4450
4451   return true;
4452 }
4453
4454 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
4455 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
4456 /// Masks to match: <1, 1, 3, 3> or <1, 1, 3, 3, 5, 5, 7, 7>
4457 static bool isMOVSHDUPMask(ArrayRef<int> Mask, MVT VT,
4458                            const X86Subtarget *Subtarget) {
4459   if (!Subtarget->hasSSE3())
4460     return false;
4461
4462   unsigned NumElems = VT.getVectorNumElements();
4463
4464   if ((VT.is128BitVector() && NumElems != 4) ||
4465       (VT.is256BitVector() && NumElems != 8) ||
4466       (VT.is512BitVector() && NumElems != 16))
4467     return false;
4468
4469   // "i+1" is the value the indexed mask element must have
4470   for (unsigned i = 0; i != NumElems; i += 2)
4471     if (!isUndefOrEqual(Mask[i], i+1) ||
4472         !isUndefOrEqual(Mask[i+1], i+1))
4473       return false;
4474
4475   return true;
4476 }
4477
4478 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
4479 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
4480 /// Masks to match: <0, 0, 2, 2> or <0, 0, 2, 2, 4, 4, 6, 6>
4481 static bool isMOVSLDUPMask(ArrayRef<int> Mask, MVT VT,
4482                            const X86Subtarget *Subtarget) {
4483   if (!Subtarget->hasSSE3())
4484     return false;
4485
4486   unsigned NumElems = VT.getVectorNumElements();
4487
4488   if ((VT.is128BitVector() && NumElems != 4) ||
4489       (VT.is256BitVector() && NumElems != 8) ||
4490       (VT.is512BitVector() && NumElems != 16))
4491     return false;
4492
4493   // "i" is the value the indexed mask element must have
4494   for (unsigned i = 0; i != NumElems; i += 2)
4495     if (!isUndefOrEqual(Mask[i], i) ||
4496         !isUndefOrEqual(Mask[i+1], i))
4497       return false;
4498
4499   return true;
4500 }
4501
4502 /// isMOVDDUPYMask - Return true if the specified VECTOR_SHUFFLE operand
4503 /// specifies a shuffle of elements that is suitable for input to 256-bit
4504 /// version of MOVDDUP.
4505 static bool isMOVDDUPYMask(ArrayRef<int> Mask, MVT VT, bool HasFp256) {
4506   if (!HasFp256 || !VT.is256BitVector())
4507     return false;
4508
4509   unsigned NumElts = VT.getVectorNumElements();
4510   if (NumElts != 4)
4511     return false;
4512
4513   for (unsigned i = 0; i != NumElts/2; ++i)
4514     if (!isUndefOrEqual(Mask[i], 0))
4515       return false;
4516   for (unsigned i = NumElts/2; i != NumElts; ++i)
4517     if (!isUndefOrEqual(Mask[i], NumElts/2))
4518       return false;
4519   return true;
4520 }
4521
4522 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
4523 /// specifies a shuffle of elements that is suitable for input to 128-bit
4524 /// version of MOVDDUP.
4525 static bool isMOVDDUPMask(ArrayRef<int> Mask, MVT VT) {
4526   if (!VT.is128BitVector())
4527     return false;
4528
4529   unsigned e = VT.getVectorNumElements() / 2;
4530   for (unsigned i = 0; i != e; ++i)
4531     if (!isUndefOrEqual(Mask[i], i))
4532       return false;
4533   for (unsigned i = 0; i != e; ++i)
4534     if (!isUndefOrEqual(Mask[e+i], i))
4535       return false;
4536   return true;
4537 }
4538
4539 /// isVEXTRACTIndex - Return true if the specified
4540 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
4541 /// suitable for instruction that extract 128 or 256 bit vectors
4542 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4543   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4544   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4545     return false;
4546
4547   // The index should be aligned on a vecWidth-bit boundary.
4548   uint64_t Index =
4549     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4550
4551   MVT VT = N->getSimpleValueType(0);
4552   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4553   bool Result = (Index * ElSize) % vecWidth == 0;
4554
4555   return Result;
4556 }
4557
4558 /// isVINSERTIndex - Return true if the specified INSERT_SUBVECTOR
4559 /// operand specifies a subvector insert that is suitable for input to
4560 /// insertion of 128 or 256-bit subvectors
4561 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4562   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4563   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4564     return false;
4565   // The index should be aligned on a vecWidth-bit boundary.
4566   uint64_t Index =
4567     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4568
4569   MVT VT = N->getSimpleValueType(0);
4570   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4571   bool Result = (Index * ElSize) % vecWidth == 0;
4572
4573   return Result;
4574 }
4575
4576 bool X86::isVINSERT128Index(SDNode *N) {
4577   return isVINSERTIndex(N, 128);
4578 }
4579
4580 bool X86::isVINSERT256Index(SDNode *N) {
4581   return isVINSERTIndex(N, 256);
4582 }
4583
4584 bool X86::isVEXTRACT128Index(SDNode *N) {
4585   return isVEXTRACTIndex(N, 128);
4586 }
4587
4588 bool X86::isVEXTRACT256Index(SDNode *N) {
4589   return isVEXTRACTIndex(N, 256);
4590 }
4591
4592 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
4593 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
4594 /// Handles 128-bit and 256-bit.
4595 static unsigned getShuffleSHUFImmediate(ShuffleVectorSDNode *N) {
4596   MVT VT = N->getSimpleValueType(0);
4597
4598   assert((VT.getSizeInBits() >= 128) &&
4599          "Unsupported vector type for PSHUF/SHUFP");
4600
4601   // Handle 128 and 256-bit vector lengths. AVX defines PSHUF/SHUFP to operate
4602   // independently on 128-bit lanes.
4603   unsigned NumElts = VT.getVectorNumElements();
4604   unsigned NumLanes = VT.getSizeInBits()/128;
4605   unsigned NumLaneElts = NumElts/NumLanes;
4606
4607   assert((NumLaneElts == 2 || NumLaneElts == 4 || NumLaneElts == 8) &&
4608          "Only supports 2, 4 or 8 elements per lane");
4609
4610   unsigned Shift = (NumLaneElts >= 4) ? 1 : 0;
4611   unsigned Mask = 0;
4612   for (unsigned i = 0; i != NumElts; ++i) {
4613     int Elt = N->getMaskElt(i);
4614     if (Elt < 0) continue;
4615     Elt &= NumLaneElts - 1;
4616     unsigned ShAmt = (i << Shift) % 8;
4617     Mask |= Elt << ShAmt;
4618   }
4619
4620   return Mask;
4621 }
4622
4623 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
4624 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
4625 static unsigned getShufflePSHUFHWImmediate(ShuffleVectorSDNode *N) {
4626   MVT VT = N->getSimpleValueType(0);
4627
4628   assert((VT == MVT::v8i16 || VT == MVT::v16i16) &&
4629          "Unsupported vector type for PSHUFHW");
4630
4631   unsigned NumElts = VT.getVectorNumElements();
4632
4633   unsigned Mask = 0;
4634   for (unsigned l = 0; l != NumElts; l += 8) {
4635     // 8 nodes per lane, but we only care about the last 4.
4636     for (unsigned i = 0; i < 4; ++i) {
4637       int Elt = N->getMaskElt(l+i+4);
4638       if (Elt < 0) continue;
4639       Elt &= 0x3; // only 2-bits.
4640       Mask |= Elt << (i * 2);
4641     }
4642   }
4643
4644   return Mask;
4645 }
4646
4647 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
4648 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
4649 static unsigned getShufflePSHUFLWImmediate(ShuffleVectorSDNode *N) {
4650   MVT VT = N->getSimpleValueType(0);
4651
4652   assert((VT == MVT::v8i16 || VT == MVT::v16i16) &&
4653          "Unsupported vector type for PSHUFHW");
4654
4655   unsigned NumElts = VT.getVectorNumElements();
4656
4657   unsigned Mask = 0;
4658   for (unsigned l = 0; l != NumElts; l += 8) {
4659     // 8 nodes per lane, but we only care about the first 4.
4660     for (unsigned i = 0; i < 4; ++i) {
4661       int Elt = N->getMaskElt(l+i);
4662       if (Elt < 0) continue;
4663       Elt &= 0x3; // only 2-bits
4664       Mask |= Elt << (i * 2);
4665     }
4666   }
4667
4668   return Mask;
4669 }
4670
4671 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
4672 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
4673 static unsigned getShufflePALIGNRImmediate(ShuffleVectorSDNode *SVOp) {
4674   MVT VT = SVOp->getSimpleValueType(0);
4675   unsigned EltSize = VT.is512BitVector() ? 1 :
4676     VT.getVectorElementType().getSizeInBits() >> 3;
4677
4678   unsigned NumElts = VT.getVectorNumElements();
4679   unsigned NumLanes = VT.is512BitVector() ? 1 : VT.getSizeInBits()/128;
4680   unsigned NumLaneElts = NumElts/NumLanes;
4681
4682   int Val = 0;
4683   unsigned i;
4684   for (i = 0; i != NumElts; ++i) {
4685     Val = SVOp->getMaskElt(i);
4686     if (Val >= 0)
4687       break;
4688   }
4689   if (Val >= (int)NumElts)
4690     Val -= NumElts - NumLaneElts;
4691
4692   assert(Val - i > 0 && "PALIGNR imm should be positive");
4693   return (Val - i) * EltSize;
4694 }
4695
4696 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4697   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4698   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4699     llvm_unreachable("Illegal extract subvector for VEXTRACT");
4700
4701   uint64_t Index =
4702     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4703
4704   MVT VecVT = N->getOperand(0).getSimpleValueType();
4705   MVT ElVT = VecVT.getVectorElementType();
4706
4707   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4708   return Index / NumElemsPerChunk;
4709 }
4710
4711 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4712   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4713   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4714     llvm_unreachable("Illegal insert subvector for VINSERT");
4715
4716   uint64_t Index =
4717     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4718
4719   MVT VecVT = N->getSimpleValueType(0);
4720   MVT ElVT = VecVT.getVectorElementType();
4721
4722   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4723   return Index / NumElemsPerChunk;
4724 }
4725
4726 /// getExtractVEXTRACT128Immediate - Return the appropriate immediate
4727 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
4728 /// and VINSERTI128 instructions.
4729 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4730   return getExtractVEXTRACTImmediate(N, 128);
4731 }
4732
4733 /// getExtractVEXTRACT256Immediate - Return the appropriate immediate
4734 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF64x4
4735 /// and VINSERTI64x4 instructions.
4736 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4737   return getExtractVEXTRACTImmediate(N, 256);
4738 }
4739
4740 /// getInsertVINSERT128Immediate - Return the appropriate immediate
4741 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
4742 /// and VINSERTI128 instructions.
4743 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4744   return getInsertVINSERTImmediate(N, 128);
4745 }
4746
4747 /// getInsertVINSERT256Immediate - Return the appropriate immediate
4748 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF46x4
4749 /// and VINSERTI64x4 instructions.
4750 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4751   return getInsertVINSERTImmediate(N, 256);
4752 }
4753
4754 /// isZero - Returns true if Elt is a constant integer zero
4755 static bool isZero(SDValue V) {
4756   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4757   return C && C->isNullValue();
4758 }
4759
4760 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
4761 /// constant +0.0.
4762 bool X86::isZeroNode(SDValue Elt) {
4763   if (isZero(Elt))
4764     return true;
4765   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4766     return CFP->getValueAPF().isPosZero();
4767   return false;
4768 }
4769
4770 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
4771 /// match movhlps. The lower half elements should come from upper half of
4772 /// V1 (and in order), and the upper half elements should come from the upper
4773 /// half of V2 (and in order).
4774 static bool ShouldXformToMOVHLPS(ArrayRef<int> Mask, MVT VT) {
4775   if (!VT.is128BitVector())
4776     return false;
4777   if (VT.getVectorNumElements() != 4)
4778     return false;
4779   for (unsigned i = 0, e = 2; i != e; ++i)
4780     if (!isUndefOrEqual(Mask[i], i+2))
4781       return false;
4782   for (unsigned i = 2; i != 4; ++i)
4783     if (!isUndefOrEqual(Mask[i], i+4))
4784       return false;
4785   return true;
4786 }
4787
4788 /// isScalarLoadToVector - Returns true if the node is a scalar load that
4789 /// is promoted to a vector. It also returns the LoadSDNode by reference if
4790 /// required.
4791 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = nullptr) {
4792   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
4793     return false;
4794   N = N->getOperand(0).getNode();
4795   if (!ISD::isNON_EXTLoad(N))
4796     return false;
4797   if (LD)
4798     *LD = cast<LoadSDNode>(N);
4799   return true;
4800 }
4801
4802 // Test whether the given value is a vector value which will be legalized
4803 // into a load.
4804 static bool WillBeConstantPoolLoad(SDNode *N) {
4805   if (N->getOpcode() != ISD::BUILD_VECTOR)
4806     return false;
4807
4808   // Check for any non-constant elements.
4809   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
4810     switch (N->getOperand(i).getNode()->getOpcode()) {
4811     case ISD::UNDEF:
4812     case ISD::ConstantFP:
4813     case ISD::Constant:
4814       break;
4815     default:
4816       return false;
4817     }
4818
4819   // Vectors of all-zeros and all-ones are materialized with special
4820   // instructions rather than being loaded.
4821   return !ISD::isBuildVectorAllZeros(N) &&
4822          !ISD::isBuildVectorAllOnes(N);
4823 }
4824
4825 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
4826 /// match movlp{s|d}. The lower half elements should come from lower half of
4827 /// V1 (and in order), and the upper half elements should come from the upper
4828 /// half of V2 (and in order). And since V1 will become the source of the
4829 /// MOVLP, it must be either a vector load or a scalar load to vector.
4830 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
4831                                ArrayRef<int> Mask, MVT VT) {
4832   if (!VT.is128BitVector())
4833     return false;
4834
4835   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
4836     return false;
4837   // Is V2 is a vector load, don't do this transformation. We will try to use
4838   // load folding shufps op.
4839   if (ISD::isNON_EXTLoad(V2) || WillBeConstantPoolLoad(V2))
4840     return false;
4841
4842   unsigned NumElems = VT.getVectorNumElements();
4843
4844   if (NumElems != 2 && NumElems != 4)
4845     return false;
4846   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
4847     if (!isUndefOrEqual(Mask[i], i))
4848       return false;
4849   for (unsigned i = NumElems/2, e = NumElems; i != e; ++i)
4850     if (!isUndefOrEqual(Mask[i], i+NumElems))
4851       return false;
4852   return true;
4853 }
4854
4855 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
4856 /// to an zero vector.
4857 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
4858 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
4859   SDValue V1 = N->getOperand(0);
4860   SDValue V2 = N->getOperand(1);
4861   unsigned NumElems = N->getValueType(0).getVectorNumElements();
4862   for (unsigned i = 0; i != NumElems; ++i) {
4863     int Idx = N->getMaskElt(i);
4864     if (Idx >= (int)NumElems) {
4865       unsigned Opc = V2.getOpcode();
4866       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
4867         continue;
4868       if (Opc != ISD::BUILD_VECTOR ||
4869           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
4870         return false;
4871     } else if (Idx >= 0) {
4872       unsigned Opc = V1.getOpcode();
4873       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
4874         continue;
4875       if (Opc != ISD::BUILD_VECTOR ||
4876           !X86::isZeroNode(V1.getOperand(Idx)))
4877         return false;
4878     }
4879   }
4880   return true;
4881 }
4882
4883 /// getZeroVector - Returns a vector of specified type with all zero elements.
4884 ///
4885 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4886                              SelectionDAG &DAG, SDLoc dl) {
4887   assert(VT.isVector() && "Expected a vector type");
4888
4889   // Always build SSE zero vectors as <4 x i32> bitcasted
4890   // to their dest type. This ensures they get CSE'd.
4891   SDValue Vec;
4892   if (VT.is128BitVector()) {  // SSE
4893     if (Subtarget->hasSSE2()) {  // SSE2
4894       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
4895       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4896     } else { // SSE1
4897       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
4898       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4899     }
4900   } else if (VT.is256BitVector()) { // AVX
4901     if (Subtarget->hasInt256()) { // AVX2
4902       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
4903       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4904       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4905     } else {
4906       // 256-bit logic and arithmetic instructions in AVX are all
4907       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4908       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
4909       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4910       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4911     }
4912   } else if (VT.is512BitVector()) { // AVX-512
4913       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
4914       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4915                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4916       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4917   } else if (VT.getScalarType() == MVT::i1) {
4918     assert(VT.getVectorNumElements() <= 16 && "Unexpected vector type");
4919     SDValue Cst = DAG.getTargetConstant(0, MVT::i1);
4920     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
4921     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4922   } else
4923     llvm_unreachable("Unexpected vector type");
4924
4925   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4926 }
4927
4928 /// getOnesVector - Returns a vector of specified type with all bits set.
4929 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4930 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4931 /// Then bitcast to their original type, ensuring they get CSE'd.
4932 static SDValue getOnesVector(MVT VT, bool HasInt256, SelectionDAG &DAG,
4933                              SDLoc dl) {
4934   assert(VT.isVector() && "Expected a vector type");
4935
4936   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
4937   SDValue Vec;
4938   if (VT.is256BitVector()) {
4939     if (HasInt256) { // AVX2
4940       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4941       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4942     } else { // AVX
4943       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4944       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4945     }
4946   } else if (VT.is128BitVector()) {
4947     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4948   } else
4949     llvm_unreachable("Unexpected vector type");
4950
4951   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4952 }
4953
4954 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
4955 /// that point to V2 points to its first element.
4956 static void NormalizeMask(SmallVectorImpl<int> &Mask, unsigned NumElems) {
4957   for (unsigned i = 0; i != NumElems; ++i) {
4958     if (Mask[i] > (int)NumElems) {
4959       Mask[i] = NumElems;
4960     }
4961   }
4962 }
4963
4964 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
4965 /// operation of specified width.
4966 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
4967                        SDValue V2) {
4968   unsigned NumElems = VT.getVectorNumElements();
4969   SmallVector<int, 8> Mask;
4970   Mask.push_back(NumElems);
4971   for (unsigned i = 1; i != NumElems; ++i)
4972     Mask.push_back(i);
4973   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4974 }
4975
4976 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
4977 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4978                           SDValue V2) {
4979   unsigned NumElems = VT.getVectorNumElements();
4980   SmallVector<int, 8> Mask;
4981   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4982     Mask.push_back(i);
4983     Mask.push_back(i + NumElems);
4984   }
4985   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4986 }
4987
4988 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
4989 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4990                           SDValue V2) {
4991   unsigned NumElems = VT.getVectorNumElements();
4992   SmallVector<int, 8> Mask;
4993   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4994     Mask.push_back(i + Half);
4995     Mask.push_back(i + NumElems + Half);
4996   }
4997   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4998 }
4999
5000 // PromoteSplati8i16 - All i16 and i8 vector types can't be used directly by
5001 // a generic shuffle instruction because the target has no such instructions.
5002 // Generate shuffles which repeat i16 and i8 several times until they can be
5003 // represented by v4f32 and then be manipulated by target suported shuffles.
5004 static SDValue PromoteSplati8i16(SDValue V, SelectionDAG &DAG, int &EltNo) {
5005   MVT VT = V.getSimpleValueType();
5006   int NumElems = VT.getVectorNumElements();
5007   SDLoc dl(V);
5008
5009   while (NumElems > 4) {
5010     if (EltNo < NumElems/2) {
5011       V = getUnpackl(DAG, dl, VT, V, V);
5012     } else {
5013       V = getUnpackh(DAG, dl, VT, V, V);
5014       EltNo -= NumElems/2;
5015     }
5016     NumElems >>= 1;
5017   }
5018   return V;
5019 }
5020
5021 /// getLegalSplat - Generate a legal splat with supported x86 shuffles
5022 static SDValue getLegalSplat(SelectionDAG &DAG, SDValue V, int EltNo) {
5023   MVT VT = V.getSimpleValueType();
5024   SDLoc dl(V);
5025
5026   if (VT.is128BitVector()) {
5027     V = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, V);
5028     int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
5029     V = DAG.getVectorShuffle(MVT::v4f32, dl, V, DAG.getUNDEF(MVT::v4f32),
5030                              &SplatMask[0]);
5031   } else if (VT.is256BitVector()) {
5032     // To use VPERMILPS to splat scalars, the second half of indicies must
5033     // refer to the higher part, which is a duplication of the lower one,
5034     // because VPERMILPS can only handle in-lane permutations.
5035     int SplatMask[8] = { EltNo, EltNo, EltNo, EltNo,
5036                          EltNo+4, EltNo+4, EltNo+4, EltNo+4 };
5037
5038     V = DAG.getNode(ISD::BITCAST, dl, MVT::v8f32, V);
5039     V = DAG.getVectorShuffle(MVT::v8f32, dl, V, DAG.getUNDEF(MVT::v8f32),
5040                              &SplatMask[0]);
5041   } else
5042     llvm_unreachable("Vector size not supported");
5043
5044   return DAG.getNode(ISD::BITCAST, dl, VT, V);
5045 }
5046
5047 /// PromoteSplat - Splat is promoted to target supported vector shuffles.
5048 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
5049   MVT SrcVT = SV->getSimpleValueType(0);
5050   SDValue V1 = SV->getOperand(0);
5051   SDLoc dl(SV);
5052
5053   int EltNo = SV->getSplatIndex();
5054   int NumElems = SrcVT.getVectorNumElements();
5055   bool Is256BitVec = SrcVT.is256BitVector();
5056
5057   assert(((SrcVT.is128BitVector() && NumElems > 4) || Is256BitVec) &&
5058          "Unknown how to promote splat for type");
5059
5060   // Extract the 128-bit part containing the splat element and update
5061   // the splat element index when it refers to the higher register.
5062   if (Is256BitVec) {
5063     V1 = Extract128BitVector(V1, EltNo, DAG, dl);
5064     if (EltNo >= NumElems/2)
5065       EltNo -= NumElems/2;
5066   }
5067
5068   // All i16 and i8 vector types can't be used directly by a generic shuffle
5069   // instruction because the target has no such instruction. Generate shuffles
5070   // which repeat i16 and i8 several times until they fit in i32, and then can
5071   // be manipulated by target suported shuffles.
5072   MVT EltVT = SrcVT.getVectorElementType();
5073   if (EltVT == MVT::i8 || EltVT == MVT::i16)
5074     V1 = PromoteSplati8i16(V1, DAG, EltNo);
5075
5076   // Recreate the 256-bit vector and place the same 128-bit vector
5077   // into the low and high part. This is necessary because we want
5078   // to use VPERM* to shuffle the vectors
5079   if (Is256BitVec) {
5080     V1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, SrcVT, V1, V1);
5081   }
5082
5083   return getLegalSplat(DAG, V1, EltNo);
5084 }
5085
5086 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
5087 /// vector of zero or undef vector.  This produces a shuffle where the low
5088 /// element of V2 is swizzled into the zero/undef vector, landing at element
5089 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
5090 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
5091                                            bool IsZero,
5092                                            const X86Subtarget *Subtarget,
5093                                            SelectionDAG &DAG) {
5094   MVT VT = V2.getSimpleValueType();
5095   SDValue V1 = IsZero
5096     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
5097   unsigned NumElems = VT.getVectorNumElements();
5098   SmallVector<int, 16> MaskVec;
5099   for (unsigned i = 0; i != NumElems; ++i)
5100     // If this is the insertion idx, put the low elt of V2 here.
5101     MaskVec.push_back(i == Idx ? NumElems : i);
5102   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
5103 }
5104
5105 /// getTargetShuffleMask - Calculates the shuffle mask corresponding to the
5106 /// target specific opcode. Returns true if the Mask could be calculated.
5107 /// Sets IsUnary to true if only uses one source.
5108 static bool getTargetShuffleMask(SDNode *N, MVT VT,
5109                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
5110   unsigned NumElems = VT.getVectorNumElements();
5111   SDValue ImmN;
5112
5113   IsUnary = false;
5114   switch(N->getOpcode()) {
5115   case X86ISD::SHUFP:
5116     ImmN = N->getOperand(N->getNumOperands()-1);
5117     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
5118     break;
5119   case X86ISD::UNPCKH:
5120     DecodeUNPCKHMask(VT, Mask);
5121     break;
5122   case X86ISD::UNPCKL:
5123     DecodeUNPCKLMask(VT, Mask);
5124     break;
5125   case X86ISD::MOVHLPS:
5126     DecodeMOVHLPSMask(NumElems, Mask);
5127     break;
5128   case X86ISD::MOVLHPS:
5129     DecodeMOVLHPSMask(NumElems, Mask);
5130     break;
5131   case X86ISD::PALIGNR:
5132     ImmN = N->getOperand(N->getNumOperands()-1);
5133     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
5134     break;
5135   case X86ISD::PSHUFD:
5136   case X86ISD::VPERMILP:
5137     ImmN = N->getOperand(N->getNumOperands()-1);
5138     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
5139     IsUnary = true;
5140     break;
5141   case X86ISD::PSHUFHW:
5142     ImmN = N->getOperand(N->getNumOperands()-1);
5143     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
5144     IsUnary = true;
5145     break;
5146   case X86ISD::PSHUFLW:
5147     ImmN = N->getOperand(N->getNumOperands()-1);
5148     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
5149     IsUnary = true;
5150     break;
5151   case X86ISD::VPERMI:
5152     ImmN = N->getOperand(N->getNumOperands()-1);
5153     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
5154     IsUnary = true;
5155     break;
5156   case X86ISD::MOVSS:
5157   case X86ISD::MOVSD: {
5158     // The index 0 always comes from the first element of the second source,
5159     // this is why MOVSS and MOVSD are used in the first place. The other
5160     // elements come from the other positions of the first source vector
5161     Mask.push_back(NumElems);
5162     for (unsigned i = 1; i != NumElems; ++i) {
5163       Mask.push_back(i);
5164     }
5165     break;
5166   }
5167   case X86ISD::VPERM2X128:
5168     ImmN = N->getOperand(N->getNumOperands()-1);
5169     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
5170     if (Mask.empty()) return false;
5171     break;
5172   case X86ISD::MOVDDUP:
5173   case X86ISD::MOVLHPD:
5174   case X86ISD::MOVLPD:
5175   case X86ISD::MOVLPS:
5176   case X86ISD::MOVSHDUP:
5177   case X86ISD::MOVSLDUP:
5178     // Not yet implemented
5179     return false;
5180   default: llvm_unreachable("unknown target shuffle node");
5181   }
5182
5183   return true;
5184 }
5185
5186 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
5187 /// element of the result of the vector shuffle.
5188 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
5189                                    unsigned Depth) {
5190   if (Depth == 6)
5191     return SDValue();  // Limit search depth.
5192
5193   SDValue V = SDValue(N, 0);
5194   EVT VT = V.getValueType();
5195   unsigned Opcode = V.getOpcode();
5196
5197   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
5198   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
5199     int Elt = SV->getMaskElt(Index);
5200
5201     if (Elt < 0)
5202       return DAG.getUNDEF(VT.getVectorElementType());
5203
5204     unsigned NumElems = VT.getVectorNumElements();
5205     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
5206                                          : SV->getOperand(1);
5207     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
5208   }
5209
5210   // Recurse into target specific vector shuffles to find scalars.
5211   if (isTargetShuffle(Opcode)) {
5212     MVT ShufVT = V.getSimpleValueType();
5213     unsigned NumElems = ShufVT.getVectorNumElements();
5214     SmallVector<int, 16> ShuffleMask;
5215     bool IsUnary;
5216
5217     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
5218       return SDValue();
5219
5220     int Elt = ShuffleMask[Index];
5221     if (Elt < 0)
5222       return DAG.getUNDEF(ShufVT.getVectorElementType());
5223
5224     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
5225                                          : N->getOperand(1);
5226     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
5227                                Depth+1);
5228   }
5229
5230   // Actual nodes that may contain scalar elements
5231   if (Opcode == ISD::BITCAST) {
5232     V = V.getOperand(0);
5233     EVT SrcVT = V.getValueType();
5234     unsigned NumElems = VT.getVectorNumElements();
5235
5236     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
5237       return SDValue();
5238   }
5239
5240   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5241     return (Index == 0) ? V.getOperand(0)
5242                         : DAG.getUNDEF(VT.getVectorElementType());
5243
5244   if (V.getOpcode() == ISD::BUILD_VECTOR)
5245     return V.getOperand(Index);
5246
5247   return SDValue();
5248 }
5249
5250 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
5251 /// shuffle operation which come from a consecutively from a zero. The
5252 /// search can start in two different directions, from left or right.
5253 /// We count undefs as zeros until PreferredNum is reached.
5254 static unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp,
5255                                          unsigned NumElems, bool ZerosFromLeft,
5256                                          SelectionDAG &DAG,
5257                                          unsigned PreferredNum = -1U) {
5258   unsigned NumZeros = 0;
5259   for (unsigned i = 0; i != NumElems; ++i) {
5260     unsigned Index = ZerosFromLeft ? i : NumElems - i - 1;
5261     SDValue Elt = getShuffleScalarElt(SVOp, Index, DAG, 0);
5262     if (!Elt.getNode())
5263       break;
5264
5265     if (X86::isZeroNode(Elt))
5266       ++NumZeros;
5267     else if (Elt.getOpcode() == ISD::UNDEF) // Undef as zero up to PreferredNum.
5268       NumZeros = std::min(NumZeros + 1, PreferredNum);
5269     else
5270       break;
5271   }
5272
5273   return NumZeros;
5274 }
5275
5276 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies [MaskI, MaskE)
5277 /// correspond consecutively to elements from one of the vector operands,
5278 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
5279 static
5280 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp,
5281                               unsigned MaskI, unsigned MaskE, unsigned OpIdx,
5282                               unsigned NumElems, unsigned &OpNum) {
5283   bool SeenV1 = false;
5284   bool SeenV2 = false;
5285
5286   for (unsigned i = MaskI; i != MaskE; ++i, ++OpIdx) {
5287     int Idx = SVOp->getMaskElt(i);
5288     // Ignore undef indicies
5289     if (Idx < 0)
5290       continue;
5291
5292     if (Idx < (int)NumElems)
5293       SeenV1 = true;
5294     else
5295       SeenV2 = true;
5296
5297     // Only accept consecutive elements from the same vector
5298     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
5299       return false;
5300   }
5301
5302   OpNum = SeenV1 ? 0 : 1;
5303   return true;
5304 }
5305
5306 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
5307 /// logical left shift of a vector.
5308 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
5309                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
5310   unsigned NumElems =
5311     SVOp->getSimpleValueType(0).getVectorNumElements();
5312   unsigned NumZeros = getNumOfConsecutiveZeros(
5313       SVOp, NumElems, false /* check zeros from right */, DAG,
5314       SVOp->getMaskElt(0));
5315   unsigned OpSrc;
5316
5317   if (!NumZeros)
5318     return false;
5319
5320   // Considering the elements in the mask that are not consecutive zeros,
5321   // check if they consecutively come from only one of the source vectors.
5322   //
5323   //               V1 = {X, A, B, C}     0
5324   //                         \  \  \    /
5325   //   vector_shuffle V1, V2 <1, 2, 3, X>
5326   //
5327   if (!isShuffleMaskConsecutive(SVOp,
5328             0,                   // Mask Start Index
5329             NumElems-NumZeros,   // Mask End Index(exclusive)
5330             NumZeros,            // Where to start looking in the src vector
5331             NumElems,            // Number of elements in vector
5332             OpSrc))              // Which source operand ?
5333     return false;
5334
5335   isLeft = false;
5336   ShAmt = NumZeros;
5337   ShVal = SVOp->getOperand(OpSrc);
5338   return true;
5339 }
5340
5341 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
5342 /// logical left shift of a vector.
5343 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
5344                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
5345   unsigned NumElems =
5346     SVOp->getSimpleValueType(0).getVectorNumElements();
5347   unsigned NumZeros = getNumOfConsecutiveZeros(
5348       SVOp, NumElems, true /* check zeros from left */, DAG,
5349       NumElems - SVOp->getMaskElt(NumElems - 1) - 1);
5350   unsigned OpSrc;
5351
5352   if (!NumZeros)
5353     return false;
5354
5355   // Considering the elements in the mask that are not consecutive zeros,
5356   // check if they consecutively come from only one of the source vectors.
5357   //
5358   //                           0    { A, B, X, X } = V2
5359   //                          / \    /  /
5360   //   vector_shuffle V1, V2 <X, X, 4, 5>
5361   //
5362   if (!isShuffleMaskConsecutive(SVOp,
5363             NumZeros,     // Mask Start Index
5364             NumElems,     // Mask End Index(exclusive)
5365             0,            // Where to start looking in the src vector
5366             NumElems,     // Number of elements in vector
5367             OpSrc))       // Which source operand ?
5368     return false;
5369
5370   isLeft = true;
5371   ShAmt = NumZeros;
5372   ShVal = SVOp->getOperand(OpSrc);
5373   return true;
5374 }
5375
5376 /// isVectorShift - Returns true if the shuffle can be implemented as a
5377 /// logical left or right shift of a vector.
5378 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
5379                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
5380   // Although the logic below support any bitwidth size, there are no
5381   // shift instructions which handle more than 128-bit vectors.
5382   if (!SVOp->getSimpleValueType(0).is128BitVector())
5383     return false;
5384
5385   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
5386       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
5387     return true;
5388
5389   return false;
5390 }
5391
5392 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
5393 ///
5394 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
5395                                        unsigned NumNonZero, unsigned NumZero,
5396                                        SelectionDAG &DAG,
5397                                        const X86Subtarget* Subtarget,
5398                                        const TargetLowering &TLI) {
5399   if (NumNonZero > 8)
5400     return SDValue();
5401
5402   SDLoc dl(Op);
5403   SDValue V;
5404   bool First = true;
5405   for (unsigned i = 0; i < 16; ++i) {
5406     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
5407     if (ThisIsNonZero && First) {
5408       if (NumZero)
5409         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5410       else
5411         V = DAG.getUNDEF(MVT::v8i16);
5412       First = false;
5413     }
5414
5415     if ((i & 1) != 0) {
5416       SDValue ThisElt, LastElt;
5417       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
5418       if (LastIsNonZero) {
5419         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
5420                               MVT::i16, Op.getOperand(i-1));
5421       }
5422       if (ThisIsNonZero) {
5423         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
5424         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
5425                               ThisElt, DAG.getConstant(8, MVT::i8));
5426         if (LastIsNonZero)
5427           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
5428       } else
5429         ThisElt = LastElt;
5430
5431       if (ThisElt.getNode())
5432         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
5433                         DAG.getIntPtrConstant(i/2));
5434     }
5435   }
5436
5437   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
5438 }
5439
5440 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
5441 ///
5442 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
5443                                      unsigned NumNonZero, unsigned NumZero,
5444                                      SelectionDAG &DAG,
5445                                      const X86Subtarget* Subtarget,
5446                                      const TargetLowering &TLI) {
5447   if (NumNonZero > 4)
5448     return SDValue();
5449
5450   SDLoc dl(Op);
5451   SDValue V;
5452   bool First = true;
5453   for (unsigned i = 0; i < 8; ++i) {
5454     bool isNonZero = (NonZeros & (1 << i)) != 0;
5455     if (isNonZero) {
5456       if (First) {
5457         if (NumZero)
5458           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5459         else
5460           V = DAG.getUNDEF(MVT::v8i16);
5461         First = false;
5462       }
5463       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5464                       MVT::v8i16, V, Op.getOperand(i),
5465                       DAG.getIntPtrConstant(i));
5466     }
5467   }
5468
5469   return V;
5470 }
5471
5472 /// LowerBuildVectorv4x32 - Custom lower build_vector of v4i32 or v4f32.
5473 static SDValue LowerBuildVectorv4x32(SDValue Op, unsigned NumElems,
5474                                      unsigned NonZeros, unsigned NumNonZero,
5475                                      unsigned NumZero, SelectionDAG &DAG,
5476                                      const X86Subtarget *Subtarget,
5477                                      const TargetLowering &TLI) {
5478   // We know there's at least one non-zero element
5479   unsigned FirstNonZeroIdx = 0;
5480   SDValue FirstNonZero = Op->getOperand(FirstNonZeroIdx);
5481   while (FirstNonZero.getOpcode() == ISD::UNDEF ||
5482          X86::isZeroNode(FirstNonZero)) {
5483     ++FirstNonZeroIdx;
5484     FirstNonZero = Op->getOperand(FirstNonZeroIdx);
5485   }
5486
5487   if (FirstNonZero.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5488       !isa<ConstantSDNode>(FirstNonZero.getOperand(1)))
5489     return SDValue();
5490
5491   SDValue V = FirstNonZero.getOperand(0);
5492   MVT VVT = V.getSimpleValueType();
5493   if (!Subtarget->hasSSE41() || (VVT != MVT::v4f32 && VVT != MVT::v4i32))
5494     return SDValue();
5495
5496   unsigned FirstNonZeroDst =
5497       cast<ConstantSDNode>(FirstNonZero.getOperand(1))->getZExtValue();
5498   unsigned CorrectIdx = FirstNonZeroDst == FirstNonZeroIdx;
5499   unsigned IncorrectIdx = CorrectIdx ? -1U : FirstNonZeroIdx;
5500   unsigned IncorrectDst = CorrectIdx ? -1U : FirstNonZeroDst;
5501
5502   for (unsigned Idx = FirstNonZeroIdx + 1; Idx < NumElems; ++Idx) {
5503     SDValue Elem = Op.getOperand(Idx);
5504     if (Elem.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elem))
5505       continue;
5506
5507     // TODO: What else can be here? Deal with it.
5508     if (Elem.getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5509       return SDValue();
5510
5511     // TODO: Some optimizations are still possible here
5512     // ex: Getting one element from a vector, and the rest from another.
5513     if (Elem.getOperand(0) != V)
5514       return SDValue();
5515
5516     unsigned Dst = cast<ConstantSDNode>(Elem.getOperand(1))->getZExtValue();
5517     if (Dst == Idx)
5518       ++CorrectIdx;
5519     else if (IncorrectIdx == -1U) {
5520       IncorrectIdx = Idx;
5521       IncorrectDst = Dst;
5522     } else
5523       // There was already one element with an incorrect index.
5524       // We can't optimize this case to an insertps.
5525       return SDValue();
5526   }
5527
5528   if (NumNonZero == CorrectIdx || NumNonZero == CorrectIdx + 1) {
5529     SDLoc dl(Op);
5530     EVT VT = Op.getSimpleValueType();
5531     unsigned ElementMoveMask = 0;
5532     if (IncorrectIdx == -1U)
5533       ElementMoveMask = FirstNonZeroIdx << 6 | FirstNonZeroIdx << 4;
5534     else
5535       ElementMoveMask = IncorrectDst << 6 | IncorrectIdx << 4;
5536
5537     SDValue InsertpsMask =
5538         DAG.getIntPtrConstant(ElementMoveMask | (~NonZeros & 0xf));
5539     return DAG.getNode(X86ISD::INSERTPS, dl, VT, V, V, InsertpsMask);
5540   }
5541
5542   return SDValue();
5543 }
5544
5545 /// getVShift - Return a vector logical shift node.
5546 ///
5547 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5548                          unsigned NumBits, SelectionDAG &DAG,
5549                          const TargetLowering &TLI, SDLoc dl) {
5550   assert(VT.is128BitVector() && "Unknown type for VShift");
5551   EVT ShVT = MVT::v2i64;
5552   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5553   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
5554   return DAG.getNode(ISD::BITCAST, dl, VT,
5555                      DAG.getNode(Opc, dl, ShVT, SrcOp,
5556                              DAG.getConstant(NumBits,
5557                                   TLI.getScalarShiftAmountTy(SrcOp.getValueType()))));
5558 }
5559
5560 static SDValue
5561 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5562
5563   // Check if the scalar load can be widened into a vector load. And if
5564   // the address is "base + cst" see if the cst can be "absorbed" into
5565   // the shuffle mask.
5566   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5567     SDValue Ptr = LD->getBasePtr();
5568     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5569       return SDValue();
5570     EVT PVT = LD->getValueType(0);
5571     if (PVT != MVT::i32 && PVT != MVT::f32)
5572       return SDValue();
5573
5574     int FI = -1;
5575     int64_t Offset = 0;
5576     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5577       FI = FINode->getIndex();
5578       Offset = 0;
5579     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5580                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5581       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5582       Offset = Ptr.getConstantOperandVal(1);
5583       Ptr = Ptr.getOperand(0);
5584     } else {
5585       return SDValue();
5586     }
5587
5588     // FIXME: 256-bit vector instructions don't require a strict alignment,
5589     // improve this code to support it better.
5590     unsigned RequiredAlign = VT.getSizeInBits()/8;
5591     SDValue Chain = LD->getChain();
5592     // Make sure the stack object alignment is at least 16 or 32.
5593     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5594     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5595       if (MFI->isFixedObjectIndex(FI)) {
5596         // Can't change the alignment. FIXME: It's possible to compute
5597         // the exact stack offset and reference FI + adjust offset instead.
5598         // If someone *really* cares about this. That's the way to implement it.
5599         return SDValue();
5600       } else {
5601         MFI->setObjectAlignment(FI, RequiredAlign);
5602       }
5603     }
5604
5605     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5606     // Ptr + (Offset & ~15).
5607     if (Offset < 0)
5608       return SDValue();
5609     if ((Offset % RequiredAlign) & 3)
5610       return SDValue();
5611     int64_t StartOffset = Offset & ~(RequiredAlign-1);
5612     if (StartOffset)
5613       Ptr = DAG.getNode(ISD::ADD, SDLoc(Ptr), Ptr.getValueType(),
5614                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
5615
5616     int EltNo = (Offset - StartOffset) >> 2;
5617     unsigned NumElems = VT.getVectorNumElements();
5618
5619     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5620     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5621                              LD->getPointerInfo().getWithOffset(StartOffset),
5622                              false, false, false, 0);
5623
5624     SmallVector<int, 8> Mask;
5625     for (unsigned i = 0; i != NumElems; ++i)
5626       Mask.push_back(EltNo);
5627
5628     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5629   }
5630
5631   return SDValue();
5632 }
5633
5634 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
5635 /// vector of type 'VT', see if the elements can be replaced by a single large
5636 /// load which has the same value as a build_vector whose operands are 'elts'.
5637 ///
5638 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5639 ///
5640 /// FIXME: we'd also like to handle the case where the last elements are zero
5641 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5642 /// There's even a handy isZeroNode for that purpose.
5643 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
5644                                         SDLoc &DL, SelectionDAG &DAG,
5645                                         bool isAfterLegalize) {
5646   EVT EltVT = VT.getVectorElementType();
5647   unsigned NumElems = Elts.size();
5648
5649   LoadSDNode *LDBase = nullptr;
5650   unsigned LastLoadedElt = -1U;
5651
5652   // For each element in the initializer, see if we've found a load or an undef.
5653   // If we don't find an initial load element, or later load elements are
5654   // non-consecutive, bail out.
5655   for (unsigned i = 0; i < NumElems; ++i) {
5656     SDValue Elt = Elts[i];
5657
5658     if (!Elt.getNode() ||
5659         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5660       return SDValue();
5661     if (!LDBase) {
5662       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5663         return SDValue();
5664       LDBase = cast<LoadSDNode>(Elt.getNode());
5665       LastLoadedElt = i;
5666       continue;
5667     }
5668     if (Elt.getOpcode() == ISD::UNDEF)
5669       continue;
5670
5671     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5672     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
5673       return SDValue();
5674     LastLoadedElt = i;
5675   }
5676
5677   // If we have found an entire vector of loads and undefs, then return a large
5678   // load of the entire vector width starting at the base pointer.  If we found
5679   // consecutive loads for the low half, generate a vzext_load node.
5680   if (LastLoadedElt == NumElems - 1) {
5681
5682     if (isAfterLegalize &&
5683         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5684       return SDValue();
5685
5686     SDValue NewLd = SDValue();
5687
5688     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
5689       NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5690                           LDBase->getPointerInfo(),
5691                           LDBase->isVolatile(), LDBase->isNonTemporal(),
5692                           LDBase->isInvariant(), 0);
5693     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5694                         LDBase->getPointerInfo(),
5695                         LDBase->isVolatile(), LDBase->isNonTemporal(),
5696                         LDBase->isInvariant(), LDBase->getAlignment());
5697
5698     if (LDBase->hasAnyUseOfValue(1)) {
5699       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5700                                      SDValue(LDBase, 1),
5701                                      SDValue(NewLd.getNode(), 1));
5702       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5703       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5704                              SDValue(NewLd.getNode(), 1));
5705     }
5706
5707     return NewLd;
5708   }
5709   if (NumElems == 4 && LastLoadedElt == 1 &&
5710       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5711     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5712     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5713     SDValue ResNode =
5714         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5715                                 LDBase->getPointerInfo(),
5716                                 LDBase->getAlignment(),
5717                                 false/*isVolatile*/, true/*ReadMem*/,
5718                                 false/*WriteMem*/);
5719
5720     // Make sure the newly-created LOAD is in the same position as LDBase in
5721     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5722     // update uses of LDBase's output chain to use the TokenFactor.
5723     if (LDBase->hasAnyUseOfValue(1)) {
5724       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5725                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5726       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5727       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5728                              SDValue(ResNode.getNode(), 1));
5729     }
5730
5731     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
5732   }
5733   return SDValue();
5734 }
5735
5736 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5737 /// to generate a splat value for the following cases:
5738 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5739 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5740 /// a scalar load, or a constant.
5741 /// The VBROADCAST node is returned when a pattern is found,
5742 /// or SDValue() otherwise.
5743 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5744                                     SelectionDAG &DAG) {
5745   if (!Subtarget->hasFp256())
5746     return SDValue();
5747
5748   MVT VT = Op.getSimpleValueType();
5749   SDLoc dl(Op);
5750
5751   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5752          "Unsupported vector type for broadcast.");
5753
5754   SDValue Ld;
5755   bool ConstSplatVal;
5756
5757   switch (Op.getOpcode()) {
5758     default:
5759       // Unknown pattern found.
5760       return SDValue();
5761
5762     case ISD::BUILD_VECTOR: {
5763       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5764       BitVector UndefElements;
5765       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5766
5767       // We need a splat of a single value to use broadcast, and it doesn't
5768       // make any sense if the value is only in one element of the vector.
5769       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5770         return SDValue();
5771
5772       Ld = Splat;
5773       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5774                        Ld.getOpcode() == ISD::ConstantFP);
5775
5776       // Make sure that all of the users of a non-constant load are from the
5777       // BUILD_VECTOR node.
5778       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5779         return SDValue();
5780       break;
5781     }
5782
5783     case ISD::VECTOR_SHUFFLE: {
5784       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5785
5786       // Shuffles must have a splat mask where the first element is
5787       // broadcasted.
5788       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5789         return SDValue();
5790
5791       SDValue Sc = Op.getOperand(0);
5792       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5793           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5794
5795         if (!Subtarget->hasInt256())
5796           return SDValue();
5797
5798         // Use the register form of the broadcast instruction available on AVX2.
5799         if (VT.getSizeInBits() >= 256)
5800           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5801         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5802       }
5803
5804       Ld = Sc.getOperand(0);
5805       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5806                        Ld.getOpcode() == ISD::ConstantFP);
5807
5808       // The scalar_to_vector node and the suspected
5809       // load node must have exactly one user.
5810       // Constants may have multiple users.
5811
5812       // AVX-512 has register version of the broadcast
5813       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5814         Ld.getValueType().getSizeInBits() >= 32;
5815       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5816           !hasRegVer))
5817         return SDValue();
5818       break;
5819     }
5820   }
5821
5822   bool IsGE256 = (VT.getSizeInBits() >= 256);
5823
5824   // Handle the broadcasting a single constant scalar from the constant pool
5825   // into a vector. On Sandybridge it is still better to load a constant vector
5826   // from the constant pool and not to broadcast it from a scalar.
5827   if (ConstSplatVal && Subtarget->hasInt256()) {
5828     EVT CVT = Ld.getValueType();
5829     assert(!CVT.isVector() && "Must not broadcast a vector type");
5830     unsigned ScalarSize = CVT.getSizeInBits();
5831
5832     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)) {
5833       const Constant *C = nullptr;
5834       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5835         C = CI->getConstantIntValue();
5836       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5837         C = CF->getConstantFPValue();
5838
5839       assert(C && "Invalid constant type");
5840
5841       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5842       SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
5843       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5844       Ld = DAG.getLoad(CVT, dl, DAG.getEntryNode(), CP,
5845                        MachinePointerInfo::getConstantPool(),
5846                        false, false, false, Alignment);
5847
5848       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5849     }
5850   }
5851
5852   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5853   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5854
5855   // Handle AVX2 in-register broadcasts.
5856   if (!IsLoad && Subtarget->hasInt256() &&
5857       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5858     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5859
5860   // The scalar source must be a normal load.
5861   if (!IsLoad)
5862     return SDValue();
5863
5864   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64))
5865     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5866
5867   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5868   // double since there is no vbroadcastsd xmm
5869   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5870     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5871       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5872   }
5873
5874   // Unsupported broadcast.
5875   return SDValue();
5876 }
5877
5878 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5879 /// underlying vector and index.
5880 ///
5881 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5882 /// index.
5883 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5884                                          SDValue ExtIdx) {
5885   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5886   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5887     return Idx;
5888
5889   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5890   // lowered this:
5891   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5892   // to:
5893   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5894   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5895   //                           undef)
5896   //                       Constant<0>)
5897   // In this case the vector is the extract_subvector expression and the index
5898   // is 2, as specified by the shuffle.
5899   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5900   SDValue ShuffleVec = SVOp->getOperand(0);
5901   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5902   assert(ShuffleVecVT.getVectorElementType() ==
5903          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5904
5905   int ShuffleIdx = SVOp->getMaskElt(Idx);
5906   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5907     ExtractedFromVec = ShuffleVec;
5908     return ShuffleIdx;
5909   }
5910   return Idx;
5911 }
5912
5913 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5914   MVT VT = Op.getSimpleValueType();
5915
5916   // Skip if insert_vec_elt is not supported.
5917   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5918   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5919     return SDValue();
5920
5921   SDLoc DL(Op);
5922   unsigned NumElems = Op.getNumOperands();
5923
5924   SDValue VecIn1;
5925   SDValue VecIn2;
5926   SmallVector<unsigned, 4> InsertIndices;
5927   SmallVector<int, 8> Mask(NumElems, -1);
5928
5929   for (unsigned i = 0; i != NumElems; ++i) {
5930     unsigned Opc = Op.getOperand(i).getOpcode();
5931
5932     if (Opc == ISD::UNDEF)
5933       continue;
5934
5935     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5936       // Quit if more than 1 elements need inserting.
5937       if (InsertIndices.size() > 1)
5938         return SDValue();
5939
5940       InsertIndices.push_back(i);
5941       continue;
5942     }
5943
5944     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5945     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5946     // Quit if non-constant index.
5947     if (!isa<ConstantSDNode>(ExtIdx))
5948       return SDValue();
5949     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5950
5951     // Quit if extracted from vector of different type.
5952     if (ExtractedFromVec.getValueType() != VT)
5953       return SDValue();
5954
5955     if (!VecIn1.getNode())
5956       VecIn1 = ExtractedFromVec;
5957     else if (VecIn1 != ExtractedFromVec) {
5958       if (!VecIn2.getNode())
5959         VecIn2 = ExtractedFromVec;
5960       else if (VecIn2 != ExtractedFromVec)
5961         // Quit if more than 2 vectors to shuffle
5962         return SDValue();
5963     }
5964
5965     if (ExtractedFromVec == VecIn1)
5966       Mask[i] = Idx;
5967     else if (ExtractedFromVec == VecIn2)
5968       Mask[i] = Idx + NumElems;
5969   }
5970
5971   if (!VecIn1.getNode())
5972     return SDValue();
5973
5974   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5975   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5976   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5977     unsigned Idx = InsertIndices[i];
5978     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5979                      DAG.getIntPtrConstant(Idx));
5980   }
5981
5982   return NV;
5983 }
5984
5985 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5986 SDValue
5987 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5988
5989   MVT VT = Op.getSimpleValueType();
5990   assert((VT.getVectorElementType() == MVT::i1) && (VT.getSizeInBits() <= 16) &&
5991          "Unexpected type in LowerBUILD_VECTORvXi1!");
5992
5993   SDLoc dl(Op);
5994   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5995     SDValue Cst = DAG.getTargetConstant(0, MVT::i1);
5996     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5997     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5998   }
5999
6000   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
6001     SDValue Cst = DAG.getTargetConstant(1, MVT::i1);
6002     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
6003     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
6004   }
6005
6006   bool AllContants = true;
6007   uint64_t Immediate = 0;
6008   int NonConstIdx = -1;
6009   bool IsSplat = true;
6010   unsigned NumNonConsts = 0;
6011   unsigned NumConsts = 0;
6012   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
6013     SDValue In = Op.getOperand(idx);
6014     if (In.getOpcode() == ISD::UNDEF)
6015       continue;
6016     if (!isa<ConstantSDNode>(In)) {
6017       AllContants = false;
6018       NonConstIdx = idx;
6019       NumNonConsts++;
6020     }
6021     else {
6022       NumConsts++;
6023       if (cast<ConstantSDNode>(In)->getZExtValue())
6024       Immediate |= (1ULL << idx);
6025     }
6026     if (In != Op.getOperand(0))
6027       IsSplat = false;
6028   }
6029
6030   if (AllContants) {
6031     SDValue FullMask = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1,
6032       DAG.getConstant(Immediate, MVT::i16));
6033     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, FullMask,
6034                        DAG.getIntPtrConstant(0));
6035   }
6036
6037   if (NumNonConsts == 1 && NonConstIdx != 0) {
6038     SDValue DstVec;
6039     if (NumConsts) {
6040       SDValue VecAsImm = DAG.getConstant(Immediate,
6041                                          MVT::getIntegerVT(VT.getSizeInBits()));
6042       DstVec = DAG.getNode(ISD::BITCAST, dl, VT, VecAsImm);
6043     }
6044     else
6045       DstVec = DAG.getUNDEF(VT);
6046     return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
6047                        Op.getOperand(NonConstIdx),
6048                        DAG.getIntPtrConstant(NonConstIdx));
6049   }
6050   if (!IsSplat && (NonConstIdx != 0))
6051     llvm_unreachable("Unsupported BUILD_VECTOR operation");
6052   MVT SelectVT = (VT == MVT::v16i1)? MVT::i16 : MVT::i8;
6053   SDValue Select;
6054   if (IsSplat)
6055     Select = DAG.getNode(ISD::SELECT, dl, SelectVT, Op.getOperand(0),
6056                           DAG.getConstant(-1, SelectVT),
6057                           DAG.getConstant(0, SelectVT));
6058   else
6059     Select = DAG.getNode(ISD::SELECT, dl, SelectVT, Op.getOperand(0),
6060                          DAG.getConstant((Immediate | 1), SelectVT),
6061                          DAG.getConstant(Immediate, SelectVT));
6062   return DAG.getNode(ISD::BITCAST, dl, VT, Select);
6063 }
6064
6065 /// \brief Return true if \p N implements a horizontal binop and return the
6066 /// operands for the horizontal binop into V0 and V1.
6067 ///
6068 /// This is a helper function of PerformBUILD_VECTORCombine.
6069 /// This function checks that the build_vector \p N in input implements a
6070 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
6071 /// operation to match.
6072 /// For example, if \p Opcode is equal to ISD::ADD, then this function
6073 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
6074 /// is equal to ISD::SUB, then this function checks if this is a horizontal
6075 /// arithmetic sub.
6076 ///
6077 /// This function only analyzes elements of \p N whose indices are
6078 /// in range [BaseIdx, LastIdx).
6079 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
6080                               SelectionDAG &DAG,
6081                               unsigned BaseIdx, unsigned LastIdx,
6082                               SDValue &V0, SDValue &V1) {
6083   EVT VT = N->getValueType(0);
6084
6085   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
6086   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
6087          "Invalid Vector in input!");
6088
6089   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
6090   bool CanFold = true;
6091   unsigned ExpectedVExtractIdx = BaseIdx;
6092   unsigned NumElts = LastIdx - BaseIdx;
6093   V0 = DAG.getUNDEF(VT);
6094   V1 = DAG.getUNDEF(VT);
6095
6096   // Check if N implements a horizontal binop.
6097   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
6098     SDValue Op = N->getOperand(i + BaseIdx);
6099
6100     // Skip UNDEFs.
6101     if (Op->getOpcode() == ISD::UNDEF) {
6102       // Update the expected vector extract index.
6103       if (i * 2 == NumElts)
6104         ExpectedVExtractIdx = BaseIdx;
6105       ExpectedVExtractIdx += 2;
6106       continue;
6107     }
6108
6109     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
6110
6111     if (!CanFold)
6112       break;
6113
6114     SDValue Op0 = Op.getOperand(0);
6115     SDValue Op1 = Op.getOperand(1);
6116
6117     // Try to match the following pattern:
6118     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
6119     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
6120         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
6121         Op0.getOperand(0) == Op1.getOperand(0) &&
6122         isa<ConstantSDNode>(Op0.getOperand(1)) &&
6123         isa<ConstantSDNode>(Op1.getOperand(1)));
6124     if (!CanFold)
6125       break;
6126
6127     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
6128     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
6129
6130     if (i * 2 < NumElts) {
6131       if (V0.getOpcode() == ISD::UNDEF)
6132         V0 = Op0.getOperand(0);
6133     } else {
6134       if (V1.getOpcode() == ISD::UNDEF)
6135         V1 = Op0.getOperand(0);
6136       if (i * 2 == NumElts)
6137         ExpectedVExtractIdx = BaseIdx;
6138     }
6139
6140     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
6141     if (I0 == ExpectedVExtractIdx)
6142       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
6143     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
6144       // Try to match the following dag sequence:
6145       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
6146       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
6147     } else
6148       CanFold = false;
6149
6150     ExpectedVExtractIdx += 2;
6151   }
6152
6153   return CanFold;
6154 }
6155
6156 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
6157 /// a concat_vector.
6158 ///
6159 /// This is a helper function of PerformBUILD_VECTORCombine.
6160 /// This function expects two 256-bit vectors called V0 and V1.
6161 /// At first, each vector is split into two separate 128-bit vectors.
6162 /// Then, the resulting 128-bit vectors are used to implement two
6163 /// horizontal binary operations.
6164 ///
6165 /// The kind of horizontal binary operation is defined by \p X86Opcode.
6166 ///
6167 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
6168 /// the two new horizontal binop.
6169 /// When Mode is set, the first horizontal binop dag node would take as input
6170 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
6171 /// horizontal binop dag node would take as input the lower 128-bit of V1
6172 /// and the upper 128-bit of V1.
6173 ///   Example:
6174 ///     HADD V0_LO, V0_HI
6175 ///     HADD V1_LO, V1_HI
6176 ///
6177 /// Otherwise, the first horizontal binop dag node takes as input the lower
6178 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
6179 /// dag node takes the the upper 128-bit of V0 and the upper 128-bit of V1.
6180 ///   Example:
6181 ///     HADD V0_LO, V1_LO
6182 ///     HADD V0_HI, V1_HI
6183 ///
6184 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
6185 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
6186 /// the upper 128-bits of the result.
6187 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
6188                                      SDLoc DL, SelectionDAG &DAG,
6189                                      unsigned X86Opcode, bool Mode,
6190                                      bool isUndefLO, bool isUndefHI) {
6191   EVT VT = V0.getValueType();
6192   assert(VT.is256BitVector() && VT == V1.getValueType() &&
6193          "Invalid nodes in input!");
6194
6195   unsigned NumElts = VT.getVectorNumElements();
6196   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
6197   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
6198   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
6199   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
6200   EVT NewVT = V0_LO.getValueType();
6201
6202   SDValue LO = DAG.getUNDEF(NewVT);
6203   SDValue HI = DAG.getUNDEF(NewVT);
6204
6205   if (Mode) {
6206     // Don't emit a horizontal binop if the result is expected to be UNDEF.
6207     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
6208       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
6209     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
6210       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
6211   } else {
6212     // Don't emit a horizontal binop if the result is expected to be UNDEF.
6213     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
6214                        V1_LO->getOpcode() != ISD::UNDEF))
6215       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
6216
6217     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
6218                        V1_HI->getOpcode() != ISD::UNDEF))
6219       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
6220   }
6221
6222   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
6223 }
6224
6225 /// \brief Try to fold a build_vector that performs an 'addsub' into the
6226 /// sequence of 'vadd + vsub + blendi'.
6227 static SDValue matchAddSub(const BuildVectorSDNode *BV, SelectionDAG &DAG,
6228                            const X86Subtarget *Subtarget) {
6229   SDLoc DL(BV);
6230   EVT VT = BV->getValueType(0);
6231   unsigned NumElts = VT.getVectorNumElements();
6232   SDValue InVec0 = DAG.getUNDEF(VT);
6233   SDValue InVec1 = DAG.getUNDEF(VT);
6234
6235   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
6236           VT == MVT::v2f64) && "build_vector with an invalid type found!");
6237
6238   // Don't try to emit a VSELECT that cannot be lowered into a blend.
6239   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6240   if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
6241     return SDValue();
6242
6243   // Odd-numbered elements in the input build vector are obtained from
6244   // adding two integer/float elements.
6245   // Even-numbered elements in the input build vector are obtained from
6246   // subtracting two integer/float elements.
6247   unsigned ExpectedOpcode = ISD::FSUB;
6248   unsigned NextExpectedOpcode = ISD::FADD;
6249   bool AddFound = false;
6250   bool SubFound = false;
6251
6252   for (unsigned i = 0, e = NumElts; i != e; i++) {
6253     SDValue Op = BV->getOperand(i);
6254
6255     // Skip 'undef' values.
6256     unsigned Opcode = Op.getOpcode();
6257     if (Opcode == ISD::UNDEF) {
6258       std::swap(ExpectedOpcode, NextExpectedOpcode);
6259       continue;
6260     }
6261
6262     // Early exit if we found an unexpected opcode.
6263     if (Opcode != ExpectedOpcode)
6264       return SDValue();
6265
6266     SDValue Op0 = Op.getOperand(0);
6267     SDValue Op1 = Op.getOperand(1);
6268
6269     // Try to match the following pattern:
6270     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
6271     // Early exit if we cannot match that sequence.
6272     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6273         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6274         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
6275         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
6276         Op0.getOperand(1) != Op1.getOperand(1))
6277       return SDValue();
6278
6279     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
6280     if (I0 != i)
6281       return SDValue();
6282
6283     // We found a valid add/sub node. Update the information accordingly.
6284     if (i & 1)
6285       AddFound = true;
6286     else
6287       SubFound = true;
6288
6289     // Update InVec0 and InVec1.
6290     if (InVec0.getOpcode() == ISD::UNDEF)
6291       InVec0 = Op0.getOperand(0);
6292     if (InVec1.getOpcode() == ISD::UNDEF)
6293       InVec1 = Op1.getOperand(0);
6294
6295     // Make sure that operands in input to each add/sub node always
6296     // come from a same pair of vectors.
6297     if (InVec0 != Op0.getOperand(0)) {
6298       if (ExpectedOpcode == ISD::FSUB)
6299         return SDValue();
6300
6301       // FADD is commutable. Try to commute the operands
6302       // and then test again.
6303       std::swap(Op0, Op1);
6304       if (InVec0 != Op0.getOperand(0))
6305         return SDValue();
6306     }
6307
6308     if (InVec1 != Op1.getOperand(0))
6309       return SDValue();
6310
6311     // Update the pair of expected opcodes.
6312     std::swap(ExpectedOpcode, NextExpectedOpcode);
6313   }
6314
6315   // Don't try to fold this build_vector into a VSELECT if it has
6316   // too many UNDEF operands.
6317   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
6318       InVec1.getOpcode() != ISD::UNDEF) {
6319     // Emit a sequence of vector add and sub followed by a VSELECT.
6320     // The new VSELECT will be lowered into a BLENDI.
6321     // At ISel stage, we pattern-match the sequence 'add + sub + BLENDI'
6322     // and emit a single ADDSUB instruction.
6323     SDValue Sub = DAG.getNode(ExpectedOpcode, DL, VT, InVec0, InVec1);
6324     SDValue Add = DAG.getNode(NextExpectedOpcode, DL, VT, InVec0, InVec1);
6325
6326     // Construct the VSELECT mask.
6327     EVT MaskVT = VT.changeVectorElementTypeToInteger();
6328     EVT SVT = MaskVT.getVectorElementType();
6329     unsigned SVTBits = SVT.getSizeInBits();
6330     SmallVector<SDValue, 8> Ops;
6331
6332     for (unsigned i = 0, e = NumElts; i != e; ++i) {
6333       APInt Value = i & 1 ? APInt::getNullValue(SVTBits) :
6334                             APInt::getAllOnesValue(SVTBits);
6335       SDValue Constant = DAG.getConstant(Value, SVT);
6336       Ops.push_back(Constant);
6337     }
6338
6339     SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, MaskVT, Ops);
6340     return DAG.getSelect(DL, VT, Mask, Sub, Add);
6341   }
6342
6343   return SDValue();
6344 }
6345
6346 static SDValue PerformBUILD_VECTORCombine(SDNode *N, SelectionDAG &DAG,
6347                                           const X86Subtarget *Subtarget) {
6348   SDLoc DL(N);
6349   EVT VT = N->getValueType(0);
6350   unsigned NumElts = VT.getVectorNumElements();
6351   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
6352   SDValue InVec0, InVec1;
6353
6354   // Try to match an ADDSUB.
6355   if ((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
6356       (Subtarget->hasAVX() && (VT == MVT::v8f32 || VT == MVT::v4f64))) {
6357     SDValue Value = matchAddSub(BV, DAG, Subtarget);
6358     if (Value.getNode())
6359       return Value;
6360   }
6361
6362   // Try to match horizontal ADD/SUB.
6363   unsigned NumUndefsLO = 0;
6364   unsigned NumUndefsHI = 0;
6365   unsigned Half = NumElts/2;
6366
6367   // Count the number of UNDEF operands in the build_vector in input.
6368   for (unsigned i = 0, e = Half; i != e; ++i)
6369     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6370       NumUndefsLO++;
6371
6372   for (unsigned i = Half, e = NumElts; i != e; ++i)
6373     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6374       NumUndefsHI++;
6375
6376   // Early exit if this is either a build_vector of all UNDEFs or all the
6377   // operands but one are UNDEF.
6378   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
6379     return SDValue();
6380
6381   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
6382     // Try to match an SSE3 float HADD/HSUB.
6383     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6384       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6385
6386     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6387       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6388   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
6389     // Try to match an SSSE3 integer HADD/HSUB.
6390     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6391       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
6392
6393     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6394       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
6395   }
6396
6397   if (!Subtarget->hasAVX())
6398     return SDValue();
6399
6400   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
6401     // Try to match an AVX horizontal add/sub of packed single/double
6402     // precision floating point values from 256-bit vectors.
6403     SDValue InVec2, InVec3;
6404     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6405         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6406         ((InVec0.getOpcode() == ISD::UNDEF ||
6407           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6408         ((InVec1.getOpcode() == ISD::UNDEF ||
6409           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6410       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6411
6412     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6413         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6414         ((InVec0.getOpcode() == ISD::UNDEF ||
6415           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6416         ((InVec1.getOpcode() == ISD::UNDEF ||
6417           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6418       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6419   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6420     // Try to match an AVX2 horizontal add/sub of signed integers.
6421     SDValue InVec2, InVec3;
6422     unsigned X86Opcode;
6423     bool CanFold = true;
6424
6425     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6426         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6427         ((InVec0.getOpcode() == ISD::UNDEF ||
6428           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6429         ((InVec1.getOpcode() == ISD::UNDEF ||
6430           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6431       X86Opcode = X86ISD::HADD;
6432     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6433         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6434         ((InVec0.getOpcode() == ISD::UNDEF ||
6435           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6436         ((InVec1.getOpcode() == ISD::UNDEF ||
6437           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6438       X86Opcode = X86ISD::HSUB;
6439     else
6440       CanFold = false;
6441
6442     if (CanFold) {
6443       // Fold this build_vector into a single horizontal add/sub.
6444       // Do this only if the target has AVX2.
6445       if (Subtarget->hasAVX2())
6446         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6447
6448       // Do not try to expand this build_vector into a pair of horizontal
6449       // add/sub if we can emit a pair of scalar add/sub.
6450       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6451         return SDValue();
6452
6453       // Convert this build_vector into a pair of horizontal binop followed by
6454       // a concat vector.
6455       bool isUndefLO = NumUndefsLO == Half;
6456       bool isUndefHI = NumUndefsHI == Half;
6457       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6458                                    isUndefLO, isUndefHI);
6459     }
6460   }
6461
6462   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6463        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6464     unsigned X86Opcode;
6465     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6466       X86Opcode = X86ISD::HADD;
6467     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6468       X86Opcode = X86ISD::HSUB;
6469     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6470       X86Opcode = X86ISD::FHADD;
6471     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6472       X86Opcode = X86ISD::FHSUB;
6473     else
6474       return SDValue();
6475
6476     // Don't try to expand this build_vector into a pair of horizontal add/sub
6477     // if we can simply emit a pair of scalar add/sub.
6478     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6479       return SDValue();
6480
6481     // Convert this build_vector into two horizontal add/sub followed by
6482     // a concat vector.
6483     bool isUndefLO = NumUndefsLO == Half;
6484     bool isUndefHI = NumUndefsHI == Half;
6485     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6486                                  isUndefLO, isUndefHI);
6487   }
6488
6489   return SDValue();
6490 }
6491
6492 SDValue
6493 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6494   SDLoc dl(Op);
6495
6496   MVT VT = Op.getSimpleValueType();
6497   MVT ExtVT = VT.getVectorElementType();
6498   unsigned NumElems = Op.getNumOperands();
6499
6500   // Generate vectors for predicate vectors.
6501   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
6502     return LowerBUILD_VECTORvXi1(Op, DAG);
6503
6504   // Vectors containing all zeros can be matched by pxor and xorps later
6505   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6506     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6507     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6508     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6509       return Op;
6510
6511     return getZeroVector(VT, Subtarget, DAG, dl);
6512   }
6513
6514   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6515   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6516   // vpcmpeqd on 256-bit vectors.
6517   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6518     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6519       return Op;
6520
6521     if (!VT.is512BitVector())
6522       return getOnesVector(VT, Subtarget->hasInt256(), DAG, dl);
6523   }
6524
6525   SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG);
6526   if (Broadcast.getNode())
6527     return Broadcast;
6528
6529   unsigned EVTBits = ExtVT.getSizeInBits();
6530
6531   unsigned NumZero  = 0;
6532   unsigned NumNonZero = 0;
6533   unsigned NonZeros = 0;
6534   bool IsAllConstants = true;
6535   SmallSet<SDValue, 8> Values;
6536   for (unsigned i = 0; i < NumElems; ++i) {
6537     SDValue Elt = Op.getOperand(i);
6538     if (Elt.getOpcode() == ISD::UNDEF)
6539       continue;
6540     Values.insert(Elt);
6541     if (Elt.getOpcode() != ISD::Constant &&
6542         Elt.getOpcode() != ISD::ConstantFP)
6543       IsAllConstants = false;
6544     if (X86::isZeroNode(Elt))
6545       NumZero++;
6546     else {
6547       NonZeros |= (1 << i);
6548       NumNonZero++;
6549     }
6550   }
6551
6552   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6553   if (NumNonZero == 0)
6554     return DAG.getUNDEF(VT);
6555
6556   // Special case for single non-zero, non-undef, element.
6557   if (NumNonZero == 1) {
6558     unsigned Idx = countTrailingZeros(NonZeros);
6559     SDValue Item = Op.getOperand(Idx);
6560
6561     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6562     // the value are obviously zero, truncate the value to i32 and do the
6563     // insertion that way.  Only do this if the value is non-constant or if the
6564     // value is a constant being inserted into element 0.  It is cheaper to do
6565     // a constant pool load than it is to do a movd + shuffle.
6566     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6567         (!IsAllConstants || Idx == 0)) {
6568       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6569         // Handle SSE only.
6570         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6571         EVT VecVT = MVT::v4i32;
6572         unsigned VecElts = 4;
6573
6574         // Truncate the value (which may itself be a constant) to i32, and
6575         // convert it to a vector with movd (S2V+shuffle to zero extend).
6576         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6577         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6578         Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6579
6580         // Now we have our 32-bit value zero extended in the low element of
6581         // a vector.  If Idx != 0, swizzle it into place.
6582         if (Idx != 0) {
6583           SmallVector<int, 4> Mask;
6584           Mask.push_back(Idx);
6585           for (unsigned i = 1; i != VecElts; ++i)
6586             Mask.push_back(i);
6587           Item = DAG.getVectorShuffle(VecVT, dl, Item, DAG.getUNDEF(VecVT),
6588                                       &Mask[0]);
6589         }
6590         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
6591       }
6592     }
6593
6594     // If we have a constant or non-constant insertion into the low element of
6595     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6596     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6597     // depending on what the source datatype is.
6598     if (Idx == 0) {
6599       if (NumZero == 0)
6600         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6601
6602       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6603           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6604         if (VT.is256BitVector() || VT.is512BitVector()) {
6605           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6606           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6607                              Item, DAG.getIntPtrConstant(0));
6608         }
6609         assert(VT.is128BitVector() && "Expected an SSE value type!");
6610         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6611         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6612         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6613       }
6614
6615       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6616         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6617         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6618         if (VT.is256BitVector()) {
6619           SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6620           Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6621         } else {
6622           assert(VT.is128BitVector() && "Expected an SSE value type!");
6623           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6624         }
6625         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
6626       }
6627     }
6628
6629     // Is it a vector logical left shift?
6630     if (NumElems == 2 && Idx == 1 &&
6631         X86::isZeroNode(Op.getOperand(0)) &&
6632         !X86::isZeroNode(Op.getOperand(1))) {
6633       unsigned NumBits = VT.getSizeInBits();
6634       return getVShift(true, VT,
6635                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6636                                    VT, Op.getOperand(1)),
6637                        NumBits/2, DAG, *this, dl);
6638     }
6639
6640     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6641       return SDValue();
6642
6643     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6644     // is a non-constant being inserted into an element other than the low one,
6645     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6646     // movd/movss) to move this into the low element, then shuffle it into
6647     // place.
6648     if (EVTBits == 32) {
6649       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6650
6651       // Turn it into a shuffle of zero and zero-extended scalar to vector.
6652       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0, Subtarget, DAG);
6653       SmallVector<int, 8> MaskVec;
6654       for (unsigned i = 0; i != NumElems; ++i)
6655         MaskVec.push_back(i == Idx ? 0 : 1);
6656       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
6657     }
6658   }
6659
6660   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6661   if (Values.size() == 1) {
6662     if (EVTBits == 32) {
6663       // Instead of a shuffle like this:
6664       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6665       // Check if it's possible to issue this instead.
6666       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6667       unsigned Idx = countTrailingZeros(NonZeros);
6668       SDValue Item = Op.getOperand(Idx);
6669       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6670         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6671     }
6672     return SDValue();
6673   }
6674
6675   // A vector full of immediates; various special cases are already
6676   // handled, so this is best done with a single constant-pool load.
6677   if (IsAllConstants)
6678     return SDValue();
6679
6680   // For AVX-length vectors, build the individual 128-bit pieces and use
6681   // shuffles to put them in place.
6682   if (VT.is256BitVector() || VT.is512BitVector()) {
6683     SmallVector<SDValue, 64> V;
6684     for (unsigned i = 0; i != NumElems; ++i)
6685       V.push_back(Op.getOperand(i));
6686
6687     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6688
6689     // Build both the lower and upper subvector.
6690     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6691                                 makeArrayRef(&V[0], NumElems/2));
6692     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6693                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6694
6695     // Recreate the wider vector with the lower and upper part.
6696     if (VT.is256BitVector())
6697       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6698     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6699   }
6700
6701   // Let legalizer expand 2-wide build_vectors.
6702   if (EVTBits == 64) {
6703     if (NumNonZero == 1) {
6704       // One half is zero or undef.
6705       unsigned Idx = countTrailingZeros(NonZeros);
6706       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6707                                  Op.getOperand(Idx));
6708       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6709     }
6710     return SDValue();
6711   }
6712
6713   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6714   if (EVTBits == 8 && NumElems == 16) {
6715     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
6716                                         Subtarget, *this);
6717     if (V.getNode()) return V;
6718   }
6719
6720   if (EVTBits == 16 && NumElems == 8) {
6721     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
6722                                       Subtarget, *this);
6723     if (V.getNode()) return V;
6724   }
6725
6726   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6727   if (EVTBits == 32 && NumElems == 4) {
6728     SDValue V = LowerBuildVectorv4x32(Op, NumElems, NonZeros, NumNonZero,
6729                                       NumZero, DAG, Subtarget, *this);
6730     if (V.getNode())
6731       return V;
6732   }
6733
6734   // If element VT is == 32 bits, turn it into a number of shuffles.
6735   SmallVector<SDValue, 8> V(NumElems);
6736   if (NumElems == 4 && NumZero > 0) {
6737     for (unsigned i = 0; i < 4; ++i) {
6738       bool isZero = !(NonZeros & (1 << i));
6739       if (isZero)
6740         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6741       else
6742         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6743     }
6744
6745     for (unsigned i = 0; i < 2; ++i) {
6746       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6747         default: break;
6748         case 0:
6749           V[i] = V[i*2];  // Must be a zero vector.
6750           break;
6751         case 1:
6752           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6753           break;
6754         case 2:
6755           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6756           break;
6757         case 3:
6758           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6759           break;
6760       }
6761     }
6762
6763     bool Reverse1 = (NonZeros & 0x3) == 2;
6764     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6765     int MaskVec[] = {
6766       Reverse1 ? 1 : 0,
6767       Reverse1 ? 0 : 1,
6768       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6769       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6770     };
6771     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6772   }
6773
6774   if (Values.size() > 1 && VT.is128BitVector()) {
6775     // Check for a build vector of consecutive loads.
6776     for (unsigned i = 0; i < NumElems; ++i)
6777       V[i] = Op.getOperand(i);
6778
6779     // Check for elements which are consecutive loads.
6780     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false);
6781     if (LD.getNode())
6782       return LD;
6783
6784     // Check for a build vector from mostly shuffle plus few inserting.
6785     SDValue Sh = buildFromShuffleMostly(Op, DAG);
6786     if (Sh.getNode())
6787       return Sh;
6788
6789     // For SSE 4.1, use insertps to put the high elements into the low element.
6790     if (getSubtarget()->hasSSE41()) {
6791       SDValue Result;
6792       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6793         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6794       else
6795         Result = DAG.getUNDEF(VT);
6796
6797       for (unsigned i = 1; i < NumElems; ++i) {
6798         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6799         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6800                              Op.getOperand(i), DAG.getIntPtrConstant(i));
6801       }
6802       return Result;
6803     }
6804
6805     // Otherwise, expand into a number of unpckl*, start by extending each of
6806     // our (non-undef) elements to the full vector width with the element in the
6807     // bottom slot of the vector (which generates no code for SSE).
6808     for (unsigned i = 0; i < NumElems; ++i) {
6809       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6810         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6811       else
6812         V[i] = DAG.getUNDEF(VT);
6813     }
6814
6815     // Next, we iteratively mix elements, e.g. for v4f32:
6816     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6817     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6818     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6819     unsigned EltStride = NumElems >> 1;
6820     while (EltStride != 0) {
6821       for (unsigned i = 0; i < EltStride; ++i) {
6822         // If V[i+EltStride] is undef and this is the first round of mixing,
6823         // then it is safe to just drop this shuffle: V[i] is already in the
6824         // right place, the one element (since it's the first round) being
6825         // inserted as undef can be dropped.  This isn't safe for successive
6826         // rounds because they will permute elements within both vectors.
6827         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6828             EltStride == NumElems/2)
6829           continue;
6830
6831         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6832       }
6833       EltStride >>= 1;
6834     }
6835     return V[0];
6836   }
6837   return SDValue();
6838 }
6839
6840 // LowerAVXCONCAT_VECTORS - 256-bit AVX can use the vinsertf128 instruction
6841 // to create 256-bit vectors from two other 128-bit ones.
6842 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6843   SDLoc dl(Op);
6844   MVT ResVT = Op.getSimpleValueType();
6845
6846   assert((ResVT.is256BitVector() ||
6847           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6848
6849   SDValue V1 = Op.getOperand(0);
6850   SDValue V2 = Op.getOperand(1);
6851   unsigned NumElems = ResVT.getVectorNumElements();
6852   if(ResVT.is256BitVector())
6853     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6854
6855   if (Op.getNumOperands() == 4) {
6856     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6857                                 ResVT.getVectorNumElements()/2);
6858     SDValue V3 = Op.getOperand(2);
6859     SDValue V4 = Op.getOperand(3);
6860     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6861       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6862   }
6863   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6864 }
6865
6866 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6867   MVT LLVM_ATTRIBUTE_UNUSED VT = Op.getSimpleValueType();
6868   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6869          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6870           Op.getNumOperands() == 4)));
6871
6872   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6873   // from two other 128-bit ones.
6874
6875   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6876   return LowerAVXCONCAT_VECTORS(Op, DAG);
6877 }
6878
6879
6880 //===----------------------------------------------------------------------===//
6881 // Vector shuffle lowering
6882 //
6883 // This is an experimental code path for lowering vector shuffles on x86. It is
6884 // designed to handle arbitrary vector shuffles and blends, gracefully
6885 // degrading performance as necessary. It works hard to recognize idiomatic
6886 // shuffles and lower them to optimal instruction patterns without leaving
6887 // a framework that allows reasonably efficient handling of all vector shuffle
6888 // patterns.
6889 //===----------------------------------------------------------------------===//
6890
6891 /// \brief Tiny helper function to identify a no-op mask.
6892 ///
6893 /// This is a somewhat boring predicate function. It checks whether the mask
6894 /// array input, which is assumed to be a single-input shuffle mask of the kind
6895 /// used by the X86 shuffle instructions (not a fully general
6896 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6897 /// in-place shuffle are 'no-op's.
6898 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6899   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6900     if (Mask[i] != -1 && Mask[i] != i)
6901       return false;
6902   return true;
6903 }
6904
6905 /// \brief Helper function to classify a mask as a single-input mask.
6906 ///
6907 /// This isn't a generic single-input test because in the vector shuffle
6908 /// lowering we canonicalize single inputs to be the first input operand. This
6909 /// means we can more quickly test for a single input by only checking whether
6910 /// an input from the second operand exists. We also assume that the size of
6911 /// mask corresponds to the size of the input vectors which isn't true in the
6912 /// fully general case.
6913 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6914   for (int M : Mask)
6915     if (M >= (int)Mask.size())
6916       return false;
6917   return true;
6918 }
6919
6920 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6921 ///
6922 /// This helper function produces an 8-bit shuffle immediate corresponding to
6923 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6924 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6925 /// example.
6926 ///
6927 /// NB: We rely heavily on "undef" masks preserving the input lane.
6928 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask,
6929                                           SelectionDAG &DAG) {
6930   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6931   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6932   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6933   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6934   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6935
6936   unsigned Imm = 0;
6937   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6938   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6939   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6940   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6941   return DAG.getConstant(Imm, MVT::i8);
6942 }
6943
6944 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
6945 ///
6946 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
6947 /// support for floating point shuffles but not integer shuffles. These
6948 /// instructions will incur a domain crossing penalty on some chips though so
6949 /// it is better to avoid lowering through this for integer vectors where
6950 /// possible.
6951 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
6952                                        const X86Subtarget *Subtarget,
6953                                        SelectionDAG &DAG) {
6954   SDLoc DL(Op);
6955   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
6956   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
6957   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
6958   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
6959   ArrayRef<int> Mask = SVOp->getMask();
6960   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
6961
6962   if (isSingleInputShuffleMask(Mask)) {
6963     // Straight shuffle of a single input vector. Simulate this by using the
6964     // single input as both of the "inputs" to this instruction..
6965     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
6966     return DAG.getNode(X86ISD::SHUFP, SDLoc(Op), MVT::v2f64, V1, V1,
6967                        DAG.getConstant(SHUFPDMask, MVT::i8));
6968   }
6969   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
6970   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
6971
6972   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
6973   return DAG.getNode(X86ISD::SHUFP, SDLoc(Op), MVT::v2f64, V1, V2,
6974                      DAG.getConstant(SHUFPDMask, MVT::i8));
6975 }
6976
6977 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
6978 ///
6979 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
6980 /// the integer unit to minimize domain crossing penalties. However, for blends
6981 /// it falls back to the floating point shuffle operation with appropriate bit
6982 /// casting.
6983 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
6984                                        const X86Subtarget *Subtarget,
6985                                        SelectionDAG &DAG) {
6986   SDLoc DL(Op);
6987   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
6988   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
6989   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
6990   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
6991   ArrayRef<int> Mask = SVOp->getMask();
6992   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
6993
6994   if (isSingleInputShuffleMask(Mask)) {
6995     // Straight shuffle of a single input vector. For everything from SSE2
6996     // onward this has a single fast instruction with no scary immediates.
6997     // We have to map the mask as it is actually a v4i32 shuffle instruction.
6998     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V1);
6999     int WidenedMask[4] = {
7000         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
7001         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
7002     return DAG.getNode(
7003         ISD::BITCAST, DL, MVT::v2i64,
7004         DAG.getNode(X86ISD::PSHUFD, SDLoc(Op), MVT::v4i32, V1,
7005                     getV4X86ShuffleImm8ForMask(WidenedMask, DAG)));
7006   }
7007
7008   // We implement this with SHUFPD which is pretty lame because it will likely
7009   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
7010   // However, all the alternatives are still more cycles and newer chips don't
7011   // have this problem. It would be really nice if x86 had better shuffles here.
7012   V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, V1);
7013   V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, V2);
7014   return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7015                      DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
7016 }
7017
7018 /// \brief Lower 4-lane 32-bit floating point shuffles.
7019 ///
7020 /// Uses instructions exclusively from the floating point unit to minimize
7021 /// domain crossing penalties, as these are sufficient to implement all v4f32
7022 /// shuffles.
7023 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7024                                        const X86Subtarget *Subtarget,
7025                                        SelectionDAG &DAG) {
7026   SDLoc DL(Op);
7027   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7028   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7029   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7030   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7031   ArrayRef<int> Mask = SVOp->getMask();
7032   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7033
7034   SDValue LowV = V1, HighV = V2;
7035   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
7036
7037   int NumV2Elements =
7038       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7039
7040   if (NumV2Elements == 0)
7041     // Straight shuffle of a single input vector. We pass the input vector to
7042     // both operands to simulate this with a SHUFPS.
7043     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
7044                        getV4X86ShuffleImm8ForMask(Mask, DAG));
7045
7046   if (NumV2Elements == 1) {
7047     int V2Index =
7048         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
7049         Mask.begin();
7050     // Compute the index adjacent to V2Index and in the same half by toggling
7051     // the low bit.
7052     int V2AdjIndex = V2Index ^ 1;
7053
7054     if (Mask[V2AdjIndex] == -1) {
7055       // Handles all the cases where we have a single V2 element and an undef.
7056       // This will only ever happen in the high lanes because we commute the
7057       // vector otherwise.
7058       if (V2Index < 2)
7059         std::swap(LowV, HighV);
7060       NewMask[V2Index] -= 4;
7061     } else {
7062       // Handle the case where the V2 element ends up adjacent to a V1 element.
7063       // To make this work, blend them together as the first step.
7064       int V1Index = V2AdjIndex;
7065       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
7066       V2 = DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V2, V1,
7067                        getV4X86ShuffleImm8ForMask(BlendMask, DAG));
7068
7069       // Now proceed to reconstruct the final blend as we have the necessary
7070       // high or low half formed.
7071       if (V2Index < 2) {
7072         LowV = V2;
7073         HighV = V1;
7074       } else {
7075         HighV = V2;
7076       }
7077       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
7078       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
7079     }
7080   } else if (NumV2Elements == 2) {
7081     if (Mask[0] < 4 && Mask[1] < 4) {
7082       // Handle the easy case where we have V1 in the low lanes and V2 in the
7083       // high lanes. We never see this reversed because we sort the shuffle.
7084       NewMask[2] -= 4;
7085       NewMask[3] -= 4;
7086     } else {
7087       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
7088       // trying to place elements directly, just blend them and set up the final
7089       // shuffle to place them.
7090
7091       // The first two blend mask elements are for V1, the second two are for
7092       // V2.
7093       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
7094                           Mask[2] < 4 ? Mask[2] : Mask[3],
7095                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
7096                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
7097       V1 = DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V2,
7098                        getV4X86ShuffleImm8ForMask(BlendMask, DAG));
7099
7100       // Now we do a normal shuffle of V1 by giving V1 as both operands to
7101       // a blend.
7102       LowV = HighV = V1;
7103       NewMask[0] = Mask[0] < 4 ? 0 : 2;
7104       NewMask[1] = Mask[0] < 4 ? 2 : 0;
7105       NewMask[2] = Mask[2] < 4 ? 1 : 3;
7106       NewMask[3] = Mask[2] < 4 ? 3 : 1;
7107     }
7108   }
7109   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, LowV, HighV,
7110                      getV4X86ShuffleImm8ForMask(NewMask, DAG));
7111 }
7112
7113 /// \brief Lower 4-lane i32 vector shuffles.
7114 ///
7115 /// We try to handle these with integer-domain shuffles where we can, but for
7116 /// blends we use the floating point domain blend instructions.
7117 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7118                                        const X86Subtarget *Subtarget,
7119                                        SelectionDAG &DAG) {
7120   SDLoc DL(Op);
7121   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
7122   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7123   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7124   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7125   ArrayRef<int> Mask = SVOp->getMask();
7126   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7127
7128   if (isSingleInputShuffleMask(Mask))
7129     // Straight shuffle of a single input vector. For everything from SSE2
7130     // onward this has a single fast instruction with no scary immediates.
7131     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7132                        getV4X86ShuffleImm8ForMask(Mask, DAG));
7133
7134   // We implement this with SHUFPS because it can blend from two vectors.
7135   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
7136   // up the inputs, bypassing domain shift penalties that we would encur if we
7137   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
7138   // relevant.
7139   return DAG.getNode(ISD::BITCAST, DL, MVT::v4i32,
7140                      DAG.getVectorShuffle(
7141                          MVT::v4f32, DL,
7142                          DAG.getNode(ISD::BITCAST, DL, MVT::v4f32, V1),
7143                          DAG.getNode(ISD::BITCAST, DL, MVT::v4f32, V2), Mask));
7144 }
7145
7146 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
7147 /// shuffle lowering, and the most complex part.
7148 ///
7149 /// The lowering strategy is to try to form pairs of input lanes which are
7150 /// targeted at the same half of the final vector, and then use a dword shuffle
7151 /// to place them onto the right half, and finally unpack the paired lanes into
7152 /// their final position.
7153 ///
7154 /// The exact breakdown of how to form these dword pairs and align them on the
7155 /// correct sides is really tricky. See the comments within the function for
7156 /// more of the details.
7157 static SDValue lowerV8I16SingleInputVectorShuffle(
7158     SDLoc DL, SDValue V, MutableArrayRef<int> Mask,
7159     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7160   assert(V.getSimpleValueType() == MVT::v8i16 && "Bad input type!");
7161   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
7162   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
7163
7164   SmallVector<int, 4> LoInputs;
7165   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
7166                [](int M) { return M >= 0; });
7167   std::sort(LoInputs.begin(), LoInputs.end());
7168   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
7169   SmallVector<int, 4> HiInputs;
7170   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
7171                [](int M) { return M >= 0; });
7172   std::sort(HiInputs.begin(), HiInputs.end());
7173   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
7174   int NumLToL =
7175       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
7176   int NumHToL = LoInputs.size() - NumLToL;
7177   int NumLToH =
7178       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
7179   int NumHToH = HiInputs.size() - NumLToH;
7180   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
7181   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
7182   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
7183   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
7184
7185   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
7186   // such inputs we can swap two of the dwords across the half mark and end up
7187   // with <=2 inputs to each half in each half. Once there, we can fall through
7188   // to the generic code below. For example:
7189   //
7190   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
7191   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
7192   //
7193   // Before we had 3-1 in the low half and 3-1 in the high half. Afterward, 2-2
7194   // and 2-2.
7195   auto balanceSides = [&](ArrayRef<int> ThreeInputs, int OneInput,
7196                           int ThreeInputHalfSum, int OneInputHalfOffset) {
7197     // Compute the index of dword with only one word among the three inputs in
7198     // a half by taking the sum of the half with three inputs and subtracting
7199     // the sum of the actual three inputs. The difference is the remaining
7200     // slot.
7201     int DWordA = (ThreeInputHalfSum -
7202                   std::accumulate(ThreeInputs.begin(), ThreeInputs.end(), 0)) /
7203                  2;
7204     int DWordB = OneInputHalfOffset / 2 + (OneInput / 2 + 1) % 2;
7205
7206     int PSHUFDMask[] = {0, 1, 2, 3};
7207     PSHUFDMask[DWordA] = DWordB;
7208     PSHUFDMask[DWordB] = DWordA;
7209     V = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
7210                     DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7211                                 DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V),
7212                                 getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
7213
7214     // Adjust the mask to match the new locations of A and B.
7215     for (int &M : Mask)
7216       if (M != -1 && M/2 == DWordA)
7217         M = 2 * DWordB + M % 2;
7218       else if (M != -1 && M/2 == DWordB)
7219         M = 2 * DWordA + M % 2;
7220
7221     // Recurse back into this routine to re-compute state now that this isn't
7222     // a 3 and 1 problem.
7223     return DAG.getVectorShuffle(MVT::v8i16, DL, V, DAG.getUNDEF(MVT::v8i16),
7224                                 Mask);
7225   };
7226   if (NumLToL == 3 && NumHToL == 1)
7227     return balanceSides(LToLInputs, HToLInputs[0], 0 + 1 + 2 + 3, 4);
7228   else if (NumLToL == 1 && NumHToL == 3)
7229     return balanceSides(HToLInputs, LToLInputs[0], 4 + 5 + 6 + 7, 0);
7230   else if (NumLToH == 1 && NumHToH == 3)
7231     return balanceSides(HToHInputs, LToHInputs[0], 4 + 5 + 6 + 7, 0);
7232   else if (NumLToH == 3 && NumHToH == 1)
7233     return balanceSides(LToHInputs, HToHInputs[0], 0 + 1 + 2 + 3, 4);
7234
7235   // At this point there are at most two inputs to the low and high halves from
7236   // each half. That means the inputs can always be grouped into dwords and
7237   // those dwords can then be moved to the correct half with a dword shuffle.
7238   // We use at most one low and one high word shuffle to collect these paired
7239   // inputs into dwords, and finally a dword shuffle to place them.
7240   int PSHUFLMask[4] = {-1, -1, -1, -1};
7241   int PSHUFHMask[4] = {-1, -1, -1, -1};
7242   int PSHUFDMask[4] = {-1, -1, -1, -1};
7243
7244   // First fix the masks for all the inputs that are staying in their
7245   // original halves. This will then dictate the targets of the cross-half
7246   // shuffles.
7247   auto fixInPlaceInputs = [&PSHUFDMask](
7248       ArrayRef<int> InPlaceInputs, MutableArrayRef<int> SourceHalfMask,
7249       MutableArrayRef<int> HalfMask, int HalfOffset) {
7250     if (InPlaceInputs.empty())
7251       return;
7252     if (InPlaceInputs.size() == 1) {
7253       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
7254           InPlaceInputs[0] - HalfOffset;
7255       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
7256       return;
7257     }
7258
7259     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
7260     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
7261         InPlaceInputs[0] - HalfOffset;
7262     // Put the second input next to the first so that they are packed into
7263     // a dword. We find the adjacent index by toggling the low bit.
7264     int AdjIndex = InPlaceInputs[0] ^ 1;
7265     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
7266     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
7267     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
7268   };
7269   if (!HToLInputs.empty())
7270     fixInPlaceInputs(LToLInputs, PSHUFLMask, LoMask, 0);
7271   if (!LToHInputs.empty())
7272     fixInPlaceInputs(HToHInputs, PSHUFHMask, HiMask, 4);
7273
7274   // Now gather the cross-half inputs and place them into a free dword of
7275   // their target half.
7276   // FIXME: This operation could almost certainly be simplified dramatically to
7277   // look more like the 3-1 fixing operation.
7278   auto moveInputsToRightHalf = [&PSHUFDMask](
7279       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
7280       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
7281       int SourceOffset, int DestOffset) {
7282     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
7283       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
7284     };
7285     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
7286                                                int Word) {
7287       int LowWord = Word & ~1;
7288       int HighWord = Word | 1;
7289       return isWordClobbered(SourceHalfMask, LowWord) ||
7290              isWordClobbered(SourceHalfMask, HighWord);
7291     };
7292
7293     if (IncomingInputs.empty())
7294       return;
7295
7296     if (ExistingInputs.empty()) {
7297       // Map any dwords with inputs from them into the right half.
7298       for (int Input : IncomingInputs) {
7299         // If the source half mask maps over the inputs, turn those into
7300         // swaps and use the swapped lane.
7301         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
7302           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
7303             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
7304                 Input - SourceOffset;
7305             // We have to swap the uses in our half mask in one sweep.
7306             for (int &M : HalfMask)
7307               if (M == SourceHalfMask[Input - SourceOffset])
7308                 M = Input;
7309               else if (M == Input)
7310                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
7311           } else {
7312             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
7313                        Input - SourceOffset &&
7314                    "Previous placement doesn't match!");
7315           }
7316           // Note that this correctly re-maps both when we do a swap and when
7317           // we observe the other side of the swap above. We rely on that to
7318           // avoid swapping the members of the input list directly.
7319           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
7320         }
7321
7322         // Map the input's dword into the correct half.
7323         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
7324           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
7325         else
7326           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
7327                      Input / 2 &&
7328                  "Previous placement doesn't match!");
7329       }
7330
7331       // And just directly shift any other-half mask elements to be same-half
7332       // as we will have mirrored the dword containing the element into the
7333       // same position within that half.
7334       for (int &M : HalfMask)
7335         if (M >= SourceOffset && M < SourceOffset + 4) {
7336           M = M - SourceOffset + DestOffset;
7337           assert(M >= 0 && "This should never wrap below zero!");
7338         }
7339       return;
7340     }
7341
7342     // Ensure we have the input in a viable dword of its current half. This
7343     // is particularly tricky because the original position may be clobbered
7344     // by inputs being moved and *staying* in that half.
7345     if (IncomingInputs.size() == 1) {
7346       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
7347         int InputFixed = std::find(std::begin(SourceHalfMask),
7348                                    std::end(SourceHalfMask), -1) -
7349                          std::begin(SourceHalfMask) + SourceOffset;
7350         SourceHalfMask[InputFixed - SourceOffset] =
7351             IncomingInputs[0] - SourceOffset;
7352         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
7353                      InputFixed);
7354         IncomingInputs[0] = InputFixed;
7355       }
7356     } else if (IncomingInputs.size() == 2) {
7357       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
7358           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
7359         int SourceDWordBase = !isDWordClobbered(SourceHalfMask, 0) ? 0 : 2;
7360         assert(!isDWordClobbered(SourceHalfMask, SourceDWordBase) &&
7361                "Not all dwords can be clobbered!");
7362         SourceHalfMask[SourceDWordBase] = IncomingInputs[0] - SourceOffset;
7363         SourceHalfMask[SourceDWordBase + 1] = IncomingInputs[1] - SourceOffset;
7364         for (int &M : HalfMask)
7365           if (M == IncomingInputs[0])
7366             M = SourceDWordBase + SourceOffset;
7367           else if (M == IncomingInputs[1])
7368             M = SourceDWordBase + 1 + SourceOffset;
7369         IncomingInputs[0] = SourceDWordBase + SourceOffset;
7370         IncomingInputs[1] = SourceDWordBase + 1 + SourceOffset;
7371       }
7372     } else {
7373       llvm_unreachable("Unhandled input size!");
7374     }
7375
7376     // Now hoist the DWord down to the right half.
7377     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
7378     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
7379     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
7380     for (int Input : IncomingInputs)
7381       std::replace(HalfMask.begin(), HalfMask.end(), Input,
7382                    FreeDWord * 2 + Input % 2);
7383   };
7384   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask,
7385                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
7386   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask,
7387                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
7388
7389   // Now enact all the shuffles we've computed to move the inputs into their
7390   // target half.
7391   if (!isNoopShuffleMask(PSHUFLMask))
7392     V = DAG.getNode(X86ISD::PSHUFLW, DL, MVT::v8i16, V,
7393                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DAG));
7394   if (!isNoopShuffleMask(PSHUFHMask))
7395     V = DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16, V,
7396                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DAG));
7397   if (!isNoopShuffleMask(PSHUFDMask))
7398     V = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
7399                     DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7400                                 DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V),
7401                                 getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
7402
7403   // At this point, each half should contain all its inputs, and we can then
7404   // just shuffle them into their final position.
7405   assert(std::count_if(LoMask.begin(), LoMask.end(),
7406                        [](int M) { return M >= 4; }) == 0 &&
7407          "Failed to lift all the high half inputs to the low mask!");
7408   assert(std::count_if(HiMask.begin(), HiMask.end(),
7409                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
7410          "Failed to lift all the low half inputs to the high mask!");
7411
7412   // Do a half shuffle for the low mask.
7413   if (!isNoopShuffleMask(LoMask))
7414     V = DAG.getNode(X86ISD::PSHUFLW, DL, MVT::v8i16, V,
7415                     getV4X86ShuffleImm8ForMask(LoMask, DAG));
7416
7417   // Do a half shuffle with the high mask after shifting its values down.
7418   for (int &M : HiMask)
7419     if (M >= 0)
7420       M -= 4;
7421   if (!isNoopShuffleMask(HiMask))
7422     V = DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16, V,
7423                     getV4X86ShuffleImm8ForMask(HiMask, DAG));
7424
7425   return V;
7426 }
7427
7428 /// \brief Detect whether the mask pattern should be lowered through
7429 /// interleaving.
7430 ///
7431 /// This essentially tests whether viewing the mask as an interleaving of two
7432 /// sub-sequences reduces the cross-input traffic of a blend operation. If so,
7433 /// lowering it through interleaving is a significantly better strategy.
7434 static bool shouldLowerAsInterleaving(ArrayRef<int> Mask) {
7435   int NumEvenInputs[2] = {0, 0};
7436   int NumOddInputs[2] = {0, 0};
7437   int NumLoInputs[2] = {0, 0};
7438   int NumHiInputs[2] = {0, 0};
7439   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7440     if (Mask[i] < 0)
7441       continue;
7442
7443     int InputIdx = Mask[i] >= Size;
7444
7445     if (i < Size / 2)
7446       ++NumLoInputs[InputIdx];
7447     else
7448       ++NumHiInputs[InputIdx];
7449
7450     if ((i % 2) == 0)
7451       ++NumEvenInputs[InputIdx];
7452     else
7453       ++NumOddInputs[InputIdx];
7454   }
7455
7456   // The minimum number of cross-input results for both the interleaved and
7457   // split cases. If interleaving results in fewer cross-input results, return
7458   // true.
7459   int InterleavedCrosses = std::min(NumEvenInputs[1] + NumOddInputs[0],
7460                                     NumEvenInputs[0] + NumOddInputs[1]);
7461   int SplitCrosses = std::min(NumLoInputs[1] + NumHiInputs[0],
7462                               NumLoInputs[0] + NumHiInputs[1]);
7463   return InterleavedCrosses < SplitCrosses;
7464 }
7465
7466 /// \brief Blend two v8i16 vectors using a naive unpack strategy.
7467 ///
7468 /// This strategy only works when the inputs from each vector fit into a single
7469 /// half of that vector, and generally there are not so many inputs as to leave
7470 /// the in-place shuffles required highly constrained (and thus expensive). It
7471 /// shifts all the inputs into a single side of both input vectors and then
7472 /// uses an unpack to interleave these inputs in a single vector. At that
7473 /// point, we will fall back on the generic single input shuffle lowering.
7474 static SDValue lowerV8I16BasicBlendVectorShuffle(SDLoc DL, SDValue V1,
7475                                                  SDValue V2,
7476                                                  MutableArrayRef<int> Mask,
7477                                                  const X86Subtarget *Subtarget,
7478                                                  SelectionDAG &DAG) {
7479   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad input type!");
7480   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad input type!");
7481   SmallVector<int, 3> LoV1Inputs, HiV1Inputs, LoV2Inputs, HiV2Inputs;
7482   for (int i = 0; i < 8; ++i)
7483     if (Mask[i] >= 0 && Mask[i] < 4)
7484       LoV1Inputs.push_back(i);
7485     else if (Mask[i] >= 4 && Mask[i] < 8)
7486       HiV1Inputs.push_back(i);
7487     else if (Mask[i] >= 8 && Mask[i] < 12)
7488       LoV2Inputs.push_back(i);
7489     else if (Mask[i] >= 12)
7490       HiV2Inputs.push_back(i);
7491
7492   int NumV1Inputs = LoV1Inputs.size() + HiV1Inputs.size();
7493   int NumV2Inputs = LoV2Inputs.size() + HiV2Inputs.size();
7494   (void)NumV1Inputs;
7495   (void)NumV2Inputs;
7496   assert(NumV1Inputs > 0 && NumV1Inputs <= 3 && "At most 3 inputs supported");
7497   assert(NumV2Inputs > 0 && NumV2Inputs <= 3 && "At most 3 inputs supported");
7498   assert(NumV1Inputs + NumV2Inputs <= 4 && "At most 4 combined inputs");
7499
7500   bool MergeFromLo = LoV1Inputs.size() + LoV2Inputs.size() >=
7501                      HiV1Inputs.size() + HiV2Inputs.size();
7502
7503   auto moveInputsToHalf = [&](SDValue V, ArrayRef<int> LoInputs,
7504                               ArrayRef<int> HiInputs, bool MoveToLo,
7505                               int MaskOffset) {
7506     ArrayRef<int> GoodInputs = MoveToLo ? LoInputs : HiInputs;
7507     ArrayRef<int> BadInputs = MoveToLo ? HiInputs : LoInputs;
7508     if (BadInputs.empty())
7509       return V;
7510
7511     int MoveMask[] = {-1, -1, -1, -1, -1, -1, -1, -1};
7512     int MoveOffset = MoveToLo ? 0 : 4;
7513
7514     if (GoodInputs.empty()) {
7515       for (int BadInput : BadInputs) {
7516         MoveMask[Mask[BadInput] % 4 + MoveOffset] = Mask[BadInput] - MaskOffset;
7517         Mask[BadInput] = Mask[BadInput] % 4 + MoveOffset + MaskOffset;
7518       }
7519     } else {
7520       if (GoodInputs.size() == 2) {
7521         // If the low inputs are spread across two dwords, pack them into
7522         // a single dword.
7523         MoveMask[Mask[GoodInputs[0]] % 2 + MoveOffset] =
7524             Mask[GoodInputs[0]] - MaskOffset;
7525         MoveMask[Mask[GoodInputs[1]] % 2 + MoveOffset] =
7526             Mask[GoodInputs[1]] - MaskOffset;
7527         Mask[GoodInputs[0]] = Mask[GoodInputs[0]] % 2 + MoveOffset + MaskOffset;
7528         Mask[GoodInputs[1]] = Mask[GoodInputs[0]] % 2 + MoveOffset + MaskOffset;
7529       } else {
7530         // Otherwise pin the low inputs.
7531         for (int GoodInput : GoodInputs)
7532           MoveMask[Mask[GoodInput] - MaskOffset] = Mask[GoodInput] - MaskOffset;
7533       }
7534
7535       int MoveMaskIdx =
7536           std::find(std::begin(MoveMask) + MoveOffset, std::end(MoveMask), -1) -
7537           std::begin(MoveMask);
7538       assert(MoveMaskIdx >= MoveOffset && "Established above");
7539
7540       if (BadInputs.size() == 2) {
7541         assert(MoveMask[MoveMaskIdx] == -1 && "Expected empty slot");
7542         assert(MoveMask[MoveMaskIdx + 1] == -1 && "Expected empty slot");
7543         MoveMask[MoveMaskIdx + Mask[BadInputs[0]] % 2] =
7544             Mask[BadInputs[0]] - MaskOffset;
7545         MoveMask[MoveMaskIdx + Mask[BadInputs[1]] % 2] =
7546             Mask[BadInputs[1]] - MaskOffset;
7547         Mask[BadInputs[0]] = MoveMaskIdx + Mask[BadInputs[0]] % 2 + MaskOffset;
7548         Mask[BadInputs[1]] = MoveMaskIdx + Mask[BadInputs[1]] % 2 + MaskOffset;
7549       } else {
7550         assert(BadInputs.size() == 1 && "All sizes handled");
7551         MoveMask[MoveMaskIdx] = Mask[BadInputs[0]] - MaskOffset;
7552         Mask[BadInputs[0]] = MoveMaskIdx + MaskOffset;
7553       }
7554     }
7555
7556     return DAG.getVectorShuffle(MVT::v8i16, DL, V, DAG.getUNDEF(MVT::v8i16),
7557                                 MoveMask);
7558   };
7559   V1 = moveInputsToHalf(V1, LoV1Inputs, HiV1Inputs, MergeFromLo,
7560                         /*MaskOffset*/ 0);
7561   V2 = moveInputsToHalf(V2, LoV2Inputs, HiV2Inputs, MergeFromLo,
7562                         /*MaskOffset*/ 8);
7563
7564   // FIXME: Select an interleaving of the merge of V1 and V2 that minimizes
7565   // cross-half traffic in the final shuffle.
7566
7567   // Munge the mask to be a single-input mask after the unpack merges the
7568   // results.
7569   for (int &M : Mask)
7570     if (M != -1)
7571       M = 2 * (M % 4) + (M / 8);
7572
7573   return DAG.getVectorShuffle(
7574       MVT::v8i16, DL, DAG.getNode(MergeFromLo ? X86ISD::UNPCKL : X86ISD::UNPCKH,
7575                                   DL, MVT::v8i16, V1, V2),
7576       DAG.getUNDEF(MVT::v8i16), Mask);
7577 }
7578
7579 /// \brief Generic lowering of 8-lane i16 shuffles.
7580 ///
7581 /// This handles both single-input shuffles and combined shuffle/blends with
7582 /// two inputs. The single input shuffles are immediately delegated to
7583 /// a dedicated lowering routine.
7584 ///
7585 /// The blends are lowered in one of three fundamental ways. If there are few
7586 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
7587 /// of the input is significantly cheaper when lowered as an interleaving of
7588 /// the two inputs, try to interleave them. Otherwise, blend the low and high
7589 /// halves of the inputs separately (making them have relatively few inputs)
7590 /// and then concatenate them.
7591 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7592                                        const X86Subtarget *Subtarget,
7593                                        SelectionDAG &DAG) {
7594   SDLoc DL(Op);
7595   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
7596   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
7597   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
7598   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7599   ArrayRef<int> OrigMask = SVOp->getMask();
7600   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
7601                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
7602   MutableArrayRef<int> Mask(MaskStorage);
7603
7604   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
7605
7606   auto isV1 = [](int M) { return M >= 0 && M < 8; };
7607   auto isV2 = [](int M) { return M >= 8; };
7608
7609   int NumV1Inputs = std::count_if(Mask.begin(), Mask.end(), isV1);
7610   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
7611
7612   if (NumV2Inputs == 0)
7613     return lowerV8I16SingleInputVectorShuffle(DL, V1, Mask, Subtarget, DAG);
7614
7615   assert(NumV1Inputs > 0 && "All single-input shuffles should be canonicalized "
7616                             "to be V1-input shuffles.");
7617
7618   if (NumV1Inputs + NumV2Inputs <= 4)
7619     return lowerV8I16BasicBlendVectorShuffle(DL, V1, V2, Mask, Subtarget, DAG);
7620
7621   // Check whether an interleaving lowering is likely to be more efficient.
7622   // This isn't perfect but it is a strong heuristic that tends to work well on
7623   // the kinds of shuffles that show up in practice.
7624   //
7625   // FIXME: Handle 1x, 2x, and 4x interleaving.
7626   if (shouldLowerAsInterleaving(Mask)) {
7627     // FIXME: Figure out whether we should pack these into the low or high
7628     // halves.
7629
7630     int EMask[8], OMask[8];
7631     for (int i = 0; i < 4; ++i) {
7632       EMask[i] = Mask[2*i];
7633       OMask[i] = Mask[2*i + 1];
7634       EMask[i + 4] = -1;
7635       OMask[i + 4] = -1;
7636     }
7637
7638     SDValue Evens = DAG.getVectorShuffle(MVT::v8i16, DL, V1, V2, EMask);
7639     SDValue Odds = DAG.getVectorShuffle(MVT::v8i16, DL, V1, V2, OMask);
7640
7641     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, Evens, Odds);
7642   }
7643
7644   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
7645   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
7646
7647   for (int i = 0; i < 4; ++i) {
7648     LoBlendMask[i] = Mask[i];
7649     HiBlendMask[i] = Mask[i + 4];
7650   }
7651
7652   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, V1, V2, LoBlendMask);
7653   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, V1, V2, HiBlendMask);
7654   LoV = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, LoV);
7655   HiV = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, HiV);
7656
7657   return DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
7658                      DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, LoV, HiV));
7659 }
7660
7661 /// \brief Generic lowering of v16i8 shuffles.
7662 ///
7663 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
7664 /// detect any complexity reducing interleaving. If that doesn't help, it uses
7665 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
7666 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
7667 /// back together.
7668 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7669                                        const X86Subtarget *Subtarget,
7670                                        SelectionDAG &DAG) {
7671   SDLoc DL(Op);
7672   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
7673   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
7674   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
7675   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7676   ArrayRef<int> OrigMask = SVOp->getMask();
7677   assert(OrigMask.size() == 16 && "Unexpected mask size for v16 shuffle!");
7678   int MaskStorage[16] = {
7679       OrigMask[0],  OrigMask[1],  OrigMask[2],  OrigMask[3],
7680       OrigMask[4],  OrigMask[5],  OrigMask[6],  OrigMask[7],
7681       OrigMask[8],  OrigMask[9],  OrigMask[10], OrigMask[11],
7682       OrigMask[12], OrigMask[13], OrigMask[14], OrigMask[15]};
7683   MutableArrayRef<int> Mask(MaskStorage);
7684   MutableArrayRef<int> LoMask = Mask.slice(0, 8);
7685   MutableArrayRef<int> HiMask = Mask.slice(8, 8);
7686
7687   // For single-input shuffles, there are some nicer lowering tricks we can use.
7688   if (isSingleInputShuffleMask(Mask)) {
7689     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
7690     // Notably, this handles splat and partial-splat shuffles more efficiently.
7691     // However, it only makes sense if the pre-duplication shuffle simplifies
7692     // things significantly. Currently, this means we need to be able to
7693     // express the pre-duplication shuffle as an i16 shuffle.
7694     //
7695     // FIXME: We should check for other patterns which can be widened into an
7696     // i16 shuffle as well.
7697     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
7698       for (int i = 0; i < 16; i += 2) {
7699         if (Mask[i] != Mask[i + 1])
7700           return false;
7701       }
7702       return true;
7703     };
7704     auto tryToWidenViaDuplication = [&]() -> SDValue {
7705       if (!canWidenViaDuplication(Mask))
7706         return SDValue();
7707       SmallVector<int, 4> LoInputs;
7708       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
7709                    [](int M) { return M >= 0 && M < 8; });
7710       std::sort(LoInputs.begin(), LoInputs.end());
7711       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
7712                      LoInputs.end());
7713       SmallVector<int, 4> HiInputs;
7714       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
7715                    [](int M) { return M >= 8; });
7716       std::sort(HiInputs.begin(), HiInputs.end());
7717       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
7718                      HiInputs.end());
7719
7720       bool TargetLo = LoInputs.size() >= HiInputs.size();
7721       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
7722       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
7723
7724       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
7725       SmallDenseMap<int, int, 8> LaneMap;
7726       for (int I : InPlaceInputs) {
7727         PreDupI16Shuffle[I/2] = I/2;
7728         LaneMap[I] = I;
7729       }
7730       int j = TargetLo ? 0 : 4, je = j + 4;
7731       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
7732         // Check if j is already a shuffle of this input. This happens when
7733         // there are two adjacent bytes after we move the low one.
7734         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
7735           // If we haven't yet mapped the input, search for a slot into which
7736           // we can map it.
7737           while (j < je && PreDupI16Shuffle[j] != -1)
7738             ++j;
7739
7740           if (j == je)
7741             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
7742             return SDValue();
7743
7744           // Map this input with the i16 shuffle.
7745           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
7746         }
7747
7748         // Update the lane map based on the mapping we ended up with.
7749         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
7750       }
7751       V1 = DAG.getNode(
7752           ISD::BITCAST, DL, MVT::v16i8,
7753           DAG.getVectorShuffle(MVT::v8i16, DL,
7754                                DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1),
7755                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
7756
7757       // Unpack the bytes to form the i16s that will be shuffled into place.
7758       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
7759                        MVT::v16i8, V1, V1);
7760
7761       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
7762       for (int i = 0; i < 16; i += 2) {
7763         if (Mask[i] != -1)
7764           PostDupI16Shuffle[i / 2] = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
7765         assert(PostDupI16Shuffle[i / 2] < 8 && "Invalid v8 shuffle mask!");
7766       }
7767       return DAG.getNode(
7768           ISD::BITCAST, DL, MVT::v16i8,
7769           DAG.getVectorShuffle(MVT::v8i16, DL,
7770                                DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1),
7771                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
7772     };
7773     if (SDValue V = tryToWidenViaDuplication())
7774       return V;
7775   }
7776
7777   // Check whether an interleaving lowering is likely to be more efficient.
7778   // This isn't perfect but it is a strong heuristic that tends to work well on
7779   // the kinds of shuffles that show up in practice.
7780   //
7781   // FIXME: We need to handle other interleaving widths (i16, i32, ...).
7782   if (shouldLowerAsInterleaving(Mask)) {
7783     // FIXME: Figure out whether we should pack these into the low or high
7784     // halves.
7785
7786     int EMask[16], OMask[16];
7787     for (int i = 0; i < 8; ++i) {
7788       EMask[i] = Mask[2*i];
7789       OMask[i] = Mask[2*i + 1];
7790       EMask[i + 8] = -1;
7791       OMask[i + 8] = -1;
7792     }
7793
7794     SDValue Evens = DAG.getVectorShuffle(MVT::v16i8, DL, V1, V2, EMask);
7795     SDValue Odds = DAG.getVectorShuffle(MVT::v16i8, DL, V1, V2, OMask);
7796
7797     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, Evens, Odds);
7798   }
7799
7800   int V1LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
7801   int V1HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
7802   int V2LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
7803   int V2HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
7804
7805   auto buildBlendMasks = [](MutableArrayRef<int> HalfMask,
7806                             MutableArrayRef<int> V1HalfBlendMask,
7807                             MutableArrayRef<int> V2HalfBlendMask) {
7808     for (int i = 0; i < 8; ++i)
7809       if (HalfMask[i] >= 0 && HalfMask[i] < 16) {
7810         V1HalfBlendMask[i] = HalfMask[i];
7811         HalfMask[i] = i;
7812       } else if (HalfMask[i] >= 16) {
7813         V2HalfBlendMask[i] = HalfMask[i] - 16;
7814         HalfMask[i] = i + 8;
7815       }
7816   };
7817   buildBlendMasks(LoMask, V1LoBlendMask, V2LoBlendMask);
7818   buildBlendMasks(HiMask, V1HiBlendMask, V2HiBlendMask);
7819
7820   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
7821
7822   auto buildLoAndHiV8s = [&](SDValue V, MutableArrayRef<int> LoBlendMask,
7823                              MutableArrayRef<int> HiBlendMask) {
7824     SDValue V1, V2;
7825     // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
7826     // them out and avoid using UNPCK{L,H} to extract the elements of V as
7827     // i16s.
7828     if (std::none_of(LoBlendMask.begin(), LoBlendMask.end(),
7829                      [](int M) { return M >= 0 && M % 2 == 1; }) &&
7830         std::none_of(HiBlendMask.begin(), HiBlendMask.end(),
7831                      [](int M) { return M >= 0 && M % 2 == 1; })) {
7832       // Use a mask to drop the high bytes.
7833       V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V);
7834       V1 = DAG.getNode(ISD::AND, DL, MVT::v8i16, V1,
7835                        DAG.getConstant(0x00FF, MVT::v8i16));
7836
7837       // This will be a single vector shuffle instead of a blend so nuke V2.
7838       V2 = DAG.getUNDEF(MVT::v8i16);
7839
7840       // Squash the masks to point directly into V1.
7841       for (int &M : LoBlendMask)
7842         if (M >= 0)
7843           M /= 2;
7844       for (int &M : HiBlendMask)
7845         if (M >= 0)
7846           M /= 2;
7847     } else {
7848       // Otherwise just unpack the low half of V into V1 and the high half into
7849       // V2 so that we can blend them as i16s.
7850       V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
7851                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
7852       V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
7853                        DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
7854     }
7855
7856     SDValue BlendedLo = DAG.getVectorShuffle(MVT::v8i16, DL, V1, V2, LoBlendMask);
7857     SDValue BlendedHi = DAG.getVectorShuffle(MVT::v8i16, DL, V1, V2, HiBlendMask);
7858     return std::make_pair(BlendedLo, BlendedHi);
7859   };
7860   SDValue V1Lo, V1Hi, V2Lo, V2Hi;
7861   std::tie(V1Lo, V1Hi) = buildLoAndHiV8s(V1, V1LoBlendMask, V1HiBlendMask);
7862   std::tie(V2Lo, V2Hi) = buildLoAndHiV8s(V2, V2LoBlendMask, V2HiBlendMask);
7863
7864   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, V1Lo, V2Lo, LoMask);
7865   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, V1Hi, V2Hi, HiMask);
7866
7867   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
7868 }
7869
7870 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
7871 ///
7872 /// This routine breaks down the specific type of 128-bit shuffle and
7873 /// dispatches to the lowering routines accordingly.
7874 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7875                                         MVT VT, const X86Subtarget *Subtarget,
7876                                         SelectionDAG &DAG) {
7877   switch (VT.SimpleTy) {
7878   case MVT::v2i64:
7879     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
7880   case MVT::v2f64:
7881     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
7882   case MVT::v4i32:
7883     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
7884   case MVT::v4f32:
7885     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
7886   case MVT::v8i16:
7887     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
7888   case MVT::v16i8:
7889     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
7890
7891   default:
7892     llvm_unreachable("Unimplemented!");
7893   }
7894 }
7895
7896 /// \brief Tiny helper function to test whether adjacent masks are sequential.
7897 static bool areAdjacentMasksSequential(ArrayRef<int> Mask) {
7898   for (int i = 0, Size = Mask.size(); i < Size; i += 2)
7899     if (Mask[i] + 1 != Mask[i+1])
7900       return false;
7901
7902   return true;
7903 }
7904
7905 /// \brief Top-level lowering for x86 vector shuffles.
7906 ///
7907 /// This handles decomposition, canonicalization, and lowering of all x86
7908 /// vector shuffles. Most of the specific lowering strategies are encapsulated
7909 /// above in helper routines. The canonicalization attempts to widen shuffles
7910 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
7911 /// s.t. only one of the two inputs needs to be tested, etc.
7912 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
7913                                   SelectionDAG &DAG) {
7914   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7915   ArrayRef<int> Mask = SVOp->getMask();
7916   SDValue V1 = Op.getOperand(0);
7917   SDValue V2 = Op.getOperand(1);
7918   MVT VT = Op.getSimpleValueType();
7919   int NumElements = VT.getVectorNumElements();
7920   SDLoc dl(Op);
7921
7922   assert(VT.getSizeInBits() != 64 && "Can't lower MMX shuffles");
7923
7924   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
7925   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
7926   if (V1IsUndef && V2IsUndef)
7927     return DAG.getUNDEF(VT);
7928
7929   // When we create a shuffle node we put the UNDEF node to second operand,
7930   // but in some cases the first operand may be transformed to UNDEF.
7931   // In this case we should just commute the node.
7932   if (V1IsUndef)
7933     return DAG.getCommutedVectorShuffle(*SVOp);
7934
7935   // Check for non-undef masks pointing at an undef vector and make the masks
7936   // undef as well. This makes it easier to match the shuffle based solely on
7937   // the mask.
7938   if (V2IsUndef)
7939     for (int M : Mask)
7940       if (M >= NumElements) {
7941         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
7942         for (int &M : NewMask)
7943           if (M >= NumElements)
7944             M = -1;
7945         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
7946       }
7947
7948   // For integer vector shuffles, try to collapse them into a shuffle of fewer
7949   // lanes but wider integers. We cap this to not form integers larger than i64
7950   // but it might be interesting to form i128 integers to handle flipping the
7951   // low and high halves of AVX 256-bit vectors.
7952   if (VT.isInteger() && VT.getScalarSizeInBits() < 64 &&
7953       areAdjacentMasksSequential(Mask)) {
7954     SmallVector<int, 8> NewMask;
7955     for (int i = 0, Size = Mask.size(); i < Size; i += 2)
7956       NewMask.push_back(Mask[i] / 2);
7957     MVT NewVT =
7958         MVT::getVectorVT(MVT::getIntegerVT(VT.getScalarSizeInBits() * 2),
7959                          VT.getVectorNumElements() / 2);
7960     V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
7961     V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
7962     return DAG.getNode(ISD::BITCAST, dl, VT,
7963                        DAG.getVectorShuffle(NewVT, dl, V1, V2, NewMask));
7964   }
7965
7966   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
7967   for (int M : SVOp->getMask())
7968     if (M < 0)
7969       ++NumUndefElements;
7970     else if (M < NumElements)
7971       ++NumV1Elements;
7972     else
7973       ++NumV2Elements;
7974
7975   // Commute the shuffle as needed such that more elements come from V1 than
7976   // V2. This allows us to match the shuffle pattern strictly on how many
7977   // elements come from V1 without handling the symmetric cases.
7978   if (NumV2Elements > NumV1Elements)
7979     return DAG.getCommutedVectorShuffle(*SVOp);
7980
7981   // When the number of V1 and V2 elements are the same, try to minimize the
7982   // number of uses of V2 in the low half of the vector.
7983   if (NumV1Elements == NumV2Elements) {
7984     int LowV1Elements = 0, LowV2Elements = 0;
7985     for (int M : SVOp->getMask().slice(0, NumElements / 2))
7986       if (M >= NumElements)
7987         ++LowV2Elements;
7988       else if (M >= 0)
7989         ++LowV1Elements;
7990     if (LowV2Elements > LowV1Elements)
7991       return DAG.getCommutedVectorShuffle(*SVOp);
7992   }
7993
7994   // For each vector width, delegate to a specialized lowering routine.
7995   if (VT.getSizeInBits() == 128)
7996     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
7997
7998   llvm_unreachable("Unimplemented!");
7999 }
8000
8001
8002 //===----------------------------------------------------------------------===//
8003 // Legacy vector shuffle lowering
8004 //
8005 // This code is the legacy code handling vector shuffles until the above
8006 // replaces its functionality and performance.
8007 //===----------------------------------------------------------------------===//
8008
8009 static bool isBlendMask(ArrayRef<int> MaskVals, MVT VT, bool hasSSE41,
8010                         bool hasInt256, unsigned *MaskOut = nullptr) {
8011   MVT EltVT = VT.getVectorElementType();
8012
8013   // There is no blend with immediate in AVX-512.
8014   if (VT.is512BitVector())
8015     return false;
8016
8017   if (!hasSSE41 || EltVT == MVT::i8)
8018     return false;
8019   if (!hasInt256 && VT == MVT::v16i16)
8020     return false;
8021
8022   unsigned MaskValue = 0;
8023   unsigned NumElems = VT.getVectorNumElements();
8024   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
8025   unsigned NumLanes = (NumElems - 1) / 8 + 1;
8026   unsigned NumElemsInLane = NumElems / NumLanes;
8027
8028   // Blend for v16i16 should be symetric for the both lanes.
8029   for (unsigned i = 0; i < NumElemsInLane; ++i) {
8030
8031     int SndLaneEltIdx = (NumLanes == 2) ? MaskVals[i + NumElemsInLane] : -1;
8032     int EltIdx = MaskVals[i];
8033
8034     if ((EltIdx < 0 || EltIdx == (int)i) &&
8035         (SndLaneEltIdx < 0 || SndLaneEltIdx == (int)(i + NumElemsInLane)))
8036       continue;
8037
8038     if (((unsigned)EltIdx == (i + NumElems)) &&
8039         (SndLaneEltIdx < 0 ||
8040          (unsigned)SndLaneEltIdx == i + NumElems + NumElemsInLane))
8041       MaskValue |= (1 << i);
8042     else
8043       return false;
8044   }
8045
8046   if (MaskOut)
8047     *MaskOut = MaskValue;
8048   return true;
8049 }
8050
8051 // Try to lower a shuffle node into a simple blend instruction.
8052 // This function assumes isBlendMask returns true for this
8053 // SuffleVectorSDNode
8054 static SDValue LowerVECTOR_SHUFFLEtoBlend(ShuffleVectorSDNode *SVOp,
8055                                           unsigned MaskValue,
8056                                           const X86Subtarget *Subtarget,
8057                                           SelectionDAG &DAG) {
8058   MVT VT = SVOp->getSimpleValueType(0);
8059   MVT EltVT = VT.getVectorElementType();
8060   assert(isBlendMask(SVOp->getMask(), VT, Subtarget->hasSSE41(),
8061                      Subtarget->hasInt256() && "Trying to lower a "
8062                                                "VECTOR_SHUFFLE to a Blend but "
8063                                                "with the wrong mask"));
8064   SDValue V1 = SVOp->getOperand(0);
8065   SDValue V2 = SVOp->getOperand(1);
8066   SDLoc dl(SVOp);
8067   unsigned NumElems = VT.getVectorNumElements();
8068
8069   // Convert i32 vectors to floating point if it is not AVX2.
8070   // AVX2 introduced VPBLENDD instruction for 128 and 256-bit vectors.
8071   MVT BlendVT = VT;
8072   if (EltVT == MVT::i64 || (EltVT == MVT::i32 && !Subtarget->hasInt256())) {
8073     BlendVT = MVT::getVectorVT(MVT::getFloatingPointVT(EltVT.getSizeInBits()),
8074                                NumElems);
8075     V1 = DAG.getNode(ISD::BITCAST, dl, VT, V1);
8076     V2 = DAG.getNode(ISD::BITCAST, dl, VT, V2);
8077   }
8078
8079   SDValue Ret = DAG.getNode(X86ISD::BLENDI, dl, BlendVT, V1, V2,
8080                             DAG.getConstant(MaskValue, MVT::i32));
8081   return DAG.getNode(ISD::BITCAST, dl, VT, Ret);
8082 }
8083
8084 /// In vector type \p VT, return true if the element at index \p InputIdx
8085 /// falls on a different 128-bit lane than \p OutputIdx.
8086 static bool ShuffleCrosses128bitLane(MVT VT, unsigned InputIdx,
8087                                      unsigned OutputIdx) {
8088   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
8089   return InputIdx * EltSize / 128 != OutputIdx * EltSize / 128;
8090 }
8091
8092 /// Generate a PSHUFB if possible.  Selects elements from \p V1 according to
8093 /// \p MaskVals.  MaskVals[OutputIdx] = InputIdx specifies that we want to
8094 /// shuffle the element at InputIdx in V1 to OutputIdx in the result.  If \p
8095 /// MaskVals refers to elements outside of \p V1 or is undef (-1), insert a
8096 /// zero.
8097 static SDValue getPSHUFB(ArrayRef<int> MaskVals, SDValue V1, SDLoc &dl,
8098                          SelectionDAG &DAG) {
8099   MVT VT = V1.getSimpleValueType();
8100   assert(VT.is128BitVector() || VT.is256BitVector());
8101
8102   MVT EltVT = VT.getVectorElementType();
8103   unsigned EltSizeInBytes = EltVT.getSizeInBits() / 8;
8104   unsigned NumElts = VT.getVectorNumElements();
8105
8106   SmallVector<SDValue, 32> PshufbMask;
8107   for (unsigned OutputIdx = 0; OutputIdx < NumElts; ++OutputIdx) {
8108     int InputIdx = MaskVals[OutputIdx];
8109     unsigned InputByteIdx;
8110
8111     if (InputIdx < 0 || NumElts <= (unsigned)InputIdx)
8112       InputByteIdx = 0x80;
8113     else {
8114       // Cross lane is not allowed.
8115       if (ShuffleCrosses128bitLane(VT, InputIdx, OutputIdx))
8116         return SDValue();
8117       InputByteIdx = InputIdx * EltSizeInBytes;
8118       // Index is an byte offset within the 128-bit lane.
8119       InputByteIdx &= 0xf;
8120     }
8121
8122     for (unsigned j = 0; j < EltSizeInBytes; ++j) {
8123       PshufbMask.push_back(DAG.getConstant(InputByteIdx, MVT::i8));
8124       if (InputByteIdx != 0x80)
8125         ++InputByteIdx;
8126     }
8127   }
8128
8129   MVT ShufVT = MVT::getVectorVT(MVT::i8, PshufbMask.size());
8130   if (ShufVT != VT)
8131     V1 = DAG.getNode(ISD::BITCAST, dl, ShufVT, V1);
8132   return DAG.getNode(X86ISD::PSHUFB, dl, ShufVT, V1,
8133                      DAG.getNode(ISD::BUILD_VECTOR, dl, ShufVT, PshufbMask));
8134 }
8135
8136 // v8i16 shuffles - Prefer shuffles in the following order:
8137 // 1. [all]   pshuflw, pshufhw, optional move
8138 // 2. [ssse3] 1 x pshufb
8139 // 3. [ssse3] 2 x pshufb + 1 x por
8140 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
8141 static SDValue
8142 LowerVECTOR_SHUFFLEv8i16(SDValue Op, const X86Subtarget *Subtarget,
8143                          SelectionDAG &DAG) {
8144   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8145   SDValue V1 = SVOp->getOperand(0);
8146   SDValue V2 = SVOp->getOperand(1);
8147   SDLoc dl(SVOp);
8148   SmallVector<int, 8> MaskVals;
8149
8150   // Determine if more than 1 of the words in each of the low and high quadwords
8151   // of the result come from the same quadword of one of the two inputs.  Undef
8152   // mask values count as coming from any quadword, for better codegen.
8153   //
8154   // Lo/HiQuad[i] = j indicates how many words from the ith quad of the input
8155   // feeds this quad.  For i, 0 and 1 refer to V1, 2 and 3 refer to V2.
8156   unsigned LoQuad[] = { 0, 0, 0, 0 };
8157   unsigned HiQuad[] = { 0, 0, 0, 0 };
8158   // Indices of quads used.
8159   std::bitset<4> InputQuads;
8160   for (unsigned i = 0; i < 8; ++i) {
8161     unsigned *Quad = i < 4 ? LoQuad : HiQuad;
8162     int EltIdx = SVOp->getMaskElt(i);
8163     MaskVals.push_back(EltIdx);
8164     if (EltIdx < 0) {
8165       ++Quad[0];
8166       ++Quad[1];
8167       ++Quad[2];
8168       ++Quad[3];
8169       continue;
8170     }
8171     ++Quad[EltIdx / 4];
8172     InputQuads.set(EltIdx / 4);
8173   }
8174
8175   int BestLoQuad = -1;
8176   unsigned MaxQuad = 1;
8177   for (unsigned i = 0; i < 4; ++i) {
8178     if (LoQuad[i] > MaxQuad) {
8179       BestLoQuad = i;
8180       MaxQuad = LoQuad[i];
8181     }
8182   }
8183
8184   int BestHiQuad = -1;
8185   MaxQuad = 1;
8186   for (unsigned i = 0; i < 4; ++i) {
8187     if (HiQuad[i] > MaxQuad) {
8188       BestHiQuad = i;
8189       MaxQuad = HiQuad[i];
8190     }
8191   }
8192
8193   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
8194   // of the two input vectors, shuffle them into one input vector so only a
8195   // single pshufb instruction is necessary. If there are more than 2 input
8196   // quads, disable the next transformation since it does not help SSSE3.
8197   bool V1Used = InputQuads[0] || InputQuads[1];
8198   bool V2Used = InputQuads[2] || InputQuads[3];
8199   if (Subtarget->hasSSSE3()) {
8200     if (InputQuads.count() == 2 && V1Used && V2Used) {
8201       BestLoQuad = InputQuads[0] ? 0 : 1;
8202       BestHiQuad = InputQuads[2] ? 2 : 3;
8203     }
8204     if (InputQuads.count() > 2) {
8205       BestLoQuad = -1;
8206       BestHiQuad = -1;
8207     }
8208   }
8209
8210   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
8211   // the shuffle mask.  If a quad is scored as -1, that means that it contains
8212   // words from all 4 input quadwords.
8213   SDValue NewV;
8214   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
8215     int MaskV[] = {
8216       BestLoQuad < 0 ? 0 : BestLoQuad,
8217       BestHiQuad < 0 ? 1 : BestHiQuad
8218     };
8219     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
8220                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V1),
8221                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V2), &MaskV[0]);
8222     NewV = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, NewV);
8223
8224     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
8225     // source words for the shuffle, to aid later transformations.
8226     bool AllWordsInNewV = true;
8227     bool InOrder[2] = { true, true };
8228     for (unsigned i = 0; i != 8; ++i) {
8229       int idx = MaskVals[i];
8230       if (idx != (int)i)
8231         InOrder[i/4] = false;
8232       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
8233         continue;
8234       AllWordsInNewV = false;
8235       break;
8236     }
8237
8238     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
8239     if (AllWordsInNewV) {
8240       for (int i = 0; i != 8; ++i) {
8241         int idx = MaskVals[i];
8242         if (idx < 0)
8243           continue;
8244         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
8245         if ((idx != i) && idx < 4)
8246           pshufhw = false;
8247         if ((idx != i) && idx > 3)
8248           pshuflw = false;
8249       }
8250       V1 = NewV;
8251       V2Used = false;
8252       BestLoQuad = 0;
8253       BestHiQuad = 1;
8254     }
8255
8256     // If we've eliminated the use of V2, and the new mask is a pshuflw or
8257     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
8258     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
8259       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
8260       unsigned TargetMask = 0;
8261       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
8262                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
8263       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(NewV.getNode());
8264       TargetMask = pshufhw ? getShufflePSHUFHWImmediate(SVOp):
8265                              getShufflePSHUFLWImmediate(SVOp);
8266       V1 = NewV.getOperand(0);
8267       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
8268     }
8269   }
8270
8271   // Promote splats to a larger type which usually leads to more efficient code.
8272   // FIXME: Is this true if pshufb is available?
8273   if (SVOp->isSplat())
8274     return PromoteSplat(SVOp, DAG);
8275
8276   // If we have SSSE3, and all words of the result are from 1 input vector,
8277   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
8278   // is present, fall back to case 4.
8279   if (Subtarget->hasSSSE3()) {
8280     SmallVector<SDValue,16> pshufbMask;
8281
8282     // If we have elements from both input vectors, set the high bit of the
8283     // shuffle mask element to zero out elements that come from V2 in the V1
8284     // mask, and elements that come from V1 in the V2 mask, so that the two
8285     // results can be OR'd together.
8286     bool TwoInputs = V1Used && V2Used;
8287     V1 = getPSHUFB(MaskVals, V1, dl, DAG);
8288     if (!TwoInputs)
8289       return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
8290
8291     // Calculate the shuffle mask for the second input, shuffle it, and
8292     // OR it with the first shuffled input.
8293     CommuteVectorShuffleMask(MaskVals, 8);
8294     V2 = getPSHUFB(MaskVals, V2, dl, DAG);
8295     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
8296     return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
8297   }
8298
8299   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
8300   // and update MaskVals with new element order.
8301   std::bitset<8> InOrder;
8302   if (BestLoQuad >= 0) {
8303     int MaskV[] = { -1, -1, -1, -1, 4, 5, 6, 7 };
8304     for (int i = 0; i != 4; ++i) {
8305       int idx = MaskVals[i];
8306       if (idx < 0) {
8307         InOrder.set(i);
8308       } else if ((idx / 4) == BestLoQuad) {
8309         MaskV[i] = idx & 3;
8310         InOrder.set(i);
8311       }
8312     }
8313     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
8314                                 &MaskV[0]);
8315
8316     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSE2()) {
8317       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(NewV.getNode());
8318       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
8319                                   NewV.getOperand(0),
8320                                   getShufflePSHUFLWImmediate(SVOp), DAG);
8321     }
8322   }
8323
8324   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
8325   // and update MaskVals with the new element order.
8326   if (BestHiQuad >= 0) {
8327     int MaskV[] = { 0, 1, 2, 3, -1, -1, -1, -1 };
8328     for (unsigned i = 4; i != 8; ++i) {
8329       int idx = MaskVals[i];
8330       if (idx < 0) {
8331         InOrder.set(i);
8332       } else if ((idx / 4) == BestHiQuad) {
8333         MaskV[i] = (idx & 3) + 4;
8334         InOrder.set(i);
8335       }
8336     }
8337     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
8338                                 &MaskV[0]);
8339
8340     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSE2()) {
8341       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(NewV.getNode());
8342       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
8343                                   NewV.getOperand(0),
8344                                   getShufflePSHUFHWImmediate(SVOp), DAG);
8345     }
8346   }
8347
8348   // In case BestHi & BestLo were both -1, which means each quadword has a word
8349   // from each of the four input quadwords, calculate the InOrder bitvector now
8350   // before falling through to the insert/extract cleanup.
8351   if (BestLoQuad == -1 && BestHiQuad == -1) {
8352     NewV = V1;
8353     for (int i = 0; i != 8; ++i)
8354       if (MaskVals[i] < 0 || MaskVals[i] == i)
8355         InOrder.set(i);
8356   }
8357
8358   // The other elements are put in the right place using pextrw and pinsrw.
8359   for (unsigned i = 0; i != 8; ++i) {
8360     if (InOrder[i])
8361       continue;
8362     int EltIdx = MaskVals[i];
8363     if (EltIdx < 0)
8364       continue;
8365     SDValue ExtOp = (EltIdx < 8) ?
8366       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
8367                   DAG.getIntPtrConstant(EltIdx)) :
8368       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
8369                   DAG.getIntPtrConstant(EltIdx - 8));
8370     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
8371                        DAG.getIntPtrConstant(i));
8372   }
8373   return NewV;
8374 }
8375
8376 /// \brief v16i16 shuffles
8377 ///
8378 /// FIXME: We only support generation of a single pshufb currently.  We can
8379 /// generalize the other applicable cases from LowerVECTOR_SHUFFLEv8i16 as
8380 /// well (e.g 2 x pshufb + 1 x por).
8381 static SDValue
8382 LowerVECTOR_SHUFFLEv16i16(SDValue Op, SelectionDAG &DAG) {
8383   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8384   SDValue V1 = SVOp->getOperand(0);
8385   SDValue V2 = SVOp->getOperand(1);
8386   SDLoc dl(SVOp);
8387
8388   if (V2.getOpcode() != ISD::UNDEF)
8389     return SDValue();
8390
8391   SmallVector<int, 16> MaskVals(SVOp->getMask().begin(), SVOp->getMask().end());
8392   return getPSHUFB(MaskVals, V1, dl, DAG);
8393 }
8394
8395 // v16i8 shuffles - Prefer shuffles in the following order:
8396 // 1. [ssse3] 1 x pshufb
8397 // 2. [ssse3] 2 x pshufb + 1 x por
8398 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
8399 static SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
8400                                         const X86Subtarget* Subtarget,
8401                                         SelectionDAG &DAG) {
8402   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8403   SDValue V1 = SVOp->getOperand(0);
8404   SDValue V2 = SVOp->getOperand(1);
8405   SDLoc dl(SVOp);
8406   ArrayRef<int> MaskVals = SVOp->getMask();
8407
8408   // Promote splats to a larger type which usually leads to more efficient code.
8409   // FIXME: Is this true if pshufb is available?
8410   if (SVOp->isSplat())
8411     return PromoteSplat(SVOp, DAG);
8412
8413   // If we have SSSE3, case 1 is generated when all result bytes come from
8414   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
8415   // present, fall back to case 3.
8416
8417   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
8418   if (Subtarget->hasSSSE3()) {
8419     SmallVector<SDValue,16> pshufbMask;
8420
8421     // If all result elements are from one input vector, then only translate
8422     // undef mask values to 0x80 (zero out result) in the pshufb mask.
8423     //
8424     // Otherwise, we have elements from both input vectors, and must zero out
8425     // elements that come from V2 in the first mask, and V1 in the second mask
8426     // so that we can OR them together.
8427     for (unsigned i = 0; i != 16; ++i) {
8428       int EltIdx = MaskVals[i];
8429       if (EltIdx < 0 || EltIdx >= 16)
8430         EltIdx = 0x80;
8431       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
8432     }
8433     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
8434                      DAG.getNode(ISD::BUILD_VECTOR, dl,
8435                                  MVT::v16i8, pshufbMask));
8436
8437     // As PSHUFB will zero elements with negative indices, it's safe to ignore
8438     // the 2nd operand if it's undefined or zero.
8439     if (V2.getOpcode() == ISD::UNDEF ||
8440         ISD::isBuildVectorAllZeros(V2.getNode()))
8441       return V1;
8442
8443     // Calculate the shuffle mask for the second input, shuffle it, and
8444     // OR it with the first shuffled input.
8445     pshufbMask.clear();
8446     for (unsigned i = 0; i != 16; ++i) {
8447       int EltIdx = MaskVals[i];
8448       EltIdx = (EltIdx < 16) ? 0x80 : EltIdx - 16;
8449       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
8450     }
8451     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
8452                      DAG.getNode(ISD::BUILD_VECTOR, dl,
8453                                  MVT::v16i8, pshufbMask));
8454     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
8455   }
8456
8457   // No SSSE3 - Calculate in place words and then fix all out of place words
8458   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
8459   // the 16 different words that comprise the two doublequadword input vectors.
8460   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
8461   V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V2);
8462   SDValue NewV = V1;
8463   for (int i = 0; i != 8; ++i) {
8464     int Elt0 = MaskVals[i*2];
8465     int Elt1 = MaskVals[i*2+1];
8466
8467     // This word of the result is all undef, skip it.
8468     if (Elt0 < 0 && Elt1 < 0)
8469       continue;
8470
8471     // This word of the result is already in the correct place, skip it.
8472     if ((Elt0 == i*2) && (Elt1 == i*2+1))
8473       continue;
8474
8475     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
8476     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
8477     SDValue InsElt;
8478
8479     // If Elt0 and Elt1 are defined, are consecutive, and can be load
8480     // using a single extract together, load it and store it.
8481     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
8482       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
8483                            DAG.getIntPtrConstant(Elt1 / 2));
8484       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
8485                         DAG.getIntPtrConstant(i));
8486       continue;
8487     }
8488
8489     // If Elt1 is defined, extract it from the appropriate source.  If the
8490     // source byte is not also odd, shift the extracted word left 8 bits
8491     // otherwise clear the bottom 8 bits if we need to do an or.
8492     if (Elt1 >= 0) {
8493       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
8494                            DAG.getIntPtrConstant(Elt1 / 2));
8495       if ((Elt1 & 1) == 0)
8496         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
8497                              DAG.getConstant(8,
8498                                   TLI.getShiftAmountTy(InsElt.getValueType())));
8499       else if (Elt0 >= 0)
8500         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
8501                              DAG.getConstant(0xFF00, MVT::i16));
8502     }
8503     // If Elt0 is defined, extract it from the appropriate source.  If the
8504     // source byte is not also even, shift the extracted word right 8 bits. If
8505     // Elt1 was also defined, OR the extracted values together before
8506     // inserting them in the result.
8507     if (Elt0 >= 0) {
8508       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
8509                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
8510       if ((Elt0 & 1) != 0)
8511         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
8512                               DAG.getConstant(8,
8513                                  TLI.getShiftAmountTy(InsElt0.getValueType())));
8514       else if (Elt1 >= 0)
8515         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
8516                              DAG.getConstant(0x00FF, MVT::i16));
8517       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
8518                          : InsElt0;
8519     }
8520     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
8521                        DAG.getIntPtrConstant(i));
8522   }
8523   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, NewV);
8524 }
8525
8526 // v32i8 shuffles - Translate to VPSHUFB if possible.
8527 static
8528 SDValue LowerVECTOR_SHUFFLEv32i8(ShuffleVectorSDNode *SVOp,
8529                                  const X86Subtarget *Subtarget,
8530                                  SelectionDAG &DAG) {
8531   MVT VT = SVOp->getSimpleValueType(0);
8532   SDValue V1 = SVOp->getOperand(0);
8533   SDValue V2 = SVOp->getOperand(1);
8534   SDLoc dl(SVOp);
8535   SmallVector<int, 32> MaskVals(SVOp->getMask().begin(), SVOp->getMask().end());
8536
8537   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
8538   bool V1IsAllZero = ISD::isBuildVectorAllZeros(V1.getNode());
8539   bool V2IsAllZero = ISD::isBuildVectorAllZeros(V2.getNode());
8540
8541   // VPSHUFB may be generated if
8542   // (1) one of input vector is undefined or zeroinitializer.
8543   // The mask value 0x80 puts 0 in the corresponding slot of the vector.
8544   // And (2) the mask indexes don't cross the 128-bit lane.
8545   if (VT != MVT::v32i8 || !Subtarget->hasInt256() ||
8546       (!V2IsUndef && !V2IsAllZero && !V1IsAllZero))
8547     return SDValue();
8548
8549   if (V1IsAllZero && !V2IsAllZero) {
8550     CommuteVectorShuffleMask(MaskVals, 32);
8551     V1 = V2;
8552   }
8553   return getPSHUFB(MaskVals, V1, dl, DAG);
8554 }
8555
8556 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
8557 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
8558 /// done when every pair / quad of shuffle mask elements point to elements in
8559 /// the right sequence. e.g.
8560 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
8561 static
8562 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
8563                                  SelectionDAG &DAG) {
8564   MVT VT = SVOp->getSimpleValueType(0);
8565   SDLoc dl(SVOp);
8566   unsigned NumElems = VT.getVectorNumElements();
8567   MVT NewVT;
8568   unsigned Scale;
8569   switch (VT.SimpleTy) {
8570   default: llvm_unreachable("Unexpected!");
8571   case MVT::v2i64:
8572   case MVT::v2f64:
8573            return SDValue(SVOp, 0);
8574   case MVT::v4f32:  NewVT = MVT::v2f64; Scale = 2; break;
8575   case MVT::v4i32:  NewVT = MVT::v2i64; Scale = 2; break;
8576   case MVT::v8i16:  NewVT = MVT::v4i32; Scale = 2; break;
8577   case MVT::v16i8:  NewVT = MVT::v4i32; Scale = 4; break;
8578   case MVT::v16i16: NewVT = MVT::v8i32; Scale = 2; break;
8579   case MVT::v32i8:  NewVT = MVT::v8i32; Scale = 4; break;
8580   }
8581
8582   SmallVector<int, 8> MaskVec;
8583   for (unsigned i = 0; i != NumElems; i += Scale) {
8584     int StartIdx = -1;
8585     for (unsigned j = 0; j != Scale; ++j) {
8586       int EltIdx = SVOp->getMaskElt(i+j);
8587       if (EltIdx < 0)
8588         continue;
8589       if (StartIdx < 0)
8590         StartIdx = (EltIdx / Scale);
8591       if (EltIdx != (int)(StartIdx*Scale + j))
8592         return SDValue();
8593     }
8594     MaskVec.push_back(StartIdx);
8595   }
8596
8597   SDValue V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, SVOp->getOperand(0));
8598   SDValue V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, SVOp->getOperand(1));
8599   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
8600 }
8601
8602 /// getVZextMovL - Return a zero-extending vector move low node.
8603 ///
8604 static SDValue getVZextMovL(MVT VT, MVT OpVT,
8605                             SDValue SrcOp, SelectionDAG &DAG,
8606                             const X86Subtarget *Subtarget, SDLoc dl) {
8607   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
8608     LoadSDNode *LD = nullptr;
8609     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
8610       LD = dyn_cast<LoadSDNode>(SrcOp);
8611     if (!LD) {
8612       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
8613       // instead.
8614       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
8615       if ((ExtVT != MVT::i64 || Subtarget->is64Bit()) &&
8616           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
8617           SrcOp.getOperand(0).getOpcode() == ISD::BITCAST &&
8618           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
8619         // PR2108
8620         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
8621         return DAG.getNode(ISD::BITCAST, dl, VT,
8622                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
8623                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
8624                                                    OpVT,
8625                                                    SrcOp.getOperand(0)
8626                                                           .getOperand(0))));
8627       }
8628     }
8629   }
8630
8631   return DAG.getNode(ISD::BITCAST, dl, VT,
8632                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
8633                                  DAG.getNode(ISD::BITCAST, dl,
8634                                              OpVT, SrcOp)));
8635 }
8636
8637 /// LowerVECTOR_SHUFFLE_256 - Handle all 256-bit wide vectors shuffles
8638 /// which could not be matched by any known target speficic shuffle
8639 static SDValue
8640 LowerVECTOR_SHUFFLE_256(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
8641
8642   SDValue NewOp = Compact8x32ShuffleNode(SVOp, DAG);
8643   if (NewOp.getNode())
8644     return NewOp;
8645
8646   MVT VT = SVOp->getSimpleValueType(0);
8647
8648   unsigned NumElems = VT.getVectorNumElements();
8649   unsigned NumLaneElems = NumElems / 2;
8650
8651   SDLoc dl(SVOp);
8652   MVT EltVT = VT.getVectorElementType();
8653   MVT NVT = MVT::getVectorVT(EltVT, NumLaneElems);
8654   SDValue Output[2];
8655
8656   SmallVector<int, 16> Mask;
8657   for (unsigned l = 0; l < 2; ++l) {
8658     // Build a shuffle mask for the output, discovering on the fly which
8659     // input vectors to use as shuffle operands (recorded in InputUsed).
8660     // If building a suitable shuffle vector proves too hard, then bail
8661     // out with UseBuildVector set.
8662     bool UseBuildVector = false;
8663     int InputUsed[2] = { -1, -1 }; // Not yet discovered.
8664     unsigned LaneStart = l * NumLaneElems;
8665     for (unsigned i = 0; i != NumLaneElems; ++i) {
8666       // The mask element.  This indexes into the input.
8667       int Idx = SVOp->getMaskElt(i+LaneStart);
8668       if (Idx < 0) {
8669         // the mask element does not index into any input vector.
8670         Mask.push_back(-1);
8671         continue;
8672       }
8673
8674       // The input vector this mask element indexes into.
8675       int Input = Idx / NumLaneElems;
8676
8677       // Turn the index into an offset from the start of the input vector.
8678       Idx -= Input * NumLaneElems;
8679
8680       // Find or create a shuffle vector operand to hold this input.
8681       unsigned OpNo;
8682       for (OpNo = 0; OpNo < array_lengthof(InputUsed); ++OpNo) {
8683         if (InputUsed[OpNo] == Input)
8684           // This input vector is already an operand.
8685           break;
8686         if (InputUsed[OpNo] < 0) {
8687           // Create a new operand for this input vector.
8688           InputUsed[OpNo] = Input;
8689           break;
8690         }
8691       }
8692
8693       if (OpNo >= array_lengthof(InputUsed)) {
8694         // More than two input vectors used!  Give up on trying to create a
8695         // shuffle vector.  Insert all elements into a BUILD_VECTOR instead.
8696         UseBuildVector = true;
8697         break;
8698       }
8699
8700       // Add the mask index for the new shuffle vector.
8701       Mask.push_back(Idx + OpNo * NumLaneElems);
8702     }
8703
8704     if (UseBuildVector) {
8705       SmallVector<SDValue, 16> SVOps;
8706       for (unsigned i = 0; i != NumLaneElems; ++i) {
8707         // The mask element.  This indexes into the input.
8708         int Idx = SVOp->getMaskElt(i+LaneStart);
8709         if (Idx < 0) {
8710           SVOps.push_back(DAG.getUNDEF(EltVT));
8711           continue;
8712         }
8713
8714         // The input vector this mask element indexes into.
8715         int Input = Idx / NumElems;
8716
8717         // Turn the index into an offset from the start of the input vector.
8718         Idx -= Input * NumElems;
8719
8720         // Extract the vector element by hand.
8721         SVOps.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
8722                                     SVOp->getOperand(Input),
8723                                     DAG.getIntPtrConstant(Idx)));
8724       }
8725
8726       // Construct the output using a BUILD_VECTOR.
8727       Output[l] = DAG.getNode(ISD::BUILD_VECTOR, dl, NVT, SVOps);
8728     } else if (InputUsed[0] < 0) {
8729       // No input vectors were used! The result is undefined.
8730       Output[l] = DAG.getUNDEF(NVT);
8731     } else {
8732       SDValue Op0 = Extract128BitVector(SVOp->getOperand(InputUsed[0] / 2),
8733                                         (InputUsed[0] % 2) * NumLaneElems,
8734                                         DAG, dl);
8735       // If only one input was used, use an undefined vector for the other.
8736       SDValue Op1 = (InputUsed[1] < 0) ? DAG.getUNDEF(NVT) :
8737         Extract128BitVector(SVOp->getOperand(InputUsed[1] / 2),
8738                             (InputUsed[1] % 2) * NumLaneElems, DAG, dl);
8739       // At least one input vector was used. Create a new shuffle vector.
8740       Output[l] = DAG.getVectorShuffle(NVT, dl, Op0, Op1, &Mask[0]);
8741     }
8742
8743     Mask.clear();
8744   }
8745
8746   // Concatenate the result back
8747   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, Output[0], Output[1]);
8748 }
8749
8750 /// LowerVECTOR_SHUFFLE_128v4 - Handle all 128-bit wide vectors with
8751 /// 4 elements, and match them with several different shuffle types.
8752 static SDValue
8753 LowerVECTOR_SHUFFLE_128v4(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
8754   SDValue V1 = SVOp->getOperand(0);
8755   SDValue V2 = SVOp->getOperand(1);
8756   SDLoc dl(SVOp);
8757   MVT VT = SVOp->getSimpleValueType(0);
8758
8759   assert(VT.is128BitVector() && "Unsupported vector size");
8760
8761   std::pair<int, int> Locs[4];
8762   int Mask1[] = { -1, -1, -1, -1 };
8763   SmallVector<int, 8> PermMask(SVOp->getMask().begin(), SVOp->getMask().end());
8764
8765   unsigned NumHi = 0;
8766   unsigned NumLo = 0;
8767   for (unsigned i = 0; i != 4; ++i) {
8768     int Idx = PermMask[i];
8769     if (Idx < 0) {
8770       Locs[i] = std::make_pair(-1, -1);
8771     } else {
8772       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
8773       if (Idx < 4) {
8774         Locs[i] = std::make_pair(0, NumLo);
8775         Mask1[NumLo] = Idx;
8776         NumLo++;
8777       } else {
8778         Locs[i] = std::make_pair(1, NumHi);
8779         if (2+NumHi < 4)
8780           Mask1[2+NumHi] = Idx;
8781         NumHi++;
8782       }
8783     }
8784   }
8785
8786   if (NumLo <= 2 && NumHi <= 2) {
8787     // If no more than two elements come from either vector. This can be
8788     // implemented with two shuffles. First shuffle gather the elements.
8789     // The second shuffle, which takes the first shuffle as both of its
8790     // vector operands, put the elements into the right order.
8791     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
8792
8793     int Mask2[] = { -1, -1, -1, -1 };
8794
8795     for (unsigned i = 0; i != 4; ++i)
8796       if (Locs[i].first != -1) {
8797         unsigned Idx = (i < 2) ? 0 : 4;
8798         Idx += Locs[i].first * 2 + Locs[i].second;
8799         Mask2[i] = Idx;
8800       }
8801
8802     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
8803   }
8804
8805   if (NumLo == 3 || NumHi == 3) {
8806     // Otherwise, we must have three elements from one vector, call it X, and
8807     // one element from the other, call it Y.  First, use a shufps to build an
8808     // intermediate vector with the one element from Y and the element from X
8809     // that will be in the same half in the final destination (the indexes don't
8810     // matter). Then, use a shufps to build the final vector, taking the half
8811     // containing the element from Y from the intermediate, and the other half
8812     // from X.
8813     if (NumHi == 3) {
8814       // Normalize it so the 3 elements come from V1.
8815       CommuteVectorShuffleMask(PermMask, 4);
8816       std::swap(V1, V2);
8817     }
8818
8819     // Find the element from V2.
8820     unsigned HiIndex;
8821     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
8822       int Val = PermMask[HiIndex];
8823       if (Val < 0)
8824         continue;
8825       if (Val >= 4)
8826         break;
8827     }
8828
8829     Mask1[0] = PermMask[HiIndex];
8830     Mask1[1] = -1;
8831     Mask1[2] = PermMask[HiIndex^1];
8832     Mask1[3] = -1;
8833     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
8834
8835     if (HiIndex >= 2) {
8836       Mask1[0] = PermMask[0];
8837       Mask1[1] = PermMask[1];
8838       Mask1[2] = HiIndex & 1 ? 6 : 4;
8839       Mask1[3] = HiIndex & 1 ? 4 : 6;
8840       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
8841     }
8842
8843     Mask1[0] = HiIndex & 1 ? 2 : 0;
8844     Mask1[1] = HiIndex & 1 ? 0 : 2;
8845     Mask1[2] = PermMask[2];
8846     Mask1[3] = PermMask[3];
8847     if (Mask1[2] >= 0)
8848       Mask1[2] += 4;
8849     if (Mask1[3] >= 0)
8850       Mask1[3] += 4;
8851     return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
8852   }
8853
8854   // Break it into (shuffle shuffle_hi, shuffle_lo).
8855   int LoMask[] = { -1, -1, -1, -1 };
8856   int HiMask[] = { -1, -1, -1, -1 };
8857
8858   int *MaskPtr = LoMask;
8859   unsigned MaskIdx = 0;
8860   unsigned LoIdx = 0;
8861   unsigned HiIdx = 2;
8862   for (unsigned i = 0; i != 4; ++i) {
8863     if (i == 2) {
8864       MaskPtr = HiMask;
8865       MaskIdx = 1;
8866       LoIdx = 0;
8867       HiIdx = 2;
8868     }
8869     int Idx = PermMask[i];
8870     if (Idx < 0) {
8871       Locs[i] = std::make_pair(-1, -1);
8872     } else if (Idx < 4) {
8873       Locs[i] = std::make_pair(MaskIdx, LoIdx);
8874       MaskPtr[LoIdx] = Idx;
8875       LoIdx++;
8876     } else {
8877       Locs[i] = std::make_pair(MaskIdx, HiIdx);
8878       MaskPtr[HiIdx] = Idx;
8879       HiIdx++;
8880     }
8881   }
8882
8883   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
8884   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
8885   int MaskOps[] = { -1, -1, -1, -1 };
8886   for (unsigned i = 0; i != 4; ++i)
8887     if (Locs[i].first != -1)
8888       MaskOps[i] = Locs[i].first * 4 + Locs[i].second;
8889   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
8890 }
8891
8892 static bool MayFoldVectorLoad(SDValue V) {
8893   while (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
8894     V = V.getOperand(0);
8895
8896   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
8897     V = V.getOperand(0);
8898   if (V.hasOneUse() && V.getOpcode() == ISD::BUILD_VECTOR &&
8899       V.getNumOperands() == 2 && V.getOperand(1).getOpcode() == ISD::UNDEF)
8900     // BUILD_VECTOR (load), undef
8901     V = V.getOperand(0);
8902
8903   return MayFoldLoad(V);
8904 }
8905
8906 static
8907 SDValue getMOVDDup(SDValue &Op, SDLoc &dl, SDValue V1, SelectionDAG &DAG) {
8908   MVT VT = Op.getSimpleValueType();
8909
8910   // Canonizalize to v2f64.
8911   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, V1);
8912   return DAG.getNode(ISD::BITCAST, dl, VT,
8913                      getTargetShuffleNode(X86ISD::MOVDDUP, dl, MVT::v2f64,
8914                                           V1, DAG));
8915 }
8916
8917 static
8918 SDValue getMOVLowToHigh(SDValue &Op, SDLoc &dl, SelectionDAG &DAG,
8919                         bool HasSSE2) {
8920   SDValue V1 = Op.getOperand(0);
8921   SDValue V2 = Op.getOperand(1);
8922   MVT VT = Op.getSimpleValueType();
8923
8924   assert(VT != MVT::v2i64 && "unsupported shuffle type");
8925
8926   if (HasSSE2 && VT == MVT::v2f64)
8927     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
8928
8929   // v4f32 or v4i32: canonizalized to v4f32 (which is legal for SSE1)
8930   return DAG.getNode(ISD::BITCAST, dl, VT,
8931                      getTargetShuffleNode(X86ISD::MOVLHPS, dl, MVT::v4f32,
8932                            DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, V1),
8933                            DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, V2), DAG));
8934 }
8935
8936 static
8937 SDValue getMOVHighToLow(SDValue &Op, SDLoc &dl, SelectionDAG &DAG) {
8938   SDValue V1 = Op.getOperand(0);
8939   SDValue V2 = Op.getOperand(1);
8940   MVT VT = Op.getSimpleValueType();
8941
8942   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
8943          "unsupported shuffle type");
8944
8945   if (V2.getOpcode() == ISD::UNDEF)
8946     V2 = V1;
8947
8948   // v4i32 or v4f32
8949   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
8950 }
8951
8952 static
8953 SDValue getMOVLP(SDValue &Op, SDLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
8954   SDValue V1 = Op.getOperand(0);
8955   SDValue V2 = Op.getOperand(1);
8956   MVT VT = Op.getSimpleValueType();
8957   unsigned NumElems = VT.getVectorNumElements();
8958
8959   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
8960   // operand of these instructions is only memory, so check if there's a
8961   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
8962   // same masks.
8963   bool CanFoldLoad = false;
8964
8965   // Trivial case, when V2 comes from a load.
8966   if (MayFoldVectorLoad(V2))
8967     CanFoldLoad = true;
8968
8969   // When V1 is a load, it can be folded later into a store in isel, example:
8970   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
8971   //    turns into:
8972   //  (MOVLPSmr addr:$src1, VR128:$src2)
8973   // So, recognize this potential and also use MOVLPS or MOVLPD
8974   else if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
8975     CanFoldLoad = true;
8976
8977   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8978   if (CanFoldLoad) {
8979     if (HasSSE2 && NumElems == 2)
8980       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
8981
8982     if (NumElems == 4)
8983       // If we don't care about the second element, proceed to use movss.
8984       if (SVOp->getMaskElt(1) != -1)
8985         return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
8986   }
8987
8988   // movl and movlp will both match v2i64, but v2i64 is never matched by
8989   // movl earlier because we make it strict to avoid messing with the movlp load
8990   // folding logic (see the code above getMOVLP call). Match it here then,
8991   // this is horrible, but will stay like this until we move all shuffle
8992   // matching to x86 specific nodes. Note that for the 1st condition all
8993   // types are matched with movsd.
8994   if (HasSSE2) {
8995     // FIXME: isMOVLMask should be checked and matched before getMOVLP,
8996     // as to remove this logic from here, as much as possible
8997     if (NumElems == 2 || !isMOVLMask(SVOp->getMask(), VT))
8998       return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
8999     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
9000   }
9001
9002   assert(VT != MVT::v4i32 && "unsupported shuffle type");
9003
9004   // Invert the operand order and use SHUFPS to match it.
9005   return getTargetShuffleNode(X86ISD::SHUFP, dl, VT, V2, V1,
9006                               getShuffleSHUFImmediate(SVOp), DAG);
9007 }
9008
9009 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
9010                                          SelectionDAG &DAG) {
9011   SDLoc dl(Load);
9012   MVT VT = Load->getSimpleValueType(0);
9013   MVT EVT = VT.getVectorElementType();
9014   SDValue Addr = Load->getOperand(1);
9015   SDValue NewAddr = DAG.getNode(
9016       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
9017       DAG.getConstant(Index * EVT.getStoreSize(), Addr.getSimpleValueType()));
9018
9019   SDValue NewLoad =
9020       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
9021                   DAG.getMachineFunction().getMachineMemOperand(
9022                       Load->getMemOperand(), 0, EVT.getStoreSize()));
9023   return NewLoad;
9024 }
9025
9026 // It is only safe to call this function if isINSERTPSMask is true for
9027 // this shufflevector mask.
9028 static SDValue getINSERTPS(ShuffleVectorSDNode *SVOp, SDLoc &dl,
9029                            SelectionDAG &DAG) {
9030   // Generate an insertps instruction when inserting an f32 from memory onto a
9031   // v4f32 or when copying a member from one v4f32 to another.
9032   // We also use it for transferring i32 from one register to another,
9033   // since it simply copies the same bits.
9034   // If we're transferring an i32 from memory to a specific element in a
9035   // register, we output a generic DAG that will match the PINSRD
9036   // instruction.
9037   MVT VT = SVOp->getSimpleValueType(0);
9038   MVT EVT = VT.getVectorElementType();
9039   SDValue V1 = SVOp->getOperand(0);
9040   SDValue V2 = SVOp->getOperand(1);
9041   auto Mask = SVOp->getMask();
9042   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
9043          "unsupported vector type for insertps/pinsrd");
9044
9045   auto FromV1Predicate = [](const int &i) { return i < 4 && i > -1; };
9046   auto FromV2Predicate = [](const int &i) { return i >= 4; };
9047   int FromV1 = std::count_if(Mask.begin(), Mask.end(), FromV1Predicate);
9048
9049   SDValue From;
9050   SDValue To;
9051   unsigned DestIndex;
9052   if (FromV1 == 1) {
9053     From = V1;
9054     To = V2;
9055     DestIndex = std::find_if(Mask.begin(), Mask.end(), FromV1Predicate) -
9056                 Mask.begin();
9057
9058     // If we have 1 element from each vector, we have to check if we're
9059     // changing V1's element's place. If so, we're done. Otherwise, we
9060     // should assume we're changing V2's element's place and behave
9061     // accordingly.
9062     int FromV2 = std::count_if(Mask.begin(), Mask.end(), FromV2Predicate);
9063     if (FromV1 == FromV2 && DestIndex == Mask[DestIndex] % 4) {
9064       From = V2;
9065       To = V1;
9066       DestIndex =
9067           std::find_if(Mask.begin(), Mask.end(), FromV2Predicate) - Mask.begin();
9068     }
9069   } else {
9070     assert(std::count_if(Mask.begin(), Mask.end(), FromV2Predicate) == 1 &&
9071            "More than one element from V1 and from V2, or no elements from one "
9072            "of the vectors. This case should not have returned true from "
9073            "isINSERTPSMask");
9074     From = V2;
9075     To = V1;
9076     DestIndex =
9077         std::find_if(Mask.begin(), Mask.end(), FromV2Predicate) - Mask.begin();
9078   }
9079
9080   // Get an index into the source vector in the range [0,4) (the mask is
9081   // in the range [0,8) because it can address V1 and V2)
9082   unsigned SrcIndex = Mask[DestIndex] % 4;
9083   if (MayFoldLoad(From)) {
9084     // Trivial case, when From comes from a load and is only used by the
9085     // shuffle. Make it use insertps from the vector that we need from that
9086     // load.
9087     SDValue NewLoad =
9088         NarrowVectorLoadToElement(cast<LoadSDNode>(From), SrcIndex, DAG);
9089     if (!NewLoad.getNode())
9090       return SDValue();
9091
9092     if (EVT == MVT::f32) {
9093       // Create this as a scalar to vector to match the instruction pattern.
9094       SDValue LoadScalarToVector =
9095           DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, NewLoad);
9096       SDValue InsertpsMask = DAG.getIntPtrConstant(DestIndex << 4);
9097       return DAG.getNode(X86ISD::INSERTPS, dl, VT, To, LoadScalarToVector,
9098                          InsertpsMask);
9099     } else { // EVT == MVT::i32
9100       // If we're getting an i32 from memory, use an INSERT_VECTOR_ELT
9101       // instruction, to match the PINSRD instruction, which loads an i32 to a
9102       // certain vector element.
9103       return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, To, NewLoad,
9104                          DAG.getConstant(DestIndex, MVT::i32));
9105     }
9106   }
9107
9108   // Vector-element-to-vector
9109   SDValue InsertpsMask = DAG.getIntPtrConstant(DestIndex << 4 | SrcIndex << 6);
9110   return DAG.getNode(X86ISD::INSERTPS, dl, VT, To, From, InsertpsMask);
9111 }
9112
9113 // Reduce a vector shuffle to zext.
9114 static SDValue LowerVectorIntExtend(SDValue Op, const X86Subtarget *Subtarget,
9115                                     SelectionDAG &DAG) {
9116   // PMOVZX is only available from SSE41.
9117   if (!Subtarget->hasSSE41())
9118     return SDValue();
9119
9120   MVT VT = Op.getSimpleValueType();
9121
9122   // Only AVX2 support 256-bit vector integer extending.
9123   if (!Subtarget->hasInt256() && VT.is256BitVector())
9124     return SDValue();
9125
9126   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9127   SDLoc DL(Op);
9128   SDValue V1 = Op.getOperand(0);
9129   SDValue V2 = Op.getOperand(1);
9130   unsigned NumElems = VT.getVectorNumElements();
9131
9132   // Extending is an unary operation and the element type of the source vector
9133   // won't be equal to or larger than i64.
9134   if (V2.getOpcode() != ISD::UNDEF || !VT.isInteger() ||
9135       VT.getVectorElementType() == MVT::i64)
9136     return SDValue();
9137
9138   // Find the expansion ratio, e.g. expanding from i8 to i32 has a ratio of 4.
9139   unsigned Shift = 1; // Start from 2, i.e. 1 << 1.
9140   while ((1U << Shift) < NumElems) {
9141     if (SVOp->getMaskElt(1U << Shift) == 1)
9142       break;
9143     Shift += 1;
9144     // The maximal ratio is 8, i.e. from i8 to i64.
9145     if (Shift > 3)
9146       return SDValue();
9147   }
9148
9149   // Check the shuffle mask.
9150   unsigned Mask = (1U << Shift) - 1;
9151   for (unsigned i = 0; i != NumElems; ++i) {
9152     int EltIdx = SVOp->getMaskElt(i);
9153     if ((i & Mask) != 0 && EltIdx != -1)
9154       return SDValue();
9155     if ((i & Mask) == 0 && (unsigned)EltIdx != (i >> Shift))
9156       return SDValue();
9157   }
9158
9159   unsigned NBits = VT.getVectorElementType().getSizeInBits() << Shift;
9160   MVT NeVT = MVT::getIntegerVT(NBits);
9161   MVT NVT = MVT::getVectorVT(NeVT, NumElems >> Shift);
9162
9163   if (!DAG.getTargetLoweringInfo().isTypeLegal(NVT))
9164     return SDValue();
9165
9166   // Simplify the operand as it's prepared to be fed into shuffle.
9167   unsigned SignificantBits = NVT.getSizeInBits() >> Shift;
9168   if (V1.getOpcode() == ISD::BITCAST &&
9169       V1.getOperand(0).getOpcode() == ISD::SCALAR_TO_VECTOR &&
9170       V1.getOperand(0).getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
9171       V1.getOperand(0).getOperand(0)
9172         .getSimpleValueType().getSizeInBits() == SignificantBits) {
9173     // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
9174     SDValue V = V1.getOperand(0).getOperand(0).getOperand(0);
9175     ConstantSDNode *CIdx =
9176       dyn_cast<ConstantSDNode>(V1.getOperand(0).getOperand(0).getOperand(1));
9177     // If it's foldable, i.e. normal load with single use, we will let code
9178     // selection to fold it. Otherwise, we will short the conversion sequence.
9179     if (CIdx && CIdx->getZExtValue() == 0 &&
9180         (!ISD::isNormalLoad(V.getNode()) || !V.hasOneUse())) {
9181       MVT FullVT = V.getSimpleValueType();
9182       MVT V1VT = V1.getSimpleValueType();
9183       if (FullVT.getSizeInBits() > V1VT.getSizeInBits()) {
9184         // The "ext_vec_elt" node is wider than the result node.
9185         // In this case we should extract subvector from V.
9186         // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast (extract_subvector x)).
9187         unsigned Ratio = FullVT.getSizeInBits() / V1VT.getSizeInBits();
9188         MVT SubVecVT = MVT::getVectorVT(FullVT.getVectorElementType(),
9189                                         FullVT.getVectorNumElements()/Ratio);
9190         V = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVecVT, V,
9191                         DAG.getIntPtrConstant(0));
9192       }
9193       V1 = DAG.getNode(ISD::BITCAST, DL, V1VT, V);
9194     }
9195   }
9196
9197   return DAG.getNode(ISD::BITCAST, DL, VT,
9198                      DAG.getNode(X86ISD::VZEXT, DL, NVT, V1));
9199 }
9200
9201 static SDValue NormalizeVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
9202                                       SelectionDAG &DAG) {
9203   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9204   MVT VT = Op.getSimpleValueType();
9205   SDLoc dl(Op);
9206   SDValue V1 = Op.getOperand(0);
9207   SDValue V2 = Op.getOperand(1);
9208
9209   if (isZeroShuffle(SVOp))
9210     return getZeroVector(VT, Subtarget, DAG, dl);
9211
9212   // Handle splat operations
9213   if (SVOp->isSplat()) {
9214     // Use vbroadcast whenever the splat comes from a foldable load
9215     SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG);
9216     if (Broadcast.getNode())
9217       return Broadcast;
9218   }
9219
9220   // Check integer expanding shuffles.
9221   SDValue NewOp = LowerVectorIntExtend(Op, Subtarget, DAG);
9222   if (NewOp.getNode())
9223     return NewOp;
9224
9225   // If the shuffle can be profitably rewritten as a narrower shuffle, then
9226   // do it!
9227   if (VT == MVT::v8i16 || VT == MVT::v16i8 || VT == MVT::v16i16 ||
9228       VT == MVT::v32i8) {
9229     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG);
9230     if (NewOp.getNode())
9231       return DAG.getNode(ISD::BITCAST, dl, VT, NewOp);
9232   } else if (VT.is128BitVector() && Subtarget->hasSSE2()) {
9233     // FIXME: Figure out a cleaner way to do this.
9234     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
9235       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG);
9236       if (NewOp.getNode()) {
9237         MVT NewVT = NewOp.getSimpleValueType();
9238         if (isCommutedMOVLMask(cast<ShuffleVectorSDNode>(NewOp)->getMask(),
9239                                NewVT, true, false))
9240           return getVZextMovL(VT, NewVT, NewOp.getOperand(0), DAG, Subtarget,
9241                               dl);
9242       }
9243     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
9244       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG);
9245       if (NewOp.getNode()) {
9246         MVT NewVT = NewOp.getSimpleValueType();
9247         if (isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)->getMask(), NewVT))
9248           return getVZextMovL(VT, NewVT, NewOp.getOperand(1), DAG, Subtarget,
9249                               dl);
9250       }
9251     }
9252   }
9253   return SDValue();
9254 }
9255
9256 SDValue
9257 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
9258   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9259   SDValue V1 = Op.getOperand(0);
9260   SDValue V2 = Op.getOperand(1);
9261   MVT VT = Op.getSimpleValueType();
9262   SDLoc dl(Op);
9263   unsigned NumElems = VT.getVectorNumElements();
9264   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
9265   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
9266   bool V1IsSplat = false;
9267   bool V2IsSplat = false;
9268   bool HasSSE2 = Subtarget->hasSSE2();
9269   bool HasFp256    = Subtarget->hasFp256();
9270   bool HasInt256   = Subtarget->hasInt256();
9271   MachineFunction &MF = DAG.getMachineFunction();
9272   bool OptForSize = MF.getFunction()->getAttributes().
9273     hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize);
9274
9275   // Check if we should use the experimental vector shuffle lowering. If so,
9276   // delegate completely to that code path.
9277   if (ExperimentalVectorShuffleLowering)
9278     return lowerVectorShuffle(Op, Subtarget, DAG);
9279
9280   assert(VT.getSizeInBits() != 64 && "Can't lower MMX shuffles");
9281
9282   if (V1IsUndef && V2IsUndef)
9283     return DAG.getUNDEF(VT);
9284
9285   // When we create a shuffle node we put the UNDEF node to second operand,
9286   // but in some cases the first operand may be transformed to UNDEF.
9287   // In this case we should just commute the node.
9288   if (V1IsUndef)
9289     return DAG.getCommutedVectorShuffle(*SVOp);
9290
9291   // Vector shuffle lowering takes 3 steps:
9292   //
9293   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
9294   //    narrowing and commutation of operands should be handled.
9295   // 2) Matching of shuffles with known shuffle masks to x86 target specific
9296   //    shuffle nodes.
9297   // 3) Rewriting of unmatched masks into new generic shuffle operations,
9298   //    so the shuffle can be broken into other shuffles and the legalizer can
9299   //    try the lowering again.
9300   //
9301   // The general idea is that no vector_shuffle operation should be left to
9302   // be matched during isel, all of them must be converted to a target specific
9303   // node here.
9304
9305   // Normalize the input vectors. Here splats, zeroed vectors, profitable
9306   // narrowing and commutation of operands should be handled. The actual code
9307   // doesn't include all of those, work in progress...
9308   SDValue NewOp = NormalizeVectorShuffle(Op, Subtarget, DAG);
9309   if (NewOp.getNode())
9310     return NewOp;
9311
9312   SmallVector<int, 8> M(SVOp->getMask().begin(), SVOp->getMask().end());
9313
9314   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
9315   // unpckh_undef). Only use pshufd if speed is more important than size.
9316   if (OptForSize && isUNPCKL_v_undef_Mask(M, VT, HasInt256))
9317     return getTargetShuffleNode(X86ISD::UNPCKL, dl, VT, V1, V1, DAG);
9318   if (OptForSize && isUNPCKH_v_undef_Mask(M, VT, HasInt256))
9319     return getTargetShuffleNode(X86ISD::UNPCKH, dl, VT, V1, V1, DAG);
9320
9321   if (isMOVDDUPMask(M, VT) && Subtarget->hasSSE3() &&
9322       V2IsUndef && MayFoldVectorLoad(V1))
9323     return getMOVDDup(Op, dl, V1, DAG);
9324
9325   if (isMOVHLPS_v_undef_Mask(M, VT))
9326     return getMOVHighToLow(Op, dl, DAG);
9327
9328   // Use to match splats
9329   if (HasSSE2 && isUNPCKHMask(M, VT, HasInt256) && V2IsUndef &&
9330       (VT == MVT::v2f64 || VT == MVT::v2i64))
9331     return getTargetShuffleNode(X86ISD::UNPCKH, dl, VT, V1, V1, DAG);
9332
9333   if (isPSHUFDMask(M, VT)) {
9334     // The actual implementation will match the mask in the if above and then
9335     // during isel it can match several different instructions, not only pshufd
9336     // as its name says, sad but true, emulate the behavior for now...
9337     if (isMOVDDUPMask(M, VT) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
9338       return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
9339
9340     unsigned TargetMask = getShuffleSHUFImmediate(SVOp);
9341
9342     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
9343       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
9344
9345     if (HasFp256 && (VT == MVT::v4f32 || VT == MVT::v2f64))
9346       return getTargetShuffleNode(X86ISD::VPERMILP, dl, VT, V1, TargetMask,
9347                                   DAG);
9348
9349     return getTargetShuffleNode(X86ISD::SHUFP, dl, VT, V1, V1,
9350                                 TargetMask, DAG);
9351   }
9352
9353   if (isPALIGNRMask(M, VT, Subtarget))
9354     return getTargetShuffleNode(X86ISD::PALIGNR, dl, VT, V1, V2,
9355                                 getShufflePALIGNRImmediate(SVOp),
9356                                 DAG);
9357
9358   // Check if this can be converted into a logical shift.
9359   bool isLeft = false;
9360   unsigned ShAmt = 0;
9361   SDValue ShVal;
9362   bool isShift = HasSSE2 && isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
9363   if (isShift && ShVal.hasOneUse()) {
9364     // If the shifted value has multiple uses, it may be cheaper to use
9365     // v_set0 + movlhps or movhlps, etc.
9366     MVT EltVT = VT.getVectorElementType();
9367     ShAmt *= EltVT.getSizeInBits();
9368     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
9369   }
9370
9371   if (isMOVLMask(M, VT)) {
9372     if (ISD::isBuildVectorAllZeros(V1.getNode()))
9373       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
9374     if (!isMOVLPMask(M, VT)) {
9375       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
9376         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
9377
9378       if (VT == MVT::v4i32 || VT == MVT::v4f32)
9379         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
9380     }
9381   }
9382
9383   // FIXME: fold these into legal mask.
9384   if (isMOVLHPSMask(M, VT) && !isUNPCKLMask(M, VT, HasInt256))
9385     return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
9386
9387   if (isMOVHLPSMask(M, VT))
9388     return getMOVHighToLow(Op, dl, DAG);
9389
9390   if (V2IsUndef && isMOVSHDUPMask(M, VT, Subtarget))
9391     return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
9392
9393   if (V2IsUndef && isMOVSLDUPMask(M, VT, Subtarget))
9394     return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
9395
9396   if (isMOVLPMask(M, VT))
9397     return getMOVLP(Op, dl, DAG, HasSSE2);
9398
9399   if (ShouldXformToMOVHLPS(M, VT) ||
9400       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), M, VT))
9401     return DAG.getCommutedVectorShuffle(*SVOp);
9402
9403   if (isShift) {
9404     // No better options. Use a vshldq / vsrldq.
9405     MVT EltVT = VT.getVectorElementType();
9406     ShAmt *= EltVT.getSizeInBits();
9407     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
9408   }
9409
9410   bool Commuted = false;
9411   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
9412   // 1,1,1,1 -> v8i16 though.
9413   BitVector UndefElements;
9414   if (auto *BVOp = dyn_cast<BuildVectorSDNode>(V1.getNode()))
9415     if (BVOp->getConstantSplatNode(&UndefElements) && UndefElements.none())
9416       V1IsSplat = true;
9417   if (auto *BVOp = dyn_cast<BuildVectorSDNode>(V2.getNode()))
9418     if (BVOp->getConstantSplatNode(&UndefElements) && UndefElements.none())
9419       V2IsSplat = true;
9420
9421   // Canonicalize the splat or undef, if present, to be on the RHS.
9422   if (!V2IsUndef && V1IsSplat && !V2IsSplat) {
9423     CommuteVectorShuffleMask(M, NumElems);
9424     std::swap(V1, V2);
9425     std::swap(V1IsSplat, V2IsSplat);
9426     Commuted = true;
9427   }
9428
9429   if (isCommutedMOVLMask(M, VT, V2IsSplat, V2IsUndef)) {
9430     // Shuffling low element of v1 into undef, just return v1.
9431     if (V2IsUndef)
9432       return V1;
9433     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
9434     // the instruction selector will not match, so get a canonical MOVL with
9435     // swapped operands to undo the commute.
9436     return getMOVL(DAG, dl, VT, V2, V1);
9437   }
9438
9439   if (isUNPCKLMask(M, VT, HasInt256))
9440     return getTargetShuffleNode(X86ISD::UNPCKL, dl, VT, V1, V2, DAG);
9441
9442   if (isUNPCKHMask(M, VT, HasInt256))
9443     return getTargetShuffleNode(X86ISD::UNPCKH, dl, VT, V1, V2, DAG);
9444
9445   if (V2IsSplat) {
9446     // Normalize mask so all entries that point to V2 points to its first
9447     // element then try to match unpck{h|l} again. If match, return a
9448     // new vector_shuffle with the corrected mask.p
9449     SmallVector<int, 8> NewMask(M.begin(), M.end());
9450     NormalizeMask(NewMask, NumElems);
9451     if (isUNPCKLMask(NewMask, VT, HasInt256, true))
9452       return getTargetShuffleNode(X86ISD::UNPCKL, dl, VT, V1, V2, DAG);
9453     if (isUNPCKHMask(NewMask, VT, HasInt256, true))
9454       return getTargetShuffleNode(X86ISD::UNPCKH, dl, VT, V1, V2, DAG);
9455   }
9456
9457   if (Commuted) {
9458     // Commute is back and try unpck* again.
9459     // FIXME: this seems wrong.
9460     CommuteVectorShuffleMask(M, NumElems);
9461     std::swap(V1, V2);
9462     std::swap(V1IsSplat, V2IsSplat);
9463
9464     if (isUNPCKLMask(M, VT, HasInt256))
9465       return getTargetShuffleNode(X86ISD::UNPCKL, dl, VT, V1, V2, DAG);
9466
9467     if (isUNPCKHMask(M, VT, HasInt256))
9468       return getTargetShuffleNode(X86ISD::UNPCKH, dl, VT, V1, V2, DAG);
9469   }
9470
9471   // Normalize the node to match x86 shuffle ops if needed
9472   if (!V2IsUndef && (isSHUFPMask(M, VT, /* Commuted */ true)))
9473     return DAG.getCommutedVectorShuffle(*SVOp);
9474
9475   // The checks below are all present in isShuffleMaskLegal, but they are
9476   // inlined here right now to enable us to directly emit target specific
9477   // nodes, and remove one by one until they don't return Op anymore.
9478
9479   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
9480       SVOp->getSplatIndex() == 0 && V2IsUndef) {
9481     if (VT == MVT::v2f64 || VT == MVT::v2i64)
9482       return getTargetShuffleNode(X86ISD::UNPCKL, dl, VT, V1, V1, DAG);
9483   }
9484
9485   if (isPSHUFHWMask(M, VT, HasInt256))
9486     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
9487                                 getShufflePSHUFHWImmediate(SVOp),
9488                                 DAG);
9489
9490   if (isPSHUFLWMask(M, VT, HasInt256))
9491     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
9492                                 getShufflePSHUFLWImmediate(SVOp),
9493                                 DAG);
9494
9495   unsigned MaskValue;
9496   if (isBlendMask(M, VT, Subtarget->hasSSE41(), Subtarget->hasInt256(),
9497                   &MaskValue))
9498     return LowerVECTOR_SHUFFLEtoBlend(SVOp, MaskValue, Subtarget, DAG);
9499
9500   if (isSHUFPMask(M, VT))
9501     return getTargetShuffleNode(X86ISD::SHUFP, dl, VT, V1, V2,
9502                                 getShuffleSHUFImmediate(SVOp), DAG);
9503
9504   if (isUNPCKL_v_undef_Mask(M, VT, HasInt256))
9505     return getTargetShuffleNode(X86ISD::UNPCKL, dl, VT, V1, V1, DAG);
9506   if (isUNPCKH_v_undef_Mask(M, VT, HasInt256))
9507     return getTargetShuffleNode(X86ISD::UNPCKH, dl, VT, V1, V1, DAG);
9508
9509   //===--------------------------------------------------------------------===//
9510   // Generate target specific nodes for 128 or 256-bit shuffles only
9511   // supported in the AVX instruction set.
9512   //
9513
9514   // Handle VMOVDDUPY permutations
9515   if (V2IsUndef && isMOVDDUPYMask(M, VT, HasFp256))
9516     return getTargetShuffleNode(X86ISD::MOVDDUP, dl, VT, V1, DAG);
9517
9518   // Handle VPERMILPS/D* permutations
9519   if (isVPERMILPMask(M, VT)) {
9520     if ((HasInt256 && VT == MVT::v8i32) || VT == MVT::v16i32)
9521       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1,
9522                                   getShuffleSHUFImmediate(SVOp), DAG);
9523     return getTargetShuffleNode(X86ISD::VPERMILP, dl, VT, V1,
9524                                 getShuffleSHUFImmediate(SVOp), DAG);
9525   }
9526
9527   unsigned Idx;
9528   if (VT.is512BitVector() && isINSERT64x4Mask(M, VT, &Idx))
9529     return Insert256BitVector(V1, Extract256BitVector(V2, 0, DAG, dl),
9530                               Idx*(NumElems/2), DAG, dl);
9531
9532   // Handle VPERM2F128/VPERM2I128 permutations
9533   if (isVPERM2X128Mask(M, VT, HasFp256))
9534     return getTargetShuffleNode(X86ISD::VPERM2X128, dl, VT, V1,
9535                                 V2, getShuffleVPERM2X128Immediate(SVOp), DAG);
9536
9537   if (Subtarget->hasSSE41() && isINSERTPSMask(M, VT))
9538     return getINSERTPS(SVOp, dl, DAG);
9539
9540   unsigned Imm8;
9541   if (V2IsUndef && HasInt256 && isPermImmMask(M, VT, Imm8))
9542     return getTargetShuffleNode(X86ISD::VPERMI, dl, VT, V1, Imm8, DAG);
9543
9544   if ((V2IsUndef && HasInt256 && VT.is256BitVector() && NumElems == 8) ||
9545       VT.is512BitVector()) {
9546     MVT MaskEltVT = MVT::getIntegerVT(VT.getVectorElementType().getSizeInBits());
9547     MVT MaskVectorVT = MVT::getVectorVT(MaskEltVT, NumElems);
9548     SmallVector<SDValue, 16> permclMask;
9549     for (unsigned i = 0; i != NumElems; ++i) {
9550       permclMask.push_back(DAG.getConstant((M[i]>=0) ? M[i] : 0, MaskEltVT));
9551     }
9552
9553     SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVectorVT, permclMask);
9554     if (V2IsUndef)
9555       // Bitcast is for VPERMPS since mask is v8i32 but node takes v8f32
9556       return DAG.getNode(X86ISD::VPERMV, dl, VT,
9557                           DAG.getNode(ISD::BITCAST, dl, VT, Mask), V1);
9558     return DAG.getNode(X86ISD::VPERMV3, dl, VT, V1,
9559                        DAG.getNode(ISD::BITCAST, dl, VT, Mask), V2);
9560   }
9561
9562   //===--------------------------------------------------------------------===//
9563   // Since no target specific shuffle was selected for this generic one,
9564   // lower it into other known shuffles. FIXME: this isn't true yet, but
9565   // this is the plan.
9566   //
9567
9568   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
9569   if (VT == MVT::v8i16) {
9570     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, Subtarget, DAG);
9571     if (NewOp.getNode())
9572       return NewOp;
9573   }
9574
9575   if (VT == MVT::v16i16 && Subtarget->hasInt256()) {
9576     SDValue NewOp = LowerVECTOR_SHUFFLEv16i16(Op, DAG);
9577     if (NewOp.getNode())
9578       return NewOp;
9579   }
9580
9581   if (VT == MVT::v16i8) {
9582     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, Subtarget, DAG);
9583     if (NewOp.getNode())
9584       return NewOp;
9585   }
9586
9587   if (VT == MVT::v32i8) {
9588     SDValue NewOp = LowerVECTOR_SHUFFLEv32i8(SVOp, Subtarget, DAG);
9589     if (NewOp.getNode())
9590       return NewOp;
9591   }
9592
9593   // Handle all 128-bit wide vectors with 4 elements, and match them with
9594   // several different shuffle types.
9595   if (NumElems == 4 && VT.is128BitVector())
9596     return LowerVECTOR_SHUFFLE_128v4(SVOp, DAG);
9597
9598   // Handle general 256-bit shuffles
9599   if (VT.is256BitVector())
9600     return LowerVECTOR_SHUFFLE_256(SVOp, DAG);
9601
9602   return SDValue();
9603 }
9604
9605 // This function assumes its argument is a BUILD_VECTOR of constants or
9606 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
9607 // true.
9608 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
9609                                     unsigned &MaskValue) {
9610   MaskValue = 0;
9611   unsigned NumElems = BuildVector->getNumOperands();
9612   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
9613   unsigned NumLanes = (NumElems - 1) / 8 + 1;
9614   unsigned NumElemsInLane = NumElems / NumLanes;
9615
9616   // Blend for v16i16 should be symetric for the both lanes.
9617   for (unsigned i = 0; i < NumElemsInLane; ++i) {
9618     SDValue EltCond = BuildVector->getOperand(i);
9619     SDValue SndLaneEltCond =
9620         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
9621
9622     int Lane1Cond = -1, Lane2Cond = -1;
9623     if (isa<ConstantSDNode>(EltCond))
9624       Lane1Cond = !isZero(EltCond);
9625     if (isa<ConstantSDNode>(SndLaneEltCond))
9626       Lane2Cond = !isZero(SndLaneEltCond);
9627
9628     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
9629       // Lane1Cond != 0, means we want the first argument.
9630       // Lane1Cond == 0, means we want the second argument.
9631       // The encoding of this argument is 0 for the first argument, 1
9632       // for the second. Therefore, invert the condition.
9633       MaskValue |= !Lane1Cond << i;
9634     else if (Lane1Cond < 0)
9635       MaskValue |= !Lane2Cond << i;
9636     else
9637       return false;
9638   }
9639   return true;
9640 }
9641
9642 // Try to lower a vselect node into a simple blend instruction.
9643 static SDValue LowerVSELECTtoBlend(SDValue Op, const X86Subtarget *Subtarget,
9644                                    SelectionDAG &DAG) {
9645   SDValue Cond = Op.getOperand(0);
9646   SDValue LHS = Op.getOperand(1);
9647   SDValue RHS = Op.getOperand(2);
9648   SDLoc dl(Op);
9649   MVT VT = Op.getSimpleValueType();
9650   MVT EltVT = VT.getVectorElementType();
9651   unsigned NumElems = VT.getVectorNumElements();
9652
9653   // There is no blend with immediate in AVX-512.
9654   if (VT.is512BitVector())
9655     return SDValue();
9656
9657   if (!Subtarget->hasSSE41() || EltVT == MVT::i8)
9658     return SDValue();
9659   if (!Subtarget->hasInt256() && VT == MVT::v16i16)
9660     return SDValue();
9661
9662   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
9663     return SDValue();
9664
9665   // Check the mask for BLEND and build the value.
9666   unsigned MaskValue = 0;
9667   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
9668     return SDValue();
9669
9670   // Convert i32 vectors to floating point if it is not AVX2.
9671   // AVX2 introduced VPBLENDD instruction for 128 and 256-bit vectors.
9672   MVT BlendVT = VT;
9673   if (EltVT == MVT::i64 || (EltVT == MVT::i32 && !Subtarget->hasInt256())) {
9674     BlendVT = MVT::getVectorVT(MVT::getFloatingPointVT(EltVT.getSizeInBits()),
9675                                NumElems);
9676     LHS = DAG.getNode(ISD::BITCAST, dl, VT, LHS);
9677     RHS = DAG.getNode(ISD::BITCAST, dl, VT, RHS);
9678   }
9679
9680   SDValue Ret = DAG.getNode(X86ISD::BLENDI, dl, BlendVT, LHS, RHS,
9681                             DAG.getConstant(MaskValue, MVT::i32));
9682   return DAG.getNode(ISD::BITCAST, dl, VT, Ret);
9683 }
9684
9685 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
9686   SDValue BlendOp = LowerVSELECTtoBlend(Op, Subtarget, DAG);
9687   if (BlendOp.getNode())
9688     return BlendOp;
9689
9690   // Some types for vselect were previously set to Expand, not Legal or
9691   // Custom. Return an empty SDValue so we fall-through to Expand, after
9692   // the Custom lowering phase.
9693   MVT VT = Op.getSimpleValueType();
9694   switch (VT.SimpleTy) {
9695   default:
9696     break;
9697   case MVT::v8i16:
9698   case MVT::v16i16:
9699     return SDValue();
9700   }
9701
9702   // We couldn't create a "Blend with immediate" node.
9703   // This node should still be legal, but we'll have to emit a blendv*
9704   // instruction.
9705   return Op;
9706 }
9707
9708 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
9709   MVT VT = Op.getSimpleValueType();
9710   SDLoc dl(Op);
9711
9712   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
9713     return SDValue();
9714
9715   if (VT.getSizeInBits() == 8) {
9716     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
9717                                   Op.getOperand(0), Op.getOperand(1));
9718     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
9719                                   DAG.getValueType(VT));
9720     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
9721   }
9722
9723   if (VT.getSizeInBits() == 16) {
9724     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
9725     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
9726     if (Idx == 0)
9727       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
9728                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
9729                                      DAG.getNode(ISD::BITCAST, dl,
9730                                                  MVT::v4i32,
9731                                                  Op.getOperand(0)),
9732                                      Op.getOperand(1)));
9733     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
9734                                   Op.getOperand(0), Op.getOperand(1));
9735     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
9736                                   DAG.getValueType(VT));
9737     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
9738   }
9739
9740   if (VT == MVT::f32) {
9741     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
9742     // the result back to FR32 register. It's only worth matching if the
9743     // result has a single use which is a store or a bitcast to i32.  And in
9744     // the case of a store, it's not worth it if the index is a constant 0,
9745     // because a MOVSSmr can be used instead, which is smaller and faster.
9746     if (!Op.hasOneUse())
9747       return SDValue();
9748     SDNode *User = *Op.getNode()->use_begin();
9749     if ((User->getOpcode() != ISD::STORE ||
9750          (isa<ConstantSDNode>(Op.getOperand(1)) &&
9751           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
9752         (User->getOpcode() != ISD::BITCAST ||
9753          User->getValueType(0) != MVT::i32))
9754       return SDValue();
9755     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
9756                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
9757                                               Op.getOperand(0)),
9758                                               Op.getOperand(1));
9759     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
9760   }
9761
9762   if (VT == MVT::i32 || VT == MVT::i64) {
9763     // ExtractPS/pextrq works with constant index.
9764     if (isa<ConstantSDNode>(Op.getOperand(1)))
9765       return Op;
9766   }
9767   return SDValue();
9768 }
9769
9770 /// Extract one bit from mask vector, like v16i1 or v8i1.
9771 /// AVX-512 feature.
9772 SDValue
9773 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
9774   SDValue Vec = Op.getOperand(0);
9775   SDLoc dl(Vec);
9776   MVT VecVT = Vec.getSimpleValueType();
9777   SDValue Idx = Op.getOperand(1);
9778   MVT EltVT = Op.getSimpleValueType();
9779
9780   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
9781
9782   // variable index can't be handled in mask registers,
9783   // extend vector to VR512
9784   if (!isa<ConstantSDNode>(Idx)) {
9785     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
9786     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
9787     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
9788                               ExtVT.getVectorElementType(), Ext, Idx);
9789     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
9790   }
9791
9792   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
9793   const TargetRegisterClass* rc = getRegClassFor(VecVT);
9794   unsigned MaxSift = rc->getSize()*8 - 1;
9795   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
9796                     DAG.getConstant(MaxSift - IdxVal, MVT::i8));
9797   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
9798                     DAG.getConstant(MaxSift, MVT::i8));
9799   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
9800                        DAG.getIntPtrConstant(0));
9801 }
9802
9803 SDValue
9804 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
9805                                            SelectionDAG &DAG) const {
9806   SDLoc dl(Op);
9807   SDValue Vec = Op.getOperand(0);
9808   MVT VecVT = Vec.getSimpleValueType();
9809   SDValue Idx = Op.getOperand(1);
9810
9811   if (Op.getSimpleValueType() == MVT::i1)
9812     return ExtractBitFromMaskVector(Op, DAG);
9813
9814   if (!isa<ConstantSDNode>(Idx)) {
9815     if (VecVT.is512BitVector() ||
9816         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
9817          VecVT.getVectorElementType().getSizeInBits() == 32)) {
9818
9819       MVT MaskEltVT =
9820         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
9821       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
9822                                     MaskEltVT.getSizeInBits());
9823
9824       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
9825       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
9826                                 getZeroVector(MaskVT, Subtarget, DAG, dl),
9827                                 Idx, DAG.getConstant(0, getPointerTy()));
9828       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
9829       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(),
9830                         Perm, DAG.getConstant(0, getPointerTy()));
9831     }
9832     return SDValue();
9833   }
9834
9835   // If this is a 256-bit vector result, first extract the 128-bit vector and
9836   // then extract the element from the 128-bit vector.
9837   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
9838
9839     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
9840     // Get the 128-bit vector.
9841     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
9842     MVT EltVT = VecVT.getVectorElementType();
9843
9844     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
9845
9846     //if (IdxVal >= NumElems/2)
9847     //  IdxVal -= NumElems/2;
9848     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
9849     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
9850                        DAG.getConstant(IdxVal, MVT::i32));
9851   }
9852
9853   assert(VecVT.is128BitVector() && "Unexpected vector length");
9854
9855   if (Subtarget->hasSSE41()) {
9856     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
9857     if (Res.getNode())
9858       return Res;
9859   }
9860
9861   MVT VT = Op.getSimpleValueType();
9862   // TODO: handle v16i8.
9863   if (VT.getSizeInBits() == 16) {
9864     SDValue Vec = Op.getOperand(0);
9865     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
9866     if (Idx == 0)
9867       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
9868                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
9869                                      DAG.getNode(ISD::BITCAST, dl,
9870                                                  MVT::v4i32, Vec),
9871                                      Op.getOperand(1)));
9872     // Transform it so it match pextrw which produces a 32-bit result.
9873     MVT EltVT = MVT::i32;
9874     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
9875                                   Op.getOperand(0), Op.getOperand(1));
9876     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
9877                                   DAG.getValueType(VT));
9878     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
9879   }
9880
9881   if (VT.getSizeInBits() == 32) {
9882     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
9883     if (Idx == 0)
9884       return Op;
9885
9886     // SHUFPS the element to the lowest double word, then movss.
9887     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
9888     MVT VVT = Op.getOperand(0).getSimpleValueType();
9889     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
9890                                        DAG.getUNDEF(VVT), Mask);
9891     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
9892                        DAG.getIntPtrConstant(0));
9893   }
9894
9895   if (VT.getSizeInBits() == 64) {
9896     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
9897     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
9898     //        to match extract_elt for f64.
9899     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
9900     if (Idx == 0)
9901       return Op;
9902
9903     // UNPCKHPD the element to the lowest double word, then movsd.
9904     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
9905     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
9906     int Mask[2] = { 1, -1 };
9907     MVT VVT = Op.getOperand(0).getSimpleValueType();
9908     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
9909                                        DAG.getUNDEF(VVT), Mask);
9910     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
9911                        DAG.getIntPtrConstant(0));
9912   }
9913
9914   return SDValue();
9915 }
9916
9917 static SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
9918   MVT VT = Op.getSimpleValueType();
9919   MVT EltVT = VT.getVectorElementType();
9920   SDLoc dl(Op);
9921
9922   SDValue N0 = Op.getOperand(0);
9923   SDValue N1 = Op.getOperand(1);
9924   SDValue N2 = Op.getOperand(2);
9925
9926   if (!VT.is128BitVector())
9927     return SDValue();
9928
9929   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
9930       isa<ConstantSDNode>(N2)) {
9931     unsigned Opc;
9932     if (VT == MVT::v8i16)
9933       Opc = X86ISD::PINSRW;
9934     else if (VT == MVT::v16i8)
9935       Opc = X86ISD::PINSRB;
9936     else
9937       Opc = X86ISD::PINSRB;
9938
9939     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
9940     // argument.
9941     if (N1.getValueType() != MVT::i32)
9942       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
9943     if (N2.getValueType() != MVT::i32)
9944       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
9945     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
9946   }
9947
9948   if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
9949     // Bits [7:6] of the constant are the source select.  This will always be
9950     //  zero here.  The DAG Combiner may combine an extract_elt index into these
9951     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
9952     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
9953     // Bits [5:4] of the constant are the destination select.  This is the
9954     //  value of the incoming immediate.
9955     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
9956     //   combine either bitwise AND or insert of float 0.0 to set these bits.
9957     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
9958     // Create this as a scalar to vector..
9959     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
9960     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
9961   }
9962
9963   if ((EltVT == MVT::i32 || EltVT == MVT::i64) && isa<ConstantSDNode>(N2)) {
9964     // PINSR* works with constant index.
9965     return Op;
9966   }
9967   return SDValue();
9968 }
9969
9970 /// Insert one bit to mask vector, like v16i1 or v8i1.
9971 /// AVX-512 feature.
9972 SDValue
9973 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
9974   SDLoc dl(Op);
9975   SDValue Vec = Op.getOperand(0);
9976   SDValue Elt = Op.getOperand(1);
9977   SDValue Idx = Op.getOperand(2);
9978   MVT VecVT = Vec.getSimpleValueType();
9979
9980   if (!isa<ConstantSDNode>(Idx)) {
9981     // Non constant index. Extend source and destination,
9982     // insert element and then truncate the result.
9983     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
9984     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
9985     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
9986       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
9987       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
9988     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
9989   }
9990
9991   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
9992   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
9993   if (Vec.getOpcode() == ISD::UNDEF)
9994     return DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
9995                        DAG.getConstant(IdxVal, MVT::i8));
9996   const TargetRegisterClass* rc = getRegClassFor(VecVT);
9997   unsigned MaxSift = rc->getSize()*8 - 1;
9998   EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
9999                     DAG.getConstant(MaxSift, MVT::i8));
10000   EltInVec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, EltInVec,
10001                     DAG.getConstant(MaxSift - IdxVal, MVT::i8));
10002   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
10003 }
10004 SDValue
10005 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
10006   MVT VT = Op.getSimpleValueType();
10007   MVT EltVT = VT.getVectorElementType();
10008
10009   if (EltVT == MVT::i1)
10010     return InsertBitToMaskVector(Op, DAG);
10011
10012   SDLoc dl(Op);
10013   SDValue N0 = Op.getOperand(0);
10014   SDValue N1 = Op.getOperand(1);
10015   SDValue N2 = Op.getOperand(2);
10016
10017   // If this is a 256-bit vector result, first extract the 128-bit vector,
10018   // insert the element into the extracted half and then place it back.
10019   if (VT.is256BitVector() || VT.is512BitVector()) {
10020     if (!isa<ConstantSDNode>(N2))
10021       return SDValue();
10022
10023     // Get the desired 128-bit vector half.
10024     unsigned IdxVal = cast<ConstantSDNode>(N2)->getZExtValue();
10025     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
10026
10027     // Insert the element into the desired half.
10028     unsigned NumEltsIn128 = 128/EltVT.getSizeInBits();
10029     unsigned IdxIn128 = IdxVal - (IdxVal/NumEltsIn128) * NumEltsIn128;
10030
10031     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
10032                     DAG.getConstant(IdxIn128, MVT::i32));
10033
10034     // Insert the changed part back to the 256-bit vector
10035     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
10036   }
10037
10038   if (Subtarget->hasSSE41())
10039     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
10040
10041   if (EltVT == MVT::i8)
10042     return SDValue();
10043
10044   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
10045     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
10046     // as its second argument.
10047     if (N1.getValueType() != MVT::i32)
10048       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10049     if (N2.getValueType() != MVT::i32)
10050       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
10051     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
10052   }
10053   return SDValue();
10054 }
10055
10056 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
10057   SDLoc dl(Op);
10058   MVT OpVT = Op.getSimpleValueType();
10059
10060   // If this is a 256-bit vector result, first insert into a 128-bit
10061   // vector and then insert into the 256-bit vector.
10062   if (!OpVT.is128BitVector()) {
10063     // Insert into a 128-bit vector.
10064     unsigned SizeFactor = OpVT.getSizeInBits()/128;
10065     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
10066                                  OpVT.getVectorNumElements() / SizeFactor);
10067
10068     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
10069
10070     // Insert the 128-bit vector.
10071     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
10072   }
10073
10074   if (OpVT == MVT::v1i64 &&
10075       Op.getOperand(0).getValueType() == MVT::i64)
10076     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
10077
10078   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
10079   assert(OpVT.is128BitVector() && "Expected an SSE type!");
10080   return DAG.getNode(ISD::BITCAST, dl, OpVT,
10081                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
10082 }
10083
10084 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
10085 // a simple subregister reference or explicit instructions to grab
10086 // upper bits of a vector.
10087 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10088                                       SelectionDAG &DAG) {
10089   SDLoc dl(Op);
10090   SDValue In =  Op.getOperand(0);
10091   SDValue Idx = Op.getOperand(1);
10092   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10093   MVT ResVT   = Op.getSimpleValueType();
10094   MVT InVT    = In.getSimpleValueType();
10095
10096   if (Subtarget->hasFp256()) {
10097     if (ResVT.is128BitVector() &&
10098         (InVT.is256BitVector() || InVT.is512BitVector()) &&
10099         isa<ConstantSDNode>(Idx)) {
10100       return Extract128BitVector(In, IdxVal, DAG, dl);
10101     }
10102     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
10103         isa<ConstantSDNode>(Idx)) {
10104       return Extract256BitVector(In, IdxVal, DAG, dl);
10105     }
10106   }
10107   return SDValue();
10108 }
10109
10110 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
10111 // simple superregister reference or explicit instructions to insert
10112 // the upper bits of a vector.
10113 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10114                                      SelectionDAG &DAG) {
10115   if (Subtarget->hasFp256()) {
10116     SDLoc dl(Op.getNode());
10117     SDValue Vec = Op.getNode()->getOperand(0);
10118     SDValue SubVec = Op.getNode()->getOperand(1);
10119     SDValue Idx = Op.getNode()->getOperand(2);
10120
10121     if ((Op.getNode()->getSimpleValueType(0).is256BitVector() ||
10122          Op.getNode()->getSimpleValueType(0).is512BitVector()) &&
10123         SubVec.getNode()->getSimpleValueType(0).is128BitVector() &&
10124         isa<ConstantSDNode>(Idx)) {
10125       unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10126       return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
10127     }
10128
10129     if (Op.getNode()->getSimpleValueType(0).is512BitVector() &&
10130         SubVec.getNode()->getSimpleValueType(0).is256BitVector() &&
10131         isa<ConstantSDNode>(Idx)) {
10132       unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10133       return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
10134     }
10135   }
10136   return SDValue();
10137 }
10138
10139 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
10140 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
10141 // one of the above mentioned nodes. It has to be wrapped because otherwise
10142 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
10143 // be used to form addressing mode. These wrapped nodes will be selected
10144 // into MOV32ri.
10145 SDValue
10146 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
10147   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
10148
10149   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10150   // global base reg.
10151   unsigned char OpFlag = 0;
10152   unsigned WrapperKind = X86ISD::Wrapper;
10153   CodeModel::Model M = DAG.getTarget().getCodeModel();
10154
10155   if (Subtarget->isPICStyleRIPRel() &&
10156       (M == CodeModel::Small || M == CodeModel::Kernel))
10157     WrapperKind = X86ISD::WrapperRIP;
10158   else if (Subtarget->isPICStyleGOT())
10159     OpFlag = X86II::MO_GOTOFF;
10160   else if (Subtarget->isPICStyleStubPIC())
10161     OpFlag = X86II::MO_PIC_BASE_OFFSET;
10162
10163   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
10164                                              CP->getAlignment(),
10165                                              CP->getOffset(), OpFlag);
10166   SDLoc DL(CP);
10167   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10168   // With PIC, the address is actually $g + Offset.
10169   if (OpFlag) {
10170     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10171                          DAG.getNode(X86ISD::GlobalBaseReg,
10172                                      SDLoc(), getPointerTy()),
10173                          Result);
10174   }
10175
10176   return Result;
10177 }
10178
10179 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
10180   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
10181
10182   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10183   // global base reg.
10184   unsigned char OpFlag = 0;
10185   unsigned WrapperKind = X86ISD::Wrapper;
10186   CodeModel::Model M = DAG.getTarget().getCodeModel();
10187
10188   if (Subtarget->isPICStyleRIPRel() &&
10189       (M == CodeModel::Small || M == CodeModel::Kernel))
10190     WrapperKind = X86ISD::WrapperRIP;
10191   else if (Subtarget->isPICStyleGOT())
10192     OpFlag = X86II::MO_GOTOFF;
10193   else if (Subtarget->isPICStyleStubPIC())
10194     OpFlag = X86II::MO_PIC_BASE_OFFSET;
10195
10196   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
10197                                           OpFlag);
10198   SDLoc DL(JT);
10199   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10200
10201   // With PIC, the address is actually $g + Offset.
10202   if (OpFlag)
10203     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10204                          DAG.getNode(X86ISD::GlobalBaseReg,
10205                                      SDLoc(), getPointerTy()),
10206                          Result);
10207
10208   return Result;
10209 }
10210
10211 SDValue
10212 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
10213   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
10214
10215   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10216   // global base reg.
10217   unsigned char OpFlag = 0;
10218   unsigned WrapperKind = X86ISD::Wrapper;
10219   CodeModel::Model M = DAG.getTarget().getCodeModel();
10220
10221   if (Subtarget->isPICStyleRIPRel() &&
10222       (M == CodeModel::Small || M == CodeModel::Kernel)) {
10223     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
10224       OpFlag = X86II::MO_GOTPCREL;
10225     WrapperKind = X86ISD::WrapperRIP;
10226   } else if (Subtarget->isPICStyleGOT()) {
10227     OpFlag = X86II::MO_GOT;
10228   } else if (Subtarget->isPICStyleStubPIC()) {
10229     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
10230   } else if (Subtarget->isPICStyleStubNoDynamic()) {
10231     OpFlag = X86II::MO_DARWIN_NONLAZY;
10232   }
10233
10234   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
10235
10236   SDLoc DL(Op);
10237   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10238
10239   // With PIC, the address is actually $g + Offset.
10240   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
10241       !Subtarget->is64Bit()) {
10242     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10243                          DAG.getNode(X86ISD::GlobalBaseReg,
10244                                      SDLoc(), getPointerTy()),
10245                          Result);
10246   }
10247
10248   // For symbols that require a load from a stub to get the address, emit the
10249   // load.
10250   if (isGlobalStubReference(OpFlag))
10251     Result = DAG.getLoad(getPointerTy(), DL, DAG.getEntryNode(), Result,
10252                          MachinePointerInfo::getGOT(), false, false, false, 0);
10253
10254   return Result;
10255 }
10256
10257 SDValue
10258 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
10259   // Create the TargetBlockAddressAddress node.
10260   unsigned char OpFlags =
10261     Subtarget->ClassifyBlockAddressReference();
10262   CodeModel::Model M = DAG.getTarget().getCodeModel();
10263   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
10264   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
10265   SDLoc dl(Op);
10266   SDValue Result = DAG.getTargetBlockAddress(BA, getPointerTy(), Offset,
10267                                              OpFlags);
10268
10269   if (Subtarget->isPICStyleRIPRel() &&
10270       (M == CodeModel::Small || M == CodeModel::Kernel))
10271     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
10272   else
10273     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
10274
10275   // With PIC, the address is actually $g + Offset.
10276   if (isGlobalRelativeToPICBase(OpFlags)) {
10277     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
10278                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
10279                          Result);
10280   }
10281
10282   return Result;
10283 }
10284
10285 SDValue
10286 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
10287                                       int64_t Offset, SelectionDAG &DAG) const {
10288   // Create the TargetGlobalAddress node, folding in the constant
10289   // offset if it is legal.
10290   unsigned char OpFlags =
10291       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
10292   CodeModel::Model M = DAG.getTarget().getCodeModel();
10293   SDValue Result;
10294   if (OpFlags == X86II::MO_NO_FLAG &&
10295       X86::isOffsetSuitableForCodeModel(Offset, M)) {
10296     // A direct static reference to a global.
10297     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
10298     Offset = 0;
10299   } else {
10300     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
10301   }
10302
10303   if (Subtarget->isPICStyleRIPRel() &&
10304       (M == CodeModel::Small || M == CodeModel::Kernel))
10305     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
10306   else
10307     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
10308
10309   // With PIC, the address is actually $g + Offset.
10310   if (isGlobalRelativeToPICBase(OpFlags)) {
10311     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
10312                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
10313                          Result);
10314   }
10315
10316   // For globals that require a load from a stub to get the address, emit the
10317   // load.
10318   if (isGlobalStubReference(OpFlags))
10319     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
10320                          MachinePointerInfo::getGOT(), false, false, false, 0);
10321
10322   // If there was a non-zero offset that we didn't fold, create an explicit
10323   // addition for it.
10324   if (Offset != 0)
10325     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
10326                          DAG.getConstant(Offset, getPointerTy()));
10327
10328   return Result;
10329 }
10330
10331 SDValue
10332 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
10333   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
10334   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
10335   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
10336 }
10337
10338 static SDValue
10339 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
10340            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
10341            unsigned char OperandFlags, bool LocalDynamic = false) {
10342   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
10343   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
10344   SDLoc dl(GA);
10345   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
10346                                            GA->getValueType(0),
10347                                            GA->getOffset(),
10348                                            OperandFlags);
10349
10350   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
10351                                            : X86ISD::TLSADDR;
10352
10353   if (InFlag) {
10354     SDValue Ops[] = { Chain,  TGA, *InFlag };
10355     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
10356   } else {
10357     SDValue Ops[]  = { Chain, TGA };
10358     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
10359   }
10360
10361   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
10362   MFI->setAdjustsStack(true);
10363
10364   SDValue Flag = Chain.getValue(1);
10365   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
10366 }
10367
10368 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
10369 static SDValue
10370 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
10371                                 const EVT PtrVT) {
10372   SDValue InFlag;
10373   SDLoc dl(GA);  // ? function entry point might be better
10374   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
10375                                    DAG.getNode(X86ISD::GlobalBaseReg,
10376                                                SDLoc(), PtrVT), InFlag);
10377   InFlag = Chain.getValue(1);
10378
10379   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
10380 }
10381
10382 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
10383 static SDValue
10384 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
10385                                 const EVT PtrVT) {
10386   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
10387                     X86::RAX, X86II::MO_TLSGD);
10388 }
10389
10390 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
10391                                            SelectionDAG &DAG,
10392                                            const EVT PtrVT,
10393                                            bool is64Bit) {
10394   SDLoc dl(GA);
10395
10396   // Get the start address of the TLS block for this module.
10397   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
10398       .getInfo<X86MachineFunctionInfo>();
10399   MFI->incNumLocalDynamicTLSAccesses();
10400
10401   SDValue Base;
10402   if (is64Bit) {
10403     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
10404                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
10405   } else {
10406     SDValue InFlag;
10407     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
10408         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
10409     InFlag = Chain.getValue(1);
10410     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
10411                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
10412   }
10413
10414   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
10415   // of Base.
10416
10417   // Build x@dtpoff.
10418   unsigned char OperandFlags = X86II::MO_DTPOFF;
10419   unsigned WrapperKind = X86ISD::Wrapper;
10420   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
10421                                            GA->getValueType(0),
10422                                            GA->getOffset(), OperandFlags);
10423   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
10424
10425   // Add x@dtpoff with the base.
10426   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
10427 }
10428
10429 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
10430 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
10431                                    const EVT PtrVT, TLSModel::Model model,
10432                                    bool is64Bit, bool isPIC) {
10433   SDLoc dl(GA);
10434
10435   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
10436   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
10437                                                          is64Bit ? 257 : 256));
10438
10439   SDValue ThreadPointer =
10440       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0),
10441                   MachinePointerInfo(Ptr), false, false, false, 0);
10442
10443   unsigned char OperandFlags = 0;
10444   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
10445   // initialexec.
10446   unsigned WrapperKind = X86ISD::Wrapper;
10447   if (model == TLSModel::LocalExec) {
10448     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
10449   } else if (model == TLSModel::InitialExec) {
10450     if (is64Bit) {
10451       OperandFlags = X86II::MO_GOTTPOFF;
10452       WrapperKind = X86ISD::WrapperRIP;
10453     } else {
10454       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
10455     }
10456   } else {
10457     llvm_unreachable("Unexpected model");
10458   }
10459
10460   // emit "addl x@ntpoff,%eax" (local exec)
10461   // or "addl x@indntpoff,%eax" (initial exec)
10462   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
10463   SDValue TGA =
10464       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
10465                                  GA->getOffset(), OperandFlags);
10466   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
10467
10468   if (model == TLSModel::InitialExec) {
10469     if (isPIC && !is64Bit) {
10470       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
10471                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
10472                            Offset);
10473     }
10474
10475     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
10476                          MachinePointerInfo::getGOT(), false, false, false, 0);
10477   }
10478
10479   // The address of the thread local variable is the add of the thread
10480   // pointer with the offset of the variable.
10481   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
10482 }
10483
10484 SDValue
10485 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
10486
10487   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
10488   const GlobalValue *GV = GA->getGlobal();
10489
10490   if (Subtarget->isTargetELF()) {
10491     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
10492
10493     switch (model) {
10494       case TLSModel::GeneralDynamic:
10495         if (Subtarget->is64Bit())
10496           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
10497         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
10498       case TLSModel::LocalDynamic:
10499         return LowerToTLSLocalDynamicModel(GA, DAG, getPointerTy(),
10500                                            Subtarget->is64Bit());
10501       case TLSModel::InitialExec:
10502       case TLSModel::LocalExec:
10503         return LowerToTLSExecModel(
10504             GA, DAG, getPointerTy(), model, Subtarget->is64Bit(),
10505             DAG.getTarget().getRelocationModel() == Reloc::PIC_);
10506     }
10507     llvm_unreachable("Unknown TLS model.");
10508   }
10509
10510   if (Subtarget->isTargetDarwin()) {
10511     // Darwin only has one model of TLS.  Lower to that.
10512     unsigned char OpFlag = 0;
10513     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
10514                            X86ISD::WrapperRIP : X86ISD::Wrapper;
10515
10516     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10517     // global base reg.
10518     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
10519                  !Subtarget->is64Bit();
10520     if (PIC32)
10521       OpFlag = X86II::MO_TLVP_PIC_BASE;
10522     else
10523       OpFlag = X86II::MO_TLVP;
10524     SDLoc DL(Op);
10525     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
10526                                                 GA->getValueType(0),
10527                                                 GA->getOffset(), OpFlag);
10528     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10529
10530     // With PIC32, the address is actually $g + Offset.
10531     if (PIC32)
10532       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10533                            DAG.getNode(X86ISD::GlobalBaseReg,
10534                                        SDLoc(), getPointerTy()),
10535                            Offset);
10536
10537     // Lowering the machine isd will make sure everything is in the right
10538     // location.
10539     SDValue Chain = DAG.getEntryNode();
10540     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
10541     SDValue Args[] = { Chain, Offset };
10542     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
10543
10544     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
10545     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
10546     MFI->setAdjustsStack(true);
10547
10548     // And our return value (tls address) is in the standard call return value
10549     // location.
10550     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
10551     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy(),
10552                               Chain.getValue(1));
10553   }
10554
10555   if (Subtarget->isTargetKnownWindowsMSVC() ||
10556       Subtarget->isTargetWindowsGNU()) {
10557     // Just use the implicit TLS architecture
10558     // Need to generate someting similar to:
10559     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
10560     //                                  ; from TEB
10561     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
10562     //   mov     rcx, qword [rdx+rcx*8]
10563     //   mov     eax, .tls$:tlsvar
10564     //   [rax+rcx] contains the address
10565     // Windows 64bit: gs:0x58
10566     // Windows 32bit: fs:__tls_array
10567
10568     SDLoc dl(GA);
10569     SDValue Chain = DAG.getEntryNode();
10570
10571     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
10572     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
10573     // use its literal value of 0x2C.
10574     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
10575                                         ? Type::getInt8PtrTy(*DAG.getContext(),
10576                                                              256)
10577                                         : Type::getInt32PtrTy(*DAG.getContext(),
10578                                                               257));
10579
10580     SDValue TlsArray =
10581         Subtarget->is64Bit()
10582             ? DAG.getIntPtrConstant(0x58)
10583             : (Subtarget->isTargetWindowsGNU()
10584                    ? DAG.getIntPtrConstant(0x2C)
10585                    : DAG.getExternalSymbol("_tls_array", getPointerTy()));
10586
10587     SDValue ThreadPointer =
10588         DAG.getLoad(getPointerTy(), dl, Chain, TlsArray,
10589                     MachinePointerInfo(Ptr), false, false, false, 0);
10590
10591     // Load the _tls_index variable
10592     SDValue IDX = DAG.getExternalSymbol("_tls_index", getPointerTy());
10593     if (Subtarget->is64Bit())
10594       IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, getPointerTy(), Chain,
10595                            IDX, MachinePointerInfo(), MVT::i32,
10596                            false, false, 0);
10597     else
10598       IDX = DAG.getLoad(getPointerTy(), dl, Chain, IDX, MachinePointerInfo(),
10599                         false, false, false, 0);
10600
10601     SDValue Scale = DAG.getConstant(Log2_64_Ceil(TD->getPointerSize()),
10602                                     getPointerTy());
10603     IDX = DAG.getNode(ISD::SHL, dl, getPointerTy(), IDX, Scale);
10604
10605     SDValue res = DAG.getNode(ISD::ADD, dl, getPointerTy(), ThreadPointer, IDX);
10606     res = DAG.getLoad(getPointerTy(), dl, Chain, res, MachinePointerInfo(),
10607                       false, false, false, 0);
10608
10609     // Get the offset of start of .tls section
10610     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
10611                                              GA->getValueType(0),
10612                                              GA->getOffset(), X86II::MO_SECREL);
10613     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), TGA);
10614
10615     // The address of the thread local variable is the add of the thread
10616     // pointer with the offset of the variable.
10617     return DAG.getNode(ISD::ADD, dl, getPointerTy(), res, Offset);
10618   }
10619
10620   llvm_unreachable("TLS not implemented for this target.");
10621 }
10622
10623 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
10624 /// and take a 2 x i32 value to shift plus a shift amount.
10625 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
10626   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
10627   MVT VT = Op.getSimpleValueType();
10628   unsigned VTBits = VT.getSizeInBits();
10629   SDLoc dl(Op);
10630   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
10631   SDValue ShOpLo = Op.getOperand(0);
10632   SDValue ShOpHi = Op.getOperand(1);
10633   SDValue ShAmt  = Op.getOperand(2);
10634   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
10635   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
10636   // during isel.
10637   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
10638                                   DAG.getConstant(VTBits - 1, MVT::i8));
10639   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
10640                                      DAG.getConstant(VTBits - 1, MVT::i8))
10641                        : DAG.getConstant(0, VT);
10642
10643   SDValue Tmp2, Tmp3;
10644   if (Op.getOpcode() == ISD::SHL_PARTS) {
10645     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
10646     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
10647   } else {
10648     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
10649     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
10650   }
10651
10652   // If the shift amount is larger or equal than the width of a part we can't
10653   // rely on the results of shld/shrd. Insert a test and select the appropriate
10654   // values for large shift amounts.
10655   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
10656                                 DAG.getConstant(VTBits, MVT::i8));
10657   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
10658                              AndNode, DAG.getConstant(0, MVT::i8));
10659
10660   SDValue Hi, Lo;
10661   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
10662   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
10663   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
10664
10665   if (Op.getOpcode() == ISD::SHL_PARTS) {
10666     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
10667     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
10668   } else {
10669     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
10670     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
10671   }
10672
10673   SDValue Ops[2] = { Lo, Hi };
10674   return DAG.getMergeValues(Ops, dl);
10675 }
10676
10677 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
10678                                            SelectionDAG &DAG) const {
10679   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
10680
10681   if (SrcVT.isVector())
10682     return SDValue();
10683
10684   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
10685          "Unknown SINT_TO_FP to lower!");
10686
10687   // These are really Legal; return the operand so the caller accepts it as
10688   // Legal.
10689   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
10690     return Op;
10691   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
10692       Subtarget->is64Bit()) {
10693     return Op;
10694   }
10695
10696   SDLoc dl(Op);
10697   unsigned Size = SrcVT.getSizeInBits()/8;
10698   MachineFunction &MF = DAG.getMachineFunction();
10699   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
10700   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
10701   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
10702                                StackSlot,
10703                                MachinePointerInfo::getFixedStack(SSFI),
10704                                false, false, 0);
10705   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
10706 }
10707
10708 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
10709                                      SDValue StackSlot,
10710                                      SelectionDAG &DAG) const {
10711   // Build the FILD
10712   SDLoc DL(Op);
10713   SDVTList Tys;
10714   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
10715   if (useSSE)
10716     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
10717   else
10718     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
10719
10720   unsigned ByteSize = SrcVT.getSizeInBits()/8;
10721
10722   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
10723   MachineMemOperand *MMO;
10724   if (FI) {
10725     int SSFI = FI->getIndex();
10726     MMO =
10727       DAG.getMachineFunction()
10728       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
10729                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
10730   } else {
10731     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
10732     StackSlot = StackSlot.getOperand(1);
10733   }
10734   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
10735   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
10736                                            X86ISD::FILD, DL,
10737                                            Tys, Ops, SrcVT, MMO);
10738
10739   if (useSSE) {
10740     Chain = Result.getValue(1);
10741     SDValue InFlag = Result.getValue(2);
10742
10743     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
10744     // shouldn't be necessary except that RFP cannot be live across
10745     // multiple blocks. When stackifier is fixed, they can be uncoupled.
10746     MachineFunction &MF = DAG.getMachineFunction();
10747     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
10748     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
10749     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
10750     Tys = DAG.getVTList(MVT::Other);
10751     SDValue Ops[] = {
10752       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
10753     };
10754     MachineMemOperand *MMO =
10755       DAG.getMachineFunction()
10756       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
10757                             MachineMemOperand::MOStore, SSFISize, SSFISize);
10758
10759     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
10760                                     Ops, Op.getValueType(), MMO);
10761     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
10762                          MachinePointerInfo::getFixedStack(SSFI),
10763                          false, false, false, 0);
10764   }
10765
10766   return Result;
10767 }
10768
10769 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
10770 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
10771                                                SelectionDAG &DAG) const {
10772   // This algorithm is not obvious. Here it is what we're trying to output:
10773   /*
10774      movq       %rax,  %xmm0
10775      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
10776      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
10777      #ifdef __SSE3__
10778        haddpd   %xmm0, %xmm0
10779      #else
10780        pshufd   $0x4e, %xmm0, %xmm1
10781        addpd    %xmm1, %xmm0
10782      #endif
10783   */
10784
10785   SDLoc dl(Op);
10786   LLVMContext *Context = DAG.getContext();
10787
10788   // Build some magic constants.
10789   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
10790   Constant *C0 = ConstantDataVector::get(*Context, CV0);
10791   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
10792
10793   SmallVector<Constant*,2> CV1;
10794   CV1.push_back(
10795     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
10796                                       APInt(64, 0x4330000000000000ULL))));
10797   CV1.push_back(
10798     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
10799                                       APInt(64, 0x4530000000000000ULL))));
10800   Constant *C1 = ConstantVector::get(CV1);
10801   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
10802
10803   // Load the 64-bit value into an XMM register.
10804   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
10805                             Op.getOperand(0));
10806   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
10807                               MachinePointerInfo::getConstantPool(),
10808                               false, false, false, 16);
10809   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32,
10810                               DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, XR1),
10811                               CLod0);
10812
10813   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
10814                               MachinePointerInfo::getConstantPool(),
10815                               false, false, false, 16);
10816   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck1);
10817   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
10818   SDValue Result;
10819
10820   if (Subtarget->hasSSE3()) {
10821     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
10822     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
10823   } else {
10824     SDValue S2F = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Sub);
10825     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
10826                                            S2F, 0x4E, DAG);
10827     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
10828                          DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Shuffle),
10829                          Sub);
10830   }
10831
10832   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
10833                      DAG.getIntPtrConstant(0));
10834 }
10835
10836 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
10837 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
10838                                                SelectionDAG &DAG) const {
10839   SDLoc dl(Op);
10840   // FP constant to bias correct the final result.
10841   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
10842                                    MVT::f64);
10843
10844   // Load the 32-bit value into an XMM register.
10845   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
10846                              Op.getOperand(0));
10847
10848   // Zero out the upper parts of the register.
10849   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
10850
10851   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
10852                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
10853                      DAG.getIntPtrConstant(0));
10854
10855   // Or the load with the bias.
10856   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
10857                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
10858                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
10859                                                    MVT::v2f64, Load)),
10860                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
10861                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
10862                                                    MVT::v2f64, Bias)));
10863   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
10864                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
10865                    DAG.getIntPtrConstant(0));
10866
10867   // Subtract the bias.
10868   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
10869
10870   // Handle final rounding.
10871   EVT DestVT = Op.getValueType();
10872
10873   if (DestVT.bitsLT(MVT::f64))
10874     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
10875                        DAG.getIntPtrConstant(0));
10876   if (DestVT.bitsGT(MVT::f64))
10877     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
10878
10879   // Handle final rounding.
10880   return Sub;
10881 }
10882
10883 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
10884                                                SelectionDAG &DAG) const {
10885   SDValue N0 = Op.getOperand(0);
10886   MVT SVT = N0.getSimpleValueType();
10887   SDLoc dl(Op);
10888
10889   assert((SVT == MVT::v4i8 || SVT == MVT::v4i16 ||
10890           SVT == MVT::v8i8 || SVT == MVT::v8i16) &&
10891          "Custom UINT_TO_FP is not supported!");
10892
10893   MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
10894   return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
10895                      DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
10896 }
10897
10898 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
10899                                            SelectionDAG &DAG) const {
10900   SDValue N0 = Op.getOperand(0);
10901   SDLoc dl(Op);
10902
10903   if (Op.getValueType().isVector())
10904     return lowerUINT_TO_FP_vec(Op, DAG);
10905
10906   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
10907   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
10908   // the optimization here.
10909   if (DAG.SignBitIsZero(N0))
10910     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
10911
10912   MVT SrcVT = N0.getSimpleValueType();
10913   MVT DstVT = Op.getSimpleValueType();
10914   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
10915     return LowerUINT_TO_FP_i64(Op, DAG);
10916   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
10917     return LowerUINT_TO_FP_i32(Op, DAG);
10918   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
10919     return SDValue();
10920
10921   // Make a 64-bit buffer, and use it to build an FILD.
10922   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
10923   if (SrcVT == MVT::i32) {
10924     SDValue WordOff = DAG.getConstant(4, getPointerTy());
10925     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
10926                                      getPointerTy(), StackSlot, WordOff);
10927     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
10928                                   StackSlot, MachinePointerInfo(),
10929                                   false, false, 0);
10930     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
10931                                   OffsetSlot, MachinePointerInfo(),
10932                                   false, false, 0);
10933     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
10934     return Fild;
10935   }
10936
10937   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
10938   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
10939                                StackSlot, MachinePointerInfo(),
10940                                false, false, 0);
10941   // For i64 source, we need to add the appropriate power of 2 if the input
10942   // was negative.  This is the same as the optimization in
10943   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
10944   // we must be careful to do the computation in x87 extended precision, not
10945   // in SSE. (The generic code can't know it's OK to do this, or how to.)
10946   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
10947   MachineMemOperand *MMO =
10948     DAG.getMachineFunction()
10949     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
10950                           MachineMemOperand::MOLoad, 8, 8);
10951
10952   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
10953   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
10954   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
10955                                          MVT::i64, MMO);
10956
10957   APInt FF(32, 0x5F800000ULL);
10958
10959   // Check whether the sign bit is set.
10960   SDValue SignSet = DAG.getSetCC(dl,
10961                                  getSetCCResultType(*DAG.getContext(), MVT::i64),
10962                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
10963                                  ISD::SETLT);
10964
10965   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
10966   SDValue FudgePtr = DAG.getConstantPool(
10967                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
10968                                          getPointerTy());
10969
10970   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
10971   SDValue Zero = DAG.getIntPtrConstant(0);
10972   SDValue Four = DAG.getIntPtrConstant(4);
10973   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
10974                                Zero, Four);
10975   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
10976
10977   // Load the value out, extending it from f32 to f80.
10978   // FIXME: Avoid the extend by constructing the right constant pool?
10979   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
10980                                  FudgePtr, MachinePointerInfo::getConstantPool(),
10981                                  MVT::f32, false, false, 4);
10982   // Extend everything to 80 bits to force it to be done on x87.
10983   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
10984   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
10985 }
10986
10987 std::pair<SDValue,SDValue>
10988 X86TargetLowering:: FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
10989                                     bool IsSigned, bool IsReplace) const {
10990   SDLoc DL(Op);
10991
10992   EVT DstTy = Op.getValueType();
10993
10994   if (!IsSigned && !isIntegerTypeFTOL(DstTy)) {
10995     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
10996     DstTy = MVT::i64;
10997   }
10998
10999   assert(DstTy.getSimpleVT() <= MVT::i64 &&
11000          DstTy.getSimpleVT() >= MVT::i16 &&
11001          "Unknown FP_TO_INT to lower!");
11002
11003   // These are really Legal.
11004   if (DstTy == MVT::i32 &&
11005       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
11006     return std::make_pair(SDValue(), SDValue());
11007   if (Subtarget->is64Bit() &&
11008       DstTy == MVT::i64 &&
11009       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
11010     return std::make_pair(SDValue(), SDValue());
11011
11012   // We lower FP->int64 either into FISTP64 followed by a load from a temporary
11013   // stack slot, or into the FTOL runtime function.
11014   MachineFunction &MF = DAG.getMachineFunction();
11015   unsigned MemSize = DstTy.getSizeInBits()/8;
11016   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
11017   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11018
11019   unsigned Opc;
11020   if (!IsSigned && isIntegerTypeFTOL(DstTy))
11021     Opc = X86ISD::WIN_FTOL;
11022   else
11023     switch (DstTy.getSimpleVT().SimpleTy) {
11024     default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
11025     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
11026     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
11027     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
11028     }
11029
11030   SDValue Chain = DAG.getEntryNode();
11031   SDValue Value = Op.getOperand(0);
11032   EVT TheVT = Op.getOperand(0).getValueType();
11033   // FIXME This causes a redundant load/store if the SSE-class value is already
11034   // in memory, such as if it is on the callstack.
11035   if (isScalarFPTypeInSSEReg(TheVT)) {
11036     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
11037     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
11038                          MachinePointerInfo::getFixedStack(SSFI),
11039                          false, false, 0);
11040     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
11041     SDValue Ops[] = {
11042       Chain, StackSlot, DAG.getValueType(TheVT)
11043     };
11044
11045     MachineMemOperand *MMO =
11046       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11047                               MachineMemOperand::MOLoad, MemSize, MemSize);
11048     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
11049     Chain = Value.getValue(1);
11050     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
11051     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11052   }
11053
11054   MachineMemOperand *MMO =
11055     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11056                             MachineMemOperand::MOStore, MemSize, MemSize);
11057
11058   if (Opc != X86ISD::WIN_FTOL) {
11059     // Build the FP_TO_INT*_IN_MEM
11060     SDValue Ops[] = { Chain, Value, StackSlot };
11061     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
11062                                            Ops, DstTy, MMO);
11063     return std::make_pair(FIST, StackSlot);
11064   } else {
11065     SDValue ftol = DAG.getNode(X86ISD::WIN_FTOL, DL,
11066       DAG.getVTList(MVT::Other, MVT::Glue),
11067       Chain, Value);
11068     SDValue eax = DAG.getCopyFromReg(ftol, DL, X86::EAX,
11069       MVT::i32, ftol.getValue(1));
11070     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), DL, X86::EDX,
11071       MVT::i32, eax.getValue(2));
11072     SDValue Ops[] = { eax, edx };
11073     SDValue pair = IsReplace
11074       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops)
11075       : DAG.getMergeValues(Ops, DL);
11076     return std::make_pair(pair, SDValue());
11077   }
11078 }
11079
11080 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
11081                               const X86Subtarget *Subtarget) {
11082   MVT VT = Op->getSimpleValueType(0);
11083   SDValue In = Op->getOperand(0);
11084   MVT InVT = In.getSimpleValueType();
11085   SDLoc dl(Op);
11086
11087   // Optimize vectors in AVX mode:
11088   //
11089   //   v8i16 -> v8i32
11090   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
11091   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
11092   //   Concat upper and lower parts.
11093   //
11094   //   v4i32 -> v4i64
11095   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
11096   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
11097   //   Concat upper and lower parts.
11098   //
11099
11100   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
11101       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
11102       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
11103     return SDValue();
11104
11105   if (Subtarget->hasInt256())
11106     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
11107
11108   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
11109   SDValue Undef = DAG.getUNDEF(InVT);
11110   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
11111   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
11112   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
11113
11114   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
11115                              VT.getVectorNumElements()/2);
11116
11117   OpLo = DAG.getNode(ISD::BITCAST, dl, HVT, OpLo);
11118   OpHi = DAG.getNode(ISD::BITCAST, dl, HVT, OpHi);
11119
11120   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
11121 }
11122
11123 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
11124                                         SelectionDAG &DAG) {
11125   MVT VT = Op->getSimpleValueType(0);
11126   SDValue In = Op->getOperand(0);
11127   MVT InVT = In.getSimpleValueType();
11128   SDLoc DL(Op);
11129   unsigned int NumElts = VT.getVectorNumElements();
11130   if (NumElts != 8 && NumElts != 16)
11131     return SDValue();
11132
11133   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
11134     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
11135
11136   EVT ExtVT = (NumElts == 8)? MVT::v8i64 : MVT::v16i32;
11137   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11138   // Now we have only mask extension
11139   assert(InVT.getVectorElementType() == MVT::i1);
11140   SDValue Cst = DAG.getTargetConstant(1, ExtVT.getScalarType());
11141   const Constant *C = (dyn_cast<ConstantSDNode>(Cst))->getConstantIntValue();
11142   SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
11143   unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
11144   SDValue Ld = DAG.getLoad(Cst.getValueType(), DL, DAG.getEntryNode(), CP,
11145                            MachinePointerInfo::getConstantPool(),
11146                            false, false, false, Alignment);
11147
11148   SDValue Brcst = DAG.getNode(X86ISD::VBROADCASTM, DL, ExtVT, In, Ld);
11149   if (VT.is512BitVector())
11150     return Brcst;
11151   return DAG.getNode(X86ISD::VTRUNC, DL, VT, Brcst);
11152 }
11153
11154 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
11155                                SelectionDAG &DAG) {
11156   if (Subtarget->hasFp256()) {
11157     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
11158     if (Res.getNode())
11159       return Res;
11160   }
11161
11162   return SDValue();
11163 }
11164
11165 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
11166                                 SelectionDAG &DAG) {
11167   SDLoc DL(Op);
11168   MVT VT = Op.getSimpleValueType();
11169   SDValue In = Op.getOperand(0);
11170   MVT SVT = In.getSimpleValueType();
11171
11172   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
11173     return LowerZERO_EXTEND_AVX512(Op, DAG);
11174
11175   if (Subtarget->hasFp256()) {
11176     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
11177     if (Res.getNode())
11178       return Res;
11179   }
11180
11181   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
11182          VT.getVectorNumElements() != SVT.getVectorNumElements());
11183   return SDValue();
11184 }
11185
11186 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
11187   SDLoc DL(Op);
11188   MVT VT = Op.getSimpleValueType();
11189   SDValue In = Op.getOperand(0);
11190   MVT InVT = In.getSimpleValueType();
11191
11192   if (VT == MVT::i1) {
11193     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
11194            "Invalid scalar TRUNCATE operation");
11195     if (InVT == MVT::i32)
11196       return SDValue();
11197     if (InVT.getSizeInBits() == 64)
11198       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::i32, In);
11199     else if (InVT.getSizeInBits() < 32)
11200       In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
11201     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
11202   }
11203   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
11204          "Invalid TRUNCATE operation");
11205
11206   if (InVT.is512BitVector() || VT.getVectorElementType() == MVT::i1) {
11207     if (VT.getVectorElementType().getSizeInBits() >=8)
11208       return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
11209
11210     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
11211     unsigned NumElts = InVT.getVectorNumElements();
11212     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
11213     if (InVT.getSizeInBits() < 512) {
11214       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
11215       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
11216       InVT = ExtVT;
11217     }
11218
11219     SDValue Cst = DAG.getTargetConstant(1, InVT.getVectorElementType());
11220     const Constant *C = (dyn_cast<ConstantSDNode>(Cst))->getConstantIntValue();
11221     SDValue CP = DAG.getConstantPool(C, getPointerTy());
11222     unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
11223     SDValue Ld = DAG.getLoad(Cst.getValueType(), DL, DAG.getEntryNode(), CP,
11224                            MachinePointerInfo::getConstantPool(),
11225                            false, false, false, Alignment);
11226     SDValue OneV = DAG.getNode(X86ISD::VBROADCAST, DL, InVT, Ld);
11227     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
11228     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
11229   }
11230
11231   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
11232     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
11233     if (Subtarget->hasInt256()) {
11234       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
11235       In = DAG.getNode(ISD::BITCAST, DL, MVT::v8i32, In);
11236       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
11237                                 ShufMask);
11238       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
11239                          DAG.getIntPtrConstant(0));
11240     }
11241
11242     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
11243                                DAG.getIntPtrConstant(0));
11244     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
11245                                DAG.getIntPtrConstant(2));
11246     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpLo);
11247     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpHi);
11248     static const int ShufMask[] = {0, 2, 4, 6};
11249     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
11250   }
11251
11252   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
11253     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
11254     if (Subtarget->hasInt256()) {
11255       In = DAG.getNode(ISD::BITCAST, DL, MVT::v32i8, In);
11256
11257       SmallVector<SDValue,32> pshufbMask;
11258       for (unsigned i = 0; i < 2; ++i) {
11259         pshufbMask.push_back(DAG.getConstant(0x0, MVT::i8));
11260         pshufbMask.push_back(DAG.getConstant(0x1, MVT::i8));
11261         pshufbMask.push_back(DAG.getConstant(0x4, MVT::i8));
11262         pshufbMask.push_back(DAG.getConstant(0x5, MVT::i8));
11263         pshufbMask.push_back(DAG.getConstant(0x8, MVT::i8));
11264         pshufbMask.push_back(DAG.getConstant(0x9, MVT::i8));
11265         pshufbMask.push_back(DAG.getConstant(0xc, MVT::i8));
11266         pshufbMask.push_back(DAG.getConstant(0xd, MVT::i8));
11267         for (unsigned j = 0; j < 8; ++j)
11268           pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
11269       }
11270       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
11271       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
11272       In = DAG.getNode(ISD::BITCAST, DL, MVT::v4i64, In);
11273
11274       static const int ShufMask[] = {0,  2,  -1,  -1};
11275       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
11276                                 &ShufMask[0]);
11277       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
11278                        DAG.getIntPtrConstant(0));
11279       return DAG.getNode(ISD::BITCAST, DL, VT, In);
11280     }
11281
11282     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
11283                                DAG.getIntPtrConstant(0));
11284
11285     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
11286                                DAG.getIntPtrConstant(4));
11287
11288     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, OpLo);
11289     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, OpHi);
11290
11291     // The PSHUFB mask:
11292     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
11293                                    -1, -1, -1, -1, -1, -1, -1, -1};
11294
11295     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
11296     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
11297     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
11298
11299     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpLo);
11300     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpHi);
11301
11302     // The MOVLHPS Mask:
11303     static const int ShufMask2[] = {0, 1, 4, 5};
11304     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
11305     return DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, res);
11306   }
11307
11308   // Handle truncation of V256 to V128 using shuffles.
11309   if (!VT.is128BitVector() || !InVT.is256BitVector())
11310     return SDValue();
11311
11312   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
11313
11314   unsigned NumElems = VT.getVectorNumElements();
11315   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
11316
11317   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
11318   // Prepare truncation shuffle mask
11319   for (unsigned i = 0; i != NumElems; ++i)
11320     MaskVec[i] = i * 2;
11321   SDValue V = DAG.getVectorShuffle(NVT, DL,
11322                                    DAG.getNode(ISD::BITCAST, DL, NVT, In),
11323                                    DAG.getUNDEF(NVT), &MaskVec[0]);
11324   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
11325                      DAG.getIntPtrConstant(0));
11326 }
11327
11328 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
11329                                            SelectionDAG &DAG) const {
11330   assert(!Op.getSimpleValueType().isVector());
11331
11332   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
11333     /*IsSigned=*/ true, /*IsReplace=*/ false);
11334   SDValue FIST = Vals.first, StackSlot = Vals.second;
11335   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
11336   if (!FIST.getNode()) return Op;
11337
11338   if (StackSlot.getNode())
11339     // Load the result.
11340     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
11341                        FIST, StackSlot, MachinePointerInfo(),
11342                        false, false, false, 0);
11343
11344   // The node is the result.
11345   return FIST;
11346 }
11347
11348 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
11349                                            SelectionDAG &DAG) const {
11350   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
11351     /*IsSigned=*/ false, /*IsReplace=*/ false);
11352   SDValue FIST = Vals.first, StackSlot = Vals.second;
11353   assert(FIST.getNode() && "Unexpected failure");
11354
11355   if (StackSlot.getNode())
11356     // Load the result.
11357     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
11358                        FIST, StackSlot, MachinePointerInfo(),
11359                        false, false, false, 0);
11360
11361   // The node is the result.
11362   return FIST;
11363 }
11364
11365 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
11366   SDLoc DL(Op);
11367   MVT VT = Op.getSimpleValueType();
11368   SDValue In = Op.getOperand(0);
11369   MVT SVT = In.getSimpleValueType();
11370
11371   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
11372
11373   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
11374                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
11375                                  In, DAG.getUNDEF(SVT)));
11376 }
11377
11378 static SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) {
11379   LLVMContext *Context = DAG.getContext();
11380   SDLoc dl(Op);
11381   MVT VT = Op.getSimpleValueType();
11382   MVT EltVT = VT;
11383   unsigned NumElts = VT == MVT::f64 ? 2 : 4;
11384   if (VT.isVector()) {
11385     EltVT = VT.getVectorElementType();
11386     NumElts = VT.getVectorNumElements();
11387   }
11388   Constant *C;
11389   if (EltVT == MVT::f64)
11390     C = ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11391                                           APInt(64, ~(1ULL << 63))));
11392   else
11393     C = ConstantFP::get(*Context, APFloat(APFloat::IEEEsingle,
11394                                           APInt(32, ~(1U << 31))));
11395   C = ConstantVector::getSplat(NumElts, C);
11396   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11397   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy());
11398   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
11399   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
11400                              MachinePointerInfo::getConstantPool(),
11401                              false, false, false, Alignment);
11402   if (VT.isVector()) {
11403     MVT ANDVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
11404     return DAG.getNode(ISD::BITCAST, dl, VT,
11405                        DAG.getNode(ISD::AND, dl, ANDVT,
11406                                    DAG.getNode(ISD::BITCAST, dl, ANDVT,
11407                                                Op.getOperand(0)),
11408                                    DAG.getNode(ISD::BITCAST, dl, ANDVT, Mask)));
11409   }
11410   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
11411 }
11412
11413 static SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) {
11414   LLVMContext *Context = DAG.getContext();
11415   SDLoc dl(Op);
11416   MVT VT = Op.getSimpleValueType();
11417   MVT EltVT = VT;
11418   unsigned NumElts = VT == MVT::f64 ? 2 : 4;
11419   if (VT.isVector()) {
11420     EltVT = VT.getVectorElementType();
11421     NumElts = VT.getVectorNumElements();
11422   }
11423   Constant *C;
11424   if (EltVT == MVT::f64)
11425     C = ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11426                                           APInt(64, 1ULL << 63)));
11427   else
11428     C = ConstantFP::get(*Context, APFloat(APFloat::IEEEsingle,
11429                                           APInt(32, 1U << 31)));
11430   C = ConstantVector::getSplat(NumElts, C);
11431   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11432   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy());
11433   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
11434   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
11435                              MachinePointerInfo::getConstantPool(),
11436                              false, false, false, Alignment);
11437   if (VT.isVector()) {
11438     MVT XORVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits()/64);
11439     return DAG.getNode(ISD::BITCAST, dl, VT,
11440                        DAG.getNode(ISD::XOR, dl, XORVT,
11441                                    DAG.getNode(ISD::BITCAST, dl, XORVT,
11442                                                Op.getOperand(0)),
11443                                    DAG.getNode(ISD::BITCAST, dl, XORVT, Mask)));
11444   }
11445
11446   return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
11447 }
11448
11449 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
11450   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11451   LLVMContext *Context = DAG.getContext();
11452   SDValue Op0 = Op.getOperand(0);
11453   SDValue Op1 = Op.getOperand(1);
11454   SDLoc dl(Op);
11455   MVT VT = Op.getSimpleValueType();
11456   MVT SrcVT = Op1.getSimpleValueType();
11457
11458   // If second operand is smaller, extend it first.
11459   if (SrcVT.bitsLT(VT)) {
11460     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
11461     SrcVT = VT;
11462   }
11463   // And if it is bigger, shrink it first.
11464   if (SrcVT.bitsGT(VT)) {
11465     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
11466     SrcVT = VT;
11467   }
11468
11469   // At this point the operands and the result should have the same
11470   // type, and that won't be f80 since that is not custom lowered.
11471
11472   // First get the sign bit of second operand.
11473   SmallVector<Constant*,4> CV;
11474   if (SrcVT == MVT::f64) {
11475     const fltSemantics &Sem = APFloat::IEEEdouble;
11476     CV.push_back(ConstantFP::get(*Context, APFloat(Sem, APInt(64, 1ULL << 63))));
11477     CV.push_back(ConstantFP::get(*Context, APFloat(Sem, APInt(64, 0))));
11478   } else {
11479     const fltSemantics &Sem = APFloat::IEEEsingle;
11480     CV.push_back(ConstantFP::get(*Context, APFloat(Sem, APInt(32, 1U << 31))));
11481     CV.push_back(ConstantFP::get(*Context, APFloat(Sem, APInt(32, 0))));
11482     CV.push_back(ConstantFP::get(*Context, APFloat(Sem, APInt(32, 0))));
11483     CV.push_back(ConstantFP::get(*Context, APFloat(Sem, APInt(32, 0))));
11484   }
11485   Constant *C = ConstantVector::get(CV);
11486   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
11487   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
11488                               MachinePointerInfo::getConstantPool(),
11489                               false, false, false, 16);
11490   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
11491
11492   // Shift sign bit right or left if the two operands have different types.
11493   if (SrcVT.bitsGT(VT)) {
11494     // Op0 is MVT::f32, Op1 is MVT::f64.
11495     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
11496     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
11497                           DAG.getConstant(32, MVT::i32));
11498     SignBit = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, SignBit);
11499     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
11500                           DAG.getIntPtrConstant(0));
11501   }
11502
11503   // Clear first operand sign bit.
11504   CV.clear();
11505   if (VT == MVT::f64) {
11506     const fltSemantics &Sem = APFloat::IEEEdouble;
11507     CV.push_back(ConstantFP::get(*Context, APFloat(Sem,
11508                                                    APInt(64, ~(1ULL << 63)))));
11509     CV.push_back(ConstantFP::get(*Context, APFloat(Sem, APInt(64, 0))));
11510   } else {
11511     const fltSemantics &Sem = APFloat::IEEEsingle;
11512     CV.push_back(ConstantFP::get(*Context, APFloat(Sem,
11513                                                    APInt(32, ~(1U << 31)))));
11514     CV.push_back(ConstantFP::get(*Context, APFloat(Sem, APInt(32, 0))));
11515     CV.push_back(ConstantFP::get(*Context, APFloat(Sem, APInt(32, 0))));
11516     CV.push_back(ConstantFP::get(*Context, APFloat(Sem, APInt(32, 0))));
11517   }
11518   C = ConstantVector::get(CV);
11519   CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
11520   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
11521                               MachinePointerInfo::getConstantPool(),
11522                               false, false, false, 16);
11523   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
11524
11525   // Or the value with the sign bit.
11526   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
11527 }
11528
11529 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
11530   SDValue N0 = Op.getOperand(0);
11531   SDLoc dl(Op);
11532   MVT VT = Op.getSimpleValueType();
11533
11534   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
11535   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
11536                                   DAG.getConstant(1, VT));
11537   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, VT));
11538 }
11539
11540 // LowerVectorAllZeroTest - Check whether an OR'd tree is PTEST-able.
11541 //
11542 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
11543                                       SelectionDAG &DAG) {
11544   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
11545
11546   if (!Subtarget->hasSSE41())
11547     return SDValue();
11548
11549   if (!Op->hasOneUse())
11550     return SDValue();
11551
11552   SDNode *N = Op.getNode();
11553   SDLoc DL(N);
11554
11555   SmallVector<SDValue, 8> Opnds;
11556   DenseMap<SDValue, unsigned> VecInMap;
11557   SmallVector<SDValue, 8> VecIns;
11558   EVT VT = MVT::Other;
11559
11560   // Recognize a special case where a vector is casted into wide integer to
11561   // test all 0s.
11562   Opnds.push_back(N->getOperand(0));
11563   Opnds.push_back(N->getOperand(1));
11564
11565   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
11566     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
11567     // BFS traverse all OR'd operands.
11568     if (I->getOpcode() == ISD::OR) {
11569       Opnds.push_back(I->getOperand(0));
11570       Opnds.push_back(I->getOperand(1));
11571       // Re-evaluate the number of nodes to be traversed.
11572       e += 2; // 2 more nodes (LHS and RHS) are pushed.
11573       continue;
11574     }
11575
11576     // Quit if a non-EXTRACT_VECTOR_ELT
11577     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
11578       return SDValue();
11579
11580     // Quit if without a constant index.
11581     SDValue Idx = I->getOperand(1);
11582     if (!isa<ConstantSDNode>(Idx))
11583       return SDValue();
11584
11585     SDValue ExtractedFromVec = I->getOperand(0);
11586     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
11587     if (M == VecInMap.end()) {
11588       VT = ExtractedFromVec.getValueType();
11589       // Quit if not 128/256-bit vector.
11590       if (!VT.is128BitVector() && !VT.is256BitVector())
11591         return SDValue();
11592       // Quit if not the same type.
11593       if (VecInMap.begin() != VecInMap.end() &&
11594           VT != VecInMap.begin()->first.getValueType())
11595         return SDValue();
11596       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
11597       VecIns.push_back(ExtractedFromVec);
11598     }
11599     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
11600   }
11601
11602   assert((VT.is128BitVector() || VT.is256BitVector()) &&
11603          "Not extracted from 128-/256-bit vector.");
11604
11605   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
11606
11607   for (DenseMap<SDValue, unsigned>::const_iterator
11608         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
11609     // Quit if not all elements are used.
11610     if (I->second != FullMask)
11611       return SDValue();
11612   }
11613
11614   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
11615
11616   // Cast all vectors into TestVT for PTEST.
11617   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
11618     VecIns[i] = DAG.getNode(ISD::BITCAST, DL, TestVT, VecIns[i]);
11619
11620   // If more than one full vectors are evaluated, OR them first before PTEST.
11621   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
11622     // Each iteration will OR 2 nodes and append the result until there is only
11623     // 1 node left, i.e. the final OR'd value of all vectors.
11624     SDValue LHS = VecIns[Slot];
11625     SDValue RHS = VecIns[Slot + 1];
11626     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
11627   }
11628
11629   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
11630                      VecIns.back(), VecIns.back());
11631 }
11632
11633 /// \brief return true if \c Op has a use that doesn't just read flags.
11634 static bool hasNonFlagsUse(SDValue Op) {
11635   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
11636        ++UI) {
11637     SDNode *User = *UI;
11638     unsigned UOpNo = UI.getOperandNo();
11639     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
11640       // Look pass truncate.
11641       UOpNo = User->use_begin().getOperandNo();
11642       User = *User->use_begin();
11643     }
11644
11645     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
11646         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
11647       return true;
11648   }
11649   return false;
11650 }
11651
11652 /// Emit nodes that will be selected as "test Op0,Op0", or something
11653 /// equivalent.
11654 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
11655                                     SelectionDAG &DAG) const {
11656   if (Op.getValueType() == MVT::i1)
11657     // KORTEST instruction should be selected
11658     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
11659                        DAG.getConstant(0, Op.getValueType()));
11660
11661   // CF and OF aren't always set the way we want. Determine which
11662   // of these we need.
11663   bool NeedCF = false;
11664   bool NeedOF = false;
11665   switch (X86CC) {
11666   default: break;
11667   case X86::COND_A: case X86::COND_AE:
11668   case X86::COND_B: case X86::COND_BE:
11669     NeedCF = true;
11670     break;
11671   case X86::COND_G: case X86::COND_GE:
11672   case X86::COND_L: case X86::COND_LE:
11673   case X86::COND_O: case X86::COND_NO: {
11674     // Check if we really need to set the
11675     // Overflow flag. If NoSignedWrap is present
11676     // that is not actually needed.
11677     switch (Op->getOpcode()) {
11678     case ISD::ADD:
11679     case ISD::SUB:
11680     case ISD::MUL:
11681     case ISD::SHL: {
11682       const BinaryWithFlagsSDNode *BinNode =
11683           cast<BinaryWithFlagsSDNode>(Op.getNode());
11684       if (BinNode->hasNoSignedWrap())
11685         break;
11686     }
11687     default:
11688       NeedOF = true;
11689       break;
11690     }
11691     break;
11692   }
11693   }
11694   // See if we can use the EFLAGS value from the operand instead of
11695   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
11696   // we prove that the arithmetic won't overflow, we can't use OF or CF.
11697   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
11698     // Emit a CMP with 0, which is the TEST pattern.
11699     //if (Op.getValueType() == MVT::i1)
11700     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
11701     //                     DAG.getConstant(0, MVT::i1));
11702     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
11703                        DAG.getConstant(0, Op.getValueType()));
11704   }
11705   unsigned Opcode = 0;
11706   unsigned NumOperands = 0;
11707
11708   // Truncate operations may prevent the merge of the SETCC instruction
11709   // and the arithmetic instruction before it. Attempt to truncate the operands
11710   // of the arithmetic instruction and use a reduced bit-width instruction.
11711   bool NeedTruncation = false;
11712   SDValue ArithOp = Op;
11713   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
11714     SDValue Arith = Op->getOperand(0);
11715     // Both the trunc and the arithmetic op need to have one user each.
11716     if (Arith->hasOneUse())
11717       switch (Arith.getOpcode()) {
11718         default: break;
11719         case ISD::ADD:
11720         case ISD::SUB:
11721         case ISD::AND:
11722         case ISD::OR:
11723         case ISD::XOR: {
11724           NeedTruncation = true;
11725           ArithOp = Arith;
11726         }
11727       }
11728   }
11729
11730   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
11731   // which may be the result of a CAST.  We use the variable 'Op', which is the
11732   // non-casted variable when we check for possible users.
11733   switch (ArithOp.getOpcode()) {
11734   case ISD::ADD:
11735     // Due to an isel shortcoming, be conservative if this add is likely to be
11736     // selected as part of a load-modify-store instruction. When the root node
11737     // in a match is a store, isel doesn't know how to remap non-chain non-flag
11738     // uses of other nodes in the match, such as the ADD in this case. This
11739     // leads to the ADD being left around and reselected, with the result being
11740     // two adds in the output.  Alas, even if none our users are stores, that
11741     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
11742     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
11743     // climbing the DAG back to the root, and it doesn't seem to be worth the
11744     // effort.
11745     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
11746          UE = Op.getNode()->use_end(); UI != UE; ++UI)
11747       if (UI->getOpcode() != ISD::CopyToReg &&
11748           UI->getOpcode() != ISD::SETCC &&
11749           UI->getOpcode() != ISD::STORE)
11750         goto default_case;
11751
11752     if (ConstantSDNode *C =
11753         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
11754       // An add of one will be selected as an INC.
11755       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
11756         Opcode = X86ISD::INC;
11757         NumOperands = 1;
11758         break;
11759       }
11760
11761       // An add of negative one (subtract of one) will be selected as a DEC.
11762       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
11763         Opcode = X86ISD::DEC;
11764         NumOperands = 1;
11765         break;
11766       }
11767     }
11768
11769     // Otherwise use a regular EFLAGS-setting add.
11770     Opcode = X86ISD::ADD;
11771     NumOperands = 2;
11772     break;
11773   case ISD::SHL:
11774   case ISD::SRL:
11775     // If we have a constant logical shift that's only used in a comparison
11776     // against zero turn it into an equivalent AND. This allows turning it into
11777     // a TEST instruction later.
11778     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
11779         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
11780       EVT VT = Op.getValueType();
11781       unsigned BitWidth = VT.getSizeInBits();
11782       unsigned ShAmt = Op->getConstantOperandVal(1);
11783       if (ShAmt >= BitWidth) // Avoid undefined shifts.
11784         break;
11785       APInt Mask = ArithOp.getOpcode() == ISD::SRL
11786                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
11787                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
11788       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
11789         break;
11790       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
11791                                 DAG.getConstant(Mask, VT));
11792       DAG.ReplaceAllUsesWith(Op, New);
11793       Op = New;
11794     }
11795     break;
11796
11797   case ISD::AND:
11798     // If the primary and result isn't used, don't bother using X86ISD::AND,
11799     // because a TEST instruction will be better.
11800     if (!hasNonFlagsUse(Op))
11801       break;
11802     // FALL THROUGH
11803   case ISD::SUB:
11804   case ISD::OR:
11805   case ISD::XOR:
11806     // Due to the ISEL shortcoming noted above, be conservative if this op is
11807     // likely to be selected as part of a load-modify-store instruction.
11808     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
11809            UE = Op.getNode()->use_end(); UI != UE; ++UI)
11810       if (UI->getOpcode() == ISD::STORE)
11811         goto default_case;
11812
11813     // Otherwise use a regular EFLAGS-setting instruction.
11814     switch (ArithOp.getOpcode()) {
11815     default: llvm_unreachable("unexpected operator!");
11816     case ISD::SUB: Opcode = X86ISD::SUB; break;
11817     case ISD::XOR: Opcode = X86ISD::XOR; break;
11818     case ISD::AND: Opcode = X86ISD::AND; break;
11819     case ISD::OR: {
11820       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
11821         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
11822         if (EFLAGS.getNode())
11823           return EFLAGS;
11824       }
11825       Opcode = X86ISD::OR;
11826       break;
11827     }
11828     }
11829
11830     NumOperands = 2;
11831     break;
11832   case X86ISD::ADD:
11833   case X86ISD::SUB:
11834   case X86ISD::INC:
11835   case X86ISD::DEC:
11836   case X86ISD::OR:
11837   case X86ISD::XOR:
11838   case X86ISD::AND:
11839     return SDValue(Op.getNode(), 1);
11840   default:
11841   default_case:
11842     break;
11843   }
11844
11845   // If we found that truncation is beneficial, perform the truncation and
11846   // update 'Op'.
11847   if (NeedTruncation) {
11848     EVT VT = Op.getValueType();
11849     SDValue WideVal = Op->getOperand(0);
11850     EVT WideVT = WideVal.getValueType();
11851     unsigned ConvertedOp = 0;
11852     // Use a target machine opcode to prevent further DAGCombine
11853     // optimizations that may separate the arithmetic operations
11854     // from the setcc node.
11855     switch (WideVal.getOpcode()) {
11856       default: break;
11857       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
11858       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
11859       case ISD::AND: ConvertedOp = X86ISD::AND; break;
11860       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
11861       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
11862     }
11863
11864     if (ConvertedOp) {
11865       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11866       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
11867         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
11868         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
11869         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
11870       }
11871     }
11872   }
11873
11874   if (Opcode == 0)
11875     // Emit a CMP with 0, which is the TEST pattern.
11876     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
11877                        DAG.getConstant(0, Op.getValueType()));
11878
11879   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
11880   SmallVector<SDValue, 4> Ops;
11881   for (unsigned i = 0; i != NumOperands; ++i)
11882     Ops.push_back(Op.getOperand(i));
11883
11884   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
11885   DAG.ReplaceAllUsesWith(Op, New);
11886   return SDValue(New.getNode(), 1);
11887 }
11888
11889 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
11890 /// equivalent.
11891 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
11892                                    SDLoc dl, SelectionDAG &DAG) const {
11893   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
11894     if (C->getAPIntValue() == 0)
11895       return EmitTest(Op0, X86CC, dl, DAG);
11896
11897      if (Op0.getValueType() == MVT::i1)
11898        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
11899   }
11900
11901   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
11902        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
11903     // Do the comparison at i32 if it's smaller, besides the Atom case.
11904     // This avoids subregister aliasing issues. Keep the smaller reference
11905     // if we're optimizing for size, however, as that'll allow better folding
11906     // of memory operations.
11907     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
11908         !DAG.getMachineFunction().getFunction()->getAttributes().hasAttribute(
11909              AttributeSet::FunctionIndex, Attribute::MinSize) &&
11910         !Subtarget->isAtom()) {
11911       unsigned ExtendOp =
11912           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
11913       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
11914       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
11915     }
11916     // Use SUB instead of CMP to enable CSE between SUB and CMP.
11917     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
11918     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
11919                               Op0, Op1);
11920     return SDValue(Sub.getNode(), 1);
11921   }
11922   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
11923 }
11924
11925 /// Convert a comparison if required by the subtarget.
11926 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
11927                                                  SelectionDAG &DAG) const {
11928   // If the subtarget does not support the FUCOMI instruction, floating-point
11929   // comparisons have to be converted.
11930   if (Subtarget->hasCMov() ||
11931       Cmp.getOpcode() != X86ISD::CMP ||
11932       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
11933       !Cmp.getOperand(1).getValueType().isFloatingPoint())
11934     return Cmp;
11935
11936   // The instruction selector will select an FUCOM instruction instead of
11937   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
11938   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
11939   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
11940   SDLoc dl(Cmp);
11941   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
11942   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
11943   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
11944                             DAG.getConstant(8, MVT::i8));
11945   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
11946   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
11947 }
11948
11949 static bool isAllOnes(SDValue V) {
11950   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
11951   return C && C->isAllOnesValue();
11952 }
11953
11954 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
11955 /// if it's possible.
11956 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
11957                                      SDLoc dl, SelectionDAG &DAG) const {
11958   SDValue Op0 = And.getOperand(0);
11959   SDValue Op1 = And.getOperand(1);
11960   if (Op0.getOpcode() == ISD::TRUNCATE)
11961     Op0 = Op0.getOperand(0);
11962   if (Op1.getOpcode() == ISD::TRUNCATE)
11963     Op1 = Op1.getOperand(0);
11964
11965   SDValue LHS, RHS;
11966   if (Op1.getOpcode() == ISD::SHL)
11967     std::swap(Op0, Op1);
11968   if (Op0.getOpcode() == ISD::SHL) {
11969     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
11970       if (And00C->getZExtValue() == 1) {
11971         // If we looked past a truncate, check that it's only truncating away
11972         // known zeros.
11973         unsigned BitWidth = Op0.getValueSizeInBits();
11974         unsigned AndBitWidth = And.getValueSizeInBits();
11975         if (BitWidth > AndBitWidth) {
11976           APInt Zeros, Ones;
11977           DAG.computeKnownBits(Op0, Zeros, Ones);
11978           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
11979             return SDValue();
11980         }
11981         LHS = Op1;
11982         RHS = Op0.getOperand(1);
11983       }
11984   } else if (Op1.getOpcode() == ISD::Constant) {
11985     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
11986     uint64_t AndRHSVal = AndRHS->getZExtValue();
11987     SDValue AndLHS = Op0;
11988
11989     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
11990       LHS = AndLHS.getOperand(0);
11991       RHS = AndLHS.getOperand(1);
11992     }
11993
11994     // Use BT if the immediate can't be encoded in a TEST instruction.
11995     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
11996       LHS = AndLHS;
11997       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), LHS.getValueType());
11998     }
11999   }
12000
12001   if (LHS.getNode()) {
12002     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
12003     // instruction.  Since the shift amount is in-range-or-undefined, we know
12004     // that doing a bittest on the i32 value is ok.  We extend to i32 because
12005     // the encoding for the i16 version is larger than the i32 version.
12006     // Also promote i16 to i32 for performance / code size reason.
12007     if (LHS.getValueType() == MVT::i8 ||
12008         LHS.getValueType() == MVT::i16)
12009       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
12010
12011     // If the operand types disagree, extend the shift amount to match.  Since
12012     // BT ignores high bits (like shifts) we can use anyextend.
12013     if (LHS.getValueType() != RHS.getValueType())
12014       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
12015
12016     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
12017     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
12018     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
12019                        DAG.getConstant(Cond, MVT::i8), BT);
12020   }
12021
12022   return SDValue();
12023 }
12024
12025 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
12026 /// mask CMPs.
12027 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
12028                               SDValue &Op1) {
12029   unsigned SSECC;
12030   bool Swap = false;
12031
12032   // SSE Condition code mapping:
12033   //  0 - EQ
12034   //  1 - LT
12035   //  2 - LE
12036   //  3 - UNORD
12037   //  4 - NEQ
12038   //  5 - NLT
12039   //  6 - NLE
12040   //  7 - ORD
12041   switch (SetCCOpcode) {
12042   default: llvm_unreachable("Unexpected SETCC condition");
12043   case ISD::SETOEQ:
12044   case ISD::SETEQ:  SSECC = 0; break;
12045   case ISD::SETOGT:
12046   case ISD::SETGT:  Swap = true; // Fallthrough
12047   case ISD::SETLT:
12048   case ISD::SETOLT: SSECC = 1; break;
12049   case ISD::SETOGE:
12050   case ISD::SETGE:  Swap = true; // Fallthrough
12051   case ISD::SETLE:
12052   case ISD::SETOLE: SSECC = 2; break;
12053   case ISD::SETUO:  SSECC = 3; break;
12054   case ISD::SETUNE:
12055   case ISD::SETNE:  SSECC = 4; break;
12056   case ISD::SETULE: Swap = true; // Fallthrough
12057   case ISD::SETUGE: SSECC = 5; break;
12058   case ISD::SETULT: Swap = true; // Fallthrough
12059   case ISD::SETUGT: SSECC = 6; break;
12060   case ISD::SETO:   SSECC = 7; break;
12061   case ISD::SETUEQ:
12062   case ISD::SETONE: SSECC = 8; break;
12063   }
12064   if (Swap)
12065     std::swap(Op0, Op1);
12066
12067   return SSECC;
12068 }
12069
12070 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
12071 // ones, and then concatenate the result back.
12072 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
12073   MVT VT = Op.getSimpleValueType();
12074
12075   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
12076          "Unsupported value type for operation");
12077
12078   unsigned NumElems = VT.getVectorNumElements();
12079   SDLoc dl(Op);
12080   SDValue CC = Op.getOperand(2);
12081
12082   // Extract the LHS vectors
12083   SDValue LHS = Op.getOperand(0);
12084   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
12085   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
12086
12087   // Extract the RHS vectors
12088   SDValue RHS = Op.getOperand(1);
12089   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
12090   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
12091
12092   // Issue the operation on the smaller types and concatenate the result back
12093   MVT EltVT = VT.getVectorElementType();
12094   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
12095   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
12096                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
12097                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
12098 }
12099
12100 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
12101                                      const X86Subtarget *Subtarget) {
12102   SDValue Op0 = Op.getOperand(0);
12103   SDValue Op1 = Op.getOperand(1);
12104   SDValue CC = Op.getOperand(2);
12105   MVT VT = Op.getSimpleValueType();
12106   SDLoc dl(Op);
12107
12108   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 32 &&
12109          Op.getValueType().getScalarType() == MVT::i1 &&
12110          "Cannot set masked compare for this operation");
12111
12112   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
12113   unsigned  Opc = 0;
12114   bool Unsigned = false;
12115   bool Swap = false;
12116   unsigned SSECC;
12117   switch (SetCCOpcode) {
12118   default: llvm_unreachable("Unexpected SETCC condition");
12119   case ISD::SETNE:  SSECC = 4; break;
12120   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
12121   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
12122   case ISD::SETLT:  Swap = true; //fall-through
12123   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
12124   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
12125   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
12126   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
12127   case ISD::SETULE: Unsigned = true; //fall-through
12128   case ISD::SETLE:  SSECC = 2; break;
12129   }
12130
12131   if (Swap)
12132     std::swap(Op0, Op1);
12133   if (Opc)
12134     return DAG.getNode(Opc, dl, VT, Op0, Op1);
12135   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
12136   return DAG.getNode(Opc, dl, VT, Op0, Op1,
12137                      DAG.getConstant(SSECC, MVT::i8));
12138 }
12139
12140 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
12141 /// operand \p Op1.  If non-trivial (for example because it's not constant)
12142 /// return an empty value.
12143 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
12144 {
12145   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
12146   if (!BV)
12147     return SDValue();
12148
12149   MVT VT = Op1.getSimpleValueType();
12150   MVT EVT = VT.getVectorElementType();
12151   unsigned n = VT.getVectorNumElements();
12152   SmallVector<SDValue, 8> ULTOp1;
12153
12154   for (unsigned i = 0; i < n; ++i) {
12155     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
12156     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
12157       return SDValue();
12158
12159     // Avoid underflow.
12160     APInt Val = Elt->getAPIntValue();
12161     if (Val == 0)
12162       return SDValue();
12163
12164     ULTOp1.push_back(DAG.getConstant(Val - 1, EVT));
12165   }
12166
12167   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
12168 }
12169
12170 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
12171                            SelectionDAG &DAG) {
12172   SDValue Op0 = Op.getOperand(0);
12173   SDValue Op1 = Op.getOperand(1);
12174   SDValue CC = Op.getOperand(2);
12175   MVT VT = Op.getSimpleValueType();
12176   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
12177   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
12178   SDLoc dl(Op);
12179
12180   if (isFP) {
12181 #ifndef NDEBUG
12182     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
12183     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
12184 #endif
12185
12186     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
12187     unsigned Opc = X86ISD::CMPP;
12188     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
12189       assert(VT.getVectorNumElements() <= 16);
12190       Opc = X86ISD::CMPM;
12191     }
12192     // In the two special cases we can't handle, emit two comparisons.
12193     if (SSECC == 8) {
12194       unsigned CC0, CC1;
12195       unsigned CombineOpc;
12196       if (SetCCOpcode == ISD::SETUEQ) {
12197         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
12198       } else {
12199         assert(SetCCOpcode == ISD::SETONE);
12200         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
12201       }
12202
12203       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
12204                                  DAG.getConstant(CC0, MVT::i8));
12205       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
12206                                  DAG.getConstant(CC1, MVT::i8));
12207       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
12208     }
12209     // Handle all other FP comparisons here.
12210     return DAG.getNode(Opc, dl, VT, Op0, Op1,
12211                        DAG.getConstant(SSECC, MVT::i8));
12212   }
12213
12214   // Break 256-bit integer vector compare into smaller ones.
12215   if (VT.is256BitVector() && !Subtarget->hasInt256())
12216     return Lower256IntVSETCC(Op, DAG);
12217
12218   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
12219   EVT OpVT = Op1.getValueType();
12220   if (Subtarget->hasAVX512()) {
12221     if (Op1.getValueType().is512BitVector() ||
12222         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
12223       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
12224
12225     // In AVX-512 architecture setcc returns mask with i1 elements,
12226     // But there is no compare instruction for i8 and i16 elements.
12227     // We are not talking about 512-bit operands in this case, these
12228     // types are illegal.
12229     if (MaskResult &&
12230         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
12231          OpVT.getVectorElementType().getSizeInBits() >= 8))
12232       return DAG.getNode(ISD::TRUNCATE, dl, VT,
12233                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
12234   }
12235
12236   // We are handling one of the integer comparisons here.  Since SSE only has
12237   // GT and EQ comparisons for integer, swapping operands and multiple
12238   // operations may be required for some comparisons.
12239   unsigned Opc;
12240   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
12241   bool Subus = false;
12242
12243   switch (SetCCOpcode) {
12244   default: llvm_unreachable("Unexpected SETCC condition");
12245   case ISD::SETNE:  Invert = true;
12246   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
12247   case ISD::SETLT:  Swap = true;
12248   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
12249   case ISD::SETGE:  Swap = true;
12250   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
12251                     Invert = true; break;
12252   case ISD::SETULT: Swap = true;
12253   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
12254                     FlipSigns = true; break;
12255   case ISD::SETUGE: Swap = true;
12256   case ISD::SETULE: Opc = X86ISD::PCMPGT;
12257                     FlipSigns = true; Invert = true; break;
12258   }
12259
12260   // Special case: Use min/max operations for SETULE/SETUGE
12261   MVT VET = VT.getVectorElementType();
12262   bool hasMinMax =
12263        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
12264     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
12265
12266   if (hasMinMax) {
12267     switch (SetCCOpcode) {
12268     default: break;
12269     case ISD::SETULE: Opc = X86ISD::UMIN; MinMax = true; break;
12270     case ISD::SETUGE: Opc = X86ISD::UMAX; MinMax = true; break;
12271     }
12272
12273     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
12274   }
12275
12276   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
12277   if (!MinMax && hasSubus) {
12278     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
12279     // Op0 u<= Op1:
12280     //   t = psubus Op0, Op1
12281     //   pcmpeq t, <0..0>
12282     switch (SetCCOpcode) {
12283     default: break;
12284     case ISD::SETULT: {
12285       // If the comparison is against a constant we can turn this into a
12286       // setule.  With psubus, setule does not require a swap.  This is
12287       // beneficial because the constant in the register is no longer
12288       // destructed as the destination so it can be hoisted out of a loop.
12289       // Only do this pre-AVX since vpcmp* is no longer destructive.
12290       if (Subtarget->hasAVX())
12291         break;
12292       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
12293       if (ULEOp1.getNode()) {
12294         Op1 = ULEOp1;
12295         Subus = true; Invert = false; Swap = false;
12296       }
12297       break;
12298     }
12299     // Psubus is better than flip-sign because it requires no inversion.
12300     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
12301     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
12302     }
12303
12304     if (Subus) {
12305       Opc = X86ISD::SUBUS;
12306       FlipSigns = false;
12307     }
12308   }
12309
12310   if (Swap)
12311     std::swap(Op0, Op1);
12312
12313   // Check that the operation in question is available (most are plain SSE2,
12314   // but PCMPGTQ and PCMPEQQ have different requirements).
12315   if (VT == MVT::v2i64) {
12316     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
12317       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
12318
12319       // First cast everything to the right type.
12320       Op0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op0);
12321       Op1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op1);
12322
12323       // Since SSE has no unsigned integer comparisons, we need to flip the sign
12324       // bits of the inputs before performing those operations. The lower
12325       // compare is always unsigned.
12326       SDValue SB;
12327       if (FlipSigns) {
12328         SB = DAG.getConstant(0x80000000U, MVT::v4i32);
12329       } else {
12330         SDValue Sign = DAG.getConstant(0x80000000U, MVT::i32);
12331         SDValue Zero = DAG.getConstant(0x00000000U, MVT::i32);
12332         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
12333                          Sign, Zero, Sign, Zero);
12334       }
12335       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
12336       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
12337
12338       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
12339       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
12340       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
12341
12342       // Create masks for only the low parts/high parts of the 64 bit integers.
12343       static const int MaskHi[] = { 1, 1, 3, 3 };
12344       static const int MaskLo[] = { 0, 0, 2, 2 };
12345       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
12346       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
12347       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
12348
12349       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
12350       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
12351
12352       if (Invert)
12353         Result = DAG.getNOT(dl, Result, MVT::v4i32);
12354
12355       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
12356     }
12357
12358     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
12359       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
12360       // pcmpeqd + pshufd + pand.
12361       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
12362
12363       // First cast everything to the right type.
12364       Op0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op0);
12365       Op1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op1);
12366
12367       // Do the compare.
12368       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
12369
12370       // Make sure the lower and upper halves are both all-ones.
12371       static const int Mask[] = { 1, 0, 3, 2 };
12372       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
12373       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
12374
12375       if (Invert)
12376         Result = DAG.getNOT(dl, Result, MVT::v4i32);
12377
12378       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
12379     }
12380   }
12381
12382   // Since SSE has no unsigned integer comparisons, we need to flip the sign
12383   // bits of the inputs before performing those operations.
12384   if (FlipSigns) {
12385     EVT EltVT = VT.getVectorElementType();
12386     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), VT);
12387     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
12388     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
12389   }
12390
12391   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
12392
12393   // If the logical-not of the result is required, perform that now.
12394   if (Invert)
12395     Result = DAG.getNOT(dl, Result, VT);
12396
12397   if (MinMax)
12398     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
12399
12400   if (Subus)
12401     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
12402                          getZeroVector(VT, Subtarget, DAG, dl));
12403
12404   return Result;
12405 }
12406
12407 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
12408
12409   MVT VT = Op.getSimpleValueType();
12410
12411   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
12412
12413   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
12414          && "SetCC type must be 8-bit or 1-bit integer");
12415   SDValue Op0 = Op.getOperand(0);
12416   SDValue Op1 = Op.getOperand(1);
12417   SDLoc dl(Op);
12418   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
12419
12420   // Optimize to BT if possible.
12421   // Lower (X & (1 << N)) == 0 to BT(X, N).
12422   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
12423   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
12424   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
12425       Op1.getOpcode() == ISD::Constant &&
12426       cast<ConstantSDNode>(Op1)->isNullValue() &&
12427       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
12428     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
12429     if (NewSetCC.getNode())
12430       return NewSetCC;
12431   }
12432
12433   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
12434   // these.
12435   if (Op1.getOpcode() == ISD::Constant &&
12436       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
12437        cast<ConstantSDNode>(Op1)->isNullValue()) &&
12438       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
12439
12440     // If the input is a setcc, then reuse the input setcc or use a new one with
12441     // the inverted condition.
12442     if (Op0.getOpcode() == X86ISD::SETCC) {
12443       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
12444       bool Invert = (CC == ISD::SETNE) ^
12445         cast<ConstantSDNode>(Op1)->isNullValue();
12446       if (!Invert)
12447         return Op0;
12448
12449       CCode = X86::GetOppositeBranchCondition(CCode);
12450       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
12451                                   DAG.getConstant(CCode, MVT::i8),
12452                                   Op0.getOperand(1));
12453       if (VT == MVT::i1)
12454         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
12455       return SetCC;
12456     }
12457   }
12458   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
12459       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
12460       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
12461
12462     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
12463     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, MVT::i1), NewCC);
12464   }
12465
12466   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
12467   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
12468   if (X86CC == X86::COND_INVALID)
12469     return SDValue();
12470
12471   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
12472   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
12473   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
12474                               DAG.getConstant(X86CC, MVT::i8), EFLAGS);
12475   if (VT == MVT::i1)
12476     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
12477   return SetCC;
12478 }
12479
12480 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
12481 static bool isX86LogicalCmp(SDValue Op) {
12482   unsigned Opc = Op.getNode()->getOpcode();
12483   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
12484       Opc == X86ISD::SAHF)
12485     return true;
12486   if (Op.getResNo() == 1 &&
12487       (Opc == X86ISD::ADD ||
12488        Opc == X86ISD::SUB ||
12489        Opc == X86ISD::ADC ||
12490        Opc == X86ISD::SBB ||
12491        Opc == X86ISD::SMUL ||
12492        Opc == X86ISD::UMUL ||
12493        Opc == X86ISD::INC ||
12494        Opc == X86ISD::DEC ||
12495        Opc == X86ISD::OR ||
12496        Opc == X86ISD::XOR ||
12497        Opc == X86ISD::AND))
12498     return true;
12499
12500   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
12501     return true;
12502
12503   return false;
12504 }
12505
12506 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
12507   if (V.getOpcode() != ISD::TRUNCATE)
12508     return false;
12509
12510   SDValue VOp0 = V.getOperand(0);
12511   unsigned InBits = VOp0.getValueSizeInBits();
12512   unsigned Bits = V.getValueSizeInBits();
12513   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
12514 }
12515
12516 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
12517   bool addTest = true;
12518   SDValue Cond  = Op.getOperand(0);
12519   SDValue Op1 = Op.getOperand(1);
12520   SDValue Op2 = Op.getOperand(2);
12521   SDLoc DL(Op);
12522   EVT VT = Op1.getValueType();
12523   SDValue CC;
12524
12525   // Lower fp selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
12526   // are available. Otherwise fp cmovs get lowered into a less efficient branch
12527   // sequence later on.
12528   if (Cond.getOpcode() == ISD::SETCC &&
12529       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
12530        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
12531       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
12532     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
12533     int SSECC = translateX86FSETCC(
12534         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
12535
12536     if (SSECC != 8) {
12537       if (Subtarget->hasAVX512()) {
12538         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
12539                                   DAG.getConstant(SSECC, MVT::i8));
12540         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
12541       }
12542       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
12543                                 DAG.getConstant(SSECC, MVT::i8));
12544       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
12545       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
12546       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
12547     }
12548   }
12549
12550   if (Cond.getOpcode() == ISD::SETCC) {
12551     SDValue NewCond = LowerSETCC(Cond, DAG);
12552     if (NewCond.getNode())
12553       Cond = NewCond;
12554   }
12555
12556   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
12557   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
12558   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
12559   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
12560   if (Cond.getOpcode() == X86ISD::SETCC &&
12561       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
12562       isZero(Cond.getOperand(1).getOperand(1))) {
12563     SDValue Cmp = Cond.getOperand(1);
12564
12565     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
12566
12567     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
12568         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
12569       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
12570
12571       SDValue CmpOp0 = Cmp.getOperand(0);
12572       // Apply further optimizations for special cases
12573       // (select (x != 0), -1, 0) -> neg & sbb
12574       // (select (x == 0), 0, -1) -> neg & sbb
12575       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
12576         if (YC->isNullValue() &&
12577             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
12578           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
12579           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
12580                                     DAG.getConstant(0, CmpOp0.getValueType()),
12581                                     CmpOp0);
12582           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
12583                                     DAG.getConstant(X86::COND_B, MVT::i8),
12584                                     SDValue(Neg.getNode(), 1));
12585           return Res;
12586         }
12587
12588       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
12589                         CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
12590       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
12591
12592       SDValue Res =   // Res = 0 or -1.
12593         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
12594                     DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
12595
12596       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
12597         Res = DAG.getNOT(DL, Res, Res.getValueType());
12598
12599       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
12600       if (!N2C || !N2C->isNullValue())
12601         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
12602       return Res;
12603     }
12604   }
12605
12606   // Look past (and (setcc_carry (cmp ...)), 1).
12607   if (Cond.getOpcode() == ISD::AND &&
12608       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
12609     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
12610     if (C && C->getAPIntValue() == 1)
12611       Cond = Cond.getOperand(0);
12612   }
12613
12614   // If condition flag is set by a X86ISD::CMP, then use it as the condition
12615   // setting operand in place of the X86ISD::SETCC.
12616   unsigned CondOpcode = Cond.getOpcode();
12617   if (CondOpcode == X86ISD::SETCC ||
12618       CondOpcode == X86ISD::SETCC_CARRY) {
12619     CC = Cond.getOperand(0);
12620
12621     SDValue Cmp = Cond.getOperand(1);
12622     unsigned Opc = Cmp.getOpcode();
12623     MVT VT = Op.getSimpleValueType();
12624
12625     bool IllegalFPCMov = false;
12626     if (VT.isFloatingPoint() && !VT.isVector() &&
12627         !isScalarFPTypeInSSEReg(VT))  // FPStack?
12628       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
12629
12630     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
12631         Opc == X86ISD::BT) { // FIXME
12632       Cond = Cmp;
12633       addTest = false;
12634     }
12635   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
12636              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
12637              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
12638               Cond.getOperand(0).getValueType() != MVT::i8)) {
12639     SDValue LHS = Cond.getOperand(0);
12640     SDValue RHS = Cond.getOperand(1);
12641     unsigned X86Opcode;
12642     unsigned X86Cond;
12643     SDVTList VTs;
12644     switch (CondOpcode) {
12645     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
12646     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
12647     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
12648     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
12649     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
12650     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
12651     default: llvm_unreachable("unexpected overflowing operator");
12652     }
12653     if (CondOpcode == ISD::UMULO)
12654       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
12655                           MVT::i32);
12656     else
12657       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
12658
12659     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
12660
12661     if (CondOpcode == ISD::UMULO)
12662       Cond = X86Op.getValue(2);
12663     else
12664       Cond = X86Op.getValue(1);
12665
12666     CC = DAG.getConstant(X86Cond, MVT::i8);
12667     addTest = false;
12668   }
12669
12670   if (addTest) {
12671     // Look pass the truncate if the high bits are known zero.
12672     if (isTruncWithZeroHighBitsInput(Cond, DAG))
12673         Cond = Cond.getOperand(0);
12674
12675     // We know the result of AND is compared against zero. Try to match
12676     // it to BT.
12677     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
12678       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
12679       if (NewSetCC.getNode()) {
12680         CC = NewSetCC.getOperand(0);
12681         Cond = NewSetCC.getOperand(1);
12682         addTest = false;
12683       }
12684     }
12685   }
12686
12687   if (addTest) {
12688     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
12689     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
12690   }
12691
12692   // a <  b ? -1 :  0 -> RES = ~setcc_carry
12693   // a <  b ?  0 : -1 -> RES = setcc_carry
12694   // a >= b ? -1 :  0 -> RES = setcc_carry
12695   // a >= b ?  0 : -1 -> RES = ~setcc_carry
12696   if (Cond.getOpcode() == X86ISD::SUB) {
12697     Cond = ConvertCmpIfNecessary(Cond, DAG);
12698     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
12699
12700     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
12701         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
12702       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
12703                                 DAG.getConstant(X86::COND_B, MVT::i8), Cond);
12704       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
12705         return DAG.getNOT(DL, Res, Res.getValueType());
12706       return Res;
12707     }
12708   }
12709
12710   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
12711   // widen the cmov and push the truncate through. This avoids introducing a new
12712   // branch during isel and doesn't add any extensions.
12713   if (Op.getValueType() == MVT::i8 &&
12714       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
12715     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
12716     if (T1.getValueType() == T2.getValueType() &&
12717         // Blacklist CopyFromReg to avoid partial register stalls.
12718         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
12719       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
12720       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
12721       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
12722     }
12723   }
12724
12725   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
12726   // condition is true.
12727   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
12728   SDValue Ops[] = { Op2, Op1, CC, Cond };
12729   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
12730 }
12731
12732 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op, SelectionDAG &DAG) {
12733   MVT VT = Op->getSimpleValueType(0);
12734   SDValue In = Op->getOperand(0);
12735   MVT InVT = In.getSimpleValueType();
12736   SDLoc dl(Op);
12737
12738   unsigned int NumElts = VT.getVectorNumElements();
12739   if (NumElts != 8 && NumElts != 16)
12740     return SDValue();
12741
12742   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
12743     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
12744
12745   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12746   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
12747
12748   MVT ExtVT = (NumElts == 8) ? MVT::v8i64 : MVT::v16i32;
12749   Constant *C = ConstantInt::get(*DAG.getContext(),
12750     APInt::getAllOnesValue(ExtVT.getScalarType().getSizeInBits()));
12751
12752   SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
12753   unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
12754   SDValue Ld = DAG.getLoad(ExtVT.getScalarType(), dl, DAG.getEntryNode(), CP,
12755                           MachinePointerInfo::getConstantPool(),
12756                           false, false, false, Alignment);
12757   SDValue Brcst = DAG.getNode(X86ISD::VBROADCASTM, dl, ExtVT, In, Ld);
12758   if (VT.is512BitVector())
12759     return Brcst;
12760   return DAG.getNode(X86ISD::VTRUNC, dl, VT, Brcst);
12761 }
12762
12763 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12764                                 SelectionDAG &DAG) {
12765   MVT VT = Op->getSimpleValueType(0);
12766   SDValue In = Op->getOperand(0);
12767   MVT InVT = In.getSimpleValueType();
12768   SDLoc dl(Op);
12769
12770   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
12771     return LowerSIGN_EXTEND_AVX512(Op, DAG);
12772
12773   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
12774       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
12775       (VT != MVT::v16i16 || InVT != MVT::v16i8))
12776     return SDValue();
12777
12778   if (Subtarget->hasInt256())
12779     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
12780
12781   // Optimize vectors in AVX mode
12782   // Sign extend  v8i16 to v8i32 and
12783   //              v4i32 to v4i64
12784   //
12785   // Divide input vector into two parts
12786   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
12787   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
12788   // concat the vectors to original VT
12789
12790   unsigned NumElems = InVT.getVectorNumElements();
12791   SDValue Undef = DAG.getUNDEF(InVT);
12792
12793   SmallVector<int,8> ShufMask1(NumElems, -1);
12794   for (unsigned i = 0; i != NumElems/2; ++i)
12795     ShufMask1[i] = i;
12796
12797   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
12798
12799   SmallVector<int,8> ShufMask2(NumElems, -1);
12800   for (unsigned i = 0; i != NumElems/2; ++i)
12801     ShufMask2[i] = i + NumElems/2;
12802
12803   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
12804
12805   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
12806                                 VT.getVectorNumElements()/2);
12807
12808   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
12809   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
12810
12811   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
12812 }
12813
12814 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
12815 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
12816 // from the AND / OR.
12817 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
12818   Opc = Op.getOpcode();
12819   if (Opc != ISD::OR && Opc != ISD::AND)
12820     return false;
12821   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
12822           Op.getOperand(0).hasOneUse() &&
12823           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
12824           Op.getOperand(1).hasOneUse());
12825 }
12826
12827 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
12828 // 1 and that the SETCC node has a single use.
12829 static bool isXor1OfSetCC(SDValue Op) {
12830   if (Op.getOpcode() != ISD::XOR)
12831     return false;
12832   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
12833   if (N1C && N1C->getAPIntValue() == 1) {
12834     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
12835       Op.getOperand(0).hasOneUse();
12836   }
12837   return false;
12838 }
12839
12840 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
12841   bool addTest = true;
12842   SDValue Chain = Op.getOperand(0);
12843   SDValue Cond  = Op.getOperand(1);
12844   SDValue Dest  = Op.getOperand(2);
12845   SDLoc dl(Op);
12846   SDValue CC;
12847   bool Inverted = false;
12848
12849   if (Cond.getOpcode() == ISD::SETCC) {
12850     // Check for setcc([su]{add,sub,mul}o == 0).
12851     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
12852         isa<ConstantSDNode>(Cond.getOperand(1)) &&
12853         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
12854         Cond.getOperand(0).getResNo() == 1 &&
12855         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
12856          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
12857          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
12858          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
12859          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
12860          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
12861       Inverted = true;
12862       Cond = Cond.getOperand(0);
12863     } else {
12864       SDValue NewCond = LowerSETCC(Cond, DAG);
12865       if (NewCond.getNode())
12866         Cond = NewCond;
12867     }
12868   }
12869 #if 0
12870   // FIXME: LowerXALUO doesn't handle these!!
12871   else if (Cond.getOpcode() == X86ISD::ADD  ||
12872            Cond.getOpcode() == X86ISD::SUB  ||
12873            Cond.getOpcode() == X86ISD::SMUL ||
12874            Cond.getOpcode() == X86ISD::UMUL)
12875     Cond = LowerXALUO(Cond, DAG);
12876 #endif
12877
12878   // Look pass (and (setcc_carry (cmp ...)), 1).
12879   if (Cond.getOpcode() == ISD::AND &&
12880       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
12881     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
12882     if (C && C->getAPIntValue() == 1)
12883       Cond = Cond.getOperand(0);
12884   }
12885
12886   // If condition flag is set by a X86ISD::CMP, then use it as the condition
12887   // setting operand in place of the X86ISD::SETCC.
12888   unsigned CondOpcode = Cond.getOpcode();
12889   if (CondOpcode == X86ISD::SETCC ||
12890       CondOpcode == X86ISD::SETCC_CARRY) {
12891     CC = Cond.getOperand(0);
12892
12893     SDValue Cmp = Cond.getOperand(1);
12894     unsigned Opc = Cmp.getOpcode();
12895     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
12896     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
12897       Cond = Cmp;
12898       addTest = false;
12899     } else {
12900       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
12901       default: break;
12902       case X86::COND_O:
12903       case X86::COND_B:
12904         // These can only come from an arithmetic instruction with overflow,
12905         // e.g. SADDO, UADDO.
12906         Cond = Cond.getNode()->getOperand(1);
12907         addTest = false;
12908         break;
12909       }
12910     }
12911   }
12912   CondOpcode = Cond.getOpcode();
12913   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
12914       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
12915       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
12916        Cond.getOperand(0).getValueType() != MVT::i8)) {
12917     SDValue LHS = Cond.getOperand(0);
12918     SDValue RHS = Cond.getOperand(1);
12919     unsigned X86Opcode;
12920     unsigned X86Cond;
12921     SDVTList VTs;
12922     // Keep this in sync with LowerXALUO, otherwise we might create redundant
12923     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
12924     // X86ISD::INC).
12925     switch (CondOpcode) {
12926     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
12927     case ISD::SADDO:
12928       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
12929         if (C->isOne()) {
12930           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
12931           break;
12932         }
12933       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
12934     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
12935     case ISD::SSUBO:
12936       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
12937         if (C->isOne()) {
12938           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
12939           break;
12940         }
12941       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
12942     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
12943     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
12944     default: llvm_unreachable("unexpected overflowing operator");
12945     }
12946     if (Inverted)
12947       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
12948     if (CondOpcode == ISD::UMULO)
12949       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
12950                           MVT::i32);
12951     else
12952       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
12953
12954     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
12955
12956     if (CondOpcode == ISD::UMULO)
12957       Cond = X86Op.getValue(2);
12958     else
12959       Cond = X86Op.getValue(1);
12960
12961     CC = DAG.getConstant(X86Cond, MVT::i8);
12962     addTest = false;
12963   } else {
12964     unsigned CondOpc;
12965     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
12966       SDValue Cmp = Cond.getOperand(0).getOperand(1);
12967       if (CondOpc == ISD::OR) {
12968         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
12969         // two branches instead of an explicit OR instruction with a
12970         // separate test.
12971         if (Cmp == Cond.getOperand(1).getOperand(1) &&
12972             isX86LogicalCmp(Cmp)) {
12973           CC = Cond.getOperand(0).getOperand(0);
12974           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
12975                               Chain, Dest, CC, Cmp);
12976           CC = Cond.getOperand(1).getOperand(0);
12977           Cond = Cmp;
12978           addTest = false;
12979         }
12980       } else { // ISD::AND
12981         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
12982         // two branches instead of an explicit AND instruction with a
12983         // separate test. However, we only do this if this block doesn't
12984         // have a fall-through edge, because this requires an explicit
12985         // jmp when the condition is false.
12986         if (Cmp == Cond.getOperand(1).getOperand(1) &&
12987             isX86LogicalCmp(Cmp) &&
12988             Op.getNode()->hasOneUse()) {
12989           X86::CondCode CCode =
12990             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
12991           CCode = X86::GetOppositeBranchCondition(CCode);
12992           CC = DAG.getConstant(CCode, MVT::i8);
12993           SDNode *User = *Op.getNode()->use_begin();
12994           // Look for an unconditional branch following this conditional branch.
12995           // We need this because we need to reverse the successors in order
12996           // to implement FCMP_OEQ.
12997           if (User->getOpcode() == ISD::BR) {
12998             SDValue FalseBB = User->getOperand(1);
12999             SDNode *NewBR =
13000               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
13001             assert(NewBR == User);
13002             (void)NewBR;
13003             Dest = FalseBB;
13004
13005             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13006                                 Chain, Dest, CC, Cmp);
13007             X86::CondCode CCode =
13008               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
13009             CCode = X86::GetOppositeBranchCondition(CCode);
13010             CC = DAG.getConstant(CCode, MVT::i8);
13011             Cond = Cmp;
13012             addTest = false;
13013           }
13014         }
13015       }
13016     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
13017       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
13018       // It should be transformed during dag combiner except when the condition
13019       // is set by a arithmetics with overflow node.
13020       X86::CondCode CCode =
13021         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
13022       CCode = X86::GetOppositeBranchCondition(CCode);
13023       CC = DAG.getConstant(CCode, MVT::i8);
13024       Cond = Cond.getOperand(0).getOperand(1);
13025       addTest = false;
13026     } else if (Cond.getOpcode() == ISD::SETCC &&
13027                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
13028       // For FCMP_OEQ, we can emit
13029       // two branches instead of an explicit AND instruction with a
13030       // separate test. However, we only do this if this block doesn't
13031       // have a fall-through edge, because this requires an explicit
13032       // jmp when the condition is false.
13033       if (Op.getNode()->hasOneUse()) {
13034         SDNode *User = *Op.getNode()->use_begin();
13035         // Look for an unconditional branch following this conditional branch.
13036         // We need this because we need to reverse the successors in order
13037         // to implement FCMP_OEQ.
13038         if (User->getOpcode() == ISD::BR) {
13039           SDValue FalseBB = User->getOperand(1);
13040           SDNode *NewBR =
13041             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
13042           assert(NewBR == User);
13043           (void)NewBR;
13044           Dest = FalseBB;
13045
13046           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
13047                                     Cond.getOperand(0), Cond.getOperand(1));
13048           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13049           CC = DAG.getConstant(X86::COND_NE, MVT::i8);
13050           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13051                               Chain, Dest, CC, Cmp);
13052           CC = DAG.getConstant(X86::COND_P, MVT::i8);
13053           Cond = Cmp;
13054           addTest = false;
13055         }
13056       }
13057     } else if (Cond.getOpcode() == ISD::SETCC &&
13058                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
13059       // For FCMP_UNE, we can emit
13060       // two branches instead of an explicit AND instruction with a
13061       // separate test. However, we only do this if this block doesn't
13062       // have a fall-through edge, because this requires an explicit
13063       // jmp when the condition is false.
13064       if (Op.getNode()->hasOneUse()) {
13065         SDNode *User = *Op.getNode()->use_begin();
13066         // Look for an unconditional branch following this conditional branch.
13067         // We need this because we need to reverse the successors in order
13068         // to implement FCMP_UNE.
13069         if (User->getOpcode() == ISD::BR) {
13070           SDValue FalseBB = User->getOperand(1);
13071           SDNode *NewBR =
13072             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
13073           assert(NewBR == User);
13074           (void)NewBR;
13075
13076           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
13077                                     Cond.getOperand(0), Cond.getOperand(1));
13078           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13079           CC = DAG.getConstant(X86::COND_NE, MVT::i8);
13080           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13081                               Chain, Dest, CC, Cmp);
13082           CC = DAG.getConstant(X86::COND_NP, MVT::i8);
13083           Cond = Cmp;
13084           addTest = false;
13085           Dest = FalseBB;
13086         }
13087       }
13088     }
13089   }
13090
13091   if (addTest) {
13092     // Look pass the truncate if the high bits are known zero.
13093     if (isTruncWithZeroHighBitsInput(Cond, DAG))
13094         Cond = Cond.getOperand(0);
13095
13096     // We know the result of AND is compared against zero. Try to match
13097     // it to BT.
13098     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
13099       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
13100       if (NewSetCC.getNode()) {
13101         CC = NewSetCC.getOperand(0);
13102         Cond = NewSetCC.getOperand(1);
13103         addTest = false;
13104       }
13105     }
13106   }
13107
13108   if (addTest) {
13109     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
13110     CC = DAG.getConstant(X86Cond, MVT::i8);
13111     Cond = EmitTest(Cond, X86Cond, dl, DAG);
13112   }
13113   Cond = ConvertCmpIfNecessary(Cond, DAG);
13114   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13115                      Chain, Dest, CC, Cond);
13116 }
13117
13118 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
13119 // Calls to _alloca is needed to probe the stack when allocating more than 4k
13120 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
13121 // that the guard pages used by the OS virtual memory manager are allocated in
13122 // correct sequence.
13123 SDValue
13124 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
13125                                            SelectionDAG &DAG) const {
13126   MachineFunction &MF = DAG.getMachineFunction();
13127   bool SplitStack = MF.shouldSplitStack();
13128   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMacho()) ||
13129                SplitStack;
13130   SDLoc dl(Op);
13131
13132   if (!Lower) {
13133     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13134     SDNode* Node = Op.getNode();
13135
13136     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
13137     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
13138         " not tell us which reg is the stack pointer!");
13139     EVT VT = Node->getValueType(0);
13140     SDValue Tmp1 = SDValue(Node, 0);
13141     SDValue Tmp2 = SDValue(Node, 1);
13142     SDValue Tmp3 = Node->getOperand(2);
13143     SDValue Chain = Tmp1.getOperand(0);
13144
13145     // Chain the dynamic stack allocation so that it doesn't modify the stack
13146     // pointer when other instructions are using the stack.
13147     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true),
13148         SDLoc(Node));
13149
13150     SDValue Size = Tmp2.getOperand(1);
13151     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
13152     Chain = SP.getValue(1);
13153     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
13154     const TargetFrameLowering &TFI = *DAG.getTarget().getFrameLowering();
13155     unsigned StackAlign = TFI.getStackAlignment();
13156     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
13157     if (Align > StackAlign)
13158       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
13159           DAG.getConstant(-(uint64_t)Align, VT));
13160     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
13161
13162     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
13163         DAG.getIntPtrConstant(0, true), SDValue(),
13164         SDLoc(Node));
13165
13166     SDValue Ops[2] = { Tmp1, Tmp2 };
13167     return DAG.getMergeValues(Ops, dl);
13168   }
13169
13170   // Get the inputs.
13171   SDValue Chain = Op.getOperand(0);
13172   SDValue Size  = Op.getOperand(1);
13173   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
13174   EVT VT = Op.getNode()->getValueType(0);
13175
13176   bool Is64Bit = Subtarget->is64Bit();
13177   EVT SPTy = Is64Bit ? MVT::i64 : MVT::i32;
13178
13179   if (SplitStack) {
13180     MachineRegisterInfo &MRI = MF.getRegInfo();
13181
13182     if (Is64Bit) {
13183       // The 64 bit implementation of segmented stacks needs to clobber both r10
13184       // r11. This makes it impossible to use it along with nested parameters.
13185       const Function *F = MF.getFunction();
13186
13187       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
13188            I != E; ++I)
13189         if (I->hasNestAttr())
13190           report_fatal_error("Cannot use segmented stacks with functions that "
13191                              "have nested arguments.");
13192     }
13193
13194     const TargetRegisterClass *AddrRegClass =
13195       getRegClassFor(Subtarget->is64Bit() ? MVT::i64:MVT::i32);
13196     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
13197     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
13198     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
13199                                 DAG.getRegister(Vreg, SPTy));
13200     SDValue Ops1[2] = { Value, Chain };
13201     return DAG.getMergeValues(Ops1, dl);
13202   } else {
13203     SDValue Flag;
13204     unsigned Reg = (Subtarget->is64Bit() ? X86::RAX : X86::EAX);
13205
13206     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
13207     Flag = Chain.getValue(1);
13208     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
13209
13210     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
13211
13212     const X86RegisterInfo *RegInfo =
13213       static_cast<const X86RegisterInfo*>(DAG.getTarget().getRegisterInfo());
13214     unsigned SPReg = RegInfo->getStackRegister();
13215     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
13216     Chain = SP.getValue(1);
13217
13218     if (Align) {
13219       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
13220                        DAG.getConstant(-(uint64_t)Align, VT));
13221       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
13222     }
13223
13224     SDValue Ops1[2] = { SP, Chain };
13225     return DAG.getMergeValues(Ops1, dl);
13226   }
13227 }
13228
13229 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
13230   MachineFunction &MF = DAG.getMachineFunction();
13231   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
13232
13233   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
13234   SDLoc DL(Op);
13235
13236   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
13237     // vastart just stores the address of the VarArgsFrameIndex slot into the
13238     // memory location argument.
13239     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
13240                                    getPointerTy());
13241     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
13242                         MachinePointerInfo(SV), false, false, 0);
13243   }
13244
13245   // __va_list_tag:
13246   //   gp_offset         (0 - 6 * 8)
13247   //   fp_offset         (48 - 48 + 8 * 16)
13248   //   overflow_arg_area (point to parameters coming in memory).
13249   //   reg_save_area
13250   SmallVector<SDValue, 8> MemOps;
13251   SDValue FIN = Op.getOperand(1);
13252   // Store gp_offset
13253   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
13254                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
13255                                                MVT::i32),
13256                                FIN, MachinePointerInfo(SV), false, false, 0);
13257   MemOps.push_back(Store);
13258
13259   // Store fp_offset
13260   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
13261                     FIN, DAG.getIntPtrConstant(4));
13262   Store = DAG.getStore(Op.getOperand(0), DL,
13263                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
13264                                        MVT::i32),
13265                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
13266   MemOps.push_back(Store);
13267
13268   // Store ptr to overflow_arg_area
13269   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
13270                     FIN, DAG.getIntPtrConstant(4));
13271   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
13272                                     getPointerTy());
13273   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
13274                        MachinePointerInfo(SV, 8),
13275                        false, false, 0);
13276   MemOps.push_back(Store);
13277
13278   // Store ptr to reg_save_area.
13279   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
13280                     FIN, DAG.getIntPtrConstant(8));
13281   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
13282                                     getPointerTy());
13283   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
13284                        MachinePointerInfo(SV, 16), false, false, 0);
13285   MemOps.push_back(Store);
13286   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
13287 }
13288
13289 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
13290   assert(Subtarget->is64Bit() &&
13291          "LowerVAARG only handles 64-bit va_arg!");
13292   assert((Subtarget->isTargetLinux() ||
13293           Subtarget->isTargetDarwin()) &&
13294           "Unhandled target in LowerVAARG");
13295   assert(Op.getNode()->getNumOperands() == 4);
13296   SDValue Chain = Op.getOperand(0);
13297   SDValue SrcPtr = Op.getOperand(1);
13298   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
13299   unsigned Align = Op.getConstantOperandVal(3);
13300   SDLoc dl(Op);
13301
13302   EVT ArgVT = Op.getNode()->getValueType(0);
13303   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
13304   uint32_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
13305   uint8_t ArgMode;
13306
13307   // Decide which area this value should be read from.
13308   // TODO: Implement the AMD64 ABI in its entirety. This simple
13309   // selection mechanism works only for the basic types.
13310   if (ArgVT == MVT::f80) {
13311     llvm_unreachable("va_arg for f80 not yet implemented");
13312   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
13313     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
13314   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
13315     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
13316   } else {
13317     llvm_unreachable("Unhandled argument type in LowerVAARG");
13318   }
13319
13320   if (ArgMode == 2) {
13321     // Sanity Check: Make sure using fp_offset makes sense.
13322     assert(!DAG.getTarget().Options.UseSoftFloat &&
13323            !(DAG.getMachineFunction()
13324                 .getFunction()->getAttributes()
13325                 .hasAttribute(AttributeSet::FunctionIndex,
13326                               Attribute::NoImplicitFloat)) &&
13327            Subtarget->hasSSE1());
13328   }
13329
13330   // Insert VAARG_64 node into the DAG
13331   // VAARG_64 returns two values: Variable Argument Address, Chain
13332   SmallVector<SDValue, 11> InstOps;
13333   InstOps.push_back(Chain);
13334   InstOps.push_back(SrcPtr);
13335   InstOps.push_back(DAG.getConstant(ArgSize, MVT::i32));
13336   InstOps.push_back(DAG.getConstant(ArgMode, MVT::i8));
13337   InstOps.push_back(DAG.getConstant(Align, MVT::i32));
13338   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
13339   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
13340                                           VTs, InstOps, MVT::i64,
13341                                           MachinePointerInfo(SV),
13342                                           /*Align=*/0,
13343                                           /*Volatile=*/false,
13344                                           /*ReadMem=*/true,
13345                                           /*WriteMem=*/true);
13346   Chain = VAARG.getValue(1);
13347
13348   // Load the next argument and return it
13349   return DAG.getLoad(ArgVT, dl,
13350                      Chain,
13351                      VAARG,
13352                      MachinePointerInfo(),
13353                      false, false, false, 0);
13354 }
13355
13356 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
13357                            SelectionDAG &DAG) {
13358   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
13359   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
13360   SDValue Chain = Op.getOperand(0);
13361   SDValue DstPtr = Op.getOperand(1);
13362   SDValue SrcPtr = Op.getOperand(2);
13363   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
13364   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
13365   SDLoc DL(Op);
13366
13367   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
13368                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
13369                        false,
13370                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
13371 }
13372
13373 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
13374 // amount is a constant. Takes immediate version of shift as input.
13375 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
13376                                           SDValue SrcOp, uint64_t ShiftAmt,
13377                                           SelectionDAG &DAG) {
13378   MVT ElementType = VT.getVectorElementType();
13379
13380   // Fold this packed shift into its first operand if ShiftAmt is 0.
13381   if (ShiftAmt == 0)
13382     return SrcOp;
13383
13384   // Check for ShiftAmt >= element width
13385   if (ShiftAmt >= ElementType.getSizeInBits()) {
13386     if (Opc == X86ISD::VSRAI)
13387       ShiftAmt = ElementType.getSizeInBits() - 1;
13388     else
13389       return DAG.getConstant(0, VT);
13390   }
13391
13392   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
13393          && "Unknown target vector shift-by-constant node");
13394
13395   // Fold this packed vector shift into a build vector if SrcOp is a
13396   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
13397   if (VT == SrcOp.getSimpleValueType() &&
13398       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
13399     SmallVector<SDValue, 8> Elts;
13400     unsigned NumElts = SrcOp->getNumOperands();
13401     ConstantSDNode *ND;
13402
13403     switch(Opc) {
13404     default: llvm_unreachable(nullptr);
13405     case X86ISD::VSHLI:
13406       for (unsigned i=0; i!=NumElts; ++i) {
13407         SDValue CurrentOp = SrcOp->getOperand(i);
13408         if (CurrentOp->getOpcode() == ISD::UNDEF) {
13409           Elts.push_back(CurrentOp);
13410           continue;
13411         }
13412         ND = cast<ConstantSDNode>(CurrentOp);
13413         const APInt &C = ND->getAPIntValue();
13414         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), ElementType));
13415       }
13416       break;
13417     case X86ISD::VSRLI:
13418       for (unsigned i=0; i!=NumElts; ++i) {
13419         SDValue CurrentOp = SrcOp->getOperand(i);
13420         if (CurrentOp->getOpcode() == ISD::UNDEF) {
13421           Elts.push_back(CurrentOp);
13422           continue;
13423         }
13424         ND = cast<ConstantSDNode>(CurrentOp);
13425         const APInt &C = ND->getAPIntValue();
13426         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), ElementType));
13427       }
13428       break;
13429     case X86ISD::VSRAI:
13430       for (unsigned i=0; i!=NumElts; ++i) {
13431         SDValue CurrentOp = SrcOp->getOperand(i);
13432         if (CurrentOp->getOpcode() == ISD::UNDEF) {
13433           Elts.push_back(CurrentOp);
13434           continue;
13435         }
13436         ND = cast<ConstantSDNode>(CurrentOp);
13437         const APInt &C = ND->getAPIntValue();
13438         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), ElementType));
13439       }
13440       break;
13441     }
13442
13443     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
13444   }
13445
13446   return DAG.getNode(Opc, dl, VT, SrcOp, DAG.getConstant(ShiftAmt, MVT::i8));
13447 }
13448
13449 // getTargetVShiftNode - Handle vector element shifts where the shift amount
13450 // may or may not be a constant. Takes immediate version of shift as input.
13451 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
13452                                    SDValue SrcOp, SDValue ShAmt,
13453                                    SelectionDAG &DAG) {
13454   assert(ShAmt.getValueType() == MVT::i32 && "ShAmt is not i32");
13455
13456   // Catch shift-by-constant.
13457   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
13458     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
13459                                       CShAmt->getZExtValue(), DAG);
13460
13461   // Change opcode to non-immediate version
13462   switch (Opc) {
13463     default: llvm_unreachable("Unknown target vector shift node");
13464     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
13465     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
13466     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
13467   }
13468
13469   // Need to build a vector containing shift amount
13470   // Shift amount is 32-bits, but SSE instructions read 64-bit, so fill with 0
13471   SDValue ShOps[4];
13472   ShOps[0] = ShAmt;
13473   ShOps[1] = DAG.getConstant(0, MVT::i32);
13474   ShOps[2] = ShOps[3] = DAG.getUNDEF(MVT::i32);
13475   ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, ShOps);
13476
13477   // The return type has to be a 128-bit type with the same element
13478   // type as the input type.
13479   MVT EltVT = VT.getVectorElementType();
13480   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
13481
13482   ShAmt = DAG.getNode(ISD::BITCAST, dl, ShVT, ShAmt);
13483   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
13484 }
13485
13486 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
13487   SDLoc dl(Op);
13488   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
13489   switch (IntNo) {
13490   default: return SDValue();    // Don't custom lower most intrinsics.
13491   // Comparison intrinsics.
13492   case Intrinsic::x86_sse_comieq_ss:
13493   case Intrinsic::x86_sse_comilt_ss:
13494   case Intrinsic::x86_sse_comile_ss:
13495   case Intrinsic::x86_sse_comigt_ss:
13496   case Intrinsic::x86_sse_comige_ss:
13497   case Intrinsic::x86_sse_comineq_ss:
13498   case Intrinsic::x86_sse_ucomieq_ss:
13499   case Intrinsic::x86_sse_ucomilt_ss:
13500   case Intrinsic::x86_sse_ucomile_ss:
13501   case Intrinsic::x86_sse_ucomigt_ss:
13502   case Intrinsic::x86_sse_ucomige_ss:
13503   case Intrinsic::x86_sse_ucomineq_ss:
13504   case Intrinsic::x86_sse2_comieq_sd:
13505   case Intrinsic::x86_sse2_comilt_sd:
13506   case Intrinsic::x86_sse2_comile_sd:
13507   case Intrinsic::x86_sse2_comigt_sd:
13508   case Intrinsic::x86_sse2_comige_sd:
13509   case Intrinsic::x86_sse2_comineq_sd:
13510   case Intrinsic::x86_sse2_ucomieq_sd:
13511   case Intrinsic::x86_sse2_ucomilt_sd:
13512   case Intrinsic::x86_sse2_ucomile_sd:
13513   case Intrinsic::x86_sse2_ucomigt_sd:
13514   case Intrinsic::x86_sse2_ucomige_sd:
13515   case Intrinsic::x86_sse2_ucomineq_sd: {
13516     unsigned Opc;
13517     ISD::CondCode CC;
13518     switch (IntNo) {
13519     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
13520     case Intrinsic::x86_sse_comieq_ss:
13521     case Intrinsic::x86_sse2_comieq_sd:
13522       Opc = X86ISD::COMI;
13523       CC = ISD::SETEQ;
13524       break;
13525     case Intrinsic::x86_sse_comilt_ss:
13526     case Intrinsic::x86_sse2_comilt_sd:
13527       Opc = X86ISD::COMI;
13528       CC = ISD::SETLT;
13529       break;
13530     case Intrinsic::x86_sse_comile_ss:
13531     case Intrinsic::x86_sse2_comile_sd:
13532       Opc = X86ISD::COMI;
13533       CC = ISD::SETLE;
13534       break;
13535     case Intrinsic::x86_sse_comigt_ss:
13536     case Intrinsic::x86_sse2_comigt_sd:
13537       Opc = X86ISD::COMI;
13538       CC = ISD::SETGT;
13539       break;
13540     case Intrinsic::x86_sse_comige_ss:
13541     case Intrinsic::x86_sse2_comige_sd:
13542       Opc = X86ISD::COMI;
13543       CC = ISD::SETGE;
13544       break;
13545     case Intrinsic::x86_sse_comineq_ss:
13546     case Intrinsic::x86_sse2_comineq_sd:
13547       Opc = X86ISD::COMI;
13548       CC = ISD::SETNE;
13549       break;
13550     case Intrinsic::x86_sse_ucomieq_ss:
13551     case Intrinsic::x86_sse2_ucomieq_sd:
13552       Opc = X86ISD::UCOMI;
13553       CC = ISD::SETEQ;
13554       break;
13555     case Intrinsic::x86_sse_ucomilt_ss:
13556     case Intrinsic::x86_sse2_ucomilt_sd:
13557       Opc = X86ISD::UCOMI;
13558       CC = ISD::SETLT;
13559       break;
13560     case Intrinsic::x86_sse_ucomile_ss:
13561     case Intrinsic::x86_sse2_ucomile_sd:
13562       Opc = X86ISD::UCOMI;
13563       CC = ISD::SETLE;
13564       break;
13565     case Intrinsic::x86_sse_ucomigt_ss:
13566     case Intrinsic::x86_sse2_ucomigt_sd:
13567       Opc = X86ISD::UCOMI;
13568       CC = ISD::SETGT;
13569       break;
13570     case Intrinsic::x86_sse_ucomige_ss:
13571     case Intrinsic::x86_sse2_ucomige_sd:
13572       Opc = X86ISD::UCOMI;
13573       CC = ISD::SETGE;
13574       break;
13575     case Intrinsic::x86_sse_ucomineq_ss:
13576     case Intrinsic::x86_sse2_ucomineq_sd:
13577       Opc = X86ISD::UCOMI;
13578       CC = ISD::SETNE;
13579       break;
13580     }
13581
13582     SDValue LHS = Op.getOperand(1);
13583     SDValue RHS = Op.getOperand(2);
13584     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
13585     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
13586     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
13587     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13588                                 DAG.getConstant(X86CC, MVT::i8), Cond);
13589     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
13590   }
13591
13592   // Arithmetic intrinsics.
13593   case Intrinsic::x86_sse2_pmulu_dq:
13594   case Intrinsic::x86_avx2_pmulu_dq:
13595     return DAG.getNode(X86ISD::PMULUDQ, dl, Op.getValueType(),
13596                        Op.getOperand(1), Op.getOperand(2));
13597
13598   case Intrinsic::x86_sse41_pmuldq:
13599   case Intrinsic::x86_avx2_pmul_dq:
13600     return DAG.getNode(X86ISD::PMULDQ, dl, Op.getValueType(),
13601                        Op.getOperand(1), Op.getOperand(2));
13602
13603   case Intrinsic::x86_sse2_pmulhu_w:
13604   case Intrinsic::x86_avx2_pmulhu_w:
13605     return DAG.getNode(ISD::MULHU, dl, Op.getValueType(),
13606                        Op.getOperand(1), Op.getOperand(2));
13607
13608   case Intrinsic::x86_sse2_pmulh_w:
13609   case Intrinsic::x86_avx2_pmulh_w:
13610     return DAG.getNode(ISD::MULHS, dl, Op.getValueType(),
13611                        Op.getOperand(1), Op.getOperand(2));
13612
13613   // SSE2/AVX2 sub with unsigned saturation intrinsics
13614   case Intrinsic::x86_sse2_psubus_b:
13615   case Intrinsic::x86_sse2_psubus_w:
13616   case Intrinsic::x86_avx2_psubus_b:
13617   case Intrinsic::x86_avx2_psubus_w:
13618     return DAG.getNode(X86ISD::SUBUS, dl, Op.getValueType(),
13619                        Op.getOperand(1), Op.getOperand(2));
13620
13621   // SSE3/AVX horizontal add/sub intrinsics
13622   case Intrinsic::x86_sse3_hadd_ps:
13623   case Intrinsic::x86_sse3_hadd_pd:
13624   case Intrinsic::x86_avx_hadd_ps_256:
13625   case Intrinsic::x86_avx_hadd_pd_256:
13626   case Intrinsic::x86_sse3_hsub_ps:
13627   case Intrinsic::x86_sse3_hsub_pd:
13628   case Intrinsic::x86_avx_hsub_ps_256:
13629   case Intrinsic::x86_avx_hsub_pd_256:
13630   case Intrinsic::x86_ssse3_phadd_w_128:
13631   case Intrinsic::x86_ssse3_phadd_d_128:
13632   case Intrinsic::x86_avx2_phadd_w:
13633   case Intrinsic::x86_avx2_phadd_d:
13634   case Intrinsic::x86_ssse3_phsub_w_128:
13635   case Intrinsic::x86_ssse3_phsub_d_128:
13636   case Intrinsic::x86_avx2_phsub_w:
13637   case Intrinsic::x86_avx2_phsub_d: {
13638     unsigned Opcode;
13639     switch (IntNo) {
13640     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
13641     case Intrinsic::x86_sse3_hadd_ps:
13642     case Intrinsic::x86_sse3_hadd_pd:
13643     case Intrinsic::x86_avx_hadd_ps_256:
13644     case Intrinsic::x86_avx_hadd_pd_256:
13645       Opcode = X86ISD::FHADD;
13646       break;
13647     case Intrinsic::x86_sse3_hsub_ps:
13648     case Intrinsic::x86_sse3_hsub_pd:
13649     case Intrinsic::x86_avx_hsub_ps_256:
13650     case Intrinsic::x86_avx_hsub_pd_256:
13651       Opcode = X86ISD::FHSUB;
13652       break;
13653     case Intrinsic::x86_ssse3_phadd_w_128:
13654     case Intrinsic::x86_ssse3_phadd_d_128:
13655     case Intrinsic::x86_avx2_phadd_w:
13656     case Intrinsic::x86_avx2_phadd_d:
13657       Opcode = X86ISD::HADD;
13658       break;
13659     case Intrinsic::x86_ssse3_phsub_w_128:
13660     case Intrinsic::x86_ssse3_phsub_d_128:
13661     case Intrinsic::x86_avx2_phsub_w:
13662     case Intrinsic::x86_avx2_phsub_d:
13663       Opcode = X86ISD::HSUB;
13664       break;
13665     }
13666     return DAG.getNode(Opcode, dl, Op.getValueType(),
13667                        Op.getOperand(1), Op.getOperand(2));
13668   }
13669
13670   // SSE2/SSE41/AVX2 integer max/min intrinsics.
13671   case Intrinsic::x86_sse2_pmaxu_b:
13672   case Intrinsic::x86_sse41_pmaxuw:
13673   case Intrinsic::x86_sse41_pmaxud:
13674   case Intrinsic::x86_avx2_pmaxu_b:
13675   case Intrinsic::x86_avx2_pmaxu_w:
13676   case Intrinsic::x86_avx2_pmaxu_d:
13677   case Intrinsic::x86_sse2_pminu_b:
13678   case Intrinsic::x86_sse41_pminuw:
13679   case Intrinsic::x86_sse41_pminud:
13680   case Intrinsic::x86_avx2_pminu_b:
13681   case Intrinsic::x86_avx2_pminu_w:
13682   case Intrinsic::x86_avx2_pminu_d:
13683   case Intrinsic::x86_sse41_pmaxsb:
13684   case Intrinsic::x86_sse2_pmaxs_w:
13685   case Intrinsic::x86_sse41_pmaxsd:
13686   case Intrinsic::x86_avx2_pmaxs_b:
13687   case Intrinsic::x86_avx2_pmaxs_w:
13688   case Intrinsic::x86_avx2_pmaxs_d:
13689   case Intrinsic::x86_sse41_pminsb:
13690   case Intrinsic::x86_sse2_pmins_w:
13691   case Intrinsic::x86_sse41_pminsd:
13692   case Intrinsic::x86_avx2_pmins_b:
13693   case Intrinsic::x86_avx2_pmins_w:
13694   case Intrinsic::x86_avx2_pmins_d: {
13695     unsigned Opcode;
13696     switch (IntNo) {
13697     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
13698     case Intrinsic::x86_sse2_pmaxu_b:
13699     case Intrinsic::x86_sse41_pmaxuw:
13700     case Intrinsic::x86_sse41_pmaxud:
13701     case Intrinsic::x86_avx2_pmaxu_b:
13702     case Intrinsic::x86_avx2_pmaxu_w:
13703     case Intrinsic::x86_avx2_pmaxu_d:
13704       Opcode = X86ISD::UMAX;
13705       break;
13706     case Intrinsic::x86_sse2_pminu_b:
13707     case Intrinsic::x86_sse41_pminuw:
13708     case Intrinsic::x86_sse41_pminud:
13709     case Intrinsic::x86_avx2_pminu_b:
13710     case Intrinsic::x86_avx2_pminu_w:
13711     case Intrinsic::x86_avx2_pminu_d:
13712       Opcode = X86ISD::UMIN;
13713       break;
13714     case Intrinsic::x86_sse41_pmaxsb:
13715     case Intrinsic::x86_sse2_pmaxs_w:
13716     case Intrinsic::x86_sse41_pmaxsd:
13717     case Intrinsic::x86_avx2_pmaxs_b:
13718     case Intrinsic::x86_avx2_pmaxs_w:
13719     case Intrinsic::x86_avx2_pmaxs_d:
13720       Opcode = X86ISD::SMAX;
13721       break;
13722     case Intrinsic::x86_sse41_pminsb:
13723     case Intrinsic::x86_sse2_pmins_w:
13724     case Intrinsic::x86_sse41_pminsd:
13725     case Intrinsic::x86_avx2_pmins_b:
13726     case Intrinsic::x86_avx2_pmins_w:
13727     case Intrinsic::x86_avx2_pmins_d:
13728       Opcode = X86ISD::SMIN;
13729       break;
13730     }
13731     return DAG.getNode(Opcode, dl, Op.getValueType(),
13732                        Op.getOperand(1), Op.getOperand(2));
13733   }
13734
13735   // SSE/SSE2/AVX floating point max/min intrinsics.
13736   case Intrinsic::x86_sse_max_ps:
13737   case Intrinsic::x86_sse2_max_pd:
13738   case Intrinsic::x86_avx_max_ps_256:
13739   case Intrinsic::x86_avx_max_pd_256:
13740   case Intrinsic::x86_sse_min_ps:
13741   case Intrinsic::x86_sse2_min_pd:
13742   case Intrinsic::x86_avx_min_ps_256:
13743   case Intrinsic::x86_avx_min_pd_256: {
13744     unsigned Opcode;
13745     switch (IntNo) {
13746     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
13747     case Intrinsic::x86_sse_max_ps:
13748     case Intrinsic::x86_sse2_max_pd:
13749     case Intrinsic::x86_avx_max_ps_256:
13750     case Intrinsic::x86_avx_max_pd_256:
13751       Opcode = X86ISD::FMAX;
13752       break;
13753     case Intrinsic::x86_sse_min_ps:
13754     case Intrinsic::x86_sse2_min_pd:
13755     case Intrinsic::x86_avx_min_ps_256:
13756     case Intrinsic::x86_avx_min_pd_256:
13757       Opcode = X86ISD::FMIN;
13758       break;
13759     }
13760     return DAG.getNode(Opcode, dl, Op.getValueType(),
13761                        Op.getOperand(1), Op.getOperand(2));
13762   }
13763
13764   // AVX2 variable shift intrinsics
13765   case Intrinsic::x86_avx2_psllv_d:
13766   case Intrinsic::x86_avx2_psllv_q:
13767   case Intrinsic::x86_avx2_psllv_d_256:
13768   case Intrinsic::x86_avx2_psllv_q_256:
13769   case Intrinsic::x86_avx2_psrlv_d:
13770   case Intrinsic::x86_avx2_psrlv_q:
13771   case Intrinsic::x86_avx2_psrlv_d_256:
13772   case Intrinsic::x86_avx2_psrlv_q_256:
13773   case Intrinsic::x86_avx2_psrav_d:
13774   case Intrinsic::x86_avx2_psrav_d_256: {
13775     unsigned Opcode;
13776     switch (IntNo) {
13777     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
13778     case Intrinsic::x86_avx2_psllv_d:
13779     case Intrinsic::x86_avx2_psllv_q:
13780     case Intrinsic::x86_avx2_psllv_d_256:
13781     case Intrinsic::x86_avx2_psllv_q_256:
13782       Opcode = ISD::SHL;
13783       break;
13784     case Intrinsic::x86_avx2_psrlv_d:
13785     case Intrinsic::x86_avx2_psrlv_q:
13786     case Intrinsic::x86_avx2_psrlv_d_256:
13787     case Intrinsic::x86_avx2_psrlv_q_256:
13788       Opcode = ISD::SRL;
13789       break;
13790     case Intrinsic::x86_avx2_psrav_d:
13791     case Intrinsic::x86_avx2_psrav_d_256:
13792       Opcode = ISD::SRA;
13793       break;
13794     }
13795     return DAG.getNode(Opcode, dl, Op.getValueType(),
13796                        Op.getOperand(1), Op.getOperand(2));
13797   }
13798
13799   case Intrinsic::x86_sse2_packssdw_128:
13800   case Intrinsic::x86_sse2_packsswb_128:
13801   case Intrinsic::x86_avx2_packssdw:
13802   case Intrinsic::x86_avx2_packsswb:
13803     return DAG.getNode(X86ISD::PACKSS, dl, Op.getValueType(),
13804                        Op.getOperand(1), Op.getOperand(2));
13805
13806   case Intrinsic::x86_sse2_packuswb_128:
13807   case Intrinsic::x86_sse41_packusdw:
13808   case Intrinsic::x86_avx2_packuswb:
13809   case Intrinsic::x86_avx2_packusdw:
13810     return DAG.getNode(X86ISD::PACKUS, dl, Op.getValueType(),
13811                        Op.getOperand(1), Op.getOperand(2));
13812
13813   case Intrinsic::x86_ssse3_pshuf_b_128:
13814   case Intrinsic::x86_avx2_pshuf_b:
13815     return DAG.getNode(X86ISD::PSHUFB, dl, Op.getValueType(),
13816                        Op.getOperand(1), Op.getOperand(2));
13817
13818   case Intrinsic::x86_sse2_pshuf_d:
13819     return DAG.getNode(X86ISD::PSHUFD, dl, Op.getValueType(),
13820                        Op.getOperand(1), Op.getOperand(2));
13821
13822   case Intrinsic::x86_sse2_pshufl_w:
13823     return DAG.getNode(X86ISD::PSHUFLW, dl, Op.getValueType(),
13824                        Op.getOperand(1), Op.getOperand(2));
13825
13826   case Intrinsic::x86_sse2_pshufh_w:
13827     return DAG.getNode(X86ISD::PSHUFHW, dl, Op.getValueType(),
13828                        Op.getOperand(1), Op.getOperand(2));
13829
13830   case Intrinsic::x86_ssse3_psign_b_128:
13831   case Intrinsic::x86_ssse3_psign_w_128:
13832   case Intrinsic::x86_ssse3_psign_d_128:
13833   case Intrinsic::x86_avx2_psign_b:
13834   case Intrinsic::x86_avx2_psign_w:
13835   case Intrinsic::x86_avx2_psign_d:
13836     return DAG.getNode(X86ISD::PSIGN, dl, Op.getValueType(),
13837                        Op.getOperand(1), Op.getOperand(2));
13838
13839   case Intrinsic::x86_sse41_insertps:
13840     return DAG.getNode(X86ISD::INSERTPS, dl, Op.getValueType(),
13841                        Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
13842
13843   case Intrinsic::x86_avx_vperm2f128_ps_256:
13844   case Intrinsic::x86_avx_vperm2f128_pd_256:
13845   case Intrinsic::x86_avx_vperm2f128_si_256:
13846   case Intrinsic::x86_avx2_vperm2i128:
13847     return DAG.getNode(X86ISD::VPERM2X128, dl, Op.getValueType(),
13848                        Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
13849
13850   case Intrinsic::x86_avx2_permd:
13851   case Intrinsic::x86_avx2_permps:
13852     // Operands intentionally swapped. Mask is last operand to intrinsic,
13853     // but second operand for node/instruction.
13854     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
13855                        Op.getOperand(2), Op.getOperand(1));
13856
13857   case Intrinsic::x86_sse_sqrt_ps:
13858   case Intrinsic::x86_sse2_sqrt_pd:
13859   case Intrinsic::x86_avx_sqrt_ps_256:
13860   case Intrinsic::x86_avx_sqrt_pd_256:
13861     return DAG.getNode(ISD::FSQRT, dl, Op.getValueType(), Op.getOperand(1));
13862
13863   // ptest and testp intrinsics. The intrinsic these come from are designed to
13864   // return an integer value, not just an instruction so lower it to the ptest
13865   // or testp pattern and a setcc for the result.
13866   case Intrinsic::x86_sse41_ptestz:
13867   case Intrinsic::x86_sse41_ptestc:
13868   case Intrinsic::x86_sse41_ptestnzc:
13869   case Intrinsic::x86_avx_ptestz_256:
13870   case Intrinsic::x86_avx_ptestc_256:
13871   case Intrinsic::x86_avx_ptestnzc_256:
13872   case Intrinsic::x86_avx_vtestz_ps:
13873   case Intrinsic::x86_avx_vtestc_ps:
13874   case Intrinsic::x86_avx_vtestnzc_ps:
13875   case Intrinsic::x86_avx_vtestz_pd:
13876   case Intrinsic::x86_avx_vtestc_pd:
13877   case Intrinsic::x86_avx_vtestnzc_pd:
13878   case Intrinsic::x86_avx_vtestz_ps_256:
13879   case Intrinsic::x86_avx_vtestc_ps_256:
13880   case Intrinsic::x86_avx_vtestnzc_ps_256:
13881   case Intrinsic::x86_avx_vtestz_pd_256:
13882   case Intrinsic::x86_avx_vtestc_pd_256:
13883   case Intrinsic::x86_avx_vtestnzc_pd_256: {
13884     bool IsTestPacked = false;
13885     unsigned X86CC;
13886     switch (IntNo) {
13887     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
13888     case Intrinsic::x86_avx_vtestz_ps:
13889     case Intrinsic::x86_avx_vtestz_pd:
13890     case Intrinsic::x86_avx_vtestz_ps_256:
13891     case Intrinsic::x86_avx_vtestz_pd_256:
13892       IsTestPacked = true; // Fallthrough
13893     case Intrinsic::x86_sse41_ptestz:
13894     case Intrinsic::x86_avx_ptestz_256:
13895       // ZF = 1
13896       X86CC = X86::COND_E;
13897       break;
13898     case Intrinsic::x86_avx_vtestc_ps:
13899     case Intrinsic::x86_avx_vtestc_pd:
13900     case Intrinsic::x86_avx_vtestc_ps_256:
13901     case Intrinsic::x86_avx_vtestc_pd_256:
13902       IsTestPacked = true; // Fallthrough
13903     case Intrinsic::x86_sse41_ptestc:
13904     case Intrinsic::x86_avx_ptestc_256:
13905       // CF = 1
13906       X86CC = X86::COND_B;
13907       break;
13908     case Intrinsic::x86_avx_vtestnzc_ps:
13909     case Intrinsic::x86_avx_vtestnzc_pd:
13910     case Intrinsic::x86_avx_vtestnzc_ps_256:
13911     case Intrinsic::x86_avx_vtestnzc_pd_256:
13912       IsTestPacked = true; // Fallthrough
13913     case Intrinsic::x86_sse41_ptestnzc:
13914     case Intrinsic::x86_avx_ptestnzc_256:
13915       // ZF and CF = 0
13916       X86CC = X86::COND_A;
13917       break;
13918     }
13919
13920     SDValue LHS = Op.getOperand(1);
13921     SDValue RHS = Op.getOperand(2);
13922     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
13923     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
13924     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
13925     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
13926     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
13927   }
13928   case Intrinsic::x86_avx512_kortestz_w:
13929   case Intrinsic::x86_avx512_kortestc_w: {
13930     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
13931     SDValue LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1, Op.getOperand(1));
13932     SDValue RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1, Op.getOperand(2));
13933     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
13934     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
13935     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
13936     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
13937   }
13938
13939   // SSE/AVX shift intrinsics
13940   case Intrinsic::x86_sse2_psll_w:
13941   case Intrinsic::x86_sse2_psll_d:
13942   case Intrinsic::x86_sse2_psll_q:
13943   case Intrinsic::x86_avx2_psll_w:
13944   case Intrinsic::x86_avx2_psll_d:
13945   case Intrinsic::x86_avx2_psll_q:
13946   case Intrinsic::x86_sse2_psrl_w:
13947   case Intrinsic::x86_sse2_psrl_d:
13948   case Intrinsic::x86_sse2_psrl_q:
13949   case Intrinsic::x86_avx2_psrl_w:
13950   case Intrinsic::x86_avx2_psrl_d:
13951   case Intrinsic::x86_avx2_psrl_q:
13952   case Intrinsic::x86_sse2_psra_w:
13953   case Intrinsic::x86_sse2_psra_d:
13954   case Intrinsic::x86_avx2_psra_w:
13955   case Intrinsic::x86_avx2_psra_d: {
13956     unsigned Opcode;
13957     switch (IntNo) {
13958     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
13959     case Intrinsic::x86_sse2_psll_w:
13960     case Intrinsic::x86_sse2_psll_d:
13961     case Intrinsic::x86_sse2_psll_q:
13962     case Intrinsic::x86_avx2_psll_w:
13963     case Intrinsic::x86_avx2_psll_d:
13964     case Intrinsic::x86_avx2_psll_q:
13965       Opcode = X86ISD::VSHL;
13966       break;
13967     case Intrinsic::x86_sse2_psrl_w:
13968     case Intrinsic::x86_sse2_psrl_d:
13969     case Intrinsic::x86_sse2_psrl_q:
13970     case Intrinsic::x86_avx2_psrl_w:
13971     case Intrinsic::x86_avx2_psrl_d:
13972     case Intrinsic::x86_avx2_psrl_q:
13973       Opcode = X86ISD::VSRL;
13974       break;
13975     case Intrinsic::x86_sse2_psra_w:
13976     case Intrinsic::x86_sse2_psra_d:
13977     case Intrinsic::x86_avx2_psra_w:
13978     case Intrinsic::x86_avx2_psra_d:
13979       Opcode = X86ISD::VSRA;
13980       break;
13981     }
13982     return DAG.getNode(Opcode, dl, Op.getValueType(),
13983                        Op.getOperand(1), Op.getOperand(2));
13984   }
13985
13986   // SSE/AVX immediate shift intrinsics
13987   case Intrinsic::x86_sse2_pslli_w:
13988   case Intrinsic::x86_sse2_pslli_d:
13989   case Intrinsic::x86_sse2_pslli_q:
13990   case Intrinsic::x86_avx2_pslli_w:
13991   case Intrinsic::x86_avx2_pslli_d:
13992   case Intrinsic::x86_avx2_pslli_q:
13993   case Intrinsic::x86_sse2_psrli_w:
13994   case Intrinsic::x86_sse2_psrli_d:
13995   case Intrinsic::x86_sse2_psrli_q:
13996   case Intrinsic::x86_avx2_psrli_w:
13997   case Intrinsic::x86_avx2_psrli_d:
13998   case Intrinsic::x86_avx2_psrli_q:
13999   case Intrinsic::x86_sse2_psrai_w:
14000   case Intrinsic::x86_sse2_psrai_d:
14001   case Intrinsic::x86_avx2_psrai_w:
14002   case Intrinsic::x86_avx2_psrai_d: {
14003     unsigned Opcode;
14004     switch (IntNo) {
14005     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
14006     case Intrinsic::x86_sse2_pslli_w:
14007     case Intrinsic::x86_sse2_pslli_d:
14008     case Intrinsic::x86_sse2_pslli_q:
14009     case Intrinsic::x86_avx2_pslli_w:
14010     case Intrinsic::x86_avx2_pslli_d:
14011     case Intrinsic::x86_avx2_pslli_q:
14012       Opcode = X86ISD::VSHLI;
14013       break;
14014     case Intrinsic::x86_sse2_psrli_w:
14015     case Intrinsic::x86_sse2_psrli_d:
14016     case Intrinsic::x86_sse2_psrli_q:
14017     case Intrinsic::x86_avx2_psrli_w:
14018     case Intrinsic::x86_avx2_psrli_d:
14019     case Intrinsic::x86_avx2_psrli_q:
14020       Opcode = X86ISD::VSRLI;
14021       break;
14022     case Intrinsic::x86_sse2_psrai_w:
14023     case Intrinsic::x86_sse2_psrai_d:
14024     case Intrinsic::x86_avx2_psrai_w:
14025     case Intrinsic::x86_avx2_psrai_d:
14026       Opcode = X86ISD::VSRAI;
14027       break;
14028     }
14029     return getTargetVShiftNode(Opcode, dl, Op.getSimpleValueType(),
14030                                Op.getOperand(1), Op.getOperand(2), DAG);
14031   }
14032
14033   case Intrinsic::x86_sse42_pcmpistria128:
14034   case Intrinsic::x86_sse42_pcmpestria128:
14035   case Intrinsic::x86_sse42_pcmpistric128:
14036   case Intrinsic::x86_sse42_pcmpestric128:
14037   case Intrinsic::x86_sse42_pcmpistrio128:
14038   case Intrinsic::x86_sse42_pcmpestrio128:
14039   case Intrinsic::x86_sse42_pcmpistris128:
14040   case Intrinsic::x86_sse42_pcmpestris128:
14041   case Intrinsic::x86_sse42_pcmpistriz128:
14042   case Intrinsic::x86_sse42_pcmpestriz128: {
14043     unsigned Opcode;
14044     unsigned X86CC;
14045     switch (IntNo) {
14046     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
14047     case Intrinsic::x86_sse42_pcmpistria128:
14048       Opcode = X86ISD::PCMPISTRI;
14049       X86CC = X86::COND_A;
14050       break;
14051     case Intrinsic::x86_sse42_pcmpestria128:
14052       Opcode = X86ISD::PCMPESTRI;
14053       X86CC = X86::COND_A;
14054       break;
14055     case Intrinsic::x86_sse42_pcmpistric128:
14056       Opcode = X86ISD::PCMPISTRI;
14057       X86CC = X86::COND_B;
14058       break;
14059     case Intrinsic::x86_sse42_pcmpestric128:
14060       Opcode = X86ISD::PCMPESTRI;
14061       X86CC = X86::COND_B;
14062       break;
14063     case Intrinsic::x86_sse42_pcmpistrio128:
14064       Opcode = X86ISD::PCMPISTRI;
14065       X86CC = X86::COND_O;
14066       break;
14067     case Intrinsic::x86_sse42_pcmpestrio128:
14068       Opcode = X86ISD::PCMPESTRI;
14069       X86CC = X86::COND_O;
14070       break;
14071     case Intrinsic::x86_sse42_pcmpistris128:
14072       Opcode = X86ISD::PCMPISTRI;
14073       X86CC = X86::COND_S;
14074       break;
14075     case Intrinsic::x86_sse42_pcmpestris128:
14076       Opcode = X86ISD::PCMPESTRI;
14077       X86CC = X86::COND_S;
14078       break;
14079     case Intrinsic::x86_sse42_pcmpistriz128:
14080       Opcode = X86ISD::PCMPISTRI;
14081       X86CC = X86::COND_E;
14082       break;
14083     case Intrinsic::x86_sse42_pcmpestriz128:
14084       Opcode = X86ISD::PCMPESTRI;
14085       X86CC = X86::COND_E;
14086       break;
14087     }
14088     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
14089     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
14090     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
14091     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14092                                 DAG.getConstant(X86CC, MVT::i8),
14093                                 SDValue(PCMP.getNode(), 1));
14094     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
14095   }
14096
14097   case Intrinsic::x86_sse42_pcmpistri128:
14098   case Intrinsic::x86_sse42_pcmpestri128: {
14099     unsigned Opcode;
14100     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
14101       Opcode = X86ISD::PCMPISTRI;
14102     else
14103       Opcode = X86ISD::PCMPESTRI;
14104
14105     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
14106     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
14107     return DAG.getNode(Opcode, dl, VTs, NewOps);
14108   }
14109   case Intrinsic::x86_fma_vfmadd_ps:
14110   case Intrinsic::x86_fma_vfmadd_pd:
14111   case Intrinsic::x86_fma_vfmsub_ps:
14112   case Intrinsic::x86_fma_vfmsub_pd:
14113   case Intrinsic::x86_fma_vfnmadd_ps:
14114   case Intrinsic::x86_fma_vfnmadd_pd:
14115   case Intrinsic::x86_fma_vfnmsub_ps:
14116   case Intrinsic::x86_fma_vfnmsub_pd:
14117   case Intrinsic::x86_fma_vfmaddsub_ps:
14118   case Intrinsic::x86_fma_vfmaddsub_pd:
14119   case Intrinsic::x86_fma_vfmsubadd_ps:
14120   case Intrinsic::x86_fma_vfmsubadd_pd:
14121   case Intrinsic::x86_fma_vfmadd_ps_256:
14122   case Intrinsic::x86_fma_vfmadd_pd_256:
14123   case Intrinsic::x86_fma_vfmsub_ps_256:
14124   case Intrinsic::x86_fma_vfmsub_pd_256:
14125   case Intrinsic::x86_fma_vfnmadd_ps_256:
14126   case Intrinsic::x86_fma_vfnmadd_pd_256:
14127   case Intrinsic::x86_fma_vfnmsub_ps_256:
14128   case Intrinsic::x86_fma_vfnmsub_pd_256:
14129   case Intrinsic::x86_fma_vfmaddsub_ps_256:
14130   case Intrinsic::x86_fma_vfmaddsub_pd_256:
14131   case Intrinsic::x86_fma_vfmsubadd_ps_256:
14132   case Intrinsic::x86_fma_vfmsubadd_pd_256:
14133   case Intrinsic::x86_fma_vfmadd_ps_512:
14134   case Intrinsic::x86_fma_vfmadd_pd_512:
14135   case Intrinsic::x86_fma_vfmsub_ps_512:
14136   case Intrinsic::x86_fma_vfmsub_pd_512:
14137   case Intrinsic::x86_fma_vfnmadd_ps_512:
14138   case Intrinsic::x86_fma_vfnmadd_pd_512:
14139   case Intrinsic::x86_fma_vfnmsub_ps_512:
14140   case Intrinsic::x86_fma_vfnmsub_pd_512:
14141   case Intrinsic::x86_fma_vfmaddsub_ps_512:
14142   case Intrinsic::x86_fma_vfmaddsub_pd_512:
14143   case Intrinsic::x86_fma_vfmsubadd_ps_512:
14144   case Intrinsic::x86_fma_vfmsubadd_pd_512: {
14145     unsigned Opc;
14146     switch (IntNo) {
14147     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
14148     case Intrinsic::x86_fma_vfmadd_ps:
14149     case Intrinsic::x86_fma_vfmadd_pd:
14150     case Intrinsic::x86_fma_vfmadd_ps_256:
14151     case Intrinsic::x86_fma_vfmadd_pd_256:
14152     case Intrinsic::x86_fma_vfmadd_ps_512:
14153     case Intrinsic::x86_fma_vfmadd_pd_512:
14154       Opc = X86ISD::FMADD;
14155       break;
14156     case Intrinsic::x86_fma_vfmsub_ps:
14157     case Intrinsic::x86_fma_vfmsub_pd:
14158     case Intrinsic::x86_fma_vfmsub_ps_256:
14159     case Intrinsic::x86_fma_vfmsub_pd_256:
14160     case Intrinsic::x86_fma_vfmsub_ps_512:
14161     case Intrinsic::x86_fma_vfmsub_pd_512:
14162       Opc = X86ISD::FMSUB;
14163       break;
14164     case Intrinsic::x86_fma_vfnmadd_ps:
14165     case Intrinsic::x86_fma_vfnmadd_pd:
14166     case Intrinsic::x86_fma_vfnmadd_ps_256:
14167     case Intrinsic::x86_fma_vfnmadd_pd_256:
14168     case Intrinsic::x86_fma_vfnmadd_ps_512:
14169     case Intrinsic::x86_fma_vfnmadd_pd_512:
14170       Opc = X86ISD::FNMADD;
14171       break;
14172     case Intrinsic::x86_fma_vfnmsub_ps:
14173     case Intrinsic::x86_fma_vfnmsub_pd:
14174     case Intrinsic::x86_fma_vfnmsub_ps_256:
14175     case Intrinsic::x86_fma_vfnmsub_pd_256:
14176     case Intrinsic::x86_fma_vfnmsub_ps_512:
14177     case Intrinsic::x86_fma_vfnmsub_pd_512:
14178       Opc = X86ISD::FNMSUB;
14179       break;
14180     case Intrinsic::x86_fma_vfmaddsub_ps:
14181     case Intrinsic::x86_fma_vfmaddsub_pd:
14182     case Intrinsic::x86_fma_vfmaddsub_ps_256:
14183     case Intrinsic::x86_fma_vfmaddsub_pd_256:
14184     case Intrinsic::x86_fma_vfmaddsub_ps_512:
14185     case Intrinsic::x86_fma_vfmaddsub_pd_512:
14186       Opc = X86ISD::FMADDSUB;
14187       break;
14188     case Intrinsic::x86_fma_vfmsubadd_ps:
14189     case Intrinsic::x86_fma_vfmsubadd_pd:
14190     case Intrinsic::x86_fma_vfmsubadd_ps_256:
14191     case Intrinsic::x86_fma_vfmsubadd_pd_256:
14192     case Intrinsic::x86_fma_vfmsubadd_ps_512:
14193     case Intrinsic::x86_fma_vfmsubadd_pd_512:
14194       Opc = X86ISD::FMSUBADD;
14195       break;
14196     }
14197
14198     return DAG.getNode(Opc, dl, Op.getValueType(), Op.getOperand(1),
14199                        Op.getOperand(2), Op.getOperand(3));
14200   }
14201   }
14202 }
14203
14204 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
14205                               SDValue Src, SDValue Mask, SDValue Base,
14206                               SDValue Index, SDValue ScaleOp, SDValue Chain,
14207                               const X86Subtarget * Subtarget) {
14208   SDLoc dl(Op);
14209   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
14210   assert(C && "Invalid scale type");
14211   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), MVT::i8);
14212   EVT MaskVT = MVT::getVectorVT(MVT::i1,
14213                              Index.getSimpleValueType().getVectorNumElements());
14214   SDValue MaskInReg;
14215   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
14216   if (MaskC)
14217     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), MaskVT);
14218   else
14219     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
14220   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
14221   SDValue Disp = DAG.getTargetConstant(0, MVT::i32);
14222   SDValue Segment = DAG.getRegister(0, MVT::i32);
14223   if (Src.getOpcode() == ISD::UNDEF)
14224     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
14225   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
14226   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
14227   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
14228   return DAG.getMergeValues(RetOps, dl);
14229 }
14230
14231 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
14232                                SDValue Src, SDValue Mask, SDValue Base,
14233                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
14234   SDLoc dl(Op);
14235   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
14236   assert(C && "Invalid scale type");
14237   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), MVT::i8);
14238   SDValue Disp = DAG.getTargetConstant(0, MVT::i32);
14239   SDValue Segment = DAG.getRegister(0, MVT::i32);
14240   EVT MaskVT = MVT::getVectorVT(MVT::i1,
14241                              Index.getSimpleValueType().getVectorNumElements());
14242   SDValue MaskInReg;
14243   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
14244   if (MaskC)
14245     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), MaskVT);
14246   else
14247     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
14248   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
14249   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
14250   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
14251   return SDValue(Res, 1);
14252 }
14253
14254 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
14255                                SDValue Mask, SDValue Base, SDValue Index,
14256                                SDValue ScaleOp, SDValue Chain) {
14257   SDLoc dl(Op);
14258   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
14259   assert(C && "Invalid scale type");
14260   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), MVT::i8);
14261   SDValue Disp = DAG.getTargetConstant(0, MVT::i32);
14262   SDValue Segment = DAG.getRegister(0, MVT::i32);
14263   EVT MaskVT =
14264     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
14265   SDValue MaskInReg;
14266   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
14267   if (MaskC)
14268     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), MaskVT);
14269   else
14270     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
14271   //SDVTList VTs = DAG.getVTList(MVT::Other);
14272   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
14273   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
14274   return SDValue(Res, 0);
14275 }
14276
14277 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
14278 // read performance monitor counters (x86_rdpmc).
14279 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
14280                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
14281                               SmallVectorImpl<SDValue> &Results) {
14282   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
14283   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
14284   SDValue LO, HI;
14285
14286   // The ECX register is used to select the index of the performance counter
14287   // to read.
14288   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
14289                                    N->getOperand(2));
14290   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
14291
14292   // Reads the content of a 64-bit performance counter and returns it in the
14293   // registers EDX:EAX.
14294   if (Subtarget->is64Bit()) {
14295     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
14296     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
14297                             LO.getValue(2));
14298   } else {
14299     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
14300     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
14301                             LO.getValue(2));
14302   }
14303   Chain = HI.getValue(1);
14304
14305   if (Subtarget->is64Bit()) {
14306     // The EAX register is loaded with the low-order 32 bits. The EDX register
14307     // is loaded with the supported high-order bits of the counter.
14308     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
14309                               DAG.getConstant(32, MVT::i8));
14310     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
14311     Results.push_back(Chain);
14312     return;
14313   }
14314
14315   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
14316   SDValue Ops[] = { LO, HI };
14317   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
14318   Results.push_back(Pair);
14319   Results.push_back(Chain);
14320 }
14321
14322 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
14323 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
14324 // also used to custom lower READCYCLECOUNTER nodes.
14325 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
14326                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
14327                               SmallVectorImpl<SDValue> &Results) {
14328   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
14329   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
14330   SDValue LO, HI;
14331
14332   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
14333   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
14334   // and the EAX register is loaded with the low-order 32 bits.
14335   if (Subtarget->is64Bit()) {
14336     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
14337     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
14338                             LO.getValue(2));
14339   } else {
14340     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
14341     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
14342                             LO.getValue(2));
14343   }
14344   SDValue Chain = HI.getValue(1);
14345
14346   if (Opcode == X86ISD::RDTSCP_DAG) {
14347     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
14348
14349     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
14350     // the ECX register. Add 'ecx' explicitly to the chain.
14351     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
14352                                      HI.getValue(2));
14353     // Explicitly store the content of ECX at the location passed in input
14354     // to the 'rdtscp' intrinsic.
14355     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
14356                          MachinePointerInfo(), false, false, 0);
14357   }
14358
14359   if (Subtarget->is64Bit()) {
14360     // The EDX register is loaded with the high-order 32 bits of the MSR, and
14361     // the EAX register is loaded with the low-order 32 bits.
14362     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
14363                               DAG.getConstant(32, MVT::i8));
14364     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
14365     Results.push_back(Chain);
14366     return;
14367   }
14368
14369   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
14370   SDValue Ops[] = { LO, HI };
14371   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
14372   Results.push_back(Pair);
14373   Results.push_back(Chain);
14374 }
14375
14376 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
14377                                      SelectionDAG &DAG) {
14378   SmallVector<SDValue, 2> Results;
14379   SDLoc DL(Op);
14380   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
14381                           Results);
14382   return DAG.getMergeValues(Results, DL);
14383 }
14384
14385 enum IntrinsicType {
14386   GATHER, SCATTER, PREFETCH, RDSEED, RDRAND, RDPMC, RDTSC, XTEST
14387 };
14388
14389 struct IntrinsicData {
14390   IntrinsicData(IntrinsicType IType, unsigned IOpc0, unsigned IOpc1)
14391     :Type(IType), Opc0(IOpc0), Opc1(IOpc1) {}
14392   IntrinsicType Type;
14393   unsigned      Opc0;
14394   unsigned      Opc1;
14395 };
14396
14397 std::map < unsigned, IntrinsicData> IntrMap;
14398 static void InitIntinsicsMap() {
14399   static bool Initialized = false;
14400   if (Initialized)
14401     return;
14402   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_gather_qps_512,
14403                                 IntrinsicData(GATHER, X86::VGATHERQPSZrm, 0)));
14404   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_gather_qps_512,
14405                                 IntrinsicData(GATHER, X86::VGATHERQPSZrm, 0)));
14406   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_gather_qpd_512,
14407                                 IntrinsicData(GATHER, X86::VGATHERQPDZrm, 0)));
14408   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_gather_dpd_512,
14409                                 IntrinsicData(GATHER, X86::VGATHERDPDZrm, 0)));
14410   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_gather_dps_512,
14411                                 IntrinsicData(GATHER, X86::VGATHERDPSZrm, 0)));
14412   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_gather_qpi_512,
14413                                 IntrinsicData(GATHER, X86::VPGATHERQDZrm, 0)));
14414   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_gather_qpq_512,
14415                                 IntrinsicData(GATHER, X86::VPGATHERQQZrm, 0)));
14416   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_gather_dpi_512,
14417                                 IntrinsicData(GATHER, X86::VPGATHERDDZrm, 0)));
14418   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_gather_dpq_512,
14419                                 IntrinsicData(GATHER, X86::VPGATHERDQZrm, 0)));
14420
14421   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_scatter_qps_512,
14422                                 IntrinsicData(SCATTER, X86::VSCATTERQPSZmr, 0)));
14423   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_scatter_qpd_512,
14424                                 IntrinsicData(SCATTER, X86::VSCATTERQPDZmr, 0)));
14425   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_scatter_dpd_512,
14426                                 IntrinsicData(SCATTER, X86::VSCATTERDPDZmr, 0)));
14427   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_scatter_dps_512,
14428                                 IntrinsicData(SCATTER, X86::VSCATTERDPSZmr, 0)));
14429   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_scatter_qpi_512,
14430                                 IntrinsicData(SCATTER, X86::VPSCATTERQDZmr, 0)));
14431   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_scatter_qpq_512,
14432                                 IntrinsicData(SCATTER, X86::VPSCATTERQQZmr, 0)));
14433   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_scatter_dpi_512,
14434                                 IntrinsicData(SCATTER, X86::VPSCATTERDDZmr, 0)));
14435   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_scatter_dpq_512,
14436                                 IntrinsicData(SCATTER, X86::VPSCATTERDQZmr, 0)));
14437
14438   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_gatherpf_qps_512,
14439                                 IntrinsicData(PREFETCH, X86::VGATHERPF0QPSm,
14440                                                         X86::VGATHERPF1QPSm)));
14441   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_gatherpf_qpd_512,
14442                                 IntrinsicData(PREFETCH, X86::VGATHERPF0QPDm,
14443                                                         X86::VGATHERPF1QPDm)));
14444   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_gatherpf_dpd_512,
14445                                 IntrinsicData(PREFETCH, X86::VGATHERPF0DPDm,
14446                                                         X86::VGATHERPF1DPDm)));
14447   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_gatherpf_dps_512,
14448                                 IntrinsicData(PREFETCH, X86::VGATHERPF0DPSm,
14449                                                         X86::VGATHERPF1DPSm)));
14450   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_scatterpf_qps_512,
14451                                 IntrinsicData(PREFETCH, X86::VSCATTERPF0QPSm,
14452                                                         X86::VSCATTERPF1QPSm)));
14453   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_scatterpf_qpd_512,
14454                                 IntrinsicData(PREFETCH, X86::VSCATTERPF0QPDm,
14455                                                         X86::VSCATTERPF1QPDm)));
14456   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_scatterpf_dpd_512,
14457                                 IntrinsicData(PREFETCH, X86::VSCATTERPF0DPDm,
14458                                                         X86::VSCATTERPF1DPDm)));
14459   IntrMap.insert(std::make_pair(Intrinsic::x86_avx512_scatterpf_dps_512,
14460                                 IntrinsicData(PREFETCH, X86::VSCATTERPF0DPSm,
14461                                                         X86::VSCATTERPF1DPSm)));
14462   IntrMap.insert(std::make_pair(Intrinsic::x86_rdrand_16,
14463                                 IntrinsicData(RDRAND, X86ISD::RDRAND, 0)));
14464   IntrMap.insert(std::make_pair(Intrinsic::x86_rdrand_32,
14465                                 IntrinsicData(RDRAND, X86ISD::RDRAND, 0)));
14466   IntrMap.insert(std::make_pair(Intrinsic::x86_rdrand_64,
14467                                 IntrinsicData(RDRAND, X86ISD::RDRAND, 0)));
14468   IntrMap.insert(std::make_pair(Intrinsic::x86_rdseed_16,
14469                                 IntrinsicData(RDSEED, X86ISD::RDSEED, 0)));
14470   IntrMap.insert(std::make_pair(Intrinsic::x86_rdseed_32,
14471                                 IntrinsicData(RDSEED, X86ISD::RDSEED, 0)));
14472   IntrMap.insert(std::make_pair(Intrinsic::x86_rdseed_64,
14473                                 IntrinsicData(RDSEED, X86ISD::RDSEED, 0)));
14474   IntrMap.insert(std::make_pair(Intrinsic::x86_xtest,
14475                                 IntrinsicData(XTEST,  X86ISD::XTEST,  0)));
14476   IntrMap.insert(std::make_pair(Intrinsic::x86_rdtsc,
14477                                 IntrinsicData(RDTSC,  X86ISD::RDTSC_DAG, 0)));
14478   IntrMap.insert(std::make_pair(Intrinsic::x86_rdtscp,
14479                                 IntrinsicData(RDTSC,  X86ISD::RDTSCP_DAG, 0)));
14480   IntrMap.insert(std::make_pair(Intrinsic::x86_rdpmc,
14481                                 IntrinsicData(RDPMC,  X86ISD::RDPMC_DAG, 0)));
14482   Initialized = true;
14483 }
14484
14485 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
14486                                       SelectionDAG &DAG) {
14487   InitIntinsicsMap();
14488   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
14489   std::map < unsigned, IntrinsicData>::const_iterator itr = IntrMap.find(IntNo);
14490   if (itr == IntrMap.end())
14491     return SDValue();
14492
14493   SDLoc dl(Op);
14494   IntrinsicData Intr = itr->second;
14495   switch(Intr.Type) {
14496   case RDSEED:
14497   case RDRAND: {
14498     // Emit the node with the right value type.
14499     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
14500     SDValue Result = DAG.getNode(Intr.Opc0, dl, VTs, Op.getOperand(0));
14501
14502     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
14503     // Otherwise return the value from Rand, which is always 0, casted to i32.
14504     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
14505                       DAG.getConstant(1, Op->getValueType(1)),
14506                       DAG.getConstant(X86::COND_B, MVT::i32),
14507                       SDValue(Result.getNode(), 1) };
14508     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
14509                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
14510                                   Ops);
14511
14512     // Return { result, isValid, chain }.
14513     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
14514                        SDValue(Result.getNode(), 2));
14515   }
14516   case GATHER: {
14517   //gather(v1, mask, index, base, scale);
14518     SDValue Chain = Op.getOperand(0);
14519     SDValue Src   = Op.getOperand(2);
14520     SDValue Base  = Op.getOperand(3);
14521     SDValue Index = Op.getOperand(4);
14522     SDValue Mask  = Op.getOperand(5);
14523     SDValue Scale = Op.getOperand(6);
14524     return getGatherNode(Intr.Opc0, Op, DAG, Src, Mask, Base, Index, Scale, Chain,
14525                           Subtarget);
14526   }
14527   case SCATTER: {
14528   //scatter(base, mask, index, v1, scale);
14529     SDValue Chain = Op.getOperand(0);
14530     SDValue Base  = Op.getOperand(2);
14531     SDValue Mask  = Op.getOperand(3);
14532     SDValue Index = Op.getOperand(4);
14533     SDValue Src   = Op.getOperand(5);
14534     SDValue Scale = Op.getOperand(6);
14535     return getScatterNode(Intr.Opc0, Op, DAG, Src, Mask, Base, Index, Scale, Chain);
14536   }
14537   case PREFETCH: {
14538     SDValue Hint = Op.getOperand(6);
14539     unsigned HintVal;
14540     if (dyn_cast<ConstantSDNode> (Hint) == nullptr ||
14541         (HintVal = dyn_cast<ConstantSDNode> (Hint)->getZExtValue()) > 1)
14542       llvm_unreachable("Wrong prefetch hint in intrinsic: should be 0 or 1");
14543     unsigned Opcode = (HintVal ? Intr.Opc1 : Intr.Opc0);
14544     SDValue Chain = Op.getOperand(0);
14545     SDValue Mask  = Op.getOperand(2);
14546     SDValue Index = Op.getOperand(3);
14547     SDValue Base  = Op.getOperand(4);
14548     SDValue Scale = Op.getOperand(5);
14549     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
14550   }
14551   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
14552   case RDTSC: {
14553     SmallVector<SDValue, 2> Results;
14554     getReadTimeStampCounter(Op.getNode(), dl, Intr.Opc0, DAG, Subtarget, Results);
14555     return DAG.getMergeValues(Results, dl);
14556   }
14557   // Read Performance Monitoring Counters.
14558   case RDPMC: {
14559     SmallVector<SDValue, 2> Results;
14560     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
14561     return DAG.getMergeValues(Results, dl);
14562   }
14563   // XTEST intrinsics.
14564   case XTEST: {
14565     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
14566     SDValue InTrans = DAG.getNode(X86ISD::XTEST, dl, VTs, Op.getOperand(0));
14567     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14568                                 DAG.getConstant(X86::COND_NE, MVT::i8),
14569                                 InTrans);
14570     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
14571     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
14572                        Ret, SDValue(InTrans.getNode(), 1));
14573   }
14574   }
14575   llvm_unreachable("Unknown Intrinsic Type");
14576 }
14577
14578 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
14579                                            SelectionDAG &DAG) const {
14580   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
14581   MFI->setReturnAddressIsTaken(true);
14582
14583   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
14584     return SDValue();
14585
14586   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
14587   SDLoc dl(Op);
14588   EVT PtrVT = getPointerTy();
14589
14590   if (Depth > 0) {
14591     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
14592     const X86RegisterInfo *RegInfo =
14593       static_cast<const X86RegisterInfo*>(DAG.getTarget().getRegisterInfo());
14594     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), PtrVT);
14595     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
14596                        DAG.getNode(ISD::ADD, dl, PtrVT,
14597                                    FrameAddr, Offset),
14598                        MachinePointerInfo(), false, false, false, 0);
14599   }
14600
14601   // Just load the return address.
14602   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
14603   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
14604                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
14605 }
14606
14607 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
14608   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
14609   MFI->setFrameAddressIsTaken(true);
14610
14611   EVT VT = Op.getValueType();
14612   SDLoc dl(Op);  // FIXME probably not meaningful
14613   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
14614   const X86RegisterInfo *RegInfo =
14615     static_cast<const X86RegisterInfo*>(DAG.getTarget().getRegisterInfo());
14616   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
14617   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
14618           (FrameReg == X86::EBP && VT == MVT::i32)) &&
14619          "Invalid Frame Register!");
14620   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
14621   while (Depth--)
14622     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
14623                             MachinePointerInfo(),
14624                             false, false, false, 0);
14625   return FrameAddr;
14626 }
14627
14628 // FIXME? Maybe this could be a TableGen attribute on some registers and
14629 // this table could be generated automatically from RegInfo.
14630 unsigned X86TargetLowering::getRegisterByName(const char* RegName,
14631                                               EVT VT) const {
14632   unsigned Reg = StringSwitch<unsigned>(RegName)
14633                        .Case("esp", X86::ESP)
14634                        .Case("rsp", X86::RSP)
14635                        .Default(0);
14636   if (Reg)
14637     return Reg;
14638   report_fatal_error("Invalid register name global variable");
14639 }
14640
14641 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
14642                                                      SelectionDAG &DAG) const {
14643   const X86RegisterInfo *RegInfo =
14644     static_cast<const X86RegisterInfo*>(DAG.getTarget().getRegisterInfo());
14645   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize());
14646 }
14647
14648 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
14649   SDValue Chain     = Op.getOperand(0);
14650   SDValue Offset    = Op.getOperand(1);
14651   SDValue Handler   = Op.getOperand(2);
14652   SDLoc dl      (Op);
14653
14654   EVT PtrVT = getPointerTy();
14655   const X86RegisterInfo *RegInfo =
14656     static_cast<const X86RegisterInfo*>(DAG.getTarget().getRegisterInfo());
14657   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
14658   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
14659           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
14660          "Invalid Frame Register!");
14661   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
14662   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
14663
14664   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
14665                                  DAG.getIntPtrConstant(RegInfo->getSlotSize()));
14666   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
14667   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
14668                        false, false, 0);
14669   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
14670
14671   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
14672                      DAG.getRegister(StoreAddrReg, PtrVT));
14673 }
14674
14675 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
14676                                                SelectionDAG &DAG) const {
14677   SDLoc DL(Op);
14678   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
14679                      DAG.getVTList(MVT::i32, MVT::Other),
14680                      Op.getOperand(0), Op.getOperand(1));
14681 }
14682
14683 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
14684                                                 SelectionDAG &DAG) const {
14685   SDLoc DL(Op);
14686   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
14687                      Op.getOperand(0), Op.getOperand(1));
14688 }
14689
14690 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
14691   return Op.getOperand(0);
14692 }
14693
14694 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
14695                                                 SelectionDAG &DAG) const {
14696   SDValue Root = Op.getOperand(0);
14697   SDValue Trmp = Op.getOperand(1); // trampoline
14698   SDValue FPtr = Op.getOperand(2); // nested function
14699   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
14700   SDLoc dl (Op);
14701
14702   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
14703   const TargetRegisterInfo* TRI = DAG.getTarget().getRegisterInfo();
14704
14705   if (Subtarget->is64Bit()) {
14706     SDValue OutChains[6];
14707
14708     // Large code-model.
14709     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
14710     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
14711
14712     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
14713     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
14714
14715     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
14716
14717     // Load the pointer to the nested function into R11.
14718     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
14719     SDValue Addr = Trmp;
14720     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
14721                                 Addr, MachinePointerInfo(TrmpAddr),
14722                                 false, false, 0);
14723
14724     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
14725                        DAG.getConstant(2, MVT::i64));
14726     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
14727                                 MachinePointerInfo(TrmpAddr, 2),
14728                                 false, false, 2);
14729
14730     // Load the 'nest' parameter value into R10.
14731     // R10 is specified in X86CallingConv.td
14732     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
14733     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
14734                        DAG.getConstant(10, MVT::i64));
14735     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
14736                                 Addr, MachinePointerInfo(TrmpAddr, 10),
14737                                 false, false, 0);
14738
14739     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
14740                        DAG.getConstant(12, MVT::i64));
14741     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
14742                                 MachinePointerInfo(TrmpAddr, 12),
14743                                 false, false, 2);
14744
14745     // Jump to the nested function.
14746     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
14747     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
14748                        DAG.getConstant(20, MVT::i64));
14749     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
14750                                 Addr, MachinePointerInfo(TrmpAddr, 20),
14751                                 false, false, 0);
14752
14753     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
14754     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
14755                        DAG.getConstant(22, MVT::i64));
14756     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
14757                                 MachinePointerInfo(TrmpAddr, 22),
14758                                 false, false, 0);
14759
14760     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
14761   } else {
14762     const Function *Func =
14763       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
14764     CallingConv::ID CC = Func->getCallingConv();
14765     unsigned NestReg;
14766
14767     switch (CC) {
14768     default:
14769       llvm_unreachable("Unsupported calling convention");
14770     case CallingConv::C:
14771     case CallingConv::X86_StdCall: {
14772       // Pass 'nest' parameter in ECX.
14773       // Must be kept in sync with X86CallingConv.td
14774       NestReg = X86::ECX;
14775
14776       // Check that ECX wasn't needed by an 'inreg' parameter.
14777       FunctionType *FTy = Func->getFunctionType();
14778       const AttributeSet &Attrs = Func->getAttributes();
14779
14780       if (!Attrs.isEmpty() && !Func->isVarArg()) {
14781         unsigned InRegCount = 0;
14782         unsigned Idx = 1;
14783
14784         for (FunctionType::param_iterator I = FTy->param_begin(),
14785              E = FTy->param_end(); I != E; ++I, ++Idx)
14786           if (Attrs.hasAttribute(Idx, Attribute::InReg))
14787             // FIXME: should only count parameters that are lowered to integers.
14788             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
14789
14790         if (InRegCount > 2) {
14791           report_fatal_error("Nest register in use - reduce number of inreg"
14792                              " parameters!");
14793         }
14794       }
14795       break;
14796     }
14797     case CallingConv::X86_FastCall:
14798     case CallingConv::X86_ThisCall:
14799     case CallingConv::Fast:
14800       // Pass 'nest' parameter in EAX.
14801       // Must be kept in sync with X86CallingConv.td
14802       NestReg = X86::EAX;
14803       break;
14804     }
14805
14806     SDValue OutChains[4];
14807     SDValue Addr, Disp;
14808
14809     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
14810                        DAG.getConstant(10, MVT::i32));
14811     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
14812
14813     // This is storing the opcode for MOV32ri.
14814     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
14815     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
14816     OutChains[0] = DAG.getStore(Root, dl,
14817                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
14818                                 Trmp, MachinePointerInfo(TrmpAddr),
14819                                 false, false, 0);
14820
14821     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
14822                        DAG.getConstant(1, MVT::i32));
14823     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
14824                                 MachinePointerInfo(TrmpAddr, 1),
14825                                 false, false, 1);
14826
14827     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
14828     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
14829                        DAG.getConstant(5, MVT::i32));
14830     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
14831                                 MachinePointerInfo(TrmpAddr, 5),
14832                                 false, false, 1);
14833
14834     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
14835                        DAG.getConstant(6, MVT::i32));
14836     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
14837                                 MachinePointerInfo(TrmpAddr, 6),
14838                                 false, false, 1);
14839
14840     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
14841   }
14842 }
14843
14844 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
14845                                             SelectionDAG &DAG) const {
14846   /*
14847    The rounding mode is in bits 11:10 of FPSR, and has the following
14848    settings:
14849      00 Round to nearest
14850      01 Round to -inf
14851      10 Round to +inf
14852      11 Round to 0
14853
14854   FLT_ROUNDS, on the other hand, expects the following:
14855     -1 Undefined
14856      0 Round to 0
14857      1 Round to nearest
14858      2 Round to +inf
14859      3 Round to -inf
14860
14861   To perform the conversion, we do:
14862     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
14863   */
14864
14865   MachineFunction &MF = DAG.getMachineFunction();
14866   const TargetMachine &TM = MF.getTarget();
14867   const TargetFrameLowering &TFI = *TM.getFrameLowering();
14868   unsigned StackAlignment = TFI.getStackAlignment();
14869   MVT VT = Op.getSimpleValueType();
14870   SDLoc DL(Op);
14871
14872   // Save FP Control Word to stack slot
14873   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
14874   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
14875
14876   MachineMemOperand *MMO =
14877    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
14878                            MachineMemOperand::MOStore, 2, 2);
14879
14880   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
14881   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
14882                                           DAG.getVTList(MVT::Other),
14883                                           Ops, MVT::i16, MMO);
14884
14885   // Load FP Control Word from stack slot
14886   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
14887                             MachinePointerInfo(), false, false, false, 0);
14888
14889   // Transform as necessary
14890   SDValue CWD1 =
14891     DAG.getNode(ISD::SRL, DL, MVT::i16,
14892                 DAG.getNode(ISD::AND, DL, MVT::i16,
14893                             CWD, DAG.getConstant(0x800, MVT::i16)),
14894                 DAG.getConstant(11, MVT::i8));
14895   SDValue CWD2 =
14896     DAG.getNode(ISD::SRL, DL, MVT::i16,
14897                 DAG.getNode(ISD::AND, DL, MVT::i16,
14898                             CWD, DAG.getConstant(0x400, MVT::i16)),
14899                 DAG.getConstant(9, MVT::i8));
14900
14901   SDValue RetVal =
14902     DAG.getNode(ISD::AND, DL, MVT::i16,
14903                 DAG.getNode(ISD::ADD, DL, MVT::i16,
14904                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
14905                             DAG.getConstant(1, MVT::i16)),
14906                 DAG.getConstant(3, MVT::i16));
14907
14908   return DAG.getNode((VT.getSizeInBits() < 16 ?
14909                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
14910 }
14911
14912 static SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
14913   MVT VT = Op.getSimpleValueType();
14914   EVT OpVT = VT;
14915   unsigned NumBits = VT.getSizeInBits();
14916   SDLoc dl(Op);
14917
14918   Op = Op.getOperand(0);
14919   if (VT == MVT::i8) {
14920     // Zero extend to i32 since there is not an i8 bsr.
14921     OpVT = MVT::i32;
14922     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
14923   }
14924
14925   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
14926   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
14927   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
14928
14929   // If src is zero (i.e. bsr sets ZF), returns NumBits.
14930   SDValue Ops[] = {
14931     Op,
14932     DAG.getConstant(NumBits+NumBits-1, OpVT),
14933     DAG.getConstant(X86::COND_E, MVT::i8),
14934     Op.getValue(1)
14935   };
14936   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
14937
14938   // Finally xor with NumBits-1.
14939   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
14940
14941   if (VT == MVT::i8)
14942     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
14943   return Op;
14944 }
14945
14946 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) {
14947   MVT VT = Op.getSimpleValueType();
14948   EVT OpVT = VT;
14949   unsigned NumBits = VT.getSizeInBits();
14950   SDLoc dl(Op);
14951
14952   Op = Op.getOperand(0);
14953   if (VT == MVT::i8) {
14954     // Zero extend to i32 since there is not an i8 bsr.
14955     OpVT = MVT::i32;
14956     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
14957   }
14958
14959   // Issue a bsr (scan bits in reverse).
14960   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
14961   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
14962
14963   // And xor with NumBits-1.
14964   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
14965
14966   if (VT == MVT::i8)
14967     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
14968   return Op;
14969 }
14970
14971 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
14972   MVT VT = Op.getSimpleValueType();
14973   unsigned NumBits = VT.getSizeInBits();
14974   SDLoc dl(Op);
14975   Op = Op.getOperand(0);
14976
14977   // Issue a bsf (scan bits forward) which also sets EFLAGS.
14978   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
14979   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
14980
14981   // If src is zero (i.e. bsf sets ZF), returns NumBits.
14982   SDValue Ops[] = {
14983     Op,
14984     DAG.getConstant(NumBits, VT),
14985     DAG.getConstant(X86::COND_E, MVT::i8),
14986     Op.getValue(1)
14987   };
14988   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
14989 }
14990
14991 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
14992 // ones, and then concatenate the result back.
14993 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
14994   MVT VT = Op.getSimpleValueType();
14995
14996   assert(VT.is256BitVector() && VT.isInteger() &&
14997          "Unsupported value type for operation");
14998
14999   unsigned NumElems = VT.getVectorNumElements();
15000   SDLoc dl(Op);
15001
15002   // Extract the LHS vectors
15003   SDValue LHS = Op.getOperand(0);
15004   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
15005   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
15006
15007   // Extract the RHS vectors
15008   SDValue RHS = Op.getOperand(1);
15009   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
15010   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
15011
15012   MVT EltVT = VT.getVectorElementType();
15013   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
15014
15015   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
15016                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
15017                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
15018 }
15019
15020 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
15021   assert(Op.getSimpleValueType().is256BitVector() &&
15022          Op.getSimpleValueType().isInteger() &&
15023          "Only handle AVX 256-bit vector integer operation");
15024   return Lower256IntArith(Op, DAG);
15025 }
15026
15027 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
15028   assert(Op.getSimpleValueType().is256BitVector() &&
15029          Op.getSimpleValueType().isInteger() &&
15030          "Only handle AVX 256-bit vector integer operation");
15031   return Lower256IntArith(Op, DAG);
15032 }
15033
15034 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
15035                         SelectionDAG &DAG) {
15036   SDLoc dl(Op);
15037   MVT VT = Op.getSimpleValueType();
15038
15039   // Decompose 256-bit ops into smaller 128-bit ops.
15040   if (VT.is256BitVector() && !Subtarget->hasInt256())
15041     return Lower256IntArith(Op, DAG);
15042
15043   SDValue A = Op.getOperand(0);
15044   SDValue B = Op.getOperand(1);
15045
15046   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
15047   if (VT == MVT::v4i32) {
15048     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
15049            "Should not custom lower when pmuldq is available!");
15050
15051     // Extract the odd parts.
15052     static const int UnpackMask[] = { 1, -1, 3, -1 };
15053     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
15054     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
15055
15056     // Multiply the even parts.
15057     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
15058     // Now multiply odd parts.
15059     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
15060
15061     Evens = DAG.getNode(ISD::BITCAST, dl, VT, Evens);
15062     Odds = DAG.getNode(ISD::BITCAST, dl, VT, Odds);
15063
15064     // Merge the two vectors back together with a shuffle. This expands into 2
15065     // shuffles.
15066     static const int ShufMask[] = { 0, 4, 2, 6 };
15067     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
15068   }
15069
15070   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
15071          "Only know how to lower V2I64/V4I64/V8I64 multiply");
15072
15073   //  Ahi = psrlqi(a, 32);
15074   //  Bhi = psrlqi(b, 32);
15075   //
15076   //  AloBlo = pmuludq(a, b);
15077   //  AloBhi = pmuludq(a, Bhi);
15078   //  AhiBlo = pmuludq(Ahi, b);
15079
15080   //  AloBhi = psllqi(AloBhi, 32);
15081   //  AhiBlo = psllqi(AhiBlo, 32);
15082   //  return AloBlo + AloBhi + AhiBlo;
15083
15084   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
15085   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
15086
15087   // Bit cast to 32-bit vectors for MULUDQ
15088   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
15089                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
15090   A = DAG.getNode(ISD::BITCAST, dl, MulVT, A);
15091   B = DAG.getNode(ISD::BITCAST, dl, MulVT, B);
15092   Ahi = DAG.getNode(ISD::BITCAST, dl, MulVT, Ahi);
15093   Bhi = DAG.getNode(ISD::BITCAST, dl, MulVT, Bhi);
15094
15095   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
15096   SDValue AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
15097   SDValue AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
15098
15099   AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
15100   AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
15101
15102   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
15103   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
15104 }
15105
15106 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
15107   assert(Subtarget->isTargetWin64() && "Unexpected target");
15108   EVT VT = Op.getValueType();
15109   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
15110          "Unexpected return type for lowering");
15111
15112   RTLIB::Libcall LC;
15113   bool isSigned;
15114   switch (Op->getOpcode()) {
15115   default: llvm_unreachable("Unexpected request for libcall!");
15116   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
15117   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
15118   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
15119   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
15120   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
15121   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
15122   }
15123
15124   SDLoc dl(Op);
15125   SDValue InChain = DAG.getEntryNode();
15126
15127   TargetLowering::ArgListTy Args;
15128   TargetLowering::ArgListEntry Entry;
15129   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
15130     EVT ArgVT = Op->getOperand(i).getValueType();
15131     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
15132            "Unexpected argument type for lowering");
15133     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
15134     Entry.Node = StackPtr;
15135     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
15136                            false, false, 16);
15137     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15138     Entry.Ty = PointerType::get(ArgTy,0);
15139     Entry.isSExt = false;
15140     Entry.isZExt = false;
15141     Args.push_back(Entry);
15142   }
15143
15144   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
15145                                          getPointerTy());
15146
15147   TargetLowering::CallLoweringInfo CLI(DAG);
15148   CLI.setDebugLoc(dl).setChain(InChain)
15149     .setCallee(getLibcallCallingConv(LC),
15150                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
15151                Callee, std::move(Args), 0)
15152     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
15153
15154   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
15155   return DAG.getNode(ISD::BITCAST, dl, VT, CallInfo.first);
15156 }
15157
15158 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
15159                              SelectionDAG &DAG) {
15160   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
15161   EVT VT = Op0.getValueType();
15162   SDLoc dl(Op);
15163
15164   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
15165          (VT == MVT::v8i32 && Subtarget->hasInt256()));
15166
15167   // PMULxD operations multiply each even value (starting at 0) of LHS with
15168   // the related value of RHS and produce a widen result.
15169   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
15170   // => <2 x i64> <ae|cg>
15171   //
15172   // In other word, to have all the results, we need to perform two PMULxD:
15173   // 1. one with the even values.
15174   // 2. one with the odd values.
15175   // To achieve #2, with need to place the odd values at an even position.
15176   //
15177   // Place the odd value at an even position (basically, shift all values 1
15178   // step to the left):
15179   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
15180   // <a|b|c|d> => <b|undef|d|undef>
15181   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
15182   // <e|f|g|h> => <f|undef|h|undef>
15183   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
15184
15185   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
15186   // ints.
15187   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
15188   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
15189   unsigned Opcode =
15190       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
15191   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
15192   // => <2 x i64> <ae|cg>
15193   SDValue Mul1 = DAG.getNode(ISD::BITCAST, dl, VT,
15194                              DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
15195   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
15196   // => <2 x i64> <bf|dh>
15197   SDValue Mul2 = DAG.getNode(ISD::BITCAST, dl, VT,
15198                              DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
15199
15200   // Shuffle it back into the right order.
15201   // The internal representation is big endian.
15202   // In other words, a i64 bitcasted to 2 x i32 has its high part at index 0
15203   // and its low part at index 1.
15204   // Moreover, we have: Mul1 = <ae|cg> ; Mul2 = <bf|dh>
15205   // Vector index                0 1   ;          2 3
15206   // We want      <ae|bf|cg|dh>
15207   // Vector index   0  2  1  3
15208   // Since each element is seen as 2 x i32, we get:
15209   // high_mask[i] = 2 x vector_index[i]
15210   // low_mask[i] = 2 x vector_index[i] + 1
15211   // where vector_index = {0, Size/2, 1, Size/2 + 1, ...,
15212   //                       Size/2 - 1, Size/2 + Size/2 - 1}
15213   // where Size is the number of element of the final vector.
15214   SDValue Highs, Lows;
15215   if (VT == MVT::v8i32) {
15216     const int HighMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
15217     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
15218     const int LowMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
15219     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
15220   } else {
15221     const int HighMask[] = {0, 4, 2, 6};
15222     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
15223     const int LowMask[] = {1, 5, 3, 7};
15224     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
15225   }
15226
15227   // If we have a signed multiply but no PMULDQ fix up the high parts of a
15228   // unsigned multiply.
15229   if (IsSigned && !Subtarget->hasSSE41()) {
15230     SDValue ShAmt =
15231         DAG.getConstant(31, DAG.getTargetLoweringInfo().getShiftAmountTy(VT));
15232     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
15233                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
15234     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
15235                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
15236
15237     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
15238     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
15239   }
15240
15241   // The low part of a MUL_LOHI is supposed to be the first value and the
15242   // high part the second value.
15243   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getValueType(), Lows, Highs);
15244 }
15245
15246 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
15247                                          const X86Subtarget *Subtarget) {
15248   MVT VT = Op.getSimpleValueType();
15249   SDLoc dl(Op);
15250   SDValue R = Op.getOperand(0);
15251   SDValue Amt = Op.getOperand(1);
15252
15253   // Optimize shl/srl/sra with constant shift amount.
15254   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
15255     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
15256       uint64_t ShiftAmt = ShiftConst->getZExtValue();
15257
15258       if (VT == MVT::v2i64 || VT == MVT::v4i32 || VT == MVT::v8i16 ||
15259           (Subtarget->hasInt256() &&
15260            (VT == MVT::v4i64 || VT == MVT::v8i32 || VT == MVT::v16i16)) ||
15261           (Subtarget->hasAVX512() &&
15262            (VT == MVT::v8i64 || VT == MVT::v16i32))) {
15263         if (Op.getOpcode() == ISD::SHL)
15264           return getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, R, ShiftAmt,
15265                                             DAG);
15266         if (Op.getOpcode() == ISD::SRL)
15267           return getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt,
15268                                             DAG);
15269         if (Op.getOpcode() == ISD::SRA && VT != MVT::v2i64 && VT != MVT::v4i64)
15270           return getTargetVShiftByConstNode(X86ISD::VSRAI, dl, VT, R, ShiftAmt,
15271                                             DAG);
15272       }
15273
15274       if (VT == MVT::v16i8) {
15275         if (Op.getOpcode() == ISD::SHL) {
15276           // Make a large shift.
15277           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl,
15278                                                    MVT::v8i16, R, ShiftAmt,
15279                                                    DAG);
15280           SHL = DAG.getNode(ISD::BITCAST, dl, VT, SHL);
15281           // Zero out the rightmost bits.
15282           SmallVector<SDValue, 16> V(16,
15283                                      DAG.getConstant(uint8_t(-1U << ShiftAmt),
15284                                                      MVT::i8));
15285           return DAG.getNode(ISD::AND, dl, VT, SHL,
15286                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
15287         }
15288         if (Op.getOpcode() == ISD::SRL) {
15289           // Make a large shift.
15290           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl,
15291                                                    MVT::v8i16, R, ShiftAmt,
15292                                                    DAG);
15293           SRL = DAG.getNode(ISD::BITCAST, dl, VT, SRL);
15294           // Zero out the leftmost bits.
15295           SmallVector<SDValue, 16> V(16,
15296                                      DAG.getConstant(uint8_t(-1U) >> ShiftAmt,
15297                                                      MVT::i8));
15298           return DAG.getNode(ISD::AND, dl, VT, SRL,
15299                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
15300         }
15301         if (Op.getOpcode() == ISD::SRA) {
15302           if (ShiftAmt == 7) {
15303             // R s>> 7  ===  R s< 0
15304             SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
15305             return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
15306           }
15307
15308           // R s>> a === ((R u>> a) ^ m) - m
15309           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
15310           SmallVector<SDValue, 16> V(16, DAG.getConstant(128 >> ShiftAmt,
15311                                                          MVT::i8));
15312           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
15313           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
15314           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
15315           return Res;
15316         }
15317         llvm_unreachable("Unknown shift opcode.");
15318       }
15319
15320       if (Subtarget->hasInt256() && VT == MVT::v32i8) {
15321         if (Op.getOpcode() == ISD::SHL) {
15322           // Make a large shift.
15323           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl,
15324                                                    MVT::v16i16, R, ShiftAmt,
15325                                                    DAG);
15326           SHL = DAG.getNode(ISD::BITCAST, dl, VT, SHL);
15327           // Zero out the rightmost bits.
15328           SmallVector<SDValue, 32> V(32,
15329                                      DAG.getConstant(uint8_t(-1U << ShiftAmt),
15330                                                      MVT::i8));
15331           return DAG.getNode(ISD::AND, dl, VT, SHL,
15332                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
15333         }
15334         if (Op.getOpcode() == ISD::SRL) {
15335           // Make a large shift.
15336           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl,
15337                                                    MVT::v16i16, R, ShiftAmt,
15338                                                    DAG);
15339           SRL = DAG.getNode(ISD::BITCAST, dl, VT, SRL);
15340           // Zero out the leftmost bits.
15341           SmallVector<SDValue, 32> V(32,
15342                                      DAG.getConstant(uint8_t(-1U) >> ShiftAmt,
15343                                                      MVT::i8));
15344           return DAG.getNode(ISD::AND, dl, VT, SRL,
15345                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
15346         }
15347         if (Op.getOpcode() == ISD::SRA) {
15348           if (ShiftAmt == 7) {
15349             // R s>> 7  ===  R s< 0
15350             SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
15351             return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
15352           }
15353
15354           // R s>> a === ((R u>> a) ^ m) - m
15355           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
15356           SmallVector<SDValue, 32> V(32, DAG.getConstant(128 >> ShiftAmt,
15357                                                          MVT::i8));
15358           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
15359           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
15360           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
15361           return Res;
15362         }
15363         llvm_unreachable("Unknown shift opcode.");
15364       }
15365     }
15366   }
15367
15368   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
15369   if (!Subtarget->is64Bit() &&
15370       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
15371       Amt.getOpcode() == ISD::BITCAST &&
15372       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
15373     Amt = Amt.getOperand(0);
15374     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
15375                      VT.getVectorNumElements();
15376     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
15377     uint64_t ShiftAmt = 0;
15378     for (unsigned i = 0; i != Ratio; ++i) {
15379       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i));
15380       if (!C)
15381         return SDValue();
15382       // 6 == Log2(64)
15383       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
15384     }
15385     // Check remaining shift amounts.
15386     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
15387       uint64_t ShAmt = 0;
15388       for (unsigned j = 0; j != Ratio; ++j) {
15389         ConstantSDNode *C =
15390           dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
15391         if (!C)
15392           return SDValue();
15393         // 6 == Log2(64)
15394         ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
15395       }
15396       if (ShAmt != ShiftAmt)
15397         return SDValue();
15398     }
15399     switch (Op.getOpcode()) {
15400     default:
15401       llvm_unreachable("Unknown shift opcode!");
15402     case ISD::SHL:
15403       return getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, R, ShiftAmt,
15404                                         DAG);
15405     case ISD::SRL:
15406       return getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt,
15407                                         DAG);
15408     case ISD::SRA:
15409       return getTargetVShiftByConstNode(X86ISD::VSRAI, dl, VT, R, ShiftAmt,
15410                                         DAG);
15411     }
15412   }
15413
15414   return SDValue();
15415 }
15416
15417 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
15418                                         const X86Subtarget* Subtarget) {
15419   MVT VT = Op.getSimpleValueType();
15420   SDLoc dl(Op);
15421   SDValue R = Op.getOperand(0);
15422   SDValue Amt = Op.getOperand(1);
15423
15424   if ((VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) ||
15425       VT == MVT::v4i32 || VT == MVT::v8i16 ||
15426       (Subtarget->hasInt256() &&
15427        ((VT == MVT::v4i64 && Op.getOpcode() != ISD::SRA) ||
15428         VT == MVT::v8i32 || VT == MVT::v16i16)) ||
15429        (Subtarget->hasAVX512() && (VT == MVT::v8i64 || VT == MVT::v16i32))) {
15430     SDValue BaseShAmt;
15431     EVT EltVT = VT.getVectorElementType();
15432
15433     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
15434       unsigned NumElts = VT.getVectorNumElements();
15435       unsigned i, j;
15436       for (i = 0; i != NumElts; ++i) {
15437         if (Amt.getOperand(i).getOpcode() == ISD::UNDEF)
15438           continue;
15439         break;
15440       }
15441       for (j = i; j != NumElts; ++j) {
15442         SDValue Arg = Amt.getOperand(j);
15443         if (Arg.getOpcode() == ISD::UNDEF) continue;
15444         if (Arg != Amt.getOperand(i))
15445           break;
15446       }
15447       if (i != NumElts && j == NumElts)
15448         BaseShAmt = Amt.getOperand(i);
15449     } else {
15450       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
15451         Amt = Amt.getOperand(0);
15452       if (Amt.getOpcode() == ISD::VECTOR_SHUFFLE &&
15453                cast<ShuffleVectorSDNode>(Amt)->isSplat()) {
15454         SDValue InVec = Amt.getOperand(0);
15455         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
15456           unsigned NumElts = InVec.getValueType().getVectorNumElements();
15457           unsigned i = 0;
15458           for (; i != NumElts; ++i) {
15459             SDValue Arg = InVec.getOperand(i);
15460             if (Arg.getOpcode() == ISD::UNDEF) continue;
15461             BaseShAmt = Arg;
15462             break;
15463           }
15464         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
15465            if (ConstantSDNode *C =
15466                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
15467              unsigned SplatIdx =
15468                cast<ShuffleVectorSDNode>(Amt)->getSplatIndex();
15469              if (C->getZExtValue() == SplatIdx)
15470                BaseShAmt = InVec.getOperand(1);
15471            }
15472         }
15473         if (!BaseShAmt.getNode())
15474           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, Amt,
15475                                   DAG.getIntPtrConstant(0));
15476       }
15477     }
15478
15479     if (BaseShAmt.getNode()) {
15480       if (EltVT.bitsGT(MVT::i32))
15481         BaseShAmt = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BaseShAmt);
15482       else if (EltVT.bitsLT(MVT::i32))
15483         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
15484
15485       switch (Op.getOpcode()) {
15486       default:
15487         llvm_unreachable("Unknown shift opcode!");
15488       case ISD::SHL:
15489         switch (VT.SimpleTy) {
15490         default: return SDValue();
15491         case MVT::v2i64:
15492         case MVT::v4i32:
15493         case MVT::v8i16:
15494         case MVT::v4i64:
15495         case MVT::v8i32:
15496         case MVT::v16i16:
15497         case MVT::v16i32:
15498         case MVT::v8i64:
15499           return getTargetVShiftNode(X86ISD::VSHLI, dl, VT, R, BaseShAmt, DAG);
15500         }
15501       case ISD::SRA:
15502         switch (VT.SimpleTy) {
15503         default: return SDValue();
15504         case MVT::v4i32:
15505         case MVT::v8i16:
15506         case MVT::v8i32:
15507         case MVT::v16i16:
15508         case MVT::v16i32:
15509         case MVT::v8i64:
15510           return getTargetVShiftNode(X86ISD::VSRAI, dl, VT, R, BaseShAmt, DAG);
15511         }
15512       case ISD::SRL:
15513         switch (VT.SimpleTy) {
15514         default: return SDValue();
15515         case MVT::v2i64:
15516         case MVT::v4i32:
15517         case MVT::v8i16:
15518         case MVT::v4i64:
15519         case MVT::v8i32:
15520         case MVT::v16i16:
15521         case MVT::v16i32:
15522         case MVT::v8i64:
15523           return getTargetVShiftNode(X86ISD::VSRLI, dl, VT, R, BaseShAmt, DAG);
15524         }
15525       }
15526     }
15527   }
15528
15529   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
15530   if (!Subtarget->is64Bit() &&
15531       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64) ||
15532       (Subtarget->hasAVX512() && VT == MVT::v8i64)) &&
15533       Amt.getOpcode() == ISD::BITCAST &&
15534       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
15535     Amt = Amt.getOperand(0);
15536     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
15537                      VT.getVectorNumElements();
15538     std::vector<SDValue> Vals(Ratio);
15539     for (unsigned i = 0; i != Ratio; ++i)
15540       Vals[i] = Amt.getOperand(i);
15541     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
15542       for (unsigned j = 0; j != Ratio; ++j)
15543         if (Vals[j] != Amt.getOperand(i + j))
15544           return SDValue();
15545     }
15546     switch (Op.getOpcode()) {
15547     default:
15548       llvm_unreachable("Unknown shift opcode!");
15549     case ISD::SHL:
15550       return DAG.getNode(X86ISD::VSHL, dl, VT, R, Op.getOperand(1));
15551     case ISD::SRL:
15552       return DAG.getNode(X86ISD::VSRL, dl, VT, R, Op.getOperand(1));
15553     case ISD::SRA:
15554       return DAG.getNode(X86ISD::VSRA, dl, VT, R, Op.getOperand(1));
15555     }
15556   }
15557
15558   return SDValue();
15559 }
15560
15561 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
15562                           SelectionDAG &DAG) {
15563   MVT VT = Op.getSimpleValueType();
15564   SDLoc dl(Op);
15565   SDValue R = Op.getOperand(0);
15566   SDValue Amt = Op.getOperand(1);
15567   SDValue V;
15568
15569   assert(VT.isVector() && "Custom lowering only for vector shifts!");
15570   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
15571
15572   V = LowerScalarImmediateShift(Op, DAG, Subtarget);
15573   if (V.getNode())
15574     return V;
15575
15576   V = LowerScalarVariableShift(Op, DAG, Subtarget);
15577   if (V.getNode())
15578       return V;
15579
15580   if (Subtarget->hasAVX512() && (VT == MVT::v16i32 || VT == MVT::v8i64))
15581     return Op;
15582   // AVX2 has VPSLLV/VPSRAV/VPSRLV.
15583   if (Subtarget->hasInt256()) {
15584     if (Op.getOpcode() == ISD::SRL &&
15585         (VT == MVT::v2i64 || VT == MVT::v4i32 ||
15586          VT == MVT::v4i64 || VT == MVT::v8i32))
15587       return Op;
15588     if (Op.getOpcode() == ISD::SHL &&
15589         (VT == MVT::v2i64 || VT == MVT::v4i32 ||
15590          VT == MVT::v4i64 || VT == MVT::v8i32))
15591       return Op;
15592     if (Op.getOpcode() == ISD::SRA && (VT == MVT::v4i32 || VT == MVT::v8i32))
15593       return Op;
15594   }
15595
15596   // If possible, lower this packed shift into a vector multiply instead of
15597   // expanding it into a sequence of scalar shifts.
15598   // Do this only if the vector shift count is a constant build_vector.
15599   if (Op.getOpcode() == ISD::SHL &&
15600       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
15601        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
15602       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
15603     SmallVector<SDValue, 8> Elts;
15604     EVT SVT = VT.getScalarType();
15605     unsigned SVTBits = SVT.getSizeInBits();
15606     const APInt &One = APInt(SVTBits, 1);
15607     unsigned NumElems = VT.getVectorNumElements();
15608
15609     for (unsigned i=0; i !=NumElems; ++i) {
15610       SDValue Op = Amt->getOperand(i);
15611       if (Op->getOpcode() == ISD::UNDEF) {
15612         Elts.push_back(Op);
15613         continue;
15614       }
15615
15616       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
15617       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
15618       uint64_t ShAmt = C.getZExtValue();
15619       if (ShAmt >= SVTBits) {
15620         Elts.push_back(DAG.getUNDEF(SVT));
15621         continue;
15622       }
15623       Elts.push_back(DAG.getConstant(One.shl(ShAmt), SVT));
15624     }
15625     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15626     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
15627   }
15628
15629   // Lower SHL with variable shift amount.
15630   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
15631     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, VT));
15632
15633     Op = DAG.getNode(ISD::ADD, dl, VT, Op, DAG.getConstant(0x3f800000U, VT));
15634     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
15635     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
15636     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
15637   }
15638
15639   // If possible, lower this shift as a sequence of two shifts by
15640   // constant plus a MOVSS/MOVSD instead of scalarizing it.
15641   // Example:
15642   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
15643   //
15644   // Could be rewritten as:
15645   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
15646   //
15647   // The advantage is that the two shifts from the example would be
15648   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
15649   // the vector shift into four scalar shifts plus four pairs of vector
15650   // insert/extract.
15651   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
15652       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
15653     unsigned TargetOpcode = X86ISD::MOVSS;
15654     bool CanBeSimplified;
15655     // The splat value for the first packed shift (the 'X' from the example).
15656     SDValue Amt1 = Amt->getOperand(0);
15657     // The splat value for the second packed shift (the 'Y' from the example).
15658     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
15659                                         Amt->getOperand(2);
15660
15661     // See if it is possible to replace this node with a sequence of
15662     // two shifts followed by a MOVSS/MOVSD
15663     if (VT == MVT::v4i32) {
15664       // Check if it is legal to use a MOVSS.
15665       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
15666                         Amt2 == Amt->getOperand(3);
15667       if (!CanBeSimplified) {
15668         // Otherwise, check if we can still simplify this node using a MOVSD.
15669         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
15670                           Amt->getOperand(2) == Amt->getOperand(3);
15671         TargetOpcode = X86ISD::MOVSD;
15672         Amt2 = Amt->getOperand(2);
15673       }
15674     } else {
15675       // Do similar checks for the case where the machine value type
15676       // is MVT::v8i16.
15677       CanBeSimplified = Amt1 == Amt->getOperand(1);
15678       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
15679         CanBeSimplified = Amt2 == Amt->getOperand(i);
15680
15681       if (!CanBeSimplified) {
15682         TargetOpcode = X86ISD::MOVSD;
15683         CanBeSimplified = true;
15684         Amt2 = Amt->getOperand(4);
15685         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
15686           CanBeSimplified = Amt1 == Amt->getOperand(i);
15687         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
15688           CanBeSimplified = Amt2 == Amt->getOperand(j);
15689       }
15690     }
15691
15692     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
15693         isa<ConstantSDNode>(Amt2)) {
15694       // Replace this node with two shifts followed by a MOVSS/MOVSD.
15695       EVT CastVT = MVT::v4i32;
15696       SDValue Splat1 =
15697         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), VT);
15698       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
15699       SDValue Splat2 =
15700         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), VT);
15701       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
15702       if (TargetOpcode == X86ISD::MOVSD)
15703         CastVT = MVT::v2i64;
15704       SDValue BitCast1 = DAG.getNode(ISD::BITCAST, dl, CastVT, Shift1);
15705       SDValue BitCast2 = DAG.getNode(ISD::BITCAST, dl, CastVT, Shift2);
15706       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
15707                                             BitCast1, DAG);
15708       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
15709     }
15710   }
15711
15712   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
15713     assert(Subtarget->hasSSE2() && "Need SSE2 for pslli/pcmpeq.");
15714
15715     // a = a << 5;
15716     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(5, VT));
15717     Op = DAG.getNode(ISD::BITCAST, dl, VT, Op);
15718
15719     // Turn 'a' into a mask suitable for VSELECT
15720     SDValue VSelM = DAG.getConstant(0x80, VT);
15721     SDValue OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
15722     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
15723
15724     SDValue CM1 = DAG.getConstant(0x0f, VT);
15725     SDValue CM2 = DAG.getConstant(0x3f, VT);
15726
15727     // r = VSELECT(r, psllw(r & (char16)15, 4), a);
15728     SDValue M = DAG.getNode(ISD::AND, dl, VT, R, CM1);
15729     M = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, MVT::v8i16, M, 4, DAG);
15730     M = DAG.getNode(ISD::BITCAST, dl, VT, M);
15731     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
15732
15733     // a += a
15734     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
15735     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
15736     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
15737
15738     // r = VSELECT(r, psllw(r & (char16)63, 2), a);
15739     M = DAG.getNode(ISD::AND, dl, VT, R, CM2);
15740     M = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, MVT::v8i16, M, 2, DAG);
15741     M = DAG.getNode(ISD::BITCAST, dl, VT, M);
15742     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
15743
15744     // a += a
15745     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
15746     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
15747     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
15748
15749     // return VSELECT(r, r+r, a);
15750     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel,
15751                     DAG.getNode(ISD::ADD, dl, VT, R, R), R);
15752     return R;
15753   }
15754
15755   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
15756   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
15757   // solution better.
15758   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
15759     MVT NewVT = VT == MVT::v8i16 ? MVT::v8i32 : MVT::v16i16;
15760     unsigned ExtOpc =
15761         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
15762     R = DAG.getNode(ExtOpc, dl, NewVT, R);
15763     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, NewVT, Amt);
15764     return DAG.getNode(ISD::TRUNCATE, dl, VT,
15765                        DAG.getNode(Op.getOpcode(), dl, NewVT, R, Amt));
15766     }
15767
15768   // Decompose 256-bit shifts into smaller 128-bit shifts.
15769   if (VT.is256BitVector()) {
15770     unsigned NumElems = VT.getVectorNumElements();
15771     MVT EltVT = VT.getVectorElementType();
15772     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
15773
15774     // Extract the two vectors
15775     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
15776     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
15777
15778     // Recreate the shift amount vectors
15779     SDValue Amt1, Amt2;
15780     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
15781       // Constant shift amount
15782       SmallVector<SDValue, 4> Amt1Csts;
15783       SmallVector<SDValue, 4> Amt2Csts;
15784       for (unsigned i = 0; i != NumElems/2; ++i)
15785         Amt1Csts.push_back(Amt->getOperand(i));
15786       for (unsigned i = NumElems/2; i != NumElems; ++i)
15787         Amt2Csts.push_back(Amt->getOperand(i));
15788
15789       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
15790       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
15791     } else {
15792       // Variable shift amount
15793       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
15794       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
15795     }
15796
15797     // Issue new vector shifts for the smaller types
15798     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
15799     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
15800
15801     // Concatenate the result back
15802     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
15803   }
15804
15805   return SDValue();
15806 }
15807
15808 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
15809   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
15810   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
15811   // looks for this combo and may remove the "setcc" instruction if the "setcc"
15812   // has only one use.
15813   SDNode *N = Op.getNode();
15814   SDValue LHS = N->getOperand(0);
15815   SDValue RHS = N->getOperand(1);
15816   unsigned BaseOp = 0;
15817   unsigned Cond = 0;
15818   SDLoc DL(Op);
15819   switch (Op.getOpcode()) {
15820   default: llvm_unreachable("Unknown ovf instruction!");
15821   case ISD::SADDO:
15822     // A subtract of one will be selected as a INC. Note that INC doesn't
15823     // set CF, so we can't do this for UADDO.
15824     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15825       if (C->isOne()) {
15826         BaseOp = X86ISD::INC;
15827         Cond = X86::COND_O;
15828         break;
15829       }
15830     BaseOp = X86ISD::ADD;
15831     Cond = X86::COND_O;
15832     break;
15833   case ISD::UADDO:
15834     BaseOp = X86ISD::ADD;
15835     Cond = X86::COND_B;
15836     break;
15837   case ISD::SSUBO:
15838     // A subtract of one will be selected as a DEC. Note that DEC doesn't
15839     // set CF, so we can't do this for USUBO.
15840     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15841       if (C->isOne()) {
15842         BaseOp = X86ISD::DEC;
15843         Cond = X86::COND_O;
15844         break;
15845       }
15846     BaseOp = X86ISD::SUB;
15847     Cond = X86::COND_O;
15848     break;
15849   case ISD::USUBO:
15850     BaseOp = X86ISD::SUB;
15851     Cond = X86::COND_B;
15852     break;
15853   case ISD::SMULO:
15854     BaseOp = X86ISD::SMUL;
15855     Cond = X86::COND_O;
15856     break;
15857   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
15858     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
15859                                  MVT::i32);
15860     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
15861
15862     SDValue SetCC =
15863       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
15864                   DAG.getConstant(X86::COND_O, MVT::i32),
15865                   SDValue(Sum.getNode(), 2));
15866
15867     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
15868   }
15869   }
15870
15871   // Also sets EFLAGS.
15872   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
15873   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
15874
15875   SDValue SetCC =
15876     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
15877                 DAG.getConstant(Cond, MVT::i32),
15878                 SDValue(Sum.getNode(), 1));
15879
15880   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
15881 }
15882
15883 SDValue X86TargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
15884                                                   SelectionDAG &DAG) const {
15885   SDLoc dl(Op);
15886   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
15887   MVT VT = Op.getSimpleValueType();
15888
15889   if (!Subtarget->hasSSE2() || !VT.isVector())
15890     return SDValue();
15891
15892   unsigned BitsDiff = VT.getScalarType().getSizeInBits() -
15893                       ExtraVT.getScalarType().getSizeInBits();
15894
15895   switch (VT.SimpleTy) {
15896     default: return SDValue();
15897     case MVT::v8i32:
15898     case MVT::v16i16:
15899       if (!Subtarget->hasFp256())
15900         return SDValue();
15901       if (!Subtarget->hasInt256()) {
15902         // needs to be split
15903         unsigned NumElems = VT.getVectorNumElements();
15904
15905         // Extract the LHS vectors
15906         SDValue LHS = Op.getOperand(0);
15907         SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
15908         SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
15909
15910         MVT EltVT = VT.getVectorElementType();
15911         EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
15912
15913         EVT ExtraEltVT = ExtraVT.getVectorElementType();
15914         unsigned ExtraNumElems = ExtraVT.getVectorNumElements();
15915         ExtraVT = EVT::getVectorVT(*DAG.getContext(), ExtraEltVT,
15916                                    ExtraNumElems/2);
15917         SDValue Extra = DAG.getValueType(ExtraVT);
15918
15919         LHS1 = DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, Extra);
15920         LHS2 = DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, Extra);
15921
15922         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, LHS1, LHS2);
15923       }
15924       // fall through
15925     case MVT::v4i32:
15926     case MVT::v8i16: {
15927       SDValue Op0 = Op.getOperand(0);
15928       SDValue Op00 = Op0.getOperand(0);
15929       SDValue Tmp1;
15930       // Hopefully, this VECTOR_SHUFFLE is just a VZEXT.
15931       if (Op0.getOpcode() == ISD::BITCAST &&
15932           Op00.getOpcode() == ISD::VECTOR_SHUFFLE) {
15933         // (sext (vzext x)) -> (vsext x)
15934         Tmp1 = LowerVectorIntExtend(Op00, Subtarget, DAG);
15935         if (Tmp1.getNode()) {
15936           EVT ExtraEltVT = ExtraVT.getVectorElementType();
15937           // This folding is only valid when the in-reg type is a vector of i8,
15938           // i16, or i32.
15939           if (ExtraEltVT == MVT::i8 || ExtraEltVT == MVT::i16 ||
15940               ExtraEltVT == MVT::i32) {
15941             SDValue Tmp1Op0 = Tmp1.getOperand(0);
15942             assert(Tmp1Op0.getOpcode() == X86ISD::VZEXT &&
15943                    "This optimization is invalid without a VZEXT.");
15944             return DAG.getNode(X86ISD::VSEXT, dl, VT, Tmp1Op0.getOperand(0));
15945           }
15946           Op0 = Tmp1;
15947         }
15948       }
15949
15950       // If the above didn't work, then just use Shift-Left + Shift-Right.
15951       Tmp1 = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, Op0, BitsDiff,
15952                                         DAG);
15953       return getTargetVShiftByConstNode(X86ISD::VSRAI, dl, VT, Tmp1, BitsDiff,
15954                                         DAG);
15955     }
15956   }
15957 }
15958
15959 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
15960                                  SelectionDAG &DAG) {
15961   SDLoc dl(Op);
15962   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
15963     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
15964   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
15965     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
15966
15967   // The only fence that needs an instruction is a sequentially-consistent
15968   // cross-thread fence.
15969   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
15970     // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
15971     // no-sse2). There isn't any reason to disable it if the target processor
15972     // supports it.
15973     if (Subtarget->hasSSE2() || Subtarget->is64Bit())
15974       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
15975
15976     SDValue Chain = Op.getOperand(0);
15977     SDValue Zero = DAG.getConstant(0, MVT::i32);
15978     SDValue Ops[] = {
15979       DAG.getRegister(X86::ESP, MVT::i32), // Base
15980       DAG.getTargetConstant(1, MVT::i8),   // Scale
15981       DAG.getRegister(0, MVT::i32),        // Index
15982       DAG.getTargetConstant(0, MVT::i32),  // Disp
15983       DAG.getRegister(0, MVT::i32),        // Segment.
15984       Zero,
15985       Chain
15986     };
15987     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
15988     return SDValue(Res, 0);
15989   }
15990
15991   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
15992   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
15993 }
15994
15995 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
15996                              SelectionDAG &DAG) {
15997   MVT T = Op.getSimpleValueType();
15998   SDLoc DL(Op);
15999   unsigned Reg = 0;
16000   unsigned size = 0;
16001   switch(T.SimpleTy) {
16002   default: llvm_unreachable("Invalid value type!");
16003   case MVT::i8:  Reg = X86::AL;  size = 1; break;
16004   case MVT::i16: Reg = X86::AX;  size = 2; break;
16005   case MVT::i32: Reg = X86::EAX; size = 4; break;
16006   case MVT::i64:
16007     assert(Subtarget->is64Bit() && "Node not type legal!");
16008     Reg = X86::RAX; size = 8;
16009     break;
16010   }
16011   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
16012                                   Op.getOperand(2), SDValue());
16013   SDValue Ops[] = { cpIn.getValue(0),
16014                     Op.getOperand(1),
16015                     Op.getOperand(3),
16016                     DAG.getTargetConstant(size, MVT::i8),
16017                     cpIn.getValue(1) };
16018   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16019   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
16020   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
16021                                            Ops, T, MMO);
16022
16023   SDValue cpOut =
16024     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
16025   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
16026                                       MVT::i32, cpOut.getValue(2));
16027   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
16028                                 DAG.getConstant(X86::COND_E, MVT::i8), EFLAGS);
16029
16030   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
16031   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
16032   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
16033   return SDValue();
16034 }
16035
16036 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
16037                             SelectionDAG &DAG) {
16038   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
16039   MVT DstVT = Op.getSimpleValueType();
16040
16041   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
16042     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
16043     if (DstVT != MVT::f64)
16044       // This conversion needs to be expanded.
16045       return SDValue();
16046
16047     SDValue InVec = Op->getOperand(0);
16048     SDLoc dl(Op);
16049     unsigned NumElts = SrcVT.getVectorNumElements();
16050     EVT SVT = SrcVT.getVectorElementType();
16051
16052     // Widen the vector in input in the case of MVT::v2i32.
16053     // Example: from MVT::v2i32 to MVT::v4i32.
16054     SmallVector<SDValue, 16> Elts;
16055     for (unsigned i = 0, e = NumElts; i != e; ++i)
16056       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
16057                                  DAG.getIntPtrConstant(i)));
16058
16059     // Explicitly mark the extra elements as Undef.
16060     SDValue Undef = DAG.getUNDEF(SVT);
16061     for (unsigned i = NumElts, e = NumElts * 2; i != e; ++i)
16062       Elts.push_back(Undef);
16063
16064     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
16065     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
16066     SDValue ToV2F64 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, BV);
16067     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
16068                        DAG.getIntPtrConstant(0));
16069   }
16070
16071   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
16072          Subtarget->hasMMX() && "Unexpected custom BITCAST");
16073   assert((DstVT == MVT::i64 ||
16074           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
16075          "Unexpected custom BITCAST");
16076   // i64 <=> MMX conversions are Legal.
16077   if (SrcVT==MVT::i64 && DstVT.isVector())
16078     return Op;
16079   if (DstVT==MVT::i64 && SrcVT.isVector())
16080     return Op;
16081   // MMX <=> MMX conversions are Legal.
16082   if (SrcVT.isVector() && DstVT.isVector())
16083     return Op;
16084   // All other conversions need to be expanded.
16085   return SDValue();
16086 }
16087
16088 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
16089   SDNode *Node = Op.getNode();
16090   SDLoc dl(Node);
16091   EVT T = Node->getValueType(0);
16092   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
16093                               DAG.getConstant(0, T), Node->getOperand(2));
16094   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
16095                        cast<AtomicSDNode>(Node)->getMemoryVT(),
16096                        Node->getOperand(0),
16097                        Node->getOperand(1), negOp,
16098                        cast<AtomicSDNode>(Node)->getMemOperand(),
16099                        cast<AtomicSDNode>(Node)->getOrdering(),
16100                        cast<AtomicSDNode>(Node)->getSynchScope());
16101 }
16102
16103 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
16104   SDNode *Node = Op.getNode();
16105   SDLoc dl(Node);
16106   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
16107
16108   // Convert seq_cst store -> xchg
16109   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
16110   // FIXME: On 32-bit, store -> fist or movq would be more efficient
16111   //        (The only way to get a 16-byte store is cmpxchg16b)
16112   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
16113   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
16114       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
16115     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
16116                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
16117                                  Node->getOperand(0),
16118                                  Node->getOperand(1), Node->getOperand(2),
16119                                  cast<AtomicSDNode>(Node)->getMemOperand(),
16120                                  cast<AtomicSDNode>(Node)->getOrdering(),
16121                                  cast<AtomicSDNode>(Node)->getSynchScope());
16122     return Swap.getValue(1);
16123   }
16124   // Other atomic stores have a simple pattern.
16125   return Op;
16126 }
16127
16128 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
16129   EVT VT = Op.getNode()->getSimpleValueType(0);
16130
16131   // Let legalize expand this if it isn't a legal type yet.
16132   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
16133     return SDValue();
16134
16135   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
16136
16137   unsigned Opc;
16138   bool ExtraOp = false;
16139   switch (Op.getOpcode()) {
16140   default: llvm_unreachable("Invalid code");
16141   case ISD::ADDC: Opc = X86ISD::ADD; break;
16142   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
16143   case ISD::SUBC: Opc = X86ISD::SUB; break;
16144   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
16145   }
16146
16147   if (!ExtraOp)
16148     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
16149                        Op.getOperand(1));
16150   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
16151                      Op.getOperand(1), Op.getOperand(2));
16152 }
16153
16154 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
16155                             SelectionDAG &DAG) {
16156   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
16157
16158   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
16159   // which returns the values as { float, float } (in XMM0) or
16160   // { double, double } (which is returned in XMM0, XMM1).
16161   SDLoc dl(Op);
16162   SDValue Arg = Op.getOperand(0);
16163   EVT ArgVT = Arg.getValueType();
16164   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
16165
16166   TargetLowering::ArgListTy Args;
16167   TargetLowering::ArgListEntry Entry;
16168
16169   Entry.Node = Arg;
16170   Entry.Ty = ArgTy;
16171   Entry.isSExt = false;
16172   Entry.isZExt = false;
16173   Args.push_back(Entry);
16174
16175   bool isF64 = ArgVT == MVT::f64;
16176   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
16177   // the small struct {f32, f32} is returned in (eax, edx). For f64,
16178   // the results are returned via SRet in memory.
16179   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
16180   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16181   SDValue Callee = DAG.getExternalSymbol(LibcallName, TLI.getPointerTy());
16182
16183   Type *RetTy = isF64
16184     ? (Type*)StructType::get(ArgTy, ArgTy, NULL)
16185     : (Type*)VectorType::get(ArgTy, 4);
16186
16187   TargetLowering::CallLoweringInfo CLI(DAG);
16188   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
16189     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
16190
16191   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
16192
16193   if (isF64)
16194     // Returned in xmm0 and xmm1.
16195     return CallResult.first;
16196
16197   // Returned in bits 0:31 and 32:64 xmm0.
16198   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
16199                                CallResult.first, DAG.getIntPtrConstant(0));
16200   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
16201                                CallResult.first, DAG.getIntPtrConstant(1));
16202   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
16203   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
16204 }
16205
16206 /// LowerOperation - Provide custom lowering hooks for some operations.
16207 ///
16208 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
16209   switch (Op.getOpcode()) {
16210   default: llvm_unreachable("Should not custom lower this!");
16211   case ISD::SIGN_EXTEND_INREG:  return LowerSIGN_EXTEND_INREG(Op,DAG);
16212   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
16213   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
16214     return LowerCMP_SWAP(Op, Subtarget, DAG);
16215   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
16216   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
16217   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
16218   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
16219   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
16220   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
16221   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
16222   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
16223   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
16224   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
16225   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
16226   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
16227   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
16228   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
16229   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
16230   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
16231   case ISD::SHL_PARTS:
16232   case ISD::SRA_PARTS:
16233   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
16234   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
16235   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
16236   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
16237   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
16238   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
16239   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
16240   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
16241   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
16242   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
16243   case ISD::FABS:               return LowerFABS(Op, DAG);
16244   case ISD::FNEG:               return LowerFNEG(Op, DAG);
16245   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
16246   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
16247   case ISD::SETCC:              return LowerSETCC(Op, DAG);
16248   case ISD::SELECT:             return LowerSELECT(Op, DAG);
16249   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
16250   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
16251   case ISD::VASTART:            return LowerVASTART(Op, DAG);
16252   case ISD::VAARG:              return LowerVAARG(Op, DAG);
16253   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
16254   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
16255   case ISD::INTRINSIC_VOID:
16256   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
16257   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
16258   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
16259   case ISD::FRAME_TO_ARGS_OFFSET:
16260                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
16261   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
16262   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
16263   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
16264   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
16265   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
16266   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
16267   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
16268   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
16269   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, DAG);
16270   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
16271   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
16272   case ISD::UMUL_LOHI:
16273   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
16274   case ISD::SRA:
16275   case ISD::SRL:
16276   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
16277   case ISD::SADDO:
16278   case ISD::UADDO:
16279   case ISD::SSUBO:
16280   case ISD::USUBO:
16281   case ISD::SMULO:
16282   case ISD::UMULO:              return LowerXALUO(Op, DAG);
16283   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
16284   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
16285   case ISD::ADDC:
16286   case ISD::ADDE:
16287   case ISD::SUBC:
16288   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
16289   case ISD::ADD:                return LowerADD(Op, DAG);
16290   case ISD::SUB:                return LowerSUB(Op, DAG);
16291   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
16292   }
16293 }
16294
16295 static void ReplaceATOMIC_LOAD(SDNode *Node,
16296                                SmallVectorImpl<SDValue> &Results,
16297                                SelectionDAG &DAG) {
16298   SDLoc dl(Node);
16299   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
16300
16301   // Convert wide load -> cmpxchg8b/cmpxchg16b
16302   // FIXME: On 32-bit, load -> fild or movq would be more efficient
16303   //        (The only way to get a 16-byte load is cmpxchg16b)
16304   // FIXME: 16-byte ATOMIC_CMP_SWAP isn't actually hooked up at the moment.
16305   SDValue Zero = DAG.getConstant(0, VT);
16306   SDVTList VTs = DAG.getVTList(VT, MVT::i1, MVT::Other);
16307   SDValue Swap =
16308       DAG.getAtomicCmpSwap(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, dl, VT, VTs,
16309                            Node->getOperand(0), Node->getOperand(1), Zero, Zero,
16310                            cast<AtomicSDNode>(Node)->getMemOperand(),
16311                            cast<AtomicSDNode>(Node)->getOrdering(),
16312                            cast<AtomicSDNode>(Node)->getOrdering(),
16313                            cast<AtomicSDNode>(Node)->getSynchScope());
16314   Results.push_back(Swap.getValue(0));
16315   Results.push_back(Swap.getValue(2));
16316 }
16317
16318 /// ReplaceNodeResults - Replace a node with an illegal result type
16319 /// with a new node built out of custom code.
16320 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
16321                                            SmallVectorImpl<SDValue>&Results,
16322                                            SelectionDAG &DAG) const {
16323   SDLoc dl(N);
16324   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16325   switch (N->getOpcode()) {
16326   default:
16327     llvm_unreachable("Do not know how to custom type legalize this operation!");
16328   case ISD::SIGN_EXTEND_INREG:
16329   case ISD::ADDC:
16330   case ISD::ADDE:
16331   case ISD::SUBC:
16332   case ISD::SUBE:
16333     // We don't want to expand or promote these.
16334     return;
16335   case ISD::SDIV:
16336   case ISD::UDIV:
16337   case ISD::SREM:
16338   case ISD::UREM:
16339   case ISD::SDIVREM:
16340   case ISD::UDIVREM: {
16341     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
16342     Results.push_back(V);
16343     return;
16344   }
16345   case ISD::FP_TO_SINT:
16346   case ISD::FP_TO_UINT: {
16347     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
16348
16349     if (!IsSigned && !isIntegerTypeFTOL(SDValue(N, 0).getValueType()))
16350       return;
16351
16352     std::pair<SDValue,SDValue> Vals =
16353         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
16354     SDValue FIST = Vals.first, StackSlot = Vals.second;
16355     if (FIST.getNode()) {
16356       EVT VT = N->getValueType(0);
16357       // Return a load from the stack slot.
16358       if (StackSlot.getNode())
16359         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
16360                                       MachinePointerInfo(),
16361                                       false, false, false, 0));
16362       else
16363         Results.push_back(FIST);
16364     }
16365     return;
16366   }
16367   case ISD::UINT_TO_FP: {
16368     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
16369     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
16370         N->getValueType(0) != MVT::v2f32)
16371       return;
16372     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
16373                                  N->getOperand(0));
16374     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
16375                                      MVT::f64);
16376     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
16377     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
16378                              DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, VBias));
16379     Or = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or);
16380     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
16381     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
16382     return;
16383   }
16384   case ISD::FP_ROUND: {
16385     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
16386         return;
16387     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
16388     Results.push_back(V);
16389     return;
16390   }
16391   case ISD::INTRINSIC_W_CHAIN: {
16392     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
16393     switch (IntNo) {
16394     default : llvm_unreachable("Do not know how to custom type "
16395                                "legalize this intrinsic operation!");
16396     case Intrinsic::x86_rdtsc:
16397       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
16398                                      Results);
16399     case Intrinsic::x86_rdtscp:
16400       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
16401                                      Results);
16402     case Intrinsic::x86_rdpmc:
16403       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
16404     }
16405   }
16406   case ISD::READCYCLECOUNTER: {
16407     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
16408                                    Results);
16409   }
16410   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
16411     EVT T = N->getValueType(0);
16412     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
16413     bool Regs64bit = T == MVT::i128;
16414     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
16415     SDValue cpInL, cpInH;
16416     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
16417                         DAG.getConstant(0, HalfT));
16418     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
16419                         DAG.getConstant(1, HalfT));
16420     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
16421                              Regs64bit ? X86::RAX : X86::EAX,
16422                              cpInL, SDValue());
16423     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
16424                              Regs64bit ? X86::RDX : X86::EDX,
16425                              cpInH, cpInL.getValue(1));
16426     SDValue swapInL, swapInH;
16427     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
16428                           DAG.getConstant(0, HalfT));
16429     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
16430                           DAG.getConstant(1, HalfT));
16431     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
16432                                Regs64bit ? X86::RBX : X86::EBX,
16433                                swapInL, cpInH.getValue(1));
16434     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
16435                                Regs64bit ? X86::RCX : X86::ECX,
16436                                swapInH, swapInL.getValue(1));
16437     SDValue Ops[] = { swapInH.getValue(0),
16438                       N->getOperand(1),
16439                       swapInH.getValue(1) };
16440     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16441     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
16442     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
16443                                   X86ISD::LCMPXCHG8_DAG;
16444     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
16445     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
16446                                         Regs64bit ? X86::RAX : X86::EAX,
16447                                         HalfT, Result.getValue(1));
16448     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
16449                                         Regs64bit ? X86::RDX : X86::EDX,
16450                                         HalfT, cpOutL.getValue(2));
16451     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
16452
16453     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
16454                                         MVT::i32, cpOutH.getValue(2));
16455     SDValue Success =
16456         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16457                     DAG.getConstant(X86::COND_E, MVT::i8), EFLAGS);
16458     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
16459
16460     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
16461     Results.push_back(Success);
16462     Results.push_back(EFLAGS.getValue(1));
16463     return;
16464   }
16465   case ISD::ATOMIC_SWAP:
16466   case ISD::ATOMIC_LOAD_ADD:
16467   case ISD::ATOMIC_LOAD_SUB:
16468   case ISD::ATOMIC_LOAD_AND:
16469   case ISD::ATOMIC_LOAD_OR:
16470   case ISD::ATOMIC_LOAD_XOR:
16471   case ISD::ATOMIC_LOAD_NAND:
16472   case ISD::ATOMIC_LOAD_MIN:
16473   case ISD::ATOMIC_LOAD_MAX:
16474   case ISD::ATOMIC_LOAD_UMIN:
16475   case ISD::ATOMIC_LOAD_UMAX:
16476     // Delegate to generic TypeLegalization. Situations we can really handle
16477     // should have already been dealt with by X86AtomicExpand.cpp.
16478     break;
16479   case ISD::ATOMIC_LOAD: {
16480     ReplaceATOMIC_LOAD(N, Results, DAG);
16481     return;
16482   }
16483   case ISD::BITCAST: {
16484     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
16485     EVT DstVT = N->getValueType(0);
16486     EVT SrcVT = N->getOperand(0)->getValueType(0);
16487
16488     if (SrcVT != MVT::f64 ||
16489         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
16490       return;
16491
16492     unsigned NumElts = DstVT.getVectorNumElements();
16493     EVT SVT = DstVT.getVectorElementType();
16494     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
16495     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
16496                                    MVT::v2f64, N->getOperand(0));
16497     SDValue ToVecInt = DAG.getNode(ISD::BITCAST, dl, WiderVT, Expanded);
16498
16499     if (ExperimentalVectorWideningLegalization) {
16500       // If we are legalizing vectors by widening, we already have the desired
16501       // legal vector type, just return it.
16502       Results.push_back(ToVecInt);
16503       return;
16504     }
16505
16506     SmallVector<SDValue, 8> Elts;
16507     for (unsigned i = 0, e = NumElts; i != e; ++i)
16508       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
16509                                    ToVecInt, DAG.getIntPtrConstant(i)));
16510
16511     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
16512   }
16513   }
16514 }
16515
16516 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
16517   switch (Opcode) {
16518   default: return nullptr;
16519   case X86ISD::BSF:                return "X86ISD::BSF";
16520   case X86ISD::BSR:                return "X86ISD::BSR";
16521   case X86ISD::SHLD:               return "X86ISD::SHLD";
16522   case X86ISD::SHRD:               return "X86ISD::SHRD";
16523   case X86ISD::FAND:               return "X86ISD::FAND";
16524   case X86ISD::FANDN:              return "X86ISD::FANDN";
16525   case X86ISD::FOR:                return "X86ISD::FOR";
16526   case X86ISD::FXOR:               return "X86ISD::FXOR";
16527   case X86ISD::FSRL:               return "X86ISD::FSRL";
16528   case X86ISD::FILD:               return "X86ISD::FILD";
16529   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
16530   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
16531   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
16532   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
16533   case X86ISD::FLD:                return "X86ISD::FLD";
16534   case X86ISD::FST:                return "X86ISD::FST";
16535   case X86ISD::CALL:               return "X86ISD::CALL";
16536   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
16537   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
16538   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
16539   case X86ISD::BT:                 return "X86ISD::BT";
16540   case X86ISD::CMP:                return "X86ISD::CMP";
16541   case X86ISD::COMI:               return "X86ISD::COMI";
16542   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
16543   case X86ISD::CMPM:               return "X86ISD::CMPM";
16544   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
16545   case X86ISD::SETCC:              return "X86ISD::SETCC";
16546   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
16547   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
16548   case X86ISD::CMOV:               return "X86ISD::CMOV";
16549   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
16550   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
16551   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
16552   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
16553   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
16554   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
16555   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
16556   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
16557   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
16558   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
16559   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
16560   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
16561   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
16562   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
16563   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
16564   case X86ISD::BLENDV:             return "X86ISD::BLENDV";
16565   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
16566   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
16567   case X86ISD::HADD:               return "X86ISD::HADD";
16568   case X86ISD::HSUB:               return "X86ISD::HSUB";
16569   case X86ISD::FHADD:              return "X86ISD::FHADD";
16570   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
16571   case X86ISD::UMAX:               return "X86ISD::UMAX";
16572   case X86ISD::UMIN:               return "X86ISD::UMIN";
16573   case X86ISD::SMAX:               return "X86ISD::SMAX";
16574   case X86ISD::SMIN:               return "X86ISD::SMIN";
16575   case X86ISD::FMAX:               return "X86ISD::FMAX";
16576   case X86ISD::FMIN:               return "X86ISD::FMIN";
16577   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
16578   case X86ISD::FMINC:              return "X86ISD::FMINC";
16579   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
16580   case X86ISD::FRCP:               return "X86ISD::FRCP";
16581   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
16582   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
16583   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
16584   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
16585   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
16586   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
16587   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
16588   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
16589   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
16590   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
16591   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
16592   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
16593   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
16594   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
16595   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
16596   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
16597   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
16598   case X86ISD::VTRUNCM:            return "X86ISD::VTRUNCM";
16599   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
16600   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
16601   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
16602   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
16603   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
16604   case X86ISD::VSHL:               return "X86ISD::VSHL";
16605   case X86ISD::VSRL:               return "X86ISD::VSRL";
16606   case X86ISD::VSRA:               return "X86ISD::VSRA";
16607   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
16608   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
16609   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
16610   case X86ISD::CMPP:               return "X86ISD::CMPP";
16611   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
16612   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
16613   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
16614   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
16615   case X86ISD::ADD:                return "X86ISD::ADD";
16616   case X86ISD::SUB:                return "X86ISD::SUB";
16617   case X86ISD::ADC:                return "X86ISD::ADC";
16618   case X86ISD::SBB:                return "X86ISD::SBB";
16619   case X86ISD::SMUL:               return "X86ISD::SMUL";
16620   case X86ISD::UMUL:               return "X86ISD::UMUL";
16621   case X86ISD::INC:                return "X86ISD::INC";
16622   case X86ISD::DEC:                return "X86ISD::DEC";
16623   case X86ISD::OR:                 return "X86ISD::OR";
16624   case X86ISD::XOR:                return "X86ISD::XOR";
16625   case X86ISD::AND:                return "X86ISD::AND";
16626   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
16627   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
16628   case X86ISD::PTEST:              return "X86ISD::PTEST";
16629   case X86ISD::TESTP:              return "X86ISD::TESTP";
16630   case X86ISD::TESTM:              return "X86ISD::TESTM";
16631   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
16632   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
16633   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
16634   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
16635   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
16636   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
16637   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
16638   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
16639   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
16640   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
16641   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
16642   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
16643   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
16644   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
16645   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
16646   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
16647   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
16648   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
16649   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
16650   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
16651   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
16652   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
16653   case X86ISD::VBROADCASTM:        return "X86ISD::VBROADCASTM";
16654   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
16655   case X86ISD::VPERMILP:           return "X86ISD::VPERMILP";
16656   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
16657   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
16658   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
16659   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
16660   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
16661   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
16662   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
16663   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
16664   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
16665   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
16666   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
16667   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
16668   case X86ISD::WIN_FTOL:           return "X86ISD::WIN_FTOL";
16669   case X86ISD::SAHF:               return "X86ISD::SAHF";
16670   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
16671   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
16672   case X86ISD::FMADD:              return "X86ISD::FMADD";
16673   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
16674   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
16675   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
16676   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
16677   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
16678   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
16679   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
16680   case X86ISD::XTEST:              return "X86ISD::XTEST";
16681   }
16682 }
16683
16684 // isLegalAddressingMode - Return true if the addressing mode represented
16685 // by AM is legal for this target, for a load/store of the specified type.
16686 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
16687                                               Type *Ty) const {
16688   // X86 supports extremely general addressing modes.
16689   CodeModel::Model M = getTargetMachine().getCodeModel();
16690   Reloc::Model R = getTargetMachine().getRelocationModel();
16691
16692   // X86 allows a sign-extended 32-bit immediate field as a displacement.
16693   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
16694     return false;
16695
16696   if (AM.BaseGV) {
16697     unsigned GVFlags =
16698       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
16699
16700     // If a reference to this global requires an extra load, we can't fold it.
16701     if (isGlobalStubReference(GVFlags))
16702       return false;
16703
16704     // If BaseGV requires a register for the PIC base, we cannot also have a
16705     // BaseReg specified.
16706     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
16707       return false;
16708
16709     // If lower 4G is not available, then we must use rip-relative addressing.
16710     if ((M != CodeModel::Small || R != Reloc::Static) &&
16711         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
16712       return false;
16713   }
16714
16715   switch (AM.Scale) {
16716   case 0:
16717   case 1:
16718   case 2:
16719   case 4:
16720   case 8:
16721     // These scales always work.
16722     break;
16723   case 3:
16724   case 5:
16725   case 9:
16726     // These scales are formed with basereg+scalereg.  Only accept if there is
16727     // no basereg yet.
16728     if (AM.HasBaseReg)
16729       return false;
16730     break;
16731   default:  // Other stuff never works.
16732     return false;
16733   }
16734
16735   return true;
16736 }
16737
16738 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
16739   unsigned Bits = Ty->getScalarSizeInBits();
16740
16741   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
16742   // particularly cheaper than those without.
16743   if (Bits == 8)
16744     return false;
16745
16746   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
16747   // variable shifts just as cheap as scalar ones.
16748   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
16749     return false;
16750
16751   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
16752   // fully general vector.
16753   return true;
16754 }
16755
16756 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
16757   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
16758     return false;
16759   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
16760   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
16761   return NumBits1 > NumBits2;
16762 }
16763
16764 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
16765   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
16766     return false;
16767
16768   if (!isTypeLegal(EVT::getEVT(Ty1)))
16769     return false;
16770
16771   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
16772
16773   // Assuming the caller doesn't have a zeroext or signext return parameter,
16774   // truncation all the way down to i1 is valid.
16775   return true;
16776 }
16777
16778 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
16779   return isInt<32>(Imm);
16780 }
16781
16782 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
16783   // Can also use sub to handle negated immediates.
16784   return isInt<32>(Imm);
16785 }
16786
16787 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
16788   if (!VT1.isInteger() || !VT2.isInteger())
16789     return false;
16790   unsigned NumBits1 = VT1.getSizeInBits();
16791   unsigned NumBits2 = VT2.getSizeInBits();
16792   return NumBits1 > NumBits2;
16793 }
16794
16795 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
16796   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
16797   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
16798 }
16799
16800 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
16801   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
16802   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
16803 }
16804
16805 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
16806   EVT VT1 = Val.getValueType();
16807   if (isZExtFree(VT1, VT2))
16808     return true;
16809
16810   if (Val.getOpcode() != ISD::LOAD)
16811     return false;
16812
16813   if (!VT1.isSimple() || !VT1.isInteger() ||
16814       !VT2.isSimple() || !VT2.isInteger())
16815     return false;
16816
16817   switch (VT1.getSimpleVT().SimpleTy) {
16818   default: break;
16819   case MVT::i8:
16820   case MVT::i16:
16821   case MVT::i32:
16822     // X86 has 8, 16, and 32-bit zero-extending loads.
16823     return true;
16824   }
16825
16826   return false;
16827 }
16828
16829 bool
16830 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
16831   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4()))
16832     return false;
16833
16834   VT = VT.getScalarType();
16835
16836   if (!VT.isSimple())
16837     return false;
16838
16839   switch (VT.getSimpleVT().SimpleTy) {
16840   case MVT::f32:
16841   case MVT::f64:
16842     return true;
16843   default:
16844     break;
16845   }
16846
16847   return false;
16848 }
16849
16850 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
16851   // i16 instructions are longer (0x66 prefix) and potentially slower.
16852   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
16853 }
16854
16855 /// isShuffleMaskLegal - Targets can use this to indicate that they only
16856 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
16857 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
16858 /// are assumed to be legal.
16859 bool
16860 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
16861                                       EVT VT) const {
16862   if (!VT.isSimple())
16863     return false;
16864
16865   MVT SVT = VT.getSimpleVT();
16866
16867   // Very little shuffling can be done for 64-bit vectors right now.
16868   if (VT.getSizeInBits() == 64)
16869     return false;
16870
16871   // If this is a single-input shuffle with no 128 bit lane crossings we can
16872   // lower it into pshufb.
16873   if ((SVT.is128BitVector() && Subtarget->hasSSSE3()) ||
16874       (SVT.is256BitVector() && Subtarget->hasInt256())) {
16875     bool isLegal = true;
16876     for (unsigned I = 0, E = M.size(); I != E; ++I) {
16877       if (M[I] >= (int)SVT.getVectorNumElements() ||
16878           ShuffleCrosses128bitLane(SVT, I, M[I])) {
16879         isLegal = false;
16880         break;
16881       }
16882     }
16883     if (isLegal)
16884       return true;
16885   }
16886
16887   // FIXME: blends, shifts.
16888   return (SVT.getVectorNumElements() == 2 ||
16889           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
16890           isMOVLMask(M, SVT) ||
16891           isMOVHLPSMask(M, SVT) ||
16892           isSHUFPMask(M, SVT) ||
16893           isPSHUFDMask(M, SVT) ||
16894           isPSHUFHWMask(M, SVT, Subtarget->hasInt256()) ||
16895           isPSHUFLWMask(M, SVT, Subtarget->hasInt256()) ||
16896           isPALIGNRMask(M, SVT, Subtarget) ||
16897           isUNPCKLMask(M, SVT, Subtarget->hasInt256()) ||
16898           isUNPCKHMask(M, SVT, Subtarget->hasInt256()) ||
16899           isUNPCKL_v_undef_Mask(M, SVT, Subtarget->hasInt256()) ||
16900           isUNPCKH_v_undef_Mask(M, SVT, Subtarget->hasInt256()) ||
16901           isBlendMask(M, SVT, Subtarget->hasSSE41(), Subtarget->hasInt256()));
16902 }
16903
16904 bool
16905 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
16906                                           EVT VT) const {
16907   if (!VT.isSimple())
16908     return false;
16909
16910   MVT SVT = VT.getSimpleVT();
16911   unsigned NumElts = SVT.getVectorNumElements();
16912   // FIXME: This collection of masks seems suspect.
16913   if (NumElts == 2)
16914     return true;
16915   if (NumElts == 4 && SVT.is128BitVector()) {
16916     return (isMOVLMask(Mask, SVT)  ||
16917             isCommutedMOVLMask(Mask, SVT, true) ||
16918             isSHUFPMask(Mask, SVT) ||
16919             isSHUFPMask(Mask, SVT, /* Commuted */ true));
16920   }
16921   return false;
16922 }
16923
16924 //===----------------------------------------------------------------------===//
16925 //                           X86 Scheduler Hooks
16926 //===----------------------------------------------------------------------===//
16927
16928 /// Utility function to emit xbegin specifying the start of an RTM region.
16929 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
16930                                      const TargetInstrInfo *TII) {
16931   DebugLoc DL = MI->getDebugLoc();
16932
16933   const BasicBlock *BB = MBB->getBasicBlock();
16934   MachineFunction::iterator I = MBB;
16935   ++I;
16936
16937   // For the v = xbegin(), we generate
16938   //
16939   // thisMBB:
16940   //  xbegin sinkMBB
16941   //
16942   // mainMBB:
16943   //  eax = -1
16944   //
16945   // sinkMBB:
16946   //  v = eax
16947
16948   MachineBasicBlock *thisMBB = MBB;
16949   MachineFunction *MF = MBB->getParent();
16950   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
16951   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
16952   MF->insert(I, mainMBB);
16953   MF->insert(I, sinkMBB);
16954
16955   // Transfer the remainder of BB and its successor edges to sinkMBB.
16956   sinkMBB->splice(sinkMBB->begin(), MBB,
16957                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
16958   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
16959
16960   // thisMBB:
16961   //  xbegin sinkMBB
16962   //  # fallthrough to mainMBB
16963   //  # abortion to sinkMBB
16964   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
16965   thisMBB->addSuccessor(mainMBB);
16966   thisMBB->addSuccessor(sinkMBB);
16967
16968   // mainMBB:
16969   //  EAX = -1
16970   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
16971   mainMBB->addSuccessor(sinkMBB);
16972
16973   // sinkMBB:
16974   // EAX is live into the sinkMBB
16975   sinkMBB->addLiveIn(X86::EAX);
16976   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
16977           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
16978     .addReg(X86::EAX);
16979
16980   MI->eraseFromParent();
16981   return sinkMBB;
16982 }
16983
16984 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
16985 // or XMM0_V32I8 in AVX all of this code can be replaced with that
16986 // in the .td file.
16987 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
16988                                        const TargetInstrInfo *TII) {
16989   unsigned Opc;
16990   switch (MI->getOpcode()) {
16991   default: llvm_unreachable("illegal opcode!");
16992   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
16993   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
16994   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
16995   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
16996   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
16997   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
16998   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
16999   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
17000   }
17001
17002   DebugLoc dl = MI->getDebugLoc();
17003   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
17004
17005   unsigned NumArgs = MI->getNumOperands();
17006   for (unsigned i = 1; i < NumArgs; ++i) {
17007     MachineOperand &Op = MI->getOperand(i);
17008     if (!(Op.isReg() && Op.isImplicit()))
17009       MIB.addOperand(Op);
17010   }
17011   if (MI->hasOneMemOperand())
17012     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
17013
17014   BuildMI(*BB, MI, dl,
17015     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
17016     .addReg(X86::XMM0);
17017
17018   MI->eraseFromParent();
17019   return BB;
17020 }
17021
17022 // FIXME: Custom handling because TableGen doesn't support multiple implicit
17023 // defs in an instruction pattern
17024 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
17025                                        const TargetInstrInfo *TII) {
17026   unsigned Opc;
17027   switch (MI->getOpcode()) {
17028   default: llvm_unreachable("illegal opcode!");
17029   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
17030   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
17031   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
17032   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
17033   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
17034   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
17035   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
17036   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
17037   }
17038
17039   DebugLoc dl = MI->getDebugLoc();
17040   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
17041
17042   unsigned NumArgs = MI->getNumOperands(); // remove the results
17043   for (unsigned i = 1; i < NumArgs; ++i) {
17044     MachineOperand &Op = MI->getOperand(i);
17045     if (!(Op.isReg() && Op.isImplicit()))
17046       MIB.addOperand(Op);
17047   }
17048   if (MI->hasOneMemOperand())
17049     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
17050
17051   BuildMI(*BB, MI, dl,
17052     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
17053     .addReg(X86::ECX);
17054
17055   MI->eraseFromParent();
17056   return BB;
17057 }
17058
17059 static MachineBasicBlock * EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
17060                                        const TargetInstrInfo *TII,
17061                                        const X86Subtarget* Subtarget) {
17062   DebugLoc dl = MI->getDebugLoc();
17063
17064   // Address into RAX/EAX, other two args into ECX, EDX.
17065   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
17066   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
17067   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
17068   for (int i = 0; i < X86::AddrNumOperands; ++i)
17069     MIB.addOperand(MI->getOperand(i));
17070
17071   unsigned ValOps = X86::AddrNumOperands;
17072   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
17073     .addReg(MI->getOperand(ValOps).getReg());
17074   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
17075     .addReg(MI->getOperand(ValOps+1).getReg());
17076
17077   // The instruction doesn't actually take any operands though.
17078   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
17079
17080   MI->eraseFromParent(); // The pseudo is gone now.
17081   return BB;
17082 }
17083
17084 MachineBasicBlock *
17085 X86TargetLowering::EmitVAARG64WithCustomInserter(
17086                    MachineInstr *MI,
17087                    MachineBasicBlock *MBB) const {
17088   // Emit va_arg instruction on X86-64.
17089
17090   // Operands to this pseudo-instruction:
17091   // 0  ) Output        : destination address (reg)
17092   // 1-5) Input         : va_list address (addr, i64mem)
17093   // 6  ) ArgSize       : Size (in bytes) of vararg type
17094   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
17095   // 8  ) Align         : Alignment of type
17096   // 9  ) EFLAGS (implicit-def)
17097
17098   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
17099   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
17100
17101   unsigned DestReg = MI->getOperand(0).getReg();
17102   MachineOperand &Base = MI->getOperand(1);
17103   MachineOperand &Scale = MI->getOperand(2);
17104   MachineOperand &Index = MI->getOperand(3);
17105   MachineOperand &Disp = MI->getOperand(4);
17106   MachineOperand &Segment = MI->getOperand(5);
17107   unsigned ArgSize = MI->getOperand(6).getImm();
17108   unsigned ArgMode = MI->getOperand(7).getImm();
17109   unsigned Align = MI->getOperand(8).getImm();
17110
17111   // Memory Reference
17112   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
17113   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
17114   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
17115
17116   // Machine Information
17117   const TargetInstrInfo *TII = MBB->getParent()->getTarget().getInstrInfo();
17118   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
17119   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
17120   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
17121   DebugLoc DL = MI->getDebugLoc();
17122
17123   // struct va_list {
17124   //   i32   gp_offset
17125   //   i32   fp_offset
17126   //   i64   overflow_area (address)
17127   //   i64   reg_save_area (address)
17128   // }
17129   // sizeof(va_list) = 24
17130   // alignment(va_list) = 8
17131
17132   unsigned TotalNumIntRegs = 6;
17133   unsigned TotalNumXMMRegs = 8;
17134   bool UseGPOffset = (ArgMode == 1);
17135   bool UseFPOffset = (ArgMode == 2);
17136   unsigned MaxOffset = TotalNumIntRegs * 8 +
17137                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
17138
17139   /* Align ArgSize to a multiple of 8 */
17140   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
17141   bool NeedsAlign = (Align > 8);
17142
17143   MachineBasicBlock *thisMBB = MBB;
17144   MachineBasicBlock *overflowMBB;
17145   MachineBasicBlock *offsetMBB;
17146   MachineBasicBlock *endMBB;
17147
17148   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
17149   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
17150   unsigned OffsetReg = 0;
17151
17152   if (!UseGPOffset && !UseFPOffset) {
17153     // If we only pull from the overflow region, we don't create a branch.
17154     // We don't need to alter control flow.
17155     OffsetDestReg = 0; // unused
17156     OverflowDestReg = DestReg;
17157
17158     offsetMBB = nullptr;
17159     overflowMBB = thisMBB;
17160     endMBB = thisMBB;
17161   } else {
17162     // First emit code to check if gp_offset (or fp_offset) is below the bound.
17163     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
17164     // If not, pull from overflow_area. (branch to overflowMBB)
17165     //
17166     //       thisMBB
17167     //         |     .
17168     //         |        .
17169     //     offsetMBB   overflowMBB
17170     //         |        .
17171     //         |     .
17172     //        endMBB
17173
17174     // Registers for the PHI in endMBB
17175     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
17176     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
17177
17178     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
17179     MachineFunction *MF = MBB->getParent();
17180     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
17181     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
17182     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
17183
17184     MachineFunction::iterator MBBIter = MBB;
17185     ++MBBIter;
17186
17187     // Insert the new basic blocks
17188     MF->insert(MBBIter, offsetMBB);
17189     MF->insert(MBBIter, overflowMBB);
17190     MF->insert(MBBIter, endMBB);
17191
17192     // Transfer the remainder of MBB and its successor edges to endMBB.
17193     endMBB->splice(endMBB->begin(), thisMBB,
17194                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
17195     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
17196
17197     // Make offsetMBB and overflowMBB successors of thisMBB
17198     thisMBB->addSuccessor(offsetMBB);
17199     thisMBB->addSuccessor(overflowMBB);
17200
17201     // endMBB is a successor of both offsetMBB and overflowMBB
17202     offsetMBB->addSuccessor(endMBB);
17203     overflowMBB->addSuccessor(endMBB);
17204
17205     // Load the offset value into a register
17206     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
17207     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
17208       .addOperand(Base)
17209       .addOperand(Scale)
17210       .addOperand(Index)
17211       .addDisp(Disp, UseFPOffset ? 4 : 0)
17212       .addOperand(Segment)
17213       .setMemRefs(MMOBegin, MMOEnd);
17214
17215     // Check if there is enough room left to pull this argument.
17216     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
17217       .addReg(OffsetReg)
17218       .addImm(MaxOffset + 8 - ArgSizeA8);
17219
17220     // Branch to "overflowMBB" if offset >= max
17221     // Fall through to "offsetMBB" otherwise
17222     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
17223       .addMBB(overflowMBB);
17224   }
17225
17226   // In offsetMBB, emit code to use the reg_save_area.
17227   if (offsetMBB) {
17228     assert(OffsetReg != 0);
17229
17230     // Read the reg_save_area address.
17231     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
17232     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
17233       .addOperand(Base)
17234       .addOperand(Scale)
17235       .addOperand(Index)
17236       .addDisp(Disp, 16)
17237       .addOperand(Segment)
17238       .setMemRefs(MMOBegin, MMOEnd);
17239
17240     // Zero-extend the offset
17241     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
17242       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
17243         .addImm(0)
17244         .addReg(OffsetReg)
17245         .addImm(X86::sub_32bit);
17246
17247     // Add the offset to the reg_save_area to get the final address.
17248     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
17249       .addReg(OffsetReg64)
17250       .addReg(RegSaveReg);
17251
17252     // Compute the offset for the next argument
17253     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
17254     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
17255       .addReg(OffsetReg)
17256       .addImm(UseFPOffset ? 16 : 8);
17257
17258     // Store it back into the va_list.
17259     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
17260       .addOperand(Base)
17261       .addOperand(Scale)
17262       .addOperand(Index)
17263       .addDisp(Disp, UseFPOffset ? 4 : 0)
17264       .addOperand(Segment)
17265       .addReg(NextOffsetReg)
17266       .setMemRefs(MMOBegin, MMOEnd);
17267
17268     // Jump to endMBB
17269     BuildMI(offsetMBB, DL, TII->get(X86::JMP_4))
17270       .addMBB(endMBB);
17271   }
17272
17273   //
17274   // Emit code to use overflow area
17275   //
17276
17277   // Load the overflow_area address into a register.
17278   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
17279   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
17280     .addOperand(Base)
17281     .addOperand(Scale)
17282     .addOperand(Index)
17283     .addDisp(Disp, 8)
17284     .addOperand(Segment)
17285     .setMemRefs(MMOBegin, MMOEnd);
17286
17287   // If we need to align it, do so. Otherwise, just copy the address
17288   // to OverflowDestReg.
17289   if (NeedsAlign) {
17290     // Align the overflow address
17291     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
17292     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
17293
17294     // aligned_addr = (addr + (align-1)) & ~(align-1)
17295     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
17296       .addReg(OverflowAddrReg)
17297       .addImm(Align-1);
17298
17299     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
17300       .addReg(TmpReg)
17301       .addImm(~(uint64_t)(Align-1));
17302   } else {
17303     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
17304       .addReg(OverflowAddrReg);
17305   }
17306
17307   // Compute the next overflow address after this argument.
17308   // (the overflow address should be kept 8-byte aligned)
17309   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
17310   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
17311     .addReg(OverflowDestReg)
17312     .addImm(ArgSizeA8);
17313
17314   // Store the new overflow address.
17315   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
17316     .addOperand(Base)
17317     .addOperand(Scale)
17318     .addOperand(Index)
17319     .addDisp(Disp, 8)
17320     .addOperand(Segment)
17321     .addReg(NextAddrReg)
17322     .setMemRefs(MMOBegin, MMOEnd);
17323
17324   // If we branched, emit the PHI to the front of endMBB.
17325   if (offsetMBB) {
17326     BuildMI(*endMBB, endMBB->begin(), DL,
17327             TII->get(X86::PHI), DestReg)
17328       .addReg(OffsetDestReg).addMBB(offsetMBB)
17329       .addReg(OverflowDestReg).addMBB(overflowMBB);
17330   }
17331
17332   // Erase the pseudo instruction
17333   MI->eraseFromParent();
17334
17335   return endMBB;
17336 }
17337
17338 MachineBasicBlock *
17339 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
17340                                                  MachineInstr *MI,
17341                                                  MachineBasicBlock *MBB) const {
17342   // Emit code to save XMM registers to the stack. The ABI says that the
17343   // number of registers to save is given in %al, so it's theoretically
17344   // possible to do an indirect jump trick to avoid saving all of them,
17345   // however this code takes a simpler approach and just executes all
17346   // of the stores if %al is non-zero. It's less code, and it's probably
17347   // easier on the hardware branch predictor, and stores aren't all that
17348   // expensive anyway.
17349
17350   // Create the new basic blocks. One block contains all the XMM stores,
17351   // and one block is the final destination regardless of whether any
17352   // stores were performed.
17353   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
17354   MachineFunction *F = MBB->getParent();
17355   MachineFunction::iterator MBBIter = MBB;
17356   ++MBBIter;
17357   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
17358   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
17359   F->insert(MBBIter, XMMSaveMBB);
17360   F->insert(MBBIter, EndMBB);
17361
17362   // Transfer the remainder of MBB and its successor edges to EndMBB.
17363   EndMBB->splice(EndMBB->begin(), MBB,
17364                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
17365   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
17366
17367   // The original block will now fall through to the XMM save block.
17368   MBB->addSuccessor(XMMSaveMBB);
17369   // The XMMSaveMBB will fall through to the end block.
17370   XMMSaveMBB->addSuccessor(EndMBB);
17371
17372   // Now add the instructions.
17373   const TargetInstrInfo *TII = MBB->getParent()->getTarget().getInstrInfo();
17374   DebugLoc DL = MI->getDebugLoc();
17375
17376   unsigned CountReg = MI->getOperand(0).getReg();
17377   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
17378   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
17379
17380   if (!Subtarget->isTargetWin64()) {
17381     // If %al is 0, branch around the XMM save block.
17382     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
17383     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
17384     MBB->addSuccessor(EndMBB);
17385   }
17386
17387   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
17388   // that was just emitted, but clearly shouldn't be "saved".
17389   assert((MI->getNumOperands() <= 3 ||
17390           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
17391           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
17392          && "Expected last argument to be EFLAGS");
17393   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
17394   // In the XMM save block, save all the XMM argument registers.
17395   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
17396     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
17397     MachineMemOperand *MMO =
17398       F->getMachineMemOperand(
17399           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
17400         MachineMemOperand::MOStore,
17401         /*Size=*/16, /*Align=*/16);
17402     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
17403       .addFrameIndex(RegSaveFrameIndex)
17404       .addImm(/*Scale=*/1)
17405       .addReg(/*IndexReg=*/0)
17406       .addImm(/*Disp=*/Offset)
17407       .addReg(/*Segment=*/0)
17408       .addReg(MI->getOperand(i).getReg())
17409       .addMemOperand(MMO);
17410   }
17411
17412   MI->eraseFromParent();   // The pseudo instruction is gone now.
17413
17414   return EndMBB;
17415 }
17416
17417 // The EFLAGS operand of SelectItr might be missing a kill marker
17418 // because there were multiple uses of EFLAGS, and ISel didn't know
17419 // which to mark. Figure out whether SelectItr should have had a
17420 // kill marker, and set it if it should. Returns the correct kill
17421 // marker value.
17422 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
17423                                      MachineBasicBlock* BB,
17424                                      const TargetRegisterInfo* TRI) {
17425   // Scan forward through BB for a use/def of EFLAGS.
17426   MachineBasicBlock::iterator miI(std::next(SelectItr));
17427   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
17428     const MachineInstr& mi = *miI;
17429     if (mi.readsRegister(X86::EFLAGS))
17430       return false;
17431     if (mi.definesRegister(X86::EFLAGS))
17432       break; // Should have kill-flag - update below.
17433   }
17434
17435   // If we hit the end of the block, check whether EFLAGS is live into a
17436   // successor.
17437   if (miI == BB->end()) {
17438     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
17439                                           sEnd = BB->succ_end();
17440          sItr != sEnd; ++sItr) {
17441       MachineBasicBlock* succ = *sItr;
17442       if (succ->isLiveIn(X86::EFLAGS))
17443         return false;
17444     }
17445   }
17446
17447   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
17448   // out. SelectMI should have a kill flag on EFLAGS.
17449   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
17450   return true;
17451 }
17452
17453 MachineBasicBlock *
17454 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
17455                                      MachineBasicBlock *BB) const {
17456   const TargetInstrInfo *TII = BB->getParent()->getTarget().getInstrInfo();
17457   DebugLoc DL = MI->getDebugLoc();
17458
17459   // To "insert" a SELECT_CC instruction, we actually have to insert the
17460   // diamond control-flow pattern.  The incoming instruction knows the
17461   // destination vreg to set, the condition code register to branch on, the
17462   // true/false values to select between, and a branch opcode to use.
17463   const BasicBlock *LLVM_BB = BB->getBasicBlock();
17464   MachineFunction::iterator It = BB;
17465   ++It;
17466
17467   //  thisMBB:
17468   //  ...
17469   //   TrueVal = ...
17470   //   cmpTY ccX, r1, r2
17471   //   bCC copy1MBB
17472   //   fallthrough --> copy0MBB
17473   MachineBasicBlock *thisMBB = BB;
17474   MachineFunction *F = BB->getParent();
17475   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
17476   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
17477   F->insert(It, copy0MBB);
17478   F->insert(It, sinkMBB);
17479
17480   // If the EFLAGS register isn't dead in the terminator, then claim that it's
17481   // live into the sink and copy blocks.
17482   const TargetRegisterInfo* TRI = BB->getParent()->getTarget().getRegisterInfo();
17483   if (!MI->killsRegister(X86::EFLAGS) &&
17484       !checkAndUpdateEFLAGSKill(MI, BB, TRI)) {
17485     copy0MBB->addLiveIn(X86::EFLAGS);
17486     sinkMBB->addLiveIn(X86::EFLAGS);
17487   }
17488
17489   // Transfer the remainder of BB and its successor edges to sinkMBB.
17490   sinkMBB->splice(sinkMBB->begin(), BB,
17491                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
17492   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
17493
17494   // Add the true and fallthrough blocks as its successors.
17495   BB->addSuccessor(copy0MBB);
17496   BB->addSuccessor(sinkMBB);
17497
17498   // Create the conditional branch instruction.
17499   unsigned Opc =
17500     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
17501   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
17502
17503   //  copy0MBB:
17504   //   %FalseValue = ...
17505   //   # fallthrough to sinkMBB
17506   copy0MBB->addSuccessor(sinkMBB);
17507
17508   //  sinkMBB:
17509   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
17510   //  ...
17511   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
17512           TII->get(X86::PHI), MI->getOperand(0).getReg())
17513     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
17514     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
17515
17516   MI->eraseFromParent();   // The pseudo instruction is gone now.
17517   return sinkMBB;
17518 }
17519
17520 MachineBasicBlock *
17521 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI, MachineBasicBlock *BB,
17522                                         bool Is64Bit) const {
17523   MachineFunction *MF = BB->getParent();
17524   const TargetInstrInfo *TII = MF->getTarget().getInstrInfo();
17525   DebugLoc DL = MI->getDebugLoc();
17526   const BasicBlock *LLVM_BB = BB->getBasicBlock();
17527
17528   assert(MF->shouldSplitStack());
17529
17530   unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
17531   unsigned TlsOffset = Is64Bit ? 0x70 : 0x30;
17532
17533   // BB:
17534   //  ... [Till the alloca]
17535   // If stacklet is not large enough, jump to mallocMBB
17536   //
17537   // bumpMBB:
17538   //  Allocate by subtracting from RSP
17539   //  Jump to continueMBB
17540   //
17541   // mallocMBB:
17542   //  Allocate by call to runtime
17543   //
17544   // continueMBB:
17545   //  ...
17546   //  [rest of original BB]
17547   //
17548
17549   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
17550   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
17551   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
17552
17553   MachineRegisterInfo &MRI = MF->getRegInfo();
17554   const TargetRegisterClass *AddrRegClass =
17555     getRegClassFor(Is64Bit ? MVT::i64:MVT::i32);
17556
17557   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
17558     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
17559     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
17560     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
17561     sizeVReg = MI->getOperand(1).getReg(),
17562     physSPReg = Is64Bit ? X86::RSP : X86::ESP;
17563
17564   MachineFunction::iterator MBBIter = BB;
17565   ++MBBIter;
17566
17567   MF->insert(MBBIter, bumpMBB);
17568   MF->insert(MBBIter, mallocMBB);
17569   MF->insert(MBBIter, continueMBB);
17570
17571   continueMBB->splice(continueMBB->begin(), BB,
17572                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
17573   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
17574
17575   // Add code to the main basic block to check if the stack limit has been hit,
17576   // and if so, jump to mallocMBB otherwise to bumpMBB.
17577   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
17578   BuildMI(BB, DL, TII->get(Is64Bit ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
17579     .addReg(tmpSPVReg).addReg(sizeVReg);
17580   BuildMI(BB, DL, TII->get(Is64Bit ? X86::CMP64mr:X86::CMP32mr))
17581     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
17582     .addReg(SPLimitVReg);
17583   BuildMI(BB, DL, TII->get(X86::JG_4)).addMBB(mallocMBB);
17584
17585   // bumpMBB simply decreases the stack pointer, since we know the current
17586   // stacklet has enough space.
17587   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
17588     .addReg(SPLimitVReg);
17589   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
17590     .addReg(SPLimitVReg);
17591   BuildMI(bumpMBB, DL, TII->get(X86::JMP_4)).addMBB(continueMBB);
17592
17593   // Calls into a routine in libgcc to allocate more space from the heap.
17594   const uint32_t *RegMask =
17595     MF->getTarget().getRegisterInfo()->getCallPreservedMask(CallingConv::C);
17596   if (Is64Bit) {
17597     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
17598       .addReg(sizeVReg);
17599     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
17600       .addExternalSymbol("__morestack_allocate_stack_space")
17601       .addRegMask(RegMask)
17602       .addReg(X86::RDI, RegState::Implicit)
17603       .addReg(X86::RAX, RegState::ImplicitDefine);
17604   } else {
17605     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
17606       .addImm(12);
17607     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
17608     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
17609       .addExternalSymbol("__morestack_allocate_stack_space")
17610       .addRegMask(RegMask)
17611       .addReg(X86::EAX, RegState::ImplicitDefine);
17612   }
17613
17614   if (!Is64Bit)
17615     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
17616       .addImm(16);
17617
17618   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
17619     .addReg(Is64Bit ? X86::RAX : X86::EAX);
17620   BuildMI(mallocMBB, DL, TII->get(X86::JMP_4)).addMBB(continueMBB);
17621
17622   // Set up the CFG correctly.
17623   BB->addSuccessor(bumpMBB);
17624   BB->addSuccessor(mallocMBB);
17625   mallocMBB->addSuccessor(continueMBB);
17626   bumpMBB->addSuccessor(continueMBB);
17627
17628   // Take care of the PHI nodes.
17629   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
17630           MI->getOperand(0).getReg())
17631     .addReg(mallocPtrVReg).addMBB(mallocMBB)
17632     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
17633
17634   // Delete the original pseudo instruction.
17635   MI->eraseFromParent();
17636
17637   // And we're done.
17638   return continueMBB;
17639 }
17640
17641 MachineBasicBlock *
17642 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
17643                                         MachineBasicBlock *BB) const {
17644   const TargetInstrInfo *TII = BB->getParent()->getTarget().getInstrInfo();
17645   DebugLoc DL = MI->getDebugLoc();
17646
17647   assert(!Subtarget->isTargetMacho());
17648
17649   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
17650   // non-trivial part is impdef of ESP.
17651
17652   if (Subtarget->isTargetWin64()) {
17653     if (Subtarget->isTargetCygMing()) {
17654       // ___chkstk(Mingw64):
17655       // Clobbers R10, R11, RAX and EFLAGS.
17656       // Updates RSP.
17657       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
17658         .addExternalSymbol("___chkstk")
17659         .addReg(X86::RAX, RegState::Implicit)
17660         .addReg(X86::RSP, RegState::Implicit)
17661         .addReg(X86::RAX, RegState::Define | RegState::Implicit)
17662         .addReg(X86::RSP, RegState::Define | RegState::Implicit)
17663         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
17664     } else {
17665       // __chkstk(MSVCRT): does not update stack pointer.
17666       // Clobbers R10, R11 and EFLAGS.
17667       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
17668         .addExternalSymbol("__chkstk")
17669         .addReg(X86::RAX, RegState::Implicit)
17670         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
17671       // RAX has the offset to be subtracted from RSP.
17672       BuildMI(*BB, MI, DL, TII->get(X86::SUB64rr), X86::RSP)
17673         .addReg(X86::RSP)
17674         .addReg(X86::RAX);
17675     }
17676   } else {
17677     const char *StackProbeSymbol =
17678       Subtarget->isTargetKnownWindowsMSVC() ? "_chkstk" : "_alloca";
17679
17680     BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
17681       .addExternalSymbol(StackProbeSymbol)
17682       .addReg(X86::EAX, RegState::Implicit)
17683       .addReg(X86::ESP, RegState::Implicit)
17684       .addReg(X86::EAX, RegState::Define | RegState::Implicit)
17685       .addReg(X86::ESP, RegState::Define | RegState::Implicit)
17686       .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
17687   }
17688
17689   MI->eraseFromParent();   // The pseudo instruction is gone now.
17690   return BB;
17691 }
17692
17693 MachineBasicBlock *
17694 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
17695                                       MachineBasicBlock *BB) const {
17696   // This is pretty easy.  We're taking the value that we received from
17697   // our load from the relocation, sticking it in either RDI (x86-64)
17698   // or EAX and doing an indirect call.  The return value will then
17699   // be in the normal return register.
17700   MachineFunction *F = BB->getParent();
17701   const X86InstrInfo *TII
17702     = static_cast<const X86InstrInfo*>(F->getTarget().getInstrInfo());
17703   DebugLoc DL = MI->getDebugLoc();
17704
17705   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
17706   assert(MI->getOperand(3).isGlobal() && "This should be a global");
17707
17708   // Get a register mask for the lowered call.
17709   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
17710   // proper register mask.
17711   const uint32_t *RegMask =
17712     F->getTarget().getRegisterInfo()->getCallPreservedMask(CallingConv::C);
17713   if (Subtarget->is64Bit()) {
17714     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
17715                                       TII->get(X86::MOV64rm), X86::RDI)
17716     .addReg(X86::RIP)
17717     .addImm(0).addReg(0)
17718     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
17719                       MI->getOperand(3).getTargetFlags())
17720     .addReg(0);
17721     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
17722     addDirectMem(MIB, X86::RDI);
17723     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
17724   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
17725     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
17726                                       TII->get(X86::MOV32rm), X86::EAX)
17727     .addReg(0)
17728     .addImm(0).addReg(0)
17729     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
17730                       MI->getOperand(3).getTargetFlags())
17731     .addReg(0);
17732     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
17733     addDirectMem(MIB, X86::EAX);
17734     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
17735   } else {
17736     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
17737                                       TII->get(X86::MOV32rm), X86::EAX)
17738     .addReg(TII->getGlobalBaseReg(F))
17739     .addImm(0).addReg(0)
17740     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
17741                       MI->getOperand(3).getTargetFlags())
17742     .addReg(0);
17743     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
17744     addDirectMem(MIB, X86::EAX);
17745     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
17746   }
17747
17748   MI->eraseFromParent(); // The pseudo instruction is gone now.
17749   return BB;
17750 }
17751
17752 MachineBasicBlock *
17753 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
17754                                     MachineBasicBlock *MBB) const {
17755   DebugLoc DL = MI->getDebugLoc();
17756   MachineFunction *MF = MBB->getParent();
17757   const TargetInstrInfo *TII = MF->getTarget().getInstrInfo();
17758   MachineRegisterInfo &MRI = MF->getRegInfo();
17759
17760   const BasicBlock *BB = MBB->getBasicBlock();
17761   MachineFunction::iterator I = MBB;
17762   ++I;
17763
17764   // Memory Reference
17765   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
17766   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
17767
17768   unsigned DstReg;
17769   unsigned MemOpndSlot = 0;
17770
17771   unsigned CurOp = 0;
17772
17773   DstReg = MI->getOperand(CurOp++).getReg();
17774   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
17775   assert(RC->hasType(MVT::i32) && "Invalid destination!");
17776   unsigned mainDstReg = MRI.createVirtualRegister(RC);
17777   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
17778
17779   MemOpndSlot = CurOp;
17780
17781   MVT PVT = getPointerTy();
17782   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
17783          "Invalid Pointer Size!");
17784
17785   // For v = setjmp(buf), we generate
17786   //
17787   // thisMBB:
17788   //  buf[LabelOffset] = restoreMBB
17789   //  SjLjSetup restoreMBB
17790   //
17791   // mainMBB:
17792   //  v_main = 0
17793   //
17794   // sinkMBB:
17795   //  v = phi(main, restore)
17796   //
17797   // restoreMBB:
17798   //  v_restore = 1
17799
17800   MachineBasicBlock *thisMBB = MBB;
17801   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
17802   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
17803   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
17804   MF->insert(I, mainMBB);
17805   MF->insert(I, sinkMBB);
17806   MF->push_back(restoreMBB);
17807
17808   MachineInstrBuilder MIB;
17809
17810   // Transfer the remainder of BB and its successor edges to sinkMBB.
17811   sinkMBB->splice(sinkMBB->begin(), MBB,
17812                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
17813   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
17814
17815   // thisMBB:
17816   unsigned PtrStoreOpc = 0;
17817   unsigned LabelReg = 0;
17818   const int64_t LabelOffset = 1 * PVT.getStoreSize();
17819   Reloc::Model RM = MF->getTarget().getRelocationModel();
17820   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
17821                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
17822
17823   // Prepare IP either in reg or imm.
17824   if (!UseImmLabel) {
17825     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
17826     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
17827     LabelReg = MRI.createVirtualRegister(PtrRC);
17828     if (Subtarget->is64Bit()) {
17829       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
17830               .addReg(X86::RIP)
17831               .addImm(0)
17832               .addReg(0)
17833               .addMBB(restoreMBB)
17834               .addReg(0);
17835     } else {
17836       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
17837       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
17838               .addReg(XII->getGlobalBaseReg(MF))
17839               .addImm(0)
17840               .addReg(0)
17841               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
17842               .addReg(0);
17843     }
17844   } else
17845     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
17846   // Store IP
17847   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
17848   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
17849     if (i == X86::AddrDisp)
17850       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
17851     else
17852       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
17853   }
17854   if (!UseImmLabel)
17855     MIB.addReg(LabelReg);
17856   else
17857     MIB.addMBB(restoreMBB);
17858   MIB.setMemRefs(MMOBegin, MMOEnd);
17859   // Setup
17860   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
17861           .addMBB(restoreMBB);
17862
17863   const X86RegisterInfo *RegInfo =
17864     static_cast<const X86RegisterInfo*>(MF->getTarget().getRegisterInfo());
17865   MIB.addRegMask(RegInfo->getNoPreservedMask());
17866   thisMBB->addSuccessor(mainMBB);
17867   thisMBB->addSuccessor(restoreMBB);
17868
17869   // mainMBB:
17870   //  EAX = 0
17871   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
17872   mainMBB->addSuccessor(sinkMBB);
17873
17874   // sinkMBB:
17875   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
17876           TII->get(X86::PHI), DstReg)
17877     .addReg(mainDstReg).addMBB(mainMBB)
17878     .addReg(restoreDstReg).addMBB(restoreMBB);
17879
17880   // restoreMBB:
17881   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
17882   BuildMI(restoreMBB, DL, TII->get(X86::JMP_4)).addMBB(sinkMBB);
17883   restoreMBB->addSuccessor(sinkMBB);
17884
17885   MI->eraseFromParent();
17886   return sinkMBB;
17887 }
17888
17889 MachineBasicBlock *
17890 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
17891                                      MachineBasicBlock *MBB) const {
17892   DebugLoc DL = MI->getDebugLoc();
17893   MachineFunction *MF = MBB->getParent();
17894   const TargetInstrInfo *TII = MF->getTarget().getInstrInfo();
17895   MachineRegisterInfo &MRI = MF->getRegInfo();
17896
17897   // Memory Reference
17898   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
17899   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
17900
17901   MVT PVT = getPointerTy();
17902   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
17903          "Invalid Pointer Size!");
17904
17905   const TargetRegisterClass *RC =
17906     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
17907   unsigned Tmp = MRI.createVirtualRegister(RC);
17908   // Since FP is only updated here but NOT referenced, it's treated as GPR.
17909   const X86RegisterInfo *RegInfo =
17910     static_cast<const X86RegisterInfo*>(MF->getTarget().getRegisterInfo());
17911   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
17912   unsigned SP = RegInfo->getStackRegister();
17913
17914   MachineInstrBuilder MIB;
17915
17916   const int64_t LabelOffset = 1 * PVT.getStoreSize();
17917   const int64_t SPOffset = 2 * PVT.getStoreSize();
17918
17919   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
17920   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
17921
17922   // Reload FP
17923   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
17924   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
17925     MIB.addOperand(MI->getOperand(i));
17926   MIB.setMemRefs(MMOBegin, MMOEnd);
17927   // Reload IP
17928   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
17929   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
17930     if (i == X86::AddrDisp)
17931       MIB.addDisp(MI->getOperand(i), LabelOffset);
17932     else
17933       MIB.addOperand(MI->getOperand(i));
17934   }
17935   MIB.setMemRefs(MMOBegin, MMOEnd);
17936   // Reload SP
17937   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
17938   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
17939     if (i == X86::AddrDisp)
17940       MIB.addDisp(MI->getOperand(i), SPOffset);
17941     else
17942       MIB.addOperand(MI->getOperand(i));
17943   }
17944   MIB.setMemRefs(MMOBegin, MMOEnd);
17945   // Jump
17946   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
17947
17948   MI->eraseFromParent();
17949   return MBB;
17950 }
17951
17952 // Replace 213-type (isel default) FMA3 instructions with 231-type for
17953 // accumulator loops. Writing back to the accumulator allows the coalescer
17954 // to remove extra copies in the loop.
17955 MachineBasicBlock *
17956 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
17957                                  MachineBasicBlock *MBB) const {
17958   MachineOperand &AddendOp = MI->getOperand(3);
17959
17960   // Bail out early if the addend isn't a register - we can't switch these.
17961   if (!AddendOp.isReg())
17962     return MBB;
17963
17964   MachineFunction &MF = *MBB->getParent();
17965   MachineRegisterInfo &MRI = MF.getRegInfo();
17966
17967   // Check whether the addend is defined by a PHI:
17968   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
17969   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
17970   if (!AddendDef.isPHI())
17971     return MBB;
17972
17973   // Look for the following pattern:
17974   // loop:
17975   //   %addend = phi [%entry, 0], [%loop, %result]
17976   //   ...
17977   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
17978
17979   // Replace with:
17980   //   loop:
17981   //   %addend = phi [%entry, 0], [%loop, %result]
17982   //   ...
17983   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
17984
17985   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
17986     assert(AddendDef.getOperand(i).isReg());
17987     MachineOperand PHISrcOp = AddendDef.getOperand(i);
17988     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
17989     if (&PHISrcInst == MI) {
17990       // Found a matching instruction.
17991       unsigned NewFMAOpc = 0;
17992       switch (MI->getOpcode()) {
17993         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
17994         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
17995         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
17996         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
17997         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
17998         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
17999         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
18000         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
18001         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
18002         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
18003         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
18004         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
18005         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
18006         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
18007         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
18008         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
18009         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
18010         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
18011         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
18012         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
18013         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
18014         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
18015         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
18016         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
18017         default: llvm_unreachable("Unrecognized FMA variant.");
18018       }
18019
18020       const TargetInstrInfo &TII = *MF.getTarget().getInstrInfo();
18021       MachineInstrBuilder MIB =
18022         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
18023         .addOperand(MI->getOperand(0))
18024         .addOperand(MI->getOperand(3))
18025         .addOperand(MI->getOperand(2))
18026         .addOperand(MI->getOperand(1));
18027       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
18028       MI->eraseFromParent();
18029     }
18030   }
18031
18032   return MBB;
18033 }
18034
18035 MachineBasicBlock *
18036 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
18037                                                MachineBasicBlock *BB) const {
18038   switch (MI->getOpcode()) {
18039   default: llvm_unreachable("Unexpected instr type to insert");
18040   case X86::TAILJMPd64:
18041   case X86::TAILJMPr64:
18042   case X86::TAILJMPm64:
18043     llvm_unreachable("TAILJMP64 would not be touched here.");
18044   case X86::TCRETURNdi64:
18045   case X86::TCRETURNri64:
18046   case X86::TCRETURNmi64:
18047     return BB;
18048   case X86::WIN_ALLOCA:
18049     return EmitLoweredWinAlloca(MI, BB);
18050   case X86::SEG_ALLOCA_32:
18051     return EmitLoweredSegAlloca(MI, BB, false);
18052   case X86::SEG_ALLOCA_64:
18053     return EmitLoweredSegAlloca(MI, BB, true);
18054   case X86::TLSCall_32:
18055   case X86::TLSCall_64:
18056     return EmitLoweredTLSCall(MI, BB);
18057   case X86::CMOV_GR8:
18058   case X86::CMOV_FR32:
18059   case X86::CMOV_FR64:
18060   case X86::CMOV_V4F32:
18061   case X86::CMOV_V2F64:
18062   case X86::CMOV_V2I64:
18063   case X86::CMOV_V8F32:
18064   case X86::CMOV_V4F64:
18065   case X86::CMOV_V4I64:
18066   case X86::CMOV_V16F32:
18067   case X86::CMOV_V8F64:
18068   case X86::CMOV_V8I64:
18069   case X86::CMOV_GR16:
18070   case X86::CMOV_GR32:
18071   case X86::CMOV_RFP32:
18072   case X86::CMOV_RFP64:
18073   case X86::CMOV_RFP80:
18074     return EmitLoweredSelect(MI, BB);
18075
18076   case X86::FP32_TO_INT16_IN_MEM:
18077   case X86::FP32_TO_INT32_IN_MEM:
18078   case X86::FP32_TO_INT64_IN_MEM:
18079   case X86::FP64_TO_INT16_IN_MEM:
18080   case X86::FP64_TO_INT32_IN_MEM:
18081   case X86::FP64_TO_INT64_IN_MEM:
18082   case X86::FP80_TO_INT16_IN_MEM:
18083   case X86::FP80_TO_INT32_IN_MEM:
18084   case X86::FP80_TO_INT64_IN_MEM: {
18085     MachineFunction *F = BB->getParent();
18086     const TargetInstrInfo *TII = F->getTarget().getInstrInfo();
18087     DebugLoc DL = MI->getDebugLoc();
18088
18089     // Change the floating point control register to use "round towards zero"
18090     // mode when truncating to an integer value.
18091     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
18092     addFrameReference(BuildMI(*BB, MI, DL,
18093                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
18094
18095     // Load the old value of the high byte of the control word...
18096     unsigned OldCW =
18097       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
18098     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
18099                       CWFrameIdx);
18100
18101     // Set the high part to be round to zero...
18102     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
18103       .addImm(0xC7F);
18104
18105     // Reload the modified control word now...
18106     addFrameReference(BuildMI(*BB, MI, DL,
18107                               TII->get(X86::FLDCW16m)), CWFrameIdx);
18108
18109     // Restore the memory image of control word to original value
18110     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
18111       .addReg(OldCW);
18112
18113     // Get the X86 opcode to use.
18114     unsigned Opc;
18115     switch (MI->getOpcode()) {
18116     default: llvm_unreachable("illegal opcode!");
18117     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
18118     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
18119     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
18120     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
18121     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
18122     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
18123     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
18124     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
18125     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
18126     }
18127
18128     X86AddressMode AM;
18129     MachineOperand &Op = MI->getOperand(0);
18130     if (Op.isReg()) {
18131       AM.BaseType = X86AddressMode::RegBase;
18132       AM.Base.Reg = Op.getReg();
18133     } else {
18134       AM.BaseType = X86AddressMode::FrameIndexBase;
18135       AM.Base.FrameIndex = Op.getIndex();
18136     }
18137     Op = MI->getOperand(1);
18138     if (Op.isImm())
18139       AM.Scale = Op.getImm();
18140     Op = MI->getOperand(2);
18141     if (Op.isImm())
18142       AM.IndexReg = Op.getImm();
18143     Op = MI->getOperand(3);
18144     if (Op.isGlobal()) {
18145       AM.GV = Op.getGlobal();
18146     } else {
18147       AM.Disp = Op.getImm();
18148     }
18149     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
18150                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
18151
18152     // Reload the original control word now.
18153     addFrameReference(BuildMI(*BB, MI, DL,
18154                               TII->get(X86::FLDCW16m)), CWFrameIdx);
18155
18156     MI->eraseFromParent();   // The pseudo instruction is gone now.
18157     return BB;
18158   }
18159     // String/text processing lowering.
18160   case X86::PCMPISTRM128REG:
18161   case X86::VPCMPISTRM128REG:
18162   case X86::PCMPISTRM128MEM:
18163   case X86::VPCMPISTRM128MEM:
18164   case X86::PCMPESTRM128REG:
18165   case X86::VPCMPESTRM128REG:
18166   case X86::PCMPESTRM128MEM:
18167   case X86::VPCMPESTRM128MEM:
18168     assert(Subtarget->hasSSE42() &&
18169            "Target must have SSE4.2 or AVX features enabled");
18170     return EmitPCMPSTRM(MI, BB, BB->getParent()->getTarget().getInstrInfo());
18171
18172   // String/text processing lowering.
18173   case X86::PCMPISTRIREG:
18174   case X86::VPCMPISTRIREG:
18175   case X86::PCMPISTRIMEM:
18176   case X86::VPCMPISTRIMEM:
18177   case X86::PCMPESTRIREG:
18178   case X86::VPCMPESTRIREG:
18179   case X86::PCMPESTRIMEM:
18180   case X86::VPCMPESTRIMEM:
18181     assert(Subtarget->hasSSE42() &&
18182            "Target must have SSE4.2 or AVX features enabled");
18183     return EmitPCMPSTRI(MI, BB, BB->getParent()->getTarget().getInstrInfo());
18184
18185   // Thread synchronization.
18186   case X86::MONITOR:
18187     return EmitMonitor(MI, BB, BB->getParent()->getTarget().getInstrInfo(), Subtarget);
18188
18189   // xbegin
18190   case X86::XBEGIN:
18191     return EmitXBegin(MI, BB, BB->getParent()->getTarget().getInstrInfo());
18192
18193   case X86::VASTART_SAVE_XMM_REGS:
18194     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
18195
18196   case X86::VAARG_64:
18197     return EmitVAARG64WithCustomInserter(MI, BB);
18198
18199   case X86::EH_SjLj_SetJmp32:
18200   case X86::EH_SjLj_SetJmp64:
18201     return emitEHSjLjSetJmp(MI, BB);
18202
18203   case X86::EH_SjLj_LongJmp32:
18204   case X86::EH_SjLj_LongJmp64:
18205     return emitEHSjLjLongJmp(MI, BB);
18206
18207   case TargetOpcode::STACKMAP:
18208   case TargetOpcode::PATCHPOINT:
18209     return emitPatchPoint(MI, BB);
18210
18211   case X86::VFMADDPDr213r:
18212   case X86::VFMADDPSr213r:
18213   case X86::VFMADDSDr213r:
18214   case X86::VFMADDSSr213r:
18215   case X86::VFMSUBPDr213r:
18216   case X86::VFMSUBPSr213r:
18217   case X86::VFMSUBSDr213r:
18218   case X86::VFMSUBSSr213r:
18219   case X86::VFNMADDPDr213r:
18220   case X86::VFNMADDPSr213r:
18221   case X86::VFNMADDSDr213r:
18222   case X86::VFNMADDSSr213r:
18223   case X86::VFNMSUBPDr213r:
18224   case X86::VFNMSUBPSr213r:
18225   case X86::VFNMSUBSDr213r:
18226   case X86::VFNMSUBSSr213r:
18227   case X86::VFMADDPDr213rY:
18228   case X86::VFMADDPSr213rY:
18229   case X86::VFMSUBPDr213rY:
18230   case X86::VFMSUBPSr213rY:
18231   case X86::VFNMADDPDr213rY:
18232   case X86::VFNMADDPSr213rY:
18233   case X86::VFNMSUBPDr213rY:
18234   case X86::VFNMSUBPSr213rY:
18235     return emitFMA3Instr(MI, BB);
18236   }
18237 }
18238
18239 //===----------------------------------------------------------------------===//
18240 //                           X86 Optimization Hooks
18241 //===----------------------------------------------------------------------===//
18242
18243 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
18244                                                       APInt &KnownZero,
18245                                                       APInt &KnownOne,
18246                                                       const SelectionDAG &DAG,
18247                                                       unsigned Depth) const {
18248   unsigned BitWidth = KnownZero.getBitWidth();
18249   unsigned Opc = Op.getOpcode();
18250   assert((Opc >= ISD::BUILTIN_OP_END ||
18251           Opc == ISD::INTRINSIC_WO_CHAIN ||
18252           Opc == ISD::INTRINSIC_W_CHAIN ||
18253           Opc == ISD::INTRINSIC_VOID) &&
18254          "Should use MaskedValueIsZero if you don't know whether Op"
18255          " is a target node!");
18256
18257   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
18258   switch (Opc) {
18259   default: break;
18260   case X86ISD::ADD:
18261   case X86ISD::SUB:
18262   case X86ISD::ADC:
18263   case X86ISD::SBB:
18264   case X86ISD::SMUL:
18265   case X86ISD::UMUL:
18266   case X86ISD::INC:
18267   case X86ISD::DEC:
18268   case X86ISD::OR:
18269   case X86ISD::XOR:
18270   case X86ISD::AND:
18271     // These nodes' second result is a boolean.
18272     if (Op.getResNo() == 0)
18273       break;
18274     // Fallthrough
18275   case X86ISD::SETCC:
18276     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
18277     break;
18278   case ISD::INTRINSIC_WO_CHAIN: {
18279     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
18280     unsigned NumLoBits = 0;
18281     switch (IntId) {
18282     default: break;
18283     case Intrinsic::x86_sse_movmsk_ps:
18284     case Intrinsic::x86_avx_movmsk_ps_256:
18285     case Intrinsic::x86_sse2_movmsk_pd:
18286     case Intrinsic::x86_avx_movmsk_pd_256:
18287     case Intrinsic::x86_mmx_pmovmskb:
18288     case Intrinsic::x86_sse2_pmovmskb_128:
18289     case Intrinsic::x86_avx2_pmovmskb: {
18290       // High bits of movmskp{s|d}, pmovmskb are known zero.
18291       switch (IntId) {
18292         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
18293         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
18294         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
18295         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
18296         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
18297         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
18298         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
18299         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
18300       }
18301       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
18302       break;
18303     }
18304     }
18305     break;
18306   }
18307   }
18308 }
18309
18310 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
18311   SDValue Op,
18312   const SelectionDAG &,
18313   unsigned Depth) const {
18314   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
18315   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
18316     return Op.getValueType().getScalarType().getSizeInBits();
18317
18318   // Fallback case.
18319   return 1;
18320 }
18321
18322 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
18323 /// node is a GlobalAddress + offset.
18324 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
18325                                        const GlobalValue* &GA,
18326                                        int64_t &Offset) const {
18327   if (N->getOpcode() == X86ISD::Wrapper) {
18328     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
18329       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
18330       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
18331       return true;
18332     }
18333   }
18334   return TargetLowering::isGAPlusOffset(N, GA, Offset);
18335 }
18336
18337 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
18338 /// same as extracting the high 128-bit part of 256-bit vector and then
18339 /// inserting the result into the low part of a new 256-bit vector
18340 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
18341   EVT VT = SVOp->getValueType(0);
18342   unsigned NumElems = VT.getVectorNumElements();
18343
18344   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
18345   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
18346     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
18347         SVOp->getMaskElt(j) >= 0)
18348       return false;
18349
18350   return true;
18351 }
18352
18353 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
18354 /// same as extracting the low 128-bit part of 256-bit vector and then
18355 /// inserting the result into the high part of a new 256-bit vector
18356 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
18357   EVT VT = SVOp->getValueType(0);
18358   unsigned NumElems = VT.getVectorNumElements();
18359
18360   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
18361   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
18362     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
18363         SVOp->getMaskElt(j) >= 0)
18364       return false;
18365
18366   return true;
18367 }
18368
18369 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
18370 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
18371                                         TargetLowering::DAGCombinerInfo &DCI,
18372                                         const X86Subtarget* Subtarget) {
18373   SDLoc dl(N);
18374   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
18375   SDValue V1 = SVOp->getOperand(0);
18376   SDValue V2 = SVOp->getOperand(1);
18377   EVT VT = SVOp->getValueType(0);
18378   unsigned NumElems = VT.getVectorNumElements();
18379
18380   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
18381       V2.getOpcode() == ISD::CONCAT_VECTORS) {
18382     //
18383     //                   0,0,0,...
18384     //                      |
18385     //    V      UNDEF    BUILD_VECTOR    UNDEF
18386     //     \      /           \           /
18387     //  CONCAT_VECTOR         CONCAT_VECTOR
18388     //         \                  /
18389     //          \                /
18390     //          RESULT: V + zero extended
18391     //
18392     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
18393         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
18394         V1.getOperand(1).getOpcode() != ISD::UNDEF)
18395       return SDValue();
18396
18397     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
18398       return SDValue();
18399
18400     // To match the shuffle mask, the first half of the mask should
18401     // be exactly the first vector, and all the rest a splat with the
18402     // first element of the second one.
18403     for (unsigned i = 0; i != NumElems/2; ++i)
18404       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
18405           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
18406         return SDValue();
18407
18408     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
18409     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
18410       if (Ld->hasNUsesOfValue(1, 0)) {
18411         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
18412         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
18413         SDValue ResNode =
18414           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
18415                                   Ld->getMemoryVT(),
18416                                   Ld->getPointerInfo(),
18417                                   Ld->getAlignment(),
18418                                   false/*isVolatile*/, true/*ReadMem*/,
18419                                   false/*WriteMem*/);
18420
18421         // Make sure the newly-created LOAD is in the same position as Ld in
18422         // terms of dependency. We create a TokenFactor for Ld and ResNode,
18423         // and update uses of Ld's output chain to use the TokenFactor.
18424         if (Ld->hasAnyUseOfValue(1)) {
18425           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
18426                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
18427           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
18428           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
18429                                  SDValue(ResNode.getNode(), 1));
18430         }
18431
18432         return DAG.getNode(ISD::BITCAST, dl, VT, ResNode);
18433       }
18434     }
18435
18436     // Emit a zeroed vector and insert the desired subvector on its
18437     // first half.
18438     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18439     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
18440     return DCI.CombineTo(N, InsV);
18441   }
18442
18443   //===--------------------------------------------------------------------===//
18444   // Combine some shuffles into subvector extracts and inserts:
18445   //
18446
18447   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
18448   if (isShuffleHigh128VectorInsertLow(SVOp)) {
18449     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
18450     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
18451     return DCI.CombineTo(N, InsV);
18452   }
18453
18454   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
18455   if (isShuffleLow128VectorInsertHigh(SVOp)) {
18456     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
18457     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
18458     return DCI.CombineTo(N, InsV);
18459   }
18460
18461   return SDValue();
18462 }
18463
18464 /// \brief Get the PSHUF-style mask from PSHUF node.
18465 ///
18466 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
18467 /// PSHUF-style masks that can be reused with such instructions.
18468 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
18469   SmallVector<int, 4> Mask;
18470   bool IsUnary;
18471   bool HaveMask = getTargetShuffleMask(N.getNode(), N.getSimpleValueType(), Mask, IsUnary);
18472   (void)HaveMask;
18473   assert(HaveMask);
18474
18475   switch (N.getOpcode()) {
18476   case X86ISD::PSHUFD:
18477     return Mask;
18478   case X86ISD::PSHUFLW:
18479     Mask.resize(4);
18480     return Mask;
18481   case X86ISD::PSHUFHW:
18482     Mask.erase(Mask.begin(), Mask.begin() + 4);
18483     for (int &M : Mask)
18484       M -= 4;
18485     return Mask;
18486   default:
18487     llvm_unreachable("No valid shuffle instruction found!");
18488   }
18489 }
18490
18491 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
18492 ///
18493 /// We walk up the chain and look for a combinable shuffle, skipping over
18494 /// shuffles that we could hoist this shuffle's transformation past without
18495 /// altering anything.
18496 static bool combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
18497                                          SelectionDAG &DAG,
18498                                          TargetLowering::DAGCombinerInfo &DCI) {
18499   assert(N.getOpcode() == X86ISD::PSHUFD &&
18500          "Called with something other than an x86 128-bit half shuffle!");
18501   SDLoc DL(N);
18502
18503   // Walk up a single-use chain looking for a combinable shuffle.
18504   SDValue V = N.getOperand(0);
18505   for (; V.hasOneUse(); V = V.getOperand(0)) {
18506     switch (V.getOpcode()) {
18507     default:
18508       return false; // Nothing combined!
18509
18510     case ISD::BITCAST:
18511       // Skip bitcasts as we always know the type for the target specific
18512       // instructions.
18513       continue;
18514
18515     case X86ISD::PSHUFD:
18516       // Found another dword shuffle.
18517       break;
18518
18519     case X86ISD::PSHUFLW:
18520       // Check that the low words (being shuffled) are the identity in the
18521       // dword shuffle, and the high words are self-contained.
18522       if (Mask[0] != 0 || Mask[1] != 1 ||
18523           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
18524         return false;
18525
18526       continue;
18527
18528     case X86ISD::PSHUFHW:
18529       // Check that the high words (being shuffled) are the identity in the
18530       // dword shuffle, and the low words are self-contained.
18531       if (Mask[2] != 2 || Mask[3] != 3 ||
18532           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
18533         return false;
18534
18535       continue;
18536
18537     case X86ISD::UNPCKL:
18538     case X86ISD::UNPCKH:
18539       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
18540       // shuffle into a preceding word shuffle.
18541       if (V.getValueType() != MVT::v16i8 && V.getValueType() != MVT::v8i16)
18542         return false;
18543
18544       // Search for a half-shuffle which we can combine with.
18545       unsigned CombineOp =
18546           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
18547       if (V.getOperand(0) != V.getOperand(1) ||
18548           !V->isOnlyUserOf(V.getOperand(0).getNode()))
18549         return false;
18550       V = V.getOperand(0);
18551       do {
18552         switch (V.getOpcode()) {
18553         default:
18554           return false; // Nothing to combine.
18555
18556         case X86ISD::PSHUFLW:
18557         case X86ISD::PSHUFHW:
18558           if (V.getOpcode() == CombineOp)
18559             break;
18560
18561           // Fallthrough!
18562         case ISD::BITCAST:
18563           V = V.getOperand(0);
18564           continue;
18565         }
18566         break;
18567       } while (V.hasOneUse());
18568       break;
18569     }
18570     // Break out of the loop if we break out of the switch.
18571     break;
18572   }
18573
18574   if (!V.hasOneUse())
18575     // We fell out of the loop without finding a viable combining instruction.
18576     return false;
18577
18578   // Record the old value to use in RAUW-ing.
18579   SDValue Old = V;
18580
18581   // Merge this node's mask and our incoming mask.
18582   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
18583   for (int &M : Mask)
18584     M = VMask[M];
18585   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
18586                   getV4X86ShuffleImm8ForMask(Mask, DAG));
18587
18588   // It is possible that one of the combinable shuffles was completely absorbed
18589   // by the other, just replace it and revisit all users in that case.
18590   if (Old.getNode() == V.getNode()) {
18591     DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo=*/true);
18592     return true;
18593   }
18594
18595   // Replace N with its operand as we're going to combine that shuffle away.
18596   DAG.ReplaceAllUsesWith(N, N.getOperand(0));
18597
18598   // Replace the combinable shuffle with the combined one, updating all users
18599   // so that we re-evaluate the chain here.
18600   DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
18601   return true;
18602 }
18603
18604 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or pshufhw.
18605 ///
18606 /// We walk up the chain, skipping shuffles of the other half and looking
18607 /// through shuffles which switch halves trying to find a shuffle of the same
18608 /// pair of dwords.
18609 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
18610                                         SelectionDAG &DAG,
18611                                         TargetLowering::DAGCombinerInfo &DCI) {
18612   assert(
18613       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
18614       "Called with something other than an x86 128-bit half shuffle!");
18615   SDLoc DL(N);
18616   unsigned CombineOpcode = N.getOpcode();
18617
18618   // Walk up a single-use chain looking for a combinable shuffle.
18619   SDValue V = N.getOperand(0);
18620   for (; V.hasOneUse(); V = V.getOperand(0)) {
18621     switch (V.getOpcode()) {
18622     default:
18623       return false; // Nothing combined!
18624
18625     case ISD::BITCAST:
18626       // Skip bitcasts as we always know the type for the target specific
18627       // instructions.
18628       continue;
18629
18630     case X86ISD::PSHUFLW:
18631     case X86ISD::PSHUFHW:
18632       if (V.getOpcode() == CombineOpcode)
18633         break;
18634
18635       // Other-half shuffles are no-ops.
18636       continue;
18637
18638     case X86ISD::PSHUFD: {
18639       // We can only handle pshufd if the half we are combining either stays in
18640       // its half, or switches to the other half. Bail if one of these isn't
18641       // true.
18642       SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
18643       int DOffset = CombineOpcode == X86ISD::PSHUFLW ? 0 : 2;
18644       if (!((VMask[DOffset + 0] < 2 && VMask[DOffset + 1] < 2) ||
18645             (VMask[DOffset + 0] >= 2 && VMask[DOffset + 1] >= 2)))
18646         return false;
18647
18648       // Map the mask through the pshufd and keep walking up the chain.
18649       for (int i = 0; i < 4; ++i)
18650         Mask[i] = 2 * (VMask[DOffset + Mask[i] / 2] % 2) + Mask[i] % 2;
18651
18652       // Switch halves if the pshufd does.
18653       CombineOpcode =
18654           VMask[DOffset + Mask[0] / 2] < 2 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
18655       continue;
18656     }
18657     }
18658     // Break out of the loop if we break out of the switch.
18659     break;
18660   }
18661
18662   if (!V.hasOneUse())
18663     // We fell out of the loop without finding a viable combining instruction.
18664     return false;
18665
18666   // Record the old value to use in RAUW-ing.
18667   SDValue Old = V;
18668
18669   // Merge this node's mask and our incoming mask (adjusted to account for all
18670   // the pshufd instructions encountered).
18671   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
18672   for (int &M : Mask)
18673     M = VMask[M];
18674   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
18675                   getV4X86ShuffleImm8ForMask(Mask, DAG));
18676
18677   // Replace N with its operand as we're going to combine that shuffle away.
18678   DAG.ReplaceAllUsesWith(N, N.getOperand(0));
18679
18680   // Replace the combinable shuffle with the combined one, updating all users
18681   // so that we re-evaluate the chain here.
18682   DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
18683   return true;
18684 }
18685
18686 /// \brief Try to combine x86 target specific shuffles.
18687 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
18688                                            TargetLowering::DAGCombinerInfo &DCI,
18689                                            const X86Subtarget *Subtarget) {
18690   SDLoc DL(N);
18691   MVT VT = N.getSimpleValueType();
18692   SmallVector<int, 4> Mask;
18693
18694   switch (N.getOpcode()) {
18695   case X86ISD::PSHUFD:
18696   case X86ISD::PSHUFLW:
18697   case X86ISD::PSHUFHW:
18698     Mask = getPSHUFShuffleMask(N);
18699     assert(Mask.size() == 4);
18700     break;
18701   default:
18702     return SDValue();
18703   }
18704
18705   // Nuke no-op shuffles that show up after combining.
18706   if (isNoopShuffleMask(Mask))
18707     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
18708
18709   // Look for simplifications involving one or two shuffle instructions.
18710   SDValue V = N.getOperand(0);
18711   switch (N.getOpcode()) {
18712   default:
18713     break;
18714   case X86ISD::PSHUFLW:
18715   case X86ISD::PSHUFHW:
18716     assert(VT == MVT::v8i16);
18717     (void)VT;
18718
18719     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
18720       return SDValue(); // We combined away this shuffle, so we're done.
18721
18722     // See if this reduces to a PSHUFD which is no more expensive and can
18723     // combine with more operations.
18724     if (Mask[0] % 2 == 0 && Mask[2] % 2 == 0 &&
18725         areAdjacentMasksSequential(Mask)) {
18726       int DMask[] = {-1, -1, -1, -1};
18727       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
18728       DMask[DOffset + 0] = DOffset + Mask[0] / 2;
18729       DMask[DOffset + 1] = DOffset + Mask[2] / 2;
18730       V = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V);
18731       DCI.AddToWorklist(V.getNode());
18732       V = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V,
18733                       getV4X86ShuffleImm8ForMask(DMask, DAG));
18734       DCI.AddToWorklist(V.getNode());
18735       return DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V);
18736     }
18737
18738     // Look for shuffle patterns which can be implemented as a single unpack.
18739     // FIXME: This doesn't handle the location of the PSHUFD generically, and
18740     // only works when we have a PSHUFD followed by two half-shuffles.
18741     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
18742         (V.getOpcode() == X86ISD::PSHUFLW ||
18743          V.getOpcode() == X86ISD::PSHUFHW) &&
18744         V.getOpcode() != N.getOpcode() &&
18745         V.hasOneUse()) {
18746       SDValue D = V.getOperand(0);
18747       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
18748         D = D.getOperand(0);
18749       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
18750         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
18751         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
18752         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
18753         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
18754         int WordMask[8];
18755         for (int i = 0; i < 4; ++i) {
18756           WordMask[i + NOffset] = Mask[i] + NOffset;
18757           WordMask[i + VOffset] = VMask[i] + VOffset;
18758         }
18759         // Map the word mask through the DWord mask.
18760         int MappedMask[8];
18761         for (int i = 0; i < 8; ++i)
18762           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
18763         const int UnpackLoMask[] = {0, 0, 1, 1, 2, 2, 3, 3};
18764         const int UnpackHiMask[] = {4, 4, 5, 5, 6, 6, 7, 7};
18765         if (std::equal(std::begin(MappedMask), std::end(MappedMask),
18766                        std::begin(UnpackLoMask)) ||
18767             std::equal(std::begin(MappedMask), std::end(MappedMask),
18768                        std::begin(UnpackHiMask))) {
18769           // We can replace all three shuffles with an unpack.
18770           V = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, D.getOperand(0));
18771           DCI.AddToWorklist(V.getNode());
18772           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
18773                                                 : X86ISD::UNPCKH,
18774                              DL, MVT::v8i16, V, V);
18775         }
18776       }
18777     }
18778
18779     break;
18780
18781   case X86ISD::PSHUFD:
18782     if (combineRedundantDWordShuffle(N, Mask, DAG, DCI))
18783       return SDValue(); // We combined away this shuffle.
18784
18785     break;
18786   }
18787
18788   return SDValue();
18789 }
18790
18791 /// PerformShuffleCombine - Performs several different shuffle combines.
18792 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
18793                                      TargetLowering::DAGCombinerInfo &DCI,
18794                                      const X86Subtarget *Subtarget) {
18795   SDLoc dl(N);
18796   SDValue N0 = N->getOperand(0);
18797   SDValue N1 = N->getOperand(1);
18798   EVT VT = N->getValueType(0);
18799
18800   // Canonicalize shuffles that perform 'addsub' on packed float vectors
18801   // according to the rule:
18802   //  (shuffle (FADD A, B), (FSUB A, B), Mask) ->
18803   //  (shuffle (FSUB A, -B), (FADD A, -B), Mask)
18804   //
18805   // Where 'Mask' is:
18806   //  <0,5,2,7>             -- for v4f32 and v4f64 shuffles;
18807   //  <0,3>                 -- for v2f64 shuffles;
18808   //  <0,9,2,11,4,13,6,15>  -- for v8f32 shuffles.
18809   //
18810   // This helps pattern-matching more SSE3/AVX ADDSUB instructions
18811   // during ISel stage.
18812   if (N->getOpcode() == ISD::VECTOR_SHUFFLE &&
18813       ((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
18814        (Subtarget->hasAVX() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
18815       N0->getOpcode() == ISD::FADD && N1->getOpcode() == ISD::FSUB &&
18816       // Operands to the FADD and FSUB must be the same.
18817       ((N0->getOperand(0) == N1->getOperand(0) &&
18818         N0->getOperand(1) == N1->getOperand(1)) ||
18819        // FADD is commutable. See if by commuting the operands of the FADD
18820        // we would still be able to match the operands of the FSUB dag node.
18821        (N0->getOperand(1) == N1->getOperand(0) &&
18822         N0->getOperand(0) == N1->getOperand(1))) &&
18823       N0->getOperand(0)->getOpcode() != ISD::UNDEF &&
18824       N0->getOperand(1)->getOpcode() != ISD::UNDEF) {
18825
18826     ShuffleVectorSDNode *SV = cast<ShuffleVectorSDNode>(N);
18827     unsigned NumElts = VT.getVectorNumElements();
18828     ArrayRef<int> Mask = SV->getMask();
18829     bool CanFold = true;
18830
18831     for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i)
18832       CanFold = Mask[i] == (int)((i & 1) ? i + NumElts : i);
18833
18834     if (CanFold) {
18835       SDValue Op0 = N1->getOperand(0);
18836       SDValue Op1 = DAG.getNode(ISD::FNEG, dl, VT, N1->getOperand(1));
18837       SDValue Sub = DAG.getNode(ISD::FSUB, dl, VT, Op0, Op1);
18838       SDValue Add = DAG.getNode(ISD::FADD, dl, VT, Op0, Op1);
18839       return DAG.getVectorShuffle(VT, dl, Sub, Add, Mask);
18840     }
18841   }
18842
18843   // Don't create instructions with illegal types after legalize types has run.
18844   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
18845   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
18846     return SDValue();
18847
18848   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
18849   if (Subtarget->hasFp256() && VT.is256BitVector() &&
18850       N->getOpcode() == ISD::VECTOR_SHUFFLE)
18851     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
18852
18853   // During Type Legalization, when promoting illegal vector types,
18854   // the backend might introduce new shuffle dag nodes and bitcasts.
18855   //
18856   // This code performs the following transformation:
18857   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
18858   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
18859   //
18860   // We do this only if both the bitcast and the BINOP dag nodes have
18861   // one use. Also, perform this transformation only if the new binary
18862   // operation is legal. This is to avoid introducing dag nodes that
18863   // potentially need to be further expanded (or custom lowered) into a
18864   // less optimal sequence of dag nodes.
18865   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
18866       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
18867       N0.getOpcode() == ISD::BITCAST) {
18868     SDValue BC0 = N0.getOperand(0);
18869     EVT SVT = BC0.getValueType();
18870     unsigned Opcode = BC0.getOpcode();
18871     unsigned NumElts = VT.getVectorNumElements();
18872
18873     if (BC0.hasOneUse() && SVT.isVector() &&
18874         SVT.getVectorNumElements() * 2 == NumElts &&
18875         TLI.isOperationLegal(Opcode, VT)) {
18876       bool CanFold = false;
18877       switch (Opcode) {
18878       default : break;
18879       case ISD::ADD :
18880       case ISD::FADD :
18881       case ISD::SUB :
18882       case ISD::FSUB :
18883       case ISD::MUL :
18884       case ISD::FMUL :
18885         CanFold = true;
18886       }
18887
18888       unsigned SVTNumElts = SVT.getVectorNumElements();
18889       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
18890       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
18891         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
18892       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
18893         CanFold = SVOp->getMaskElt(i) < 0;
18894
18895       if (CanFold) {
18896         SDValue BC00 = DAG.getNode(ISD::BITCAST, dl, VT, BC0.getOperand(0));
18897         SDValue BC01 = DAG.getNode(ISD::BITCAST, dl, VT, BC0.getOperand(1));
18898         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
18899         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
18900       }
18901     }
18902   }
18903
18904   // Only handle 128 wide vector from here on.
18905   if (!VT.is128BitVector())
18906     return SDValue();
18907
18908   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
18909   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
18910   // consecutive, non-overlapping, and in the right order.
18911   SmallVector<SDValue, 16> Elts;
18912   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
18913     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
18914
18915   SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true);
18916   if (LD.getNode())
18917     return LD;
18918
18919   if (isTargetShuffle(N->getOpcode())) {
18920     SDValue Shuffle =
18921         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
18922     if (Shuffle.getNode())
18923       return Shuffle;
18924   }
18925
18926   return SDValue();
18927 }
18928
18929 /// PerformTruncateCombine - Converts truncate operation to
18930 /// a sequence of vector shuffle operations.
18931 /// It is possible when we truncate 256-bit vector to 128-bit vector
18932 static SDValue PerformTruncateCombine(SDNode *N, SelectionDAG &DAG,
18933                                       TargetLowering::DAGCombinerInfo &DCI,
18934                                       const X86Subtarget *Subtarget)  {
18935   return SDValue();
18936 }
18937
18938 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
18939 /// specific shuffle of a load can be folded into a single element load.
18940 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
18941 /// shuffles have been customed lowered so we need to handle those here.
18942 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
18943                                          TargetLowering::DAGCombinerInfo &DCI) {
18944   if (DCI.isBeforeLegalizeOps())
18945     return SDValue();
18946
18947   SDValue InVec = N->getOperand(0);
18948   SDValue EltNo = N->getOperand(1);
18949
18950   if (!isa<ConstantSDNode>(EltNo))
18951     return SDValue();
18952
18953   EVT VT = InVec.getValueType();
18954
18955   bool HasShuffleIntoBitcast = false;
18956   if (InVec.getOpcode() == ISD::BITCAST) {
18957     // Don't duplicate a load with other uses.
18958     if (!InVec.hasOneUse())
18959       return SDValue();
18960     EVT BCVT = InVec.getOperand(0).getValueType();
18961     if (BCVT.getVectorNumElements() != VT.getVectorNumElements())
18962       return SDValue();
18963     InVec = InVec.getOperand(0);
18964     HasShuffleIntoBitcast = true;
18965   }
18966
18967   if (!isTargetShuffle(InVec.getOpcode()))
18968     return SDValue();
18969
18970   // Don't duplicate a load with other uses.
18971   if (!InVec.hasOneUse())
18972     return SDValue();
18973
18974   SmallVector<int, 16> ShuffleMask;
18975   bool UnaryShuffle;
18976   if (!getTargetShuffleMask(InVec.getNode(), VT.getSimpleVT(), ShuffleMask,
18977                             UnaryShuffle))
18978     return SDValue();
18979
18980   // Select the input vector, guarding against out of range extract vector.
18981   unsigned NumElems = VT.getVectorNumElements();
18982   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
18983   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
18984   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
18985                                          : InVec.getOperand(1);
18986
18987   // If inputs to shuffle are the same for both ops, then allow 2 uses
18988   unsigned AllowedUses = InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
18989
18990   if (LdNode.getOpcode() == ISD::BITCAST) {
18991     // Don't duplicate a load with other uses.
18992     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
18993       return SDValue();
18994
18995     AllowedUses = 1; // only allow 1 load use if we have a bitcast
18996     LdNode = LdNode.getOperand(0);
18997   }
18998
18999   if (!ISD::isNormalLoad(LdNode.getNode()))
19000     return SDValue();
19001
19002   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
19003
19004   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
19005     return SDValue();
19006
19007   if (HasShuffleIntoBitcast) {
19008     // If there's a bitcast before the shuffle, check if the load type and
19009     // alignment is valid.
19010     unsigned Align = LN0->getAlignment();
19011     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19012     unsigned NewAlign = TLI.getDataLayout()->
19013       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
19014
19015     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
19016       return SDValue();
19017   }
19018
19019   // All checks match so transform back to vector_shuffle so that DAG combiner
19020   // can finish the job
19021   SDLoc dl(N);
19022
19023   // Create shuffle node taking into account the case that its a unary shuffle
19024   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(VT) : InVec.getOperand(1);
19025   Shuffle = DAG.getVectorShuffle(InVec.getValueType(), dl,
19026                                  InVec.getOperand(0), Shuffle,
19027                                  &ShuffleMask[0]);
19028   Shuffle = DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
19029   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
19030                      EltNo);
19031 }
19032
19033 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
19034 /// generation and convert it from being a bunch of shuffles and extracts
19035 /// to a simple store and scalar loads to extract the elements.
19036 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
19037                                          TargetLowering::DAGCombinerInfo &DCI) {
19038   SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI);
19039   if (NewOp.getNode())
19040     return NewOp;
19041
19042   SDValue InputVector = N->getOperand(0);
19043
19044   // Detect whether we are trying to convert from mmx to i32 and the bitcast
19045   // from mmx to v2i32 has a single usage.
19046   if (InputVector.getNode()->getOpcode() == llvm::ISD::BITCAST &&
19047       InputVector.getNode()->getOperand(0).getValueType() == MVT::x86mmx &&
19048       InputVector.hasOneUse() && N->getValueType(0) == MVT::i32)
19049     return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
19050                        N->getValueType(0),
19051                        InputVector.getNode()->getOperand(0));
19052
19053   // Only operate on vectors of 4 elements, where the alternative shuffling
19054   // gets to be more expensive.
19055   if (InputVector.getValueType() != MVT::v4i32)
19056     return SDValue();
19057
19058   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
19059   // single use which is a sign-extend or zero-extend, and all elements are
19060   // used.
19061   SmallVector<SDNode *, 4> Uses;
19062   unsigned ExtractedElements = 0;
19063   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
19064        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
19065     if (UI.getUse().getResNo() != InputVector.getResNo())
19066       return SDValue();
19067
19068     SDNode *Extract = *UI;
19069     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
19070       return SDValue();
19071
19072     if (Extract->getValueType(0) != MVT::i32)
19073       return SDValue();
19074     if (!Extract->hasOneUse())
19075       return SDValue();
19076     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
19077         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
19078       return SDValue();
19079     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
19080       return SDValue();
19081
19082     // Record which element was extracted.
19083     ExtractedElements |=
19084       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
19085
19086     Uses.push_back(Extract);
19087   }
19088
19089   // If not all the elements were used, this may not be worthwhile.
19090   if (ExtractedElements != 15)
19091     return SDValue();
19092
19093   // Ok, we've now decided to do the transformation.
19094   SDLoc dl(InputVector);
19095
19096   // Store the value to a temporary stack slot.
19097   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
19098   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
19099                             MachinePointerInfo(), false, false, 0);
19100
19101   // Replace each use (extract) with a load of the appropriate element.
19102   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
19103        UE = Uses.end(); UI != UE; ++UI) {
19104     SDNode *Extract = *UI;
19105
19106     // cOMpute the element's address.
19107     SDValue Idx = Extract->getOperand(1);
19108     unsigned EltSize =
19109         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
19110     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
19111     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19112     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
19113
19114     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
19115                                      StackPtr, OffsetVal);
19116
19117     // Load the scalar.
19118     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
19119                                      ScalarAddr, MachinePointerInfo(),
19120                                      false, false, false, 0);
19121
19122     // Replace the exact with the load.
19123     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
19124   }
19125
19126   // The replacement was made in place; don't return anything.
19127   return SDValue();
19128 }
19129
19130 /// \brief Matches a VSELECT onto min/max or return 0 if the node doesn't match.
19131 static std::pair<unsigned, bool>
19132 matchIntegerMINMAX(SDValue Cond, EVT VT, SDValue LHS, SDValue RHS,
19133                    SelectionDAG &DAG, const X86Subtarget *Subtarget) {
19134   if (!VT.isVector())
19135     return std::make_pair(0, false);
19136
19137   bool NeedSplit = false;
19138   switch (VT.getSimpleVT().SimpleTy) {
19139   default: return std::make_pair(0, false);
19140   case MVT::v32i8:
19141   case MVT::v16i16:
19142   case MVT::v8i32:
19143     if (!Subtarget->hasAVX2())
19144       NeedSplit = true;
19145     if (!Subtarget->hasAVX())
19146       return std::make_pair(0, false);
19147     break;
19148   case MVT::v16i8:
19149   case MVT::v8i16:
19150   case MVT::v4i32:
19151     if (!Subtarget->hasSSE2())
19152       return std::make_pair(0, false);
19153   }
19154
19155   // SSE2 has only a small subset of the operations.
19156   bool hasUnsigned = Subtarget->hasSSE41() ||
19157                      (Subtarget->hasSSE2() && VT == MVT::v16i8);
19158   bool hasSigned = Subtarget->hasSSE41() ||
19159                    (Subtarget->hasSSE2() && VT == MVT::v8i16);
19160
19161   ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
19162
19163   unsigned Opc = 0;
19164   // Check for x CC y ? x : y.
19165   if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
19166       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
19167     switch (CC) {
19168     default: break;
19169     case ISD::SETULT:
19170     case ISD::SETULE:
19171       Opc = hasUnsigned ? X86ISD::UMIN : 0; break;
19172     case ISD::SETUGT:
19173     case ISD::SETUGE:
19174       Opc = hasUnsigned ? X86ISD::UMAX : 0; break;
19175     case ISD::SETLT:
19176     case ISD::SETLE:
19177       Opc = hasSigned ? X86ISD::SMIN : 0; break;
19178     case ISD::SETGT:
19179     case ISD::SETGE:
19180       Opc = hasSigned ? X86ISD::SMAX : 0; break;
19181     }
19182   // Check for x CC y ? y : x -- a min/max with reversed arms.
19183   } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
19184              DAG.isEqualTo(RHS, Cond.getOperand(0))) {
19185     switch (CC) {
19186     default: break;
19187     case ISD::SETULT:
19188     case ISD::SETULE:
19189       Opc = hasUnsigned ? X86ISD::UMAX : 0; break;
19190     case ISD::SETUGT:
19191     case ISD::SETUGE:
19192       Opc = hasUnsigned ? X86ISD::UMIN : 0; break;
19193     case ISD::SETLT:
19194     case ISD::SETLE:
19195       Opc = hasSigned ? X86ISD::SMAX : 0; break;
19196     case ISD::SETGT:
19197     case ISD::SETGE:
19198       Opc = hasSigned ? X86ISD::SMIN : 0; break;
19199     }
19200   }
19201
19202   return std::make_pair(Opc, NeedSplit);
19203 }
19204
19205 static SDValue
19206 TransformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
19207                                       const X86Subtarget *Subtarget) {
19208   SDLoc dl(N);
19209   SDValue Cond = N->getOperand(0);
19210   SDValue LHS = N->getOperand(1);
19211   SDValue RHS = N->getOperand(2);
19212
19213   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
19214     SDValue CondSrc = Cond->getOperand(0);
19215     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
19216       Cond = CondSrc->getOperand(0);
19217   }
19218
19219   MVT VT = N->getSimpleValueType(0);
19220   MVT EltVT = VT.getVectorElementType();
19221   unsigned NumElems = VT.getVectorNumElements();
19222   // There is no blend with immediate in AVX-512.
19223   if (VT.is512BitVector())
19224     return SDValue();
19225
19226   if (!Subtarget->hasSSE41() || EltVT == MVT::i8)
19227     return SDValue();
19228   if (!Subtarget->hasInt256() && VT == MVT::v16i16)
19229     return SDValue();
19230
19231   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
19232     return SDValue();
19233
19234   unsigned MaskValue = 0;
19235   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
19236     return SDValue();
19237
19238   SmallVector<int, 8> ShuffleMask(NumElems, -1);
19239   for (unsigned i = 0; i < NumElems; ++i) {
19240     // Be sure we emit undef where we can.
19241     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
19242       ShuffleMask[i] = -1;
19243     else
19244       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
19245   }
19246
19247   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
19248 }
19249
19250 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
19251 /// nodes.
19252 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
19253                                     TargetLowering::DAGCombinerInfo &DCI,
19254                                     const X86Subtarget *Subtarget) {
19255   SDLoc DL(N);
19256   SDValue Cond = N->getOperand(0);
19257   // Get the LHS/RHS of the select.
19258   SDValue LHS = N->getOperand(1);
19259   SDValue RHS = N->getOperand(2);
19260   EVT VT = LHS.getValueType();
19261   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19262
19263   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
19264   // instructions match the semantics of the common C idiom x<y?x:y but not
19265   // x<=y?x:y, because of how they handle negative zero (which can be
19266   // ignored in unsafe-math mode).
19267   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
19268       VT != MVT::f80 && TLI.isTypeLegal(VT) &&
19269       (Subtarget->hasSSE2() ||
19270        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
19271     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
19272
19273     unsigned Opcode = 0;
19274     // Check for x CC y ? x : y.
19275     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
19276         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
19277       switch (CC) {
19278       default: break;
19279       case ISD::SETULT:
19280         // Converting this to a min would handle NaNs incorrectly, and swapping
19281         // the operands would cause it to handle comparisons between positive
19282         // and negative zero incorrectly.
19283         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
19284           if (!DAG.getTarget().Options.UnsafeFPMath &&
19285               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
19286             break;
19287           std::swap(LHS, RHS);
19288         }
19289         Opcode = X86ISD::FMIN;
19290         break;
19291       case ISD::SETOLE:
19292         // Converting this to a min would handle comparisons between positive
19293         // and negative zero incorrectly.
19294         if (!DAG.getTarget().Options.UnsafeFPMath &&
19295             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
19296           break;
19297         Opcode = X86ISD::FMIN;
19298         break;
19299       case ISD::SETULE:
19300         // Converting this to a min would handle both negative zeros and NaNs
19301         // incorrectly, but we can swap the operands to fix both.
19302         std::swap(LHS, RHS);
19303       case ISD::SETOLT:
19304       case ISD::SETLT:
19305       case ISD::SETLE:
19306         Opcode = X86ISD::FMIN;
19307         break;
19308
19309       case ISD::SETOGE:
19310         // Converting this to a max would handle comparisons between positive
19311         // and negative zero incorrectly.
19312         if (!DAG.getTarget().Options.UnsafeFPMath &&
19313             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
19314           break;
19315         Opcode = X86ISD::FMAX;
19316         break;
19317       case ISD::SETUGT:
19318         // Converting this to a max would handle NaNs incorrectly, and swapping
19319         // the operands would cause it to handle comparisons between positive
19320         // and negative zero incorrectly.
19321         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
19322           if (!DAG.getTarget().Options.UnsafeFPMath &&
19323               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
19324             break;
19325           std::swap(LHS, RHS);
19326         }
19327         Opcode = X86ISD::FMAX;
19328         break;
19329       case ISD::SETUGE:
19330         // Converting this to a max would handle both negative zeros and NaNs
19331         // incorrectly, but we can swap the operands to fix both.
19332         std::swap(LHS, RHS);
19333       case ISD::SETOGT:
19334       case ISD::SETGT:
19335       case ISD::SETGE:
19336         Opcode = X86ISD::FMAX;
19337         break;
19338       }
19339     // Check for x CC y ? y : x -- a min/max with reversed arms.
19340     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
19341                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
19342       switch (CC) {
19343       default: break;
19344       case ISD::SETOGE:
19345         // Converting this to a min would handle comparisons between positive
19346         // and negative zero incorrectly, and swapping the operands would
19347         // cause it to handle NaNs incorrectly.
19348         if (!DAG.getTarget().Options.UnsafeFPMath &&
19349             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
19350           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
19351             break;
19352           std::swap(LHS, RHS);
19353         }
19354         Opcode = X86ISD::FMIN;
19355         break;
19356       case ISD::SETUGT:
19357         // Converting this to a min would handle NaNs incorrectly.
19358         if (!DAG.getTarget().Options.UnsafeFPMath &&
19359             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
19360           break;
19361         Opcode = X86ISD::FMIN;
19362         break;
19363       case ISD::SETUGE:
19364         // Converting this to a min would handle both negative zeros and NaNs
19365         // incorrectly, but we can swap the operands to fix both.
19366         std::swap(LHS, RHS);
19367       case ISD::SETOGT:
19368       case ISD::SETGT:
19369       case ISD::SETGE:
19370         Opcode = X86ISD::FMIN;
19371         break;
19372
19373       case ISD::SETULT:
19374         // Converting this to a max would handle NaNs incorrectly.
19375         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
19376           break;
19377         Opcode = X86ISD::FMAX;
19378         break;
19379       case ISD::SETOLE:
19380         // Converting this to a max would handle comparisons between positive
19381         // and negative zero incorrectly, and swapping the operands would
19382         // cause it to handle NaNs incorrectly.
19383         if (!DAG.getTarget().Options.UnsafeFPMath &&
19384             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
19385           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
19386             break;
19387           std::swap(LHS, RHS);
19388         }
19389         Opcode = X86ISD::FMAX;
19390         break;
19391       case ISD::SETULE:
19392         // Converting this to a max would handle both negative zeros and NaNs
19393         // incorrectly, but we can swap the operands to fix both.
19394         std::swap(LHS, RHS);
19395       case ISD::SETOLT:
19396       case ISD::SETLT:
19397       case ISD::SETLE:
19398         Opcode = X86ISD::FMAX;
19399         break;
19400       }
19401     }
19402
19403     if (Opcode)
19404       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
19405   }
19406
19407   EVT CondVT = Cond.getValueType();
19408   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
19409       CondVT.getVectorElementType() == MVT::i1) {
19410     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
19411     // lowering on AVX-512. In this case we convert it to
19412     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
19413     // The same situation for all 128 and 256-bit vectors of i8 and i16
19414     EVT OpVT = LHS.getValueType();
19415     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
19416         (OpVT.getVectorElementType() == MVT::i8 ||
19417          OpVT.getVectorElementType() == MVT::i16)) {
19418       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
19419       DCI.AddToWorklist(Cond.getNode());
19420       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
19421     }
19422   }
19423   // If this is a select between two integer constants, try to do some
19424   // optimizations.
19425   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
19426     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
19427       // Don't do this for crazy integer types.
19428       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
19429         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
19430         // so that TrueC (the true value) is larger than FalseC.
19431         bool NeedsCondInvert = false;
19432
19433         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
19434             // Efficiently invertible.
19435             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
19436              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
19437               isa<ConstantSDNode>(Cond.getOperand(1))))) {
19438           NeedsCondInvert = true;
19439           std::swap(TrueC, FalseC);
19440         }
19441
19442         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
19443         if (FalseC->getAPIntValue() == 0 &&
19444             TrueC->getAPIntValue().isPowerOf2()) {
19445           if (NeedsCondInvert) // Invert the condition if needed.
19446             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
19447                                DAG.getConstant(1, Cond.getValueType()));
19448
19449           // Zero extend the condition if needed.
19450           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
19451
19452           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
19453           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
19454                              DAG.getConstant(ShAmt, MVT::i8));
19455         }
19456
19457         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
19458         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
19459           if (NeedsCondInvert) // Invert the condition if needed.
19460             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
19461                                DAG.getConstant(1, Cond.getValueType()));
19462
19463           // Zero extend the condition if needed.
19464           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
19465                              FalseC->getValueType(0), Cond);
19466           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
19467                              SDValue(FalseC, 0));
19468         }
19469
19470         // Optimize cases that will turn into an LEA instruction.  This requires
19471         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
19472         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
19473           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
19474           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
19475
19476           bool isFastMultiplier = false;
19477           if (Diff < 10) {
19478             switch ((unsigned char)Diff) {
19479               default: break;
19480               case 1:  // result = add base, cond
19481               case 2:  // result = lea base(    , cond*2)
19482               case 3:  // result = lea base(cond, cond*2)
19483               case 4:  // result = lea base(    , cond*4)
19484               case 5:  // result = lea base(cond, cond*4)
19485               case 8:  // result = lea base(    , cond*8)
19486               case 9:  // result = lea base(cond, cond*8)
19487                 isFastMultiplier = true;
19488                 break;
19489             }
19490           }
19491
19492           if (isFastMultiplier) {
19493             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
19494             if (NeedsCondInvert) // Invert the condition if needed.
19495               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
19496                                  DAG.getConstant(1, Cond.getValueType()));
19497
19498             // Zero extend the condition if needed.
19499             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
19500                                Cond);
19501             // Scale the condition by the difference.
19502             if (Diff != 1)
19503               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
19504                                  DAG.getConstant(Diff, Cond.getValueType()));
19505
19506             // Add the base if non-zero.
19507             if (FalseC->getAPIntValue() != 0)
19508               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
19509                                  SDValue(FalseC, 0));
19510             return Cond;
19511           }
19512         }
19513       }
19514   }
19515
19516   // Canonicalize max and min:
19517   // (x > y) ? x : y -> (x >= y) ? x : y
19518   // (x < y) ? x : y -> (x <= y) ? x : y
19519   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
19520   // the need for an extra compare
19521   // against zero. e.g.
19522   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
19523   // subl   %esi, %edi
19524   // testl  %edi, %edi
19525   // movl   $0, %eax
19526   // cmovgl %edi, %eax
19527   // =>
19528   // xorl   %eax, %eax
19529   // subl   %esi, $edi
19530   // cmovsl %eax, %edi
19531   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
19532       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
19533       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
19534     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
19535     switch (CC) {
19536     default: break;
19537     case ISD::SETLT:
19538     case ISD::SETGT: {
19539       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
19540       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
19541                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
19542       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
19543     }
19544     }
19545   }
19546
19547   // Early exit check
19548   if (!TLI.isTypeLegal(VT))
19549     return SDValue();
19550
19551   // Match VSELECTs into subs with unsigned saturation.
19552   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
19553       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
19554       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
19555        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
19556     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
19557
19558     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
19559     // left side invert the predicate to simplify logic below.
19560     SDValue Other;
19561     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
19562       Other = RHS;
19563       CC = ISD::getSetCCInverse(CC, true);
19564     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
19565       Other = LHS;
19566     }
19567
19568     if (Other.getNode() && Other->getNumOperands() == 2 &&
19569         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
19570       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
19571       SDValue CondRHS = Cond->getOperand(1);
19572
19573       // Look for a general sub with unsigned saturation first.
19574       // x >= y ? x-y : 0 --> subus x, y
19575       // x >  y ? x-y : 0 --> subus x, y
19576       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
19577           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
19578         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
19579
19580       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
19581         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
19582           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
19583             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
19584               // If the RHS is a constant we have to reverse the const
19585               // canonicalization.
19586               // x > C-1 ? x+-C : 0 --> subus x, C
19587               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
19588                   CondRHSConst->getAPIntValue() ==
19589                       (-OpRHSConst->getAPIntValue() - 1))
19590                 return DAG.getNode(
19591                     X86ISD::SUBUS, DL, VT, OpLHS,
19592                     DAG.getConstant(-OpRHSConst->getAPIntValue(), VT));
19593
19594           // Another special case: If C was a sign bit, the sub has been
19595           // canonicalized into a xor.
19596           // FIXME: Would it be better to use computeKnownBits to determine
19597           //        whether it's safe to decanonicalize the xor?
19598           // x s< 0 ? x^C : 0 --> subus x, C
19599           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
19600               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
19601               OpRHSConst->getAPIntValue().isSignBit())
19602             // Note that we have to rebuild the RHS constant here to ensure we
19603             // don't rely on particular values of undef lanes.
19604             return DAG.getNode(
19605                 X86ISD::SUBUS, DL, VT, OpLHS,
19606                 DAG.getConstant(OpRHSConst->getAPIntValue(), VT));
19607         }
19608     }
19609   }
19610
19611   // Try to match a min/max vector operation.
19612   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC) {
19613     std::pair<unsigned, bool> ret = matchIntegerMINMAX(Cond, VT, LHS, RHS, DAG, Subtarget);
19614     unsigned Opc = ret.first;
19615     bool NeedSplit = ret.second;
19616
19617     if (Opc && NeedSplit) {
19618       unsigned NumElems = VT.getVectorNumElements();
19619       // Extract the LHS vectors
19620       SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, DL);
19621       SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, DL);
19622
19623       // Extract the RHS vectors
19624       SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, DL);
19625       SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, DL);
19626
19627       // Create min/max for each subvector
19628       LHS = DAG.getNode(Opc, DL, LHS1.getValueType(), LHS1, RHS1);
19629       RHS = DAG.getNode(Opc, DL, LHS2.getValueType(), LHS2, RHS2);
19630
19631       // Merge the result
19632       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LHS, RHS);
19633     } else if (Opc)
19634       return DAG.getNode(Opc, DL, VT, LHS, RHS);
19635   }
19636
19637   // Simplify vector selection if the selector will be produced by CMPP*/PCMP*.
19638   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
19639       // Check if SETCC has already been promoted
19640       TLI.getSetCCResultType(*DAG.getContext(), VT) == CondVT &&
19641       // Check that condition value type matches vselect operand type
19642       CondVT == VT) {
19643
19644     assert(Cond.getValueType().isVector() &&
19645            "vector select expects a vector selector!");
19646
19647     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
19648     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
19649
19650     if (!TValIsAllOnes && !FValIsAllZeros) {
19651       // Try invert the condition if true value is not all 1s and false value
19652       // is not all 0s.
19653       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
19654       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
19655
19656       if (TValIsAllZeros || FValIsAllOnes) {
19657         SDValue CC = Cond.getOperand(2);
19658         ISD::CondCode NewCC =
19659           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
19660                                Cond.getOperand(0).getValueType().isInteger());
19661         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
19662         std::swap(LHS, RHS);
19663         TValIsAllOnes = FValIsAllOnes;
19664         FValIsAllZeros = TValIsAllZeros;
19665       }
19666     }
19667
19668     if (TValIsAllOnes || FValIsAllZeros) {
19669       SDValue Ret;
19670
19671       if (TValIsAllOnes && FValIsAllZeros)
19672         Ret = Cond;
19673       else if (TValIsAllOnes)
19674         Ret = DAG.getNode(ISD::OR, DL, CondVT, Cond,
19675                           DAG.getNode(ISD::BITCAST, DL, CondVT, RHS));
19676       else if (FValIsAllZeros)
19677         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
19678                           DAG.getNode(ISD::BITCAST, DL, CondVT, LHS));
19679
19680       return DAG.getNode(ISD::BITCAST, DL, VT, Ret);
19681     }
19682   }
19683
19684   // Try to fold this VSELECT into a MOVSS/MOVSD
19685   if (N->getOpcode() == ISD::VSELECT &&
19686       Cond.getOpcode() == ISD::BUILD_VECTOR && !DCI.isBeforeLegalize()) {
19687     if (VT == MVT::v4i32 || VT == MVT::v4f32 ||
19688         (Subtarget->hasSSE2() && (VT == MVT::v2i64 || VT == MVT::v2f64))) {
19689       bool CanFold = false;
19690       unsigned NumElems = Cond.getNumOperands();
19691       SDValue A = LHS;
19692       SDValue B = RHS;
19693
19694       if (isZero(Cond.getOperand(0))) {
19695         CanFold = true;
19696
19697         // fold (vselect <0,-1,-1,-1>, A, B) -> (movss A, B)
19698         // fold (vselect <0,-1> -> (movsd A, B)
19699         for (unsigned i = 1, e = NumElems; i != e && CanFold; ++i)
19700           CanFold = isAllOnes(Cond.getOperand(i));
19701       } else if (isAllOnes(Cond.getOperand(0))) {
19702         CanFold = true;
19703         std::swap(A, B);
19704
19705         // fold (vselect <-1,0,0,0>, A, B) -> (movss B, A)
19706         // fold (vselect <-1,0> -> (movsd B, A)
19707         for (unsigned i = 1, e = NumElems; i != e && CanFold; ++i)
19708           CanFold = isZero(Cond.getOperand(i));
19709       }
19710
19711       if (CanFold) {
19712         if (VT == MVT::v4i32 || VT == MVT::v4f32)
19713           return getTargetShuffleNode(X86ISD::MOVSS, DL, VT, A, B, DAG);
19714         return getTargetShuffleNode(X86ISD::MOVSD, DL, VT, A, B, DAG);
19715       }
19716
19717       if (Subtarget->hasSSE2() && (VT == MVT::v4i32 || VT == MVT::v4f32)) {
19718         // fold (v4i32: vselect <0,0,-1,-1>, A, B) ->
19719         //      (v4i32 (bitcast (movsd (v2i64 (bitcast A)),
19720         //                             (v2i64 (bitcast B)))))
19721         //
19722         // fold (v4f32: vselect <0,0,-1,-1>, A, B) ->
19723         //      (v4f32 (bitcast (movsd (v2f64 (bitcast A)),
19724         //                             (v2f64 (bitcast B)))))
19725         //
19726         // fold (v4i32: vselect <-1,-1,0,0>, A, B) ->
19727         //      (v4i32 (bitcast (movsd (v2i64 (bitcast B)),
19728         //                             (v2i64 (bitcast A)))))
19729         //
19730         // fold (v4f32: vselect <-1,-1,0,0>, A, B) ->
19731         //      (v4f32 (bitcast (movsd (v2f64 (bitcast B)),
19732         //                             (v2f64 (bitcast A)))))
19733
19734         CanFold = (isZero(Cond.getOperand(0)) &&
19735                    isZero(Cond.getOperand(1)) &&
19736                    isAllOnes(Cond.getOperand(2)) &&
19737                    isAllOnes(Cond.getOperand(3)));
19738
19739         if (!CanFold && isAllOnes(Cond.getOperand(0)) &&
19740             isAllOnes(Cond.getOperand(1)) &&
19741             isZero(Cond.getOperand(2)) &&
19742             isZero(Cond.getOperand(3))) {
19743           CanFold = true;
19744           std::swap(LHS, RHS);
19745         }
19746
19747         if (CanFold) {
19748           EVT NVT = (VT == MVT::v4i32) ? MVT::v2i64 : MVT::v2f64;
19749           SDValue NewA = DAG.getNode(ISD::BITCAST, DL, NVT, LHS);
19750           SDValue NewB = DAG.getNode(ISD::BITCAST, DL, NVT, RHS);
19751           SDValue Select = getTargetShuffleNode(X86ISD::MOVSD, DL, NVT, NewA,
19752                                                 NewB, DAG);
19753           return DAG.getNode(ISD::BITCAST, DL, VT, Select);
19754         }
19755       }
19756     }
19757   }
19758
19759   // If we know that this node is legal then we know that it is going to be
19760   // matched by one of the SSE/AVX BLEND instructions. These instructions only
19761   // depend on the highest bit in each word. Try to use SimplifyDemandedBits
19762   // to simplify previous instructions.
19763   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
19764       !DCI.isBeforeLegalize() &&
19765       // We explicitly check against v8i16 and v16i16 because, although
19766       // they're marked as Custom, they might only be legal when Cond is a
19767       // build_vector of constants. This will be taken care in a later
19768       // condition.
19769       (TLI.isOperationLegalOrCustom(ISD::VSELECT, VT) && VT != MVT::v16i16 &&
19770        VT != MVT::v8i16)) {
19771     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
19772
19773     // Don't optimize vector selects that map to mask-registers.
19774     if (BitWidth == 1)
19775       return SDValue();
19776
19777     // Check all uses of that condition operand to check whether it will be
19778     // consumed by non-BLEND instructions, which may depend on all bits are set
19779     // properly.
19780     for (SDNode::use_iterator I = Cond->use_begin(),
19781                               E = Cond->use_end(); I != E; ++I)
19782       if (I->getOpcode() != ISD::VSELECT)
19783         // TODO: Add other opcodes eventually lowered into BLEND.
19784         return SDValue();
19785
19786     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
19787     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
19788
19789     APInt KnownZero, KnownOne;
19790     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
19791                                           DCI.isBeforeLegalizeOps());
19792     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
19793         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne, TLO))
19794       DCI.CommitTargetLoweringOpt(TLO);
19795   }
19796
19797   // We should generate an X86ISD::BLENDI from a vselect if its argument
19798   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
19799   // constants. This specific pattern gets generated when we split a
19800   // selector for a 512 bit vector in a machine without AVX512 (but with
19801   // 256-bit vectors), during legalization:
19802   //
19803   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
19804   //
19805   // Iff we find this pattern and the build_vectors are built from
19806   // constants, we translate the vselect into a shuffle_vector that we
19807   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
19808   if (N->getOpcode() == ISD::VSELECT && !DCI.isBeforeLegalize()) {
19809     SDValue Shuffle = TransformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
19810     if (Shuffle.getNode())
19811       return Shuffle;
19812   }
19813
19814   return SDValue();
19815 }
19816
19817 // Check whether a boolean test is testing a boolean value generated by
19818 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
19819 // code.
19820 //
19821 // Simplify the following patterns:
19822 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
19823 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
19824 // to (Op EFLAGS Cond)
19825 //
19826 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
19827 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
19828 // to (Op EFLAGS !Cond)
19829 //
19830 // where Op could be BRCOND or CMOV.
19831 //
19832 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
19833   // Quit if not CMP and SUB with its value result used.
19834   if (Cmp.getOpcode() != X86ISD::CMP &&
19835       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
19836       return SDValue();
19837
19838   // Quit if not used as a boolean value.
19839   if (CC != X86::COND_E && CC != X86::COND_NE)
19840     return SDValue();
19841
19842   // Check CMP operands. One of them should be 0 or 1 and the other should be
19843   // an SetCC or extended from it.
19844   SDValue Op1 = Cmp.getOperand(0);
19845   SDValue Op2 = Cmp.getOperand(1);
19846
19847   SDValue SetCC;
19848   const ConstantSDNode* C = nullptr;
19849   bool needOppositeCond = (CC == X86::COND_E);
19850   bool checkAgainstTrue = false; // Is it a comparison against 1?
19851
19852   if ((C = dyn_cast<ConstantSDNode>(Op1)))
19853     SetCC = Op2;
19854   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
19855     SetCC = Op1;
19856   else // Quit if all operands are not constants.
19857     return SDValue();
19858
19859   if (C->getZExtValue() == 1) {
19860     needOppositeCond = !needOppositeCond;
19861     checkAgainstTrue = true;
19862   } else if (C->getZExtValue() != 0)
19863     // Quit if the constant is neither 0 or 1.
19864     return SDValue();
19865
19866   bool truncatedToBoolWithAnd = false;
19867   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
19868   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
19869          SetCC.getOpcode() == ISD::TRUNCATE ||
19870          SetCC.getOpcode() == ISD::AND) {
19871     if (SetCC.getOpcode() == ISD::AND) {
19872       int OpIdx = -1;
19873       ConstantSDNode *CS;
19874       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
19875           CS->getZExtValue() == 1)
19876         OpIdx = 1;
19877       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
19878           CS->getZExtValue() == 1)
19879         OpIdx = 0;
19880       if (OpIdx == -1)
19881         break;
19882       SetCC = SetCC.getOperand(OpIdx);
19883       truncatedToBoolWithAnd = true;
19884     } else
19885       SetCC = SetCC.getOperand(0);
19886   }
19887
19888   switch (SetCC.getOpcode()) {
19889   case X86ISD::SETCC_CARRY:
19890     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
19891     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
19892     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
19893     // truncated to i1 using 'and'.
19894     if (checkAgainstTrue && !truncatedToBoolWithAnd)
19895       break;
19896     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
19897            "Invalid use of SETCC_CARRY!");
19898     // FALL THROUGH
19899   case X86ISD::SETCC:
19900     // Set the condition code or opposite one if necessary.
19901     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
19902     if (needOppositeCond)
19903       CC = X86::GetOppositeBranchCondition(CC);
19904     return SetCC.getOperand(1);
19905   case X86ISD::CMOV: {
19906     // Check whether false/true value has canonical one, i.e. 0 or 1.
19907     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
19908     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
19909     // Quit if true value is not a constant.
19910     if (!TVal)
19911       return SDValue();
19912     // Quit if false value is not a constant.
19913     if (!FVal) {
19914       SDValue Op = SetCC.getOperand(0);
19915       // Skip 'zext' or 'trunc' node.
19916       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
19917           Op.getOpcode() == ISD::TRUNCATE)
19918         Op = Op.getOperand(0);
19919       // A special case for rdrand/rdseed, where 0 is set if false cond is
19920       // found.
19921       if ((Op.getOpcode() != X86ISD::RDRAND &&
19922            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
19923         return SDValue();
19924     }
19925     // Quit if false value is not the constant 0 or 1.
19926     bool FValIsFalse = true;
19927     if (FVal && FVal->getZExtValue() != 0) {
19928       if (FVal->getZExtValue() != 1)
19929         return SDValue();
19930       // If FVal is 1, opposite cond is needed.
19931       needOppositeCond = !needOppositeCond;
19932       FValIsFalse = false;
19933     }
19934     // Quit if TVal is not the constant opposite of FVal.
19935     if (FValIsFalse && TVal->getZExtValue() != 1)
19936       return SDValue();
19937     if (!FValIsFalse && TVal->getZExtValue() != 0)
19938       return SDValue();
19939     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
19940     if (needOppositeCond)
19941       CC = X86::GetOppositeBranchCondition(CC);
19942     return SetCC.getOperand(3);
19943   }
19944   }
19945
19946   return SDValue();
19947 }
19948
19949 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
19950 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
19951                                   TargetLowering::DAGCombinerInfo &DCI,
19952                                   const X86Subtarget *Subtarget) {
19953   SDLoc DL(N);
19954
19955   // If the flag operand isn't dead, don't touch this CMOV.
19956   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
19957     return SDValue();
19958
19959   SDValue FalseOp = N->getOperand(0);
19960   SDValue TrueOp = N->getOperand(1);
19961   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
19962   SDValue Cond = N->getOperand(3);
19963
19964   if (CC == X86::COND_E || CC == X86::COND_NE) {
19965     switch (Cond.getOpcode()) {
19966     default: break;
19967     case X86ISD::BSR:
19968     case X86ISD::BSF:
19969       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
19970       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
19971         return (CC == X86::COND_E) ? FalseOp : TrueOp;
19972     }
19973   }
19974
19975   SDValue Flags;
19976
19977   Flags = checkBoolTestSetCCCombine(Cond, CC);
19978   if (Flags.getNode() &&
19979       // Extra check as FCMOV only supports a subset of X86 cond.
19980       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
19981     SDValue Ops[] = { FalseOp, TrueOp,
19982                       DAG.getConstant(CC, MVT::i8), Flags };
19983     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
19984   }
19985
19986   // If this is a select between two integer constants, try to do some
19987   // optimizations.  Note that the operands are ordered the opposite of SELECT
19988   // operands.
19989   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
19990     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
19991       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
19992       // larger than FalseC (the false value).
19993       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
19994         CC = X86::GetOppositeBranchCondition(CC);
19995         std::swap(TrueC, FalseC);
19996         std::swap(TrueOp, FalseOp);
19997       }
19998
19999       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
20000       // This is efficient for any integer data type (including i8/i16) and
20001       // shift amount.
20002       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
20003         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
20004                            DAG.getConstant(CC, MVT::i8), Cond);
20005
20006         // Zero extend the condition if needed.
20007         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
20008
20009         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
20010         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
20011                            DAG.getConstant(ShAmt, MVT::i8));
20012         if (N->getNumValues() == 2)  // Dead flag value?
20013           return DCI.CombineTo(N, Cond, SDValue());
20014         return Cond;
20015       }
20016
20017       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
20018       // for any integer data type, including i8/i16.
20019       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
20020         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
20021                            DAG.getConstant(CC, MVT::i8), Cond);
20022
20023         // Zero extend the condition if needed.
20024         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
20025                            FalseC->getValueType(0), Cond);
20026         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
20027                            SDValue(FalseC, 0));
20028
20029         if (N->getNumValues() == 2)  // Dead flag value?
20030           return DCI.CombineTo(N, Cond, SDValue());
20031         return Cond;
20032       }
20033
20034       // Optimize cases that will turn into an LEA instruction.  This requires
20035       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
20036       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
20037         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
20038         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
20039
20040         bool isFastMultiplier = false;
20041         if (Diff < 10) {
20042           switch ((unsigned char)Diff) {
20043           default: break;
20044           case 1:  // result = add base, cond
20045           case 2:  // result = lea base(    , cond*2)
20046           case 3:  // result = lea base(cond, cond*2)
20047           case 4:  // result = lea base(    , cond*4)
20048           case 5:  // result = lea base(cond, cond*4)
20049           case 8:  // result = lea base(    , cond*8)
20050           case 9:  // result = lea base(cond, cond*8)
20051             isFastMultiplier = true;
20052             break;
20053           }
20054         }
20055
20056         if (isFastMultiplier) {
20057           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
20058           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
20059                              DAG.getConstant(CC, MVT::i8), Cond);
20060           // Zero extend the condition if needed.
20061           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
20062                              Cond);
20063           // Scale the condition by the difference.
20064           if (Diff != 1)
20065             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
20066                                DAG.getConstant(Diff, Cond.getValueType()));
20067
20068           // Add the base if non-zero.
20069           if (FalseC->getAPIntValue() != 0)
20070             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
20071                                SDValue(FalseC, 0));
20072           if (N->getNumValues() == 2)  // Dead flag value?
20073             return DCI.CombineTo(N, Cond, SDValue());
20074           return Cond;
20075         }
20076       }
20077     }
20078   }
20079
20080   // Handle these cases:
20081   //   (select (x != c), e, c) -> select (x != c), e, x),
20082   //   (select (x == c), c, e) -> select (x == c), x, e)
20083   // where the c is an integer constant, and the "select" is the combination
20084   // of CMOV and CMP.
20085   //
20086   // The rationale for this change is that the conditional-move from a constant
20087   // needs two instructions, however, conditional-move from a register needs
20088   // only one instruction.
20089   //
20090   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
20091   //  some instruction-combining opportunities. This opt needs to be
20092   //  postponed as late as possible.
20093   //
20094   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
20095     // the DCI.xxxx conditions are provided to postpone the optimization as
20096     // late as possible.
20097
20098     ConstantSDNode *CmpAgainst = nullptr;
20099     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
20100         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
20101         !isa<ConstantSDNode>(Cond.getOperand(0))) {
20102
20103       if (CC == X86::COND_NE &&
20104           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
20105         CC = X86::GetOppositeBranchCondition(CC);
20106         std::swap(TrueOp, FalseOp);
20107       }
20108
20109       if (CC == X86::COND_E &&
20110           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
20111         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
20112                           DAG.getConstant(CC, MVT::i8), Cond };
20113         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
20114       }
20115     }
20116   }
20117
20118   return SDValue();
20119 }
20120
20121 static SDValue PerformINTRINSIC_WO_CHAINCombine(SDNode *N, SelectionDAG &DAG,
20122                                                 const X86Subtarget *Subtarget) {
20123   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
20124   switch (IntNo) {
20125   default: return SDValue();
20126   // SSE/AVX/AVX2 blend intrinsics.
20127   case Intrinsic::x86_avx2_pblendvb:
20128   case Intrinsic::x86_avx2_pblendw:
20129   case Intrinsic::x86_avx2_pblendd_128:
20130   case Intrinsic::x86_avx2_pblendd_256:
20131     // Don't try to simplify this intrinsic if we don't have AVX2.
20132     if (!Subtarget->hasAVX2())
20133       return SDValue();
20134     // FALL-THROUGH
20135   case Intrinsic::x86_avx_blend_pd_256:
20136   case Intrinsic::x86_avx_blend_ps_256:
20137   case Intrinsic::x86_avx_blendv_pd_256:
20138   case Intrinsic::x86_avx_blendv_ps_256:
20139     // Don't try to simplify this intrinsic if we don't have AVX.
20140     if (!Subtarget->hasAVX())
20141       return SDValue();
20142     // FALL-THROUGH
20143   case Intrinsic::x86_sse41_pblendw:
20144   case Intrinsic::x86_sse41_blendpd:
20145   case Intrinsic::x86_sse41_blendps:
20146   case Intrinsic::x86_sse41_blendvps:
20147   case Intrinsic::x86_sse41_blendvpd:
20148   case Intrinsic::x86_sse41_pblendvb: {
20149     SDValue Op0 = N->getOperand(1);
20150     SDValue Op1 = N->getOperand(2);
20151     SDValue Mask = N->getOperand(3);
20152
20153     // Don't try to simplify this intrinsic if we don't have SSE4.1.
20154     if (!Subtarget->hasSSE41())
20155       return SDValue();
20156
20157     // fold (blend A, A, Mask) -> A
20158     if (Op0 == Op1)
20159       return Op0;
20160     // fold (blend A, B, allZeros) -> A
20161     if (ISD::isBuildVectorAllZeros(Mask.getNode()))
20162       return Op0;
20163     // fold (blend A, B, allOnes) -> B
20164     if (ISD::isBuildVectorAllOnes(Mask.getNode()))
20165       return Op1;
20166
20167     // Simplify the case where the mask is a constant i32 value.
20168     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Mask)) {
20169       if (C->isNullValue())
20170         return Op0;
20171       if (C->isAllOnesValue())
20172         return Op1;
20173     }
20174
20175     return SDValue();
20176   }
20177
20178   // Packed SSE2/AVX2 arithmetic shift immediate intrinsics.
20179   case Intrinsic::x86_sse2_psrai_w:
20180   case Intrinsic::x86_sse2_psrai_d:
20181   case Intrinsic::x86_avx2_psrai_w:
20182   case Intrinsic::x86_avx2_psrai_d:
20183   case Intrinsic::x86_sse2_psra_w:
20184   case Intrinsic::x86_sse2_psra_d:
20185   case Intrinsic::x86_avx2_psra_w:
20186   case Intrinsic::x86_avx2_psra_d: {
20187     SDValue Op0 = N->getOperand(1);
20188     SDValue Op1 = N->getOperand(2);
20189     EVT VT = Op0.getValueType();
20190     assert(VT.isVector() && "Expected a vector type!");
20191
20192     if (isa<BuildVectorSDNode>(Op1))
20193       Op1 = Op1.getOperand(0);
20194
20195     if (!isa<ConstantSDNode>(Op1))
20196       return SDValue();
20197
20198     EVT SVT = VT.getVectorElementType();
20199     unsigned SVTBits = SVT.getSizeInBits();
20200
20201     ConstantSDNode *CND = cast<ConstantSDNode>(Op1);
20202     const APInt &C = APInt(SVTBits, CND->getAPIntValue().getZExtValue());
20203     uint64_t ShAmt = C.getZExtValue();
20204
20205     // Don't try to convert this shift into a ISD::SRA if the shift
20206     // count is bigger than or equal to the element size.
20207     if (ShAmt >= SVTBits)
20208       return SDValue();
20209
20210     // Trivial case: if the shift count is zero, then fold this
20211     // into the first operand.
20212     if (ShAmt == 0)
20213       return Op0;
20214
20215     // Replace this packed shift intrinsic with a target independent
20216     // shift dag node.
20217     SDValue Splat = DAG.getConstant(C, VT);
20218     return DAG.getNode(ISD::SRA, SDLoc(N), VT, Op0, Splat);
20219   }
20220   }
20221 }
20222
20223 /// PerformMulCombine - Optimize a single multiply with constant into two
20224 /// in order to implement it with two cheaper instructions, e.g.
20225 /// LEA + SHL, LEA + LEA.
20226 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
20227                                  TargetLowering::DAGCombinerInfo &DCI) {
20228   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
20229     return SDValue();
20230
20231   EVT VT = N->getValueType(0);
20232   if (VT != MVT::i64)
20233     return SDValue();
20234
20235   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
20236   if (!C)
20237     return SDValue();
20238   uint64_t MulAmt = C->getZExtValue();
20239   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
20240     return SDValue();
20241
20242   uint64_t MulAmt1 = 0;
20243   uint64_t MulAmt2 = 0;
20244   if ((MulAmt % 9) == 0) {
20245     MulAmt1 = 9;
20246     MulAmt2 = MulAmt / 9;
20247   } else if ((MulAmt % 5) == 0) {
20248     MulAmt1 = 5;
20249     MulAmt2 = MulAmt / 5;
20250   } else if ((MulAmt % 3) == 0) {
20251     MulAmt1 = 3;
20252     MulAmt2 = MulAmt / 3;
20253   }
20254   if (MulAmt2 &&
20255       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
20256     SDLoc DL(N);
20257
20258     if (isPowerOf2_64(MulAmt2) &&
20259         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
20260       // If second multiplifer is pow2, issue it first. We want the multiply by
20261       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
20262       // is an add.
20263       std::swap(MulAmt1, MulAmt2);
20264
20265     SDValue NewMul;
20266     if (isPowerOf2_64(MulAmt1))
20267       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
20268                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
20269     else
20270       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
20271                            DAG.getConstant(MulAmt1, VT));
20272
20273     if (isPowerOf2_64(MulAmt2))
20274       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
20275                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
20276     else
20277       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
20278                            DAG.getConstant(MulAmt2, VT));
20279
20280     // Do not add new nodes to DAG combiner worklist.
20281     DCI.CombineTo(N, NewMul, false);
20282   }
20283   return SDValue();
20284 }
20285
20286 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
20287   SDValue N0 = N->getOperand(0);
20288   SDValue N1 = N->getOperand(1);
20289   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
20290   EVT VT = N0.getValueType();
20291
20292   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
20293   // since the result of setcc_c is all zero's or all ones.
20294   if (VT.isInteger() && !VT.isVector() &&
20295       N1C && N0.getOpcode() == ISD::AND &&
20296       N0.getOperand(1).getOpcode() == ISD::Constant) {
20297     SDValue N00 = N0.getOperand(0);
20298     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
20299         ((N00.getOpcode() == ISD::ANY_EXTEND ||
20300           N00.getOpcode() == ISD::ZERO_EXTEND) &&
20301          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
20302       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
20303       APInt ShAmt = N1C->getAPIntValue();
20304       Mask = Mask.shl(ShAmt);
20305       if (Mask != 0)
20306         return DAG.getNode(ISD::AND, SDLoc(N), VT,
20307                            N00, DAG.getConstant(Mask, VT));
20308     }
20309   }
20310
20311   // Hardware support for vector shifts is sparse which makes us scalarize the
20312   // vector operations in many cases. Also, on sandybridge ADD is faster than
20313   // shl.
20314   // (shl V, 1) -> add V,V
20315   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
20316     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
20317       assert(N0.getValueType().isVector() && "Invalid vector shift type");
20318       // We shift all of the values by one. In many cases we do not have
20319       // hardware support for this operation. This is better expressed as an ADD
20320       // of two values.
20321       if (N1SplatC->getZExtValue() == 1)
20322         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
20323     }
20324
20325   return SDValue();
20326 }
20327
20328 /// \brief Returns a vector of 0s if the node in input is a vector logical
20329 /// shift by a constant amount which is known to be bigger than or equal
20330 /// to the vector element size in bits.
20331 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
20332                                       const X86Subtarget *Subtarget) {
20333   EVT VT = N->getValueType(0);
20334
20335   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
20336       (!Subtarget->hasInt256() ||
20337        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
20338     return SDValue();
20339
20340   SDValue Amt = N->getOperand(1);
20341   SDLoc DL(N);
20342   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
20343     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
20344       APInt ShiftAmt = AmtSplat->getAPIntValue();
20345       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
20346
20347       // SSE2/AVX2 logical shifts always return a vector of 0s
20348       // if the shift amount is bigger than or equal to
20349       // the element size. The constant shift amount will be
20350       // encoded as a 8-bit immediate.
20351       if (ShiftAmt.trunc(8).uge(MaxAmount))
20352         return getZeroVector(VT, Subtarget, DAG, DL);
20353     }
20354
20355   return SDValue();
20356 }
20357
20358 /// PerformShiftCombine - Combine shifts.
20359 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
20360                                    TargetLowering::DAGCombinerInfo &DCI,
20361                                    const X86Subtarget *Subtarget) {
20362   if (N->getOpcode() == ISD::SHL) {
20363     SDValue V = PerformSHLCombine(N, DAG);
20364     if (V.getNode()) return V;
20365   }
20366
20367   if (N->getOpcode() != ISD::SRA) {
20368     // Try to fold this logical shift into a zero vector.
20369     SDValue V = performShiftToAllZeros(N, DAG, Subtarget);
20370     if (V.getNode()) return V;
20371   }
20372
20373   return SDValue();
20374 }
20375
20376 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
20377 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
20378 // and friends.  Likewise for OR -> CMPNEQSS.
20379 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
20380                             TargetLowering::DAGCombinerInfo &DCI,
20381                             const X86Subtarget *Subtarget) {
20382   unsigned opcode;
20383
20384   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
20385   // we're requiring SSE2 for both.
20386   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
20387     SDValue N0 = N->getOperand(0);
20388     SDValue N1 = N->getOperand(1);
20389     SDValue CMP0 = N0->getOperand(1);
20390     SDValue CMP1 = N1->getOperand(1);
20391     SDLoc DL(N);
20392
20393     // The SETCCs should both refer to the same CMP.
20394     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
20395       return SDValue();
20396
20397     SDValue CMP00 = CMP0->getOperand(0);
20398     SDValue CMP01 = CMP0->getOperand(1);
20399     EVT     VT    = CMP00.getValueType();
20400
20401     if (VT == MVT::f32 || VT == MVT::f64) {
20402       bool ExpectingFlags = false;
20403       // Check for any users that want flags:
20404       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
20405            !ExpectingFlags && UI != UE; ++UI)
20406         switch (UI->getOpcode()) {
20407         default:
20408         case ISD::BR_CC:
20409         case ISD::BRCOND:
20410         case ISD::SELECT:
20411           ExpectingFlags = true;
20412           break;
20413         case ISD::CopyToReg:
20414         case ISD::SIGN_EXTEND:
20415         case ISD::ZERO_EXTEND:
20416         case ISD::ANY_EXTEND:
20417           break;
20418         }
20419
20420       if (!ExpectingFlags) {
20421         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
20422         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
20423
20424         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
20425           X86::CondCode tmp = cc0;
20426           cc0 = cc1;
20427           cc1 = tmp;
20428         }
20429
20430         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
20431             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
20432           // FIXME: need symbolic constants for these magic numbers.
20433           // See X86ATTInstPrinter.cpp:printSSECC().
20434           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
20435           if (Subtarget->hasAVX512()) {
20436             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
20437                                          CMP01, DAG.getConstant(x86cc, MVT::i8));
20438             if (N->getValueType(0) != MVT::i1)
20439               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
20440                                  FSetCC);
20441             return FSetCC;
20442           }
20443           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
20444                                               CMP00.getValueType(), CMP00, CMP01,
20445                                               DAG.getConstant(x86cc, MVT::i8));
20446
20447           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
20448           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
20449
20450           if (is64BitFP && !Subtarget->is64Bit()) {
20451             // On a 32-bit target, we cannot bitcast the 64-bit float to a
20452             // 64-bit integer, since that's not a legal type. Since
20453             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
20454             // bits, but can do this little dance to extract the lowest 32 bits
20455             // and work with those going forward.
20456             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
20457                                            OnesOrZeroesF);
20458             SDValue Vector32 = DAG.getNode(ISD::BITCAST, DL, MVT::v4f32,
20459                                            Vector64);
20460             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
20461                                         Vector32, DAG.getIntPtrConstant(0));
20462             IntVT = MVT::i32;
20463           }
20464
20465           SDValue OnesOrZeroesI = DAG.getNode(ISD::BITCAST, DL, IntVT, OnesOrZeroesF);
20466           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
20467                                       DAG.getConstant(1, IntVT));
20468           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8, ANDed);
20469           return OneBitOfTruth;
20470         }
20471       }
20472     }
20473   }
20474   return SDValue();
20475 }
20476
20477 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
20478 /// so it can be folded inside ANDNP.
20479 static bool CanFoldXORWithAllOnes(const SDNode *N) {
20480   EVT VT = N->getValueType(0);
20481
20482   // Match direct AllOnes for 128 and 256-bit vectors
20483   if (ISD::isBuildVectorAllOnes(N))
20484     return true;
20485
20486   // Look through a bit convert.
20487   if (N->getOpcode() == ISD::BITCAST)
20488     N = N->getOperand(0).getNode();
20489
20490   // Sometimes the operand may come from a insert_subvector building a 256-bit
20491   // allones vector
20492   if (VT.is256BitVector() &&
20493       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
20494     SDValue V1 = N->getOperand(0);
20495     SDValue V2 = N->getOperand(1);
20496
20497     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
20498         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
20499         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
20500         ISD::isBuildVectorAllOnes(V2.getNode()))
20501       return true;
20502   }
20503
20504   return false;
20505 }
20506
20507 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
20508 // register. In most cases we actually compare or select YMM-sized registers
20509 // and mixing the two types creates horrible code. This method optimizes
20510 // some of the transition sequences.
20511 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
20512                                  TargetLowering::DAGCombinerInfo &DCI,
20513                                  const X86Subtarget *Subtarget) {
20514   EVT VT = N->getValueType(0);
20515   if (!VT.is256BitVector())
20516     return SDValue();
20517
20518   assert((N->getOpcode() == ISD::ANY_EXTEND ||
20519           N->getOpcode() == ISD::ZERO_EXTEND ||
20520           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
20521
20522   SDValue Narrow = N->getOperand(0);
20523   EVT NarrowVT = Narrow->getValueType(0);
20524   if (!NarrowVT.is128BitVector())
20525     return SDValue();
20526
20527   if (Narrow->getOpcode() != ISD::XOR &&
20528       Narrow->getOpcode() != ISD::AND &&
20529       Narrow->getOpcode() != ISD::OR)
20530     return SDValue();
20531
20532   SDValue N0  = Narrow->getOperand(0);
20533   SDValue N1  = Narrow->getOperand(1);
20534   SDLoc DL(Narrow);
20535
20536   // The Left side has to be a trunc.
20537   if (N0.getOpcode() != ISD::TRUNCATE)
20538     return SDValue();
20539
20540   // The type of the truncated inputs.
20541   EVT WideVT = N0->getOperand(0)->getValueType(0);
20542   if (WideVT != VT)
20543     return SDValue();
20544
20545   // The right side has to be a 'trunc' or a constant vector.
20546   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
20547   ConstantSDNode *RHSConstSplat = nullptr;
20548   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
20549     RHSConstSplat = RHSBV->getConstantSplatNode();
20550   if (!RHSTrunc && !RHSConstSplat)
20551     return SDValue();
20552
20553   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20554
20555   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
20556     return SDValue();
20557
20558   // Set N0 and N1 to hold the inputs to the new wide operation.
20559   N0 = N0->getOperand(0);
20560   if (RHSConstSplat) {
20561     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
20562                      SDValue(RHSConstSplat, 0));
20563     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
20564     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
20565   } else if (RHSTrunc) {
20566     N1 = N1->getOperand(0);
20567   }
20568
20569   // Generate the wide operation.
20570   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
20571   unsigned Opcode = N->getOpcode();
20572   switch (Opcode) {
20573   case ISD::ANY_EXTEND:
20574     return Op;
20575   case ISD::ZERO_EXTEND: {
20576     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
20577     APInt Mask = APInt::getAllOnesValue(InBits);
20578     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
20579     return DAG.getNode(ISD::AND, DL, VT,
20580                        Op, DAG.getConstant(Mask, VT));
20581   }
20582   case ISD::SIGN_EXTEND:
20583     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
20584                        Op, DAG.getValueType(NarrowVT));
20585   default:
20586     llvm_unreachable("Unexpected opcode");
20587   }
20588 }
20589
20590 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
20591                                  TargetLowering::DAGCombinerInfo &DCI,
20592                                  const X86Subtarget *Subtarget) {
20593   EVT VT = N->getValueType(0);
20594   if (DCI.isBeforeLegalizeOps())
20595     return SDValue();
20596
20597   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
20598   if (R.getNode())
20599     return R;
20600
20601   // Create BEXTR instructions
20602   // BEXTR is ((X >> imm) & (2**size-1))
20603   if (VT == MVT::i32 || VT == MVT::i64) {
20604     SDValue N0 = N->getOperand(0);
20605     SDValue N1 = N->getOperand(1);
20606     SDLoc DL(N);
20607
20608     // Check for BEXTR.
20609     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
20610         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
20611       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
20612       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
20613       if (MaskNode && ShiftNode) {
20614         uint64_t Mask = MaskNode->getZExtValue();
20615         uint64_t Shift = ShiftNode->getZExtValue();
20616         if (isMask_64(Mask)) {
20617           uint64_t MaskSize = CountPopulation_64(Mask);
20618           if (Shift + MaskSize <= VT.getSizeInBits())
20619             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
20620                                DAG.getConstant(Shift | (MaskSize << 8), VT));
20621         }
20622       }
20623     } // BEXTR
20624
20625     return SDValue();
20626   }
20627
20628   // Want to form ANDNP nodes:
20629   // 1) In the hopes of then easily combining them with OR and AND nodes
20630   //    to form PBLEND/PSIGN.
20631   // 2) To match ANDN packed intrinsics
20632   if (VT != MVT::v2i64 && VT != MVT::v4i64)
20633     return SDValue();
20634
20635   SDValue N0 = N->getOperand(0);
20636   SDValue N1 = N->getOperand(1);
20637   SDLoc DL(N);
20638
20639   // Check LHS for vnot
20640   if (N0.getOpcode() == ISD::XOR &&
20641       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
20642       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
20643     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
20644
20645   // Check RHS for vnot
20646   if (N1.getOpcode() == ISD::XOR &&
20647       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
20648       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
20649     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
20650
20651   return SDValue();
20652 }
20653
20654 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
20655                                 TargetLowering::DAGCombinerInfo &DCI,
20656                                 const X86Subtarget *Subtarget) {
20657   if (DCI.isBeforeLegalizeOps())
20658     return SDValue();
20659
20660   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
20661   if (R.getNode())
20662     return R;
20663
20664   SDValue N0 = N->getOperand(0);
20665   SDValue N1 = N->getOperand(1);
20666   EVT VT = N->getValueType(0);
20667
20668   // look for psign/blend
20669   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
20670     if (!Subtarget->hasSSSE3() ||
20671         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
20672       return SDValue();
20673
20674     // Canonicalize pandn to RHS
20675     if (N0.getOpcode() == X86ISD::ANDNP)
20676       std::swap(N0, N1);
20677     // or (and (m, y), (pandn m, x))
20678     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
20679       SDValue Mask = N1.getOperand(0);
20680       SDValue X    = N1.getOperand(1);
20681       SDValue Y;
20682       if (N0.getOperand(0) == Mask)
20683         Y = N0.getOperand(1);
20684       if (N0.getOperand(1) == Mask)
20685         Y = N0.getOperand(0);
20686
20687       // Check to see if the mask appeared in both the AND and ANDNP and
20688       if (!Y.getNode())
20689         return SDValue();
20690
20691       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
20692       // Look through mask bitcast.
20693       if (Mask.getOpcode() == ISD::BITCAST)
20694         Mask = Mask.getOperand(0);
20695       if (X.getOpcode() == ISD::BITCAST)
20696         X = X.getOperand(0);
20697       if (Y.getOpcode() == ISD::BITCAST)
20698         Y = Y.getOperand(0);
20699
20700       EVT MaskVT = Mask.getValueType();
20701
20702       // Validate that the Mask operand is a vector sra node.
20703       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
20704       // there is no psrai.b
20705       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
20706       unsigned SraAmt = ~0;
20707       if (Mask.getOpcode() == ISD::SRA) {
20708         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
20709           if (auto *AmtConst = AmtBV->getConstantSplatNode())
20710             SraAmt = AmtConst->getZExtValue();
20711       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
20712         SDValue SraC = Mask.getOperand(1);
20713         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
20714       }
20715       if ((SraAmt + 1) != EltBits)
20716         return SDValue();
20717
20718       SDLoc DL(N);
20719
20720       // Now we know we at least have a plendvb with the mask val.  See if
20721       // we can form a psignb/w/d.
20722       // psign = x.type == y.type == mask.type && y = sub(0, x);
20723       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
20724           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
20725           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
20726         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
20727                "Unsupported VT for PSIGN");
20728         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
20729         return DAG.getNode(ISD::BITCAST, DL, VT, Mask);
20730       }
20731       // PBLENDVB only available on SSE 4.1
20732       if (!Subtarget->hasSSE41())
20733         return SDValue();
20734
20735       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
20736
20737       X = DAG.getNode(ISD::BITCAST, DL, BlendVT, X);
20738       Y = DAG.getNode(ISD::BITCAST, DL, BlendVT, Y);
20739       Mask = DAG.getNode(ISD::BITCAST, DL, BlendVT, Mask);
20740       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
20741       return DAG.getNode(ISD::BITCAST, DL, VT, Mask);
20742     }
20743   }
20744
20745   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
20746     return SDValue();
20747
20748   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
20749   MachineFunction &MF = DAG.getMachineFunction();
20750   bool OptForSize = MF.getFunction()->getAttributes().
20751     hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize);
20752
20753   // SHLD/SHRD instructions have lower register pressure, but on some
20754   // platforms they have higher latency than the equivalent
20755   // series of shifts/or that would otherwise be generated.
20756   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
20757   // have higher latencies and we are not optimizing for size.
20758   if (!OptForSize && Subtarget->isSHLDSlow())
20759     return SDValue();
20760
20761   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
20762     std::swap(N0, N1);
20763   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
20764     return SDValue();
20765   if (!N0.hasOneUse() || !N1.hasOneUse())
20766     return SDValue();
20767
20768   SDValue ShAmt0 = N0.getOperand(1);
20769   if (ShAmt0.getValueType() != MVT::i8)
20770     return SDValue();
20771   SDValue ShAmt1 = N1.getOperand(1);
20772   if (ShAmt1.getValueType() != MVT::i8)
20773     return SDValue();
20774   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
20775     ShAmt0 = ShAmt0.getOperand(0);
20776   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
20777     ShAmt1 = ShAmt1.getOperand(0);
20778
20779   SDLoc DL(N);
20780   unsigned Opc = X86ISD::SHLD;
20781   SDValue Op0 = N0.getOperand(0);
20782   SDValue Op1 = N1.getOperand(0);
20783   if (ShAmt0.getOpcode() == ISD::SUB) {
20784     Opc = X86ISD::SHRD;
20785     std::swap(Op0, Op1);
20786     std::swap(ShAmt0, ShAmt1);
20787   }
20788
20789   unsigned Bits = VT.getSizeInBits();
20790   if (ShAmt1.getOpcode() == ISD::SUB) {
20791     SDValue Sum = ShAmt1.getOperand(0);
20792     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
20793       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
20794       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
20795         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
20796       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
20797         return DAG.getNode(Opc, DL, VT,
20798                            Op0, Op1,
20799                            DAG.getNode(ISD::TRUNCATE, DL,
20800                                        MVT::i8, ShAmt0));
20801     }
20802   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
20803     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
20804     if (ShAmt0C &&
20805         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
20806       return DAG.getNode(Opc, DL, VT,
20807                          N0.getOperand(0), N1.getOperand(0),
20808                          DAG.getNode(ISD::TRUNCATE, DL,
20809                                        MVT::i8, ShAmt0));
20810   }
20811
20812   return SDValue();
20813 }
20814
20815 // Generate NEG and CMOV for integer abs.
20816 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
20817   EVT VT = N->getValueType(0);
20818
20819   // Since X86 does not have CMOV for 8-bit integer, we don't convert
20820   // 8-bit integer abs to NEG and CMOV.
20821   if (VT.isInteger() && VT.getSizeInBits() == 8)
20822     return SDValue();
20823
20824   SDValue N0 = N->getOperand(0);
20825   SDValue N1 = N->getOperand(1);
20826   SDLoc DL(N);
20827
20828   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
20829   // and change it to SUB and CMOV.
20830   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
20831       N0.getOpcode() == ISD::ADD &&
20832       N0.getOperand(1) == N1 &&
20833       N1.getOpcode() == ISD::SRA &&
20834       N1.getOperand(0) == N0.getOperand(0))
20835     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
20836       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
20837         // Generate SUB & CMOV.
20838         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
20839                                   DAG.getConstant(0, VT), N0.getOperand(0));
20840
20841         SDValue Ops[] = { N0.getOperand(0), Neg,
20842                           DAG.getConstant(X86::COND_GE, MVT::i8),
20843                           SDValue(Neg.getNode(), 1) };
20844         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
20845       }
20846   return SDValue();
20847 }
20848
20849 // PerformXorCombine - Attempts to turn XOR nodes into BLSMSK nodes
20850 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
20851                                  TargetLowering::DAGCombinerInfo &DCI,
20852                                  const X86Subtarget *Subtarget) {
20853   if (DCI.isBeforeLegalizeOps())
20854     return SDValue();
20855
20856   if (Subtarget->hasCMov()) {
20857     SDValue RV = performIntegerAbsCombine(N, DAG);
20858     if (RV.getNode())
20859       return RV;
20860   }
20861
20862   return SDValue();
20863 }
20864
20865 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
20866 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
20867                                   TargetLowering::DAGCombinerInfo &DCI,
20868                                   const X86Subtarget *Subtarget) {
20869   LoadSDNode *Ld = cast<LoadSDNode>(N);
20870   EVT RegVT = Ld->getValueType(0);
20871   EVT MemVT = Ld->getMemoryVT();
20872   SDLoc dl(Ld);
20873   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20874   unsigned RegSz = RegVT.getSizeInBits();
20875
20876   // On Sandybridge unaligned 256bit loads are inefficient.
20877   ISD::LoadExtType Ext = Ld->getExtensionType();
20878   unsigned Alignment = Ld->getAlignment();
20879   bool IsAligned = Alignment == 0 || Alignment >= MemVT.getSizeInBits()/8;
20880   if (RegVT.is256BitVector() && !Subtarget->hasInt256() &&
20881       !DCI.isBeforeLegalizeOps() && !IsAligned && Ext == ISD::NON_EXTLOAD) {
20882     unsigned NumElems = RegVT.getVectorNumElements();
20883     if (NumElems < 2)
20884       return SDValue();
20885
20886     SDValue Ptr = Ld->getBasePtr();
20887     SDValue Increment = DAG.getConstant(16, TLI.getPointerTy());
20888
20889     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
20890                                   NumElems/2);
20891     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
20892                                 Ld->getPointerInfo(), Ld->isVolatile(),
20893                                 Ld->isNonTemporal(), Ld->isInvariant(),
20894                                 Alignment);
20895     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
20896     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
20897                                 Ld->getPointerInfo(), Ld->isVolatile(),
20898                                 Ld->isNonTemporal(), Ld->isInvariant(),
20899                                 std::min(16U, Alignment));
20900     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
20901                              Load1.getValue(1),
20902                              Load2.getValue(1));
20903
20904     SDValue NewVec = DAG.getUNDEF(RegVT);
20905     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
20906     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
20907     return DCI.CombineTo(N, NewVec, TF, true);
20908   }
20909
20910   // If this is a vector EXT Load then attempt to optimize it using a
20911   // shuffle. If SSSE3 is not available we may emit an illegal shuffle but the
20912   // expansion is still better than scalar code.
20913   // We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise we'll
20914   // emit a shuffle and a arithmetic shift.
20915   // TODO: It is possible to support ZExt by zeroing the undef values
20916   // during the shuffle phase or after the shuffle.
20917   if (RegVT.isVector() && RegVT.isInteger() && Subtarget->hasSSE2() &&
20918       (Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)) {
20919     assert(MemVT != RegVT && "Cannot extend to the same type");
20920     assert(MemVT.isVector() && "Must load a vector from memory");
20921
20922     unsigned NumElems = RegVT.getVectorNumElements();
20923     unsigned MemSz = MemVT.getSizeInBits();
20924     assert(RegSz > MemSz && "Register size must be greater than the mem size");
20925
20926     if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256())
20927       return SDValue();
20928
20929     // All sizes must be a power of two.
20930     if (!isPowerOf2_32(RegSz * MemSz * NumElems))
20931       return SDValue();
20932
20933     // Attempt to load the original value using scalar loads.
20934     // Find the largest scalar type that divides the total loaded size.
20935     MVT SclrLoadTy = MVT::i8;
20936     for (unsigned tp = MVT::FIRST_INTEGER_VALUETYPE;
20937          tp < MVT::LAST_INTEGER_VALUETYPE; ++tp) {
20938       MVT Tp = (MVT::SimpleValueType)tp;
20939       if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
20940         SclrLoadTy = Tp;
20941       }
20942     }
20943
20944     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
20945     if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
20946         (64 <= MemSz))
20947       SclrLoadTy = MVT::f64;
20948
20949     // Calculate the number of scalar loads that we need to perform
20950     // in order to load our vector from memory.
20951     unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
20952     if (Ext == ISD::SEXTLOAD && NumLoads > 1)
20953       return SDValue();
20954
20955     unsigned loadRegZize = RegSz;
20956     if (Ext == ISD::SEXTLOAD && RegSz == 256)
20957       loadRegZize /= 2;
20958
20959     // Represent our vector as a sequence of elements which are the
20960     // largest scalar that we can load.
20961     EVT LoadUnitVecVT = EVT::getVectorVT(*DAG.getContext(), SclrLoadTy,
20962       loadRegZize/SclrLoadTy.getSizeInBits());
20963
20964     // Represent the data using the same element type that is stored in
20965     // memory. In practice, we ''widen'' MemVT.
20966     EVT WideVecVT =
20967           EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
20968                        loadRegZize/MemVT.getScalarType().getSizeInBits());
20969
20970     assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
20971       "Invalid vector type");
20972
20973     // We can't shuffle using an illegal type.
20974     if (!TLI.isTypeLegal(WideVecVT))
20975       return SDValue();
20976
20977     SmallVector<SDValue, 8> Chains;
20978     SDValue Ptr = Ld->getBasePtr();
20979     SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits()/8,
20980                                         TLI.getPointerTy());
20981     SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
20982
20983     for (unsigned i = 0; i < NumLoads; ++i) {
20984       // Perform a single load.
20985       SDValue ScalarLoad = DAG.getLoad(SclrLoadTy, dl, Ld->getChain(),
20986                                        Ptr, Ld->getPointerInfo(),
20987                                        Ld->isVolatile(), Ld->isNonTemporal(),
20988                                        Ld->isInvariant(), Ld->getAlignment());
20989       Chains.push_back(ScalarLoad.getValue(1));
20990       // Create the first element type using SCALAR_TO_VECTOR in order to avoid
20991       // another round of DAGCombining.
20992       if (i == 0)
20993         Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
20994       else
20995         Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
20996                           ScalarLoad, DAG.getIntPtrConstant(i));
20997
20998       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
20999     }
21000
21001     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
21002
21003     // Bitcast the loaded value to a vector of the original element type, in
21004     // the size of the target vector type.
21005     SDValue SlicedVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Res);
21006     unsigned SizeRatio = RegSz/MemSz;
21007
21008     if (Ext == ISD::SEXTLOAD) {
21009       // If we have SSE4.1 we can directly emit a VSEXT node.
21010       if (Subtarget->hasSSE41()) {
21011         SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
21012         return DCI.CombineTo(N, Sext, TF, true);
21013       }
21014
21015       // Otherwise we'll shuffle the small elements in the high bits of the
21016       // larger type and perform an arithmetic shift. If the shift is not legal
21017       // it's better to scalarize.
21018       if (!TLI.isOperationLegalOrCustom(ISD::SRA, RegVT))
21019         return SDValue();
21020
21021       // Redistribute the loaded elements into the different locations.
21022       SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
21023       for (unsigned i = 0; i != NumElems; ++i)
21024         ShuffleVec[i*SizeRatio + SizeRatio-1] = i;
21025
21026       SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
21027                                            DAG.getUNDEF(WideVecVT),
21028                                            &ShuffleVec[0]);
21029
21030       Shuff = DAG.getNode(ISD::BITCAST, dl, RegVT, Shuff);
21031
21032       // Build the arithmetic shift.
21033       unsigned Amt = RegVT.getVectorElementType().getSizeInBits() -
21034                      MemVT.getVectorElementType().getSizeInBits();
21035       Shuff = DAG.getNode(ISD::SRA, dl, RegVT, Shuff,
21036                           DAG.getConstant(Amt, RegVT));
21037
21038       return DCI.CombineTo(N, Shuff, TF, true);
21039     }
21040
21041     // Redistribute the loaded elements into the different locations.
21042     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
21043     for (unsigned i = 0; i != NumElems; ++i)
21044       ShuffleVec[i*SizeRatio] = i;
21045
21046     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
21047                                          DAG.getUNDEF(WideVecVT),
21048                                          &ShuffleVec[0]);
21049
21050     // Bitcast to the requested type.
21051     Shuff = DAG.getNode(ISD::BITCAST, dl, RegVT, Shuff);
21052     // Replace the original load with the new sequence
21053     // and return the new chain.
21054     return DCI.CombineTo(N, Shuff, TF, true);
21055   }
21056
21057   return SDValue();
21058 }
21059
21060 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
21061 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
21062                                    const X86Subtarget *Subtarget) {
21063   StoreSDNode *St = cast<StoreSDNode>(N);
21064   EVT VT = St->getValue().getValueType();
21065   EVT StVT = St->getMemoryVT();
21066   SDLoc dl(St);
21067   SDValue StoredVal = St->getOperand(1);
21068   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21069
21070   // If we are saving a concatenation of two XMM registers, perform two stores.
21071   // On Sandy Bridge, 256-bit memory operations are executed by two
21072   // 128-bit ports. However, on Haswell it is better to issue a single 256-bit
21073   // memory  operation.
21074   unsigned Alignment = St->getAlignment();
21075   bool IsAligned = Alignment == 0 || Alignment >= VT.getSizeInBits()/8;
21076   if (VT.is256BitVector() && !Subtarget->hasInt256() &&
21077       StVT == VT && !IsAligned) {
21078     unsigned NumElems = VT.getVectorNumElements();
21079     if (NumElems < 2)
21080       return SDValue();
21081
21082     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
21083     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
21084
21085     SDValue Stride = DAG.getConstant(16, TLI.getPointerTy());
21086     SDValue Ptr0 = St->getBasePtr();
21087     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
21088
21089     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
21090                                 St->getPointerInfo(), St->isVolatile(),
21091                                 St->isNonTemporal(), Alignment);
21092     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
21093                                 St->getPointerInfo(), St->isVolatile(),
21094                                 St->isNonTemporal(),
21095                                 std::min(16U, Alignment));
21096     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
21097   }
21098
21099   // Optimize trunc store (of multiple scalars) to shuffle and store.
21100   // First, pack all of the elements in one place. Next, store to memory
21101   // in fewer chunks.
21102   if (St->isTruncatingStore() && VT.isVector()) {
21103     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21104     unsigned NumElems = VT.getVectorNumElements();
21105     assert(StVT != VT && "Cannot truncate to the same type");
21106     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
21107     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
21108
21109     // From, To sizes and ElemCount must be pow of two
21110     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
21111     // We are going to use the original vector elt for storing.
21112     // Accumulated smaller vector elements must be a multiple of the store size.
21113     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
21114
21115     unsigned SizeRatio  = FromSz / ToSz;
21116
21117     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
21118
21119     // Create a type on which we perform the shuffle
21120     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
21121             StVT.getScalarType(), NumElems*SizeRatio);
21122
21123     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
21124
21125     SDValue WideVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, St->getValue());
21126     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
21127     for (unsigned i = 0; i != NumElems; ++i)
21128       ShuffleVec[i] = i * SizeRatio;
21129
21130     // Can't shuffle using an illegal type.
21131     if (!TLI.isTypeLegal(WideVecVT))
21132       return SDValue();
21133
21134     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
21135                                          DAG.getUNDEF(WideVecVT),
21136                                          &ShuffleVec[0]);
21137     // At this point all of the data is stored at the bottom of the
21138     // register. We now need to save it to mem.
21139
21140     // Find the largest store unit
21141     MVT StoreType = MVT::i8;
21142     for (unsigned tp = MVT::FIRST_INTEGER_VALUETYPE;
21143          tp < MVT::LAST_INTEGER_VALUETYPE; ++tp) {
21144       MVT Tp = (MVT::SimpleValueType)tp;
21145       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
21146         StoreType = Tp;
21147     }
21148
21149     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
21150     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
21151         (64 <= NumElems * ToSz))
21152       StoreType = MVT::f64;
21153
21154     // Bitcast the original vector into a vector of store-size units
21155     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
21156             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
21157     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
21158     SDValue ShuffWide = DAG.getNode(ISD::BITCAST, dl, StoreVecVT, Shuff);
21159     SmallVector<SDValue, 8> Chains;
21160     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8,
21161                                         TLI.getPointerTy());
21162     SDValue Ptr = St->getBasePtr();
21163
21164     // Perform one or more big stores into memory.
21165     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
21166       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
21167                                    StoreType, ShuffWide,
21168                                    DAG.getIntPtrConstant(i));
21169       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
21170                                 St->getPointerInfo(), St->isVolatile(),
21171                                 St->isNonTemporal(), St->getAlignment());
21172       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
21173       Chains.push_back(Ch);
21174     }
21175
21176     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
21177   }
21178
21179   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
21180   // the FP state in cases where an emms may be missing.
21181   // A preferable solution to the general problem is to figure out the right
21182   // places to insert EMMS.  This qualifies as a quick hack.
21183
21184   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
21185   if (VT.getSizeInBits() != 64)
21186     return SDValue();
21187
21188   const Function *F = DAG.getMachineFunction().getFunction();
21189   bool NoImplicitFloatOps = F->getAttributes().
21190     hasAttribute(AttributeSet::FunctionIndex, Attribute::NoImplicitFloat);
21191   bool F64IsLegal = !DAG.getTarget().Options.UseSoftFloat && !NoImplicitFloatOps
21192                      && Subtarget->hasSSE2();
21193   if ((VT.isVector() ||
21194        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
21195       isa<LoadSDNode>(St->getValue()) &&
21196       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
21197       St->getChain().hasOneUse() && !St->isVolatile()) {
21198     SDNode* LdVal = St->getValue().getNode();
21199     LoadSDNode *Ld = nullptr;
21200     int TokenFactorIndex = -1;
21201     SmallVector<SDValue, 8> Ops;
21202     SDNode* ChainVal = St->getChain().getNode();
21203     // Must be a store of a load.  We currently handle two cases:  the load
21204     // is a direct child, and it's under an intervening TokenFactor.  It is
21205     // possible to dig deeper under nested TokenFactors.
21206     if (ChainVal == LdVal)
21207       Ld = cast<LoadSDNode>(St->getChain());
21208     else if (St->getValue().hasOneUse() &&
21209              ChainVal->getOpcode() == ISD::TokenFactor) {
21210       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
21211         if (ChainVal->getOperand(i).getNode() == LdVal) {
21212           TokenFactorIndex = i;
21213           Ld = cast<LoadSDNode>(St->getValue());
21214         } else
21215           Ops.push_back(ChainVal->getOperand(i));
21216       }
21217     }
21218
21219     if (!Ld || !ISD::isNormalLoad(Ld))
21220       return SDValue();
21221
21222     // If this is not the MMX case, i.e. we are just turning i64 load/store
21223     // into f64 load/store, avoid the transformation if there are multiple
21224     // uses of the loaded value.
21225     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
21226       return SDValue();
21227
21228     SDLoc LdDL(Ld);
21229     SDLoc StDL(N);
21230     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
21231     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
21232     // pair instead.
21233     if (Subtarget->is64Bit() || F64IsLegal) {
21234       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
21235       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
21236                                   Ld->getPointerInfo(), Ld->isVolatile(),
21237                                   Ld->isNonTemporal(), Ld->isInvariant(),
21238                                   Ld->getAlignment());
21239       SDValue NewChain = NewLd.getValue(1);
21240       if (TokenFactorIndex != -1) {
21241         Ops.push_back(NewChain);
21242         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
21243       }
21244       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
21245                           St->getPointerInfo(),
21246                           St->isVolatile(), St->isNonTemporal(),
21247                           St->getAlignment());
21248     }
21249
21250     // Otherwise, lower to two pairs of 32-bit loads / stores.
21251     SDValue LoAddr = Ld->getBasePtr();
21252     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
21253                                  DAG.getConstant(4, MVT::i32));
21254
21255     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
21256                                Ld->getPointerInfo(),
21257                                Ld->isVolatile(), Ld->isNonTemporal(),
21258                                Ld->isInvariant(), Ld->getAlignment());
21259     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
21260                                Ld->getPointerInfo().getWithOffset(4),
21261                                Ld->isVolatile(), Ld->isNonTemporal(),
21262                                Ld->isInvariant(),
21263                                MinAlign(Ld->getAlignment(), 4));
21264
21265     SDValue NewChain = LoLd.getValue(1);
21266     if (TokenFactorIndex != -1) {
21267       Ops.push_back(LoLd);
21268       Ops.push_back(HiLd);
21269       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
21270     }
21271
21272     LoAddr = St->getBasePtr();
21273     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
21274                          DAG.getConstant(4, MVT::i32));
21275
21276     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
21277                                 St->getPointerInfo(),
21278                                 St->isVolatile(), St->isNonTemporal(),
21279                                 St->getAlignment());
21280     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
21281                                 St->getPointerInfo().getWithOffset(4),
21282                                 St->isVolatile(),
21283                                 St->isNonTemporal(),
21284                                 MinAlign(St->getAlignment(), 4));
21285     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
21286   }
21287   return SDValue();
21288 }
21289
21290 /// isHorizontalBinOp - Return 'true' if this vector operation is "horizontal"
21291 /// and return the operands for the horizontal operation in LHS and RHS.  A
21292 /// horizontal operation performs the binary operation on successive elements
21293 /// of its first operand, then on successive elements of its second operand,
21294 /// returning the resulting values in a vector.  For example, if
21295 ///   A = < float a0, float a1, float a2, float a3 >
21296 /// and
21297 ///   B = < float b0, float b1, float b2, float b3 >
21298 /// then the result of doing a horizontal operation on A and B is
21299 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
21300 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
21301 /// A horizontal-op B, for some already available A and B, and if so then LHS is
21302 /// set to A, RHS to B, and the routine returns 'true'.
21303 /// Note that the binary operation should have the property that if one of the
21304 /// operands is UNDEF then the result is UNDEF.
21305 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
21306   // Look for the following pattern: if
21307   //   A = < float a0, float a1, float a2, float a3 >
21308   //   B = < float b0, float b1, float b2, float b3 >
21309   // and
21310   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
21311   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
21312   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
21313   // which is A horizontal-op B.
21314
21315   // At least one of the operands should be a vector shuffle.
21316   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
21317       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
21318     return false;
21319
21320   MVT VT = LHS.getSimpleValueType();
21321
21322   assert((VT.is128BitVector() || VT.is256BitVector()) &&
21323          "Unsupported vector type for horizontal add/sub");
21324
21325   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
21326   // operate independently on 128-bit lanes.
21327   unsigned NumElts = VT.getVectorNumElements();
21328   unsigned NumLanes = VT.getSizeInBits()/128;
21329   unsigned NumLaneElts = NumElts / NumLanes;
21330   assert((NumLaneElts % 2 == 0) &&
21331          "Vector type should have an even number of elements in each lane");
21332   unsigned HalfLaneElts = NumLaneElts/2;
21333
21334   // View LHS in the form
21335   //   LHS = VECTOR_SHUFFLE A, B, LMask
21336   // If LHS is not a shuffle then pretend it is the shuffle
21337   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
21338   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
21339   // type VT.
21340   SDValue A, B;
21341   SmallVector<int, 16> LMask(NumElts);
21342   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
21343     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
21344       A = LHS.getOperand(0);
21345     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
21346       B = LHS.getOperand(1);
21347     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
21348     std::copy(Mask.begin(), Mask.end(), LMask.begin());
21349   } else {
21350     if (LHS.getOpcode() != ISD::UNDEF)
21351       A = LHS;
21352     for (unsigned i = 0; i != NumElts; ++i)
21353       LMask[i] = i;
21354   }
21355
21356   // Likewise, view RHS in the form
21357   //   RHS = VECTOR_SHUFFLE C, D, RMask
21358   SDValue C, D;
21359   SmallVector<int, 16> RMask(NumElts);
21360   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
21361     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
21362       C = RHS.getOperand(0);
21363     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
21364       D = RHS.getOperand(1);
21365     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
21366     std::copy(Mask.begin(), Mask.end(), RMask.begin());
21367   } else {
21368     if (RHS.getOpcode() != ISD::UNDEF)
21369       C = RHS;
21370     for (unsigned i = 0; i != NumElts; ++i)
21371       RMask[i] = i;
21372   }
21373
21374   // Check that the shuffles are both shuffling the same vectors.
21375   if (!(A == C && B == D) && !(A == D && B == C))
21376     return false;
21377
21378   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
21379   if (!A.getNode() && !B.getNode())
21380     return false;
21381
21382   // If A and B occur in reverse order in RHS, then "swap" them (which means
21383   // rewriting the mask).
21384   if (A != C)
21385     CommuteVectorShuffleMask(RMask, NumElts);
21386
21387   // At this point LHS and RHS are equivalent to
21388   //   LHS = VECTOR_SHUFFLE A, B, LMask
21389   //   RHS = VECTOR_SHUFFLE A, B, RMask
21390   // Check that the masks correspond to performing a horizontal operation.
21391   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
21392     for (unsigned i = 0; i != NumLaneElts; ++i) {
21393       int LIdx = LMask[i+l], RIdx = RMask[i+l];
21394
21395       // Ignore any UNDEF components.
21396       if (LIdx < 0 || RIdx < 0 ||
21397           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
21398           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
21399         continue;
21400
21401       // Check that successive elements are being operated on.  If not, this is
21402       // not a horizontal operation.
21403       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
21404       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
21405       if (!(LIdx == Index && RIdx == Index + 1) &&
21406           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
21407         return false;
21408     }
21409   }
21410
21411   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
21412   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
21413   return true;
21414 }
21415
21416 /// PerformFADDCombine - Do target-specific dag combines on floating point adds.
21417 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
21418                                   const X86Subtarget *Subtarget) {
21419   EVT VT = N->getValueType(0);
21420   SDValue LHS = N->getOperand(0);
21421   SDValue RHS = N->getOperand(1);
21422
21423   // Try to synthesize horizontal adds from adds of shuffles.
21424   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
21425        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
21426       isHorizontalBinOp(LHS, RHS, true))
21427     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
21428   return SDValue();
21429 }
21430
21431 /// PerformFSUBCombine - Do target-specific dag combines on floating point subs.
21432 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
21433                                   const X86Subtarget *Subtarget) {
21434   EVT VT = N->getValueType(0);
21435   SDValue LHS = N->getOperand(0);
21436   SDValue RHS = N->getOperand(1);
21437
21438   // Try to synthesize horizontal subs from subs of shuffles.
21439   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
21440        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
21441       isHorizontalBinOp(LHS, RHS, false))
21442     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
21443   return SDValue();
21444 }
21445
21446 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
21447 /// X86ISD::FXOR nodes.
21448 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
21449   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
21450   // F[X]OR(0.0, x) -> x
21451   // F[X]OR(x, 0.0) -> x
21452   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
21453     if (C->getValueAPF().isPosZero())
21454       return N->getOperand(1);
21455   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
21456     if (C->getValueAPF().isPosZero())
21457       return N->getOperand(0);
21458   return SDValue();
21459 }
21460
21461 /// PerformFMinFMaxCombine - Do target-specific dag combines on X86ISD::FMIN and
21462 /// X86ISD::FMAX nodes.
21463 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
21464   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
21465
21466   // Only perform optimizations if UnsafeMath is used.
21467   if (!DAG.getTarget().Options.UnsafeFPMath)
21468     return SDValue();
21469
21470   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
21471   // into FMINC and FMAXC, which are Commutative operations.
21472   unsigned NewOp = 0;
21473   switch (N->getOpcode()) {
21474     default: llvm_unreachable("unknown opcode");
21475     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
21476     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
21477   }
21478
21479   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
21480                      N->getOperand(0), N->getOperand(1));
21481 }
21482
21483 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
21484 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
21485   // FAND(0.0, x) -> 0.0
21486   // FAND(x, 0.0) -> 0.0
21487   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
21488     if (C->getValueAPF().isPosZero())
21489       return N->getOperand(0);
21490   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
21491     if (C->getValueAPF().isPosZero())
21492       return N->getOperand(1);
21493   return SDValue();
21494 }
21495
21496 /// PerformFANDNCombine - Do target-specific dag combines on X86ISD::FANDN nodes
21497 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
21498   // FANDN(x, 0.0) -> 0.0
21499   // FANDN(0.0, x) -> x
21500   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
21501     if (C->getValueAPF().isPosZero())
21502       return N->getOperand(1);
21503   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
21504     if (C->getValueAPF().isPosZero())
21505       return N->getOperand(1);
21506   return SDValue();
21507 }
21508
21509 static SDValue PerformBTCombine(SDNode *N,
21510                                 SelectionDAG &DAG,
21511                                 TargetLowering::DAGCombinerInfo &DCI) {
21512   // BT ignores high bits in the bit index operand.
21513   SDValue Op1 = N->getOperand(1);
21514   if (Op1.hasOneUse()) {
21515     unsigned BitWidth = Op1.getValueSizeInBits();
21516     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
21517     APInt KnownZero, KnownOne;
21518     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
21519                                           !DCI.isBeforeLegalizeOps());
21520     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21521     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
21522         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
21523       DCI.CommitTargetLoweringOpt(TLO);
21524   }
21525   return SDValue();
21526 }
21527
21528 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
21529   SDValue Op = N->getOperand(0);
21530   if (Op.getOpcode() == ISD::BITCAST)
21531     Op = Op.getOperand(0);
21532   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
21533   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
21534       VT.getVectorElementType().getSizeInBits() ==
21535       OpVT.getVectorElementType().getSizeInBits()) {
21536     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
21537   }
21538   return SDValue();
21539 }
21540
21541 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
21542                                                const X86Subtarget *Subtarget) {
21543   EVT VT = N->getValueType(0);
21544   if (!VT.isVector())
21545     return SDValue();
21546
21547   SDValue N0 = N->getOperand(0);
21548   SDValue N1 = N->getOperand(1);
21549   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
21550   SDLoc dl(N);
21551
21552   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
21553   // both SSE and AVX2 since there is no sign-extended shift right
21554   // operation on a vector with 64-bit elements.
21555   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
21556   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
21557   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
21558       N0.getOpcode() == ISD::SIGN_EXTEND)) {
21559     SDValue N00 = N0.getOperand(0);
21560
21561     // EXTLOAD has a better solution on AVX2,
21562     // it may be replaced with X86ISD::VSEXT node.
21563     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
21564       if (!ISD::isNormalLoad(N00.getNode()))
21565         return SDValue();
21566
21567     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
21568         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
21569                                   N00, N1);
21570       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
21571     }
21572   }
21573   return SDValue();
21574 }
21575
21576 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
21577                                   TargetLowering::DAGCombinerInfo &DCI,
21578                                   const X86Subtarget *Subtarget) {
21579   if (!DCI.isBeforeLegalizeOps())
21580     return SDValue();
21581
21582   if (!Subtarget->hasFp256())
21583     return SDValue();
21584
21585   EVT VT = N->getValueType(0);
21586   if (VT.isVector() && VT.getSizeInBits() == 256) {
21587     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
21588     if (R.getNode())
21589       return R;
21590   }
21591
21592   return SDValue();
21593 }
21594
21595 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
21596                                  const X86Subtarget* Subtarget) {
21597   SDLoc dl(N);
21598   EVT VT = N->getValueType(0);
21599
21600   // Let legalize expand this if it isn't a legal type yet.
21601   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
21602     return SDValue();
21603
21604   EVT ScalarVT = VT.getScalarType();
21605   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
21606       (!Subtarget->hasFMA() && !Subtarget->hasFMA4()))
21607     return SDValue();
21608
21609   SDValue A = N->getOperand(0);
21610   SDValue B = N->getOperand(1);
21611   SDValue C = N->getOperand(2);
21612
21613   bool NegA = (A.getOpcode() == ISD::FNEG);
21614   bool NegB = (B.getOpcode() == ISD::FNEG);
21615   bool NegC = (C.getOpcode() == ISD::FNEG);
21616
21617   // Negative multiplication when NegA xor NegB
21618   bool NegMul = (NegA != NegB);
21619   if (NegA)
21620     A = A.getOperand(0);
21621   if (NegB)
21622     B = B.getOperand(0);
21623   if (NegC)
21624     C = C.getOperand(0);
21625
21626   unsigned Opcode;
21627   if (!NegMul)
21628     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
21629   else
21630     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
21631
21632   return DAG.getNode(Opcode, dl, VT, A, B, C);
21633 }
21634
21635 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
21636                                   TargetLowering::DAGCombinerInfo &DCI,
21637                                   const X86Subtarget *Subtarget) {
21638   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
21639   //           (and (i32 x86isd::setcc_carry), 1)
21640   // This eliminates the zext. This transformation is necessary because
21641   // ISD::SETCC is always legalized to i8.
21642   SDLoc dl(N);
21643   SDValue N0 = N->getOperand(0);
21644   EVT VT = N->getValueType(0);
21645
21646   if (N0.getOpcode() == ISD::AND &&
21647       N0.hasOneUse() &&
21648       N0.getOperand(0).hasOneUse()) {
21649     SDValue N00 = N0.getOperand(0);
21650     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
21651       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
21652       if (!C || C->getZExtValue() != 1)
21653         return SDValue();
21654       return DAG.getNode(ISD::AND, dl, VT,
21655                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
21656                                      N00.getOperand(0), N00.getOperand(1)),
21657                          DAG.getConstant(1, VT));
21658     }
21659   }
21660
21661   if (N0.getOpcode() == ISD::TRUNCATE &&
21662       N0.hasOneUse() &&
21663       N0.getOperand(0).hasOneUse()) {
21664     SDValue N00 = N0.getOperand(0);
21665     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
21666       return DAG.getNode(ISD::AND, dl, VT,
21667                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
21668                                      N00.getOperand(0), N00.getOperand(1)),
21669                          DAG.getConstant(1, VT));
21670     }
21671   }
21672   if (VT.is256BitVector()) {
21673     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
21674     if (R.getNode())
21675       return R;
21676   }
21677
21678   return SDValue();
21679 }
21680
21681 // Optimize x == -y --> x+y == 0
21682 //          x != -y --> x+y != 0
21683 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
21684                                       const X86Subtarget* Subtarget) {
21685   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
21686   SDValue LHS = N->getOperand(0);
21687   SDValue RHS = N->getOperand(1);
21688   EVT VT = N->getValueType(0);
21689   SDLoc DL(N);
21690
21691   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
21692     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
21693       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
21694         SDValue addV = DAG.getNode(ISD::ADD, SDLoc(N),
21695                                    LHS.getValueType(), RHS, LHS.getOperand(1));
21696         return DAG.getSetCC(SDLoc(N), N->getValueType(0),
21697                             addV, DAG.getConstant(0, addV.getValueType()), CC);
21698       }
21699   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
21700     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
21701       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
21702         SDValue addV = DAG.getNode(ISD::ADD, SDLoc(N),
21703                                    RHS.getValueType(), LHS, RHS.getOperand(1));
21704         return DAG.getSetCC(SDLoc(N), N->getValueType(0),
21705                             addV, DAG.getConstant(0, addV.getValueType()), CC);
21706       }
21707
21708   if (VT.getScalarType() == MVT::i1) {
21709     bool IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
21710       (LHS.getOperand(0).getValueType().getScalarType() ==  MVT::i1);
21711     bool IsVZero0 = ISD::isBuildVectorAllZeros(LHS.getNode());
21712     if (!IsSEXT0 && !IsVZero0)
21713       return SDValue();
21714     bool IsSEXT1 = (RHS.getOpcode() == ISD::SIGN_EXTEND) &&
21715       (RHS.getOperand(0).getValueType().getScalarType() ==  MVT::i1);
21716     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
21717
21718     if (!IsSEXT1 && !IsVZero1)
21719       return SDValue();
21720
21721     if (IsSEXT0 && IsVZero1) {
21722       assert(VT == LHS.getOperand(0).getValueType() && "Uexpected operand type");
21723       if (CC == ISD::SETEQ)
21724         return DAG.getNOT(DL, LHS.getOperand(0), VT);
21725       return LHS.getOperand(0);
21726     }
21727     if (IsSEXT1 && IsVZero0) {
21728       assert(VT == RHS.getOperand(0).getValueType() && "Uexpected operand type");
21729       if (CC == ISD::SETEQ)
21730         return DAG.getNOT(DL, RHS.getOperand(0), VT);
21731       return RHS.getOperand(0);
21732     }
21733   }
21734
21735   return SDValue();
21736 }
21737
21738 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
21739                                       const X86Subtarget *Subtarget) {
21740   SDLoc dl(N);
21741   MVT VT = N->getOperand(1)->getSimpleValueType(0);
21742   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
21743          "X86insertps is only defined for v4x32");
21744
21745   SDValue Ld = N->getOperand(1);
21746   if (MayFoldLoad(Ld)) {
21747     // Extract the countS bits from the immediate so we can get the proper
21748     // address when narrowing the vector load to a specific element.
21749     // When the second source op is a memory address, interps doesn't use
21750     // countS and just gets an f32 from that address.
21751     unsigned DestIndex =
21752         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
21753     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
21754   } else
21755     return SDValue();
21756
21757   // Create this as a scalar to vector to match the instruction pattern.
21758   SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
21759   // countS bits are ignored when loading from memory on insertps, which
21760   // means we don't need to explicitly set them to 0.
21761   return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
21762                      LoadScalarToVector, N->getOperand(2));
21763 }
21764
21765 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
21766 // as "sbb reg,reg", since it can be extended without zext and produces
21767 // an all-ones bit which is more useful than 0/1 in some cases.
21768 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
21769                                MVT VT) {
21770   if (VT == MVT::i8)
21771     return DAG.getNode(ISD::AND, DL, VT,
21772                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
21773                                    DAG.getConstant(X86::COND_B, MVT::i8), EFLAGS),
21774                        DAG.getConstant(1, VT));
21775   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
21776   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
21777                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
21778                                  DAG.getConstant(X86::COND_B, MVT::i8), EFLAGS));
21779 }
21780
21781 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
21782 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
21783                                    TargetLowering::DAGCombinerInfo &DCI,
21784                                    const X86Subtarget *Subtarget) {
21785   SDLoc DL(N);
21786   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
21787   SDValue EFLAGS = N->getOperand(1);
21788
21789   if (CC == X86::COND_A) {
21790     // Try to convert COND_A into COND_B in an attempt to facilitate
21791     // materializing "setb reg".
21792     //
21793     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
21794     // cannot take an immediate as its first operand.
21795     //
21796     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
21797         EFLAGS.getValueType().isInteger() &&
21798         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
21799       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
21800                                    EFLAGS.getNode()->getVTList(),
21801                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
21802       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
21803       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
21804     }
21805   }
21806
21807   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
21808   // a zext and produces an all-ones bit which is more useful than 0/1 in some
21809   // cases.
21810   if (CC == X86::COND_B)
21811     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
21812
21813   SDValue Flags;
21814
21815   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
21816   if (Flags.getNode()) {
21817     SDValue Cond = DAG.getConstant(CC, MVT::i8);
21818     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
21819   }
21820
21821   return SDValue();
21822 }
21823
21824 // Optimize branch condition evaluation.
21825 //
21826 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
21827                                     TargetLowering::DAGCombinerInfo &DCI,
21828                                     const X86Subtarget *Subtarget) {
21829   SDLoc DL(N);
21830   SDValue Chain = N->getOperand(0);
21831   SDValue Dest = N->getOperand(1);
21832   SDValue EFLAGS = N->getOperand(3);
21833   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
21834
21835   SDValue Flags;
21836
21837   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
21838   if (Flags.getNode()) {
21839     SDValue Cond = DAG.getConstant(CC, MVT::i8);
21840     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
21841                        Flags);
21842   }
21843
21844   return SDValue();
21845 }
21846
21847 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
21848                                                          SelectionDAG &DAG) {
21849   // Take advantage of vector comparisons producing 0 or -1 in each lane to
21850   // optimize away operation when it's from a constant.
21851   //
21852   // The general transformation is:
21853   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
21854   //       AND(VECTOR_CMP(x,y), constant2)
21855   //    constant2 = UNARYOP(constant)
21856
21857   // Early exit if this isn't a vector operation, the operand of the
21858   // unary operation isn't a bitwise AND, or if the sizes of the operations
21859   // aren't the same.
21860   EVT VT = N->getValueType(0);
21861   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
21862       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
21863       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
21864     return SDValue();
21865
21866   // Now check that the other operand of the AND is a constant splat. We could
21867   // make the transformation for non-constant splats as well, but it's unclear
21868   // that would be a benefit as it would not eliminate any operations, just
21869   // perform one more step in scalar code before moving to the vector unit.
21870   if (BuildVectorSDNode *BV =
21871           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
21872     // Bail out if the vector isn't a constant splat.
21873     if (!BV->getConstantSplatNode())
21874       return SDValue();
21875
21876     // Everything checks out. Build up the new and improved node.
21877     SDLoc DL(N);
21878     EVT IntVT = BV->getValueType(0);
21879     // Create a new constant of the appropriate type for the transformed
21880     // DAG.
21881     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
21882     // The AND node needs bitcasts to/from an integer vector type around it.
21883     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
21884     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
21885                                  N->getOperand(0)->getOperand(0), MaskConst);
21886     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
21887     return Res;
21888   }
21889
21890   return SDValue();
21891 }
21892
21893 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
21894                                         const X86TargetLowering *XTLI) {
21895   // First try to optimize away the conversion entirely when it's
21896   // conditionally from a constant. Vectors only.
21897   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
21898   if (Res != SDValue())
21899     return Res;
21900
21901   // Now move on to more general possibilities.
21902   SDValue Op0 = N->getOperand(0);
21903   EVT InVT = Op0->getValueType(0);
21904
21905   // SINT_TO_FP(v4i8) -> SINT_TO_FP(SEXT(v4i8 to v4i32))
21906   if (InVT == MVT::v8i8 || InVT == MVT::v4i8) {
21907     SDLoc dl(N);
21908     MVT DstVT = InVT == MVT::v4i8 ? MVT::v4i32 : MVT::v8i32;
21909     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
21910     return DAG.getNode(ISD::SINT_TO_FP, dl, N->getValueType(0), P);
21911   }
21912
21913   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
21914   // a 32-bit target where SSE doesn't support i64->FP operations.
21915   if (Op0.getOpcode() == ISD::LOAD) {
21916     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
21917     EVT VT = Ld->getValueType(0);
21918     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
21919         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
21920         !XTLI->getSubtarget()->is64Bit() &&
21921         VT == MVT::i64) {
21922       SDValue FILDChain = XTLI->BuildFILD(SDValue(N, 0), Ld->getValueType(0),
21923                                           Ld->getChain(), Op0, DAG);
21924       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
21925       return FILDChain;
21926     }
21927   }
21928   return SDValue();
21929 }
21930
21931 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
21932 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
21933                                  X86TargetLowering::DAGCombinerInfo &DCI) {
21934   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
21935   // the result is either zero or one (depending on the input carry bit).
21936   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
21937   if (X86::isZeroNode(N->getOperand(0)) &&
21938       X86::isZeroNode(N->getOperand(1)) &&
21939       // We don't have a good way to replace an EFLAGS use, so only do this when
21940       // dead right now.
21941       SDValue(N, 1).use_empty()) {
21942     SDLoc DL(N);
21943     EVT VT = N->getValueType(0);
21944     SDValue CarryOut = DAG.getConstant(0, N->getValueType(1));
21945     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
21946                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
21947                                            DAG.getConstant(X86::COND_B,MVT::i8),
21948                                            N->getOperand(2)),
21949                                DAG.getConstant(1, VT));
21950     return DCI.CombineTo(N, Res1, CarryOut);
21951   }
21952
21953   return SDValue();
21954 }
21955
21956 // fold (add Y, (sete  X, 0)) -> adc  0, Y
21957 //      (add Y, (setne X, 0)) -> sbb -1, Y
21958 //      (sub (sete  X, 0), Y) -> sbb  0, Y
21959 //      (sub (setne X, 0), Y) -> adc -1, Y
21960 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
21961   SDLoc DL(N);
21962
21963   // Look through ZExts.
21964   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
21965   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
21966     return SDValue();
21967
21968   SDValue SetCC = Ext.getOperand(0);
21969   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
21970     return SDValue();
21971
21972   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
21973   if (CC != X86::COND_E && CC != X86::COND_NE)
21974     return SDValue();
21975
21976   SDValue Cmp = SetCC.getOperand(1);
21977   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
21978       !X86::isZeroNode(Cmp.getOperand(1)) ||
21979       !Cmp.getOperand(0).getValueType().isInteger())
21980     return SDValue();
21981
21982   SDValue CmpOp0 = Cmp.getOperand(0);
21983   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
21984                                DAG.getConstant(1, CmpOp0.getValueType()));
21985
21986   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
21987   if (CC == X86::COND_NE)
21988     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
21989                        DL, OtherVal.getValueType(), OtherVal,
21990                        DAG.getConstant(-1ULL, OtherVal.getValueType()), NewCmp);
21991   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
21992                      DL, OtherVal.getValueType(), OtherVal,
21993                      DAG.getConstant(0, OtherVal.getValueType()), NewCmp);
21994 }
21995
21996 /// PerformADDCombine - Do target-specific dag combines on integer adds.
21997 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
21998                                  const X86Subtarget *Subtarget) {
21999   EVT VT = N->getValueType(0);
22000   SDValue Op0 = N->getOperand(0);
22001   SDValue Op1 = N->getOperand(1);
22002
22003   // Try to synthesize horizontal adds from adds of shuffles.
22004   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
22005        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
22006       isHorizontalBinOp(Op0, Op1, true))
22007     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
22008
22009   return OptimizeConditionalInDecrement(N, DAG);
22010 }
22011
22012 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
22013                                  const X86Subtarget *Subtarget) {
22014   SDValue Op0 = N->getOperand(0);
22015   SDValue Op1 = N->getOperand(1);
22016
22017   // X86 can't encode an immediate LHS of a sub. See if we can push the
22018   // negation into a preceding instruction.
22019   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
22020     // If the RHS of the sub is a XOR with one use and a constant, invert the
22021     // immediate. Then add one to the LHS of the sub so we can turn
22022     // X-Y -> X+~Y+1, saving one register.
22023     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
22024         isa<ConstantSDNode>(Op1.getOperand(1))) {
22025       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
22026       EVT VT = Op0.getValueType();
22027       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
22028                                    Op1.getOperand(0),
22029                                    DAG.getConstant(~XorC, VT));
22030       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
22031                          DAG.getConstant(C->getAPIntValue()+1, VT));
22032     }
22033   }
22034
22035   // Try to synthesize horizontal adds from adds of shuffles.
22036   EVT VT = N->getValueType(0);
22037   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
22038        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
22039       isHorizontalBinOp(Op0, Op1, true))
22040     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
22041
22042   return OptimizeConditionalInDecrement(N, DAG);
22043 }
22044
22045 /// performVZEXTCombine - Performs build vector combines
22046 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
22047                                         TargetLowering::DAGCombinerInfo &DCI,
22048                                         const X86Subtarget *Subtarget) {
22049   // (vzext (bitcast (vzext (x)) -> (vzext x)
22050   SDValue In = N->getOperand(0);
22051   while (In.getOpcode() == ISD::BITCAST)
22052     In = In.getOperand(0);
22053
22054   if (In.getOpcode() != X86ISD::VZEXT)
22055     return SDValue();
22056
22057   return DAG.getNode(X86ISD::VZEXT, SDLoc(N), N->getValueType(0),
22058                      In.getOperand(0));
22059 }
22060
22061 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
22062                                              DAGCombinerInfo &DCI) const {
22063   SelectionDAG &DAG = DCI.DAG;
22064   switch (N->getOpcode()) {
22065   default: break;
22066   case ISD::EXTRACT_VECTOR_ELT:
22067     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
22068   case ISD::VSELECT:
22069   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, DCI, Subtarget);
22070   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
22071   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
22072   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
22073   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
22074   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
22075   case ISD::SHL:
22076   case ISD::SRA:
22077   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
22078   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
22079   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
22080   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
22081   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
22082   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
22083   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, this);
22084   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
22085   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
22086   case X86ISD::FXOR:
22087   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
22088   case X86ISD::FMIN:
22089   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
22090   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
22091   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
22092   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
22093   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
22094   case ISD::ANY_EXTEND:
22095   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
22096   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
22097   case ISD::SIGN_EXTEND_INREG:
22098     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
22099   case ISD::TRUNCATE:       return PerformTruncateCombine(N, DAG,DCI,Subtarget);
22100   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
22101   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
22102   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
22103   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
22104   case X86ISD::SHUFP:       // Handle all target specific shuffles
22105   case X86ISD::PALIGNR:
22106   case X86ISD::UNPCKH:
22107   case X86ISD::UNPCKL:
22108   case X86ISD::MOVHLPS:
22109   case X86ISD::MOVLHPS:
22110   case X86ISD::PSHUFD:
22111   case X86ISD::PSHUFHW:
22112   case X86ISD::PSHUFLW:
22113   case X86ISD::MOVSS:
22114   case X86ISD::MOVSD:
22115   case X86ISD::VPERMILP:
22116   case X86ISD::VPERM2X128:
22117   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
22118   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
22119   case ISD::INTRINSIC_WO_CHAIN:
22120     return PerformINTRINSIC_WO_CHAINCombine(N, DAG, Subtarget);
22121   case X86ISD::INSERTPS:
22122     return PerformINSERTPSCombine(N, DAG, Subtarget);
22123   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DAG, Subtarget);
22124   }
22125
22126   return SDValue();
22127 }
22128
22129 /// isTypeDesirableForOp - Return true if the target has native support for
22130 /// the specified value type and it is 'desirable' to use the type for the
22131 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
22132 /// instruction encodings are longer and some i16 instructions are slow.
22133 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
22134   if (!isTypeLegal(VT))
22135     return false;
22136   if (VT != MVT::i16)
22137     return true;
22138
22139   switch (Opc) {
22140   default:
22141     return true;
22142   case ISD::LOAD:
22143   case ISD::SIGN_EXTEND:
22144   case ISD::ZERO_EXTEND:
22145   case ISD::ANY_EXTEND:
22146   case ISD::SHL:
22147   case ISD::SRL:
22148   case ISD::SUB:
22149   case ISD::ADD:
22150   case ISD::MUL:
22151   case ISD::AND:
22152   case ISD::OR:
22153   case ISD::XOR:
22154     return false;
22155   }
22156 }
22157
22158 /// IsDesirableToPromoteOp - This method query the target whether it is
22159 /// beneficial for dag combiner to promote the specified node. If true, it
22160 /// should return the desired promotion type by reference.
22161 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
22162   EVT VT = Op.getValueType();
22163   if (VT != MVT::i16)
22164     return false;
22165
22166   bool Promote = false;
22167   bool Commute = false;
22168   switch (Op.getOpcode()) {
22169   default: break;
22170   case ISD::LOAD: {
22171     LoadSDNode *LD = cast<LoadSDNode>(Op);
22172     // If the non-extending load has a single use and it's not live out, then it
22173     // might be folded.
22174     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
22175                                                      Op.hasOneUse()*/) {
22176       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
22177              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
22178         // The only case where we'd want to promote LOAD (rather then it being
22179         // promoted as an operand is when it's only use is liveout.
22180         if (UI->getOpcode() != ISD::CopyToReg)
22181           return false;
22182       }
22183     }
22184     Promote = true;
22185     break;
22186   }
22187   case ISD::SIGN_EXTEND:
22188   case ISD::ZERO_EXTEND:
22189   case ISD::ANY_EXTEND:
22190     Promote = true;
22191     break;
22192   case ISD::SHL:
22193   case ISD::SRL: {
22194     SDValue N0 = Op.getOperand(0);
22195     // Look out for (store (shl (load), x)).
22196     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
22197       return false;
22198     Promote = true;
22199     break;
22200   }
22201   case ISD::ADD:
22202   case ISD::MUL:
22203   case ISD::AND:
22204   case ISD::OR:
22205   case ISD::XOR:
22206     Commute = true;
22207     // fallthrough
22208   case ISD::SUB: {
22209     SDValue N0 = Op.getOperand(0);
22210     SDValue N1 = Op.getOperand(1);
22211     if (!Commute && MayFoldLoad(N1))
22212       return false;
22213     // Avoid disabling potential load folding opportunities.
22214     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
22215       return false;
22216     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
22217       return false;
22218     Promote = true;
22219   }
22220   }
22221
22222   PVT = MVT::i32;
22223   return Promote;
22224 }
22225
22226 //===----------------------------------------------------------------------===//
22227 //                           X86 Inline Assembly Support
22228 //===----------------------------------------------------------------------===//
22229
22230 namespace {
22231   // Helper to match a string separated by whitespace.
22232   bool matchAsmImpl(StringRef s, ArrayRef<const StringRef *> args) {
22233     s = s.substr(s.find_first_not_of(" \t")); // Skip leading whitespace.
22234
22235     for (unsigned i = 0, e = args.size(); i != e; ++i) {
22236       StringRef piece(*args[i]);
22237       if (!s.startswith(piece)) // Check if the piece matches.
22238         return false;
22239
22240       s = s.substr(piece.size());
22241       StringRef::size_type pos = s.find_first_not_of(" \t");
22242       if (pos == 0) // We matched a prefix.
22243         return false;
22244
22245       s = s.substr(pos);
22246     }
22247
22248     return s.empty();
22249   }
22250   const VariadicFunction1<bool, StringRef, StringRef, matchAsmImpl> matchAsm={};
22251 }
22252
22253 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
22254
22255   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
22256     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
22257         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
22258         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
22259
22260       if (AsmPieces.size() == 3)
22261         return true;
22262       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
22263         return true;
22264     }
22265   }
22266   return false;
22267 }
22268
22269 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
22270   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
22271
22272   std::string AsmStr = IA->getAsmString();
22273
22274   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
22275   if (!Ty || Ty->getBitWidth() % 16 != 0)
22276     return false;
22277
22278   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
22279   SmallVector<StringRef, 4> AsmPieces;
22280   SplitString(AsmStr, AsmPieces, ";\n");
22281
22282   switch (AsmPieces.size()) {
22283   default: return false;
22284   case 1:
22285     // FIXME: this should verify that we are targeting a 486 or better.  If not,
22286     // we will turn this bswap into something that will be lowered to logical
22287     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
22288     // lower so don't worry about this.
22289     // bswap $0
22290     if (matchAsm(AsmPieces[0], "bswap", "$0") ||
22291         matchAsm(AsmPieces[0], "bswapl", "$0") ||
22292         matchAsm(AsmPieces[0], "bswapq", "$0") ||
22293         matchAsm(AsmPieces[0], "bswap", "${0:q}") ||
22294         matchAsm(AsmPieces[0], "bswapl", "${0:q}") ||
22295         matchAsm(AsmPieces[0], "bswapq", "${0:q}")) {
22296       // No need to check constraints, nothing other than the equivalent of
22297       // "=r,0" would be valid here.
22298       return IntrinsicLowering::LowerToByteSwap(CI);
22299     }
22300
22301     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
22302     if (CI->getType()->isIntegerTy(16) &&
22303         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
22304         (matchAsm(AsmPieces[0], "rorw", "$$8,", "${0:w}") ||
22305          matchAsm(AsmPieces[0], "rolw", "$$8,", "${0:w}"))) {
22306       AsmPieces.clear();
22307       const std::string &ConstraintsStr = IA->getConstraintString();
22308       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
22309       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
22310       if (clobbersFlagRegisters(AsmPieces))
22311         return IntrinsicLowering::LowerToByteSwap(CI);
22312     }
22313     break;
22314   case 3:
22315     if (CI->getType()->isIntegerTy(32) &&
22316         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
22317         matchAsm(AsmPieces[0], "rorw", "$$8,", "${0:w}") &&
22318         matchAsm(AsmPieces[1], "rorl", "$$16,", "$0") &&
22319         matchAsm(AsmPieces[2], "rorw", "$$8,", "${0:w}")) {
22320       AsmPieces.clear();
22321       const std::string &ConstraintsStr = IA->getConstraintString();
22322       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
22323       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
22324       if (clobbersFlagRegisters(AsmPieces))
22325         return IntrinsicLowering::LowerToByteSwap(CI);
22326     }
22327
22328     if (CI->getType()->isIntegerTy(64)) {
22329       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
22330       if (Constraints.size() >= 2 &&
22331           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
22332           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
22333         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
22334         if (matchAsm(AsmPieces[0], "bswap", "%eax") &&
22335             matchAsm(AsmPieces[1], "bswap", "%edx") &&
22336             matchAsm(AsmPieces[2], "xchgl", "%eax,", "%edx"))
22337           return IntrinsicLowering::LowerToByteSwap(CI);
22338       }
22339     }
22340     break;
22341   }
22342   return false;
22343 }
22344
22345 /// getConstraintType - Given a constraint letter, return the type of
22346 /// constraint it is for this target.
22347 X86TargetLowering::ConstraintType
22348 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
22349   if (Constraint.size() == 1) {
22350     switch (Constraint[0]) {
22351     case 'R':
22352     case 'q':
22353     case 'Q':
22354     case 'f':
22355     case 't':
22356     case 'u':
22357     case 'y':
22358     case 'x':
22359     case 'Y':
22360     case 'l':
22361       return C_RegisterClass;
22362     case 'a':
22363     case 'b':
22364     case 'c':
22365     case 'd':
22366     case 'S':
22367     case 'D':
22368     case 'A':
22369       return C_Register;
22370     case 'I':
22371     case 'J':
22372     case 'K':
22373     case 'L':
22374     case 'M':
22375     case 'N':
22376     case 'G':
22377     case 'C':
22378     case 'e':
22379     case 'Z':
22380       return C_Other;
22381     default:
22382       break;
22383     }
22384   }
22385   return TargetLowering::getConstraintType(Constraint);
22386 }
22387
22388 /// Examine constraint type and operand type and determine a weight value.
22389 /// This object must already have been set up with the operand type
22390 /// and the current alternative constraint selected.
22391 TargetLowering::ConstraintWeight
22392   X86TargetLowering::getSingleConstraintMatchWeight(
22393     AsmOperandInfo &info, const char *constraint) const {
22394   ConstraintWeight weight = CW_Invalid;
22395   Value *CallOperandVal = info.CallOperandVal;
22396     // If we don't have a value, we can't do a match,
22397     // but allow it at the lowest weight.
22398   if (!CallOperandVal)
22399     return CW_Default;
22400   Type *type = CallOperandVal->getType();
22401   // Look at the constraint type.
22402   switch (*constraint) {
22403   default:
22404     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
22405   case 'R':
22406   case 'q':
22407   case 'Q':
22408   case 'a':
22409   case 'b':
22410   case 'c':
22411   case 'd':
22412   case 'S':
22413   case 'D':
22414   case 'A':
22415     if (CallOperandVal->getType()->isIntegerTy())
22416       weight = CW_SpecificReg;
22417     break;
22418   case 'f':
22419   case 't':
22420   case 'u':
22421     if (type->isFloatingPointTy())
22422       weight = CW_SpecificReg;
22423     break;
22424   case 'y':
22425     if (type->isX86_MMXTy() && Subtarget->hasMMX())
22426       weight = CW_SpecificReg;
22427     break;
22428   case 'x':
22429   case 'Y':
22430     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
22431         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
22432       weight = CW_Register;
22433     break;
22434   case 'I':
22435     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
22436       if (C->getZExtValue() <= 31)
22437         weight = CW_Constant;
22438     }
22439     break;
22440   case 'J':
22441     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
22442       if (C->getZExtValue() <= 63)
22443         weight = CW_Constant;
22444     }
22445     break;
22446   case 'K':
22447     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
22448       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
22449         weight = CW_Constant;
22450     }
22451     break;
22452   case 'L':
22453     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
22454       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
22455         weight = CW_Constant;
22456     }
22457     break;
22458   case 'M':
22459     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
22460       if (C->getZExtValue() <= 3)
22461         weight = CW_Constant;
22462     }
22463     break;
22464   case 'N':
22465     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
22466       if (C->getZExtValue() <= 0xff)
22467         weight = CW_Constant;
22468     }
22469     break;
22470   case 'G':
22471   case 'C':
22472     if (dyn_cast<ConstantFP>(CallOperandVal)) {
22473       weight = CW_Constant;
22474     }
22475     break;
22476   case 'e':
22477     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
22478       if ((C->getSExtValue() >= -0x80000000LL) &&
22479           (C->getSExtValue() <= 0x7fffffffLL))
22480         weight = CW_Constant;
22481     }
22482     break;
22483   case 'Z':
22484     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
22485       if (C->getZExtValue() <= 0xffffffff)
22486         weight = CW_Constant;
22487     }
22488     break;
22489   }
22490   return weight;
22491 }
22492
22493 /// LowerXConstraint - try to replace an X constraint, which matches anything,
22494 /// with another that has more specific requirements based on the type of the
22495 /// corresponding operand.
22496 const char *X86TargetLowering::
22497 LowerXConstraint(EVT ConstraintVT) const {
22498   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
22499   // 'f' like normal targets.
22500   if (ConstraintVT.isFloatingPoint()) {
22501     if (Subtarget->hasSSE2())
22502       return "Y";
22503     if (Subtarget->hasSSE1())
22504       return "x";
22505   }
22506
22507   return TargetLowering::LowerXConstraint(ConstraintVT);
22508 }
22509
22510 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
22511 /// vector.  If it is invalid, don't add anything to Ops.
22512 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
22513                                                      std::string &Constraint,
22514                                                      std::vector<SDValue>&Ops,
22515                                                      SelectionDAG &DAG) const {
22516   SDValue Result;
22517
22518   // Only support length 1 constraints for now.
22519   if (Constraint.length() > 1) return;
22520
22521   char ConstraintLetter = Constraint[0];
22522   switch (ConstraintLetter) {
22523   default: break;
22524   case 'I':
22525     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
22526       if (C->getZExtValue() <= 31) {
22527         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
22528         break;
22529       }
22530     }
22531     return;
22532   case 'J':
22533     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
22534       if (C->getZExtValue() <= 63) {
22535         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
22536         break;
22537       }
22538     }
22539     return;
22540   case 'K':
22541     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
22542       if (isInt<8>(C->getSExtValue())) {
22543         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
22544         break;
22545       }
22546     }
22547     return;
22548   case 'N':
22549     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
22550       if (C->getZExtValue() <= 255) {
22551         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
22552         break;
22553       }
22554     }
22555     return;
22556   case 'e': {
22557     // 32-bit signed value
22558     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
22559       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
22560                                            C->getSExtValue())) {
22561         // Widen to 64 bits here to get it sign extended.
22562         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
22563         break;
22564       }
22565     // FIXME gcc accepts some relocatable values here too, but only in certain
22566     // memory models; it's complicated.
22567     }
22568     return;
22569   }
22570   case 'Z': {
22571     // 32-bit unsigned value
22572     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
22573       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
22574                                            C->getZExtValue())) {
22575         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
22576         break;
22577       }
22578     }
22579     // FIXME gcc accepts some relocatable values here too, but only in certain
22580     // memory models; it's complicated.
22581     return;
22582   }
22583   case 'i': {
22584     // Literal immediates are always ok.
22585     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
22586       // Widen to 64 bits here to get it sign extended.
22587       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
22588       break;
22589     }
22590
22591     // In any sort of PIC mode addresses need to be computed at runtime by
22592     // adding in a register or some sort of table lookup.  These can't
22593     // be used as immediates.
22594     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
22595       return;
22596
22597     // If we are in non-pic codegen mode, we allow the address of a global (with
22598     // an optional displacement) to be used with 'i'.
22599     GlobalAddressSDNode *GA = nullptr;
22600     int64_t Offset = 0;
22601
22602     // Match either (GA), (GA+C), (GA+C1+C2), etc.
22603     while (1) {
22604       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
22605         Offset += GA->getOffset();
22606         break;
22607       } else if (Op.getOpcode() == ISD::ADD) {
22608         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
22609           Offset += C->getZExtValue();
22610           Op = Op.getOperand(0);
22611           continue;
22612         }
22613       } else if (Op.getOpcode() == ISD::SUB) {
22614         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
22615           Offset += -C->getZExtValue();
22616           Op = Op.getOperand(0);
22617           continue;
22618         }
22619       }
22620
22621       // Otherwise, this isn't something we can handle, reject it.
22622       return;
22623     }
22624
22625     const GlobalValue *GV = GA->getGlobal();
22626     // If we require an extra load to get this address, as in PIC mode, we
22627     // can't accept it.
22628     if (isGlobalStubReference(
22629             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
22630       return;
22631
22632     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
22633                                         GA->getValueType(0), Offset);
22634     break;
22635   }
22636   }
22637
22638   if (Result.getNode()) {
22639     Ops.push_back(Result);
22640     return;
22641   }
22642   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
22643 }
22644
22645 std::pair<unsigned, const TargetRegisterClass*>
22646 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
22647                                                 MVT VT) const {
22648   // First, see if this is a constraint that directly corresponds to an LLVM
22649   // register class.
22650   if (Constraint.size() == 1) {
22651     // GCC Constraint Letters
22652     switch (Constraint[0]) {
22653     default: break;
22654       // TODO: Slight differences here in allocation order and leaving
22655       // RIP in the class. Do they matter any more here than they do
22656       // in the normal allocation?
22657     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
22658       if (Subtarget->is64Bit()) {
22659         if (VT == MVT::i32 || VT == MVT::f32)
22660           return std::make_pair(0U, &X86::GR32RegClass);
22661         if (VT == MVT::i16)
22662           return std::make_pair(0U, &X86::GR16RegClass);
22663         if (VT == MVT::i8 || VT == MVT::i1)
22664           return std::make_pair(0U, &X86::GR8RegClass);
22665         if (VT == MVT::i64 || VT == MVT::f64)
22666           return std::make_pair(0U, &X86::GR64RegClass);
22667         break;
22668       }
22669       // 32-bit fallthrough
22670     case 'Q':   // Q_REGS
22671       if (VT == MVT::i32 || VT == MVT::f32)
22672         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
22673       if (VT == MVT::i16)
22674         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
22675       if (VT == MVT::i8 || VT == MVT::i1)
22676         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
22677       if (VT == MVT::i64)
22678         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
22679       break;
22680     case 'r':   // GENERAL_REGS
22681     case 'l':   // INDEX_REGS
22682       if (VT == MVT::i8 || VT == MVT::i1)
22683         return std::make_pair(0U, &X86::GR8RegClass);
22684       if (VT == MVT::i16)
22685         return std::make_pair(0U, &X86::GR16RegClass);
22686       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
22687         return std::make_pair(0U, &X86::GR32RegClass);
22688       return std::make_pair(0U, &X86::GR64RegClass);
22689     case 'R':   // LEGACY_REGS
22690       if (VT == MVT::i8 || VT == MVT::i1)
22691         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
22692       if (VT == MVT::i16)
22693         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
22694       if (VT == MVT::i32 || !Subtarget->is64Bit())
22695         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
22696       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
22697     case 'f':  // FP Stack registers.
22698       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
22699       // value to the correct fpstack register class.
22700       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
22701         return std::make_pair(0U, &X86::RFP32RegClass);
22702       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
22703         return std::make_pair(0U, &X86::RFP64RegClass);
22704       return std::make_pair(0U, &X86::RFP80RegClass);
22705     case 'y':   // MMX_REGS if MMX allowed.
22706       if (!Subtarget->hasMMX()) break;
22707       return std::make_pair(0U, &X86::VR64RegClass);
22708     case 'Y':   // SSE_REGS if SSE2 allowed
22709       if (!Subtarget->hasSSE2()) break;
22710       // FALL THROUGH.
22711     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
22712       if (!Subtarget->hasSSE1()) break;
22713
22714       switch (VT.SimpleTy) {
22715       default: break;
22716       // Scalar SSE types.
22717       case MVT::f32:
22718       case MVT::i32:
22719         return std::make_pair(0U, &X86::FR32RegClass);
22720       case MVT::f64:
22721       case MVT::i64:
22722         return std::make_pair(0U, &X86::FR64RegClass);
22723       // Vector types.
22724       case MVT::v16i8:
22725       case MVT::v8i16:
22726       case MVT::v4i32:
22727       case MVT::v2i64:
22728       case MVT::v4f32:
22729       case MVT::v2f64:
22730         return std::make_pair(0U, &X86::VR128RegClass);
22731       // AVX types.
22732       case MVT::v32i8:
22733       case MVT::v16i16:
22734       case MVT::v8i32:
22735       case MVT::v4i64:
22736       case MVT::v8f32:
22737       case MVT::v4f64:
22738         return std::make_pair(0U, &X86::VR256RegClass);
22739       case MVT::v8f64:
22740       case MVT::v16f32:
22741       case MVT::v16i32:
22742       case MVT::v8i64:
22743         return std::make_pair(0U, &X86::VR512RegClass);
22744       }
22745       break;
22746     }
22747   }
22748
22749   // Use the default implementation in TargetLowering to convert the register
22750   // constraint into a member of a register class.
22751   std::pair<unsigned, const TargetRegisterClass*> Res;
22752   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
22753
22754   // Not found as a standard register?
22755   if (!Res.second) {
22756     // Map st(0) -> st(7) -> ST0
22757     if (Constraint.size() == 7 && Constraint[0] == '{' &&
22758         tolower(Constraint[1]) == 's' &&
22759         tolower(Constraint[2]) == 't' &&
22760         Constraint[3] == '(' &&
22761         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
22762         Constraint[5] == ')' &&
22763         Constraint[6] == '}') {
22764
22765       Res.first = X86::ST0+Constraint[4]-'0';
22766       Res.second = &X86::RFP80RegClass;
22767       return Res;
22768     }
22769
22770     // GCC allows "st(0)" to be called just plain "st".
22771     if (StringRef("{st}").equals_lower(Constraint)) {
22772       Res.first = X86::ST0;
22773       Res.second = &X86::RFP80RegClass;
22774       return Res;
22775     }
22776
22777     // flags -> EFLAGS
22778     if (StringRef("{flags}").equals_lower(Constraint)) {
22779       Res.first = X86::EFLAGS;
22780       Res.second = &X86::CCRRegClass;
22781       return Res;
22782     }
22783
22784     // 'A' means EAX + EDX.
22785     if (Constraint == "A") {
22786       Res.first = X86::EAX;
22787       Res.second = &X86::GR32_ADRegClass;
22788       return Res;
22789     }
22790     return Res;
22791   }
22792
22793   // Otherwise, check to see if this is a register class of the wrong value
22794   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
22795   // turn into {ax},{dx}.
22796   if (Res.second->hasType(VT))
22797     return Res;   // Correct type already, nothing to do.
22798
22799   // All of the single-register GCC register classes map their values onto
22800   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
22801   // really want an 8-bit or 32-bit register, map to the appropriate register
22802   // class and return the appropriate register.
22803   if (Res.second == &X86::GR16RegClass) {
22804     if (VT == MVT::i8 || VT == MVT::i1) {
22805       unsigned DestReg = 0;
22806       switch (Res.first) {
22807       default: break;
22808       case X86::AX: DestReg = X86::AL; break;
22809       case X86::DX: DestReg = X86::DL; break;
22810       case X86::CX: DestReg = X86::CL; break;
22811       case X86::BX: DestReg = X86::BL; break;
22812       }
22813       if (DestReg) {
22814         Res.first = DestReg;
22815         Res.second = &X86::GR8RegClass;
22816       }
22817     } else if (VT == MVT::i32 || VT == MVT::f32) {
22818       unsigned DestReg = 0;
22819       switch (Res.first) {
22820       default: break;
22821       case X86::AX: DestReg = X86::EAX; break;
22822       case X86::DX: DestReg = X86::EDX; break;
22823       case X86::CX: DestReg = X86::ECX; break;
22824       case X86::BX: DestReg = X86::EBX; break;
22825       case X86::SI: DestReg = X86::ESI; break;
22826       case X86::DI: DestReg = X86::EDI; break;
22827       case X86::BP: DestReg = X86::EBP; break;
22828       case X86::SP: DestReg = X86::ESP; break;
22829       }
22830       if (DestReg) {
22831         Res.first = DestReg;
22832         Res.second = &X86::GR32RegClass;
22833       }
22834     } else if (VT == MVT::i64 || VT == MVT::f64) {
22835       unsigned DestReg = 0;
22836       switch (Res.first) {
22837       default: break;
22838       case X86::AX: DestReg = X86::RAX; break;
22839       case X86::DX: DestReg = X86::RDX; break;
22840       case X86::CX: DestReg = X86::RCX; break;
22841       case X86::BX: DestReg = X86::RBX; break;
22842       case X86::SI: DestReg = X86::RSI; break;
22843       case X86::DI: DestReg = X86::RDI; break;
22844       case X86::BP: DestReg = X86::RBP; break;
22845       case X86::SP: DestReg = X86::RSP; break;
22846       }
22847       if (DestReg) {
22848         Res.first = DestReg;
22849         Res.second = &X86::GR64RegClass;
22850       }
22851     }
22852   } else if (Res.second == &X86::FR32RegClass ||
22853              Res.second == &X86::FR64RegClass ||
22854              Res.second == &X86::VR128RegClass ||
22855              Res.second == &X86::VR256RegClass ||
22856              Res.second == &X86::FR32XRegClass ||
22857              Res.second == &X86::FR64XRegClass ||
22858              Res.second == &X86::VR128XRegClass ||
22859              Res.second == &X86::VR256XRegClass ||
22860              Res.second == &X86::VR512RegClass) {
22861     // Handle references to XMM physical registers that got mapped into the
22862     // wrong class.  This can happen with constraints like {xmm0} where the
22863     // target independent register mapper will just pick the first match it can
22864     // find, ignoring the required type.
22865
22866     if (VT == MVT::f32 || VT == MVT::i32)
22867       Res.second = &X86::FR32RegClass;
22868     else if (VT == MVT::f64 || VT == MVT::i64)
22869       Res.second = &X86::FR64RegClass;
22870     else if (X86::VR128RegClass.hasType(VT))
22871       Res.second = &X86::VR128RegClass;
22872     else if (X86::VR256RegClass.hasType(VT))
22873       Res.second = &X86::VR256RegClass;
22874     else if (X86::VR512RegClass.hasType(VT))
22875       Res.second = &X86::VR512RegClass;
22876   }
22877
22878   return Res;
22879 }
22880
22881 int X86TargetLowering::getScalingFactorCost(const AddrMode &AM,
22882                                             Type *Ty) const {
22883   // Scaling factors are not free at all.
22884   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
22885   // will take 2 allocations in the out of order engine instead of 1
22886   // for plain addressing mode, i.e. inst (reg1).
22887   // E.g.,
22888   // vaddps (%rsi,%drx), %ymm0, %ymm1
22889   // Requires two allocations (one for the load, one for the computation)
22890   // whereas:
22891   // vaddps (%rsi), %ymm0, %ymm1
22892   // Requires just 1 allocation, i.e., freeing allocations for other operations
22893   // and having less micro operations to execute.
22894   //
22895   // For some X86 architectures, this is even worse because for instance for
22896   // stores, the complex addressing mode forces the instruction to use the
22897   // "load" ports instead of the dedicated "store" port.
22898   // E.g., on Haswell:
22899   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
22900   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
22901   if (isLegalAddressingMode(AM, Ty))
22902     // Scale represents reg2 * scale, thus account for 1
22903     // as soon as we use a second register.
22904     return AM.Scale != 0;
22905   return -1;
22906 }
22907
22908 bool X86TargetLowering::isTargetFTOL() const {
22909   return Subtarget->isTargetKnownWindowsMSVC() && !Subtarget->is64Bit();
22910 }