contrib/llvm/lib/Target/X86/X86InstrMMX.td

   1 //===-- X86InstrMMX.td - Describe the MMX Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 MMX instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 // All instructions that use MMX should be in this file, even if they also use
  15 // SSE.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 //===----------------------------------------------------------------------===//
  20 // MMX Multiclasses
  21 //===----------------------------------------------------------------------===//
  22
  23 let Sched = WriteVecALU in {
  24 def MMX_INTALU_ITINS : OpndItins<
  25   IIC_MMX_ALU_RR, IIC_MMX_ALU_RM
  26 >;
  27
  28 def MMX_INTALUQ_ITINS : OpndItins<
  29   IIC_MMX_ALUQ_RR, IIC_MMX_ALUQ_RM
  30 >;
  31
  32 def MMX_PHADDSUBW : OpndItins<
  33   IIC_MMX_PHADDSUBW_RR, IIC_MMX_PHADDSUBW_RM
  34 >;
  35
  36 def MMX_PHADDSUBD : OpndItins<
  37   IIC_MMX_PHADDSUBD_RR, IIC_MMX_PHADDSUBD_RM
  38 >;
  39 }
  40
  41 let Sched = WriteVecLogic in
  42 def MMX_INTALU_ITINS_VECLOGICSCHED : OpndItins<
  43   IIC_MMX_ALU_RR, IIC_MMX_ALU_RM
  44 >;
  45
  46 let Sched = WriteVecIMul in
  47 def MMX_PMUL_ITINS : OpndItins<
  48   IIC_MMX_PMUL, IIC_MMX_PMUL
  49 >;
  50
  51 let Sched = WriteVecIMul in {
  52 def MMX_PSADBW_ITINS : OpndItins<
  53   IIC_MMX_PSADBW, IIC_MMX_PSADBW
  54 >;
  55
  56 def MMX_MISC_FUNC_ITINS : OpndItins<
  57   IIC_MMX_MISC_FUNC_MEM, IIC_MMX_MISC_FUNC_REG
  58 >;
  59 }
  60
  61 def MMX_SHIFT_ITINS : ShiftOpndItins<
  62   IIC_MMX_SHIFT_RR, IIC_MMX_SHIFT_RM, IIC_MMX_SHIFT_RI
  63 >;
  64
  65 let Sched = WriteShuffle in {
  66 def MMX_UNPCK_H_ITINS : OpndItins<
  67   IIC_MMX_UNPCK_H_RR, IIC_MMX_UNPCK_H_RM
  68 >;
  69
  70 def MMX_UNPCK_L_ITINS : OpndItins<
  71   IIC_MMX_UNPCK_L, IIC_MMX_UNPCK_L
  72 >;
  73
  74 def MMX_PCK_ITINS : OpndItins<
  75   IIC_MMX_PCK_RR, IIC_MMX_PCK_RM
  76 >;
  77
  78 def MMX_PSHUF_ITINS : OpndItins<
  79   IIC_MMX_PSHUF, IIC_MMX_PSHUF
  80 >;
  81 } // Sched
  82
  83 let Sched = WriteCvtF2I in {
  84 def MMX_CVT_PD_ITINS : OpndItins<
  85   IIC_MMX_CVT_PD_RR, IIC_MMX_CVT_PD_RM
  86 >;
  87
  88 def MMX_CVT_PS_ITINS : OpndItins<
  89   IIC_MMX_CVT_PS_RR, IIC_MMX_CVT_PS_RM
  90 >;
  91 }
  92
  93 let Constraints = "$src1 = $dst" in {
  94   // MMXI_binop_rm_int - Simple MMX binary operator based on intrinsic.
  95   // When this is cleaned up, remove the FIXME from X86RecognizableInstr.cpp.
  96   multiclass MMXI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
  97                                OpndItins itins, bit Commutable = 0> {
  98     def irr : MMXI<opc, MRMSrcReg, (outs VR64:$dst),
  99                  (ins VR64:$src1, VR64:$src2),
 100                  !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 101                  [(set VR64:$dst, (IntId VR64:$src1, VR64:$src2))], itins.rr>,
 102               Sched<[itins.Sched]> {
 103       let isCommutable = Commutable;
 104     }
 105     def irm : MMXI<opc, MRMSrcMem, (outs VR64:$dst),
 106                  (ins VR64:$src1, i64mem:$src2),
 107                  !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 108                  [(set VR64:$dst, (IntId VR64:$src1,
 109                                    (bitconvert (load_mmx addr:$src2))))],
 110                  itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
 111   }
 112
 113   multiclass MMXI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
 114                                 string OpcodeStr, Intrinsic IntId,
 115                                 Intrinsic IntId2, ShiftOpndItins itins> {
 116     def rr : MMXI<opc, MRMSrcReg, (outs VR64:$dst),
 117                                   (ins VR64:$src1, VR64:$src2),
 118                   !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 119                   [(set VR64:$dst, (IntId VR64:$src1, VR64:$src2))], itins.rr>,
 120              Sched<[WriteVecShift]>;
 121     def rm : MMXI<opc, MRMSrcMem, (outs VR64:$dst),
 122                                   (ins VR64:$src1, i64mem:$src2),
 123                   !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 124                   [(set VR64:$dst, (IntId VR64:$src1,
 125                                     (bitconvert (load_mmx addr:$src2))))],
 126                   itins.rm>, Sched<[WriteVecShiftLd, ReadAfterLd]>;
 127     def ri : MMXIi8<opc2, ImmForm, (outs VR64:$dst),
 128                                    (ins VR64:$src1, i32u8imm:$src2),
 129                     !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 130            [(set VR64:$dst, (IntId2 VR64:$src1, imm:$src2))], itins.ri>,
 131            Sched<[WriteVecShift]>;
 132   }
 133 }
 134
 135 /// Unary MMX instructions requiring SSSE3.
 136 multiclass SS3I_unop_rm_int_mm<bits<8> opc, string OpcodeStr,
 137                                Intrinsic IntId64, OpndItins itins> {
 138   def rr64 : MMXSS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
 139                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 140                    [(set VR64:$dst, (IntId64 VR64:$src))], itins.rr>,
 141              Sched<[itins.Sched]>;
 142
 143   def rm64 : MMXSS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
 144                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 145                    [(set VR64:$dst,
 146                      (IntId64 (bitconvert (load_mmx addr:$src))))],
 147                    itins.rm>, Sched<[itins.Sched.Folded]>;
 148 }
 149
 150 /// Binary MMX instructions requiring SSSE3.
 151 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
 152 multiclass SS3I_binop_rm_int_mm<bits<8> opc, string OpcodeStr,
 153                              Intrinsic IntId64, OpndItins itins,
 154                              bit Commutable = 0> {
 155   let isCommutable = Commutable in
 156   def rr64 : MMXSS38I<opc, MRMSrcReg, (outs VR64:$dst),
 157        (ins VR64:$src1, VR64:$src2),
 158         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 159        [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))], itins.rr>,
 160       Sched<[itins.Sched]>;
 161   def rm64 : MMXSS38I<opc, MRMSrcMem, (outs VR64:$dst),
 162        (ins VR64:$src1, i64mem:$src2),
 163         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 164        [(set VR64:$dst,
 165          (IntId64 VR64:$src1,
 166           (bitconvert (load_mmx addr:$src2))))], itins.rm>,
 167       Sched<[itins.Sched.Folded, ReadAfterLd]>;
 168 }
 169 }
 170
 171 /// PALIGN MMX instructions (require SSSE3).
 172 multiclass ssse3_palign_mm<string asm, Intrinsic IntId> {
 173   def R64irr  : MMXSS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
 174       (ins VR64:$src1, VR64:$src2, u8imm:$src3),
 175       !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
 176       [(set VR64:$dst, (IntId VR64:$src1, VR64:$src2, (i8 imm:$src3)))]>,
 177       Sched<[WriteShuffle]>;
 178   def R64irm  : MMXSS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
 179       (ins VR64:$src1, i64mem:$src2, u8imm:$src3),
 180       !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
 181       [(set VR64:$dst, (IntId VR64:$src1,
 182                        (bitconvert (load_mmx addr:$src2)), (i8 imm:$src3)))]>,
 183       Sched<[WriteShuffleLd, ReadAfterLd]>;
 184 }
 185
 186 multiclass sse12_cvt_pint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 187                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 188                          string asm, OpndItins itins, Domain d> {
 189   def irr : MMXPI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 190                   [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr, d>,
 191             Sched<[itins.Sched]>;
 192   def irm : MMXPI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 193                   [(set DstRC:$dst, (Int (ld_frag addr:$src)))], itins.rm, d>,
 194             Sched<[itins.Sched.Folded]>;
 195 }
 196
 197 multiclass sse12_cvt_pint_3addr<bits<8> opc, RegisterClass SrcRC,
 198                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 199                     PatFrag ld_frag, string asm, Domain d> {
 200   def irr : MMXPI<opc, MRMSrcReg, (outs DstRC:$dst),
 201                   (ins DstRC:$src1, SrcRC:$src2), asm,
 202                   [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
 203                   NoItinerary, d>, Sched<[WriteCvtI2F]>;
 204   def irm : MMXPI<opc, MRMSrcMem, (outs DstRC:$dst),
 205                   (ins DstRC:$src1, x86memop:$src2), asm,
 206                   [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
 207                   NoItinerary, d>, Sched<[WriteCvtI2FLd]>;
 208 }
 209
 210 //===----------------------------------------------------------------------===//
 211 // MMX EMMS Instruction
 212 //===----------------------------------------------------------------------===//
 213
 214 def MMX_EMMS  : MMXI<0x77, RawFrm, (outs), (ins), "emms",
 215                      [(int_x86_mmx_emms)], IIC_MMX_EMMS>;
 216
 217 //===----------------------------------------------------------------------===//
 218 // MMX Scalar Instructions
 219 //===----------------------------------------------------------------------===//
 220
 221 // Data Transfer Instructions
 222 def MMX_MOVD64rr : MMXI<0x6E, MRMSrcReg, (outs VR64:$dst), (ins GR32:$src),
 223                         "movd\t{$src, $dst|$dst, $src}",
 224                         [(set VR64:$dst,
 225                          (x86mmx (scalar_to_vector GR32:$src)))],
 226                         IIC_MMX_MOV_MM_RM>, Sched<[WriteMove]>;
 227 def MMX_MOVD64rm : MMXI<0x6E, MRMSrcMem, (outs VR64:$dst), (ins i32mem:$src),
 228                         "movd\t{$src, $dst|$dst, $src}",
 229                         [(set VR64:$dst,
 230                         (x86mmx (scalar_to_vector (loadi32 addr:$src))))],
 231                         IIC_MMX_MOV_MM_RM>, Sched<[WriteLoad]>;
 232
 233 let Predicates = [HasMMX] in {
 234   let AddedComplexity = 15 in
 235     def : Pat<(x86mmx (MMX_X86movw2d GR32:$src)),
 236               (MMX_MOVD64rr GR32:$src)>;
 237   let AddedComplexity = 20 in
 238     def : Pat<(x86mmx (MMX_X86movw2d (loadi32 addr:$src))),
 239               (MMX_MOVD64rm addr:$src)>;
 240 }
 241
 242 let mayStore = 1 in
 243 def MMX_MOVD64mr : MMXI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR64:$src),
 244                         "movd\t{$src, $dst|$dst, $src}", [], IIC_MMX_MOV_MM_RM>,
 245                    Sched<[WriteStore]>;
 246
 247 def MMX_MOVD64grr : MMXI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR64:$src),
 248                          "movd\t{$src, $dst|$dst, $src}",
 249                          [(set GR32:$dst,
 250                           (MMX_X86movd2w (x86mmx VR64:$src)))],
 251                           IIC_MMX_MOV_REG_MM>, Sched<[WriteMove]>,
 252                           FoldGenData<"MMX_MOVD64rr">;
 253
 254 let isBitcast = 1 in
 255 def MMX_MOVD64to64rr : MMXRI<0x6E, MRMSrcReg, (outs VR64:$dst), (ins GR64:$src),
 256                              "movd\t{$src, $dst|$dst, $src}",
 257                              [(set VR64:$dst, (bitconvert GR64:$src))],
 258                              IIC_MMX_MOV_MM_RM>, Sched<[WriteMove]>;
 259
 260 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayLoad = 1 in
 261 def MMX_MOVD64to64rm : MMXRI<0x6E, MRMSrcMem, (outs VR64:$dst),
 262                              (ins i64mem:$src), "movd\t{$src, $dst|$dst, $src}",
 263                              [], IIC_MMX_MOVQ_RM>, Sched<[WriteLoad]>;
 264
 265 // These are 64 bit moves, but since the OS X assembler doesn't
 266 // recognize a register-register movq, we write them as
 267 // movd.
 268 let SchedRW = [WriteMove], isBitcast = 1 in {
 269 def MMX_MOVD64from64rr : MMXRI<0x7E, MRMDestReg,
 270                                (outs GR64:$dst), (ins VR64:$src),
 271                                "movd\t{$src, $dst|$dst, $src}",
 272                              [(set GR64:$dst,
 273                               (bitconvert VR64:$src))], IIC_MMX_MOV_REG_MM>;
 274 let hasSideEffects = 0 in
 275 def MMX_MOVQ64rr : MMXI<0x6F, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
 276                         "movq\t{$src, $dst|$dst, $src}", [],
 277                         IIC_MMX_MOVQ_RR>;
 278 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
 279 def MMX_MOVQ64rr_REV : MMXI<0x7F, MRMDestReg, (outs VR64:$dst), (ins VR64:$src),
 280                         "movq\t{$src, $dst|$dst, $src}", [],
 281                         IIC_MMX_MOVQ_RR>, FoldGenData<"MMX_MOVQ64rr">;
 282 }
 283 } // SchedRW
 284
 285 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayStore = 1 in
 286 def MMX_MOVD64from64rm : MMXRI<0x7E, MRMDestMem,
 287                                (outs), (ins i64mem:$dst, VR64:$src),
 288                                "movd\t{$src, $dst|$dst, $src}",
 289                                [], IIC_MMX_MOV_REG_MM>, Sched<[WriteStore]>;
 290
 291 let SchedRW = [WriteLoad] in {
 292 let canFoldAsLoad = 1 in
 293 def MMX_MOVQ64rm : MMXI<0x6F, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
 294                         "movq\t{$src, $dst|$dst, $src}",
 295                         [(set VR64:$dst, (load_mmx addr:$src))],
 296                         IIC_MMX_MOVQ_RM>;
 297 } // SchedRW
 298
 299 let SchedRW = [WriteStore] in
 300 def MMX_MOVQ64mr : MMXI<0x7F, MRMDestMem, (outs), (ins i64mem:$dst, VR64:$src),
 301                         "movq\t{$src, $dst|$dst, $src}",
 302                         [(store (x86mmx VR64:$src), addr:$dst)],
 303                         IIC_MMX_MOVQ_RM>;
 304
 305 let SchedRW = [WriteMove] in {
 306 def MMX_MOVDQ2Qrr : MMXSDIi8<0xD6, MRMSrcReg, (outs VR64:$dst),
 307                              (ins VR128:$src), "movdq2q\t{$src, $dst|$dst, $src}",
 308                              [(set VR64:$dst,
 309                                (x86mmx (bitconvert
 310                                (i64 (extractelt (v2i64 VR128:$src),
 311                                      (iPTR 0))))))],
 312                              IIC_MMX_MOVQ_RR>;
 313
 314 def MMX_MOVQ2DQrr : MMXS2SIi8<0xD6, MRMSrcReg, (outs VR128:$dst),
 315                               (ins VR64:$src), "movq2dq\t{$src, $dst|$dst, $src}",
 316                               [(set VR128:$dst,
 317                                 (v2i64
 318                                   (scalar_to_vector
 319                                     (i64 (bitconvert (x86mmx VR64:$src))))))],
 320                               IIC_MMX_MOVQ_RR>;
 321
 322 let isCodeGenOnly = 1, hasSideEffects = 1 in {
 323 def MMX_MOVQ2FR64rr: MMXS2SIi8<0xD6, MRMSrcReg, (outs FR64:$dst),
 324                                (ins VR64:$src), "movq2dq\t{$src, $dst|$dst, $src}",
 325                                [], IIC_MMX_MOVQ_RR>;
 326
 327 def MMX_MOVFR642Qrr: MMXSDIi8<0xD6, MRMSrcReg, (outs VR64:$dst),
 328                               (ins FR64:$src), "movdq2q\t{$src, $dst|$dst, $src}",
 329                               [], IIC_MMX_MOVQ_RR>;
 330 }
 331 } // SchedRW
 332
 333 let Predicates = [HasSSE1] in
 334 def MMX_MOVNTQmr  : MMXI<0xE7, MRMDestMem, (outs), (ins i64mem:$dst, VR64:$src),
 335                          "movntq\t{$src, $dst|$dst, $src}",
 336                          [(int_x86_mmx_movnt_dq addr:$dst, VR64:$src)],
 337                          IIC_MMX_MOVQ_RM>, Sched<[WriteStore]>;
 338
 339 let Predicates = [HasMMX] in {
 340   let AddedComplexity = 15 in
 341   // movd to MMX register zero-extends
 342   def : Pat<(x86mmx (X86vzmovl (x86mmx (scalar_to_vector GR32:$src)))),
 343             (MMX_MOVD64rr GR32:$src)>;
 344   let AddedComplexity = 20 in
 345   def : Pat<(x86mmx (X86vzmovl (x86mmx (scalar_to_vector (loadi32 addr:$src))))),
 346             (MMX_MOVD64rm addr:$src)>;
 347 }
 348
 349 // Arithmetic Instructions
 350 defm MMX_PABSB : SS3I_unop_rm_int_mm<0x1C, "pabsb", int_x86_ssse3_pabs_b,
 351                                      MMX_INTALU_ITINS>;
 352 defm MMX_PABSW : SS3I_unop_rm_int_mm<0x1D, "pabsw", int_x86_ssse3_pabs_w,
 353                                      MMX_INTALU_ITINS>;
 354 defm MMX_PABSD : SS3I_unop_rm_int_mm<0x1E, "pabsd", int_x86_ssse3_pabs_d,
 355                                      MMX_INTALU_ITINS>;
 356 // -- Addition
 357 defm MMX_PADDB : MMXI_binop_rm_int<0xFC, "paddb", int_x86_mmx_padd_b,
 358                                    MMX_INTALU_ITINS, 1>;
 359 defm MMX_PADDW : MMXI_binop_rm_int<0xFD, "paddw", int_x86_mmx_padd_w,
 360                                    MMX_INTALU_ITINS, 1>;
 361 defm MMX_PADDD : MMXI_binop_rm_int<0xFE, "paddd", int_x86_mmx_padd_d,
 362                                    MMX_INTALU_ITINS, 1>;
 363 let Predicates = [HasSSE2] in
 364 defm MMX_PADDQ : MMXI_binop_rm_int<0xD4, "paddq", int_x86_mmx_padd_q,
 365                                    MMX_INTALUQ_ITINS, 1>;
 366 defm MMX_PADDSB  : MMXI_binop_rm_int<0xEC, "paddsb" , int_x86_mmx_padds_b,
 367                                    MMX_INTALU_ITINS, 1>;
 368 defm MMX_PADDSW  : MMXI_binop_rm_int<0xED, "paddsw" , int_x86_mmx_padds_w,
 369                                    MMX_INTALU_ITINS, 1>;
 370
 371 defm MMX_PADDUSB : MMXI_binop_rm_int<0xDC, "paddusb", int_x86_mmx_paddus_b,
 372                                    MMX_INTALU_ITINS, 1>;
 373 defm MMX_PADDUSW : MMXI_binop_rm_int<0xDD, "paddusw", int_x86_mmx_paddus_w,
 374                                    MMX_INTALU_ITINS, 1>;
 375
 376 defm MMX_PHADDW  : SS3I_binop_rm_int_mm<0x01, "phaddw", int_x86_ssse3_phadd_w,
 377                                    MMX_PHADDSUBW>;
 378 defm MMX_PHADD   : SS3I_binop_rm_int_mm<0x02, "phaddd", int_x86_ssse3_phadd_d,
 379                                    MMX_PHADDSUBD>;
 380 defm MMX_PHADDSW : SS3I_binop_rm_int_mm<0x03, "phaddsw",int_x86_ssse3_phadd_sw,
 381                                    MMX_PHADDSUBW>;
 382
 383 // -- Subtraction
 384 defm MMX_PSUBB : MMXI_binop_rm_int<0xF8, "psubb", int_x86_mmx_psub_b,
 385                                    MMX_INTALU_ITINS>;
 386 defm MMX_PSUBW : MMXI_binop_rm_int<0xF9, "psubw", int_x86_mmx_psub_w,
 387                                    MMX_INTALU_ITINS>;
 388 defm MMX_PSUBD : MMXI_binop_rm_int<0xFA, "psubd", int_x86_mmx_psub_d,
 389                                    MMX_INTALU_ITINS>;
 390 let Predicates = [HasSSE2] in
 391 defm MMX_PSUBQ : MMXI_binop_rm_int<0xFB, "psubq", int_x86_mmx_psub_q,
 392                                    MMX_INTALUQ_ITINS>;
 393
 394 defm MMX_PSUBSB  : MMXI_binop_rm_int<0xE8, "psubsb" , int_x86_mmx_psubs_b,
 395                                    MMX_INTALU_ITINS>;
 396 defm MMX_PSUBSW  : MMXI_binop_rm_int<0xE9, "psubsw" , int_x86_mmx_psubs_w,
 397                                    MMX_INTALU_ITINS>;
 398
 399 defm MMX_PSUBUSB : MMXI_binop_rm_int<0xD8, "psubusb", int_x86_mmx_psubus_b,
 400                                    MMX_INTALU_ITINS>;
 401 defm MMX_PSUBUSW : MMXI_binop_rm_int<0xD9, "psubusw", int_x86_mmx_psubus_w,
 402                                    MMX_INTALU_ITINS>;
 403
 404 defm MMX_PHSUBW  : SS3I_binop_rm_int_mm<0x05, "phsubw", int_x86_ssse3_phsub_w,
 405                                    MMX_PHADDSUBW>;
 406 defm MMX_PHSUBD  : SS3I_binop_rm_int_mm<0x06, "phsubd", int_x86_ssse3_phsub_d,
 407                                    MMX_PHADDSUBD>;
 408 defm MMX_PHSUBSW : SS3I_binop_rm_int_mm<0x07, "phsubsw",int_x86_ssse3_phsub_sw,
 409                                    MMX_PHADDSUBW>;
 410
 411 // -- Multiplication
 412 defm MMX_PMULLW  : MMXI_binop_rm_int<0xD5, "pmullw", int_x86_mmx_pmull_w,
 413                                      MMX_PMUL_ITINS, 1>;
 414
 415 defm MMX_PMULHW  : MMXI_binop_rm_int<0xE5, "pmulhw",  int_x86_mmx_pmulh_w,
 416                                      MMX_PMUL_ITINS, 1>;
 417 let Predicates = [HasSSE1] in
 418 defm MMX_PMULHUW : MMXI_binop_rm_int<0xE4, "pmulhuw", int_x86_mmx_pmulhu_w,
 419                                      MMX_PMUL_ITINS, 1>;
 420 let Predicates = [HasSSE2] in
 421 defm MMX_PMULUDQ : MMXI_binop_rm_int<0xF4, "pmuludq", int_x86_mmx_pmulu_dq,
 422                                      MMX_PMUL_ITINS, 1>;
 423 defm MMX_PMULHRSW : SS3I_binop_rm_int_mm<0x0B, "pmulhrsw",
 424                                      int_x86_ssse3_pmul_hr_sw,
 425                                      MMX_PMUL_ITINS, 1>;
 426
 427 // -- Miscellanea
 428 defm MMX_PMADDWD : MMXI_binop_rm_int<0xF5, "pmaddwd", int_x86_mmx_pmadd_wd,
 429                                      MMX_PMUL_ITINS, 1>;
 430
 431 defm MMX_PMADDUBSW : SS3I_binop_rm_int_mm<0x04, "pmaddubsw",
 432                                      int_x86_ssse3_pmadd_ub_sw, MMX_PMUL_ITINS>;
 433 let Predicates = [HasSSE1] in {
 434 defm MMX_PAVGB   : MMXI_binop_rm_int<0xE0, "pavgb", int_x86_mmx_pavg_b,
 435                                      MMX_MISC_FUNC_ITINS, 1>;
 436 defm MMX_PAVGW   : MMXI_binop_rm_int<0xE3, "pavgw", int_x86_mmx_pavg_w,
 437                                      MMX_MISC_FUNC_ITINS, 1>;
 438
 439 defm MMX_PMINUB  : MMXI_binop_rm_int<0xDA, "pminub", int_x86_mmx_pminu_b,
 440                                      MMX_MISC_FUNC_ITINS, 1>;
 441 defm MMX_PMINSW  : MMXI_binop_rm_int<0xEA, "pminsw", int_x86_mmx_pmins_w,
 442                                      MMX_MISC_FUNC_ITINS, 1>;
 443
 444 defm MMX_PMAXUB  : MMXI_binop_rm_int<0xDE, "pmaxub", int_x86_mmx_pmaxu_b,
 445                                      MMX_MISC_FUNC_ITINS, 1>;
 446 defm MMX_PMAXSW  : MMXI_binop_rm_int<0xEE, "pmaxsw", int_x86_mmx_pmaxs_w,
 447                                      MMX_MISC_FUNC_ITINS, 1>;
 448
 449 defm MMX_PSADBW  : MMXI_binop_rm_int<0xF6, "psadbw", int_x86_mmx_psad_bw,
 450                                      MMX_PSADBW_ITINS, 1>;
 451 }
 452
 453 defm MMX_PSIGNB :  SS3I_binop_rm_int_mm<0x08, "psignb", int_x86_ssse3_psign_b,
 454                                         MMX_MISC_FUNC_ITINS>;
 455 defm MMX_PSIGNW :  SS3I_binop_rm_int_mm<0x09, "psignw", int_x86_ssse3_psign_w,
 456                                         MMX_MISC_FUNC_ITINS>;
 457 defm MMX_PSIGND :  SS3I_binop_rm_int_mm<0x0A, "psignd", int_x86_ssse3_psign_d,
 458                                         MMX_MISC_FUNC_ITINS>;
 459 let Constraints = "$src1 = $dst" in
 460   defm MMX_PALIGN : ssse3_palign_mm<"palignr", int_x86_mmx_palignr_b>;
 461
 462 // Logical Instructions
 463 defm MMX_PAND : MMXI_binop_rm_int<0xDB, "pand", int_x86_mmx_pand,
 464                                   MMX_INTALU_ITINS_VECLOGICSCHED, 1>;
 465 defm MMX_POR  : MMXI_binop_rm_int<0xEB, "por" , int_x86_mmx_por,
 466                                   MMX_INTALU_ITINS_VECLOGICSCHED, 1>;
 467 defm MMX_PXOR : MMXI_binop_rm_int<0xEF, "pxor", int_x86_mmx_pxor,
 468                                   MMX_INTALU_ITINS_VECLOGICSCHED, 1>;
 469 defm MMX_PANDN : MMXI_binop_rm_int<0xDF, "pandn", int_x86_mmx_pandn,
 470                                   MMX_INTALU_ITINS_VECLOGICSCHED>;
 471
 472 // Shift Instructions
 473 defm MMX_PSRLW : MMXI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
 474                                     int_x86_mmx_psrl_w, int_x86_mmx_psrli_w,
 475                                     MMX_SHIFT_ITINS>;
 476 defm MMX_PSRLD : MMXI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
 477                                     int_x86_mmx_psrl_d, int_x86_mmx_psrli_d,
 478                                     MMX_SHIFT_ITINS>;
 479 defm MMX_PSRLQ : MMXI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
 480                                     int_x86_mmx_psrl_q, int_x86_mmx_psrli_q,
 481                                     MMX_SHIFT_ITINS>;
 482
 483 defm MMX_PSLLW : MMXI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
 484                                     int_x86_mmx_psll_w, int_x86_mmx_pslli_w,
 485                                     MMX_SHIFT_ITINS>;
 486 defm MMX_PSLLD : MMXI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
 487                                     int_x86_mmx_psll_d, int_x86_mmx_pslli_d,
 488                                     MMX_SHIFT_ITINS>;
 489 defm MMX_PSLLQ : MMXI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
 490                                     int_x86_mmx_psll_q, int_x86_mmx_pslli_q,
 491                                     MMX_SHIFT_ITINS>;
 492
 493 defm MMX_PSRAW : MMXI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
 494                                     int_x86_mmx_psra_w, int_x86_mmx_psrai_w,
 495                                     MMX_SHIFT_ITINS>;
 496 defm MMX_PSRAD : MMXI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
 497                                     int_x86_mmx_psra_d, int_x86_mmx_psrai_d,
 498                                     MMX_SHIFT_ITINS>;
 499
 500 // Comparison Instructions
 501 defm MMX_PCMPEQB : MMXI_binop_rm_int<0x74, "pcmpeqb", int_x86_mmx_pcmpeq_b,
 502                                      MMX_INTALU_ITINS>;
 503 defm MMX_PCMPEQW : MMXI_binop_rm_int<0x75, "pcmpeqw", int_x86_mmx_pcmpeq_w,
 504                                      MMX_INTALU_ITINS>;
 505 defm MMX_PCMPEQD : MMXI_binop_rm_int<0x76, "pcmpeqd", int_x86_mmx_pcmpeq_d,
 506                                      MMX_INTALU_ITINS>;
 507
 508 defm MMX_PCMPGTB : MMXI_binop_rm_int<0x64, "pcmpgtb", int_x86_mmx_pcmpgt_b,
 509                                      MMX_INTALU_ITINS>;
 510 defm MMX_PCMPGTW : MMXI_binop_rm_int<0x65, "pcmpgtw", int_x86_mmx_pcmpgt_w,
 511                                      MMX_INTALU_ITINS>;
 512 defm MMX_PCMPGTD : MMXI_binop_rm_int<0x66, "pcmpgtd", int_x86_mmx_pcmpgt_d,
 513                                      MMX_INTALU_ITINS>;
 514
 515 // -- Unpack Instructions
 516 defm MMX_PUNPCKHBW : MMXI_binop_rm_int<0x68, "punpckhbw",
 517                                        int_x86_mmx_punpckhbw,
 518                                        MMX_UNPCK_H_ITINS>;
 519 defm MMX_PUNPCKHWD : MMXI_binop_rm_int<0x69, "punpckhwd",
 520                                        int_x86_mmx_punpckhwd,
 521                                        MMX_UNPCK_H_ITINS>;
 522 defm MMX_PUNPCKHDQ : MMXI_binop_rm_int<0x6A, "punpckhdq",
 523                                        int_x86_mmx_punpckhdq,
 524                                        MMX_UNPCK_H_ITINS>;
 525 defm MMX_PUNPCKLBW : MMXI_binop_rm_int<0x60, "punpcklbw",
 526                                        int_x86_mmx_punpcklbw,
 527                                        MMX_UNPCK_L_ITINS>;
 528 defm MMX_PUNPCKLWD : MMXI_binop_rm_int<0x61, "punpcklwd",
 529                                        int_x86_mmx_punpcklwd,
 530                                        MMX_UNPCK_L_ITINS>;
 531 defm MMX_PUNPCKLDQ : MMXI_binop_rm_int<0x62, "punpckldq",
 532                                        int_x86_mmx_punpckldq,
 533                                        MMX_UNPCK_L_ITINS>;
 534
 535 // -- Pack Instructions
 536 defm MMX_PACKSSWB : MMXI_binop_rm_int<0x63, "packsswb", int_x86_mmx_packsswb,
 537                                       MMX_PCK_ITINS>;
 538 defm MMX_PACKSSDW : MMXI_binop_rm_int<0x6B, "packssdw", int_x86_mmx_packssdw,
 539                                       MMX_PCK_ITINS>;
 540 defm MMX_PACKUSWB : MMXI_binop_rm_int<0x67, "packuswb", int_x86_mmx_packuswb,
 541                                       MMX_PCK_ITINS>;
 542
 543 // -- Shuffle Instructions
 544 defm MMX_PSHUFB : SS3I_binop_rm_int_mm<0x00, "pshufb", int_x86_ssse3_pshuf_b,
 545                                        MMX_PSHUF_ITINS>;
 546
 547 def MMX_PSHUFWri : MMXIi8<0x70, MRMSrcReg,
 548                           (outs VR64:$dst), (ins VR64:$src1, u8imm:$src2),
 549                           "pshufw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 550                           [(set VR64:$dst,
 551                              (int_x86_sse_pshuf_w VR64:$src1, imm:$src2))],
 552                           IIC_MMX_PSHUF>, Sched<[WriteShuffle]>;
 553 def MMX_PSHUFWmi : MMXIi8<0x70, MRMSrcMem,
 554                           (outs VR64:$dst), (ins i64mem:$src1, u8imm:$src2),
 555                           "pshufw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 556                           [(set VR64:$dst,
 557                              (int_x86_sse_pshuf_w (load_mmx addr:$src1),
 558                                                    imm:$src2))],
 559                           IIC_MMX_PSHUF>, Sched<[WriteShuffleLd]>;
 560
 561 // -- Conversion Instructions
 562 defm MMX_CVTPS2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtps2pi,
 563                       f64mem, load, "cvtps2pi\t{$src, $dst|$dst, $src}",
 564                       MMX_CVT_PS_ITINS, SSEPackedSingle>, PS;
 565 defm MMX_CVTPD2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtpd2pi,
 566                       f128mem, memop, "cvtpd2pi\t{$src, $dst|$dst, $src}",
 567                       MMX_CVT_PD_ITINS, SSEPackedDouble>, PD;
 568 defm MMX_CVTTPS2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttps2pi,
 569                        f64mem, load, "cvttps2pi\t{$src, $dst|$dst, $src}",
 570                        MMX_CVT_PS_ITINS, SSEPackedSingle>, PS;
 571 defm MMX_CVTTPD2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttpd2pi,
 572                        f128mem, memop, "cvttpd2pi\t{$src, $dst|$dst, $src}",
 573                        MMX_CVT_PD_ITINS, SSEPackedDouble>, PD;
 574 defm MMX_CVTPI2PD : sse12_cvt_pint<0x2A, VR64, VR128, int_x86_sse_cvtpi2pd,
 575                          i64mem, load, "cvtpi2pd\t{$src, $dst|$dst, $src}",
 576                          MMX_CVT_PD_ITINS, SSEPackedDouble>, PD;
 577 let Constraints = "$src1 = $dst" in {
 578   defm MMX_CVTPI2PS : sse12_cvt_pint_3addr<0x2A, VR64, VR128,
 579                          int_x86_sse_cvtpi2ps,
 580                          i64mem, load, "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 581                           SSEPackedSingle>, PS;
 582 }
 583
 584 // Extract / Insert
 585 let Predicates = [HasSSE1] in
 586 def MMX_PEXTRWirri: MMXIi8<0xC5, MRMSrcReg,
 587                        (outs GR32orGR64:$dst), (ins VR64:$src1, i32u8imm:$src2),
 588                        "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 589                        [(set GR32orGR64:$dst, (int_x86_mmx_pextr_w VR64:$src1,
 590                                                imm:$src2))],
 591                        IIC_MMX_PEXTR>, Sched<[WriteShuffle]>;
 592 let Constraints = "$src1 = $dst" in {
 593 let Predicates = [HasSSE1] in {
 594   def MMX_PINSRWirri : MMXIi8<0xC4, MRMSrcReg,
 595                       (outs VR64:$dst),
 596                       (ins VR64:$src1, GR32orGR64:$src2, i32u8imm:$src3),
 597                       "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 598                       [(set VR64:$dst, (int_x86_mmx_pinsr_w VR64:$src1,
 599                                         GR32orGR64:$src2, imm:$src3))],
 600                       IIC_MMX_PINSRW>, Sched<[WriteShuffle]>;
 601
 602   def MMX_PINSRWirmi : MMXIi8<0xC4, MRMSrcMem,
 603                      (outs VR64:$dst),
 604                      (ins VR64:$src1, i16mem:$src2, i32u8imm:$src3),
 605                      "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 606                      [(set VR64:$dst, (int_x86_mmx_pinsr_w VR64:$src1,
 607                                          (i32 (anyext (loadi16 addr:$src2))),
 608                                        imm:$src3))],
 609                      IIC_MMX_PINSRW>, Sched<[WriteShuffleLd, ReadAfterLd]>;
 610 }
 611 }
 612
 613 // Mask creation
 614 let Predicates = [HasSSE1] in
 615 def MMX_PMOVMSKBrr : MMXI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
 616                           (ins VR64:$src),
 617                           "pmovmskb\t{$src, $dst|$dst, $src}",
 618                           [(set GR32orGR64:$dst,
 619                                 (int_x86_mmx_pmovmskb VR64:$src))],
 620                           IIC_MMX_MOVMSK>, Sched<[WriteVecLogic]>;
 621
 622 // Low word of XMM to MMX.
 623 def MMX_X86movdq2q : SDNode<"X86ISD::MOVDQ2Q", SDTypeProfile<1, 1,
 624                             [SDTCisVT<0, x86mmx>, SDTCisVT<1, v2i64>]>>;
 625
 626 def : Pat<(x86mmx (MMX_X86movdq2q VR128:$src)),
 627           (x86mmx (MMX_MOVDQ2Qrr VR128:$src))>;
 628
 629 def : Pat<(x86mmx (MMX_X86movdq2q (loadv2i64 addr:$src))),
 630           (x86mmx (MMX_MOVQ64rm addr:$src))>;
 631
 632 // Misc.
 633 let SchedRW = [WriteShuffle] in {
 634 let Uses = [EDI], Predicates = [HasSSE1,Not64BitMode] in
 635 def MMX_MASKMOVQ : MMXI32<0xF7, MRMSrcReg, (outs), (ins VR64:$src, VR64:$mask),
 636                           "maskmovq\t{$mask, $src|$src, $mask}",
 637                           [(int_x86_mmx_maskmovq VR64:$src, VR64:$mask, EDI)],
 638                           IIC_MMX_MASKMOV>;
 639 let Uses = [RDI], Predicates = [HasSSE1,In64BitMode] in
 640 def MMX_MASKMOVQ64: MMXI64<0xF7, MRMSrcReg, (outs), (ins VR64:$src, VR64:$mask),
 641                            "maskmovq\t{$mask, $src|$src, $mask}",
 642                            [(int_x86_mmx_maskmovq VR64:$src, VR64:$mask, RDI)],
 643                            IIC_MMX_MASKMOV>;
 644 }
 645
 646 // 64-bit bit convert.
 647 let Predicates = [HasSSE2] in {
 648 def : Pat<(f64 (bitconvert (x86mmx VR64:$src))),
 649           (MMX_MOVQ2FR64rr VR64:$src)>;
 650 def : Pat<(x86mmx (bitconvert (f64 FR64:$src))),
 651           (MMX_MOVFR642Qrr FR64:$src)>;
 652 def : Pat<(x86mmx (MMX_X86movdq2q
 653                    (bc_v2i64 (v4i32 (int_x86_sse2_cvtps2dq VR128:$src))))),
 654           (MMX_CVTPS2PIirr VR128:$src)>;
 655 def : Pat<(x86mmx (MMX_X86movdq2q
 656                    (bc_v2i64 (v4i32 (fp_to_sint (v4f32 VR128:$src)))))),
 657           (MMX_CVTTPS2PIirr VR128:$src)>;
 658 def : Pat<(x86mmx (MMX_X86movdq2q
 659                    (bc_v2i64 (v4i32 (X86cvtp2Int (v2f64 VR128:$src)))))),
 660           (MMX_CVTPD2PIirr VR128:$src)>;
 661 def : Pat<(x86mmx (MMX_X86movdq2q
 662                    (bc_v2i64 (v4i32 (X86cvttp2si (v2f64 VR128:$src)))))),
 663           (MMX_CVTTPD2PIirr VR128:$src)>;
 664 }