contrib/llvm/lib/Target/X86/X86InstrMMX.td

   1 //===-- X86InstrMMX.td - Describe the MMX Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 MMX instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 // All instructions that use MMX should be in this file, even if they also use
  15 // SSE.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 //===----------------------------------------------------------------------===//
  20 // MMX Multiclasses
  21 //===----------------------------------------------------------------------===//
  22
  23 let Sched = WriteVecALU in {
  24 def MMX_INTALU_ITINS : OpndItins<
  25   IIC_MMX_ALU_RR, IIC_MMX_ALU_RM
  26 >;
  27
  28 def MMX_INTALUQ_ITINS : OpndItins<
  29   IIC_MMX_ALUQ_RR, IIC_MMX_ALUQ_RM
  30 >;
  31
  32 def MMX_PHADDSUBW : OpndItins<
  33   IIC_MMX_PHADDSUBW_RR, IIC_MMX_PHADDSUBW_RM
  34 >;
  35
  36 def MMX_PHADDSUBD : OpndItins<
  37   IIC_MMX_PHADDSUBD_RR, IIC_MMX_PHADDSUBD_RM
  38 >;
  39 }
  40
  41 let Sched = WriteVecLogic in
  42 def MMX_INTALU_ITINS_VECLOGICSCHED : OpndItins<
  43   IIC_MMX_ALU_RR, IIC_MMX_ALU_RM
  44 >;
  45
  46 let Sched = WriteVecIMul in
  47 def MMX_PMUL_ITINS : OpndItins<
  48   IIC_MMX_PMUL, IIC_MMX_PMUL
  49 >;
  50
  51 let Sched = WriteVecIMul in {
  52 def MMX_PSADBW_ITINS : OpndItins<
  53   IIC_MMX_PSADBW, IIC_MMX_PSADBW
  54 >;
  55
  56 def MMX_MISC_FUNC_ITINS : OpndItins<
  57   IIC_MMX_MISC_FUNC_MEM, IIC_MMX_MISC_FUNC_REG
  58 >;
  59 }
  60
  61 def MMX_SHIFT_ITINS : ShiftOpndItins<
  62   IIC_MMX_SHIFT_RR, IIC_MMX_SHIFT_RM, IIC_MMX_SHIFT_RI
  63 >;
  64
  65 let Sched = WriteShuffle in {
  66 def MMX_UNPCK_H_ITINS : OpndItins<
  67   IIC_MMX_UNPCK_H_RR, IIC_MMX_UNPCK_H_RM
  68 >;
  69
  70 def MMX_UNPCK_L_ITINS : OpndItins<
  71   IIC_MMX_UNPCK_L, IIC_MMX_UNPCK_L
  72 >;
  73
  74 def MMX_PCK_ITINS : OpndItins<
  75   IIC_MMX_PCK_RR, IIC_MMX_PCK_RM
  76 >;
  77
  78 def MMX_PSHUF_ITINS : OpndItins<
  79   IIC_MMX_PSHUF, IIC_MMX_PSHUF
  80 >;
  81 } // Sched
  82
  83 let Sched = WriteCvtF2I in {
  84 def MMX_CVT_PD_ITINS : OpndItins<
  85   IIC_MMX_CVT_PD_RR, IIC_MMX_CVT_PD_RM
  86 >;
  87
  88 def MMX_CVT_PS_ITINS : OpndItins<
  89   IIC_MMX_CVT_PS_RR, IIC_MMX_CVT_PS_RM
  90 >;
  91 }
  92
  93 let Constraints = "$src1 = $dst" in {
  94   // MMXI_binop_rm_int - Simple MMX binary operator based on intrinsic.
  95   // When this is cleaned up, remove the FIXME from X86RecognizableInstr.cpp.
  96   multiclass MMXI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
  97                                OpndItins itins, bit Commutable = 0,
  98                                X86MemOperand OType = i64mem> {
  99     def irr : MMXI<opc, MRMSrcReg, (outs VR64:$dst),
 100                  (ins VR64:$src1, VR64:$src2),
 101                  !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 102                  [(set VR64:$dst, (IntId VR64:$src1, VR64:$src2))], itins.rr>,
 103               Sched<[itins.Sched]> {
 104       let isCommutable = Commutable;
 105     }
 106     def irm : MMXI<opc, MRMSrcMem, (outs VR64:$dst),
 107                  (ins VR64:$src1, OType:$src2),
 108                  !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 109                  [(set VR64:$dst, (IntId VR64:$src1,
 110                                    (bitconvert (load_mmx addr:$src2))))],
 111                  itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
 112   }
 113
 114   multiclass MMXI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
 115                                 string OpcodeStr, Intrinsic IntId,
 116                                 Intrinsic IntId2, ShiftOpndItins itins> {
 117     def rr : MMXI<opc, MRMSrcReg, (outs VR64:$dst),
 118                                   (ins VR64:$src1, VR64:$src2),
 119                   !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 120                   [(set VR64:$dst, (IntId VR64:$src1, VR64:$src2))], itins.rr>,
 121              Sched<[WriteVecShift]>;
 122     def rm : MMXI<opc, MRMSrcMem, (outs VR64:$dst),
 123                                   (ins VR64:$src1, i64mem:$src2),
 124                   !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 125                   [(set VR64:$dst, (IntId VR64:$src1,
 126                                     (bitconvert (load_mmx addr:$src2))))],
 127                   itins.rm>, Sched<[WriteVecShiftLd, ReadAfterLd]>;
 128     def ri : MMXIi8<opc2, ImmForm, (outs VR64:$dst),
 129                                    (ins VR64:$src1, i32u8imm:$src2),
 130                     !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 131            [(set VR64:$dst, (IntId2 VR64:$src1, imm:$src2))], itins.ri>,
 132            Sched<[WriteVecShift]>;
 133   }
 134 }
 135
 136 /// Unary MMX instructions requiring SSSE3.
 137 multiclass SS3I_unop_rm_int_mm<bits<8> opc, string OpcodeStr,
 138                                Intrinsic IntId64, OpndItins itins> {
 139   def rr64 : MMXSS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
 140                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 141                    [(set VR64:$dst, (IntId64 VR64:$src))], itins.rr>,
 142              Sched<[itins.Sched]>;
 143
 144   def rm64 : MMXSS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
 145                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 146                    [(set VR64:$dst,
 147                      (IntId64 (bitconvert (load_mmx addr:$src))))],
 148                    itins.rm>, Sched<[itins.Sched.Folded]>;
 149 }
 150
 151 /// Binary MMX instructions requiring SSSE3.
 152 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
 153 multiclass SS3I_binop_rm_int_mm<bits<8> opc, string OpcodeStr,
 154                              Intrinsic IntId64, OpndItins itins,
 155                              bit Commutable = 0> {
 156   let isCommutable = Commutable in
 157   def rr64 : MMXSS38I<opc, MRMSrcReg, (outs VR64:$dst),
 158        (ins VR64:$src1, VR64:$src2),
 159         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 160        [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))], itins.rr>,
 161       Sched<[itins.Sched]>;
 162   def rm64 : MMXSS38I<opc, MRMSrcMem, (outs VR64:$dst),
 163        (ins VR64:$src1, i64mem:$src2),
 164         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 165        [(set VR64:$dst,
 166          (IntId64 VR64:$src1,
 167           (bitconvert (load_mmx addr:$src2))))], itins.rm>,
 168       Sched<[itins.Sched.Folded, ReadAfterLd]>;
 169 }
 170 }
 171
 172 /// PALIGN MMX instructions (require SSSE3).
 173 multiclass ssse3_palign_mm<string asm, Intrinsic IntId> {
 174   def R64irr  : MMXSS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
 175       (ins VR64:$src1, VR64:$src2, u8imm:$src3),
 176       !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
 177       [(set VR64:$dst, (IntId VR64:$src1, VR64:$src2, (i8 imm:$src3)))]>,
 178       Sched<[WriteShuffle]>;
 179   def R64irm  : MMXSS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
 180       (ins VR64:$src1, i64mem:$src2, u8imm:$src3),
 181       !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
 182       [(set VR64:$dst, (IntId VR64:$src1,
 183                        (bitconvert (load_mmx addr:$src2)), (i8 imm:$src3)))]>,
 184       Sched<[WriteShuffleLd, ReadAfterLd]>;
 185 }
 186
 187 multiclass sse12_cvt_pint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 188                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 189                          string asm, OpndItins itins, Domain d> {
 190   def irr : MMXPI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 191                   [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr, d>,
 192             Sched<[itins.Sched]>;
 193   def irm : MMXPI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 194                   [(set DstRC:$dst, (Int (ld_frag addr:$src)))], itins.rm, d>,
 195             Sched<[itins.Sched.Folded]>;
 196 }
 197
 198 multiclass sse12_cvt_pint_3addr<bits<8> opc, RegisterClass SrcRC,
 199                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 200                     PatFrag ld_frag, string asm, Domain d> {
 201   def irr : MMXPI<opc, MRMSrcReg, (outs DstRC:$dst),
 202                   (ins DstRC:$src1, SrcRC:$src2), asm,
 203                   [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
 204                   NoItinerary, d>, Sched<[WriteCvtI2F]>;
 205   def irm : MMXPI<opc, MRMSrcMem, (outs DstRC:$dst),
 206                   (ins DstRC:$src1, x86memop:$src2), asm,
 207                   [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
 208                   NoItinerary, d>, Sched<[WriteCvtI2FLd]>;
 209 }
 210
 211 //===----------------------------------------------------------------------===//
 212 // MMX EMMS Instruction
 213 //===----------------------------------------------------------------------===//
 214
 215 def MMX_EMMS  : MMXI<0x77, RawFrm, (outs), (ins), "emms",
 216                      [(int_x86_mmx_emms)], IIC_MMX_EMMS>;
 217
 218 //===----------------------------------------------------------------------===//
 219 // MMX Scalar Instructions
 220 //===----------------------------------------------------------------------===//
 221
 222 // Data Transfer Instructions
 223 def MMX_MOVD64rr : MMXI<0x6E, MRMSrcReg, (outs VR64:$dst), (ins GR32:$src),
 224                         "movd\t{$src, $dst|$dst, $src}",
 225                         [(set VR64:$dst,
 226                          (x86mmx (scalar_to_vector GR32:$src)))],
 227                         IIC_MMX_MOV_MM_RM>, Sched<[WriteMove]>;
 228 def MMX_MOVD64rm : MMXI<0x6E, MRMSrcMem, (outs VR64:$dst), (ins i32mem:$src),
 229                         "movd\t{$src, $dst|$dst, $src}",
 230                         [(set VR64:$dst,
 231                         (x86mmx (scalar_to_vector (loadi32 addr:$src))))],
 232                         IIC_MMX_MOV_MM_RM>, Sched<[WriteLoad]>;
 233
 234 let Predicates = [HasMMX] in {
 235   let AddedComplexity = 15 in
 236     def : Pat<(x86mmx (MMX_X86movw2d GR32:$src)),
 237               (MMX_MOVD64rr GR32:$src)>;
 238   let AddedComplexity = 20 in
 239     def : Pat<(x86mmx (MMX_X86movw2d (loadi32 addr:$src))),
 240               (MMX_MOVD64rm addr:$src)>;
 241 }
 242
 243 let mayStore = 1 in
 244 def MMX_MOVD64mr : MMXI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR64:$src),
 245                         "movd\t{$src, $dst|$dst, $src}", [], IIC_MMX_MOV_MM_RM>,
 246                    Sched<[WriteStore]>;
 247
 248 def MMX_MOVD64grr : MMXI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR64:$src),
 249                          "movd\t{$src, $dst|$dst, $src}",
 250                          [(set GR32:$dst,
 251                           (MMX_X86movd2w (x86mmx VR64:$src)))],
 252                           IIC_MMX_MOV_REG_MM>, Sched<[WriteMove]>,
 253                           FoldGenData<"MMX_MOVD64rr">;
 254
 255 let isBitcast = 1 in
 256 def MMX_MOVD64to64rr : MMXRI<0x6E, MRMSrcReg, (outs VR64:$dst), (ins GR64:$src),
 257                              "movd\t{$src, $dst|$dst, $src}",
 258                              [(set VR64:$dst, (bitconvert GR64:$src))],
 259                              IIC_MMX_MOV_MM_RM>, Sched<[WriteMove]>;
 260
 261 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayLoad = 1 in
 262 def MMX_MOVD64to64rm : MMXRI<0x6E, MRMSrcMem, (outs VR64:$dst),
 263                              (ins i64mem:$src), "movd\t{$src, $dst|$dst, $src}",
 264                              [], IIC_MMX_MOVQ_RM>, Sched<[WriteLoad]>;
 265
 266 // These are 64 bit moves, but since the OS X assembler doesn't
 267 // recognize a register-register movq, we write them as
 268 // movd.
 269 let SchedRW = [WriteMove], isBitcast = 1 in {
 270 def MMX_MOVD64from64rr : MMXRI<0x7E, MRMDestReg,
 271                                (outs GR64:$dst), (ins VR64:$src),
 272                                "movd\t{$src, $dst|$dst, $src}",
 273                              [(set GR64:$dst,
 274                               (bitconvert VR64:$src))], IIC_MMX_MOV_REG_MM>;
 275 let hasSideEffects = 0 in
 276 def MMX_MOVQ64rr : MMXI<0x6F, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
 277                         "movq\t{$src, $dst|$dst, $src}", [],
 278                         IIC_MMX_MOVQ_RR>;
 279 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
 280 def MMX_MOVQ64rr_REV : MMXI<0x7F, MRMDestReg, (outs VR64:$dst), (ins VR64:$src),
 281                         "movq\t{$src, $dst|$dst, $src}", [],
 282                         IIC_MMX_MOVQ_RR>, FoldGenData<"MMX_MOVQ64rr">;
 283 }
 284 } // SchedRW
 285
 286 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayStore = 1 in
 287 def MMX_MOVD64from64rm : MMXRI<0x7E, MRMDestMem,
 288                                (outs), (ins i64mem:$dst, VR64:$src),
 289                                "movd\t{$src, $dst|$dst, $src}",
 290                                [], IIC_MMX_MOV_REG_MM>, Sched<[WriteStore]>;
 291
 292 let SchedRW = [WriteLoad] in {
 293 let canFoldAsLoad = 1 in
 294 def MMX_MOVQ64rm : MMXI<0x6F, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
 295                         "movq\t{$src, $dst|$dst, $src}",
 296                         [(set VR64:$dst, (load_mmx addr:$src))],
 297                         IIC_MMX_MOVQ_RM>;
 298 } // SchedRW
 299
 300 let SchedRW = [WriteStore] in
 301 def MMX_MOVQ64mr : MMXI<0x7F, MRMDestMem, (outs), (ins i64mem:$dst, VR64:$src),
 302                         "movq\t{$src, $dst|$dst, $src}",
 303                         [(store (x86mmx VR64:$src), addr:$dst)],
 304                         IIC_MMX_MOVQ_RM>;
 305
 306 let SchedRW = [WriteMove] in {
 307 def MMX_MOVDQ2Qrr : MMXSDIi8<0xD6, MRMSrcReg, (outs VR64:$dst),
 308                              (ins VR128:$src), "movdq2q\t{$src, $dst|$dst, $src}",
 309                              [(set VR64:$dst,
 310                                (x86mmx (bitconvert
 311                                (i64 (extractelt (v2i64 VR128:$src),
 312                                      (iPTR 0))))))],
 313                              IIC_MMX_MOVQ_RR>;
 314
 315 def MMX_MOVQ2DQrr : MMXS2SIi8<0xD6, MRMSrcReg, (outs VR128:$dst),
 316                               (ins VR64:$src), "movq2dq\t{$src, $dst|$dst, $src}",
 317                               [(set VR128:$dst,
 318                                 (v2i64
 319                                   (scalar_to_vector
 320                                     (i64 (bitconvert (x86mmx VR64:$src))))))],
 321                               IIC_MMX_MOVQ_RR>;
 322
 323 let isCodeGenOnly = 1, hasSideEffects = 1 in {
 324 def MMX_MOVQ2FR64rr: MMXS2SIi8<0xD6, MRMSrcReg, (outs FR64:$dst),
 325                                (ins VR64:$src), "movq2dq\t{$src, $dst|$dst, $src}",
 326                                [], IIC_MMX_MOVQ_RR>;
 327
 328 def MMX_MOVFR642Qrr: MMXSDIi8<0xD6, MRMSrcReg, (outs VR64:$dst),
 329                               (ins FR64:$src), "movdq2q\t{$src, $dst|$dst, $src}",
 330                               [], IIC_MMX_MOVQ_RR>;
 331 }
 332 } // SchedRW
 333
 334 let Predicates = [HasSSE1] in
 335 def MMX_MOVNTQmr  : MMXI<0xE7, MRMDestMem, (outs), (ins i64mem:$dst, VR64:$src),
 336                          "movntq\t{$src, $dst|$dst, $src}",
 337                          [(int_x86_mmx_movnt_dq addr:$dst, VR64:$src)],
 338                          IIC_MMX_MOVQ_RM>, Sched<[WriteStore]>;
 339
 340 let Predicates = [HasMMX] in {
 341   let AddedComplexity = 15 in
 342   // movd to MMX register zero-extends
 343   def : Pat<(x86mmx (X86vzmovl (x86mmx (scalar_to_vector GR32:$src)))),
 344             (MMX_MOVD64rr GR32:$src)>;
 345   let AddedComplexity = 20 in
 346   def : Pat<(x86mmx (X86vzmovl (x86mmx (scalar_to_vector (loadi32 addr:$src))))),
 347             (MMX_MOVD64rm addr:$src)>;
 348 }
 349
 350 // Arithmetic Instructions
 351 defm MMX_PABSB : SS3I_unop_rm_int_mm<0x1C, "pabsb", int_x86_ssse3_pabs_b,
 352                                      MMX_INTALU_ITINS>;
 353 defm MMX_PABSW : SS3I_unop_rm_int_mm<0x1D, "pabsw", int_x86_ssse3_pabs_w,
 354                                      MMX_INTALU_ITINS>;
 355 defm MMX_PABSD : SS3I_unop_rm_int_mm<0x1E, "pabsd", int_x86_ssse3_pabs_d,
 356                                      MMX_INTALU_ITINS>;
 357 // -- Addition
 358 defm MMX_PADDB : MMXI_binop_rm_int<0xFC, "paddb", int_x86_mmx_padd_b,
 359                                    MMX_INTALU_ITINS, 1>;
 360 defm MMX_PADDW : MMXI_binop_rm_int<0xFD, "paddw", int_x86_mmx_padd_w,
 361                                    MMX_INTALU_ITINS, 1>;
 362 defm MMX_PADDD : MMXI_binop_rm_int<0xFE, "paddd", int_x86_mmx_padd_d,
 363                                    MMX_INTALU_ITINS, 1>;
 364 let Predicates = [HasSSE2] in
 365 defm MMX_PADDQ : MMXI_binop_rm_int<0xD4, "paddq", int_x86_mmx_padd_q,
 366                                    MMX_INTALUQ_ITINS, 1>;
 367 defm MMX_PADDSB  : MMXI_binop_rm_int<0xEC, "paddsb" , int_x86_mmx_padds_b,
 368                                    MMX_INTALU_ITINS, 1>;
 369 defm MMX_PADDSW  : MMXI_binop_rm_int<0xED, "paddsw" , int_x86_mmx_padds_w,
 370                                    MMX_INTALU_ITINS, 1>;
 371
 372 defm MMX_PADDUSB : MMXI_binop_rm_int<0xDC, "paddusb", int_x86_mmx_paddus_b,
 373                                    MMX_INTALU_ITINS, 1>;
 374 defm MMX_PADDUSW : MMXI_binop_rm_int<0xDD, "paddusw", int_x86_mmx_paddus_w,
 375                                    MMX_INTALU_ITINS, 1>;
 376
 377 defm MMX_PHADDW  : SS3I_binop_rm_int_mm<0x01, "phaddw", int_x86_ssse3_phadd_w,
 378                                    MMX_PHADDSUBW>;
 379 defm MMX_PHADD   : SS3I_binop_rm_int_mm<0x02, "phaddd", int_x86_ssse3_phadd_d,
 380                                    MMX_PHADDSUBD>;
 381 defm MMX_PHADDSW : SS3I_binop_rm_int_mm<0x03, "phaddsw",int_x86_ssse3_phadd_sw,
 382                                    MMX_PHADDSUBW>;
 383
 384 // -- Subtraction
 385 defm MMX_PSUBB : MMXI_binop_rm_int<0xF8, "psubb", int_x86_mmx_psub_b,
 386                                    MMX_INTALU_ITINS>;
 387 defm MMX_PSUBW : MMXI_binop_rm_int<0xF9, "psubw", int_x86_mmx_psub_w,
 388                                    MMX_INTALU_ITINS>;
 389 defm MMX_PSUBD : MMXI_binop_rm_int<0xFA, "psubd", int_x86_mmx_psub_d,
 390                                    MMX_INTALU_ITINS>;
 391 let Predicates = [HasSSE2] in
 392 defm MMX_PSUBQ : MMXI_binop_rm_int<0xFB, "psubq", int_x86_mmx_psub_q,
 393                                    MMX_INTALUQ_ITINS>;
 394
 395 defm MMX_PSUBSB  : MMXI_binop_rm_int<0xE8, "psubsb" , int_x86_mmx_psubs_b,
 396                                    MMX_INTALU_ITINS>;
 397 defm MMX_PSUBSW  : MMXI_binop_rm_int<0xE9, "psubsw" , int_x86_mmx_psubs_w,
 398                                    MMX_INTALU_ITINS>;
 399
 400 defm MMX_PSUBUSB : MMXI_binop_rm_int<0xD8, "psubusb", int_x86_mmx_psubus_b,
 401                                    MMX_INTALU_ITINS>;
 402 defm MMX_PSUBUSW : MMXI_binop_rm_int<0xD9, "psubusw", int_x86_mmx_psubus_w,
 403                                    MMX_INTALU_ITINS>;
 404
 405 defm MMX_PHSUBW  : SS3I_binop_rm_int_mm<0x05, "phsubw", int_x86_ssse3_phsub_w,
 406                                    MMX_PHADDSUBW>;
 407 defm MMX_PHSUBD  : SS3I_binop_rm_int_mm<0x06, "phsubd", int_x86_ssse3_phsub_d,
 408                                    MMX_PHADDSUBD>;
 409 defm MMX_PHSUBSW : SS3I_binop_rm_int_mm<0x07, "phsubsw",int_x86_ssse3_phsub_sw,
 410                                    MMX_PHADDSUBW>;
 411
 412 // -- Multiplication
 413 defm MMX_PMULLW  : MMXI_binop_rm_int<0xD5, "pmullw", int_x86_mmx_pmull_w,
 414                                      MMX_PMUL_ITINS, 1>;
 415
 416 defm MMX_PMULHW  : MMXI_binop_rm_int<0xE5, "pmulhw",  int_x86_mmx_pmulh_w,
 417                                      MMX_PMUL_ITINS, 1>;
 418 let Predicates = [HasSSE1] in
 419 defm MMX_PMULHUW : MMXI_binop_rm_int<0xE4, "pmulhuw", int_x86_mmx_pmulhu_w,
 420                                      MMX_PMUL_ITINS, 1>;
 421 let Predicates = [HasSSE2] in
 422 defm MMX_PMULUDQ : MMXI_binop_rm_int<0xF4, "pmuludq", int_x86_mmx_pmulu_dq,
 423                                      MMX_PMUL_ITINS, 1>;
 424 defm MMX_PMULHRSW : SS3I_binop_rm_int_mm<0x0B, "pmulhrsw",
 425                                      int_x86_ssse3_pmul_hr_sw,
 426                                      MMX_PMUL_ITINS, 1>;
 427
 428 // -- Miscellanea
 429 defm MMX_PMADDWD : MMXI_binop_rm_int<0xF5, "pmaddwd", int_x86_mmx_pmadd_wd,
 430                                      MMX_PMUL_ITINS, 1>;
 431
 432 defm MMX_PMADDUBSW : SS3I_binop_rm_int_mm<0x04, "pmaddubsw",
 433                                      int_x86_ssse3_pmadd_ub_sw, MMX_PMUL_ITINS>;
 434 let Predicates = [HasSSE1] in {
 435 defm MMX_PAVGB   : MMXI_binop_rm_int<0xE0, "pavgb", int_x86_mmx_pavg_b,
 436                                      MMX_MISC_FUNC_ITINS, 1>;
 437 defm MMX_PAVGW   : MMXI_binop_rm_int<0xE3, "pavgw", int_x86_mmx_pavg_w,
 438                                      MMX_MISC_FUNC_ITINS, 1>;
 439
 440 defm MMX_PMINUB  : MMXI_binop_rm_int<0xDA, "pminub", int_x86_mmx_pminu_b,
 441                                      MMX_MISC_FUNC_ITINS, 1>;
 442 defm MMX_PMINSW  : MMXI_binop_rm_int<0xEA, "pminsw", int_x86_mmx_pmins_w,
 443                                      MMX_MISC_FUNC_ITINS, 1>;
 444
 445 defm MMX_PMAXUB  : MMXI_binop_rm_int<0xDE, "pmaxub", int_x86_mmx_pmaxu_b,
 446                                      MMX_MISC_FUNC_ITINS, 1>;
 447 defm MMX_PMAXSW  : MMXI_binop_rm_int<0xEE, "pmaxsw", int_x86_mmx_pmaxs_w,
 448                                      MMX_MISC_FUNC_ITINS, 1>;
 449
 450 defm MMX_PSADBW  : MMXI_binop_rm_int<0xF6, "psadbw", int_x86_mmx_psad_bw,
 451                                      MMX_PSADBW_ITINS, 1>;
 452 }
 453
 454 defm MMX_PSIGNB :  SS3I_binop_rm_int_mm<0x08, "psignb", int_x86_ssse3_psign_b,
 455                                         MMX_MISC_FUNC_ITINS>;
 456 defm MMX_PSIGNW :  SS3I_binop_rm_int_mm<0x09, "psignw", int_x86_ssse3_psign_w,
 457                                         MMX_MISC_FUNC_ITINS>;
 458 defm MMX_PSIGND :  SS3I_binop_rm_int_mm<0x0A, "psignd", int_x86_ssse3_psign_d,
 459                                         MMX_MISC_FUNC_ITINS>;
 460 let Constraints = "$src1 = $dst" in
 461   defm MMX_PALIGN : ssse3_palign_mm<"palignr", int_x86_mmx_palignr_b>;
 462
 463 // Logical Instructions
 464 defm MMX_PAND : MMXI_binop_rm_int<0xDB, "pand", int_x86_mmx_pand,
 465                                   MMX_INTALU_ITINS_VECLOGICSCHED, 1>;
 466 defm MMX_POR  : MMXI_binop_rm_int<0xEB, "por" , int_x86_mmx_por,
 467                                   MMX_INTALU_ITINS_VECLOGICSCHED, 1>;
 468 defm MMX_PXOR : MMXI_binop_rm_int<0xEF, "pxor", int_x86_mmx_pxor,
 469                                   MMX_INTALU_ITINS_VECLOGICSCHED, 1>;
 470 defm MMX_PANDN : MMXI_binop_rm_int<0xDF, "pandn", int_x86_mmx_pandn,
 471                                   MMX_INTALU_ITINS_VECLOGICSCHED>;
 472
 473 // Shift Instructions
 474 defm MMX_PSRLW : MMXI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
 475                                     int_x86_mmx_psrl_w, int_x86_mmx_psrli_w,
 476                                     MMX_SHIFT_ITINS>;
 477 defm MMX_PSRLD : MMXI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
 478                                     int_x86_mmx_psrl_d, int_x86_mmx_psrli_d,
 479                                     MMX_SHIFT_ITINS>;
 480 defm MMX_PSRLQ : MMXI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
 481                                     int_x86_mmx_psrl_q, int_x86_mmx_psrli_q,
 482                                     MMX_SHIFT_ITINS>;
 483
 484 defm MMX_PSLLW : MMXI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
 485                                     int_x86_mmx_psll_w, int_x86_mmx_pslli_w,
 486                                     MMX_SHIFT_ITINS>;
 487 defm MMX_PSLLD : MMXI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
 488                                     int_x86_mmx_psll_d, int_x86_mmx_pslli_d,
 489                                     MMX_SHIFT_ITINS>;
 490 defm MMX_PSLLQ : MMXI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
 491                                     int_x86_mmx_psll_q, int_x86_mmx_pslli_q,
 492                                     MMX_SHIFT_ITINS>;
 493
 494 defm MMX_PSRAW : MMXI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
 495                                     int_x86_mmx_psra_w, int_x86_mmx_psrai_w,
 496                                     MMX_SHIFT_ITINS>;
 497 defm MMX_PSRAD : MMXI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
 498                                     int_x86_mmx_psra_d, int_x86_mmx_psrai_d,
 499                                     MMX_SHIFT_ITINS>;
 500
 501 // Comparison Instructions
 502 defm MMX_PCMPEQB : MMXI_binop_rm_int<0x74, "pcmpeqb", int_x86_mmx_pcmpeq_b,
 503                                      MMX_INTALU_ITINS>;
 504 defm MMX_PCMPEQW : MMXI_binop_rm_int<0x75, "pcmpeqw", int_x86_mmx_pcmpeq_w,
 505                                      MMX_INTALU_ITINS>;
 506 defm MMX_PCMPEQD : MMXI_binop_rm_int<0x76, "pcmpeqd", int_x86_mmx_pcmpeq_d,
 507                                      MMX_INTALU_ITINS>;
 508
 509 defm MMX_PCMPGTB : MMXI_binop_rm_int<0x64, "pcmpgtb", int_x86_mmx_pcmpgt_b,
 510                                      MMX_INTALU_ITINS>;
 511 defm MMX_PCMPGTW : MMXI_binop_rm_int<0x65, "pcmpgtw", int_x86_mmx_pcmpgt_w,
 512                                      MMX_INTALU_ITINS>;
 513 defm MMX_PCMPGTD : MMXI_binop_rm_int<0x66, "pcmpgtd", int_x86_mmx_pcmpgt_d,
 514                                      MMX_INTALU_ITINS>;
 515
 516 // -- Unpack Instructions
 517 defm MMX_PUNPCKHBW : MMXI_binop_rm_int<0x68, "punpckhbw",
 518                                        int_x86_mmx_punpckhbw,
 519                                        MMX_UNPCK_H_ITINS>;
 520 defm MMX_PUNPCKHWD : MMXI_binop_rm_int<0x69, "punpckhwd",
 521                                        int_x86_mmx_punpckhwd,
 522                                        MMX_UNPCK_H_ITINS>;
 523 defm MMX_PUNPCKHDQ : MMXI_binop_rm_int<0x6A, "punpckhdq",
 524                                        int_x86_mmx_punpckhdq,
 525                                        MMX_UNPCK_H_ITINS>;
 526 defm MMX_PUNPCKLBW : MMXI_binop_rm_int<0x60, "punpcklbw",
 527                                        int_x86_mmx_punpcklbw,
 528                                        MMX_UNPCK_L_ITINS,
 529                                        0, i32mem>;
 530 defm MMX_PUNPCKLWD : MMXI_binop_rm_int<0x61, "punpcklwd",
 531                                        int_x86_mmx_punpcklwd,
 532                                        MMX_UNPCK_L_ITINS,
 533                                        0, i32mem>;
 534 defm MMX_PUNPCKLDQ : MMXI_binop_rm_int<0x62, "punpckldq",
 535                                        int_x86_mmx_punpckldq,
 536                                        MMX_UNPCK_L_ITINS,
 537                                        0, i32mem>;
 538
 539 // -- Pack Instructions
 540 defm MMX_PACKSSWB : MMXI_binop_rm_int<0x63, "packsswb", int_x86_mmx_packsswb,
 541                                       MMX_PCK_ITINS>;
 542 defm MMX_PACKSSDW : MMXI_binop_rm_int<0x6B, "packssdw", int_x86_mmx_packssdw,
 543                                       MMX_PCK_ITINS>;
 544 defm MMX_PACKUSWB : MMXI_binop_rm_int<0x67, "packuswb", int_x86_mmx_packuswb,
 545                                       MMX_PCK_ITINS>;
 546
 547 // -- Shuffle Instructions
 548 defm MMX_PSHUFB : SS3I_binop_rm_int_mm<0x00, "pshufb", int_x86_ssse3_pshuf_b,
 549                                        MMX_PSHUF_ITINS>;
 550
 551 def MMX_PSHUFWri : MMXIi8<0x70, MRMSrcReg,
 552                           (outs VR64:$dst), (ins VR64:$src1, u8imm:$src2),
 553                           "pshufw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 554                           [(set VR64:$dst,
 555                              (int_x86_sse_pshuf_w VR64:$src1, imm:$src2))],
 556                           IIC_MMX_PSHUF>, Sched<[WriteShuffle]>;
 557 def MMX_PSHUFWmi : MMXIi8<0x70, MRMSrcMem,
 558                           (outs VR64:$dst), (ins i64mem:$src1, u8imm:$src2),
 559                           "pshufw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 560                           [(set VR64:$dst,
 561                              (int_x86_sse_pshuf_w (load_mmx addr:$src1),
 562                                                    imm:$src2))],
 563                           IIC_MMX_PSHUF>, Sched<[WriteShuffleLd]>;
 564
 565 // -- Conversion Instructions
 566 defm MMX_CVTPS2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtps2pi,
 567                       f64mem, load, "cvtps2pi\t{$src, $dst|$dst, $src}",
 568                       MMX_CVT_PS_ITINS, SSEPackedSingle>, PS;
 569 defm MMX_CVTPD2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtpd2pi,
 570                       f128mem, memop, "cvtpd2pi\t{$src, $dst|$dst, $src}",
 571                       MMX_CVT_PD_ITINS, SSEPackedDouble>, PD;
 572 defm MMX_CVTTPS2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttps2pi,
 573                        f64mem, load, "cvttps2pi\t{$src, $dst|$dst, $src}",
 574                        MMX_CVT_PS_ITINS, SSEPackedSingle>, PS;
 575 defm MMX_CVTTPD2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttpd2pi,
 576                        f128mem, memop, "cvttpd2pi\t{$src, $dst|$dst, $src}",
 577                        MMX_CVT_PD_ITINS, SSEPackedDouble>, PD;
 578 defm MMX_CVTPI2PD : sse12_cvt_pint<0x2A, VR64, VR128, int_x86_sse_cvtpi2pd,
 579                          i64mem, load, "cvtpi2pd\t{$src, $dst|$dst, $src}",
 580                          MMX_CVT_PD_ITINS, SSEPackedDouble>, PD;
 581 let Constraints = "$src1 = $dst" in {
 582   defm MMX_CVTPI2PS : sse12_cvt_pint_3addr<0x2A, VR64, VR128,
 583                          int_x86_sse_cvtpi2ps,
 584                          i64mem, load, "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 585                           SSEPackedSingle>, PS;
 586 }
 587
 588 // Extract / Insert
 589 let Predicates = [HasSSE1] in
 590 def MMX_PEXTRWirri: MMXIi8<0xC5, MRMSrcReg,
 591                        (outs GR32orGR64:$dst), (ins VR64:$src1, i32u8imm:$src2),
 592                        "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 593                        [(set GR32orGR64:$dst, (int_x86_mmx_pextr_w VR64:$src1,
 594                                                imm:$src2))],
 595                        IIC_MMX_PEXTR>, Sched<[WriteShuffle]>;
 596 let Constraints = "$src1 = $dst" in {
 597 let Predicates = [HasSSE1] in {
 598   def MMX_PINSRWirri : MMXIi8<0xC4, MRMSrcReg,
 599                       (outs VR64:$dst),
 600                       (ins VR64:$src1, GR32orGR64:$src2, i32u8imm:$src3),
 601                       "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 602                       [(set VR64:$dst, (int_x86_mmx_pinsr_w VR64:$src1,
 603                                         GR32orGR64:$src2, imm:$src3))],
 604                       IIC_MMX_PINSRW>, Sched<[WriteShuffle]>;
 605
 606   def MMX_PINSRWirmi : MMXIi8<0xC4, MRMSrcMem,
 607                      (outs VR64:$dst),
 608                      (ins VR64:$src1, i16mem:$src2, i32u8imm:$src3),
 609                      "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 610                      [(set VR64:$dst, (int_x86_mmx_pinsr_w VR64:$src1,
 611                                          (i32 (anyext (loadi16 addr:$src2))),
 612                                        imm:$src3))],
 613                      IIC_MMX_PINSRW>, Sched<[WriteShuffleLd, ReadAfterLd]>;
 614 }
 615 }
 616
 617 // Mask creation
 618 let Predicates = [HasSSE1] in
 619 def MMX_PMOVMSKBrr : MMXI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
 620                           (ins VR64:$src),
 621                           "pmovmskb\t{$src, $dst|$dst, $src}",
 622                           [(set GR32orGR64:$dst,
 623                                 (int_x86_mmx_pmovmskb VR64:$src))],
 624                           IIC_MMX_MOVMSK>, Sched<[WriteVecLogic]>;
 625
 626 // Low word of XMM to MMX.
 627 def MMX_X86movdq2q : SDNode<"X86ISD::MOVDQ2Q", SDTypeProfile<1, 1,
 628                             [SDTCisVT<0, x86mmx>, SDTCisVT<1, v2i64>]>>;
 629
 630 def : Pat<(x86mmx (MMX_X86movdq2q VR128:$src)),
 631           (x86mmx (MMX_MOVDQ2Qrr VR128:$src))>;
 632
 633 def : Pat<(x86mmx (MMX_X86movdq2q (loadv2i64 addr:$src))),
 634           (x86mmx (MMX_MOVQ64rm addr:$src))>;
 635
 636 // Misc.
 637 let SchedRW = [WriteShuffle] in {
 638 let Uses = [EDI], Predicates = [HasSSE1,Not64BitMode] in
 639 def MMX_MASKMOVQ : MMXI32<0xF7, MRMSrcReg, (outs), (ins VR64:$src, VR64:$mask),
 640                           "maskmovq\t{$mask, $src|$src, $mask}",
 641                           [(int_x86_mmx_maskmovq VR64:$src, VR64:$mask, EDI)],
 642                           IIC_MMX_MASKMOV>;
 643 let Uses = [RDI], Predicates = [HasSSE1,In64BitMode] in
 644 def MMX_MASKMOVQ64: MMXI64<0xF7, MRMSrcReg, (outs), (ins VR64:$src, VR64:$mask),
 645                            "maskmovq\t{$mask, $src|$src, $mask}",
 646                            [(int_x86_mmx_maskmovq VR64:$src, VR64:$mask, RDI)],
 647                            IIC_MMX_MASKMOV>;
 648 }
 649
 650 // 64-bit bit convert.
 651 let Predicates = [HasSSE2] in {
 652 def : Pat<(f64 (bitconvert (x86mmx VR64:$src))),
 653           (MMX_MOVQ2FR64rr VR64:$src)>;
 654 def : Pat<(x86mmx (bitconvert (f64 FR64:$src))),
 655           (MMX_MOVFR642Qrr FR64:$src)>;
 656 def : Pat<(x86mmx (MMX_X86movdq2q
 657                    (bc_v2i64 (v4i32 (int_x86_sse2_cvtps2dq VR128:$src))))),
 658           (MMX_CVTPS2PIirr VR128:$src)>;
 659 def : Pat<(x86mmx (MMX_X86movdq2q
 660                    (bc_v2i64 (v4i32 (fp_to_sint (v4f32 VR128:$src)))))),
 661           (MMX_CVTTPS2PIirr VR128:$src)>;
 662 def : Pat<(x86mmx (MMX_X86movdq2q
 663                    (bc_v2i64 (v4i32 (X86cvtp2Int (v2f64 VR128:$src)))))),
 664           (MMX_CVTPD2PIirr VR128:$src)>;
 665 def : Pat<(x86mmx (MMX_X86movdq2q
 666                    (bc_v2i64 (v4i32 (X86cvttp2si (v2f64 VR128:$src)))))),
 667           (MMX_CVTTPD2PIirr VR128:$src)>;
 668 }