contrib/llvm/lib/Target/X86/X86SchedHaswell.td

   1 //=- X86SchedHaswell.td - X86 Haswell Scheduling -------------*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the machine model for Haswell to support instruction
  11 // scheduling and other instruction cost heuristics.
  12 //
  13 // Note that we define some instructions here that are not supported by haswell,
  14 // but we still have to define them because KNL uses the HSW model.
  15 // They are currently tagged with a comment `Unsupported = 1`.
  16 // FIXME: Use Unsupported = 1 once KNL has its own model.
  17 //
  18 //===----------------------------------------------------------------------===//
  19
  20 def HaswellModel : SchedMachineModel {
  21   // All x86 instructions are modeled as a single micro-op, and HW can decode 4
  22   // instructions per cycle.
  23   let IssueWidth = 4;
  24   let MicroOpBufferSize = 192; // Based on the reorder buffer.
  25   let LoadLatency = 5;
  26   let MispredictPenalty = 16;
  27
  28   // Based on the LSD (loop-stream detector) queue size and benchmarking data.
  29   let LoopMicroOpBufferSize = 50;
  30
  31   // This flag is set to allow the scheduler to assign a default model to
  32   // unrecognized opcodes.
  33   let CompleteModel = 0;
  34 }
  35
  36 let SchedModel = HaswellModel in {
  37
  38 // Haswell can issue micro-ops to 8 different ports in one cycle.
  39
  40 // Ports 0, 1, 5, and 6 handle all computation.
  41 // Port 4 gets the data half of stores. Store data can be available later than
  42 // the store address, but since we don't model the latency of stores, we can
  43 // ignore that.
  44 // Ports 2 and 3 are identical. They handle loads and the address half of
  45 // stores. Port 7 can handle address calculations.
  46 def HWPort0 : ProcResource<1>;
  47 def HWPort1 : ProcResource<1>;
  48 def HWPort2 : ProcResource<1>;
  49 def HWPort3 : ProcResource<1>;
  50 def HWPort4 : ProcResource<1>;
  51 def HWPort5 : ProcResource<1>;
  52 def HWPort6 : ProcResource<1>;
  53 def HWPort7 : ProcResource<1>;
  54
  55 // Many micro-ops are capable of issuing on multiple ports.
  56 def HWPort01  : ProcResGroup<[HWPort0, HWPort1]>;
  57 def HWPort23  : ProcResGroup<[HWPort2, HWPort3]>;
  58 def HWPort237 : ProcResGroup<[HWPort2, HWPort3, HWPort7]>;
  59 def HWPort04  : ProcResGroup<[HWPort0, HWPort4]>;
  60 def HWPort05  : ProcResGroup<[HWPort0, HWPort5]>;
  61 def HWPort06  : ProcResGroup<[HWPort0, HWPort6]>;
  62 def HWPort15  : ProcResGroup<[HWPort1, HWPort5]>;
  63 def HWPort16  : ProcResGroup<[HWPort1, HWPort6]>;
  64 def HWPort56  : ProcResGroup<[HWPort5, HWPort6]>;
  65 def HWPort015 : ProcResGroup<[HWPort0, HWPort1, HWPort5]>;
  66 def HWPort056 : ProcResGroup<[HWPort0, HWPort5, HWPort6]>;
  67 def HWPort0156: ProcResGroup<[HWPort0, HWPort1, HWPort5, HWPort6]>;
  68
  69 // 60 Entry Unified Scheduler
  70 def HWPortAny : ProcResGroup<[HWPort0, HWPort1, HWPort2, HWPort3, HWPort4,
  71                               HWPort5, HWPort6, HWPort7]> {
  72   let BufferSize=60;
  73 }
  74
  75 // Integer division issued on port 0.
  76 def HWDivider : ProcResource<1>;
  77 // FP division and sqrt on port 0.
  78 def HWFPDivider : ProcResource<1>;
  79
  80 // Integer loads are 5 cycles, so ReadAfterLd registers needn't be available until 5
  81 // cycles after the memory operand.
  82 def : ReadAdvance<ReadAfterLd, 5>;
  83
  84 // Vector loads are 5/6/7 cycles, so ReadAfterVec*Ld registers needn't be available
  85 // until 5/6/7 cycles after the memory operand.
  86 def : ReadAdvance<ReadAfterVecLd, 5>;
  87 def : ReadAdvance<ReadAfterVecXLd, 6>;
  88 def : ReadAdvance<ReadAfterVecYLd, 7>;
  89
  90 // Many SchedWrites are defined in pairs with and without a folded load.
  91 // Instructions with folded loads are usually micro-fused, so they only appear
  92 // as two micro-ops when queued in the reservation station.
  93 // This multiclass defines the resource usage for variants with and without
  94 // folded loads.
  95 multiclass HWWriteResPair<X86FoldableSchedWrite SchedRW,
  96                           list<ProcResourceKind> ExePorts,
  97                           int Lat, list<int> Res = [1], int UOps = 1,
  98                           int LoadLat = 5> {
  99   // Register variant is using a single cycle on ExePort.
 100   def : WriteRes<SchedRW, ExePorts> {
 101     let Latency = Lat;
 102     let ResourceCycles = Res;
 103     let NumMicroOps = UOps;
 104   }
 105
 106   // Memory variant also uses a cycle on port 2/3 and adds LoadLat cycles to
 107   // the latency (default = 5).
 108   def : WriteRes<SchedRW.Folded, !listconcat([HWPort23], ExePorts)> {
 109     let Latency = !add(Lat, LoadLat);
 110     let ResourceCycles = !listconcat([1], Res);
 111     let NumMicroOps = !add(UOps, 1);
 112   }
 113 }
 114
 115 // A folded store needs a cycle on port 4 for the store data, and an extra port
 116 // 2/3/7 cycle to recompute the address.
 117 def : WriteRes<WriteRMW, [HWPort237,HWPort4]>;
 118
 119 // Store_addr on 237.
 120 // Store_data on 4.
 121 defm : X86WriteRes<WriteStore,   [HWPort237, HWPort4], 1, [1,1], 1>;
 122 defm : X86WriteRes<WriteStoreNT, [HWPort237, HWPort4], 1, [1,1], 2>;
 123 defm : X86WriteRes<WriteLoad,    [HWPort23], 5, [1], 1>;
 124 defm : X86WriteRes<WriteMove,    [HWPort0156], 1, [1], 1>;
 125 def  : WriteRes<WriteZero,       []>;
 126
 127 // Arithmetic.
 128 defm : HWWriteResPair<WriteALU,    [HWPort0156], 1>;
 129 defm : HWWriteResPair<WriteADC,    [HWPort06, HWPort0156], 2, [1,1], 2>;
 130
 131 // Integer multiplication.
 132 defm : HWWriteResPair<WriteIMul8,     [HWPort1],   3>;
 133 defm : HWWriteResPair<WriteIMul16,    [HWPort1,HWPort06,HWPort0156], 4, [1,1,2], 4>;
 134 defm : X86WriteRes<WriteIMul16Imm,    [HWPort1,HWPort0156], 4, [1,1], 2>;
 135 defm : X86WriteRes<WriteIMul16ImmLd,  [HWPort1,HWPort0156,HWPort23], 8, [1,1,1], 3>;
 136 defm : HWWriteResPair<WriteIMul16Reg, [HWPort1],   3>;
 137 defm : HWWriteResPair<WriteIMul32,    [HWPort1,HWPort06,HWPort0156], 4, [1,1,1], 3>;
 138 defm : HWWriteResPair<WriteIMul32Imm, [HWPort1],   3>;
 139 defm : HWWriteResPair<WriteIMul32Reg, [HWPort1],   3>;
 140 defm : HWWriteResPair<WriteIMul64,    [HWPort1,HWPort6], 4, [1,1], 2>;
 141 defm : HWWriteResPair<WriteIMul64Imm, [HWPort1],   3>;
 142 defm : HWWriteResPair<WriteIMul64Reg, [HWPort1],   3>;
 143 def  : WriteRes<WriteIMulH, []> { let Latency = 3; }
 144
 145 defm : X86WriteRes<WriteBSWAP32,   [HWPort15], 1, [1], 1>;
 146 defm : X86WriteRes<WriteBSWAP64,   [HWPort06, HWPort15], 2, [1,1], 2>;
 147 defm : X86WriteRes<WriteCMPXCHG,[HWPort06, HWPort0156], 5, [2,3], 5>;
 148 defm : X86WriteRes<WriteCMPXCHGRMW,[HWPort23,HWPort06,HWPort0156,HWPort237,HWPort4], 9, [1,2,1,1,1], 6>;
 149 defm : X86WriteRes<WriteXCHG, [HWPort0156], 2, [3], 3>;
 150
 151 // Integer shifts and rotates.
 152 defm : HWWriteResPair<WriteShift,    [HWPort06],  1>;
 153 defm : HWWriteResPair<WriteShiftCL,  [HWPort06, HWPort0156],  3, [2,1], 3>;
 154 defm : HWWriteResPair<WriteRotate,   [HWPort06],  2, [2], 2>;
 155 defm : HWWriteResPair<WriteRotateCL, [HWPort06, HWPort0156],  3, [2,1], 3>;
 156
 157 // SHLD/SHRD.
 158 defm : X86WriteRes<WriteSHDrri, [HWPort1], 3, [1], 1>;
 159 defm : X86WriteRes<WriteSHDrrcl,[HWPort1, HWPort06, HWPort0156], 6, [1, 1, 2], 4>;
 160 defm : X86WriteRes<WriteSHDmri, [HWPort1, HWPort23, HWPort237, HWPort0156], 10, [1, 1, 1, 1], 4>;
 161 defm : X86WriteRes<WriteSHDmrcl,[HWPort1, HWPort23, HWPort237, HWPort06, HWPort0156], 12, [1, 1, 1, 1, 2], 6>;
 162
 163 defm : HWWriteResPair<WriteJump,   [HWPort06],  1>;
 164 defm : HWWriteResPair<WriteCRC32,  [HWPort1],   3>;
 165
 166 defm : HWWriteResPair<WriteCMOV,  [HWPort06,HWPort0156], 2, [1,1], 2>; // Conditional move.
 167 defm : HWWriteResPair<WriteCMOV2, [HWPort06,HWPort0156], 3, [1,2], 3>; // Conditional (CF + ZF flag) move.
 168 defm : X86WriteRes<WriteFCMOV, [HWPort1], 3, [1], 1>; // x87 conditional move.
 169 def  : WriteRes<WriteSETCC, [HWPort06]>; // Setcc.
 170 def  : WriteRes<WriteSETCCStore, [HWPort06,HWPort4,HWPort237]> {
 171   let Latency = 2;
 172   let NumMicroOps = 3;
 173 }
 174
 175 defm : X86WriteRes<WriteLAHFSAHF,        [HWPort06], 1, [1], 1>;
 176 defm : X86WriteRes<WriteBitTest,         [HWPort06], 1, [1], 1>;
 177 defm : X86WriteRes<WriteBitTestImmLd,    [HWPort06,HWPort23], 6, [1,1], 2>;
 178 defm : X86WriteRes<WriteBitTestRegLd,    [], 1, [], 10>;
 179 defm : X86WriteRes<WriteBitTestSet,      [HWPort06], 1, [1], 1>;
 180 defm : X86WriteRes<WriteBitTestSetImmLd, [HWPort06,HWPort23], 6, [1,1], 3>;
 181 //defm : X86WriteRes<WriteBitTestSetRegLd, [], 1, [], 11>;
 182
 183 // This is for simple LEAs with one or two input operands.
 184 // The complex ones can only execute on port 1, and they require two cycles on
 185 // the port to read all inputs. We don't model that.
 186 def : WriteRes<WriteLEA, [HWPort15]>;
 187
 188 // Bit counts.
 189 defm : HWWriteResPair<WriteBSF, [HWPort1], 3>;
 190 defm : HWWriteResPair<WriteBSR, [HWPort1], 3>;
 191 defm : HWWriteResPair<WriteLZCNT,          [HWPort1], 3>;
 192 defm : HWWriteResPair<WriteTZCNT,          [HWPort1], 3>;
 193 defm : HWWriteResPair<WritePOPCNT,         [HWPort1], 3>;
 194
 195 // BMI1 BEXTR/BLS, BMI2 BZHI
 196 defm : HWWriteResPair<WriteBEXTR, [HWPort06,HWPort15], 2, [1,1], 2>;
 197 defm : HWWriteResPair<WriteBLS,   [HWPort15], 1>;
 198 defm : HWWriteResPair<WriteBZHI,  [HWPort15], 1>;
 199
 200 // TODO: Why isn't the HWDivider used?
 201 defm : X86WriteRes<WriteDiv8,     [HWPort0,HWPort1,HWPort5,HWPort6], 22, [], 9>;
 202 defm : X86WriteRes<WriteDiv16,    [HWPort0,HWPort1,HWPort5,HWPort6,HWPort01,HWPort0156], 98, [7,7,3,3,1,11], 32>;
 203 defm : X86WriteRes<WriteDiv32,    [HWPort0,HWPort1,HWPort5,HWPort6,HWPort01,HWPort0156], 98, [7,7,3,3,1,11], 32>;
 204 defm : X86WriteRes<WriteDiv64,    [HWPort0,HWPort1,HWPort5,HWPort6,HWPort01,HWPort0156], 98, [7,7,3,3,1,11], 32>;
 205 defm : X86WriteRes<WriteDiv8Ld,   [HWPort0,HWPort23,HWDivider], 29, [1,1,10], 2>;
 206 defm : X86WriteRes<WriteDiv16Ld,  [HWPort0,HWPort23,HWDivider], 29, [1,1,10], 2>;
 207 defm : X86WriteRes<WriteDiv32Ld,  [HWPort0,HWPort23,HWDivider], 29, [1,1,10], 2>;
 208 defm : X86WriteRes<WriteDiv64Ld,  [HWPort0,HWPort23,HWDivider], 29, [1,1,10], 2>;
 209
 210 defm : X86WriteRes<WriteIDiv8,    [HWPort0,HWPort1,HWPort5,HWPort6], 23, [], 9>;
 211 defm : X86WriteRes<WriteIDiv16,   [HWPort0,HWPort1,HWPort5,HWPort6,HWPort06,HWPort0156], 112, [4,2,4,8,14,34], 66>;
 212 defm : X86WriteRes<WriteIDiv32,   [HWPort0,HWPort1,HWPort5,HWPort6,HWPort06,HWPort0156], 112, [4,2,4,8,14,34], 66>;
 213 defm : X86WriteRes<WriteIDiv64,   [HWPort0,HWPort1,HWPort5,HWPort6,HWPort06,HWPort0156], 112, [4,2,4,8,14,34], 66>;
 214 defm : X86WriteRes<WriteIDiv8Ld,  [HWPort0,HWPort23,HWDivider], 29, [1,1,10], 2>;
 215 defm : X86WriteRes<WriteIDiv16Ld, [HWPort0,HWPort23,HWDivider], 29, [1,1,10], 2>;
 216 defm : X86WriteRes<WriteIDiv32Ld, [HWPort0,HWPort23,HWDivider], 29, [1,1,10], 2>;
 217 defm : X86WriteRes<WriteIDiv64Ld, [HWPort0,HWPort23,HWDivider], 29, [1,1,10], 2>;
 218
 219 // Scalar and vector floating point.
 220 defm : X86WriteRes<WriteFLD0,          [HWPort01], 1, [1], 1>;
 221 defm : X86WriteRes<WriteFLD1,          [HWPort01], 1, [2], 2>;
 222 defm : X86WriteRes<WriteFLDC,          [HWPort01], 1, [2], 2>;
 223 defm : X86WriteRes<WriteFLoad,         [HWPort23], 5, [1], 1>;
 224 defm : X86WriteRes<WriteFLoadX,        [HWPort23], 6, [1], 1>;
 225 defm : X86WriteRes<WriteFLoadY,        [HWPort23], 7, [1], 1>;
 226 defm : X86WriteRes<WriteFMaskedLoad,   [HWPort23,HWPort5], 8, [1,2], 3>;
 227 defm : X86WriteRes<WriteFMaskedLoadY,  [HWPort23,HWPort5], 9, [1,2], 3>;
 228 defm : X86WriteRes<WriteFStore,        [HWPort237,HWPort4], 1, [1,1], 2>;
 229 defm : X86WriteRes<WriteFStoreX,       [HWPort237,HWPort4], 1, [1,1], 2>;
 230 defm : X86WriteRes<WriteFStoreY,       [HWPort237,HWPort4], 1, [1,1], 2>;
 231 defm : X86WriteRes<WriteFStoreNT,      [HWPort237,HWPort4], 1, [1,1], 2>;
 232 defm : X86WriteRes<WriteFStoreNTX,     [HWPort237,HWPort4], 1, [1,1], 2>;
 233 defm : X86WriteRes<WriteFStoreNTY,     [HWPort237,HWPort4], 1, [1,1], 2>;
 234 defm : X86WriteRes<WriteFMaskedStore,  [HWPort0,HWPort4,HWPort237,HWPort15], 5, [1,1,1,1], 4>;
 235 defm : X86WriteRes<WriteFMaskedStoreY, [HWPort0,HWPort4,HWPort237,HWPort15], 5, [1,1,1,1], 4>;
 236 defm : X86WriteRes<WriteFMove,         [HWPort5], 1, [1], 1>;
 237 defm : X86WriteRes<WriteFMoveX,        [HWPort5], 1, [1], 1>;
 238 defm : X86WriteRes<WriteFMoveY,        [HWPort5], 1, [1], 1>;
 239 defm : X86WriteRes<WriteEMMS,          [HWPort01,HWPort15,HWPort015,HWPort0156], 31, [8,1,21,1], 31>;
 240
 241 defm : HWWriteResPair<WriteFAdd,    [HWPort1],  3, [1], 1, 5>;
 242 defm : HWWriteResPair<WriteFAddX,   [HWPort1],  3, [1], 1, 6>;
 243 defm : HWWriteResPair<WriteFAddY,   [HWPort1],  3, [1], 1, 7>;
 244 defm : HWWriteResPair<WriteFAddZ,   [HWPort1],  3, [1], 1, 7>; // Unsupported = 1
 245 defm : HWWriteResPair<WriteFAdd64,  [HWPort1],  3, [1], 1, 5>;
 246 defm : HWWriteResPair<WriteFAdd64X, [HWPort1],  3, [1], 1, 6>;
 247 defm : HWWriteResPair<WriteFAdd64Y, [HWPort1],  3, [1], 1, 7>;
 248 defm : HWWriteResPair<WriteFAdd64Z, [HWPort1],  3, [1], 1, 7>; // Unsupported = 1
 249
 250 defm : HWWriteResPair<WriteFCmp,    [HWPort1],  3, [1], 1, 5>;
 251 defm : HWWriteResPair<WriteFCmpX,   [HWPort1],  3, [1], 1, 6>;
 252 defm : HWWriteResPair<WriteFCmpY,   [HWPort1],  3, [1], 1, 7>;
 253 defm : HWWriteResPair<WriteFCmpZ,   [HWPort1],  3, [1], 1, 7>; // Unsupported = 1
 254 defm : HWWriteResPair<WriteFCmp64,  [HWPort1],  3, [1], 1, 5>;
 255 defm : HWWriteResPair<WriteFCmp64X, [HWPort1],  3, [1], 1, 6>;
 256 defm : HWWriteResPair<WriteFCmp64Y, [HWPort1],  3, [1], 1, 7>;
 257 defm : HWWriteResPair<WriteFCmp64Z, [HWPort1],  3, [1], 1, 7>; // Unsupported = 1
 258
 259 defm : HWWriteResPair<WriteFCom,    [HWPort1],  3>;
 260
 261 defm : HWWriteResPair<WriteFMul,    [HWPort01],  5, [1], 1, 5>;
 262 defm : HWWriteResPair<WriteFMulX,   [HWPort01],  5, [1], 1, 6>;
 263 defm : HWWriteResPair<WriteFMulY,   [HWPort01],  5, [1], 1, 7>;
 264 defm : HWWriteResPair<WriteFMulZ,   [HWPort01],  5, [1], 1, 7>; // Unsupported = 1
 265 defm : HWWriteResPair<WriteFMul64,  [HWPort01],  5, [1], 1, 5>;
 266 defm : HWWriteResPair<WriteFMul64X, [HWPort01],  5, [1], 1, 6>;
 267 defm : HWWriteResPair<WriteFMul64Y, [HWPort01],  5, [1], 1, 7>;
 268 defm : HWWriteResPair<WriteFMul64Z, [HWPort01],  5, [1], 1, 7>; // Unsupported = 1
 269
 270 defm : HWWriteResPair<WriteFDiv,    [HWPort0,HWFPDivider], 13, [1,7], 1, 5>;
 271 defm : HWWriteResPair<WriteFDivX,   [HWPort0,HWFPDivider], 13, [1,7], 1, 6>;
 272 defm : HWWriteResPair<WriteFDivY,   [HWPort0,HWPort15,HWFPDivider], 21, [2,1,14], 3, 7>;
 273 defm : HWWriteResPair<WriteFDivZ,   [HWPort0,HWPort15,HWFPDivider], 21, [2,1,14], 3, 7>; // Unsupported = 1
 274 defm : HWWriteResPair<WriteFDiv64,  [HWPort0,HWFPDivider], 20, [1,14], 1, 5>;
 275 defm : HWWriteResPair<WriteFDiv64X, [HWPort0,HWFPDivider], 20, [1,14], 1, 6>;
 276 defm : HWWriteResPair<WriteFDiv64Y, [HWPort0,HWPort15,HWFPDivider], 35, [2,1,28], 3, 7>;
 277 defm : HWWriteResPair<WriteFDiv64Z, [HWPort0,HWPort15,HWFPDivider], 35, [2,1,28], 3, 7>; // Unsupported = 1
 278
 279 defm : HWWriteResPair<WriteFRcp,   [HWPort0],  5, [1], 1, 5>;
 280 defm : HWWriteResPair<WriteFRcpX,  [HWPort0],  5, [1], 1, 6>;
 281 defm : HWWriteResPair<WriteFRcpY,  [HWPort0,HWPort015], 11, [2,1], 3, 7>;
 282 defm : HWWriteResPair<WriteFRcpZ,  [HWPort0,HWPort015], 11, [2,1], 3, 7>; // Unsupported = 1
 283
 284 defm : HWWriteResPair<WriteFRsqrt, [HWPort0],  5, [1], 1, 5>;
 285 defm : HWWriteResPair<WriteFRsqrtX,[HWPort0],  5, [1], 1, 6>;
 286 defm : HWWriteResPair<WriteFRsqrtY,[HWPort0,HWPort015], 11, [2,1], 3, 7>;
 287 defm : HWWriteResPair<WriteFRsqrtZ,[HWPort0,HWPort015], 11, [2,1], 3, 7>; // Unsupported = 1
 288
 289 defm : HWWriteResPair<WriteFSqrt,    [HWPort0,HWFPDivider], 11, [1,7], 1, 5>;
 290 defm : HWWriteResPair<WriteFSqrtX,   [HWPort0,HWFPDivider], 11, [1,7], 1, 6>;
 291 defm : HWWriteResPair<WriteFSqrtY,   [HWPort0,HWPort15,HWFPDivider], 21, [2,1,14], 3, 7>;
 292 defm : HWWriteResPair<WriteFSqrtZ,   [HWPort0,HWPort15,HWFPDivider], 21, [2,1,14], 3, 7>; // Unsupported = 1
 293 defm : HWWriteResPair<WriteFSqrt64,  [HWPort0,HWFPDivider], 16, [1,14], 1, 5>;
 294 defm : HWWriteResPair<WriteFSqrt64X, [HWPort0,HWFPDivider], 16, [1,14], 1, 6>;
 295 defm : HWWriteResPair<WriteFSqrt64Y, [HWPort0,HWPort15,HWFPDivider], 35, [2,1,28], 3, 7>;
 296 defm : HWWriteResPair<WriteFSqrt64Z, [HWPort0,HWPort15,HWFPDivider], 35, [2,1,28], 3, 7>; // Unsupported = 1
 297 defm : HWWriteResPair<WriteFSqrt80,  [HWPort0,HWFPDivider], 23, [1,17]>;
 298
 299 defm : HWWriteResPair<WriteFMA,   [HWPort01], 5, [1], 1, 5>;
 300 defm : HWWriteResPair<WriteFMAX,  [HWPort01], 5, [1], 1, 6>;
 301 defm : HWWriteResPair<WriteFMAY,  [HWPort01], 5, [1], 1, 7>;
 302 defm : HWWriteResPair<WriteFMAZ,  [HWPort01], 5, [1], 1, 7>; // Unsupported = 1
 303 defm : HWWriteResPair<WriteDPPD,  [HWPort0,HWPort1,HWPort5],  9, [1,1,1], 3, 6>;
 304 defm : HWWriteResPair<WriteDPPS,  [HWPort0,HWPort1,HWPort5], 14, [2,1,1], 4, 6>;
 305 defm : HWWriteResPair<WriteDPPSY, [HWPort0,HWPort1,HWPort5], 14, [2,1,1], 4, 7>;
 306 defm : HWWriteResPair<WriteDPPSZ, [HWPort0,HWPort1,HWPort5], 14, [2,1,1], 4, 7>; // Unsupported = 1
 307 defm : HWWriteResPair<WriteFSign,  [HWPort0], 1>;
 308 defm : X86WriteRes<WriteFRnd,            [HWPort23],  6, [1],   1>;
 309 defm : X86WriteRes<WriteFRndY,           [HWPort23],  6, [1],   1>;
 310 defm : X86WriteRes<WriteFRndZ,           [HWPort23],  6, [1],   1>; // Unsupported = 1
 311 defm : X86WriteRes<WriteFRndLd,  [HWPort1,HWPort23], 12, [2,1], 3>;
 312 defm : X86WriteRes<WriteFRndYLd, [HWPort1,HWPort23], 13, [2,1], 3>;
 313 defm : X86WriteRes<WriteFRndZLd, [HWPort1,HWPort23], 13, [2,1], 3>; // Unsupported = 1
 314 defm : HWWriteResPair<WriteFLogic,  [HWPort5], 1, [1], 1, 6>;
 315 defm : HWWriteResPair<WriteFLogicY, [HWPort5], 1, [1], 1, 7>;
 316 defm : HWWriteResPair<WriteFLogicZ, [HWPort5], 1, [1], 1, 7>; // Unsupported = 1
 317 defm : HWWriteResPair<WriteFTest,   [HWPort0], 1, [1], 1, 6>;
 318 defm : HWWriteResPair<WriteFTestY,  [HWPort0], 1, [1], 1, 7>;
 319 defm : HWWriteResPair<WriteFTestZ,  [HWPort0], 1, [1], 1, 7>; // Unsupported = 1
 320 defm : HWWriteResPair<WriteFShuffle,  [HWPort5], 1, [1], 1, 6>;
 321 defm : HWWriteResPair<WriteFShuffleY, [HWPort5], 1, [1], 1, 7>;
 322 defm : HWWriteResPair<WriteFShuffleZ, [HWPort5], 1, [1], 1, 7>; // Unsupported = 1
 323 defm : HWWriteResPair<WriteFVarShuffle,  [HWPort5], 1, [1], 1, 6>;
 324 defm : HWWriteResPair<WriteFVarShuffleY, [HWPort5], 1, [1], 1, 7>;
 325 defm : HWWriteResPair<WriteFVarShuffleZ, [HWPort5], 1, [1], 1, 7>; // Unsupported = 1
 326 defm : HWWriteResPair<WriteFBlend,  [HWPort015], 1, [1], 1, 6>;
 327 defm : HWWriteResPair<WriteFBlendY, [HWPort015], 1, [1], 1, 7>;
 328 defm : HWWriteResPair<WriteFBlendZ, [HWPort015], 1, [1], 1, 7>; // Unsupported = 1
 329 defm : HWWriteResPair<WriteFShuffle256, [HWPort5], 3, [1], 1, 7>;
 330 defm : HWWriteResPair<WriteFVarShuffle256, [HWPort5], 3, [1], 1, 7>;
 331 defm : HWWriteResPair<WriteFVarBlend,  [HWPort5], 2, [2], 2, 6>;
 332 defm : HWWriteResPair<WriteFVarBlendY, [HWPort5], 2, [2], 2, 7>;
 333 defm : HWWriteResPair<WriteFVarBlendZ, [HWPort5], 2, [2], 2, 7>; // Unsupported = 1
 334
 335 // Conversion between integer and float.
 336 defm : HWWriteResPair<WriteCvtSD2I,   [HWPort1], 3>;
 337 defm : HWWriteResPair<WriteCvtPD2I,   [HWPort1], 3>;
 338 defm : HWWriteResPair<WriteCvtPD2IY,  [HWPort1], 3>;
 339 defm : HWWriteResPair<WriteCvtPD2IZ,  [HWPort1], 3>; // Unsupported = 1
 340 defm : HWWriteResPair<WriteCvtSS2I,   [HWPort1], 3>;
 341 defm : HWWriteResPair<WriteCvtPS2I,   [HWPort1], 3>;
 342 defm : HWWriteResPair<WriteCvtPS2IY,  [HWPort1], 3>;
 343 defm : HWWriteResPair<WriteCvtPS2IZ,  [HWPort1], 3>; // Unsupported = 1
 344
 345 defm : HWWriteResPair<WriteCvtI2SD,   [HWPort1], 4>;
 346 defm : HWWriteResPair<WriteCvtI2PD,   [HWPort1], 4>;
 347 defm : HWWriteResPair<WriteCvtI2PDY,  [HWPort1], 4>;
 348 defm : HWWriteResPair<WriteCvtI2PDZ,  [HWPort1], 4>; // Unsupported = 1
 349 defm : HWWriteResPair<WriteCvtI2SS,   [HWPort1], 4>;
 350 defm : HWWriteResPair<WriteCvtI2PS,   [HWPort1], 4>;
 351 defm : HWWriteResPair<WriteCvtI2PSY,  [HWPort1], 4>;
 352 defm : HWWriteResPair<WriteCvtI2PSZ,  [HWPort1], 4>; // Unsupported = 1
 353
 354 defm : HWWriteResPair<WriteCvtSS2SD,  [HWPort1], 3>;
 355 defm : HWWriteResPair<WriteCvtPS2PD,  [HWPort1], 3>;
 356 defm : HWWriteResPair<WriteCvtPS2PDY, [HWPort1], 3>;
 357 defm : HWWriteResPair<WriteCvtPS2PDZ, [HWPort1], 3>; // Unsupported = 1
 358 defm : HWWriteResPair<WriteCvtSD2SS,  [HWPort1], 3>;
 359 defm : HWWriteResPair<WriteCvtPD2PS,  [HWPort1], 3>;
 360 defm : HWWriteResPair<WriteCvtPD2PSY, [HWPort1], 3>;
 361 defm : HWWriteResPair<WriteCvtPD2PSZ, [HWPort1], 3>; // Unsupported = 1
 362
 363 defm : X86WriteRes<WriteCvtPH2PS,     [HWPort0,HWPort5], 2, [1,1], 2>;
 364 defm : X86WriteRes<WriteCvtPH2PSY,    [HWPort0,HWPort5], 2, [1,1], 2>;
 365 defm : X86WriteRes<WriteCvtPH2PSZ,    [HWPort0,HWPort5], 2, [1,1], 2>; // Unsupported = 1
 366 defm : X86WriteRes<WriteCvtPH2PSLd,  [HWPort0,HWPort23], 6, [1,1], 2>;
 367 defm : X86WriteRes<WriteCvtPH2PSYLd, [HWPort0,HWPort23], 7, [1,1], 2>;
 368 defm : X86WriteRes<WriteCvtPH2PSZLd, [HWPort0,HWPort23], 7, [1,1], 2>; // Unsupported = 1
 369
 370 defm : X86WriteRes<WriteCvtPS2PH,    [HWPort1,HWPort5], 4, [1,1], 2>;
 371 defm : X86WriteRes<WriteCvtPS2PHY,   [HWPort1,HWPort5], 6, [1,1], 2>;
 372 defm : X86WriteRes<WriteCvtPS2PHZ,   [HWPort1,HWPort5], 6, [1,1], 2>; // Unsupported = 1
 373 defm : X86WriteRes<WriteCvtPS2PHSt,  [HWPort1,HWPort4,HWPort5,HWPort237], 5, [1,1,1,1], 4>;
 374 defm : X86WriteRes<WriteCvtPS2PHYSt, [HWPort1,HWPort4,HWPort5,HWPort237], 7, [1,1,1,1], 4>;
 375 defm : X86WriteRes<WriteCvtPS2PHZSt, [HWPort1,HWPort4,HWPort5,HWPort237], 7, [1,1,1,1], 4>; // Unsupported = 1
 376
 377 // Vector integer operations.
 378 defm : X86WriteRes<WriteVecLoad,         [HWPort23], 5, [1], 1>;
 379 defm : X86WriteRes<WriteVecLoadX,        [HWPort23], 6, [1], 1>;
 380 defm : X86WriteRes<WriteVecLoadY,        [HWPort23], 7, [1], 1>;
 381 defm : X86WriteRes<WriteVecLoadNT,       [HWPort23], 6, [1], 1>;
 382 defm : X86WriteRes<WriteVecLoadNTY,      [HWPort23], 7, [1], 1>;
 383 defm : X86WriteRes<WriteVecMaskedLoad,   [HWPort23,HWPort5], 8, [1,2], 3>;
 384 defm : X86WriteRes<WriteVecMaskedLoadY,  [HWPort23,HWPort5], 9, [1,2], 3>;
 385 defm : X86WriteRes<WriteVecStore,        [HWPort237,HWPort4], 1, [1,1], 2>;
 386 defm : X86WriteRes<WriteVecStoreX,       [HWPort237,HWPort4], 1, [1,1], 2>;
 387 defm : X86WriteRes<WriteVecStoreY,       [HWPort237,HWPort4], 1, [1,1], 2>;
 388 defm : X86WriteRes<WriteVecStoreNT,      [HWPort237,HWPort4], 1, [1,1], 2>;
 389 defm : X86WriteRes<WriteVecStoreNTY,     [HWPort237,HWPort4], 1, [1,1], 2>;
 390 defm : X86WriteRes<WriteVecMaskedStore,  [HWPort0,HWPort4,HWPort237,HWPort15], 5, [1,1,1,1], 4>;
 391 defm : X86WriteRes<WriteVecMaskedStoreY, [HWPort0,HWPort4,HWPort237,HWPort15], 5, [1,1,1,1], 4>;
 392 defm : X86WriteRes<WriteVecMove,         [HWPort015], 1, [1], 1>;
 393 defm : X86WriteRes<WriteVecMoveX,        [HWPort015], 1, [1], 1>;
 394 defm : X86WriteRes<WriteVecMoveY,        [HWPort015], 1, [1], 1>;
 395 defm : X86WriteRes<WriteVecMoveToGpr,    [HWPort0], 1, [1], 1>;
 396 defm : X86WriteRes<WriteVecMoveFromGpr,  [HWPort5], 1, [1], 1>;
 397
 398 defm : HWWriteResPair<WriteVecLogic, [HWPort015], 1, [1], 1, 5>;
 399 defm : HWWriteResPair<WriteVecLogicX,[HWPort015], 1, [1], 1, 6>;
 400 defm : HWWriteResPair<WriteVecLogicY,[HWPort015], 1, [1], 1, 7>;
 401 defm : HWWriteResPair<WriteVecLogicZ,[HWPort015], 1, [1], 1, 7>; // Unsupported = 1
 402 defm : HWWriteResPair<WriteVecTest,  [HWPort0,HWPort5], 2, [1,1], 2, 6>;
 403 defm : HWWriteResPair<WriteVecTestY, [HWPort0,HWPort5], 4, [1,1], 2, 7>;
 404 defm : HWWriteResPair<WriteVecTestZ, [HWPort0,HWPort5], 4, [1,1], 2, 7>; // Unsupported = 1
 405 defm : HWWriteResPair<WriteVecALU,   [HWPort15],  1, [1], 1, 5>;
 406 defm : HWWriteResPair<WriteVecALUX,  [HWPort15],  1, [1], 1, 6>;
 407 defm : HWWriteResPair<WriteVecALUY,  [HWPort15],  1, [1], 1, 7>;
 408 defm : HWWriteResPair<WriteVecALUZ,  [HWPort15],  1, [1], 1, 7>; // Unsupported = 1
 409 defm : HWWriteResPair<WriteVecIMul,  [HWPort0],  5, [1], 1, 5>;
 410 defm : HWWriteResPair<WriteVecIMulX, [HWPort0],  5, [1], 1, 6>;
 411 defm : HWWriteResPair<WriteVecIMulY, [HWPort0],  5, [1], 1, 7>;
 412 defm : HWWriteResPair<WriteVecIMulZ, [HWPort0],  5, [1], 1, 7>; // Unsupported = 1
 413 defm : HWWriteResPair<WritePMULLD,   [HWPort0], 10, [2], 2, 6>;
 414 defm : HWWriteResPair<WritePMULLDY,  [HWPort0], 10, [2], 2, 7>;
 415 defm : HWWriteResPair<WritePMULLDZ,  [HWPort0], 10, [2], 2, 7>; // Unsupported = 1
 416 defm : HWWriteResPair<WriteShuffle,  [HWPort5],  1, [1], 1, 5>;
 417 defm : HWWriteResPair<WriteShuffleX, [HWPort5],  1, [1], 1, 6>;
 418 defm : HWWriteResPair<WriteShuffleY, [HWPort5],  1, [1], 1, 7>;
 419 defm : HWWriteResPair<WriteShuffleZ, [HWPort5],  1, [1], 1, 7>; // Unsupported = 1
 420 defm : HWWriteResPair<WriteVarShuffle, [HWPort5], 1, [1], 1, 5>;
 421 defm : HWWriteResPair<WriteVarShuffleX,[HWPort5], 1, [1], 1, 6>;
 422 defm : HWWriteResPair<WriteVarShuffleY,[HWPort5], 1, [1], 1, 7>;
 423 defm : HWWriteResPair<WriteVarShuffleZ,[HWPort5], 1, [1], 1, 7>; // Unsupported = 1
 424 defm : HWWriteResPair<WriteBlend,  [HWPort5], 1, [1], 1, 6>;
 425 defm : HWWriteResPair<WriteBlendY, [HWPort5], 1, [1], 1, 7>;
 426 defm : HWWriteResPair<WriteBlendZ, [HWPort5], 1, [1], 1, 7>; // Unsupported = 1
 427 defm : HWWriteResPair<WriteShuffle256, [HWPort5], 3, [1], 1, 7>;
 428 defm : HWWriteResPair<WriteVarShuffle256, [HWPort5], 3, [1], 1, 7>;
 429 defm : HWWriteResPair<WriteVarBlend,  [HWPort5], 2, [2], 2, 6>;
 430 defm : HWWriteResPair<WriteVarBlendY, [HWPort5], 2, [2], 2, 7>;
 431 defm : HWWriteResPair<WriteVarBlendZ, [HWPort5], 2, [2], 2, 7>; // Unsupported = 1
 432 defm : HWWriteResPair<WriteMPSAD,  [HWPort0, HWPort5], 7, [1, 2], 3, 6>;
 433 defm : HWWriteResPair<WriteMPSADY, [HWPort0, HWPort5], 7, [1, 2], 3, 7>;
 434 defm : HWWriteResPair<WriteMPSADZ, [HWPort0, HWPort5], 7, [1, 2], 3, 7>; // Unsupported = 1
 435 defm : HWWriteResPair<WritePSADBW,  [HWPort0], 5, [1], 1, 5>;
 436 defm : HWWriteResPair<WritePSADBWX, [HWPort0], 5, [1], 1, 6>;
 437 defm : HWWriteResPair<WritePSADBWY, [HWPort0], 5, [1], 1, 7>;
 438 defm : HWWriteResPair<WritePSADBWZ, [HWPort0], 5, [1], 1, 7>; // Unsupported = 1
 439 defm : HWWriteResPair<WritePHMINPOS, [HWPort0],  5, [1], 1, 6>;
 440
 441 // Vector integer shifts.
 442 defm : HWWriteResPair<WriteVecShift,     [HWPort0], 1, [1], 1, 5>;
 443 defm : HWWriteResPair<WriteVecShiftX,    [HWPort0,HWPort5],  2, [1,1], 2, 6>;
 444 defm : X86WriteRes<WriteVecShiftY,       [HWPort0,HWPort5],  4, [1,1], 2>;
 445 defm : X86WriteRes<WriteVecShiftZ,       [HWPort0,HWPort5],  4, [1,1], 2>; // Unsupported = 1
 446 defm : X86WriteRes<WriteVecShiftYLd,     [HWPort0,HWPort23], 8, [1,1], 2>;
 447 defm : X86WriteRes<WriteVecShiftZLd,     [HWPort0,HWPort23], 8, [1,1], 2>; // Unsupported = 1
 448
 449 defm : HWWriteResPair<WriteVecShiftImm,  [HWPort0], 1, [1], 1, 5>;
 450 defm : HWWriteResPair<WriteVecShiftImmX, [HWPort0], 1, [1], 1, 6>;
 451 defm : HWWriteResPair<WriteVecShiftImmY, [HWPort0], 1, [1], 1, 7>;
 452 defm : HWWriteResPair<WriteVecShiftImmZ, [HWPort0], 1, [1], 1, 7>; // Unsupported = 1
 453 defm : HWWriteResPair<WriteVarVecShift,  [HWPort0, HWPort5], 3, [2,1], 3, 6>;
 454 defm : HWWriteResPair<WriteVarVecShiftY, [HWPort0, HWPort5], 3, [2,1], 3, 7>;
 455 defm : HWWriteResPair<WriteVarVecShiftZ, [HWPort0, HWPort5], 3, [2,1], 3, 7>; // Unsupported = 1
 456
 457 // Vector insert/extract operations.
 458 def : WriteRes<WriteVecInsert, [HWPort5]> {
 459   let Latency = 2;
 460   let NumMicroOps = 2;
 461   let ResourceCycles = [2];
 462 }
 463 def : WriteRes<WriteVecInsertLd, [HWPort5,HWPort23]> {
 464   let Latency = 6;
 465   let NumMicroOps = 2;
 466 }
 467 def: InstRW<[WriteVecInsertLd], (instregex "(V?)MOV(H|L)(PD|PS)rm")>;
 468
 469 def : WriteRes<WriteVecExtract, [HWPort0,HWPort5]> {
 470   let Latency = 2;
 471   let NumMicroOps = 2;
 472 }
 473 def : WriteRes<WriteVecExtractSt, [HWPort4,HWPort5,HWPort237]> {
 474   let Latency = 2;
 475   let NumMicroOps = 3;
 476 }
 477
 478 // String instructions.
 479
 480 // Packed Compare Implicit Length Strings, Return Mask
 481 def : WriteRes<WritePCmpIStrM, [HWPort0]> {
 482   let Latency = 11;
 483   let NumMicroOps = 3;
 484   let ResourceCycles = [3];
 485 }
 486 def : WriteRes<WritePCmpIStrMLd, [HWPort0, HWPort23]> {
 487   let Latency = 17;
 488   let NumMicroOps = 4;
 489   let ResourceCycles = [3,1];
 490 }
 491
 492 // Packed Compare Explicit Length Strings, Return Mask
 493 def : WriteRes<WritePCmpEStrM, [HWPort0, HWPort5, HWPort015, HWPort0156]> {
 494   let Latency = 19;
 495   let NumMicroOps = 9;
 496   let ResourceCycles = [4,3,1,1];
 497 }
 498 def : WriteRes<WritePCmpEStrMLd, [HWPort0, HWPort5, HWPort23, HWPort015, HWPort0156]> {
 499   let Latency = 25;
 500   let NumMicroOps = 10;
 501   let ResourceCycles = [4,3,1,1,1];
 502 }
 503
 504 // Packed Compare Implicit Length Strings, Return Index
 505 def : WriteRes<WritePCmpIStrI, [HWPort0]> {
 506   let Latency = 11;
 507   let NumMicroOps = 3;
 508   let ResourceCycles = [3];
 509 }
 510 def : WriteRes<WritePCmpIStrILd, [HWPort0, HWPort23]> {
 511   let Latency = 17;
 512   let NumMicroOps = 4;
 513   let ResourceCycles = [3,1];
 514 }
 515
 516 // Packed Compare Explicit Length Strings, Return Index
 517 def : WriteRes<WritePCmpEStrI, [HWPort0, HWPort5, HWPort0156]> {
 518   let Latency = 18;
 519   let NumMicroOps = 8;
 520   let ResourceCycles = [4,3,1];
 521 }
 522 def : WriteRes<WritePCmpEStrILd, [HWPort0, HWPort5, HWPort23, HWPort0156]> {
 523   let Latency = 24;
 524   let NumMicroOps = 9;
 525   let ResourceCycles = [4,3,1,1];
 526 }
 527
 528 // MOVMSK Instructions.
 529 def : WriteRes<WriteFMOVMSK,    [HWPort0]> { let Latency = 3; }
 530 def : WriteRes<WriteVecMOVMSK,  [HWPort0]> { let Latency = 3; }
 531 def : WriteRes<WriteVecMOVMSKY, [HWPort0]> { let Latency = 3; }
 532 def : WriteRes<WriteMMXMOVMSK,  [HWPort0]> { let Latency = 1; }
 533
 534 // AES Instructions.
 535 def : WriteRes<WriteAESDecEnc, [HWPort5]> {
 536   let Latency = 7;
 537   let NumMicroOps = 1;
 538   let ResourceCycles = [1];
 539 }
 540 def : WriteRes<WriteAESDecEncLd, [HWPort5, HWPort23]> {
 541   let Latency = 13;
 542   let NumMicroOps = 2;
 543   let ResourceCycles = [1,1];
 544 }
 545
 546 def : WriteRes<WriteAESIMC, [HWPort5]> {
 547   let Latency = 14;
 548   let NumMicroOps = 2;
 549   let ResourceCycles = [2];
 550 }
 551 def : WriteRes<WriteAESIMCLd, [HWPort5, HWPort23]> {
 552   let Latency = 20;
 553   let NumMicroOps = 3;
 554   let ResourceCycles = [2,1];
 555 }
 556
 557 def : WriteRes<WriteAESKeyGen, [HWPort0,HWPort5,HWPort015]> {
 558   let Latency = 29;
 559   let NumMicroOps = 11;
 560   let ResourceCycles = [2,7,2];
 561 }
 562 def : WriteRes<WriteAESKeyGenLd, [HWPort0,HWPort5,HWPort23,HWPort015]> {
 563   let Latency = 34;
 564   let NumMicroOps = 11;
 565   let ResourceCycles = [2,7,1,1];
 566 }
 567
 568 // Carry-less multiplication instructions.
 569 def : WriteRes<WriteCLMul, [HWPort0, HWPort5]> {
 570   let Latency = 11;
 571   let NumMicroOps = 3;
 572   let ResourceCycles = [2,1];
 573 }
 574 def : WriteRes<WriteCLMulLd, [HWPort0, HWPort5, HWPort23]> {
 575   let Latency = 17;
 576   let NumMicroOps = 4;
 577   let ResourceCycles = [2,1,1];
 578 }
 579
 580 // Load/store MXCSR.
 581 def : WriteRes<WriteLDMXCSR, [HWPort0,HWPort23,HWPort0156]> { let Latency = 7; let NumMicroOps = 3; let ResourceCycles = [1,1,1]; }
 582 def : WriteRes<WriteSTMXCSR, [HWPort4,HWPort5,HWPort237]> { let Latency = 2; let NumMicroOps = 3; let ResourceCycles = [1,1,1]; }
 583
 584 def : WriteRes<WriteSystem,     [HWPort0156]> { let Latency = 100; }
 585 def : WriteRes<WriteMicrocoded, [HWPort0156]> { let Latency = 100; }
 586 def : WriteRes<WriteFence,  [HWPort23, HWPort4]>;
 587 def : WriteRes<WriteNop, []>;
 588
 589 //================ Exceptions ================//
 590
 591 //-- Specific Scheduling Models --//
 592
 593 // Starting with P0.
 594 def HWWriteP0 : SchedWriteRes<[HWPort0]>;
 595
 596 def HWWriteP01 : SchedWriteRes<[HWPort01]>;
 597
 598 def HWWrite2P01 : SchedWriteRes<[HWPort01]> {
 599   let NumMicroOps = 2;
 600 }
 601 def HWWrite3P01 : SchedWriteRes<[HWPort01]> {
 602   let NumMicroOps = 3;
 603 }
 604
 605 def HWWriteP0156_P23 : SchedWriteRes<[HWPort0156, HWPort23]> {
 606   let NumMicroOps = 2;
 607 }
 608
 609 def HWWrite2P0156_P23 : SchedWriteRes<[HWPort0156, HWPort23]> {
 610   let NumMicroOps = 3;
 611   let ResourceCycles = [2, 1];
 612 }
 613
 614 // Starting with P1.
 615 def HWWriteP1 : SchedWriteRes<[HWPort1]>;
 616
 617
 618 def HWWrite2P1 : SchedWriteRes<[HWPort1]> {
 619   let NumMicroOps = 2;
 620   let ResourceCycles = [2];
 621 }
 622
 623 // Notation:
 624 // - r: register.
 625 // - mm: 64 bit mmx register.
 626 // - x = 128 bit xmm register.
 627 // - (x)mm = mmx or xmm register.
 628 // - y = 256 bit ymm register.
 629 // - v = any vector register.
 630 // - m = memory.
 631
 632 //=== Integer Instructions ===//
 633 //-- Move instructions --//
 634
 635 // XLAT.
 636 def HWWriteXLAT : SchedWriteRes<[]> {
 637   let Latency = 7;
 638   let NumMicroOps = 3;
 639 }
 640 def : InstRW<[HWWriteXLAT], (instrs XLAT)>;
 641
 642 // PUSHA.
 643 def HWWritePushA : SchedWriteRes<[]> {
 644   let NumMicroOps = 19;
 645 }
 646 def : InstRW<[HWWritePushA], (instregex "PUSHA(16|32)")>;
 647
 648 // POPA.
 649 def HWWritePopA : SchedWriteRes<[]> {
 650   let NumMicroOps = 18;
 651 }
 652 def : InstRW<[HWWritePopA], (instregex "POPA(16|32)")>;
 653
 654 //-- Arithmetic instructions --//
 655
 656 // BTR BTS BTC.
 657 // m,r.
 658 def HWWriteBTRSCmr : SchedWriteRes<[]> {
 659   let NumMicroOps = 11;
 660 }
 661 def : SchedAlias<WriteBitTestSetRegRMW, HWWriteBTRSCmr>;
 662
 663 //-- Control transfer instructions --//
 664
 665 // CALL.
 666 // i.
 667 def HWWriteRETI : SchedWriteRes<[HWPort23, HWPort6, HWPort015]> {
 668   let NumMicroOps = 4;
 669   let ResourceCycles = [1, 2, 1];
 670 }
 671 def : InstRW<[HWWriteRETI], (instregex "RETI(L|Q|W)", "LRETI(L|Q|W)")>;
 672
 673 // BOUND.
 674 // r,m.
 675 def HWWriteBOUND : SchedWriteRes<[]> {
 676   let NumMicroOps = 15;
 677 }
 678 def : InstRW<[HWWriteBOUND], (instregex "BOUNDS(16|32)rm")>;
 679
 680 // INTO.
 681 def HWWriteINTO : SchedWriteRes<[]> {
 682   let NumMicroOps = 4;
 683 }
 684 def : InstRW<[HWWriteINTO], (instrs INTO)>;
 685
 686 //-- String instructions --//
 687
 688 // LODSB/W.
 689 def : InstRW<[HWWrite2P0156_P23], (instregex "LODS(B|W)")>;
 690
 691 // LODSD/Q.
 692 def : InstRW<[HWWriteP0156_P23], (instregex "LODS(L|Q)")>;
 693
 694 // MOVS.
 695 def HWWriteMOVS : SchedWriteRes<[HWPort23, HWPort4, HWPort0156]> {
 696   let Latency = 4;
 697   let NumMicroOps = 5;
 698   let ResourceCycles = [2, 1, 2];
 699 }
 700 def : InstRW<[HWWriteMOVS], (instrs MOVSB, MOVSL, MOVSQ, MOVSW)>;
 701
 702 // CMPS.
 703 def HWWriteCMPS : SchedWriteRes<[HWPort23, HWPort0156]> {
 704   let Latency = 4;
 705   let NumMicroOps = 5;
 706   let ResourceCycles = [2, 3];
 707 }
 708 def : InstRW<[HWWriteCMPS], (instregex "CMPS(B|L|Q|W)")>;
 709
 710 //-- Other --//
 711
 712 // RDPMC.f
 713 def HWWriteRDPMC : SchedWriteRes<[]> {
 714   let NumMicroOps = 34;
 715 }
 716 def : InstRW<[HWWriteRDPMC], (instrs RDPMC)>;
 717
 718 // RDRAND.
 719 def HWWriteRDRAND : SchedWriteRes<[HWPort23, HWPort015]> {
 720   let NumMicroOps = 17;
 721   let ResourceCycles = [1, 16];
 722 }
 723 def : InstRW<[HWWriteRDRAND], (instrs RDRAND16r, RDRAND32r, RDRAND64r)>;
 724
 725 //=== Floating Point x87 Instructions ===//
 726 //-- Move instructions --//
 727
 728 // FLD.
 729 // m80.
 730 def : InstRW<[HWWriteP01], (instrs LD_Frr)>;
 731
 732 // FBLD.
 733 // m80.
 734 def HWWriteFBLD : SchedWriteRes<[]> {
 735   let Latency = 47;
 736   let NumMicroOps = 43;
 737 }
 738 def : InstRW<[HWWriteFBLD], (instrs FBLDm)>;
 739
 740 // FST(P).
 741 // r.
 742 def : InstRW<[HWWriteP01], (instregex "ST_(F|FP)rr")>;
 743
 744 // FFREE.
 745 def : InstRW<[HWWriteP01], (instregex "FFREE")>;
 746
 747 // FNSAVE.
 748 def HWWriteFNSAVE : SchedWriteRes<[]> {
 749   let NumMicroOps = 147;
 750 }
 751 def : InstRW<[HWWriteFNSAVE], (instrs FSAVEm)>;
 752
 753 // FRSTOR.
 754 def HWWriteFRSTOR : SchedWriteRes<[]> {
 755   let NumMicroOps = 90;
 756 }
 757 def : InstRW<[HWWriteFRSTOR], (instrs FRSTORm)>;
 758
 759 //-- Arithmetic instructions --//
 760
 761 // FCOMPP FUCOMPP.
 762 // r.
 763 def : InstRW<[HWWrite2P01], (instrs FCOMPP, UCOM_FPPr)>;
 764
 765 // FCOMI(P) FUCOMI(P).
 766 // m.
 767 def : InstRW<[HWWrite3P01], (instrs COM_FIPr, COM_FIr, UCOM_FIPr, UCOM_FIr)>;
 768
 769 // FTST.
 770 def : InstRW<[HWWriteP1], (instregex "TST_F")>;
 771
 772 // FXAM.
 773 def : InstRW<[HWWrite2P1], (instrs FXAM)>;
 774
 775 // FPREM.
 776 def HWWriteFPREM : SchedWriteRes<[]> {
 777   let Latency = 19;
 778   let NumMicroOps = 28;
 779 }
 780 def : InstRW<[HWWriteFPREM], (instrs FPREM)>;
 781
 782 // FPREM1.
 783 def HWWriteFPREM1 : SchedWriteRes<[]> {
 784   let Latency = 27;
 785   let NumMicroOps = 41;
 786 }
 787 def : InstRW<[HWWriteFPREM1], (instrs FPREM1)>;
 788
 789 // FRNDINT.
 790 def HWWriteFRNDINT : SchedWriteRes<[]> {
 791   let Latency = 11;
 792   let NumMicroOps = 17;
 793 }
 794 def : InstRW<[HWWriteFRNDINT], (instrs FRNDINT)>;
 795
 796 //-- Math instructions --//
 797
 798 // FSCALE.
 799 def HWWriteFSCALE : SchedWriteRes<[]> {
 800   let Latency = 75; // 49-125
 801   let NumMicroOps = 50; // 25-75
 802 }
 803 def : InstRW<[HWWriteFSCALE], (instrs FSCALE)>;
 804
 805 // FXTRACT.
 806 def HWWriteFXTRACT : SchedWriteRes<[]> {
 807   let Latency = 15;
 808   let NumMicroOps = 17;
 809 }
 810 def : InstRW<[HWWriteFXTRACT], (instrs FXTRACT)>;
 811
 812 ////////////////////////////////////////////////////////////////////////////////
 813 // Horizontal add/sub  instructions.
 814 ////////////////////////////////////////////////////////////////////////////////
 815
 816 defm : HWWriteResPair<WriteFHAdd,  [HWPort1, HWPort5], 5, [1,2], 3, 6>;
 817 defm : HWWriteResPair<WriteFHAddY, [HWPort1, HWPort5], 5, [1,2], 3, 7>;
 818 defm : HWWriteResPair<WritePHAdd,  [HWPort5, HWPort15], 3, [2,1], 3, 5>;
 819 defm : HWWriteResPair<WritePHAddX, [HWPort5, HWPort15], 3, [2,1], 3, 6>;
 820 defm : HWWriteResPair<WritePHAddY, [HWPort5, HWPort15], 3, [2,1], 3, 7>;
 821
 822 //=== Floating Point XMM and YMM Instructions ===//
 823
 824 // Remaining instrs.
 825
 826 def HWWriteResGroup0 : SchedWriteRes<[HWPort23]> {
 827   let Latency = 6;
 828   let NumMicroOps = 1;
 829   let ResourceCycles = [1];
 830 }
 831 def: InstRW<[HWWriteResGroup0], (instrs VBROADCASTSSrm)>;
 832 def: InstRW<[HWWriteResGroup0], (instregex "(V?)MOVSHDUPrm",
 833                                            "(V?)MOVSLDUPrm",
 834                                            "VPBROADCAST(D|Q)rm")>;
 835
 836 def HWWriteResGroup0_1 : SchedWriteRes<[HWPort23]> {
 837   let Latency = 7;
 838   let NumMicroOps = 1;
 839   let ResourceCycles = [1];
 840 }
 841 def: InstRW<[HWWriteResGroup0_1], (instrs VBROADCASTF128,
 842                                           VBROADCASTI128,
 843                                           VBROADCASTSDYrm,
 844                                           VBROADCASTSSYrm,
 845                                           VMOVDDUPYrm,
 846                                           VMOVSHDUPYrm,
 847                                           VMOVSLDUPYrm)>;
 848 def: InstRW<[HWWriteResGroup0_1], (instregex "LD_F(32|64|80)m",
 849                                              "VPBROADCAST(D|Q)Yrm")>;
 850
 851 def HWWriteResGroup0_2 : SchedWriteRes<[HWPort23]> {
 852   let Latency = 5;
 853   let NumMicroOps = 1;
 854   let ResourceCycles = [1];
 855 }
 856 def: InstRW<[HWWriteResGroup0_2], (instregex "MOVSX(16|32|64)rm(8|16|32)",
 857                                              "MOVZX(16|32|64)rm(8|16)",
 858                                              "(V?)MOVDDUPrm")>;
 859
 860 def HWWriteResGroup1 : SchedWriteRes<[HWPort4,HWPort237]> {
 861   let Latency = 1;
 862   let NumMicroOps = 2;
 863   let ResourceCycles = [1,1];
 864 }
 865 def: InstRW<[HWWriteResGroup1], (instrs FBSTPm, VMPTRSTm)>;
 866 def: InstRW<[HWWriteResGroup1], (instregex "ST_FP(32|64|80)m")>;
 867
 868 def HWWriteResGroup2 : SchedWriteRes<[HWPort0]> {
 869   let Latency = 1;
 870   let NumMicroOps = 1;
 871   let ResourceCycles = [1];
 872 }
 873 def: InstRW<[HWWriteResGroup2], (instregex "VPSLLVQ(Y?)rr",
 874                                            "VPSRLVQ(Y?)rr")>;
 875
 876 def HWWriteResGroup3 : SchedWriteRes<[HWPort1]> {
 877   let Latency = 1;
 878   let NumMicroOps = 1;
 879   let ResourceCycles = [1];
 880 }
 881 def: InstRW<[HWWriteResGroup3], (instregex "COM(P?)_FST0r",
 882                                            "UCOM_F(P?)r")>;
 883
 884 def HWWriteResGroup4 : SchedWriteRes<[HWPort5]> {
 885   let Latency = 1;
 886   let NumMicroOps = 1;
 887   let ResourceCycles = [1];
 888 }
 889 def: InstRW<[HWWriteResGroup4], (instrs MMX_MOVQ2DQrr)>;
 890
 891 def HWWriteResGroup5 : SchedWriteRes<[HWPort6]> {
 892   let Latency = 1;
 893   let NumMicroOps = 1;
 894   let ResourceCycles = [1];
 895 }
 896 def: InstRW<[HWWriteResGroup5], (instregex "JMP(16|32|64)r")>;
 897
 898 def HWWriteResGroup6 : SchedWriteRes<[HWPort01]> {
 899   let Latency = 1;
 900   let NumMicroOps = 1;
 901   let ResourceCycles = [1];
 902 }
 903 def: InstRW<[HWWriteResGroup6], (instrs FINCSTP, FNOP)>;
 904
 905 def HWWriteResGroup7 : SchedWriteRes<[HWPort06]> {
 906   let Latency = 1;
 907   let NumMicroOps = 1;
 908   let ResourceCycles = [1];
 909 }
 910 def: InstRW<[HWWriteResGroup7], (instrs CDQ, CQO)>;
 911
 912 def HWWriteResGroup8 : SchedWriteRes<[HWPort15]> {
 913   let Latency = 1;
 914   let NumMicroOps = 1;
 915   let ResourceCycles = [1];
 916 }
 917 def: InstRW<[HWWriteResGroup8], (instregex "ANDN(32|64)rr")>;
 918
 919 def HWWriteResGroup9 : SchedWriteRes<[HWPort015]> {
 920   let Latency = 1;
 921   let NumMicroOps = 1;
 922   let ResourceCycles = [1];
 923 }
 924 def: InstRW<[HWWriteResGroup9], (instregex "VPBLENDD(Y?)rri")>;
 925
 926 def HWWriteResGroup10 : SchedWriteRes<[HWPort0156]> {
 927   let Latency = 1;
 928   let NumMicroOps = 1;
 929   let ResourceCycles = [1];
 930 }
 931 def: InstRW<[HWWriteResGroup10], (instrs CBW, CWDE, CDQE,
 932                                          CMC, STC,
 933                                          SGDT64m,
 934                                          SIDT64m,
 935                                          SMSW16m,
 936                                          STRm,
 937                                          SYSCALL)>;
 938
 939 def HWWriteResGroup11 : SchedWriteRes<[HWPort0,HWPort23]> {
 940   let Latency = 6;
 941   let NumMicroOps = 2;
 942   let ResourceCycles = [1,1];
 943 }
 944 def: InstRW<[HWWriteResGroup11], (instregex "(V?)CVTPS2PDrm")>;
 945
 946 def HWWriteResGroup11_1 : SchedWriteRes<[HWPort0,HWPort23]> {
 947   let Latency = 7;
 948   let NumMicroOps = 2;
 949   let ResourceCycles = [1,1];
 950 }
 951 def: InstRW<[HWWriteResGroup11_1], (instrs VPSLLVQrm, VPSRLVQrm)>;
 952 def: InstRW<[HWWriteResGroup11_1], (instregex "(V?)CVTSS2SDrm")>;
 953
 954 def HWWriteResGroup11_2 : SchedWriteRes<[HWPort0,HWPort23]> {
 955   let Latency = 8;
 956   let NumMicroOps = 2;
 957   let ResourceCycles = [1,1];
 958 }
 959 def: InstRW<[HWWriteResGroup11_2], (instrs VPSLLVQYrm, VPSRLVQYrm)>;
 960
 961 def HWWriteResGroup12 : SchedWriteRes<[HWPort1,HWPort23]> {
 962   let Latency = 8;
 963   let NumMicroOps = 2;
 964   let ResourceCycles = [1,1];
 965 }
 966 def: InstRW<[HWWriteResGroup12], (instrs MMX_CVTPI2PSirm)>;
 967 def: InstRW<[HWWriteResGroup12], (instregex "P(DEP|EXT)(32|64)rm")>;
 968
 969 def HWWriteResGroup13 : SchedWriteRes<[HWPort5,HWPort23]> {
 970   let Latency = 6;
 971   let NumMicroOps = 2;
 972   let ResourceCycles = [1,1];
 973 }
 974 def: InstRW<[HWWriteResGroup13], (instregex "(V?)PMOV(SX|ZX)BDrm",
 975                                             "(V?)PMOV(SX|ZX)BQrm",
 976                                             "(V?)PMOV(SX|ZX)BWrm",
 977                                             "(V?)PMOV(SX|ZX)DQrm",
 978                                             "(V?)PMOV(SX|ZX)WDrm",
 979                                             "(V?)PMOV(SX|ZX)WQrm")>;
 980
 981 def HWWriteResGroup13_1 : SchedWriteRes<[HWPort5,HWPort23]> {
 982   let Latency = 8;
 983   let NumMicroOps = 2;
 984   let ResourceCycles = [1,1];
 985 }
 986 def: InstRW<[HWWriteResGroup13_1], (instrs VPMOVSXBDYrm,
 987                                            VPMOVSXBQYrm,
 988                                            VPMOVSXWQYrm)>;
 989
 990 def HWWriteResGroup14 : SchedWriteRes<[HWPort6,HWPort23]> {
 991   let Latency = 6;
 992   let NumMicroOps = 2;
 993   let ResourceCycles = [1,1];
 994 }
 995 def: InstRW<[HWWriteResGroup14], (instrs FARJMP64)>;
 996 def: InstRW<[HWWriteResGroup14], (instregex "JMP(16|32|64)m")>;
 997
 998 def HWWriteResGroup16 : SchedWriteRes<[HWPort23,HWPort15]> {
 999   let Latency = 6;
1000   let NumMicroOps = 2;
1001   let ResourceCycles = [1,1];
1002 }
1003 def: InstRW<[HWWriteResGroup16], (instregex "ANDN(32|64)rm",
1004                                             "MOVBE(16|32|64)rm")>;
1005
1006 def HWWriteResGroup17 : SchedWriteRes<[HWPort23,HWPort015]> {
1007   let Latency = 7;
1008   let NumMicroOps = 2;
1009   let ResourceCycles = [1,1];
1010 }
1011 def: InstRW<[HWWriteResGroup17], (instrs VINSERTF128rm,
1012                                          VINSERTI128rm,
1013                                          VPBLENDDrmi)>;
1014
1015 def HWWriteResGroup17_2 : SchedWriteRes<[HWPort23,HWPort015]> {
1016   let Latency = 8;
1017   let NumMicroOps = 2;
1018   let ResourceCycles = [1,1];
1019 }
1020 def: InstRW<[HWWriteResGroup17_2], (instrs VPBLENDDYrmi)>;
1021
1022 def HWWriteResGroup18 : SchedWriteRes<[HWPort23,HWPort0156]> {
1023   let Latency = 6;
1024   let NumMicroOps = 2;
1025   let ResourceCycles = [1,1];
1026 }
1027 def: InstRW<[HWWriteResGroup18], (instrs POP16r, POP32r, POP64r)>;
1028 def: InstRW<[HWWriteResGroup18], (instregex "POP(16|32|64)rmr")>;
1029
1030 def HWWriteResGroup19 : SchedWriteRes<[HWPort237,HWPort0156]> {
1031   let Latency = 2;
1032   let NumMicroOps = 2;
1033   let ResourceCycles = [1,1];
1034 }
1035 def: InstRW<[HWWriteResGroup19], (instrs SFENCE)>;
1036
1037 def HWWriteResGroup21 : SchedWriteRes<[HWPort4,HWPort6,HWPort237]> {
1038   let Latency = 2;
1039   let NumMicroOps = 3;
1040   let ResourceCycles = [1,1,1];
1041 }
1042 def: InstRW<[HWWriteResGroup21], (instrs FNSTCW16m)>;
1043
1044 def HWWriteResGroup23 : SchedWriteRes<[HWPort4,HWPort237,HWPort15]> {
1045   let Latency = 2;
1046   let NumMicroOps = 3;
1047   let ResourceCycles = [1,1,1];
1048 }
1049 def: InstRW<[HWWriteResGroup23], (instregex "MOVBE(32|64)mr")>;
1050
1051 def HWWriteResGroup23_16 : SchedWriteRes<[HWPort06, HWPort237, HWPort4]> {
1052   let Latency = 2;
1053   let NumMicroOps = 3;
1054   let ResourceCycles = [1,1,1];
1055 }
1056 def: InstRW<[HWWriteResGroup23_16], (instrs MOVBE16mr)>;
1057
1058 def HWWriteResGroup24 : SchedWriteRes<[HWPort4,HWPort237,HWPort0156]> {
1059   let Latency = 2;
1060   let NumMicroOps = 3;
1061   let ResourceCycles = [1,1,1];
1062 }
1063 def: InstRW<[HWWriteResGroup24], (instrs PUSH16r, PUSH32r, PUSH64r, PUSH64i8,
1064                                          STOSB, STOSL, STOSQ, STOSW)>;
1065 def: InstRW<[HWWriteResGroup24], (instregex "PUSH(16|32|64)rmr")>;
1066
1067 def HWWriteResGroup25 : SchedWriteRes<[HWPort4,HWPort23,HWPort237,HWPort06]> {
1068   let Latency = 7;
1069   let NumMicroOps = 4;
1070   let ResourceCycles = [1,1,1,1];
1071 }
1072 def: InstRW<[HWWriteResGroup25], (instregex "SAR(8|16|32|64)m(1|i)",
1073                                             "SHL(8|16|32|64)m(1|i)",
1074                                             "SHR(8|16|32|64)m(1|i)")>;
1075
1076 def HWWriteResGroup26 : SchedWriteRes<[HWPort4,HWPort23,HWPort237,HWPort0156]> {
1077   let Latency = 7;
1078   let NumMicroOps = 4;
1079   let ResourceCycles = [1,1,1,1];
1080 }
1081 def: InstRW<[HWWriteResGroup26], (instregex "POP(16|32|64)rmm",
1082                                             "PUSH(16|32|64)rmm")>;
1083
1084 def HWWriteResGroup28 : SchedWriteRes<[HWPort01]> {
1085   let Latency = 2;
1086   let NumMicroOps = 2;
1087   let ResourceCycles = [2];
1088 }
1089 def: InstRW<[HWWriteResGroup28], (instrs FDECSTP)>;
1090
1091 def HWWriteResGroup30 : SchedWriteRes<[HWPort0156]> {
1092   let Latency = 2;
1093   let NumMicroOps = 2;
1094   let ResourceCycles = [2];
1095 }
1096 def: InstRW<[HWWriteResGroup30], (instrs LFENCE,
1097                                          MFENCE,
1098                                          WAIT,
1099                                          XGETBV)>;
1100
1101 def HWWriteResGroup31 : SchedWriteRes<[HWPort0,HWPort5]> {
1102   let Latency = 2;
1103   let NumMicroOps = 2;
1104   let ResourceCycles = [1,1];
1105 }
1106 def: InstRW<[HWWriteResGroup31], (instregex "(V?)CVTPS2PDrr",
1107                                             "(V?)CVTSS2SDrr")>;
1108
1109 def HWWriteResGroup32 : SchedWriteRes<[HWPort6,HWPort0156]> {
1110   let Latency = 2;
1111   let NumMicroOps = 2;
1112   let ResourceCycles = [1,1];
1113 }
1114 def: InstRW<[HWWriteResGroup32], (instregex "CLFLUSH")>;
1115
1116 def HWWriteResGroup33 : SchedWriteRes<[HWPort01,HWPort015]> {
1117   let Latency = 2;
1118   let NumMicroOps = 2;
1119   let ResourceCycles = [1,1];
1120 }
1121 def: InstRW<[HWWriteResGroup33], (instrs MMX_MOVDQ2Qrr)>;
1122
1123 def HWWriteResGroup35 : SchedWriteRes<[HWPort06,HWPort0156]> {
1124   let Latency = 2;
1125   let NumMicroOps = 2;
1126   let ResourceCycles = [1,1];
1127 }
1128 def: InstRW<[HWWriteResGroup35], (instrs CWD, JCXZ, JECXZ, JRCXZ)>;
1129 def: InstRW<[HWWriteResGroup35], (instregex "SET(A|BE)r")>;
1130
1131 def HWWriteResGroup36_2 : SchedWriteRes<[HWPort5,HWPort23]> {
1132   let Latency = 7;
1133   let NumMicroOps = 3;
1134   let ResourceCycles = [2,1];
1135 }
1136 def: InstRW<[HWWriteResGroup36_2], (instrs MMX_PACKSSDWirm,
1137                                            MMX_PACKSSWBirm,
1138                                            MMX_PACKUSWBirm)>;
1139
1140 def HWWriteResGroup37 : SchedWriteRes<[HWPort23,HWPort0156]> {
1141   let Latency = 7;
1142   let NumMicroOps = 3;
1143   let ResourceCycles = [1,2];
1144 }
1145 def: InstRW<[HWWriteResGroup37], (instrs LEAVE, LEAVE64,
1146                                          SCASB, SCASL, SCASQ, SCASW)>;
1147
1148 def HWWriteResGroup39 : SchedWriteRes<[HWPort0,HWPort01,HWPort23]> {
1149   let Latency = 7;
1150   let NumMicroOps = 3;
1151   let ResourceCycles = [1,1,1];
1152 }
1153 def: InstRW<[HWWriteResGroup39], (instrs FLDCW16m)>;
1154
1155 def HWWriteResGroup41 : SchedWriteRes<[HWPort6,HWPort23,HWPort0156]> {
1156   let Latency = 7;
1157   let NumMicroOps = 3;
1158   let ResourceCycles = [1,1,1];
1159 }
1160 def: InstRW<[HWWriteResGroup41], (instrs LRETQ, RETL, RETQ)>;
1161
1162 def HWWriteResGroup44 : SchedWriteRes<[HWPort4,HWPort6,HWPort237,HWPort0156]> {
1163   let Latency = 3;
1164   let NumMicroOps = 4;
1165   let ResourceCycles = [1,1,1,1];
1166 }
1167 def: InstRW<[HWWriteResGroup44], (instregex "CALL(16|32|64)r")>;
1168
1169 def HWWriteResGroup45 : SchedWriteRes<[HWPort4,HWPort237,HWPort06,HWPort0156]> {
1170   let Latency = 3;
1171   let NumMicroOps = 4;
1172   let ResourceCycles = [1,1,1,1];
1173 }
1174 def: InstRW<[HWWriteResGroup45], (instrs CALL64pcrel32)>;
1175 def: InstRW<[HWWriteResGroup45], (instregex "SET(A|BE)m")>;
1176
1177 def HWWriteResGroup46 : SchedWriteRes<[HWPort4,HWPort23,HWPort237,HWPort06]> {
1178   let Latency = 8;
1179   let NumMicroOps = 5;
1180   let ResourceCycles = [1,1,1,2];
1181 }
1182 def: InstRW<[HWWriteResGroup46], (instregex "ROL(8|16|32|64)m(1|i)",
1183                                             "ROR(8|16|32|64)m(1|i)")>;
1184
1185 def HWWriteResGroup47 : SchedWriteRes<[HWPort4,HWPort23,HWPort237,HWPort0156]> {
1186   let Latency = 8;
1187   let NumMicroOps = 5;
1188   let ResourceCycles = [1,1,1,2];
1189 }
1190 def: InstRW<[HWWriteResGroup47], (instregex "XADD(8|16|32|64)rm")>;
1191
1192 def HWWriteResGroup48 : SchedWriteRes<[HWPort4,HWPort6,HWPort23,HWPort237,HWPort0156]> {
1193   let Latency = 8;
1194   let NumMicroOps = 5;
1195   let ResourceCycles = [1,1,1,1,1];
1196 }
1197 def: InstRW<[HWWriteResGroup48], (instregex "CALL(16|32|64)m")>;
1198 def: InstRW<[HWWriteResGroup48], (instrs FARCALL64)>;
1199
1200 def HWWriteResGroup50 : SchedWriteRes<[HWPort1]> {
1201   let Latency = 3;
1202   let NumMicroOps = 1;
1203   let ResourceCycles = [1];
1204 }
1205 def: InstRW<[HWWriteResGroup50], (instrs MMX_CVTPI2PSirr)>;
1206 def: InstRW<[HWWriteResGroup50], (instregex "P(DEP|EXT)(32|64)rr",
1207                                             "(V?)CVTDQ2PS(Y?)rr")>;
1208
1209 def HWWriteResGroup51 : SchedWriteRes<[HWPort5]> {
1210   let Latency = 3;
1211   let NumMicroOps = 1;
1212   let ResourceCycles = [1];
1213 }
1214 def: InstRW<[HWWriteResGroup51], (instregex "VPBROADCAST(B|W)rr")>;
1215
1216 def HWWriteResGroup52 : SchedWriteRes<[HWPort1,HWPort23]> {
1217   let Latency = 9;
1218   let NumMicroOps = 2;
1219   let ResourceCycles = [1,1];
1220 }
1221 def: InstRW<[HWWriteResGroup52], (instregex "(V?)CVTPS2DQrm",
1222                                             "(V?)CVTTPS2DQrm")>;
1223
1224 def HWWriteResGroup52_1 : SchedWriteRes<[HWPort1,HWPort23]> {
1225   let Latency = 10;
1226   let NumMicroOps = 2;
1227   let ResourceCycles = [1,1];
1228 }
1229 def: InstRW<[HWWriteResGroup52_1], (instregex "(ADD|SUB|SUBR)_F(32|64)m",
1230                                               "ILD_F(16|32|64)m")>;
1231 def: InstRW<[HWWriteResGroup52_1], (instrs VCVTDQ2PSYrm,
1232                                            VCVTPS2DQYrm,
1233                                            VCVTTPS2DQYrm)>;
1234
1235 def HWWriteResGroup53_1 : SchedWriteRes<[HWPort5,HWPort23]> {
1236   let Latency = 9;
1237   let NumMicroOps = 2;
1238   let ResourceCycles = [1,1];
1239 }
1240 def: InstRW<[HWWriteResGroup53_1], (instrs VPMOVSXBWYrm,
1241                                            VPMOVSXDQYrm,
1242                                            VPMOVSXWDYrm,
1243                                            VPMOVZXWDYrm)>;
1244
1245 def HWWriteResGroup57 : SchedWriteRes<[HWPort5,HWPort0156]> {
1246   let Latency = 3;
1247   let NumMicroOps = 3;
1248   let ResourceCycles = [2,1];
1249 }
1250 def: InstRW<[HWWriteResGroup57], (instrs MMX_PACKSSDWirr,
1251                                          MMX_PACKSSWBirr,
1252                                          MMX_PACKUSWBirr)>;
1253
1254 def HWWriteResGroup58 : SchedWriteRes<[HWPort6,HWPort0156]> {
1255   let Latency = 3;
1256   let NumMicroOps = 3;
1257   let ResourceCycles = [1,2];
1258 }
1259 def: InstRW<[HWWriteResGroup58], (instregex "CLD")>;
1260
1261 def HWWriteResGroup59 : SchedWriteRes<[HWPort06,HWPort0156]> {
1262   let Latency = 3;
1263   let NumMicroOps = 3;
1264   let ResourceCycles = [1,2];
1265 }
1266 def: InstRW<[HWWriteResGroup59], (instregex "RCL(8|16|32|64)r(1|i)",
1267                                             "RCR(8|16|32|64)r(1|i)")>;
1268
1269 def HWWriteResGroup61 : SchedWriteRes<[HWPort0,HWPort4,HWPort237]> {
1270   let Latency = 4;
1271   let NumMicroOps = 3;
1272   let ResourceCycles = [1,1,1];
1273 }
1274 def: InstRW<[HWWriteResGroup61], (instrs FNSTSWm)>;
1275
1276 def HWWriteResGroup62 : SchedWriteRes<[HWPort1,HWPort4,HWPort237]> {
1277   let Latency = 4;
1278   let NumMicroOps = 3;
1279   let ResourceCycles = [1,1,1];
1280 }
1281 def: InstRW<[HWWriteResGroup62], (instregex "IST(T?)_FP(16|32|64)m",
1282                                             "IST_F(16|32)m")>;
1283
1284 def HWWriteResGroup66 : SchedWriteRes<[HWPort23,HWPort237,HWPort06,HWPort0156]> {
1285   let Latency = 9;
1286   let NumMicroOps = 5;
1287   let ResourceCycles = [1,1,1,2];
1288 }
1289 def: InstRW<[HWWriteResGroup66], (instregex "RCL(8|16|32|64)m(1|i)",
1290                                             "RCR(8|16|32|64)m(1|i)")>;
1291
1292 def HWWriteResGroup68 : SchedWriteRes<[HWPort4,HWPort23,HWPort237,HWPort0156]> {
1293   let Latency = 9;
1294   let NumMicroOps = 6;
1295   let ResourceCycles = [1,1,1,3];
1296 }
1297 def: InstRW<[HWWriteResGroup68], (instregex "XCHG(8|16|32|64)rm")>;
1298
1299 def HWWriteResGroup69 : SchedWriteRes<[HWPort4,HWPort23,HWPort237,HWPort06,HWPort0156]> {
1300   let Latency = 9;
1301   let NumMicroOps = 6;
1302   let ResourceCycles = [1,1,1,2,1];
1303 }
1304 def: InstRW<[HWWriteResGroup69], (instregex "ROL(8|16|32|64)mCL",
1305                                             "ROR(8|16|32|64)mCL",
1306                                             "SAR(8|16|32|64)mCL",
1307                                             "SHL(8|16|32|64)mCL",
1308                                             "SHR(8|16|32|64)mCL")>;
1309 def: SchedAlias<WriteADCRMW, HWWriteResGroup69>;
1310
1311 def HWWriteResGroup70 : SchedWriteRes<[HWPort0,HWPort1]> {
1312   let Latency = 4;
1313   let NumMicroOps = 2;
1314   let ResourceCycles = [1,1];
1315 }
1316 def: InstRW<[HWWriteResGroup70], (instregex "(V?)CVT(T?)SD2SI(64)?rr",
1317                                             "(V?)CVT(T?)SS2SI(64)?rr")>;
1318
1319 def HWWriteResGroup71 : SchedWriteRes<[HWPort0,HWPort5]> {
1320   let Latency = 4;
1321   let NumMicroOps = 2;
1322   let ResourceCycles = [1,1];
1323 }
1324 def: InstRW<[HWWriteResGroup71], (instrs VCVTPS2PDYrr)>;
1325
1326 def HWWriteResGroup72 : SchedWriteRes<[HWPort0,HWPort0156]> {
1327   let Latency = 4;
1328   let NumMicroOps = 2;
1329   let ResourceCycles = [1,1];
1330 }
1331 def: InstRW<[HWWriteResGroup72], (instrs FNSTSW16r)>;
1332
1333 def HWWriteResGroup73 : SchedWriteRes<[HWPort1,HWPort5]> {
1334   let Latency = 4;
1335   let NumMicroOps = 2;
1336   let ResourceCycles = [1,1];
1337 }
1338 def: InstRW<[HWWriteResGroup73], (instrs MMX_CVTPI2PDirr,
1339                                          MMX_CVTPD2PIirr,
1340                                          MMX_CVTPS2PIirr,
1341                                          MMX_CVTTPD2PIirr,
1342                                          MMX_CVTTPS2PIirr)>;
1343 def: InstRW<[HWWriteResGroup73], (instregex "(V?)CVTDQ2PDrr",
1344                                             "(V?)CVTPD2PSrr",
1345                                             "(V?)CVTSD2SSrr",
1346                                             "(V?)CVTSI(64)?2SDrr",
1347                                             "(V?)CVTSI2SSrr",
1348                                             "(V?)CVT(T?)PD2DQrr")>;
1349
1350 def HWWriteResGroup75 : SchedWriteRes<[HWPort1,HWPort23]> {
1351   let Latency = 11;
1352   let NumMicroOps = 3;
1353   let ResourceCycles = [2,1];
1354 }
1355 def: InstRW<[HWWriteResGroup75], (instregex "FICOM(P?)(16|32)m")>;
1356
1357 def HWWriteResGroup76 : SchedWriteRes<[HWPort0,HWPort1,HWPort23]> {
1358   let Latency = 9;
1359   let NumMicroOps = 3;
1360   let ResourceCycles = [1,1,1];
1361 }
1362 def: InstRW<[HWWriteResGroup76], (instregex "(V?)CVTSD2SI(64)?rm",
1363                                             "(V?)CVTSS2SI(64)?rm",
1364                                             "(V?)CVTTSD2SI(64)?rm",
1365                                             "VCVTTSS2SI64rm",
1366                                             "(V?)CVTTSS2SIrm")>;
1367
1368 def HWWriteResGroup77 : SchedWriteRes<[HWPort0,HWPort5,HWPort23]> {
1369   let Latency = 10;
1370   let NumMicroOps = 3;
1371   let ResourceCycles = [1,1,1];
1372 }
1373 def: InstRW<[HWWriteResGroup77], (instrs VCVTPS2PDYrm)>;
1374
1375 def HWWriteResGroup78 : SchedWriteRes<[HWPort1,HWPort5,HWPort23]> {
1376   let Latency = 10;
1377   let NumMicroOps = 3;
1378   let ResourceCycles = [1,1,1];
1379 }
1380 def: InstRW<[HWWriteResGroup78], (instrs CVTPD2PSrm,
1381                                          CVTPD2DQrm,
1382                                          CVTTPD2DQrm,
1383                                          MMX_CVTPD2PIirm,
1384                                          MMX_CVTTPD2PIirm,
1385                                          CVTDQ2PDrm,
1386                                          VCVTDQ2PDrm)>;
1387
1388 def HWWriteResGroup78_1 : SchedWriteRes<[HWPort1,HWPort5,HWPort23]> {
1389   let Latency = 9;
1390   let NumMicroOps = 3;
1391   let ResourceCycles = [1,1,1];
1392 }
1393 def: InstRW<[HWWriteResGroup78_1], (instrs MMX_CVTPI2PDirm,
1394                                            CVTSD2SSrm,
1395                                            VCVTSD2SSrm)>;
1396
1397 def HWWriteResGroup80 : SchedWriteRes<[HWPort5,HWPort23,HWPort015]> {
1398   let Latency = 9;
1399   let NumMicroOps = 3;
1400   let ResourceCycles = [1,1,1];
1401 }
1402 def: InstRW<[HWWriteResGroup80], (instregex "VPBROADCAST(B|W)(Y?)rm")>;
1403
1404 def HWWriteResGroup81 : SchedWriteRes<[HWPort0156]> {
1405   let Latency = 4;
1406   let NumMicroOps = 4;
1407   let ResourceCycles = [4];
1408 }
1409 def: InstRW<[HWWriteResGroup81], (instrs FNCLEX)>;
1410
1411 def HWWriteResGroup82 : SchedWriteRes<[]> {
1412   let Latency = 0;
1413   let NumMicroOps = 4;
1414   let ResourceCycles = [];
1415 }
1416 def: InstRW<[HWWriteResGroup82], (instrs VZEROUPPER)>;
1417
1418 def HWWriteResGroup83 : SchedWriteRes<[HWPort1,HWPort6,HWPort0156]> {
1419   let Latency = 4;
1420   let NumMicroOps = 4;
1421   let ResourceCycles = [1,1,2];
1422 }
1423 def: InstRW<[HWWriteResGroup83], (instregex "LAR(16|32|64)rr")>;
1424
1425 def HWWriteResGroup87 : SchedWriteRes<[HWPort1,HWPort6,HWPort23,HWPort0156]> {
1426   let Latency = 9;
1427   let NumMicroOps = 5;
1428   let ResourceCycles = [1,2,1,1];
1429 }
1430 def: InstRW<[HWWriteResGroup87], (instregex "LAR(16|32|64)rm",
1431                                             "LSL(16|32|64)rm")>;
1432
1433 def HWWriteResGroup88 : SchedWriteRes<[HWPort4,HWPort237,HWPort0156]> {
1434   let Latency = 5;
1435   let NumMicroOps = 6;
1436   let ResourceCycles = [1,1,4];
1437 }
1438 def: InstRW<[HWWriteResGroup88], (instregex "PUSHF(16|64)")>;
1439
1440 def HWWriteResGroup89 : SchedWriteRes<[HWPort0]> {
1441   let Latency = 5;
1442   let NumMicroOps = 1;
1443   let ResourceCycles = [1];
1444 }
1445 def: InstRW<[HWWriteResGroup89], (instregex "(V?)PCMPGTQ(Y?)rr",
1446                                             "MUL_(FPrST0|FST0r|FrST0)")>;
1447
1448 def HWWriteResGroup91_2 : SchedWriteRes<[HWPort0,HWPort23]> {
1449   let Latency = 11;
1450   let NumMicroOps = 2;
1451   let ResourceCycles = [1,1];
1452 }
1453 def: InstRW<[HWWriteResGroup91_2], (instregex "(V?)PCMPGTQrm")>;
1454
1455 def HWWriteResGroup91_3 : SchedWriteRes<[HWPort0,HWPort23]> {
1456   let Latency = 12;
1457   let NumMicroOps = 2;
1458   let ResourceCycles = [1,1];
1459 }
1460 def: InstRW<[HWWriteResGroup91_3], (instregex "MUL_F(32|64)m")>;
1461 def: InstRW<[HWWriteResGroup91_3], (instrs VPCMPGTQYrm)>;
1462
1463 def HWWriteResGroup93 : SchedWriteRes<[HWPort1,HWPort5]> {
1464   let Latency = 5;
1465   let NumMicroOps = 3;
1466   let ResourceCycles = [1,2];
1467 }
1468 def: InstRW<[HWWriteResGroup93], (instregex "(V?)CVTSI642SSrr")>;
1469
1470 def HWWriteResGroup94 : SchedWriteRes<[HWPort1,HWPort6,HWPort06]> {
1471   let Latency = 5;
1472   let NumMicroOps = 3;
1473   let ResourceCycles = [1,1,1];
1474 }
1475 def: InstRW<[HWWriteResGroup94], (instregex "STR(16|32|64)r")>;
1476
1477 def HWWriteResGroup97 : SchedWriteRes<[HWPort0,HWPort1,HWPort5,HWPort23]> {
1478   let Latency = 10;
1479   let NumMicroOps = 4;
1480   let ResourceCycles = [1,1,1,1];
1481 }
1482 def: InstRW<[HWWriteResGroup97], (instregex "CVTTSS2SI64rm")>;
1483
1484 def HWWriteResGroup99 : SchedWriteRes<[HWPort6,HWPort0156]> {
1485   let Latency = 5;
1486   let NumMicroOps = 5;
1487   let ResourceCycles = [1,4];
1488 }
1489 def: InstRW<[HWWriteResGroup99], (instrs PAUSE)>;
1490
1491 def HWWriteResGroup100 : SchedWriteRes<[HWPort06,HWPort0156]> {
1492   let Latency = 5;
1493   let NumMicroOps = 5;
1494   let ResourceCycles = [1,4];
1495 }
1496 def: InstRW<[HWWriteResGroup100], (instrs XSETBV)>;
1497
1498 def HWWriteResGroup102 : SchedWriteRes<[HWPort1,HWPort5]> {
1499   let Latency = 6;
1500   let NumMicroOps = 2;
1501   let ResourceCycles = [1,1];
1502 }
1503 def: InstRW<[HWWriteResGroup102], (instrs VCVTDQ2PDYrr,
1504                                           VCVTPD2PSYrr,
1505                                           VCVTPD2DQYrr,
1506                                           VCVTTPD2DQYrr)>;
1507
1508 def HWWriteResGroup103 : SchedWriteRes<[HWPort1,HWPort23]> {
1509   let Latency = 13;
1510   let NumMicroOps = 3;
1511   let ResourceCycles = [2,1];
1512 }
1513 def: InstRW<[HWWriteResGroup103], (instregex "(ADD|SUB|SUBR)_FI(16|32)m")>;
1514
1515 def HWWriteResGroup104 : SchedWriteRes<[HWPort1,HWPort5,HWPort23]> {
1516   let Latency = 12;
1517   let NumMicroOps = 3;
1518   let ResourceCycles = [1,1,1];
1519 }
1520 def: InstRW<[HWWriteResGroup104], (instrs VCVTDQ2PDYrm)>;
1521
1522 def HWWriteResGroup107 : SchedWriteRes<[HWPort1,HWPort6,HWPort06,HWPort0156]> {
1523   let Latency = 6;
1524   let NumMicroOps = 4;
1525   let ResourceCycles = [1,1,1,1];
1526 }
1527 def: InstRW<[HWWriteResGroup107], (instregex "SLDT(16|32|64)r")>;
1528
1529 def HWWriteResGroup108 : SchedWriteRes<[HWPort6,HWPort0156]> {
1530   let Latency = 6;
1531   let NumMicroOps = 6;
1532   let ResourceCycles = [1,5];
1533 }
1534 def: InstRW<[HWWriteResGroup108], (instrs STD)>;
1535
1536 def HWWriteResGroup114 : SchedWriteRes<[HWPort6,HWPort06,HWPort15,HWPort0156]> {
1537   let Latency = 7;
1538   let NumMicroOps = 7;
1539   let ResourceCycles = [2,2,1,2];
1540 }
1541 def: InstRW<[HWWriteResGroup114], (instrs LOOP)>;
1542
1543 def HWWriteResGroup115 : SchedWriteRes<[HWPort0,HWPort1,HWPort23]> {
1544   let Latency = 15;
1545   let NumMicroOps = 3;
1546   let ResourceCycles = [1,1,1];
1547 }
1548 def: InstRW<[HWWriteResGroup115], (instregex "MUL_FI(16|32)m")>;
1549
1550 def HWWriteResGroup120 : SchedWriteRes<[HWPort1,HWPort23,HWPort237,HWPort06,HWPort15,HWPort0156]> {
1551   let Latency = 16;
1552   let NumMicroOps = 10;
1553   let ResourceCycles = [1,1,1,4,1,2];
1554 }
1555 def: InstRW<[HWWriteResGroup120], (instregex "RCL(8|16|32|64)mCL")>;
1556
1557 def HWWriteResGroup129 : SchedWriteRes<[HWPort1,HWPort06,HWPort0156]> {
1558   let Latency = 11;
1559   let NumMicroOps = 7;
1560   let ResourceCycles = [2,2,3];
1561 }
1562 def: InstRW<[HWWriteResGroup129], (instregex "RCL(16|32|64)rCL",
1563                                              "RCR(16|32|64)rCL")>;
1564
1565 def HWWriteResGroup130 : SchedWriteRes<[HWPort1,HWPort06,HWPort15,HWPort0156]> {
1566   let Latency = 11;
1567   let NumMicroOps = 9;
1568   let ResourceCycles = [1,4,1,3];
1569 }
1570 def: InstRW<[HWWriteResGroup130], (instrs RCL8rCL)>;
1571
1572 def HWWriteResGroup131 : SchedWriteRes<[HWPort06,HWPort0156]> {
1573   let Latency = 11;
1574   let NumMicroOps = 11;
1575   let ResourceCycles = [2,9];
1576 }
1577 def: InstRW<[HWWriteResGroup131], (instrs LOOPE, LOOPNE)>;
1578
1579 def HWWriteResGroup132 : SchedWriteRes<[HWPort4,HWPort23,HWPort237,HWPort06,HWPort15,HWPort0156]> {
1580   let Latency = 17;
1581   let NumMicroOps = 14;
1582   let ResourceCycles = [1,1,1,4,2,5];
1583 }
1584 def: InstRW<[HWWriteResGroup132], (instrs CMPXCHG8B)>;
1585
1586 def HWWriteResGroup135 : SchedWriteRes<[HWPort1,HWPort23,HWPort237,HWPort06,HWPort15,HWPort0156]> {
1587   let Latency = 19;
1588   let NumMicroOps = 11;
1589   let ResourceCycles = [2,1,1,3,1,3];
1590 }
1591 def: InstRW<[HWWriteResGroup135], (instregex "RCR(8|16|32|64)mCL")>;
1592
1593 def HWWriteResGroup142 : SchedWriteRes<[HWPort1,HWPort06,HWPort15,HWPort0156]> {
1594   let Latency = 14;
1595   let NumMicroOps = 10;
1596   let ResourceCycles = [2,3,1,4];
1597 }
1598 def: InstRW<[HWWriteResGroup142], (instrs RCR8rCL)>;
1599
1600 def HWWriteResGroup143 : SchedWriteRes<[HWPort23,HWPort0156]> {
1601   let Latency = 19;
1602   let NumMicroOps = 15;
1603   let ResourceCycles = [1,14];
1604 }
1605 def: InstRW<[HWWriteResGroup143], (instrs POPF16)>;
1606
1607 def HWWriteResGroup144 : SchedWriteRes<[HWPort4,HWPort5,HWPort6,HWPort23,HWPort237,HWPort06,HWPort0156]> {
1608   let Latency = 21;
1609   let NumMicroOps = 8;
1610   let ResourceCycles = [1,1,1,1,1,1,2];
1611 }
1612 def: InstRW<[HWWriteResGroup144], (instrs INSB, INSL, INSW)>;
1613
1614 def HWWriteResGroup145 : SchedWriteRes<[HWPort5, HWPort6]> {
1615   let Latency = 8;
1616   let NumMicroOps = 20;
1617   let ResourceCycles = [1,1];
1618 }
1619 def: InstRW<[HWWriteResGroup145], (instrs VZEROALL)>;
1620
1621 def HWWriteResGroup146 : SchedWriteRes<[HWPort0,HWPort4,HWPort5,HWPort23,HWPort237,HWPort06,HWPort0156]> {
1622   let Latency = 22;
1623   let NumMicroOps = 19;
1624   let ResourceCycles = [2,1,4,1,1,4,6];
1625 }
1626 def: InstRW<[HWWriteResGroup146], (instrs CMPXCHG16B)>;
1627
1628 def HWWriteResGroup147 : SchedWriteRes<[HWPort0,HWPort1,HWPort5,HWPort6,HWPort01,HWPort0156]> {
1629   let Latency = 17;
1630   let NumMicroOps = 15;
1631   let ResourceCycles = [2,1,2,4,2,4];
1632 }
1633 def: InstRW<[HWWriteResGroup147], (instrs XCH_F)>;
1634
1635 def HWWriteResGroup149 : SchedWriteRes<[HWPort5,HWPort6,HWPort06,HWPort0156]> {
1636   let Latency = 18;
1637   let NumMicroOps = 8;
1638   let ResourceCycles = [1,1,1,5];
1639 }
1640 def: InstRW<[HWWriteResGroup149], (instrs CPUID, RDTSC)>;
1641
1642 def HWWriteResGroup151 : SchedWriteRes<[HWPort6,HWPort23,HWPort0156]> {
1643   let Latency = 23;
1644   let NumMicroOps = 19;
1645   let ResourceCycles = [3,1,15];
1646 }
1647 def: InstRW<[HWWriteResGroup151], (instregex "XRSTOR(64)?")>;
1648
1649 def HWWriteResGroup154 : SchedWriteRes<[HWPort0]> {
1650   let Latency = 20;
1651   let NumMicroOps = 1;
1652   let ResourceCycles = [1];
1653 }
1654 def: InstRW<[HWWriteResGroup154], (instregex "DIV_(FPrST0|FST0r|FrST0)")>;
1655
1656 def HWWriteResGroup155 : SchedWriteRes<[HWPort0,HWPort23]> {
1657   let Latency = 27;
1658   let NumMicroOps = 2;
1659   let ResourceCycles = [1,1];
1660 }
1661 def: InstRW<[HWWriteResGroup155], (instregex "DIVR_F(32|64)m")>;
1662
1663 def HWWriteResGroup156 : SchedWriteRes<[HWPort5,HWPort6,HWPort0156]> {
1664   let Latency = 20;
1665   let NumMicroOps = 10;
1666   let ResourceCycles = [1,2,7];
1667 }
1668 def: InstRW<[HWWriteResGroup156], (instrs MWAITrr)>;
1669
1670 def HWWriteResGroup161 : SchedWriteRes<[HWPort0,HWPort1,HWPort23]> {
1671   let Latency = 30;
1672   let NumMicroOps = 3;
1673   let ResourceCycles = [1,1,1];
1674 }
1675 def: InstRW<[HWWriteResGroup161], (instregex "DIVR_FI(16|32)m")>;
1676
1677 def HWWriteResGroup162 : SchedWriteRes<[HWPort0]> {
1678   let Latency = 24;
1679   let NumMicroOps = 1;
1680   let ResourceCycles = [1];
1681 }
1682 def: InstRW<[HWWriteResGroup162], (instregex "DIVR_(FPrST0|FST0r|FrST0)")>;
1683
1684 def HWWriteResGroup163 : SchedWriteRes<[HWPort0,HWPort23]> {
1685   let Latency = 31;
1686   let NumMicroOps = 2;
1687   let ResourceCycles = [1,1];
1688 }
1689 def: InstRW<[HWWriteResGroup163], (instregex "DIV_F(32|64)m")>;
1690
1691 def HWWriteResGroup164 : SchedWriteRes<[HWPort4,HWPort6,HWPort23,HWPort237,HWPort0156]> {
1692   let Latency = 30;
1693   let NumMicroOps = 27;
1694   let ResourceCycles = [1,5,1,1,19];
1695 }
1696 def: InstRW<[HWWriteResGroup164], (instrs XSAVE64)>;
1697
1698 def HWWriteResGroup165 : SchedWriteRes<[HWPort4,HWPort6,HWPort23,HWPort237,HWPort0156]> {
1699   let Latency = 31;
1700   let NumMicroOps = 28;
1701   let ResourceCycles = [1,6,1,1,19];
1702 }
1703 def: InstRW<[HWWriteResGroup165], (instrs XSAVE)>;
1704 def: InstRW<[HWWriteResGroup165], (instregex "XSAVEC", "XSAVES", "XSAVEOPT")>;
1705
1706 def HWWriteResGroup166 : SchedWriteRes<[HWPort0,HWPort1,HWPort23]> {
1707   let Latency = 34;
1708   let NumMicroOps = 3;
1709   let ResourceCycles = [1,1,1];
1710 }
1711 def: InstRW<[HWWriteResGroup166], (instregex "DIV_FI(16|32)m")>;
1712
1713 def HWWriteResGroup170 : SchedWriteRes<[HWPort5,HWPort6,HWPort23,HWPort06,HWPort0156]> {
1714   let Latency = 35;
1715   let NumMicroOps = 23;
1716   let ResourceCycles = [1,5,3,4,10];
1717 }
1718 def: InstRW<[HWWriteResGroup170], (instregex "IN(8|16|32)ri",
1719                                              "IN(8|16|32)rr")>;
1720
1721 def HWWriteResGroup171 : SchedWriteRes<[HWPort5,HWPort6,HWPort23,HWPort237,HWPort06,HWPort0156]> {
1722   let Latency = 36;
1723   let NumMicroOps = 23;
1724   let ResourceCycles = [1,5,2,1,4,10];
1725 }
1726 def: InstRW<[HWWriteResGroup171], (instregex "OUT(8|16|32)ir",
1727                                              "OUT(8|16|32)rr")>;
1728
1729 def HWWriteResGroup175 : SchedWriteRes<[HWPort1,HWPort4,HWPort5,HWPort6,HWPort23,HWPort237,HWPort15,HWPort0156]> {
1730   let Latency = 41;
1731   let NumMicroOps = 18;
1732   let ResourceCycles = [1,1,2,3,1,1,1,8];
1733 }
1734 def: InstRW<[HWWriteResGroup175], (instrs VMCLEARm)>;
1735
1736 def HWWriteResGroup176 : SchedWriteRes<[HWPort5,HWPort0156]> {
1737   let Latency = 42;
1738   let NumMicroOps = 22;
1739   let ResourceCycles = [2,20];
1740 }
1741 def: InstRW<[HWWriteResGroup176], (instrs RDTSCP)>;
1742
1743 def HWWriteResGroup177 : SchedWriteRes<[HWPort0,HWPort01,HWPort23,HWPort05,HWPort06,HWPort015,HWPort0156]> {
1744   let Latency = 61;
1745   let NumMicroOps = 64;
1746   let ResourceCycles = [2,2,8,1,10,2,39];
1747 }
1748 def: InstRW<[HWWriteResGroup177], (instrs FLDENVm)>;
1749
1750 def HWWriteResGroup178 : SchedWriteRes<[HWPort0,HWPort6,HWPort23,HWPort05,HWPort06,HWPort15,HWPort0156]> {
1751   let Latency = 64;
1752   let NumMicroOps = 88;
1753   let ResourceCycles = [4,4,31,1,2,1,45];
1754 }
1755 def: InstRW<[HWWriteResGroup178], (instrs FXRSTOR64)>;
1756
1757 def HWWriteResGroup179 : SchedWriteRes<[HWPort0,HWPort6,HWPort23,HWPort05,HWPort06,HWPort15,HWPort0156]> {
1758   let Latency = 64;
1759   let NumMicroOps = 90;
1760   let ResourceCycles = [4,2,33,1,2,1,47];
1761 }
1762 def: InstRW<[HWWriteResGroup179], (instrs FXRSTOR)>;
1763
1764 def HWWriteResGroup180 : SchedWriteRes<[HWPort5,HWPort01,HWPort0156]> {
1765   let Latency = 75;
1766   let NumMicroOps = 15;
1767   let ResourceCycles = [6,3,6];
1768 }
1769 def: InstRW<[HWWriteResGroup180], (instrs FNINIT)>;
1770
1771 def HWWriteResGroup183 : SchedWriteRes<[HWPort0,HWPort1,HWPort4,HWPort5,HWPort6,HWPort237,HWPort06,HWPort0156]> {
1772   let Latency = 115;
1773   let NumMicroOps = 100;
1774   let ResourceCycles = [9,9,11,8,1,11,21,30];
1775 }
1776 def: InstRW<[HWWriteResGroup183], (instrs FSTENVm)>;
1777
1778 def HWWriteResGroup184 : SchedWriteRes<[HWPort0, HWPort5, HWPort15, HWPort015, HWPort06, HWPort23]> {
1779   let Latency = 26;
1780   let NumMicroOps = 12;
1781   let ResourceCycles = [2,2,1,3,2,2];
1782 }
1783 def: InstRW<[HWWriteResGroup184], (instrs VGATHERDPDrm,
1784                                           VPGATHERDQrm,
1785                                           VPGATHERDDrm)>;
1786
1787 def HWWriteResGroup185 : SchedWriteRes<[HWPort0, HWPort5, HWPort06, HWPort15, HWPort015, HWPort23]> {
1788   let Latency = 24;
1789   let NumMicroOps = 22;
1790   let ResourceCycles = [5,3,4,1,5,4];
1791 }
1792 def: InstRW<[HWWriteResGroup185], (instrs VGATHERQPDYrm,
1793                                           VPGATHERQQYrm)>;
1794
1795 def HWWriteResGroup186 : SchedWriteRes<[HWPort0, HWPort5, HWPort06, HWPort15, HWPort015, HWPort23]> {
1796   let Latency = 28;
1797   let NumMicroOps = 22;
1798   let ResourceCycles = [5,3,4,1,5,4];
1799 }
1800 def: InstRW<[HWWriteResGroup186], (instrs VPGATHERQDYrm)>;
1801
1802 def HWWriteResGroup187 : SchedWriteRes<[HWPort0, HWPort5, HWPort06, HWPort15, HWPort015, HWPort23]> {
1803   let Latency = 25;
1804   let NumMicroOps = 22;
1805   let ResourceCycles = [5,3,4,1,5,4];
1806 }
1807 def: InstRW<[HWWriteResGroup187], (instrs VPGATHERQDrm)>;
1808
1809 def HWWriteResGroup188 : SchedWriteRes<[HWPort0, HWPort5, HWPort06, HWPort15, HWPort015, HWPort23]> {
1810   let Latency = 27;
1811   let NumMicroOps = 20;
1812   let ResourceCycles = [3,3,4,1,5,4];
1813 }
1814 def: InstRW<[HWWriteResGroup188], (instrs VGATHERDPDYrm,
1815                                           VPGATHERDQYrm)>;
1816
1817 def HWWriteResGroup189 : SchedWriteRes<[HWPort0, HWPort5, HWPort06, HWPort15, HWPort015, HWPort23]> {
1818   let Latency = 27;
1819   let NumMicroOps = 34;
1820   let ResourceCycles = [5,3,8,1,9,8];
1821 }
1822 def: InstRW<[HWWriteResGroup189], (instrs VGATHERDPSYrm,
1823                                           VPGATHERDDYrm)>;
1824
1825 def HWWriteResGroup190 : SchedWriteRes<[HWPort0, HWPort5, HWPort06, HWPort15, HWPort015, HWPort23]> {
1826   let Latency = 23;
1827   let NumMicroOps = 14;
1828   let ResourceCycles = [3,3,2,1,3,2];
1829 }
1830 def: InstRW<[HWWriteResGroup190], (instrs VGATHERQPDrm,
1831                                           VPGATHERQQrm)>;
1832
1833 def HWWriteResGroup191 : SchedWriteRes<[HWPort0, HWPort5, HWPort06, HWPort15, HWPort015, HWPort23]> {
1834   let Latency = 28;
1835   let NumMicroOps = 15;
1836   let ResourceCycles = [3,3,2,1,4,2];
1837 }
1838 def: InstRW<[HWWriteResGroup191], (instrs VGATHERQPSYrm)>;
1839
1840 def HWWriteResGroup192 : SchedWriteRes<[HWPort0, HWPort5, HWPort06, HWPort15, HWPort015, HWPort23]> {
1841   let Latency = 25;
1842   let NumMicroOps = 15;
1843   let ResourceCycles = [3,3,2,1,4,2];
1844 }
1845 def: InstRW<[HWWriteResGroup192], (instrs VGATHERQPSrm,
1846                                           VGATHERDPSrm)>;
1847
1848 def: InstRW<[WriteZero], (instrs CLC)>;
1849
1850 } // SchedModel