contrib/llvm/lib/Target/X86/X86ScheduleSLM.td

   1 //=- X86ScheduleSLM.td - X86 Silvermont Scheduling -----------*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the machine model for Intel Silvermont to support
  11 // instruction scheduling and other instruction cost heuristics.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 def SLMModel : SchedMachineModel {
  16   // All x86 instructions are modeled as a single micro-op, and SLM can decode 2
  17   // instructions per cycle.
  18   let IssueWidth = 2;
  19   let MicroOpBufferSize = 32; // Based on the reorder buffer.
  20   let LoadLatency = 3;
  21   let MispredictPenalty = 10;
  22   let PostRAScheduler = 1;
  23
  24   // For small loops, expand by a small factor to hide the backedge cost.
  25   let LoopMicroOpBufferSize = 10;
  26
  27   // FIXME: SSE4 is unimplemented. This flag is set to allow
  28   // the scheduler to assign a default model to unrecognized opcodes.
  29   let CompleteModel = 0;
  30 }
  31
  32 let SchedModel = SLMModel in {
  33
  34 // Silvermont has 5 reservation stations for micro-ops
  35 def IEC_RSV0 : ProcResource<1>;
  36 def IEC_RSV1 : ProcResource<1>;
  37 def FPC_RSV0 : ProcResource<1> { let BufferSize = 1; }
  38 def FPC_RSV1 : ProcResource<1> { let BufferSize = 1; }
  39 def MEC_RSV  : ProcResource<1>;
  40
  41 // Many micro-ops are capable of issuing on multiple ports.
  42 def IEC_RSV01  : ProcResGroup<[IEC_RSV0, IEC_RSV1]>;
  43 def FPC_RSV01  : ProcResGroup<[FPC_RSV0, FPC_RSV1]>;
  44
  45 def SMDivider      : ProcResource<1>;
  46 def SMFPMultiplier : ProcResource<1>;
  47 def SMFPDivider    : ProcResource<1>;
  48
  49 // Loads are 3 cycles, so ReadAfterLd registers needn't be available until 3
  50 // cycles after the memory operand.
  51 def : ReadAdvance<ReadAfterLd, 3>;
  52
  53 // Many SchedWrites are defined in pairs with and without a folded load.
  54 // Instructions with folded loads are usually micro-fused, so they only appear
  55 // as two micro-ops when queued in the reservation station.
  56 // This multiclass defines the resource usage for variants with and without
  57 // folded loads.
  58 multiclass SMWriteResPair<X86FoldableSchedWrite SchedRW,
  59                           ProcResourceKind ExePort,
  60                           int Lat> {
  61   // Register variant is using a single cycle on ExePort.
  62   def : WriteRes<SchedRW, [ExePort]> { let Latency = Lat; }
  63
  64   // Memory variant also uses a cycle on MEC_RSV and adds 3 cycles to the
  65   // latency.
  66   def : WriteRes<SchedRW.Folded, [MEC_RSV, ExePort]> {
  67      let Latency = !add(Lat, 3);
  68   }
  69 }
  70
  71 // A folded store needs a cycle on MEC_RSV for the store data, but it does not
  72 // need an extra port cycle to recompute the address.
  73 def : WriteRes<WriteRMW, [MEC_RSV]>;
  74
  75 def : WriteRes<WriteStore, [IEC_RSV01, MEC_RSV]>;
  76 def : WriteRes<WriteLoad,  [MEC_RSV]> { let Latency = 3; }
  77 def : WriteRes<WriteMove,  [IEC_RSV01]>;
  78 def : WriteRes<WriteZero,  []>;
  79
  80 // Treat misc copies as a move.
  81 def : InstRW<[WriteMove], (instrs COPY)>;
  82
  83 defm : SMWriteResPair<WriteALU,   IEC_RSV01, 1>;
  84 defm : SMWriteResPair<WriteIMul,  IEC_RSV1,  3>;
  85 defm : SMWriteResPair<WriteShift, IEC_RSV0,  1>;
  86 defm : SMWriteResPair<WriteJump,  IEC_RSV1,   1>;
  87
  88 // This is for simple LEAs with one or two input operands.
  89 // The complex ones can only execute on port 1, and they require two cycles on
  90 // the port to read all inputs. We don't model that.
  91 def : WriteRes<WriteLEA, [IEC_RSV1]>;
  92
  93 // This is quite rough, latency depends on the dividend.
  94 def : WriteRes<WriteIDiv, [IEC_RSV01, SMDivider]> {
  95   let Latency = 25;
  96   let ResourceCycles = [1, 25];
  97 }
  98 def : WriteRes<WriteIDivLd, [MEC_RSV, IEC_RSV01, SMDivider]> {
  99   let Latency = 29;
 100   let ResourceCycles = [1, 1, 25];
 101 }
 102
 103 // Scalar and vector floating point.
 104 defm : SMWriteResPair<WriteFAdd,   FPC_RSV1, 3>;
 105 defm : SMWriteResPair<WriteFRcp,   FPC_RSV0, 5>;
 106 defm : SMWriteResPair<WriteFRsqrt, FPC_RSV0, 5>;
 107 defm : SMWriteResPair<WriteFSqrt,  FPC_RSV0, 15>;
 108 defm : SMWriteResPair<WriteCvtF2I, FPC_RSV01, 4>;
 109 defm : SMWriteResPair<WriteCvtI2F, FPC_RSV01, 4>;
 110 defm : SMWriteResPair<WriteCvtF2F, FPC_RSV01, 4>;
 111 defm : SMWriteResPair<WriteFShuffle,  FPC_RSV0,  1>;
 112 defm : SMWriteResPair<WriteFBlend,  FPC_RSV0,  1>;
 113
 114 // This is quite rough, latency depends on precision
 115 def : WriteRes<WriteFMul, [FPC_RSV0, SMFPMultiplier]> {
 116   let Latency = 5;
 117   let ResourceCycles = [1, 2];
 118 }
 119 def : WriteRes<WriteFMulLd, [MEC_RSV, FPC_RSV0, SMFPMultiplier]> {
 120   let Latency = 8;
 121   let ResourceCycles = [1, 1, 2];
 122 }
 123
 124 def : WriteRes<WriteFDiv, [FPC_RSV0, SMFPDivider]> {
 125   let Latency = 34;
 126   let ResourceCycles = [1, 34];
 127 }
 128 def : WriteRes<WriteFDivLd, [MEC_RSV, FPC_RSV0, SMFPDivider]> {
 129   let Latency = 37;
 130   let ResourceCycles = [1, 1, 34];
 131 }
 132
 133 // Vector integer operations.
 134 defm : SMWriteResPair<WriteVecShift, FPC_RSV0,  1>;
 135 defm : SMWriteResPair<WriteVecLogic, FPC_RSV01, 1>;
 136 defm : SMWriteResPair<WriteVecALU,   FPC_RSV01,  1>;
 137 defm : SMWriteResPair<WriteVecIMul,  FPC_RSV0,   4>;
 138 defm : SMWriteResPair<WriteShuffle,  FPC_RSV0,  1>;
 139 defm : SMWriteResPair<WriteBlend,  FPC_RSV0,  1>;
 140 defm : SMWriteResPair<WriteMPSAD,  FPC_RSV0,  7>;
 141
 142 ////////////////////////////////////////////////////////////////////////////////
 143 // Horizontal add/sub  instructions.
 144 ////////////////////////////////////////////////////////////////////////////////
 145
 146 // HADD, HSUB PS/PD
 147
 148 def : WriteRes<WriteFHAdd,  [FPC_RSV01]> {
 149   let Latency = 3;
 150   let ResourceCycles = [2];
 151 }
 152
 153 def : WriteRes<WriteFHAddLd,  [FPC_RSV01, MEC_RSV]> {
 154   let Latency = 6;
 155   let ResourceCycles = [2, 1];
 156 }
 157
 158 // PHADD|PHSUB (S) W/D.
 159 def : WriteRes<WritePHAdd,  [FPC_RSV01]> {
 160   let Latency = 1;
 161   let ResourceCycles = [1];
 162 }
 163
 164 def : WriteRes<WritePHAddLd,  [FPC_RSV01, MEC_RSV]> {
 165   let Latency = 4;
 166   let ResourceCycles = [1, 1];
 167 }
 168
 169 // String instructions.
 170 // Packed Compare Implicit Length Strings, Return Mask
 171 def : WriteRes<WritePCmpIStrM, [FPC_RSV0]> {
 172   let Latency = 13;
 173   let ResourceCycles = [13];
 174 }
 175 def : WriteRes<WritePCmpIStrMLd, [FPC_RSV0, MEC_RSV]> {
 176   let Latency = 13;
 177   let ResourceCycles = [13, 1];
 178 }
 179
 180 // Packed Compare Explicit Length Strings, Return Mask
 181 def : WriteRes<WritePCmpEStrM, [FPC_RSV0]> {
 182   let Latency = 17;
 183   let ResourceCycles = [17];
 184 }
 185 def : WriteRes<WritePCmpEStrMLd, [FPC_RSV0, MEC_RSV]> {
 186   let Latency = 17;
 187   let ResourceCycles = [17, 1];
 188 }
 189
 190 // Packed Compare Implicit Length Strings, Return Index
 191 def : WriteRes<WritePCmpIStrI, [FPC_RSV0]> {
 192   let Latency = 17;
 193   let ResourceCycles = [17];
 194 }
 195 def : WriteRes<WritePCmpIStrILd, [FPC_RSV0, MEC_RSV]> {
 196   let Latency = 17;
 197   let ResourceCycles = [17, 1];
 198 }
 199
 200 // Packed Compare Explicit Length Strings, Return Index
 201 def : WriteRes<WritePCmpEStrI, [FPC_RSV0]> {
 202   let Latency = 21;
 203   let ResourceCycles = [21];
 204 }
 205 def : WriteRes<WritePCmpEStrILd, [FPC_RSV0, MEC_RSV]> {
 206   let Latency = 21;
 207   let ResourceCycles = [21, 1];
 208 }
 209
 210 // AES Instructions.
 211 def : WriteRes<WriteAESDecEnc, [FPC_RSV0]> {
 212   let Latency = 8;
 213   let ResourceCycles = [5];
 214 }
 215 def : WriteRes<WriteAESDecEncLd, [FPC_RSV0, MEC_RSV]> {
 216   let Latency = 8;
 217   let ResourceCycles = [5, 1];
 218 }
 219
 220 def : WriteRes<WriteAESIMC, [FPC_RSV0]> {
 221   let Latency = 8;
 222   let ResourceCycles = [5];
 223 }
 224 def : WriteRes<WriteAESIMCLd, [FPC_RSV0, MEC_RSV]> {
 225   let Latency = 8;
 226   let ResourceCycles = [5, 1];
 227 }
 228
 229 def : WriteRes<WriteAESKeyGen, [FPC_RSV0]> {
 230   let Latency = 8;
 231   let ResourceCycles = [5];
 232 }
 233 def : WriteRes<WriteAESKeyGenLd, [FPC_RSV0, MEC_RSV]> {
 234   let Latency = 8;
 235   let ResourceCycles = [5, 1];
 236 }
 237
 238 // Carry-less multiplication instructions.
 239 def : WriteRes<WriteCLMul, [FPC_RSV0]> {
 240   let Latency = 10;
 241   let ResourceCycles = [10];
 242 }
 243 def : WriteRes<WriteCLMulLd, [FPC_RSV0, MEC_RSV]> {
 244   let Latency = 10;
 245   let ResourceCycles = [10, 1];
 246 }
 247
 248
 249 def : WriteRes<WriteSystem,     [FPC_RSV0]> { let Latency = 100; }
 250 def : WriteRes<WriteMicrocoded, [FPC_RSV0]> { let Latency = 100; }
 251 def : WriteRes<WriteFence, [MEC_RSV]>;
 252 def : WriteRes<WriteNop, []>;
 253
 254 // AVX/FMA is not supported on that architecture, but we should define the basic
 255 // scheduling resources anyway.
 256 def  : WriteRes<WriteIMulH, [FPC_RSV0]>;
 257 defm : SMWriteResPair<WriteVarBlend, FPC_RSV0, 1>;
 258 defm : SMWriteResPair<WriteFVarBlend, FPC_RSV0, 1>;
 259 defm : SMWriteResPair<WriteFShuffle256, FPC_RSV0,  1>;
 260 defm : SMWriteResPair<WriteShuffle256, FPC_RSV0,  1>;
 261 defm : SMWriteResPair<WriteVarVecShift, FPC_RSV0,  1>;
 262 defm : SMWriteResPair<WriteFMA, FPC_RSV0,  1>;
 263 } // SchedModel