contrib/llvm-project/llvm/lib/Target/ARM/ARMISelLowering.h

   1 //===- ARMISelLowering.h - ARM DAG Lowering Interface -----------*- C++ -*-===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file defines the interfaces that ARM uses to lower LLVM code into a
  10 // selection DAG.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef LLVM_LIB_TARGET_ARM_ARMISELLOWERING_H
  15 #define LLVM_LIB_TARGET_ARM_ARMISELLOWERING_H
  16
  17 #include "MCTargetDesc/ARMBaseInfo.h"
  18 #include "llvm/ADT/SmallVector.h"
  19 #include "llvm/ADT/StringRef.h"
  20 #include "llvm/CodeGen/CallingConvLower.h"
  21 #include "llvm/CodeGen/ISDOpcodes.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/SelectionDAGNodes.h"
  24 #include "llvm/CodeGen/TargetLowering.h"
  25 #include "llvm/CodeGen/ValueTypes.h"
  26 #include "llvm/IR/Attributes.h"
  27 #include "llvm/IR/CallingConv.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/IRBuilder.h"
  30 #include "llvm/IR/InlineAsm.h"
  31 #include "llvm/Support/CodeGen.h"
  32 #include "llvm/Support/MachineValueType.h"
  33 #include <utility>
  34
  35 namespace llvm {
  36
  37 class ARMSubtarget;
  38 class DataLayout;
  39 class FastISel;
  40 class FunctionLoweringInfo;
  41 class GlobalValue;
  42 class InstrItineraryData;
  43 class Instruction;
  44 class MachineBasicBlock;
  45 class MachineInstr;
  46 class SelectionDAG;
  47 class TargetLibraryInfo;
  48 class TargetMachine;
  49 class TargetRegisterInfo;
  50 class VectorType;
  51
  52   namespace ARMISD {
  53
  54     // ARM Specific DAG Nodes
  55     enum NodeType : unsigned {
  56       // Start the numbering where the builtin ops and target ops leave off.
  57       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  58
  59       Wrapper,      // Wrapper - A wrapper node for TargetConstantPool,
  60                     // TargetExternalSymbol, and TargetGlobalAddress.
  61       WrapperPIC,   // WrapperPIC - A wrapper node for TargetGlobalAddress in
  62                     // PIC mode.
  63       WrapperJT,    // WrapperJT - A wrapper node for TargetJumpTable
  64
  65       // Add pseudo op to model memcpy for struct byval.
  66       COPY_STRUCT_BYVAL,
  67
  68       CALL,         // Function call.
  69       CALL_PRED,    // Function call that's predicable.
  70       CALL_NOLINK,  // Function call with branch not branch-and-link.
  71       BRCOND,       // Conditional branch.
  72       BR_JT,        // Jumptable branch.
  73       BR2_JT,       // Jumptable branch (2 level - jumptable entry is a jump).
  74       RET_FLAG,     // Return with a flag operand.
  75       INTRET_FLAG,  // Interrupt return with an LR-offset and a flag operand.
  76
  77       PIC_ADD,      // Add with a PC operand and a PIC label.
  78
  79       ASRL,         // MVE long arithmetic shift right.
  80       LSRL,         // MVE long shift right.
  81       LSLL,         // MVE long shift left.
  82
  83       CMP,          // ARM compare instructions.
  84       CMN,          // ARM CMN instructions.
  85       CMPZ,         // ARM compare that sets only Z flag.
  86       CMPFP,        // ARM VFP compare instruction, sets FPSCR.
  87       CMPFPw0,      // ARM VFP compare against zero instruction, sets FPSCR.
  88       FMSTAT,       // ARM fmstat instruction.
  89
  90       CMOV,         // ARM conditional move instructions.
  91       SUBS,         // Flag-setting subtraction.
  92
  93       SSAT,         // Signed saturation
  94       USAT,         // Unsigned saturation
  95
  96       BCC_i64,
  97
  98       SRL_FLAG,     // V,Flag = srl_flag X -> srl X, 1 + save carry out.
  99       SRA_FLAG,     // V,Flag = sra_flag X -> sra X, 1 + save carry out.
 100       RRX,          // V = RRX X, Flag     -> srl X, 1 + shift in carry flag.
 101
 102       ADDC,         // Add with carry
 103       ADDE,         // Add using carry
 104       SUBC,         // Sub with carry
 105       SUBE,         // Sub using carry
 106       LSLS,         // Shift left producing carry
 107
 108       VMOVRRD,      // double to two gprs.
 109       VMOVDRR,      // Two gprs to double.
 110       VMOVSR,       // move gpr to single, used for f32 literal constructed in a gpr
 111
 112       EH_SJLJ_SETJMP,         // SjLj exception handling setjmp.
 113       EH_SJLJ_LONGJMP,        // SjLj exception handling longjmp.
 114       EH_SJLJ_SETUP_DISPATCH, // SjLj exception handling setup_dispatch.
 115
 116       TC_RETURN,    // Tail call return pseudo.
 117
 118       THREAD_POINTER,
 119
 120       DYN_ALLOC,    // Dynamic allocation on the stack.
 121
 122       MEMBARRIER_MCR, // Memory barrier (MCR)
 123
 124       PRELOAD,      // Preload
 125
 126       WIN__CHKSTK,  // Windows' __chkstk call to do stack probing.
 127       WIN__DBZCHK,  // Windows' divide by zero check
 128
 129       WLS,          // Low-overhead loops, While Loop Start
 130       LOOP_DEC,     // Really a part of LE, performs the sub
 131       LE,           // Low-overhead loops, Loop End
 132
 133       PREDICATE_CAST, // Predicate cast for MVE i1 types
 134
 135       VCMP,         // Vector compare.
 136       VCMPZ,        // Vector compare to zero.
 137       VTST,         // Vector test bits.
 138
 139       // Vector shift by vector
 140       VSHLs,        // ...left/right by signed
 141       VSHLu,        // ...left/right by unsigned
 142
 143       // Vector shift by immediate:
 144       VSHLIMM,      // ...left
 145       VSHRsIMM,     // ...right (signed)
 146       VSHRuIMM,     // ...right (unsigned)
 147
 148       // Vector rounding shift by immediate:
 149       VRSHRsIMM,    // ...right (signed)
 150       VRSHRuIMM,    // ...right (unsigned)
 151       VRSHRNIMM,    // ...right narrow
 152
 153       // Vector saturating shift by immediate:
 154       VQSHLsIMM,    // ...left (signed)
 155       VQSHLuIMM,    // ...left (unsigned)
 156       VQSHLsuIMM,   // ...left (signed to unsigned)
 157       VQSHRNsIMM,   // ...right narrow (signed)
 158       VQSHRNuIMM,   // ...right narrow (unsigned)
 159       VQSHRNsuIMM,  // ...right narrow (signed to unsigned)
 160
 161       // Vector saturating rounding shift by immediate:
 162       VQRSHRNsIMM,  // ...right narrow (signed)
 163       VQRSHRNuIMM,  // ...right narrow (unsigned)
 164       VQRSHRNsuIMM, // ...right narrow (signed to unsigned)
 165
 166       // Vector shift and insert:
 167       VSLIIMM,      // ...left
 168       VSRIIMM,      // ...right
 169
 170       // Vector get lane (VMOV scalar to ARM core register)
 171       // (These are used for 8- and 16-bit element types only.)
 172       VGETLANEu,    // zero-extend vector extract element
 173       VGETLANEs,    // sign-extend vector extract element
 174
 175       // Vector move immediate and move negated immediate:
 176       VMOVIMM,
 177       VMVNIMM,
 178
 179       // Vector move f32 immediate:
 180       VMOVFPIMM,
 181
 182       // Move H <-> R, clearing top 16 bits
 183       VMOVrh,
 184       VMOVhr,
 185
 186       // Vector duplicate:
 187       VDUP,
 188       VDUPLANE,
 189
 190       // Vector shuffles:
 191       VEXT,         // extract
 192       VREV64,       // reverse elements within 64-bit doublewords
 193       VREV32,       // reverse elements within 32-bit words
 194       VREV16,       // reverse elements within 16-bit halfwords
 195       VZIP,         // zip (interleave)
 196       VUZP,         // unzip (deinterleave)
 197       VTRN,         // transpose
 198       VTBL1,        // 1-register shuffle with mask
 199       VTBL2,        // 2-register shuffle with mask
 200       VMOVN,        // MVE vmovn
 201
 202       // Vector multiply long:
 203       VMULLs,       // ...signed
 204       VMULLu,       // ...unsigned
 205
 206       SMULWB,       // Signed multiply word by half word, bottom
 207       SMULWT,       // Signed multiply word by half word, top
 208       UMLAL,        // 64bit Unsigned Accumulate Multiply
 209       SMLAL,        // 64bit Signed Accumulate Multiply
 210       UMAAL,        // 64-bit Unsigned Accumulate Accumulate Multiply
 211       SMLALBB,      // 64-bit signed accumulate multiply bottom, bottom 16
 212       SMLALBT,      // 64-bit signed accumulate multiply bottom, top 16
 213       SMLALTB,      // 64-bit signed accumulate multiply top, bottom 16
 214       SMLALTT,      // 64-bit signed accumulate multiply top, top 16
 215       SMLALD,       // Signed multiply accumulate long dual
 216       SMLALDX,      // Signed multiply accumulate long dual exchange
 217       SMLSLD,       // Signed multiply subtract long dual
 218       SMLSLDX,      // Signed multiply subtract long dual exchange
 219       SMMLAR,       // Signed multiply long, round and add
 220       SMMLSR,       // Signed multiply long, subtract and round
 221
 222       // Single Lane QADD8 and QADD16. Only the bottom lane. That's what the b stands for.
 223       QADD8b,
 224       QSUB8b,
 225       QADD16b,
 226       QSUB16b,
 227
 228       // Operands of the standard BUILD_VECTOR node are not legalized, which
 229       // is fine if BUILD_VECTORs are always lowered to shuffles or other
 230       // operations, but for ARM some BUILD_VECTORs are legal as-is and their
 231       // operands need to be legalized.  Define an ARM-specific version of
 232       // BUILD_VECTOR for this purpose.
 233       BUILD_VECTOR,
 234
 235       // Bit-field insert
 236       BFI,
 237
 238       // Vector OR with immediate
 239       VORRIMM,
 240       // Vector AND with NOT of immediate
 241       VBICIMM,
 242
 243       // Vector bitwise select
 244       VBSL,
 245
 246       // Pseudo-instruction representing a memory copy using ldm/stm
 247       // instructions.
 248       MEMCPY,
 249
 250       // V8.1MMainline condition select
 251       CSINV, // Conditional select invert.
 252       CSNEG, // Conditional select negate.
 253       CSINC, // Conditional select increment.
 254
 255       // Vector load N-element structure to all lanes:
 256       VLD1DUP = ISD::FIRST_TARGET_MEMORY_OPCODE,
 257       VLD2DUP,
 258       VLD3DUP,
 259       VLD4DUP,
 260
 261       // NEON loads with post-increment base updates:
 262       VLD1_UPD,
 263       VLD2_UPD,
 264       VLD3_UPD,
 265       VLD4_UPD,
 266       VLD2LN_UPD,
 267       VLD3LN_UPD,
 268       VLD4LN_UPD,
 269       VLD1DUP_UPD,
 270       VLD2DUP_UPD,
 271       VLD3DUP_UPD,
 272       VLD4DUP_UPD,
 273
 274       // NEON stores with post-increment base updates:
 275       VST1_UPD,
 276       VST2_UPD,
 277       VST3_UPD,
 278       VST4_UPD,
 279       VST2LN_UPD,
 280       VST3LN_UPD,
 281       VST4LN_UPD,
 282
 283       // Load/Store of dual registers
 284       LDRD,
 285       STRD
 286     };
 287
 288   } // end namespace ARMISD
 289
 290   /// Define some predicates that are used for node matching.
 291   namespace ARM {
 292
 293     bool isBitFieldInvertedMask(unsigned v);
 294
 295   } // end namespace ARM
 296
 297   //===--------------------------------------------------------------------===//
 298   //  ARMTargetLowering - ARM Implementation of the TargetLowering interface
 299
 300   class ARMTargetLowering : public TargetLowering {
 301   public:
 302     explicit ARMTargetLowering(const TargetMachine &TM,
 303                                const ARMSubtarget &STI);
 304
 305     unsigned getJumpTableEncoding() const override;
 306     bool useSoftFloat() const override;
 307
 308     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 309
 310     /// ReplaceNodeResults - Replace the results of node with an illegal result
 311     /// type with new values built out of custom code.
 312     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 313                             SelectionDAG &DAG) const override;
 314
 315     const char *getTargetNodeName(unsigned Opcode) const override;
 316
 317     bool isSelectSupported(SelectSupportKind Kind) const override {
 318       // ARM does not support scalar condition selects on vectors.
 319       return (Kind != ScalarCondVectorVal);
 320     }
 321
 322     bool isReadOnly(const GlobalValue *GV) const;
 323
 324     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 325     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 326                            EVT VT) const override;
 327
 328     MachineBasicBlock *
 329     EmitInstrWithCustomInserter(MachineInstr &MI,
 330                                 MachineBasicBlock *MBB) const override;
 331
 332     void AdjustInstrPostInstrSelection(MachineInstr &MI,
 333                                        SDNode *Node) const override;
 334
 335     SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG) const;
 336     SDValue PerformBRCONDCombine(SDNode *N, SelectionDAG &DAG) const;
 337     SDValue PerformCMOVToBFICombine(SDNode *N, SelectionDAG &DAG) const;
 338     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 339
 340     bool isDesirableToTransformToIntegerOp(unsigned Opc, EVT VT) const override;
 341
 342     /// allowsMisalignedMemoryAccesses - Returns true if the target allows
 343     /// unaligned memory accesses of the specified type. Returns whether it
 344     /// is "fast" by reference in the second argument.
 345     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AddrSpace,
 346                                         unsigned Align,
 347                                         MachineMemOperand::Flags Flags,
 348                                         bool *Fast) const override;
 349
 350     EVT getOptimalMemOpType(uint64_t Size,
 351                             unsigned DstAlign, unsigned SrcAlign,
 352                             bool IsMemset, bool ZeroMemset,
 353                             bool MemcpyStrSrc,
 354                             const AttributeList &FuncAttributes) const override;
 355
 356     bool isTruncateFree(Type *SrcTy, Type *DstTy) const override;
 357     bool isTruncateFree(EVT SrcVT, EVT DstVT) const override;
 358     bool isZExtFree(SDValue Val, EVT VT2) const override;
 359     bool shouldSinkOperands(Instruction *I,
 360                             SmallVectorImpl<Use *> &Ops) const override;
 361
 362     bool isFNegFree(EVT VT) const override;
 363
 364     bool isVectorLoadExtDesirable(SDValue ExtVal) const override;
 365
 366     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 367
 368
 369     /// isLegalAddressingMode - Return true if the addressing mode represented
 370     /// by AM is legal for this target, for a load/store of the specified type.
 371     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 372                                Type *Ty, unsigned AS,
 373                                Instruction *I = nullptr) const override;
 374
 375     /// getScalingFactorCost - Return the cost of the scaling used in
 376     /// addressing mode represented by AM.
 377     /// If the AM is supported, the return value must be >= 0.
 378     /// If the AM is not supported, the return value must be negative.
 379     int getScalingFactorCost(const DataLayout &DL, const AddrMode &AM, Type *Ty,
 380                              unsigned AS) const override;
 381
 382     bool isLegalT2ScaledAddressingMode(const AddrMode &AM, EVT VT) const;
 383
 384     /// Returns true if the addressing mode representing by AM is legal
 385     /// for the Thumb1 target, for a load/store of the specified type.
 386     bool isLegalT1ScaledAddressingMode(const AddrMode &AM, EVT VT) const;
 387
 388     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 389     /// icmp immediate, that is the target has icmp instructions which can
 390     /// compare a register against the immediate without having to materialize
 391     /// the immediate into a register.
 392     bool isLegalICmpImmediate(int64_t Imm) const override;
 393
 394     /// isLegalAddImmediate - Return true if the specified immediate is legal
 395     /// add immediate, that is the target has add instructions which can
 396     /// add a register and the immediate without having to materialize
 397     /// the immediate into a register.
 398     bool isLegalAddImmediate(int64_t Imm) const override;
 399
 400     /// getPreIndexedAddressParts - returns true by value, base pointer and
 401     /// offset pointer and addressing mode by reference if the node's address
 402     /// can be legally represented as pre-indexed load / store address.
 403     bool getPreIndexedAddressParts(SDNode *N, SDValue &Base, SDValue &Offset,
 404                                    ISD::MemIndexedMode &AM,
 405                                    SelectionDAG &DAG) const override;
 406
 407     /// getPostIndexedAddressParts - returns true by value, base pointer and
 408     /// offset pointer and addressing mode by reference if this node can be
 409     /// combined with a load / store to form a post-indexed load / store.
 410     bool getPostIndexedAddressParts(SDNode *N, SDNode *Op, SDValue &Base,
 411                                     SDValue &Offset, ISD::MemIndexedMode &AM,
 412                                     SelectionDAG &DAG) const override;
 413
 414     void computeKnownBitsForTargetNode(const SDValue Op, KnownBits &Known,
 415                                        const APInt &DemandedElts,
 416                                        const SelectionDAG &DAG,
 417                                        unsigned Depth) const override;
 418
 419     bool targetShrinkDemandedConstant(SDValue Op, const APInt &Demanded,
 420                                       TargetLoweringOpt &TLO) const override;
 421
 422
 423     bool ExpandInlineAsm(CallInst *CI) const override;
 424
 425     ConstraintType getConstraintType(StringRef Constraint) const override;
 426
 427     /// Examine constraint string and operand type and determine a weight value.
 428     /// The operand object must already have been set up with the operand type.
 429     ConstraintWeight getSingleConstraintMatchWeight(
 430       AsmOperandInfo &info, const char *constraint) const override;
 431
 432     std::pair<unsigned, const TargetRegisterClass *>
 433     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 434                                  StringRef Constraint, MVT VT) const override;
 435
 436     const char *LowerXConstraint(EVT ConstraintVT) const override;
 437
 438     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 439     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 440     /// true it means one of the asm constraint of the inline asm instruction
 441     /// being processed is 'm'.
 442     void LowerAsmOperandForConstraint(SDValue Op, std::string &Constraint,
 443                                       std::vector<SDValue> &Ops,
 444                                       SelectionDAG &DAG) const override;
 445
 446     unsigned
 447     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 448       if (ConstraintCode == "Q")
 449         return InlineAsm::Constraint_Q;
 450       else if (ConstraintCode == "o")
 451         return InlineAsm::Constraint_o;
 452       else if (ConstraintCode.size() == 2) {
 453         if (ConstraintCode[0] == 'U') {
 454           switch(ConstraintCode[1]) {
 455           default:
 456             break;
 457           case 'm':
 458             return InlineAsm::Constraint_Um;
 459           case 'n':
 460             return InlineAsm::Constraint_Un;
 461           case 'q':
 462             return InlineAsm::Constraint_Uq;
 463           case 's':
 464             return InlineAsm::Constraint_Us;
 465           case 't':
 466             return InlineAsm::Constraint_Ut;
 467           case 'v':
 468             return InlineAsm::Constraint_Uv;
 469           case 'y':
 470             return InlineAsm::Constraint_Uy;
 471           }
 472         }
 473       }
 474       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 475     }
 476
 477     const ARMSubtarget* getSubtarget() const {
 478       return Subtarget;
 479     }
 480
 481     /// getRegClassFor - Return the register class that should be used for the
 482     /// specified value type.
 483     const TargetRegisterClass *
 484     getRegClassFor(MVT VT, bool isDivergent = false) const override;
 485
 486     /// Returns true if a cast between SrcAS and DestAS is a noop.
 487     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override {
 488       // Addrspacecasts are always noops.
 489       return true;
 490     }
 491
 492     bool shouldAlignPointerArgs(CallInst *CI, unsigned &MinSize,
 493                                 unsigned &PrefAlign) const override;
 494
 495     /// createFastISel - This method returns a target specific FastISel object,
 496     /// or null if the target does not support "fast" ISel.
 497     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 498                              const TargetLibraryInfo *libInfo) const override;
 499
 500     Sched::Preference getSchedulingPreference(SDNode *N) const override;
 501
 502     bool
 503     isShuffleMaskLegal(ArrayRef<int> M, EVT VT) const override;
 504     bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const override;
 505
 506     /// isFPImmLegal - Returns true if the target can instruction select the
 507     /// specified FP immediate natively. If false, the legalizer will
 508     /// materialize the FP immediate as a load from a constant pool.
 509     bool isFPImmLegal(const APFloat &Imm, EVT VT,
 510                       bool ForCodeSize = false) const override;
 511
 512     bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 513                             const CallInst &I,
 514                             MachineFunction &MF,
 515                             unsigned Intrinsic) const override;
 516
 517     /// Returns true if it is beneficial to convert a load of a constant
 518     /// to just the constant itself.
 519     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 520                                            Type *Ty) const override;
 521
 522     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 523     /// with this index.
 524     bool isExtractSubvectorCheap(EVT ResVT, EVT SrcVT,
 525                                  unsigned Index) const override;
 526
 527     /// Returns true if an argument of type Ty needs to be passed in a
 528     /// contiguous block of registers in calling convention CallConv.
 529     bool functionArgumentNeedsConsecutiveRegisters(
 530         Type *Ty, CallingConv::ID CallConv, bool isVarArg) const override;
 531
 532     /// If a physical register, this returns the register that receives the
 533     /// exception address on entry to an EH pad.
 534     unsigned
 535     getExceptionPointerRegister(const Constant *PersonalityFn) const override;
 536
 537     /// If a physical register, this returns the register that receives the
 538     /// exception typeid on entry to a landing pad.
 539     unsigned
 540     getExceptionSelectorRegister(const Constant *PersonalityFn) const override;
 541
 542     Instruction *makeDMB(IRBuilder<> &Builder, ARM_MB::MemBOpt Domain) const;
 543     Value *emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
 544                           AtomicOrdering Ord) const override;
 545     Value *emitStoreConditional(IRBuilder<> &Builder, Value *Val,
 546                                 Value *Addr, AtomicOrdering Ord) const override;
 547
 548     void emitAtomicCmpXchgNoStoreLLBalance(IRBuilder<> &Builder) const override;
 549
 550     Instruction *emitLeadingFence(IRBuilder<> &Builder, Instruction *Inst,
 551                                   AtomicOrdering Ord) const override;
 552     Instruction *emitTrailingFence(IRBuilder<> &Builder, Instruction *Inst,
 553                                    AtomicOrdering Ord) const override;
 554
 555     unsigned getMaxSupportedInterleaveFactor() const override;
 556
 557     bool lowerInterleavedLoad(LoadInst *LI,
 558                               ArrayRef<ShuffleVectorInst *> Shuffles,
 559                               ArrayRef<unsigned> Indices,
 560                               unsigned Factor) const override;
 561     bool lowerInterleavedStore(StoreInst *SI, ShuffleVectorInst *SVI,
 562                                unsigned Factor) const override;
 563
 564     bool shouldInsertFencesForAtomic(const Instruction *I) const override;
 565     TargetLoweringBase::AtomicExpansionKind
 566     shouldExpandAtomicLoadInIR(LoadInst *LI) const override;
 567     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
 568     TargetLoweringBase::AtomicExpansionKind
 569     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
 570     TargetLoweringBase::AtomicExpansionKind
 571     shouldExpandAtomicCmpXchgInIR(AtomicCmpXchgInst *AI) const override;
 572
 573     bool useLoadStackGuardNode() const override;
 574
 575     void insertSSPDeclarations(Module &M) const override;
 576     Value *getSDagStackGuard(const Module &M) const override;
 577     Function *getSSPStackGuardCheck(const Module &M) const override;
 578
 579     bool canCombineStoreAndExtract(Type *VectorTy, Value *Idx,
 580                                    unsigned &Cost) const override;
 581
 582     bool canMergeStoresTo(unsigned AddressSpace, EVT MemVT,
 583                           const SelectionDAG &DAG) const override {
 584       // Do not merge to larger than i32.
 585       return (MemVT.getSizeInBits() <= 32);
 586     }
 587
 588     bool isCheapToSpeculateCttz() const override;
 589     bool isCheapToSpeculateCtlz() const override;
 590
 591     bool convertSetCCLogicToBitwiseLogic(EVT VT) const override {
 592       return VT.isScalarInteger();
 593     }
 594
 595     bool supportSwiftError() const override {
 596       return true;
 597     }
 598
 599     bool hasStandaloneRem(EVT VT) const override {
 600       return HasStandaloneRem;
 601     }
 602
 603     bool shouldExpandShift(SelectionDAG &DAG, SDNode *N) const override;
 604
 605     CCAssignFn *CCAssignFnForCall(CallingConv::ID CC, bool isVarArg) const;
 606     CCAssignFn *CCAssignFnForReturn(CallingConv::ID CC, bool isVarArg) const;
 607
 608     /// Returns true if \p VecTy is a legal interleaved access type. This
 609     /// function checks the vector element type and the overall width of the
 610     /// vector.
 611     bool isLegalInterleavedAccessType(unsigned Factor, VectorType *VecTy,
 612                                       const DataLayout &DL) const;
 613
 614     bool alignLoopsWithOptSize() const override;
 615
 616     /// Returns the number of interleaved accesses that will be generated when
 617     /// lowering accesses of the given type.
 618     unsigned getNumInterleavedAccesses(VectorType *VecTy,
 619                                        const DataLayout &DL) const;
 620
 621     void finalizeLowering(MachineFunction &MF) const override;
 622
 623     /// Return the correct alignment for the current calling convention.
 624     Align getABIAlignmentForCallingConv(Type *ArgTy,
 625                                         DataLayout DL) const override;
 626
 627     bool isDesirableToCommuteWithShift(const SDNode *N,
 628                                        CombineLevel Level) const override;
 629
 630     bool shouldFoldConstantShiftPairToMask(const SDNode *N,
 631                                            CombineLevel Level) const override;
 632
 633     bool preferIncOfAddToSubOfNot(EVT VT) const override;
 634
 635   protected:
 636     std::pair<const TargetRegisterClass *, uint8_t>
 637     findRepresentativeClass(const TargetRegisterInfo *TRI,
 638                             MVT VT) const override;
 639
 640   private:
 641     /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
 642     /// make the right decision when generating code for different targets.
 643     const ARMSubtarget *Subtarget;
 644
 645     const TargetRegisterInfo *RegInfo;
 646
 647     const InstrItineraryData *Itins;
 648
 649     /// ARMPCLabelIndex - Keep track of the number of ARM PC labels created.
 650     unsigned ARMPCLabelIndex;
 651
 652     // TODO: remove this, and have shouldInsertFencesForAtomic do the proper
 653     // check.
 654     bool InsertFencesForAtomic;
 655
 656     bool HasStandaloneRem = true;
 657
 658     void addTypeForNEON(MVT VT, MVT PromotedLdStVT, MVT PromotedBitwiseVT);
 659     void addDRTypeForNEON(MVT VT);
 660     void addQRTypeForNEON(MVT VT);
 661     std::pair<SDValue, SDValue> getARMXALUOOp(SDValue Op, SelectionDAG &DAG, SDValue &ARMcc) const;
 662
 663     using RegsToPassVector = SmallVector<std::pair<unsigned, SDValue>, 8>;
 664
 665     void PassF64ArgInRegs(const SDLoc &dl, SelectionDAG &DAG, SDValue Chain,
 666                           SDValue &Arg, RegsToPassVector &RegsToPass,
 667                           CCValAssign &VA, CCValAssign &NextVA,
 668                           SDValue &StackPtr,
 669                           SmallVectorImpl<SDValue> &MemOpChains,
 670                           ISD::ArgFlagsTy Flags) const;
 671     SDValue GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
 672                                  SDValue &Root, SelectionDAG &DAG,
 673                                  const SDLoc &dl) const;
 674
 675     CallingConv::ID getEffectiveCallingConv(CallingConv::ID CC,
 676                                             bool isVarArg) const;
 677     CCAssignFn *CCAssignFnForNode(CallingConv::ID CC, bool Return,
 678                                   bool isVarArg) const;
 679     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 680                              const SDLoc &dl, SelectionDAG &DAG,
 681                              const CCValAssign &VA,
 682                              ISD::ArgFlagsTy Flags) const;
 683     SDValue LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 684     SDValue LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 685     SDValue LowerEH_SJLJ_SETUP_DISPATCH(SDValue Op, SelectionDAG &DAG) const;
 686     SDValue LowerINTRINSIC_VOID(SDValue Op, SelectionDAG &DAG,
 687                                     const ARMSubtarget *Subtarget) const;
 688     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
 689                                     const ARMSubtarget *Subtarget) const;
 690     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 691     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 692     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 693     SDValue LowerGlobalAddressDarwin(SDValue Op, SelectionDAG &DAG) const;
 694     SDValue LowerGlobalAddressELF(SDValue Op, SelectionDAG &DAG) const;
 695     SDValue LowerGlobalAddressWindows(SDValue Op, SelectionDAG &DAG) const;
 696     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 697     SDValue LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
 698                                             SelectionDAG &DAG) const;
 699     SDValue LowerToTLSExecModels(GlobalAddressSDNode *GA,
 700                                  SelectionDAG &DAG,
 701                                  TLSModel::Model model) const;
 702     SDValue LowerGlobalTLSAddressDarwin(SDValue Op, SelectionDAG &DAG) const;
 703     SDValue LowerGlobalTLSAddressWindows(SDValue Op, SelectionDAG &DAG) const;
 704     SDValue LowerGLOBAL_OFFSET_TABLE(SDValue Op, SelectionDAG &DAG) const;
 705     SDValue LowerBR_JT(SDValue Op, SelectionDAG &DAG) const;
 706     SDValue LowerSignedALUO(SDValue Op, SelectionDAG &DAG) const;
 707     SDValue LowerUnsignedALUO(SDValue Op, SelectionDAG &DAG) const;
 708     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 709     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 710     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 711     SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG) const;
 712     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 713     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 714     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 715     SDValue LowerShiftRightParts(SDValue Op, SelectionDAG &DAG) const;
 716     SDValue LowerShiftLeftParts(SDValue Op, SelectionDAG &DAG) const;
 717     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 718     SDValue LowerConstantFP(SDValue Op, SelectionDAG &DAG,
 719                             const ARMSubtarget *ST) const;
 720     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
 721                               const ARMSubtarget *ST) const;
 722     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 723     SDValue LowerFSINCOS(SDValue Op, SelectionDAG &DAG) const;
 724     SDValue LowerDivRem(SDValue Op, SelectionDAG &DAG) const;
 725     SDValue LowerDIV_Windows(SDValue Op, SelectionDAG &DAG, bool Signed) const;
 726     void ExpandDIV_Windows(SDValue Op, SelectionDAG &DAG, bool Signed,
 727                            SmallVectorImpl<SDValue> &Results) const;
 728     SDValue LowerWindowsDIVLibCall(SDValue Op, SelectionDAG &DAG, bool Signed,
 729                                    SDValue &Chain) const;
 730     SDValue LowerREM(SDNode *N, SelectionDAG &DAG) const;
 731     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 732     SDValue LowerFP_ROUND(SDValue Op, SelectionDAG &DAG) const;
 733     SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 734     SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) const;
 735     SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 736     void lowerABS(SDNode *N, SmallVectorImpl<SDValue> &Results,
 737                   SelectionDAG &DAG) const;
 738     void LowerLOAD(SDNode *N, SmallVectorImpl<SDValue> &Results,
 739                    SelectionDAG &DAG) const;
 740
 741     Register getRegisterByName(const char* RegName, LLT VT,
 742                                const MachineFunction &MF) const override;
 743
 744     SDValue BuildSDIVPow2(SDNode *N, const APInt &Divisor, SelectionDAG &DAG,
 745                           SmallVectorImpl<SDNode *> &Created) const override;
 746
 747     bool isFMAFasterThanFMulAndFAdd(const MachineFunction &MF,
 748                                     EVT VT) const override;
 749
 750     SDValue ReconstructShuffle(SDValue Op, SelectionDAG &DAG) const;
 751
 752     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 753                             CallingConv::ID CallConv, bool isVarArg,
 754                             const SmallVectorImpl<ISD::InputArg> &Ins,
 755                             const SDLoc &dl, SelectionDAG &DAG,
 756                             SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
 757                             SDValue ThisVal) const;
 758
 759     bool supportSplitCSR(MachineFunction *MF) const override {
 760       return MF->getFunction().getCallingConv() == CallingConv::CXX_FAST_TLS &&
 761           MF->getFunction().hasFnAttribute(Attribute::NoUnwind);
 762     }
 763
 764     void initializeSplitCSR(MachineBasicBlock *Entry) const override;
 765     void insertCopiesSplitCSR(
 766       MachineBasicBlock *Entry,
 767       const SmallVectorImpl<MachineBasicBlock *> &Exits) const override;
 768
 769     SDValue
 770     LowerFormalArguments(SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 771                          const SmallVectorImpl<ISD::InputArg> &Ins,
 772                          const SDLoc &dl, SelectionDAG &DAG,
 773                          SmallVectorImpl<SDValue> &InVals) const override;
 774
 775     int StoreByValRegs(CCState &CCInfo, SelectionDAG &DAG, const SDLoc &dl,
 776                        SDValue &Chain, const Value *OrigArg,
 777                        unsigned InRegsParamRecordIdx, int ArgOffset,
 778                        unsigned ArgSize) const;
 779
 780     void VarArgStyleRegisters(CCState &CCInfo, SelectionDAG &DAG,
 781                               const SDLoc &dl, SDValue &Chain,
 782                               unsigned ArgOffset, unsigned TotalArgRegsSaveSize,
 783                               bool ForceMutable = false) const;
 784
 785     SDValue LowerCall(TargetLowering::CallLoweringInfo &CLI,
 786                       SmallVectorImpl<SDValue> &InVals) const override;
 787
 788     /// HandleByVal - Target-specific cleanup for ByVal support.
 789     void HandleByVal(CCState *, unsigned &, unsigned) const override;
 790
 791     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 792     /// for tail call optimization. Targets which want to do tail call
 793     /// optimization should implement this function.
 794     bool IsEligibleForTailCallOptimization(
 795         SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
 796         bool isCalleeStructRet, bool isCallerStructRet,
 797         const SmallVectorImpl<ISD::OutputArg> &Outs,
 798         const SmallVectorImpl<SDValue> &OutVals,
 799         const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG,
 800         const bool isIndirect) const;
 801
 802     bool CanLowerReturn(CallingConv::ID CallConv,
 803                         MachineFunction &MF, bool isVarArg,
 804                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 805                         LLVMContext &Context) const override;
 806
 807     SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 808                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 809                         const SmallVectorImpl<SDValue> &OutVals,
 810                         const SDLoc &dl, SelectionDAG &DAG) const override;
 811
 812     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
 813
 814     bool mayBeEmittedAsTailCall(const CallInst *CI) const override;
 815
 816     bool shouldConsiderGEPOffsetSplit() const override { return true; }
 817
 818     bool isUnsupportedFloatingType(EVT VT) const;
 819
 820     SDValue getCMOV(const SDLoc &dl, EVT VT, SDValue FalseVal, SDValue TrueVal,
 821                     SDValue ARMcc, SDValue CCR, SDValue Cmp,
 822                     SelectionDAG &DAG) const;
 823     SDValue getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
 824                       SDValue &ARMcc, SelectionDAG &DAG, const SDLoc &dl) const;
 825     SDValue getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
 826                       const SDLoc &dl) const;
 827     SDValue duplicateCmp(SDValue Cmp, SelectionDAG &DAG) const;
 828
 829     SDValue OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const;
 830
 831     void SetupEntryBlockForSjLj(MachineInstr &MI, MachineBasicBlock *MBB,
 832                                 MachineBasicBlock *DispatchBB, int FI) const;
 833
 834     void EmitSjLjDispatchBlock(MachineInstr &MI, MachineBasicBlock *MBB) const;
 835
 836     bool RemapAddSubWithFlags(MachineInstr &MI, MachineBasicBlock *BB) const;
 837
 838     MachineBasicBlock *EmitStructByval(MachineInstr &MI,
 839                                        MachineBasicBlock *MBB) const;
 840
 841     MachineBasicBlock *EmitLowered__chkstk(MachineInstr &MI,
 842                                            MachineBasicBlock *MBB) const;
 843     MachineBasicBlock *EmitLowered__dbzchk(MachineInstr &MI,
 844                                            MachineBasicBlock *MBB) const;
 845     void addMVEVectorTypes(bool HasMVEFP);
 846     void addAllExtLoads(const MVT From, const MVT To, LegalizeAction Action);
 847     void setAllExpand(MVT VT);
 848   };
 849
 850   enum VMOVModImmType {
 851     VMOVModImm,
 852     VMVNModImm,
 853     MVEVMVNModImm,
 854     OtherModImm
 855   };
 856
 857   namespace ARM {
 858
 859     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 860                              const TargetLibraryInfo *libInfo);
 861
 862   } // end namespace ARM
 863
 864 } // end namespace llvm
 865
 866 #endif // LLVM_LIB_TARGET_ARM_ARMISELLOWERING_H