contrib/llvm-project/llvm/lib/Target/Mips/Mips64InstrInfo.td

   1 //===- Mips64InstrInfo.td - Mips64 Instruction Information -*- tablegen -*-===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file describes Mips64 instructions.
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 //===----------------------------------------------------------------------===//
  14 // Mips Operand, Complex Patterns and Transformations Definitions.
  15 //===----------------------------------------------------------------------===//
  16
  17 // shamt must fit in 6 bits.
  18 def immZExt6 : ImmLeaf<i32, [{return Imm == (Imm & 0x3f);}]>;
  19
  20 // Node immediate fits as 10-bit sign extended on target immediate.
  21 // e.g. seqi, snei
  22 def immSExt10_64 : PatLeaf<(i64 imm),
  23                            [{ return isInt<10>(N->getSExtValue()); }]>;
  24
  25 def immZExt16_64 : PatLeaf<(i64 imm),
  26                            [{ return isUInt<16>(N->getZExtValue()); }]>;
  27
  28 def immZExt5_64 : ImmLeaf<i64, [{ return Imm == (Imm & 0x1f); }]>;
  29
  30 // Transformation function: get log2 of low 32 bits of immediate
  31 def Log2LO : SDNodeXForm<imm, [{
  32   return getImm(N, Log2_64((unsigned) N->getZExtValue()));
  33 }]>;
  34
  35 // Transformation function: get log2 of high 32 bits of immediate
  36 def Log2HI : SDNodeXForm<imm, [{
  37   return getImm(N, Log2_64((unsigned) (N->getZExtValue() >> 32)));
  38 }]>;
  39
  40 // Predicate: True if immediate is a power of 2 and fits 32 bits
  41 def PowerOf2LO : PatLeaf<(imm), [{
  42   if (N->getValueType(0) == MVT::i64) {
  43     uint64_t Imm = N->getZExtValue();
  44     return isPowerOf2_64(Imm) && (Imm & 0xffffffff) == Imm;
  45   }
  46   else
  47     return false;
  48 }]>;
  49
  50 // Predicate: True if immediate is a power of 2 and exceeds 32 bits
  51 def PowerOf2HI : PatLeaf<(imm), [{
  52   if (N->getValueType(0) == MVT::i64) {
  53     uint64_t Imm = N->getZExtValue();
  54     return isPowerOf2_64(Imm) && (Imm & 0xffffffff00000000) == Imm;
  55   }
  56   else
  57     return false;
  58 }]>;
  59
  60 def PowerOf2LO_i32 : PatLeaf<(imm), [{
  61   if (N->getValueType(0) == MVT::i32) {
  62     uint64_t Imm = N->getZExtValue();
  63     return isPowerOf2_32(Imm) && isUInt<32>(Imm);
  64   }
  65   else
  66     return false;
  67 }]>;
  68
  69 def assertzext_lt_i32 : PatFrag<(ops node:$src), (assertzext node:$src), [{
  70   return cast<VTSDNode>(N->getOperand(1))->getVT().bitsLT(MVT::i32);
  71 }]>;
  72
  73 //===----------------------------------------------------------------------===//
  74 // Instructions specific format
  75 //===----------------------------------------------------------------------===//
  76 let usesCustomInserter = 1 in {
  77   def ATOMIC_LOAD_ADD_I64  : Atomic2Ops<atomic_load_add_64, GPR64>;
  78   def ATOMIC_LOAD_SUB_I64  : Atomic2Ops<atomic_load_sub_64, GPR64>;
  79   def ATOMIC_LOAD_AND_I64  : Atomic2Ops<atomic_load_and_64, GPR64>;
  80   def ATOMIC_LOAD_OR_I64   : Atomic2Ops<atomic_load_or_64, GPR64>;
  81   def ATOMIC_LOAD_XOR_I64  : Atomic2Ops<atomic_load_xor_64, GPR64>;
  82   def ATOMIC_LOAD_NAND_I64 : Atomic2Ops<atomic_load_nand_64, GPR64>;
  83   def ATOMIC_SWAP_I64      : Atomic2Ops<atomic_swap_64, GPR64>;
  84   def ATOMIC_CMP_SWAP_I64  : AtomicCmpSwap<atomic_cmp_swap_64, GPR64>;
  85 }
  86
  87 def ATOMIC_LOAD_ADD_I64_POSTRA  : Atomic2OpsPostRA<GPR64>;
  88 def ATOMIC_LOAD_SUB_I64_POSTRA  : Atomic2OpsPostRA<GPR64>;
  89 def ATOMIC_LOAD_AND_I64_POSTRA  : Atomic2OpsPostRA<GPR64>;
  90 def ATOMIC_LOAD_OR_I64_POSTRA   : Atomic2OpsPostRA<GPR64>;
  91 def ATOMIC_LOAD_XOR_I64_POSTRA  : Atomic2OpsPostRA<GPR64>;
  92 def ATOMIC_LOAD_NAND_I64_POSTRA : Atomic2OpsPostRA<GPR64>;
  93
  94 def ATOMIC_SWAP_I64_POSTRA      : Atomic2OpsPostRA<GPR64>;
  95
  96 def ATOMIC_CMP_SWAP_I64_POSTRA  : AtomicCmpSwapPostRA<GPR64>;
  97
  98 /// Pseudo instructions for loading and storing accumulator registers.
  99 let isPseudo = 1, isCodeGenOnly = 1, hasNoSchedulingInfo = 1 in {
 100   def LOAD_ACC128  : Load<"", ACC128>;
 101   def STORE_ACC128 : Store<"", ACC128>;
 102 }
 103
 104 //===----------------------------------------------------------------------===//
 105 // Instruction definition
 106 //===----------------------------------------------------------------------===//
 107 let DecoderNamespace = "Mips64" in {
 108 /// Arithmetic Instructions (ALU Immediate)
 109 def DADDi   : ArithLogicI<"daddi", simm16_64, GPR64Opnd, II_DADDI>,
 110               ADDI_FM<0x18>, ISA_MIPS3_NOT_32R6_64R6;
 111 let AdditionalPredicates = [NotInMicroMips] in {
 112   def DADDiu : ArithLogicI<"daddiu", simm16_64, GPR64Opnd, II_DADDIU,
 113                            immSExt16, add>,
 114                ADDI_FM<0x19>, IsAsCheapAsAMove, ISA_MIPS3;
 115 }
 116
 117 let isCodeGenOnly = 1 in {
 118 def SLTi64  : SetCC_I<"slti", setlt, simm16_64, immSExt16, GPR64Opnd>,
 119               SLTI_FM<0xa>, GPR_64;
 120 def SLTiu64 : SetCC_I<"sltiu", setult, simm16_64, immSExt16, GPR64Opnd>,
 121               SLTI_FM<0xb>, GPR_64;
 122 def ANDi64 : ArithLogicI<"andi", uimm16_64, GPR64Opnd, II_AND, immZExt16, and>,
 123              ADDI_FM<0xc>, GPR_64;
 124 def ORi64   : ArithLogicI<"ori", uimm16_64, GPR64Opnd, II_OR, immZExt16, or>,
 125               ADDI_FM<0xd>, GPR_64;
 126 def XORi64  : ArithLogicI<"xori", uimm16_64, GPR64Opnd, II_XOR, immZExt16, xor>,
 127               ADDI_FM<0xe>, GPR_64;
 128 def LUi64   : LoadUpper<"lui", GPR64Opnd, uimm16_64_relaxed>, LUI_FM, GPR_64;
 129 }
 130
 131 /// Arithmetic Instructions (3-Operand, R-Type)
 132 let AdditionalPredicates = [NotInMicroMips] in {
 133   def DADD   : ArithLogicR<"dadd", GPR64Opnd, 1, II_DADD>, ADD_FM<0, 0x2c>,
 134                ISA_MIPS3;
 135   def DADDu  : ArithLogicR<"daddu", GPR64Opnd, 1, II_DADDU, add>,
 136                ADD_FM<0, 0x2d>, ISA_MIPS3;
 137   def DSUBu  : ArithLogicR<"dsubu", GPR64Opnd, 0, II_DSUBU, sub>,
 138                ADD_FM<0, 0x2f>, ISA_MIPS3;
 139   def DSUB   : ArithLogicR<"dsub", GPR64Opnd, 0, II_DSUB>, ADD_FM<0, 0x2e>,
 140                ISA_MIPS3;
 141 }
 142
 143 let isCodeGenOnly = 1 in {
 144 def SLT64  : SetCC_R<"slt", setlt, GPR64Opnd>, ADD_FM<0, 0x2a>, GPR_64;
 145 def SLTu64 : SetCC_R<"sltu", setult, GPR64Opnd>, ADD_FM<0, 0x2b>, GPR_64;
 146 def AND64  : ArithLogicR<"and", GPR64Opnd, 1, II_AND, and>, ADD_FM<0, 0x24>,
 147              GPR_64;
 148 def OR64   : ArithLogicR<"or", GPR64Opnd, 1, II_OR, or>, ADD_FM<0, 0x25>,
 149              GPR_64;
 150 def XOR64  : ArithLogicR<"xor", GPR64Opnd, 1, II_XOR, xor>, ADD_FM<0, 0x26>,
 151              GPR_64;
 152 def NOR64  : LogicNOR<"nor", GPR64Opnd>, ADD_FM<0, 0x27>, GPR_64;
 153 }
 154
 155 /// Shift Instructions
 156 let AdditionalPredicates = [NotInMicroMips] in {
 157   def DSLL : shift_rotate_imm<"dsll", uimm6, GPR64Opnd, II_DSLL, shl,
 158                               immZExt6>,
 159              SRA_FM<0x38, 0>, ISA_MIPS3;
 160   def DSRL : shift_rotate_imm<"dsrl", uimm6, GPR64Opnd, II_DSRL, srl,
 161                               immZExt6>,
 162              SRA_FM<0x3a, 0>, ISA_MIPS3;
 163   def DSRA : shift_rotate_imm<"dsra", uimm6, GPR64Opnd, II_DSRA, sra,
 164                               immZExt6>,
 165              SRA_FM<0x3b, 0>, ISA_MIPS3;
 166   def DSLLV  : shift_rotate_reg<"dsllv", GPR64Opnd, II_DSLLV, shl>,
 167                SRLV_FM<0x14, 0>, ISA_MIPS3;
 168   def DSRAV  : shift_rotate_reg<"dsrav", GPR64Opnd, II_DSRAV, sra>,
 169                SRLV_FM<0x17, 0>, ISA_MIPS3;
 170   def DSRLV  : shift_rotate_reg<"dsrlv", GPR64Opnd, II_DSRLV, srl>,
 171                SRLV_FM<0x16, 0>, ISA_MIPS3;
 172   def DSLL32 : shift_rotate_imm<"dsll32", uimm5, GPR64Opnd, II_DSLL32>,
 173                SRA_FM<0x3c, 0>, ISA_MIPS3;
 174   def DSRL32 : shift_rotate_imm<"dsrl32", uimm5, GPR64Opnd, II_DSRL32>,
 175                SRA_FM<0x3e, 0>, ISA_MIPS3;
 176   def DSRA32 : shift_rotate_imm<"dsra32", uimm5, GPR64Opnd, II_DSRA32>,
 177                SRA_FM<0x3f, 0>, ISA_MIPS3;
 178
 179 // Rotate Instructions
 180   def DROTR  : shift_rotate_imm<"drotr", uimm6, GPR64Opnd, II_DROTR, rotr,
 181                                 immZExt6>,
 182                SRA_FM<0x3a, 1>, ISA_MIPS64R2;
 183   def DROTRV : shift_rotate_reg<"drotrv", GPR64Opnd, II_DROTRV, rotr>,
 184                SRLV_FM<0x16, 1>, ISA_MIPS64R2;
 185   def DROTR32 : shift_rotate_imm<"drotr32", uimm5, GPR64Opnd, II_DROTR32>,
 186                 SRA_FM<0x3e, 1>, ISA_MIPS64R2;
 187 }
 188
 189 /// Load and Store Instructions
 190 ///  aligned
 191 let isCodeGenOnly = 1 in {
 192 def LB64  : Load<"lb", GPR64Opnd, sextloadi8, II_LB>, LW_FM<0x20>, GPR_64;
 193 def LBu64 : Load<"lbu", GPR64Opnd, zextloadi8, II_LBU>, LW_FM<0x24>, GPR_64;
 194 def LH64  : Load<"lh", GPR64Opnd, sextloadi16, II_LH>, LW_FM<0x21>, GPR_64;
 195 def LHu64 : Load<"lhu", GPR64Opnd, zextloadi16, II_LHU>, LW_FM<0x25>, GPR_64;
 196 def LW64  : Load<"lw", GPR64Opnd, sextloadi32, II_LW>, LW_FM<0x23>, GPR_64;
 197 def SB64  : Store<"sb", GPR64Opnd, truncstorei8, II_SB>, LW_FM<0x28>, GPR_64;
 198 def SH64  : Store<"sh", GPR64Opnd, truncstorei16, II_SH>, LW_FM<0x29>,
 199             GPR_64;
 200 def SW64  : Store<"sw", GPR64Opnd, truncstorei32, II_SW>, LW_FM<0x2b>,
 201             GPR_64;
 202 }
 203
 204 let AdditionalPredicates = [NotInMicroMips] in {
 205   def LWu : MMRel, Load<"lwu", GPR64Opnd, zextloadi32, II_LWU>,
 206             LW_FM<0x27>, ISA_MIPS3;
 207   def LD  : LoadMemory<"ld", GPR64Opnd, mem_simmptr, load, II_LD>,
 208             LW_FM<0x37>, ISA_MIPS3;
 209   def SD  : StoreMemory<"sd", GPR64Opnd, mem_simmptr, store, II_SD>,
 210             LW_FM<0x3f>, ISA_MIPS3;
 211 }
 212
 213
 214
 215 /// load/store left/right
 216 let isCodeGenOnly = 1 in {
 217 def LWL64 : LoadLeftRight<"lwl", MipsLWL, GPR64Opnd, II_LWL>, LW_FM<0x22>,
 218             GPR_64;
 219 def LWR64 : LoadLeftRight<"lwr", MipsLWR, GPR64Opnd, II_LWR>, LW_FM<0x26>,
 220             GPR_64;
 221 def SWL64 : StoreLeftRight<"swl", MipsSWL, GPR64Opnd, II_SWL>, LW_FM<0x2a>,
 222             GPR_64;
 223 def SWR64 : StoreLeftRight<"swr", MipsSWR, GPR64Opnd, II_SWR>, LW_FM<0x2e>,
 224             GPR_64;
 225 }
 226
 227 def LDL   : LoadLeftRight<"ldl", MipsLDL, GPR64Opnd, II_LDL>, LW_FM<0x1a>,
 228             ISA_MIPS3_NOT_32R6_64R6;
 229 def LDR   : LoadLeftRight<"ldr", MipsLDR, GPR64Opnd, II_LDR>, LW_FM<0x1b>,
 230             ISA_MIPS3_NOT_32R6_64R6;
 231 def SDL   : StoreLeftRight<"sdl", MipsSDL, GPR64Opnd, II_SDL>, LW_FM<0x2c>,
 232             ISA_MIPS3_NOT_32R6_64R6;
 233 def SDR   : StoreLeftRight<"sdr", MipsSDR, GPR64Opnd, II_SDR>, LW_FM<0x2d>,
 234             ISA_MIPS3_NOT_32R6_64R6;
 235
 236 /// Load-linked, Store-conditional
 237 let AdditionalPredicates = [NotInMicroMips] in {
 238   def LLD : LLBase<"lld", GPR64Opnd, mem_simmptr>, LW_FM<0x34>,
 239             ISA_MIPS3_NOT_32R6_64R6;
 240 }
 241 def SCD : SCBase<"scd", GPR64Opnd>, LW_FM<0x3c>, ISA_MIPS3_NOT_32R6_64R6;
 242
 243 let AdditionalPredicates = [NotInMicroMips],
 244     DecoderNamespace = "Mips32_64_PTR64" in {
 245 def LL64 : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>, PTR_64,
 246            ISA_MIPS2_NOT_32R6_64R6;
 247 def SC64 : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>, PTR_64,
 248            ISA_MIPS2_NOT_32R6_64R6;
 249 def JR64   : IndirectBranch<"jr", GPR64Opnd>, MTLO_FM<8>, PTR_64;
 250 }
 251
 252 def JALR64 : JumpLinkReg<"jalr", GPR64Opnd>, JALR_FM, PTR_64;
 253
 254 /// Jump and Branch Instructions
 255 let isCodeGenOnly = 1 in {
 256   def BEQ64  : CBranch<"beq", brtarget, seteq, GPR64Opnd>, BEQ_FM<4>,
 257                GPR_64;
 258   def BNE64  : CBranch<"bne", brtarget, setne, GPR64Opnd>, BEQ_FM<5>,
 259                GPR_64;
 260   def BGEZ64 : CBranchZero<"bgez", brtarget, setge, GPR64Opnd>, BGEZ_FM<1, 1>,
 261                GPR_64;
 262   def BGTZ64 : CBranchZero<"bgtz", brtarget, setgt, GPR64Opnd>, BGEZ_FM<7, 0>,
 263                GPR_64;
 264   def BLEZ64 : CBranchZero<"blez", brtarget, setle, GPR64Opnd>, BGEZ_FM<6, 0>,
 265                GPR_64;
 266   def BLTZ64 : CBranchZero<"bltz", brtarget, setlt, GPR64Opnd>, BGEZ_FM<1, 0>,
 267                GPR_64;
 268   let AdditionalPredicates = [NoIndirectJumpGuards] in
 269     def JALR64Pseudo : JumpLinkRegPseudo<GPR64Opnd, JALR, RA, GPR32Opnd>,
 270                        PTR_64;
 271 }
 272 let AdditionalPredicates = [NotInMicroMips],
 273     DecoderNamespace = "Mips64" in {
 274   def JR_HB64 : JR_HB_DESC<GPR64Opnd>, JR_HB_ENC, ISA_MIPS64_NOT_64R6;
 275   def JALR_HB64 : JALR_HB_DESC<GPR64Opnd>, JALR_HB_ENC, ISA_MIPS64R2;
 276 }
 277 def PseudoReturn64 : PseudoReturnBase<GPR64Opnd>, GPR_64;
 278
 279 let AdditionalPredicates = [NotInMips16Mode, NotInMicroMips,
 280                             NoIndirectJumpGuards] in {
 281   def TAILCALLREG64 : TailCallReg<JR64, GPR64Opnd>, ISA_MIPS3_NOT_32R6_64R6,
 282                       PTR_64;
 283   def PseudoIndirectBranch64 : PseudoIndirectBranchBase<JR64, GPR64Opnd>,
 284                                ISA_MIPS3_NOT_32R6_64R6;
 285 }
 286
 287 let AdditionalPredicates = [NotInMips16Mode, NotInMicroMips,
 288                             UseIndirectJumpsHazard] in {
 289   def TAILCALLREGHB64 : TailCallReg<JR_HB64, GPR64Opnd>,
 290                         ISA_MIPS32R2_NOT_32R6_64R6, PTR_64;
 291   def PseudoIndirectHazardBranch64 : PseudoIndirectBranchBase<JR_HB64,
 292                                                               GPR64Opnd>,
 293                                      ISA_MIPS32R2_NOT_32R6_64R6, PTR_64;
 294 }
 295
 296 /// Multiply and Divide Instructions.
 297 let AdditionalPredicates = [NotInMicroMips] in {
 298   def DMULT  : Mult<"dmult", II_DMULT, GPR64Opnd, [HI0_64, LO0_64]>,
 299                MULT_FM<0, 0x1c>, ISA_MIPS3_NOT_32R6_64R6;
 300   def DMULTu : Mult<"dmultu", II_DMULTU, GPR64Opnd, [HI0_64, LO0_64]>,
 301                MULT_FM<0, 0x1d>, ISA_MIPS3_NOT_32R6_64R6;
 302 }
 303 def PseudoDMULT  : MultDivPseudo<DMULT, ACC128, GPR64Opnd, MipsMult,
 304                                  II_DMULT>, ISA_MIPS3_NOT_32R6_64R6;
 305 def PseudoDMULTu : MultDivPseudo<DMULTu, ACC128, GPR64Opnd, MipsMultu,
 306                                  II_DMULTU>, ISA_MIPS3_NOT_32R6_64R6;
 307 let AdditionalPredicates = [NotInMicroMips] in {
 308   def DSDIV : Div<"ddiv", II_DDIV, GPR64Opnd, [HI0_64, LO0_64]>,
 309               MULT_FM<0, 0x1e>, ISA_MIPS3_NOT_32R6_64R6;
 310   def DUDIV : Div<"ddivu", II_DDIVU, GPR64Opnd, [HI0_64, LO0_64]>,
 311               MULT_FM<0, 0x1f>, ISA_MIPS3_NOT_32R6_64R6;
 312 }
 313 def PseudoDSDIV : MultDivPseudo<DSDIV, ACC128, GPR64Opnd, MipsDivRem,
 314                                 II_DDIV, 0, 1, 1>, ISA_MIPS3_NOT_32R6_64R6;
 315 def PseudoDUDIV : MultDivPseudo<DUDIV, ACC128, GPR64Opnd, MipsDivRemU,
 316                                 II_DDIVU, 0, 1, 1>, ISA_MIPS3_NOT_32R6_64R6;
 317
 318 let isCodeGenOnly = 1 in {
 319 def MTHI64 : MoveToLOHI<"mthi", GPR64Opnd, [HI0_64]>, MTLO_FM<0x11>,
 320              ISA_MIPS3_NOT_32R6_64R6;
 321 def MTLO64 : MoveToLOHI<"mtlo", GPR64Opnd, [LO0_64]>, MTLO_FM<0x13>,
 322              ISA_MIPS3_NOT_32R6_64R6;
 323 def MFHI64 : MoveFromLOHI<"mfhi", GPR64Opnd, AC0_64>, MFLO_FM<0x10>,
 324              ISA_MIPS3_NOT_32R6_64R6;
 325 def MFLO64 : MoveFromLOHI<"mflo", GPR64Opnd, AC0_64>, MFLO_FM<0x12>,
 326              ISA_MIPS3_NOT_32R6_64R6;
 327 def PseudoMFHI64 : PseudoMFLOHI<GPR64, ACC128, MipsMFHI>,
 328                    ISA_MIPS3_NOT_32R6_64R6;
 329 def PseudoMFLO64 : PseudoMFLOHI<GPR64, ACC128, MipsMFLO>,
 330                    ISA_MIPS3_NOT_32R6_64R6;
 331 def PseudoMTLOHI64 : PseudoMTLOHI<ACC128, GPR64>, ISA_MIPS3_NOT_32R6_64R6;
 332
 333 /// Sign Ext In Register Instructions.
 334 def SEB64 : SignExtInReg<"seb", i8, GPR64Opnd, II_SEB>, SEB_FM<0x10, 0x20>,
 335             ISA_MIPS32R2, GPR_64;
 336 def SEH64 : SignExtInReg<"seh", i16, GPR64Opnd, II_SEH>, SEB_FM<0x18, 0x20>,
 337             ISA_MIPS32R2, GPR_64;
 338 }
 339
 340 /// Count Leading
 341 let AdditionalPredicates = [NotInMicroMips] in {
 342   def DCLZ : CountLeading0<"dclz", GPR64Opnd, II_DCLZ>, CLO_FM<0x24>,
 343              ISA_MIPS64_NOT_64R6, GPR_64;
 344   def DCLO : CountLeading1<"dclo", GPR64Opnd, II_DCLO>, CLO_FM<0x25>,
 345              ISA_MIPS64_NOT_64R6, GPR_64;
 346
 347 /// Double Word Swap Bytes/HalfWords
 348   def DSBH : SubwordSwap<"dsbh", GPR64Opnd, II_DSBH>, SEB_FM<2, 0x24>,
 349              ISA_MIPS64R2;
 350   def DSHD : SubwordSwap<"dshd", GPR64Opnd, II_DSHD>, SEB_FM<5, 0x24>,
 351              ISA_MIPS64R2;
 352
 353   def LEA_ADDiu64 : EffectiveAddress<"daddiu", GPR64Opnd>, LW_FM<0x19>,
 354                     GPR_64;
 355 }
 356
 357 let isCodeGenOnly = 1 in
 358 def RDHWR64 : ReadHardware<GPR64Opnd, HWRegsOpnd>, RDHWR_FM, GPR_64;
 359
 360 let AdditionalPredicates = [NotInMicroMips] in {
 361   // The 'pos + size' constraints for code generation are enforced by the
 362   // code that lowers into MipsISD::Ext.
 363   // For assembly parsing, we alias dextu and dextm to dext, and match by
 364   // operand were possible then check the 'pos + size' in MipsAsmParser.
 365   // We override the generated decoder to enforce that dext always comes out
 366   // for dextm and dextu like binutils.
 367   let DecoderMethod = "DecodeDEXT" in {
 368     def DEXT : ExtBase<"dext", GPR64Opnd, uimm5_report_uimm6,
 369                        uimm5_plus1_report_uimm6, immZExt5, immZExt5Plus1,
 370                        MipsExt>, EXT_FM<3>, ISA_MIPS64R2;
 371     def DEXTM : ExtBase<"dextm", GPR64Opnd, uimm5, uimm5_plus33, immZExt5,
 372                         immZExt5Plus33, MipsExt>, EXT_FM<1>, ISA_MIPS64R2;
 373     def DEXTU : ExtBase<"dextu", GPR64Opnd, uimm5_plus32, uimm5_plus1,
 374                         immZExt5Plus32, immZExt5Plus1, MipsExt>, EXT_FM<2>,
 375                         ISA_MIPS64R2;
 376   }
 377   // The 'pos + size' constraints for code generation are enforced by the
 378   // code that lowers into MipsISD::Ins.
 379   // For assembly parsing, we alias dinsu and dinsm to dins, and match by
 380   // operand were possible then check the 'pos + size' in MipsAsmParser.
 381   // We override the generated decoder to enforce that dins always comes out
 382   // for dinsm and dinsu like binutils.
 383   let DecoderMethod = "DecodeDINS" in {
 384     def DINS  : InsBase<"dins", GPR64Opnd, uimm6, uimm5_inssize_plus1,
 385                         immZExt5, immZExt5Plus1>, EXT_FM<7>,
 386                 ISA_MIPS64R2;
 387     def DINSU : InsBase<"dinsu", GPR64Opnd, uimm5_plus32, uimm5_inssize_plus1,
 388                         immZExt5Plus32, immZExt5Plus1>,
 389                 EXT_FM<6>, ISA_MIPS64R2;
 390     def DINSM : InsBase<"dinsm", GPR64Opnd, uimm5, uimm_range_2_64,
 391                         immZExt5, immZExtRange2To64>,
 392                 EXT_FM<5>, ISA_MIPS64R2;
 393   }
 394 }
 395
 396 let isCodeGenOnly = 1, AdditionalPredicates = [NotInMicroMips] in {
 397   def DEXT64_32 : InstSE<(outs GPR64Opnd:$rt),
 398                          (ins GPR32Opnd:$rs, uimm5_report_uimm6:$pos,
 399                               uimm5_plus1:$size),
 400                          "dext $rt, $rs, $pos, $size", [], II_EXT, FrmR, "dext">,
 401                   EXT_FM<3>, ISA_MIPS64R2;
 402 }
 403
 404 let isCodeGenOnly = 1, rs = 0, shamt = 0 in {
 405   def DSLL64_32 : FR<0x00, 0x3c, (outs GPR64:$rd), (ins GPR32:$rt),
 406                      "dsll\t$rd, $rt, 32", [], II_DSLL>, GPR_64;
 407   let isMoveReg = 1 in {
 408     def SLL64_32 : FR<0x0, 0x00, (outs GPR64:$rd), (ins GPR32:$rt),
 409                       "sll\t$rd, $rt, 0", [], II_SLL>, GPR_64;
 410     def SLL64_64 : FR<0x0, 0x00, (outs GPR64:$rd), (ins GPR64:$rt),
 411                       "sll\t$rd, $rt, 0", [], II_SLL>, GPR_64;
 412   }
 413 }
 414
 415 // We need the following pseudo instruction to avoid offset calculation for
 416 // long branches.  See the comment in file MipsLongBranch.cpp for detailed
 417 // explanation.
 418
 419 // Expands to: lui $dst, %highest/%higher/%hi/%lo($tgt)
 420 def LONG_BRANCH_LUi2Op_64 :
 421     PseudoSE<(outs GPR64Opnd:$dst), (ins brtarget:$tgt), []>, GPR_64 {
 422   bit hasNoSchedulingInfo = 1;
 423 }
 424 // Expands to: addiu $dst, %highest/%higher/%hi/%lo($tgt)
 425 def LONG_BRANCH_DADDiu2Op :
 426     PseudoSE<(outs GPR64Opnd:$dst), (ins GPR64Opnd:$src, brtarget:$tgt), []>,
 427     GPR_64 {
 428   bit hasNoSchedulingInfo = 1;
 429 }
 430 // Expands to: daddiu $dst, $src, %PART($tgt - $baltgt)
 431 // where %PART may be %hi or %lo, depending on the relocation kind
 432 // that $tgt is annotated with.
 433 def LONG_BRANCH_DADDiu :
 434     PseudoSE<(outs GPR64Opnd:$dst),
 435              (ins GPR64Opnd:$src, brtarget:$tgt, brtarget:$baltgt), []>,
 436     GPR_64 {
 437   bit hasNoSchedulingInfo = 1;
 438 }
 439
 440 // Cavium Octeon cnMIPS instructions
 441 let DecoderNamespace = "CnMips",
 442     // FIXME: The lack of HasStdEnc is probably a bug
 443     EncodingPredicates = []<Predicate> in {
 444
 445 class Count1s<string opstr, RegisterOperand RO>:
 446   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 447          [(set RO:$rd, (ctpop RO:$rs))], II_POP, FrmR, opstr> {
 448   let TwoOperandAliasConstraint = "$rd = $rs";
 449 }
 450
 451 class ExtsCins<string opstr, InstrItinClass itin, RegisterOperand RO,
 452                PatFrag PosImm, SDPatternOperator Op = null_frag>:
 453   InstSE<(outs RO:$rt), (ins RO:$rs, uimm5:$pos, uimm5:$lenm1),
 454          !strconcat(opstr, "\t$rt, $rs, $pos, $lenm1"),
 455          [(set RO:$rt, (Op RO:$rs, PosImm:$pos, imm:$lenm1))],
 456          itin, FrmR, opstr> {
 457   let TwoOperandAliasConstraint = "$rt = $rs";
 458 }
 459
 460 class SetCC64_R<string opstr, PatFrag cond_op> :
 461   InstSE<(outs GPR64Opnd:$rd), (ins GPR64Opnd:$rs, GPR64Opnd:$rt),
 462          !strconcat(opstr, "\t$rd, $rs, $rt"),
 463          [(set GPR64Opnd:$rd, (zext (cond_op GPR64Opnd:$rs,
 464                                              GPR64Opnd:$rt)))],
 465          II_SEQ_SNE, FrmR, opstr> {
 466   let TwoOperandAliasConstraint = "$rd = $rs";
 467 }
 468
 469 class SetCC64_I<string opstr, PatFrag cond_op>:
 470   InstSE<(outs GPR64Opnd:$rt), (ins GPR64Opnd:$rs, simm10_64:$imm10),
 471          !strconcat(opstr, "\t$rt, $rs, $imm10"),
 472          [(set GPR64Opnd:$rt, (zext (cond_op GPR64Opnd:$rs,
 473                                              immSExt10_64:$imm10)))],
 474          II_SEQI_SNEI, FrmI, opstr> {
 475   let TwoOperandAliasConstraint = "$rt = $rs";
 476 }
 477
 478 class CBranchBitNum<string opstr, DAGOperand opnd, PatFrag cond_op,
 479                     RegisterOperand RO, Operand ImmOp, bits<64> shift = 1> :
 480   InstSE<(outs), (ins RO:$rs, ImmOp:$p, opnd:$offset),
 481          !strconcat(opstr, "\t$rs, $p, $offset"),
 482          [(brcond (i32 (cond_op (and RO:$rs, (shl shift, immZExt5_64:$p)), 0)),
 483                   bb:$offset)], II_BBIT, FrmI, opstr> {
 484   let isBranch = 1;
 485   let isTerminator = 1;
 486   let hasDelaySlot = 1;
 487   let Defs = [AT];
 488 }
 489
 490 class MFC2OP<string asmstr, RegisterOperand RO, InstrItinClass itin> :
 491   InstSE<(outs RO:$rt, uimm16:$imm16), (ins),
 492          !strconcat(asmstr, "\t$rt, $imm16"), [], itin, FrmFR>;
 493
 494 // Unsigned Byte Add
 495 def BADDu  : ArithLogicR<"baddu", GPR64Opnd, 1, II_BADDU>,
 496              ADD_FM<0x1c, 0x28>, ASE_CNMIPS {
 497   let Pattern = [(set GPR64Opnd:$rd,
 498                       (and (add GPR64Opnd:$rs, GPR64Opnd:$rt), 255))];
 499 }
 500
 501 // Branch on Bit Clear /+32
 502 def BBIT0  : CBranchBitNum<"bbit0", brtarget, seteq, GPR64Opnd,
 503                            uimm5_64_report_uimm6>, BBIT_FM<0x32>, ASE_CNMIPS;
 504 def BBIT032: CBranchBitNum<"bbit032", brtarget, seteq, GPR64Opnd, uimm5_64,
 505                            0x100000000>, BBIT_FM<0x36>, ASE_CNMIPS;
 506
 507 // Branch on Bit Set /+32
 508 def BBIT1  : CBranchBitNum<"bbit1", brtarget, setne, GPR64Opnd,
 509                            uimm5_64_report_uimm6>, BBIT_FM<0x3a>, ASE_CNMIPS;
 510 def BBIT132: CBranchBitNum<"bbit132", brtarget, setne, GPR64Opnd, uimm5_64,
 511                            0x100000000>, BBIT_FM<0x3e>, ASE_CNMIPS;
 512
 513 // Multiply Doubleword to GPR
 514 def DMUL  : ArithLogicR<"dmul", GPR64Opnd, 1, II_DMUL, mul>,
 515             ADD_FM<0x1c, 0x03>, ASE_CNMIPS {
 516   let Defs = [HI0, LO0, P0, P1, P2];
 517 }
 518
 519 let AdditionalPredicates = [NotInMicroMips] in {
 520   // Extract a signed bit field /+32
 521   def EXTS  : ExtsCins<"exts", II_EXT, GPR64Opnd, immZExt5>, EXTS_FM<0x3a>,
 522               ASE_MIPS64_CNMIPS;
 523   def EXTS32: ExtsCins<"exts32", II_EXT, GPR64Opnd, immZExt5Plus32>,
 524               EXTS_FM<0x3b>, ASE_MIPS64_CNMIPS;
 525
 526   // Clear and insert a bit field /+32
 527   def CINS  : ExtsCins<"cins", II_INS, GPR64Opnd, immZExt5, MipsCIns>,
 528               EXTS_FM<0x32>, ASE_MIPS64_CNMIPS;
 529   def CINS32: ExtsCins<"cins32", II_INS, GPR64Opnd, immZExt5Plus32, MipsCIns>,
 530               EXTS_FM<0x33>, ASE_MIPS64_CNMIPS;
 531   let isCodeGenOnly = 1 in {
 532     def CINS_i32 : ExtsCins<"cins", II_INS, GPR32Opnd, immZExt5, MipsCIns>,
 533                    EXTS_FM<0x32>, ASE_MIPS64_CNMIPS;
 534     def CINS64_32 :InstSE<(outs GPR64Opnd:$rt),
 535                           (ins GPR32Opnd:$rs, uimm5:$pos, uimm5:$lenm1),
 536                           "cins\t$rt, $rs, $pos, $lenm1", [], II_INS, FrmR,
 537                           "cins">,
 538                    EXTS_FM<0x32>, ASE_MIPS64_CNMIPS;
 539   }
 540 }
 541
 542 // Move to multiplier/product register
 543 def MTM0   : MoveToLOHI<"mtm0", GPR64Opnd, [MPL0, P0, P1, P2]>, MTMR_FM<0x08>,
 544              ASE_CNMIPS;
 545 def MTM1   : MoveToLOHI<"mtm1", GPR64Opnd, [MPL1, P0, P1, P2]>, MTMR_FM<0x0c>,
 546              ASE_CNMIPS;
 547 def MTM2   : MoveToLOHI<"mtm2", GPR64Opnd, [MPL2, P0, P1, P2]>, MTMR_FM<0x0d>,
 548              ASE_CNMIPS;
 549 def MTP0   : MoveToLOHI<"mtp0", GPR64Opnd, [P0]>, MTMR_FM<0x09>, ASE_CNMIPS;
 550 def MTP1   : MoveToLOHI<"mtp1", GPR64Opnd, [P1]>, MTMR_FM<0x0a>, ASE_CNMIPS;
 551 def MTP2   : MoveToLOHI<"mtp2", GPR64Opnd, [P2]>, MTMR_FM<0x0b>, ASE_CNMIPS;
 552
 553 // Count Ones in a Word/Doubleword
 554 def POP   : Count1s<"pop", GPR32Opnd>, POP_FM<0x2c>, ASE_CNMIPS;
 555 def DPOP  : Count1s<"dpop", GPR64Opnd>, POP_FM<0x2d>, ASE_CNMIPS;
 556
 557 // Set on equal/not equal
 558 def SEQ   : SetCC64_R<"seq", seteq>, SEQ_FM<0x2a>, ASE_CNMIPS;
 559 def SEQi  : SetCC64_I<"seqi", seteq>, SEQI_FM<0x2e>, ASE_CNMIPS;
 560 def SNE   : SetCC64_R<"sne", setne>, SEQ_FM<0x2b>, ASE_CNMIPS;
 561 def SNEi  : SetCC64_I<"snei", setne>, SEQI_FM<0x2f>, ASE_CNMIPS;
 562
 563 // 192-bit x 64-bit Unsigned Multiply and Add
 564 def V3MULU: ArithLogicR<"v3mulu", GPR64Opnd, 0, II_DMUL>, ADD_FM<0x1c, 0x11>,
 565             ASE_CNMIPS {
 566   let Defs = [P0, P1, P2];
 567 }
 568
 569 // 64-bit Unsigned Multiply and Add Move
 570 def VMM0  : ArithLogicR<"vmm0", GPR64Opnd, 0, II_DMUL>, ADD_FM<0x1c, 0x10>,
 571             ASE_CNMIPS {
 572   let Defs = [MPL0, P0, P1, P2];
 573 }
 574
 575 // 64-bit Unsigned Multiply and Add
 576 def VMULU : ArithLogicR<"vmulu", GPR64Opnd, 0, II_DMUL>, ADD_FM<0x1c, 0x0f>,
 577             ASE_CNMIPS {
 578   let Defs = [MPL1, MPL2, P0, P1, P2];
 579 }
 580
 581 // Move between CPU and coprocessor registers
 582 def DMFC2_OCTEON : MFC2OP<"dmfc2", GPR64Opnd, II_DMFC2>, MFC2OP_FM<0x12, 1>,
 583                    ASE_CNMIPS;
 584 def DMTC2_OCTEON : MFC2OP<"dmtc2", GPR64Opnd, II_DMTC2>, MFC2OP_FM<0x12, 5>,
 585                    ASE_CNMIPS;
 586 }
 587
 588 // Cavium Octeon+ cnMIPS instructions
 589 let DecoderNamespace = "CnMipsP",
 590     // FIXME: The lack of HasStdEnc is probably a bug
 591     EncodingPredicates = []<Predicate> in {
 592
 593 class Saa<string opstr>:
 594   InstSE<(outs), (ins GPR64Opnd:$rt, GPR64Opnd:$rs),
 595          !strconcat(opstr, "\t$rt, (${rs})"), [], NoItinerary, FrmR, opstr>;
 596
 597 def SAA  : Saa<"saa">,  SAA_FM<0x18>, ASE_CNMIPSP;
 598 def SAAD : Saa<"saad">, SAA_FM<0x19>, ASE_CNMIPSP;
 599
 600 def SaaAddr  : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rt, mem:$addr),
 601                                  "saa\t$rt, $addr">, ASE_CNMIPSP;
 602 def SaadAddr : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rt, mem:$addr),
 603                                  "saad\t$rt, $addr">, ASE_CNMIPSP;
 604 }
 605
 606 }
 607
 608 /// Move between CPU and coprocessor registers
 609 let DecoderNamespace = "Mips64" in {
 610 def DMFC0 : MFC3OP<"dmfc0", GPR64Opnd, COP0Opnd, II_DMFC0>,
 611             MFC3OP_FM<0x10, 1, 0>, ISA_MIPS3, GPR_64;
 612 def DMTC0 : MTC3OP<"dmtc0", COP0Opnd, GPR64Opnd, II_DMTC0>,
 613             MFC3OP_FM<0x10, 5, 0>, ISA_MIPS3, GPR_64;
 614 def DMFC2 : MFC3OP<"dmfc2", GPR64Opnd, COP2Opnd, II_DMFC2>,
 615             MFC3OP_FM<0x12, 1, 0>, ISA_MIPS3, GPR_64;
 616 def DMTC2 : MTC3OP<"dmtc2", COP2Opnd, GPR64Opnd, II_DMTC2>,
 617             MFC3OP_FM<0x12, 5, 0>, ISA_MIPS3, GPR_64;
 618 }
 619
 620 /// Move between CPU and guest coprocessor registers (Virtualization ASE)
 621 let DecoderNamespace = "Mips64" in {
 622   def DMFGC0 : MFC3OP<"dmfgc0", GPR64Opnd, COP0Opnd, II_DMFGC0>,
 623                MFC3OP_FM<0x10, 3, 1>, ISA_MIPS64R5, ASE_VIRT;
 624   def DMTGC0 : MTC3OP<"dmtgc0", COP0Opnd, GPR64Opnd, II_DMTGC0>,
 625                MFC3OP_FM<0x10, 3, 3>, ISA_MIPS64R5, ASE_VIRT;
 626 }
 627
 628 let AdditionalPredicates = [UseIndirectJumpsHazard] in
 629   def JALRHB64Pseudo : JumpLinkRegPseudo<GPR64Opnd, JALR_HB64, RA_64>, PTR_64;
 630
 631 //===----------------------------------------------------------------------===//
 632 //  Arbitrary patterns that map to one or more instructions
 633 //===----------------------------------------------------------------------===//
 634
 635 // Materialize i64 constants.
 636 defm : MaterializeImms<i64, ZERO_64, DADDiu, LUi64, ORi64>, ISA_MIPS3, GPR_64;
 637
 638 def : MipsPat<(i64 immZExt32Low16Zero:$imm),
 639               (DSLL (ORi64 ZERO_64, (HI16 imm:$imm)), 16)>, ISA_MIPS3, GPR_64;
 640
 641 def : MipsPat<(i64 immZExt32:$imm),
 642               (ORi64 (DSLL (ORi64 ZERO_64, (HI16 imm:$imm)), 16),
 643                      (LO16 imm:$imm))>, ISA_MIPS3, GPR_64;
 644
 645 // extended loads
 646 def : MipsPat<(i64 (extloadi1  addr:$src)), (LB64 addr:$src)>, ISA_MIPS3,
 647       GPR_64;
 648 def : MipsPat<(i64 (extloadi8  addr:$src)), (LB64 addr:$src)>, ISA_MIPS3,
 649       GPR_64;
 650 def : MipsPat<(i64 (extloadi16 addr:$src)), (LH64 addr:$src)>, ISA_MIPS3,
 651       GPR_64;
 652 def : MipsPat<(i64 (extloadi32 addr:$src)), (LW64 addr:$src)>, ISA_MIPS3,
 653       GPR_64;
 654
 655 // hi/lo relocs
 656 let AdditionalPredicates = [NotInMicroMips] in
 657 defm : MipsHiLoRelocs<LUi64, DADDiu, ZERO_64, GPR64Opnd>, ISA_MIPS3, GPR_64,
 658        SYM_32;
 659
 660 def : MipsPat<(MipsGotHi tglobaladdr:$in), (LUi64 tglobaladdr:$in)>, ISA_MIPS3,
 661       GPR_64;
 662 def : MipsPat<(MipsGotHi texternalsym:$in), (LUi64 texternalsym:$in)>,
 663       ISA_MIPS3, GPR_64;
 664
 665 def : MipsPat<(MipsTlsHi tglobaltlsaddr:$in), (LUi64 tglobaltlsaddr:$in)>,
 666       ISA_MIPS3, GPR_64;
 667
 668 // highest/higher/hi/lo relocs
 669 let AdditionalPredicates = [NotInMicroMips] in {
 670   def : MipsPat<(MipsJmpLink (i64 texternalsym:$dst)),
 671                 (JAL texternalsym:$dst)>, ISA_MIPS3, GPR_64, SYM_64;
 672   def : MipsPat<(MipsHighest (i64 tglobaladdr:$in)),
 673                 (LUi64 tglobaladdr:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 674   def : MipsPat<(MipsHighest (i64 tblockaddress:$in)),
 675                 (LUi64 tblockaddress:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 676   def : MipsPat<(MipsHighest (i64 tjumptable:$in)),
 677                 (LUi64 tjumptable:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 678   def : MipsPat<(MipsHighest (i64 tconstpool:$in)),
 679                 (LUi64 tconstpool:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 680   def : MipsPat<(MipsHighest (i64 texternalsym:$in)),
 681                 (LUi64 texternalsym:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 682
 683   def : MipsPat<(MipsHigher (i64 tglobaladdr:$in)),
 684                 (DADDiu ZERO_64, tglobaladdr:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 685   def : MipsPat<(MipsHigher (i64 tblockaddress:$in)),
 686                 (DADDiu ZERO_64, tblockaddress:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 687   def : MipsPat<(MipsHigher (i64 tjumptable:$in)),
 688                 (DADDiu ZERO_64, tjumptable:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 689   def : MipsPat<(MipsHigher (i64 tconstpool:$in)),
 690                 (DADDiu ZERO_64, tconstpool:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 691   def : MipsPat<(MipsHigher (i64 texternalsym:$in)),
 692                 (DADDiu ZERO_64, texternalsym:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 693
 694   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 tglobaladdr:$lo))),
 695                 (DADDiu GPR64:$hi, tglobaladdr:$lo)>, ISA_MIPS3, GPR_64, SYM_64;
 696   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 tblockaddress:$lo))),
 697                 (DADDiu GPR64:$hi, tblockaddress:$lo)>, ISA_MIPS3, GPR_64,
 698                 SYM_64;
 699   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 tjumptable:$lo))),
 700                 (DADDiu GPR64:$hi, tjumptable:$lo)>, ISA_MIPS3, GPR_64, SYM_64;
 701   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 tconstpool:$lo))),
 702                 (DADDiu GPR64:$hi, tconstpool:$lo)>, ISA_MIPS3, GPR_64, SYM_64;
 703
 704   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 tglobaladdr:$lo))),
 705                 (DADDiu GPR64:$hi, tglobaladdr:$lo)>, ISA_MIPS3, GPR_64, SYM_64;
 706   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 tblockaddress:$lo))),
 707                 (DADDiu GPR64:$hi, tblockaddress:$lo)>, ISA_MIPS3, GPR_64,
 708                 SYM_64;
 709   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 tjumptable:$lo))),
 710                 (DADDiu GPR64:$hi, tjumptable:$lo)>, ISA_MIPS3, GPR_64, SYM_64;
 711   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 tconstpool:$lo))),
 712                 (DADDiu GPR64:$hi, tconstpool:$lo)>, ISA_MIPS3, GPR_64, SYM_64;
 713
 714   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tglobaladdr:$lo))),
 715                 (DADDiu GPR64:$hi, tglobaladdr:$lo)>, ISA_MIPS3, GPR_64, SYM_64;
 716   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tblockaddress:$lo))),
 717                 (DADDiu GPR64:$hi, tblockaddress:$lo)>, ISA_MIPS3, GPR_64,
 718                 SYM_64;
 719   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tjumptable:$lo))),
 720                 (DADDiu GPR64:$hi, tjumptable:$lo)>, ISA_MIPS3, GPR_64, SYM_64;
 721   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tconstpool:$lo))),
 722                 (DADDiu GPR64:$hi, tconstpool:$lo)>, ISA_MIPS3, GPR_64, SYM_64;
 723   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tglobaltlsaddr:$lo))),
 724                 (DADDiu GPR64:$hi, tglobaltlsaddr:$lo)>, ISA_MIPS3, GPR_64,
 725                 SYM_64;
 726 }
 727
 728 // gp_rel relocs
 729 def : MipsPat<(add GPR64:$gp, (MipsGPRel tglobaladdr:$in)),
 730               (DADDiu GPR64:$gp, tglobaladdr:$in)>, ISA_MIPS3, ABI_N64;
 731 def : MipsPat<(add GPR64:$gp, (MipsGPRel tconstpool:$in)),
 732               (DADDiu GPR64:$gp, tconstpool:$in)>, ISA_MIPS3, ABI_N64;
 733
 734 def : WrapperPat<tglobaladdr, DADDiu, GPR64>, ISA_MIPS3, GPR_64;
 735 def : WrapperPat<tconstpool, DADDiu, GPR64>, ISA_MIPS3, GPR_64;
 736 def : WrapperPat<texternalsym, DADDiu, GPR64>, ISA_MIPS3, GPR_64;
 737 def : WrapperPat<tblockaddress, DADDiu, GPR64>, ISA_MIPS3, GPR_64;
 738 def : WrapperPat<tjumptable, DADDiu, GPR64>, ISA_MIPS3, GPR_64;
 739 def : WrapperPat<tglobaltlsaddr, DADDiu, GPR64>, ISA_MIPS3, GPR_64;
 740
 741
 742 defm : BrcondPats<GPR64, BEQ64, BEQ, BNE64, SLT64, SLTu64, SLTi64, SLTiu64,
 743                   ZERO_64>, ISA_MIPS3, GPR_64;
 744 def : MipsPat<(brcond (i32 (setlt i64:$lhs, 1)), bb:$dst),
 745               (BLEZ64 i64:$lhs, bb:$dst)>, ISA_MIPS3, GPR_64;
 746 def : MipsPat<(brcond (i32 (setgt i64:$lhs, -1)), bb:$dst),
 747               (BGEZ64 i64:$lhs, bb:$dst)>, ISA_MIPS3, GPR_64;
 748
 749 // setcc patterns
 750 let AdditionalPredicates = [NotInMicroMips] in {
 751   defm : SeteqPats<GPR64, SLTiu64, XOR64, SLTu64, ZERO_64>, ISA_MIPS3, GPR_64;
 752   defm : SetlePats<GPR64, XORi, SLT64, SLTu64>, ISA_MIPS3, GPR_64;
 753   defm : SetgtPats<GPR64, SLT64, SLTu64>, ISA_MIPS3, GPR_64;
 754   defm : SetgePats<GPR64, XORi, SLT64, SLTu64>, ISA_MIPS3, GPR_64;
 755   defm : SetgeImmPats<GPR64, XORi, SLTi64, SLTiu64>, ISA_MIPS3, GPR_64;
 756 }
 757 // truncate
 758 def : MipsPat<(trunc (assertsext GPR64:$src)),
 759               (EXTRACT_SUBREG GPR64:$src, sub_32)>, ISA_MIPS3, GPR_64;
 760 // The forward compatibility strategy employed by MIPS requires us to treat
 761 // values as being sign extended to an infinite number of bits. This allows
 762 // existing software to run without modification on any future MIPS
 763 // implementation (e.g. 128-bit, or 1024-bit). Being compatible with this
 764 // strategy requires that truncation acts as a sign-extension for values being
 765 // fed into instructions operating on 32-bit values. Such instructions have
 766 // undefined results if this is not true.
 767 // For our case, this means that we can't issue an extract_subreg for nodes
 768 // such as (trunc:i32 (assertzext:i64 X, i32)), because the sign-bit of the
 769 // lower subreg would not be replicated into the upper half.
 770 def : MipsPat<(trunc (assertzext_lt_i32 GPR64:$src)),
 771               (EXTRACT_SUBREG GPR64:$src, sub_32)>, ISA_MIPS3, GPR_64;
 772 def : MipsPat<(i32 (trunc GPR64:$src)),
 773               (SLL (EXTRACT_SUBREG GPR64:$src, sub_32), 0)>, ISA_MIPS3, GPR_64;
 774
 775 // variable shift instructions patterns
 776 def : MipsPat<(shl GPR64:$rt, (i32 (trunc GPR64:$rs))),
 777               (DSLLV GPR64:$rt, (EXTRACT_SUBREG GPR64:$rs, sub_32))>,
 778               ISA_MIPS3, GPR_64;
 779 def : MipsPat<(srl GPR64:$rt, (i32 (trunc GPR64:$rs))),
 780               (DSRLV GPR64:$rt, (EXTRACT_SUBREG GPR64:$rs, sub_32))>,
 781               ISA_MIPS3, GPR_64;
 782 def : MipsPat<(sra GPR64:$rt, (i32 (trunc GPR64:$rs))),
 783               (DSRAV GPR64:$rt, (EXTRACT_SUBREG GPR64:$rs, sub_32))>,
 784               ISA_MIPS3, GPR_64;
 785 def : MipsPat<(rotr GPR64:$rt, (i32 (trunc GPR64:$rs))),
 786               (DROTRV GPR64:$rt, (EXTRACT_SUBREG GPR64:$rs, sub_32))>,
 787               ISA_MIPS3, GPR_64;
 788
 789 // 32-to-64-bit extension
 790 def : MipsPat<(i64 (anyext GPR32:$src)),
 791               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>,
 792       ISA_MIPS3, GPR_64;
 793 def : MipsPat<(i64 (zext GPR32:$src)), (DSRL (DSLL64_32 GPR32:$src), 32)>,
 794       ISA_MIPS3, GPR_64;
 795 def : MipsPat<(i64 (sext GPR32:$src)), (SLL64_32 GPR32:$src)>, ISA_MIPS3,
 796       GPR_64;
 797
 798 let AdditionalPredicates = [NotInMicroMips] in {
 799   def : MipsPat<(i64 (zext GPR32:$src)), (DEXT64_32 GPR32:$src, 0, 32)>,
 800         ISA_MIPS64R2, GPR_64;
 801   def : MipsPat<(i64 (zext (i32 (shl GPR32:$rt, immZExt5:$imm)))),
 802                 (CINS64_32 GPR32:$rt, imm:$imm, (immZExt5To31 imm:$imm))>,
 803         ISA_MIPS64R2, GPR_64, ASE_MIPS64_CNMIPS;
 804 }
 805
 806 // Sign extend in register
 807 def : MipsPat<(i64 (sext_inreg GPR64:$src, i32)),
 808               (SLL64_64 GPR64:$src)>, ISA_MIPS3, GPR_64;
 809
 810 // bswap MipsPattern
 811 def : MipsPat<(bswap GPR64:$rt), (DSHD (DSBH GPR64:$rt))>, ISA_MIPS64R2;
 812
 813 // Carry pattern
 814 let AdditionalPredicates = [NotInMicroMips] in {
 815   def : MipsPat<(subc GPR64:$lhs, GPR64:$rhs),
 816                 (DSUBu GPR64:$lhs, GPR64:$rhs)>, ISA_MIPS3, GPR_64;
 817   def : MipsPat<(addc GPR64:$lhs, GPR64:$rhs),
 818                 (DADDu GPR64:$lhs, GPR64:$rhs)>, ISA_MIPS3, ASE_NOT_DSP, GPR_64;
 819   def : MipsPat<(addc GPR64:$lhs, immSExt16:$imm),
 820                 (DADDiu GPR64:$lhs, imm:$imm)>, ISA_MIPS3, ASE_NOT_DSP, GPR_64;
 821 }
 822
 823 // Octeon bbit0/bbit1 MipsPattern
 824 def : MipsPat<(brcond (i32 (seteq (and i64:$lhs, PowerOf2LO:$mask), 0)), bb:$dst),
 825               (BBIT0 i64:$lhs, (Log2LO PowerOf2LO:$mask), bb:$dst)>,
 826               ISA_MIPS64R2, ASE_MIPS64_CNMIPS;
 827 def : MipsPat<(brcond (i32 (seteq (and i64:$lhs, PowerOf2HI:$mask), 0)), bb:$dst),
 828               (BBIT032 i64:$lhs, (Log2HI PowerOf2HI:$mask), bb:$dst)>,
 829               ISA_MIPS64R2, ASE_MIPS64_CNMIPS;
 830 def : MipsPat<(brcond (i32 (setne (and i64:$lhs, PowerOf2LO:$mask), 0)), bb:$dst),
 831               (BBIT1 i64:$lhs, (Log2LO PowerOf2LO:$mask), bb:$dst)>,
 832               ISA_MIPS64R2, ASE_MIPS64_CNMIPS;
 833 def : MipsPat<(brcond (i32 (setne (and i64:$lhs, PowerOf2HI:$mask), 0)), bb:$dst),
 834               (BBIT132 i64:$lhs, (Log2HI PowerOf2HI:$mask), bb:$dst)>,
 835               ISA_MIPS64R2, ASE_MIPS64_CNMIPS;
 836 def : MipsPat<(brcond (i32 (seteq (and i32:$lhs, PowerOf2LO_i32:$mask), 0)), bb:$dst),
 837               (BBIT0 (INSERT_SUBREG (i64 (IMPLICIT_DEF)), i32:$lhs, sub_32),
 838                      (Log2LO PowerOf2LO_i32:$mask), bb:$dst)>, ISA_MIPS64R2,
 839       ASE_MIPS64_CNMIPS;
 840 def : MipsPat<(brcond (i32 (setne (and i32:$lhs, PowerOf2LO_i32:$mask), 0)), bb:$dst),
 841               (BBIT1 (INSERT_SUBREG (i64 (IMPLICIT_DEF)), i32:$lhs, sub_32),
 842                      (Log2LO PowerOf2LO_i32:$mask), bb:$dst)>, ISA_MIPS64R2,
 843       ASE_MIPS64_CNMIPS;
 844
 845 // Atomic load patterns.
 846 def : MipsPat<(atomic_load_8 addr:$a), (LB64 addr:$a)>, ISA_MIPS3, GPR_64;
 847 def : MipsPat<(atomic_load_16 addr:$a), (LH64 addr:$a)>, ISA_MIPS3, GPR_64;
 848 def : MipsPat<(atomic_load_32 addr:$a), (LW64 addr:$a)>, ISA_MIPS3, GPR_64;
 849 def : MipsPat<(atomic_load_64 addr:$a), (LD addr:$a)>, ISA_MIPS3, GPR_64;
 850
 851 // Atomic store patterns.
 852 def : MipsPat<(atomic_store_8 addr:$a, GPR64:$v), (SB64 GPR64:$v, addr:$a)>,
 853       ISA_MIPS3, GPR_64;
 854 def : MipsPat<(atomic_store_16 addr:$a, GPR64:$v), (SH64 GPR64:$v, addr:$a)>,
 855       ISA_MIPS3, GPR_64;
 856 def : MipsPat<(atomic_store_32 addr:$a, GPR64:$v), (SW64 GPR64:$v, addr:$a)>,
 857       ISA_MIPS3, GPR_64;
 858 def : MipsPat<(atomic_store_64 addr:$a, GPR64:$v), (SD GPR64:$v, addr:$a)>,
 859       ISA_MIPS3, GPR_64;
 860
 861 // Patterns used for matching away redundant sign extensions.
 862 // MIPS32 arithmetic instructions sign extend their result implicitly.
 863 def : MipsPat<(i64 (sext (i32 (add GPR32:$src, immSExt16:$imm16)))),
 864               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 865               (ADDiu GPR32:$src, immSExt16:$imm16), sub_32)>;
 866 def : MipsPat<(i64 (sext (i32 (add GPR32:$src, GPR32:$src2)))),
 867               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 868               (ADDu GPR32:$src, GPR32:$src2), sub_32)>;
 869 def : MipsPat<(i64 (sext (i32 (sub GPR32:$src, GPR32:$src2)))),
 870               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 871               (SUBu GPR32:$src, GPR32:$src2), sub_32)>;
 872 def : MipsPat<(i64 (sext (i32 (mul GPR32:$src, GPR32:$src2)))),
 873               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 874               (MUL GPR32:$src, GPR32:$src2), sub_32)>, ISA_MIPS32_NOT_32R6_64R6;
 875 def : MipsPat<(i64 (sext (i32 (MipsMFHI ACC64:$src)))),
 876               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 877               (PseudoMFHI ACC64:$src), sub_32)>;
 878 def : MipsPat<(i64 (sext (i32 (MipsMFLO ACC64:$src)))),
 879               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 880               (PseudoMFLO ACC64:$src), sub_32)>;
 881 def : MipsPat<(i64 (sext (i32 (shl GPR32:$src, immZExt5:$imm5)))),
 882               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 883               (SLL GPR32:$src, immZExt5:$imm5), sub_32)>;
 884 def : MipsPat<(i64 (sext (i32 (shl GPR32:$src, GPR32:$src2)))),
 885               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 886               (SLLV GPR32:$src, GPR32:$src2), sub_32)>;
 887 def : MipsPat<(i64 (sext (i32 (srl GPR32:$src, immZExt5:$imm5)))),
 888               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 889               (SRL GPR32:$src, immZExt5:$imm5), sub_32)>;
 890 def : MipsPat<(i64 (sext (i32 (srl GPR32:$src, GPR32:$src2)))),
 891               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 892               (SRLV GPR32:$src, GPR32:$src2), sub_32)>;
 893 def : MipsPat<(i64 (sext (i32 (sra GPR32:$src, immZExt5:$imm5)))),
 894               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 895               (SRA GPR32:$src, immZExt5:$imm5), sub_32)>;
 896 def : MipsPat<(i64 (sext (i32 (sra GPR32:$src, GPR32:$src2)))),
 897               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 898               (SRAV GPR32:$src, GPR32:$src2), sub_32)>;
 899
 900 //===----------------------------------------------------------------------===//
 901 // Instruction aliases
 902 //===----------------------------------------------------------------------===//
 903 let AdditionalPredicates = [NotInMicroMips] in {
 904   def : MipsInstAlias<"move $dst, $src",
 905                       (OR64 GPR64Opnd:$dst,  GPR64Opnd:$src, ZERO_64), 1>,
 906         GPR_64;
 907   def : MipsInstAlias<"move $dst, $src",
 908                       (DADDu GPR64Opnd:$dst,  GPR64Opnd:$src, ZERO_64), 1>,
 909         GPR_64;
 910   def : MipsInstAlias<"dadd $rs, $rt, $imm",
 911                       (DADDi GPR64Opnd:$rs, GPR64Opnd:$rt, simm16_64:$imm),
 912                       0>, ISA_MIPS3_NOT_32R6_64R6;
 913   def : MipsInstAlias<"dadd $rs, $imm",
 914                       (DADDi GPR64Opnd:$rs, GPR64Opnd:$rs, simm16_64:$imm),
 915                       0>, ISA_MIPS3_NOT_32R6_64R6;
 916   def : MipsInstAlias<"daddu $rs, $rt, $imm",
 917                       (DADDiu GPR64Opnd:$rs, GPR64Opnd:$rt, simm16_64:$imm),
 918                       0>, ISA_MIPS3;
 919   def : MipsInstAlias<"daddu $rs, $imm",
 920                       (DADDiu GPR64Opnd:$rs, GPR64Opnd:$rs, simm16_64:$imm),
 921                       0>, ISA_MIPS3;
 922
 923   defm : OneOrTwoOperandMacroImmediateAlias<"and", ANDi64, GPR64Opnd, imm64>,
 924          ISA_MIPS3, GPR_64;
 925
 926   defm : OneOrTwoOperandMacroImmediateAlias<"or", ORi64, GPR64Opnd, imm64>,
 927          ISA_MIPS3, GPR_64;
 928
 929   defm : OneOrTwoOperandMacroImmediateAlias<"xor", XORi64, GPR64Opnd, imm64>,
 930          ISA_MIPS3, GPR_64;
 931 }
 932 let AdditionalPredicates = [NotInMicroMips] in {
 933   def : MipsInstAlias<"dneg $rt, $rs",
 934                       (DSUB GPR64Opnd:$rt, ZERO_64, GPR64Opnd:$rs), 1>,
 935                       ISA_MIPS3;
 936   def : MipsInstAlias<"dneg $rt",
 937                       (DSUB GPR64Opnd:$rt, ZERO_64, GPR64Opnd:$rt), 1>,
 938                       ISA_MIPS3;
 939   def : MipsInstAlias<"dnegu $rt, $rs",
 940                       (DSUBu GPR64Opnd:$rt, ZERO_64, GPR64Opnd:$rs), 1>,
 941                       ISA_MIPS3;
 942   def : MipsInstAlias<"dnegu $rt",
 943                       (DSUBu GPR64Opnd:$rt, ZERO_64, GPR64Opnd:$rt), 1>,
 944                       ISA_MIPS3;
 945 }
 946 def : MipsInstAlias<"dsubi $rs, $rt, $imm",
 947                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rt,
 948                            InvertedImOperand64:$imm),
 949                     0>, ISA_MIPS3_NOT_32R6_64R6;
 950 def : MipsInstAlias<"dsubi $rs, $imm",
 951                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rs,
 952                            InvertedImOperand64:$imm),
 953                     0>, ISA_MIPS3_NOT_32R6_64R6;
 954 def : MipsInstAlias<"dsub $rs, $rt, $imm",
 955                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rt,
 956                            InvertedImOperand64:$imm),
 957                     0>, ISA_MIPS3_NOT_32R6_64R6;
 958 def : MipsInstAlias<"dsub $rs, $imm",
 959                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rs,
 960                            InvertedImOperand64:$imm),
 961                     0>, ISA_MIPS3_NOT_32R6_64R6;
 962 let AdditionalPredicates = [NotInMicroMips] in {
 963   def : MipsInstAlias<"dsubu $rt, $rs, $imm",
 964                       (DADDiu GPR64Opnd:$rt, GPR64Opnd:$rs,
 965                               InvertedImOperand64:$imm), 0>, ISA_MIPS3;
 966   def : MipsInstAlias<"dsubu $rs, $imm",
 967                       (DADDiu GPR64Opnd:$rs, GPR64Opnd:$rs,
 968                               InvertedImOperand64:$imm), 0>, ISA_MIPS3;
 969 }
 970 def : MipsInstAlias<"dsra $rd, $rt, $rs",
 971                     (DSRAV GPR64Opnd:$rd, GPR64Opnd:$rt, GPR32Opnd:$rs), 0>,
 972                     ISA_MIPS3;
 973 let AdditionalPredicates = [NotInMicroMips] in {
 974   def : MipsInstAlias<"dsll $rd, $rt, $rs",
 975                       (DSLLV GPR64Opnd:$rd, GPR64Opnd:$rt, GPR32Opnd:$rs), 0>,
 976                       ISA_MIPS3;
 977   def : MipsInstAlias<"dsrl $rd, $rt, $rs",
 978                       (DSRLV GPR64Opnd:$rd, GPR64Opnd:$rt, GPR32Opnd:$rs), 0>,
 979                       ISA_MIPS3;
 980   def : MipsInstAlias<"dsrl $rd, $rt",
 981                       (DSRLV GPR64Opnd:$rd, GPR64Opnd:$rd, GPR32Opnd:$rt), 0>,
 982                       ISA_MIPS3;
 983   def : MipsInstAlias<"dsll $rd, $rt",
 984                       (DSLLV GPR64Opnd:$rd, GPR64Opnd:$rd, GPR32Opnd:$rt), 0>,
 985                       ISA_MIPS3;
 986   def : MipsInstAlias<"dins $rt, $rs, $pos, $size",
 987                       (DINSM GPR64Opnd:$rt, GPR64Opnd:$rs, uimm5:$pos,
 988                              uimm_range_2_64:$size), 0>, ISA_MIPS64R2;
 989   def : MipsInstAlias<"dins $rt, $rs, $pos, $size",
 990                       (DINSU GPR64Opnd:$rt, GPR64Opnd:$rs, uimm5_plus32:$pos,
 991                              uimm5_plus1:$size), 0>, ISA_MIPS64R2;
 992   def : MipsInstAlias<"dext $rt, $rs, $pos, $size",
 993                       (DEXTM GPR64Opnd:$rt, GPR64Opnd:$rs, uimm5:$pos,
 994                              uimm5_plus33:$size), 0>, ISA_MIPS64R2;
 995   def : MipsInstAlias<"dext $rt, $rs, $pos, $size",
 996                       (DEXTU GPR64Opnd:$rt, GPR64Opnd:$rs, uimm5_plus32:$pos,
 997                              uimm5_plus1:$size), 0>, ISA_MIPS64R2;
 998   def : MipsInstAlias<"jalr.hb $rs", (JALR_HB64 RA_64, GPR64Opnd:$rs), 1>,
 999         ISA_MIPS64;
1000 // Two operand (implicit 0 selector) versions:
1001   def : MipsInstAlias<"dmtc0 $rt, $rd",
1002                       (DMTC0 COP0Opnd:$rd, GPR64Opnd:$rt, 0), 0>;
1003   def : MipsInstAlias<"dmfc0 $rt, $rd",
1004                       (DMFC0 GPR64Opnd:$rt, COP0Opnd:$rd, 0), 0>;
1005   def : MipsInstAlias<"dmfgc0 $rt, $rd",
1006                       (DMFGC0 GPR64Opnd:$rt, COP0Opnd:$rd, 0), 0>,
1007                       ISA_MIPS64R5, ASE_VIRT;
1008   def : MipsInstAlias<"dmtgc0 $rt, $rd",
1009                       (DMTGC0 COP0Opnd:$rd, GPR64Opnd:$rt, 0), 0>,
1010                       ISA_MIPS64R5, ASE_VIRT;
1011 }
1012 def : MipsInstAlias<"dmfc2 $rt, $rd", (DMFC2 GPR64Opnd:$rt, COP2Opnd:$rd, 0), 0>;
1013 def : MipsInstAlias<"dmtc2 $rt, $rd", (DMTC2 COP2Opnd:$rd, GPR64Opnd:$rt, 0), 0>;
1014
1015 def : MipsInstAlias<"synciobdma", (SYNC 0x2), 0>, ASE_MIPS64_CNMIPS;
1016 def : MipsInstAlias<"syncs", (SYNC 0x6), 0>, ASE_MIPS64_CNMIPS;
1017 def : MipsInstAlias<"syncw", (SYNC 0x4), 0>, ASE_MIPS64_CNMIPS;
1018 def : MipsInstAlias<"syncws", (SYNC 0x5), 0>, ASE_MIPS64_CNMIPS;
1019
1020 // cnMIPS Aliases.
1021
1022 // bbit* with $p 32-63 converted to bbit*32 with $p 0-31
1023 def : MipsInstAlias<"bbit0 $rs, $p, $offset",
1024                     (BBIT032 GPR64Opnd:$rs, uimm5_plus32_normalize_64:$p,
1025                              brtarget:$offset), 0>,
1026       ASE_CNMIPS;
1027 def : MipsInstAlias<"bbit1 $rs, $p, $offset",
1028                     (BBIT132 GPR64Opnd:$rs, uimm5_plus32_normalize_64:$p,
1029                              brtarget:$offset), 0>,
1030       ASE_CNMIPS;
1031
1032 // exts with $pos 32-63 in converted to exts32 with $pos 0-31
1033 def : MipsInstAlias<"exts $rt, $rs, $pos, $lenm1",
1034                     (EXTS32 GPR64Opnd:$rt, GPR64Opnd:$rs,
1035                             uimm5_plus32_normalize:$pos, uimm5:$lenm1), 0>,
1036       ASE_MIPS64_CNMIPS;
1037 def : MipsInstAlias<"exts $rt, $pos, $lenm1",
1038                     (EXTS32 GPR64Opnd:$rt, GPR64Opnd:$rt,
1039                             uimm5_plus32_normalize:$pos, uimm5:$lenm1), 0>,
1040       ASE_MIPS64_CNMIPS;
1041
1042 // cins with $pos 32-63 in converted to cins32 with $pos 0-31
1043 def : MipsInstAlias<"cins $rt, $rs, $pos, $lenm1",
1044                     (CINS32 GPR64Opnd:$rt, GPR64Opnd:$rs,
1045                             uimm5_plus32_normalize:$pos, uimm5:$lenm1), 0>,
1046       ASE_MIPS64_CNMIPS;
1047 def : MipsInstAlias<"cins $rt, $pos, $lenm1",
1048                     (CINS32 GPR64Opnd:$rt, GPR64Opnd:$rt,
1049                             uimm5_plus32_normalize:$pos, uimm5:$lenm1), 0>,
1050       ASE_MIPS64_CNMIPS;
1051
1052 //===----------------------------------------------------------------------===//
1053 // Assembler Pseudo Instructions
1054 //===----------------------------------------------------------------------===//
1055
1056 class LoadImmediate64<string instr_asm, Operand Od, RegisterOperand RO> :
1057   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm64),
1058                      !strconcat(instr_asm, "\t$rt, $imm64")> ;
1059 def LoadImm64 : LoadImmediate64<"dli", imm64, GPR64Opnd>;
1060
1061 def LoadAddrReg64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rt), (ins mem:$addr),
1062                                        "dla\t$rt, $addr">;
1063 def LoadAddrImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rt), (ins imm64:$imm64),
1064                                        "dla\t$rt, $imm64">;
1065
1066 def DMULImmMacro : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rs, GPR64Opnd:$rt,
1067                                                   simm32_relaxed:$imm),
1068                                      "dmul\t$rs, $rt, $imm">,
1069                    ISA_MIPS3_NOT_32R6_64R6;
1070 def DMULOMacro : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rs, GPR64Opnd:$rt,
1071                                                 GPR64Opnd:$rd),
1072                                    "dmulo\t$rs, $rt, $rd">,
1073                  ISA_MIPS3_NOT_32R6_64R6;
1074 def DMULOUMacro : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rs, GPR64Opnd:$rt,
1075                                                  GPR64Opnd:$rd),
1076                                     "dmulou\t$rs, $rt, $rd">,
1077                   ISA_MIPS3_NOT_32R6_64R6;
1078
1079 def DMULMacro : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rs, GPR64Opnd:$rt,
1080                                                GPR64Opnd:$rd),
1081                                   "dmul\t$rs, $rt, $rd"> {
1082   let InsnPredicates = [HasMips3, NotMips64r6, NotCnMips];
1083 }
1084
1085 let AdditionalPredicates = [NotInMicroMips] in {
1086   def DSDivMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1087                                      (ins GPR64Opnd:$rs, GPR64Opnd:$rt),
1088                                      "ddiv\t$rd, $rs, $rt">,
1089                    ISA_MIPS3_NOT_32R6_64R6;
1090   def DSDivIMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1091                                       (ins GPR64Opnd:$rs, imm64:$imm),
1092                                       "ddiv\t$rd, $rs, $imm">,
1093                     ISA_MIPS3_NOT_32R6_64R6;
1094   def DUDivMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1095                                      (ins GPR64Opnd:$rs, GPR64Opnd:$rt),
1096                                      "ddivu\t$rd, $rs, $rt">,
1097                    ISA_MIPS3_NOT_32R6_64R6;
1098   def DUDivIMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1099                                       (ins GPR64Opnd:$rs, imm64:$imm),
1100                                       "ddivu\t$rd, $rs, $imm">,
1101                     ISA_MIPS3_NOT_32R6_64R6;
1102
1103   // GAS expands 'div' and 'ddiv' differently when the destination
1104   // register is $zero and the instruction is in the two operand
1105   // form. 'ddiv' gets expanded, while 'div' is not expanded.
1106
1107   def : MipsInstAlias<"ddiv $rs, $rt", (DSDivMacro GPR64Opnd:$rs,
1108                                                GPR64Opnd:$rs,
1109                                                GPR64Opnd:$rt), 0>,
1110         ISA_MIPS3_NOT_32R6_64R6;
1111   def : MipsInstAlias<"ddiv $rd, $imm", (DSDivIMacro GPR64Opnd:$rd,
1112                                                      GPR64Opnd:$rd,
1113                                                      imm64:$imm), 0>,
1114         ISA_MIPS3_NOT_32R6_64R6;
1115
1116   // GAS expands 'divu' and 'ddivu' differently when the destination
1117   // register is $zero and the instruction is in the two operand
1118   // form. 'ddivu' gets expanded, while 'divu' is not expanded.
1119
1120   def : MipsInstAlias<"ddivu $rt, $rs", (DUDivMacro GPR64Opnd:$rt,
1121                                                     GPR64Opnd:$rt,
1122                                                     GPR64Opnd:$rs), 0>,
1123         ISA_MIPS3_NOT_32R6_64R6;
1124   def : MipsInstAlias<"ddivu $rd, $imm", (DUDivIMacro GPR64Opnd:$rd,
1125                                                       GPR64Opnd:$rd,
1126                                                       imm64:$imm), 0>,
1127         ISA_MIPS3_NOT_32R6_64R6;
1128   def DSRemMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1129                                      (ins GPR64Opnd:$rs, GPR64Opnd:$rt),
1130                                      "drem\t$rd, $rs, $rt">,
1131                    ISA_MIPS3_NOT_32R6_64R6;
1132   def DSRemIMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1133                                       (ins GPR64Opnd:$rs, simm32_relaxed:$imm),
1134                                       "drem\t$rd, $rs, $imm">,
1135                     ISA_MIPS3_NOT_32R6_64R6;
1136   def DURemMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1137                                      (ins GPR64Opnd:$rs, GPR64Opnd:$rt),
1138                                      "dremu\t$rd, $rs, $rt">,
1139                    ISA_MIPS3_NOT_32R6_64R6;
1140   def DURemIMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1141                                       (ins GPR64Opnd:$rs, simm32_relaxed:$imm),
1142                                       "dremu\t$rd, $rs, $imm">,
1143                     ISA_MIPS3_NOT_32R6_64R6;
1144   def : MipsInstAlias<"drem $rt, $rs", (DSRemMacro GPR64Opnd:$rt,
1145                                                    GPR64Opnd:$rt,
1146                                                    GPR64Opnd:$rs), 0>,
1147         ISA_MIPS3_NOT_32R6_64R6;
1148   def : MipsInstAlias<"drem $rd, $imm", (DSRemIMacro GPR64Opnd:$rd,
1149                                                      GPR64Opnd:$rd,
1150                                                      simm32_relaxed:$imm), 0>,
1151         ISA_MIPS3_NOT_32R6_64R6;
1152   def : MipsInstAlias<"dremu $rt, $rs", (DURemMacro GPR64Opnd:$rt,
1153                                                     GPR64Opnd:$rt,
1154                                                     GPR64Opnd:$rs), 0>,
1155         ISA_MIPS3_NOT_32R6_64R6;
1156   def : MipsInstAlias<"dremu $rd, $imm", (DURemIMacro GPR64Opnd:$rd,
1157                                                       GPR64Opnd:$rd,
1158                                                       simm32_relaxed:$imm), 0>,
1159         ISA_MIPS3_NOT_32R6_64R6;
1160 }
1161
1162 def NORImm64 : NORIMM_DESC_BASE<GPR64Opnd, imm64>, GPR_64;
1163 def : MipsInstAlias<"nor\t$rs, $imm", (NORImm64 GPR64Opnd:$rs, GPR64Opnd:$rs,
1164                                                 imm64:$imm)>, GPR_64;
1165 def SLTImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rs),
1166                                  (ins GPR64Opnd:$rt, imm64:$imm),
1167                                  "slt\t$rs, $rt, $imm">, GPR_64;
1168 def : MipsInstAlias<"slt\t$rs, $imm", (SLTImm64 GPR64Opnd:$rs, GPR64Opnd:$rs,
1169                                                 imm64:$imm)>, GPR_64;
1170 def SLTUImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rs),
1171                                   (ins GPR64Opnd:$rt, imm64:$imm),
1172                                   "sltu\t$rs, $rt, $imm">, GPR_64;
1173 def : MipsInstAlias<"sltu\t$rs, $imm", (SLTUImm64 GPR64Opnd:$rs, GPR64Opnd:$rs,
1174                                                   imm64:$imm)>, GPR_64;
1175
1176 def SGEImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1177                                  (ins GPR64Opnd:$rs, imm64:$imm),
1178                                  "sge\t$rd, $rs, $imm">, GPR_64;
1179 def : MipsInstAlias<"sge $rs, $imm", (SGEImm64 GPR64Opnd:$rs,
1180                                                GPR64Opnd:$rs,
1181                                                imm64:$imm), 0>, GPR_64;
1182
1183 def SGEUImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1184                                   (ins GPR64Opnd:$rs, imm64:$imm),
1185                                   "sgeu\t$rd, $rs, $imm">, GPR_64;
1186 def : MipsInstAlias<"sgeu $rs, $imm", (SGEUImm64 GPR64Opnd:$rs,
1187                                                  GPR64Opnd:$rs,
1188                                                  imm64:$imm), 0>, GPR_64;
1189
1190 def SGTImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1191                                  (ins GPR64Opnd:$rs, imm64:$imm),
1192                                  "sgt\t$rd, $rs, $imm">, GPR_64;
1193 def : MipsInstAlias<"sgt $rs, $imm", (SGTImm64 GPR64Opnd:$rs,
1194                                                GPR64Opnd:$rs,
1195                                                imm64:$imm), 0>, GPR_64;
1196
1197 def SGTUImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1198                                   (ins GPR64Opnd:$rs, imm64:$imm),
1199                                   "sgtu\t$rd, $rs, $imm">, GPR_64;
1200 def : MipsInstAlias<"sgtu $rs, $imm", (SGTUImm64 GPR64Opnd:$rs,
1201                                                  GPR64Opnd:$rs,
1202                                                  imm64:$imm), 0>, GPR_64;
1203
1204 def : MipsInstAlias<"rdhwr $rt, $rs",
1205                     (RDHWR64 GPR64Opnd:$rt, HWRegsOpnd:$rs, 0), 1>, GPR_64;