contrib/llvm-project/llvm/lib/Target/Mips/Mips64InstrInfo.td

   1 //===- Mips64InstrInfo.td - Mips64 Instruction Information -*- tablegen -*-===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file describes Mips64 instructions.
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 //===----------------------------------------------------------------------===//
  14 // Mips Operand, Complex Patterns and Transformations Definitions.
  15 //===----------------------------------------------------------------------===//
  16
  17 // shamt must fit in 6 bits.
  18 def immZExt6 : ImmLeaf<i32, [{return Imm == (Imm & 0x3f);}]>;
  19 def timmZExt6 : TImmLeaf<i32, [{return Imm == (Imm & 0x3f);}]>;
  20
  21 // Node immediate fits as 10-bit sign extended on target immediate.
  22 // e.g. seqi, snei
  23 def immSExt10_64 : PatLeaf<(i64 imm),
  24                            [{ return isInt<10>(N->getSExtValue()); }]>;
  25
  26 def immZExt16_64 : PatLeaf<(i64 imm),
  27                            [{ return isUInt<16>(N->getZExtValue()); }]>;
  28
  29 def immZExt5_64 : ImmLeaf<i64, [{ return Imm == (Imm & 0x1f); }]>;
  30
  31 // Transformation function: get log2 of low 32 bits of immediate
  32 def Log2LO : SDNodeXForm<imm, [{
  33   return getImm(N, Log2_64((unsigned) N->getZExtValue()));
  34 }]>;
  35
  36 // Transformation function: get log2 of high 32 bits of immediate
  37 def Log2HI : SDNodeXForm<imm, [{
  38   return getImm(N, Log2_64((unsigned) (N->getZExtValue() >> 32)));
  39 }]>;
  40
  41 // Predicate: True if immediate is a power of 2 and fits 32 bits
  42 def PowerOf2LO : PatLeaf<(imm), [{
  43   if (N->getValueType(0) == MVT::i64) {
  44     uint64_t Imm = N->getZExtValue();
  45     return isPowerOf2_64(Imm) && (Imm & 0xffffffff) == Imm;
  46   }
  47   else
  48     return false;
  49 }]>;
  50
  51 // Predicate: True if immediate is a power of 2 and exceeds 32 bits
  52 def PowerOf2HI : PatLeaf<(imm), [{
  53   if (N->getValueType(0) == MVT::i64) {
  54     uint64_t Imm = N->getZExtValue();
  55     return isPowerOf2_64(Imm) && (Imm & 0xffffffff00000000) == Imm;
  56   }
  57   else
  58     return false;
  59 }]>;
  60
  61 def PowerOf2LO_i32 : PatLeaf<(imm), [{
  62   if (N->getValueType(0) == MVT::i32) {
  63     uint64_t Imm = N->getZExtValue();
  64     return isPowerOf2_32(Imm) && isUInt<32>(Imm);
  65   }
  66   else
  67     return false;
  68 }]>;
  69
  70 def assertzext_lt_i32 : PatFrag<(ops node:$src), (assertzext node:$src), [{
  71   return cast<VTSDNode>(N->getOperand(1))->getVT().bitsLT(MVT::i32);
  72 }]>;
  73
  74 //===----------------------------------------------------------------------===//
  75 // Instructions specific format
  76 //===----------------------------------------------------------------------===//
  77 let usesCustomInserter = 1 in {
  78   def ATOMIC_LOAD_ADD_I64  : Atomic2Ops<atomic_load_add_64, GPR64>;
  79   def ATOMIC_LOAD_SUB_I64  : Atomic2Ops<atomic_load_sub_64, GPR64>;
  80   def ATOMIC_LOAD_AND_I64  : Atomic2Ops<atomic_load_and_64, GPR64>;
  81   def ATOMIC_LOAD_OR_I64   : Atomic2Ops<atomic_load_or_64, GPR64>;
  82   def ATOMIC_LOAD_XOR_I64  : Atomic2Ops<atomic_load_xor_64, GPR64>;
  83   def ATOMIC_LOAD_NAND_I64 : Atomic2Ops<atomic_load_nand_64, GPR64>;
  84   def ATOMIC_SWAP_I64      : Atomic2Ops<atomic_swap_64, GPR64>;
  85   def ATOMIC_CMP_SWAP_I64  : AtomicCmpSwap<atomic_cmp_swap_64, GPR64>;
  86 }
  87
  88 def ATOMIC_LOAD_ADD_I64_POSTRA  : Atomic2OpsPostRA<GPR64>;
  89 def ATOMIC_LOAD_SUB_I64_POSTRA  : Atomic2OpsPostRA<GPR64>;
  90 def ATOMIC_LOAD_AND_I64_POSTRA  : Atomic2OpsPostRA<GPR64>;
  91 def ATOMIC_LOAD_OR_I64_POSTRA   : Atomic2OpsPostRA<GPR64>;
  92 def ATOMIC_LOAD_XOR_I64_POSTRA  : Atomic2OpsPostRA<GPR64>;
  93 def ATOMIC_LOAD_NAND_I64_POSTRA : Atomic2OpsPostRA<GPR64>;
  94
  95 def ATOMIC_SWAP_I64_POSTRA      : Atomic2OpsPostRA<GPR64>;
  96
  97 def ATOMIC_CMP_SWAP_I64_POSTRA  : AtomicCmpSwapPostRA<GPR64>;
  98
  99 /// Pseudo instructions for loading and storing accumulator registers.
 100 let isPseudo = 1, isCodeGenOnly = 1, hasNoSchedulingInfo = 1 in {
 101   def LOAD_ACC128  : Load<"", ACC128>;
 102   def STORE_ACC128 : Store<"", ACC128>;
 103 }
 104
 105 //===----------------------------------------------------------------------===//
 106 // Instruction definition
 107 //===----------------------------------------------------------------------===//
 108 let DecoderNamespace = "Mips64" in {
 109 /// Arithmetic Instructions (ALU Immediate)
 110 def DADDi   : ArithLogicI<"daddi", simm16_64, GPR64Opnd, II_DADDI>,
 111               ADDI_FM<0x18>, ISA_MIPS3_NOT_32R6_64R6;
 112 let AdditionalPredicates = [NotInMicroMips] in {
 113   def DADDiu : ArithLogicI<"daddiu", simm16_64, GPR64Opnd, II_DADDIU,
 114                            immSExt16, add>,
 115                ADDI_FM<0x19>, IsAsCheapAsAMove, ISA_MIPS3;
 116 }
 117
 118 let isCodeGenOnly = 1 in {
 119 def SLTi64  : SetCC_I<"slti", setlt, simm16_64, immSExt16, GPR64Opnd>,
 120               SLTI_FM<0xa>, GPR_64;
 121 def SLTiu64 : SetCC_I<"sltiu", setult, simm16_64, immSExt16, GPR64Opnd>,
 122               SLTI_FM<0xb>, GPR_64;
 123 def ANDi64 : ArithLogicI<"andi", uimm16_64, GPR64Opnd, II_AND, immZExt16, and>,
 124              ADDI_FM<0xc>, GPR_64;
 125 def ORi64   : ArithLogicI<"ori", uimm16_64, GPR64Opnd, II_OR, immZExt16, or>,
 126               ADDI_FM<0xd>, GPR_64;
 127 def XORi64  : ArithLogicI<"xori", uimm16_64, GPR64Opnd, II_XOR, immZExt16, xor>,
 128               ADDI_FM<0xe>, GPR_64;
 129 def LUi64   : LoadUpper<"lui", GPR64Opnd, uimm16_64_relaxed>, LUI_FM, GPR_64;
 130 }
 131
 132 /// Arithmetic Instructions (3-Operand, R-Type)
 133 let AdditionalPredicates = [NotInMicroMips] in {
 134   def DADD   : ArithLogicR<"dadd", GPR64Opnd, 1, II_DADD>, ADD_FM<0, 0x2c>,
 135                ISA_MIPS3;
 136   def DADDu  : ArithLogicR<"daddu", GPR64Opnd, 1, II_DADDU, add>,
 137                ADD_FM<0, 0x2d>, ISA_MIPS3;
 138   def DSUBu  : ArithLogicR<"dsubu", GPR64Opnd, 0, II_DSUBU, sub>,
 139                ADD_FM<0, 0x2f>, ISA_MIPS3;
 140   def DSUB   : ArithLogicR<"dsub", GPR64Opnd, 0, II_DSUB>, ADD_FM<0, 0x2e>,
 141                ISA_MIPS3;
 142 }
 143
 144 let isCodeGenOnly = 1 in {
 145 def SLT64  : SetCC_R<"slt", setlt, GPR64Opnd>, ADD_FM<0, 0x2a>, GPR_64;
 146 def SLTu64 : SetCC_R<"sltu", setult, GPR64Opnd>, ADD_FM<0, 0x2b>, GPR_64;
 147 def AND64  : ArithLogicR<"and", GPR64Opnd, 1, II_AND, and>, ADD_FM<0, 0x24>,
 148              GPR_64;
 149 def OR64   : ArithLogicR<"or", GPR64Opnd, 1, II_OR, or>, ADD_FM<0, 0x25>,
 150              GPR_64;
 151 def XOR64  : ArithLogicR<"xor", GPR64Opnd, 1, II_XOR, xor>, ADD_FM<0, 0x26>,
 152              GPR_64;
 153 def NOR64  : LogicNOR<"nor", GPR64Opnd>, ADD_FM<0, 0x27>, GPR_64;
 154 }
 155
 156 /// Shift Instructions
 157 let AdditionalPredicates = [NotInMicroMips] in {
 158   def DSLL : shift_rotate_imm<"dsll", uimm6, GPR64Opnd, II_DSLL, shl,
 159                               immZExt6>,
 160              SRA_FM<0x38, 0>, ISA_MIPS3;
 161   def DSRL : shift_rotate_imm<"dsrl", uimm6, GPR64Opnd, II_DSRL, srl,
 162                               immZExt6>,
 163              SRA_FM<0x3a, 0>, ISA_MIPS3;
 164   def DSRA : shift_rotate_imm<"dsra", uimm6, GPR64Opnd, II_DSRA, sra,
 165                               immZExt6>,
 166              SRA_FM<0x3b, 0>, ISA_MIPS3;
 167   def DSLLV  : shift_rotate_reg<"dsllv", GPR64Opnd, II_DSLLV, shl>,
 168                SRLV_FM<0x14, 0>, ISA_MIPS3;
 169   def DSRAV  : shift_rotate_reg<"dsrav", GPR64Opnd, II_DSRAV, sra>,
 170                SRLV_FM<0x17, 0>, ISA_MIPS3;
 171   def DSRLV  : shift_rotate_reg<"dsrlv", GPR64Opnd, II_DSRLV, srl>,
 172                SRLV_FM<0x16, 0>, ISA_MIPS3;
 173   def DSLL32 : shift_rotate_imm<"dsll32", uimm5, GPR64Opnd, II_DSLL32>,
 174                SRA_FM<0x3c, 0>, ISA_MIPS3;
 175   def DSRL32 : shift_rotate_imm<"dsrl32", uimm5, GPR64Opnd, II_DSRL32>,
 176                SRA_FM<0x3e, 0>, ISA_MIPS3;
 177   def DSRA32 : shift_rotate_imm<"dsra32", uimm5, GPR64Opnd, II_DSRA32>,
 178                SRA_FM<0x3f, 0>, ISA_MIPS3;
 179
 180 // Rotate Instructions
 181   def DROTR  : shift_rotate_imm<"drotr", uimm6, GPR64Opnd, II_DROTR, rotr,
 182                                 immZExt6>,
 183                SRA_FM<0x3a, 1>, ISA_MIPS64R2;
 184   def DROTRV : shift_rotate_reg<"drotrv", GPR64Opnd, II_DROTRV, rotr>,
 185                SRLV_FM<0x16, 1>, ISA_MIPS64R2;
 186   def DROTR32 : shift_rotate_imm<"drotr32", uimm5, GPR64Opnd, II_DROTR32>,
 187                 SRA_FM<0x3e, 1>, ISA_MIPS64R2;
 188 }
 189
 190 /// Load and Store Instructions
 191 ///  aligned
 192 let isCodeGenOnly = 1 in {
 193 def LB64  : Load<"lb", GPR64Opnd, sextloadi8, II_LB>, LW_FM<0x20>, GPR_64;
 194 def LBu64 : Load<"lbu", GPR64Opnd, zextloadi8, II_LBU>, LW_FM<0x24>, GPR_64;
 195 def LH64  : Load<"lh", GPR64Opnd, sextloadi16, II_LH>, LW_FM<0x21>, GPR_64;
 196 def LHu64 : Load<"lhu", GPR64Opnd, zextloadi16, II_LHU>, LW_FM<0x25>, GPR_64;
 197 def LW64  : Load<"lw", GPR64Opnd, sextloadi32, II_LW>, LW_FM<0x23>, GPR_64;
 198 def SB64  : Store<"sb", GPR64Opnd, truncstorei8, II_SB>, LW_FM<0x28>, GPR_64;
 199 def SH64  : Store<"sh", GPR64Opnd, truncstorei16, II_SH>, LW_FM<0x29>,
 200             GPR_64;
 201 def SW64  : Store<"sw", GPR64Opnd, truncstorei32, II_SW>, LW_FM<0x2b>,
 202             GPR_64;
 203 }
 204
 205 let AdditionalPredicates = [NotInMicroMips] in {
 206   def LWu : MMRel, Load<"lwu", GPR64Opnd, zextloadi32, II_LWU>,
 207             LW_FM<0x27>, ISA_MIPS3;
 208   def LD  : LoadMemory<"ld", GPR64Opnd, mem_simmptr, load, II_LD>,
 209             LW_FM<0x37>, ISA_MIPS3;
 210   def SD  : StoreMemory<"sd", GPR64Opnd, mem_simmptr, store, II_SD>,
 211             LW_FM<0x3f>, ISA_MIPS3;
 212 }
 213
 214
 215
 216 /// load/store left/right
 217 let isCodeGenOnly = 1 in {
 218 def LWL64 : LoadLeftRight<"lwl", MipsLWL, GPR64Opnd, II_LWL>, LW_FM<0x22>,
 219             GPR_64;
 220 def LWR64 : LoadLeftRight<"lwr", MipsLWR, GPR64Opnd, II_LWR>, LW_FM<0x26>,
 221             GPR_64;
 222 def SWL64 : StoreLeftRight<"swl", MipsSWL, GPR64Opnd, II_SWL>, LW_FM<0x2a>,
 223             GPR_64;
 224 def SWR64 : StoreLeftRight<"swr", MipsSWR, GPR64Opnd, II_SWR>, LW_FM<0x2e>,
 225             GPR_64;
 226 }
 227
 228 def LDL   : LoadLeftRight<"ldl", MipsLDL, GPR64Opnd, II_LDL>, LW_FM<0x1a>,
 229             ISA_MIPS3_NOT_32R6_64R6;
 230 def LDR   : LoadLeftRight<"ldr", MipsLDR, GPR64Opnd, II_LDR>, LW_FM<0x1b>,
 231             ISA_MIPS3_NOT_32R6_64R6;
 232 def SDL   : StoreLeftRight<"sdl", MipsSDL, GPR64Opnd, II_SDL>, LW_FM<0x2c>,
 233             ISA_MIPS3_NOT_32R6_64R6;
 234 def SDR   : StoreLeftRight<"sdr", MipsSDR, GPR64Opnd, II_SDR>, LW_FM<0x2d>,
 235             ISA_MIPS3_NOT_32R6_64R6;
 236
 237 /// Load-linked, Store-conditional
 238 let AdditionalPredicates = [NotInMicroMips] in {
 239   def LLD : LLBase<"lld", GPR64Opnd, mem_simmptr>, LW_FM<0x34>,
 240             ISA_MIPS3_NOT_32R6_64R6;
 241 }
 242 def SCD : SCBase<"scd", GPR64Opnd>, LW_FM<0x3c>, ISA_MIPS3_NOT_32R6_64R6;
 243
 244 let AdditionalPredicates = [NotInMicroMips],
 245     DecoderNamespace = "Mips32_64_PTR64" in {
 246 def LL64 : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>, PTR_64,
 247            ISA_MIPS2_NOT_32R6_64R6;
 248 def SC64 : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>, PTR_64,
 249            ISA_MIPS2_NOT_32R6_64R6;
 250 def JR64   : IndirectBranch<"jr", GPR64Opnd>, MTLO_FM<8>, PTR_64;
 251 }
 252
 253 def JALR64 : JumpLinkReg<"jalr", GPR64Opnd>, JALR_FM, PTR_64;
 254
 255 /// Jump and Branch Instructions
 256 let isCodeGenOnly = 1 in {
 257   def BEQ64  : CBranch<"beq", brtarget, seteq, GPR64Opnd>, BEQ_FM<4>,
 258                GPR_64;
 259   def BNE64  : CBranch<"bne", brtarget, setne, GPR64Opnd>, BEQ_FM<5>,
 260                GPR_64;
 261   def BGEZ64 : CBranchZero<"bgez", brtarget, setge, GPR64Opnd>, BGEZ_FM<1, 1>,
 262                GPR_64;
 263   def BGTZ64 : CBranchZero<"bgtz", brtarget, setgt, GPR64Opnd>, BGEZ_FM<7, 0>,
 264                GPR_64;
 265   def BLEZ64 : CBranchZero<"blez", brtarget, setle, GPR64Opnd>, BGEZ_FM<6, 0>,
 266                GPR_64;
 267   def BLTZ64 : CBranchZero<"bltz", brtarget, setlt, GPR64Opnd>, BGEZ_FM<1, 0>,
 268                GPR_64;
 269   let AdditionalPredicates = [NoIndirectJumpGuards] in
 270     def JALR64Pseudo : JumpLinkRegPseudo<GPR64Opnd, JALR, RA, GPR32Opnd>,
 271                        PTR_64;
 272 }
 273 let AdditionalPredicates = [NotInMicroMips],
 274     DecoderNamespace = "Mips64" in {
 275   def JR_HB64 : JR_HB_DESC<GPR64Opnd>, JR_HB_ENC, ISA_MIPS64_NOT_64R6;
 276   def JALR_HB64 : JALR_HB_DESC<GPR64Opnd>, JALR_HB_ENC, ISA_MIPS64R2;
 277 }
 278 def PseudoReturn64 : PseudoReturnBase<GPR64Opnd>, GPR_64;
 279
 280 let AdditionalPredicates = [NotInMips16Mode, NotInMicroMips,
 281                             NoIndirectJumpGuards] in {
 282   def TAILCALLREG64 : TailCallReg<JR64, GPR64Opnd>, ISA_MIPS3_NOT_32R6_64R6,
 283                       PTR_64;
 284   def PseudoIndirectBranch64 : PseudoIndirectBranchBase<JR64, GPR64Opnd>,
 285                                ISA_MIPS3_NOT_32R6_64R6;
 286 }
 287
 288 let AdditionalPredicates = [NotInMips16Mode, NotInMicroMips,
 289                             UseIndirectJumpsHazard] in {
 290   def TAILCALLREGHB64 : TailCallReg<JR_HB64, GPR64Opnd>,
 291                         ISA_MIPS32R2_NOT_32R6_64R6, PTR_64;
 292   def PseudoIndirectHazardBranch64 : PseudoIndirectBranchBase<JR_HB64,
 293                                                               GPR64Opnd>,
 294                                      ISA_MIPS32R2_NOT_32R6_64R6, PTR_64;
 295 }
 296
 297 /// Multiply and Divide Instructions.
 298 let AdditionalPredicates = [NotInMicroMips] in {
 299   def DMULT  : Mult<"dmult", II_DMULT, GPR64Opnd, [HI0_64, LO0_64]>,
 300                MULT_FM<0, 0x1c>, ISA_MIPS3_NOT_32R6_64R6;
 301   def DMULTu : Mult<"dmultu", II_DMULTU, GPR64Opnd, [HI0_64, LO0_64]>,
 302                MULT_FM<0, 0x1d>, ISA_MIPS3_NOT_32R6_64R6;
 303 }
 304 def PseudoDMULT  : MultDivPseudo<DMULT, ACC128, GPR64Opnd, MipsMult,
 305                                  II_DMULT>, ISA_MIPS3_NOT_32R6_64R6;
 306 def PseudoDMULTu : MultDivPseudo<DMULTu, ACC128, GPR64Opnd, MipsMultu,
 307                                  II_DMULTU>, ISA_MIPS3_NOT_32R6_64R6;
 308 let AdditionalPredicates = [NotInMicroMips] in {
 309   def DSDIV : Div<"ddiv", II_DDIV, GPR64Opnd, [HI0_64, LO0_64]>,
 310               MULT_FM<0, 0x1e>, ISA_MIPS3_NOT_32R6_64R6;
 311   def DUDIV : Div<"ddivu", II_DDIVU, GPR64Opnd, [HI0_64, LO0_64]>,
 312               MULT_FM<0, 0x1f>, ISA_MIPS3_NOT_32R6_64R6;
 313 }
 314 def PseudoDSDIV : MultDivPseudo<DSDIV, ACC128, GPR64Opnd, MipsDivRem,
 315                                 II_DDIV, 0, 1, 1>, ISA_MIPS3_NOT_32R6_64R6;
 316 def PseudoDUDIV : MultDivPseudo<DUDIV, ACC128, GPR64Opnd, MipsDivRemU,
 317                                 II_DDIVU, 0, 1, 1>, ISA_MIPS3_NOT_32R6_64R6;
 318
 319 let isCodeGenOnly = 1 in {
 320 def MTHI64 : MoveToLOHI<"mthi", GPR64Opnd, [HI0_64]>, MTLO_FM<0x11>,
 321              ISA_MIPS3_NOT_32R6_64R6;
 322 def MTLO64 : MoveToLOHI<"mtlo", GPR64Opnd, [LO0_64]>, MTLO_FM<0x13>,
 323              ISA_MIPS3_NOT_32R6_64R6;
 324 def MFHI64 : MoveFromLOHI<"mfhi", GPR64Opnd, AC0_64>, MFLO_FM<0x10>,
 325              ISA_MIPS3_NOT_32R6_64R6;
 326 def MFLO64 : MoveFromLOHI<"mflo", GPR64Opnd, AC0_64>, MFLO_FM<0x12>,
 327              ISA_MIPS3_NOT_32R6_64R6;
 328 def PseudoMFHI64 : PseudoMFLOHI<GPR64, ACC128, MipsMFHI>,
 329                    ISA_MIPS3_NOT_32R6_64R6;
 330 def PseudoMFLO64 : PseudoMFLOHI<GPR64, ACC128, MipsMFLO>,
 331                    ISA_MIPS3_NOT_32R6_64R6;
 332 def PseudoMTLOHI64 : PseudoMTLOHI<ACC128, GPR64>, ISA_MIPS3_NOT_32R6_64R6;
 333
 334 /// Sign Ext In Register Instructions.
 335 def SEB64 : SignExtInReg<"seb", i8, GPR64Opnd, II_SEB>, SEB_FM<0x10, 0x20>,
 336             ISA_MIPS32R2, GPR_64;
 337 def SEH64 : SignExtInReg<"seh", i16, GPR64Opnd, II_SEH>, SEB_FM<0x18, 0x20>,
 338             ISA_MIPS32R2, GPR_64;
 339 }
 340
 341 /// Count Leading
 342 let AdditionalPredicates = [NotInMicroMips] in {
 343   def DCLZ : CountLeading0<"dclz", GPR64Opnd, II_DCLZ>, CLO_FM<0x24>,
 344              ISA_MIPS64_NOT_64R6, GPR_64;
 345   def DCLO : CountLeading1<"dclo", GPR64Opnd, II_DCLO>, CLO_FM<0x25>,
 346              ISA_MIPS64_NOT_64R6, GPR_64;
 347
 348 /// Double Word Swap Bytes/HalfWords
 349   def DSBH : SubwordSwap<"dsbh", GPR64Opnd, II_DSBH>, SEB_FM<2, 0x24>,
 350              ISA_MIPS64R2;
 351   def DSHD : SubwordSwap<"dshd", GPR64Opnd, II_DSHD>, SEB_FM<5, 0x24>,
 352              ISA_MIPS64R2;
 353
 354   def LEA_ADDiu64 : EffectiveAddress<"daddiu", GPR64Opnd>, LW_FM<0x19>,
 355                     GPR_64;
 356 }
 357
 358 let isCodeGenOnly = 1 in
 359 def RDHWR64 : ReadHardware<GPR64Opnd, HWRegsOpnd>, RDHWR_FM, GPR_64;
 360
 361 let AdditionalPredicates = [NotInMicroMips] in {
 362   // The 'pos + size' constraints for code generation are enforced by the
 363   // code that lowers into MipsISD::Ext.
 364   // For assembly parsing, we alias dextu and dextm to dext, and match by
 365   // operand were possible then check the 'pos + size' in MipsAsmParser.
 366   // We override the generated decoder to enforce that dext always comes out
 367   // for dextm and dextu like binutils.
 368   let DecoderMethod = "DecodeDEXT" in {
 369     def DEXT : ExtBase<"dext", GPR64Opnd, uimm5_report_uimm6,
 370                        uimm5_plus1_report_uimm6, immZExt5, immZExt5Plus1,
 371                        MipsExt>, EXT_FM<3>, ISA_MIPS64R2;
 372     def DEXTM : ExtBase<"dextm", GPR64Opnd, uimm5, uimm5_plus33, immZExt5,
 373                         immZExt5Plus33, MipsExt>, EXT_FM<1>, ISA_MIPS64R2;
 374     def DEXTU : ExtBase<"dextu", GPR64Opnd, uimm5_plus32, uimm5_plus1,
 375                         immZExt5Plus32, immZExt5Plus1, MipsExt>, EXT_FM<2>,
 376                         ISA_MIPS64R2;
 377   }
 378   // The 'pos + size' constraints for code generation are enforced by the
 379   // code that lowers into MipsISD::Ins.
 380   // For assembly parsing, we alias dinsu and dinsm to dins, and match by
 381   // operand were possible then check the 'pos + size' in MipsAsmParser.
 382   // We override the generated decoder to enforce that dins always comes out
 383   // for dinsm and dinsu like binutils.
 384   let DecoderMethod = "DecodeDINS" in {
 385     def DINS  : InsBase<"dins", GPR64Opnd, uimm6, uimm5_inssize_plus1,
 386                         immZExt5, immZExt5Plus1>, EXT_FM<7>,
 387                 ISA_MIPS64R2;
 388     def DINSU : InsBase<"dinsu", GPR64Opnd, uimm5_plus32, uimm5_inssize_plus1,
 389                         immZExt5Plus32, immZExt5Plus1>,
 390                 EXT_FM<6>, ISA_MIPS64R2;
 391     def DINSM : InsBase<"dinsm", GPR64Opnd, uimm5, uimm_range_2_64,
 392                         immZExt5, immZExtRange2To64>,
 393                 EXT_FM<5>, ISA_MIPS64R2;
 394   }
 395 }
 396
 397 let isCodeGenOnly = 1, AdditionalPredicates = [NotInMicroMips] in {
 398   def DEXT64_32 : InstSE<(outs GPR64Opnd:$rt),
 399                          (ins GPR32Opnd:$rs, uimm5_report_uimm6:$pos,
 400                               uimm5_plus1:$size),
 401                          "dext $rt, $rs, $pos, $size", [], II_EXT, FrmR, "dext">,
 402                   EXT_FM<3>, ISA_MIPS64R2;
 403 }
 404
 405 let isCodeGenOnly = 1, rs = 0, shamt = 0 in {
 406   def DSLL64_32 : FR<0x00, 0x3c, (outs GPR64:$rd), (ins GPR32:$rt),
 407                      "dsll\t$rd, $rt, 32", [], II_DSLL>, GPR_64;
 408   let isMoveReg = 1 in {
 409     def SLL64_32 : FR<0x0, 0x00, (outs GPR64:$rd), (ins GPR32:$rt),
 410                       "sll\t$rd, $rt, 0", [], II_SLL>, GPR_64;
 411     def SLL64_64 : FR<0x0, 0x00, (outs GPR64:$rd), (ins GPR64:$rt),
 412                       "sll\t$rd, $rt, 0", [], II_SLL>, GPR_64;
 413   }
 414 }
 415
 416 // We need the following pseudo instruction to avoid offset calculation for
 417 // long branches.  See the comment in file MipsLongBranch.cpp for detailed
 418 // explanation.
 419
 420 // Expands to: lui $dst, %highest/%higher/%hi/%lo($tgt)
 421 def LONG_BRANCH_LUi2Op_64 :
 422     PseudoSE<(outs GPR64Opnd:$dst), (ins brtarget:$tgt), []>, GPR_64 {
 423   bit hasNoSchedulingInfo = 1;
 424 }
 425 // Expands to: addiu $dst, %highest/%higher/%hi/%lo($tgt)
 426 def LONG_BRANCH_DADDiu2Op :
 427     PseudoSE<(outs GPR64Opnd:$dst), (ins GPR64Opnd:$src, brtarget:$tgt), []>,
 428     GPR_64 {
 429   bit hasNoSchedulingInfo = 1;
 430 }
 431 // Expands to: daddiu $dst, $src, %PART($tgt - $baltgt)
 432 // where %PART may be %hi or %lo, depending on the relocation kind
 433 // that $tgt is annotated with.
 434 def LONG_BRANCH_DADDiu :
 435     PseudoSE<(outs GPR64Opnd:$dst),
 436              (ins GPR64Opnd:$src, brtarget:$tgt, brtarget:$baltgt), []>,
 437     GPR_64 {
 438   bit hasNoSchedulingInfo = 1;
 439 }
 440
 441 // Cavium Octeon cnMIPS instructions
 442 let DecoderNamespace = "CnMips",
 443     // FIXME: The lack of HasStdEnc is probably a bug
 444     EncodingPredicates = []<Predicate> in {
 445
 446 class Count1s<string opstr, RegisterOperand RO>:
 447   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 448          [(set RO:$rd, (ctpop RO:$rs))], II_POP, FrmR, opstr> {
 449   let TwoOperandAliasConstraint = "$rd = $rs";
 450 }
 451
 452 class ExtsCins<string opstr, InstrItinClass itin, RegisterOperand RO,
 453                PatFrag PosImm, SDPatternOperator Op = null_frag>:
 454   InstSE<(outs RO:$rt), (ins RO:$rs, uimm5:$pos, uimm5:$lenm1),
 455          !strconcat(opstr, "\t$rt, $rs, $pos, $lenm1"),
 456          [(set RO:$rt, (Op RO:$rs, PosImm:$pos, imm:$lenm1))],
 457          itin, FrmR, opstr> {
 458   let TwoOperandAliasConstraint = "$rt = $rs";
 459 }
 460
 461 class SetCC64_R<string opstr, PatFrag cond_op> :
 462   InstSE<(outs GPR64Opnd:$rd), (ins GPR64Opnd:$rs, GPR64Opnd:$rt),
 463          !strconcat(opstr, "\t$rd, $rs, $rt"),
 464          [(set GPR64Opnd:$rd, (zext (cond_op GPR64Opnd:$rs,
 465                                              GPR64Opnd:$rt)))],
 466          II_SEQ_SNE, FrmR, opstr> {
 467   let TwoOperandAliasConstraint = "$rd = $rs";
 468 }
 469
 470 class SetCC64_I<string opstr, PatFrag cond_op>:
 471   InstSE<(outs GPR64Opnd:$rt), (ins GPR64Opnd:$rs, simm10_64:$imm10),
 472          !strconcat(opstr, "\t$rt, $rs, $imm10"),
 473          [(set GPR64Opnd:$rt, (zext (cond_op GPR64Opnd:$rs,
 474                                              immSExt10_64:$imm10)))],
 475          II_SEQI_SNEI, FrmI, opstr> {
 476   let TwoOperandAliasConstraint = "$rt = $rs";
 477 }
 478
 479 class CBranchBitNum<string opstr, DAGOperand opnd, PatFrag cond_op,
 480                     RegisterOperand RO, Operand ImmOp, bits<64> shift = 1> :
 481   InstSE<(outs), (ins RO:$rs, ImmOp:$p, opnd:$offset),
 482          !strconcat(opstr, "\t$rs, $p, $offset"),
 483          [(brcond (i32 (cond_op (and RO:$rs, (shl shift, immZExt5_64:$p)), 0)),
 484                   bb:$offset)], II_BBIT, FrmI, opstr> {
 485   let isBranch = 1;
 486   let isTerminator = 1;
 487   let hasDelaySlot = 1;
 488   let Defs = [AT];
 489 }
 490
 491 class MFC2OP<string asmstr, RegisterOperand RO, InstrItinClass itin> :
 492   InstSE<(outs RO:$rt, uimm16:$imm16), (ins),
 493          !strconcat(asmstr, "\t$rt, $imm16"), [], itin, FrmFR>;
 494
 495 // Unsigned Byte Add
 496 def BADDu  : ArithLogicR<"baddu", GPR64Opnd, 1, II_BADDU>,
 497              ADD_FM<0x1c, 0x28>, ASE_CNMIPS {
 498   let Pattern = [(set GPR64Opnd:$rd,
 499                       (and (add GPR64Opnd:$rs, GPR64Opnd:$rt), 255))];
 500 }
 501
 502 // Branch on Bit Clear /+32
 503 def BBIT0  : CBranchBitNum<"bbit0", brtarget, seteq, GPR64Opnd,
 504                            uimm5_64_report_uimm6>, BBIT_FM<0x32>, ASE_CNMIPS;
 505 def BBIT032: CBranchBitNum<"bbit032", brtarget, seteq, GPR64Opnd, uimm5_64,
 506                            0x100000000>, BBIT_FM<0x36>, ASE_CNMIPS;
 507
 508 // Branch on Bit Set /+32
 509 def BBIT1  : CBranchBitNum<"bbit1", brtarget, setne, GPR64Opnd,
 510                            uimm5_64_report_uimm6>, BBIT_FM<0x3a>, ASE_CNMIPS;
 511 def BBIT132: CBranchBitNum<"bbit132", brtarget, setne, GPR64Opnd, uimm5_64,
 512                            0x100000000>, BBIT_FM<0x3e>, ASE_CNMIPS;
 513
 514 // Multiply Doubleword to GPR
 515 def DMUL  : ArithLogicR<"dmul", GPR64Opnd, 1, II_DMUL, mul>,
 516             ADD_FM<0x1c, 0x03>, ASE_CNMIPS {
 517   let Defs = [HI0, LO0, P0, P1, P2];
 518 }
 519
 520 let AdditionalPredicates = [NotInMicroMips] in {
 521   // Extract a signed bit field /+32
 522   def EXTS  : ExtsCins<"exts", II_EXT, GPR64Opnd, immZExt5>, EXTS_FM<0x3a>,
 523               ASE_MIPS64_CNMIPS;
 524   def EXTS32: ExtsCins<"exts32", II_EXT, GPR64Opnd, immZExt5Plus32>,
 525               EXTS_FM<0x3b>, ASE_MIPS64_CNMIPS;
 526
 527   // Clear and insert a bit field /+32
 528   def CINS  : ExtsCins<"cins", II_INS, GPR64Opnd, immZExt5, MipsCIns>,
 529               EXTS_FM<0x32>, ASE_MIPS64_CNMIPS;
 530   def CINS32: ExtsCins<"cins32", II_INS, GPR64Opnd, immZExt5Plus32, MipsCIns>,
 531               EXTS_FM<0x33>, ASE_MIPS64_CNMIPS;
 532   let isCodeGenOnly = 1 in {
 533     def CINS_i32 : ExtsCins<"cins", II_INS, GPR32Opnd, immZExt5, MipsCIns>,
 534                    EXTS_FM<0x32>, ASE_MIPS64_CNMIPS;
 535     def CINS64_32 :InstSE<(outs GPR64Opnd:$rt),
 536                           (ins GPR32Opnd:$rs, uimm5:$pos, uimm5:$lenm1),
 537                           "cins\t$rt, $rs, $pos, $lenm1", [], II_INS, FrmR,
 538                           "cins">,
 539                    EXTS_FM<0x32>, ASE_MIPS64_CNMIPS;
 540   }
 541 }
 542
 543 // Move to multiplier/product register
 544 def MTM0   : MoveToLOHI<"mtm0", GPR64Opnd, [MPL0, P0, P1, P2]>, MTMR_FM<0x08>,
 545              ASE_CNMIPS;
 546 def MTM1   : MoveToLOHI<"mtm1", GPR64Opnd, [MPL1, P0, P1, P2]>, MTMR_FM<0x0c>,
 547              ASE_CNMIPS;
 548 def MTM2   : MoveToLOHI<"mtm2", GPR64Opnd, [MPL2, P0, P1, P2]>, MTMR_FM<0x0d>,
 549              ASE_CNMIPS;
 550 def MTP0   : MoveToLOHI<"mtp0", GPR64Opnd, [P0]>, MTMR_FM<0x09>, ASE_CNMIPS;
 551 def MTP1   : MoveToLOHI<"mtp1", GPR64Opnd, [P1]>, MTMR_FM<0x0a>, ASE_CNMIPS;
 552 def MTP2   : MoveToLOHI<"mtp2", GPR64Opnd, [P2]>, MTMR_FM<0x0b>, ASE_CNMIPS;
 553
 554 // Count Ones in a Word/Doubleword
 555 def POP   : Count1s<"pop", GPR32Opnd>, POP_FM<0x2c>, ASE_CNMIPS;
 556 def DPOP  : Count1s<"dpop", GPR64Opnd>, POP_FM<0x2d>, ASE_CNMIPS;
 557
 558 // Set on equal/not equal
 559 def SEQ   : SetCC64_R<"seq", seteq>, SEQ_FM<0x2a>, ASE_CNMIPS;
 560 def SEQi  : SetCC64_I<"seqi", seteq>, SEQI_FM<0x2e>, ASE_CNMIPS;
 561 def SNE   : SetCC64_R<"sne", setne>, SEQ_FM<0x2b>, ASE_CNMIPS;
 562 def SNEi  : SetCC64_I<"snei", setne>, SEQI_FM<0x2f>, ASE_CNMIPS;
 563
 564 // 192-bit x 64-bit Unsigned Multiply and Add
 565 def V3MULU: ArithLogicR<"v3mulu", GPR64Opnd, 0, II_DMUL>, ADD_FM<0x1c, 0x11>,
 566             ASE_CNMIPS {
 567   let Defs = [P0, P1, P2];
 568 }
 569
 570 // 64-bit Unsigned Multiply and Add Move
 571 def VMM0  : ArithLogicR<"vmm0", GPR64Opnd, 0, II_DMUL>, ADD_FM<0x1c, 0x10>,
 572             ASE_CNMIPS {
 573   let Defs = [MPL0, P0, P1, P2];
 574 }
 575
 576 // 64-bit Unsigned Multiply and Add
 577 def VMULU : ArithLogicR<"vmulu", GPR64Opnd, 0, II_DMUL>, ADD_FM<0x1c, 0x0f>,
 578             ASE_CNMIPS {
 579   let Defs = [MPL1, MPL2, P0, P1, P2];
 580 }
 581
 582 // Move between CPU and coprocessor registers
 583 def DMFC2_OCTEON : MFC2OP<"dmfc2", GPR64Opnd, II_DMFC2>, MFC2OP_FM<0x12, 1>,
 584                    ASE_CNMIPS;
 585 def DMTC2_OCTEON : MFC2OP<"dmtc2", GPR64Opnd, II_DMTC2>, MFC2OP_FM<0x12, 5>,
 586                    ASE_CNMIPS;
 587 }
 588
 589 // Cavium Octeon+ cnMIPS instructions
 590 let DecoderNamespace = "CnMipsP",
 591     // FIXME: The lack of HasStdEnc is probably a bug
 592     EncodingPredicates = []<Predicate> in {
 593
 594 class Saa<string opstr>:
 595   InstSE<(outs), (ins GPR64Opnd:$rt, GPR64Opnd:$rs),
 596          !strconcat(opstr, "\t$rt, (${rs})"), [], NoItinerary, FrmR, opstr>;
 597
 598 def SAA  : Saa<"saa">,  SAA_FM<0x18>, ASE_CNMIPSP;
 599 def SAAD : Saa<"saad">, SAA_FM<0x19>, ASE_CNMIPSP;
 600
 601 def SaaAddr  : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rt, mem:$addr),
 602                                  "saa\t$rt, $addr">, ASE_CNMIPSP;
 603 def SaadAddr : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rt, mem:$addr),
 604                                  "saad\t$rt, $addr">, ASE_CNMIPSP;
 605 }
 606
 607 }
 608
 609 /// Move between CPU and coprocessor registers
 610 let DecoderNamespace = "Mips64" in {
 611 def DMFC0 : MFC3OP<"dmfc0", GPR64Opnd, COP0Opnd, II_DMFC0>,
 612             MFC3OP_FM<0x10, 1, 0>, ISA_MIPS3, GPR_64;
 613 def DMTC0 : MTC3OP<"dmtc0", COP0Opnd, GPR64Opnd, II_DMTC0>,
 614             MFC3OP_FM<0x10, 5, 0>, ISA_MIPS3, GPR_64;
 615 def DMFC2 : MFC3OP<"dmfc2", GPR64Opnd, COP2Opnd, II_DMFC2>,
 616             MFC3OP_FM<0x12, 1, 0>, ISA_MIPS3, GPR_64;
 617 def DMTC2 : MTC3OP<"dmtc2", COP2Opnd, GPR64Opnd, II_DMTC2>,
 618             MFC3OP_FM<0x12, 5, 0>, ISA_MIPS3, GPR_64;
 619 }
 620
 621 /// Move between CPU and guest coprocessor registers (Virtualization ASE)
 622 let DecoderNamespace = "Mips64" in {
 623   def DMFGC0 : MFC3OP<"dmfgc0", GPR64Opnd, COP0Opnd, II_DMFGC0>,
 624                MFC3OP_FM<0x10, 3, 1>, ISA_MIPS64R5, ASE_VIRT;
 625   def DMTGC0 : MTC3OP<"dmtgc0", COP0Opnd, GPR64Opnd, II_DMTGC0>,
 626                MFC3OP_FM<0x10, 3, 3>, ISA_MIPS64R5, ASE_VIRT;
 627 }
 628
 629 let AdditionalPredicates = [UseIndirectJumpsHazard] in
 630   def JALRHB64Pseudo : JumpLinkRegPseudo<GPR64Opnd, JALR_HB64, RA_64>, PTR_64;
 631
 632 //===----------------------------------------------------------------------===//
 633 //  Arbitrary patterns that map to one or more instructions
 634 //===----------------------------------------------------------------------===//
 635
 636 // Materialize i64 constants.
 637 defm : MaterializeImms<i64, ZERO_64, DADDiu, LUi64, ORi64>, ISA_MIPS3, GPR_64;
 638
 639 def : MipsPat<(i64 immZExt32Low16Zero:$imm),
 640               (DSLL (ORi64 ZERO_64, (HI16 imm:$imm)), 16)>, ISA_MIPS3, GPR_64;
 641
 642 def : MipsPat<(i64 immZExt32:$imm),
 643               (ORi64 (DSLL (ORi64 ZERO_64, (HI16 imm:$imm)), 16),
 644                      (LO16 imm:$imm))>, ISA_MIPS3, GPR_64;
 645
 646 // extended loads
 647 def : MipsPat<(i64 (extloadi1  addr:$src)), (LB64 addr:$src)>, ISA_MIPS3,
 648       GPR_64;
 649 def : MipsPat<(i64 (extloadi8  addr:$src)), (LB64 addr:$src)>, ISA_MIPS3,
 650       GPR_64;
 651 def : MipsPat<(i64 (extloadi16 addr:$src)), (LH64 addr:$src)>, ISA_MIPS3,
 652       GPR_64;
 653 def : MipsPat<(i64 (extloadi32 addr:$src)), (LW64 addr:$src)>, ISA_MIPS3,
 654       GPR_64;
 655
 656 // hi/lo relocs
 657 let AdditionalPredicates = [NotInMicroMips] in
 658 defm : MipsHiLoRelocs<LUi64, DADDiu, ZERO_64, GPR64Opnd>, ISA_MIPS3, GPR_64,
 659        SYM_32;
 660
 661 def : MipsPat<(MipsGotHi tglobaladdr:$in), (LUi64 tglobaladdr:$in)>, ISA_MIPS3,
 662       GPR_64;
 663 def : MipsPat<(MipsGotHi texternalsym:$in), (LUi64 texternalsym:$in)>,
 664       ISA_MIPS3, GPR_64;
 665
 666 def : MipsPat<(MipsTlsHi tglobaltlsaddr:$in), (LUi64 tglobaltlsaddr:$in)>,
 667       ISA_MIPS3, GPR_64;
 668
 669 // highest/higher/hi/lo relocs
 670 let AdditionalPredicates = [NotInMicroMips] in {
 671   def : MipsPat<(MipsJmpLink (i64 texternalsym:$dst)),
 672                 (JAL texternalsym:$dst)>, ISA_MIPS3, GPR_64, SYM_64;
 673
 674   def : MipsPat<(MipsHighest (i64 tglobaladdr:$in)),
 675                 (LUi64 tglobaladdr:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 676   def : MipsPat<(MipsHighest (i64 tblockaddress:$in)),
 677                 (LUi64 tblockaddress:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 678   def : MipsPat<(MipsHighest (i64 tjumptable:$in)),
 679                 (LUi64 tjumptable:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 680   def : MipsPat<(MipsHighest (i64 tconstpool:$in)),
 681                 (LUi64 tconstpool:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 682   def : MipsPat<(MipsHighest (i64 texternalsym:$in)),
 683                 (LUi64 texternalsym:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 684
 685   def : MipsPat<(MipsHigher (i64 tglobaladdr:$in)),
 686                 (DADDiu ZERO_64, tglobaladdr:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 687   def : MipsPat<(MipsHigher (i64 tblockaddress:$in)),
 688                 (DADDiu ZERO_64, tblockaddress:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 689   def : MipsPat<(MipsHigher (i64 tjumptable:$in)),
 690                 (DADDiu ZERO_64, tjumptable:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 691   def : MipsPat<(MipsHigher (i64 tconstpool:$in)),
 692                 (DADDiu ZERO_64, tconstpool:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 693   def : MipsPat<(MipsHigher (i64 texternalsym:$in)),
 694                 (DADDiu ZERO_64, texternalsym:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 695
 696   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 tglobaladdr:$lo))),
 697                 (DADDiu GPR64:$hi, tglobaladdr:$lo)>, ISA_MIPS3, GPR_64, SYM_64;
 698   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 tblockaddress:$lo))),
 699                 (DADDiu GPR64:$hi, tblockaddress:$lo)>, ISA_MIPS3, GPR_64,
 700                 SYM_64;
 701   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 tjumptable:$lo))),
 702                 (DADDiu GPR64:$hi, tjumptable:$lo)>, ISA_MIPS3, GPR_64, SYM_64;
 703   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 tconstpool:$lo))),
 704                 (DADDiu GPR64:$hi, tconstpool:$lo)>, ISA_MIPS3, GPR_64, SYM_64;
 705   def : MipsPat<(add GPR64:$hi, (MipsHigher (i64 texternalsym:$lo))),
 706                 (DADDiu GPR64:$hi, texternalsym:$lo)>,
 707                 ISA_MIPS3, GPR_64, SYM_64;
 708
 709   def : MipsPat<(MipsHi (i64 tglobaladdr:$in)),
 710                 (DADDiu ZERO_64, tglobaladdr:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 711   def : MipsPat<(MipsHi (i64 tblockaddress:$in)),
 712                 (DADDiu ZERO_64, tblockaddress:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 713   def : MipsPat<(MipsHi (i64 tjumptable:$in)),
 714                 (DADDiu ZERO_64, tjumptable:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 715   def : MipsPat<(MipsHi (i64 tconstpool:$in)),
 716                 (DADDiu ZERO_64, tconstpool:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 717   def : MipsPat<(MipsHi (i64 texternalsym:$in)),
 718                 (DADDiu ZERO_64, texternalsym:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 719
 720   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 tglobaladdr:$lo))),
 721                 (DADDiu GPR64:$hi, tglobaladdr:$lo)>, ISA_MIPS3, GPR_64, SYM_64;
 722   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 tblockaddress:$lo))),
 723                 (DADDiu GPR64:$hi, tblockaddress:$lo)>, ISA_MIPS3, GPR_64,
 724                 SYM_64;
 725   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 tjumptable:$lo))),
 726                 (DADDiu GPR64:$hi, tjumptable:$lo)>, ISA_MIPS3, GPR_64, SYM_64;
 727   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 tconstpool:$lo))),
 728                 (DADDiu GPR64:$hi, tconstpool:$lo)>, ISA_MIPS3, GPR_64, SYM_64;
 729   def : MipsPat<(add GPR64:$hi, (MipsHi (i64 texternalsym:$lo))),
 730                 (DADDiu GPR64:$hi, texternalsym:$lo)>,
 731                 ISA_MIPS3, GPR_64, SYM_64;
 732
 733   def : MipsPat<(MipsLo (i64 tglobaladdr:$in)),
 734                 (DADDiu ZERO_64, tglobaladdr:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 735   def : MipsPat<(MipsLo (i64 tblockaddress:$in)),
 736                 (DADDiu ZERO_64, tblockaddress:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 737   def : MipsPat<(MipsLo (i64 tjumptable:$in)),
 738                 (DADDiu ZERO_64, tjumptable:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 739   def : MipsPat<(MipsLo (i64 tconstpool:$in)),
 740                 (DADDiu ZERO_64, tconstpool:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 741   def : MipsPat<(MipsLo (i64 tglobaltlsaddr:$in)),
 742                 (DADDiu ZERO_64, tglobaltlsaddr:$in)>,
 743                 ISA_MIPS3, GPR_64, SYM_64;
 744   def : MipsPat<(MipsLo (i64 texternalsym:$in)),
 745                 (DADDiu ZERO_64, texternalsym:$in)>, ISA_MIPS3, GPR_64, SYM_64;
 746
 747   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tglobaladdr:$lo))),
 748                 (DADDiu GPR64:$hi, tglobaladdr:$lo)>, ISA_MIPS3, GPR_64, SYM_64;
 749   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tblockaddress:$lo))),
 750                 (DADDiu GPR64:$hi, tblockaddress:$lo)>, ISA_MIPS3, GPR_64,
 751                 SYM_64;
 752   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tjumptable:$lo))),
 753                 (DADDiu GPR64:$hi, tjumptable:$lo)>, ISA_MIPS3, GPR_64, SYM_64;
 754   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tconstpool:$lo))),
 755                 (DADDiu GPR64:$hi, tconstpool:$lo)>, ISA_MIPS3, GPR_64, SYM_64;
 756   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 tglobaltlsaddr:$lo))),
 757                 (DADDiu GPR64:$hi, tglobaltlsaddr:$lo)>, ISA_MIPS3, GPR_64,
 758                 SYM_64;
 759   def : MipsPat<(add GPR64:$hi, (MipsLo (i64 texternalsym:$lo))),
 760                 (DADDiu GPR64:$hi, texternalsym:$lo)>,
 761                 ISA_MIPS3, GPR_64, SYM_64;
 762 }
 763
 764 // gp_rel relocs
 765 def : MipsPat<(add GPR64:$gp, (MipsGPRel tglobaladdr:$in)),
 766               (DADDiu GPR64:$gp, tglobaladdr:$in)>, ISA_MIPS3, ABI_N64;
 767 def : MipsPat<(add GPR64:$gp, (MipsGPRel tconstpool:$in)),
 768               (DADDiu GPR64:$gp, tconstpool:$in)>, ISA_MIPS3, ABI_N64;
 769
 770 def : WrapperPat<tglobaladdr, DADDiu, GPR64>, ISA_MIPS3, GPR_64;
 771 def : WrapperPat<tconstpool, DADDiu, GPR64>, ISA_MIPS3, GPR_64;
 772 def : WrapperPat<texternalsym, DADDiu, GPR64>, ISA_MIPS3, GPR_64;
 773 def : WrapperPat<tblockaddress, DADDiu, GPR64>, ISA_MIPS3, GPR_64;
 774 def : WrapperPat<tjumptable, DADDiu, GPR64>, ISA_MIPS3, GPR_64;
 775 def : WrapperPat<tglobaltlsaddr, DADDiu, GPR64>, ISA_MIPS3, GPR_64;
 776
 777
 778 defm : BrcondPats<GPR64, BEQ64, BEQ, BNE64, SLT64, SLTu64, SLTi64, SLTiu64,
 779                   ZERO_64>, ISA_MIPS3, GPR_64;
 780 def : MipsPat<(brcond (i32 (setlt i64:$lhs, 1)), bb:$dst),
 781               (BLEZ64 i64:$lhs, bb:$dst)>, ISA_MIPS3, GPR_64;
 782 def : MipsPat<(brcond (i32 (setgt i64:$lhs, -1)), bb:$dst),
 783               (BGEZ64 i64:$lhs, bb:$dst)>, ISA_MIPS3, GPR_64;
 784
 785 // setcc patterns
 786 let AdditionalPredicates = [NotInMicroMips] in {
 787   defm : SeteqPats<GPR64, SLTiu64, XOR64, SLTu64, ZERO_64>, ISA_MIPS3, GPR_64;
 788   defm : SetlePats<GPR64, XORi, SLT64, SLTu64>, ISA_MIPS3, GPR_64;
 789   defm : SetgtPats<GPR64, SLT64, SLTu64>, ISA_MIPS3, GPR_64;
 790   defm : SetgePats<GPR64, XORi, SLT64, SLTu64>, ISA_MIPS3, GPR_64;
 791   defm : SetgeImmPats<GPR64, XORi, SLTi64, SLTiu64>, ISA_MIPS3, GPR_64;
 792 }
 793 // truncate
 794 def : MipsPat<(trunc (assertsext GPR64:$src)),
 795               (EXTRACT_SUBREG GPR64:$src, sub_32)>, ISA_MIPS3, GPR_64;
 796 // The forward compatibility strategy employed by MIPS requires us to treat
 797 // values as being sign extended to an infinite number of bits. This allows
 798 // existing software to run without modification on any future MIPS
 799 // implementation (e.g. 128-bit, or 1024-bit). Being compatible with this
 800 // strategy requires that truncation acts as a sign-extension for values being
 801 // fed into instructions operating on 32-bit values. Such instructions have
 802 // undefined results if this is not true.
 803 // For our case, this means that we can't issue an extract_subreg for nodes
 804 // such as (trunc:i32 (assertzext:i64 X, i32)), because the sign-bit of the
 805 // lower subreg would not be replicated into the upper half.
 806 def : MipsPat<(trunc (assertzext_lt_i32 GPR64:$src)),
 807               (EXTRACT_SUBREG GPR64:$src, sub_32)>, ISA_MIPS3, GPR_64;
 808 def : MipsPat<(i32 (trunc GPR64:$src)),
 809               (SLL (EXTRACT_SUBREG GPR64:$src, sub_32), 0)>, ISA_MIPS3, GPR_64;
 810
 811 // variable shift instructions patterns
 812 def : MipsPat<(shl GPR64:$rt, (i32 (trunc GPR64:$rs))),
 813               (DSLLV GPR64:$rt, (EXTRACT_SUBREG GPR64:$rs, sub_32))>,
 814               ISA_MIPS3, GPR_64;
 815 def : MipsPat<(srl GPR64:$rt, (i32 (trunc GPR64:$rs))),
 816               (DSRLV GPR64:$rt, (EXTRACT_SUBREG GPR64:$rs, sub_32))>,
 817               ISA_MIPS3, GPR_64;
 818 def : MipsPat<(sra GPR64:$rt, (i32 (trunc GPR64:$rs))),
 819               (DSRAV GPR64:$rt, (EXTRACT_SUBREG GPR64:$rs, sub_32))>,
 820               ISA_MIPS3, GPR_64;
 821 def : MipsPat<(rotr GPR64:$rt, (i32 (trunc GPR64:$rs))),
 822               (DROTRV GPR64:$rt, (EXTRACT_SUBREG GPR64:$rs, sub_32))>,
 823               ISA_MIPS3, GPR_64;
 824
 825 // 32-to-64-bit extension
 826 def : MipsPat<(i64 (anyext GPR32:$src)),
 827               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>,
 828       ISA_MIPS3, GPR_64;
 829 def : MipsPat<(i64 (zext GPR32:$src)), (DSRL (DSLL64_32 GPR32:$src), 32)>,
 830       ISA_MIPS3, GPR_64;
 831 def : MipsPat<(i64 (sext GPR32:$src)), (SLL64_32 GPR32:$src)>, ISA_MIPS3,
 832       GPR_64;
 833
 834 let AdditionalPredicates = [NotInMicroMips] in {
 835   def : MipsPat<(i64 (zext GPR32:$src)), (DEXT64_32 GPR32:$src, 0, 32)>,
 836         ISA_MIPS64R2, GPR_64;
 837   def : MipsPat<(i64 (zext (i32 (shl GPR32:$rt, immZExt5:$imm)))),
 838                 (CINS64_32 GPR32:$rt, imm:$imm, (immZExt5To31 imm:$imm))>,
 839         ISA_MIPS64R2, GPR_64, ASE_MIPS64_CNMIPS;
 840 }
 841
 842 // Sign extend in register
 843 def : MipsPat<(i64 (sext_inreg GPR64:$src, i32)),
 844               (SLL64_64 GPR64:$src)>, ISA_MIPS3, GPR_64;
 845
 846 // bswap MipsPattern
 847 def : MipsPat<(bswap GPR64:$rt), (DSHD (DSBH GPR64:$rt))>, ISA_MIPS64R2;
 848
 849 // Carry pattern
 850 let AdditionalPredicates = [NotInMicroMips] in {
 851   def : MipsPat<(subc GPR64:$lhs, GPR64:$rhs),
 852                 (DSUBu GPR64:$lhs, GPR64:$rhs)>, ISA_MIPS3, GPR_64;
 853   def : MipsPat<(addc GPR64:$lhs, GPR64:$rhs),
 854                 (DADDu GPR64:$lhs, GPR64:$rhs)>, ISA_MIPS3, ASE_NOT_DSP, GPR_64;
 855   def : MipsPat<(addc GPR64:$lhs, immSExt16:$imm),
 856                 (DADDiu GPR64:$lhs, imm:$imm)>, ISA_MIPS3, ASE_NOT_DSP, GPR_64;
 857 }
 858
 859 // Octeon bbit0/bbit1 MipsPattern
 860 def : MipsPat<(brcond (i32 (seteq (and i64:$lhs, PowerOf2LO:$mask), 0)), bb:$dst),
 861               (BBIT0 i64:$lhs, (Log2LO PowerOf2LO:$mask), bb:$dst)>,
 862               ISA_MIPS64R2, ASE_MIPS64_CNMIPS;
 863 def : MipsPat<(brcond (i32 (seteq (and i64:$lhs, PowerOf2HI:$mask), 0)), bb:$dst),
 864               (BBIT032 i64:$lhs, (Log2HI PowerOf2HI:$mask), bb:$dst)>,
 865               ISA_MIPS64R2, ASE_MIPS64_CNMIPS;
 866 def : MipsPat<(brcond (i32 (setne (and i64:$lhs, PowerOf2LO:$mask), 0)), bb:$dst),
 867               (BBIT1 i64:$lhs, (Log2LO PowerOf2LO:$mask), bb:$dst)>,
 868               ISA_MIPS64R2, ASE_MIPS64_CNMIPS;
 869 def : MipsPat<(brcond (i32 (setne (and i64:$lhs, PowerOf2HI:$mask), 0)), bb:$dst),
 870               (BBIT132 i64:$lhs, (Log2HI PowerOf2HI:$mask), bb:$dst)>,
 871               ISA_MIPS64R2, ASE_MIPS64_CNMIPS;
 872 def : MipsPat<(brcond (i32 (seteq (and i32:$lhs, PowerOf2LO_i32:$mask), 0)), bb:$dst),
 873               (BBIT0 (INSERT_SUBREG (i64 (IMPLICIT_DEF)), i32:$lhs, sub_32),
 874                      (Log2LO PowerOf2LO_i32:$mask), bb:$dst)>, ISA_MIPS64R2,
 875       ASE_MIPS64_CNMIPS;
 876 def : MipsPat<(brcond (i32 (setne (and i32:$lhs, PowerOf2LO_i32:$mask), 0)), bb:$dst),
 877               (BBIT1 (INSERT_SUBREG (i64 (IMPLICIT_DEF)), i32:$lhs, sub_32),
 878                      (Log2LO PowerOf2LO_i32:$mask), bb:$dst)>, ISA_MIPS64R2,
 879       ASE_MIPS64_CNMIPS;
 880
 881 // Atomic load patterns.
 882 def : MipsPat<(atomic_load_8 addr:$a), (LB64 addr:$a)>, ISA_MIPS3, GPR_64;
 883 def : MipsPat<(atomic_load_16 addr:$a), (LH64 addr:$a)>, ISA_MIPS3, GPR_64;
 884 def : MipsPat<(atomic_load_32 addr:$a), (LW64 addr:$a)>, ISA_MIPS3, GPR_64;
 885 def : MipsPat<(atomic_load_64 addr:$a), (LD addr:$a)>, ISA_MIPS3, GPR_64;
 886
 887 // Atomic store patterns.
 888 def : MipsPat<(atomic_store_8 addr:$a, GPR64:$v), (SB64 GPR64:$v, addr:$a)>,
 889       ISA_MIPS3, GPR_64;
 890 def : MipsPat<(atomic_store_16 addr:$a, GPR64:$v), (SH64 GPR64:$v, addr:$a)>,
 891       ISA_MIPS3, GPR_64;
 892 def : MipsPat<(atomic_store_32 addr:$a, GPR64:$v), (SW64 GPR64:$v, addr:$a)>,
 893       ISA_MIPS3, GPR_64;
 894 def : MipsPat<(atomic_store_64 addr:$a, GPR64:$v), (SD GPR64:$v, addr:$a)>,
 895       ISA_MIPS3, GPR_64;
 896
 897 // Patterns used for matching away redundant sign extensions.
 898 // MIPS32 arithmetic instructions sign extend their result implicitly.
 899 def : MipsPat<(i64 (sext (i32 (add GPR32:$src, immSExt16:$imm16)))),
 900               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 901               (ADDiu GPR32:$src, immSExt16:$imm16), sub_32)>;
 902 def : MipsPat<(i64 (sext (i32 (add GPR32:$src, GPR32:$src2)))),
 903               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 904               (ADDu GPR32:$src, GPR32:$src2), sub_32)>;
 905 def : MipsPat<(i64 (sext (i32 (sub GPR32:$src, GPR32:$src2)))),
 906               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 907               (SUBu GPR32:$src, GPR32:$src2), sub_32)>;
 908 def : MipsPat<(i64 (sext (i32 (mul GPR32:$src, GPR32:$src2)))),
 909               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 910               (MUL GPR32:$src, GPR32:$src2), sub_32)>, ISA_MIPS32_NOT_32R6_64R6;
 911 def : MipsPat<(i64 (sext (i32 (MipsMFHI ACC64:$src)))),
 912               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 913               (PseudoMFHI ACC64:$src), sub_32)>;
 914 def : MipsPat<(i64 (sext (i32 (MipsMFLO ACC64:$src)))),
 915               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 916               (PseudoMFLO ACC64:$src), sub_32)>;
 917 def : MipsPat<(i64 (sext (i32 (shl GPR32:$src, immZExt5:$imm5)))),
 918               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 919               (SLL GPR32:$src, immZExt5:$imm5), sub_32)>;
 920 def : MipsPat<(i64 (sext (i32 (shl GPR32:$src, GPR32:$src2)))),
 921               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 922               (SLLV GPR32:$src, GPR32:$src2), sub_32)>;
 923 def : MipsPat<(i64 (sext (i32 (srl GPR32:$src, immZExt5:$imm5)))),
 924               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 925               (SRL GPR32:$src, immZExt5:$imm5), sub_32)>;
 926 def : MipsPat<(i64 (sext (i32 (srl GPR32:$src, GPR32:$src2)))),
 927               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 928               (SRLV GPR32:$src, GPR32:$src2), sub_32)>;
 929 def : MipsPat<(i64 (sext (i32 (sra GPR32:$src, immZExt5:$imm5)))),
 930               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 931               (SRA GPR32:$src, immZExt5:$imm5), sub_32)>;
 932 def : MipsPat<(i64 (sext (i32 (sra GPR32:$src, GPR32:$src2)))),
 933               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 934               (SRAV GPR32:$src, GPR32:$src2), sub_32)>;
 935
 936 //===----------------------------------------------------------------------===//
 937 // Instruction aliases
 938 //===----------------------------------------------------------------------===//
 939 let AdditionalPredicates = [NotInMicroMips] in {
 940   def : MipsInstAlias<"move $dst, $src",
 941                       (OR64 GPR64Opnd:$dst,  GPR64Opnd:$src, ZERO_64), 1>,
 942         GPR_64;
 943   def : MipsInstAlias<"move $dst, $src",
 944                       (DADDu GPR64Opnd:$dst,  GPR64Opnd:$src, ZERO_64), 1>,
 945         GPR_64;
 946   def : MipsInstAlias<"dadd $rs, $rt, $imm",
 947                       (DADDi GPR64Opnd:$rs, GPR64Opnd:$rt, simm16_64:$imm),
 948                       0>, ISA_MIPS3_NOT_32R6_64R6;
 949   def : MipsInstAlias<"dadd $rs, $imm",
 950                       (DADDi GPR64Opnd:$rs, GPR64Opnd:$rs, simm16_64:$imm),
 951                       0>, ISA_MIPS3_NOT_32R6_64R6;
 952   def : MipsInstAlias<"daddu $rs, $rt, $imm",
 953                       (DADDiu GPR64Opnd:$rs, GPR64Opnd:$rt, simm16_64:$imm),
 954                       0>, ISA_MIPS3;
 955   def : MipsInstAlias<"daddu $rs, $imm",
 956                       (DADDiu GPR64Opnd:$rs, GPR64Opnd:$rs, simm16_64:$imm),
 957                       0>, ISA_MIPS3;
 958
 959   defm : OneOrTwoOperandMacroImmediateAlias<"and", ANDi64, GPR64Opnd, imm64>,
 960          ISA_MIPS3, GPR_64;
 961
 962   defm : OneOrTwoOperandMacroImmediateAlias<"or", ORi64, GPR64Opnd, imm64>,
 963          ISA_MIPS3, GPR_64;
 964
 965   defm : OneOrTwoOperandMacroImmediateAlias<"xor", XORi64, GPR64Opnd, imm64>,
 966          ISA_MIPS3, GPR_64;
 967 }
 968 let AdditionalPredicates = [NotInMicroMips] in {
 969   def : MipsInstAlias<"dneg $rt, $rs",
 970                       (DSUB GPR64Opnd:$rt, ZERO_64, GPR64Opnd:$rs), 1>,
 971                       ISA_MIPS3;
 972   def : MipsInstAlias<"dneg $rt",
 973                       (DSUB GPR64Opnd:$rt, ZERO_64, GPR64Opnd:$rt), 1>,
 974                       ISA_MIPS3;
 975   def : MipsInstAlias<"dnegu $rt, $rs",
 976                       (DSUBu GPR64Opnd:$rt, ZERO_64, GPR64Opnd:$rs), 1>,
 977                       ISA_MIPS3;
 978   def : MipsInstAlias<"dnegu $rt",
 979                       (DSUBu GPR64Opnd:$rt, ZERO_64, GPR64Opnd:$rt), 1>,
 980                       ISA_MIPS3;
 981 }
 982 def : MipsInstAlias<"dsubi $rs, $rt, $imm",
 983                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rt,
 984                            InvertedImOperand64:$imm),
 985                     0>, ISA_MIPS3_NOT_32R6_64R6;
 986 def : MipsInstAlias<"dsubi $rs, $imm",
 987                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rs,
 988                            InvertedImOperand64:$imm),
 989                     0>, ISA_MIPS3_NOT_32R6_64R6;
 990 def : MipsInstAlias<"dsub $rs, $rt, $imm",
 991                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rt,
 992                            InvertedImOperand64:$imm),
 993                     0>, ISA_MIPS3_NOT_32R6_64R6;
 994 def : MipsInstAlias<"dsub $rs, $imm",
 995                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rs,
 996                            InvertedImOperand64:$imm),
 997                     0>, ISA_MIPS3_NOT_32R6_64R6;
 998 let AdditionalPredicates = [NotInMicroMips] in {
 999   def : MipsInstAlias<"dsubu $rt, $rs, $imm",
1000                       (DADDiu GPR64Opnd:$rt, GPR64Opnd:$rs,
1001                               InvertedImOperand64:$imm), 0>, ISA_MIPS3;
1002   def : MipsInstAlias<"dsubu $rs, $imm",
1003                       (DADDiu GPR64Opnd:$rs, GPR64Opnd:$rs,
1004                               InvertedImOperand64:$imm), 0>, ISA_MIPS3;
1005 }
1006 def : MipsInstAlias<"dsra $rd, $rt, $rs",
1007                     (DSRAV GPR64Opnd:$rd, GPR64Opnd:$rt, GPR32Opnd:$rs), 0>,
1008                     ISA_MIPS3;
1009 let AdditionalPredicates = [NotInMicroMips] in {
1010   def : MipsInstAlias<"dsll $rd, $rt, $rs",
1011                       (DSLLV GPR64Opnd:$rd, GPR64Opnd:$rt, GPR32Opnd:$rs), 0>,
1012                       ISA_MIPS3;
1013   def : MipsInstAlias<"dsrl $rd, $rt, $rs",
1014                       (DSRLV GPR64Opnd:$rd, GPR64Opnd:$rt, GPR32Opnd:$rs), 0>,
1015                       ISA_MIPS3;
1016   def : MipsInstAlias<"dsrl $rd, $rt",
1017                       (DSRLV GPR64Opnd:$rd, GPR64Opnd:$rd, GPR32Opnd:$rt), 0>,
1018                       ISA_MIPS3;
1019   def : MipsInstAlias<"dsll $rd, $rt",
1020                       (DSLLV GPR64Opnd:$rd, GPR64Opnd:$rd, GPR32Opnd:$rt), 0>,
1021                       ISA_MIPS3;
1022   def : MipsInstAlias<"dins $rt, $rs, $pos, $size",
1023                       (DINSM GPR64Opnd:$rt, GPR64Opnd:$rs, uimm5:$pos,
1024                              uimm_range_2_64:$size), 0>, ISA_MIPS64R2;
1025   def : MipsInstAlias<"dins $rt, $rs, $pos, $size",
1026                       (DINSU GPR64Opnd:$rt, GPR64Opnd:$rs, uimm5_plus32:$pos,
1027                              uimm5_plus1:$size), 0>, ISA_MIPS64R2;
1028   def : MipsInstAlias<"dext $rt, $rs, $pos, $size",
1029                       (DEXTM GPR64Opnd:$rt, GPR64Opnd:$rs, uimm5:$pos,
1030                              uimm5_plus33:$size), 0>, ISA_MIPS64R2;
1031   def : MipsInstAlias<"dext $rt, $rs, $pos, $size",
1032                       (DEXTU GPR64Opnd:$rt, GPR64Opnd:$rs, uimm5_plus32:$pos,
1033                              uimm5_plus1:$size), 0>, ISA_MIPS64R2;
1034   def : MipsInstAlias<"jalr.hb $rs", (JALR_HB64 RA_64, GPR64Opnd:$rs), 1>,
1035         ISA_MIPS64;
1036 // Two operand (implicit 0 selector) versions:
1037   def : MipsInstAlias<"dmtc0 $rt, $rd",
1038                       (DMTC0 COP0Opnd:$rd, GPR64Opnd:$rt, 0), 0>;
1039   def : MipsInstAlias<"dmfc0 $rt, $rd",
1040                       (DMFC0 GPR64Opnd:$rt, COP0Opnd:$rd, 0), 0>;
1041   def : MipsInstAlias<"dmfgc0 $rt, $rd",
1042                       (DMFGC0 GPR64Opnd:$rt, COP0Opnd:$rd, 0), 0>,
1043                       ISA_MIPS64R5, ASE_VIRT;
1044   def : MipsInstAlias<"dmtgc0 $rt, $rd",
1045                       (DMTGC0 COP0Opnd:$rd, GPR64Opnd:$rt, 0), 0>,
1046                       ISA_MIPS64R5, ASE_VIRT;
1047 }
1048 def : MipsInstAlias<"dmfc2 $rt, $rd", (DMFC2 GPR64Opnd:$rt, COP2Opnd:$rd, 0), 0>;
1049 def : MipsInstAlias<"dmtc2 $rt, $rd", (DMTC2 COP2Opnd:$rd, GPR64Opnd:$rt, 0), 0>;
1050
1051 def : MipsInstAlias<"synciobdma", (SYNC 0x2), 0>, ASE_MIPS64_CNMIPS;
1052 def : MipsInstAlias<"syncs", (SYNC 0x6), 0>, ASE_MIPS64_CNMIPS;
1053 def : MipsInstAlias<"syncw", (SYNC 0x4), 0>, ASE_MIPS64_CNMIPS;
1054 def : MipsInstAlias<"syncws", (SYNC 0x5), 0>, ASE_MIPS64_CNMIPS;
1055
1056 // cnMIPS Aliases.
1057
1058 // bbit* with $p 32-63 converted to bbit*32 with $p 0-31
1059 def : MipsInstAlias<"bbit0 $rs, $p, $offset",
1060                     (BBIT032 GPR64Opnd:$rs, uimm5_plus32_normalize_64:$p,
1061                              brtarget:$offset), 0>,
1062       ASE_CNMIPS;
1063 def : MipsInstAlias<"bbit1 $rs, $p, $offset",
1064                     (BBIT132 GPR64Opnd:$rs, uimm5_plus32_normalize_64:$p,
1065                              brtarget:$offset), 0>,
1066       ASE_CNMIPS;
1067
1068 // exts with $pos 32-63 in converted to exts32 with $pos 0-31
1069 def : MipsInstAlias<"exts $rt, $rs, $pos, $lenm1",
1070                     (EXTS32 GPR64Opnd:$rt, GPR64Opnd:$rs,
1071                             uimm5_plus32_normalize:$pos, uimm5:$lenm1), 0>,
1072       ASE_MIPS64_CNMIPS;
1073 def : MipsInstAlias<"exts $rt, $pos, $lenm1",
1074                     (EXTS32 GPR64Opnd:$rt, GPR64Opnd:$rt,
1075                             uimm5_plus32_normalize:$pos, uimm5:$lenm1), 0>,
1076       ASE_MIPS64_CNMIPS;
1077
1078 // cins with $pos 32-63 in converted to cins32 with $pos 0-31
1079 def : MipsInstAlias<"cins $rt, $rs, $pos, $lenm1",
1080                     (CINS32 GPR64Opnd:$rt, GPR64Opnd:$rs,
1081                             uimm5_plus32_normalize:$pos, uimm5:$lenm1), 0>,
1082       ASE_MIPS64_CNMIPS;
1083 def : MipsInstAlias<"cins $rt, $pos, $lenm1",
1084                     (CINS32 GPR64Opnd:$rt, GPR64Opnd:$rt,
1085                             uimm5_plus32_normalize:$pos, uimm5:$lenm1), 0>,
1086       ASE_MIPS64_CNMIPS;
1087
1088 //===----------------------------------------------------------------------===//
1089 // Assembler Pseudo Instructions
1090 //===----------------------------------------------------------------------===//
1091
1092 class LoadImmediate64<string instr_asm, Operand Od, RegisterOperand RO> :
1093   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm64),
1094                      !strconcat(instr_asm, "\t$rt, $imm64")> ;
1095 def LoadImm64 : LoadImmediate64<"dli", imm64, GPR64Opnd>;
1096
1097 def LoadAddrReg64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rt), (ins mem:$addr),
1098                                        "dla\t$rt, $addr">;
1099 def LoadAddrImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rt), (ins imm64:$imm64),
1100                                        "dla\t$rt, $imm64">;
1101
1102 def DMULImmMacro : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rs, GPR64Opnd:$rt,
1103                                                   simm32_relaxed:$imm),
1104                                      "dmul\t$rs, $rt, $imm">,
1105                    ISA_MIPS3_NOT_32R6_64R6;
1106 def DMULOMacro : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rs, GPR64Opnd:$rt,
1107                                                 GPR64Opnd:$rd),
1108                                    "dmulo\t$rs, $rt, $rd">,
1109                  ISA_MIPS3_NOT_32R6_64R6;
1110 def DMULOUMacro : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rs, GPR64Opnd:$rt,
1111                                                  GPR64Opnd:$rd),
1112                                     "dmulou\t$rs, $rt, $rd">,
1113                   ISA_MIPS3_NOT_32R6_64R6;
1114
1115 def DMULMacro : MipsAsmPseudoInst<(outs), (ins GPR64Opnd:$rs, GPR64Opnd:$rt,
1116                                                GPR64Opnd:$rd),
1117                                   "dmul\t$rs, $rt, $rd"> {
1118   let InsnPredicates = [HasMips3, NotMips64r6, NotCnMips];
1119 }
1120
1121 let AdditionalPredicates = [NotInMicroMips] in {
1122   def DSDivMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1123                                      (ins GPR64Opnd:$rs, GPR64Opnd:$rt),
1124                                      "ddiv\t$rd, $rs, $rt">,
1125                    ISA_MIPS3_NOT_32R6_64R6;
1126   def DSDivIMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1127                                       (ins GPR64Opnd:$rs, imm64:$imm),
1128                                       "ddiv\t$rd, $rs, $imm">,
1129                     ISA_MIPS3_NOT_32R6_64R6;
1130   def DUDivMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1131                                      (ins GPR64Opnd:$rs, GPR64Opnd:$rt),
1132                                      "ddivu\t$rd, $rs, $rt">,
1133                    ISA_MIPS3_NOT_32R6_64R6;
1134   def DUDivIMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1135                                       (ins GPR64Opnd:$rs, imm64:$imm),
1136                                       "ddivu\t$rd, $rs, $imm">,
1137                     ISA_MIPS3_NOT_32R6_64R6;
1138
1139   // GAS expands 'div' and 'ddiv' differently when the destination
1140   // register is $zero and the instruction is in the two operand
1141   // form. 'ddiv' gets expanded, while 'div' is not expanded.
1142
1143   def : MipsInstAlias<"ddiv $rs, $rt", (DSDivMacro GPR64Opnd:$rs,
1144                                                GPR64Opnd:$rs,
1145                                                GPR64Opnd:$rt), 0>,
1146         ISA_MIPS3_NOT_32R6_64R6;
1147   def : MipsInstAlias<"ddiv $rd, $imm", (DSDivIMacro GPR64Opnd:$rd,
1148                                                      GPR64Opnd:$rd,
1149                                                      imm64:$imm), 0>,
1150         ISA_MIPS3_NOT_32R6_64R6;
1151
1152   // GAS expands 'divu' and 'ddivu' differently when the destination
1153   // register is $zero and the instruction is in the two operand
1154   // form. 'ddivu' gets expanded, while 'divu' is not expanded.
1155
1156   def : MipsInstAlias<"ddivu $rt, $rs", (DUDivMacro GPR64Opnd:$rt,
1157                                                     GPR64Opnd:$rt,
1158                                                     GPR64Opnd:$rs), 0>,
1159         ISA_MIPS3_NOT_32R6_64R6;
1160   def : MipsInstAlias<"ddivu $rd, $imm", (DUDivIMacro GPR64Opnd:$rd,
1161                                                       GPR64Opnd:$rd,
1162                                                       imm64:$imm), 0>,
1163         ISA_MIPS3_NOT_32R6_64R6;
1164   def DSRemMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1165                                      (ins GPR64Opnd:$rs, GPR64Opnd:$rt),
1166                                      "drem\t$rd, $rs, $rt">,
1167                    ISA_MIPS3_NOT_32R6_64R6;
1168   def DSRemIMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1169                                       (ins GPR64Opnd:$rs, simm32_relaxed:$imm),
1170                                       "drem\t$rd, $rs, $imm">,
1171                     ISA_MIPS3_NOT_32R6_64R6;
1172   def DURemMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1173                                      (ins GPR64Opnd:$rs, GPR64Opnd:$rt),
1174                                      "dremu\t$rd, $rs, $rt">,
1175                    ISA_MIPS3_NOT_32R6_64R6;
1176   def DURemIMacro : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1177                                       (ins GPR64Opnd:$rs, simm32_relaxed:$imm),
1178                                       "dremu\t$rd, $rs, $imm">,
1179                     ISA_MIPS3_NOT_32R6_64R6;
1180   def : MipsInstAlias<"drem $rt, $rs", (DSRemMacro GPR64Opnd:$rt,
1181                                                    GPR64Opnd:$rt,
1182                                                    GPR64Opnd:$rs), 0>,
1183         ISA_MIPS3_NOT_32R6_64R6;
1184   def : MipsInstAlias<"drem $rd, $imm", (DSRemIMacro GPR64Opnd:$rd,
1185                                                      GPR64Opnd:$rd,
1186                                                      simm32_relaxed:$imm), 0>,
1187         ISA_MIPS3_NOT_32R6_64R6;
1188   def : MipsInstAlias<"dremu $rt, $rs", (DURemMacro GPR64Opnd:$rt,
1189                                                     GPR64Opnd:$rt,
1190                                                     GPR64Opnd:$rs), 0>,
1191         ISA_MIPS3_NOT_32R6_64R6;
1192   def : MipsInstAlias<"dremu $rd, $imm", (DURemIMacro GPR64Opnd:$rd,
1193                                                       GPR64Opnd:$rd,
1194                                                       simm32_relaxed:$imm), 0>,
1195         ISA_MIPS3_NOT_32R6_64R6;
1196 }
1197
1198 def NORImm64 : NORIMM_DESC_BASE<GPR64Opnd, imm64>, GPR_64;
1199 def : MipsInstAlias<"nor\t$rs, $imm", (NORImm64 GPR64Opnd:$rs, GPR64Opnd:$rs,
1200                                                 imm64:$imm)>, GPR_64;
1201 def SLTImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rs),
1202                                  (ins GPR64Opnd:$rt, imm64:$imm),
1203                                  "slt\t$rs, $rt, $imm">, GPR_64;
1204 def : MipsInstAlias<"slt\t$rs, $imm", (SLTImm64 GPR64Opnd:$rs, GPR64Opnd:$rs,
1205                                                 imm64:$imm)>, GPR_64;
1206 def SLTUImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rs),
1207                                   (ins GPR64Opnd:$rt, imm64:$imm),
1208                                   "sltu\t$rs, $rt, $imm">, GPR_64;
1209 def : MipsInstAlias<"sltu\t$rs, $imm", (SLTUImm64 GPR64Opnd:$rs, GPR64Opnd:$rs,
1210                                                   imm64:$imm)>, GPR_64;
1211
1212 def SGEImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1213                                  (ins GPR64Opnd:$rs, imm64:$imm),
1214                                  "sge\t$rd, $rs, $imm">, GPR_64;
1215 def : MipsInstAlias<"sge $rs, $imm", (SGEImm64 GPR64Opnd:$rs,
1216                                                GPR64Opnd:$rs,
1217                                                imm64:$imm), 0>, GPR_64;
1218
1219 def SGEUImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1220                                   (ins GPR64Opnd:$rs, imm64:$imm),
1221                                   "sgeu\t$rd, $rs, $imm">, GPR_64;
1222 def : MipsInstAlias<"sgeu $rs, $imm", (SGEUImm64 GPR64Opnd:$rs,
1223                                                  GPR64Opnd:$rs,
1224                                                  imm64:$imm), 0>, GPR_64;
1225
1226 def SGTImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1227                                  (ins GPR64Opnd:$rs, imm64:$imm),
1228                                  "sgt\t$rd, $rs, $imm">, GPR_64;
1229 def : MipsInstAlias<"sgt $rs, $imm", (SGTImm64 GPR64Opnd:$rs,
1230                                                GPR64Opnd:$rs,
1231                                                imm64:$imm), 0>, GPR_64;
1232
1233 def SGTUImm64 : MipsAsmPseudoInst<(outs GPR64Opnd:$rd),
1234                                   (ins GPR64Opnd:$rs, imm64:$imm),
1235                                   "sgtu\t$rd, $rs, $imm">, GPR_64;
1236 def : MipsInstAlias<"sgtu $rs, $imm", (SGTUImm64 GPR64Opnd:$rs,
1237                                                  GPR64Opnd:$rs,
1238                                                  imm64:$imm), 0>, GPR_64;
1239
1240 def : MipsInstAlias<"rdhwr $rt, $rs",
1241                     (RDHWR64 GPR64Opnd:$rt, HWRegsOpnd:$rs, 0), 1>, GPR_64;