contrib/llvm-project/llvm/lib/Target/Mips/MipsInstrFPU.td

   1 //===-- MipsInstrFPU.td - Mips FPU Instruction Information -*- tablegen -*-===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file describes the Mips FPU instruction set.
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 //===----------------------------------------------------------------------===//
  14 // Floating Point Instructions
  15 // ------------------------
  16 // * 64bit fp:
  17 //    - 32 64-bit registers (default mode)
  18 //    - 16 even 32-bit registers (32-bit compatible mode) for
  19 //      single and double access.
  20 // * 32bit fp:
  21 //    - 16 even 32-bit registers - single and double (aliased)
  22 //    - 32 32-bit registers (within single-only mode)
  23 //===----------------------------------------------------------------------===//
  24
  25 // Floating Point Compare and Branch
  26 def SDT_MipsFPBrcond : SDTypeProfile<0, 3, [SDTCisInt<0>,
  27                                             SDTCisVT<1, i32>,
  28                                             SDTCisVT<2, OtherVT>]>;
  29 def SDT_MipsFPCmp : SDTypeProfile<0, 3, [SDTCisSameAs<0, 1>, SDTCisFP<1>,
  30                                          SDTCisVT<2, i32>]>;
  31 def SDT_MipsCMovFP : SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>, SDTCisVT<2, i32>,
  32                                           SDTCisSameAs<1, 3>]>;
  33 def SDT_MipsTruncIntFP : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisFP<1>]>;
  34 def SDT_MipsBuildPairF64 : SDTypeProfile<1, 2, [SDTCisVT<0, f64>,
  35                                                 SDTCisVT<1, i32>,
  36                                                 SDTCisSameAs<1, 2>]>;
  37 def SDT_MipsExtractElementF64 : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  38                                                      SDTCisVT<1, f64>,
  39                                                      SDTCisVT<2, i32>]>;
  40
  41 def SDT_MipsMTC1_D64 : SDTypeProfile<1, 1, [SDTCisVT<0, f64>,
  42                                             SDTCisVT<1, i32>]>;
  43
  44 def MipsFPCmp : SDNode<"MipsISD::FPCmp", SDT_MipsFPCmp, [SDNPOutGlue]>;
  45 def MipsCMovFP_T : SDNode<"MipsISD::CMovFP_T", SDT_MipsCMovFP, [SDNPInGlue]>;
  46 def MipsCMovFP_F : SDNode<"MipsISD::CMovFP_F", SDT_MipsCMovFP, [SDNPInGlue]>;
  47 def MipsFPBrcond : SDNode<"MipsISD::FPBrcond", SDT_MipsFPBrcond,
  48                           [SDNPHasChain, SDNPOptInGlue]>;
  49 def MipsTruncIntFP : SDNode<"MipsISD::TruncIntFP", SDT_MipsTruncIntFP>;
  50 def MipsBuildPairF64 : SDNode<"MipsISD::BuildPairF64", SDT_MipsBuildPairF64>;
  51 def MipsExtractElementF64 : SDNode<"MipsISD::ExtractElementF64",
  52                                    SDT_MipsExtractElementF64>;
  53
  54 def MipsMTC1_D64 : SDNode<"MipsISD::MTC1_D64", SDT_MipsMTC1_D64>;
  55
  56 // Operand for printing out a condition code.
  57 let PrintMethod = "printFCCOperand", DecoderMethod = "DecodeCondCode" in
  58   def condcode : Operand<i32>;
  59
  60 //===----------------------------------------------------------------------===//
  61 // Feature predicates.
  62 //===----------------------------------------------------------------------===//
  63
  64 def IsFP64bit        : Predicate<"Subtarget->isFP64bit()">,
  65                        AssemblerPredicate<"FeatureFP64Bit">;
  66 def NotFP64bit       : Predicate<"!Subtarget->isFP64bit()">,
  67                        AssemblerPredicate<"!FeatureFP64Bit">;
  68 def IsSingleFloat    : Predicate<"Subtarget->isSingleFloat()">,
  69                        AssemblerPredicate<"FeatureSingleFloat">;
  70 def IsNotSingleFloat : Predicate<"!Subtarget->isSingleFloat()">,
  71                        AssemblerPredicate<"!FeatureSingleFloat">;
  72 def IsNotSoftFloat   : Predicate<"!Subtarget->useSoftFloat()">,
  73                        AssemblerPredicate<"!FeatureSoftFloat">;
  74
  75 //===----------------------------------------------------------------------===//
  76 // Mips FGR size adjectives.
  77 // They are mutually exclusive.
  78 //===----------------------------------------------------------------------===//
  79
  80 class FGR_32 { list<Predicate> FGRPredicates = [NotFP64bit]; }
  81 class FGR_64 { list<Predicate> FGRPredicates = [IsFP64bit]; }
  82 class HARDFLOAT { list<Predicate> HardFloatPredicate = [IsNotSoftFloat]; }
  83
  84 //===----------------------------------------------------------------------===//
  85
  86 // FP immediate patterns.
  87 def fpimm0 : PatLeaf<(fpimm), [{
  88   return N->isExactlyValue(+0.0);
  89 }]>;
  90
  91 def fpimm0neg : PatLeaf<(fpimm), [{
  92   return N->isExactlyValue(-0.0);
  93 }]>;
  94
  95 //===----------------------------------------------------------------------===//
  96 // Instruction Class Templates
  97 //
  98 // A set of multiclasses is used to address the register usage.
  99 //
 100 // S32 - single precision in 16 32bit even fp registers
 101 //       single precision in 32 32bit fp registers in SingleOnly mode
 102 // S64 - single precision in 32 64bit fp registers (In64BitMode)
 103 // D32 - double precision in 16 32bit even fp registers
 104 // D64 - double precision in 32 64bit fp registers (In64BitMode)
 105 //
 106 // Only S32 and D32 are supported right now.
 107 //===----------------------------------------------------------------------===//
 108 class ADDS_FT<string opstr, RegisterOperand RC, InstrItinClass Itin, bit IsComm,
 109               SDPatternOperator OpNode= null_frag> :
 110   InstSE<(outs RC:$fd), (ins RC:$fs, RC:$ft),
 111          !strconcat(opstr, "\t$fd, $fs, $ft"),
 112          [(set RC:$fd, (OpNode RC:$fs, RC:$ft))], Itin, FrmFR, opstr>,
 113   HARDFLOAT {
 114   let isCommutable = IsComm;
 115 }
 116
 117 multiclass ADDS_M<string opstr, InstrItinClass Itin, bit IsComm,
 118                   SDPatternOperator OpNode = null_frag> {
 119   def _D32 : MMRel, ADDS_FT<opstr, AFGR64Opnd, Itin, IsComm, OpNode>, FGR_32;
 120   def _D64 : ADDS_FT<opstr, FGR64Opnd, Itin, IsComm, OpNode>, FGR_64 {
 121     string DecoderNamespace = "MipsFP64";
 122   }
 123 }
 124
 125 class ABSS_FT<string opstr, RegisterOperand DstRC, RegisterOperand SrcRC,
 126               InstrItinClass Itin, SDPatternOperator OpNode= null_frag> :
 127   InstSE<(outs DstRC:$fd), (ins SrcRC:$fs), !strconcat(opstr, "\t$fd, $fs"),
 128          [(set DstRC:$fd, (OpNode SrcRC:$fs))], Itin, FrmFR, opstr>,
 129   HARDFLOAT,
 130   NeverHasSideEffects;
 131
 132 class CVT_PS_S_FT<string opstr, RegisterOperand DstRC, RegisterOperand SrcRC, InstrItinClass Itin, bit IsComm,
 133               SDPatternOperator OpNode= null_frag> :
 134   InstSE<(outs DstRC:$fd), (ins SrcRC:$fs, SrcRC:$ft),
 135          !strconcat(opstr, "\t$fd, $fs, $ft"),
 136          [(set DstRC:$fd, (OpNode SrcRC:$fs, SrcRC:$ft))], Itin, FrmFR, opstr>,
 137   HARDFLOAT {
 138   let isCommutable = IsComm;
 139 }
 140
 141 multiclass ABSS_M<string opstr, InstrItinClass Itin,
 142                   SDPatternOperator OpNode= null_frag> {
 143   def _D32 : MMRel, ABSS_FT<opstr, AFGR64Opnd, AFGR64Opnd, Itin, OpNode>,
 144              FGR_32;
 145   def _D64 : StdMMR6Rel, ABSS_FT<opstr, FGR64Opnd, FGR64Opnd, Itin, OpNode>, FGR_64 {
 146     string DecoderNamespace = "MipsFP64";
 147   }
 148 }
 149
 150 multiclass ROUND_M<string opstr, InstrItinClass Itin> {
 151   def _D32 : MMRel, ABSS_FT<opstr, FGR32Opnd, AFGR64Opnd, Itin>, FGR_32;
 152   def _D64 : StdMMR6Rel, ABSS_FT<opstr, FGR32Opnd, FGR64Opnd, Itin>, FGR_64 {
 153     let DecoderNamespace = "MipsFP64";
 154   }
 155 }
 156
 157 class MFC1_FT<string opstr, RegisterOperand DstRC, RegisterOperand SrcRC,
 158               InstrItinClass Itin, SDPatternOperator OpNode= null_frag> :
 159   InstSE<(outs DstRC:$rt), (ins SrcRC:$fs), !strconcat(opstr, "\t$rt, $fs"),
 160          [(set DstRC:$rt, (OpNode SrcRC:$fs))], Itin, FrmFR, opstr>, HARDFLOAT {
 161   let isMoveReg = 1;
 162 }
 163
 164 class MTC1_FT<string opstr, RegisterOperand DstRC, RegisterOperand SrcRC,
 165               InstrItinClass Itin, SDPatternOperator OpNode= null_frag> :
 166   InstSE<(outs DstRC:$fs), (ins SrcRC:$rt), !strconcat(opstr, "\t$rt, $fs"),
 167          [(set DstRC:$fs, (OpNode SrcRC:$rt))], Itin, FrmFR, opstr>, HARDFLOAT {
 168   let isMoveReg = 1;
 169 }
 170
 171 class MTC1_64_FT<string opstr, RegisterOperand DstRC, RegisterOperand SrcRC,
 172                  InstrItinClass Itin> :
 173   InstSE<(outs DstRC:$fs), (ins DstRC:$fs_in, SrcRC:$rt),
 174          !strconcat(opstr, "\t$rt, $fs"), [], Itin, FrmFR, opstr>, HARDFLOAT {
 175   // $fs_in is part of a white lie to work around a widespread bug in the FPU
 176   // implementation. See expandBuildPairF64 for details.
 177   let Constraints = "$fs = $fs_in";
 178 }
 179
 180 class LW_FT<string opstr, RegisterOperand RC, DAGOperand MO,
 181             InstrItinClass Itin, SDPatternOperator OpNode = null_frag> :
 182   InstSE<(outs RC:$rt), (ins MO:$addr), !strconcat(opstr, "\t$rt, $addr"),
 183          [(set RC:$rt, (OpNode addrDefault:$addr))], Itin, FrmFI, opstr>,
 184   HARDFLOAT {
 185   let DecoderMethod = "DecodeFMem";
 186   let mayLoad = 1;
 187 }
 188
 189 class SW_FT<string opstr, RegisterOperand RC, DAGOperand MO,
 190             InstrItinClass Itin, SDPatternOperator OpNode = null_frag> :
 191   InstSE<(outs), (ins RC:$rt, MO:$addr), !strconcat(opstr, "\t$rt, $addr"),
 192          [(OpNode RC:$rt, addrDefault:$addr)], Itin, FrmFI, opstr>, HARDFLOAT {
 193   let DecoderMethod = "DecodeFMem";
 194   let mayStore = 1;
 195 }
 196
 197 class MADDS_FT<string opstr, RegisterOperand RC, InstrItinClass Itin,
 198                SDPatternOperator OpNode = null_frag> :
 199   InstSE<(outs RC:$fd), (ins RC:$fr, RC:$fs, RC:$ft),
 200          !strconcat(opstr, "\t$fd, $fr, $fs, $ft"),
 201          [(set RC:$fd, (OpNode (fmul RC:$fs, RC:$ft), RC:$fr))], Itin,
 202          FrmFR, opstr>, HARDFLOAT;
 203
 204 class NMADDS_FT<string opstr, RegisterOperand RC, InstrItinClass Itin,
 205                 SDPatternOperator OpNode = null_frag> :
 206   InstSE<(outs RC:$fd), (ins RC:$fr, RC:$fs, RC:$ft),
 207          !strconcat(opstr, "\t$fd, $fr, $fs, $ft"),
 208          [(set RC:$fd, (fsub fpimm0, (OpNode (fmul RC:$fs, RC:$ft), RC:$fr)))],
 209          Itin, FrmFR, opstr>, HARDFLOAT;
 210
 211 class LWXC1_FT<string opstr, RegisterOperand DRC,
 212                InstrItinClass Itin, SDPatternOperator OpNode = null_frag> :
 213   InstSE<(outs DRC:$fd), (ins PtrRC:$base, PtrRC:$index),
 214          !strconcat(opstr, "\t$fd, ${index}(${base})"),
 215          [(set DRC:$fd, (OpNode (add iPTR:$base, iPTR:$index)))], Itin,
 216          FrmFI, opstr>, HARDFLOAT {
 217   let AddedComplexity = 20;
 218 }
 219
 220 class SWXC1_FT<string opstr, RegisterOperand DRC,
 221                InstrItinClass Itin, SDPatternOperator OpNode = null_frag> :
 222   InstSE<(outs), (ins DRC:$fs, PtrRC:$base, PtrRC:$index),
 223          !strconcat(opstr, "\t$fs, ${index}(${base})"),
 224          [(OpNode DRC:$fs, (add iPTR:$base, iPTR:$index))], Itin,
 225          FrmFI, opstr>, HARDFLOAT {
 226   let AddedComplexity = 20;
 227 }
 228
 229 class BC1F_FT<string opstr, DAGOperand opnd, InstrItinClass Itin,
 230               SDPatternOperator Op = null_frag> :
 231   InstSE<(outs), (ins FCCRegsOpnd:$fcc, opnd:$offset),
 232          !strconcat(opstr, "\t$fcc, $offset"),
 233          [(MipsFPBrcond Op, FCCRegsOpnd:$fcc, bb:$offset)], Itin,
 234          FrmFI, opstr>, HARDFLOAT {
 235   let isBranch = 1;
 236   let isTerminator = 1;
 237   let hasDelaySlot = 1;
 238   let Defs = [AT];
 239   let hasFCCRegOperand = 1;
 240 }
 241
 242 class BC1XL_FT<string opstr, DAGOperand opnd, InstrItinClass Itin> :
 243   InstSE<(outs), (ins FCCRegsOpnd:$fcc, opnd:$offset),
 244          !strconcat(opstr, "\t$fcc, $offset"), [], Itin,
 245          FrmFI, opstr>, HARDFLOAT {
 246   let isBranch = 1;
 247   let isTerminator = 1;
 248   let hasDelaySlot = 1;
 249   let Defs = [AT];
 250   let hasFCCRegOperand = 1;
 251 }
 252
 253 class CEQS_FT<string typestr, RegisterClass RC, InstrItinClass Itin,
 254               SDPatternOperator OpNode = null_frag>  :
 255   InstSE<(outs), (ins RC:$fs, RC:$ft, condcode:$cond),
 256          !strconcat("c.$cond.", typestr, "\t$fs, $ft"),
 257          [(OpNode RC:$fs, RC:$ft, imm:$cond)], Itin, FrmFR,
 258          !strconcat("c.$cond.", typestr)>, HARDFLOAT {
 259   let Defs = [FCC0];
 260   let isCodeGenOnly = 1;
 261   let hasFCCRegOperand = 1;
 262 }
 263
 264
 265 // Note: MIPS-IV introduced $fcc1-$fcc7 and renamed FCSR31[23] $fcc0. Rather
 266 //       duplicating the instruction definition for MIPS1 - MIPS3, we expand
 267 //       c.cond.ft if necessary, and reject it after constructing the
 268 //       instruction if the ISA doesn't support it.
 269 class C_COND_FT<string CondStr, string Typestr, RegisterOperand RC,
 270                 InstrItinClass itin>  :
 271    InstSE<(outs FCCRegsOpnd:$fcc), (ins RC:$fs, RC:$ft),
 272           !strconcat("c.", CondStr, ".", Typestr, "\t$fcc, $fs, $ft"), [], itin,
 273           FrmFR>, HARDFLOAT {
 274   let isCompare = 1;
 275   let hasFCCRegOperand = 1;
 276 }
 277
 278
 279 multiclass C_COND_M<string TypeStr, RegisterOperand RC, bits<5> fmt,
 280                     InstrItinClass itin> {
 281   def C_F_#NAME : MMRel, C_COND_FT<"f", TypeStr, RC, itin>,
 282                   C_COND_FM<fmt, 0> {
 283     let BaseOpcode = "c.f."#NAME;
 284     let isCommutable = 1;
 285   }
 286   def C_UN_#NAME : MMRel, C_COND_FT<"un", TypeStr, RC, itin>,
 287                    C_COND_FM<fmt, 1> {
 288     let BaseOpcode = "c.un."#NAME;
 289     let isCommutable = 1;
 290   }
 291   def C_EQ_#NAME : MMRel, C_COND_FT<"eq", TypeStr, RC, itin>,
 292                    C_COND_FM<fmt, 2> {
 293     let BaseOpcode = "c.eq."#NAME;
 294     let isCommutable = 1;
 295   }
 296   def C_UEQ_#NAME : MMRel, C_COND_FT<"ueq", TypeStr, RC, itin>,
 297                     C_COND_FM<fmt, 3> {
 298     let BaseOpcode = "c.ueq."#NAME;
 299     let isCommutable = 1;
 300   }
 301   def C_OLT_#NAME : MMRel, C_COND_FT<"olt", TypeStr, RC, itin>,
 302                     C_COND_FM<fmt, 4> {
 303     let BaseOpcode = "c.olt."#NAME;
 304   }
 305   def C_ULT_#NAME : MMRel, C_COND_FT<"ult", TypeStr, RC, itin>,
 306                     C_COND_FM<fmt, 5> {
 307     let BaseOpcode = "c.ult."#NAME;
 308   }
 309   def C_OLE_#NAME : MMRel, C_COND_FT<"ole", TypeStr, RC, itin>,
 310                     C_COND_FM<fmt, 6> {
 311     let BaseOpcode = "c.ole."#NAME;
 312   }
 313   def C_ULE_#NAME : MMRel, C_COND_FT<"ule", TypeStr, RC, itin>,
 314                      C_COND_FM<fmt, 7> {
 315     let BaseOpcode = "c.ule."#NAME;
 316   }
 317   def C_SF_#NAME : MMRel, C_COND_FT<"sf", TypeStr, RC, itin>,
 318                    C_COND_FM<fmt, 8> {
 319     let BaseOpcode = "c.sf."#NAME;
 320     let isCommutable = 1;
 321   }
 322   def C_NGLE_#NAME : MMRel, C_COND_FT<"ngle", TypeStr, RC, itin>,
 323                      C_COND_FM<fmt, 9> {
 324     let BaseOpcode = "c.ngle."#NAME;
 325   }
 326   def C_SEQ_#NAME : MMRel, C_COND_FT<"seq", TypeStr, RC, itin>,
 327                     C_COND_FM<fmt, 10> {
 328     let BaseOpcode = "c.seq."#NAME;
 329     let isCommutable = 1;
 330   }
 331   def C_NGL_#NAME : MMRel, C_COND_FT<"ngl", TypeStr, RC, itin>,
 332                     C_COND_FM<fmt, 11> {
 333     let BaseOpcode = "c.ngl."#NAME;
 334   }
 335   def C_LT_#NAME : MMRel, C_COND_FT<"lt", TypeStr, RC, itin>,
 336                    C_COND_FM<fmt, 12> {
 337     let BaseOpcode = "c.lt."#NAME;
 338   }
 339   def C_NGE_#NAME : MMRel, C_COND_FT<"nge", TypeStr, RC, itin>,
 340                     C_COND_FM<fmt, 13> {
 341     let BaseOpcode = "c.nge."#NAME;
 342   }
 343   def C_LE_#NAME : MMRel, C_COND_FT<"le", TypeStr, RC, itin>,
 344                    C_COND_FM<fmt, 14> {
 345     let BaseOpcode = "c.le."#NAME;
 346   }
 347   def C_NGT_#NAME : MMRel, C_COND_FT<"ngt", TypeStr, RC, itin>,
 348                     C_COND_FM<fmt, 15> {
 349     let BaseOpcode = "c.ngt."#NAME;
 350   }
 351 }
 352
 353 let AdditionalPredicates = [NotInMicroMips] in {
 354 defm S : C_COND_M<"s", FGR32Opnd, 16, II_C_CC_S>, ISA_MIPS1_NOT_32R6_64R6;
 355 defm D32 : C_COND_M<"d", AFGR64Opnd, 17, II_C_CC_D>, ISA_MIPS1_NOT_32R6_64R6,
 356            FGR_32;
 357 let DecoderNamespace = "MipsFP64" in
 358 defm D64 : C_COND_M<"d", FGR64Opnd, 17, II_C_CC_D>, ISA_MIPS1_NOT_32R6_64R6,
 359            FGR_64;
 360 }
 361 //===----------------------------------------------------------------------===//
 362 // Floating Point Instructions
 363 //===----------------------------------------------------------------------===//
 364 let AdditionalPredicates = [NotInMicroMips] in {
 365   def ROUND_W_S  : MMRel, StdMMR6Rel, ABSS_FT<"round.w.s", FGR32Opnd, FGR32Opnd, II_ROUND>,
 366                    ABSS_FM<0xc, 16>, ISA_MIPS2;
 367   defm ROUND_W : ROUND_M<"round.w.d", II_ROUND>, ABSS_FM<0xc, 17>, ISA_MIPS2;
 368   def TRUNC_W_S  : MMRel, StdMMR6Rel, ABSS_FT<"trunc.w.s", FGR32Opnd, FGR32Opnd, II_TRUNC>,
 369                    ABSS_FM<0xd, 16>, ISA_MIPS2;
 370   def CEIL_W_S   : MMRel, StdMMR6Rel, ABSS_FT<"ceil.w.s", FGR32Opnd, FGR32Opnd, II_CEIL>,
 371                    ABSS_FM<0xe, 16>, ISA_MIPS2;
 372   def FLOOR_W_S  : MMRel, StdMMR6Rel, ABSS_FT<"floor.w.s", FGR32Opnd, FGR32Opnd, II_FLOOR>,
 373                    ABSS_FM<0xf, 16>, ISA_MIPS2;
 374   def CVT_W_S    : MMRel, ABSS_FT<"cvt.w.s", FGR32Opnd, FGR32Opnd, II_CVT>,
 375                    ABSS_FM<0x24, 16>, ISA_MIPS1;
 376
 377   defm TRUNC_W : ROUND_M<"trunc.w.d", II_TRUNC>, ABSS_FM<0xd, 17>, ISA_MIPS2;
 378   defm CEIL_W  : ROUND_M<"ceil.w.d", II_CEIL>, ABSS_FM<0xe, 17>, ISA_MIPS2;
 379   defm FLOOR_W : ROUND_M<"floor.w.d", II_FLOOR>, ABSS_FM<0xf, 17>, ISA_MIPS2;
 380   defm CVT_W   : ROUND_M<"cvt.w.d", II_CVT>, ABSS_FM<0x24, 17>, ISA_MIPS1;
 381 }
 382
 383 let AdditionalPredicates = [NotInMicroMips] in {
 384   def RECIP_S : MMRel, ABSS_FT<"recip.s", FGR32Opnd, FGR32Opnd, II_RECIP_S>,
 385                 ABSS_FM<0b010101, 0x10>, INSN_MIPS4_32R2;
 386   def RECIP_D32 : MMRel, ABSS_FT<"recip.d", AFGR64Opnd, AFGR64Opnd, II_RECIP_D>,
 387                   ABSS_FM<0b010101, 0x11>, INSN_MIPS4_32R2, FGR_32 {
 388     let BaseOpcode = "RECIP_D32";
 389   }
 390   let DecoderNamespace = "MipsFP64" in
 391     def RECIP_D64 : MMRel, ABSS_FT<"recip.d", FGR64Opnd, FGR64Opnd,
 392                                    II_RECIP_D>, ABSS_FM<0b010101, 0x11>,
 393                     INSN_MIPS4_32R2, FGR_64;
 394   def RSQRT_S : MMRel, ABSS_FT<"rsqrt.s", FGR32Opnd, FGR32Opnd, II_RSQRT_S>,
 395                 ABSS_FM<0b010110, 0x10>, INSN_MIPS4_32R2;
 396   def RSQRT_D32 : MMRel, ABSS_FT<"rsqrt.d", AFGR64Opnd, AFGR64Opnd, II_RSQRT_D>,
 397                   ABSS_FM<0b010110, 0x11>, INSN_MIPS4_32R2, FGR_32 {
 398     let BaseOpcode = "RSQRT_D32";
 399   }
 400   let DecoderNamespace = "MipsFP64" in
 401     def RSQRT_D64 : MMRel, ABSS_FT<"rsqrt.d", FGR64Opnd, FGR64Opnd,
 402                                    II_RSQRT_D>, ABSS_FM<0b010110, 0x11>,
 403                     INSN_MIPS4_32R2, FGR_64;
 404 }
 405 let DecoderNamespace = "MipsFP64" in {
 406   let AdditionalPredicates = [NotInMicroMips] in {
 407   def ROUND_L_S : ABSS_FT<"round.l.s", FGR64Opnd, FGR32Opnd, II_ROUND>,
 408                   ABSS_FM<0x8, 16>, ISA_MIPS2, FGR_64;
 409   def ROUND_L_D64 : ABSS_FT<"round.l.d", FGR64Opnd, FGR64Opnd, II_ROUND>,
 410                     ABSS_FM<0x8, 17>, INSN_MIPS3_32, FGR_64;
 411   def TRUNC_L_S : ABSS_FT<"trunc.l.s", FGR64Opnd, FGR32Opnd, II_TRUNC>,
 412                   ABSS_FM<0x9, 16>, ISA_MIPS2, FGR_64;
 413   def TRUNC_L_D64 : ABSS_FT<"trunc.l.d", FGR64Opnd, FGR64Opnd, II_TRUNC>,
 414                     ABSS_FM<0x9, 17>, INSN_MIPS3_32, FGR_64;
 415   def CEIL_L_S  : ABSS_FT<"ceil.l.s", FGR64Opnd, FGR32Opnd, II_CEIL>,
 416                   ABSS_FM<0xa, 16>, ISA_MIPS2, FGR_64;
 417   def CEIL_L_D64 : ABSS_FT<"ceil.l.d", FGR64Opnd, FGR64Opnd, II_CEIL>,
 418                    ABSS_FM<0xa, 17>, INSN_MIPS3_32, FGR_64;
 419   def FLOOR_L_S : ABSS_FT<"floor.l.s", FGR64Opnd, FGR32Opnd, II_FLOOR>,
 420                   ABSS_FM<0xb, 16>, ISA_MIPS2, FGR_64;
 421   def FLOOR_L_D64 : ABSS_FT<"floor.l.d", FGR64Opnd, FGR64Opnd, II_FLOOR>,
 422                     ABSS_FM<0xb, 17>, INSN_MIPS3_32, FGR_64;
 423   }
 424 }
 425
 426 let AdditionalPredicates = [NotInMicroMips] in{
 427   def CVT_S_W : MMRel, ABSS_FT<"cvt.s.w", FGR32Opnd, FGR32Opnd, II_CVT>,
 428                 ABSS_FM<0x20, 20>, ISA_MIPS1;
 429   def CVT_L_S : MMRel, ABSS_FT<"cvt.l.s", FGR64Opnd, FGR32Opnd, II_CVT>,
 430                 ABSS_FM<0x25, 16>, INSN_MIPS3_32R2;
 431   def CVT_L_D64: MMRel, ABSS_FT<"cvt.l.d", FGR64Opnd, FGR64Opnd, II_CVT>,
 432                  ABSS_FM<0x25, 17>, INSN_MIPS3_32R2;
 433 }
 434
 435 let AdditionalPredicates = [NotInMicroMips] in {
 436   def CVT_S_D32 : MMRel, ABSS_FT<"cvt.s.d", FGR32Opnd, AFGR64Opnd, II_CVT>,
 437                   ABSS_FM<0x20, 17>, ISA_MIPS1, FGR_32;
 438   def CVT_D32_S : MMRel, ABSS_FT<"cvt.d.s", AFGR64Opnd, FGR32Opnd, II_CVT>,
 439                   ABSS_FM<0x21, 16>, ISA_MIPS1, FGR_32;
 440   def CVT_D32_W : MMRel, ABSS_FT<"cvt.d.w", AFGR64Opnd, FGR32Opnd, II_CVT>,
 441                   ABSS_FM<0x21, 20>, ISA_MIPS1, FGR_32;
 442 }
 443
 444 let DecoderNamespace = "MipsFP64" in {
 445   let AdditionalPredicates = [NotInMicroMips] in {
 446     def PLL_PS64    : ADDS_FT<"pll.ps", FGR64Opnd, II_CVT, 0>,
 447                       ADDS_FM<0x2C, 22>,
 448                       ISA_MIPS32R2_NOT_32R6_64R6, FGR_64;
 449     def PLU_PS64    : ADDS_FT<"plu.ps", FGR64Opnd, II_CVT, 0>,
 450                       ADDS_FM<0x2D, 22>,
 451                       ISA_MIPS32R2_NOT_32R6_64R6, FGR_64;
 452
 453     def CVT_S_PU64  : ABSS_FT<"cvt.s.pu", FGR32Opnd, FGR64Opnd, II_CVT>,
 454                       ABSS_FM<0x20, 22>,
 455                       ISA_MIPS32R2_NOT_32R6_64R6, FGR_64;
 456     def CVT_S_PL64  : ABSS_FT<"cvt.s.pl", FGR32Opnd, FGR64Opnd, II_CVT>,
 457                       ABSS_FM<0x28, 22>,
 458                       ISA_MIPS32R2_NOT_32R6_64R6, FGR_64;
 459
 460     def CVT_PS_S64  : CVT_PS_S_FT<"cvt.ps.s", FGR64Opnd, FGR32Opnd, II_CVT, 0>,
 461                       ADDS_FM<0x26, 16>,
 462                       ISA_MIPS32R2_NOT_32R6_64R6, FGR_64;
 463   }
 464 }
 465
 466 let DecoderNamespace = "MipsFP64" in {
 467   let AdditionalPredicates = [NotInMicroMips] in {
 468     def CVT_S_L   : ABSS_FT<"cvt.s.l", FGR32Opnd, FGR64Opnd, II_CVT>,
 469                     ABSS_FM<0x20, 21>, INSN_MIPS3_32R2, FGR_64;
 470     def CVT_S_D64 : ABSS_FT<"cvt.s.d", FGR32Opnd, FGR64Opnd, II_CVT>,
 471                     ABSS_FM<0x20, 17>, ISA_MIPS1, FGR_64;
 472     def CVT_D64_W : ABSS_FT<"cvt.d.w", FGR64Opnd, FGR32Opnd, II_CVT>,
 473                     ABSS_FM<0x21, 20>, ISA_MIPS1, FGR_64;
 474     def CVT_D64_S : ABSS_FT<"cvt.d.s", FGR64Opnd, FGR32Opnd, II_CVT>,
 475                     ABSS_FM<0x21, 16>, ISA_MIPS1, FGR_64;
 476     def CVT_D64_L : ABSS_FT<"cvt.d.l", FGR64Opnd, FGR64Opnd, II_CVT>,
 477                     ABSS_FM<0x21, 21>, INSN_MIPS3_32R2, FGR_64;
 478   }
 479 }
 480
 481 let isPseudo = 1, isCodeGenOnly = 1 in {
 482   def PseudoCVT_S_W : ABSS_FT<"", FGR32Opnd, GPR32Opnd, II_CVT>;
 483   def PseudoCVT_D32_W : ABSS_FT<"", AFGR64Opnd, GPR32Opnd, II_CVT>;
 484   def PseudoCVT_S_L : ABSS_FT<"", FGR64Opnd, GPR64Opnd, II_CVT>;
 485   def PseudoCVT_D64_W : ABSS_FT<"", FGR64Opnd, GPR32Opnd, II_CVT>;
 486   def PseudoCVT_D64_L : ABSS_FT<"", FGR64Opnd, GPR64Opnd, II_CVT>;
 487 }
 488
 489 let AdditionalPredicates = [NotInMicroMips, UseAbs] in {
 490   def FABS_S : MMRel, ABSS_FT<"abs.s", FGR32Opnd, FGR32Opnd, II_ABS, fabs>,
 491                ABSS_FM<0x5, 16>, ISA_MIPS1;
 492   defm FABS : ABSS_M<"abs.d", II_ABS, fabs>, ABSS_FM<0x5, 17>, ISA_MIPS1;
 493 }
 494
 495 def FNEG_S : MMRel, ABSS_FT<"neg.s", FGR32Opnd, FGR32Opnd, II_NEG, fneg>,
 496              ABSS_FM<0x7, 16>, ISA_MIPS1;
 497 let AdditionalPredicates = [NotInMicroMips] in {
 498   defm FNEG : ABSS_M<"neg.d", II_NEG, fneg>, ABSS_FM<0x7, 17>, ISA_MIPS1;
 499 }
 500
 501 let AdditionalPredicates = [NotInMicroMips] in {
 502   def FSQRT_S : MMRel, StdMMR6Rel, ABSS_FT<"sqrt.s", FGR32Opnd, FGR32Opnd,
 503                 II_SQRT_S, fsqrt>, ABSS_FM<0x4, 16>, ISA_MIPS2;
 504   defm FSQRT : ABSS_M<"sqrt.d", II_SQRT_D, fsqrt>, ABSS_FM<0x4, 17>, ISA_MIPS2;
 505 }
 506
 507 // The odd-numbered registers are only referenced when doing loads,
 508 // stores, and moves between floating-point and integer registers.
 509 // When defining instructions, we reference all 32-bit registers,
 510 // regardless of register aliasing.
 511
 512 /// Move Control Registers From/To CPU Registers
 513 let AdditionalPredicates = [NotInMicroMips] in {
 514   def CFC1 : MMRel, MFC1_FT<"cfc1", GPR32Opnd, CCROpnd, II_CFC1>, MFC1_FM<2>,
 515              ISA_MIPS1;
 516   def CTC1 : MMRel, MTC1_FT<"ctc1", CCROpnd, GPR32Opnd, II_CTC1>, MFC1_FM<6>,
 517              ISA_MIPS1;
 518
 519   def MFC1 : MMRel, StdMMR6Rel, MFC1_FT<"mfc1", GPR32Opnd, FGR32Opnd, II_MFC1,
 520                                         bitconvert>, MFC1_FM<0>, ISA_MIPS1;
 521   def MFC1_D64 : MFC1_FT<"mfc1", GPR32Opnd, FGR64Opnd, II_MFC1>, MFC1_FM<0>,
 522                  ISA_MIPS1, FGR_64 {
 523     let DecoderNamespace = "MipsFP64";
 524   }
 525   def MTC1 : MMRel, StdMMR6Rel, MTC1_FT<"mtc1", FGR32Opnd, GPR32Opnd, II_MTC1,
 526                                         bitconvert>, MFC1_FM<4>, ISA_MIPS1;
 527   def MTC1_D64 : MTC1_FT<"mtc1", FGR64Opnd, GPR32Opnd, II_MTC1>, MFC1_FM<4>,
 528                  ISA_MIPS1, FGR_64 {
 529     let DecoderNamespace = "MipsFP64";
 530   }
 531
 532   def MFHC1_D32 : MMRel, MFC1_FT<"mfhc1", GPR32Opnd, AFGR64Opnd, II_MFHC1>,
 533                   MFC1_FM<3>, ISA_MIPS32R2, FGR_32;
 534   def MFHC1_D64 : MFC1_FT<"mfhc1", GPR32Opnd, FGR64Opnd, II_MFHC1>,
 535                   MFC1_FM<3>, ISA_MIPS32R2, FGR_64 {
 536     let DecoderNamespace = "MipsFP64";
 537   }
 538
 539   def MTHC1_D32 : MMRel, StdMMR6Rel, MTC1_64_FT<"mthc1", AFGR64Opnd, GPR32Opnd, II_MTHC1>,
 540                   MFC1_FM<7>, ISA_MIPS32R2, FGR_32;
 541   def MTHC1_D64 : MTC1_64_FT<"mthc1", FGR64Opnd, GPR32Opnd, II_MTHC1>,
 542                   MFC1_FM<7>, ISA_MIPS32R2, FGR_64 {
 543     let DecoderNamespace = "MipsFP64";
 544   }
 545
 546   def DMTC1 : MTC1_FT<"dmtc1", FGR64Opnd, GPR64Opnd, II_DMTC1,
 547               bitconvert>, MFC1_FM<5>, ISA_MIPS3;
 548   def DMFC1 : MFC1_FT<"dmfc1", GPR64Opnd, FGR64Opnd, II_DMFC1,
 549                       bitconvert>, MFC1_FM<1>, ISA_MIPS3;
 550   let isMoveReg = 1 in {
 551     def FMOV_S   : MMRel, ABSS_FT<"mov.s", FGR32Opnd, FGR32Opnd, II_MOV_S>,
 552                    ABSS_FM<0x6, 16>, ISA_MIPS1;
 553     defm FMOV : ABSS_M<"mov.d", II_MOV_D>, ABSS_FM<0x6, 17>, ISA_MIPS1;
 554   } // isMoveReg
 555 }
 556
 557 /// Floating Point Memory Instructions
 558 let AdditionalPredicates = [NotInMicroMips] in {
 559   def LWC1 : MMRel, LW_FT<"lwc1", FGR32Opnd, mem_simm16, II_LWC1, load>,
 560              LW_FM<0x31>, ISA_MIPS1;
 561   def SWC1 : MMRel, SW_FT<"swc1", FGR32Opnd, mem_simm16, II_SWC1, store>,
 562              LW_FM<0x39>, ISA_MIPS1;
 563 }
 564
 565 let DecoderNamespace = "MipsFP64", AdditionalPredicates = [NotInMicroMips] in {
 566   def LDC164 : StdMMR6Rel, LW_FT<"ldc1", FGR64Opnd, mem_simm16, II_LDC1, load>,
 567                LW_FM<0x35>, ISA_MIPS2, FGR_64 {
 568     let BaseOpcode = "LDC164";
 569   }
 570   def SDC164 : StdMMR6Rel, SW_FT<"sdc1", FGR64Opnd, mem_simm16, II_SDC1, store>,
 571                LW_FM<0x3d>, ISA_MIPS2, FGR_64;
 572 }
 573
 574 let AdditionalPredicates = [NotInMicroMips] in {
 575   def LDC1 : MMRel, StdMMR6Rel, LW_FT<"ldc1", AFGR64Opnd, mem_simm16, II_LDC1,
 576                                       load>, LW_FM<0x35>, ISA_MIPS2, FGR_32 {
 577     let BaseOpcode = "LDC132";
 578   }
 579   def SDC1 : MMRel, SW_FT<"sdc1", AFGR64Opnd, mem_simm16, II_SDC1, store>,
 580              LW_FM<0x3d>, ISA_MIPS2, FGR_32;
 581 }
 582
 583 // Indexed loads and stores.
 584 // Base register + offset register addressing mode (indicated by "x" in the
 585 // instruction mnemonic) is disallowed under NaCl.
 586 let AdditionalPredicates = [IsNotNaCl] in {
 587   def LWXC1 : MMRel, LWXC1_FT<"lwxc1", FGR32Opnd, II_LWXC1, load>, LWXC1_FM<0>,
 588               INSN_MIPS4_32R2_NOT_32R6_64R6;
 589   def SWXC1 : MMRel, SWXC1_FT<"swxc1", FGR32Opnd, II_SWXC1, store>, SWXC1_FM<8>,
 590               INSN_MIPS4_32R2_NOT_32R6_64R6;
 591 }
 592
 593 let AdditionalPredicates = [NotInMicroMips, IsNotNaCl] in {
 594   def LDXC1 : LWXC1_FT<"ldxc1", AFGR64Opnd, II_LDXC1, load>, LWXC1_FM<1>,
 595               INSN_MIPS4_32R2_NOT_32R6_64R6, FGR_32;
 596   def SDXC1 : SWXC1_FT<"sdxc1", AFGR64Opnd, II_SDXC1, store>, SWXC1_FM<9>,
 597               INSN_MIPS4_32R2_NOT_32R6_64R6, FGR_32;
 598 }
 599
 600 let DecoderNamespace="MipsFP64" in {
 601   def LDXC164 : LWXC1_FT<"ldxc1", FGR64Opnd, II_LDXC1, load>, LWXC1_FM<1>,
 602                 INSN_MIPS4_32R2_NOT_32R6_64R6, FGR_64;
 603   def SDXC164 : SWXC1_FT<"sdxc1", FGR64Opnd, II_SDXC1, store>, SWXC1_FM<9>,
 604                 INSN_MIPS4_32R2_NOT_32R6_64R6, FGR_64;
 605 }
 606
 607 // Load/store doubleword indexed unaligned.
 608 // FIXME: This instruction should not be defined for FGR_32.
 609 let AdditionalPredicates = [IsNotNaCl, NotInMicroMips] in {
 610   def LUXC1 : MMRel, LWXC1_FT<"luxc1", AFGR64Opnd, II_LUXC1>, LWXC1_FM<0x5>,
 611               INSN_MIPS5_32R2_NOT_32R6_64R6, FGR_32;
 612   def SUXC1 : MMRel, SWXC1_FT<"suxc1", AFGR64Opnd, II_SUXC1>, SWXC1_FM<0xd>,
 613               INSN_MIPS5_32R2_NOT_32R6_64R6, FGR_32;
 614 }
 615
 616 let AdditionalPredicates = [IsNotNaCl, NotInMicroMips],
 617     DecoderNamespace="MipsFP64" in {
 618   def LUXC164 : LWXC1_FT<"luxc1", FGR64Opnd, II_LUXC1>, LWXC1_FM<0x5>,
 619                 INSN_MIPS5_32R2_NOT_32R6_64R6, FGR_64;
 620   def SUXC164 : SWXC1_FT<"suxc1", FGR64Opnd, II_SUXC1>, SWXC1_FM<0xd>,
 621                 INSN_MIPS5_32R2_NOT_32R6_64R6, FGR_64;
 622 }
 623
 624 /// Floating-point Aritmetic
 625 let AdditionalPredicates = [NotInMicroMips] in {
 626   def FADD_S : MMRel, ADDS_FT<"add.s", FGR32Opnd, II_ADD_S, 1, fadd>,
 627                ADDS_FM<0x00, 16>, ISA_MIPS1;
 628   defm FADD :  ADDS_M<"add.d", II_ADD_D, 1, fadd>, ADDS_FM<0x00, 17>,
 629                ISA_MIPS1;
 630   def FDIV_S : MMRel, ADDS_FT<"div.s", FGR32Opnd, II_DIV_S, 0, fdiv>,
 631                ADDS_FM<0x03, 16>, ISA_MIPS1;
 632   defm FDIV :  ADDS_M<"div.d", II_DIV_D, 0, fdiv>, ADDS_FM<0x03, 17>,
 633                ISA_MIPS1;
 634   def FMUL_S : MMRel, ADDS_FT<"mul.s", FGR32Opnd, II_MUL_S, 1, fmul>,
 635                ADDS_FM<0x02, 16>, ISA_MIPS1;
 636   defm FMUL :  ADDS_M<"mul.d", II_MUL_D, 1, fmul>, ADDS_FM<0x02, 17>,
 637                ISA_MIPS1;
 638   def FSUB_S : MMRel, ADDS_FT<"sub.s", FGR32Opnd, II_SUB_S, 0, fsub>,
 639                ADDS_FM<0x01, 16>, ISA_MIPS1;
 640   defm FSUB :  ADDS_M<"sub.d", II_SUB_D, 0, fsub>, ADDS_FM<0x01, 17>,
 641                ISA_MIPS1;
 642 }
 643
 644 let AdditionalPredicates = [NotInMicroMips, HasMadd4] in {
 645   def MADD_S : MMRel, MADDS_FT<"madd.s", FGR32Opnd, II_MADD_S, fadd>,
 646                MADDS_FM<4, 0>, INSN_MIPS4_32R2_NOT_32R6_64R6;
 647   def MSUB_S : MMRel, MADDS_FT<"msub.s", FGR32Opnd, II_MSUB_S, fsub>,
 648                MADDS_FM<5, 0>, INSN_MIPS4_32R2_NOT_32R6_64R6;
 649
 650   def MADD_D32 : MMRel, MADDS_FT<"madd.d", AFGR64Opnd, II_MADD_D, fadd>,
 651                  MADDS_FM<4, 1>, INSN_MIPS4_32R2_NOT_32R6_64R6, FGR_32;
 652   def MSUB_D32 : MMRel, MADDS_FT<"msub.d", AFGR64Opnd, II_MSUB_D, fsub>,
 653                  MADDS_FM<5, 1>, INSN_MIPS4_32R2_NOT_32R6_64R6, FGR_32;
 654
 655   let DecoderNamespace = "MipsFP64" in {
 656     def MADD_D64 : MADDS_FT<"madd.d", FGR64Opnd, II_MADD_D, fadd>,
 657                    MADDS_FM<4, 1>, INSN_MIPS4_32R2_NOT_32R6_64R6, FGR_64;
 658     def MSUB_D64 : MADDS_FT<"msub.d", FGR64Opnd, II_MSUB_D, fsub>,
 659                    MADDS_FM<5, 1>, INSN_MIPS4_32R2_NOT_32R6_64R6, FGR_64;
 660   }
 661 }
 662
 663 let AdditionalPredicates = [NoNaNsFPMath, HasMadd4, NotInMicroMips] in {
 664   def NMADD_S : MMRel, NMADDS_FT<"nmadd.s", FGR32Opnd, II_NMADD_S, fadd>,
 665                 MADDS_FM<6, 0>, INSN_MIPS4_32R2_NOT_32R6_64R6;
 666   def NMSUB_S : MMRel, NMADDS_FT<"nmsub.s", FGR32Opnd, II_NMSUB_S, fsub>,
 667                 MADDS_FM<7, 0>, INSN_MIPS4_32R2_NOT_32R6_64R6;
 668
 669   def NMADD_D32 : MMRel, NMADDS_FT<"nmadd.d", AFGR64Opnd, II_NMADD_D, fadd>,
 670                   MADDS_FM<6, 1>, INSN_MIPS4_32R2_NOT_32R6_64R6, FGR_32;
 671   def NMSUB_D32 : MMRel, NMADDS_FT<"nmsub.d", AFGR64Opnd, II_NMSUB_D, fsub>,
 672                   MADDS_FM<7, 1>, INSN_MIPS4_32R2_NOT_32R6_64R6, FGR_32;
 673
 674   let DecoderNamespace = "MipsFP64" in {
 675     def NMADD_D64 : NMADDS_FT<"nmadd.d", FGR64Opnd, II_NMADD_D, fadd>,
 676                     MADDS_FM<6, 1>, INSN_MIPS4_32R2_NOT_32R6_64R6, FGR_64;
 677     def NMSUB_D64 : NMADDS_FT<"nmsub.d", FGR64Opnd, II_NMSUB_D, fsub>,
 678                     MADDS_FM<7, 1>, INSN_MIPS4_32R2_NOT_32R6_64R6, FGR_64;
 679   }
 680 }
 681 //===----------------------------------------------------------------------===//
 682 // Floating Point Branch Codes
 683 //===----------------------------------------------------------------------===//
 684 // Mips branch codes. These correspond to condcode in MipsInstrInfo.h.
 685 // They must be kept in synch.
 686 def MIPS_BRANCH_F  : PatLeaf<(i32 0)>;
 687 def MIPS_BRANCH_T  : PatLeaf<(i32 1)>;
 688
 689 let AdditionalPredicates = [NotInMicroMips] in {
 690   def BC1F : MMRel, BC1F_FT<"bc1f", brtarget, II_BC1F, MIPS_BRANCH_F>,
 691              BC1F_FM<0, 0>, ISA_MIPS1_NOT_32R6_64R6;
 692   def BC1FL : MMRel, BC1XL_FT<"bc1fl", brtarget, II_BC1FL>,
 693               BC1F_FM<1, 0>, ISA_MIPS2_NOT_32R6_64R6;
 694   def BC1T : MMRel, BC1F_FT<"bc1t", brtarget, II_BC1T, MIPS_BRANCH_T>,
 695              BC1F_FM<0, 1>, ISA_MIPS1_NOT_32R6_64R6;
 696   def BC1TL : MMRel, BC1XL_FT<"bc1tl", brtarget, II_BC1TL>,
 697               BC1F_FM<1, 1>, ISA_MIPS2_NOT_32R6_64R6;
 698
 699 /// Floating Point Compare
 700   def FCMP_S32 : MMRel, CEQS_FT<"s", FGR32, II_C_CC_S, MipsFPCmp>, CEQS_FM<16>,
 701                  ISA_MIPS1_NOT_32R6_64R6 {
 702
 703   // FIXME: This is a required to work around the fact that these instructions
 704   //        only use $fcc0. Ideally, MipsFPCmp nodes could be removed and the
 705   //        fcc register set is used directly.
 706   bits<3> fcc = 0;
 707   }
 708   def FCMP_D32 : MMRel, CEQS_FT<"d", AFGR64, II_C_CC_D, MipsFPCmp>, CEQS_FM<17>,
 709                  ISA_MIPS1_NOT_32R6_64R6, FGR_32 {
 710   // FIXME: This is a required to work around the fact that these instructions
 711   //        only use $fcc0. Ideally, MipsFPCmp nodes could be removed and the
 712   //        fcc register set is used directly.
 713   bits<3> fcc = 0;
 714   }
 715 }
 716 let DecoderNamespace = "MipsFP64" in
 717 def FCMP_D64 : CEQS_FT<"d", FGR64, II_C_CC_D, MipsFPCmp>, CEQS_FM<17>,
 718                ISA_MIPS1_NOT_32R6_64R6, FGR_64 {
 719   // FIXME: This is a required to work around the fact that thiese instructions
 720   //        only use $fcc0. Ideally, MipsFPCmp nodes could be removed and the
 721   //        fcc register set is used directly.
 722   bits<3> fcc = 0;
 723 }
 724
 725 //===----------------------------------------------------------------------===//
 726 // Floating Point Pseudo-Instructions
 727 //===----------------------------------------------------------------------===//
 728
 729 // This pseudo instr gets expanded into 2 mtc1 instrs after register
 730 // allocation.
 731 class BuildPairF64Base<RegisterOperand RO> :
 732   PseudoSE<(outs RO:$dst), (ins GPR32Opnd:$lo, GPR32Opnd:$hi),
 733            [(set RO:$dst, (MipsBuildPairF64 GPR32Opnd:$lo, GPR32Opnd:$hi))],
 734            II_MTC1>;
 735
 736 def BuildPairF64 : BuildPairF64Base<AFGR64Opnd>, FGR_32, HARDFLOAT;
 737 def BuildPairF64_64 : BuildPairF64Base<FGR64Opnd>, FGR_64, HARDFLOAT;
 738
 739 // This pseudo instr gets expanded into 2 mfc1 instrs after register
 740 // allocation.
 741 // if n is 0, lower part of src is extracted.
 742 // if n is 1, higher part of src is extracted.
 743 // This node has associated scheduling information as the pre RA scheduler
 744 // asserts otherwise.
 745 class ExtractElementF64Base<RegisterOperand RO> :
 746   PseudoSE<(outs GPR32Opnd:$dst), (ins RO:$src, i32imm:$n),
 747            [(set GPR32Opnd:$dst, (MipsExtractElementF64 RO:$src, imm:$n))],
 748            II_MFC1>;
 749
 750 def ExtractElementF64 : ExtractElementF64Base<AFGR64Opnd>, FGR_32, HARDFLOAT;
 751 def ExtractElementF64_64 : ExtractElementF64Base<FGR64Opnd>, FGR_64, HARDFLOAT;
 752
 753 def PseudoTRUNC_W_S : MipsAsmPseudoInst<(outs FGR32Opnd:$fd),
 754                                         (ins FGR32Opnd:$fs, GPR32Opnd:$rs),
 755                                         "trunc.w.s\t$fd, $fs, $rs">;
 756
 757 def PseudoTRUNC_W_D32 : MipsAsmPseudoInst<(outs FGR32Opnd:$fd),
 758                                           (ins AFGR64Opnd:$fs, GPR32Opnd:$rs),
 759                                           "trunc.w.d\t$fd, $fs, $rs">,
 760                         FGR_32, HARDFLOAT;
 761
 762 def PseudoTRUNC_W_D : MipsAsmPseudoInst<(outs FGR32Opnd:$fd),
 763                                         (ins FGR64Opnd:$fs, GPR32Opnd:$rs),
 764                                         "trunc.w.d\t$fd, $fs, $rs">,
 765                       FGR_64, HARDFLOAT;
 766
 767 def LoadImmSingleGPR : MipsAsmPseudoInst<(outs GPR32Opnd:$rd),
 768                                          (ins imm64:$fpimm),
 769                                          "li.s\t$rd, $fpimm">;
 770
 771 def LoadImmSingleFGR : MipsAsmPseudoInst<(outs StrictlyFGR32Opnd:$rd),
 772                                          (ins imm64:$fpimm),
 773                                          "li.s\t$rd, $fpimm">,
 774                        HARDFLOAT;
 775
 776 def LoadImmDoubleGPR : MipsAsmPseudoInst<(outs GPR32Opnd:$rd),
 777                                          (ins imm64:$fpimm),
 778                                          "li.d\t$rd, $fpimm">;
 779
 780 def LoadImmDoubleFGR_32 : MipsAsmPseudoInst<(outs StrictlyAFGR64Opnd:$rd),
 781                                             (ins imm64:$fpimm),
 782                                             "li.d\t$rd, $fpimm">,
 783                           FGR_32, HARDFLOAT;
 784
 785 def LoadImmDoubleFGR : MipsAsmPseudoInst<(outs StrictlyFGR64Opnd:$rd),
 786                                          (ins imm64:$fpimm),
 787                                          "li.d\t$rd, $fpimm">,
 788                        FGR_64, HARDFLOAT;
 789
 790 def SDC1_M1 : MipsAsmPseudoInst<(outs AFGR64Opnd:$fd),
 791                                 (ins mem_simm16:$addr),
 792                                 "s.d\t$fd, $addr">,
 793               FGR_32, ISA_MIPS1, HARDFLOAT;
 794
 795 //===----------------------------------------------------------------------===//
 796 // InstAliases.
 797 //===----------------------------------------------------------------------===//
 798 def : MipsInstAlias
 799         <"s.s $fd, $addr", (SWC1 FGR32Opnd:$fd, mem_simm16:$addr), 0>,
 800       ISA_MIPS2, HARDFLOAT;
 801 def : MipsInstAlias
 802         <"s.d $fd, $addr", (SDC1 AFGR64Opnd:$fd, mem_simm16:$addr), 0>,
 803       FGR_32, ISA_MIPS2, HARDFLOAT;
 804 def : MipsInstAlias
 805         <"s.d $fd, $addr", (SDC164 FGR64Opnd:$fd, mem_simm16:$addr), 0>,
 806       FGR_64, ISA_MIPS2, HARDFLOAT;
 807 def : MipsInstAlias
 808         <"s.d $fd, $addr", (SDC1_M1 AFGR64Opnd:$fd, mem_simm16:$addr), 0>,
 809       FGR_32, ISA_MIPS1, HARDFLOAT;
 810
 811 def : MipsInstAlias
 812         <"l.s $fd, $addr", (LWC1 FGR32Opnd:$fd, mem_simm16:$addr), 0>,
 813       ISA_MIPS2, HARDFLOAT;
 814 def : MipsInstAlias
 815         <"l.d $fd, $addr", (LDC1 AFGR64Opnd:$fd, mem_simm16:$addr), 0>,
 816       FGR_32, ISA_MIPS2, HARDFLOAT;
 817 def : MipsInstAlias
 818         <"l.d $fd, $addr", (LDC164 FGR64Opnd:$fd, mem_simm16:$addr), 0>,
 819       FGR_64, ISA_MIPS2, HARDFLOAT;
 820
 821 multiclass C_COND_ALIASES<string TypeStr, RegisterOperand RC> {
 822   def : MipsInstAlias<!strconcat("c.f.", TypeStr, " $fs, $ft"),
 823                       (!cast<Instruction>("C_F_"#NAME) FCC0,
 824                                                        RC:$fs, RC:$ft), 1>;
 825   def : MipsInstAlias<!strconcat("c.un.", TypeStr, " $fs, $ft"),
 826                       (!cast<Instruction>("C_UN_"#NAME) FCC0,
 827                                                         RC:$fs, RC:$ft), 1>;
 828   def : MipsInstAlias<!strconcat("c.eq.", TypeStr, " $fs, $ft"),
 829                       (!cast<Instruction>("C_EQ_"#NAME) FCC0,
 830                                                         RC:$fs, RC:$ft), 1>;
 831   def : MipsInstAlias<!strconcat("c.ueq.", TypeStr, " $fs, $ft"),
 832                       (!cast<Instruction>("C_UEQ_"#NAME) FCC0,
 833                                                          RC:$fs, RC:$ft), 1>;
 834   def : MipsInstAlias<!strconcat("c.olt.", TypeStr, " $fs, $ft"),
 835                       (!cast<Instruction>("C_OLT_"#NAME) FCC0,
 836                                                          RC:$fs, RC:$ft), 1>;
 837   def : MipsInstAlias<!strconcat("c.ult.", TypeStr, " $fs, $ft"),
 838                       (!cast<Instruction>("C_ULT_"#NAME) FCC0,
 839                                                          RC:$fs, RC:$ft), 1>;
 840   def : MipsInstAlias<!strconcat("c.ole.", TypeStr, " $fs, $ft"),
 841                       (!cast<Instruction>("C_OLE_"#NAME) FCC0,
 842                                                          RC:$fs, RC:$ft), 1>;
 843   def : MipsInstAlias<!strconcat("c.ule.", TypeStr, " $fs, $ft"),
 844                       (!cast<Instruction>("C_ULE_"#NAME) FCC0,
 845                                                          RC:$fs, RC:$ft), 1>;
 846   def : MipsInstAlias<!strconcat("c.sf.", TypeStr, " $fs, $ft"),
 847                       (!cast<Instruction>("C_SF_"#NAME) FCC0,
 848                                                         RC:$fs, RC:$ft), 1>;
 849   def : MipsInstAlias<!strconcat("c.ngle.", TypeStr, " $fs, $ft"),
 850                       (!cast<Instruction>("C_NGLE_"#NAME) FCC0,
 851                                                           RC:$fs, RC:$ft), 1>;
 852   def : MipsInstAlias<!strconcat("c.seq.", TypeStr, " $fs, $ft"),
 853                       (!cast<Instruction>("C_SEQ_"#NAME) FCC0,
 854                                                          RC:$fs, RC:$ft), 1>;
 855   def : MipsInstAlias<!strconcat("c.ngl.", TypeStr, " $fs, $ft"),
 856                       (!cast<Instruction>("C_NGL_"#NAME) FCC0,
 857                                                          RC:$fs, RC:$ft), 1>;
 858   def : MipsInstAlias<!strconcat("c.lt.", TypeStr, " $fs, $ft"),
 859                       (!cast<Instruction>("C_LT_"#NAME) FCC0,
 860                                                         RC:$fs, RC:$ft), 1>;
 861   def : MipsInstAlias<!strconcat("c.nge.", TypeStr, " $fs, $ft"),
 862                       (!cast<Instruction>("C_NGE_"#NAME) FCC0,
 863                                                          RC:$fs, RC:$ft), 1>;
 864   def : MipsInstAlias<!strconcat("c.le.", TypeStr, " $fs, $ft"),
 865                       (!cast<Instruction>("C_LE_"#NAME) FCC0,
 866                                                         RC:$fs, RC:$ft), 1>;
 867   def : MipsInstAlias<!strconcat("c.ngt.", TypeStr, " $fs, $ft"),
 868                       (!cast<Instruction>("C_NGT_"#NAME) FCC0,
 869                                                          RC:$fs, RC:$ft), 1>;
 870 }
 871
 872 multiclass BC1_ALIASES<Instruction BCTrue, string BCTrueString,
 873                        Instruction BCFalse, string BCFalseString> {
 874   def : MipsInstAlias<!strconcat(BCTrueString, " $offset"),
 875                                 (BCTrue FCC0, brtarget:$offset), 1>;
 876
 877   def : MipsInstAlias<!strconcat(BCFalseString, " $offset"),
 878                                 (BCFalse FCC0, brtarget:$offset), 1>;
 879 }
 880
 881 let AdditionalPredicates = [NotInMicroMips] in {
 882   defm S   : C_COND_ALIASES<"s", FGR32Opnd>, HARDFLOAT,
 883              ISA_MIPS1_NOT_32R6_64R6;
 884   defm D32 : C_COND_ALIASES<"d", AFGR64Opnd>, HARDFLOAT,
 885              ISA_MIPS1_NOT_32R6_64R6, FGR_32;
 886   defm D64 : C_COND_ALIASES<"d", FGR64Opnd>, HARDFLOAT,
 887              ISA_MIPS1_NOT_32R6_64R6, FGR_64;
 888
 889   defm : BC1_ALIASES<BC1T, "bc1t", BC1F, "bc1f">, ISA_MIPS1_NOT_32R6_64R6,
 890          HARDFLOAT;
 891   defm : BC1_ALIASES<BC1TL, "bc1tl", BC1FL, "bc1fl">, ISA_MIPS2_NOT_32R6_64R6,
 892          HARDFLOAT;
 893 }
 894 //===----------------------------------------------------------------------===//
 895 // Floating Point Patterns
 896 //===----------------------------------------------------------------------===//
 897 def : MipsPat<(f32 fpimm0), (MTC1 ZERO)>, ISA_MIPS1;
 898 def : MipsPat<(f32 fpimm0neg), (FNEG_S (MTC1 ZERO))>, ISA_MIPS1;
 899
 900 def : MipsPat<(f32 (sint_to_fp GPR32Opnd:$src)),
 901               (PseudoCVT_S_W GPR32Opnd:$src)>;
 902 def : MipsPat<(MipsTruncIntFP FGR32Opnd:$src),
 903               (TRUNC_W_S FGR32Opnd:$src)>, ISA_MIPS1;
 904
 905 def : MipsPat<(MipsMTC1_D64 GPR32Opnd:$src),
 906               (MTC1_D64 GPR32Opnd:$src)>, ISA_MIPS1, FGR_64;
 907
 908 def : MipsPat<(f64 (sint_to_fp GPR32Opnd:$src)),
 909               (PseudoCVT_D32_W GPR32Opnd:$src)>, FGR_32;
 910 let AdditionalPredicates = [NotInMicroMips] in {
 911   def : MipsPat<(MipsTruncIntFP AFGR64Opnd:$src),
 912                 (TRUNC_W_D32 AFGR64Opnd:$src)>, ISA_MIPS2, FGR_32;
 913   def : MipsPat<(f32 (fpround AFGR64Opnd:$src)),
 914                 (CVT_S_D32 AFGR64Opnd:$src)>, ISA_MIPS1, FGR_32;
 915   def : MipsPat<(f64 (fpextend FGR32Opnd:$src)),
 916                 (CVT_D32_S FGR32Opnd:$src)>, ISA_MIPS1, FGR_32;
 917 }
 918
 919 def : MipsPat<(f64 fpimm0), (DMTC1 ZERO_64)>, ISA_MIPS3, GPR_64, FGR_64;
 920 def : MipsPat<(f64 fpimm0neg), (FNEG_D64 (DMTC1 ZERO_64))>, ISA_MIPS3, GPR_64,
 921       FGR_64;
 922
 923 def : MipsPat<(f64 (sint_to_fp GPR32Opnd:$src)),
 924               (PseudoCVT_D64_W GPR32Opnd:$src)>, FGR_64;
 925 def : MipsPat<(f32 (sint_to_fp GPR64Opnd:$src)),
 926               (EXTRACT_SUBREG (PseudoCVT_S_L GPR64Opnd:$src), sub_lo)>, FGR_64;
 927 def : MipsPat<(f64 (sint_to_fp GPR64Opnd:$src)),
 928               (PseudoCVT_D64_L GPR64Opnd:$src)>, FGR_64;
 929
 930 def : MipsPat<(MipsTruncIntFP FGR64Opnd:$src),
 931               (TRUNC_W_D64 FGR64Opnd:$src)>, ISA_MIPS2, FGR_64;
 932 def : MipsPat<(MipsTruncIntFP FGR32Opnd:$src),
 933               (TRUNC_L_S FGR32Opnd:$src)>, ISA_MIPS2, FGR_64;
 934 def : MipsPat<(MipsTruncIntFP FGR64Opnd:$src),
 935               (TRUNC_L_D64 FGR64Opnd:$src)>, ISA_MIPS2, FGR_64;
 936
 937 let AdditionalPredicates = [NotInMicroMips] in {
 938   def : MipsPat<(f32 (fpround FGR64Opnd:$src)),
 939                 (CVT_S_D64 FGR64Opnd:$src)>, ISA_MIPS1, FGR_64;
 940   def : MipsPat<(f64 (fpextend FGR32Opnd:$src)),
 941                 (CVT_D64_S FGR32Opnd:$src)>, ISA_MIPS1, FGR_64;
 942 }
 943
 944 // To generate NMADD and NMSUB instructions when fneg node is present
 945 multiclass NMADD_NMSUB<Instruction Nmadd, Instruction Nmsub, RegisterOperand RC> {
 946   def : MipsPat<(fneg (fadd (fmul RC:$fs, RC:$ft), RC:$fr)),
 947                 (Nmadd RC:$fr, RC:$fs, RC:$ft)>;
 948   def : MipsPat<(fneg (fsub (fmul RC:$fs, RC:$ft), RC:$fr)),
 949                 (Nmsub RC:$fr, RC:$fs, RC:$ft)>;
 950 }
 951
 952 let AdditionalPredicates = [NoNaNsFPMath, HasMadd4, NotInMicroMips] in {
 953   defm : NMADD_NMSUB<NMADD_S, NMSUB_S, FGR32Opnd>, INSN_MIPS4_32R2_NOT_32R6_64R6;
 954   defm : NMADD_NMSUB<NMADD_D32, NMSUB_D32, AFGR64Opnd>, FGR_32, INSN_MIPS4_32R2_NOT_32R6_64R6;
 955   defm : NMADD_NMSUB<NMADD_D64, NMSUB_D64, FGR64Opnd>, FGR_64, INSN_MIPS4_32R2_NOT_32R6_64R6;
 956 }
 957
 958 // Patterns for loads/stores with a reg+imm operand.
 959 let AdditionalPredicates = [NotInMicroMips] in {
 960   let AddedComplexity = 40 in {
 961     def : LoadRegImmPat<LWC1, f32, load>, ISA_MIPS1;
 962     def : StoreRegImmPat<SWC1, f32>, ISA_MIPS1;
 963
 964     def : LoadRegImmPat<LDC164, f64, load>, ISA_MIPS1, FGR_64;
 965     def : StoreRegImmPat<SDC164, f64>, ISA_MIPS1, FGR_64;
 966
 967     def : LoadRegImmPat<LDC1, f64, load>, ISA_MIPS1, FGR_32;
 968     def : StoreRegImmPat<SDC1, f64>, ISA_MIPS1, FGR_32;
 969   }
 970 }