contrib/llvm-project/llvm/lib/Target/X86/X86ScheduleSLM.td

   1 //=- X86ScheduleSLM.td - X86 Silvermont Scheduling -----------*- tablegen -*-=//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file defines the machine model for Intel Silvermont to support
  10 // instruction scheduling and other instruction cost heuristics.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 def SLMModel : SchedMachineModel {
  15   // All x86 instructions are modeled as a single micro-op, and SLM can decode 2
  16   // instructions per cycle.
  17   let IssueWidth = 2;
  18   let MicroOpBufferSize = 32; // Based on the reorder buffer.
  19   let LoadLatency = 3;
  20   let MispredictPenalty = 10;
  21   let PostRAScheduler = 1;
  22
  23   // For small loops, expand by a small factor to hide the backedge cost.
  24   let LoopMicroOpBufferSize = 10;
  25
  26   // FIXME: SSE4 is unimplemented. This flag is set to allow
  27   // the scheduler to assign a default model to unrecognized opcodes.
  28   let CompleteModel = 0;
  29 }
  30
  31 let SchedModel = SLMModel in {
  32
  33 // Silvermont has 5 reservation stations for micro-ops
  34 def SLM_IEC_RSV0 : ProcResource<1>;
  35 def SLM_IEC_RSV1 : ProcResource<1>;
  36 def SLM_FPC_RSV0 : ProcResource<1> { let BufferSize = 1; }
  37 def SLM_FPC_RSV1 : ProcResource<1> { let BufferSize = 1; }
  38 def SLM_MEC_RSV  : ProcResource<1>;
  39
  40 // Many micro-ops are capable of issuing on multiple ports.
  41 def SLM_IEC_RSV01  : ProcResGroup<[SLM_IEC_RSV0, SLM_IEC_RSV1]>;
  42 def SLM_FPC_RSV01  : ProcResGroup<[SLM_FPC_RSV0, SLM_FPC_RSV1]>;
  43
  44 def SLMDivider      : ProcResource<1>;
  45 def SLMFPMultiplier : ProcResource<1>;
  46 def SLMFPDivider    : ProcResource<1>;
  47
  48 // Loads are 3 cycles, so ReadAfterLd registers needn't be available until 3
  49 // cycles after the memory operand.
  50 def : ReadAdvance<ReadAfterLd, 3>;
  51 def : ReadAdvance<ReadAfterVecLd, 3>;
  52 def : ReadAdvance<ReadAfterVecXLd, 3>;
  53 def : ReadAdvance<ReadAfterVecYLd, 3>;
  54
  55 def : ReadAdvance<ReadInt2Fpu, 0>;
  56
  57 // Many SchedWrites are defined in pairs with and without a folded load.
  58 // Instructions with folded loads are usually micro-fused, so they only appear
  59 // as two micro-ops when queued in the reservation station.
  60 // This multiclass defines the resource usage for variants with and without
  61 // folded loads.
  62 multiclass SLMWriteResPair<X86FoldableSchedWrite SchedRW,
  63                            list<ProcResourceKind> ExePorts,
  64                            int Lat, list<int> Res = [1], int UOps = 1,
  65                            int LoadLat = 3> {
  66   // Register variant is using a single cycle on ExePort.
  67   def : WriteRes<SchedRW, ExePorts> {
  68     let Latency = Lat;
  69     let ResourceCycles = Res;
  70     let NumMicroOps = UOps;
  71   }
  72
  73   // Memory variant also uses a cycle on MEC_RSV and adds LoadLat cycles to
  74   // the latency (default = 3).
  75   def : WriteRes<SchedRW.Folded, !listconcat([SLM_MEC_RSV], ExePorts)> {
  76     let Latency = !add(Lat, LoadLat);
  77     let ResourceCycles = !listconcat([1], Res);
  78     let NumMicroOps = UOps;
  79   }
  80 }
  81
  82 // A folded store needs a cycle on MEC_RSV for the store data, but it does not
  83 // need an extra port cycle to recompute the address.
  84 def : WriteRes<WriteRMW, [SLM_MEC_RSV]>;
  85
  86 def : WriteRes<WriteStore,   [SLM_IEC_RSV01, SLM_MEC_RSV]>;
  87 def : WriteRes<WriteStoreNT, [SLM_IEC_RSV01, SLM_MEC_RSV]>;
  88 def : WriteRes<WriteLoad,    [SLM_MEC_RSV]> { let Latency = 3; }
  89 def : WriteRes<WriteMove,    [SLM_IEC_RSV01]>;
  90 def : WriteRes<WriteZero,    []>;
  91 defm : X86WriteResUnsupported<WriteVecMaskedGatherWriteback>;
  92
  93 // Load/store MXCSR.
  94 // FIXME: These are probably wrong. They are copy pasted from WriteStore/Load.
  95 def : WriteRes<WriteSTMXCSR, [SLM_IEC_RSV01, SLM_MEC_RSV]>;
  96 def : WriteRes<WriteLDMXCSR,  [SLM_MEC_RSV]> { let Latency = 3; }
  97
  98 // Treat misc copies as a move.
  99 def : InstRW<[WriteMove], (instrs COPY)>;
 100
 101 defm : SLMWriteResPair<WriteALU,    [SLM_IEC_RSV01], 1>;
 102 defm : SLMWriteResPair<WriteADC,    [SLM_IEC_RSV01], 1>;
 103
 104 defm : SLMWriteResPair<WriteIMul8,     [SLM_IEC_RSV1],  3>;
 105 defm : SLMWriteResPair<WriteIMul16,    [SLM_IEC_RSV1],  3>;
 106 defm : SLMWriteResPair<WriteIMul16Imm, [SLM_IEC_RSV1],  3>;
 107 defm : SLMWriteResPair<WriteIMul16Reg, [SLM_IEC_RSV1],  3>;
 108 defm : SLMWriteResPair<WriteIMul32,    [SLM_IEC_RSV1],  3>;
 109 defm : SLMWriteResPair<WriteIMul32Imm, [SLM_IEC_RSV1],  3>;
 110 defm : SLMWriteResPair<WriteIMul32Reg, [SLM_IEC_RSV1],  3>;
 111 defm : SLMWriteResPair<WriteIMul64,    [SLM_IEC_RSV1],  3>;
 112 defm : SLMWriteResPair<WriteIMul64Imm, [SLM_IEC_RSV1],  3>;
 113 defm : SLMWriteResPair<WriteIMul64Reg, [SLM_IEC_RSV1],  3>;
 114 def  : WriteRes<WriteIMulH, [SLM_FPC_RSV0]>;
 115
 116 defm : X86WriteRes<WriteBSWAP32, [SLM_IEC_RSV01], 1, [1], 1>;
 117 defm : X86WriteRes<WriteBSWAP64, [SLM_IEC_RSV01], 1, [1], 1>;
 118 defm : X86WriteRes<WriteCMPXCHG, [SLM_IEC_RSV01], 1, [1], 1>;
 119 defm : X86WriteRes<WriteCMPXCHGRMW, [SLM_IEC_RSV01, SLM_MEC_RSV], 4, [1, 2], 2>;
 120 defm : X86WriteRes<WriteXCHG,      [SLM_IEC_RSV01], 1, [1], 1>;
 121
 122 defm : SLMWriteResPair<WriteShift,    [SLM_IEC_RSV0],  1>;
 123 defm : SLMWriteResPair<WriteShiftCL,  [SLM_IEC_RSV0],  1>;
 124 defm : SLMWriteResPair<WriteRotate,   [SLM_IEC_RSV0],  1>;
 125 defm : SLMWriteResPair<WriteRotateCL, [SLM_IEC_RSV0],  1>;
 126
 127 defm : X86WriteRes<WriteSHDrri, [SLM_IEC_RSV0],  1, [1], 1>;
 128 defm : X86WriteRes<WriteSHDrrcl,[SLM_IEC_RSV0],  1, [1], 1>;
 129 defm : X86WriteRes<WriteSHDmri, [SLM_MEC_RSV, SLM_IEC_RSV0], 4, [2, 1], 2>;
 130 defm : X86WriteRes<WriteSHDmrcl,[SLM_MEC_RSV, SLM_IEC_RSV0], 4, [2, 1], 2>;
 131
 132 defm : SLMWriteResPair<WriteJump,   [SLM_IEC_RSV1],  1>;
 133 defm : SLMWriteResPair<WriteCRC32,  [SLM_IEC_RSV1],  3>;
 134
 135 defm : SLMWriteResPair<WriteCMOV,  [SLM_IEC_RSV01], 2, [2]>;
 136 defm : X86WriteRes<WriteFCMOV, [SLM_FPC_RSV1], 3, [1], 1>; // x87 conditional move.
 137 def  : WriteRes<WriteSETCC, [SLM_IEC_RSV01]>;
 138 def  : WriteRes<WriteSETCCStore, [SLM_IEC_RSV01, SLM_MEC_RSV]> {
 139   // FIXME Latency and NumMicrOps?
 140   let ResourceCycles = [2,1];
 141 }
 142 defm : X86WriteRes<WriteLAHFSAHF,        [SLM_IEC_RSV01], 1, [1], 1>;
 143 defm : X86WriteRes<WriteBitTest,         [SLM_IEC_RSV01], 1, [1], 1>;
 144 defm : X86WriteRes<WriteBitTestImmLd,    [SLM_IEC_RSV01, SLM_MEC_RSV], 4, [1,1], 1>;
 145 defm : X86WriteRes<WriteBitTestRegLd,    [SLM_IEC_RSV01, SLM_MEC_RSV], 4, [1,1], 1>;
 146 defm : X86WriteRes<WriteBitTestSet,      [SLM_IEC_RSV01], 1, [1], 1>;
 147 defm : X86WriteRes<WriteBitTestSetImmLd, [SLM_IEC_RSV01, SLM_MEC_RSV], 3, [1,1], 1>;
 148 defm : X86WriteRes<WriteBitTestSetRegLd, [SLM_IEC_RSV01, SLM_MEC_RSV], 3, [1,1], 1>;
 149
 150 // This is for simple LEAs with one or two input operands.
 151 // The complex ones can only execute on port 1, and they require two cycles on
 152 // the port to read all inputs. We don't model that.
 153 def : WriteRes<WriteLEA, [SLM_IEC_RSV1]>;
 154
 155 // Bit counts.
 156 defm : SLMWriteResPair<WriteBSF, [SLM_IEC_RSV01], 10, [20], 10>;
 157 defm : SLMWriteResPair<WriteBSR, [SLM_IEC_RSV01], 10, [20], 10>;
 158 defm : SLMWriteResPair<WriteLZCNT,          [SLM_IEC_RSV0], 3>;
 159 defm : SLMWriteResPair<WriteTZCNT,          [SLM_IEC_RSV0], 3>;
 160 defm : SLMWriteResPair<WritePOPCNT,         [SLM_IEC_RSV0], 3>;
 161
 162 // BMI1 BEXTR/BLS, BMI2 BZHI
 163 defm : X86WriteResPairUnsupported<WriteBEXTR>;
 164 defm : X86WriteResPairUnsupported<WriteBLS>;
 165 defm : X86WriteResPairUnsupported<WriteBZHI>;
 166
 167 defm : SLMWriteResPair<WriteDiv8,   [SLM_IEC_RSV01, SLMDivider], 25, [1,25], 1, 4>;
 168 defm : SLMWriteResPair<WriteDiv16,  [SLM_IEC_RSV01, SLMDivider], 25, [1,25], 1, 4>;
 169 defm : SLMWriteResPair<WriteDiv32,  [SLM_IEC_RSV01, SLMDivider], 25, [1,25], 1, 4>;
 170 defm : SLMWriteResPair<WriteDiv64,  [SLM_IEC_RSV01, SLMDivider], 25, [1,25], 1, 4>;
 171 defm : SLMWriteResPair<WriteIDiv8,  [SLM_IEC_RSV01, SLMDivider], 25, [1,25], 1, 4>;
 172 defm : SLMWriteResPair<WriteIDiv16, [SLM_IEC_RSV01, SLMDivider], 25, [1,25], 1, 4>;
 173 defm : SLMWriteResPair<WriteIDiv32, [SLM_IEC_RSV01, SLMDivider], 25, [1,25], 1, 4>;
 174 defm : SLMWriteResPair<WriteIDiv64, [SLM_IEC_RSV01, SLMDivider], 25, [1,25], 1, 4>;
 175
 176 // Scalar and vector floating point.
 177 defm : X86WriteRes<WriteFLD0,       [SLM_FPC_RSV01], 1, [1], 1>;
 178 defm : X86WriteRes<WriteFLD1,       [SLM_FPC_RSV01], 1, [1], 1>;
 179 defm : X86WriteRes<WriteFLDC,       [SLM_FPC_RSV01], 1, [2], 2>;
 180 def  : WriteRes<WriteFLoad,         [SLM_MEC_RSV]> { let Latency = 3; }
 181 def  : WriteRes<WriteFLoadX,        [SLM_MEC_RSV]> { let Latency = 3; }
 182 def  : WriteRes<WriteFLoadY,        [SLM_MEC_RSV]> { let Latency = 3; }
 183 def  : WriteRes<WriteFMaskedLoad,   [SLM_MEC_RSV]> { let Latency = 3; }
 184 def  : WriteRes<WriteFMaskedLoadY,  [SLM_MEC_RSV]> { let Latency = 3; }
 185 def  : WriteRes<WriteFStore,        [SLM_MEC_RSV]>;
 186 def  : WriteRes<WriteFStoreX,       [SLM_MEC_RSV]>;
 187 def  : WriteRes<WriteFStoreY,       [SLM_MEC_RSV]>;
 188 def  : WriteRes<WriteFStoreNT,      [SLM_MEC_RSV]>;
 189 def  : WriteRes<WriteFStoreNTX,     [SLM_MEC_RSV]>;
 190 def  : WriteRes<WriteFStoreNTY,     [SLM_MEC_RSV]>;
 191
 192 def  : WriteRes<WriteFMaskedStore32,    [SLM_MEC_RSV]>;
 193 def  : WriteRes<WriteFMaskedStore32Y,   [SLM_MEC_RSV]>;
 194 def  : WriteRes<WriteFMaskedStore64,    [SLM_MEC_RSV]>;
 195 def  : WriteRes<WriteFMaskedStore64Y,   [SLM_MEC_RSV]>;
 196
 197 def  : WriteRes<WriteFMove,         [SLM_FPC_RSV01]>;
 198 def  : WriteRes<WriteFMoveX,        [SLM_FPC_RSV01]>;
 199 def  : WriteRes<WriteFMoveY,        [SLM_FPC_RSV01]>;
 200 defm : X86WriteRes<WriteEMMS,       [SLM_FPC_RSV01], 10, [10], 9>;
 201
 202 defm : SLMWriteResPair<WriteFAdd,     [SLM_FPC_RSV1], 3>;
 203 defm : SLMWriteResPair<WriteFAddX,    [SLM_FPC_RSV1], 3>;
 204 defm : SLMWriteResPair<WriteFAddY,    [SLM_FPC_RSV1], 3>;
 205 defm : X86WriteResPairUnsupported<WriteFAddZ>;
 206 defm : SLMWriteResPair<WriteFAdd64,   [SLM_FPC_RSV1], 3>;
 207 defm : SLMWriteResPair<WriteFAdd64X,  [SLM_FPC_RSV1], 4, [2]>;
 208 defm : SLMWriteResPair<WriteFAdd64Y,  [SLM_FPC_RSV1], 4, [2]>;
 209 defm : X86WriteResPairUnsupported<WriteFAdd64Z>;
 210 defm : SLMWriteResPair<WriteFCmp,     [SLM_FPC_RSV1], 3>;
 211 defm : SLMWriteResPair<WriteFCmpX,    [SLM_FPC_RSV1], 3>;
 212 defm : SLMWriteResPair<WriteFCmpY,    [SLM_FPC_RSV1], 3>;
 213 defm : X86WriteResPairUnsupported<WriteFCmpZ>;
 214 defm : SLMWriteResPair<WriteFCmp64,   [SLM_FPC_RSV1], 3>;
 215 defm : SLMWriteResPair<WriteFCmp64X,  [SLM_FPC_RSV1], 3>;
 216 defm : SLMWriteResPair<WriteFCmp64Y,  [SLM_FPC_RSV1], 3>;
 217 defm : X86WriteResPairUnsupported<WriteFCmp64Z>;
 218 defm : SLMWriteResPair<WriteFCom,     [SLM_FPC_RSV1], 3>;
 219 defm : SLMWriteResPair<WriteFComX,    [SLM_FPC_RSV1], 3>;
 220 defm : SLMWriteResPair<WriteFMul,     [SLM_FPC_RSV0, SLMFPMultiplier], 5, [1,2]>;
 221 defm : SLMWriteResPair<WriteFMulX,    [SLM_FPC_RSV0, SLMFPMultiplier], 5, [1,2]>;
 222 defm : SLMWriteResPair<WriteFMulY,    [SLM_FPC_RSV0, SLMFPMultiplier], 5, [1,2]>;
 223 defm : X86WriteResPairUnsupported<WriteFMulZ>;
 224 defm : SLMWriteResPair<WriteFMul64,   [SLM_FPC_RSV0, SLMFPMultiplier], 5, [1,2]>;
 225 defm : SLMWriteResPair<WriteFMul64X,  [SLM_FPC_RSV0, SLMFPMultiplier], 7, [1,4]>;
 226 defm : SLMWriteResPair<WriteFMul64Y,  [SLM_FPC_RSV0, SLMFPMultiplier], 7, [1,4]>;
 227 defm : X86WriteResPairUnsupported<WriteFMul64Z>;
 228 defm : X86WriteResPairUnsupported<WriteFMA>;
 229 defm : X86WriteResPairUnsupported<WriteFMAX>;
 230 defm : X86WriteResPairUnsupported<WriteFMAY>;
 231 defm : X86WriteResPairUnsupported<WriteFMAZ>;
 232 defm : SLMWriteResPair<WriteFDiv,     [SLM_FPC_RSV0, SLMFPDivider], 19, [1,17]>;
 233 defm : SLMWriteResPair<WriteFDivX,    [SLM_FPC_RSV0, SLMFPDivider], 39, [1,39]>;
 234 defm : SLMWriteResPair<WriteFDivY,    [SLM_FPC_RSV0, SLMFPDivider], 39, [1,39]>;
 235 defm : X86WriteResPairUnsupported<WriteFDivZ>;
 236 defm : SLMWriteResPair<WriteFDiv64,   [SLM_FPC_RSV0, SLMFPDivider], 34, [1,32]>;
 237 defm : SLMWriteResPair<WriteFDiv64X,  [SLM_FPC_RSV0, SLMFPDivider], 69, [1,69]>;
 238 defm : SLMWriteResPair<WriteFDiv64Y,  [SLM_FPC_RSV0, SLMFPDivider], 69, [1,69]>;
 239 defm : X86WriteResPairUnsupported<WriteFDiv64Z>;
 240 defm : SLMWriteResPair<WriteFRcp,     [SLM_FPC_RSV0], 5>;
 241 defm : SLMWriteResPair<WriteFRcpX,    [SLM_FPC_RSV0], 5>;
 242 defm : SLMWriteResPair<WriteFRcpY,    [SLM_FPC_RSV0], 5>;
 243 defm : X86WriteResPairUnsupported<WriteFRcpZ>;
 244 defm : SLMWriteResPair<WriteFRsqrt,   [SLM_FPC_RSV0], 5>;
 245 defm : SLMWriteResPair<WriteFRsqrtX,  [SLM_FPC_RSV0], 5>;
 246 defm : SLMWriteResPair<WriteFRsqrtY,  [SLM_FPC_RSV0], 5>;
 247 defm : X86WriteResPairUnsupported<WriteFRsqrtZ>;
 248 defm : SLMWriteResPair<WriteFSqrt,    [SLM_FPC_RSV0,SLMFPDivider], 20, [1,20], 1, 3>;
 249 defm : SLMWriteResPair<WriteFSqrtX,   [SLM_FPC_RSV0,SLMFPDivider], 41, [1,40], 1, 3>;
 250 defm : SLMWriteResPair<WriteFSqrtY,   [SLM_FPC_RSV0,SLMFPDivider], 41, [1,40], 1, 3>;
 251 defm : X86WriteResPairUnsupported<WriteFSqrtZ>;
 252 defm : SLMWriteResPair<WriteFSqrt64,  [SLM_FPC_RSV0,SLMFPDivider], 35, [1,35], 1, 3>;
 253 defm : SLMWriteResPair<WriteFSqrt64X, [SLM_FPC_RSV0,SLMFPDivider], 71, [1,70], 1, 3>;
 254 defm : SLMWriteResPair<WriteFSqrt64Y, [SLM_FPC_RSV0,SLMFPDivider], 71, [1,70], 1, 3>;
 255 defm : X86WriteResPairUnsupported<WriteFSqrt64Z>;
 256 defm : SLMWriteResPair<WriteFSqrt80,  [SLM_FPC_RSV0,SLMFPDivider], 40, [1,40]>;
 257 defm : SLMWriteResPair<WriteDPPD,   [SLM_FPC_RSV1], 3>;
 258 defm : SLMWriteResPair<WriteDPPS,   [SLM_FPC_RSV1], 3>;
 259 defm : SLMWriteResPair<WriteDPPSY,  [SLM_FPC_RSV1], 3>;
 260 defm : X86WriteResPairUnsupported<WriteDPPSZ>;
 261 defm : SLMWriteResPair<WriteFSign,  [SLM_FPC_RSV01], 1>;
 262 defm : SLMWriteResPair<WriteFRnd,   [SLM_FPC_RSV1], 3>;
 263 defm : SLMWriteResPair<WriteFRndY,  [SLM_FPC_RSV1], 3>;
 264 defm : X86WriteResPairUnsupported<WriteFRndZ>;
 265 defm : SLMWriteResPair<WriteFLogic, [SLM_FPC_RSV01], 1>;
 266 defm : SLMWriteResPair<WriteFLogicY, [SLM_FPC_RSV01], 1>;
 267 defm : X86WriteResPairUnsupported<WriteFLogicZ>;
 268 defm : SLMWriteResPair<WriteFTest,  [SLM_FPC_RSV01], 1>;
 269 defm : SLMWriteResPair<WriteFTestY, [SLM_FPC_RSV01], 1>;
 270 defm : X86WriteResPairUnsupported<WriteFTestZ>;
 271 defm : SLMWriteResPair<WriteFShuffle,  [SLM_FPC_RSV0], 1>;
 272 defm : SLMWriteResPair<WriteFShuffleY, [SLM_FPC_RSV0], 1>;
 273 defm : X86WriteResPairUnsupported<WriteFShuffleZ>;
 274 defm : SLMWriteResPair<WriteFVarShuffle, [SLM_FPC_RSV0],  1>;
 275 defm : SLMWriteResPair<WriteFVarShuffleY,[SLM_FPC_RSV0],  1>;
 276 defm : X86WriteResPairUnsupported<WriteFVarShuffleZ>;
 277 defm : SLMWriteResPair<WriteFBlend,  [SLM_FPC_RSV0],  1>;
 278 defm : X86WriteResPairUnsupported<WriteFBlendY>;
 279 defm : X86WriteResPairUnsupported<WriteFBlendZ>;
 280 defm : SLMWriteResPair<WriteFVarBlend, [SLM_FPC_RSV0], 4, [4], 3>;
 281 defm : X86WriteResPairUnsupported<WriteFVarBlendY>;
 282 defm : X86WriteResPairUnsupported<WriteFVarBlendZ>;
 283 defm : X86WriteResPairUnsupported<WriteFShuffle256>;
 284 defm : X86WriteResPairUnsupported<WriteFVarShuffle256>;
 285
 286 // Conversion between integer and float.
 287 defm : SLMWriteResPair<WriteCvtSS2I,   [SLM_FPC_RSV0], 5>;
 288 defm : SLMWriteResPair<WriteCvtPS2I,   [SLM_FPC_RSV0], 5, [2]>;
 289 defm : SLMWriteResPair<WriteCvtPS2IY,  [SLM_FPC_RSV0], 5, [2]>;
 290 defm : X86WriteResPairUnsupported<WriteCvtPS2IZ>;
 291 defm : SLMWriteResPair<WriteCvtSD2I,   [SLM_FPC_RSV0], 5>;
 292 defm : SLMWriteResPair<WriteCvtPD2I,   [SLM_FPC_RSV0], 5, [2]>;
 293 defm : SLMWriteResPair<WriteCvtPD2IY,  [SLM_FPC_RSV0], 5, [2]>;
 294 defm : X86WriteResPairUnsupported<WriteCvtPD2IZ>;
 295
 296 defm : SLMWriteResPair<WriteCvtI2SS,   [SLM_FPC_RSV0], 5, [2]>;
 297 defm : SLMWriteResPair<WriteCvtI2PS,   [SLM_FPC_RSV0], 5, [2]>;
 298 defm : SLMWriteResPair<WriteCvtI2PSY,  [SLM_FPC_RSV0], 5, [2]>;
 299 defm : X86WriteResPairUnsupported<WriteCvtI2PSZ>;
 300 defm : SLMWriteResPair<WriteCvtI2SD,   [SLM_FPC_RSV0], 5, [2]>;
 301 defm : SLMWriteResPair<WriteCvtI2PD,   [SLM_FPC_RSV0], 5, [2]>;
 302 defm : SLMWriteResPair<WriteCvtI2PDY,  [SLM_FPC_RSV0], 5, [2]>;
 303 defm : X86WriteResPairUnsupported<WriteCvtI2PDZ>;
 304
 305 defm : SLMWriteResPair<WriteCvtSS2SD,  [SLM_FPC_RSV0], 4, [2]>;
 306 defm : SLMWriteResPair<WriteCvtPS2PD,  [SLM_FPC_RSV0], 5, [2]>;
 307 defm : SLMWriteResPair<WriteCvtPS2PDY, [SLM_FPC_RSV0], 5, [2]>;
 308 defm : X86WriteResPairUnsupported<WriteCvtPS2PDZ>;
 309 defm : SLMWriteResPair<WriteCvtSD2SS,  [SLM_FPC_RSV0], 4, [2]>;
 310 defm : SLMWriteResPair<WriteCvtPD2PS,  [SLM_FPC_RSV0], 5, [2]>;
 311 defm : SLMWriteResPair<WriteCvtPD2PSY, [SLM_FPC_RSV0], 5, [2]>;
 312 defm : X86WriteResPairUnsupported<WriteCvtPD2PSZ>;
 313
 314 defm : X86WriteResPairUnsupported<WriteCvtPH2PS>;
 315 defm : X86WriteResPairUnsupported<WriteCvtPH2PSY>;
 316 defm : X86WriteResPairUnsupported<WriteCvtPH2PSZ>;
 317
 318 defm : X86WriteResUnsupported<WriteCvtPS2PH>;
 319 defm : X86WriteResUnsupported<WriteCvtPS2PHY>;
 320 defm : X86WriteResUnsupported<WriteCvtPS2PHZ>;
 321 defm : X86WriteResUnsupported<WriteCvtPS2PHSt>;
 322 defm : X86WriteResUnsupported<WriteCvtPS2PHYSt>;
 323 defm : X86WriteResUnsupported<WriteCvtPS2PHZSt>;
 324
 325 // Vector integer operations.
 326 def  : WriteRes<WriteVecLoad,         [SLM_MEC_RSV]> { let Latency = 3; }
 327 def  : WriteRes<WriteVecLoadX,        [SLM_MEC_RSV]> { let Latency = 3; }
 328 def  : WriteRes<WriteVecLoadY,        [SLM_MEC_RSV]> { let Latency = 3; }
 329 def  : WriteRes<WriteVecLoadNT,       [SLM_MEC_RSV]> { let Latency = 3; }
 330 def  : WriteRes<WriteVecLoadNTY,      [SLM_MEC_RSV]> { let Latency = 3; }
 331 def  : WriteRes<WriteVecMaskedLoad,   [SLM_MEC_RSV]> { let Latency = 3; }
 332 def  : WriteRes<WriteVecMaskedLoadY,  [SLM_MEC_RSV]> { let Latency = 3; }
 333 def  : WriteRes<WriteVecStore,        [SLM_MEC_RSV]>;
 334 def  : WriteRes<WriteVecStoreX,       [SLM_MEC_RSV]>;
 335 def  : WriteRes<WriteVecStoreY,       [SLM_MEC_RSV]>;
 336 def  : WriteRes<WriteVecStoreNT,      [SLM_MEC_RSV]>;
 337 def  : WriteRes<WriteVecStoreNTY,     [SLM_MEC_RSV]>;
 338 def  : WriteRes<WriteVecMaskedStore32,    [SLM_MEC_RSV]>;
 339 def  : WriteRes<WriteVecMaskedStore32Y,   [SLM_MEC_RSV]>;
 340 def  : WriteRes<WriteVecMaskedStore64,    [SLM_MEC_RSV]>;
 341 def  : WriteRes<WriteVecMaskedStore64Y,   [SLM_MEC_RSV]>;
 342 def  : WriteRes<WriteVecMove,         [SLM_FPC_RSV01]>;
 343 def  : WriteRes<WriteVecMoveX,        [SLM_FPC_RSV01]>;
 344 def  : WriteRes<WriteVecMoveY,        [SLM_FPC_RSV01]>;
 345 def  : WriteRes<WriteVecMoveToGpr,    [SLM_IEC_RSV01]>;
 346 def  : WriteRes<WriteVecMoveFromGpr,  [SLM_IEC_RSV01]>;
 347
 348 defm : SLMWriteResPair<WriteVecShift,    [SLM_FPC_RSV0],  2, [2], 2>;
 349 defm : SLMWriteResPair<WriteVecShiftX,   [SLM_FPC_RSV0],  2, [2], 2>;
 350 defm : SLMWriteResPair<WriteVecShiftY,   [SLM_FPC_RSV0],  2, [2], 2>;
 351 defm : X86WriteResPairUnsupported<WriteVecShiftZ>;
 352 defm : SLMWriteResPair<WriteVecShiftImm, [SLM_FPC_RSV0],  1>;
 353 defm : SLMWriteResPair<WriteVecShiftImmX,[SLM_FPC_RSV0],  1>;
 354 defm : SLMWriteResPair<WriteVecShiftImmY,[SLM_FPC_RSV0],  1>;
 355 defm : X86WriteResPairUnsupported<WriteVecShiftImmZ>;
 356 defm : SLMWriteResPair<WriteVarVecShift,  [SLM_FPC_RSV0],  1>;
 357 defm : X86WriteResPairUnsupported<WriteVarVecShiftY>;
 358 defm : X86WriteResPairUnsupported<WriteVarVecShiftZ>;
 359
 360 defm : SLMWriteResPair<WriteVecLogic, [SLM_FPC_RSV01], 1>;
 361 defm : SLMWriteResPair<WriteVecLogicX,[SLM_FPC_RSV01], 1>;
 362 defm : SLMWriteResPair<WriteVecLogicY,[SLM_FPC_RSV01], 1>;
 363 defm : X86WriteResPairUnsupported<WriteVecLogicZ>;
 364 defm : SLMWriteResPair<WriteVecTest,  [SLM_FPC_RSV01], 1>;
 365 defm : SLMWriteResPair<WriteVecTestY, [SLM_FPC_RSV01], 1>;
 366 defm : X86WriteResPairUnsupported<WriteVecTestZ>;
 367 defm : SLMWriteResPair<WriteVecALU,   [SLM_FPC_RSV01],  1>;
 368 defm : SLMWriteResPair<WriteVecALUX,  [SLM_FPC_RSV01],  1>;
 369 defm : SLMWriteResPair<WriteVecALUY,  [SLM_FPC_RSV01],  1>;
 370 defm : X86WriteResPairUnsupported<WriteVecALUZ>;
 371 defm : SLMWriteResPair<WriteVecIMul,  [SLM_FPC_RSV0],   4>;
 372 defm : SLMWriteResPair<WriteVecIMulX, [SLM_FPC_RSV0],   5, [2], 2>;
 373 defm : SLMWriteResPair<WriteVecIMulY, [SLM_FPC_RSV0],   5, [2], 2>;
 374 defm : X86WriteResPairUnsupported<WriteVecIMulZ>;
 375 // FIXME: The below is closer to correct, but caused some perf regressions.
 376 //defm : SLMWriteResPair<WritePMULLD,  [SLM_FPC_RSV0],   11, [11], 7>;
 377 defm : SLMWriteResPair<WritePMULLD,  [SLM_FPC_RSV0],   4>;
 378 defm : SLMWriteResPair<WritePMULLDY, [SLM_FPC_RSV0],   4>;
 379 defm : X86WriteResPairUnsupported<WritePMULLDZ>;
 380 defm : SLMWriteResPair<WriteShuffle,  [SLM_FPC_RSV0],  1>;
 381 defm : SLMWriteResPair<WriteShuffleY, [SLM_FPC_RSV0],  1>;
 382 defm : X86WriteResPairUnsupported<WriteShuffleZ>;
 383 defm : SLMWriteResPair<WriteShuffleX, [SLM_FPC_RSV0],  1>;
 384 defm : SLMWriteResPair<WriteVarShuffle,  [SLM_FPC_RSV0],  1>;
 385 defm : SLMWriteResPair<WriteVarShuffleX, [SLM_FPC_RSV0],  5, [5], 4>;
 386 defm : SLMWriteResPair<WriteVarShuffleY, [SLM_FPC_RSV0],  5, [5], 4>;
 387 defm : X86WriteResPairUnsupported<WriteVarShuffleZ>;
 388 defm : SLMWriteResPair<WriteBlend,  [SLM_FPC_RSV0],  1>;
 389 defm : SLMWriteResPair<WriteBlendY, [SLM_FPC_RSV0],  1>;
 390 defm : X86WriteResPairUnsupported<WriteBlendZ>;
 391 defm : SLMWriteResPair<WriteVarBlend, [SLM_FPC_RSV0], 1>;
 392 defm : X86WriteResPairUnsupported<WriteVarBlendY>;
 393 defm : X86WriteResPairUnsupported<WriteVarBlendZ>;
 394 defm : SLMWriteResPair<WriteMPSAD,  [SLM_FPC_RSV0],  7>;
 395 defm : SLMWriteResPair<WriteMPSADY, [SLM_FPC_RSV0],  7>;
 396 defm : X86WriteResPairUnsupported<WriteMPSADZ>;
 397 defm : SLMWriteResPair<WritePSADBW,  [SLM_FPC_RSV0],  4>;
 398 defm : SLMWriteResPair<WritePSADBWX, [SLM_FPC_RSV0],  4>;
 399 defm : SLMWriteResPair<WritePSADBWY, [SLM_FPC_RSV0],  4>;
 400 defm : X86WriteResPairUnsupported<WritePSADBWZ>;
 401 defm : SLMWriteResPair<WritePHMINPOS,  [SLM_FPC_RSV0],   4>;
 402 defm : X86WriteResPairUnsupported<WriteShuffle256>;
 403 defm : X86WriteResPairUnsupported<WriteVarShuffle256>;
 404 defm : X86WriteResPairUnsupported<WriteVPMOV256>;
 405
 406 // Vector insert/extract operations.
 407 defm : SLMWriteResPair<WriteVecInsert, [SLM_FPC_RSV0],  1>;
 408
 409 def  : WriteRes<WriteVecExtract, [SLM_FPC_RSV0]>;
 410 def  : WriteRes<WriteVecExtractSt, [SLM_FPC_RSV0, SLM_MEC_RSV]> {
 411   let Latency = 4;
 412   let NumMicroOps = 2;
 413   let ResourceCycles = [1, 2];
 414 }
 415
 416 ////////////////////////////////////////////////////////////////////////////////
 417 // Horizontal add/sub  instructions.
 418 ////////////////////////////////////////////////////////////////////////////////
 419
 420 defm : SLMWriteResPair<WriteFHAdd,   [SLM_FPC_RSV01], 6, [6], 4>;
 421 defm : SLMWriteResPair<WriteFHAddY,  [SLM_FPC_RSV01], 6, [6], 4>;
 422 defm : X86WriteResPairUnsupported<WriteFHAddZ>;
 423 defm : SLMWriteResPair<WritePHAdd,   [SLM_FPC_RSV01], 1>;
 424 defm : SLMWriteResPair<WritePHAddX,  [SLM_FPC_RSV01], 1>;
 425 defm : SLMWriteResPair<WritePHAddY,  [SLM_FPC_RSV01], 1>;
 426 defm : X86WriteResPairUnsupported<WritePHAddZ>;
 427
 428 // String instructions.
 429 // Packed Compare Implicit Length Strings, Return Mask
 430 defm : SLMWriteResPair<WritePCmpIStrM,  [SLM_FPC_RSV0], 13, [13]>;
 431
 432 // Packed Compare Explicit Length Strings, Return Mask
 433 defm : SLMWriteResPair<WritePCmpEStrM,  [SLM_FPC_RSV0], 17, [17]>;
 434
 435 // Packed Compare Implicit Length Strings, Return Index
 436 defm : SLMWriteResPair<WritePCmpIStrI,  [SLM_FPC_RSV0], 17, [17]>;
 437
 438 // Packed Compare Explicit Length Strings, Return Index
 439 defm : SLMWriteResPair<WritePCmpEStrI,  [SLM_FPC_RSV0], 21, [21]>;
 440
 441 // MOVMSK Instructions.
 442 def : WriteRes<WriteFMOVMSK,    [SLM_FPC_RSV1]> { let Latency = 4; }
 443 def : WriteRes<WriteVecMOVMSK,  [SLM_FPC_RSV1]> { let Latency = 4; }
 444 def : WriteRes<WriteVecMOVMSKY, [SLM_FPC_RSV1]> { let Latency = 4; }
 445 def : WriteRes<WriteMMXMOVMSK,  [SLM_FPC_RSV1]> { let Latency = 4; }
 446
 447 // AES Instructions.
 448 defm : SLMWriteResPair<WriteAESDecEnc, [SLM_FPC_RSV0], 8, [5]>;
 449 defm : SLMWriteResPair<WriteAESIMC,    [SLM_FPC_RSV0], 8, [5]>;
 450 defm : SLMWriteResPair<WriteAESKeyGen, [SLM_FPC_RSV0], 8, [5]>;
 451
 452 // Carry-less multiplication instructions.
 453 defm : SLMWriteResPair<WriteCLMul, [SLM_FPC_RSV0], 10, [10]>;
 454
 455 def : WriteRes<WriteSystem,     [SLM_FPC_RSV0]> { let Latency = 100; }
 456 def : WriteRes<WriteMicrocoded, [SLM_FPC_RSV0]> { let Latency = 100; }
 457 def : WriteRes<WriteFence, [SLM_MEC_RSV]>;
 458 def : WriteRes<WriteNop, []>;
 459
 460 // Remaining SLM instrs.
 461
 462 def SLMWriteResGroup1rr : SchedWriteRes<[SLM_FPC_RSV01]> {
 463   let Latency = 4;
 464   let NumMicroOps = 2;
 465   let ResourceCycles = [4];
 466 }
 467 def: InstRW<[SLMWriteResGroup1rr], (instrs PADDQrr, PSUBQrr, PCMPEQQrr)>;
 468
 469 def SLMWriteResGroup1rm : SchedWriteRes<[SLM_MEC_RSV,SLM_FPC_RSV01]> {
 470   let Latency = 7;
 471   let NumMicroOps = 3;
 472   let ResourceCycles = [1,4];
 473 }
 474 def: InstRW<[SLMWriteResGroup1rm], (instrs PADDQrm, PSUBQrm, PCMPEQQrm)>;
 475
 476 } // SchedModel