lib/Target/ARM/ARMInstrInfo.h

   1 //===- ARMInstrInfo.h - ARM Instruction Information -------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef ARMINSTRUCTIONINFO_H
  15 #define ARMINSTRUCTIONINFO_H
  16
  17 #include "llvm/Target/TargetInstrInfo.h"
  18 #include "ARMRegisterInfo.h"
  19 #include "ARM.h"
  20
  21 namespace llvm {
  22   class ARMSubtarget;
  23
  24 /// ARMII - This namespace holds all of the target specific flags that
  25 /// instruction info tracks.
  26 ///
  27 namespace ARMII {
  28   enum {
  29     //===------------------------------------------------------------------===//
  30     // Instruction Flags.
  31
  32     //===------------------------------------------------------------------===//
  33     // This four-bit field describes the addressing mode used.
  34
  35     AddrModeMask  = 0xf,
  36     AddrModeNone    = 0,
  37     AddrMode1       = 1,
  38     AddrMode2       = 2,
  39     AddrMode3       = 3,
  40     AddrMode4       = 4,
  41     AddrMode5       = 5,
  42     AddrMode6       = 6,
  43     AddrModeT1_1    = 7,
  44     AddrModeT1_2    = 8,
  45     AddrModeT1_4    = 9,
  46     AddrModeT1_s    = 10, // i8 * 4 for pc and sp relative data
  47     AddrModeT2_i12  = 11,
  48     AddrModeT2_i8   = 12,
  49     AddrModeT2_so   = 13,
  50     AddrModeT2_pc   = 14, // +/- i12 for pc relative data
  51     AddrModeT2_i8s4 = 15, // i8 * 4
  52
  53     // Size* - Flags to keep track of the size of an instruction.
  54     SizeShift     = 4,
  55     SizeMask      = 7 << SizeShift,
  56     SizeSpecial   = 1,   // 0 byte pseudo or special case.
  57     Size8Bytes    = 2,
  58     Size4Bytes    = 3,
  59     Size2Bytes    = 4,
  60
  61     // IndexMode - Unindex, pre-indexed, or post-indexed. Only valid for load
  62     // and store ops
  63     IndexModeShift = 7,
  64     IndexModeMask  = 3 << IndexModeShift,
  65     IndexModePre   = 1,
  66     IndexModePost  = 2,
  67
  68     //===------------------------------------------------------------------===//
  69     // Misc flags.
  70
  71     // UnaryDP - Indicates this is a unary data processing instruction, i.e.
  72     // it doesn't have a Rn operand.
  73     UnaryDP       = 1 << 9,
  74
  75     //===------------------------------------------------------------------===//
  76     // Instruction encoding formats.
  77     //
  78     FormShift     = 10,
  79     FormMask      = 0x1f << FormShift,
  80
  81     // Pseudo instructions
  82     Pseudo        = 0  << FormShift,
  83
  84     // Multiply instructions
  85     MulFrm        = 1  << FormShift,
  86
  87     // Branch instructions
  88     BrFrm         = 2  << FormShift,
  89     BrMiscFrm     = 3  << FormShift,
  90
  91     // Data Processing instructions
  92     DPFrm         = 4  << FormShift,
  93     DPSoRegFrm    = 5  << FormShift,
  94
  95     // Load and Store
  96     LdFrm         = 6  << FormShift,
  97     StFrm         = 7  << FormShift,
  98     LdMiscFrm     = 8  << FormShift,
  99     StMiscFrm     = 9  << FormShift,
 100     LdStMulFrm    = 10 << FormShift,
 101
 102     // Miscellaneous arithmetic instructions
 103     ArithMiscFrm  = 11 << FormShift,
 104
 105     // Extend instructions
 106     ExtFrm        = 12 << FormShift,
 107
 108     // VFP formats
 109     VFPUnaryFrm   = 13 << FormShift,
 110     VFPBinaryFrm  = 14 << FormShift,
 111     VFPConv1Frm   = 15 << FormShift,
 112     VFPConv2Frm   = 16 << FormShift,
 113     VFPConv3Frm   = 17 << FormShift,
 114     VFPConv4Frm   = 18 << FormShift,
 115     VFPConv5Frm   = 19 << FormShift,
 116     VFPLdStFrm    = 20 << FormShift,
 117     VFPLdStMulFrm = 21 << FormShift,
 118     VFPMiscFrm    = 22 << FormShift,
 119
 120     // Thumb format
 121     ThumbFrm      = 23 << FormShift,
 122
 123     // NEON format
 124     NEONFrm       = 24 << FormShift,
 125     NEONGetLnFrm  = 25 << FormShift,
 126     NEONSetLnFrm  = 26 << FormShift,
 127     NEONDupFrm    = 27 << FormShift,
 128
 129     //===------------------------------------------------------------------===//
 130     // Field shifts - such shifts are used to set field while generating
 131     // machine instructions.
 132     M_BitShift     = 5,
 133     ShiftImmShift  = 5,
 134     ShiftShift     = 7,
 135     N_BitShift     = 7,
 136     ImmHiShift     = 8,
 137     SoRotImmShift  = 8,
 138     RegRsShift     = 8,
 139     ExtRotImmShift = 10,
 140     RegRdLoShift   = 12,
 141     RegRdShift     = 12,
 142     RegRdHiShift   = 16,
 143     RegRnShift     = 16,
 144     S_BitShift     = 20,
 145     W_BitShift     = 21,
 146     AM3_I_BitShift = 22,
 147     D_BitShift     = 22,
 148     U_BitShift     = 23,
 149     P_BitShift     = 24,
 150     I_BitShift     = 25,
 151     CondShift      = 28
 152   };
 153 }
 154
 155 class ARMBaseInstrInfo : public TargetInstrInfoImpl {
 156 protected:
 157   // Can be only subclassed.
 158   explicit ARMBaseInstrInfo(const ARMSubtarget &STI);
 159 public:
 160   virtual MachineInstr *convertToThreeAddress(MachineFunction::iterator &MFI,
 161                                               MachineBasicBlock::iterator &MBBI,
 162                                               LiveVariables *LV) const;
 163
 164   virtual const ARMBaseRegisterInfo &getRegisterInfo() const =0;
 165
 166   // Branch analysis.
 167   virtual bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
 168                              MachineBasicBlock *&FBB,
 169                              SmallVectorImpl<MachineOperand> &Cond,
 170                              bool AllowModify) const;
 171   virtual unsigned RemoveBranch(MachineBasicBlock &MBB) const;
 172   virtual unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 173                                 MachineBasicBlock *FBB,
 174                             const SmallVectorImpl<MachineOperand> &Cond) const;
 175
 176   virtual bool BlockHasNoFallThrough(const MachineBasicBlock &MBB) const;
 177   virtual
 178   bool ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const;
 179
 180   // Predication support.
 181   virtual bool isPredicated(const MachineInstr *MI) const;
 182
 183   ARMCC::CondCodes getPredicate(const MachineInstr *MI) const {
 184     int PIdx = MI->findFirstPredOperandIdx();
 185     return PIdx != -1 ? (ARMCC::CondCodes)MI->getOperand(PIdx).getImm()
 186                       : ARMCC::AL;
 187   }
 188
 189   virtual
 190   bool PredicateInstruction(MachineInstr *MI,
 191                             const SmallVectorImpl<MachineOperand> &Pred) const;
 192
 193   virtual
 194   bool SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 195                          const SmallVectorImpl<MachineOperand> &Pred2) const;
 196
 197   virtual bool DefinesPredicate(MachineInstr *MI,
 198                                 std::vector<MachineOperand> &Pred) const;
 199
 200   /// GetInstSize - Returns the size of the specified MachineInstr.
 201   ///
 202   virtual unsigned GetInstSizeInBytes(const MachineInstr* MI) const;
 203
 204   /// Return true if the instruction is a register to register move and return
 205   /// the source and dest operands and their sub-register indices by reference.
 206   virtual bool isMoveInstr(const MachineInstr &MI,
 207                            unsigned &SrcReg, unsigned &DstReg,
 208                            unsigned &SrcSubIdx, unsigned &DstSubIdx) const;
 209
 210   virtual unsigned isLoadFromStackSlot(const MachineInstr *MI,
 211                                        int &FrameIndex) const;
 212   virtual unsigned isStoreToStackSlot(const MachineInstr *MI,
 213                                       int &FrameIndex) const;
 214
 215   virtual bool copyRegToReg(MachineBasicBlock &MBB,
 216                             MachineBasicBlock::iterator I,
 217                             unsigned DestReg, unsigned SrcReg,
 218                             const TargetRegisterClass *DestRC,
 219                             const TargetRegisterClass *SrcRC) const;
 220   virtual void storeRegToStackSlot(MachineBasicBlock &MBB,
 221                                    MachineBasicBlock::iterator MBBI,
 222                                    unsigned SrcReg, bool isKill, int FrameIndex,
 223                                    const TargetRegisterClass *RC) const;
 224
 225   virtual void storeRegToAddr(MachineFunction &MF, unsigned SrcReg, bool isKill,
 226                               SmallVectorImpl<MachineOperand> &Addr,
 227                               const TargetRegisterClass *RC,
 228                               SmallVectorImpl<MachineInstr*> &NewMIs) const;
 229
 230   virtual void loadRegFromStackSlot(MachineBasicBlock &MBB,
 231                                     MachineBasicBlock::iterator MBBI,
 232                                     unsigned DestReg, int FrameIndex,
 233                                     const TargetRegisterClass *RC) const;
 234
 235   virtual void loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 236                                SmallVectorImpl<MachineOperand> &Addr,
 237                                const TargetRegisterClass *RC,
 238                                SmallVectorImpl<MachineInstr*> &NewMIs) const;
 239
 240   virtual bool canFoldMemoryOperand(const MachineInstr *MI,
 241                                     const SmallVectorImpl<unsigned> &Ops) const;
 242
 243   virtual MachineInstr* foldMemoryOperandImpl(MachineFunction &MF,
 244                                               MachineInstr* MI,
 245                                               const SmallVectorImpl<unsigned> &Ops,
 246                                               int FrameIndex) const;
 247
 248   virtual MachineInstr* foldMemoryOperandImpl(MachineFunction &MF,
 249                                               MachineInstr* MI,
 250                                               const SmallVectorImpl<unsigned> &Ops,
 251                                               MachineInstr* LoadMI) const;
 252 };
 253
 254 class ARMInstrInfo : public ARMBaseInstrInfo {
 255   ARMRegisterInfo RI;
 256 public:
 257   explicit ARMInstrInfo(const ARMSubtarget &STI);
 258
 259   /// getRegisterInfo - TargetInstrInfo is a superset of MRegister info.  As
 260   /// such, whenever a client has an instance of instruction info, it should
 261   /// always be able to get register info as well (through this method).
 262   ///
 263   const ARMRegisterInfo &getRegisterInfo() const { return RI; }
 264
 265   void reMaterialize(MachineBasicBlock &MBB, MachineBasicBlock::iterator MI,
 266                      unsigned DestReg, const MachineInstr *Orig) const;
 267 };
 268
 269 }
 270
 271 #endif