lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 2,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
  38
  39 def SDT_ARMBr2JT   : SDTypeProfile<0, 3,
  40                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  41                                    SDTCisVT<2, i32>]>;
  42
  43 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  44                                   [SDTCisVT<0, i32>,
  45                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  46                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  47                                    SDTCisVT<5, OtherVT>]>;
  48
  49 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  50                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  51                                     SDTCisVT<2, i32>]>;
  52
  53 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  54 def SDT_ARMFCmp    : SDTypeProfile<0, 3, [SDTCisSameAs<0, 1>,
  55                                           SDTCisVT<2, i32>]>;
  56
  57 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  58                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  59
  60 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  61 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  62                                                  SDTCisInt<2>]>;
  63 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  64 def SDT_ARMEH_SJLJ_SetupDispatch: SDTypeProfile<0, 0, []>;
  65
  66 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  67
  68 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  69                                            SDTCisInt<1>]>;
  70
  71 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  72
  73 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  74                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  75
  76 def SDT_WIN__DBZCHK : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  77
  78 def SDT_ARMMEMCPY  : SDTypeProfile<2, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  79                                           SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  80                                           SDTCisVT<4, i32>]>;
  81
  82 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  83                                             [SDTCisSameAs<0, 2>,
  84                                              SDTCisSameAs<0, 3>,
  85                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  86
  87 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  88 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  89                                             [SDTCisSameAs<0, 2>,
  90                                              SDTCisSameAs<0, 3>,
  91                                              SDTCisInt<0>,
  92                                              SDTCisVT<1, i32>,
  93                                              SDTCisVT<4, i32>]>;
  94
  95 def SDT_LongMac  : SDTypeProfile<2, 4, [SDTCisVT<0, i32>,
  96                                         SDTCisSameAs<0, 1>,
  97                                         SDTCisSameAs<0, 2>,
  98                                         SDTCisSameAs<0, 3>,
  99                                         SDTCisSameAs<0, 4>,
 100                                         SDTCisSameAs<0, 5>]>;
 101
 102 def ARMSmlald        : SDNode<"ARMISD::SMLALD", SDT_LongMac>;
 103 def ARMSmlaldx       : SDNode<"ARMISD::SMLALDX", SDT_LongMac>;
 104 def ARMSmlsld        : SDNode<"ARMISD::SMLSLD", SDT_LongMac>;
 105 def ARMSmlsldx       : SDNode<"ARMISD::SMLSLDX", SDT_LongMac>;
 106
 107 // Node definitions.
 108 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
 109 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
 110 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntUnaryOp>;
 111
 112 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 113                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 114 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 115                               [SDNPHasChain, SDNPSideEffect,
 116                                SDNPOptInGlue, SDNPOutGlue]>;
 117 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 118                                 SDT_ARMStructByVal,
 119                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 120                                  SDNPMayStore, SDNPMayLoad]>;
 121
 122 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 123                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 124                                SDNPVariadic]>;
 125 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 126                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 127                                SDNPVariadic]>;
 128 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 129                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 130                                SDNPVariadic]>;
 131
 132 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 133                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 134 def ARMintretflag    : SDNode<"ARMISD::INTRET_FLAG", SDT_ARMcall,
 135                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 136 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 137                               [SDNPInGlue]>;
 138
 139 def ARMssatnoshift   : SDNode<"ARMISD::SSAT", SDTIntSatNoShOp, []>;
 140
 141 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 142                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 143
 144 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 145                               [SDNPHasChain]>;
 146 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 147                               [SDNPHasChain]>;
 148
 149 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 150                               [SDNPHasChain]>;
 151
 152 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 153                               [SDNPOutGlue]>;
 154
 155 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 156                               [SDNPOutGlue]>;
 157
 158 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 159                               [SDNPOutGlue, SDNPCommutative]>;
 160
 161 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 162
 163 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 164 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 165 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 166
 167 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 168                               [SDNPCommutative]>;
 169 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 170 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 171 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 172
 173 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 174 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 175                                SDT_ARMEH_SJLJ_Setjmp,
 176                                [SDNPHasChain, SDNPSideEffect]>;
 177 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 178                                SDT_ARMEH_SJLJ_Longjmp,
 179                                [SDNPHasChain, SDNPSideEffect]>;
 180 def ARMeh_sjlj_setup_dispatch: SDNode<"ARMISD::EH_SJLJ_SETUP_DISPATCH",
 181                                       SDT_ARMEH_SJLJ_SetupDispatch,
 182                                       [SDNPHasChain, SDNPSideEffect]>;
 183
 184 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 185                                [SDNPHasChain, SDNPSideEffect]>;
 186 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 187                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 188
 189 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 190                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 191
 192 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 193
 194 def ARMmemcopy : SDNode<"ARMISD::MEMCPY", SDT_ARMMEMCPY,
 195                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 196                          SDNPMayStore, SDNPMayLoad]>;
 197
 198 def ARMsmulwb       : SDNode<"ARMISD::SMULWB", SDTIntBinOp, []>;
 199 def ARMsmulwt       : SDNode<"ARMISD::SMULWT", SDTIntBinOp, []>;
 200 def ARMsmlalbb      : SDNode<"ARMISD::SMLALBB", SDT_LongMac, []>;
 201 def ARMsmlalbt      : SDNode<"ARMISD::SMLALBT", SDT_LongMac, []>;
 202 def ARMsmlaltb      : SDNode<"ARMISD::SMLALTB", SDT_LongMac, []>;
 203 def ARMsmlaltt      : SDNode<"ARMISD::SMLALTT", SDT_LongMac, []>;
 204
 205 //===----------------------------------------------------------------------===//
 206 // ARM Instruction Predicate Definitions.
 207 //
 208 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 209                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 210 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 211 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">,
 212                                  AssemblerPredicate<"HasV5TOps", "armv5t">;
 213 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 214                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 215 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 216                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 217 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 218 def HasV6M           : Predicate<"Subtarget->hasV6MOps()">,
 219                                  AssemblerPredicate<"HasV6MOps",
 220                                                     "armv6m or armv6t2">;
 221 def HasV8MBaseline   : Predicate<"Subtarget->hasV8MBaselineOps()">,
 222                                  AssemblerPredicate<"HasV8MBaselineOps",
 223                                                     "armv8m.base">;
 224 def HasV8MMainline   : Predicate<"Subtarget->hasV8MMainlineOps()">,
 225                                  AssemblerPredicate<"HasV8MMainlineOps",
 226                                                     "armv8m.main">;
 227 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 228                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 229 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 230 def HasV6K           : Predicate<"Subtarget->hasV6KOps()">,
 231                                  AssemblerPredicate<"HasV6KOps", "armv6k">;
 232 def NoV6K            : Predicate<"!Subtarget->hasV6KOps()">;
 233 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 234                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 235 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 236                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 237 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 238                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 239 def HasV8_1a         : Predicate<"Subtarget->hasV8_1aOps()">,
 240                                  AssemblerPredicate<"HasV8_1aOps", "armv8.1a">;
 241 def HasV8_2a         : Predicate<"Subtarget->hasV8_2aOps()">,
 242                                  AssemblerPredicate<"HasV8_2aOps", "armv8.2a">;
 243 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 244 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 245                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 246 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 247                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 248 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 249                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 250 def HasDPVFP         : Predicate<"!Subtarget->isFPOnlySP()">,
 251                                  AssemblerPredicate<"!FeatureVFPOnlySP",
 252                                                     "double precision VFP">;
 253 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
 254                                  AssemblerPredicate<"FeatureFPARMv8", "FPARMv8">;
 255 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 256                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 257 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
 258                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
 259 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
 260                                  AssemblerPredicate<"FeatureCRC", "crc">;
 261 def HasRAS           : Predicate<"Subtarget->hasRAS()">,
 262                                  AssemblerPredicate<"FeatureRAS", "ras">;
 263 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 264                                  AssemblerPredicate<"FeatureFP16","half-float conversions">;
 265 def HasFullFP16      : Predicate<"Subtarget->hasFullFP16()">,
 266                                  AssemblerPredicate<"FeatureFullFP16","full half-float">;
 267 def HasDivideInThumb : Predicate<"Subtarget->hasDivideInThumbMode()">,
 268                                  AssemblerPredicate<"FeatureHWDivThumb", "divide in THUMB">;
 269 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 270                                  AssemblerPredicate<"FeatureHWDivARM", "divide in ARM">;
 271 def HasDSP           : Predicate<"Subtarget->hasDSP()">,
 272                                  AssemblerPredicate<"FeatureDSP", "dsp">;
 273 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 274                                  AssemblerPredicate<"FeatureDB",
 275                                                     "data-barriers">;
 276 def HasV7Clrex  : Predicate<"Subtarget->hasV7Clrex()">,
 277                             AssemblerPredicate<"FeatureV7Clrex",
 278                                                "v7 clrex">;
 279 def HasAcquireRelease : Predicate<"Subtarget->hasAcquireRelease()">,
 280                                   AssemblerPredicate<"FeatureAcquireRelease",
 281                                                      "acquire/release">;
 282 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 283                                  AssemblerPredicate<"FeatureMP",
 284                                                     "mp-extensions">;
 285 def HasVirtualization: Predicate<"false">,
 286                                  AssemblerPredicate<"FeatureVirtualization",
 287                                                    "virtualization-extensions">;
 288 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 289                                  AssemblerPredicate<"FeatureTrustZone",
 290                                                     "TrustZone">;
 291 def Has8MSecExt      : Predicate<"Subtarget->has8MSecExt()">,
 292                                  AssemblerPredicate<"Feature8MSecExt",
 293                                                     "ARMv8-M Security Extensions">;
 294 def HasZCZ           : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 295 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 296 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 297 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 298                                  AssemblerPredicate<"ModeThumb", "thumb">;
 299 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 300 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 301                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 302                                                     "thumb2">;
 303 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 304                                  AssemblerPredicate<"FeatureMClass", "armv*m">;
 305 def IsNotMClass      : Predicate<"!Subtarget->isMClass()">,
 306                                  AssemblerPredicate<"!FeatureMClass",
 307                                                     "!armv*m">;
 308 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 309                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 310 def IsMachO          : Predicate<"Subtarget->isTargetMachO()">;
 311 def IsNotMachO       : Predicate<"!Subtarget->isTargetMachO()">;
 312 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 313 def IsWindows        : Predicate<"Subtarget->isTargetWindows()">;
 314 def IsNotWindows     : Predicate<"!Subtarget->isTargetWindows()">;
 315 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 316                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 317 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 318
 319 def UseNegativeImmediates :
 320   Predicate<"false">,
 321             AssemblerPredicate<"!FeatureNoNegativeImmediates",
 322                                "NegativeImmediates">;
 323
 324 // FIXME: Eventually this will be just "hasV6T2Ops".
 325 let RecomputePerFunction = 1 in {
 326   def UseMovt          : Predicate<"Subtarget->useMovt(*MF)">;
 327   def DontUseMovt      : Predicate<"!Subtarget->useMovt(*MF)">;
 328 }
 329 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 330 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 331
 332 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 333 // But only select them if more precision in FP computation is allowed.
 334 // Do not use them for Darwin platforms.
 335 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 336                                  " FPOpFusion::Fast && "
 337                                  " Subtarget->hasVFP4()) && "
 338                                  "!Subtarget->isTargetDarwin()">;
 339 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 340                                  " FPOpFusion::Fast &&"
 341                                  " Subtarget->hasVFP4()) || "
 342                                  "Subtarget->isTargetDarwin()">;
 343
 344 def HasFastVGETLNi32 : Predicate<"!Subtarget->hasSlowVGETLNi32()">;
 345 def HasSlowVGETLNi32 : Predicate<"Subtarget->hasSlowVGETLNi32()">;
 346
 347 def HasFastVDUP32 : Predicate<"!Subtarget->hasSlowVDUP32()">;
 348 def HasSlowVDUP32 : Predicate<"Subtarget->hasSlowVDUP32()">;
 349
 350 def UseVMOVSR : Predicate<"Subtarget->preferVMOVSR() ||"
 351                           "!Subtarget->useNEONForSinglePrecisionFP()">;
 352 def DontUseVMOVSR : Predicate<"!Subtarget->preferVMOVSR() &&"
 353                               "Subtarget->useNEONForSinglePrecisionFP()">;
 354
 355 let RecomputePerFunction = 1 in {
 356   def IsLE             : Predicate<"MF->getDataLayout().isLittleEndian()">;
 357   def IsBE             : Predicate<"MF->getDataLayout().isBigEndian()">;
 358 }
 359
 360 def GenExecuteOnly : Predicate<"Subtarget->genExecuteOnly()">;
 361
 362 //===----------------------------------------------------------------------===//
 363 // ARM Flag Definitions.
 364
 365 class RegConstraint<string C> {
 366   string Constraints = C;
 367 }
 368
 369 //===----------------------------------------------------------------------===//
 370 //  ARM specific transformation functions and pattern fragments.
 371 //
 372
 373 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 374 def imm_neg_XFORM : SDNodeXForm<imm, [{
 375   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), SDLoc(N), MVT::i32);
 376 }]>;
 377
 378 // imm_not_XFORM - Return the complement of a i32 immediate value.
 379 def imm_not_XFORM : SDNodeXForm<imm, [{
 380   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), SDLoc(N), MVT::i32);
 381 }]>;
 382
 383 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 384 def imm16_31 : ImmLeaf<i32, [{
 385   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 386 }]>;
 387
 388 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 389 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 390   if (CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17)
 391     return true;
 392
 393   if (N->getOpcode() != ISD::SRA)
 394     return false;
 395   if (N->getOperand(0).getOpcode() != ISD::SHL)
 396     return false;
 397
 398   auto *ShiftVal = dyn_cast<ConstantSDNode>(N->getOperand(1));
 399   if (!ShiftVal || ShiftVal->getZExtValue() != 16)
 400     return false;
 401
 402   ShiftVal = dyn_cast<ConstantSDNode>(N->getOperand(0)->getOperand(1));
 403   if (!ShiftVal || ShiftVal->getZExtValue() != 16)
 404     return false;
 405
 406   return true;
 407 }]>;
 408
 409 /// Split a 32-bit immediate into two 16 bit parts.
 410 def hi16 : SDNodeXForm<imm, [{
 411   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, SDLoc(N),
 412                                    MVT::i32);
 413 }]>;
 414
 415 def lo16AllZero : PatLeaf<(i32 imm), [{
 416   // Returns true if all low 16-bits are 0.
 417   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 418 }], hi16>;
 419
 420 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 421 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 422
 423 // An 'and' node with a single use.
 424 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 425   return N->hasOneUse();
 426 }]>;
 427
 428 // An 'xor' node with a single use.
 429 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 430   return N->hasOneUse();
 431 }]>;
 432
 433 // An 'fmul' node with a single use.
 434 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 435   return N->hasOneUse();
 436 }]>;
 437
 438 // An 'fadd' node which checks for single non-hazardous use.
 439 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 440   return hasNoVMLxHazardUse(N);
 441 }]>;
 442
 443 // An 'fsub' node which checks for single non-hazardous use.
 444 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 445   return hasNoVMLxHazardUse(N);
 446 }]>;
 447
 448 //===----------------------------------------------------------------------===//
 449 // Operand Definitions.
 450 //
 451
 452 // Immediate operands with a shared generic asm render method.
 453 class ImmAsmOperand<int Low, int High> : AsmOperandClass {
 454   let RenderMethod = "addImmOperands";
 455   let PredicateMethod = "isImmediate<" # Low # "," # High # ">";
 456   let DiagnosticType = "ImmRange" # Low # "_" # High;
 457 }
 458
 459 class ImmAsmOperandMinusOne<int Low, int High> : AsmOperandClass {
 460   let PredicateMethod = "isImmediate<" # Low # "," # High # ">";
 461   let DiagnosticType = "ImmRange" # Low # "_" # High;
 462 }
 463
 464 // Operands that are part of a memory addressing mode.
 465 class MemOperand : Operand<i32> { let OperandType = "OPERAND_MEMORY"; }
 466
 467 // Branch target.
 468 // FIXME: rename brtarget to t2_brtarget
 469 def brtarget : Operand<OtherVT> {
 470   let EncoderMethod = "getBranchTargetOpValue";
 471   let OperandType = "OPERAND_PCREL";
 472   let DecoderMethod = "DecodeT2BROperand";
 473 }
 474
 475 // Branches targeting ARM-mode must be divisible by 4 if they're a raw
 476 // immediate.
 477 def ARMBranchTarget : AsmOperandClass {
 478   let Name = "ARMBranchTarget";
 479 }
 480
 481 // Branches targeting Thumb-mode must be divisible by 2 if they're a raw
 482 // immediate.
 483 def ThumbBranchTarget : AsmOperandClass {
 484   let Name = "ThumbBranchTarget";
 485 }
 486
 487 def arm_br_target : Operand<OtherVT> {
 488   let ParserMatchClass = ARMBranchTarget;
 489   let EncoderMethod = "getARMBranchTargetOpValue";
 490   let OperandType = "OPERAND_PCREL";
 491 }
 492
 493 // Call target for ARM. Handles conditional/unconditional
 494 // FIXME: rename bl_target to t2_bltarget?
 495 def arm_bl_target : Operand<i32> {
 496   let ParserMatchClass = ARMBranchTarget;
 497   let EncoderMethod = "getARMBLTargetOpValue";
 498   let OperandType = "OPERAND_PCREL";
 499 }
 500
 501 // Target for BLX *from* ARM mode.
 502 def arm_blx_target : Operand<i32> {
 503   let ParserMatchClass = ThumbBranchTarget;
 504   let EncoderMethod = "getARMBLXTargetOpValue";
 505   let OperandType = "OPERAND_PCREL";
 506 }
 507
 508 // A list of registers separated by comma. Used by load/store multiple.
 509 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 510 def reglist : Operand<i32> {
 511   let EncoderMethod = "getRegisterListOpValue";
 512   let ParserMatchClass = RegListAsmOperand;
 513   let PrintMethod = "printRegisterList";
 514   let DecoderMethod = "DecodeRegListOperand";
 515 }
 516
 517 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 518
 519 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 520 def dpr_reglist : Operand<i32> {
 521   let EncoderMethod = "getRegisterListOpValue";
 522   let ParserMatchClass = DPRRegListAsmOperand;
 523   let PrintMethod = "printRegisterList";
 524   let DecoderMethod = "DecodeDPRRegListOperand";
 525 }
 526
 527 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 528 def spr_reglist : Operand<i32> {
 529   let EncoderMethod = "getRegisterListOpValue";
 530   let ParserMatchClass = SPRRegListAsmOperand;
 531   let PrintMethod = "printRegisterList";
 532   let DecoderMethod = "DecodeSPRRegListOperand";
 533 }
 534
 535 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 536 def cpinst_operand : Operand<i32> {
 537   let PrintMethod = "printCPInstOperand";
 538 }
 539
 540 // Local PC labels.
 541 def pclabel : Operand<i32> {
 542   let PrintMethod = "printPCLabel";
 543 }
 544
 545 // ADR instruction labels.
 546 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 547 def adrlabel : Operand<i32> {
 548   let EncoderMethod = "getAdrLabelOpValue";
 549   let ParserMatchClass = AdrLabelAsmOperand;
 550   let PrintMethod = "printAdrLabelOperand<0>";
 551 }
 552
 553 def neon_vcvt_imm32 : Operand<i32> {
 554   let EncoderMethod = "getNEONVcvtImm32OpValue";
 555   let DecoderMethod = "DecodeVCVTImmOperand";
 556 }
 557
 558 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 559 def rot_imm_XFORM: SDNodeXForm<imm, [{
 560   switch (N->getZExtValue()){
 561   default: llvm_unreachable(nullptr);
 562   case 0:  return CurDAG->getTargetConstant(0, SDLoc(N), MVT::i32);
 563   case 8:  return CurDAG->getTargetConstant(1, SDLoc(N), MVT::i32);
 564   case 16: return CurDAG->getTargetConstant(2, SDLoc(N), MVT::i32);
 565   case 24: return CurDAG->getTargetConstant(3, SDLoc(N), MVT::i32);
 566   }
 567 }]>;
 568 def RotImmAsmOperand : AsmOperandClass {
 569   let Name = "RotImm";
 570   let ParserMethod = "parseRotImm";
 571 }
 572 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 573     int32_t v = N->getZExtValue();
 574     return v == 8 || v == 16 || v == 24; }],
 575     rot_imm_XFORM> {
 576   let PrintMethod = "printRotImmOperand";
 577   let ParserMatchClass = RotImmAsmOperand;
 578 }
 579
 580 // shift_imm: An integer that encodes a shift amount and the type of shift
 581 // (asr or lsl). The 6-bit immediate encodes as:
 582 //    {5}     0 ==> lsl
 583 //            1     asr
 584 //    {4-0}   imm5 shift amount.
 585 //            asr #32 encoded as imm5 == 0.
 586 def ShifterImmAsmOperand : AsmOperandClass {
 587   let Name = "ShifterImm";
 588   let ParserMethod = "parseShifterImm";
 589 }
 590 def shift_imm : Operand<i32> {
 591   let PrintMethod = "printShiftImmOperand";
 592   let ParserMatchClass = ShifterImmAsmOperand;
 593 }
 594
 595 // shifter_operand operands: so_reg_reg, so_reg_imm, and mod_imm.
 596 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 597 def so_reg_reg : Operand<i32>,  // reg reg imm
 598                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 599                                 [shl, srl, sra, rotr]> {
 600   let EncoderMethod = "getSORegRegOpValue";
 601   let PrintMethod = "printSORegRegOperand";
 602   let DecoderMethod = "DecodeSORegRegOperand";
 603   let ParserMatchClass = ShiftedRegAsmOperand;
 604   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 605 }
 606
 607 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 608 def so_reg_imm : Operand<i32>, // reg imm
 609                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 610                                 [shl, srl, sra, rotr]> {
 611   let EncoderMethod = "getSORegImmOpValue";
 612   let PrintMethod = "printSORegImmOperand";
 613   let DecoderMethod = "DecodeSORegImmOperand";
 614   let ParserMatchClass = ShiftedImmAsmOperand;
 615   let MIOperandInfo = (ops GPR, i32imm);
 616 }
 617
 618 // FIXME: Does this need to be distinct from so_reg?
 619 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 620                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 621                                   [shl,srl,sra,rotr]> {
 622   let EncoderMethod = "getSORegRegOpValue";
 623   let PrintMethod = "printSORegRegOperand";
 624   let DecoderMethod = "DecodeSORegRegOperand";
 625   let ParserMatchClass = ShiftedRegAsmOperand;
 626   let MIOperandInfo = (ops GPR, GPR, i32imm);
 627 }
 628
 629 // FIXME: Does this need to be distinct from so_reg?
 630 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 631                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 632                                   [shl,srl,sra,rotr]> {
 633   let EncoderMethod = "getSORegImmOpValue";
 634   let PrintMethod = "printSORegImmOperand";
 635   let DecoderMethod = "DecodeSORegImmOperand";
 636   let ParserMatchClass = ShiftedImmAsmOperand;
 637   let MIOperandInfo = (ops GPR, i32imm);
 638 }
 639
 640 // mod_imm: match a 32-bit immediate operand, which can be encoded into
 641 // a 12-bit immediate; an 8-bit integer and a 4-bit rotator (See ARMARM
 642 // - "Modified Immediate Constants"). Within the MC layer we keep this
 643 // immediate in its encoded form.
 644 def ModImmAsmOperand: AsmOperandClass {
 645   let Name = "ModImm";
 646   let ParserMethod = "parseModImm";
 647 }
 648 def mod_imm : Operand<i32>, ImmLeaf<i32, [{
 649     return ARM_AM::getSOImmVal(Imm) != -1;
 650   }]> {
 651   let EncoderMethod = "getModImmOpValue";
 652   let PrintMethod = "printModImmOperand";
 653   let ParserMatchClass = ModImmAsmOperand;
 654 }
 655
 656 // Note: the patterns mod_imm_not and mod_imm_neg do not require an encoder
 657 // method and such, as they are only used on aliases (Pat<> and InstAlias<>).
 658 // The actual parsing, encoding, decoding are handled by the destination
 659 // instructions, which use mod_imm.
 660
 661 def ModImmNotAsmOperand : AsmOperandClass { let Name = "ModImmNot"; }
 662 def mod_imm_not : Operand<i32>, PatLeaf<(imm), [{
 663     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 664   }], imm_not_XFORM> {
 665   let ParserMatchClass = ModImmNotAsmOperand;
 666 }
 667
 668 def ModImmNegAsmOperand : AsmOperandClass { let Name = "ModImmNeg"; }
 669 def mod_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 670     unsigned Value = -(unsigned)N->getZExtValue();
 671     return Value && ARM_AM::getSOImmVal(Value) != -1;
 672   }], imm_neg_XFORM> {
 673   let ParserMatchClass = ModImmNegAsmOperand;
 674 }
 675
 676 /// arm_i32imm - True for +V6T2, or when isSOImmTwoParVal()
 677 def arm_i32imm : PatLeaf<(imm), [{
 678   if (Subtarget->useMovt(*MF))
 679     return true;
 680   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 681 }]>;
 682
 683 /// imm0_1 predicate - Immediate in the range [0,1].
 684 def Imm0_1AsmOperand: ImmAsmOperand<0,1> { let Name = "Imm0_1"; }
 685 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 686
 687 /// imm0_3 predicate - Immediate in the range [0,3].
 688 def Imm0_3AsmOperand: ImmAsmOperand<0,3> { let Name = "Imm0_3"; }
 689 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 690
 691 /// imm0_7 predicate - Immediate in the range [0,7].
 692 def Imm0_7AsmOperand: ImmAsmOperand<0,7> {
 693   let Name = "Imm0_7";
 694 }
 695 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 696   return Imm >= 0 && Imm < 8;
 697 }]> {
 698   let ParserMatchClass = Imm0_7AsmOperand;
 699 }
 700
 701 /// imm8_255 predicate - Immediate in the range [8,255].
 702 def Imm8_255AsmOperand: ImmAsmOperand<8,255> { let Name = "Imm8_255"; }
 703 def imm8_255 : Operand<i32>, ImmLeaf<i32, [{
 704   return Imm >= 8 && Imm < 256;
 705 }]> {
 706   let ParserMatchClass = Imm8_255AsmOperand;
 707 }
 708
 709 /// imm8 predicate - Immediate is exactly 8.
 710 def Imm8AsmOperand: ImmAsmOperand<8,8> { let Name = "Imm8"; }
 711 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 712   let ParserMatchClass = Imm8AsmOperand;
 713 }
 714
 715 /// imm16 predicate - Immediate is exactly 16.
 716 def Imm16AsmOperand: ImmAsmOperand<16,16> { let Name = "Imm16"; }
 717 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 718   let ParserMatchClass = Imm16AsmOperand;
 719 }
 720
 721 /// imm32 predicate - Immediate is exactly 32.
 722 def Imm32AsmOperand: ImmAsmOperand<32,32> { let Name = "Imm32"; }
 723 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 724   let ParserMatchClass = Imm32AsmOperand;
 725 }
 726
 727 def imm8_or_16 : ImmLeaf<i32, [{ return Imm == 8 || Imm == 16;}]>;
 728
 729 /// imm1_7 predicate - Immediate in the range [1,7].
 730 def Imm1_7AsmOperand: ImmAsmOperand<1,7> { let Name = "Imm1_7"; }
 731 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 732   let ParserMatchClass = Imm1_7AsmOperand;
 733 }
 734
 735 /// imm1_15 predicate - Immediate in the range [1,15].
 736 def Imm1_15AsmOperand: ImmAsmOperand<1,15> { let Name = "Imm1_15"; }
 737 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 738   let ParserMatchClass = Imm1_15AsmOperand;
 739 }
 740
 741 /// imm1_31 predicate - Immediate in the range [1,31].
 742 def Imm1_31AsmOperand: ImmAsmOperand<1,31> { let Name = "Imm1_31"; }
 743 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 744   let ParserMatchClass = Imm1_31AsmOperand;
 745 }
 746
 747 /// imm0_15 predicate - Immediate in the range [0,15].
 748 def Imm0_15AsmOperand: ImmAsmOperand<0,15> {
 749   let Name = "Imm0_15";
 750   let DiagnosticType = "ImmRange0_15";
 751 }
 752 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 753   return Imm >= 0 && Imm < 16;
 754 }]> {
 755   let ParserMatchClass = Imm0_15AsmOperand;
 756 }
 757
 758 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 759 def Imm0_31AsmOperand: ImmAsmOperand<0,31> { let Name = "Imm0_31"; }
 760 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 761   return Imm >= 0 && Imm < 32;
 762 }]> {
 763   let ParserMatchClass = Imm0_31AsmOperand;
 764 }
 765
 766 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 767 def Imm0_32AsmOperand: ImmAsmOperand<0,32> { let Name = "Imm0_32"; }
 768 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 769   return Imm >= 0 && Imm < 33;
 770 }]> {
 771   let ParserMatchClass = Imm0_32AsmOperand;
 772 }
 773
 774 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 775 def Imm0_63AsmOperand: ImmAsmOperand<0,63> { let Name = "Imm0_63"; }
 776 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 777   return Imm >= 0 && Imm < 64;
 778 }]> {
 779   let ParserMatchClass = Imm0_63AsmOperand;
 780 }
 781
 782 /// imm0_239 predicate - Immediate in the range [0,239].
 783 def Imm0_239AsmOperand : ImmAsmOperand<0,239> {
 784   let Name = "Imm0_239";
 785   let DiagnosticType = "ImmRange0_239";
 786 }
 787 def imm0_239 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 240; }]> {
 788   let ParserMatchClass = Imm0_239AsmOperand;
 789 }
 790
 791 /// imm0_255 predicate - Immediate in the range [0,255].
 792 def Imm0_255AsmOperand : ImmAsmOperand<0,255> { let Name = "Imm0_255"; }
 793 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 794   let ParserMatchClass = Imm0_255AsmOperand;
 795 }
 796
 797 /// imm0_65535 - An immediate is in the range [0,65535].
 798 def Imm0_65535AsmOperand: ImmAsmOperand<0,65535> { let Name = "Imm0_65535"; }
 799 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 800   return Imm >= 0 && Imm < 65536;
 801 }]> {
 802   let ParserMatchClass = Imm0_65535AsmOperand;
 803 }
 804
 805 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 806 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 807   return -Imm >= 0 && -Imm < 65536;
 808 }]>;
 809
 810 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 811 // a relocatable expression.
 812 //
 813 // FIXME: This really needs a Thumb version separate from the ARM version.
 814 // While the range is the same, and can thus use the same match class,
 815 // the encoding is different so it should have a different encoder method.
 816 def Imm0_65535ExprAsmOperand: AsmOperandClass {
 817   let Name = "Imm0_65535Expr";
 818   let RenderMethod = "addImmOperands";
 819 }
 820
 821 def imm0_65535_expr : Operand<i32> {
 822   let EncoderMethod = "getHiLo16ImmOpValue";
 823   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 824 }
 825
 826 def Imm256_65535ExprAsmOperand: ImmAsmOperand<256,65535> { let Name = "Imm256_65535Expr"; }
 827 def imm256_65535_expr : Operand<i32> {
 828   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 829 }
 830
 831 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 832 def Imm24bitAsmOperand: ImmAsmOperand<0,0xffffff> { let Name = "Imm24bit"; }
 833 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 834   return Imm >= 0 && Imm <= 0xffffff;
 835 }]> {
 836   let ParserMatchClass = Imm24bitAsmOperand;
 837 }
 838
 839
 840 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 841 /// e.g., 0xf000ffff
 842 def BitfieldAsmOperand : AsmOperandClass {
 843   let Name = "Bitfield";
 844   let ParserMethod = "parseBitfield";
 845 }
 846
 847 def bf_inv_mask_imm : Operand<i32>,
 848                       PatLeaf<(imm), [{
 849   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 850 }] > {
 851   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 852   let PrintMethod = "printBitfieldInvMaskImmOperand";
 853   let DecoderMethod = "DecodeBitfieldMaskOperand";
 854   let ParserMatchClass = BitfieldAsmOperand;
 855 }
 856
 857 def imm1_32_XFORM: SDNodeXForm<imm, [{
 858   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, SDLoc(N),
 859                                    MVT::i32);
 860 }]>;
 861 def Imm1_32AsmOperand: ImmAsmOperandMinusOne<1,32> {
 862   let Name = "Imm1_32";
 863 }
 864 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 865    uint64_t Imm = N->getZExtValue();
 866    return Imm > 0 && Imm <= 32;
 867  }],
 868     imm1_32_XFORM> {
 869   let PrintMethod = "printImmPlusOneOperand";
 870   let ParserMatchClass = Imm1_32AsmOperand;
 871 }
 872
 873 def imm1_16_XFORM: SDNodeXForm<imm, [{
 874   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, SDLoc(N),
 875                                    MVT::i32);
 876 }]>;
 877 def Imm1_16AsmOperand: ImmAsmOperandMinusOne<1,16> { let Name = "Imm1_16"; }
 878 def imm1_16 : Operand<i32>, ImmLeaf<i32, [{
 879     return Imm > 0 && Imm <= 16;
 880   }],
 881     imm1_16_XFORM> {
 882   let PrintMethod = "printImmPlusOneOperand";
 883   let ParserMatchClass = Imm1_16AsmOperand;
 884 }
 885
 886 // Define ARM specific addressing modes.
 887 // addrmode_imm12 := reg +/- imm12
 888 //
 889 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 890 class AddrMode_Imm12 : MemOperand,
 891                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 892   // 12-bit immediate operand. Note that instructions using this encode
 893   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 894   // immediate values are as normal.
 895
 896   let EncoderMethod = "getAddrModeImm12OpValue";
 897   let DecoderMethod = "DecodeAddrModeImm12Operand";
 898   let ParserMatchClass = MemImm12OffsetAsmOperand;
 899   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 900 }
 901
 902 def addrmode_imm12 : AddrMode_Imm12 {
 903   let PrintMethod = "printAddrModeImm12Operand<false>";
 904 }
 905
 906 def addrmode_imm12_pre : AddrMode_Imm12 {
 907   let PrintMethod = "printAddrModeImm12Operand<true>";
 908 }
 909
 910 // ldst_so_reg := reg +/- reg shop imm
 911 //
 912 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 913 def ldst_so_reg : MemOperand,
 914                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 915   let EncoderMethod = "getLdStSORegOpValue";
 916   // FIXME: Simplify the printer
 917   let PrintMethod = "printAddrMode2Operand";
 918   let DecoderMethod = "DecodeSORegMemOperand";
 919   let ParserMatchClass = MemRegOffsetAsmOperand;
 920   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 921 }
 922
 923 // postidx_imm8 := +/- [0,255]
 924 //
 925 // 9 bit value:
 926 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 927 //  {7-0}     [0,255] imm8 value.
 928 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 929 def postidx_imm8 : MemOperand {
 930   let PrintMethod = "printPostIdxImm8Operand";
 931   let ParserMatchClass = PostIdxImm8AsmOperand;
 932   let MIOperandInfo = (ops i32imm);
 933 }
 934
 935 // postidx_imm8s4 := +/- [0,1020]
 936 //
 937 // 9 bit value:
 938 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 939 //  {7-0}     [0,255] imm8 value, scaled by 4.
 940 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 941 def postidx_imm8s4 : MemOperand {
 942   let PrintMethod = "printPostIdxImm8s4Operand";
 943   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 944   let MIOperandInfo = (ops i32imm);
 945 }
 946
 947
 948 // postidx_reg := +/- reg
 949 //
 950 def PostIdxRegAsmOperand : AsmOperandClass {
 951   let Name = "PostIdxReg";
 952   let ParserMethod = "parsePostIdxReg";
 953 }
 954 def postidx_reg : MemOperand {
 955   let EncoderMethod = "getPostIdxRegOpValue";
 956   let DecoderMethod = "DecodePostIdxReg";
 957   let PrintMethod = "printPostIdxRegOperand";
 958   let ParserMatchClass = PostIdxRegAsmOperand;
 959   let MIOperandInfo = (ops GPRnopc, i32imm);
 960 }
 961
 962
 963 // addrmode2 := reg +/- imm12
 964 //           := reg +/- reg shop imm
 965 //
 966 // FIXME: addrmode2 should be refactored the rest of the way to always
 967 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 968 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 969 def addrmode2 : MemOperand,
 970                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 971   let EncoderMethod = "getAddrMode2OpValue";
 972   let PrintMethod = "printAddrMode2Operand";
 973   let ParserMatchClass = AddrMode2AsmOperand;
 974   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 975 }
 976
 977 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 978   let Name = "PostIdxRegShifted";
 979   let ParserMethod = "parsePostIdxReg";
 980 }
 981 def am2offset_reg : MemOperand,
 982                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 983                 [], [SDNPWantRoot]> {
 984   let EncoderMethod = "getAddrMode2OffsetOpValue";
 985   let PrintMethod = "printAddrMode2OffsetOperand";
 986   // When using this for assembly, it's always as a post-index offset.
 987   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 988   let MIOperandInfo = (ops GPRnopc, i32imm);
 989 }
 990
 991 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 992 // the GPR is purely vestigal at this point.
 993 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 994 def am2offset_imm : MemOperand,
 995                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 996                 [], [SDNPWantRoot]> {
 997   let EncoderMethod = "getAddrMode2OffsetOpValue";
 998   let PrintMethod = "printAddrMode2OffsetOperand";
 999   let ParserMatchClass = AM2OffsetImmAsmOperand;
1000   let MIOperandInfo = (ops GPRnopc, i32imm);
1001 }
1002
1003
1004 // addrmode3 := reg +/- reg
1005 // addrmode3 := reg +/- imm8
1006 //
1007 // FIXME: split into imm vs. reg versions.
1008 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
1009 class AddrMode3 : MemOperand,
1010                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
1011   let EncoderMethod = "getAddrMode3OpValue";
1012   let ParserMatchClass = AddrMode3AsmOperand;
1013   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
1014 }
1015
1016 def addrmode3 : AddrMode3
1017 {
1018   let PrintMethod = "printAddrMode3Operand<false>";
1019 }
1020
1021 def addrmode3_pre : AddrMode3
1022 {
1023   let PrintMethod = "printAddrMode3Operand<true>";
1024 }
1025
1026 // FIXME: split into imm vs. reg versions.
1027 // FIXME: parser method to handle +/- register.
1028 def AM3OffsetAsmOperand : AsmOperandClass {
1029   let Name = "AM3Offset";
1030   let ParserMethod = "parseAM3Offset";
1031 }
1032 def am3offset : MemOperand,
1033                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
1034                                [], [SDNPWantRoot]> {
1035   let EncoderMethod = "getAddrMode3OffsetOpValue";
1036   let PrintMethod = "printAddrMode3OffsetOperand";
1037   let ParserMatchClass = AM3OffsetAsmOperand;
1038   let MIOperandInfo = (ops GPR, i32imm);
1039 }
1040
1041 // ldstm_mode := {ia, ib, da, db}
1042 //
1043 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
1044   let EncoderMethod = "getLdStmModeOpValue";
1045   let PrintMethod = "printLdStmModeOperand";
1046 }
1047
1048 // addrmode5 := reg +/- imm8*4
1049 //
1050 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
1051 class AddrMode5 : MemOperand,
1052                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
1053   let EncoderMethod = "getAddrMode5OpValue";
1054   let DecoderMethod = "DecodeAddrMode5Operand";
1055   let ParserMatchClass = AddrMode5AsmOperand;
1056   let MIOperandInfo = (ops GPR:$base, i32imm);
1057 }
1058
1059 def addrmode5 : AddrMode5 {
1060    let PrintMethod = "printAddrMode5Operand<false>";
1061 }
1062
1063 def addrmode5_pre : AddrMode5 {
1064    let PrintMethod = "printAddrMode5Operand<true>";
1065 }
1066
1067 // addrmode5fp16 := reg +/- imm8*2
1068 //
1069 def AddrMode5FP16AsmOperand : AsmOperandClass { let Name = "AddrMode5FP16"; }
1070 class AddrMode5FP16 : Operand<i32>,
1071                       ComplexPattern<i32, 2, "SelectAddrMode5FP16", []> {
1072   let EncoderMethod = "getAddrMode5FP16OpValue";
1073   let DecoderMethod = "DecodeAddrMode5FP16Operand";
1074   let ParserMatchClass = AddrMode5FP16AsmOperand;
1075   let MIOperandInfo = (ops GPR:$base, i32imm);
1076 }
1077
1078 def addrmode5fp16 : AddrMode5FP16 {
1079    let PrintMethod = "printAddrMode5FP16Operand<false>";
1080 }
1081
1082 // addrmode6 := reg with optional alignment
1083 //
1084 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
1085 def addrmode6 : MemOperand,
1086                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1087   let PrintMethod = "printAddrMode6Operand";
1088   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
1089   let EncoderMethod = "getAddrMode6AddressOpValue";
1090   let DecoderMethod = "DecodeAddrMode6Operand";
1091   let ParserMatchClass = AddrMode6AsmOperand;
1092 }
1093
1094 def am6offset : MemOperand,
1095                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
1096                                [], [SDNPWantRoot]> {
1097   let PrintMethod = "printAddrMode6OffsetOperand";
1098   let MIOperandInfo = (ops GPR);
1099   let EncoderMethod = "getAddrMode6OffsetOpValue";
1100   let DecoderMethod = "DecodeGPRRegisterClass";
1101 }
1102
1103 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
1104 // (single element from one lane) for size 32.
1105 def addrmode6oneL32 : MemOperand,
1106                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1107   let PrintMethod = "printAddrMode6Operand";
1108   let MIOperandInfo = (ops GPR:$addr, i32imm);
1109   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
1110 }
1111
1112 // Base class for addrmode6 with specific alignment restrictions.
1113 class AddrMode6Align : MemOperand,
1114                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1115   let PrintMethod = "printAddrMode6Operand";
1116   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
1117   let EncoderMethod = "getAddrMode6AddressOpValue";
1118   let DecoderMethod = "DecodeAddrMode6Operand";
1119 }
1120
1121 // Special version of addrmode6 to handle no allowed alignment encoding for
1122 // VLD/VST instructions and checking the alignment is not specified.
1123 def AddrMode6AlignNoneAsmOperand : AsmOperandClass {
1124   let Name = "AlignedMemoryNone";
1125   let DiagnosticType = "AlignedMemoryRequiresNone";
1126 }
1127 def addrmode6alignNone : AddrMode6Align {
1128   // The alignment specifier can only be omitted.
1129   let ParserMatchClass = AddrMode6AlignNoneAsmOperand;
1130 }
1131
1132 // Special version of addrmode6 to handle 16-bit alignment encoding for
1133 // VLD/VST instructions and checking the alignment value.
1134 def AddrMode6Align16AsmOperand : AsmOperandClass {
1135   let Name = "AlignedMemory16";
1136   let DiagnosticType = "AlignedMemoryRequires16";
1137 }
1138 def addrmode6align16 : AddrMode6Align {
1139   // The alignment specifier can only be 16 or omitted.
1140   let ParserMatchClass = AddrMode6Align16AsmOperand;
1141 }
1142
1143 // Special version of addrmode6 to handle 32-bit alignment encoding for
1144 // VLD/VST instructions and checking the alignment value.
1145 def AddrMode6Align32AsmOperand : AsmOperandClass {
1146   let Name = "AlignedMemory32";
1147   let DiagnosticType = "AlignedMemoryRequires32";
1148 }
1149 def addrmode6align32 : AddrMode6Align {
1150   // The alignment specifier can only be 32 or omitted.
1151   let ParserMatchClass = AddrMode6Align32AsmOperand;
1152 }
1153
1154 // Special version of addrmode6 to handle 64-bit alignment encoding for
1155 // VLD/VST instructions and checking the alignment value.
1156 def AddrMode6Align64AsmOperand : AsmOperandClass {
1157   let Name = "AlignedMemory64";
1158   let DiagnosticType = "AlignedMemoryRequires64";
1159 }
1160 def addrmode6align64 : AddrMode6Align {
1161   // The alignment specifier can only be 64 or omitted.
1162   let ParserMatchClass = AddrMode6Align64AsmOperand;
1163 }
1164
1165 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1166 // for VLD/VST instructions and checking the alignment value.
1167 def AddrMode6Align64or128AsmOperand : AsmOperandClass {
1168   let Name = "AlignedMemory64or128";
1169   let DiagnosticType = "AlignedMemoryRequires64or128";
1170 }
1171 def addrmode6align64or128 : AddrMode6Align {
1172   // The alignment specifier can only be 64, 128 or omitted.
1173   let ParserMatchClass = AddrMode6Align64or128AsmOperand;
1174 }
1175
1176 // Special version of addrmode6 to handle 64-bit, 128-bit or 256-bit alignment
1177 // encoding for VLD/VST instructions and checking the alignment value.
1178 def AddrMode6Align64or128or256AsmOperand : AsmOperandClass {
1179   let Name = "AlignedMemory64or128or256";
1180   let DiagnosticType = "AlignedMemoryRequires64or128or256";
1181 }
1182 def addrmode6align64or128or256 : AddrMode6Align {
1183   // The alignment specifier can only be 64, 128, 256 or omitted.
1184   let ParserMatchClass = AddrMode6Align64or128or256AsmOperand;
1185 }
1186
1187 // Special version of addrmode6 to handle alignment encoding for VLD-dup
1188 // instructions, specifically VLD4-dup.
1189 def addrmode6dup : MemOperand,
1190                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1191   let PrintMethod = "printAddrMode6Operand";
1192   let MIOperandInfo = (ops GPR:$addr, i32imm);
1193   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1194   // FIXME: This is close, but not quite right. The alignment specifier is
1195   // different.
1196   let ParserMatchClass = AddrMode6AsmOperand;
1197 }
1198
1199 // Base class for addrmode6dup with specific alignment restrictions.
1200 class AddrMode6DupAlign : MemOperand,
1201                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1202   let PrintMethod = "printAddrMode6Operand";
1203   let MIOperandInfo = (ops GPR:$addr, i32imm);
1204   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1205 }
1206
1207 // Special version of addrmode6 to handle no allowed alignment encoding for
1208 // VLD-dup instruction and checking the alignment is not specified.
1209 def AddrMode6dupAlignNoneAsmOperand : AsmOperandClass {
1210   let Name = "DupAlignedMemoryNone";
1211   let DiagnosticType = "DupAlignedMemoryRequiresNone";
1212 }
1213 def addrmode6dupalignNone : AddrMode6DupAlign {
1214   // The alignment specifier can only be omitted.
1215   let ParserMatchClass = AddrMode6dupAlignNoneAsmOperand;
1216 }
1217
1218 // Special version of addrmode6 to handle 16-bit alignment encoding for VLD-dup
1219 // instruction and checking the alignment value.
1220 def AddrMode6dupAlign16AsmOperand : AsmOperandClass {
1221   let Name = "DupAlignedMemory16";
1222   let DiagnosticType = "DupAlignedMemoryRequires16";
1223 }
1224 def addrmode6dupalign16 : AddrMode6DupAlign {
1225   // The alignment specifier can only be 16 or omitted.
1226   let ParserMatchClass = AddrMode6dupAlign16AsmOperand;
1227 }
1228
1229 // Special version of addrmode6 to handle 32-bit alignment encoding for VLD-dup
1230 // instruction and checking the alignment value.
1231 def AddrMode6dupAlign32AsmOperand : AsmOperandClass {
1232   let Name = "DupAlignedMemory32";
1233   let DiagnosticType = "DupAlignedMemoryRequires32";
1234 }
1235 def addrmode6dupalign32 : AddrMode6DupAlign {
1236   // The alignment specifier can only be 32 or omitted.
1237   let ParserMatchClass = AddrMode6dupAlign32AsmOperand;
1238 }
1239
1240 // Special version of addrmode6 to handle 64-bit alignment encoding for VLD
1241 // instructions and checking the alignment value.
1242 def AddrMode6dupAlign64AsmOperand : AsmOperandClass {
1243   let Name = "DupAlignedMemory64";
1244   let DiagnosticType = "DupAlignedMemoryRequires64";
1245 }
1246 def addrmode6dupalign64 : AddrMode6DupAlign {
1247   // The alignment specifier can only be 64 or omitted.
1248   let ParserMatchClass = AddrMode6dupAlign64AsmOperand;
1249 }
1250
1251 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1252 // for VLD instructions and checking the alignment value.
1253 def AddrMode6dupAlign64or128AsmOperand : AsmOperandClass {
1254   let Name = "DupAlignedMemory64or128";
1255   let DiagnosticType = "DupAlignedMemoryRequires64or128";
1256 }
1257 def addrmode6dupalign64or128 : AddrMode6DupAlign {
1258   // The alignment specifier can only be 64, 128 or omitted.
1259   let ParserMatchClass = AddrMode6dupAlign64or128AsmOperand;
1260 }
1261
1262 // addrmodepc := pc + reg
1263 //
1264 def addrmodepc : MemOperand,
1265                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
1266   let PrintMethod = "printAddrModePCOperand";
1267   let MIOperandInfo = (ops GPR, i32imm);
1268 }
1269
1270 // addr_offset_none := reg
1271 //
1272 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1273 def addr_offset_none : MemOperand,
1274                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1275   let PrintMethod = "printAddrMode7Operand";
1276   let DecoderMethod = "DecodeAddrMode7Operand";
1277   let ParserMatchClass = MemNoOffsetAsmOperand;
1278   let MIOperandInfo = (ops GPR:$base);
1279 }
1280
1281 def nohash_imm : Operand<i32> {
1282   let PrintMethod = "printNoHashImmediate";
1283 }
1284
1285 def CoprocNumAsmOperand : AsmOperandClass {
1286   let Name = "CoprocNum";
1287   let ParserMethod = "parseCoprocNumOperand";
1288 }
1289 def p_imm : Operand<i32> {
1290   let PrintMethod = "printPImmediate";
1291   let ParserMatchClass = CoprocNumAsmOperand;
1292   let DecoderMethod = "DecodeCoprocessor";
1293 }
1294
1295 def CoprocRegAsmOperand : AsmOperandClass {
1296   let Name = "CoprocReg";
1297   let ParserMethod = "parseCoprocRegOperand";
1298 }
1299 def c_imm : Operand<i32> {
1300   let PrintMethod = "printCImmediate";
1301   let ParserMatchClass = CoprocRegAsmOperand;
1302 }
1303 def CoprocOptionAsmOperand : AsmOperandClass {
1304   let Name = "CoprocOption";
1305   let ParserMethod = "parseCoprocOptionOperand";
1306 }
1307 def coproc_option_imm : Operand<i32> {
1308   let PrintMethod = "printCoprocOptionImm";
1309   let ParserMatchClass = CoprocOptionAsmOperand;
1310 }
1311
1312 //===----------------------------------------------------------------------===//
1313
1314 include "ARMInstrFormats.td"
1315
1316 //===----------------------------------------------------------------------===//
1317 // Multiclass helpers...
1318 //
1319
1320 /// AsI1_bin_irs - Defines a set of (op r, {mod_imm|r|so_reg}) patterns for a
1321 /// binop that produces a value.
1322 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1323 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1324                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1325                      SDPatternOperator opnode, bit Commutable = 0> {
1326   // The register-immediate version is re-materializable. This is useful
1327   // in particular for taking the address of a local.
1328   let isReMaterializable = 1 in {
1329   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm), DPFrm,
1330                iii, opc, "\t$Rd, $Rn, $imm",
1331                [(set GPR:$Rd, (opnode GPR:$Rn, mod_imm:$imm))]>,
1332            Sched<[WriteALU, ReadALU]> {
1333     bits<4> Rd;
1334     bits<4> Rn;
1335     bits<12> imm;
1336     let Inst{25} = 1;
1337     let Inst{19-16} = Rn;
1338     let Inst{15-12} = Rd;
1339     let Inst{11-0} = imm;
1340   }
1341   }
1342   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1343                iir, opc, "\t$Rd, $Rn, $Rm",
1344                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1345            Sched<[WriteALU, ReadALU, ReadALU]> {
1346     bits<4> Rd;
1347     bits<4> Rn;
1348     bits<4> Rm;
1349     let Inst{25} = 0;
1350     let isCommutable = Commutable;
1351     let Inst{19-16} = Rn;
1352     let Inst{15-12} = Rd;
1353     let Inst{11-4} = 0b00000000;
1354     let Inst{3-0} = Rm;
1355   }
1356
1357   def rsi : AsI1<opcod, (outs GPR:$Rd),
1358                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1359                iis, opc, "\t$Rd, $Rn, $shift",
1360                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1361             Sched<[WriteALUsi, ReadALU]> {
1362     bits<4> Rd;
1363     bits<4> Rn;
1364     bits<12> shift;
1365     let Inst{25} = 0;
1366     let Inst{19-16} = Rn;
1367     let Inst{15-12} = Rd;
1368     let Inst{11-5} = shift{11-5};
1369     let Inst{4} = 0;
1370     let Inst{3-0} = shift{3-0};
1371   }
1372
1373   def rsr : AsI1<opcod, (outs GPR:$Rd),
1374                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1375                iis, opc, "\t$Rd, $Rn, $shift",
1376                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1377             Sched<[WriteALUsr, ReadALUsr]> {
1378     bits<4> Rd;
1379     bits<4> Rn;
1380     bits<12> shift;
1381     let Inst{25} = 0;
1382     let Inst{19-16} = Rn;
1383     let Inst{15-12} = Rd;
1384     let Inst{11-8} = shift{11-8};
1385     let Inst{7} = 0;
1386     let Inst{6-5} = shift{6-5};
1387     let Inst{4} = 1;
1388     let Inst{3-0} = shift{3-0};
1389   }
1390 }
1391
1392 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1393 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1394 /// it is equivalent to the AsI1_bin_irs counterpart.
1395 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1396 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1397                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1398                      SDNode opnode, bit Commutable = 0> {
1399   // The register-immediate version is re-materializable. This is useful
1400   // in particular for taking the address of a local.
1401   let isReMaterializable = 1 in {
1402   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm), DPFrm,
1403                iii, opc, "\t$Rd, $Rn, $imm",
1404                [(set GPR:$Rd, (opnode mod_imm:$imm, GPR:$Rn))]>,
1405            Sched<[WriteALU, ReadALU]> {
1406     bits<4> Rd;
1407     bits<4> Rn;
1408     bits<12> imm;
1409     let Inst{25} = 1;
1410     let Inst{19-16} = Rn;
1411     let Inst{15-12} = Rd;
1412     let Inst{11-0} = imm;
1413   }
1414   }
1415   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1416                iir, opc, "\t$Rd, $Rn, $Rm",
1417                [/* pattern left blank */]>,
1418            Sched<[WriteALU, ReadALU, ReadALU]> {
1419     bits<4> Rd;
1420     bits<4> Rn;
1421     bits<4> Rm;
1422     let Inst{11-4} = 0b00000000;
1423     let Inst{25} = 0;
1424     let Inst{3-0} = Rm;
1425     let Inst{15-12} = Rd;
1426     let Inst{19-16} = Rn;
1427   }
1428
1429   def rsi : AsI1<opcod, (outs GPR:$Rd),
1430                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1431                iis, opc, "\t$Rd, $Rn, $shift",
1432                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1433             Sched<[WriteALUsi, ReadALU]> {
1434     bits<4> Rd;
1435     bits<4> Rn;
1436     bits<12> shift;
1437     let Inst{25} = 0;
1438     let Inst{19-16} = Rn;
1439     let Inst{15-12} = Rd;
1440     let Inst{11-5} = shift{11-5};
1441     let Inst{4} = 0;
1442     let Inst{3-0} = shift{3-0};
1443   }
1444
1445   def rsr : AsI1<opcod, (outs GPR:$Rd),
1446                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1447                iis, opc, "\t$Rd, $Rn, $shift",
1448                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1449             Sched<[WriteALUsr, ReadALUsr]> {
1450     bits<4> Rd;
1451     bits<4> Rn;
1452     bits<12> shift;
1453     let Inst{25} = 0;
1454     let Inst{19-16} = Rn;
1455     let Inst{15-12} = Rd;
1456     let Inst{11-8} = shift{11-8};
1457     let Inst{7} = 0;
1458     let Inst{6-5} = shift{6-5};
1459     let Inst{4} = 1;
1460     let Inst{3-0} = shift{3-0};
1461   }
1462 }
1463
1464 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1465 ///
1466 /// These opcodes will be converted to the real non-S opcodes by
1467 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1468 let hasPostISelHook = 1, Defs = [CPSR] in {
1469 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1470                           InstrItinClass iis, SDNode opnode,
1471                           bit Commutable = 0> {
1472   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm, pred:$p),
1473                          4, iii,
1474                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, mod_imm:$imm))]>,
1475                          Sched<[WriteALU, ReadALU]>;
1476
1477   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1478                          4, iir,
1479                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1480                          Sched<[WriteALU, ReadALU, ReadALU]> {
1481     let isCommutable = Commutable;
1482   }
1483   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1484                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1485                           4, iis,
1486                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1487                                                 so_reg_imm:$shift))]>,
1488                           Sched<[WriteALUsi, ReadALU]>;
1489
1490   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1491                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1492                           4, iis,
1493                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1494                                                 so_reg_reg:$shift))]>,
1495                           Sched<[WriteALUSsr, ReadALUsr]>;
1496 }
1497 }
1498
1499 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1500 /// operands are reversed.
1501 let hasPostISelHook = 1, Defs = [CPSR] in {
1502 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1503                           InstrItinClass iis, SDNode opnode,
1504                           bit Commutable = 0> {
1505   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm, pred:$p),
1506                          4, iii,
1507                          [(set GPR:$Rd, CPSR, (opnode mod_imm:$imm, GPR:$Rn))]>,
1508            Sched<[WriteALU, ReadALU]>;
1509
1510   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1511                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1512                           4, iis,
1513                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1514                                              GPR:$Rn))]>,
1515             Sched<[WriteALUsi, ReadALU]>;
1516
1517   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1518                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1519                           4, iis,
1520                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1521                                              GPR:$Rn))]>,
1522             Sched<[WriteALUSsr, ReadALUsr]>;
1523 }
1524 }
1525
1526 /// AI1_cmp_irs - Defines a set of (op r, {mod_imm|r|so_reg}) cmp / test
1527 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1528 /// a explicit result, only implicitly set CPSR.
1529 let isCompare = 1, Defs = [CPSR] in {
1530 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1531                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1532                      SDPatternOperator opnode, bit Commutable = 0,
1533                      string rrDecoderMethod = ""> {
1534   def ri : AI1<opcod, (outs), (ins GPR:$Rn, mod_imm:$imm), DPFrm, iii,
1535                opc, "\t$Rn, $imm",
1536                [(opnode GPR:$Rn, mod_imm:$imm)]>,
1537            Sched<[WriteCMP, ReadALU]> {
1538     bits<4> Rn;
1539     bits<12> imm;
1540     let Inst{25} = 1;
1541     let Inst{20} = 1;
1542     let Inst{19-16} = Rn;
1543     let Inst{15-12} = 0b0000;
1544     let Inst{11-0} = imm;
1545
1546     let Unpredictable{15-12} = 0b1111;
1547   }
1548   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1549                opc, "\t$Rn, $Rm",
1550                [(opnode GPR:$Rn, GPR:$Rm)]>,
1551            Sched<[WriteCMP, ReadALU, ReadALU]> {
1552     bits<4> Rn;
1553     bits<4> Rm;
1554     let isCommutable = Commutable;
1555     let Inst{25} = 0;
1556     let Inst{20} = 1;
1557     let Inst{19-16} = Rn;
1558     let Inst{15-12} = 0b0000;
1559     let Inst{11-4} = 0b00000000;
1560     let Inst{3-0} = Rm;
1561     let DecoderMethod = rrDecoderMethod;
1562
1563     let Unpredictable{15-12} = 0b1111;
1564   }
1565   def rsi : AI1<opcod, (outs),
1566                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1567                opc, "\t$Rn, $shift",
1568                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1569             Sched<[WriteCMPsi, ReadALU]> {
1570     bits<4> Rn;
1571     bits<12> shift;
1572     let Inst{25} = 0;
1573     let Inst{20} = 1;
1574     let Inst{19-16} = Rn;
1575     let Inst{15-12} = 0b0000;
1576     let Inst{11-5} = shift{11-5};
1577     let Inst{4} = 0;
1578     let Inst{3-0} = shift{3-0};
1579
1580     let Unpredictable{15-12} = 0b1111;
1581   }
1582   def rsr : AI1<opcod, (outs),
1583                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1584                opc, "\t$Rn, $shift",
1585                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1586             Sched<[WriteCMPsr, ReadALU]> {
1587     bits<4> Rn;
1588     bits<12> shift;
1589     let Inst{25} = 0;
1590     let Inst{20} = 1;
1591     let Inst{19-16} = Rn;
1592     let Inst{15-12} = 0b0000;
1593     let Inst{11-8} = shift{11-8};
1594     let Inst{7} = 0;
1595     let Inst{6-5} = shift{6-5};
1596     let Inst{4} = 1;
1597     let Inst{3-0} = shift{3-0};
1598
1599     let Unpredictable{15-12} = 0b1111;
1600   }
1601
1602 }
1603 }
1604
1605 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1606 /// register and one whose operand is a register rotated by 8/16/24.
1607 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1608 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1609   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1610           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1611           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1612        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1613   bits<4> Rd;
1614   bits<4> Rm;
1615   bits<2> rot;
1616   let Inst{19-16} = 0b1111;
1617   let Inst{15-12} = Rd;
1618   let Inst{11-10} = rot;
1619   let Inst{3-0}   = Rm;
1620 }
1621
1622 class AI_ext_rrot_np<bits<8> opcod, string opc>
1623   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1624           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1625        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1626   bits<2> rot;
1627   let Inst{19-16} = 0b1111;
1628   let Inst{11-10} = rot;
1629  }
1630
1631 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1632 /// register and one whose operand is a register rotated by 8/16/24.
1633 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1634   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1635           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1636           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1637                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1638         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1639   bits<4> Rd;
1640   bits<4> Rm;
1641   bits<4> Rn;
1642   bits<2> rot;
1643   let Inst{19-16} = Rn;
1644   let Inst{15-12} = Rd;
1645   let Inst{11-10} = rot;
1646   let Inst{9-4}   = 0b000111;
1647   let Inst{3-0}   = Rm;
1648 }
1649
1650 class AI_exta_rrot_np<bits<8> opcod, string opc>
1651   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1652           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1653        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1654   bits<4> Rn;
1655   bits<2> rot;
1656   let Inst{19-16} = Rn;
1657   let Inst{11-10} = rot;
1658 }
1659
1660 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1661 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1662 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, SDNode opnode,
1663                              bit Commutable = 0> {
1664   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1665   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm),
1666                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1667                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, mod_imm:$imm, CPSR))]>,
1668                Requires<[IsARM]>,
1669            Sched<[WriteALU, ReadALU]> {
1670     bits<4> Rd;
1671     bits<4> Rn;
1672     bits<12> imm;
1673     let Inst{25} = 1;
1674     let Inst{15-12} = Rd;
1675     let Inst{19-16} = Rn;
1676     let Inst{11-0} = imm;
1677   }
1678   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1679                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1680                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1681                Requires<[IsARM]>,
1682            Sched<[WriteALU, ReadALU, ReadALU]> {
1683     bits<4> Rd;
1684     bits<4> Rn;
1685     bits<4> Rm;
1686     let Inst{11-4} = 0b00000000;
1687     let Inst{25} = 0;
1688     let isCommutable = Commutable;
1689     let Inst{3-0} = Rm;
1690     let Inst{15-12} = Rd;
1691     let Inst{19-16} = Rn;
1692   }
1693   def rsi : AsI1<opcod, (outs GPR:$Rd),
1694                 (ins GPR:$Rn, so_reg_imm:$shift),
1695                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1696               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1697                Requires<[IsARM]>,
1698             Sched<[WriteALUsi, ReadALU]> {
1699     bits<4> Rd;
1700     bits<4> Rn;
1701     bits<12> shift;
1702     let Inst{25} = 0;
1703     let Inst{19-16} = Rn;
1704     let Inst{15-12} = Rd;
1705     let Inst{11-5} = shift{11-5};
1706     let Inst{4} = 0;
1707     let Inst{3-0} = shift{3-0};
1708   }
1709   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1710                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1711                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1712               [(set GPRnopc:$Rd, CPSR,
1713                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1714                Requires<[IsARM]>,
1715             Sched<[WriteALUsr, ReadALUsr]> {
1716     bits<4> Rd;
1717     bits<4> Rn;
1718     bits<12> shift;
1719     let Inst{25} = 0;
1720     let Inst{19-16} = Rn;
1721     let Inst{15-12} = Rd;
1722     let Inst{11-8} = shift{11-8};
1723     let Inst{7} = 0;
1724     let Inst{6-5} = shift{6-5};
1725     let Inst{4} = 1;
1726     let Inst{3-0} = shift{3-0};
1727   }
1728   }
1729 }
1730
1731 /// AI1_rsc_irs - Define instructions and patterns for rsc
1732 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1733 multiclass AI1_rsc_irs<bits<4> opcod, string opc, SDNode opnode> {
1734   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1735   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm),
1736                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1737                [(set GPR:$Rd, CPSR, (opnode mod_imm:$imm, GPR:$Rn, CPSR))]>,
1738                Requires<[IsARM]>,
1739            Sched<[WriteALU, ReadALU]> {
1740     bits<4> Rd;
1741     bits<4> Rn;
1742     bits<12> imm;
1743     let Inst{25} = 1;
1744     let Inst{15-12} = Rd;
1745     let Inst{19-16} = Rn;
1746     let Inst{11-0} = imm;
1747   }
1748   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1749                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1750                [/* pattern left blank */]>,
1751            Sched<[WriteALU, ReadALU, ReadALU]> {
1752     bits<4> Rd;
1753     bits<4> Rn;
1754     bits<4> Rm;
1755     let Inst{11-4} = 0b00000000;
1756     let Inst{25} = 0;
1757     let Inst{3-0} = Rm;
1758     let Inst{15-12} = Rd;
1759     let Inst{19-16} = Rn;
1760   }
1761   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1762                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1763               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1764                Requires<[IsARM]>,
1765             Sched<[WriteALUsi, ReadALU]> {
1766     bits<4> Rd;
1767     bits<4> Rn;
1768     bits<12> shift;
1769     let Inst{25} = 0;
1770     let Inst{19-16} = Rn;
1771     let Inst{15-12} = Rd;
1772     let Inst{11-5} = shift{11-5};
1773     let Inst{4} = 0;
1774     let Inst{3-0} = shift{3-0};
1775   }
1776   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1777                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1778               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1779                Requires<[IsARM]>,
1780             Sched<[WriteALUsr, ReadALUsr]> {
1781     bits<4> Rd;
1782     bits<4> Rn;
1783     bits<12> shift;
1784     let Inst{25} = 0;
1785     let Inst{19-16} = Rn;
1786     let Inst{15-12} = Rd;
1787     let Inst{11-8} = shift{11-8};
1788     let Inst{7} = 0;
1789     let Inst{6-5} = shift{6-5};
1790     let Inst{4} = 1;
1791     let Inst{3-0} = shift{3-0};
1792   }
1793   }
1794 }
1795
1796 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1797 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1798            InstrItinClass iir, PatFrag opnode> {
1799   // Note: We use the complex addrmode_imm12 rather than just an input
1800   // GPR and a constrained immediate so that we can use this to match
1801   // frame index references and avoid matching constant pool references.
1802   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1803                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1804                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1805     bits<4>  Rt;
1806     bits<17> addr;
1807     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1808     let Inst{19-16} = addr{16-13};  // Rn
1809     let Inst{15-12} = Rt;
1810     let Inst{11-0}  = addr{11-0};   // imm12
1811   }
1812   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1813                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1814                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1815     bits<4>  Rt;
1816     bits<17> shift;
1817     let shift{4}    = 0;            // Inst{4} = 0
1818     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1819     let Inst{19-16} = shift{16-13}; // Rn
1820     let Inst{15-12} = Rt;
1821     let Inst{11-0}  = shift{11-0};
1822   }
1823 }
1824 }
1825
1826 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1827 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1828            InstrItinClass iir, PatFrag opnode> {
1829   // Note: We use the complex addrmode_imm12 rather than just an input
1830   // GPR and a constrained immediate so that we can use this to match
1831   // frame index references and avoid matching constant pool references.
1832   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1833                    (ins addrmode_imm12:$addr),
1834                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1835                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1836     bits<4>  Rt;
1837     bits<17> addr;
1838     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1839     let Inst{19-16} = addr{16-13};  // Rn
1840     let Inst{15-12} = Rt;
1841     let Inst{11-0}  = addr{11-0};   // imm12
1842   }
1843   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1844                    (ins ldst_so_reg:$shift),
1845                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1846                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1847     bits<4>  Rt;
1848     bits<17> shift;
1849     let shift{4}    = 0;            // Inst{4} = 0
1850     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1851     let Inst{19-16} = shift{16-13}; // Rn
1852     let Inst{15-12} = Rt;
1853     let Inst{11-0}  = shift{11-0};
1854   }
1855 }
1856 }
1857
1858
1859 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1860            InstrItinClass iir, PatFrag opnode> {
1861   // Note: We use the complex addrmode_imm12 rather than just an input
1862   // GPR and a constrained immediate so that we can use this to match
1863   // frame index references and avoid matching constant pool references.
1864   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1865                    (ins GPR:$Rt, addrmode_imm12:$addr),
1866                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1867                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1868     bits<4> Rt;
1869     bits<17> addr;
1870     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1871     let Inst{19-16} = addr{16-13};  // Rn
1872     let Inst{15-12} = Rt;
1873     let Inst{11-0}  = addr{11-0};   // imm12
1874   }
1875   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1876                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1877                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1878     bits<4> Rt;
1879     bits<17> shift;
1880     let shift{4}    = 0;            // Inst{4} = 0
1881     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1882     let Inst{19-16} = shift{16-13}; // Rn
1883     let Inst{15-12} = Rt;
1884     let Inst{11-0}  = shift{11-0};
1885   }
1886 }
1887
1888 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1889            InstrItinClass iir, PatFrag opnode> {
1890   // Note: We use the complex addrmode_imm12 rather than just an input
1891   // GPR and a constrained immediate so that we can use this to match
1892   // frame index references and avoid matching constant pool references.
1893   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1894                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1895                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1896                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1897     bits<4> Rt;
1898     bits<17> addr;
1899     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1900     let Inst{19-16} = addr{16-13};  // Rn
1901     let Inst{15-12} = Rt;
1902     let Inst{11-0}  = addr{11-0};   // imm12
1903   }
1904   def rs : AI2ldst<0b011, 0, isByte, (outs),
1905                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1906                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1907                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1908     bits<4> Rt;
1909     bits<17> shift;
1910     let shift{4}    = 0;            // Inst{4} = 0
1911     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1912     let Inst{19-16} = shift{16-13}; // Rn
1913     let Inst{15-12} = Rt;
1914     let Inst{11-0}  = shift{11-0};
1915   }
1916 }
1917
1918
1919 //===----------------------------------------------------------------------===//
1920 // Instructions
1921 //===----------------------------------------------------------------------===//
1922
1923 //===----------------------------------------------------------------------===//
1924 //  Miscellaneous Instructions.
1925 //
1926
1927 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1928 /// the function.  The first operand is the ID# for this instruction, the second
1929 /// is the index into the MachineConstantPool that this is, the third is the
1930 /// size in bytes of this constant pool entry.
1931 let hasSideEffects = 0, isNotDuplicable = 1 in
1932 def CONSTPOOL_ENTRY :
1933 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1934                     i32imm:$size), NoItinerary, []>;
1935
1936 /// A jumptable consisting of direct 32-bit addresses of the destination basic
1937 /// blocks (either absolute, or relative to the start of the jump-table in PIC
1938 /// mode). Used mostly in ARM and Thumb-1 modes.
1939 def JUMPTABLE_ADDRS :
1940 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1941                         i32imm:$size), NoItinerary, []>;
1942
1943 /// A jumptable consisting of 32-bit jump instructions. Used for Thumb-2 tables
1944 /// that cannot be optimised to use TBB or TBH.
1945 def JUMPTABLE_INSTS :
1946 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1947                         i32imm:$size), NoItinerary, []>;
1948
1949 /// A jumptable consisting of 8-bit unsigned integers representing offsets from
1950 /// a TBB instruction.
1951 def JUMPTABLE_TBB :
1952 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1953                         i32imm:$size), NoItinerary, []>;
1954
1955 /// A jumptable consisting of 16-bit unsigned integers representing offsets from
1956 /// a TBH instruction.
1957 def JUMPTABLE_TBH :
1958 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1959                         i32imm:$size), NoItinerary, []>;
1960
1961
1962 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1963 // from removing one half of the matched pairs. That breaks PEI, which assumes
1964 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1965 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1966 def ADJCALLSTACKUP :
1967 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1968            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1969
1970 def ADJCALLSTACKDOWN :
1971 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1972            [(ARMcallseq_start timm:$amt)]>;
1973 }
1974
1975 def HINT : AI<(outs), (ins imm0_239:$imm), MiscFrm, NoItinerary,
1976               "hint", "\t$imm", [(int_arm_hint imm0_239:$imm)]>,
1977            Requires<[IsARM, HasV6]> {
1978   bits<8> imm;
1979   let Inst{27-8} = 0b00110010000011110000;
1980   let Inst{7-0} = imm;
1981   let DecoderMethod = "DecodeHINTInstruction";
1982 }
1983
1984 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6K]>;
1985 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6K]>;
1986 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6K]>;
1987 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6K]>;
1988 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6K]>;
1989 def : InstAlias<"sevl$p", (HINT 5, pred:$p)>, Requires<[IsARM, HasV8]>;
1990 def : InstAlias<"esb$p", (HINT 16, pred:$p)>, Requires<[IsARM, HasRAS]>;
1991
1992 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1993              "\t$Rd, $Rn, $Rm",
1994              [(set GPR:$Rd, (int_arm_sel GPR:$Rn, GPR:$Rm))]>,
1995              Requires<[IsARM, HasV6]> {
1996   bits<4> Rd;
1997   bits<4> Rn;
1998   bits<4> Rm;
1999   let Inst{3-0} = Rm;
2000   let Inst{15-12} = Rd;
2001   let Inst{19-16} = Rn;
2002   let Inst{27-20} = 0b01101000;
2003   let Inst{7-4} = 0b1011;
2004   let Inst{11-8} = 0b1111;
2005   let Unpredictable{11-8} = 0b1111;
2006 }
2007
2008 // The 16-bit operand $val can be used by a debugger to store more information
2009 // about the breakpoint.
2010 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
2011                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
2012   bits<16> val;
2013   let Inst{3-0} = val{3-0};
2014   let Inst{19-8} = val{15-4};
2015   let Inst{27-20} = 0b00010010;
2016   let Inst{31-28} = 0xe; // AL
2017   let Inst{7-4} = 0b0111;
2018 }
2019 // default immediate for breakpoint mnemonic
2020 def : InstAlias<"bkpt", (BKPT 0), 0>, Requires<[IsARM]>;
2021
2022 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
2023                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
2024   bits<16> val;
2025   let Inst{3-0} = val{3-0};
2026   let Inst{19-8} = val{15-4};
2027   let Inst{27-20} = 0b00010000;
2028   let Inst{31-28} = 0xe; // AL
2029   let Inst{7-4} = 0b0111;
2030 }
2031
2032 // Change Processor State
2033 // FIXME: We should use InstAlias to handle the optional operands.
2034 class CPS<dag iops, string asm_ops>
2035   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
2036         []>, Requires<[IsARM]> {
2037   bits<2> imod;
2038   bits<3> iflags;
2039   bits<5> mode;
2040   bit M;
2041
2042   let Inst{31-28} = 0b1111;
2043   let Inst{27-20} = 0b00010000;
2044   let Inst{19-18} = imod;
2045   let Inst{17}    = M; // Enabled if mode is set;
2046   let Inst{16-9}  = 0b00000000;
2047   let Inst{8-6}   = iflags;
2048   let Inst{5}     = 0;
2049   let Inst{4-0}   = mode;
2050 }
2051
2052 let DecoderMethod = "DecodeCPSInstruction" in {
2053 let M = 1 in
2054   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
2055                   "$imod\t$iflags, $mode">;
2056 let mode = 0, M = 0 in
2057   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
2058
2059 let imod = 0, iflags = 0, M = 1 in
2060   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
2061 }
2062
2063 // Preload signals the memory system of possible future data/instruction access.
2064 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
2065
2066   def i12 : AXIM<(outs), (ins addrmode_imm12:$addr), AddrMode_i12, MiscFrm,
2067                 IIC_Preload, !strconcat(opc, "\t$addr"),
2068                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
2069                 Sched<[WritePreLd]> {
2070     bits<4> Rt;
2071     bits<17> addr;
2072     let Inst{31-26} = 0b111101;
2073     let Inst{25} = 0; // 0 for immediate form
2074     let Inst{24} = data;
2075     let Inst{23} = addr{12};        // U (add = ('U' == 1))
2076     let Inst{22} = read;
2077     let Inst{21-20} = 0b01;
2078     let Inst{19-16} = addr{16-13};  // Rn
2079     let Inst{15-12} = 0b1111;
2080     let Inst{11-0}  = addr{11-0};   // imm12
2081   }
2082
2083   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
2084                !strconcat(opc, "\t$shift"),
2085                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
2086                Sched<[WritePreLd]> {
2087     bits<17> shift;
2088     let Inst{31-26} = 0b111101;
2089     let Inst{25} = 1; // 1 for register form
2090     let Inst{24} = data;
2091     let Inst{23} = shift{12};    // U (add = ('U' == 1))
2092     let Inst{22} = read;
2093     let Inst{21-20} = 0b01;
2094     let Inst{19-16} = shift{16-13}; // Rn
2095     let Inst{15-12} = 0b1111;
2096     let Inst{11-0}  = shift{11-0};
2097     let Inst{4} = 0;
2098   }
2099 }
2100
2101 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
2102 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
2103 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
2104
2105 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
2106                  "setend\t$end", []>, Requires<[IsARM]>, Deprecated<HasV8Ops> {
2107   bits<1> end;
2108   let Inst{31-10} = 0b1111000100000001000000;
2109   let Inst{9} = end;
2110   let Inst{8-0} = 0;
2111 }
2112
2113 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
2114              [(int_arm_dbg imm0_15:$opt)]>, Requires<[IsARM, HasV7]> {
2115   bits<4> opt;
2116   let Inst{27-4} = 0b001100100000111100001111;
2117   let Inst{3-0} = opt;
2118 }
2119
2120 // A8.8.247  UDF - Undefined (Encoding A1)
2121 def UDF : AInoP<(outs), (ins imm0_65535:$imm16), MiscFrm, NoItinerary,
2122                 "udf", "\t$imm16", [(int_arm_undefined imm0_65535:$imm16)]> {
2123   bits<16> imm16;
2124   let Inst{31-28} = 0b1110; // AL
2125   let Inst{27-25} = 0b011;
2126   let Inst{24-20} = 0b11111;
2127   let Inst{19-8} = imm16{15-4};
2128   let Inst{7-4} = 0b1111;
2129   let Inst{3-0} = imm16{3-0};
2130 }
2131
2132 /*
2133  * A5.4 Permanently UNDEFINED instructions.
2134  *
2135  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
2136  * Other UDF encodings generate SIGILL.
2137  *
2138  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
2139  * Encoding A1:
2140  *  1110 0111 1111 iiii iiii iiii 1111 iiii
2141  * Encoding T1:
2142  *  1101 1110 iiii iiii
2143  * It uses the following encoding:
2144  *  1110 0111 1111 1110 1101 1110 1111 0000
2145  *  - In ARM: UDF #60896;
2146  *  - In Thumb: UDF #254 followed by a branch-to-self.
2147  */
2148 let isBarrier = 1, isTerminator = 1 in
2149 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
2150                "trap", [(trap)]>,
2151            Requires<[IsARM,UseNaClTrap]> {
2152   let Inst = 0xe7fedef0;
2153 }
2154 let isBarrier = 1, isTerminator = 1 in
2155 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
2156                "trap", [(trap)]>,
2157            Requires<[IsARM,DontUseNaClTrap]> {
2158   let Inst = 0xe7ffdefe;
2159 }
2160
2161 // Address computation and loads and stores in PIC mode.
2162 let isNotDuplicable = 1 in {
2163 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
2164                             4, IIC_iALUr,
2165                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
2166                             Sched<[WriteALU, ReadALU]>;
2167
2168 let AddedComplexity = 10 in {
2169 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
2170                             4, IIC_iLoad_r,
2171                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
2172
2173 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2174                             4, IIC_iLoad_bh_r,
2175                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
2176
2177 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2178                             4, IIC_iLoad_bh_r,
2179                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
2180
2181 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2182                             4, IIC_iLoad_bh_r,
2183                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
2184
2185 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2186                             4, IIC_iLoad_bh_r,
2187                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
2188 }
2189 let AddedComplexity = 10 in {
2190 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2191       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
2192
2193 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2194       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
2195                                                    addrmodepc:$addr)]>;
2196
2197 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2198       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
2199 }
2200 } // isNotDuplicable = 1
2201
2202
2203 // LEApcrel - Load a pc-relative address into a register without offending the
2204 // assembler.
2205 let hasSideEffects = 0, isReMaterializable = 1 in
2206 // The 'adr' mnemonic encodes differently if the label is before or after
2207 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
2208 // know until then which form of the instruction will be used.
2209 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
2210                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
2211                  Sched<[WriteALU, ReadALU]> {
2212   bits<4> Rd;
2213   bits<14> label;
2214   let Inst{27-25} = 0b001;
2215   let Inst{24} = 0;
2216   let Inst{23-22} = label{13-12};
2217   let Inst{21} = 0;
2218   let Inst{20} = 0;
2219   let Inst{19-16} = 0b1111;
2220   let Inst{15-12} = Rd;
2221   let Inst{11-0} = label{11-0};
2222 }
2223
2224 let hasSideEffects = 1 in {
2225 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
2226                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2227
2228 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
2229                       (ins i32imm:$label, pred:$p),
2230                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2231 }
2232
2233 //===----------------------------------------------------------------------===//
2234 //  Control Flow Instructions.
2235 //
2236
2237 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
2238   // ARMV4T and above
2239   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2240                   "bx", "\tlr", [(ARMretflag)]>,
2241                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2242     let Inst{27-0}  = 0b0001001011111111111100011110;
2243   }
2244
2245   // ARMV4 only
2246   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2247                   "mov", "\tpc, lr", [(ARMretflag)]>,
2248                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
2249     let Inst{27-0} = 0b0001101000001111000000001110;
2250   }
2251
2252   // Exception return: N.b. doesn't set CPSR as far as we're concerned (it sets
2253   // the user-space one).
2254   def SUBS_PC_LR : ARMPseudoInst<(outs), (ins i32imm:$offset, pred:$p),
2255                                  4, IIC_Br,
2256                                  [(ARMintretflag imm:$offset)]>;
2257 }
2258
2259 // Indirect branches
2260 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
2261   // ARMV4T and above
2262   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
2263                   [(brind GPR:$dst)]>,
2264               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2265     bits<4> dst;
2266     let Inst{31-4} = 0b1110000100101111111111110001;
2267     let Inst{3-0}  = dst;
2268   }
2269
2270   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
2271                   "bx", "\t$dst", [/* pattern left blank */]>,
2272               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2273     bits<4> dst;
2274     let Inst{27-4} = 0b000100101111111111110001;
2275     let Inst{3-0}  = dst;
2276   }
2277 }
2278
2279 // SP is marked as a use to prevent stack-pointer assignments that appear
2280 // immediately before calls from potentially appearing dead.
2281 let isCall = 1,
2282   // FIXME:  Do we really need a non-predicated version? If so, it should
2283   // at least be a pseudo instruction expanding to the predicated version
2284   // at MC lowering time.
2285   Defs = [LR], Uses = [SP] in {
2286   def BL  : ABXI<0b1011, (outs), (ins arm_bl_target:$func),
2287                 IIC_Br, "bl\t$func",
2288                 [(ARMcall tglobaladdr:$func)]>,
2289             Requires<[IsARM]>, Sched<[WriteBrL]> {
2290     let Inst{31-28} = 0b1110;
2291     bits<24> func;
2292     let Inst{23-0} = func;
2293     let DecoderMethod = "DecodeBranchImmInstruction";
2294   }
2295
2296   def BL_pred : ABI<0b1011, (outs), (ins arm_bl_target:$func),
2297                    IIC_Br, "bl", "\t$func",
2298                    [(ARMcall_pred tglobaladdr:$func)]>,
2299                 Requires<[IsARM]>, Sched<[WriteBrL]> {
2300     bits<24> func;
2301     let Inst{23-0} = func;
2302     let DecoderMethod = "DecodeBranchImmInstruction";
2303   }
2304
2305   // ARMv5T and above
2306   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2307                 IIC_Br, "blx\t$func",
2308                 [(ARMcall GPR:$func)]>,
2309             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2310     bits<4> func;
2311     let Inst{31-4} = 0b1110000100101111111111110011;
2312     let Inst{3-0}  = func;
2313   }
2314
2315   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2316                     IIC_Br, "blx", "\t$func",
2317                     [(ARMcall_pred GPR:$func)]>,
2318                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2319     bits<4> func;
2320     let Inst{27-4} = 0b000100101111111111110011;
2321     let Inst{3-0}  = func;
2322   }
2323
2324   // ARMv4T
2325   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2326   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2327                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2328                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2329
2330   // ARMv4
2331   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2332                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2333                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2334
2335   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2336   // return stack predictor.
2337   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins arm_bl_target:$func),
2338                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2339                       Requires<[IsARM]>, Sched<[WriteBr]>;
2340 }
2341
2342 let isBranch = 1, isTerminator = 1 in {
2343   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2344   // a two-value operand where a dag node expects two operands. :(
2345   def Bcc : ABI<0b1010, (outs), (ins arm_br_target:$target),
2346                IIC_Br, "b", "\t$target",
2347                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2348                Sched<[WriteBr]>  {
2349     bits<24> target;
2350     let Inst{23-0} = target;
2351     let DecoderMethod = "DecodeBranchImmInstruction";
2352   }
2353
2354   let isBarrier = 1 in {
2355     // B is "predicable" since it's just a Bcc with an 'always' condition.
2356     let isPredicable = 1 in
2357     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2358     // should be sufficient.
2359     // FIXME: Is B really a Barrier? That doesn't seem right.
2360     def B : ARMPseudoExpand<(outs), (ins arm_br_target:$target), 4, IIC_Br,
2361                 [(br bb:$target)], (Bcc arm_br_target:$target,
2362                 (ops 14, zero_reg))>,
2363                 Sched<[WriteBr]>;
2364
2365     let Size = 4, isNotDuplicable = 1, isIndirectBranch = 1 in {
2366     def BR_JTr : ARMPseudoInst<(outs),
2367                       (ins GPR:$target, i32imm:$jt),
2368                       0, IIC_Br,
2369                       [(ARMbrjt GPR:$target, tjumptable:$jt)]>,
2370                       Sched<[WriteBr]>;
2371     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2372     // into i12 and rs suffixed versions.
2373     def BR_JTm : ARMPseudoInst<(outs),
2374                      (ins addrmode2:$target, i32imm:$jt),
2375                      0, IIC_Br,
2376                      [(ARMbrjt (i32 (load addrmode2:$target)),
2377                                tjumptable:$jt)]>, Sched<[WriteBrTbl]>;
2378     def BR_JTadd : ARMPseudoInst<(outs),
2379                    (ins GPR:$target, GPR:$idx, i32imm:$jt),
2380                    0, IIC_Br,
2381                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt)]>,
2382                    Sched<[WriteBrTbl]>;
2383     } // isNotDuplicable = 1, isIndirectBranch = 1
2384   } // isBarrier = 1
2385
2386 }
2387
2388 // BLX (immediate)
2389 def BLXi : AXI<(outs), (ins arm_blx_target:$target), BrMiscFrm, NoItinerary,
2390                "blx\t$target", []>,
2391            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2392   let Inst{31-25} = 0b1111101;
2393   bits<25> target;
2394   let Inst{23-0} = target{24-1};
2395   let Inst{24} = target{0};
2396   let isCall = 1;
2397 }
2398
2399 // Branch and Exchange Jazelle
2400 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2401               [/* pattern left blank */]>, Sched<[WriteBr]> {
2402   bits<4> func;
2403   let Inst{23-20} = 0b0010;
2404   let Inst{19-8} = 0xfff;
2405   let Inst{7-4} = 0b0010;
2406   let Inst{3-0} = func;
2407   let isBranch = 1;
2408 }
2409
2410 // Tail calls.
2411
2412 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2413   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2414                    Sched<[WriteBr]>;
2415
2416   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2417                    Sched<[WriteBr]>;
2418
2419   def TAILJMPd : ARMPseudoExpand<(outs), (ins arm_br_target:$dst),
2420                                  4, IIC_Br, [],
2421                                  (Bcc arm_br_target:$dst, (ops 14, zero_reg))>,
2422                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2423
2424   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2425                                  4, IIC_Br, [],
2426                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2427                                  Requires<[IsARM]>;
2428 }
2429
2430 // Secure Monitor Call is a system instruction.
2431 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2432               []>, Requires<[IsARM, HasTrustZone]> {
2433   bits<4> opt;
2434   let Inst{23-4} = 0b01100000000000000111;
2435   let Inst{3-0} = opt;
2436 }
2437 def : MnemonicAlias<"smi", "smc">;
2438
2439 // Supervisor Call (Software Interrupt)
2440 let isCall = 1, Uses = [SP] in {
2441 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2442           Sched<[WriteBr]> {
2443   bits<24> svc;
2444   let Inst{23-0} = svc;
2445 }
2446 }
2447
2448 // Store Return State
2449 class SRSI<bit wb, string asm>
2450   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2451        NoItinerary, asm, "", []> {
2452   bits<5> mode;
2453   let Inst{31-28} = 0b1111;
2454   let Inst{27-25} = 0b100;
2455   let Inst{22} = 1;
2456   let Inst{21} = wb;
2457   let Inst{20} = 0;
2458   let Inst{19-16} = 0b1101;  // SP
2459   let Inst{15-5} = 0b00000101000;
2460   let Inst{4-0} = mode;
2461 }
2462
2463 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2464   let Inst{24-23} = 0;
2465 }
2466 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2467   let Inst{24-23} = 0;
2468 }
2469 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2470   let Inst{24-23} = 0b10;
2471 }
2472 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2473   let Inst{24-23} = 0b10;
2474 }
2475 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2476   let Inst{24-23} = 0b01;
2477 }
2478 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2479   let Inst{24-23} = 0b01;
2480 }
2481 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2482   let Inst{24-23} = 0b11;
2483 }
2484 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2485   let Inst{24-23} = 0b11;
2486 }
2487
2488 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2489 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2490
2491 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2492 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2493
2494 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2495 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2496
2497 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2498 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2499
2500 // Return From Exception
2501 class RFEI<bit wb, string asm>
2502   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2503        NoItinerary, asm, "", []> {
2504   bits<4> Rn;
2505   let Inst{31-28} = 0b1111;
2506   let Inst{27-25} = 0b100;
2507   let Inst{22} = 0;
2508   let Inst{21} = wb;
2509   let Inst{20} = 1;
2510   let Inst{19-16} = Rn;
2511   let Inst{15-0} = 0xa00;
2512 }
2513
2514 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2515   let Inst{24-23} = 0;
2516 }
2517 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2518   let Inst{24-23} = 0;
2519 }
2520 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2521   let Inst{24-23} = 0b10;
2522 }
2523 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2524   let Inst{24-23} = 0b10;
2525 }
2526 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2527   let Inst{24-23} = 0b01;
2528 }
2529 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2530   let Inst{24-23} = 0b01;
2531 }
2532 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2533   let Inst{24-23} = 0b11;
2534 }
2535 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2536   let Inst{24-23} = 0b11;
2537 }
2538
2539 // Hypervisor Call is a system instruction
2540 let isCall = 1 in {
2541 def HVC : AInoP< (outs), (ins imm0_65535:$imm), BrFrm, NoItinerary,
2542                 "hvc", "\t$imm", []>,
2543           Requires<[IsARM, HasVirtualization]> {
2544   bits<16> imm;
2545
2546   // Even though HVC isn't predicable, it's encoding includes a condition field.
2547   // The instruction is undefined if the condition field is 0xf otherwise it is
2548   // unpredictable if it isn't condition AL (0xe).
2549   let Inst{31-28} = 0b1110;
2550   let Unpredictable{31-28} = 0b1111;
2551   let Inst{27-24} = 0b0001;
2552   let Inst{23-20} = 0b0100;
2553   let Inst{19-8} = imm{15-4};
2554   let Inst{7-4} = 0b0111;
2555   let Inst{3-0} = imm{3-0};
2556 }
2557 }
2558
2559 // Return from exception in Hypervisor mode.
2560 let isReturn = 1, isBarrier = 1, isTerminator = 1, Defs = [PC] in
2561 def ERET : ABI<0b0001, (outs), (ins), NoItinerary, "eret", "", []>,
2562     Requires<[IsARM, HasVirtualization]> {
2563     let Inst{23-0} = 0b011000000000000001101110;
2564 }
2565
2566 //===----------------------------------------------------------------------===//
2567 //  Load / Store Instructions.
2568 //
2569
2570 // Load
2571
2572
2573 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si, load>;
2574 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2575                         zextloadi8>;
2576 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si, store>;
2577 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2578                         truncstorei8>;
2579
2580 // Special LDR for loads from non-pc-relative constpools.
2581 let canFoldAsLoad = 1, mayLoad = 1, hasSideEffects = 0,
2582     isReMaterializable = 1, isCodeGenOnly = 1 in
2583 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2584                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2585                  []> {
2586   bits<4> Rt;
2587   bits<17> addr;
2588   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2589   let Inst{19-16} = 0b1111;
2590   let Inst{15-12} = Rt;
2591   let Inst{11-0}  = addr{11-0};   // imm12
2592 }
2593
2594 // Loads with zero extension
2595 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2596                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2597                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2598
2599 // Loads with sign extension
2600 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2601                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2602                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2603
2604 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2605                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2606                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2607
2608 let mayLoad = 1, hasSideEffects = 0, hasExtraDefRegAllocReq = 1 in {
2609   // Load doubleword
2610   def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode3:$addr),
2611                    LdMiscFrm, IIC_iLoad_d_r, "ldrd", "\t$Rt, $Rt2, $addr", []>,
2612              Requires<[IsARM, HasV5TE]>;
2613 }
2614
2615 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2616                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2617 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2618                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2619 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2620                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2621
2622 // Indexed loads
2623 multiclass AI2_ldridx<bit isByte, string opc,
2624                       InstrItinClass iii, InstrItinClass iir> {
2625   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2626                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2627                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2628     bits<17> addr;
2629     let Inst{25} = 0;
2630     let Inst{23} = addr{12};
2631     let Inst{19-16} = addr{16-13};
2632     let Inst{11-0} = addr{11-0};
2633     let DecoderMethod = "DecodeLDRPreImm";
2634   }
2635
2636   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2637                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2638                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2639     bits<17> addr;
2640     let Inst{25} = 1;
2641     let Inst{23} = addr{12};
2642     let Inst{19-16} = addr{16-13};
2643     let Inst{11-0} = addr{11-0};
2644     let Inst{4} = 0;
2645     let DecoderMethod = "DecodeLDRPreReg";
2646   }
2647
2648   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2649                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2650                        IndexModePost, LdFrm, iir,
2651                        opc, "\t$Rt, $addr, $offset",
2652                        "$addr.base = $Rn_wb", []> {
2653      // {12}     isAdd
2654      // {11-0}   imm12/Rm
2655      bits<14> offset;
2656      bits<4> addr;
2657      let Inst{25} = 1;
2658      let Inst{23} = offset{12};
2659      let Inst{19-16} = addr;
2660      let Inst{11-0} = offset{11-0};
2661      let Inst{4} = 0;
2662
2663     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2664    }
2665
2666    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2667                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2668                       IndexModePost, LdFrm, iii,
2669                       opc, "\t$Rt, $addr, $offset",
2670                       "$addr.base = $Rn_wb", []> {
2671     // {12}     isAdd
2672     // {11-0}   imm12/Rm
2673     bits<14> offset;
2674     bits<4> addr;
2675     let Inst{25} = 0;
2676     let Inst{23} = offset{12};
2677     let Inst{19-16} = addr;
2678     let Inst{11-0} = offset{11-0};
2679
2680     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2681   }
2682
2683 }
2684
2685 let mayLoad = 1, hasSideEffects = 0 in {
2686 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2687 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2688 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2689 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2690 }
2691
2692 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2693   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2694                         (ins addrmode3_pre:$addr), IndexModePre,
2695                         LdMiscFrm, itin,
2696                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2697     bits<14> addr;
2698     let Inst{23}    = addr{8};      // U bit
2699     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2700     let Inst{19-16} = addr{12-9};   // Rn
2701     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2702     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2703     let DecoderMethod = "DecodeAddrMode3Instruction";
2704   }
2705   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2706                         (ins addr_offset_none:$addr, am3offset:$offset),
2707                         IndexModePost, LdMiscFrm, itin,
2708                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2709                         []> {
2710     bits<10> offset;
2711     bits<4> addr;
2712     let Inst{23}    = offset{8};      // U bit
2713     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2714     let Inst{19-16} = addr;
2715     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2716     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2717     let DecoderMethod = "DecodeAddrMode3Instruction";
2718   }
2719 }
2720
2721 let mayLoad = 1, hasSideEffects = 0 in {
2722 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2723 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2724 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2725 let hasExtraDefRegAllocReq = 1 in {
2726 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2727                           (ins addrmode3_pre:$addr), IndexModePre,
2728                           LdMiscFrm, IIC_iLoad_d_ru,
2729                           "ldrd", "\t$Rt, $Rt2, $addr!",
2730                           "$addr.base = $Rn_wb", []> {
2731   bits<14> addr;
2732   let Inst{23}    = addr{8};      // U bit
2733   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2734   let Inst{19-16} = addr{12-9};   // Rn
2735   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2736   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2737   let DecoderMethod = "DecodeAddrMode3Instruction";
2738 }
2739 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2740                           (ins addr_offset_none:$addr, am3offset:$offset),
2741                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2742                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2743                           "$addr.base = $Rn_wb", []> {
2744   bits<10> offset;
2745   bits<4> addr;
2746   let Inst{23}    = offset{8};      // U bit
2747   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2748   let Inst{19-16} = addr;
2749   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2750   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2751   let DecoderMethod = "DecodeAddrMode3Instruction";
2752 }
2753 } // hasExtraDefRegAllocReq = 1
2754 } // mayLoad = 1, hasSideEffects = 0
2755
2756 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2757 let mayLoad = 1, hasSideEffects = 0 in {
2758 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2759                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2760                     IndexModePost, LdFrm, IIC_iLoad_ru,
2761                     "ldrt", "\t$Rt, $addr, $offset",
2762                     "$addr.base = $Rn_wb", []> {
2763   // {12}     isAdd
2764   // {11-0}   imm12/Rm
2765   bits<14> offset;
2766   bits<4> addr;
2767   let Inst{25} = 1;
2768   let Inst{23} = offset{12};
2769   let Inst{21} = 1; // overwrite
2770   let Inst{19-16} = addr;
2771   let Inst{11-5} = offset{11-5};
2772   let Inst{4} = 0;
2773   let Inst{3-0} = offset{3-0};
2774   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2775 }
2776
2777 def LDRT_POST_IMM
2778   : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2779                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2780                IndexModePost, LdFrm, IIC_iLoad_ru,
2781                "ldrt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2782   // {12}     isAdd
2783   // {11-0}   imm12/Rm
2784   bits<14> offset;
2785   bits<4> addr;
2786   let Inst{25} = 0;
2787   let Inst{23} = offset{12};
2788   let Inst{21} = 1; // overwrite
2789   let Inst{19-16} = addr;
2790   let Inst{11-0} = offset{11-0};
2791   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2792 }
2793
2794 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2795                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2796                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2797                      "ldrbt", "\t$Rt, $addr, $offset",
2798                      "$addr.base = $Rn_wb", []> {
2799   // {12}     isAdd
2800   // {11-0}   imm12/Rm
2801   bits<14> offset;
2802   bits<4> addr;
2803   let Inst{25} = 1;
2804   let Inst{23} = offset{12};
2805   let Inst{21} = 1; // overwrite
2806   let Inst{19-16} = addr;
2807   let Inst{11-5} = offset{11-5};
2808   let Inst{4} = 0;
2809   let Inst{3-0} = offset{3-0};
2810   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2811 }
2812
2813 def LDRBT_POST_IMM
2814   : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2815                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2816                IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2817                "ldrbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2818   // {12}     isAdd
2819   // {11-0}   imm12/Rm
2820   bits<14> offset;
2821   bits<4> addr;
2822   let Inst{25} = 0;
2823   let Inst{23} = offset{12};
2824   let Inst{21} = 1; // overwrite
2825   let Inst{19-16} = addr;
2826   let Inst{11-0} = offset{11-0};
2827   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2828 }
2829
2830 multiclass AI3ldrT<bits<4> op, string opc> {
2831   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2832                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2833                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2834                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2835     bits<9> offset;
2836     let Inst{23} = offset{8};
2837     let Inst{22} = 1;
2838     let Inst{11-8} = offset{7-4};
2839     let Inst{3-0} = offset{3-0};
2840   }
2841   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2842                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2843                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2844                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2845     bits<5> Rm;
2846     let Inst{23} = Rm{4};
2847     let Inst{22} = 0;
2848     let Inst{11-8} = 0;
2849     let Unpredictable{11-8} = 0b1111;
2850     let Inst{3-0} = Rm{3-0};
2851     let DecoderMethod = "DecodeLDR";
2852   }
2853 }
2854
2855 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2856 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2857 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2858 }
2859
2860 def LDRT_POST
2861   : ARMAsmPseudo<"ldrt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2862                  (outs GPR:$Rt)>;
2863
2864 def LDRBT_POST
2865   : ARMAsmPseudo<"ldrbt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2866                  (outs GPR:$Rt)>;
2867
2868 // Pseudo instruction ldr Rt, =immediate
2869 def LDRConstPool
2870   : ARMAsmPseudo<"ldr${q} $Rt, $immediate",
2871                  (ins const_pool_asm_imm:$immediate, pred:$q),
2872                  (outs GPR:$Rt)>;
2873
2874 // Store
2875
2876 // Stores with truncate
2877 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2878                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2879                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2880
2881 // Store doubleword
2882 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in {
2883   def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2884                     StMiscFrm, IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", []>,
2885              Requires<[IsARM, HasV5TE]> {
2886     let Inst{21} = 0;
2887   }
2888 }
2889
2890 // Indexed stores
2891 multiclass AI2_stridx<bit isByte, string opc,
2892                       InstrItinClass iii, InstrItinClass iir> {
2893   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2894                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2895                             StFrm, iii,
2896                             opc, "\t$Rt, $addr!",
2897                             "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2898     bits<17> addr;
2899     let Inst{25} = 0;
2900     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2901     let Inst{19-16} = addr{16-13};  // Rn
2902     let Inst{11-0}  = addr{11-0};   // imm12
2903     let DecoderMethod = "DecodeSTRPreImm";
2904   }
2905
2906   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2907                       (ins GPR:$Rt, ldst_so_reg:$addr),
2908                       IndexModePre, StFrm, iir,
2909                       opc, "\t$Rt, $addr!",
2910                       "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2911     bits<17> addr;
2912     let Inst{25} = 1;
2913     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2914     let Inst{19-16} = addr{16-13}; // Rn
2915     let Inst{11-0}  = addr{11-0};
2916     let Inst{4}     = 0;           // Inst{4} = 0
2917     let DecoderMethod = "DecodeSTRPreReg";
2918   }
2919   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2920                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2921                 IndexModePost, StFrm, iir,
2922                 opc, "\t$Rt, $addr, $offset",
2923                 "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2924      // {12}     isAdd
2925      // {11-0}   imm12/Rm
2926      bits<14> offset;
2927      bits<4> addr;
2928      let Inst{25} = 1;
2929      let Inst{23} = offset{12};
2930      let Inst{19-16} = addr;
2931      let Inst{11-0} = offset{11-0};
2932      let Inst{4} = 0;
2933
2934     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2935    }
2936
2937    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2938                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2939                 IndexModePost, StFrm, iii,
2940                 opc, "\t$Rt, $addr, $offset",
2941                 "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2942     // {12}     isAdd
2943     // {11-0}   imm12/Rm
2944     bits<14> offset;
2945     bits<4> addr;
2946     let Inst{25} = 0;
2947     let Inst{23} = offset{12};
2948     let Inst{19-16} = addr;
2949     let Inst{11-0} = offset{11-0};
2950
2951     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2952   }
2953 }
2954
2955 let mayStore = 1, hasSideEffects = 0 in {
2956 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2957 // IIC_iStore_siu depending on whether it the offset register is shifted.
2958 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2959 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2960 }
2961
2962 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2963                          am2offset_reg:$offset),
2964              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2965                            am2offset_reg:$offset)>;
2966 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2967                          am2offset_imm:$offset),
2968              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2969                            am2offset_imm:$offset)>;
2970 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2971                              am2offset_reg:$offset),
2972              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2973                             am2offset_reg:$offset)>;
2974 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2975                              am2offset_imm:$offset),
2976              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2977                             am2offset_imm:$offset)>;
2978
2979 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2980 // put the patterns on the instruction definitions directly as ISel wants
2981 // the address base and offset to be separate operands, not a single
2982 // complex operand like we represent the instructions themselves. The
2983 // pseudos map between the two.
2984 let usesCustomInserter = 1,
2985     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2986 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2987                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2988                4, IIC_iStore_ru,
2989             [(set GPR:$Rn_wb,
2990                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2991 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2992                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2993                4, IIC_iStore_ru,
2994             [(set GPR:$Rn_wb,
2995                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2996 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2997                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2998                4, IIC_iStore_ru,
2999             [(set GPR:$Rn_wb,
3000                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
3001 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
3002                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
3003                4, IIC_iStore_ru,
3004             [(set GPR:$Rn_wb,
3005                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
3006 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
3007                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
3008                4, IIC_iStore_ru,
3009             [(set GPR:$Rn_wb,
3010                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
3011 }
3012
3013
3014
3015 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
3016                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
3017                            StMiscFrm, IIC_iStore_bh_ru,
3018                            "strh", "\t$Rt, $addr!",
3019                            "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
3020   bits<14> addr;
3021   let Inst{23}    = addr{8};      // U bit
3022   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
3023   let Inst{19-16} = addr{12-9};   // Rn
3024   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
3025   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
3026   let DecoderMethod = "DecodeAddrMode3Instruction";
3027 }
3028
3029 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
3030                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
3031                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
3032                        "strh", "\t$Rt, $addr, $offset",
3033                        "$addr.base = $Rn_wb,@earlyclobber $Rn_wb",
3034                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
3035                                                       addr_offset_none:$addr,
3036                                                       am3offset:$offset))]> {
3037   bits<10> offset;
3038   bits<4> addr;
3039   let Inst{23}    = offset{8};      // U bit
3040   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
3041   let Inst{19-16} = addr;
3042   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
3043   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
3044   let DecoderMethod = "DecodeAddrMode3Instruction";
3045 }
3046
3047 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in {
3048 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
3049                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
3050                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
3051                           "strd", "\t$Rt, $Rt2, $addr!",
3052                           "$addr.base = $Rn_wb", []> {
3053   bits<14> addr;
3054   let Inst{23}    = addr{8};      // U bit
3055   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
3056   let Inst{19-16} = addr{12-9};   // Rn
3057   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
3058   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
3059   let DecoderMethod = "DecodeAddrMode3Instruction";
3060 }
3061
3062 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
3063                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
3064                                am3offset:$offset),
3065                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
3066                           "strd", "\t$Rt, $Rt2, $addr, $offset",
3067                           "$addr.base = $Rn_wb", []> {
3068   bits<10> offset;
3069   bits<4> addr;
3070   let Inst{23}    = offset{8};      // U bit
3071   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
3072   let Inst{19-16} = addr;
3073   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
3074   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
3075   let DecoderMethod = "DecodeAddrMode3Instruction";
3076 }
3077 } // mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1
3078
3079 // STRT, STRBT, and STRHT
3080
3081 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
3082                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
3083                    IndexModePost, StFrm, IIC_iStore_bh_ru,
3084                    "strbt", "\t$Rt, $addr, $offset",
3085                    "$addr.base = $Rn_wb", []> {
3086   // {12}     isAdd
3087   // {11-0}   imm12/Rm
3088   bits<14> offset;
3089   bits<4> addr;
3090   let Inst{25} = 1;
3091   let Inst{23} = offset{12};
3092   let Inst{21} = 1; // overwrite
3093   let Inst{19-16} = addr;
3094   let Inst{11-5} = offset{11-5};
3095   let Inst{4} = 0;
3096   let Inst{3-0} = offset{3-0};
3097   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3098 }
3099
3100 def STRBT_POST_IMM
3101   : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
3102                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
3103                IndexModePost, StFrm, IIC_iStore_bh_ru,
3104                "strbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
3105   // {12}     isAdd
3106   // {11-0}   imm12/Rm
3107   bits<14> offset;
3108   bits<4> addr;
3109   let Inst{25} = 0;
3110   let Inst{23} = offset{12};
3111   let Inst{21} = 1; // overwrite
3112   let Inst{19-16} = addr;
3113   let Inst{11-0} = offset{11-0};
3114   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3115 }
3116
3117 def STRBT_POST
3118   : ARMAsmPseudo<"strbt${q} $Rt, $addr",
3119                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
3120
3121 let mayStore = 1, hasSideEffects = 0 in {
3122 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
3123                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
3124                    IndexModePost, StFrm, IIC_iStore_ru,
3125                    "strt", "\t$Rt, $addr, $offset",
3126                    "$addr.base = $Rn_wb", []> {
3127   // {12}     isAdd
3128   // {11-0}   imm12/Rm
3129   bits<14> offset;
3130   bits<4> addr;
3131   let Inst{25} = 1;
3132   let Inst{23} = offset{12};
3133   let Inst{21} = 1; // overwrite
3134   let Inst{19-16} = addr;
3135   let Inst{11-5} = offset{11-5};
3136   let Inst{4} = 0;
3137   let Inst{3-0} = offset{3-0};
3138   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3139 }
3140
3141 def STRT_POST_IMM
3142   : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
3143                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
3144                IndexModePost, StFrm, IIC_iStore_ru,
3145                "strt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
3146   // {12}     isAdd
3147   // {11-0}   imm12/Rm
3148   bits<14> offset;
3149   bits<4> addr;
3150   let Inst{25} = 0;
3151   let Inst{23} = offset{12};
3152   let Inst{21} = 1; // overwrite
3153   let Inst{19-16} = addr;
3154   let Inst{11-0} = offset{11-0};
3155   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3156 }
3157 }
3158
3159 def STRT_POST
3160   : ARMAsmPseudo<"strt${q} $Rt, $addr",
3161                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
3162
3163 multiclass AI3strT<bits<4> op, string opc> {
3164   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
3165                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
3166                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
3167                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
3168     bits<9> offset;
3169     let Inst{23} = offset{8};
3170     let Inst{22} = 1;
3171     let Inst{11-8} = offset{7-4};
3172     let Inst{3-0} = offset{3-0};
3173   }
3174   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
3175                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
3176                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
3177                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
3178     bits<5> Rm;
3179     let Inst{23} = Rm{4};
3180     let Inst{22} = 0;
3181     let Inst{11-8} = 0;
3182     let Inst{3-0} = Rm{3-0};
3183   }
3184 }
3185
3186
3187 defm STRHT : AI3strT<0b1011, "strht">;
3188
3189 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3190                    NoItinerary, "stl", "\t$Rt, $addr", []>;
3191 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3192                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
3193 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3194                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
3195
3196 //===----------------------------------------------------------------------===//
3197 //  Load / store multiple Instructions.
3198 //
3199
3200 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
3201                          InstrItinClass itin, InstrItinClass itin_upd> {
3202   // IA is the default, so no need for an explicit suffix on the
3203   // mnemonic here. Without it is the canonical spelling.
3204   def IA :
3205     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3206          IndexModeNone, f, itin,
3207          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
3208     let Inst{24-23} = 0b01;       // Increment After
3209     let Inst{22}    = P_bit;
3210     let Inst{21}    = 0;          // No writeback
3211     let Inst{20}    = L_bit;
3212   }
3213   def IA_UPD :
3214     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3215          IndexModeUpd, f, itin_upd,
3216          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3217     let Inst{24-23} = 0b01;       // Increment After
3218     let Inst{22}    = P_bit;
3219     let Inst{21}    = 1;          // Writeback
3220     let Inst{20}    = L_bit;
3221
3222     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3223   }
3224   def DA :
3225     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3226          IndexModeNone, f, itin,
3227          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
3228     let Inst{24-23} = 0b00;       // Decrement After
3229     let Inst{22}    = P_bit;
3230     let Inst{21}    = 0;          // No writeback
3231     let Inst{20}    = L_bit;
3232   }
3233   def DA_UPD :
3234     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3235          IndexModeUpd, f, itin_upd,
3236          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3237     let Inst{24-23} = 0b00;       // Decrement After
3238     let Inst{22}    = P_bit;
3239     let Inst{21}    = 1;          // Writeback
3240     let Inst{20}    = L_bit;
3241
3242     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3243   }
3244   def DB :
3245     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3246          IndexModeNone, f, itin,
3247          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
3248     let Inst{24-23} = 0b10;       // Decrement Before
3249     let Inst{22}    = P_bit;
3250     let Inst{21}    = 0;          // No writeback
3251     let Inst{20}    = L_bit;
3252   }
3253   def DB_UPD :
3254     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3255          IndexModeUpd, f, itin_upd,
3256          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3257     let Inst{24-23} = 0b10;       // Decrement Before
3258     let Inst{22}    = P_bit;
3259     let Inst{21}    = 1;          // Writeback
3260     let Inst{20}    = L_bit;
3261
3262     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3263   }
3264   def IB :
3265     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3266          IndexModeNone, f, itin,
3267          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
3268     let Inst{24-23} = 0b11;       // Increment Before
3269     let Inst{22}    = P_bit;
3270     let Inst{21}    = 0;          // No writeback
3271     let Inst{20}    = L_bit;
3272   }
3273   def IB_UPD :
3274     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3275          IndexModeUpd, f, itin_upd,
3276          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3277     let Inst{24-23} = 0b11;       // Increment Before
3278     let Inst{22}    = P_bit;
3279     let Inst{21}    = 1;          // Writeback
3280     let Inst{20}    = L_bit;
3281
3282     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3283   }
3284 }
3285
3286 let hasSideEffects = 0 in {
3287
3288 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3289 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
3290                          IIC_iLoad_mu>, ComplexDeprecationPredicate<"ARMLoad">;
3291
3292 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3293 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
3294                          IIC_iStore_mu>,
3295            ComplexDeprecationPredicate<"ARMStore">;
3296
3297 } // hasSideEffects
3298
3299 // FIXME: remove when we have a way to marking a MI with these properties.
3300 // FIXME: Should pc be an implicit operand like PICADD, etc?
3301 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3302     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3303 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3304                                                  reglist:$regs, variable_ops),
3305                      4, IIC_iLoad_mBr, [],
3306                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3307       RegConstraint<"$Rn = $wb">;
3308
3309 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3310 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
3311                                IIC_iLoad_mu>;
3312
3313 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3314 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
3315                                IIC_iStore_mu>;
3316
3317
3318
3319 //===----------------------------------------------------------------------===//
3320 //  Move Instructions.
3321 //
3322
3323 let hasSideEffects = 0 in
3324 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
3325                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3326   bits<4> Rd;
3327   bits<4> Rm;
3328
3329   let Inst{19-16} = 0b0000;
3330   let Inst{11-4} = 0b00000000;
3331   let Inst{25} = 0;
3332   let Inst{3-0} = Rm;
3333   let Inst{15-12} = Rd;
3334 }
3335
3336 // A version for the smaller set of tail call registers.
3337 let hasSideEffects = 0 in
3338 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
3339                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3340   bits<4> Rd;
3341   bits<4> Rm;
3342
3343   let Inst{11-4} = 0b00000000;
3344   let Inst{25} = 0;
3345   let Inst{3-0} = Rm;
3346   let Inst{15-12} = Rd;
3347 }
3348
3349 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
3350                 DPSoRegRegFrm, IIC_iMOVsr,
3351                 "mov", "\t$Rd, $src",
3352                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
3353                 Sched<[WriteALU]> {
3354   bits<4> Rd;
3355   bits<12> src;
3356   let Inst{15-12} = Rd;
3357   let Inst{19-16} = 0b0000;
3358   let Inst{11-8} = src{11-8};
3359   let Inst{7} = 0;
3360   let Inst{6-5} = src{6-5};
3361   let Inst{4} = 1;
3362   let Inst{3-0} = src{3-0};
3363   let Inst{25} = 0;
3364 }
3365
3366 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3367                 DPSoRegImmFrm, IIC_iMOVsr,
3368                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3369                 UnaryDP, Sched<[WriteALU]> {
3370   bits<4> Rd;
3371   bits<12> src;
3372   let Inst{15-12} = Rd;
3373   let Inst{19-16} = 0b0000;
3374   let Inst{11-5} = src{11-5};
3375   let Inst{4} = 0;
3376   let Inst{3-0} = src{3-0};
3377   let Inst{25} = 0;
3378 }
3379
3380 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3381 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins mod_imm:$imm), DPFrm, IIC_iMOVi,
3382                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, mod_imm:$imm)]>, UnaryDP,
3383                 Sched<[WriteALU]> {
3384   bits<4> Rd;
3385   bits<12> imm;
3386   let Inst{25} = 1;
3387   let Inst{15-12} = Rd;
3388   let Inst{19-16} = 0b0000;
3389   let Inst{11-0} = imm;
3390 }
3391
3392 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3393 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3394                  DPFrm, IIC_iMOVi,
3395                  "movw", "\t$Rd, $imm",
3396                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3397                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3398   bits<4> Rd;
3399   bits<16> imm;
3400   let Inst{15-12} = Rd;
3401   let Inst{11-0}  = imm{11-0};
3402   let Inst{19-16} = imm{15-12};
3403   let Inst{20} = 0;
3404   let Inst{25} = 1;
3405   let DecoderMethod = "DecodeArmMOVTWInstruction";
3406 }
3407
3408 def : InstAlias<"mov${p} $Rd, $imm",
3409                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p), 0>,
3410         Requires<[IsARM, HasV6T2]>;
3411
3412 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3413                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3414                       Sched<[WriteALU]>;
3415
3416 let Constraints = "$src = $Rd" in {
3417 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3418                   (ins GPR:$src, imm0_65535_expr:$imm),
3419                   DPFrm, IIC_iMOVi,
3420                   "movt", "\t$Rd, $imm",
3421                   [(set GPRnopc:$Rd,
3422                         (or (and GPR:$src, 0xffff),
3423                             lo16AllZero:$imm))]>, UnaryDP,
3424                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3425   bits<4> Rd;
3426   bits<16> imm;
3427   let Inst{15-12} = Rd;
3428   let Inst{11-0}  = imm{11-0};
3429   let Inst{19-16} = imm{15-12};
3430   let Inst{20} = 0;
3431   let Inst{25} = 1;
3432   let DecoderMethod = "DecodeArmMOVTWInstruction";
3433 }
3434
3435 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3436                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3437                       Sched<[WriteALU]>;
3438
3439 } // Constraints
3440
3441 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3442       Requires<[IsARM, HasV6T2]>;
3443
3444 let Uses = [CPSR] in
3445 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3446                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3447                     Requires<[IsARM]>, Sched<[WriteALU]>;
3448
3449 // These aren't really mov instructions, but we have to define them this way
3450 // due to flag operands.
3451
3452 let Defs = [CPSR] in {
3453 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3454                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3455                       Sched<[WriteALU]>, Requires<[IsARM]>;
3456 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3457                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3458                       Sched<[WriteALU]>, Requires<[IsARM]>;
3459 }
3460
3461 //===----------------------------------------------------------------------===//
3462 //  Extend Instructions.
3463 //
3464
3465 // Sign extenders
3466
3467 def SXTB  : AI_ext_rrot<0b01101010,
3468                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3469 def SXTH  : AI_ext_rrot<0b01101011,
3470                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3471
3472 def SXTAB : AI_exta_rrot<0b01101010,
3473                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3474 def SXTAH : AI_exta_rrot<0b01101011,
3475                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3476
3477 def : ARMV6Pat<(add rGPR:$Rn, (sext_inreg (srl rGPR:$Rm, rot_imm:$rot), i8)),
3478                (SXTAB rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3479 def : ARMV6Pat<(add rGPR:$Rn, (sext_inreg (srl rGPR:$Rm, imm8_or_16:$rot),
3480                                           i16)),
3481                (SXTAH rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3482
3483 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3484 def : ARMV6Pat<(int_arm_sxtb16 GPR:$Src),
3485                (SXTB16 GPR:$Src, 0)>;
3486
3487 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3488 def : ARMV6Pat<(int_arm_sxtab16 GPR:$LHS, GPR:$RHS),
3489                (SXTAB16 GPR:$LHS, GPR:$RHS, 0)>;
3490
3491 // Zero extenders
3492
3493 let AddedComplexity = 16 in {
3494 def UXTB   : AI_ext_rrot<0b01101110,
3495                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3496 def UXTH   : AI_ext_rrot<0b01101111,
3497                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3498 def UXTB16 : AI_ext_rrot<0b01101100,
3499                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3500
3501 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3502 //        The transformation should probably be done as a combiner action
3503 //        instead so we can include a check for masking back in the upper
3504 //        eight bits of the source into the lower eight bits of the result.
3505 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3506 //               (UXTB16r_rot GPR:$Src, 3)>;
3507 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3508                (UXTB16 GPR:$Src, 1)>;
3509 def : ARMV6Pat<(int_arm_uxtb16 GPR:$Src),
3510                (UXTB16 GPR:$Src, 0)>;
3511
3512 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3513                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3514 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3515                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3516
3517 def : ARMV6Pat<(add rGPR:$Rn, (and (srl rGPR:$Rm, rot_imm:$rot), 0xFF)),
3518                (UXTAB rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3519 def : ARMV6Pat<(add rGPR:$Rn, (and (srl rGPR:$Rm, imm8_or_16:$rot), 0xFFFF)),
3520                (UXTAH rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3521 }
3522
3523 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3524 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3525 def : ARMV6Pat<(int_arm_uxtab16 GPR:$LHS, GPR:$RHS),
3526                (UXTAB16 GPR:$LHS, GPR:$RHS, 0)>;
3527
3528
3529 def SBFX  : I<(outs GPRnopc:$Rd),
3530               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3531                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3532                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3533                Requires<[IsARM, HasV6T2]> {
3534   bits<4> Rd;
3535   bits<4> Rn;
3536   bits<5> lsb;
3537   bits<5> width;
3538   let Inst{27-21} = 0b0111101;
3539   let Inst{6-4}   = 0b101;
3540   let Inst{20-16} = width;
3541   let Inst{15-12} = Rd;
3542   let Inst{11-7}  = lsb;
3543   let Inst{3-0}   = Rn;
3544 }
3545
3546 def UBFX  : I<(outs GPRnopc:$Rd),
3547               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3548                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3549                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3550                Requires<[IsARM, HasV6T2]> {
3551   bits<4> Rd;
3552   bits<4> Rn;
3553   bits<5> lsb;
3554   bits<5> width;
3555   let Inst{27-21} = 0b0111111;
3556   let Inst{6-4}   = 0b101;
3557   let Inst{20-16} = width;
3558   let Inst{15-12} = Rd;
3559   let Inst{11-7}  = lsb;
3560   let Inst{3-0}   = Rn;
3561 }
3562
3563 //===----------------------------------------------------------------------===//
3564 //  Arithmetic Instructions.
3565 //
3566
3567 let isAdd = 1 in
3568 defm ADD  : AsI1_bin_irs<0b0100, "add",
3569                          IIC_iALUi, IIC_iALUr, IIC_iALUsr, add, 1>;
3570 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3571                          IIC_iALUi, IIC_iALUr, IIC_iALUsr, sub>;
3572
3573 // ADD and SUB with 's' bit set.
3574 //
3575 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3576 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3577 // AdjustInstrPostInstrSelection where we determine whether or not to
3578 // set the "s" bit based on CPSR liveness.
3579 //
3580 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3581 // support for an optional CPSR definition that corresponds to the DAG
3582 // node's second value. We can then eliminate the implicit def of CPSR.
3583 let isAdd = 1 in
3584 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr, ARMaddc, 1>;
3585 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr, ARMsubc>;
3586
3587 let isAdd = 1 in
3588 defm ADC : AI1_adde_sube_irs<0b0101, "adc", ARMadde, 1>;
3589 defm SBC : AI1_adde_sube_irs<0b0110, "sbc", ARMsube>;
3590
3591 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3592                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3593                           sub>;
3594
3595 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3596 // CPSR and the implicit def of CPSR is not needed.
3597 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr, ARMsubc>;
3598
3599 defm RSC : AI1_rsc_irs<0b0111, "rsc", ARMsube>;
3600
3601 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3602 // The assume-no-carry-in form uses the negation of the input since add/sub
3603 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3604 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3605 // details.
3606 def : ARMPat<(add     GPR:$src, mod_imm_neg:$imm),
3607              (SUBri   GPR:$src, mod_imm_neg:$imm)>;
3608 def : ARMPat<(ARMaddc GPR:$src, mod_imm_neg:$imm),
3609              (SUBSri  GPR:$src, mod_imm_neg:$imm)>;
3610
3611 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3612              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3613              Requires<[IsARM, HasV6T2]>;
3614 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3615              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3616              Requires<[IsARM, HasV6T2]>;
3617
3618 // The with-carry-in form matches bitwise not instead of the negation.
3619 // Effectively, the inverse interpretation of the carry flag already accounts
3620 // for part of the negation.
3621 def : ARMPat<(ARMadde GPR:$src, mod_imm_not:$imm, CPSR),
3622              (SBCri   GPR:$src, mod_imm_not:$imm)>;
3623 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3624              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>,
3625              Requires<[IsARM, HasV6T2]>;
3626
3627 // Note: These are implemented in C++ code, because they have to generate
3628 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3629 // cannot produce.
3630 // (mul X, 2^n+1) -> (add (X << n), X)
3631 // (mul X, 2^n-1) -> (rsb X, (X << n))
3632
3633 // ARM Arithmetic Instruction
3634 // GPR:$dst = GPR:$a op GPR:$b
3635 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3636           list<dag> pattern = [],
3637           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3638           string asm = "\t$Rd, $Rn, $Rm">
3639   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3640     Sched<[WriteALU, ReadALU, ReadALU]> {
3641   bits<4> Rn;
3642   bits<4> Rd;
3643   bits<4> Rm;
3644   let Inst{27-20} = op27_20;
3645   let Inst{11-4} = op11_4;
3646   let Inst{19-16} = Rn;
3647   let Inst{15-12} = Rd;
3648   let Inst{3-0}   = Rm;
3649
3650   let Unpredictable{11-8} = 0b1111;
3651 }
3652
3653 // Wrappers around the AAI class
3654 class AAIRevOpr<bits<8> op27_20, bits<8> op11_4, string opc,
3655                 list<dag> pattern = []>
3656   : AAI<op27_20, op11_4, opc,
3657         pattern,
3658         (ins GPRnopc:$Rm, GPRnopc:$Rn),
3659         "\t$Rd, $Rm, $Rn">;
3660
3661 class AAIIntrinsic<bits<8> op27_20, bits<8> op11_4, string opc,
3662                  Intrinsic intrinsic>
3663   : AAI<op27_20, op11_4, opc,
3664         [(set GPRnopc:$Rd, (intrinsic GPRnopc:$Rn, GPRnopc:$Rm))]>;
3665
3666 // Saturating add/subtract
3667 let hasSideEffects = 1 in {
3668 def QADD8   : AAIIntrinsic<0b01100010, 0b11111001, "qadd8", int_arm_qadd8>;
3669 def QADD16  : AAIIntrinsic<0b01100010, 0b11110001, "qadd16", int_arm_qadd16>;
3670 def QSUB16  : AAIIntrinsic<0b01100010, 0b11110111, "qsub16", int_arm_qsub16>;
3671 def QSUB8   : AAIIntrinsic<0b01100010, 0b11111111, "qsub8", int_arm_qsub8>;
3672
3673 def QDADD   : AAIRevOpr<0b00010100, 0b00000101, "qdadd",
3674               [(set GPRnopc:$Rd, (int_arm_qadd (int_arm_qadd GPRnopc:$Rm,
3675                                                              GPRnopc:$Rm),
3676                                   GPRnopc:$Rn))]>;
3677 def QDSUB   : AAIRevOpr<0b00010110, 0b00000101, "qdsub",
3678               [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm,
3679                                   (int_arm_qadd GPRnopc:$Rn, GPRnopc:$Rn)))]>;
3680 def QSUB    : AAIRevOpr<0b00010010, 0b00000101, "qsub",
3681               [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))]>;
3682 let DecoderMethod = "DecodeQADDInstruction" in
3683   def QADD    : AAIRevOpr<0b00010000, 0b00000101, "qadd",
3684                 [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))]>;
3685 }
3686
3687 def UQADD16 : AAIIntrinsic<0b01100110, 0b11110001, "uqadd16", int_arm_uqadd16>;
3688 def UQADD8  : AAIIntrinsic<0b01100110, 0b11111001, "uqadd8", int_arm_uqadd8>;
3689 def UQSUB16 : AAIIntrinsic<0b01100110, 0b11110111, "uqsub16", int_arm_uqsub16>;
3690 def UQSUB8  : AAIIntrinsic<0b01100110, 0b11111111, "uqsub8", int_arm_uqsub8>;
3691 def QASX    : AAIIntrinsic<0b01100010, 0b11110011, "qasx", int_arm_qasx>;
3692 def QSAX    : AAIIntrinsic<0b01100010, 0b11110101, "qsax", int_arm_qsax>;
3693 def UQASX   : AAIIntrinsic<0b01100110, 0b11110011, "uqasx", int_arm_uqasx>;
3694 def UQSAX   : AAIIntrinsic<0b01100110, 0b11110101, "uqsax", int_arm_uqsax>;
3695
3696 // Signed/Unsigned add/subtract
3697
3698 def SASX   : AAIIntrinsic<0b01100001, 0b11110011, "sasx", int_arm_sasx>;
3699 def SADD16 : AAIIntrinsic<0b01100001, 0b11110001, "sadd16", int_arm_sadd16>;
3700 def SADD8  : AAIIntrinsic<0b01100001, 0b11111001, "sadd8", int_arm_sadd8>;
3701 def SSAX   : AAIIntrinsic<0b01100001, 0b11110101, "ssax", int_arm_ssax>;
3702 def SSUB16 : AAIIntrinsic<0b01100001, 0b11110111, "ssub16", int_arm_ssub16>;
3703 def SSUB8  : AAIIntrinsic<0b01100001, 0b11111111, "ssub8", int_arm_ssub8>;
3704 def UASX   : AAIIntrinsic<0b01100101, 0b11110011, "uasx", int_arm_uasx>;
3705 def UADD16 : AAIIntrinsic<0b01100101, 0b11110001, "uadd16", int_arm_uadd16>;
3706 def UADD8  : AAIIntrinsic<0b01100101, 0b11111001, "uadd8", int_arm_uadd8>;
3707 def USAX   : AAIIntrinsic<0b01100101, 0b11110101, "usax", int_arm_usax>;
3708 def USUB16 : AAIIntrinsic<0b01100101, 0b11110111, "usub16", int_arm_usub16>;
3709 def USUB8  : AAIIntrinsic<0b01100101, 0b11111111, "usub8", int_arm_usub8>;
3710
3711 // Signed/Unsigned halving add/subtract
3712
3713 def SHASX   : AAIIntrinsic<0b01100011, 0b11110011, "shasx", int_arm_shasx>;
3714 def SHADD16 : AAIIntrinsic<0b01100011, 0b11110001, "shadd16", int_arm_shadd16>;
3715 def SHADD8  : AAIIntrinsic<0b01100011, 0b11111001, "shadd8", int_arm_shadd8>;
3716 def SHSAX   : AAIIntrinsic<0b01100011, 0b11110101, "shsax", int_arm_shsax>;
3717 def SHSUB16 : AAIIntrinsic<0b01100011, 0b11110111, "shsub16", int_arm_shsub16>;
3718 def SHSUB8  : AAIIntrinsic<0b01100011, 0b11111111, "shsub8", int_arm_shsub8>;
3719 def UHASX   : AAIIntrinsic<0b01100111, 0b11110011, "uhasx", int_arm_uhasx>;
3720 def UHADD16 : AAIIntrinsic<0b01100111, 0b11110001, "uhadd16", int_arm_uhadd16>;
3721 def UHADD8  : AAIIntrinsic<0b01100111, 0b11111001, "uhadd8", int_arm_uhadd8>;
3722 def UHSAX   : AAIIntrinsic<0b01100111, 0b11110101, "uhsax", int_arm_uhsax>;
3723 def UHSUB16 : AAIIntrinsic<0b01100111, 0b11110111, "uhsub16", int_arm_uhsub16>;
3724 def UHSUB8  : AAIIntrinsic<0b01100111, 0b11111111, "uhsub8", int_arm_uhsub8>;
3725
3726 // Unsigned Sum of Absolute Differences [and Accumulate].
3727
3728 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3729                 MulFrm /* for convenience */, NoItinerary, "usad8",
3730                 "\t$Rd, $Rn, $Rm",
3731              [(set GPR:$Rd, (int_arm_usad8 GPR:$Rn, GPR:$Rm))]>,
3732              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3733   bits<4> Rd;
3734   bits<4> Rn;
3735   bits<4> Rm;
3736   let Inst{27-20} = 0b01111000;
3737   let Inst{15-12} = 0b1111;
3738   let Inst{7-4} = 0b0001;
3739   let Inst{19-16} = Rd;
3740   let Inst{11-8} = Rm;
3741   let Inst{3-0} = Rn;
3742 }
3743 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3744                 MulFrm /* for convenience */, NoItinerary, "usada8",
3745                 "\t$Rd, $Rn, $Rm, $Ra",
3746              [(set GPR:$Rd, (int_arm_usada8 GPR:$Rn, GPR:$Rm, GPR:$Ra))]>,
3747              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3748   bits<4> Rd;
3749   bits<4> Rn;
3750   bits<4> Rm;
3751   bits<4> Ra;
3752   let Inst{27-20} = 0b01111000;
3753   let Inst{7-4} = 0b0001;
3754   let Inst{19-16} = Rd;
3755   let Inst{15-12} = Ra;
3756   let Inst{11-8} = Rm;
3757   let Inst{3-0} = Rn;
3758 }
3759
3760 // Signed/Unsigned saturate
3761 def SSAT : AI<(outs GPRnopc:$Rd),
3762               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3763               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []>,
3764               Requires<[IsARM,HasV6]>{
3765   bits<4> Rd;
3766   bits<5> sat_imm;
3767   bits<4> Rn;
3768   bits<8> sh;
3769   let Inst{27-21} = 0b0110101;
3770   let Inst{5-4} = 0b01;
3771   let Inst{20-16} = sat_imm;
3772   let Inst{15-12} = Rd;
3773   let Inst{11-7} = sh{4-0};
3774   let Inst{6} = sh{5};
3775   let Inst{3-0} = Rn;
3776 }
3777
3778 def SSAT16 : AI<(outs GPRnopc:$Rd),
3779                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3780                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []>,
3781                 Requires<[IsARM,HasV6]>{
3782   bits<4> Rd;
3783   bits<4> sat_imm;
3784   bits<4> Rn;
3785   let Inst{27-20} = 0b01101010;
3786   let Inst{11-4} = 0b11110011;
3787   let Inst{15-12} = Rd;
3788   let Inst{19-16} = sat_imm;
3789   let Inst{3-0} = Rn;
3790 }
3791
3792 def USAT : AI<(outs GPRnopc:$Rd),
3793               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3794               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []>,
3795               Requires<[IsARM,HasV6]> {
3796   bits<4> Rd;
3797   bits<5> sat_imm;
3798   bits<4> Rn;
3799   bits<8> sh;
3800   let Inst{27-21} = 0b0110111;
3801   let Inst{5-4} = 0b01;
3802   let Inst{15-12} = Rd;
3803   let Inst{11-7} = sh{4-0};
3804   let Inst{6} = sh{5};
3805   let Inst{20-16} = sat_imm;
3806   let Inst{3-0} = Rn;
3807 }
3808
3809 def USAT16 : AI<(outs GPRnopc:$Rd),
3810                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3811                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []>,
3812                 Requires<[IsARM,HasV6]>{
3813   bits<4> Rd;
3814   bits<4> sat_imm;
3815   bits<4> Rn;
3816   let Inst{27-20} = 0b01101110;
3817   let Inst{11-4} = 0b11110011;
3818   let Inst{15-12} = Rd;
3819   let Inst{19-16} = sat_imm;
3820   let Inst{3-0} = Rn;
3821 }
3822
3823 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm1_32:$pos),
3824                (SSAT imm1_32:$pos, GPRnopc:$a, 0)>;
3825 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm0_31:$pos),
3826                (USAT imm0_31:$pos, GPRnopc:$a, 0)>;
3827 def : ARMPat<(ARMssatnoshift GPRnopc:$Rn, imm0_31:$imm),
3828              (SSAT imm0_31:$imm, GPRnopc:$Rn, 0)>;
3829 def : ARMV6Pat<(int_arm_ssat16 GPRnopc:$a, imm1_16:$pos),
3830                (SSAT16 imm1_16:$pos, GPRnopc:$a)>;
3831 def : ARMV6Pat<(int_arm_usat16 GPRnopc:$a, imm0_15:$pos),
3832                (USAT16 imm0_15:$pos, GPRnopc:$a)>;
3833
3834 //===----------------------------------------------------------------------===//
3835 //  Bitwise Instructions.
3836 //
3837
3838 defm AND   : AsI1_bin_irs<0b0000, "and",
3839                           IIC_iBITi, IIC_iBITr, IIC_iBITsr, and, 1>;
3840 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3841                           IIC_iBITi, IIC_iBITr, IIC_iBITsr, or, 1>;
3842 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3843                           IIC_iBITi, IIC_iBITr, IIC_iBITsr, xor, 1>;
3844 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3845                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3846                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3847
3848 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3849 // like in the actual instruction encoding. The complexity of mapping the mask
3850 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3851 // instruction description.
3852 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3853                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3854                "bfc", "\t$Rd, $imm", "$src = $Rd",
3855                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3856                Requires<[IsARM, HasV6T2]> {
3857   bits<4> Rd;
3858   bits<10> imm;
3859   let Inst{27-21} = 0b0111110;
3860   let Inst{6-0}   = 0b0011111;
3861   let Inst{15-12} = Rd;
3862   let Inst{11-7}  = imm{4-0}; // lsb
3863   let Inst{20-16} = imm{9-5}; // msb
3864 }
3865
3866 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3867 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3868           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3869           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3870           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3871                            bf_inv_mask_imm:$imm))]>,
3872           Requires<[IsARM, HasV6T2]> {
3873   bits<4> Rd;
3874   bits<4> Rn;
3875   bits<10> imm;
3876   let Inst{27-21} = 0b0111110;
3877   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3878   let Inst{15-12} = Rd;
3879   let Inst{11-7}  = imm{4-0}; // lsb
3880   let Inst{20-16} = imm{9-5}; // width
3881   let Inst{3-0}   = Rn;
3882 }
3883
3884 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3885                   "mvn", "\t$Rd, $Rm",
3886                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3887   bits<4> Rd;
3888   bits<4> Rm;
3889   let Inst{25} = 0;
3890   let Inst{19-16} = 0b0000;
3891   let Inst{11-4} = 0b00000000;
3892   let Inst{15-12} = Rd;
3893   let Inst{3-0} = Rm;
3894 }
3895 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3896                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3897                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3898                   Sched<[WriteALU]> {
3899   bits<4> Rd;
3900   bits<12> shift;
3901   let Inst{25} = 0;
3902   let Inst{19-16} = 0b0000;
3903   let Inst{15-12} = Rd;
3904   let Inst{11-5} = shift{11-5};
3905   let Inst{4} = 0;
3906   let Inst{3-0} = shift{3-0};
3907 }
3908 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3909                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3910                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3911                   Sched<[WriteALU]> {
3912   bits<4> Rd;
3913   bits<12> shift;
3914   let Inst{25} = 0;
3915   let Inst{19-16} = 0b0000;
3916   let Inst{15-12} = Rd;
3917   let Inst{11-8} = shift{11-8};
3918   let Inst{7} = 0;
3919   let Inst{6-5} = shift{6-5};
3920   let Inst{4} = 1;
3921   let Inst{3-0} = shift{3-0};
3922 }
3923 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3924 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins mod_imm:$imm), DPFrm,
3925                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3926                   [(set GPR:$Rd, mod_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3927   bits<4> Rd;
3928   bits<12> imm;
3929   let Inst{25} = 1;
3930   let Inst{19-16} = 0b0000;
3931   let Inst{15-12} = Rd;
3932   let Inst{11-0} = imm;
3933 }
3934
3935 let AddedComplexity = 1 in
3936 def : ARMPat<(and   GPR:$src, mod_imm_not:$imm),
3937              (BICri GPR:$src, mod_imm_not:$imm)>;
3938
3939 //===----------------------------------------------------------------------===//
3940 //  Multiply Instructions.
3941 //
3942 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3943              string opc, string asm, list<dag> pattern>
3944   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3945   bits<4> Rd;
3946   bits<4> Rm;
3947   bits<4> Rn;
3948   let Inst{19-16} = Rd;
3949   let Inst{11-8}  = Rm;
3950   let Inst{3-0}   = Rn;
3951 }
3952 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3953              string opc, string asm, list<dag> pattern>
3954   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3955   bits<4> RdLo;
3956   bits<4> RdHi;
3957   bits<4> Rm;
3958   bits<4> Rn;
3959   let Inst{19-16} = RdHi;
3960   let Inst{15-12} = RdLo;
3961   let Inst{11-8}  = Rm;
3962   let Inst{3-0}   = Rn;
3963 }
3964 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3965              string opc, string asm, list<dag> pattern>
3966   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3967   bits<4> RdLo;
3968   bits<4> RdHi;
3969   bits<4> Rm;
3970   bits<4> Rn;
3971   let Inst{19-16} = RdHi;
3972   let Inst{15-12} = RdLo;
3973   let Inst{11-8}  = Rm;
3974   let Inst{3-0}   = Rn;
3975 }
3976
3977 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3978 //        property. Remove them when it's possible to add those properties
3979 //        on an individual MachineInstr, not just an instruction description.
3980 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3981 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3982                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3983                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3984                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3985                   Requires<[IsARM, HasV6]>,
3986          Sched<[WriteMUL32, ReadMUL, ReadMUL]> {
3987   let Inst{15-12} = 0b0000;
3988   let Unpredictable{15-12} = 0b1111;
3989 }
3990
3991 let Constraints = "@earlyclobber $Rd" in
3992 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3993                                                     pred:$p, cc_out:$s),
3994                            4, IIC_iMUL32,
3995                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3996                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3997                Requires<[IsARM, NoV6, UseMulOps]>,
3998            Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
3999 }
4000
4001 def MLA  : AsMul1I32<0b0000001, (outs GPRnopc:$Rd),
4002                      (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra),
4003                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
4004         [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))]>,
4005                      Requires<[IsARM, HasV6, UseMulOps]>,
4006         Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]> {
4007   bits<4> Ra;
4008   let Inst{15-12} = Ra;
4009 }
4010
4011 let Constraints = "@earlyclobber $Rd" in
4012 def MLAv5: ARMPseudoExpand<(outs GPRnopc:$Rd),
4013                            (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
4014                             pred:$p, cc_out:$s), 4, IIC_iMAC32,
4015          [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))],
4016   (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra, pred:$p, cc_out:$s)>,
4017                            Requires<[IsARM, NoV6]>,
4018            Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4019
4020 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4021                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
4022                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
4023                    Requires<[IsARM, HasV6T2, UseMulOps]>,
4024           Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]> {
4025   bits<4> Rd;
4026   bits<4> Rm;
4027   bits<4> Rn;
4028   bits<4> Ra;
4029   let Inst{19-16} = Rd;
4030   let Inst{15-12} = Ra;
4031   let Inst{11-8}  = Rm;
4032   let Inst{3-0}   = Rn;
4033 }
4034
4035 // Extra precision multiplies with low / high results
4036 let hasSideEffects = 0 in {
4037 let isCommutable = 1 in {
4038 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
4039                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
4040                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm",
4041                     [(set GPR:$RdLo, GPR:$RdHi,
4042                           (smullohi GPR:$Rn, GPR:$Rm))]>,
4043                     Requires<[IsARM, HasV6]>,
4044            Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4045
4046 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
4047                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
4048                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm",
4049                     [(set GPR:$RdLo, GPR:$RdHi,
4050                           (umullohi GPR:$Rn, GPR:$Rm))]>,
4051                     Requires<[IsARM, HasV6]>,
4052            Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL]>;
4053
4054 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
4055 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4056                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
4057                             4, IIC_iMUL64,
4058                             [(set GPR:$RdLo, GPR:$RdHi,
4059                                   (smullohi GPR:$Rn, GPR:$Rm))],
4060           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
4061                            Requires<[IsARM, NoV6]>,
4062               Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4063
4064 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4065                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
4066                             4, IIC_iMUL64,
4067                             [(set GPR:$RdLo, GPR:$RdHi,
4068                                   (umullohi GPR:$Rn, GPR:$Rm))],
4069           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
4070                            Requires<[IsARM, NoV6]>,
4071              Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4072 }
4073 }
4074
4075 // Multiply + accumulate
4076 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
4077                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
4078                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4079          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>,
4080            Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4081 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
4082                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
4083                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4084          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>,
4085             Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4086
4087 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
4088                                (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4089                                IIC_iMAC64,
4090                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4091          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>,
4092             Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]> {
4093   bits<4> RdLo;
4094   bits<4> RdHi;
4095   bits<4> Rm;
4096   bits<4> Rn;
4097   let Inst{19-16} = RdHi;
4098   let Inst{15-12} = RdLo;
4099   let Inst{11-8}  = Rm;
4100   let Inst{3-0}   = Rn;
4101 }
4102
4103 let Constraints =
4104     "@earlyclobber $RdLo,@earlyclobber $RdHi,$RLo = $RdLo,$RHi = $RdHi" in {
4105 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4106                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
4107                               4, IIC_iMAC64, [],
4108              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
4109                            pred:$p, cc_out:$s)>,
4110                            Requires<[IsARM, NoV6]>,
4111               Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4112 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4113                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
4114                               4, IIC_iMAC64, [],
4115              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
4116                            pred:$p, cc_out:$s)>,
4117                            Requires<[IsARM, NoV6]>,
4118               Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4119 }
4120
4121 } // hasSideEffects
4122
4123 // Most significant word multiply
4124 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4125                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
4126                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
4127             Requires<[IsARM, HasV6]>,
4128             Sched<[WriteMUL32, ReadMUL, ReadMUL]> {
4129   let Inst{15-12} = 0b1111;
4130 }
4131
4132 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4133                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
4134             Requires<[IsARM, HasV6]>,
4135              Sched<[WriteMUL32, ReadMUL, ReadMUL]>  {
4136   let Inst{15-12} = 0b1111;
4137 }
4138
4139 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
4140                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4141                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
4142                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
4143             Requires<[IsARM, HasV6, UseMulOps]>,
4144             Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4145
4146 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
4147                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4148                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
4149             Requires<[IsARM, HasV6]>,
4150              Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4151
4152 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
4153                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4154                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
4155             Requires<[IsARM, HasV6, UseMulOps]>,
4156             Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4157
4158 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
4159                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4160                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
4161             Requires<[IsARM, HasV6]>,
4162              Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4163
4164 multiclass AI_smul<string opc> {
4165   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4166               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
4167               [(set GPR:$Rd, (mul (sext_inreg GPR:$Rn, i16),
4168                                       (sext_inreg GPR:$Rm, i16)))]>,
4169            Requires<[IsARM, HasV5TE]>,
4170            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4171
4172   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4173               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
4174               [(set GPR:$Rd, (mul (sext_inreg GPR:$Rn, i16),
4175                                       (sra GPR:$Rm, (i32 16))))]>,
4176            Requires<[IsARM, HasV5TE]>,
4177            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4178
4179   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4180               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
4181               [(set GPR:$Rd, (mul (sra GPR:$Rn, (i32 16)),
4182                                       (sext_inreg GPR:$Rm, i16)))]>,
4183            Requires<[IsARM, HasV5TE]>,
4184            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4185
4186   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4187               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
4188               [(set GPR:$Rd, (mul (sra GPR:$Rn, (i32 16)),
4189                                       (sra GPR:$Rm, (i32 16))))]>,
4190             Requires<[IsARM, HasV5TE]>,
4191            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4192
4193   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4194               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
4195               [(set GPR:$Rd, (ARMsmulwb GPR:$Rn, GPR:$Rm))]>,
4196            Requires<[IsARM, HasV5TE]>,
4197            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4198
4199   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4200               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
4201               [(set GPR:$Rd, (ARMsmulwt GPR:$Rn, GPR:$Rm))]>,
4202             Requires<[IsARM, HasV5TE]>,
4203            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4204 }
4205
4206
4207 multiclass AI_smla<string opc> {
4208   let DecoderMethod = "DecodeSMLAInstruction" in {
4209   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
4210               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4211               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
4212               [(set GPRnopc:$Rd, (add GPR:$Ra,
4213                                (mul (sext_inreg GPRnopc:$Rn, i16),
4214                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
4215            Requires<[IsARM, HasV5TE, UseMulOps]>,
4216            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4217
4218   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
4219               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4220               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
4221               [(set GPRnopc:$Rd,
4222                     (add GPR:$Ra, (mul (sext_inreg GPRnopc:$Rn, i16),
4223                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
4224            Requires<[IsARM, HasV5TE, UseMulOps]>,
4225            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4226
4227   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
4228               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4229               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
4230               [(set GPRnopc:$Rd,
4231                     (add GPR:$Ra, (mul (sra GPRnopc:$Rn, (i32 16)),
4232                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
4233            Requires<[IsARM, HasV5TE, UseMulOps]>,
4234            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4235
4236   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
4237               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4238               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
4239              [(set GPRnopc:$Rd,
4240                    (add GPR:$Ra, (mul (sra GPRnopc:$Rn, (i32 16)),
4241                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
4242             Requires<[IsARM, HasV5TE, UseMulOps]>,
4243             Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4244
4245   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
4246               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4247               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
4248               [(set GPRnopc:$Rd,
4249                     (add GPR:$Ra, (ARMsmulwb GPRnopc:$Rn, GPRnopc:$Rm)))]>,
4250            Requires<[IsARM, HasV5TE, UseMulOps]>,
4251            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4252
4253   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
4254               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4255               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
4256               [(set GPRnopc:$Rd,
4257                     (add GPR:$Ra, (ARMsmulwt GPRnopc:$Rn, GPRnopc:$Rm)))]>,
4258             Requires<[IsARM, HasV5TE, UseMulOps]>,
4259             Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4260   }
4261 }
4262
4263 defm SMUL : AI_smul<"smul">;
4264 defm SMLA : AI_smla<"smla">;
4265
4266 // Halfword multiply accumulate long: SMLAL<x><y>.
4267 class SMLAL<bits<2> opc1, string asm>
4268  : AMulxyI64<0b0001010, opc1,
4269         (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4270         (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4271         IIC_iMAC64, asm, "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4272         RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">,
4273         Requires<[IsARM, HasV5TE]>,
4274         Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4275
4276 def SMLALBB : SMLAL<0b00, "smlalbb">;
4277 def SMLALBT : SMLAL<0b10, "smlalbt">;
4278 def SMLALTB : SMLAL<0b01, "smlaltb">;
4279 def SMLALTT : SMLAL<0b11, "smlaltt">;
4280
4281 def : ARMV5TEPat<(ARMsmlalbb GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4282                  (SMLALBB $Rn, $Rm, $RLo, $RHi)>;
4283 def : ARMV5TEPat<(ARMsmlalbt GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4284                  (SMLALBT $Rn, $Rm, $RLo, $RHi)>;
4285 def : ARMV5TEPat<(ARMsmlaltb GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4286                  (SMLALTB $Rn, $Rm, $RLo, $RHi)>;
4287 def : ARMV5TEPat<(ARMsmlaltt GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4288                  (SMLALTT $Rn, $Rm, $RLo, $RHi)>;
4289
4290 // Helper class for AI_smld.
4291 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
4292                     InstrItinClass itin, string opc, string asm>
4293   : AI<oops, iops, MulFrm, itin, opc, asm, []>,
4294        Requires<[IsARM, HasV6]> {
4295   bits<4> Rn;
4296   bits<4> Rm;
4297   let Inst{27-23} = 0b01110;
4298   let Inst{22}    = long;
4299   let Inst{21-20} = 0b00;
4300   let Inst{11-8}  = Rm;
4301   let Inst{7}     = 0;
4302   let Inst{6}     = sub;
4303   let Inst{5}     = swap;
4304   let Inst{4}     = 1;
4305   let Inst{3-0}   = Rn;
4306 }
4307 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
4308                 InstrItinClass itin, string opc, string asm>
4309   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4310   bits<4> Rd;
4311   let Inst{15-12} = 0b1111;
4312   let Inst{19-16} = Rd;
4313 }
4314 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
4315                 InstrItinClass itin, string opc, string asm>
4316   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4317   bits<4> Ra;
4318   bits<4> Rd;
4319   let Inst{19-16} = Rd;
4320   let Inst{15-12} = Ra;
4321 }
4322 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
4323                   InstrItinClass itin, string opc, string asm>
4324   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4325   bits<4> RdLo;
4326   bits<4> RdHi;
4327   let Inst{19-16} = RdHi;
4328   let Inst{15-12} = RdLo;
4329 }
4330
4331 multiclass AI_smld<bit sub, string opc> {
4332
4333   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
4334                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4335                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">,
4336           Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4337
4338   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
4339                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4340                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">,
4341           Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4342
4343   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4344                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4345                   NoItinerary,
4346                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">,
4347                   RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">,
4348           Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4349
4350   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4351                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4352                   NoItinerary,
4353                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">,
4354                   RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">,
4355              Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4356 }
4357
4358 defm SMLA : AI_smld<0, "smla">;
4359 defm SMLS : AI_smld<1, "smls">;
4360
4361 def : ARMV6Pat<(int_arm_smlad GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4362                (SMLAD GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra)>;
4363 def : ARMV6Pat<(int_arm_smladx GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4364                (SMLADX GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra)>;
4365 def : ARMV6Pat<(int_arm_smlsd GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4366                (SMLSD GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra)>;
4367 def : ARMV6Pat<(int_arm_smlsdx GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4368                (SMLSDX GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra)>;
4369 def : ARMV6Pat<(ARMSmlald GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4370                (SMLALD GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi)>;
4371 def : ARMV6Pat<(ARMSmlaldx GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4372                (SMLALDX GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi)>;
4373 def : ARMV6Pat<(ARMSmlsld GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4374                (SMLSLD GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi)>;
4375 def : ARMV6Pat<(ARMSmlsldx GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4376                (SMLSLDX GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi)>;
4377
4378 multiclass AI_sdml<bit sub, string opc> {
4379
4380   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
4381                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">,
4382         Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
4383   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
4384                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">,
4385          Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
4386 }
4387
4388 defm SMUA : AI_sdml<0, "smua">;
4389 defm SMUS : AI_sdml<1, "smus">;
4390
4391 def : ARMV6Pat<(int_arm_smuad GPRnopc:$Rn, GPRnopc:$Rm),
4392                (SMUAD GPRnopc:$Rn, GPRnopc:$Rm)>;
4393 def : ARMV6Pat<(int_arm_smuadx GPRnopc:$Rn, GPRnopc:$Rm),
4394                (SMUADX GPRnopc:$Rn, GPRnopc:$Rm)>;
4395 def : ARMV6Pat<(int_arm_smusd GPRnopc:$Rn, GPRnopc:$Rm),
4396                (SMUSD GPRnopc:$Rn, GPRnopc:$Rm)>;
4397 def : ARMV6Pat<(int_arm_smusdx GPRnopc:$Rn, GPRnopc:$Rm),
4398                (SMUSDX GPRnopc:$Rn, GPRnopc:$Rm)>;
4399
4400 //===----------------------------------------------------------------------===//
4401 //  Division Instructions (ARMv7-A with virtualization extension)
4402 //
4403 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4404                    "sdiv", "\t$Rd, $Rn, $Rm",
4405                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
4406            Requires<[IsARM, HasDivideInARM]>,
4407            Sched<[WriteDIV]>;
4408
4409 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4410                    "udiv", "\t$Rd, $Rn, $Rm",
4411                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
4412            Requires<[IsARM, HasDivideInARM]>,
4413            Sched<[WriteDIV]>;
4414
4415 //===----------------------------------------------------------------------===//
4416 //  Misc. Arithmetic Instructions.
4417 //
4418
4419 def CLZ  : AMiscA1I<0b00010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
4420               IIC_iUNAr, "clz", "\t$Rd, $Rm",
4421               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
4422            Sched<[WriteALU]>;
4423
4424 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4425               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
4426               [(set GPR:$Rd, (bitreverse GPR:$Rm))]>,
4427            Requires<[IsARM, HasV6T2]>,
4428            Sched<[WriteALU]>;
4429
4430 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4431               IIC_iUNAr, "rev", "\t$Rd, $Rm",
4432               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
4433            Sched<[WriteALU]>;
4434
4435 let AddedComplexity = 5 in
4436 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4437                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
4438                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
4439                Requires<[IsARM, HasV6]>,
4440            Sched<[WriteALU]>;
4441
4442 def : ARMV6Pat<(srl (bswap (extloadi16 addrmode3:$addr)), (i32 16)),
4443               (REV16 (LDRH addrmode3:$addr))>;
4444 def : ARMV6Pat<(truncstorei16 (srl (bswap GPR:$Rn), (i32 16)), addrmode3:$addr),
4445                (STRH (REV16 GPR:$Rn), addrmode3:$addr)>;
4446
4447 let AddedComplexity = 5 in
4448 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4449                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
4450                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
4451                Requires<[IsARM, HasV6]>,
4452            Sched<[WriteALU]>;
4453
4454 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
4455                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
4456                (REVSH GPR:$Rm)>;
4457
4458 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
4459                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
4460                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
4461                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
4462                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
4463                                            0xFFFF0000)))]>,
4464                Requires<[IsARM, HasV6]>,
4465            Sched<[WriteALUsi, ReadALU]>;
4466
4467 // Alternate cases for PKHBT where identities eliminate some nodes.
4468 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
4469                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
4470 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
4471                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
4472
4473 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
4474 // will match the pattern below.
4475 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4476                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4477                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4478                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4479                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4480                                            0xFFFF)))]>,
4481                Requires<[IsARM, HasV6]>,
4482            Sched<[WriteALUsi, ReadALU]>;
4483
4484 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4485 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4486 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4487 // pkhtb src1, src2, asr (17..31).
4488 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4489                    (srl GPRnopc:$src2, imm16:$sh)),
4490                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4491 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4492                    (sra GPRnopc:$src2, imm16_31:$sh)),
4493                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4494 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4495                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4496                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4497
4498 //===----------------------------------------------------------------------===//
4499 // CRC Instructions
4500 //
4501 // Polynomials:
4502 // + CRC32{B,H,W}       0x04C11DB7
4503 // + CRC32C{B,H,W}      0x1EDC6F41
4504 //
4505
4506 class AI_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
4507   : AInoP<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm), MiscFrm, NoItinerary,
4508                !strconcat("crc32", suffix), "\t$Rd, $Rn, $Rm",
4509                [(set GPRnopc:$Rd, (builtin GPRnopc:$Rn, GPRnopc:$Rm))]>,
4510                Requires<[IsARM, HasV8, HasCRC]> {
4511   bits<4> Rd;
4512   bits<4> Rn;
4513   bits<4> Rm;
4514
4515   let Inst{31-28} = 0b1110;
4516   let Inst{27-23} = 0b00010;
4517   let Inst{22-21} = sz;
4518   let Inst{20}    = 0;
4519   let Inst{19-16} = Rn;
4520   let Inst{15-12} = Rd;
4521   let Inst{11-10} = 0b00;
4522   let Inst{9}     = C;
4523   let Inst{8}     = 0;
4524   let Inst{7-4}   = 0b0100;
4525   let Inst{3-0}   = Rm;
4526
4527   let Unpredictable{11-8} = 0b1101;
4528 }
4529
4530 def CRC32B  : AI_crc32<0, 0b00, "b", int_arm_crc32b>;
4531 def CRC32CB : AI_crc32<1, 0b00, "cb", int_arm_crc32cb>;
4532 def CRC32H  : AI_crc32<0, 0b01, "h", int_arm_crc32h>;
4533 def CRC32CH : AI_crc32<1, 0b01, "ch", int_arm_crc32ch>;
4534 def CRC32W  : AI_crc32<0, 0b10, "w", int_arm_crc32w>;
4535 def CRC32CW : AI_crc32<1, 0b10, "cw", int_arm_crc32cw>;
4536
4537 //===----------------------------------------------------------------------===//
4538 // ARMv8.1a Privilege Access Never extension
4539 //
4540 // SETPAN #imm1
4541
4542 def SETPAN : AInoP<(outs), (ins imm0_1:$imm), MiscFrm, NoItinerary, "setpan",
4543                 "\t$imm", []>, Requires<[IsARM, HasV8, HasV8_1a]> {
4544   bits<1> imm;
4545
4546   let Inst{31-28} = 0b1111;
4547   let Inst{27-20} = 0b00010001;
4548   let Inst{19-16} = 0b0000;
4549   let Inst{15-10} = 0b000000;
4550   let Inst{9} = imm;
4551   let Inst{8} = 0b0;
4552   let Inst{7-4} = 0b0000;
4553   let Inst{3-0} = 0b0000;
4554
4555   let Unpredictable{19-16} = 0b1111;
4556   let Unpredictable{15-10} = 0b111111;
4557   let Unpredictable{8} = 0b1;
4558   let Unpredictable{3-0} = 0b1111;
4559 }
4560
4561 //===----------------------------------------------------------------------===//
4562 //  Comparison Instructions...
4563 //
4564
4565 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4566                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr, ARMcmp>;
4567
4568 // ARMcmpZ can re-use the above instruction definitions.
4569 def : ARMPat<(ARMcmpZ GPR:$src, mod_imm:$imm),
4570              (CMPri   GPR:$src, mod_imm:$imm)>;
4571 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4572              (CMPrr   GPR:$src, GPR:$rhs)>;
4573 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4574              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4575 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4576              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4577
4578 // CMN register-integer
4579 let isCompare = 1, Defs = [CPSR] in {
4580 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, mod_imm:$imm), DPFrm, IIC_iCMPi,
4581                 "cmn", "\t$Rn, $imm",
4582                 [(ARMcmn GPR:$Rn, mod_imm:$imm)]>,
4583                 Sched<[WriteCMP, ReadALU]> {
4584   bits<4> Rn;
4585   bits<12> imm;
4586   let Inst{25} = 1;
4587   let Inst{20} = 1;
4588   let Inst{19-16} = Rn;
4589   let Inst{15-12} = 0b0000;
4590   let Inst{11-0} = imm;
4591
4592   let Unpredictable{15-12} = 0b1111;
4593 }
4594
4595 // CMN register-register/shift
4596 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4597                  "cmn", "\t$Rn, $Rm",
4598                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4599                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4600   bits<4> Rn;
4601   bits<4> Rm;
4602   let isCommutable = 1;
4603   let Inst{25} = 0;
4604   let Inst{20} = 1;
4605   let Inst{19-16} = Rn;
4606   let Inst{15-12} = 0b0000;
4607   let Inst{11-4} = 0b00000000;
4608   let Inst{3-0} = Rm;
4609
4610   let Unpredictable{15-12} = 0b1111;
4611 }
4612
4613 def CMNzrsi : AI1<0b1011, (outs),
4614                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4615                   "cmn", "\t$Rn, $shift",
4616                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4617                     GPR:$Rn, so_reg_imm:$shift)]>,
4618                     Sched<[WriteCMPsi, ReadALU]> {
4619   bits<4> Rn;
4620   bits<12> shift;
4621   let Inst{25} = 0;
4622   let Inst{20} = 1;
4623   let Inst{19-16} = Rn;
4624   let Inst{15-12} = 0b0000;
4625   let Inst{11-5} = shift{11-5};
4626   let Inst{4} = 0;
4627   let Inst{3-0} = shift{3-0};
4628
4629   let Unpredictable{15-12} = 0b1111;
4630 }
4631
4632 def CMNzrsr : AI1<0b1011, (outs),
4633                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4634                   "cmn", "\t$Rn, $shift",
4635                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4636                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4637                     Sched<[WriteCMPsr, ReadALU]> {
4638   bits<4> Rn;
4639   bits<12> shift;
4640   let Inst{25} = 0;
4641   let Inst{20} = 1;
4642   let Inst{19-16} = Rn;
4643   let Inst{15-12} = 0b0000;
4644   let Inst{11-8} = shift{11-8};
4645   let Inst{7} = 0;
4646   let Inst{6-5} = shift{6-5};
4647   let Inst{4} = 1;
4648   let Inst{3-0} = shift{3-0};
4649
4650   let Unpredictable{15-12} = 0b1111;
4651 }
4652
4653 }
4654
4655 def : ARMPat<(ARMcmp  GPR:$src, mod_imm_neg:$imm),
4656              (CMNri   GPR:$src, mod_imm_neg:$imm)>;
4657
4658 def : ARMPat<(ARMcmpZ GPR:$src, mod_imm_neg:$imm),
4659              (CMNri   GPR:$src, mod_imm_neg:$imm)>;
4660
4661 // Note that TST/TEQ don't set all the same flags that CMP does!
4662 defm TST  : AI1_cmp_irs<0b1000, "tst",
4663                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4664                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1,
4665                       "DecodeTSTInstruction">;
4666 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4667                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4668                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4669
4670 // Pseudo i64 compares for some floating point compares.
4671 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4672     Defs = [CPSR] in {
4673 def BCCi64 : PseudoInst<(outs),
4674     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4675      IIC_Br,
4676     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4677     Sched<[WriteBr]>;
4678
4679 def BCCZi64 : PseudoInst<(outs),
4680      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4681     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4682     Sched<[WriteBr]>;
4683 } // usesCustomInserter
4684
4685
4686 // Conditional moves
4687 let hasSideEffects = 0 in {
4688
4689 let isCommutable = 1, isSelect = 1 in
4690 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4691                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4692                            4, IIC_iCMOVr,
4693                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4694                                                    cmovpred:$p))]>,
4695              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4696
4697 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4698                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4699                             4, IIC_iCMOVsr,
4700                             [(set GPR:$Rd,
4701                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4702                                            cmovpred:$p))]>,
4703       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4704 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4705                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4706                            4, IIC_iCMOVsr,
4707   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4708                             cmovpred:$p))]>,
4709       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4710
4711
4712 let isMoveImm = 1 in
4713 def MOVCCi16
4714     : ARMPseudoInst<(outs GPR:$Rd),
4715                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4716                     4, IIC_iMOVi,
4717                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4718                                             cmovpred:$p))]>,
4719       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4720       Sched<[WriteALU]>;
4721
4722 let isMoveImm = 1 in
4723 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4724                            (ins GPR:$false, mod_imm:$imm, cmovpred:$p),
4725                            4, IIC_iCMOVi,
4726                            [(set GPR:$Rd, (ARMcmov GPR:$false, mod_imm:$imm,
4727                                                    cmovpred:$p))]>,
4728       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4729
4730 // Two instruction predicate mov immediate.
4731 let isMoveImm = 1 in
4732 def MOVCCi32imm
4733     : ARMPseudoInst<(outs GPR:$Rd),
4734                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4735                     8, IIC_iCMOVix2,
4736                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4737                                             cmovpred:$p))]>,
4738       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4739
4740 let isMoveImm = 1 in
4741 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4742                            (ins GPR:$false, mod_imm:$imm, cmovpred:$p),
4743                            4, IIC_iCMOVi,
4744                            [(set GPR:$Rd, (ARMcmov GPR:$false, mod_imm_not:$imm,
4745                                                    cmovpred:$p))]>,
4746                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4747
4748 } // hasSideEffects
4749
4750
4751 //===----------------------------------------------------------------------===//
4752 // Atomic operations intrinsics
4753 //
4754
4755 def MemBarrierOptOperand : AsmOperandClass {
4756   let Name = "MemBarrierOpt";
4757   let ParserMethod = "parseMemBarrierOptOperand";
4758 }
4759 def memb_opt : Operand<i32> {
4760   let PrintMethod = "printMemBOption";
4761   let ParserMatchClass = MemBarrierOptOperand;
4762   let DecoderMethod = "DecodeMemBarrierOption";
4763 }
4764
4765 def InstSyncBarrierOptOperand : AsmOperandClass {
4766   let Name = "InstSyncBarrierOpt";
4767   let ParserMethod = "parseInstSyncBarrierOptOperand";
4768 }
4769 def instsyncb_opt : Operand<i32> {
4770   let PrintMethod = "printInstSyncBOption";
4771   let ParserMatchClass = InstSyncBarrierOptOperand;
4772   let DecoderMethod = "DecodeInstSyncBarrierOption";
4773 }
4774
4775 // Memory barriers protect the atomic sequences
4776 let hasSideEffects = 1 in {
4777 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4778                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4779                 Requires<[IsARM, HasDB]> {
4780   bits<4> opt;
4781   let Inst{31-4} = 0xf57ff05;
4782   let Inst{3-0} = opt;
4783 }
4784
4785 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4786                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4787                 Requires<[IsARM, HasDB]> {
4788   bits<4> opt;
4789   let Inst{31-4} = 0xf57ff04;
4790   let Inst{3-0} = opt;
4791 }
4792
4793 // ISB has only full system option
4794 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4795                 "isb", "\t$opt", [(int_arm_isb (i32 imm0_15:$opt))]>,
4796                 Requires<[IsARM, HasDB]> {
4797   bits<4> opt;
4798   let Inst{31-4} = 0xf57ff06;
4799   let Inst{3-0} = opt;
4800 }
4801 }
4802
4803 let usesCustomInserter = 1, Defs = [CPSR] in {
4804
4805 // Pseudo instruction that combines movs + predicated rsbmi
4806 // to implement integer ABS
4807   def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4808 }
4809
4810 let usesCustomInserter = 1 in {
4811     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4812       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4813       NoItinerary,
4814       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4815 }
4816
4817 let hasPostISelHook = 1, Constraints = "$newdst = $dst, $newsrc = $src" in {
4818     // %newsrc, %newdst = MEMCPY %dst, %src, N, ...N scratch regs...
4819     // Copies N registers worth of memory from address %src to address %dst
4820     // and returns the incremented addresses.  N scratch register will
4821     // be attached for the copy to use.
4822     def MEMCPY : PseudoInst<
4823       (outs GPR:$newdst, GPR:$newsrc),
4824       (ins GPR:$dst, GPR:$src, i32imm:$nreg, variable_ops),
4825       NoItinerary,
4826       [(set GPR:$newdst, GPR:$newsrc,
4827             (ARMmemcopy GPR:$dst, GPR:$src, imm:$nreg))]>;
4828 }
4829
4830 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4831   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4832 }]>;
4833
4834 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4835   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4836 }]>;
4837
4838 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4839   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4840 }]>;
4841
4842 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4843                       (int_arm_strex node:$val, node:$ptr), [{
4844   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4845 }]>;
4846
4847 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4848                       (int_arm_strex node:$val, node:$ptr), [{
4849   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4850 }]>;
4851
4852 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4853                       (int_arm_strex node:$val, node:$ptr), [{
4854   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4855 }]>;
4856
4857 def ldaex_1 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4858   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4859 }]>;
4860
4861 def ldaex_2 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4862   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4863 }]>;
4864
4865 def ldaex_4 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4866   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4867 }]>;
4868
4869 def stlex_1 : PatFrag<(ops node:$val, node:$ptr),
4870                       (int_arm_stlex node:$val, node:$ptr), [{
4871   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4872 }]>;
4873
4874 def stlex_2 : PatFrag<(ops node:$val, node:$ptr),
4875                       (int_arm_stlex node:$val, node:$ptr), [{
4876   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4877 }]>;
4878
4879 def stlex_4 : PatFrag<(ops node:$val, node:$ptr),
4880                       (int_arm_stlex node:$val, node:$ptr), [{
4881   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4882 }]>;
4883
4884 let mayLoad = 1 in {
4885 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4886                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4887                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4888 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4889                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4890                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4891 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4892                      NoItinerary, "ldrex", "\t$Rt, $addr",
4893                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4894 let hasExtraDefRegAllocReq = 1 in
4895 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4896                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4897   let DecoderMethod = "DecodeDoubleRegLoad";
4898 }
4899
4900 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4901                      NoItinerary, "ldaexb", "\t$Rt, $addr",
4902                      [(set GPR:$Rt, (ldaex_1 addr_offset_none:$addr))]>;
4903 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4904                      NoItinerary, "ldaexh", "\t$Rt, $addr",
4905                     [(set GPR:$Rt, (ldaex_2 addr_offset_none:$addr))]>;
4906 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4907                      NoItinerary, "ldaex", "\t$Rt, $addr",
4908                     [(set GPR:$Rt, (ldaex_4 addr_offset_none:$addr))]>;
4909 let hasExtraDefRegAllocReq = 1 in
4910 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4911                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4912   let DecoderMethod = "DecodeDoubleRegLoad";
4913 }
4914 }
4915
4916 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4917 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4918                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4919                     [(set GPR:$Rd, (strex_1 GPR:$Rt,
4920                                             addr_offset_none:$addr))]>;
4921 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4922                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4923                     [(set GPR:$Rd, (strex_2 GPR:$Rt,
4924                                             addr_offset_none:$addr))]>;
4925 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4926                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4927                     [(set GPR:$Rd, (strex_4 GPR:$Rt,
4928                                             addr_offset_none:$addr))]>;
4929 let hasExtraSrcRegAllocReq = 1 in
4930 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4931                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4932                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4933   let DecoderMethod = "DecodeDoubleRegStore";
4934 }
4935 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4936                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4937                     [(set GPR:$Rd,
4938                           (stlex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4939 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4940                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4941                     [(set GPR:$Rd,
4942                           (stlex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4943 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4944                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4945                     [(set GPR:$Rd,
4946                           (stlex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4947 let hasExtraSrcRegAllocReq = 1 in
4948 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4949                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4950                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4951   let DecoderMethod = "DecodeDoubleRegStore";
4952 }
4953 }
4954
4955 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4956                 [(int_arm_clrex)]>,
4957             Requires<[IsARM, HasV6K]>  {
4958   let Inst{31-0} = 0b11110101011111111111000000011111;
4959 }
4960
4961 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4962              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4963 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4964              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4965
4966 def : ARMPat<(stlex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4967              (STLEXB GPR:$Rt, addr_offset_none:$addr)>;
4968 def : ARMPat<(stlex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4969              (STLEXH GPR:$Rt, addr_offset_none:$addr)>;
4970
4971 class acquiring_load<PatFrag base>
4972   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
4973   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4974   return isAcquireOrStronger(Ordering);
4975 }]>;
4976
4977 def atomic_load_acquire_8  : acquiring_load<atomic_load_8>;
4978 def atomic_load_acquire_16 : acquiring_load<atomic_load_16>;
4979 def atomic_load_acquire_32 : acquiring_load<atomic_load_32>;
4980
4981 class releasing_store<PatFrag base>
4982   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
4983   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4984   return isReleaseOrStronger(Ordering);
4985 }]>;
4986
4987 def atomic_store_release_8  : releasing_store<atomic_store_8>;
4988 def atomic_store_release_16 : releasing_store<atomic_store_16>;
4989 def atomic_store_release_32 : releasing_store<atomic_store_32>;
4990
4991 let AddedComplexity = 8 in {
4992   def : ARMPat<(atomic_load_acquire_8 addr_offset_none:$addr),  (LDAB addr_offset_none:$addr)>;
4993   def : ARMPat<(atomic_load_acquire_16 addr_offset_none:$addr), (LDAH addr_offset_none:$addr)>;
4994   def : ARMPat<(atomic_load_acquire_32 addr_offset_none:$addr), (LDA  addr_offset_none:$addr)>;
4995   def : ARMPat<(atomic_store_release_8 addr_offset_none:$addr, GPR:$val),  (STLB GPR:$val, addr_offset_none:$addr)>;
4996   def : ARMPat<(atomic_store_release_16 addr_offset_none:$addr, GPR:$val), (STLH GPR:$val, addr_offset_none:$addr)>;
4997   def : ARMPat<(atomic_store_release_32 addr_offset_none:$addr, GPR:$val), (STL  GPR:$val, addr_offset_none:$addr)>;
4998 }
4999
5000 // SWP/SWPB are deprecated in V6/V7 and optional in v7VE.
5001 // FIXME Use InstAlias to generate LDREX/STREX pairs instead.
5002 let mayLoad = 1, mayStore = 1 in {
5003 def SWP : AIswp<0, (outs GPRnopc:$Rt),
5004                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
5005                 Requires<[IsARM,PreV8]>;
5006 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
5007                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
5008                 Requires<[IsARM,PreV8]>;
5009 }
5010
5011 //===----------------------------------------------------------------------===//
5012 // Coprocessor Instructions.
5013 //
5014
5015 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
5016             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
5017             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
5018             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
5019                           imm:$CRm, imm:$opc2)]>,
5020             Requires<[IsARM,PreV8]> {
5021   bits<4> opc1;
5022   bits<4> CRn;
5023   bits<4> CRd;
5024   bits<4> cop;
5025   bits<3> opc2;
5026   bits<4> CRm;
5027
5028   let Inst{3-0}   = CRm;
5029   let Inst{4}     = 0;
5030   let Inst{7-5}   = opc2;
5031   let Inst{11-8}  = cop;
5032   let Inst{15-12} = CRd;
5033   let Inst{19-16} = CRn;
5034   let Inst{23-20} = opc1;
5035 }
5036
5037 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
5038                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
5039                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
5040                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
5041                               imm:$CRm, imm:$opc2)]>,
5042                Requires<[IsARM,PreV8]> {
5043   let Inst{31-28} = 0b1111;
5044   bits<4> opc1;
5045   bits<4> CRn;
5046   bits<4> CRd;
5047   bits<4> cop;
5048   bits<3> opc2;
5049   bits<4> CRm;
5050
5051   let Inst{3-0}   = CRm;
5052   let Inst{4}     = 0;
5053   let Inst{7-5}   = opc2;
5054   let Inst{11-8}  = cop;
5055   let Inst{15-12} = CRd;
5056   let Inst{19-16} = CRn;
5057   let Inst{23-20} = opc1;
5058 }
5059
5060 class ACI<dag oops, dag iops, string opc, string asm,
5061             list<dag> pattern, IndexMode im = IndexModeNone>
5062   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
5063       opc, asm, "", pattern> {
5064   let Inst{27-25} = 0b110;
5065 }
5066 class ACInoP<dag oops, dag iops, string opc, string asm,
5067           list<dag> pattern, IndexMode im = IndexModeNone>
5068   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
5069          opc, asm, "", pattern> {
5070   let Inst{31-28} = 0b1111;
5071   let Inst{27-25} = 0b110;
5072 }
5073 multiclass LdStCop<bit load, bit Dbit, string asm, list<dag> pattern> {
5074   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
5075                     asm, "\t$cop, $CRd, $addr", pattern> {
5076     bits<13> addr;
5077     bits<4> cop;
5078     bits<4> CRd;
5079     let Inst{24} = 1; // P = 1
5080     let Inst{23} = addr{8};
5081     let Inst{22} = Dbit;
5082     let Inst{21} = 0; // W = 0
5083     let Inst{20} = load;
5084     let Inst{19-16} = addr{12-9};
5085     let Inst{15-12} = CRd;
5086     let Inst{11-8} = cop;
5087     let Inst{7-0} = addr{7-0};
5088     let DecoderMethod = "DecodeCopMemInstruction";
5089   }
5090   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
5091                  asm, "\t$cop, $CRd, $addr!", [], IndexModePre> {
5092     bits<13> addr;
5093     bits<4> cop;
5094     bits<4> CRd;
5095     let Inst{24} = 1; // P = 1
5096     let Inst{23} = addr{8};
5097     let Inst{22} = Dbit;
5098     let Inst{21} = 1; // W = 1
5099     let Inst{20} = load;
5100     let Inst{19-16} = addr{12-9};
5101     let Inst{15-12} = CRd;
5102     let Inst{11-8} = cop;
5103     let Inst{7-0} = addr{7-0};
5104     let DecoderMethod = "DecodeCopMemInstruction";
5105   }
5106   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5107                               postidx_imm8s4:$offset),
5108                  asm, "\t$cop, $CRd, $addr, $offset", [], IndexModePost> {
5109     bits<9> offset;
5110     bits<4> addr;
5111     bits<4> cop;
5112     bits<4> CRd;
5113     let Inst{24} = 0; // P = 0
5114     let Inst{23} = offset{8};
5115     let Inst{22} = Dbit;
5116     let Inst{21} = 1; // W = 1
5117     let Inst{20} = load;
5118     let Inst{19-16} = addr;
5119     let Inst{15-12} = CRd;
5120     let Inst{11-8} = cop;
5121     let Inst{7-0} = offset{7-0};
5122     let DecoderMethod = "DecodeCopMemInstruction";
5123   }
5124   def _OPTION : ACI<(outs),
5125                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5126                          coproc_option_imm:$option),
5127       asm, "\t$cop, $CRd, $addr, $option", []> {
5128     bits<8> option;
5129     bits<4> addr;
5130     bits<4> cop;
5131     bits<4> CRd;
5132     let Inst{24} = 0; // P = 0
5133     let Inst{23} = 1; // U = 1
5134     let Inst{22} = Dbit;
5135     let Inst{21} = 0; // W = 0
5136     let Inst{20} = load;
5137     let Inst{19-16} = addr;
5138     let Inst{15-12} = CRd;
5139     let Inst{11-8} = cop;
5140     let Inst{7-0} = option;
5141     let DecoderMethod = "DecodeCopMemInstruction";
5142   }
5143 }
5144 multiclass LdSt2Cop<bit load, bit Dbit, string asm, list<dag> pattern> {
5145   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
5146                        asm, "\t$cop, $CRd, $addr", pattern> {
5147     bits<13> addr;
5148     bits<4> cop;
5149     bits<4> CRd;
5150     let Inst{24} = 1; // P = 1
5151     let Inst{23} = addr{8};
5152     let Inst{22} = Dbit;
5153     let Inst{21} = 0; // W = 0
5154     let Inst{20} = load;
5155     let Inst{19-16} = addr{12-9};
5156     let Inst{15-12} = CRd;
5157     let Inst{11-8} = cop;
5158     let Inst{7-0} = addr{7-0};
5159     let DecoderMethod = "DecodeCopMemInstruction";
5160   }
5161   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
5162                     asm, "\t$cop, $CRd, $addr!", [], IndexModePre> {
5163     bits<13> addr;
5164     bits<4> cop;
5165     bits<4> CRd;
5166     let Inst{24} = 1; // P = 1
5167     let Inst{23} = addr{8};
5168     let Inst{22} = Dbit;
5169     let Inst{21} = 1; // W = 1
5170     let Inst{20} = load;
5171     let Inst{19-16} = addr{12-9};
5172     let Inst{15-12} = CRd;
5173     let Inst{11-8} = cop;
5174     let Inst{7-0} = addr{7-0};
5175     let DecoderMethod = "DecodeCopMemInstruction";
5176   }
5177   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5178                                  postidx_imm8s4:$offset),
5179                  asm, "\t$cop, $CRd, $addr, $offset", [], IndexModePost> {
5180     bits<9> offset;
5181     bits<4> addr;
5182     bits<4> cop;
5183     bits<4> CRd;
5184     let Inst{24} = 0; // P = 0
5185     let Inst{23} = offset{8};
5186     let Inst{22} = Dbit;
5187     let Inst{21} = 1; // W = 1
5188     let Inst{20} = load;
5189     let Inst{19-16} = addr;
5190     let Inst{15-12} = CRd;
5191     let Inst{11-8} = cop;
5192     let Inst{7-0} = offset{7-0};
5193     let DecoderMethod = "DecodeCopMemInstruction";
5194   }
5195   def _OPTION : ACInoP<(outs),
5196                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5197                             coproc_option_imm:$option),
5198       asm, "\t$cop, $CRd, $addr, $option", []> {
5199     bits<8> option;
5200     bits<4> addr;
5201     bits<4> cop;
5202     bits<4> CRd;
5203     let Inst{24} = 0; // P = 0
5204     let Inst{23} = 1; // U = 1
5205     let Inst{22} = Dbit;
5206     let Inst{21} = 0; // W = 0
5207     let Inst{20} = load;
5208     let Inst{19-16} = addr;
5209     let Inst{15-12} = CRd;
5210     let Inst{11-8} = cop;
5211     let Inst{7-0} = option;
5212     let DecoderMethod = "DecodeCopMemInstruction";
5213   }
5214 }
5215
5216 defm LDC   : LdStCop <1, 0, "ldc", [(int_arm_ldc imm:$cop, imm:$CRd, addrmode5:$addr)]>;
5217 defm LDCL  : LdStCop <1, 1, "ldcl", [(int_arm_ldcl imm:$cop, imm:$CRd, addrmode5:$addr)]>;
5218 defm LDC2  : LdSt2Cop<1, 0, "ldc2", [(int_arm_ldc2 imm:$cop, imm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5219 defm LDC2L : LdSt2Cop<1, 1, "ldc2l", [(int_arm_ldc2l imm:$cop, imm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5220
5221 defm STC   : LdStCop <0, 0, "stc", [(int_arm_stc imm:$cop, imm:$CRd, addrmode5:$addr)]>;
5222 defm STCL  : LdStCop <0, 1, "stcl", [(int_arm_stcl imm:$cop, imm:$CRd, addrmode5:$addr)]>;
5223 defm STC2  : LdSt2Cop<0, 0, "stc2", [(int_arm_stc2 imm:$cop, imm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5224 defm STC2L : LdSt2Cop<0, 1, "stc2l", [(int_arm_stc2l imm:$cop, imm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5225
5226 //===----------------------------------------------------------------------===//
5227 // Move between coprocessor and ARM core register.
5228 //
5229
5230 class MovRCopro<string opc, bit direction, dag oops, dag iops,
5231                 list<dag> pattern>
5232   : ABI<0b1110, oops, iops, NoItinerary, opc,
5233         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
5234   let Inst{20} = direction;
5235   let Inst{4} = 1;
5236
5237   bits<4> Rt;
5238   bits<4> cop;
5239   bits<3> opc1;
5240   bits<3> opc2;
5241   bits<4> CRm;
5242   bits<4> CRn;
5243
5244   let Inst{15-12} = Rt;
5245   let Inst{11-8}  = cop;
5246   let Inst{23-21} = opc1;
5247   let Inst{7-5}   = opc2;
5248   let Inst{3-0}   = CRm;
5249   let Inst{19-16} = CRn;
5250 }
5251
5252 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
5253                     (outs),
5254                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5255                          c_imm:$CRm, imm0_7:$opc2),
5256                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
5257                                   imm:$CRm, imm:$opc2)]>,
5258                     ComplexDeprecationPredicate<"MCR">;
5259 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
5260                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5261                         c_imm:$CRm, 0, pred:$p)>;
5262 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
5263                     (outs GPRwithAPSR:$Rt),
5264                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
5265                          imm0_7:$opc2), []>;
5266 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
5267                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
5268                         c_imm:$CRm, 0, pred:$p)>;
5269
5270 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
5271              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
5272
5273 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
5274                  list<dag> pattern>
5275   : ABXI<0b1110, oops, iops, NoItinerary,
5276          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
5277   let Inst{31-24} = 0b11111110;
5278   let Inst{20} = direction;
5279   let Inst{4} = 1;
5280
5281   bits<4> Rt;
5282   bits<4> cop;
5283   bits<3> opc1;
5284   bits<3> opc2;
5285   bits<4> CRm;
5286   bits<4> CRn;
5287
5288   let Inst{15-12} = Rt;
5289   let Inst{11-8}  = cop;
5290   let Inst{23-21} = opc1;
5291   let Inst{7-5}   = opc2;
5292   let Inst{3-0}   = CRm;
5293   let Inst{19-16} = CRn;
5294 }
5295
5296 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
5297                       (outs),
5298                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5299                            c_imm:$CRm, imm0_7:$opc2),
5300                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
5301                                      imm:$CRm, imm:$opc2)]>,
5302                       Requires<[IsARM,PreV8]>;
5303 def : ARMInstAlias<"mcr2 $cop, $opc1, $Rt, $CRn, $CRm",
5304                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5305                          c_imm:$CRm, 0)>;
5306 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
5307                       (outs GPRwithAPSR:$Rt),
5308                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
5309                            imm0_7:$opc2), []>,
5310                       Requires<[IsARM,PreV8]>;
5311 def : ARMInstAlias<"mrc2 $cop, $opc1, $Rt, $CRn, $CRm",
5312                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
5313                          c_imm:$CRm, 0)>;
5314
5315 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
5316                               imm:$CRm, imm:$opc2),
5317                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
5318
5319 class MovRRCopro<string opc, bit direction, dag oops, dag iops, list<dag>
5320                  pattern = []>
5321   : ABI<0b1100, oops, iops, NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm",
5322         pattern> {
5323
5324   let Inst{23-21} = 0b010;
5325   let Inst{20} = direction;
5326
5327   bits<4> Rt;
5328   bits<4> Rt2;
5329   bits<4> cop;
5330   bits<4> opc1;
5331   bits<4> CRm;
5332
5333   let Inst{15-12} = Rt;
5334   let Inst{19-16} = Rt2;
5335   let Inst{11-8}  = cop;
5336   let Inst{7-4}   = opc1;
5337   let Inst{3-0}   = CRm;
5338 }
5339
5340 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
5341                       (outs), (ins p_imm:$cop, imm0_15:$opc1, GPRnopc:$Rt,
5342                       GPRnopc:$Rt2, c_imm:$CRm),
5343                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
5344                                      GPRnopc:$Rt2, imm:$CRm)]>;
5345 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */,
5346                       (outs GPRnopc:$Rt, GPRnopc:$Rt2),
5347                       (ins p_imm:$cop, imm0_15:$opc1, c_imm:$CRm), []>;
5348
5349 class MovRRCopro2<string opc, bit direction, dag oops, dag iops,
5350                   list<dag> pattern = []>
5351   : ABXI<0b1100, oops, iops, NoItinerary,
5352          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern>,
5353     Requires<[IsARM,PreV8]> {
5354   let Inst{31-28} = 0b1111;
5355   let Inst{23-21} = 0b010;
5356   let Inst{20} = direction;
5357
5358   bits<4> Rt;
5359   bits<4> Rt2;
5360   bits<4> cop;
5361   bits<4> opc1;
5362   bits<4> CRm;
5363
5364   let Inst{15-12} = Rt;
5365   let Inst{19-16} = Rt2;
5366   let Inst{11-8}  = cop;
5367   let Inst{7-4}   = opc1;
5368   let Inst{3-0}   = CRm;
5369
5370   let DecoderMethod = "DecoderForMRRC2AndMCRR2";
5371 }
5372
5373 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
5374                         (outs), (ins p_imm:$cop, imm0_15:$opc1, GPRnopc:$Rt,
5375                         GPRnopc:$Rt2, c_imm:$CRm),
5376                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
5377                                         GPRnopc:$Rt2, imm:$CRm)]>;
5378
5379 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */,
5380                        (outs GPRnopc:$Rt, GPRnopc:$Rt2),
5381                        (ins p_imm:$cop, imm0_15:$opc1, c_imm:$CRm), []>;
5382
5383 //===----------------------------------------------------------------------===//
5384 // Move between special register and ARM core register
5385 //
5386
5387 // Move to ARM core register from Special Register
5388 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5389               "mrs", "\t$Rd, apsr", []> {
5390   bits<4> Rd;
5391   let Inst{23-16} = 0b00001111;
5392   let Unpredictable{19-17} = 0b111;
5393
5394   let Inst{15-12} = Rd;
5395
5396   let Inst{11-0} = 0b000000000000;
5397   let Unpredictable{11-0} = 0b110100001111;
5398 }
5399
5400 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p), 0>,
5401          Requires<[IsARM]>;
5402
5403 // The MRSsys instruction is the MRS instruction from the ARM ARM,
5404 // section B9.3.9, with the R bit set to 1.
5405 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5406                  "mrs", "\t$Rd, spsr", []> {
5407   bits<4> Rd;
5408   let Inst{23-16} = 0b01001111;
5409   let Unpredictable{19-16} = 0b1111;
5410
5411   let Inst{15-12} = Rd;
5412
5413   let Inst{11-0} = 0b000000000000;
5414   let Unpredictable{11-0} = 0b110100001111;
5415 }
5416
5417 // However, the MRS (banked register) system instruction (ARMv7VE) *does* have a
5418 // separate encoding (distinguished by bit 5.
5419 def MRSbanked : ABI<0b0001, (outs GPRnopc:$Rd), (ins banked_reg:$banked),
5420                     NoItinerary, "mrs", "\t$Rd, $banked", []>,
5421                 Requires<[IsARM, HasVirtualization]> {
5422   bits<6> banked;
5423   bits<4> Rd;
5424
5425   let Inst{23} = 0;
5426   let Inst{22} = banked{5}; // R bit
5427   let Inst{21-20} = 0b00;
5428   let Inst{19-16} = banked{3-0};
5429   let Inst{15-12} = Rd;
5430   let Inst{11-9} = 0b001;
5431   let Inst{8} = banked{4};
5432   let Inst{7-0} = 0b00000000;
5433 }
5434
5435 // Move from ARM core register to Special Register
5436 //
5437 // No need to have both system and application versions of MSR (immediate) or
5438 // MSR (register), the encodings are the same and the assembly parser has no way
5439 // to distinguish between them. The mask operand contains the special register
5440 // (R Bit) in bit 4 and bits 3-0 contains the mask with the fields to be
5441 // accessed in the special register.
5442 let Defs = [CPSR] in
5443 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
5444               "msr", "\t$mask, $Rn", []> {
5445   bits<5> mask;
5446   bits<4> Rn;
5447
5448   let Inst{23} = 0;
5449   let Inst{22} = mask{4}; // R bit
5450   let Inst{21-20} = 0b10;
5451   let Inst{19-16} = mask{3-0};
5452   let Inst{15-12} = 0b1111;
5453   let Inst{11-4} = 0b00000000;
5454   let Inst{3-0} = Rn;
5455 }
5456
5457 let Defs = [CPSR] in
5458 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  mod_imm:$imm), NoItinerary,
5459                "msr", "\t$mask, $imm", []> {
5460   bits<5> mask;
5461   bits<12> imm;
5462
5463   let Inst{23} = 0;
5464   let Inst{22} = mask{4}; // R bit
5465   let Inst{21-20} = 0b10;
5466   let Inst{19-16} = mask{3-0};
5467   let Inst{15-12} = 0b1111;
5468   let Inst{11-0} = imm;
5469 }
5470
5471 // However, the MSR (banked register) system instruction (ARMv7VE) *does* have a
5472 // separate encoding (distinguished by bit 5.
5473 def MSRbanked : ABI<0b0001, (outs), (ins banked_reg:$banked, GPRnopc:$Rn),
5474                     NoItinerary, "msr", "\t$banked, $Rn", []>,
5475                 Requires<[IsARM, HasVirtualization]> {
5476   bits<6> banked;
5477   bits<4> Rn;
5478
5479   let Inst{23} = 0;
5480   let Inst{22} = banked{5}; // R bit
5481   let Inst{21-20} = 0b10;
5482   let Inst{19-16} = banked{3-0};
5483   let Inst{15-12} = 0b1111;
5484   let Inst{11-9} = 0b001;
5485   let Inst{8} = banked{4};
5486   let Inst{7-4} = 0b0000;
5487   let Inst{3-0} = Rn;
5488 }
5489
5490 // Dynamic stack allocation yields a _chkstk for Windows targets.  These calls
5491 // are needed to probe the stack when allocating more than
5492 // 4k bytes in one go. Touching the stack at 4K increments is necessary to
5493 // ensure that the guard pages used by the OS virtual memory manager are
5494 // allocated in correct sequence.
5495 // The main point of having separate instruction are extra unmodelled effects
5496 // (compared to ordinary calls) like stack pointer change.
5497
5498 def win__chkstk : SDNode<"ARMISD::WIN__CHKSTK", SDTNone,
5499                       [SDNPHasChain, SDNPSideEffect]>;
5500 let usesCustomInserter = 1, Uses = [R4], Defs = [R4, SP] in
5501   def WIN__CHKSTK : PseudoInst<(outs), (ins), NoItinerary, [(win__chkstk)]>;
5502
5503 def win__dbzchk : SDNode<"ARMISD::WIN__DBZCHK", SDT_WIN__DBZCHK,
5504                          [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
5505 let usesCustomInserter = 1, Defs = [CPSR] in
5506   def WIN__DBZCHK : PseudoInst<(outs), (ins tGPR:$divisor), NoItinerary,
5507                                [(win__dbzchk tGPR:$divisor)]>;
5508
5509 //===----------------------------------------------------------------------===//
5510 // TLS Instructions
5511 //
5512
5513 // __aeabi_read_tp preserves the registers r1-r3.
5514 // This is a pseudo inst so that we can get the encoding right,
5515 // complete with fixup for the aeabi_read_tp function.
5516 // TPsoft is valid for ARM mode only, in case of Thumb mode a tTPsoft pattern
5517 // is defined in "ARMInstrThumb.td".
5518 let isCall = 1,
5519   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
5520   def TPsoft : ARMPseudoInst<(outs), (ins), 4, IIC_Br,
5521                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
5522 }
5523
5524 //===----------------------------------------------------------------------===//
5525 // SJLJ Exception handling intrinsics
5526 //   eh_sjlj_setjmp() is an instruction sequence to store the return
5527 //   address and save #0 in R0 for the non-longjmp case.
5528 //   Since by its nature we may be coming from some other function to get
5529 //   here, and we're using the stack frame for the containing function to
5530 //   save/restore registers, we can't keep anything live in regs across
5531 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
5532 //   when we get here from a longjmp(). We force everything out of registers
5533 //   except for our own input by listing the relevant registers in Defs. By
5534 //   doing so, we also cause the prologue/epilogue code to actively preserve
5535 //   all of the callee-saved resgisters, which is exactly what we want.
5536 //   A constant value is passed in $val, and we use the location as a scratch.
5537 //
5538 // These are pseudo-instructions and are lowered to individual MC-insts, so
5539 // no encoding information is necessary.
5540 let Defs =
5541   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
5542     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
5543   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5544   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5545                                NoItinerary,
5546                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5547                            Requires<[IsARM, HasVFP2]>;
5548 }
5549
5550 let Defs =
5551   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
5552   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5553   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5554                                    NoItinerary,
5555                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5556                                 Requires<[IsARM, NoVFP]>;
5557 }
5558
5559 // FIXME: Non-IOS version(s)
5560 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5561     Defs = [ R7, LR, SP ] in {
5562 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5563                              NoItinerary,
5564                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5565                                 Requires<[IsARM]>;
5566 }
5567
5568 let isBarrier = 1, hasSideEffects = 1, usesCustomInserter = 1 in
5569 def Int_eh_sjlj_setup_dispatch : PseudoInst<(outs), (ins), NoItinerary,
5570             [(ARMeh_sjlj_setup_dispatch)]>;
5571
5572 // eh.sjlj.dispatchsetup pseudo-instruction.
5573 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5574 // the pseudo is expanded (which happens before any passes that need the
5575 // instruction size).
5576 let isBarrier = 1 in
5577 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5578
5579
5580 //===----------------------------------------------------------------------===//
5581 // Non-Instruction Patterns
5582 //
5583
5584 // ARMv4 indirect branch using (MOVr PC, dst)
5585 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5586   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5587                     4, IIC_Br, [(brind GPR:$dst)],
5588                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5589                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5590
5591 // Large immediate handling.
5592
5593 // 32-bit immediate using two piece mod_imms or movw + movt.
5594 // This is a single pseudo instruction, the benefit is that it can be remat'd
5595 // as a single unit instead of having to handle reg inputs.
5596 // FIXME: Remove this when we can do generalized remat.
5597 let isReMaterializable = 1, isMoveImm = 1 in
5598 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5599                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5600                            Requires<[IsARM]>;
5601
5602 def LDRLIT_ga_abs : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iLoad_i,
5603                                [(set GPR:$dst, (ARMWrapper tglobaladdr:$src))]>,
5604                     Requires<[IsARM, DontUseMovt]>;
5605
5606 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5607 // It also makes it possible to rematerialize the instructions.
5608 // FIXME: Remove this when we can do generalized remat and when machine licm
5609 // can properly the instructions.
5610 let isReMaterializable = 1 in {
5611 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5612                               IIC_iMOVix2addpc,
5613                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5614                         Requires<[IsARM, UseMovt]>;
5615
5616 def LDRLIT_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5617                                  IIC_iLoadiALU,
5618                                  [(set GPR:$dst,
5619                                        (ARMWrapperPIC tglobaladdr:$addr))]>,
5620                       Requires<[IsARM, DontUseMovt]>;
5621
5622 let AddedComplexity = 10 in
5623 def LDRLIT_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5624                               NoItinerary,
5625                               [(set GPR:$dst,
5626                                     (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5627                           Requires<[IsARM, DontUseMovt]>;
5628
5629 let AddedComplexity = 10 in
5630 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5631                                 IIC_iMOVix2ld,
5632                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5633                     Requires<[IsARM, UseMovt]>;
5634 } // isReMaterializable
5635
5636 // The many different faces of TLS access.
5637 def : ARMPat<(ARMWrapper tglobaltlsaddr :$dst),
5638              (MOVi32imm tglobaltlsaddr :$dst)>,
5639       Requires<[IsARM, UseMovt]>;
5640
5641 def : Pat<(ARMWrapper tglobaltlsaddr:$src),
5642           (LDRLIT_ga_abs tglobaltlsaddr:$src)>,
5643       Requires<[IsARM, DontUseMovt]>;
5644
5645 def : Pat<(ARMWrapperPIC tglobaltlsaddr:$addr),
5646           (MOV_ga_pcrel tglobaltlsaddr:$addr)>, Requires<[IsARM, UseMovt]>;
5647
5648 def : Pat<(ARMWrapperPIC tglobaltlsaddr:$addr),
5649           (LDRLIT_ga_pcrel tglobaltlsaddr:$addr)>,
5650       Requires<[IsARM, DontUseMovt]>;
5651 let AddedComplexity = 10 in
5652 def : Pat<(load (ARMWrapperPIC tglobaltlsaddr:$addr)),
5653           (MOV_ga_pcrel_ldr tglobaltlsaddr:$addr)>,
5654       Requires<[IsARM, UseMovt]>;
5655
5656
5657 // ConstantPool, GlobalAddress, and JumpTable
5658 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5659 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5660             Requires<[IsARM, UseMovt]>;
5661 def : ARMPat<(ARMWrapper texternalsym :$dst), (MOVi32imm texternalsym :$dst)>,
5662             Requires<[IsARM, UseMovt]>;
5663 def : ARMPat<(ARMWrapperJT tjumptable:$dst),
5664              (LEApcrelJT tjumptable:$dst)>;
5665
5666 // TODO: add,sub,and, 3-instr forms?
5667
5668 // Tail calls. These patterns also apply to Thumb mode.
5669 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5670 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5671 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5672
5673 // Direct calls
5674 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5675 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5676              (BMOVPCB_CALL texternalsym:$func)>;
5677
5678 // zextload i1 -> zextload i8
5679 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5680 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5681
5682 // extload -> zextload
5683 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5684 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5685 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5686 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5687
5688 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5689
5690 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5691 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5692
5693 // smul* and smla*
5694 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5695                  (SMULBB GPR:$a, GPR:$b)>,
5696       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5697 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5698                  (SMULBT GPR:$a, GPR:$b)>,
5699       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5700 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5701                 (SMULTB GPR:$a, GPR:$b)>,
5702       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5703 def : ARMV5MOPat<(add GPR:$acc,
5704                       (mul sext_16_node:$a, sext_16_node:$b)),
5705                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>,
5706       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5707 def : ARMV5MOPat<(add GPR:$acc,
5708                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5709                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>,
5710       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5711 def : ARMV5MOPat<(add GPR:$acc,
5712                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5713                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>,
5714       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5715
5716 def : ARMV5TEPat<(int_arm_smulbb GPR:$a, GPR:$b),
5717                  (SMULBB GPR:$a, GPR:$b)>;
5718 def : ARMV5TEPat<(int_arm_smulbt GPR:$a, GPR:$b),
5719                  (SMULBT GPR:$a, GPR:$b)>;
5720 def : ARMV5TEPat<(int_arm_smultb GPR:$a, GPR:$b),
5721                  (SMULTB GPR:$a, GPR:$b)>;
5722 def : ARMV5TEPat<(int_arm_smultt GPR:$a, GPR:$b),
5723                  (SMULTT GPR:$a, GPR:$b)>;
5724 def : ARMV5TEPat<(int_arm_smulwb GPR:$a, GPR:$b),
5725                  (SMULWB GPR:$a, GPR:$b)>;
5726 def : ARMV5TEPat<(int_arm_smulwt GPR:$a, GPR:$b),
5727                  (SMULWT GPR:$a, GPR:$b)>;
5728
5729 def : ARMV5TEPat<(int_arm_smlabb GPR:$a, GPR:$b, GPR:$acc),
5730                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5731 def : ARMV5TEPat<(int_arm_smlabt GPR:$a, GPR:$b, GPR:$acc),
5732                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5733 def : ARMV5TEPat<(int_arm_smlatb GPR:$a, GPR:$b, GPR:$acc),
5734                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5735 def : ARMV5TEPat<(int_arm_smlatt GPR:$a, GPR:$b, GPR:$acc),
5736                  (SMLATT GPR:$a, GPR:$b, GPR:$acc)>;
5737 def : ARMV5TEPat<(int_arm_smlawb GPR:$a, GPR:$b, GPR:$acc),
5738                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5739 def : ARMV5TEPat<(int_arm_smlawt GPR:$a, GPR:$b, GPR:$acc),
5740                  (SMLAWT GPR:$a, GPR:$b, GPR:$acc)>;
5741
5742 // Pre-v7 uses MCR for synchronization barriers.
5743 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5744          Requires<[IsARM, HasV6]>;
5745
5746 // SXT/UXT with no rotate
5747 let AddedComplexity = 16 in {
5748 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5749 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5750 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5751 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5752                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5753 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5754                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5755 }
5756
5757 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5758 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5759
5760 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5761                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5762 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5763                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5764
5765 // Atomic load/store patterns
5766 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5767              (LDRBrs ldst_so_reg:$src)>;
5768 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5769              (LDRBi12 addrmode_imm12:$src)>;
5770 def : ARMPat<(atomic_load_16 addrmode3:$src),
5771              (LDRH addrmode3:$src)>;
5772 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5773              (LDRrs ldst_so_reg:$src)>;
5774 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5775              (LDRi12 addrmode_imm12:$src)>;
5776 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5777              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5778 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5779              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5780 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5781              (STRH GPR:$val, addrmode3:$ptr)>;
5782 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5783              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5784 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5785              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5786
5787
5788 //===----------------------------------------------------------------------===//
5789 // Thumb Support
5790 //
5791
5792 include "ARMInstrThumb.td"
5793
5794 //===----------------------------------------------------------------------===//
5795 // Thumb2 Support
5796 //
5797
5798 include "ARMInstrThumb2.td"
5799
5800 //===----------------------------------------------------------------------===//
5801 // Floating Point Support
5802 //
5803
5804 include "ARMInstrVFP.td"
5805
5806 //===----------------------------------------------------------------------===//
5807 // Advanced SIMD (NEON) Support
5808 //
5809
5810 include "ARMInstrNEON.td"
5811
5812 //===----------------------------------------------------------------------===//
5813 // Assembler aliases
5814 //
5815
5816 // Memory barriers
5817 def : InstAlias<"dmb", (DMB 0xf), 0>, Requires<[IsARM, HasDB]>;
5818 def : InstAlias<"dsb", (DSB 0xf), 0>, Requires<[IsARM, HasDB]>;
5819 def : InstAlias<"isb", (ISB 0xf), 0>, Requires<[IsARM, HasDB]>;
5820
5821 // System instructions
5822 def : MnemonicAlias<"swi", "svc">;
5823
5824 // Load / Store Multiple
5825 def : MnemonicAlias<"ldmfd", "ldm">;
5826 def : MnemonicAlias<"ldmia", "ldm">;
5827 def : MnemonicAlias<"ldmea", "ldmdb">;
5828 def : MnemonicAlias<"stmfd", "stmdb">;
5829 def : MnemonicAlias<"stmia", "stm">;
5830 def : MnemonicAlias<"stmea", "stm">;
5831
5832 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT with the
5833 // input operands swapped when the shift amount is zero (i.e., unspecified).
5834 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5835                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p), 0>,
5836         Requires<[IsARM, HasV6]>;
5837 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5838                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rm, GPRnopc:$Rn, 0, pred:$p), 0>,
5839         Requires<[IsARM, HasV6]>;
5840
5841 // PUSH/POP aliases for STM/LDM
5842 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5843 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5844
5845 // SSAT/USAT optional shift operand.
5846 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5847                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5848 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5849                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5850
5851
5852 // Extend instruction optional rotate operand.
5853 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5854                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5855 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5856                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5857 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5858                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5859 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5860                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5861 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5862                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5863 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5864                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5865
5866 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5867                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5868 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5869                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5870 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5871                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5872 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5873                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5874 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5875                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5876 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5877                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5878
5879
5880 // RFE aliases
5881 def : MnemonicAlias<"rfefa", "rfeda">;
5882 def : MnemonicAlias<"rfeea", "rfedb">;
5883 def : MnemonicAlias<"rfefd", "rfeia">;
5884 def : MnemonicAlias<"rfeed", "rfeib">;
5885 def : MnemonicAlias<"rfe", "rfeia">;
5886
5887 // SRS aliases
5888 def : MnemonicAlias<"srsfa", "srsib">;
5889 def : MnemonicAlias<"srsea", "srsia">;
5890 def : MnemonicAlias<"srsfd", "srsdb">;
5891 def : MnemonicAlias<"srsed", "srsda">;
5892 def : MnemonicAlias<"srs", "srsia">;
5893
5894 // QSAX == QSUBADDX
5895 def : MnemonicAlias<"qsubaddx", "qsax">;
5896 // SASX == SADDSUBX
5897 def : MnemonicAlias<"saddsubx", "sasx">;
5898 // SHASX == SHADDSUBX
5899 def : MnemonicAlias<"shaddsubx", "shasx">;
5900 // SHSAX == SHSUBADDX
5901 def : MnemonicAlias<"shsubaddx", "shsax">;
5902 // SSAX == SSUBADDX
5903 def : MnemonicAlias<"ssubaddx", "ssax">;
5904 // UASX == UADDSUBX
5905 def : MnemonicAlias<"uaddsubx", "uasx">;
5906 // UHASX == UHADDSUBX
5907 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5908 // UHSAX == UHSUBADDX
5909 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5910 // UQASX == UQADDSUBX
5911 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5912 // UQSAX == UQSUBADDX
5913 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5914 // USAX == USUBADDX
5915 def : MnemonicAlias<"usubaddx", "usax">;
5916
5917 // "mov Rd, mod_imm_not" can be handled via "mvn" in assembly, just like
5918 // for isel.
5919 def : ARMInstSubst<"mov${s}${p} $Rd, $imm",
5920                    (MVNi rGPR:$Rd, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5921 def : ARMInstSubst<"mvn${s}${p} $Rd, $imm",
5922                    (MOVi rGPR:$Rd, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5923 // Same for AND <--> BIC
5924 def : ARMInstSubst<"bic${s}${p} $Rd, $Rn, $imm",
5925                    (ANDri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm,
5926                           pred:$p, cc_out:$s)>;
5927 def : ARMInstSubst<"bic${s}${p} $Rdn, $imm",
5928                    (ANDri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm,
5929                           pred:$p, cc_out:$s)>;
5930 def : ARMInstSubst<"and${s}${p} $Rd, $Rn, $imm",
5931                    (BICri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm,
5932                           pred:$p, cc_out:$s)>;
5933 def : ARMInstSubst<"and${s}${p} $Rdn, $imm",
5934                    (BICri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm,
5935                           pred:$p, cc_out:$s)>;
5936
5937 // Likewise, "add Rd, mod_imm_neg" -> sub
5938 def : ARMInstSubst<"add${s}${p} $Rd, $Rn, $imm",
5939                  (SUBri GPR:$Rd, GPR:$Rn, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5940 def : ARMInstSubst<"add${s}${p} $Rd, $imm",
5941                  (SUBri GPR:$Rd, GPR:$Rd, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5942 // Likewise, "sub Rd, mod_imm_neg" -> add
5943 def : ARMInstSubst<"sub${s}${p} $Rd, $Rn, $imm",
5944                  (ADDri GPR:$Rd, GPR:$Rn, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5945 def : ARMInstSubst<"sub${s}${p} $Rd, $imm",
5946                  (ADDri GPR:$Rd, GPR:$Rd, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5947
5948
5949 def : ARMInstSubst<"adc${s}${p} $Rd, $Rn, $imm",
5950                  (SBCri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5951 def : ARMInstSubst<"adc${s}${p} $Rdn, $imm",
5952                  (SBCri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5953 def : ARMInstSubst<"sbc${s}${p} $Rd, $Rn, $imm",
5954                  (ADCri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5955 def : ARMInstSubst<"sbc${s}${p} $Rdn, $imm",
5956                  (ADCri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5957
5958 // Same for CMP <--> CMN via mod_imm_neg
5959 def : ARMInstSubst<"cmp${p} $Rd, $imm",
5960                    (CMNri rGPR:$Rd, mod_imm_neg:$imm, pred:$p)>;
5961 def : ARMInstSubst<"cmn${p} $Rd, $imm",
5962                    (CMPri rGPR:$Rd, mod_imm_neg:$imm, pred:$p)>;
5963
5964 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5965 // LSR, ROR, and RRX instructions.
5966 // FIXME: We need C++ parser hooks to map the alias to the MOV
5967 //        encoding. It seems we should be able to do that sort of thing
5968 //        in tblgen, but it could get ugly.
5969 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5970 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5971                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5972                              cc_out:$s)>;
5973 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5974                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5975                              cc_out:$s)>;
5976 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5977                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5978                              cc_out:$s)>;
5979 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5980                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5981                              cc_out:$s)>;
5982 }
5983 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5984                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5985 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5986 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5987                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5988                              cc_out:$s)>;
5989 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5990                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5991                              cc_out:$s)>;
5992 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5993                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5994                              cc_out:$s)>;
5995 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5996                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5997                              cc_out:$s)>;
5998 }
5999
6000 // "neg" is and alias for "rsb rd, rn, #0"
6001 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
6002                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
6003
6004 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
6005 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
6006          Requires<[IsARM, NoV6]>;
6007
6008 // MUL/UMLAL/SMLAL/UMULL/SMULL are available on all arches, but
6009 // the instruction definitions need difference constraints pre-v6.
6010 // Use these aliases for the assembly parsing on pre-v6.
6011 def : InstAlias<"mul${s}${p} $Rd, $Rn, $Rm",
6012             (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s), 0>,
6013          Requires<[IsARM, NoV6]>;
6014 def : InstAlias<"mla${s}${p} $Rd, $Rn, $Rm, $Ra",
6015             (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
6016              pred:$p, cc_out:$s), 0>,
6017          Requires<[IsARM, NoV6]>;
6018 def : InstAlias<"smlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
6019             (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
6020          Requires<[IsARM, NoV6]>;
6021 def : InstAlias<"umlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
6022             (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
6023          Requires<[IsARM, NoV6]>;
6024 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
6025             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
6026          Requires<[IsARM, NoV6]>;
6027 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
6028             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
6029          Requires<[IsARM, NoV6]>;
6030
6031 // 'it' blocks in ARM mode just validate the predicates. The IT itself
6032 // is discarded.
6033 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>,
6034          ComplexDeprecationPredicate<"IT">;
6035
6036 let mayLoad = 1, mayStore =1, hasSideEffects = 1 in
6037 def SPACE : PseudoInst<(outs GPR:$Rd), (ins i32imm:$size, GPR:$Rn),
6038                        NoItinerary,
6039                        [(set GPR:$Rd, (int_arm_space imm:$size, GPR:$Rn))]>;
6040
6041 //===----------------------------------
6042 // Atomic cmpxchg for -O0
6043 //===----------------------------------
6044
6045 // The fast register allocator used during -O0 inserts spills to cover any VRegs
6046 // live across basic block boundaries. When this happens between an LDXR and an
6047 // STXR it can clear the exclusive monitor, causing all cmpxchg attempts to
6048 // fail.
6049
6050 // Unfortunately, this means we have to have an alternative (expanded
6051 // post-regalloc) path for -O0 compilations. Fortunately this path can be
6052 // significantly more naive than the standard expansion: we conservatively
6053 // assume seq_cst, strong cmpxchg and omit clrex on failure.
6054
6055 let Constraints = "@earlyclobber $Rd,@earlyclobber $status",
6056     mayLoad = 1, mayStore = 1 in {
6057 def CMP_SWAP_8 : PseudoInst<(outs GPR:$Rd, GPR:$status),
6058                             (ins GPR:$addr, GPR:$desired, GPR:$new),
6059                             NoItinerary, []>, Sched<[]>;
6060
6061 def CMP_SWAP_16 : PseudoInst<(outs GPR:$Rd, GPR:$status),
6062                              (ins GPR:$addr, GPR:$desired, GPR:$new),
6063                              NoItinerary, []>, Sched<[]>;
6064
6065 def CMP_SWAP_32 : PseudoInst<(outs GPR:$Rd, GPR:$status),
6066                              (ins GPR:$addr, GPR:$desired, GPR:$new),
6067                              NoItinerary, []>, Sched<[]>;
6068
6069 def CMP_SWAP_64 : PseudoInst<(outs GPRPair:$Rd, GPR:$status),
6070                              (ins GPR:$addr, GPRPair:$desired, GPRPair:$new),
6071                              NoItinerary, []>, Sched<[]>;
6072 }
6073
6074 def CompilerBarrier : PseudoInst<(outs), (ins i32imm:$ordering), NoItinerary,
6075                                  [(atomic_fence imm:$ordering, 0)]> {
6076   let hasSideEffects = 1;
6077   let Size = 0;
6078   let AsmString = "@ COMPILER BARRIER";
6079 }