lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32>,
  20                                            SDTCisVT<1, i32> ]>;
  21 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  22 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  23                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  24                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  25
  26 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  27
  28 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  29
  30 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  31                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  32                                     SDTCisVT<3, i32>]>;
  33
  34 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  35                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  36
  37 def SDT_ARMBrJT    : SDTypeProfile<0, 2,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 3,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55 def SDT_ARMFCmp    : SDTypeProfile<0, 3, [SDTCisSameAs<0, 1>,
  56                                           SDTCisVT<2, i32>]>;
  57
  58 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  59                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  60
  61 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  62 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  63                                                  SDTCisInt<2>]>;
  64 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  65 def SDT_ARMEH_SJLJ_SetupDispatch: SDTypeProfile<0, 0, []>;
  66
  67 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  68
  69 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  70                                            SDTCisInt<1>]>;
  71
  72 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  73
  74 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  75                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  76
  77 def SDT_WIN__DBZCHK : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  78
  79 def SDT_ARMMEMCPY  : SDTypeProfile<2, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  80                                           SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  81                                           SDTCisVT<4, i32>]>;
  82
  83 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  84                                             [SDTCisSameAs<0, 2>,
  85                                              SDTCisSameAs<0, 3>,
  86                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  87
  88 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  89 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  90                                             [SDTCisSameAs<0, 2>,
  91                                              SDTCisSameAs<0, 3>,
  92                                              SDTCisInt<0>,
  93                                              SDTCisVT<1, i32>,
  94                                              SDTCisVT<4, i32>]>;
  95
  96 def SDT_LongMac  : SDTypeProfile<2, 4, [SDTCisVT<0, i32>,
  97                                         SDTCisSameAs<0, 1>,
  98                                         SDTCisSameAs<0, 2>,
  99                                         SDTCisSameAs<0, 3>,
 100                                         SDTCisSameAs<0, 4>,
 101                                         SDTCisSameAs<0, 5>]>;
 102
 103 def ARMSmlald        : SDNode<"ARMISD::SMLALD", SDT_LongMac>;
 104 def ARMSmlaldx       : SDNode<"ARMISD::SMLALDX", SDT_LongMac>;
 105 def ARMSmlsld        : SDNode<"ARMISD::SMLSLD", SDT_LongMac>;
 106 def ARMSmlsldx       : SDNode<"ARMISD::SMLSLDX", SDT_LongMac>;
 107
 108 // Node definitions.
 109 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
 110 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
 111 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntUnaryOp>;
 112
 113 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 114                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 115 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 116                               [SDNPHasChain, SDNPSideEffect,
 117                                SDNPOptInGlue, SDNPOutGlue]>;
 118 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 119                                 SDT_ARMStructByVal,
 120                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 121                                  SDNPMayStore, SDNPMayLoad]>;
 122
 123 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 124                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 125                                SDNPVariadic]>;
 126 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 127                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 128                                SDNPVariadic]>;
 129 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 130                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 131                                SDNPVariadic]>;
 132
 133 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 134                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 135 def ARMintretflag    : SDNode<"ARMISD::INTRET_FLAG", SDT_ARMcall,
 136                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 137 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 138                               [SDNPInGlue]>;
 139
 140 def ARMssatnoshift   : SDNode<"ARMISD::SSAT", SDTIntSatNoShOp, []>;
 141
 142 def ARMusatnoshift   : SDNode<"ARMISD::USAT", SDTIntSatNoShOp, []>;
 143
 144 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 145                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 146
 147 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 148                               [SDNPHasChain]>;
 149 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 150                               [SDNPHasChain]>;
 151
 152 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 153                               [SDNPHasChain]>;
 154
 155 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 156                               [SDNPOutGlue]>;
 157
 158 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 159                               [SDNPOutGlue]>;
 160
 161 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 162                               [SDNPOutGlue, SDNPCommutative]>;
 163
 164 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 165
 166 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 167 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 168 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 169
 170 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 171                               [SDNPCommutative]>;
 172 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 173 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 174 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 175
 176 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 177 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 178                                SDT_ARMEH_SJLJ_Setjmp,
 179                                [SDNPHasChain, SDNPSideEffect]>;
 180 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 181                                SDT_ARMEH_SJLJ_Longjmp,
 182                                [SDNPHasChain, SDNPSideEffect]>;
 183 def ARMeh_sjlj_setup_dispatch: SDNode<"ARMISD::EH_SJLJ_SETUP_DISPATCH",
 184                                       SDT_ARMEH_SJLJ_SetupDispatch,
 185                                       [SDNPHasChain, SDNPSideEffect]>;
 186
 187 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 188                                [SDNPHasChain, SDNPSideEffect]>;
 189 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 190                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 191
 192 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 193                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 194
 195 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 196
 197 def ARMmemcopy : SDNode<"ARMISD::MEMCPY", SDT_ARMMEMCPY,
 198                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 199                          SDNPMayStore, SDNPMayLoad]>;
 200
 201 def ARMsmulwb       : SDNode<"ARMISD::SMULWB", SDTIntBinOp, []>;
 202 def ARMsmulwt       : SDNode<"ARMISD::SMULWT", SDTIntBinOp, []>;
 203 def ARMsmlalbb      : SDNode<"ARMISD::SMLALBB", SDT_LongMac, []>;
 204 def ARMsmlalbt      : SDNode<"ARMISD::SMLALBT", SDT_LongMac, []>;
 205 def ARMsmlaltb      : SDNode<"ARMISD::SMLALTB", SDT_LongMac, []>;
 206 def ARMsmlaltt      : SDNode<"ARMISD::SMLALTT", SDT_LongMac, []>;
 207
 208 //===----------------------------------------------------------------------===//
 209 // ARM Instruction Predicate Definitions.
 210 //
 211 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 212                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 213 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 214 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">,
 215                                  AssemblerPredicate<"HasV5TOps", "armv5t">;
 216 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 217                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 218 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 219                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 220 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 221 def HasV6M           : Predicate<"Subtarget->hasV6MOps()">,
 222                                  AssemblerPredicate<"HasV6MOps",
 223                                                     "armv6m or armv6t2">;
 224 def HasV8MBaseline   : Predicate<"Subtarget->hasV8MBaselineOps()">,
 225                                  AssemblerPredicate<"HasV8MBaselineOps",
 226                                                     "armv8m.base">;
 227 def HasV8MMainline   : Predicate<"Subtarget->hasV8MMainlineOps()">,
 228                                  AssemblerPredicate<"HasV8MMainlineOps",
 229                                                     "armv8m.main">;
 230 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 231                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 232 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 233 def HasV6K           : Predicate<"Subtarget->hasV6KOps()">,
 234                                  AssemblerPredicate<"HasV6KOps", "armv6k">;
 235 def NoV6K            : Predicate<"!Subtarget->hasV6KOps()">;
 236 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 237                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 238 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 239                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 240 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 241                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 242 def HasV8_1a         : Predicate<"Subtarget->hasV8_1aOps()">,
 243                                  AssemblerPredicate<"HasV8_1aOps", "armv8.1a">;
 244 def HasV8_2a         : Predicate<"Subtarget->hasV8_2aOps()">,
 245                                  AssemblerPredicate<"HasV8_2aOps", "armv8.2a">;
 246 def HasV8_3a         : Predicate<"Subtarget->hasV8_3aOps()">,
 247                                  AssemblerPredicate<"HasV8_3aOps", "armv8.3a">;
 248 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 249 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 250                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 251 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 252                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 253 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 254                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 255 def HasDPVFP         : Predicate<"!Subtarget->isFPOnlySP()">,
 256                                  AssemblerPredicate<"!FeatureVFPOnlySP",
 257                                                     "double precision VFP">;
 258 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
 259                                  AssemblerPredicate<"FeatureFPARMv8", "FPARMv8">;
 260 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 261                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 262 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
 263                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
 264 def HasDotProd       : Predicate<"Subtarget->hasDotProd()">,
 265                                  AssemblerPredicate<"FeatureDotProd", "dotprod">;
 266 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
 267                                  AssemblerPredicate<"FeatureCRC", "crc">;
 268 def HasRAS           : Predicate<"Subtarget->hasRAS()">,
 269                                  AssemblerPredicate<"FeatureRAS", "ras">;
 270 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 271                                  AssemblerPredicate<"FeatureFP16","half-float conversions">;
 272 def HasFullFP16      : Predicate<"Subtarget->hasFullFP16()">,
 273                                  AssemblerPredicate<"FeatureFullFP16","full half-float">;
 274 def HasDivideInThumb : Predicate<"Subtarget->hasDivideInThumbMode()">,
 275                                  AssemblerPredicate<"FeatureHWDivThumb", "divide in THUMB">;
 276 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 277                                  AssemblerPredicate<"FeatureHWDivARM", "divide in ARM">;
 278 def HasDSP           : Predicate<"Subtarget->hasDSP()">,
 279                                  AssemblerPredicate<"FeatureDSP", "dsp">;
 280 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 281                                  AssemblerPredicate<"FeatureDB",
 282                                                     "data-barriers">;
 283 def HasDFB           : Predicate<"Subtarget->hasFullDataBarrier()">,
 284                                  AssemblerPredicate<"FeatureDFB",
 285                                                     "full-data-barrier">;
 286 def HasV7Clrex  : Predicate<"Subtarget->hasV7Clrex()">,
 287                             AssemblerPredicate<"FeatureV7Clrex",
 288                                                "v7 clrex">;
 289 def HasAcquireRelease : Predicate<"Subtarget->hasAcquireRelease()">,
 290                                   AssemblerPredicate<"FeatureAcquireRelease",
 291                                                      "acquire/release">;
 292 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 293                                  AssemblerPredicate<"FeatureMP",
 294                                                     "mp-extensions">;
 295 def HasVirtualization: Predicate<"false">,
 296                                  AssemblerPredicate<"FeatureVirtualization",
 297                                                    "virtualization-extensions">;
 298 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 299                                  AssemblerPredicate<"FeatureTrustZone",
 300                                                     "TrustZone">;
 301 def Has8MSecExt      : Predicate<"Subtarget->has8MSecExt()">,
 302                                  AssemblerPredicate<"Feature8MSecExt",
 303                                                     "ARMv8-M Security Extensions">;
 304 def HasZCZ           : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 305 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 306 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 307 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 308                                  AssemblerPredicate<"ModeThumb", "thumb">;
 309 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 310 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 311                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 312                                                     "thumb2">;
 313 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 314                                  AssemblerPredicate<"FeatureMClass", "armv*m">;
 315 def IsNotMClass      : Predicate<"!Subtarget->isMClass()">,
 316                                  AssemblerPredicate<"!FeatureMClass",
 317                                                     "!armv*m">;
 318 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 319                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 320 def IsMachO          : Predicate<"Subtarget->isTargetMachO()">;
 321 def IsNotMachO       : Predicate<"!Subtarget->isTargetMachO()">;
 322 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 323 def IsWindows        : Predicate<"Subtarget->isTargetWindows()">;
 324 def IsNotWindows     : Predicate<"!Subtarget->isTargetWindows()">;
 325 def IsReadTPHard     : Predicate<"Subtarget->isReadTPHard()">;
 326 def IsReadTPSoft     : Predicate<"!Subtarget->isReadTPHard()">;
 327 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 328                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 329 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 330
 331 def UseNegativeImmediates :
 332   Predicate<"false">,
 333             AssemblerPredicate<"!FeatureNoNegativeImmediates",
 334                                "NegativeImmediates">;
 335
 336 // FIXME: Eventually this will be just "hasV6T2Ops".
 337 let RecomputePerFunction = 1 in {
 338   def UseMovt          : Predicate<"Subtarget->useMovt(*MF)">;
 339   def DontUseMovt      : Predicate<"!Subtarget->useMovt(*MF)">;
 340   def UseMovtInPic          : Predicate<"Subtarget->useMovt(*MF) && Subtarget->allowPositionIndependentMovt()">;
 341   def DontUseMovtInPic      : Predicate<"!Subtarget->useMovt(*MF) || !Subtarget->allowPositionIndependentMovt()">;
 342 }
 343 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 344 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 345
 346 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 347 // But only select them if more precision in FP computation is allowed.
 348 // Do not use them for Darwin platforms.
 349 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 350                                  " FPOpFusion::Fast && "
 351                                  " Subtarget->hasVFP4()) && "
 352                                  "!Subtarget->isTargetDarwin()">;
 353 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 354                                  " FPOpFusion::Fast &&"
 355                                  " Subtarget->hasVFP4()) || "
 356                                  "Subtarget->isTargetDarwin()">;
 357
 358 def HasFastVGETLNi32 : Predicate<"!Subtarget->hasSlowVGETLNi32()">;
 359 def HasSlowVGETLNi32 : Predicate<"Subtarget->hasSlowVGETLNi32()">;
 360
 361 def HasFastVDUP32 : Predicate<"!Subtarget->hasSlowVDUP32()">;
 362 def HasSlowVDUP32 : Predicate<"Subtarget->hasSlowVDUP32()">;
 363
 364 def UseVMOVSR : Predicate<"Subtarget->preferVMOVSR() ||"
 365                           "!Subtarget->useNEONForSinglePrecisionFP()">;
 366 def DontUseVMOVSR : Predicate<"!Subtarget->preferVMOVSR() &&"
 367                               "Subtarget->useNEONForSinglePrecisionFP()">;
 368
 369 let RecomputePerFunction = 1 in {
 370   def IsLE             : Predicate<"MF->getDataLayout().isLittleEndian()">;
 371   def IsBE             : Predicate<"MF->getDataLayout().isBigEndian()">;
 372 }
 373
 374 def GenExecuteOnly : Predicate<"Subtarget->genExecuteOnly()">;
 375
 376 //===----------------------------------------------------------------------===//
 377 // ARM Flag Definitions.
 378
 379 class RegConstraint<string C> {
 380   string Constraints = C;
 381 }
 382
 383 //===----------------------------------------------------------------------===//
 384 //  ARM specific transformation functions and pattern fragments.
 385 //
 386
 387 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 388 def imm_neg_XFORM : SDNodeXForm<imm, [{
 389   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), SDLoc(N), MVT::i32);
 390 }]>;
 391
 392 // imm_not_XFORM - Return the complement of a i32 immediate value.
 393 def imm_not_XFORM : SDNodeXForm<imm, [{
 394   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), SDLoc(N), MVT::i32);
 395 }]>;
 396
 397 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 398 def imm16_31 : ImmLeaf<i32, [{
 399   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 400 }]>;
 401
 402 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 403 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 404   if (CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17)
 405     return true;
 406
 407   if (N->getOpcode() != ISD::SRA)
 408     return false;
 409   if (N->getOperand(0).getOpcode() != ISD::SHL)
 410     return false;
 411
 412   auto *ShiftVal = dyn_cast<ConstantSDNode>(N->getOperand(1));
 413   if (!ShiftVal || ShiftVal->getZExtValue() != 16)
 414     return false;
 415
 416   ShiftVal = dyn_cast<ConstantSDNode>(N->getOperand(0)->getOperand(1));
 417   if (!ShiftVal || ShiftVal->getZExtValue() != 16)
 418     return false;
 419
 420   return true;
 421 }]>;
 422
 423 /// Split a 32-bit immediate into two 16 bit parts.
 424 def hi16 : SDNodeXForm<imm, [{
 425   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, SDLoc(N),
 426                                    MVT::i32);
 427 }]>;
 428
 429 def lo16AllZero : PatLeaf<(i32 imm), [{
 430   // Returns true if all low 16-bits are 0.
 431   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 432 }], hi16>;
 433
 434 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 435 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 436
 437 // An 'and' node with a single use.
 438 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 439   return N->hasOneUse();
 440 }]>;
 441
 442 // An 'xor' node with a single use.
 443 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 444   return N->hasOneUse();
 445 }]>;
 446
 447 // An 'fmul' node with a single use.
 448 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 449   return N->hasOneUse();
 450 }]>;
 451
 452 // An 'fadd' node which checks for single non-hazardous use.
 453 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 454   return hasNoVMLxHazardUse(N);
 455 }]>;
 456
 457 // An 'fsub' node which checks for single non-hazardous use.
 458 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 459   return hasNoVMLxHazardUse(N);
 460 }]>;
 461
 462 //===----------------------------------------------------------------------===//
 463 // Operand Definitions.
 464 //
 465
 466 // Immediate operands with a shared generic asm render method.
 467 class ImmAsmOperand<int Low, int High> : AsmOperandClass {
 468   let RenderMethod = "addImmOperands";
 469   let PredicateMethod = "isImmediate<" # Low # "," # High # ">";
 470   let DiagnosticString = "operand must be an immediate in the range [" # Low # "," # High # "]";
 471 }
 472
 473 class ImmAsmOperandMinusOne<int Low, int High> : AsmOperandClass {
 474   let PredicateMethod = "isImmediate<" # Low # "," # High # ">";
 475   let DiagnosticType = "ImmRange" # Low # "_" # High;
 476   let DiagnosticString = "operand must be an immediate in the range [" # Low # "," # High # "]";
 477 }
 478
 479 // Operands that are part of a memory addressing mode.
 480 class MemOperand : Operand<i32> { let OperandType = "OPERAND_MEMORY"; }
 481
 482 // Branch target.
 483 // FIXME: rename brtarget to t2_brtarget
 484 def brtarget : Operand<OtherVT> {
 485   let EncoderMethod = "getBranchTargetOpValue";
 486   let OperandType = "OPERAND_PCREL";
 487   let DecoderMethod = "DecodeT2BROperand";
 488 }
 489
 490 // Branches targeting ARM-mode must be divisible by 4 if they're a raw
 491 // immediate.
 492 def ARMBranchTarget : AsmOperandClass {
 493   let Name = "ARMBranchTarget";
 494 }
 495
 496 // Branches targeting Thumb-mode must be divisible by 2 if they're a raw
 497 // immediate.
 498 def ThumbBranchTarget : AsmOperandClass {
 499   let Name = "ThumbBranchTarget";
 500 }
 501
 502 def arm_br_target : Operand<OtherVT> {
 503   let ParserMatchClass = ARMBranchTarget;
 504   let EncoderMethod = "getARMBranchTargetOpValue";
 505   let OperandType = "OPERAND_PCREL";
 506 }
 507
 508 // Call target for ARM. Handles conditional/unconditional
 509 // FIXME: rename bl_target to t2_bltarget?
 510 def arm_bl_target : Operand<i32> {
 511   let ParserMatchClass = ARMBranchTarget;
 512   let EncoderMethod = "getARMBLTargetOpValue";
 513   let OperandType = "OPERAND_PCREL";
 514 }
 515
 516 // Target for BLX *from* ARM mode.
 517 def arm_blx_target : Operand<i32> {
 518   let ParserMatchClass = ThumbBranchTarget;
 519   let EncoderMethod = "getARMBLXTargetOpValue";
 520   let OperandType = "OPERAND_PCREL";
 521 }
 522
 523 // A list of registers separated by comma. Used by load/store multiple.
 524 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 525 def reglist : Operand<i32> {
 526   let EncoderMethod = "getRegisterListOpValue";
 527   let ParserMatchClass = RegListAsmOperand;
 528   let PrintMethod = "printRegisterList";
 529   let DecoderMethod = "DecodeRegListOperand";
 530 }
 531
 532 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 533
 534 def DPRRegListAsmOperand : AsmOperandClass {
 535   let Name = "DPRRegList";
 536   let DiagnosticType = "DPR_RegList";
 537 }
 538 def dpr_reglist : Operand<i32> {
 539   let EncoderMethod = "getRegisterListOpValue";
 540   let ParserMatchClass = DPRRegListAsmOperand;
 541   let PrintMethod = "printRegisterList";
 542   let DecoderMethod = "DecodeDPRRegListOperand";
 543 }
 544
 545 def SPRRegListAsmOperand : AsmOperandClass {
 546   let Name = "SPRRegList";
 547   let DiagnosticString = "operand must be a list of registers in range [s0, s31]";
 548 }
 549 def spr_reglist : Operand<i32> {
 550   let EncoderMethod = "getRegisterListOpValue";
 551   let ParserMatchClass = SPRRegListAsmOperand;
 552   let PrintMethod = "printRegisterList";
 553   let DecoderMethod = "DecodeSPRRegListOperand";
 554 }
 555
 556 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 557 def cpinst_operand : Operand<i32> {
 558   let PrintMethod = "printCPInstOperand";
 559 }
 560
 561 // Local PC labels.
 562 def pclabel : Operand<i32> {
 563   let PrintMethod = "printPCLabel";
 564 }
 565
 566 // ADR instruction labels.
 567 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 568 def adrlabel : Operand<i32> {
 569   let EncoderMethod = "getAdrLabelOpValue";
 570   let ParserMatchClass = AdrLabelAsmOperand;
 571   let PrintMethod = "printAdrLabelOperand<0>";
 572 }
 573
 574 def neon_vcvt_imm32 : Operand<i32> {
 575   let EncoderMethod = "getNEONVcvtImm32OpValue";
 576   let DecoderMethod = "DecodeVCVTImmOperand";
 577 }
 578
 579 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 580 def rot_imm_XFORM: SDNodeXForm<imm, [{
 581   switch (N->getZExtValue()){
 582   default: llvm_unreachable(nullptr);
 583   case 0:  return CurDAG->getTargetConstant(0, SDLoc(N), MVT::i32);
 584   case 8:  return CurDAG->getTargetConstant(1, SDLoc(N), MVT::i32);
 585   case 16: return CurDAG->getTargetConstant(2, SDLoc(N), MVT::i32);
 586   case 24: return CurDAG->getTargetConstant(3, SDLoc(N), MVT::i32);
 587   }
 588 }]>;
 589 def RotImmAsmOperand : AsmOperandClass {
 590   let Name = "RotImm";
 591   let ParserMethod = "parseRotImm";
 592 }
 593 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 594     int32_t v = N->getZExtValue();
 595     return v == 8 || v == 16 || v == 24; }],
 596     rot_imm_XFORM> {
 597   let PrintMethod = "printRotImmOperand";
 598   let ParserMatchClass = RotImmAsmOperand;
 599 }
 600
 601 // shift_imm: An integer that encodes a shift amount and the type of shift
 602 // (asr or lsl). The 6-bit immediate encodes as:
 603 //    {5}     0 ==> lsl
 604 //            1     asr
 605 //    {4-0}   imm5 shift amount.
 606 //            asr #32 encoded as imm5 == 0.
 607 def ShifterImmAsmOperand : AsmOperandClass {
 608   let Name = "ShifterImm";
 609   let ParserMethod = "parseShifterImm";
 610 }
 611 def shift_imm : Operand<i32> {
 612   let PrintMethod = "printShiftImmOperand";
 613   let ParserMatchClass = ShifterImmAsmOperand;
 614 }
 615
 616 // shifter_operand operands: so_reg_reg, so_reg_imm, and mod_imm.
 617 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 618 def so_reg_reg : Operand<i32>,  // reg reg imm
 619                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 620                                 [shl, srl, sra, rotr]> {
 621   let EncoderMethod = "getSORegRegOpValue";
 622   let PrintMethod = "printSORegRegOperand";
 623   let DecoderMethod = "DecodeSORegRegOperand";
 624   let ParserMatchClass = ShiftedRegAsmOperand;
 625   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 626 }
 627
 628 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 629 def so_reg_imm : Operand<i32>, // reg imm
 630                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 631                                 [shl, srl, sra, rotr]> {
 632   let EncoderMethod = "getSORegImmOpValue";
 633   let PrintMethod = "printSORegImmOperand";
 634   let DecoderMethod = "DecodeSORegImmOperand";
 635   let ParserMatchClass = ShiftedImmAsmOperand;
 636   let MIOperandInfo = (ops GPR, i32imm);
 637 }
 638
 639 // FIXME: Does this need to be distinct from so_reg?
 640 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 641                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 642                                   [shl,srl,sra,rotr]> {
 643   let EncoderMethod = "getSORegRegOpValue";
 644   let PrintMethod = "printSORegRegOperand";
 645   let DecoderMethod = "DecodeSORegRegOperand";
 646   let ParserMatchClass = ShiftedRegAsmOperand;
 647   let MIOperandInfo = (ops GPR, GPR, i32imm);
 648 }
 649
 650 // FIXME: Does this need to be distinct from so_reg?
 651 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 652                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 653                                   [shl,srl,sra,rotr]> {
 654   let EncoderMethod = "getSORegImmOpValue";
 655   let PrintMethod = "printSORegImmOperand";
 656   let DecoderMethod = "DecodeSORegImmOperand";
 657   let ParserMatchClass = ShiftedImmAsmOperand;
 658   let MIOperandInfo = (ops GPR, i32imm);
 659 }
 660
 661 // mod_imm: match a 32-bit immediate operand, which can be encoded into
 662 // a 12-bit immediate; an 8-bit integer and a 4-bit rotator (See ARMARM
 663 // - "Modified Immediate Constants"). Within the MC layer we keep this
 664 // immediate in its encoded form.
 665 def ModImmAsmOperand: AsmOperandClass {
 666   let Name = "ModImm";
 667   let ParserMethod = "parseModImm";
 668 }
 669 def mod_imm : Operand<i32>, ImmLeaf<i32, [{
 670     return ARM_AM::getSOImmVal(Imm) != -1;
 671   }]> {
 672   let EncoderMethod = "getModImmOpValue";
 673   let PrintMethod = "printModImmOperand";
 674   let ParserMatchClass = ModImmAsmOperand;
 675 }
 676
 677 // Note: the patterns mod_imm_not and mod_imm_neg do not require an encoder
 678 // method and such, as they are only used on aliases (Pat<> and InstAlias<>).
 679 // The actual parsing, encoding, decoding are handled by the destination
 680 // instructions, which use mod_imm.
 681
 682 def ModImmNotAsmOperand : AsmOperandClass { let Name = "ModImmNot"; }
 683 def mod_imm_not : Operand<i32>, PatLeaf<(imm), [{
 684     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 685   }], imm_not_XFORM> {
 686   let ParserMatchClass = ModImmNotAsmOperand;
 687 }
 688
 689 def ModImmNegAsmOperand : AsmOperandClass { let Name = "ModImmNeg"; }
 690 def mod_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 691     unsigned Value = -(unsigned)N->getZExtValue();
 692     return Value && ARM_AM::getSOImmVal(Value) != -1;
 693   }], imm_neg_XFORM> {
 694   let ParserMatchClass = ModImmNegAsmOperand;
 695 }
 696
 697 /// arm_i32imm - True for +V6T2, or when isSOImmTwoParVal()
 698 def arm_i32imm : PatLeaf<(imm), [{
 699   if (Subtarget->useMovt(*MF))
 700     return true;
 701   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 702 }]>;
 703
 704 /// imm0_1 predicate - Immediate in the range [0,1].
 705 def Imm0_1AsmOperand: ImmAsmOperand<0,1> { let Name = "Imm0_1"; }
 706 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 707
 708 /// imm0_3 predicate - Immediate in the range [0,3].
 709 def Imm0_3AsmOperand: ImmAsmOperand<0,3> { let Name = "Imm0_3"; }
 710 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 711
 712 /// imm0_7 predicate - Immediate in the range [0,7].
 713 def Imm0_7AsmOperand: ImmAsmOperand<0,7> {
 714   let Name = "Imm0_7";
 715 }
 716 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 717   return Imm >= 0 && Imm < 8;
 718 }]> {
 719   let ParserMatchClass = Imm0_7AsmOperand;
 720 }
 721
 722 /// imm8_255 predicate - Immediate in the range [8,255].
 723 def Imm8_255AsmOperand: ImmAsmOperand<8,255> { let Name = "Imm8_255"; }
 724 def imm8_255 : Operand<i32>, ImmLeaf<i32, [{
 725   return Imm >= 8 && Imm < 256;
 726 }]> {
 727   let ParserMatchClass = Imm8_255AsmOperand;
 728 }
 729
 730 /// imm8 predicate - Immediate is exactly 8.
 731 def Imm8AsmOperand: ImmAsmOperand<8,8> { let Name = "Imm8"; }
 732 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 733   let ParserMatchClass = Imm8AsmOperand;
 734 }
 735
 736 /// imm16 predicate - Immediate is exactly 16.
 737 def Imm16AsmOperand: ImmAsmOperand<16,16> { let Name = "Imm16"; }
 738 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 739   let ParserMatchClass = Imm16AsmOperand;
 740 }
 741
 742 /// imm32 predicate - Immediate is exactly 32.
 743 def Imm32AsmOperand: ImmAsmOperand<32,32> { let Name = "Imm32"; }
 744 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 745   let ParserMatchClass = Imm32AsmOperand;
 746 }
 747
 748 def imm8_or_16 : ImmLeaf<i32, [{ return Imm == 8 || Imm == 16;}]>;
 749
 750 /// imm1_7 predicate - Immediate in the range [1,7].
 751 def Imm1_7AsmOperand: ImmAsmOperand<1,7> { let Name = "Imm1_7"; }
 752 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 753   let ParserMatchClass = Imm1_7AsmOperand;
 754 }
 755
 756 /// imm1_15 predicate - Immediate in the range [1,15].
 757 def Imm1_15AsmOperand: ImmAsmOperand<1,15> { let Name = "Imm1_15"; }
 758 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 759   let ParserMatchClass = Imm1_15AsmOperand;
 760 }
 761
 762 /// imm1_31 predicate - Immediate in the range [1,31].
 763 def Imm1_31AsmOperand: ImmAsmOperand<1,31> { let Name = "Imm1_31"; }
 764 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 765   let ParserMatchClass = Imm1_31AsmOperand;
 766 }
 767
 768 /// imm0_15 predicate - Immediate in the range [0,15].
 769 def Imm0_15AsmOperand: ImmAsmOperand<0,15> {
 770   let Name = "Imm0_15";
 771 }
 772 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 773   return Imm >= 0 && Imm < 16;
 774 }]> {
 775   let ParserMatchClass = Imm0_15AsmOperand;
 776 }
 777
 778 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 779 def Imm0_31AsmOperand: ImmAsmOperand<0,31> { let Name = "Imm0_31"; }
 780 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 781   return Imm >= 0 && Imm < 32;
 782 }]> {
 783   let ParserMatchClass = Imm0_31AsmOperand;
 784 }
 785
 786 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 787 def Imm0_32AsmOperand: ImmAsmOperand<0,32> { let Name = "Imm0_32"; }
 788 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 789   return Imm >= 0 && Imm < 33;
 790 }]> {
 791   let ParserMatchClass = Imm0_32AsmOperand;
 792 }
 793
 794 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 795 def Imm0_63AsmOperand: ImmAsmOperand<0,63> { let Name = "Imm0_63"; }
 796 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 797   return Imm >= 0 && Imm < 64;
 798 }]> {
 799   let ParserMatchClass = Imm0_63AsmOperand;
 800 }
 801
 802 /// imm0_239 predicate - Immediate in the range [0,239].
 803 def Imm0_239AsmOperand : ImmAsmOperand<0,239> {
 804   let Name = "Imm0_239";
 805 }
 806 def imm0_239 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 240; }]> {
 807   let ParserMatchClass = Imm0_239AsmOperand;
 808 }
 809
 810 /// imm0_255 predicate - Immediate in the range [0,255].
 811 def Imm0_255AsmOperand : ImmAsmOperand<0,255> { let Name = "Imm0_255"; }
 812 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 813   let ParserMatchClass = Imm0_255AsmOperand;
 814 }
 815
 816 /// imm0_65535 - An immediate is in the range [0,65535].
 817 def Imm0_65535AsmOperand: ImmAsmOperand<0,65535> { let Name = "Imm0_65535"; }
 818 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 819   return Imm >= 0 && Imm < 65536;
 820 }]> {
 821   let ParserMatchClass = Imm0_65535AsmOperand;
 822 }
 823
 824 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 825 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 826   return -Imm >= 0 && -Imm < 65536;
 827 }]>;
 828
 829 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 830 // a relocatable expression.
 831 //
 832 // FIXME: This really needs a Thumb version separate from the ARM version.
 833 // While the range is the same, and can thus use the same match class,
 834 // the encoding is different so it should have a different encoder method.
 835 def Imm0_65535ExprAsmOperand: AsmOperandClass {
 836   let Name = "Imm0_65535Expr";
 837   let RenderMethod = "addImmOperands";
 838   let DiagnosticString = "operand must be an immediate in the range [0,0xffff] or a relocatable expression";
 839 }
 840
 841 def imm0_65535_expr : Operand<i32> {
 842   let EncoderMethod = "getHiLo16ImmOpValue";
 843   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 844 }
 845
 846 def Imm256_65535ExprAsmOperand: ImmAsmOperand<256,65535> { let Name = "Imm256_65535Expr"; }
 847 def imm256_65535_expr : Operand<i32> {
 848   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 849 }
 850
 851 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 852 def Imm24bitAsmOperand: ImmAsmOperand<0,0xffffff> {
 853   let Name = "Imm24bit";
 854   let DiagnosticString = "operand must be an immediate in the range [0,0xffffff]";
 855 }
 856 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 857   return Imm >= 0 && Imm <= 0xffffff;
 858 }]> {
 859   let ParserMatchClass = Imm24bitAsmOperand;
 860 }
 861
 862
 863 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 864 /// e.g., 0xf000ffff
 865 def BitfieldAsmOperand : AsmOperandClass {
 866   let Name = "Bitfield";
 867   let ParserMethod = "parseBitfield";
 868 }
 869
 870 def bf_inv_mask_imm : Operand<i32>,
 871                       PatLeaf<(imm), [{
 872   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 873 }] > {
 874   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 875   let PrintMethod = "printBitfieldInvMaskImmOperand";
 876   let DecoderMethod = "DecodeBitfieldMaskOperand";
 877   let ParserMatchClass = BitfieldAsmOperand;
 878 }
 879
 880 def imm1_32_XFORM: SDNodeXForm<imm, [{
 881   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, SDLoc(N),
 882                                    MVT::i32);
 883 }]>;
 884 def Imm1_32AsmOperand: ImmAsmOperandMinusOne<1,32> {
 885   let Name = "Imm1_32";
 886 }
 887 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 888    uint64_t Imm = N->getZExtValue();
 889    return Imm > 0 && Imm <= 32;
 890  }],
 891     imm1_32_XFORM> {
 892   let PrintMethod = "printImmPlusOneOperand";
 893   let ParserMatchClass = Imm1_32AsmOperand;
 894 }
 895
 896 def imm1_16_XFORM: SDNodeXForm<imm, [{
 897   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, SDLoc(N),
 898                                    MVT::i32);
 899 }]>;
 900 def Imm1_16AsmOperand: ImmAsmOperandMinusOne<1,16> { let Name = "Imm1_16"; }
 901 def imm1_16 : Operand<i32>, ImmLeaf<i32, [{
 902     return Imm > 0 && Imm <= 16;
 903   }],
 904     imm1_16_XFORM> {
 905   let PrintMethod = "printImmPlusOneOperand";
 906   let ParserMatchClass = Imm1_16AsmOperand;
 907 }
 908
 909 // Define ARM specific addressing modes.
 910 // addrmode_imm12 := reg +/- imm12
 911 //
 912 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 913 class AddrMode_Imm12 : MemOperand,
 914                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 915   // 12-bit immediate operand. Note that instructions using this encode
 916   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 917   // immediate values are as normal.
 918
 919   let EncoderMethod = "getAddrModeImm12OpValue";
 920   let DecoderMethod = "DecodeAddrModeImm12Operand";
 921   let ParserMatchClass = MemImm12OffsetAsmOperand;
 922   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 923 }
 924
 925 def addrmode_imm12 : AddrMode_Imm12 {
 926   let PrintMethod = "printAddrModeImm12Operand<false>";
 927 }
 928
 929 def addrmode_imm12_pre : AddrMode_Imm12 {
 930   let PrintMethod = "printAddrModeImm12Operand<true>";
 931 }
 932
 933 // ldst_so_reg := reg +/- reg shop imm
 934 //
 935 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 936 def ldst_so_reg : MemOperand,
 937                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 938   let EncoderMethod = "getLdStSORegOpValue";
 939   // FIXME: Simplify the printer
 940   let PrintMethod = "printAddrMode2Operand";
 941   let DecoderMethod = "DecodeSORegMemOperand";
 942   let ParserMatchClass = MemRegOffsetAsmOperand;
 943   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 944 }
 945
 946 // postidx_imm8 := +/- [0,255]
 947 //
 948 // 9 bit value:
 949 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 950 //  {7-0}     [0,255] imm8 value.
 951 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 952 def postidx_imm8 : MemOperand {
 953   let PrintMethod = "printPostIdxImm8Operand";
 954   let ParserMatchClass = PostIdxImm8AsmOperand;
 955   let MIOperandInfo = (ops i32imm);
 956 }
 957
 958 // postidx_imm8s4 := +/- [0,1020]
 959 //
 960 // 9 bit value:
 961 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 962 //  {7-0}     [0,255] imm8 value, scaled by 4.
 963 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 964 def postidx_imm8s4 : MemOperand {
 965   let PrintMethod = "printPostIdxImm8s4Operand";
 966   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 967   let MIOperandInfo = (ops i32imm);
 968 }
 969
 970
 971 // postidx_reg := +/- reg
 972 //
 973 def PostIdxRegAsmOperand : AsmOperandClass {
 974   let Name = "PostIdxReg";
 975   let ParserMethod = "parsePostIdxReg";
 976 }
 977 def postidx_reg : MemOperand {
 978   let EncoderMethod = "getPostIdxRegOpValue";
 979   let DecoderMethod = "DecodePostIdxReg";
 980   let PrintMethod = "printPostIdxRegOperand";
 981   let ParserMatchClass = PostIdxRegAsmOperand;
 982   let MIOperandInfo = (ops GPRnopc, i32imm);
 983 }
 984
 985 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 986   let Name = "PostIdxRegShifted";
 987   let ParserMethod = "parsePostIdxReg";
 988 }
 989 def am2offset_reg : MemOperand,
 990                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 991                 [], [SDNPWantRoot]> {
 992   let EncoderMethod = "getAddrMode2OffsetOpValue";
 993   let PrintMethod = "printAddrMode2OffsetOperand";
 994   // When using this for assembly, it's always as a post-index offset.
 995   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 996   let MIOperandInfo = (ops GPRnopc, i32imm);
 997 }
 998
 999 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
1000 // the GPR is purely vestigal at this point.
1001 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
1002 def am2offset_imm : MemOperand,
1003                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
1004                 [], [SDNPWantRoot]> {
1005   let EncoderMethod = "getAddrMode2OffsetOpValue";
1006   let PrintMethod = "printAddrMode2OffsetOperand";
1007   let ParserMatchClass = AM2OffsetImmAsmOperand;
1008   let MIOperandInfo = (ops GPRnopc, i32imm);
1009 }
1010
1011
1012 // addrmode3 := reg +/- reg
1013 // addrmode3 := reg +/- imm8
1014 //
1015 // FIXME: split into imm vs. reg versions.
1016 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
1017 class AddrMode3 : MemOperand,
1018                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
1019   let EncoderMethod = "getAddrMode3OpValue";
1020   let ParserMatchClass = AddrMode3AsmOperand;
1021   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
1022 }
1023
1024 def addrmode3 : AddrMode3
1025 {
1026   let PrintMethod = "printAddrMode3Operand<false>";
1027 }
1028
1029 def addrmode3_pre : AddrMode3
1030 {
1031   let PrintMethod = "printAddrMode3Operand<true>";
1032 }
1033
1034 // FIXME: split into imm vs. reg versions.
1035 // FIXME: parser method to handle +/- register.
1036 def AM3OffsetAsmOperand : AsmOperandClass {
1037   let Name = "AM3Offset";
1038   let ParserMethod = "parseAM3Offset";
1039 }
1040 def am3offset : MemOperand,
1041                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
1042                                [], [SDNPWantRoot]> {
1043   let EncoderMethod = "getAddrMode3OffsetOpValue";
1044   let PrintMethod = "printAddrMode3OffsetOperand";
1045   let ParserMatchClass = AM3OffsetAsmOperand;
1046   let MIOperandInfo = (ops GPR, i32imm);
1047 }
1048
1049 // ldstm_mode := {ia, ib, da, db}
1050 //
1051 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
1052   let EncoderMethod = "getLdStmModeOpValue";
1053   let PrintMethod = "printLdStmModeOperand";
1054 }
1055
1056 // addrmode5 := reg +/- imm8*4
1057 //
1058 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
1059 class AddrMode5 : MemOperand,
1060                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
1061   let EncoderMethod = "getAddrMode5OpValue";
1062   let DecoderMethod = "DecodeAddrMode5Operand";
1063   let ParserMatchClass = AddrMode5AsmOperand;
1064   let MIOperandInfo = (ops GPR:$base, i32imm);
1065 }
1066
1067 def addrmode5 : AddrMode5 {
1068    let PrintMethod = "printAddrMode5Operand<false>";
1069 }
1070
1071 def addrmode5_pre : AddrMode5 {
1072    let PrintMethod = "printAddrMode5Operand<true>";
1073 }
1074
1075 // addrmode5fp16 := reg +/- imm8*2
1076 //
1077 def AddrMode5FP16AsmOperand : AsmOperandClass { let Name = "AddrMode5FP16"; }
1078 class AddrMode5FP16 : Operand<i32>,
1079                       ComplexPattern<i32, 2, "SelectAddrMode5FP16", []> {
1080   let EncoderMethod = "getAddrMode5FP16OpValue";
1081   let DecoderMethod = "DecodeAddrMode5FP16Operand";
1082   let ParserMatchClass = AddrMode5FP16AsmOperand;
1083   let MIOperandInfo = (ops GPR:$base, i32imm);
1084 }
1085
1086 def addrmode5fp16 : AddrMode5FP16 {
1087    let PrintMethod = "printAddrMode5FP16Operand<false>";
1088 }
1089
1090 // addrmode6 := reg with optional alignment
1091 //
1092 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
1093 def addrmode6 : MemOperand,
1094                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1095   let PrintMethod = "printAddrMode6Operand";
1096   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
1097   let EncoderMethod = "getAddrMode6AddressOpValue";
1098   let DecoderMethod = "DecodeAddrMode6Operand";
1099   let ParserMatchClass = AddrMode6AsmOperand;
1100 }
1101
1102 def am6offset : MemOperand,
1103                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
1104                                [], [SDNPWantRoot]> {
1105   let PrintMethod = "printAddrMode6OffsetOperand";
1106   let MIOperandInfo = (ops GPR);
1107   let EncoderMethod = "getAddrMode6OffsetOpValue";
1108   let DecoderMethod = "DecodeGPRRegisterClass";
1109 }
1110
1111 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
1112 // (single element from one lane) for size 32.
1113 def addrmode6oneL32 : MemOperand,
1114                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1115   let PrintMethod = "printAddrMode6Operand";
1116   let MIOperandInfo = (ops GPR:$addr, i32imm);
1117   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
1118 }
1119
1120 // Base class for addrmode6 with specific alignment restrictions.
1121 class AddrMode6Align : MemOperand,
1122                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1123   let PrintMethod = "printAddrMode6Operand";
1124   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
1125   let EncoderMethod = "getAddrMode6AddressOpValue";
1126   let DecoderMethod = "DecodeAddrMode6Operand";
1127 }
1128
1129 // Special version of addrmode6 to handle no allowed alignment encoding for
1130 // VLD/VST instructions and checking the alignment is not specified.
1131 def AddrMode6AlignNoneAsmOperand : AsmOperandClass {
1132   let Name = "AlignedMemoryNone";
1133   let DiagnosticString = "alignment must be omitted";
1134 }
1135 def addrmode6alignNone : AddrMode6Align {
1136   // The alignment specifier can only be omitted.
1137   let ParserMatchClass = AddrMode6AlignNoneAsmOperand;
1138 }
1139
1140 // Special version of addrmode6 to handle 16-bit alignment encoding for
1141 // VLD/VST instructions and checking the alignment value.
1142 def AddrMode6Align16AsmOperand : AsmOperandClass {
1143   let Name = "AlignedMemory16";
1144   let DiagnosticString = "alignment must be 16 or omitted";
1145 }
1146 def addrmode6align16 : AddrMode6Align {
1147   // The alignment specifier can only be 16 or omitted.
1148   let ParserMatchClass = AddrMode6Align16AsmOperand;
1149 }
1150
1151 // Special version of addrmode6 to handle 32-bit alignment encoding for
1152 // VLD/VST instructions and checking the alignment value.
1153 def AddrMode6Align32AsmOperand : AsmOperandClass {
1154   let Name = "AlignedMemory32";
1155   let DiagnosticString = "alignment must be 32 or omitted";
1156 }
1157 def addrmode6align32 : AddrMode6Align {
1158   // The alignment specifier can only be 32 or omitted.
1159   let ParserMatchClass = AddrMode6Align32AsmOperand;
1160 }
1161
1162 // Special version of addrmode6 to handle 64-bit alignment encoding for
1163 // VLD/VST instructions and checking the alignment value.
1164 def AddrMode6Align64AsmOperand : AsmOperandClass {
1165   let Name = "AlignedMemory64";
1166   let DiagnosticString = "alignment must be 64 or omitted";
1167 }
1168 def addrmode6align64 : AddrMode6Align {
1169   // The alignment specifier can only be 64 or omitted.
1170   let ParserMatchClass = AddrMode6Align64AsmOperand;
1171 }
1172
1173 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1174 // for VLD/VST instructions and checking the alignment value.
1175 def AddrMode6Align64or128AsmOperand : AsmOperandClass {
1176   let Name = "AlignedMemory64or128";
1177   let DiagnosticString = "alignment must be 64, 128 or omitted";
1178 }
1179 def addrmode6align64or128 : AddrMode6Align {
1180   // The alignment specifier can only be 64, 128 or omitted.
1181   let ParserMatchClass = AddrMode6Align64or128AsmOperand;
1182 }
1183
1184 // Special version of addrmode6 to handle 64-bit, 128-bit or 256-bit alignment
1185 // encoding for VLD/VST instructions and checking the alignment value.
1186 def AddrMode6Align64or128or256AsmOperand : AsmOperandClass {
1187   let Name = "AlignedMemory64or128or256";
1188   let DiagnosticString = "alignment must be 64, 128, 256 or omitted";
1189 }
1190 def addrmode6align64or128or256 : AddrMode6Align {
1191   // The alignment specifier can only be 64, 128, 256 or omitted.
1192   let ParserMatchClass = AddrMode6Align64or128or256AsmOperand;
1193 }
1194
1195 // Special version of addrmode6 to handle alignment encoding for VLD-dup
1196 // instructions, specifically VLD4-dup.
1197 def addrmode6dup : MemOperand,
1198                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1199   let PrintMethod = "printAddrMode6Operand";
1200   let MIOperandInfo = (ops GPR:$addr, i32imm);
1201   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1202   // FIXME: This is close, but not quite right. The alignment specifier is
1203   // different.
1204   let ParserMatchClass = AddrMode6AsmOperand;
1205 }
1206
1207 // Base class for addrmode6dup with specific alignment restrictions.
1208 class AddrMode6DupAlign : MemOperand,
1209                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1210   let PrintMethod = "printAddrMode6Operand";
1211   let MIOperandInfo = (ops GPR:$addr, i32imm);
1212   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1213 }
1214
1215 // Special version of addrmode6 to handle no allowed alignment encoding for
1216 // VLD-dup instruction and checking the alignment is not specified.
1217 def AddrMode6dupAlignNoneAsmOperand : AsmOperandClass {
1218   let Name = "DupAlignedMemoryNone";
1219   let DiagnosticString = "alignment must be omitted";
1220 }
1221 def addrmode6dupalignNone : AddrMode6DupAlign {
1222   // The alignment specifier can only be omitted.
1223   let ParserMatchClass = AddrMode6dupAlignNoneAsmOperand;
1224 }
1225
1226 // Special version of addrmode6 to handle 16-bit alignment encoding for VLD-dup
1227 // instruction and checking the alignment value.
1228 def AddrMode6dupAlign16AsmOperand : AsmOperandClass {
1229   let Name = "DupAlignedMemory16";
1230   let DiagnosticString = "alignment must be 16 or omitted";
1231 }
1232 def addrmode6dupalign16 : AddrMode6DupAlign {
1233   // The alignment specifier can only be 16 or omitted.
1234   let ParserMatchClass = AddrMode6dupAlign16AsmOperand;
1235 }
1236
1237 // Special version of addrmode6 to handle 32-bit alignment encoding for VLD-dup
1238 // instruction and checking the alignment value.
1239 def AddrMode6dupAlign32AsmOperand : AsmOperandClass {
1240   let Name = "DupAlignedMemory32";
1241   let DiagnosticString = "alignment must be 32 or omitted";
1242 }
1243 def addrmode6dupalign32 : AddrMode6DupAlign {
1244   // The alignment specifier can only be 32 or omitted.
1245   let ParserMatchClass = AddrMode6dupAlign32AsmOperand;
1246 }
1247
1248 // Special version of addrmode6 to handle 64-bit alignment encoding for VLD
1249 // instructions and checking the alignment value.
1250 def AddrMode6dupAlign64AsmOperand : AsmOperandClass {
1251   let Name = "DupAlignedMemory64";
1252   let DiagnosticString = "alignment must be 64 or omitted";
1253 }
1254 def addrmode6dupalign64 : AddrMode6DupAlign {
1255   // The alignment specifier can only be 64 or omitted.
1256   let ParserMatchClass = AddrMode6dupAlign64AsmOperand;
1257 }
1258
1259 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1260 // for VLD instructions and checking the alignment value.
1261 def AddrMode6dupAlign64or128AsmOperand : AsmOperandClass {
1262   let Name = "DupAlignedMemory64or128";
1263   let DiagnosticString = "alignment must be 64, 128 or omitted";
1264 }
1265 def addrmode6dupalign64or128 : AddrMode6DupAlign {
1266   // The alignment specifier can only be 64, 128 or omitted.
1267   let ParserMatchClass = AddrMode6dupAlign64or128AsmOperand;
1268 }
1269
1270 // addrmodepc := pc + reg
1271 //
1272 def addrmodepc : MemOperand,
1273                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
1274   let PrintMethod = "printAddrModePCOperand";
1275   let MIOperandInfo = (ops GPR, i32imm);
1276 }
1277
1278 // addr_offset_none := reg
1279 //
1280 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1281 def addr_offset_none : MemOperand,
1282                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1283   let PrintMethod = "printAddrMode7Operand";
1284   let DecoderMethod = "DecodeAddrMode7Operand";
1285   let ParserMatchClass = MemNoOffsetAsmOperand;
1286   let MIOperandInfo = (ops GPR:$base);
1287 }
1288
1289 def nohash_imm : Operand<i32> {
1290   let PrintMethod = "printNoHashImmediate";
1291 }
1292
1293 def CoprocNumAsmOperand : AsmOperandClass {
1294   let Name = "CoprocNum";
1295   let ParserMethod = "parseCoprocNumOperand";
1296 }
1297 def p_imm : Operand<i32> {
1298   let PrintMethod = "printPImmediate";
1299   let ParserMatchClass = CoprocNumAsmOperand;
1300   let DecoderMethod = "DecodeCoprocessor";
1301 }
1302
1303 def CoprocRegAsmOperand : AsmOperandClass {
1304   let Name = "CoprocReg";
1305   let ParserMethod = "parseCoprocRegOperand";
1306 }
1307 def c_imm : Operand<i32> {
1308   let PrintMethod = "printCImmediate";
1309   let ParserMatchClass = CoprocRegAsmOperand;
1310 }
1311 def CoprocOptionAsmOperand : AsmOperandClass {
1312   let Name = "CoprocOption";
1313   let ParserMethod = "parseCoprocOptionOperand";
1314 }
1315 def coproc_option_imm : Operand<i32> {
1316   let PrintMethod = "printCoprocOptionImm";
1317   let ParserMatchClass = CoprocOptionAsmOperand;
1318 }
1319
1320 //===----------------------------------------------------------------------===//
1321
1322 include "ARMInstrFormats.td"
1323
1324 //===----------------------------------------------------------------------===//
1325 // Multiclass helpers...
1326 //
1327
1328 /// AsI1_bin_irs - Defines a set of (op r, {mod_imm|r|so_reg}) patterns for a
1329 /// binop that produces a value.
1330 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1331 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1332                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1333                      SDPatternOperator opnode, bit Commutable = 0> {
1334   // The register-immediate version is re-materializable. This is useful
1335   // in particular for taking the address of a local.
1336   let isReMaterializable = 1 in {
1337   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm), DPFrm,
1338                iii, opc, "\t$Rd, $Rn, $imm",
1339                [(set GPR:$Rd, (opnode GPR:$Rn, mod_imm:$imm))]>,
1340            Sched<[WriteALU, ReadALU]> {
1341     bits<4> Rd;
1342     bits<4> Rn;
1343     bits<12> imm;
1344     let Inst{25} = 1;
1345     let Inst{19-16} = Rn;
1346     let Inst{15-12} = Rd;
1347     let Inst{11-0} = imm;
1348   }
1349   }
1350   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1351                iir, opc, "\t$Rd, $Rn, $Rm",
1352                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1353            Sched<[WriteALU, ReadALU, ReadALU]> {
1354     bits<4> Rd;
1355     bits<4> Rn;
1356     bits<4> Rm;
1357     let Inst{25} = 0;
1358     let isCommutable = Commutable;
1359     let Inst{19-16} = Rn;
1360     let Inst{15-12} = Rd;
1361     let Inst{11-4} = 0b00000000;
1362     let Inst{3-0} = Rm;
1363   }
1364
1365   def rsi : AsI1<opcod, (outs GPR:$Rd),
1366                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1367                iis, opc, "\t$Rd, $Rn, $shift",
1368                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1369             Sched<[WriteALUsi, ReadALU]> {
1370     bits<4> Rd;
1371     bits<4> Rn;
1372     bits<12> shift;
1373     let Inst{25} = 0;
1374     let Inst{19-16} = Rn;
1375     let Inst{15-12} = Rd;
1376     let Inst{11-5} = shift{11-5};
1377     let Inst{4} = 0;
1378     let Inst{3-0} = shift{3-0};
1379   }
1380
1381   def rsr : AsI1<opcod, (outs GPR:$Rd),
1382                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1383                iis, opc, "\t$Rd, $Rn, $shift",
1384                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1385             Sched<[WriteALUsr, ReadALUsr]> {
1386     bits<4> Rd;
1387     bits<4> Rn;
1388     bits<12> shift;
1389     let Inst{25} = 0;
1390     let Inst{19-16} = Rn;
1391     let Inst{15-12} = Rd;
1392     let Inst{11-8} = shift{11-8};
1393     let Inst{7} = 0;
1394     let Inst{6-5} = shift{6-5};
1395     let Inst{4} = 1;
1396     let Inst{3-0} = shift{3-0};
1397   }
1398 }
1399
1400 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1401 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1402 /// it is equivalent to the AsI1_bin_irs counterpart.
1403 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1404 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1405                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1406                      SDNode opnode, bit Commutable = 0> {
1407   // The register-immediate version is re-materializable. This is useful
1408   // in particular for taking the address of a local.
1409   let isReMaterializable = 1 in {
1410   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm), DPFrm,
1411                iii, opc, "\t$Rd, $Rn, $imm",
1412                [(set GPR:$Rd, (opnode mod_imm:$imm, GPR:$Rn))]>,
1413            Sched<[WriteALU, ReadALU]> {
1414     bits<4> Rd;
1415     bits<4> Rn;
1416     bits<12> imm;
1417     let Inst{25} = 1;
1418     let Inst{19-16} = Rn;
1419     let Inst{15-12} = Rd;
1420     let Inst{11-0} = imm;
1421   }
1422   }
1423   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1424                iir, opc, "\t$Rd, $Rn, $Rm",
1425                [/* pattern left blank */]>,
1426            Sched<[WriteALU, ReadALU, ReadALU]> {
1427     bits<4> Rd;
1428     bits<4> Rn;
1429     bits<4> Rm;
1430     let Inst{11-4} = 0b00000000;
1431     let Inst{25} = 0;
1432     let Inst{3-0} = Rm;
1433     let Inst{15-12} = Rd;
1434     let Inst{19-16} = Rn;
1435   }
1436
1437   def rsi : AsI1<opcod, (outs GPR:$Rd),
1438                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1439                iis, opc, "\t$Rd, $Rn, $shift",
1440                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1441             Sched<[WriteALUsi, ReadALU]> {
1442     bits<4> Rd;
1443     bits<4> Rn;
1444     bits<12> shift;
1445     let Inst{25} = 0;
1446     let Inst{19-16} = Rn;
1447     let Inst{15-12} = Rd;
1448     let Inst{11-5} = shift{11-5};
1449     let Inst{4} = 0;
1450     let Inst{3-0} = shift{3-0};
1451   }
1452
1453   def rsr : AsI1<opcod, (outs GPR:$Rd),
1454                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1455                iis, opc, "\t$Rd, $Rn, $shift",
1456                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1457             Sched<[WriteALUsr, ReadALUsr]> {
1458     bits<4> Rd;
1459     bits<4> Rn;
1460     bits<12> shift;
1461     let Inst{25} = 0;
1462     let Inst{19-16} = Rn;
1463     let Inst{15-12} = Rd;
1464     let Inst{11-8} = shift{11-8};
1465     let Inst{7} = 0;
1466     let Inst{6-5} = shift{6-5};
1467     let Inst{4} = 1;
1468     let Inst{3-0} = shift{3-0};
1469   }
1470 }
1471
1472 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1473 ///
1474 /// These opcodes will be converted to the real non-S opcodes by
1475 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1476 let hasPostISelHook = 1, Defs = [CPSR] in {
1477 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1478                           InstrItinClass iis, SDNode opnode,
1479                           bit Commutable = 0> {
1480   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm, pred:$p),
1481                          4, iii,
1482                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, mod_imm:$imm))]>,
1483                          Sched<[WriteALU, ReadALU]>;
1484
1485   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1486                          4, iir,
1487                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1488                          Sched<[WriteALU, ReadALU, ReadALU]> {
1489     let isCommutable = Commutable;
1490   }
1491   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1492                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1493                           4, iis,
1494                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1495                                                 so_reg_imm:$shift))]>,
1496                           Sched<[WriteALUsi, ReadALU]>;
1497
1498   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1499                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1500                           4, iis,
1501                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1502                                                 so_reg_reg:$shift))]>,
1503                           Sched<[WriteALUSsr, ReadALUsr]>;
1504 }
1505 }
1506
1507 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1508 /// operands are reversed.
1509 let hasPostISelHook = 1, Defs = [CPSR] in {
1510 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1511                           InstrItinClass iis, SDNode opnode,
1512                           bit Commutable = 0> {
1513   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm, pred:$p),
1514                          4, iii,
1515                          [(set GPR:$Rd, CPSR, (opnode mod_imm:$imm, GPR:$Rn))]>,
1516            Sched<[WriteALU, ReadALU]>;
1517
1518   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1519                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1520                           4, iis,
1521                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1522                                              GPR:$Rn))]>,
1523             Sched<[WriteALUsi, ReadALU]>;
1524
1525   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1526                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1527                           4, iis,
1528                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1529                                              GPR:$Rn))]>,
1530             Sched<[WriteALUSsr, ReadALUsr]>;
1531 }
1532 }
1533
1534 /// AI1_cmp_irs - Defines a set of (op r, {mod_imm|r|so_reg}) cmp / test
1535 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1536 /// a explicit result, only implicitly set CPSR.
1537 let isCompare = 1, Defs = [CPSR] in {
1538 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1539                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1540                      SDPatternOperator opnode, bit Commutable = 0,
1541                      string rrDecoderMethod = ""> {
1542   def ri : AI1<opcod, (outs), (ins GPR:$Rn, mod_imm:$imm), DPFrm, iii,
1543                opc, "\t$Rn, $imm",
1544                [(opnode GPR:$Rn, mod_imm:$imm)]>,
1545            Sched<[WriteCMP, ReadALU]> {
1546     bits<4> Rn;
1547     bits<12> imm;
1548     let Inst{25} = 1;
1549     let Inst{20} = 1;
1550     let Inst{19-16} = Rn;
1551     let Inst{15-12} = 0b0000;
1552     let Inst{11-0} = imm;
1553
1554     let Unpredictable{15-12} = 0b1111;
1555   }
1556   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1557                opc, "\t$Rn, $Rm",
1558                [(opnode GPR:$Rn, GPR:$Rm)]>,
1559            Sched<[WriteCMP, ReadALU, ReadALU]> {
1560     bits<4> Rn;
1561     bits<4> Rm;
1562     let isCommutable = Commutable;
1563     let Inst{25} = 0;
1564     let Inst{20} = 1;
1565     let Inst{19-16} = Rn;
1566     let Inst{15-12} = 0b0000;
1567     let Inst{11-4} = 0b00000000;
1568     let Inst{3-0} = Rm;
1569     let DecoderMethod = rrDecoderMethod;
1570
1571     let Unpredictable{15-12} = 0b1111;
1572   }
1573   def rsi : AI1<opcod, (outs),
1574                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1575                opc, "\t$Rn, $shift",
1576                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1577             Sched<[WriteCMPsi, ReadALU]> {
1578     bits<4> Rn;
1579     bits<12> shift;
1580     let Inst{25} = 0;
1581     let Inst{20} = 1;
1582     let Inst{19-16} = Rn;
1583     let Inst{15-12} = 0b0000;
1584     let Inst{11-5} = shift{11-5};
1585     let Inst{4} = 0;
1586     let Inst{3-0} = shift{3-0};
1587
1588     let Unpredictable{15-12} = 0b1111;
1589   }
1590   def rsr : AI1<opcod, (outs),
1591                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1592                opc, "\t$Rn, $shift",
1593                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1594             Sched<[WriteCMPsr, ReadALU]> {
1595     bits<4> Rn;
1596     bits<12> shift;
1597     let Inst{25} = 0;
1598     let Inst{20} = 1;
1599     let Inst{19-16} = Rn;
1600     let Inst{15-12} = 0b0000;
1601     let Inst{11-8} = shift{11-8};
1602     let Inst{7} = 0;
1603     let Inst{6-5} = shift{6-5};
1604     let Inst{4} = 1;
1605     let Inst{3-0} = shift{3-0};
1606
1607     let Unpredictable{15-12} = 0b1111;
1608   }
1609
1610 }
1611 }
1612
1613 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1614 /// register and one whose operand is a register rotated by 8/16/24.
1615 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1616 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1617   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1618           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1619           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1620        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1621   bits<4> Rd;
1622   bits<4> Rm;
1623   bits<2> rot;
1624   let Inst{19-16} = 0b1111;
1625   let Inst{15-12} = Rd;
1626   let Inst{11-10} = rot;
1627   let Inst{3-0}   = Rm;
1628 }
1629
1630 class AI_ext_rrot_np<bits<8> opcod, string opc>
1631   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1632           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1633        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1634   bits<2> rot;
1635   let Inst{19-16} = 0b1111;
1636   let Inst{11-10} = rot;
1637  }
1638
1639 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1640 /// register and one whose operand is a register rotated by 8/16/24.
1641 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1642   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1643           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1644           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1645                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1646         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1647   bits<4> Rd;
1648   bits<4> Rm;
1649   bits<4> Rn;
1650   bits<2> rot;
1651   let Inst{19-16} = Rn;
1652   let Inst{15-12} = Rd;
1653   let Inst{11-10} = rot;
1654   let Inst{9-4}   = 0b000111;
1655   let Inst{3-0}   = Rm;
1656 }
1657
1658 class AI_exta_rrot_np<bits<8> opcod, string opc>
1659   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1660           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1661        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1662   bits<4> Rn;
1663   bits<2> rot;
1664   let Inst{19-16} = Rn;
1665   let Inst{11-10} = rot;
1666 }
1667
1668 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1669 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1670 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, SDNode opnode,
1671                              bit Commutable = 0> {
1672   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1673   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm),
1674                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1675                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, mod_imm:$imm, CPSR))]>,
1676                Requires<[IsARM]>,
1677            Sched<[WriteALU, ReadALU]> {
1678     bits<4> Rd;
1679     bits<4> Rn;
1680     bits<12> imm;
1681     let Inst{25} = 1;
1682     let Inst{15-12} = Rd;
1683     let Inst{19-16} = Rn;
1684     let Inst{11-0} = imm;
1685   }
1686   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1687                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1688                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1689                Requires<[IsARM]>,
1690            Sched<[WriteALU, ReadALU, ReadALU]> {
1691     bits<4> Rd;
1692     bits<4> Rn;
1693     bits<4> Rm;
1694     let Inst{11-4} = 0b00000000;
1695     let Inst{25} = 0;
1696     let isCommutable = Commutable;
1697     let Inst{3-0} = Rm;
1698     let Inst{15-12} = Rd;
1699     let Inst{19-16} = Rn;
1700   }
1701   def rsi : AsI1<opcod, (outs GPR:$Rd),
1702                 (ins GPR:$Rn, so_reg_imm:$shift),
1703                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1704               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1705                Requires<[IsARM]>,
1706             Sched<[WriteALUsi, ReadALU]> {
1707     bits<4> Rd;
1708     bits<4> Rn;
1709     bits<12> shift;
1710     let Inst{25} = 0;
1711     let Inst{19-16} = Rn;
1712     let Inst{15-12} = Rd;
1713     let Inst{11-5} = shift{11-5};
1714     let Inst{4} = 0;
1715     let Inst{3-0} = shift{3-0};
1716   }
1717   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1718                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1719                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1720               [(set GPRnopc:$Rd, CPSR,
1721                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1722                Requires<[IsARM]>,
1723             Sched<[WriteALUsr, ReadALUsr]> {
1724     bits<4> Rd;
1725     bits<4> Rn;
1726     bits<12> shift;
1727     let Inst{25} = 0;
1728     let Inst{19-16} = Rn;
1729     let Inst{15-12} = Rd;
1730     let Inst{11-8} = shift{11-8};
1731     let Inst{7} = 0;
1732     let Inst{6-5} = shift{6-5};
1733     let Inst{4} = 1;
1734     let Inst{3-0} = shift{3-0};
1735   }
1736   }
1737 }
1738
1739 /// AI1_rsc_irs - Define instructions and patterns for rsc
1740 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1741 multiclass AI1_rsc_irs<bits<4> opcod, string opc, SDNode opnode> {
1742   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1743   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm),
1744                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1745                [(set GPR:$Rd, CPSR, (opnode mod_imm:$imm, GPR:$Rn, CPSR))]>,
1746                Requires<[IsARM]>,
1747            Sched<[WriteALU, ReadALU]> {
1748     bits<4> Rd;
1749     bits<4> Rn;
1750     bits<12> imm;
1751     let Inst{25} = 1;
1752     let Inst{15-12} = Rd;
1753     let Inst{19-16} = Rn;
1754     let Inst{11-0} = imm;
1755   }
1756   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1757                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1758                [/* pattern left blank */]>,
1759            Sched<[WriteALU, ReadALU, ReadALU]> {
1760     bits<4> Rd;
1761     bits<4> Rn;
1762     bits<4> Rm;
1763     let Inst{11-4} = 0b00000000;
1764     let Inst{25} = 0;
1765     let Inst{3-0} = Rm;
1766     let Inst{15-12} = Rd;
1767     let Inst{19-16} = Rn;
1768   }
1769   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1770                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1771               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1772                Requires<[IsARM]>,
1773             Sched<[WriteALUsi, ReadALU]> {
1774     bits<4> Rd;
1775     bits<4> Rn;
1776     bits<12> shift;
1777     let Inst{25} = 0;
1778     let Inst{19-16} = Rn;
1779     let Inst{15-12} = Rd;
1780     let Inst{11-5} = shift{11-5};
1781     let Inst{4} = 0;
1782     let Inst{3-0} = shift{3-0};
1783   }
1784   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1785                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1786               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1787                Requires<[IsARM]>,
1788             Sched<[WriteALUsr, ReadALUsr]> {
1789     bits<4> Rd;
1790     bits<4> Rn;
1791     bits<12> shift;
1792     let Inst{25} = 0;
1793     let Inst{19-16} = Rn;
1794     let Inst{15-12} = Rd;
1795     let Inst{11-8} = shift{11-8};
1796     let Inst{7} = 0;
1797     let Inst{6-5} = shift{6-5};
1798     let Inst{4} = 1;
1799     let Inst{3-0} = shift{3-0};
1800   }
1801   }
1802 }
1803
1804 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1805 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1806            InstrItinClass iir, PatFrag opnode> {
1807   // Note: We use the complex addrmode_imm12 rather than just an input
1808   // GPR and a constrained immediate so that we can use this to match
1809   // frame index references and avoid matching constant pool references.
1810   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1811                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1812                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1813     bits<4>  Rt;
1814     bits<17> addr;
1815     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1816     let Inst{19-16} = addr{16-13};  // Rn
1817     let Inst{15-12} = Rt;
1818     let Inst{11-0}  = addr{11-0};   // imm12
1819   }
1820   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1821                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1822                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1823     bits<4>  Rt;
1824     bits<17> shift;
1825     let shift{4}    = 0;            // Inst{4} = 0
1826     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1827     let Inst{19-16} = shift{16-13}; // Rn
1828     let Inst{15-12} = Rt;
1829     let Inst{11-0}  = shift{11-0};
1830   }
1831 }
1832 }
1833
1834 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1835 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1836            InstrItinClass iir, PatFrag opnode> {
1837   // Note: We use the complex addrmode_imm12 rather than just an input
1838   // GPR and a constrained immediate so that we can use this to match
1839   // frame index references and avoid matching constant pool references.
1840   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1841                    (ins addrmode_imm12:$addr),
1842                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1843                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1844     bits<4>  Rt;
1845     bits<17> addr;
1846     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1847     let Inst{19-16} = addr{16-13};  // Rn
1848     let Inst{15-12} = Rt;
1849     let Inst{11-0}  = addr{11-0};   // imm12
1850   }
1851   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1852                    (ins ldst_so_reg:$shift),
1853                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1854                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1855     bits<4>  Rt;
1856     bits<17> shift;
1857     let shift{4}    = 0;            // Inst{4} = 0
1858     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1859     let Inst{19-16} = shift{16-13}; // Rn
1860     let Inst{15-12} = Rt;
1861     let Inst{11-0}  = shift{11-0};
1862   }
1863 }
1864 }
1865
1866
1867 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1868            InstrItinClass iir, PatFrag opnode> {
1869   // Note: We use the complex addrmode_imm12 rather than just an input
1870   // GPR and a constrained immediate so that we can use this to match
1871   // frame index references and avoid matching constant pool references.
1872   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1873                    (ins GPR:$Rt, addrmode_imm12:$addr),
1874                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1875                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1876     bits<4> Rt;
1877     bits<17> addr;
1878     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1879     let Inst{19-16} = addr{16-13};  // Rn
1880     let Inst{15-12} = Rt;
1881     let Inst{11-0}  = addr{11-0};   // imm12
1882   }
1883   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1884                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1885                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1886     bits<4> Rt;
1887     bits<17> shift;
1888     let shift{4}    = 0;            // Inst{4} = 0
1889     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1890     let Inst{19-16} = shift{16-13}; // Rn
1891     let Inst{15-12} = Rt;
1892     let Inst{11-0}  = shift{11-0};
1893   }
1894 }
1895
1896 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1897            InstrItinClass iir, PatFrag opnode> {
1898   // Note: We use the complex addrmode_imm12 rather than just an input
1899   // GPR and a constrained immediate so that we can use this to match
1900   // frame index references and avoid matching constant pool references.
1901   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1902                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1903                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1904                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1905     bits<4> Rt;
1906     bits<17> addr;
1907     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1908     let Inst{19-16} = addr{16-13};  // Rn
1909     let Inst{15-12} = Rt;
1910     let Inst{11-0}  = addr{11-0};   // imm12
1911   }
1912   def rs : AI2ldst<0b011, 0, isByte, (outs),
1913                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1914                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1915                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1916     bits<4> Rt;
1917     bits<17> shift;
1918     let shift{4}    = 0;            // Inst{4} = 0
1919     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1920     let Inst{19-16} = shift{16-13}; // Rn
1921     let Inst{15-12} = Rt;
1922     let Inst{11-0}  = shift{11-0};
1923   }
1924 }
1925
1926
1927 //===----------------------------------------------------------------------===//
1928 // Instructions
1929 //===----------------------------------------------------------------------===//
1930
1931 //===----------------------------------------------------------------------===//
1932 //  Miscellaneous Instructions.
1933 //
1934
1935 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1936 /// the function.  The first operand is the ID# for this instruction, the second
1937 /// is the index into the MachineConstantPool that this is, the third is the
1938 /// size in bytes of this constant pool entry.
1939 let hasSideEffects = 0, isNotDuplicable = 1 in
1940 def CONSTPOOL_ENTRY :
1941 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1942                     i32imm:$size), NoItinerary, []>;
1943
1944 /// A jumptable consisting of direct 32-bit addresses of the destination basic
1945 /// blocks (either absolute, or relative to the start of the jump-table in PIC
1946 /// mode). Used mostly in ARM and Thumb-1 modes.
1947 def JUMPTABLE_ADDRS :
1948 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1949                         i32imm:$size), NoItinerary, []>;
1950
1951 /// A jumptable consisting of 32-bit jump instructions. Used for Thumb-2 tables
1952 /// that cannot be optimised to use TBB or TBH.
1953 def JUMPTABLE_INSTS :
1954 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1955                         i32imm:$size), NoItinerary, []>;
1956
1957 /// A jumptable consisting of 8-bit unsigned integers representing offsets from
1958 /// a TBB instruction.
1959 def JUMPTABLE_TBB :
1960 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1961                         i32imm:$size), NoItinerary, []>;
1962
1963 /// A jumptable consisting of 16-bit unsigned integers representing offsets from
1964 /// a TBH instruction.
1965 def JUMPTABLE_TBH :
1966 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1967                         i32imm:$size), NoItinerary, []>;
1968
1969
1970 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1971 // from removing one half of the matched pairs. That breaks PEI, which assumes
1972 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1973 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1974 def ADJCALLSTACKUP :
1975 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1976            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1977
1978 def ADJCALLSTACKDOWN :
1979 PseudoInst<(outs), (ins i32imm:$amt, i32imm:$amt2, pred:$p), NoItinerary,
1980            [(ARMcallseq_start timm:$amt, timm:$amt2)]>;
1981 }
1982
1983 def HINT : AI<(outs), (ins imm0_239:$imm), MiscFrm, NoItinerary,
1984               "hint", "\t$imm", [(int_arm_hint imm0_239:$imm)]>,
1985            Requires<[IsARM, HasV6]> {
1986   bits<8> imm;
1987   let Inst{27-8} = 0b00110010000011110000;
1988   let Inst{7-0} = imm;
1989   let DecoderMethod = "DecodeHINTInstruction";
1990 }
1991
1992 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6K]>;
1993 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6K]>;
1994 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6K]>;
1995 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6K]>;
1996 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6K]>;
1997 def : InstAlias<"sevl$p", (HINT 5, pred:$p)>, Requires<[IsARM, HasV8]>;
1998 def : InstAlias<"esb$p", (HINT 16, pred:$p)>, Requires<[IsARM, HasRAS]>;
1999
2000 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
2001              "\t$Rd, $Rn, $Rm",
2002              [(set GPR:$Rd, (int_arm_sel GPR:$Rn, GPR:$Rm))]>,
2003              Requires<[IsARM, HasV6]> {
2004   bits<4> Rd;
2005   bits<4> Rn;
2006   bits<4> Rm;
2007   let Inst{3-0} = Rm;
2008   let Inst{15-12} = Rd;
2009   let Inst{19-16} = Rn;
2010   let Inst{27-20} = 0b01101000;
2011   let Inst{7-4} = 0b1011;
2012   let Inst{11-8} = 0b1111;
2013   let Unpredictable{11-8} = 0b1111;
2014 }
2015
2016 // The 16-bit operand $val can be used by a debugger to store more information
2017 // about the breakpoint.
2018 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
2019                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
2020   bits<16> val;
2021   let Inst{3-0} = val{3-0};
2022   let Inst{19-8} = val{15-4};
2023   let Inst{27-20} = 0b00010010;
2024   let Inst{31-28} = 0xe; // AL
2025   let Inst{7-4} = 0b0111;
2026 }
2027 // default immediate for breakpoint mnemonic
2028 def : InstAlias<"bkpt", (BKPT 0), 0>, Requires<[IsARM]>;
2029
2030 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
2031                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
2032   bits<16> val;
2033   let Inst{3-0} = val{3-0};
2034   let Inst{19-8} = val{15-4};
2035   let Inst{27-20} = 0b00010000;
2036   let Inst{31-28} = 0xe; // AL
2037   let Inst{7-4} = 0b0111;
2038 }
2039
2040 // Change Processor State
2041 // FIXME: We should use InstAlias to handle the optional operands.
2042 class CPS<dag iops, string asm_ops>
2043   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
2044         []>, Requires<[IsARM]> {
2045   bits<2> imod;
2046   bits<3> iflags;
2047   bits<5> mode;
2048   bit M;
2049
2050   let Inst{31-28} = 0b1111;
2051   let Inst{27-20} = 0b00010000;
2052   let Inst{19-18} = imod;
2053   let Inst{17}    = M; // Enabled if mode is set;
2054   let Inst{16-9}  = 0b00000000;
2055   let Inst{8-6}   = iflags;
2056   let Inst{5}     = 0;
2057   let Inst{4-0}   = mode;
2058 }
2059
2060 let DecoderMethod = "DecodeCPSInstruction" in {
2061 let M = 1 in
2062   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
2063                   "$imod\t$iflags, $mode">;
2064 let mode = 0, M = 0 in
2065   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
2066
2067 let imod = 0, iflags = 0, M = 1 in
2068   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
2069 }
2070
2071 // Preload signals the memory system of possible future data/instruction access.
2072 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
2073
2074   def i12 : AXIM<(outs), (ins addrmode_imm12:$addr), AddrMode_i12, MiscFrm,
2075                 IIC_Preload, !strconcat(opc, "\t$addr"),
2076                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
2077                 Sched<[WritePreLd]> {
2078     bits<4> Rt;
2079     bits<17> addr;
2080     let Inst{31-26} = 0b111101;
2081     let Inst{25} = 0; // 0 for immediate form
2082     let Inst{24} = data;
2083     let Inst{23} = addr{12};        // U (add = ('U' == 1))
2084     let Inst{22} = read;
2085     let Inst{21-20} = 0b01;
2086     let Inst{19-16} = addr{16-13};  // Rn
2087     let Inst{15-12} = 0b1111;
2088     let Inst{11-0}  = addr{11-0};   // imm12
2089   }
2090
2091   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
2092                !strconcat(opc, "\t$shift"),
2093                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
2094                Sched<[WritePreLd]> {
2095     bits<17> shift;
2096     let Inst{31-26} = 0b111101;
2097     let Inst{25} = 1; // 1 for register form
2098     let Inst{24} = data;
2099     let Inst{23} = shift{12};    // U (add = ('U' == 1))
2100     let Inst{22} = read;
2101     let Inst{21-20} = 0b01;
2102     let Inst{19-16} = shift{16-13}; // Rn
2103     let Inst{15-12} = 0b1111;
2104     let Inst{11-0}  = shift{11-0};
2105     let Inst{4} = 0;
2106   }
2107 }
2108
2109 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
2110 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
2111 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
2112
2113 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
2114                  "setend\t$end", []>, Requires<[IsARM]>, Deprecated<HasV8Ops> {
2115   bits<1> end;
2116   let Inst{31-10} = 0b1111000100000001000000;
2117   let Inst{9} = end;
2118   let Inst{8-0} = 0;
2119 }
2120
2121 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
2122              [(int_arm_dbg imm0_15:$opt)]>, Requires<[IsARM, HasV7]> {
2123   bits<4> opt;
2124   let Inst{27-4} = 0b001100100000111100001111;
2125   let Inst{3-0} = opt;
2126 }
2127
2128 // A8.8.247  UDF - Undefined (Encoding A1)
2129 def UDF : AInoP<(outs), (ins imm0_65535:$imm16), MiscFrm, NoItinerary,
2130                 "udf", "\t$imm16", [(int_arm_undefined imm0_65535:$imm16)]> {
2131   bits<16> imm16;
2132   let Inst{31-28} = 0b1110; // AL
2133   let Inst{27-25} = 0b011;
2134   let Inst{24-20} = 0b11111;
2135   let Inst{19-8} = imm16{15-4};
2136   let Inst{7-4} = 0b1111;
2137   let Inst{3-0} = imm16{3-0};
2138 }
2139
2140 /*
2141  * A5.4 Permanently UNDEFINED instructions.
2142  *
2143  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
2144  * Other UDF encodings generate SIGILL.
2145  *
2146  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
2147  * Encoding A1:
2148  *  1110 0111 1111 iiii iiii iiii 1111 iiii
2149  * Encoding T1:
2150  *  1101 1110 iiii iiii
2151  * It uses the following encoding:
2152  *  1110 0111 1111 1110 1101 1110 1111 0000
2153  *  - In ARM: UDF #60896;
2154  *  - In Thumb: UDF #254 followed by a branch-to-self.
2155  */
2156 let isBarrier = 1, isTerminator = 1 in
2157 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
2158                "trap", [(trap)]>,
2159            Requires<[IsARM,UseNaClTrap]> {
2160   let Inst = 0xe7fedef0;
2161 }
2162 let isBarrier = 1, isTerminator = 1 in
2163 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
2164                "trap", [(trap)]>,
2165            Requires<[IsARM,DontUseNaClTrap]> {
2166   let Inst = 0xe7ffdefe;
2167 }
2168
2169 // Address computation and loads and stores in PIC mode.
2170 let isNotDuplicable = 1 in {
2171 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
2172                             4, IIC_iALUr,
2173                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
2174                             Sched<[WriteALU, ReadALU]>;
2175
2176 let AddedComplexity = 10 in {
2177 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
2178                             4, IIC_iLoad_r,
2179                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
2180
2181 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2182                             4, IIC_iLoad_bh_r,
2183                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
2184
2185 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2186                             4, IIC_iLoad_bh_r,
2187                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
2188
2189 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2190                             4, IIC_iLoad_bh_r,
2191                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
2192
2193 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2194                             4, IIC_iLoad_bh_r,
2195                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
2196 }
2197 let AddedComplexity = 10 in {
2198 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2199       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
2200
2201 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2202       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
2203                                                    addrmodepc:$addr)]>;
2204
2205 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2206       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
2207 }
2208 } // isNotDuplicable = 1
2209
2210
2211 // LEApcrel - Load a pc-relative address into a register without offending the
2212 // assembler.
2213 let hasSideEffects = 0, isReMaterializable = 1 in
2214 // The 'adr' mnemonic encodes differently if the label is before or after
2215 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
2216 // know until then which form of the instruction will be used.
2217 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
2218                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
2219                  Sched<[WriteALU, ReadALU]> {
2220   bits<4> Rd;
2221   bits<14> label;
2222   let Inst{27-25} = 0b001;
2223   let Inst{24} = 0;
2224   let Inst{23-22} = label{13-12};
2225   let Inst{21} = 0;
2226   let Inst{20} = 0;
2227   let Inst{19-16} = 0b1111;
2228   let Inst{15-12} = Rd;
2229   let Inst{11-0} = label{11-0};
2230 }
2231
2232 let hasSideEffects = 1 in {
2233 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
2234                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2235
2236 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
2237                       (ins i32imm:$label, pred:$p),
2238                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2239 }
2240
2241 //===----------------------------------------------------------------------===//
2242 //  Control Flow Instructions.
2243 //
2244
2245 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
2246   // ARMV4T and above
2247   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2248                   "bx", "\tlr", [(ARMretflag)]>,
2249                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2250     let Inst{27-0}  = 0b0001001011111111111100011110;
2251   }
2252
2253   // ARMV4 only
2254   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2255                   "mov", "\tpc, lr", [(ARMretflag)]>,
2256                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
2257     let Inst{27-0} = 0b0001101000001111000000001110;
2258   }
2259
2260   // Exception return: N.b. doesn't set CPSR as far as we're concerned (it sets
2261   // the user-space one).
2262   def SUBS_PC_LR : ARMPseudoInst<(outs), (ins i32imm:$offset, pred:$p),
2263                                  4, IIC_Br,
2264                                  [(ARMintretflag imm:$offset)]>;
2265 }
2266
2267 // Indirect branches
2268 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
2269   // ARMV4T and above
2270   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
2271                   [(brind GPR:$dst)]>,
2272               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2273     bits<4> dst;
2274     let Inst{31-4} = 0b1110000100101111111111110001;
2275     let Inst{3-0}  = dst;
2276   }
2277
2278   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
2279                   "bx", "\t$dst", [/* pattern left blank */]>,
2280               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2281     bits<4> dst;
2282     let Inst{27-4} = 0b000100101111111111110001;
2283     let Inst{3-0}  = dst;
2284   }
2285 }
2286
2287 // SP is marked as a use to prevent stack-pointer assignments that appear
2288 // immediately before calls from potentially appearing dead.
2289 let isCall = 1,
2290   // FIXME:  Do we really need a non-predicated version? If so, it should
2291   // at least be a pseudo instruction expanding to the predicated version
2292   // at MC lowering time.
2293   Defs = [LR], Uses = [SP] in {
2294   def BL  : ABXI<0b1011, (outs), (ins arm_bl_target:$func),
2295                 IIC_Br, "bl\t$func",
2296                 [(ARMcall tglobaladdr:$func)]>,
2297             Requires<[IsARM]>, Sched<[WriteBrL]> {
2298     let Inst{31-28} = 0b1110;
2299     bits<24> func;
2300     let Inst{23-0} = func;
2301     let DecoderMethod = "DecodeBranchImmInstruction";
2302   }
2303
2304   def BL_pred : ABI<0b1011, (outs), (ins arm_bl_target:$func),
2305                    IIC_Br, "bl", "\t$func",
2306                    [(ARMcall_pred tglobaladdr:$func)]>,
2307                 Requires<[IsARM]>, Sched<[WriteBrL]> {
2308     bits<24> func;
2309     let Inst{23-0} = func;
2310     let DecoderMethod = "DecodeBranchImmInstruction";
2311   }
2312
2313   // ARMv5T and above
2314   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2315                 IIC_Br, "blx\t$func",
2316                 [(ARMcall GPR:$func)]>,
2317             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2318     bits<4> func;
2319     let Inst{31-4} = 0b1110000100101111111111110011;
2320     let Inst{3-0}  = func;
2321   }
2322
2323   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2324                     IIC_Br, "blx", "\t$func",
2325                     [(ARMcall_pred GPR:$func)]>,
2326                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2327     bits<4> func;
2328     let Inst{27-4} = 0b000100101111111111110011;
2329     let Inst{3-0}  = func;
2330   }
2331
2332   // ARMv4T
2333   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2334   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2335                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2336                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2337
2338   // ARMv4
2339   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2340                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2341                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2342
2343   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2344   // return stack predictor.
2345   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins arm_bl_target:$func),
2346                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2347                       Requires<[IsARM]>, Sched<[WriteBr]>;
2348 }
2349
2350 let isBranch = 1, isTerminator = 1 in {
2351   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2352   // a two-value operand where a dag node expects two operands. :(
2353   def Bcc : ABI<0b1010, (outs), (ins arm_br_target:$target),
2354                IIC_Br, "b", "\t$target",
2355                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2356                Sched<[WriteBr]>  {
2357     bits<24> target;
2358     let Inst{23-0} = target;
2359     let DecoderMethod = "DecodeBranchImmInstruction";
2360   }
2361
2362   let isBarrier = 1 in {
2363     // B is "predicable" since it's just a Bcc with an 'always' condition.
2364     let isPredicable = 1 in
2365     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2366     // should be sufficient.
2367     // FIXME: Is B really a Barrier? That doesn't seem right.
2368     def B : ARMPseudoExpand<(outs), (ins arm_br_target:$target), 4, IIC_Br,
2369                 [(br bb:$target)], (Bcc arm_br_target:$target,
2370                 (ops 14, zero_reg))>,
2371                 Sched<[WriteBr]>;
2372
2373     let Size = 4, isNotDuplicable = 1, isIndirectBranch = 1 in {
2374     def BR_JTr : ARMPseudoInst<(outs),
2375                       (ins GPR:$target, i32imm:$jt),
2376                       0, IIC_Br,
2377                       [(ARMbrjt GPR:$target, tjumptable:$jt)]>,
2378                       Sched<[WriteBr]>;
2379     def BR_JTm_i12 : ARMPseudoInst<(outs),
2380                      (ins addrmode_imm12:$target, i32imm:$jt),
2381                      0, IIC_Br,
2382                      [(ARMbrjt (i32 (load addrmode_imm12:$target)),
2383                                tjumptable:$jt)]>, Sched<[WriteBrTbl]>;
2384     def BR_JTm_rs : ARMPseudoInst<(outs),
2385                      (ins ldst_so_reg:$target, i32imm:$jt),
2386                      0, IIC_Br,
2387                      [(ARMbrjt (i32 (load ldst_so_reg:$target)),
2388                                tjumptable:$jt)]>, Sched<[WriteBrTbl]>;
2389     def BR_JTadd : ARMPseudoInst<(outs),
2390                    (ins GPR:$target, GPR:$idx, i32imm:$jt),
2391                    0, IIC_Br,
2392                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt)]>,
2393                    Sched<[WriteBrTbl]>;
2394     } // isNotDuplicable = 1, isIndirectBranch = 1
2395   } // isBarrier = 1
2396
2397 }
2398
2399 // BLX (immediate)
2400 def BLXi : AXI<(outs), (ins arm_blx_target:$target), BrMiscFrm, NoItinerary,
2401                "blx\t$target", []>,
2402            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2403   let Inst{31-25} = 0b1111101;
2404   bits<25> target;
2405   let Inst{23-0} = target{24-1};
2406   let Inst{24} = target{0};
2407   let isCall = 1;
2408 }
2409
2410 // Branch and Exchange Jazelle
2411 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2412               [/* pattern left blank */]>, Sched<[WriteBr]> {
2413   bits<4> func;
2414   let Inst{23-20} = 0b0010;
2415   let Inst{19-8} = 0xfff;
2416   let Inst{7-4} = 0b0010;
2417   let Inst{3-0} = func;
2418   let isBranch = 1;
2419 }
2420
2421 // Tail calls.
2422
2423 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2424   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2425                    Sched<[WriteBr]>;
2426
2427   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2428                    Sched<[WriteBr]>;
2429
2430   def TAILJMPd : ARMPseudoExpand<(outs), (ins arm_br_target:$dst),
2431                                  4, IIC_Br, [],
2432                                  (Bcc arm_br_target:$dst, (ops 14, zero_reg))>,
2433                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2434
2435   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2436                                  4, IIC_Br, [],
2437                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2438                                  Requires<[IsARM, HasV4T]>;
2439 }
2440
2441 // Secure Monitor Call is a system instruction.
2442 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2443               []>, Requires<[IsARM, HasTrustZone]> {
2444   bits<4> opt;
2445   let Inst{23-4} = 0b01100000000000000111;
2446   let Inst{3-0} = opt;
2447 }
2448 def : MnemonicAlias<"smi", "smc">;
2449
2450 // Supervisor Call (Software Interrupt)
2451 let isCall = 1, Uses = [SP] in {
2452 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2453           Sched<[WriteBr]> {
2454   bits<24> svc;
2455   let Inst{23-0} = svc;
2456 }
2457 }
2458
2459 // Store Return State
2460 class SRSI<bit wb, string asm>
2461   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2462        NoItinerary, asm, "", []> {
2463   bits<5> mode;
2464   let Inst{31-28} = 0b1111;
2465   let Inst{27-25} = 0b100;
2466   let Inst{22} = 1;
2467   let Inst{21} = wb;
2468   let Inst{20} = 0;
2469   let Inst{19-16} = 0b1101;  // SP
2470   let Inst{15-5} = 0b00000101000;
2471   let Inst{4-0} = mode;
2472 }
2473
2474 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2475   let Inst{24-23} = 0;
2476 }
2477 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2478   let Inst{24-23} = 0;
2479 }
2480 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2481   let Inst{24-23} = 0b10;
2482 }
2483 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2484   let Inst{24-23} = 0b10;
2485 }
2486 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2487   let Inst{24-23} = 0b01;
2488 }
2489 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2490   let Inst{24-23} = 0b01;
2491 }
2492 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2493   let Inst{24-23} = 0b11;
2494 }
2495 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2496   let Inst{24-23} = 0b11;
2497 }
2498
2499 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2500 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2501
2502 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2503 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2504
2505 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2506 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2507
2508 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2509 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2510
2511 // Return From Exception
2512 class RFEI<bit wb, string asm>
2513   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2514        NoItinerary, asm, "", []> {
2515   bits<4> Rn;
2516   let Inst{31-28} = 0b1111;
2517   let Inst{27-25} = 0b100;
2518   let Inst{22} = 0;
2519   let Inst{21} = wb;
2520   let Inst{20} = 1;
2521   let Inst{19-16} = Rn;
2522   let Inst{15-0} = 0xa00;
2523 }
2524
2525 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2526   let Inst{24-23} = 0;
2527 }
2528 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2529   let Inst{24-23} = 0;
2530 }
2531 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2532   let Inst{24-23} = 0b10;
2533 }
2534 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2535   let Inst{24-23} = 0b10;
2536 }
2537 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2538   let Inst{24-23} = 0b01;
2539 }
2540 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2541   let Inst{24-23} = 0b01;
2542 }
2543 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2544   let Inst{24-23} = 0b11;
2545 }
2546 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2547   let Inst{24-23} = 0b11;
2548 }
2549
2550 // Hypervisor Call is a system instruction
2551 let isCall = 1 in {
2552 def HVC : AInoP< (outs), (ins imm0_65535:$imm), BrFrm, NoItinerary,
2553                 "hvc", "\t$imm", []>,
2554           Requires<[IsARM, HasVirtualization]> {
2555   bits<16> imm;
2556
2557   // Even though HVC isn't predicable, it's encoding includes a condition field.
2558   // The instruction is undefined if the condition field is 0xf otherwise it is
2559   // unpredictable if it isn't condition AL (0xe).
2560   let Inst{31-28} = 0b1110;
2561   let Unpredictable{31-28} = 0b1111;
2562   let Inst{27-24} = 0b0001;
2563   let Inst{23-20} = 0b0100;
2564   let Inst{19-8} = imm{15-4};
2565   let Inst{7-4} = 0b0111;
2566   let Inst{3-0} = imm{3-0};
2567 }
2568 }
2569
2570 // Return from exception in Hypervisor mode.
2571 let isReturn = 1, isBarrier = 1, isTerminator = 1, Defs = [PC] in
2572 def ERET : ABI<0b0001, (outs), (ins), NoItinerary, "eret", "", []>,
2573     Requires<[IsARM, HasVirtualization]> {
2574     let Inst{23-0} = 0b011000000000000001101110;
2575 }
2576
2577 //===----------------------------------------------------------------------===//
2578 //  Load / Store Instructions.
2579 //
2580
2581 // Load
2582
2583
2584 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si, load>;
2585 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2586                         zextloadi8>;
2587 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si, store>;
2588 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2589                         truncstorei8>;
2590
2591 // Special LDR for loads from non-pc-relative constpools.
2592 let canFoldAsLoad = 1, mayLoad = 1, hasSideEffects = 0,
2593     isReMaterializable = 1, isCodeGenOnly = 1 in
2594 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2595                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2596                  []> {
2597   bits<4> Rt;
2598   bits<17> addr;
2599   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2600   let Inst{19-16} = 0b1111;
2601   let Inst{15-12} = Rt;
2602   let Inst{11-0}  = addr{11-0};   // imm12
2603 }
2604
2605 // Loads with zero extension
2606 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2607                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2608                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2609
2610 // Loads with sign extension
2611 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2612                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2613                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2614
2615 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2616                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2617                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2618
2619 let mayLoad = 1, hasSideEffects = 0, hasExtraDefRegAllocReq = 1 in {
2620   // Load doubleword
2621   def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode3:$addr),
2622                    LdMiscFrm, IIC_iLoad_d_r, "ldrd", "\t$Rt, $Rt2, $addr", []>,
2623              Requires<[IsARM, HasV5TE]>;
2624 }
2625
2626 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2627                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2628 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2629                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2630 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2631                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2632
2633 // Indexed loads
2634 multiclass AI2_ldridx<bit isByte, string opc,
2635                       InstrItinClass iii, InstrItinClass iir> {
2636   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2637                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2638                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2639     bits<17> addr;
2640     let Inst{25} = 0;
2641     let Inst{23} = addr{12};
2642     let Inst{19-16} = addr{16-13};
2643     let Inst{11-0} = addr{11-0};
2644     let DecoderMethod = "DecodeLDRPreImm";
2645   }
2646
2647   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2648                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2649                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2650     bits<17> addr;
2651     let Inst{25} = 1;
2652     let Inst{23} = addr{12};
2653     let Inst{19-16} = addr{16-13};
2654     let Inst{11-0} = addr{11-0};
2655     let Inst{4} = 0;
2656     let DecoderMethod = "DecodeLDRPreReg";
2657   }
2658
2659   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2660                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2661                        IndexModePost, LdFrm, iir,
2662                        opc, "\t$Rt, $addr, $offset",
2663                        "$addr.base = $Rn_wb", []> {
2664      // {12}     isAdd
2665      // {11-0}   imm12/Rm
2666      bits<14> offset;
2667      bits<4> addr;
2668      let Inst{25} = 1;
2669      let Inst{23} = offset{12};
2670      let Inst{19-16} = addr;
2671      let Inst{11-0} = offset{11-0};
2672      let Inst{4} = 0;
2673
2674     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2675    }
2676
2677    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2678                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2679                       IndexModePost, LdFrm, iii,
2680                       opc, "\t$Rt, $addr, $offset",
2681                       "$addr.base = $Rn_wb", []> {
2682     // {12}     isAdd
2683     // {11-0}   imm12/Rm
2684     bits<14> offset;
2685     bits<4> addr;
2686     let Inst{25} = 0;
2687     let Inst{23} = offset{12};
2688     let Inst{19-16} = addr;
2689     let Inst{11-0} = offset{11-0};
2690
2691     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2692   }
2693
2694 }
2695
2696 let mayLoad = 1, hasSideEffects = 0 in {
2697 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2698 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2699 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2700 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2701 }
2702
2703 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2704   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2705                         (ins addrmode3_pre:$addr), IndexModePre,
2706                         LdMiscFrm, itin,
2707                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2708     bits<14> addr;
2709     let Inst{23}    = addr{8};      // U bit
2710     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2711     let Inst{19-16} = addr{12-9};   // Rn
2712     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2713     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2714     let DecoderMethod = "DecodeAddrMode3Instruction";
2715   }
2716   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2717                         (ins addr_offset_none:$addr, am3offset:$offset),
2718                         IndexModePost, LdMiscFrm, itin,
2719                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2720                         []> {
2721     bits<10> offset;
2722     bits<4> addr;
2723     let Inst{23}    = offset{8};      // U bit
2724     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2725     let Inst{19-16} = addr;
2726     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2727     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2728     let DecoderMethod = "DecodeAddrMode3Instruction";
2729   }
2730 }
2731
2732 let mayLoad = 1, hasSideEffects = 0 in {
2733 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2734 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2735 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2736 let hasExtraDefRegAllocReq = 1 in {
2737 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2738                           (ins addrmode3_pre:$addr), IndexModePre,
2739                           LdMiscFrm, IIC_iLoad_d_ru,
2740                           "ldrd", "\t$Rt, $Rt2, $addr!",
2741                           "$addr.base = $Rn_wb", []> {
2742   bits<14> addr;
2743   let Inst{23}    = addr{8};      // U bit
2744   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2745   let Inst{19-16} = addr{12-9};   // Rn
2746   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2747   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2748   let DecoderMethod = "DecodeAddrMode3Instruction";
2749 }
2750 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2751                           (ins addr_offset_none:$addr, am3offset:$offset),
2752                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2753                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2754                           "$addr.base = $Rn_wb", []> {
2755   bits<10> offset;
2756   bits<4> addr;
2757   let Inst{23}    = offset{8};      // U bit
2758   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2759   let Inst{19-16} = addr;
2760   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2761   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2762   let DecoderMethod = "DecodeAddrMode3Instruction";
2763 }
2764 } // hasExtraDefRegAllocReq = 1
2765 } // mayLoad = 1, hasSideEffects = 0
2766
2767 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2768 let mayLoad = 1, hasSideEffects = 0 in {
2769 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2770                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2771                     IndexModePost, LdFrm, IIC_iLoad_ru,
2772                     "ldrt", "\t$Rt, $addr, $offset",
2773                     "$addr.base = $Rn_wb", []> {
2774   // {12}     isAdd
2775   // {11-0}   imm12/Rm
2776   bits<14> offset;
2777   bits<4> addr;
2778   let Inst{25} = 1;
2779   let Inst{23} = offset{12};
2780   let Inst{21} = 1; // overwrite
2781   let Inst{19-16} = addr;
2782   let Inst{11-5} = offset{11-5};
2783   let Inst{4} = 0;
2784   let Inst{3-0} = offset{3-0};
2785   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2786 }
2787
2788 def LDRT_POST_IMM
2789   : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2790                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2791                IndexModePost, LdFrm, IIC_iLoad_ru,
2792                "ldrt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2793   // {12}     isAdd
2794   // {11-0}   imm12/Rm
2795   bits<14> offset;
2796   bits<4> addr;
2797   let Inst{25} = 0;
2798   let Inst{23} = offset{12};
2799   let Inst{21} = 1; // overwrite
2800   let Inst{19-16} = addr;
2801   let Inst{11-0} = offset{11-0};
2802   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2803 }
2804
2805 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2806                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2807                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2808                      "ldrbt", "\t$Rt, $addr, $offset",
2809                      "$addr.base = $Rn_wb", []> {
2810   // {12}     isAdd
2811   // {11-0}   imm12/Rm
2812   bits<14> offset;
2813   bits<4> addr;
2814   let Inst{25} = 1;
2815   let Inst{23} = offset{12};
2816   let Inst{21} = 1; // overwrite
2817   let Inst{19-16} = addr;
2818   let Inst{11-5} = offset{11-5};
2819   let Inst{4} = 0;
2820   let Inst{3-0} = offset{3-0};
2821   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2822 }
2823
2824 def LDRBT_POST_IMM
2825   : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2826                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2827                IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2828                "ldrbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2829   // {12}     isAdd
2830   // {11-0}   imm12/Rm
2831   bits<14> offset;
2832   bits<4> addr;
2833   let Inst{25} = 0;
2834   let Inst{23} = offset{12};
2835   let Inst{21} = 1; // overwrite
2836   let Inst{19-16} = addr;
2837   let Inst{11-0} = offset{11-0};
2838   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2839 }
2840
2841 multiclass AI3ldrT<bits<4> op, string opc> {
2842   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2843                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2844                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2845                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2846     bits<9> offset;
2847     let Inst{23} = offset{8};
2848     let Inst{22} = 1;
2849     let Inst{11-8} = offset{7-4};
2850     let Inst{3-0} = offset{3-0};
2851   }
2852   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2853                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2854                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2855                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2856     bits<5> Rm;
2857     let Inst{23} = Rm{4};
2858     let Inst{22} = 0;
2859     let Inst{11-8} = 0;
2860     let Unpredictable{11-8} = 0b1111;
2861     let Inst{3-0} = Rm{3-0};
2862     let DecoderMethod = "DecodeLDR";
2863   }
2864 }
2865
2866 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2867 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2868 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2869 }
2870
2871 def LDRT_POST
2872   : ARMAsmPseudo<"ldrt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2873                  (outs GPR:$Rt)>;
2874
2875 def LDRBT_POST
2876   : ARMAsmPseudo<"ldrbt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2877                  (outs GPR:$Rt)>;
2878
2879 // Pseudo instruction ldr Rt, =immediate
2880 def LDRConstPool
2881   : ARMAsmPseudo<"ldr${q} $Rt, $immediate",
2882                  (ins const_pool_asm_imm:$immediate, pred:$q),
2883                  (outs GPR:$Rt)>;
2884
2885 // Store
2886
2887 // Stores with truncate
2888 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2889                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2890                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2891
2892 // Store doubleword
2893 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in {
2894   def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2895                     StMiscFrm, IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", []>,
2896              Requires<[IsARM, HasV5TE]> {
2897     let Inst{21} = 0;
2898   }
2899 }
2900
2901 // Indexed stores
2902 multiclass AI2_stridx<bit isByte, string opc,
2903                       InstrItinClass iii, InstrItinClass iir> {
2904   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2905                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2906                             StFrm, iii,
2907                             opc, "\t$Rt, $addr!",
2908                             "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2909     bits<17> addr;
2910     let Inst{25} = 0;
2911     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2912     let Inst{19-16} = addr{16-13};  // Rn
2913     let Inst{11-0}  = addr{11-0};   // imm12
2914     let DecoderMethod = "DecodeSTRPreImm";
2915   }
2916
2917   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2918                       (ins GPR:$Rt, ldst_so_reg:$addr),
2919                       IndexModePre, StFrm, iir,
2920                       opc, "\t$Rt, $addr!",
2921                       "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2922     bits<17> addr;
2923     let Inst{25} = 1;
2924     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2925     let Inst{19-16} = addr{16-13}; // Rn
2926     let Inst{11-0}  = addr{11-0};
2927     let Inst{4}     = 0;           // Inst{4} = 0
2928     let DecoderMethod = "DecodeSTRPreReg";
2929   }
2930   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2931                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2932                 IndexModePost, StFrm, iir,
2933                 opc, "\t$Rt, $addr, $offset",
2934                 "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2935      // {12}     isAdd
2936      // {11-0}   imm12/Rm
2937      bits<14> offset;
2938      bits<4> addr;
2939      let Inst{25} = 1;
2940      let Inst{23} = offset{12};
2941      let Inst{19-16} = addr;
2942      let Inst{11-0} = offset{11-0};
2943      let Inst{4} = 0;
2944
2945     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2946    }
2947
2948    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2949                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2950                 IndexModePost, StFrm, iii,
2951                 opc, "\t$Rt, $addr, $offset",
2952                 "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2953     // {12}     isAdd
2954     // {11-0}   imm12/Rm
2955     bits<14> offset;
2956     bits<4> addr;
2957     let Inst{25} = 0;
2958     let Inst{23} = offset{12};
2959     let Inst{19-16} = addr;
2960     let Inst{11-0} = offset{11-0};
2961
2962     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2963   }
2964 }
2965
2966 let mayStore = 1, hasSideEffects = 0 in {
2967 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2968 // IIC_iStore_siu depending on whether it the offset register is shifted.
2969 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2970 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2971 }
2972
2973 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2974                          am2offset_reg:$offset),
2975              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2976                            am2offset_reg:$offset)>;
2977 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2978                          am2offset_imm:$offset),
2979              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2980                            am2offset_imm:$offset)>;
2981 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2982                              am2offset_reg:$offset),
2983              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2984                             am2offset_reg:$offset)>;
2985 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2986                              am2offset_imm:$offset),
2987              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2988                             am2offset_imm:$offset)>;
2989
2990 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2991 // put the patterns on the instruction definitions directly as ISel wants
2992 // the address base and offset to be separate operands, not a single
2993 // complex operand like we represent the instructions themselves. The
2994 // pseudos map between the two.
2995 let usesCustomInserter = 1,
2996     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2997 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2998                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2999                4, IIC_iStore_ru,
3000             [(set GPR:$Rn_wb,
3001                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
3002 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
3003                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
3004                4, IIC_iStore_ru,
3005             [(set GPR:$Rn_wb,
3006                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
3007 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
3008                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
3009                4, IIC_iStore_ru,
3010             [(set GPR:$Rn_wb,
3011                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
3012 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
3013                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
3014                4, IIC_iStore_ru,
3015             [(set GPR:$Rn_wb,
3016                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
3017 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
3018                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
3019                4, IIC_iStore_ru,
3020             [(set GPR:$Rn_wb,
3021                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
3022 }
3023
3024
3025
3026 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
3027                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
3028                            StMiscFrm, IIC_iStore_bh_ru,
3029                            "strh", "\t$Rt, $addr!",
3030                            "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
3031   bits<14> addr;
3032   let Inst{23}    = addr{8};      // U bit
3033   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
3034   let Inst{19-16} = addr{12-9};   // Rn
3035   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
3036   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
3037   let DecoderMethod = "DecodeAddrMode3Instruction";
3038 }
3039
3040 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
3041                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
3042                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
3043                        "strh", "\t$Rt, $addr, $offset",
3044                        "$addr.base = $Rn_wb,@earlyclobber $Rn_wb",
3045                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
3046                                                       addr_offset_none:$addr,
3047                                                       am3offset:$offset))]> {
3048   bits<10> offset;
3049   bits<4> addr;
3050   let Inst{23}    = offset{8};      // U bit
3051   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
3052   let Inst{19-16} = addr;
3053   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
3054   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
3055   let DecoderMethod = "DecodeAddrMode3Instruction";
3056 }
3057
3058 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in {
3059 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
3060                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
3061                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
3062                           "strd", "\t$Rt, $Rt2, $addr!",
3063                           "$addr.base = $Rn_wb", []> {
3064   bits<14> addr;
3065   let Inst{23}    = addr{8};      // U bit
3066   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
3067   let Inst{19-16} = addr{12-9};   // Rn
3068   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
3069   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
3070   let DecoderMethod = "DecodeAddrMode3Instruction";
3071 }
3072
3073 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
3074                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
3075                                am3offset:$offset),
3076                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
3077                           "strd", "\t$Rt, $Rt2, $addr, $offset",
3078                           "$addr.base = $Rn_wb", []> {
3079   bits<10> offset;
3080   bits<4> addr;
3081   let Inst{23}    = offset{8};      // U bit
3082   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
3083   let Inst{19-16} = addr;
3084   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
3085   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
3086   let DecoderMethod = "DecodeAddrMode3Instruction";
3087 }
3088 } // mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1
3089
3090 // STRT, STRBT, and STRHT
3091
3092 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
3093                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
3094                    IndexModePost, StFrm, IIC_iStore_bh_ru,
3095                    "strbt", "\t$Rt, $addr, $offset",
3096                    "$addr.base = $Rn_wb", []> {
3097   // {12}     isAdd
3098   // {11-0}   imm12/Rm
3099   bits<14> offset;
3100   bits<4> addr;
3101   let Inst{25} = 1;
3102   let Inst{23} = offset{12};
3103   let Inst{21} = 1; // overwrite
3104   let Inst{19-16} = addr;
3105   let Inst{11-5} = offset{11-5};
3106   let Inst{4} = 0;
3107   let Inst{3-0} = offset{3-0};
3108   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3109 }
3110
3111 def STRBT_POST_IMM
3112   : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
3113                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
3114                IndexModePost, StFrm, IIC_iStore_bh_ru,
3115                "strbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
3116   // {12}     isAdd
3117   // {11-0}   imm12/Rm
3118   bits<14> offset;
3119   bits<4> addr;
3120   let Inst{25} = 0;
3121   let Inst{23} = offset{12};
3122   let Inst{21} = 1; // overwrite
3123   let Inst{19-16} = addr;
3124   let Inst{11-0} = offset{11-0};
3125   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3126 }
3127
3128 def STRBT_POST
3129   : ARMAsmPseudo<"strbt${q} $Rt, $addr",
3130                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
3131
3132 let mayStore = 1, hasSideEffects = 0 in {
3133 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
3134                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
3135                    IndexModePost, StFrm, IIC_iStore_ru,
3136                    "strt", "\t$Rt, $addr, $offset",
3137                    "$addr.base = $Rn_wb", []> {
3138   // {12}     isAdd
3139   // {11-0}   imm12/Rm
3140   bits<14> offset;
3141   bits<4> addr;
3142   let Inst{25} = 1;
3143   let Inst{23} = offset{12};
3144   let Inst{21} = 1; // overwrite
3145   let Inst{19-16} = addr;
3146   let Inst{11-5} = offset{11-5};
3147   let Inst{4} = 0;
3148   let Inst{3-0} = offset{3-0};
3149   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3150 }
3151
3152 def STRT_POST_IMM
3153   : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
3154                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
3155                IndexModePost, StFrm, IIC_iStore_ru,
3156                "strt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
3157   // {12}     isAdd
3158   // {11-0}   imm12/Rm
3159   bits<14> offset;
3160   bits<4> addr;
3161   let Inst{25} = 0;
3162   let Inst{23} = offset{12};
3163   let Inst{21} = 1; // overwrite
3164   let Inst{19-16} = addr;
3165   let Inst{11-0} = offset{11-0};
3166   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3167 }
3168 }
3169
3170 def STRT_POST
3171   : ARMAsmPseudo<"strt${q} $Rt, $addr",
3172                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
3173
3174 multiclass AI3strT<bits<4> op, string opc> {
3175   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
3176                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
3177                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
3178                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
3179     bits<9> offset;
3180     let Inst{23} = offset{8};
3181     let Inst{22} = 1;
3182     let Inst{11-8} = offset{7-4};
3183     let Inst{3-0} = offset{3-0};
3184   }
3185   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
3186                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
3187                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
3188                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
3189     bits<5> Rm;
3190     let Inst{23} = Rm{4};
3191     let Inst{22} = 0;
3192     let Inst{11-8} = 0;
3193     let Inst{3-0} = Rm{3-0};
3194   }
3195 }
3196
3197
3198 defm STRHT : AI3strT<0b1011, "strht">;
3199
3200 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3201                    NoItinerary, "stl", "\t$Rt, $addr", []>;
3202 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3203                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
3204 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3205                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
3206
3207 //===----------------------------------------------------------------------===//
3208 //  Load / store multiple Instructions.
3209 //
3210
3211 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
3212                          InstrItinClass itin, InstrItinClass itin_upd> {
3213   // IA is the default, so no need for an explicit suffix on the
3214   // mnemonic here. Without it is the canonical spelling.
3215   def IA :
3216     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3217          IndexModeNone, f, itin,
3218          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
3219     let Inst{24-23} = 0b01;       // Increment After
3220     let Inst{22}    = P_bit;
3221     let Inst{21}    = 0;          // No writeback
3222     let Inst{20}    = L_bit;
3223   }
3224   def IA_UPD :
3225     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3226          IndexModeUpd, f, itin_upd,
3227          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3228     let Inst{24-23} = 0b01;       // Increment After
3229     let Inst{22}    = P_bit;
3230     let Inst{21}    = 1;          // Writeback
3231     let Inst{20}    = L_bit;
3232
3233     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3234   }
3235   def DA :
3236     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3237          IndexModeNone, f, itin,
3238          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
3239     let Inst{24-23} = 0b00;       // Decrement After
3240     let Inst{22}    = P_bit;
3241     let Inst{21}    = 0;          // No writeback
3242     let Inst{20}    = L_bit;
3243   }
3244   def DA_UPD :
3245     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3246          IndexModeUpd, f, itin_upd,
3247          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3248     let Inst{24-23} = 0b00;       // Decrement After
3249     let Inst{22}    = P_bit;
3250     let Inst{21}    = 1;          // Writeback
3251     let Inst{20}    = L_bit;
3252
3253     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3254   }
3255   def DB :
3256     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3257          IndexModeNone, f, itin,
3258          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
3259     let Inst{24-23} = 0b10;       // Decrement Before
3260     let Inst{22}    = P_bit;
3261     let Inst{21}    = 0;          // No writeback
3262     let Inst{20}    = L_bit;
3263   }
3264   def DB_UPD :
3265     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3266          IndexModeUpd, f, itin_upd,
3267          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3268     let Inst{24-23} = 0b10;       // Decrement Before
3269     let Inst{22}    = P_bit;
3270     let Inst{21}    = 1;          // Writeback
3271     let Inst{20}    = L_bit;
3272
3273     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3274   }
3275   def IB :
3276     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3277          IndexModeNone, f, itin,
3278          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
3279     let Inst{24-23} = 0b11;       // Increment Before
3280     let Inst{22}    = P_bit;
3281     let Inst{21}    = 0;          // No writeback
3282     let Inst{20}    = L_bit;
3283   }
3284   def IB_UPD :
3285     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3286          IndexModeUpd, f, itin_upd,
3287          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3288     let Inst{24-23} = 0b11;       // Increment Before
3289     let Inst{22}    = P_bit;
3290     let Inst{21}    = 1;          // Writeback
3291     let Inst{20}    = L_bit;
3292
3293     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3294   }
3295 }
3296
3297 let hasSideEffects = 0 in {
3298
3299 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3300 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
3301                          IIC_iLoad_mu>, ComplexDeprecationPredicate<"ARMLoad">;
3302
3303 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3304 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
3305                          IIC_iStore_mu>,
3306            ComplexDeprecationPredicate<"ARMStore">;
3307
3308 } // hasSideEffects
3309
3310 // FIXME: remove when we have a way to marking a MI with these properties.
3311 // FIXME: Should pc be an implicit operand like PICADD, etc?
3312 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3313     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3314 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3315                                                  reglist:$regs, variable_ops),
3316                      4, IIC_iLoad_mBr, [],
3317                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3318       RegConstraint<"$Rn = $wb">;
3319
3320 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3321 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
3322                                IIC_iLoad_mu>;
3323
3324 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3325 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
3326                                IIC_iStore_mu>;
3327
3328
3329
3330 //===----------------------------------------------------------------------===//
3331 //  Move Instructions.
3332 //
3333
3334 let hasSideEffects = 0 in
3335 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
3336                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3337   bits<4> Rd;
3338   bits<4> Rm;
3339
3340   let Inst{19-16} = 0b0000;
3341   let Inst{11-4} = 0b00000000;
3342   let Inst{25} = 0;
3343   let Inst{3-0} = Rm;
3344   let Inst{15-12} = Rd;
3345 }
3346
3347 // A version for the smaller set of tail call registers.
3348 let hasSideEffects = 0 in
3349 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
3350                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3351   bits<4> Rd;
3352   bits<4> Rm;
3353
3354   let Inst{11-4} = 0b00000000;
3355   let Inst{25} = 0;
3356   let Inst{3-0} = Rm;
3357   let Inst{15-12} = Rd;
3358 }
3359
3360 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
3361                 DPSoRegRegFrm, IIC_iMOVsr,
3362                 "mov", "\t$Rd, $src",
3363                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
3364                 Sched<[WriteALU]> {
3365   bits<4> Rd;
3366   bits<12> src;
3367   let Inst{15-12} = Rd;
3368   let Inst{19-16} = 0b0000;
3369   let Inst{11-8} = src{11-8};
3370   let Inst{7} = 0;
3371   let Inst{6-5} = src{6-5};
3372   let Inst{4} = 1;
3373   let Inst{3-0} = src{3-0};
3374   let Inst{25} = 0;
3375 }
3376
3377 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3378                 DPSoRegImmFrm, IIC_iMOVsr,
3379                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3380                 UnaryDP, Sched<[WriteALU]> {
3381   bits<4> Rd;
3382   bits<12> src;
3383   let Inst{15-12} = Rd;
3384   let Inst{19-16} = 0b0000;
3385   let Inst{11-5} = src{11-5};
3386   let Inst{4} = 0;
3387   let Inst{3-0} = src{3-0};
3388   let Inst{25} = 0;
3389 }
3390
3391 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3392 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins mod_imm:$imm), DPFrm, IIC_iMOVi,
3393                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, mod_imm:$imm)]>, UnaryDP,
3394                 Sched<[WriteALU]> {
3395   bits<4> Rd;
3396   bits<12> imm;
3397   let Inst{25} = 1;
3398   let Inst{15-12} = Rd;
3399   let Inst{19-16} = 0b0000;
3400   let Inst{11-0} = imm;
3401 }
3402
3403 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3404 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3405                  DPFrm, IIC_iMOVi,
3406                  "movw", "\t$Rd, $imm",
3407                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3408                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3409   bits<4> Rd;
3410   bits<16> imm;
3411   let Inst{15-12} = Rd;
3412   let Inst{11-0}  = imm{11-0};
3413   let Inst{19-16} = imm{15-12};
3414   let Inst{20} = 0;
3415   let Inst{25} = 1;
3416   let DecoderMethod = "DecodeArmMOVTWInstruction";
3417 }
3418
3419 def : InstAlias<"mov${p} $Rd, $imm",
3420                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p), 0>,
3421         Requires<[IsARM, HasV6T2]>;
3422
3423 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3424                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3425                       Sched<[WriteALU]>;
3426
3427 let Constraints = "$src = $Rd" in {
3428 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3429                   (ins GPR:$src, imm0_65535_expr:$imm),
3430                   DPFrm, IIC_iMOVi,
3431                   "movt", "\t$Rd, $imm",
3432                   [(set GPRnopc:$Rd,
3433                         (or (and GPR:$src, 0xffff),
3434                             lo16AllZero:$imm))]>, UnaryDP,
3435                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3436   bits<4> Rd;
3437   bits<16> imm;
3438   let Inst{15-12} = Rd;
3439   let Inst{11-0}  = imm{11-0};
3440   let Inst{19-16} = imm{15-12};
3441   let Inst{20} = 0;
3442   let Inst{25} = 1;
3443   let DecoderMethod = "DecodeArmMOVTWInstruction";
3444 }
3445
3446 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3447                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3448                       Sched<[WriteALU]>;
3449
3450 } // Constraints
3451
3452 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3453       Requires<[IsARM, HasV6T2]>;
3454
3455 let Uses = [CPSR] in
3456 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3457                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3458                     Requires<[IsARM]>, Sched<[WriteALU]>;
3459
3460 // These aren't really mov instructions, but we have to define them this way
3461 // due to flag operands.
3462
3463 let Defs = [CPSR] in {
3464 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3465                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3466                       Sched<[WriteALU]>, Requires<[IsARM]>;
3467 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3468                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3469                       Sched<[WriteALU]>, Requires<[IsARM]>;
3470 }
3471
3472 //===----------------------------------------------------------------------===//
3473 //  Extend Instructions.
3474 //
3475
3476 // Sign extenders
3477
3478 def SXTB  : AI_ext_rrot<0b01101010,
3479                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3480 def SXTH  : AI_ext_rrot<0b01101011,
3481                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3482
3483 def SXTAB : AI_exta_rrot<0b01101010,
3484                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3485 def SXTAH : AI_exta_rrot<0b01101011,
3486                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3487
3488 def : ARMV6Pat<(add rGPR:$Rn, (sext_inreg (srl rGPR:$Rm, rot_imm:$rot), i8)),
3489                (SXTAB rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3490 def : ARMV6Pat<(add rGPR:$Rn, (sext_inreg (srl rGPR:$Rm, imm8_or_16:$rot),
3491                                           i16)),
3492                (SXTAH rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3493
3494 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3495 def : ARMV6Pat<(int_arm_sxtb16 GPR:$Src),
3496                (SXTB16 GPR:$Src, 0)>;
3497
3498 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3499 def : ARMV6Pat<(int_arm_sxtab16 GPR:$LHS, GPR:$RHS),
3500                (SXTAB16 GPR:$LHS, GPR:$RHS, 0)>;
3501
3502 // Zero extenders
3503
3504 let AddedComplexity = 16 in {
3505 def UXTB   : AI_ext_rrot<0b01101110,
3506                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3507 def UXTH   : AI_ext_rrot<0b01101111,
3508                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3509 def UXTB16 : AI_ext_rrot<0b01101100,
3510                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3511
3512 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3513 //        The transformation should probably be done as a combiner action
3514 //        instead so we can include a check for masking back in the upper
3515 //        eight bits of the source into the lower eight bits of the result.
3516 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3517 //               (UXTB16r_rot GPR:$Src, 3)>;
3518 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3519                (UXTB16 GPR:$Src, 1)>;
3520 def : ARMV6Pat<(int_arm_uxtb16 GPR:$Src),
3521                (UXTB16 GPR:$Src, 0)>;
3522
3523 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3524                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3525 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3526                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3527
3528 def : ARMV6Pat<(add rGPR:$Rn, (and (srl rGPR:$Rm, rot_imm:$rot), 0xFF)),
3529                (UXTAB rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3530 def : ARMV6Pat<(add rGPR:$Rn, (and (srl rGPR:$Rm, imm8_or_16:$rot), 0xFFFF)),
3531                (UXTAH rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3532 }
3533
3534 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3535 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3536 def : ARMV6Pat<(int_arm_uxtab16 GPR:$LHS, GPR:$RHS),
3537                (UXTAB16 GPR:$LHS, GPR:$RHS, 0)>;
3538
3539
3540 def SBFX  : I<(outs GPRnopc:$Rd),
3541               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3542                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3543                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3544                Requires<[IsARM, HasV6T2]> {
3545   bits<4> Rd;
3546   bits<4> Rn;
3547   bits<5> lsb;
3548   bits<5> width;
3549   let Inst{27-21} = 0b0111101;
3550   let Inst{6-4}   = 0b101;
3551   let Inst{20-16} = width;
3552   let Inst{15-12} = Rd;
3553   let Inst{11-7}  = lsb;
3554   let Inst{3-0}   = Rn;
3555 }
3556
3557 def UBFX  : I<(outs GPRnopc:$Rd),
3558               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3559                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3560                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3561                Requires<[IsARM, HasV6T2]> {
3562   bits<4> Rd;
3563   bits<4> Rn;
3564   bits<5> lsb;
3565   bits<5> width;
3566   let Inst{27-21} = 0b0111111;
3567   let Inst{6-4}   = 0b101;
3568   let Inst{20-16} = width;
3569   let Inst{15-12} = Rd;
3570   let Inst{11-7}  = lsb;
3571   let Inst{3-0}   = Rn;
3572 }
3573
3574 //===----------------------------------------------------------------------===//
3575 //  Arithmetic Instructions.
3576 //
3577
3578 let isAdd = 1 in
3579 defm ADD  : AsI1_bin_irs<0b0100, "add",
3580                          IIC_iALUi, IIC_iALUr, IIC_iALUsr, add, 1>;
3581 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3582                          IIC_iALUi, IIC_iALUr, IIC_iALUsr, sub>;
3583
3584 // ADD and SUB with 's' bit set.
3585 //
3586 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3587 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3588 // AdjustInstrPostInstrSelection where we determine whether or not to
3589 // set the "s" bit based on CPSR liveness.
3590 //
3591 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3592 // support for an optional CPSR definition that corresponds to the DAG
3593 // node's second value. We can then eliminate the implicit def of CPSR.
3594 let isAdd = 1 in
3595 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr, ARMaddc, 1>;
3596 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr, ARMsubc>;
3597
3598 let isAdd = 1 in
3599 defm ADC : AI1_adde_sube_irs<0b0101, "adc", ARMadde, 1>;
3600 defm SBC : AI1_adde_sube_irs<0b0110, "sbc", ARMsube>;
3601
3602 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3603                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3604                           sub>;
3605
3606 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3607 // CPSR and the implicit def of CPSR is not needed.
3608 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr, ARMsubc>;
3609
3610 defm RSC : AI1_rsc_irs<0b0111, "rsc", ARMsube>;
3611
3612 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3613 // The assume-no-carry-in form uses the negation of the input since add/sub
3614 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3615 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3616 // details.
3617 def : ARMPat<(add     GPR:$src, mod_imm_neg:$imm),
3618              (SUBri   GPR:$src, mod_imm_neg:$imm)>;
3619 def : ARMPat<(ARMaddc GPR:$src, mod_imm_neg:$imm),
3620              (SUBSri  GPR:$src, mod_imm_neg:$imm)>;
3621
3622 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3623              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3624              Requires<[IsARM, HasV6T2]>;
3625 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3626              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3627              Requires<[IsARM, HasV6T2]>;
3628
3629 // The with-carry-in form matches bitwise not instead of the negation.
3630 // Effectively, the inverse interpretation of the carry flag already accounts
3631 // for part of the negation.
3632 def : ARMPat<(ARMadde GPR:$src, mod_imm_not:$imm, CPSR),
3633              (SBCri   GPR:$src, mod_imm_not:$imm)>;
3634 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3635              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>,
3636              Requires<[IsARM, HasV6T2]>;
3637
3638 // Note: These are implemented in C++ code, because they have to generate
3639 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3640 // cannot produce.
3641 // (mul X, 2^n+1) -> (add (X << n), X)
3642 // (mul X, 2^n-1) -> (rsb X, (X << n))
3643
3644 // ARM Arithmetic Instruction
3645 // GPR:$dst = GPR:$a op GPR:$b
3646 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3647           list<dag> pattern = [],
3648           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3649           string asm = "\t$Rd, $Rn, $Rm">
3650   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3651     Sched<[WriteALU, ReadALU, ReadALU]> {
3652   bits<4> Rn;
3653   bits<4> Rd;
3654   bits<4> Rm;
3655   let Inst{27-20} = op27_20;
3656   let Inst{11-4} = op11_4;
3657   let Inst{19-16} = Rn;
3658   let Inst{15-12} = Rd;
3659   let Inst{3-0}   = Rm;
3660
3661   let Unpredictable{11-8} = 0b1111;
3662 }
3663
3664 // Wrappers around the AAI class
3665 class AAIRevOpr<bits<8> op27_20, bits<8> op11_4, string opc,
3666                 list<dag> pattern = []>
3667   : AAI<op27_20, op11_4, opc,
3668         pattern,
3669         (ins GPRnopc:$Rm, GPRnopc:$Rn),
3670         "\t$Rd, $Rm, $Rn">;
3671
3672 class AAIIntrinsic<bits<8> op27_20, bits<8> op11_4, string opc,
3673                  Intrinsic intrinsic>
3674   : AAI<op27_20, op11_4, opc,
3675         [(set GPRnopc:$Rd, (intrinsic GPRnopc:$Rn, GPRnopc:$Rm))]>;
3676
3677 // Saturating add/subtract
3678 let hasSideEffects = 1 in {
3679 def QADD8   : AAIIntrinsic<0b01100010, 0b11111001, "qadd8", int_arm_qadd8>;
3680 def QADD16  : AAIIntrinsic<0b01100010, 0b11110001, "qadd16", int_arm_qadd16>;
3681 def QSUB16  : AAIIntrinsic<0b01100010, 0b11110111, "qsub16", int_arm_qsub16>;
3682 def QSUB8   : AAIIntrinsic<0b01100010, 0b11111111, "qsub8", int_arm_qsub8>;
3683
3684 def QDADD   : AAIRevOpr<0b00010100, 0b00000101, "qdadd",
3685               [(set GPRnopc:$Rd, (int_arm_qadd (int_arm_qadd GPRnopc:$Rm,
3686                                                              GPRnopc:$Rm),
3687                                   GPRnopc:$Rn))]>;
3688 def QDSUB   : AAIRevOpr<0b00010110, 0b00000101, "qdsub",
3689               [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm,
3690                                   (int_arm_qadd GPRnopc:$Rn, GPRnopc:$Rn)))]>;
3691 def QSUB    : AAIRevOpr<0b00010010, 0b00000101, "qsub",
3692               [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))]>;
3693 let DecoderMethod = "DecodeQADDInstruction" in
3694   def QADD    : AAIRevOpr<0b00010000, 0b00000101, "qadd",
3695                 [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))]>;
3696 }
3697
3698 def UQADD16 : AAIIntrinsic<0b01100110, 0b11110001, "uqadd16", int_arm_uqadd16>;
3699 def UQADD8  : AAIIntrinsic<0b01100110, 0b11111001, "uqadd8", int_arm_uqadd8>;
3700 def UQSUB16 : AAIIntrinsic<0b01100110, 0b11110111, "uqsub16", int_arm_uqsub16>;
3701 def UQSUB8  : AAIIntrinsic<0b01100110, 0b11111111, "uqsub8", int_arm_uqsub8>;
3702 def QASX    : AAIIntrinsic<0b01100010, 0b11110011, "qasx", int_arm_qasx>;
3703 def QSAX    : AAIIntrinsic<0b01100010, 0b11110101, "qsax", int_arm_qsax>;
3704 def UQASX   : AAIIntrinsic<0b01100110, 0b11110011, "uqasx", int_arm_uqasx>;
3705 def UQSAX   : AAIIntrinsic<0b01100110, 0b11110101, "uqsax", int_arm_uqsax>;
3706
3707 // Signed/Unsigned add/subtract
3708
3709 def SASX   : AAIIntrinsic<0b01100001, 0b11110011, "sasx", int_arm_sasx>;
3710 def SADD16 : AAIIntrinsic<0b01100001, 0b11110001, "sadd16", int_arm_sadd16>;
3711 def SADD8  : AAIIntrinsic<0b01100001, 0b11111001, "sadd8", int_arm_sadd8>;
3712 def SSAX   : AAIIntrinsic<0b01100001, 0b11110101, "ssax", int_arm_ssax>;
3713 def SSUB16 : AAIIntrinsic<0b01100001, 0b11110111, "ssub16", int_arm_ssub16>;
3714 def SSUB8  : AAIIntrinsic<0b01100001, 0b11111111, "ssub8", int_arm_ssub8>;
3715 def UASX   : AAIIntrinsic<0b01100101, 0b11110011, "uasx", int_arm_uasx>;
3716 def UADD16 : AAIIntrinsic<0b01100101, 0b11110001, "uadd16", int_arm_uadd16>;
3717 def UADD8  : AAIIntrinsic<0b01100101, 0b11111001, "uadd8", int_arm_uadd8>;
3718 def USAX   : AAIIntrinsic<0b01100101, 0b11110101, "usax", int_arm_usax>;
3719 def USUB16 : AAIIntrinsic<0b01100101, 0b11110111, "usub16", int_arm_usub16>;
3720 def USUB8  : AAIIntrinsic<0b01100101, 0b11111111, "usub8", int_arm_usub8>;
3721
3722 // Signed/Unsigned halving add/subtract
3723
3724 def SHASX   : AAIIntrinsic<0b01100011, 0b11110011, "shasx", int_arm_shasx>;
3725 def SHADD16 : AAIIntrinsic<0b01100011, 0b11110001, "shadd16", int_arm_shadd16>;
3726 def SHADD8  : AAIIntrinsic<0b01100011, 0b11111001, "shadd8", int_arm_shadd8>;
3727 def SHSAX   : AAIIntrinsic<0b01100011, 0b11110101, "shsax", int_arm_shsax>;
3728 def SHSUB16 : AAIIntrinsic<0b01100011, 0b11110111, "shsub16", int_arm_shsub16>;
3729 def SHSUB8  : AAIIntrinsic<0b01100011, 0b11111111, "shsub8", int_arm_shsub8>;
3730 def UHASX   : AAIIntrinsic<0b01100111, 0b11110011, "uhasx", int_arm_uhasx>;
3731 def UHADD16 : AAIIntrinsic<0b01100111, 0b11110001, "uhadd16", int_arm_uhadd16>;
3732 def UHADD8  : AAIIntrinsic<0b01100111, 0b11111001, "uhadd8", int_arm_uhadd8>;
3733 def UHSAX   : AAIIntrinsic<0b01100111, 0b11110101, "uhsax", int_arm_uhsax>;
3734 def UHSUB16 : AAIIntrinsic<0b01100111, 0b11110111, "uhsub16", int_arm_uhsub16>;
3735 def UHSUB8  : AAIIntrinsic<0b01100111, 0b11111111, "uhsub8", int_arm_uhsub8>;
3736
3737 // Unsigned Sum of Absolute Differences [and Accumulate].
3738
3739 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3740                 MulFrm /* for convenience */, NoItinerary, "usad8",
3741                 "\t$Rd, $Rn, $Rm",
3742              [(set GPR:$Rd, (int_arm_usad8 GPR:$Rn, GPR:$Rm))]>,
3743              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3744   bits<4> Rd;
3745   bits<4> Rn;
3746   bits<4> Rm;
3747   let Inst{27-20} = 0b01111000;
3748   let Inst{15-12} = 0b1111;
3749   let Inst{7-4} = 0b0001;
3750   let Inst{19-16} = Rd;
3751   let Inst{11-8} = Rm;
3752   let Inst{3-0} = Rn;
3753 }
3754 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3755                 MulFrm /* for convenience */, NoItinerary, "usada8",
3756                 "\t$Rd, $Rn, $Rm, $Ra",
3757              [(set GPR:$Rd, (int_arm_usada8 GPR:$Rn, GPR:$Rm, GPR:$Ra))]>,
3758              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3759   bits<4> Rd;
3760   bits<4> Rn;
3761   bits<4> Rm;
3762   bits<4> Ra;
3763   let Inst{27-20} = 0b01111000;
3764   let Inst{7-4} = 0b0001;
3765   let Inst{19-16} = Rd;
3766   let Inst{15-12} = Ra;
3767   let Inst{11-8} = Rm;
3768   let Inst{3-0} = Rn;
3769 }
3770
3771 // Signed/Unsigned saturate
3772 def SSAT : AI<(outs GPRnopc:$Rd),
3773               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3774               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []>,
3775               Requires<[IsARM,HasV6]>{
3776   bits<4> Rd;
3777   bits<5> sat_imm;
3778   bits<4> Rn;
3779   bits<8> sh;
3780   let Inst{27-21} = 0b0110101;
3781   let Inst{5-4} = 0b01;
3782   let Inst{20-16} = sat_imm;
3783   let Inst{15-12} = Rd;
3784   let Inst{11-7} = sh{4-0};
3785   let Inst{6} = sh{5};
3786   let Inst{3-0} = Rn;
3787 }
3788
3789 def SSAT16 : AI<(outs GPRnopc:$Rd),
3790                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3791                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []>,
3792                 Requires<[IsARM,HasV6]>{
3793   bits<4> Rd;
3794   bits<4> sat_imm;
3795   bits<4> Rn;
3796   let Inst{27-20} = 0b01101010;
3797   let Inst{11-4} = 0b11110011;
3798   let Inst{15-12} = Rd;
3799   let Inst{19-16} = sat_imm;
3800   let Inst{3-0} = Rn;
3801 }
3802
3803 def USAT : AI<(outs GPRnopc:$Rd),
3804               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3805               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []>,
3806               Requires<[IsARM,HasV6]> {
3807   bits<4> Rd;
3808   bits<5> sat_imm;
3809   bits<4> Rn;
3810   bits<8> sh;
3811   let Inst{27-21} = 0b0110111;
3812   let Inst{5-4} = 0b01;
3813   let Inst{15-12} = Rd;
3814   let Inst{11-7} = sh{4-0};
3815   let Inst{6} = sh{5};
3816   let Inst{20-16} = sat_imm;
3817   let Inst{3-0} = Rn;
3818 }
3819
3820 def USAT16 : AI<(outs GPRnopc:$Rd),
3821                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3822                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []>,
3823                 Requires<[IsARM,HasV6]>{
3824   bits<4> Rd;
3825   bits<4> sat_imm;
3826   bits<4> Rn;
3827   let Inst{27-20} = 0b01101110;
3828   let Inst{11-4} = 0b11110011;
3829   let Inst{15-12} = Rd;
3830   let Inst{19-16} = sat_imm;
3831   let Inst{3-0} = Rn;
3832 }
3833
3834 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm1_32:$pos),
3835                (SSAT imm1_32:$pos, GPRnopc:$a, 0)>;
3836 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm0_31:$pos),
3837                (USAT imm0_31:$pos, GPRnopc:$a, 0)>;
3838 def : ARMPat<(ARMssatnoshift GPRnopc:$Rn, imm0_31:$imm),
3839              (SSAT imm0_31:$imm, GPRnopc:$Rn, 0)>;
3840 def : ARMPat<(ARMusatnoshift GPRnopc:$Rn, imm0_31:$imm),
3841              (USAT imm0_31:$imm, GPRnopc:$Rn, 0)>;
3842 def : ARMV6Pat<(int_arm_ssat16 GPRnopc:$a, imm1_16:$pos),
3843                (SSAT16 imm1_16:$pos, GPRnopc:$a)>;
3844 def : ARMV6Pat<(int_arm_usat16 GPRnopc:$a, imm0_15:$pos),
3845                (USAT16 imm0_15:$pos, GPRnopc:$a)>;
3846
3847 //===----------------------------------------------------------------------===//
3848 //  Bitwise Instructions.
3849 //
3850
3851 defm AND   : AsI1_bin_irs<0b0000, "and",
3852                           IIC_iBITi, IIC_iBITr, IIC_iBITsr, and, 1>;
3853 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3854                           IIC_iBITi, IIC_iBITr, IIC_iBITsr, or, 1>;
3855 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3856                           IIC_iBITi, IIC_iBITr, IIC_iBITsr, xor, 1>;
3857 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3858                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3859                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3860
3861 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3862 // like in the actual instruction encoding. The complexity of mapping the mask
3863 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3864 // instruction description.
3865 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3866                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3867                "bfc", "\t$Rd, $imm", "$src = $Rd",
3868                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3869                Requires<[IsARM, HasV6T2]> {
3870   bits<4> Rd;
3871   bits<10> imm;
3872   let Inst{27-21} = 0b0111110;
3873   let Inst{6-0}   = 0b0011111;
3874   let Inst{15-12} = Rd;
3875   let Inst{11-7}  = imm{4-0}; // lsb
3876   let Inst{20-16} = imm{9-5}; // msb
3877 }
3878
3879 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3880 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3881           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3882           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3883           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3884                            bf_inv_mask_imm:$imm))]>,
3885           Requires<[IsARM, HasV6T2]> {
3886   bits<4> Rd;
3887   bits<4> Rn;
3888   bits<10> imm;
3889   let Inst{27-21} = 0b0111110;
3890   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3891   let Inst{15-12} = Rd;
3892   let Inst{11-7}  = imm{4-0}; // lsb
3893   let Inst{20-16} = imm{9-5}; // width
3894   let Inst{3-0}   = Rn;
3895 }
3896
3897 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3898                   "mvn", "\t$Rd, $Rm",
3899                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3900   bits<4> Rd;
3901   bits<4> Rm;
3902   let Inst{25} = 0;
3903   let Inst{19-16} = 0b0000;
3904   let Inst{11-4} = 0b00000000;
3905   let Inst{15-12} = Rd;
3906   let Inst{3-0} = Rm;
3907 }
3908 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3909                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3910                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3911                   Sched<[WriteALU]> {
3912   bits<4> Rd;
3913   bits<12> shift;
3914   let Inst{25} = 0;
3915   let Inst{19-16} = 0b0000;
3916   let Inst{15-12} = Rd;
3917   let Inst{11-5} = shift{11-5};
3918   let Inst{4} = 0;
3919   let Inst{3-0} = shift{3-0};
3920 }
3921 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3922                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3923                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3924                   Sched<[WriteALU]> {
3925   bits<4> Rd;
3926   bits<12> shift;
3927   let Inst{25} = 0;
3928   let Inst{19-16} = 0b0000;
3929   let Inst{15-12} = Rd;
3930   let Inst{11-8} = shift{11-8};
3931   let Inst{7} = 0;
3932   let Inst{6-5} = shift{6-5};
3933   let Inst{4} = 1;
3934   let Inst{3-0} = shift{3-0};
3935 }
3936 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3937 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins mod_imm:$imm), DPFrm,
3938                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3939                   [(set GPR:$Rd, mod_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3940   bits<4> Rd;
3941   bits<12> imm;
3942   let Inst{25} = 1;
3943   let Inst{19-16} = 0b0000;
3944   let Inst{15-12} = Rd;
3945   let Inst{11-0} = imm;
3946 }
3947
3948 let AddedComplexity = 1 in
3949 def : ARMPat<(and   GPR:$src, mod_imm_not:$imm),
3950              (BICri GPR:$src, mod_imm_not:$imm)>;
3951
3952 //===----------------------------------------------------------------------===//
3953 //  Multiply Instructions.
3954 //
3955 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3956              string opc, string asm, list<dag> pattern>
3957   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3958   bits<4> Rd;
3959   bits<4> Rm;
3960   bits<4> Rn;
3961   let Inst{19-16} = Rd;
3962   let Inst{11-8}  = Rm;
3963   let Inst{3-0}   = Rn;
3964 }
3965 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3966              string opc, string asm, list<dag> pattern>
3967   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3968   bits<4> RdLo;
3969   bits<4> RdHi;
3970   bits<4> Rm;
3971   bits<4> Rn;
3972   let Inst{19-16} = RdHi;
3973   let Inst{15-12} = RdLo;
3974   let Inst{11-8}  = Rm;
3975   let Inst{3-0}   = Rn;
3976 }
3977 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3978              string opc, string asm, list<dag> pattern>
3979   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3980   bits<4> RdLo;
3981   bits<4> RdHi;
3982   bits<4> Rm;
3983   bits<4> Rn;
3984   let Inst{19-16} = RdHi;
3985   let Inst{15-12} = RdLo;
3986   let Inst{11-8}  = Rm;
3987   let Inst{3-0}   = Rn;
3988 }
3989
3990 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3991 //        property. Remove them when it's possible to add those properties
3992 //        on an individual MachineInstr, not just an instruction description.
3993 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3994 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3995                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3996                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3997                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3998                   Requires<[IsARM, HasV6]>,
3999          Sched<[WriteMUL32, ReadMUL, ReadMUL]> {
4000   let Inst{15-12} = 0b0000;
4001   let Unpredictable{15-12} = 0b1111;
4002 }
4003
4004 let Constraints = "@earlyclobber $Rd" in
4005 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
4006                                                     pred:$p, cc_out:$s),
4007                            4, IIC_iMUL32,
4008                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
4009                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
4010                Requires<[IsARM, NoV6, UseMulOps]>,
4011            Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
4012 }
4013
4014 def MLA  : AsMul1I32<0b0000001, (outs GPRnopc:$Rd),
4015                      (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra),
4016                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
4017         [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))]>,
4018                      Requires<[IsARM, HasV6, UseMulOps]>,
4019         Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]> {
4020   bits<4> Ra;
4021   let Inst{15-12} = Ra;
4022 }
4023
4024 let Constraints = "@earlyclobber $Rd" in
4025 def MLAv5: ARMPseudoExpand<(outs GPRnopc:$Rd),
4026                            (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
4027                             pred:$p, cc_out:$s), 4, IIC_iMAC32,
4028          [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))],
4029   (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra, pred:$p, cc_out:$s)>,
4030                            Requires<[IsARM, NoV6]>,
4031            Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4032
4033 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4034                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
4035                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
4036                    Requires<[IsARM, HasV6T2, UseMulOps]>,
4037           Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]> {
4038   bits<4> Rd;
4039   bits<4> Rm;
4040   bits<4> Rn;
4041   bits<4> Ra;
4042   let Inst{19-16} = Rd;
4043   let Inst{15-12} = Ra;
4044   let Inst{11-8}  = Rm;
4045   let Inst{3-0}   = Rn;
4046 }
4047
4048 // Extra precision multiplies with low / high results
4049 let hasSideEffects = 0 in {
4050 let isCommutable = 1 in {
4051 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
4052                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
4053                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm",
4054                     [(set GPR:$RdLo, GPR:$RdHi,
4055                           (smullohi GPR:$Rn, GPR:$Rm))]>,
4056                     Requires<[IsARM, HasV6]>,
4057            Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4058
4059 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
4060                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
4061                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm",
4062                     [(set GPR:$RdLo, GPR:$RdHi,
4063                           (umullohi GPR:$Rn, GPR:$Rm))]>,
4064                     Requires<[IsARM, HasV6]>,
4065            Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL]>;
4066
4067 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
4068 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4069                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
4070                             4, IIC_iMUL64,
4071                             [(set GPR:$RdLo, GPR:$RdHi,
4072                                   (smullohi GPR:$Rn, GPR:$Rm))],
4073           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
4074                            Requires<[IsARM, NoV6]>,
4075               Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4076
4077 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4078                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
4079                             4, IIC_iMUL64,
4080                             [(set GPR:$RdLo, GPR:$RdHi,
4081                                   (umullohi GPR:$Rn, GPR:$Rm))],
4082           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
4083                            Requires<[IsARM, NoV6]>,
4084              Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4085 }
4086 }
4087
4088 // Multiply + accumulate
4089 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
4090                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
4091                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4092          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>,
4093            Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4094 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
4095                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
4096                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4097          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>,
4098             Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4099
4100 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
4101                                (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4102                                IIC_iMAC64,
4103                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4104          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>,
4105             Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]> {
4106   bits<4> RdLo;
4107   bits<4> RdHi;
4108   bits<4> Rm;
4109   bits<4> Rn;
4110   let Inst{19-16} = RdHi;
4111   let Inst{15-12} = RdLo;
4112   let Inst{11-8}  = Rm;
4113   let Inst{3-0}   = Rn;
4114 }
4115
4116 let Constraints =
4117     "@earlyclobber $RdLo,@earlyclobber $RdHi,$RLo = $RdLo,$RHi = $RdHi" in {
4118 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4119                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
4120                               4, IIC_iMAC64, [],
4121              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
4122                            pred:$p, cc_out:$s)>,
4123                            Requires<[IsARM, NoV6]>,
4124               Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4125 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4126                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
4127                               4, IIC_iMAC64, [],
4128              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
4129                            pred:$p, cc_out:$s)>,
4130                            Requires<[IsARM, NoV6]>,
4131               Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4132 }
4133
4134 } // hasSideEffects
4135
4136 // Most significant word multiply
4137 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4138                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
4139                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
4140             Requires<[IsARM, HasV6]>,
4141             Sched<[WriteMUL32, ReadMUL, ReadMUL]> {
4142   let Inst{15-12} = 0b1111;
4143 }
4144
4145 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4146                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
4147             Requires<[IsARM, HasV6]>,
4148              Sched<[WriteMUL32, ReadMUL, ReadMUL]>  {
4149   let Inst{15-12} = 0b1111;
4150 }
4151
4152 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
4153                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4154                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
4155                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
4156             Requires<[IsARM, HasV6, UseMulOps]>,
4157             Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4158
4159 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
4160                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4161                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
4162             Requires<[IsARM, HasV6]>,
4163              Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4164
4165 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
4166                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4167                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
4168             Requires<[IsARM, HasV6, UseMulOps]>,
4169             Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4170
4171 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
4172                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4173                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
4174             Requires<[IsARM, HasV6]>,
4175              Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4176
4177 multiclass AI_smul<string opc> {
4178   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4179               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
4180               [(set GPR:$Rd, (mul (sext_inreg GPR:$Rn, i16),
4181                                       (sext_inreg GPR:$Rm, i16)))]>,
4182            Requires<[IsARM, HasV5TE]>,
4183            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4184
4185   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4186               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
4187               [(set GPR:$Rd, (mul (sext_inreg GPR:$Rn, i16),
4188                                       (sra GPR:$Rm, (i32 16))))]>,
4189            Requires<[IsARM, HasV5TE]>,
4190            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4191
4192   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4193               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
4194               [(set GPR:$Rd, (mul (sra GPR:$Rn, (i32 16)),
4195                                       (sext_inreg GPR:$Rm, i16)))]>,
4196            Requires<[IsARM, HasV5TE]>,
4197            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4198
4199   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4200               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
4201               [(set GPR:$Rd, (mul (sra GPR:$Rn, (i32 16)),
4202                                       (sra GPR:$Rm, (i32 16))))]>,
4203             Requires<[IsARM, HasV5TE]>,
4204            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4205
4206   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4207               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
4208               [(set GPR:$Rd, (ARMsmulwb GPR:$Rn, GPR:$Rm))]>,
4209            Requires<[IsARM, HasV5TE]>,
4210            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4211
4212   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4213               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
4214               [(set GPR:$Rd, (ARMsmulwt GPR:$Rn, GPR:$Rm))]>,
4215             Requires<[IsARM, HasV5TE]>,
4216            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4217 }
4218
4219
4220 multiclass AI_smla<string opc> {
4221   let DecoderMethod = "DecodeSMLAInstruction" in {
4222   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
4223               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4224               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
4225               [(set GPRnopc:$Rd, (add GPR:$Ra,
4226                                (mul (sext_inreg GPRnopc:$Rn, i16),
4227                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
4228            Requires<[IsARM, HasV5TE, UseMulOps]>,
4229            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4230
4231   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
4232               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4233               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
4234               [(set GPRnopc:$Rd,
4235                     (add GPR:$Ra, (mul (sext_inreg GPRnopc:$Rn, i16),
4236                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
4237            Requires<[IsARM, HasV5TE, UseMulOps]>,
4238            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4239
4240   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
4241               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4242               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
4243               [(set GPRnopc:$Rd,
4244                     (add GPR:$Ra, (mul (sra GPRnopc:$Rn, (i32 16)),
4245                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
4246            Requires<[IsARM, HasV5TE, UseMulOps]>,
4247            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4248
4249   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
4250               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4251               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
4252              [(set GPRnopc:$Rd,
4253                    (add GPR:$Ra, (mul (sra GPRnopc:$Rn, (i32 16)),
4254                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
4255             Requires<[IsARM, HasV5TE, UseMulOps]>,
4256             Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4257
4258   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
4259               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4260               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
4261               [(set GPRnopc:$Rd,
4262                     (add GPR:$Ra, (ARMsmulwb GPRnopc:$Rn, GPRnopc:$Rm)))]>,
4263            Requires<[IsARM, HasV5TE, UseMulOps]>,
4264            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4265
4266   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
4267               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4268               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
4269               [(set GPRnopc:$Rd,
4270                     (add GPR:$Ra, (ARMsmulwt GPRnopc:$Rn, GPRnopc:$Rm)))]>,
4271             Requires<[IsARM, HasV5TE, UseMulOps]>,
4272             Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4273   }
4274 }
4275
4276 defm SMUL : AI_smul<"smul">;
4277 defm SMLA : AI_smla<"smla">;
4278
4279 // Halfword multiply accumulate long: SMLAL<x><y>.
4280 class SMLAL<bits<2> opc1, string asm>
4281  : AMulxyI64<0b0001010, opc1,
4282         (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4283         (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4284         IIC_iMAC64, asm, "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4285         RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">,
4286         Requires<[IsARM, HasV5TE]>,
4287         Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4288
4289 def SMLALBB : SMLAL<0b00, "smlalbb">;
4290 def SMLALBT : SMLAL<0b10, "smlalbt">;
4291 def SMLALTB : SMLAL<0b01, "smlaltb">;
4292 def SMLALTT : SMLAL<0b11, "smlaltt">;
4293
4294 def : ARMV5TEPat<(ARMsmlalbb GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4295                  (SMLALBB $Rn, $Rm, $RLo, $RHi)>;
4296 def : ARMV5TEPat<(ARMsmlalbt GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4297                  (SMLALBT $Rn, $Rm, $RLo, $RHi)>;
4298 def : ARMV5TEPat<(ARMsmlaltb GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4299                  (SMLALTB $Rn, $Rm, $RLo, $RHi)>;
4300 def : ARMV5TEPat<(ARMsmlaltt GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4301                  (SMLALTT $Rn, $Rm, $RLo, $RHi)>;
4302
4303 // Helper class for AI_smld.
4304 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
4305                     InstrItinClass itin, string opc, string asm>
4306   : AI<oops, iops, MulFrm, itin, opc, asm, []>,
4307        Requires<[IsARM, HasV6]> {
4308   bits<4> Rn;
4309   bits<4> Rm;
4310   let Inst{27-23} = 0b01110;
4311   let Inst{22}    = long;
4312   let Inst{21-20} = 0b00;
4313   let Inst{11-8}  = Rm;
4314   let Inst{7}     = 0;
4315   let Inst{6}     = sub;
4316   let Inst{5}     = swap;
4317   let Inst{4}     = 1;
4318   let Inst{3-0}   = Rn;
4319 }
4320 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
4321                 InstrItinClass itin, string opc, string asm>
4322   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4323   bits<4> Rd;
4324   let Inst{15-12} = 0b1111;
4325   let Inst{19-16} = Rd;
4326 }
4327 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
4328                 InstrItinClass itin, string opc, string asm>
4329   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4330   bits<4> Ra;
4331   bits<4> Rd;
4332   let Inst{19-16} = Rd;
4333   let Inst{15-12} = Ra;
4334 }
4335 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
4336                   InstrItinClass itin, string opc, string asm>
4337   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4338   bits<4> RdLo;
4339   bits<4> RdHi;
4340   let Inst{19-16} = RdHi;
4341   let Inst{15-12} = RdLo;
4342 }
4343
4344 multiclass AI_smld<bit sub, string opc> {
4345
4346   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
4347                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4348                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">,
4349           Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4350
4351   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
4352                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4353                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">,
4354           Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4355
4356   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4357                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4358                   NoItinerary,
4359                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">,
4360                   RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">,
4361           Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4362
4363   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4364                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4365                   NoItinerary,
4366                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">,
4367                   RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">,
4368              Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4369 }
4370
4371 defm SMLA : AI_smld<0, "smla">;
4372 defm SMLS : AI_smld<1, "smls">;
4373
4374 def : ARMV6Pat<(int_arm_smlad GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4375                (SMLAD GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra)>;
4376 def : ARMV6Pat<(int_arm_smladx GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4377                (SMLADX GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra)>;
4378 def : ARMV6Pat<(int_arm_smlsd GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4379                (SMLSD GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra)>;
4380 def : ARMV6Pat<(int_arm_smlsdx GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4381                (SMLSDX GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra)>;
4382 def : ARMV6Pat<(ARMSmlald GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4383                (SMLALD GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi)>;
4384 def : ARMV6Pat<(ARMSmlaldx GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4385                (SMLALDX GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi)>;
4386 def : ARMV6Pat<(ARMSmlsld GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4387                (SMLSLD GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi)>;
4388 def : ARMV6Pat<(ARMSmlsldx GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4389                (SMLSLDX GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi)>;
4390
4391 multiclass AI_sdml<bit sub, string opc> {
4392
4393   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
4394                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">,
4395         Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
4396   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
4397                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">,
4398          Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
4399 }
4400
4401 defm SMUA : AI_sdml<0, "smua">;
4402 defm SMUS : AI_sdml<1, "smus">;
4403
4404 def : ARMV6Pat<(int_arm_smuad GPRnopc:$Rn, GPRnopc:$Rm),
4405                (SMUAD GPRnopc:$Rn, GPRnopc:$Rm)>;
4406 def : ARMV6Pat<(int_arm_smuadx GPRnopc:$Rn, GPRnopc:$Rm),
4407                (SMUADX GPRnopc:$Rn, GPRnopc:$Rm)>;
4408 def : ARMV6Pat<(int_arm_smusd GPRnopc:$Rn, GPRnopc:$Rm),
4409                (SMUSD GPRnopc:$Rn, GPRnopc:$Rm)>;
4410 def : ARMV6Pat<(int_arm_smusdx GPRnopc:$Rn, GPRnopc:$Rm),
4411                (SMUSDX GPRnopc:$Rn, GPRnopc:$Rm)>;
4412
4413 //===----------------------------------------------------------------------===//
4414 //  Division Instructions (ARMv7-A with virtualization extension)
4415 //
4416 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4417                    "sdiv", "\t$Rd, $Rn, $Rm",
4418                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
4419            Requires<[IsARM, HasDivideInARM]>,
4420            Sched<[WriteDIV]>;
4421
4422 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4423                    "udiv", "\t$Rd, $Rn, $Rm",
4424                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
4425            Requires<[IsARM, HasDivideInARM]>,
4426            Sched<[WriteDIV]>;
4427
4428 //===----------------------------------------------------------------------===//
4429 //  Misc. Arithmetic Instructions.
4430 //
4431
4432 def CLZ  : AMiscA1I<0b00010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
4433               IIC_iUNAr, "clz", "\t$Rd, $Rm",
4434               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
4435            Sched<[WriteALU]>;
4436
4437 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4438               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
4439               [(set GPR:$Rd, (bitreverse GPR:$Rm))]>,
4440            Requires<[IsARM, HasV6T2]>,
4441            Sched<[WriteALU]>;
4442
4443 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4444               IIC_iUNAr, "rev", "\t$Rd, $Rm",
4445               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
4446            Sched<[WriteALU]>;
4447
4448 let AddedComplexity = 5 in
4449 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4450                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
4451                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
4452                Requires<[IsARM, HasV6]>,
4453            Sched<[WriteALU]>;
4454
4455 def : ARMV6Pat<(srl (bswap (extloadi16 addrmode3:$addr)), (i32 16)),
4456               (REV16 (LDRH addrmode3:$addr))>;
4457 def : ARMV6Pat<(truncstorei16 (srl (bswap GPR:$Rn), (i32 16)), addrmode3:$addr),
4458                (STRH (REV16 GPR:$Rn), addrmode3:$addr)>;
4459
4460 let AddedComplexity = 5 in
4461 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4462                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
4463                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
4464                Requires<[IsARM, HasV6]>,
4465            Sched<[WriteALU]>;
4466
4467 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
4468                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
4469                (REVSH GPR:$Rm)>;
4470
4471 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
4472                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
4473                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
4474                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
4475                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
4476                                            0xFFFF0000)))]>,
4477                Requires<[IsARM, HasV6]>,
4478            Sched<[WriteALUsi, ReadALU]>;
4479
4480 // Alternate cases for PKHBT where identities eliminate some nodes.
4481 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
4482                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
4483 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
4484                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
4485
4486 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
4487 // will match the pattern below.
4488 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4489                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4490                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4491                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4492                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4493                                            0xFFFF)))]>,
4494                Requires<[IsARM, HasV6]>,
4495            Sched<[WriteALUsi, ReadALU]>;
4496
4497 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4498 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4499 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4500 // pkhtb src1, src2, asr (17..31).
4501 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4502                    (srl GPRnopc:$src2, imm16:$sh)),
4503                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4504 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4505                    (sra GPRnopc:$src2, imm16_31:$sh)),
4506                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4507 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4508                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4509                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4510
4511 //===----------------------------------------------------------------------===//
4512 // CRC Instructions
4513 //
4514 // Polynomials:
4515 // + CRC32{B,H,W}       0x04C11DB7
4516 // + CRC32C{B,H,W}      0x1EDC6F41
4517 //
4518
4519 class AI_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
4520   : AInoP<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm), MiscFrm, NoItinerary,
4521                !strconcat("crc32", suffix), "\t$Rd, $Rn, $Rm",
4522                [(set GPRnopc:$Rd, (builtin GPRnopc:$Rn, GPRnopc:$Rm))]>,
4523                Requires<[IsARM, HasV8, HasCRC]> {
4524   bits<4> Rd;
4525   bits<4> Rn;
4526   bits<4> Rm;
4527
4528   let Inst{31-28} = 0b1110;
4529   let Inst{27-23} = 0b00010;
4530   let Inst{22-21} = sz;
4531   let Inst{20}    = 0;
4532   let Inst{19-16} = Rn;
4533   let Inst{15-12} = Rd;
4534   let Inst{11-10} = 0b00;
4535   let Inst{9}     = C;
4536   let Inst{8}     = 0;
4537   let Inst{7-4}   = 0b0100;
4538   let Inst{3-0}   = Rm;
4539
4540   let Unpredictable{11-8} = 0b1101;
4541 }
4542
4543 def CRC32B  : AI_crc32<0, 0b00, "b", int_arm_crc32b>;
4544 def CRC32CB : AI_crc32<1, 0b00, "cb", int_arm_crc32cb>;
4545 def CRC32H  : AI_crc32<0, 0b01, "h", int_arm_crc32h>;
4546 def CRC32CH : AI_crc32<1, 0b01, "ch", int_arm_crc32ch>;
4547 def CRC32W  : AI_crc32<0, 0b10, "w", int_arm_crc32w>;
4548 def CRC32CW : AI_crc32<1, 0b10, "cw", int_arm_crc32cw>;
4549
4550 //===----------------------------------------------------------------------===//
4551 // ARMv8.1a Privilege Access Never extension
4552 //
4553 // SETPAN #imm1
4554
4555 def SETPAN : AInoP<(outs), (ins imm0_1:$imm), MiscFrm, NoItinerary, "setpan",
4556                 "\t$imm", []>, Requires<[IsARM, HasV8, HasV8_1a]> {
4557   bits<1> imm;
4558
4559   let Inst{31-28} = 0b1111;
4560   let Inst{27-20} = 0b00010001;
4561   let Inst{19-16} = 0b0000;
4562   let Inst{15-10} = 0b000000;
4563   let Inst{9} = imm;
4564   let Inst{8} = 0b0;
4565   let Inst{7-4} = 0b0000;
4566   let Inst{3-0} = 0b0000;
4567
4568   let Unpredictable{19-16} = 0b1111;
4569   let Unpredictable{15-10} = 0b111111;
4570   let Unpredictable{8} = 0b1;
4571   let Unpredictable{3-0} = 0b1111;
4572 }
4573
4574 //===----------------------------------------------------------------------===//
4575 //  Comparison Instructions...
4576 //
4577
4578 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4579                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr, ARMcmp>;
4580
4581 // ARMcmpZ can re-use the above instruction definitions.
4582 def : ARMPat<(ARMcmpZ GPR:$src, mod_imm:$imm),
4583              (CMPri   GPR:$src, mod_imm:$imm)>;
4584 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4585              (CMPrr   GPR:$src, GPR:$rhs)>;
4586 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4587              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4588 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4589              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4590
4591 // CMN register-integer
4592 let isCompare = 1, Defs = [CPSR] in {
4593 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, mod_imm:$imm), DPFrm, IIC_iCMPi,
4594                 "cmn", "\t$Rn, $imm",
4595                 [(ARMcmn GPR:$Rn, mod_imm:$imm)]>,
4596                 Sched<[WriteCMP, ReadALU]> {
4597   bits<4> Rn;
4598   bits<12> imm;
4599   let Inst{25} = 1;
4600   let Inst{20} = 1;
4601   let Inst{19-16} = Rn;
4602   let Inst{15-12} = 0b0000;
4603   let Inst{11-0} = imm;
4604
4605   let Unpredictable{15-12} = 0b1111;
4606 }
4607
4608 // CMN register-register/shift
4609 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4610                  "cmn", "\t$Rn, $Rm",
4611                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4612                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4613   bits<4> Rn;
4614   bits<4> Rm;
4615   let isCommutable = 1;
4616   let Inst{25} = 0;
4617   let Inst{20} = 1;
4618   let Inst{19-16} = Rn;
4619   let Inst{15-12} = 0b0000;
4620   let Inst{11-4} = 0b00000000;
4621   let Inst{3-0} = Rm;
4622
4623   let Unpredictable{15-12} = 0b1111;
4624 }
4625
4626 def CMNzrsi : AI1<0b1011, (outs),
4627                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4628                   "cmn", "\t$Rn, $shift",
4629                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4630                     GPR:$Rn, so_reg_imm:$shift)]>,
4631                     Sched<[WriteCMPsi, ReadALU]> {
4632   bits<4> Rn;
4633   bits<12> shift;
4634   let Inst{25} = 0;
4635   let Inst{20} = 1;
4636   let Inst{19-16} = Rn;
4637   let Inst{15-12} = 0b0000;
4638   let Inst{11-5} = shift{11-5};
4639   let Inst{4} = 0;
4640   let Inst{3-0} = shift{3-0};
4641
4642   let Unpredictable{15-12} = 0b1111;
4643 }
4644
4645 def CMNzrsr : AI1<0b1011, (outs),
4646                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4647                   "cmn", "\t$Rn, $shift",
4648                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4649                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4650                     Sched<[WriteCMPsr, ReadALU]> {
4651   bits<4> Rn;
4652   bits<12> shift;
4653   let Inst{25} = 0;
4654   let Inst{20} = 1;
4655   let Inst{19-16} = Rn;
4656   let Inst{15-12} = 0b0000;
4657   let Inst{11-8} = shift{11-8};
4658   let Inst{7} = 0;
4659   let Inst{6-5} = shift{6-5};
4660   let Inst{4} = 1;
4661   let Inst{3-0} = shift{3-0};
4662
4663   let Unpredictable{15-12} = 0b1111;
4664 }
4665
4666 }
4667
4668 def : ARMPat<(ARMcmp  GPR:$src, mod_imm_neg:$imm),
4669              (CMNri   GPR:$src, mod_imm_neg:$imm)>;
4670
4671 def : ARMPat<(ARMcmpZ GPR:$src, mod_imm_neg:$imm),
4672              (CMNri   GPR:$src, mod_imm_neg:$imm)>;
4673
4674 // Note that TST/TEQ don't set all the same flags that CMP does!
4675 defm TST  : AI1_cmp_irs<0b1000, "tst",
4676                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4677                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1,
4678                       "DecodeTSTInstruction">;
4679 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4680                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4681                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4682
4683 // Pseudo i64 compares for some floating point compares.
4684 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4685     Defs = [CPSR] in {
4686 def BCCi64 : PseudoInst<(outs),
4687     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4688      IIC_Br,
4689     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4690     Sched<[WriteBr]>;
4691
4692 def BCCZi64 : PseudoInst<(outs),
4693      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4694     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4695     Sched<[WriteBr]>;
4696 } // usesCustomInserter
4697
4698
4699 // Conditional moves
4700 let hasSideEffects = 0 in {
4701
4702 let isCommutable = 1, isSelect = 1 in
4703 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4704                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4705                            4, IIC_iCMOVr,
4706                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4707                                                    cmovpred:$p))]>,
4708              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4709
4710 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4711                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4712                             4, IIC_iCMOVsr,
4713                             [(set GPR:$Rd,
4714                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4715                                            cmovpred:$p))]>,
4716       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4717 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4718                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4719                            4, IIC_iCMOVsr,
4720   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4721                             cmovpred:$p))]>,
4722       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4723
4724
4725 let isMoveImm = 1 in
4726 def MOVCCi16
4727     : ARMPseudoInst<(outs GPR:$Rd),
4728                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4729                     4, IIC_iMOVi,
4730                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4731                                             cmovpred:$p))]>,
4732       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4733       Sched<[WriteALU]>;
4734
4735 let isMoveImm = 1 in
4736 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4737                            (ins GPR:$false, mod_imm:$imm, cmovpred:$p),
4738                            4, IIC_iCMOVi,
4739                            [(set GPR:$Rd, (ARMcmov GPR:$false, mod_imm:$imm,
4740                                                    cmovpred:$p))]>,
4741       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4742
4743 // Two instruction predicate mov immediate.
4744 let isMoveImm = 1 in
4745 def MOVCCi32imm
4746     : ARMPseudoInst<(outs GPR:$Rd),
4747                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4748                     8, IIC_iCMOVix2,
4749                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4750                                             cmovpred:$p))]>,
4751       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4752
4753 let isMoveImm = 1 in
4754 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4755                            (ins GPR:$false, mod_imm:$imm, cmovpred:$p),
4756                            4, IIC_iCMOVi,
4757                            [(set GPR:$Rd, (ARMcmov GPR:$false, mod_imm_not:$imm,
4758                                                    cmovpred:$p))]>,
4759                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4760
4761 } // hasSideEffects
4762
4763
4764 //===----------------------------------------------------------------------===//
4765 // Atomic operations intrinsics
4766 //
4767
4768 def MemBarrierOptOperand : AsmOperandClass {
4769   let Name = "MemBarrierOpt";
4770   let ParserMethod = "parseMemBarrierOptOperand";
4771 }
4772 def memb_opt : Operand<i32> {
4773   let PrintMethod = "printMemBOption";
4774   let ParserMatchClass = MemBarrierOptOperand;
4775   let DecoderMethod = "DecodeMemBarrierOption";
4776 }
4777
4778 def InstSyncBarrierOptOperand : AsmOperandClass {
4779   let Name = "InstSyncBarrierOpt";
4780   let ParserMethod = "parseInstSyncBarrierOptOperand";
4781 }
4782 def instsyncb_opt : Operand<i32> {
4783   let PrintMethod = "printInstSyncBOption";
4784   let ParserMatchClass = InstSyncBarrierOptOperand;
4785   let DecoderMethod = "DecodeInstSyncBarrierOption";
4786 }
4787
4788 // Memory barriers protect the atomic sequences
4789 let hasSideEffects = 1 in {
4790 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4791                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4792                 Requires<[IsARM, HasDB]> {
4793   bits<4> opt;
4794   let Inst{31-4} = 0xf57ff05;
4795   let Inst{3-0} = opt;
4796 }
4797
4798 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4799                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4800                 Requires<[IsARM, HasDB]> {
4801   bits<4> opt;
4802   let Inst{31-4} = 0xf57ff04;
4803   let Inst{3-0} = opt;
4804 }
4805
4806 // ISB has only full system option
4807 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4808                 "isb", "\t$opt", [(int_arm_isb (i32 imm0_15:$opt))]>,
4809                 Requires<[IsARM, HasDB]> {
4810   bits<4> opt;
4811   let Inst{31-4} = 0xf57ff06;
4812   let Inst{3-0} = opt;
4813 }
4814 }
4815
4816 let usesCustomInserter = 1, Defs = [CPSR] in {
4817
4818 // Pseudo instruction that combines movs + predicated rsbmi
4819 // to implement integer ABS
4820   def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4821 }
4822
4823 let usesCustomInserter = 1 in {
4824     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4825       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4826       NoItinerary,
4827       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4828 }
4829
4830 let hasPostISelHook = 1, Constraints = "$newdst = $dst, $newsrc = $src" in {
4831     // %newsrc, %newdst = MEMCPY %dst, %src, N, ...N scratch regs...
4832     // Copies N registers worth of memory from address %src to address %dst
4833     // and returns the incremented addresses.  N scratch register will
4834     // be attached for the copy to use.
4835     def MEMCPY : PseudoInst<
4836       (outs GPR:$newdst, GPR:$newsrc),
4837       (ins GPR:$dst, GPR:$src, i32imm:$nreg, variable_ops),
4838       NoItinerary,
4839       [(set GPR:$newdst, GPR:$newsrc,
4840             (ARMmemcopy GPR:$dst, GPR:$src, imm:$nreg))]>;
4841 }
4842
4843 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4844   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4845 }]>;
4846
4847 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4848   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4849 }]>;
4850
4851 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4852   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4853 }]>;
4854
4855 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4856                       (int_arm_strex node:$val, node:$ptr), [{
4857   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4858 }]>;
4859
4860 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4861                       (int_arm_strex node:$val, node:$ptr), [{
4862   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4863 }]>;
4864
4865 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4866                       (int_arm_strex node:$val, node:$ptr), [{
4867   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4868 }]>;
4869
4870 def ldaex_1 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4871   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4872 }]>;
4873
4874 def ldaex_2 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4875   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4876 }]>;
4877
4878 def ldaex_4 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4879   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4880 }]>;
4881
4882 def stlex_1 : PatFrag<(ops node:$val, node:$ptr),
4883                       (int_arm_stlex node:$val, node:$ptr), [{
4884   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4885 }]>;
4886
4887 def stlex_2 : PatFrag<(ops node:$val, node:$ptr),
4888                       (int_arm_stlex node:$val, node:$ptr), [{
4889   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4890 }]>;
4891
4892 def stlex_4 : PatFrag<(ops node:$val, node:$ptr),
4893                       (int_arm_stlex node:$val, node:$ptr), [{
4894   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4895 }]>;
4896
4897 let mayLoad = 1 in {
4898 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4899                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4900                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4901 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4902                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4903                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4904 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4905                      NoItinerary, "ldrex", "\t$Rt, $addr",
4906                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4907 let hasExtraDefRegAllocReq = 1 in
4908 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4909                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4910   let DecoderMethod = "DecodeDoubleRegLoad";
4911 }
4912
4913 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4914                      NoItinerary, "ldaexb", "\t$Rt, $addr",
4915                      [(set GPR:$Rt, (ldaex_1 addr_offset_none:$addr))]>;
4916 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4917                      NoItinerary, "ldaexh", "\t$Rt, $addr",
4918                     [(set GPR:$Rt, (ldaex_2 addr_offset_none:$addr))]>;
4919 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4920                      NoItinerary, "ldaex", "\t$Rt, $addr",
4921                     [(set GPR:$Rt, (ldaex_4 addr_offset_none:$addr))]>;
4922 let hasExtraDefRegAllocReq = 1 in
4923 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4924                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4925   let DecoderMethod = "DecodeDoubleRegLoad";
4926 }
4927 }
4928
4929 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4930 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4931                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4932                     [(set GPR:$Rd, (strex_1 GPR:$Rt,
4933                                             addr_offset_none:$addr))]>;
4934 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4935                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4936                     [(set GPR:$Rd, (strex_2 GPR:$Rt,
4937                                             addr_offset_none:$addr))]>;
4938 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4939                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4940                     [(set GPR:$Rd, (strex_4 GPR:$Rt,
4941                                             addr_offset_none:$addr))]>;
4942 let hasExtraSrcRegAllocReq = 1 in
4943 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4944                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4945                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4946   let DecoderMethod = "DecodeDoubleRegStore";
4947 }
4948 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4949                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4950                     [(set GPR:$Rd,
4951                           (stlex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4952 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4953                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4954                     [(set GPR:$Rd,
4955                           (stlex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4956 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4957                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4958                     [(set GPR:$Rd,
4959                           (stlex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4960 let hasExtraSrcRegAllocReq = 1 in
4961 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4962                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4963                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4964   let DecoderMethod = "DecodeDoubleRegStore";
4965 }
4966 }
4967
4968 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4969                 [(int_arm_clrex)]>,
4970             Requires<[IsARM, HasV6K]>  {
4971   let Inst{31-0} = 0b11110101011111111111000000011111;
4972 }
4973
4974 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4975              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4976 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4977              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4978
4979 def : ARMPat<(stlex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4980              (STLEXB GPR:$Rt, addr_offset_none:$addr)>;
4981 def : ARMPat<(stlex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4982              (STLEXH GPR:$Rt, addr_offset_none:$addr)>;
4983
4984 class acquiring_load<PatFrag base>
4985   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
4986   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4987   return isAcquireOrStronger(Ordering);
4988 }]>;
4989
4990 def atomic_load_acquire_8  : acquiring_load<atomic_load_8>;
4991 def atomic_load_acquire_16 : acquiring_load<atomic_load_16>;
4992 def atomic_load_acquire_32 : acquiring_load<atomic_load_32>;
4993
4994 class releasing_store<PatFrag base>
4995   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
4996   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4997   return isReleaseOrStronger(Ordering);
4998 }]>;
4999
5000 def atomic_store_release_8  : releasing_store<atomic_store_8>;
5001 def atomic_store_release_16 : releasing_store<atomic_store_16>;
5002 def atomic_store_release_32 : releasing_store<atomic_store_32>;
5003
5004 let AddedComplexity = 8 in {
5005   def : ARMPat<(atomic_load_acquire_8 addr_offset_none:$addr),  (LDAB addr_offset_none:$addr)>;
5006   def : ARMPat<(atomic_load_acquire_16 addr_offset_none:$addr), (LDAH addr_offset_none:$addr)>;
5007   def : ARMPat<(atomic_load_acquire_32 addr_offset_none:$addr), (LDA  addr_offset_none:$addr)>;
5008   def : ARMPat<(atomic_store_release_8 addr_offset_none:$addr, GPR:$val),  (STLB GPR:$val, addr_offset_none:$addr)>;
5009   def : ARMPat<(atomic_store_release_16 addr_offset_none:$addr, GPR:$val), (STLH GPR:$val, addr_offset_none:$addr)>;
5010   def : ARMPat<(atomic_store_release_32 addr_offset_none:$addr, GPR:$val), (STL  GPR:$val, addr_offset_none:$addr)>;
5011 }
5012
5013 // SWP/SWPB are deprecated in V6/V7 and optional in v7VE.
5014 // FIXME Use InstAlias to generate LDREX/STREX pairs instead.
5015 let mayLoad = 1, mayStore = 1 in {
5016 def SWP : AIswp<0, (outs GPRnopc:$Rt),
5017                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
5018                 Requires<[IsARM,PreV8]>;
5019 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
5020                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
5021                 Requires<[IsARM,PreV8]>;
5022 }
5023
5024 //===----------------------------------------------------------------------===//
5025 // Coprocessor Instructions.
5026 //
5027
5028 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
5029             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
5030             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
5031             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
5032                           imm:$CRm, imm:$opc2)]>,
5033             Requires<[IsARM,PreV8]> {
5034   bits<4> opc1;
5035   bits<4> CRn;
5036   bits<4> CRd;
5037   bits<4> cop;
5038   bits<3> opc2;
5039   bits<4> CRm;
5040
5041   let Inst{3-0}   = CRm;
5042   let Inst{4}     = 0;
5043   let Inst{7-5}   = opc2;
5044   let Inst{11-8}  = cop;
5045   let Inst{15-12} = CRd;
5046   let Inst{19-16} = CRn;
5047   let Inst{23-20} = opc1;
5048
5049   let DecoderNamespace = "CoProc";
5050 }
5051
5052 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
5053                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
5054                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
5055                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
5056                               imm:$CRm, imm:$opc2)]>,
5057                Requires<[IsARM,PreV8]> {
5058   let Inst{31-28} = 0b1111;
5059   bits<4> opc1;
5060   bits<4> CRn;
5061   bits<4> CRd;
5062   bits<4> cop;
5063   bits<3> opc2;
5064   bits<4> CRm;
5065
5066   let Inst{3-0}   = CRm;
5067   let Inst{4}     = 0;
5068   let Inst{7-5}   = opc2;
5069   let Inst{11-8}  = cop;
5070   let Inst{15-12} = CRd;
5071   let Inst{19-16} = CRn;
5072   let Inst{23-20} = opc1;
5073
5074   let DecoderNamespace = "CoProc";
5075 }
5076
5077 class ACI<dag oops, dag iops, string opc, string asm,
5078             list<dag> pattern, IndexMode im = IndexModeNone>
5079   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
5080       opc, asm, "", pattern> {
5081   let Inst{27-25} = 0b110;
5082 }
5083 class ACInoP<dag oops, dag iops, string opc, string asm,
5084           list<dag> pattern, IndexMode im = IndexModeNone>
5085   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
5086          opc, asm, "", pattern> {
5087   let Inst{31-28} = 0b1111;
5088   let Inst{27-25} = 0b110;
5089 }
5090
5091 let DecoderNamespace = "CoProc" in {
5092 multiclass LdStCop<bit load, bit Dbit, string asm, list<dag> pattern> {
5093   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
5094                     asm, "\t$cop, $CRd, $addr", pattern> {
5095     bits<13> addr;
5096     bits<4> cop;
5097     bits<4> CRd;
5098     let Inst{24} = 1; // P = 1
5099     let Inst{23} = addr{8};
5100     let Inst{22} = Dbit;
5101     let Inst{21} = 0; // W = 0
5102     let Inst{20} = load;
5103     let Inst{19-16} = addr{12-9};
5104     let Inst{15-12} = CRd;
5105     let Inst{11-8} = cop;
5106     let Inst{7-0} = addr{7-0};
5107     let DecoderMethod = "DecodeCopMemInstruction";
5108   }
5109   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
5110                  asm, "\t$cop, $CRd, $addr!", [], IndexModePre> {
5111     bits<13> addr;
5112     bits<4> cop;
5113     bits<4> CRd;
5114     let Inst{24} = 1; // P = 1
5115     let Inst{23} = addr{8};
5116     let Inst{22} = Dbit;
5117     let Inst{21} = 1; // W = 1
5118     let Inst{20} = load;
5119     let Inst{19-16} = addr{12-9};
5120     let Inst{15-12} = CRd;
5121     let Inst{11-8} = cop;
5122     let Inst{7-0} = addr{7-0};
5123     let DecoderMethod = "DecodeCopMemInstruction";
5124   }
5125   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5126                               postidx_imm8s4:$offset),
5127                  asm, "\t$cop, $CRd, $addr, $offset", [], IndexModePost> {
5128     bits<9> offset;
5129     bits<4> addr;
5130     bits<4> cop;
5131     bits<4> CRd;
5132     let Inst{24} = 0; // P = 0
5133     let Inst{23} = offset{8};
5134     let Inst{22} = Dbit;
5135     let Inst{21} = 1; // W = 1
5136     let Inst{20} = load;
5137     let Inst{19-16} = addr;
5138     let Inst{15-12} = CRd;
5139     let Inst{11-8} = cop;
5140     let Inst{7-0} = offset{7-0};
5141     let DecoderMethod = "DecodeCopMemInstruction";
5142   }
5143   def _OPTION : ACI<(outs),
5144                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5145                          coproc_option_imm:$option),
5146       asm, "\t$cop, $CRd, $addr, $option", []> {
5147     bits<8> option;
5148     bits<4> addr;
5149     bits<4> cop;
5150     bits<4> CRd;
5151     let Inst{24} = 0; // P = 0
5152     let Inst{23} = 1; // U = 1
5153     let Inst{22} = Dbit;
5154     let Inst{21} = 0; // W = 0
5155     let Inst{20} = load;
5156     let Inst{19-16} = addr;
5157     let Inst{15-12} = CRd;
5158     let Inst{11-8} = cop;
5159     let Inst{7-0} = option;
5160     let DecoderMethod = "DecodeCopMemInstruction";
5161   }
5162 }
5163 multiclass LdSt2Cop<bit load, bit Dbit, string asm, list<dag> pattern> {
5164   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
5165                        asm, "\t$cop, $CRd, $addr", pattern> {
5166     bits<13> addr;
5167     bits<4> cop;
5168     bits<4> CRd;
5169     let Inst{24} = 1; // P = 1
5170     let Inst{23} = addr{8};
5171     let Inst{22} = Dbit;
5172     let Inst{21} = 0; // W = 0
5173     let Inst{20} = load;
5174     let Inst{19-16} = addr{12-9};
5175     let Inst{15-12} = CRd;
5176     let Inst{11-8} = cop;
5177     let Inst{7-0} = addr{7-0};
5178     let DecoderMethod = "DecodeCopMemInstruction";
5179   }
5180   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
5181                     asm, "\t$cop, $CRd, $addr!", [], IndexModePre> {
5182     bits<13> addr;
5183     bits<4> cop;
5184     bits<4> CRd;
5185     let Inst{24} = 1; // P = 1
5186     let Inst{23} = addr{8};
5187     let Inst{22} = Dbit;
5188     let Inst{21} = 1; // W = 1
5189     let Inst{20} = load;
5190     let Inst{19-16} = addr{12-9};
5191     let Inst{15-12} = CRd;
5192     let Inst{11-8} = cop;
5193     let Inst{7-0} = addr{7-0};
5194     let DecoderMethod = "DecodeCopMemInstruction";
5195   }
5196   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5197                                  postidx_imm8s4:$offset),
5198                  asm, "\t$cop, $CRd, $addr, $offset", [], IndexModePost> {
5199     bits<9> offset;
5200     bits<4> addr;
5201     bits<4> cop;
5202     bits<4> CRd;
5203     let Inst{24} = 0; // P = 0
5204     let Inst{23} = offset{8};
5205     let Inst{22} = Dbit;
5206     let Inst{21} = 1; // W = 1
5207     let Inst{20} = load;
5208     let Inst{19-16} = addr;
5209     let Inst{15-12} = CRd;
5210     let Inst{11-8} = cop;
5211     let Inst{7-0} = offset{7-0};
5212     let DecoderMethod = "DecodeCopMemInstruction";
5213   }
5214   def _OPTION : ACInoP<(outs),
5215                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5216                             coproc_option_imm:$option),
5217       asm, "\t$cop, $CRd, $addr, $option", []> {
5218     bits<8> option;
5219     bits<4> addr;
5220     bits<4> cop;
5221     bits<4> CRd;
5222     let Inst{24} = 0; // P = 0
5223     let Inst{23} = 1; // U = 1
5224     let Inst{22} = Dbit;
5225     let Inst{21} = 0; // W = 0
5226     let Inst{20} = load;
5227     let Inst{19-16} = addr;
5228     let Inst{15-12} = CRd;
5229     let Inst{11-8} = cop;
5230     let Inst{7-0} = option;
5231     let DecoderMethod = "DecodeCopMemInstruction";
5232   }
5233 }
5234
5235 defm LDC   : LdStCop <1, 0, "ldc", [(int_arm_ldc imm:$cop, imm:$CRd, addrmode5:$addr)]>;
5236 defm LDCL  : LdStCop <1, 1, "ldcl", [(int_arm_ldcl imm:$cop, imm:$CRd, addrmode5:$addr)]>;
5237 defm LDC2  : LdSt2Cop<1, 0, "ldc2", [(int_arm_ldc2 imm:$cop, imm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5238 defm LDC2L : LdSt2Cop<1, 1, "ldc2l", [(int_arm_ldc2l imm:$cop, imm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5239
5240 defm STC   : LdStCop <0, 0, "stc", [(int_arm_stc imm:$cop, imm:$CRd, addrmode5:$addr)]>;
5241 defm STCL  : LdStCop <0, 1, "stcl", [(int_arm_stcl imm:$cop, imm:$CRd, addrmode5:$addr)]>;
5242 defm STC2  : LdSt2Cop<0, 0, "stc2", [(int_arm_stc2 imm:$cop, imm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5243 defm STC2L : LdSt2Cop<0, 1, "stc2l", [(int_arm_stc2l imm:$cop, imm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5244
5245 } // DecoderNamespace = "CoProc"
5246
5247 //===----------------------------------------------------------------------===//
5248 // Move between coprocessor and ARM core register.
5249 //
5250
5251 class MovRCopro<string opc, bit direction, dag oops, dag iops,
5252                 list<dag> pattern>
5253   : ABI<0b1110, oops, iops, NoItinerary, opc,
5254         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
5255   let Inst{20} = direction;
5256   let Inst{4} = 1;
5257
5258   bits<4> Rt;
5259   bits<4> cop;
5260   bits<3> opc1;
5261   bits<3> opc2;
5262   bits<4> CRm;
5263   bits<4> CRn;
5264
5265   let Inst{15-12} = Rt;
5266   let Inst{11-8}  = cop;
5267   let Inst{23-21} = opc1;
5268   let Inst{7-5}   = opc2;
5269   let Inst{3-0}   = CRm;
5270   let Inst{19-16} = CRn;
5271
5272   let DecoderNamespace = "CoProc";
5273 }
5274
5275 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
5276                     (outs),
5277                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5278                          c_imm:$CRm, imm0_7:$opc2),
5279                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
5280                                   imm:$CRm, imm:$opc2)]>,
5281                     ComplexDeprecationPredicate<"MCR">;
5282 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
5283                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5284                         c_imm:$CRm, 0, pred:$p)>;
5285 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
5286                     (outs GPRwithAPSR:$Rt),
5287                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
5288                          imm0_7:$opc2), []>;
5289 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
5290                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
5291                         c_imm:$CRm, 0, pred:$p)>;
5292
5293 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
5294              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
5295
5296 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
5297                  list<dag> pattern>
5298   : ABXI<0b1110, oops, iops, NoItinerary,
5299          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
5300   let Inst{31-24} = 0b11111110;
5301   let Inst{20} = direction;
5302   let Inst{4} = 1;
5303
5304   bits<4> Rt;
5305   bits<4> cop;
5306   bits<3> opc1;
5307   bits<3> opc2;
5308   bits<4> CRm;
5309   bits<4> CRn;
5310
5311   let Inst{15-12} = Rt;
5312   let Inst{11-8}  = cop;
5313   let Inst{23-21} = opc1;
5314   let Inst{7-5}   = opc2;
5315   let Inst{3-0}   = CRm;
5316   let Inst{19-16} = CRn;
5317
5318   let DecoderNamespace = "CoProc";
5319 }
5320
5321 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
5322                       (outs),
5323                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5324                            c_imm:$CRm, imm0_7:$opc2),
5325                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
5326                                      imm:$CRm, imm:$opc2)]>,
5327                       Requires<[IsARM,PreV8]>;
5328 def : ARMInstAlias<"mcr2 $cop, $opc1, $Rt, $CRn, $CRm",
5329                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5330                          c_imm:$CRm, 0)>;
5331 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
5332                       (outs GPRwithAPSR:$Rt),
5333                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
5334                            imm0_7:$opc2), []>,
5335                       Requires<[IsARM,PreV8]>;
5336 def : ARMInstAlias<"mrc2 $cop, $opc1, $Rt, $CRn, $CRm",
5337                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
5338                          c_imm:$CRm, 0)>;
5339
5340 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
5341                               imm:$CRm, imm:$opc2),
5342                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
5343
5344 class MovRRCopro<string opc, bit direction, dag oops, dag iops, list<dag>
5345                  pattern = []>
5346   : ABI<0b1100, oops, iops, NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm",
5347         pattern> {
5348
5349   let Inst{23-21} = 0b010;
5350   let Inst{20} = direction;
5351
5352   bits<4> Rt;
5353   bits<4> Rt2;
5354   bits<4> cop;
5355   bits<4> opc1;
5356   bits<4> CRm;
5357
5358   let Inst{15-12} = Rt;
5359   let Inst{19-16} = Rt2;
5360   let Inst{11-8}  = cop;
5361   let Inst{7-4}   = opc1;
5362   let Inst{3-0}   = CRm;
5363 }
5364
5365 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
5366                       (outs), (ins p_imm:$cop, imm0_15:$opc1, GPRnopc:$Rt,
5367                       GPRnopc:$Rt2, c_imm:$CRm),
5368                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
5369                                      GPRnopc:$Rt2, imm:$CRm)]>;
5370 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */,
5371                       (outs GPRnopc:$Rt, GPRnopc:$Rt2),
5372                       (ins p_imm:$cop, imm0_15:$opc1, c_imm:$CRm), []>;
5373
5374 class MovRRCopro2<string opc, bit direction, dag oops, dag iops,
5375                   list<dag> pattern = []>
5376   : ABXI<0b1100, oops, iops, NoItinerary,
5377          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern>,
5378     Requires<[IsARM,PreV8]> {
5379   let Inst{31-28} = 0b1111;
5380   let Inst{23-21} = 0b010;
5381   let Inst{20} = direction;
5382
5383   bits<4> Rt;
5384   bits<4> Rt2;
5385   bits<4> cop;
5386   bits<4> opc1;
5387   bits<4> CRm;
5388
5389   let Inst{15-12} = Rt;
5390   let Inst{19-16} = Rt2;
5391   let Inst{11-8}  = cop;
5392   let Inst{7-4}   = opc1;
5393   let Inst{3-0}   = CRm;
5394
5395   let DecoderMethod = "DecoderForMRRC2AndMCRR2";
5396 }
5397
5398 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
5399                         (outs), (ins p_imm:$cop, imm0_15:$opc1, GPRnopc:$Rt,
5400                         GPRnopc:$Rt2, c_imm:$CRm),
5401                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
5402                                         GPRnopc:$Rt2, imm:$CRm)]>;
5403
5404 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */,
5405                        (outs GPRnopc:$Rt, GPRnopc:$Rt2),
5406                        (ins p_imm:$cop, imm0_15:$opc1, c_imm:$CRm), []>;
5407
5408 //===----------------------------------------------------------------------===//
5409 // Move between special register and ARM core register
5410 //
5411
5412 // Move to ARM core register from Special Register
5413 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5414               "mrs", "\t$Rd, apsr", []> {
5415   bits<4> Rd;
5416   let Inst{23-16} = 0b00001111;
5417   let Unpredictable{19-17} = 0b111;
5418
5419   let Inst{15-12} = Rd;
5420
5421   let Inst{11-0} = 0b000000000000;
5422   let Unpredictable{11-0} = 0b110100001111;
5423 }
5424
5425 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p), 0>,
5426          Requires<[IsARM]>;
5427
5428 // The MRSsys instruction is the MRS instruction from the ARM ARM,
5429 // section B9.3.9, with the R bit set to 1.
5430 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5431                  "mrs", "\t$Rd, spsr", []> {
5432   bits<4> Rd;
5433   let Inst{23-16} = 0b01001111;
5434   let Unpredictable{19-16} = 0b1111;
5435
5436   let Inst{15-12} = Rd;
5437
5438   let Inst{11-0} = 0b000000000000;
5439   let Unpredictable{11-0} = 0b110100001111;
5440 }
5441
5442 // However, the MRS (banked register) system instruction (ARMv7VE) *does* have a
5443 // separate encoding (distinguished by bit 5.
5444 def MRSbanked : ABI<0b0001, (outs GPRnopc:$Rd), (ins banked_reg:$banked),
5445                     NoItinerary, "mrs", "\t$Rd, $banked", []>,
5446                 Requires<[IsARM, HasVirtualization]> {
5447   bits<6> banked;
5448   bits<4> Rd;
5449
5450   let Inst{23} = 0;
5451   let Inst{22} = banked{5}; // R bit
5452   let Inst{21-20} = 0b00;
5453   let Inst{19-16} = banked{3-0};
5454   let Inst{15-12} = Rd;
5455   let Inst{11-9} = 0b001;
5456   let Inst{8} = banked{4};
5457   let Inst{7-0} = 0b00000000;
5458 }
5459
5460 // Move from ARM core register to Special Register
5461 //
5462 // No need to have both system and application versions of MSR (immediate) or
5463 // MSR (register), the encodings are the same and the assembly parser has no way
5464 // to distinguish between them. The mask operand contains the special register
5465 // (R Bit) in bit 4 and bits 3-0 contains the mask with the fields to be
5466 // accessed in the special register.
5467 let Defs = [CPSR] in
5468 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
5469               "msr", "\t$mask, $Rn", []> {
5470   bits<5> mask;
5471   bits<4> Rn;
5472
5473   let Inst{23} = 0;
5474   let Inst{22} = mask{4}; // R bit
5475   let Inst{21-20} = 0b10;
5476   let Inst{19-16} = mask{3-0};
5477   let Inst{15-12} = 0b1111;
5478   let Inst{11-4} = 0b00000000;
5479   let Inst{3-0} = Rn;
5480 }
5481
5482 let Defs = [CPSR] in
5483 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  mod_imm:$imm), NoItinerary,
5484                "msr", "\t$mask, $imm", []> {
5485   bits<5> mask;
5486   bits<12> imm;
5487
5488   let Inst{23} = 0;
5489   let Inst{22} = mask{4}; // R bit
5490   let Inst{21-20} = 0b10;
5491   let Inst{19-16} = mask{3-0};
5492   let Inst{15-12} = 0b1111;
5493   let Inst{11-0} = imm;
5494 }
5495
5496 // However, the MSR (banked register) system instruction (ARMv7VE) *does* have a
5497 // separate encoding (distinguished by bit 5.
5498 def MSRbanked : ABI<0b0001, (outs), (ins banked_reg:$banked, GPRnopc:$Rn),
5499                     NoItinerary, "msr", "\t$banked, $Rn", []>,
5500                 Requires<[IsARM, HasVirtualization]> {
5501   bits<6> banked;
5502   bits<4> Rn;
5503
5504   let Inst{23} = 0;
5505   let Inst{22} = banked{5}; // R bit
5506   let Inst{21-20} = 0b10;
5507   let Inst{19-16} = banked{3-0};
5508   let Inst{15-12} = 0b1111;
5509   let Inst{11-9} = 0b001;
5510   let Inst{8} = banked{4};
5511   let Inst{7-4} = 0b0000;
5512   let Inst{3-0} = Rn;
5513 }
5514
5515 // Dynamic stack allocation yields a _chkstk for Windows targets.  These calls
5516 // are needed to probe the stack when allocating more than
5517 // 4k bytes in one go. Touching the stack at 4K increments is necessary to
5518 // ensure that the guard pages used by the OS virtual memory manager are
5519 // allocated in correct sequence.
5520 // The main point of having separate instruction are extra unmodelled effects
5521 // (compared to ordinary calls) like stack pointer change.
5522
5523 def win__chkstk : SDNode<"ARMISD::WIN__CHKSTK", SDTNone,
5524                       [SDNPHasChain, SDNPSideEffect]>;
5525 let usesCustomInserter = 1, Uses = [R4], Defs = [R4, SP] in
5526   def WIN__CHKSTK : PseudoInst<(outs), (ins), NoItinerary, [(win__chkstk)]>;
5527
5528 def win__dbzchk : SDNode<"ARMISD::WIN__DBZCHK", SDT_WIN__DBZCHK,
5529                          [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
5530 let usesCustomInserter = 1, Defs = [CPSR] in
5531   def WIN__DBZCHK : PseudoInst<(outs), (ins tGPR:$divisor), NoItinerary,
5532                                [(win__dbzchk tGPR:$divisor)]>;
5533
5534 //===----------------------------------------------------------------------===//
5535 // TLS Instructions
5536 //
5537
5538 // __aeabi_read_tp preserves the registers r1-r3.
5539 // This is a pseudo inst so that we can get the encoding right,
5540 // complete with fixup for the aeabi_read_tp function.
5541 // TPsoft is valid for ARM mode only, in case of Thumb mode a tTPsoft pattern
5542 // is defined in "ARMInstrThumb.td".
5543 let isCall = 1,
5544   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
5545   def TPsoft : ARMPseudoInst<(outs), (ins), 4, IIC_Br,
5546                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>,
5547                Requires<[IsARM, IsReadTPSoft]>;
5548 }
5549
5550 // Reading thread pointer from coprocessor register
5551 def : ARMPat<(ARMthread_pointer), (MRC 15, 0, 13, 0, 3)>,
5552       Requires<[IsARM, IsReadTPHard]>;
5553
5554 //===----------------------------------------------------------------------===//
5555 // SJLJ Exception handling intrinsics
5556 //   eh_sjlj_setjmp() is an instruction sequence to store the return
5557 //   address and save #0 in R0 for the non-longjmp case.
5558 //   Since by its nature we may be coming from some other function to get
5559 //   here, and we're using the stack frame for the containing function to
5560 //   save/restore registers, we can't keep anything live in regs across
5561 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
5562 //   when we get here from a longjmp(). We force everything out of registers
5563 //   except for our own input by listing the relevant registers in Defs. By
5564 //   doing so, we also cause the prologue/epilogue code to actively preserve
5565 //   all of the callee-saved resgisters, which is exactly what we want.
5566 //   A constant value is passed in $val, and we use the location as a scratch.
5567 //
5568 // These are pseudo-instructions and are lowered to individual MC-insts, so
5569 // no encoding information is necessary.
5570 let Defs =
5571   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
5572     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
5573   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5574   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5575                                NoItinerary,
5576                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5577                            Requires<[IsARM, HasVFP2]>;
5578 }
5579
5580 let Defs =
5581   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
5582   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5583   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5584                                    NoItinerary,
5585                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5586                                 Requires<[IsARM, NoVFP]>;
5587 }
5588
5589 // FIXME: Non-IOS version(s)
5590 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5591     Defs = [ R7, LR, SP ] in {
5592 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5593                              NoItinerary,
5594                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5595                                 Requires<[IsARM]>;
5596 }
5597
5598 let isBarrier = 1, hasSideEffects = 1, usesCustomInserter = 1 in
5599 def Int_eh_sjlj_setup_dispatch : PseudoInst<(outs), (ins), NoItinerary,
5600             [(ARMeh_sjlj_setup_dispatch)]>;
5601
5602 // eh.sjlj.dispatchsetup pseudo-instruction.
5603 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5604 // the pseudo is expanded (which happens before any passes that need the
5605 // instruction size).
5606 let isBarrier = 1 in
5607 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5608
5609
5610 //===----------------------------------------------------------------------===//
5611 // Non-Instruction Patterns
5612 //
5613
5614 // ARMv4 indirect branch using (MOVr PC, dst)
5615 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5616   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5617                     4, IIC_Br, [(brind GPR:$dst)],
5618                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5619                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5620
5621 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in
5622   def TAILJMPr4 : ARMPseudoExpand<(outs), (ins GPR:$dst),
5623                     4, IIC_Br, [],
5624                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5625                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5626
5627 // Large immediate handling.
5628
5629 // 32-bit immediate using two piece mod_imms or movw + movt.
5630 // This is a single pseudo instruction, the benefit is that it can be remat'd
5631 // as a single unit instead of having to handle reg inputs.
5632 // FIXME: Remove this when we can do generalized remat.
5633 let isReMaterializable = 1, isMoveImm = 1 in
5634 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5635                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5636                            Requires<[IsARM]>;
5637
5638 def LDRLIT_ga_abs : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iLoad_i,
5639                                [(set GPR:$dst, (ARMWrapper tglobaladdr:$src))]>,
5640                     Requires<[IsARM, DontUseMovt]>;
5641
5642 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5643 // It also makes it possible to rematerialize the instructions.
5644 // FIXME: Remove this when we can do generalized remat and when machine licm
5645 // can properly the instructions.
5646 let isReMaterializable = 1 in {
5647 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5648                               IIC_iMOVix2addpc,
5649                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5650                         Requires<[IsARM, UseMovtInPic]>;
5651
5652 def LDRLIT_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5653                                  IIC_iLoadiALU,
5654                                  [(set GPR:$dst,
5655                                        (ARMWrapperPIC tglobaladdr:$addr))]>,
5656                       Requires<[IsARM, DontUseMovtInPic]>;
5657
5658 let AddedComplexity = 10 in
5659 def LDRLIT_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5660                               NoItinerary,
5661                               [(set GPR:$dst,
5662                                     (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5663                           Requires<[IsARM, DontUseMovtInPic]>;
5664
5665 let AddedComplexity = 10 in
5666 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5667                                 IIC_iMOVix2ld,
5668                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5669                     Requires<[IsARM, UseMovtInPic]>;
5670 } // isReMaterializable
5671
5672 // The many different faces of TLS access.
5673 def : ARMPat<(ARMWrapper tglobaltlsaddr :$dst),
5674              (MOVi32imm tglobaltlsaddr :$dst)>,
5675       Requires<[IsARM, UseMovt]>;
5676
5677 def : Pat<(ARMWrapper tglobaltlsaddr:$src),
5678           (LDRLIT_ga_abs tglobaltlsaddr:$src)>,
5679       Requires<[IsARM, DontUseMovt]>;
5680
5681 def : Pat<(ARMWrapperPIC tglobaltlsaddr:$addr),
5682           (MOV_ga_pcrel tglobaltlsaddr:$addr)>, Requires<[IsARM, UseMovtInPic]>;
5683
5684 def : Pat<(ARMWrapperPIC tglobaltlsaddr:$addr),
5685           (LDRLIT_ga_pcrel tglobaltlsaddr:$addr)>,
5686       Requires<[IsARM, DontUseMovtInPic]>;
5687 let AddedComplexity = 10 in
5688 def : Pat<(load (ARMWrapperPIC tglobaltlsaddr:$addr)),
5689           (MOV_ga_pcrel_ldr tglobaltlsaddr:$addr)>,
5690       Requires<[IsARM, UseMovtInPic]>;
5691
5692
5693 // ConstantPool, GlobalAddress, and JumpTable
5694 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5695 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5696             Requires<[IsARM, UseMovt]>;
5697 def : ARMPat<(ARMWrapper texternalsym :$dst), (MOVi32imm texternalsym :$dst)>,
5698             Requires<[IsARM, UseMovt]>;
5699 def : ARMPat<(ARMWrapperJT tjumptable:$dst),
5700              (LEApcrelJT tjumptable:$dst)>;
5701
5702 // TODO: add,sub,and, 3-instr forms?
5703
5704 // Tail calls. These patterns also apply to Thumb mode.
5705 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5706 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5707 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5708
5709 // Direct calls
5710 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5711 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5712              (BMOVPCB_CALL texternalsym:$func)>;
5713
5714 // zextload i1 -> zextload i8
5715 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5716 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5717
5718 // extload -> zextload
5719 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5720 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5721 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5722 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5723
5724 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5725
5726 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5727 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5728
5729 // smul* and smla*
5730 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5731                  (SMULBB GPR:$a, GPR:$b)>,
5732       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5733 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5734                  (SMULBT GPR:$a, GPR:$b)>,
5735       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5736 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5737                 (SMULTB GPR:$a, GPR:$b)>,
5738       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5739 def : ARMV5MOPat<(add GPR:$acc,
5740                       (mul sext_16_node:$a, sext_16_node:$b)),
5741                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>,
5742       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5743 def : ARMV5MOPat<(add GPR:$acc,
5744                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5745                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>,
5746       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5747 def : ARMV5MOPat<(add GPR:$acc,
5748                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5749                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>,
5750       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5751
5752 def : ARMV5TEPat<(int_arm_smulbb GPR:$a, GPR:$b),
5753                  (SMULBB GPR:$a, GPR:$b)>;
5754 def : ARMV5TEPat<(int_arm_smulbt GPR:$a, GPR:$b),
5755                  (SMULBT GPR:$a, GPR:$b)>;
5756 def : ARMV5TEPat<(int_arm_smultb GPR:$a, GPR:$b),
5757                  (SMULTB GPR:$a, GPR:$b)>;
5758 def : ARMV5TEPat<(int_arm_smultt GPR:$a, GPR:$b),
5759                  (SMULTT GPR:$a, GPR:$b)>;
5760 def : ARMV5TEPat<(int_arm_smulwb GPR:$a, GPR:$b),
5761                  (SMULWB GPR:$a, GPR:$b)>;
5762 def : ARMV5TEPat<(int_arm_smulwt GPR:$a, GPR:$b),
5763                  (SMULWT GPR:$a, GPR:$b)>;
5764
5765 def : ARMV5TEPat<(int_arm_smlabb GPR:$a, GPR:$b, GPR:$acc),
5766                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5767 def : ARMV5TEPat<(int_arm_smlabt GPR:$a, GPR:$b, GPR:$acc),
5768                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5769 def : ARMV5TEPat<(int_arm_smlatb GPR:$a, GPR:$b, GPR:$acc),
5770                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5771 def : ARMV5TEPat<(int_arm_smlatt GPR:$a, GPR:$b, GPR:$acc),
5772                  (SMLATT GPR:$a, GPR:$b, GPR:$acc)>;
5773 def : ARMV5TEPat<(int_arm_smlawb GPR:$a, GPR:$b, GPR:$acc),
5774                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5775 def : ARMV5TEPat<(int_arm_smlawt GPR:$a, GPR:$b, GPR:$acc),
5776                  (SMLAWT GPR:$a, GPR:$b, GPR:$acc)>;
5777
5778 // Pre-v7 uses MCR for synchronization barriers.
5779 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5780          Requires<[IsARM, HasV6]>;
5781
5782 // SXT/UXT with no rotate
5783 let AddedComplexity = 16 in {
5784 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5785 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5786 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5787 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5788                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5789 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5790                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5791 }
5792
5793 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5794 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5795
5796 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5797                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5798 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5799                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5800
5801 // Atomic load/store patterns
5802 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5803              (LDRBrs ldst_so_reg:$src)>;
5804 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5805              (LDRBi12 addrmode_imm12:$src)>;
5806 def : ARMPat<(atomic_load_16 addrmode3:$src),
5807              (LDRH addrmode3:$src)>;
5808 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5809              (LDRrs ldst_so_reg:$src)>;
5810 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5811              (LDRi12 addrmode_imm12:$src)>;
5812 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5813              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5814 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5815              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5816 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5817              (STRH GPR:$val, addrmode3:$ptr)>;
5818 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5819              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5820 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5821              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5822
5823
5824 //===----------------------------------------------------------------------===//
5825 // Thumb Support
5826 //
5827
5828 include "ARMInstrThumb.td"
5829
5830 //===----------------------------------------------------------------------===//
5831 // Thumb2 Support
5832 //
5833
5834 include "ARMInstrThumb2.td"
5835
5836 //===----------------------------------------------------------------------===//
5837 // Floating Point Support
5838 //
5839
5840 include "ARMInstrVFP.td"
5841
5842 //===----------------------------------------------------------------------===//
5843 // Advanced SIMD (NEON) Support
5844 //
5845
5846 include "ARMInstrNEON.td"
5847
5848 //===----------------------------------------------------------------------===//
5849 // Assembler aliases
5850 //
5851
5852 // Memory barriers
5853 def : InstAlias<"dmb", (DMB 0xf), 0>, Requires<[IsARM, HasDB]>;
5854 def : InstAlias<"dsb", (DSB 0xf), 0>, Requires<[IsARM, HasDB]>;
5855 def : InstAlias<"isb", (ISB 0xf), 0>, Requires<[IsARM, HasDB]>;
5856 // Armv8-R 'Data Full Barrier'
5857 def : InstAlias<"dfb", (DSB 0xc), 1>, Requires<[IsARM, HasDFB]>;
5858
5859 // System instructions
5860 def : MnemonicAlias<"swi", "svc">;
5861
5862 // Load / Store Multiple
5863 def : MnemonicAlias<"ldmfd", "ldm">;
5864 def : MnemonicAlias<"ldmia", "ldm">;
5865 def : MnemonicAlias<"ldmea", "ldmdb">;
5866 def : MnemonicAlias<"stmfd", "stmdb">;
5867 def : MnemonicAlias<"stmia", "stm">;
5868 def : MnemonicAlias<"stmea", "stm">;
5869
5870 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT with the
5871 // input operands swapped when the shift amount is zero (i.e., unspecified).
5872 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5873                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p), 0>,
5874         Requires<[IsARM, HasV6]>;
5875 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5876                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rm, GPRnopc:$Rn, 0, pred:$p), 0>,
5877         Requires<[IsARM, HasV6]>;
5878
5879 // PUSH/POP aliases for STM/LDM
5880 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5881 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5882
5883 // SSAT/USAT optional shift operand.
5884 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5885                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5886 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5887                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5888
5889
5890 // Extend instruction optional rotate operand.
5891 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5892                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5893 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5894                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5895 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5896                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5897 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5898                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5899 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5900                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5901 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5902                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5903
5904 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5905                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5906 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5907                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5908 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5909                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5910 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5911                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5912 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5913                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5914 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5915                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5916
5917
5918 // RFE aliases
5919 def : MnemonicAlias<"rfefa", "rfeda">;
5920 def : MnemonicAlias<"rfeea", "rfedb">;
5921 def : MnemonicAlias<"rfefd", "rfeia">;
5922 def : MnemonicAlias<"rfeed", "rfeib">;
5923 def : MnemonicAlias<"rfe", "rfeia">;
5924
5925 // SRS aliases
5926 def : MnemonicAlias<"srsfa", "srsib">;
5927 def : MnemonicAlias<"srsea", "srsia">;
5928 def : MnemonicAlias<"srsfd", "srsdb">;
5929 def : MnemonicAlias<"srsed", "srsda">;
5930 def : MnemonicAlias<"srs", "srsia">;
5931
5932 // QSAX == QSUBADDX
5933 def : MnemonicAlias<"qsubaddx", "qsax">;
5934 // SASX == SADDSUBX
5935 def : MnemonicAlias<"saddsubx", "sasx">;
5936 // SHASX == SHADDSUBX
5937 def : MnemonicAlias<"shaddsubx", "shasx">;
5938 // SHSAX == SHSUBADDX
5939 def : MnemonicAlias<"shsubaddx", "shsax">;
5940 // SSAX == SSUBADDX
5941 def : MnemonicAlias<"ssubaddx", "ssax">;
5942 // UASX == UADDSUBX
5943 def : MnemonicAlias<"uaddsubx", "uasx">;
5944 // UHASX == UHADDSUBX
5945 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5946 // UHSAX == UHSUBADDX
5947 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5948 // UQASX == UQADDSUBX
5949 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5950 // UQSAX == UQSUBADDX
5951 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5952 // USAX == USUBADDX
5953 def : MnemonicAlias<"usubaddx", "usax">;
5954
5955 // "mov Rd, mod_imm_not" can be handled via "mvn" in assembly, just like
5956 // for isel.
5957 def : ARMInstSubst<"mov${s}${p} $Rd, $imm",
5958                    (MVNi rGPR:$Rd, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5959 def : ARMInstSubst<"mvn${s}${p} $Rd, $imm",
5960                    (MOVi rGPR:$Rd, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5961 // Same for AND <--> BIC
5962 def : ARMInstSubst<"bic${s}${p} $Rd, $Rn, $imm",
5963                    (ANDri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm,
5964                           pred:$p, cc_out:$s)>;
5965 def : ARMInstSubst<"bic${s}${p} $Rdn, $imm",
5966                    (ANDri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm,
5967                           pred:$p, cc_out:$s)>;
5968 def : ARMInstSubst<"and${s}${p} $Rd, $Rn, $imm",
5969                    (BICri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm,
5970                           pred:$p, cc_out:$s)>;
5971 def : ARMInstSubst<"and${s}${p} $Rdn, $imm",
5972                    (BICri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm,
5973                           pred:$p, cc_out:$s)>;
5974
5975 // Likewise, "add Rd, mod_imm_neg" -> sub
5976 def : ARMInstSubst<"add${s}${p} $Rd, $Rn, $imm",
5977                  (SUBri GPR:$Rd, GPR:$Rn, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5978 def : ARMInstSubst<"add${s}${p} $Rd, $imm",
5979                  (SUBri GPR:$Rd, GPR:$Rd, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5980 // Likewise, "sub Rd, mod_imm_neg" -> add
5981 def : ARMInstSubst<"sub${s}${p} $Rd, $Rn, $imm",
5982                  (ADDri GPR:$Rd, GPR:$Rn, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5983 def : ARMInstSubst<"sub${s}${p} $Rd, $imm",
5984                  (ADDri GPR:$Rd, GPR:$Rd, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5985
5986
5987 def : ARMInstSubst<"adc${s}${p} $Rd, $Rn, $imm",
5988                  (SBCri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5989 def : ARMInstSubst<"adc${s}${p} $Rdn, $imm",
5990                  (SBCri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5991 def : ARMInstSubst<"sbc${s}${p} $Rd, $Rn, $imm",
5992                  (ADCri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5993 def : ARMInstSubst<"sbc${s}${p} $Rdn, $imm",
5994                  (ADCri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5995
5996 // Same for CMP <--> CMN via mod_imm_neg
5997 def : ARMInstSubst<"cmp${p} $Rd, $imm",
5998                    (CMNri rGPR:$Rd, mod_imm_neg:$imm, pred:$p)>;
5999 def : ARMInstSubst<"cmn${p} $Rd, $imm",
6000                    (CMPri rGPR:$Rd, mod_imm_neg:$imm, pred:$p)>;
6001
6002 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
6003 // LSR, ROR, and RRX instructions.
6004 // FIXME: We need C++ parser hooks to map the alias to the MOV
6005 //        encoding. It seems we should be able to do that sort of thing
6006 //        in tblgen, but it could get ugly.
6007 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
6008 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
6009                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
6010                              cc_out:$s)>;
6011 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
6012                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
6013                              cc_out:$s)>;
6014 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
6015                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
6016                              cc_out:$s)>;
6017 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
6018                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
6019                              cc_out:$s)>;
6020 }
6021 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
6022                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
6023 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
6024 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
6025                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
6026                              cc_out:$s)>;
6027 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
6028                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
6029                              cc_out:$s)>;
6030 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
6031                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
6032                              cc_out:$s)>;
6033 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
6034                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
6035                              cc_out:$s)>;
6036 }
6037
6038 // "neg" is and alias for "rsb rd, rn, #0"
6039 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
6040                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
6041
6042 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
6043 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
6044          Requires<[IsARM, NoV6]>;
6045
6046 // MUL/UMLAL/SMLAL/UMULL/SMULL are available on all arches, but
6047 // the instruction definitions need difference constraints pre-v6.
6048 // Use these aliases for the assembly parsing on pre-v6.
6049 def : InstAlias<"mul${s}${p} $Rd, $Rn, $Rm",
6050             (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s), 0>,
6051          Requires<[IsARM, NoV6]>;
6052 def : InstAlias<"mla${s}${p} $Rd, $Rn, $Rm, $Ra",
6053             (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
6054              pred:$p, cc_out:$s), 0>,
6055          Requires<[IsARM, NoV6]>;
6056 def : InstAlias<"smlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
6057             (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
6058          Requires<[IsARM, NoV6]>;
6059 def : InstAlias<"umlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
6060             (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
6061          Requires<[IsARM, NoV6]>;
6062 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
6063             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
6064          Requires<[IsARM, NoV6]>;
6065 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
6066             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
6067          Requires<[IsARM, NoV6]>;
6068
6069 // 'it' blocks in ARM mode just validate the predicates. The IT itself
6070 // is discarded.
6071 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>,
6072          ComplexDeprecationPredicate<"IT">;
6073
6074 let mayLoad = 1, mayStore =1, hasSideEffects = 1 in
6075 def SPACE : PseudoInst<(outs GPR:$Rd), (ins i32imm:$size, GPR:$Rn),
6076                        NoItinerary,
6077                        [(set GPR:$Rd, (int_arm_space imm:$size, GPR:$Rn))]>;
6078
6079 //===----------------------------------
6080 // Atomic cmpxchg for -O0
6081 //===----------------------------------
6082
6083 // The fast register allocator used during -O0 inserts spills to cover any VRegs
6084 // live across basic block boundaries. When this happens between an LDXR and an
6085 // STXR it can clear the exclusive monitor, causing all cmpxchg attempts to
6086 // fail.
6087
6088 // Unfortunately, this means we have to have an alternative (expanded
6089 // post-regalloc) path for -O0 compilations. Fortunately this path can be
6090 // significantly more naive than the standard expansion: we conservatively
6091 // assume seq_cst, strong cmpxchg and omit clrex on failure.
6092
6093 let Constraints = "@earlyclobber $Rd,@earlyclobber $temp",
6094     mayLoad = 1, mayStore = 1 in {
6095 def CMP_SWAP_8 : PseudoInst<(outs GPR:$Rd, GPR:$temp),
6096                             (ins GPR:$addr, GPR:$desired, GPR:$new),
6097                             NoItinerary, []>, Sched<[]>;
6098
6099 def CMP_SWAP_16 : PseudoInst<(outs GPR:$Rd, GPR:$temp),
6100                              (ins GPR:$addr, GPR:$desired, GPR:$new),
6101                              NoItinerary, []>, Sched<[]>;
6102
6103 def CMP_SWAP_32 : PseudoInst<(outs GPR:$Rd, GPR:$temp),
6104                              (ins GPR:$addr, GPR:$desired, GPR:$new),
6105                              NoItinerary, []>, Sched<[]>;
6106
6107 def CMP_SWAP_64 : PseudoInst<(outs GPRPair:$Rd, GPR:$temp),
6108                              (ins GPR:$addr, GPRPair:$desired, GPRPair:$new),
6109                              NoItinerary, []>, Sched<[]>;
6110 }
6111
6112 def CompilerBarrier : PseudoInst<(outs), (ins i32imm:$ordering), NoItinerary,
6113                                  [(atomic_fence imm:$ordering, 0)]> {
6114   let hasSideEffects = 1;
6115   let Size = 0;
6116   let AsmString = "@ COMPILER BARRIER";
6117 }