lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 2,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
  38
  39 def SDT_ARMBr2JT   : SDTypeProfile<0, 3,
  40                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  41                                    SDTCisVT<2, i32>]>;
  42
  43 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  44                                   [SDTCisVT<0, i32>,
  45                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  46                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  47                                    SDTCisVT<5, OtherVT>]>;
  48
  49 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  50                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  51                                     SDTCisVT<2, i32>]>;
  52
  53 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  54 def SDT_ARMFCmp    : SDTypeProfile<0, 3, [SDTCisSameAs<0, 1>,
  55                                           SDTCisVT<2, i32>]>;
  56
  57 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  58                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  59
  60 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  61 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  62                                                  SDTCisInt<2>]>;
  63 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  64 def SDT_ARMEH_SJLJ_SetupDispatch: SDTypeProfile<0, 0, []>;
  65
  66 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  67
  68 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  69                                            SDTCisInt<1>]>;
  70
  71 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  72
  73 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  74                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  75
  76 def SDT_WIN__DBZCHK : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  77
  78 def SDT_ARMMEMCPY  : SDTypeProfile<2, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  79                                           SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  80                                           SDTCisVT<4, i32>]>;
  81
  82 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  83                                             [SDTCisSameAs<0, 2>,
  84                                              SDTCisSameAs<0, 3>,
  85                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  86
  87 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  88 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  89                                             [SDTCisSameAs<0, 2>,
  90                                              SDTCisSameAs<0, 3>,
  91                                              SDTCisInt<0>,
  92                                              SDTCisVT<1, i32>,
  93                                              SDTCisVT<4, i32>]>;
  94
  95 def SDT_LongMac  : SDTypeProfile<2, 4, [SDTCisVT<0, i32>,
  96                                         SDTCisSameAs<0, 1>,
  97                                         SDTCisSameAs<0, 2>,
  98                                         SDTCisSameAs<0, 3>,
  99                                         SDTCisSameAs<0, 4>,
 100                                         SDTCisSameAs<0, 5>]>;
 101
 102 // Node definitions.
 103 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
 104 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
 105 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntUnaryOp>;
 106
 107 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 108                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 109 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 110                               [SDNPHasChain, SDNPSideEffect,
 111                                SDNPOptInGlue, SDNPOutGlue]>;
 112 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 113                                 SDT_ARMStructByVal,
 114                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 115                                  SDNPMayStore, SDNPMayLoad]>;
 116
 117 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 118                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 119                                SDNPVariadic]>;
 120 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 121                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 122                                SDNPVariadic]>;
 123 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 124                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 125                                SDNPVariadic]>;
 126
 127 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 128                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 129 def ARMintretflag    : SDNode<"ARMISD::INTRET_FLAG", SDT_ARMcall,
 130                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 131 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 132                               [SDNPInGlue]>;
 133
 134 def ARMssatnoshift   : SDNode<"ARMISD::SSAT", SDTIntSatNoShOp, []>;
 135
 136 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 137                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 138
 139 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 140                               [SDNPHasChain]>;
 141 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 142                               [SDNPHasChain]>;
 143
 144 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 145                               [SDNPHasChain]>;
 146
 147 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 148                               [SDNPOutGlue]>;
 149
 150 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 151                               [SDNPOutGlue]>;
 152
 153 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 154                               [SDNPOutGlue, SDNPCommutative]>;
 155
 156 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 157
 158 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 159 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 160 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 161
 162 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 163                               [SDNPCommutative]>;
 164 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 165 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 166 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 167
 168 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 169 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 170                                SDT_ARMEH_SJLJ_Setjmp,
 171                                [SDNPHasChain, SDNPSideEffect]>;
 172 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 173                                SDT_ARMEH_SJLJ_Longjmp,
 174                                [SDNPHasChain, SDNPSideEffect]>;
 175 def ARMeh_sjlj_setup_dispatch: SDNode<"ARMISD::EH_SJLJ_SETUP_DISPATCH",
 176                                       SDT_ARMEH_SJLJ_SetupDispatch,
 177                                       [SDNPHasChain, SDNPSideEffect]>;
 178
 179 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 180                                [SDNPHasChain, SDNPSideEffect]>;
 181 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 182                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 183
 184 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 185                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 186
 187 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 188
 189 def ARMmemcopy : SDNode<"ARMISD::MEMCPY", SDT_ARMMEMCPY,
 190                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 191                          SDNPMayStore, SDNPMayLoad]>;
 192
 193 def ARMsmulwb       : SDNode<"ARMISD::SMULWB", SDTIntBinOp, []>;
 194 def ARMsmulwt       : SDNode<"ARMISD::SMULWT", SDTIntBinOp, []>;
 195 def ARMsmlalbb      : SDNode<"ARMISD::SMLALBB", SDT_LongMac, []>;
 196 def ARMsmlalbt      : SDNode<"ARMISD::SMLALBT", SDT_LongMac, []>;
 197 def ARMsmlaltb      : SDNode<"ARMISD::SMLALTB", SDT_LongMac, []>;
 198 def ARMsmlaltt      : SDNode<"ARMISD::SMLALTT", SDT_LongMac, []>;
 199
 200 //===----------------------------------------------------------------------===//
 201 // ARM Instruction Predicate Definitions.
 202 //
 203 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 204                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 205 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 206 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">,
 207                                  AssemblerPredicate<"HasV5TOps", "armv5t">;
 208 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 209                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 210 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 211                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 212 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 213 def HasV6M           : Predicate<"Subtarget->hasV6MOps()">,
 214                                  AssemblerPredicate<"HasV6MOps",
 215                                                     "armv6m or armv6t2">;
 216 def HasV8MBaseline   : Predicate<"Subtarget->hasV8MBaselineOps()">,
 217                                  AssemblerPredicate<"HasV8MBaselineOps",
 218                                                     "armv8m.base">;
 219 def HasV8MMainline   : Predicate<"Subtarget->hasV8MMainlineOps()">,
 220                                  AssemblerPredicate<"HasV8MMainlineOps",
 221                                                     "armv8m.main">;
 222 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 223                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 224 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 225 def HasV6K           : Predicate<"Subtarget->hasV6KOps()">,
 226                                  AssemblerPredicate<"HasV6KOps", "armv6k">;
 227 def NoV6K            : Predicate<"!Subtarget->hasV6KOps()">;
 228 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 229                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 230 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 231                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 232 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 233                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 234 def HasV8_1a         : Predicate<"Subtarget->hasV8_1aOps()">,
 235                                  AssemblerPredicate<"HasV8_1aOps", "armv8.1a">;
 236 def HasV8_2a         : Predicate<"Subtarget->hasV8_2aOps()">,
 237                                  AssemblerPredicate<"HasV8_2aOps", "armv8.2a">;
 238 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 239 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 240                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 241 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 242                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 243 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 244                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 245 def HasDPVFP         : Predicate<"!Subtarget->isFPOnlySP()">,
 246                                  AssemblerPredicate<"!FeatureVFPOnlySP",
 247                                                     "double precision VFP">;
 248 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
 249                                  AssemblerPredicate<"FeatureFPARMv8", "FPARMv8">;
 250 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 251                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 252 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
 253                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
 254 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
 255                                  AssemblerPredicate<"FeatureCRC", "crc">;
 256 def HasRAS           : Predicate<"Subtarget->hasRAS()">,
 257                                  AssemblerPredicate<"FeatureRAS", "ras">;
 258 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 259                                  AssemblerPredicate<"FeatureFP16","half-float conversions">;
 260 def HasFullFP16      : Predicate<"Subtarget->hasFullFP16()">,
 261                                  AssemblerPredicate<"FeatureFullFP16","full half-float">;
 262 def HasDivideInThumb : Predicate<"Subtarget->hasDivideInThumbMode()">,
 263                                  AssemblerPredicate<"FeatureHWDivThumb", "divide in THUMB">;
 264 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 265                                  AssemblerPredicate<"FeatureHWDivARM", "divide in ARM">;
 266 def HasDSP           : Predicate<"Subtarget->hasDSP()">,
 267                                  AssemblerPredicate<"FeatureDSP", "dsp">;
 268 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 269                                  AssemblerPredicate<"FeatureDB",
 270                                                     "data-barriers">;
 271 def HasV7Clrex  : Predicate<"Subtarget->hasV7Clrex()">,
 272                             AssemblerPredicate<"FeatureV7Clrex",
 273                                                "v7 clrex">;
 274 def HasAcquireRelease : Predicate<"Subtarget->hasAcquireRelease()">,
 275                                   AssemblerPredicate<"FeatureAcquireRelease",
 276                                                      "acquire/release">;
 277 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 278                                  AssemblerPredicate<"FeatureMP",
 279                                                     "mp-extensions">;
 280 def HasVirtualization: Predicate<"false">,
 281                                  AssemblerPredicate<"FeatureVirtualization",
 282                                                    "virtualization-extensions">;
 283 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 284                                  AssemblerPredicate<"FeatureTrustZone",
 285                                                     "TrustZone">;
 286 def Has8MSecExt      : Predicate<"Subtarget->has8MSecExt()">,
 287                                  AssemblerPredicate<"Feature8MSecExt",
 288                                                     "ARMv8-M Security Extensions">;
 289 def HasZCZ           : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 290 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 291 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 292 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 293                                  AssemblerPredicate<"ModeThumb", "thumb">;
 294 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 295 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 296                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 297                                                     "thumb2">;
 298 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 299                                  AssemblerPredicate<"FeatureMClass", "armv*m">;
 300 def IsNotMClass      : Predicate<"!Subtarget->isMClass()">,
 301                                  AssemblerPredicate<"!FeatureMClass",
 302                                                     "!armv*m">;
 303 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 304                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 305 def IsMachO          : Predicate<"Subtarget->isTargetMachO()">;
 306 def IsNotMachO       : Predicate<"!Subtarget->isTargetMachO()">;
 307 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 308 def IsWindows        : Predicate<"Subtarget->isTargetWindows()">;
 309 def IsNotWindows     : Predicate<"!Subtarget->isTargetWindows()">;
 310 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 311                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 312 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 313
 314 def UseNegativeImmediates :
 315   Predicate<"false">,
 316             AssemblerPredicate<"!FeatureNoNegativeImmediates",
 317                                "NegativeImmediates">;
 318
 319 // FIXME: Eventually this will be just "hasV6T2Ops".
 320 let RecomputePerFunction = 1 in {
 321   def UseMovt          : Predicate<"Subtarget->useMovt(*MF)">;
 322   def DontUseMovt      : Predicate<"!Subtarget->useMovt(*MF)">;
 323 }
 324 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 325 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 326
 327 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 328 // But only select them if more precision in FP computation is allowed.
 329 // Do not use them for Darwin platforms.
 330 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 331                                  " FPOpFusion::Fast && "
 332                                  " Subtarget->hasVFP4()) && "
 333                                  "!Subtarget->isTargetDarwin()">;
 334 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 335                                  " FPOpFusion::Fast &&"
 336                                  " Subtarget->hasVFP4()) || "
 337                                  "Subtarget->isTargetDarwin()">;
 338
 339 def HasFastVGETLNi32 : Predicate<"!Subtarget->hasSlowVGETLNi32()">;
 340 def HasSlowVGETLNi32 : Predicate<"Subtarget->hasSlowVGETLNi32()">;
 341
 342 def HasFastVDUP32 : Predicate<"!Subtarget->hasSlowVDUP32()">;
 343 def HasSlowVDUP32 : Predicate<"Subtarget->hasSlowVDUP32()">;
 344
 345 def UseVMOVSR : Predicate<"Subtarget->preferVMOVSR() ||"
 346                           "!Subtarget->useNEONForSinglePrecisionFP()">;
 347 def DontUseVMOVSR : Predicate<"!Subtarget->preferVMOVSR() &&"
 348                               "Subtarget->useNEONForSinglePrecisionFP()">;
 349
 350 let RecomputePerFunction = 1 in {
 351   def IsLE             : Predicate<"MF->getDataLayout().isLittleEndian()">;
 352   def IsBE             : Predicate<"MF->getDataLayout().isBigEndian()">;
 353 }
 354
 355 def GenExecuteOnly : Predicate<"Subtarget->genExecuteOnly()">;
 356
 357 //===----------------------------------------------------------------------===//
 358 // ARM Flag Definitions.
 359
 360 class RegConstraint<string C> {
 361   string Constraints = C;
 362 }
 363
 364 //===----------------------------------------------------------------------===//
 365 //  ARM specific transformation functions and pattern fragments.
 366 //
 367
 368 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 369 def imm_neg_XFORM : SDNodeXForm<imm, [{
 370   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), SDLoc(N), MVT::i32);
 371 }]>;
 372
 373 // imm_not_XFORM - Return the complement of a i32 immediate value.
 374 def imm_not_XFORM : SDNodeXForm<imm, [{
 375   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), SDLoc(N), MVT::i32);
 376 }]>;
 377
 378 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 379 def imm16_31 : ImmLeaf<i32, [{
 380   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 381 }]>;
 382
 383 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 384 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 385   if (CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17)
 386     return true;
 387
 388   if (N->getOpcode() != ISD::SRA)
 389     return false;
 390   if (N->getOperand(0).getOpcode() != ISD::SHL)
 391     return false;
 392
 393   auto *ShiftVal = dyn_cast<ConstantSDNode>(N->getOperand(1));
 394   if (!ShiftVal || ShiftVal->getZExtValue() != 16)
 395     return false;
 396
 397   ShiftVal = dyn_cast<ConstantSDNode>(N->getOperand(0)->getOperand(1));
 398   if (!ShiftVal || ShiftVal->getZExtValue() != 16)
 399     return false;
 400
 401   return true;
 402 }]>;
 403
 404 /// Split a 32-bit immediate into two 16 bit parts.
 405 def hi16 : SDNodeXForm<imm, [{
 406   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, SDLoc(N),
 407                                    MVT::i32);
 408 }]>;
 409
 410 def lo16AllZero : PatLeaf<(i32 imm), [{
 411   // Returns true if all low 16-bits are 0.
 412   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 413 }], hi16>;
 414
 415 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 416 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 417
 418 // An 'and' node with a single use.
 419 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 420   return N->hasOneUse();
 421 }]>;
 422
 423 // An 'xor' node with a single use.
 424 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 425   return N->hasOneUse();
 426 }]>;
 427
 428 // An 'fmul' node with a single use.
 429 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 430   return N->hasOneUse();
 431 }]>;
 432
 433 // An 'fadd' node which checks for single non-hazardous use.
 434 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 435   return hasNoVMLxHazardUse(N);
 436 }]>;
 437
 438 // An 'fsub' node which checks for single non-hazardous use.
 439 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 440   return hasNoVMLxHazardUse(N);
 441 }]>;
 442
 443 //===----------------------------------------------------------------------===//
 444 // Operand Definitions.
 445 //
 446
 447 // Immediate operands with a shared generic asm render method.
 448 class ImmAsmOperand<int Low, int High> : AsmOperandClass {
 449   let RenderMethod = "addImmOperands";
 450   let PredicateMethod = "isImmediate<" # Low # "," # High # ">";
 451   let DiagnosticType = "ImmRange" # Low # "_" # High;
 452 }
 453
 454 class ImmAsmOperandMinusOne<int Low, int High> : AsmOperandClass {
 455   let PredicateMethod = "isImmediate<" # Low # "," # High # ">";
 456   let DiagnosticType = "ImmRange" # Low # "_" # High;
 457 }
 458
 459 // Operands that are part of a memory addressing mode.
 460 class MemOperand : Operand<i32> { let OperandType = "OPERAND_MEMORY"; }
 461
 462 // Branch target.
 463 // FIXME: rename brtarget to t2_brtarget
 464 def brtarget : Operand<OtherVT> {
 465   let EncoderMethod = "getBranchTargetOpValue";
 466   let OperandType = "OPERAND_PCREL";
 467   let DecoderMethod = "DecodeT2BROperand";
 468 }
 469
 470 // Branches targeting ARM-mode must be divisible by 4 if they're a raw
 471 // immediate.
 472 def ARMBranchTarget : AsmOperandClass {
 473   let Name = "ARMBranchTarget";
 474 }
 475
 476 // Branches targeting Thumb-mode must be divisible by 2 if they're a raw
 477 // immediate.
 478 def ThumbBranchTarget : AsmOperandClass {
 479   let Name = "ThumbBranchTarget";
 480 }
 481
 482 def arm_br_target : Operand<OtherVT> {
 483   let ParserMatchClass = ARMBranchTarget;
 484   let EncoderMethod = "getARMBranchTargetOpValue";
 485   let OperandType = "OPERAND_PCREL";
 486 }
 487
 488 // Call target for ARM. Handles conditional/unconditional
 489 // FIXME: rename bl_target to t2_bltarget?
 490 def arm_bl_target : Operand<i32> {
 491   let ParserMatchClass = ARMBranchTarget;
 492   let EncoderMethod = "getARMBLTargetOpValue";
 493   let OperandType = "OPERAND_PCREL";
 494 }
 495
 496 // Target for BLX *from* ARM mode.
 497 def arm_blx_target : Operand<i32> {
 498   let ParserMatchClass = ThumbBranchTarget;
 499   let EncoderMethod = "getARMBLXTargetOpValue";
 500   let OperandType = "OPERAND_PCREL";
 501 }
 502
 503 // A list of registers separated by comma. Used by load/store multiple.
 504 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 505 def reglist : Operand<i32> {
 506   let EncoderMethod = "getRegisterListOpValue";
 507   let ParserMatchClass = RegListAsmOperand;
 508   let PrintMethod = "printRegisterList";
 509   let DecoderMethod = "DecodeRegListOperand";
 510 }
 511
 512 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 513
 514 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 515 def dpr_reglist : Operand<i32> {
 516   let EncoderMethod = "getRegisterListOpValue";
 517   let ParserMatchClass = DPRRegListAsmOperand;
 518   let PrintMethod = "printRegisterList";
 519   let DecoderMethod = "DecodeDPRRegListOperand";
 520 }
 521
 522 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 523 def spr_reglist : Operand<i32> {
 524   let EncoderMethod = "getRegisterListOpValue";
 525   let ParserMatchClass = SPRRegListAsmOperand;
 526   let PrintMethod = "printRegisterList";
 527   let DecoderMethod = "DecodeSPRRegListOperand";
 528 }
 529
 530 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 531 def cpinst_operand : Operand<i32> {
 532   let PrintMethod = "printCPInstOperand";
 533 }
 534
 535 // Local PC labels.
 536 def pclabel : Operand<i32> {
 537   let PrintMethod = "printPCLabel";
 538 }
 539
 540 // ADR instruction labels.
 541 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 542 def adrlabel : Operand<i32> {
 543   let EncoderMethod = "getAdrLabelOpValue";
 544   let ParserMatchClass = AdrLabelAsmOperand;
 545   let PrintMethod = "printAdrLabelOperand<0>";
 546 }
 547
 548 def neon_vcvt_imm32 : Operand<i32> {
 549   let EncoderMethod = "getNEONVcvtImm32OpValue";
 550   let DecoderMethod = "DecodeVCVTImmOperand";
 551 }
 552
 553 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 554 def rot_imm_XFORM: SDNodeXForm<imm, [{
 555   switch (N->getZExtValue()){
 556   default: llvm_unreachable(nullptr);
 557   case 0:  return CurDAG->getTargetConstant(0, SDLoc(N), MVT::i32);
 558   case 8:  return CurDAG->getTargetConstant(1, SDLoc(N), MVT::i32);
 559   case 16: return CurDAG->getTargetConstant(2, SDLoc(N), MVT::i32);
 560   case 24: return CurDAG->getTargetConstant(3, SDLoc(N), MVT::i32);
 561   }
 562 }]>;
 563 def RotImmAsmOperand : AsmOperandClass {
 564   let Name = "RotImm";
 565   let ParserMethod = "parseRotImm";
 566 }
 567 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 568     int32_t v = N->getZExtValue();
 569     return v == 8 || v == 16 || v == 24; }],
 570     rot_imm_XFORM> {
 571   let PrintMethod = "printRotImmOperand";
 572   let ParserMatchClass = RotImmAsmOperand;
 573 }
 574
 575 // shift_imm: An integer that encodes a shift amount and the type of shift
 576 // (asr or lsl). The 6-bit immediate encodes as:
 577 //    {5}     0 ==> lsl
 578 //            1     asr
 579 //    {4-0}   imm5 shift amount.
 580 //            asr #32 encoded as imm5 == 0.
 581 def ShifterImmAsmOperand : AsmOperandClass {
 582   let Name = "ShifterImm";
 583   let ParserMethod = "parseShifterImm";
 584 }
 585 def shift_imm : Operand<i32> {
 586   let PrintMethod = "printShiftImmOperand";
 587   let ParserMatchClass = ShifterImmAsmOperand;
 588 }
 589
 590 // shifter_operand operands: so_reg_reg, so_reg_imm, and mod_imm.
 591 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 592 def so_reg_reg : Operand<i32>,  // reg reg imm
 593                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 594                                 [shl, srl, sra, rotr]> {
 595   let EncoderMethod = "getSORegRegOpValue";
 596   let PrintMethod = "printSORegRegOperand";
 597   let DecoderMethod = "DecodeSORegRegOperand";
 598   let ParserMatchClass = ShiftedRegAsmOperand;
 599   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 600 }
 601
 602 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 603 def so_reg_imm : Operand<i32>, // reg imm
 604                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 605                                 [shl, srl, sra, rotr]> {
 606   let EncoderMethod = "getSORegImmOpValue";
 607   let PrintMethod = "printSORegImmOperand";
 608   let DecoderMethod = "DecodeSORegImmOperand";
 609   let ParserMatchClass = ShiftedImmAsmOperand;
 610   let MIOperandInfo = (ops GPR, i32imm);
 611 }
 612
 613 // FIXME: Does this need to be distinct from so_reg?
 614 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 615                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 616                                   [shl,srl,sra,rotr]> {
 617   let EncoderMethod = "getSORegRegOpValue";
 618   let PrintMethod = "printSORegRegOperand";
 619   let DecoderMethod = "DecodeSORegRegOperand";
 620   let ParserMatchClass = ShiftedRegAsmOperand;
 621   let MIOperandInfo = (ops GPR, GPR, i32imm);
 622 }
 623
 624 // FIXME: Does this need to be distinct from so_reg?
 625 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 626                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 627                                   [shl,srl,sra,rotr]> {
 628   let EncoderMethod = "getSORegImmOpValue";
 629   let PrintMethod = "printSORegImmOperand";
 630   let DecoderMethod = "DecodeSORegImmOperand";
 631   let ParserMatchClass = ShiftedImmAsmOperand;
 632   let MIOperandInfo = (ops GPR, i32imm);
 633 }
 634
 635 // mod_imm: match a 32-bit immediate operand, which can be encoded into
 636 // a 12-bit immediate; an 8-bit integer and a 4-bit rotator (See ARMARM
 637 // - "Modified Immediate Constants"). Within the MC layer we keep this
 638 // immediate in its encoded form.
 639 def ModImmAsmOperand: AsmOperandClass {
 640   let Name = "ModImm";
 641   let ParserMethod = "parseModImm";
 642 }
 643 def mod_imm : Operand<i32>, ImmLeaf<i32, [{
 644     return ARM_AM::getSOImmVal(Imm) != -1;
 645   }]> {
 646   let EncoderMethod = "getModImmOpValue";
 647   let PrintMethod = "printModImmOperand";
 648   let ParserMatchClass = ModImmAsmOperand;
 649 }
 650
 651 // Note: the patterns mod_imm_not and mod_imm_neg do not require an encoder
 652 // method and such, as they are only used on aliases (Pat<> and InstAlias<>).
 653 // The actual parsing, encoding, decoding are handled by the destination
 654 // instructions, which use mod_imm.
 655
 656 def ModImmNotAsmOperand : AsmOperandClass { let Name = "ModImmNot"; }
 657 def mod_imm_not : Operand<i32>, PatLeaf<(imm), [{
 658     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 659   }], imm_not_XFORM> {
 660   let ParserMatchClass = ModImmNotAsmOperand;
 661 }
 662
 663 def ModImmNegAsmOperand : AsmOperandClass { let Name = "ModImmNeg"; }
 664 def mod_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 665     unsigned Value = -(unsigned)N->getZExtValue();
 666     return Value && ARM_AM::getSOImmVal(Value) != -1;
 667   }], imm_neg_XFORM> {
 668   let ParserMatchClass = ModImmNegAsmOperand;
 669 }
 670
 671 /// arm_i32imm - True for +V6T2, or when isSOImmTwoParVal()
 672 def arm_i32imm : PatLeaf<(imm), [{
 673   if (Subtarget->useMovt(*MF))
 674     return true;
 675   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 676 }]>;
 677
 678 /// imm0_1 predicate - Immediate in the range [0,1].
 679 def Imm0_1AsmOperand: ImmAsmOperand<0,1> { let Name = "Imm0_1"; }
 680 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 681
 682 /// imm0_3 predicate - Immediate in the range [0,3].
 683 def Imm0_3AsmOperand: ImmAsmOperand<0,3> { let Name = "Imm0_3"; }
 684 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 685
 686 /// imm0_7 predicate - Immediate in the range [0,7].
 687 def Imm0_7AsmOperand: ImmAsmOperand<0,7> {
 688   let Name = "Imm0_7";
 689 }
 690 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 691   return Imm >= 0 && Imm < 8;
 692 }]> {
 693   let ParserMatchClass = Imm0_7AsmOperand;
 694 }
 695
 696 /// imm8_255 predicate - Immediate in the range [8,255].
 697 def Imm8_255AsmOperand: ImmAsmOperand<8,255> { let Name = "Imm8_255"; }
 698 def imm8_255 : Operand<i32>, ImmLeaf<i32, [{
 699   return Imm >= 8 && Imm < 256;
 700 }]> {
 701   let ParserMatchClass = Imm8_255AsmOperand;
 702 }
 703
 704 /// imm8 predicate - Immediate is exactly 8.
 705 def Imm8AsmOperand: ImmAsmOperand<8,8> { let Name = "Imm8"; }
 706 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 707   let ParserMatchClass = Imm8AsmOperand;
 708 }
 709
 710 /// imm16 predicate - Immediate is exactly 16.
 711 def Imm16AsmOperand: ImmAsmOperand<16,16> { let Name = "Imm16"; }
 712 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 713   let ParserMatchClass = Imm16AsmOperand;
 714 }
 715
 716 /// imm32 predicate - Immediate is exactly 32.
 717 def Imm32AsmOperand: ImmAsmOperand<32,32> { let Name = "Imm32"; }
 718 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 719   let ParserMatchClass = Imm32AsmOperand;
 720 }
 721
 722 def imm8_or_16 : ImmLeaf<i32, [{ return Imm == 8 || Imm == 16;}]>;
 723
 724 /// imm1_7 predicate - Immediate in the range [1,7].
 725 def Imm1_7AsmOperand: ImmAsmOperand<1,7> { let Name = "Imm1_7"; }
 726 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 727   let ParserMatchClass = Imm1_7AsmOperand;
 728 }
 729
 730 /// imm1_15 predicate - Immediate in the range [1,15].
 731 def Imm1_15AsmOperand: ImmAsmOperand<1,15> { let Name = "Imm1_15"; }
 732 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 733   let ParserMatchClass = Imm1_15AsmOperand;
 734 }
 735
 736 /// imm1_31 predicate - Immediate in the range [1,31].
 737 def Imm1_31AsmOperand: ImmAsmOperand<1,31> { let Name = "Imm1_31"; }
 738 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 739   let ParserMatchClass = Imm1_31AsmOperand;
 740 }
 741
 742 /// imm0_15 predicate - Immediate in the range [0,15].
 743 def Imm0_15AsmOperand: ImmAsmOperand<0,15> {
 744   let Name = "Imm0_15";
 745   let DiagnosticType = "ImmRange0_15";
 746 }
 747 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 748   return Imm >= 0 && Imm < 16;
 749 }]> {
 750   let ParserMatchClass = Imm0_15AsmOperand;
 751 }
 752
 753 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 754 def Imm0_31AsmOperand: ImmAsmOperand<0,31> { let Name = "Imm0_31"; }
 755 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 756   return Imm >= 0 && Imm < 32;
 757 }]> {
 758   let ParserMatchClass = Imm0_31AsmOperand;
 759 }
 760
 761 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 762 def Imm0_32AsmOperand: ImmAsmOperand<0,32> { let Name = "Imm0_32"; }
 763 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 764   return Imm >= 0 && Imm < 33;
 765 }]> {
 766   let ParserMatchClass = Imm0_32AsmOperand;
 767 }
 768
 769 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 770 def Imm0_63AsmOperand: ImmAsmOperand<0,63> { let Name = "Imm0_63"; }
 771 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 772   return Imm >= 0 && Imm < 64;
 773 }]> {
 774   let ParserMatchClass = Imm0_63AsmOperand;
 775 }
 776
 777 /// imm0_239 predicate - Immediate in the range [0,239].
 778 def Imm0_239AsmOperand : ImmAsmOperand<0,239> {
 779   let Name = "Imm0_239";
 780   let DiagnosticType = "ImmRange0_239";
 781 }
 782 def imm0_239 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 240; }]> {
 783   let ParserMatchClass = Imm0_239AsmOperand;
 784 }
 785
 786 /// imm0_255 predicate - Immediate in the range [0,255].
 787 def Imm0_255AsmOperand : ImmAsmOperand<0,255> { let Name = "Imm0_255"; }
 788 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 789   let ParserMatchClass = Imm0_255AsmOperand;
 790 }
 791
 792 /// imm0_65535 - An immediate is in the range [0,65535].
 793 def Imm0_65535AsmOperand: ImmAsmOperand<0,65535> { let Name = "Imm0_65535"; }
 794 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 795   return Imm >= 0 && Imm < 65536;
 796 }]> {
 797   let ParserMatchClass = Imm0_65535AsmOperand;
 798 }
 799
 800 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 801 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 802   return -Imm >= 0 && -Imm < 65536;
 803 }]>;
 804
 805 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 806 // a relocatable expression.
 807 //
 808 // FIXME: This really needs a Thumb version separate from the ARM version.
 809 // While the range is the same, and can thus use the same match class,
 810 // the encoding is different so it should have a different encoder method.
 811 def Imm0_65535ExprAsmOperand: AsmOperandClass {
 812   let Name = "Imm0_65535Expr";
 813   let RenderMethod = "addImmOperands";
 814 }
 815
 816 def imm0_65535_expr : Operand<i32> {
 817   let EncoderMethod = "getHiLo16ImmOpValue";
 818   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 819 }
 820
 821 def Imm256_65535ExprAsmOperand: ImmAsmOperand<256,65535> { let Name = "Imm256_65535Expr"; }
 822 def imm256_65535_expr : Operand<i32> {
 823   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 824 }
 825
 826 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 827 def Imm24bitAsmOperand: ImmAsmOperand<0,0xffffff> { let Name = "Imm24bit"; }
 828 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 829   return Imm >= 0 && Imm <= 0xffffff;
 830 }]> {
 831   let ParserMatchClass = Imm24bitAsmOperand;
 832 }
 833
 834
 835 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 836 /// e.g., 0xf000ffff
 837 def BitfieldAsmOperand : AsmOperandClass {
 838   let Name = "Bitfield";
 839   let ParserMethod = "parseBitfield";
 840 }
 841
 842 def bf_inv_mask_imm : Operand<i32>,
 843                       PatLeaf<(imm), [{
 844   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 845 }] > {
 846   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 847   let PrintMethod = "printBitfieldInvMaskImmOperand";
 848   let DecoderMethod = "DecodeBitfieldMaskOperand";
 849   let ParserMatchClass = BitfieldAsmOperand;
 850 }
 851
 852 def imm1_32_XFORM: SDNodeXForm<imm, [{
 853   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, SDLoc(N),
 854                                    MVT::i32);
 855 }]>;
 856 def Imm1_32AsmOperand: ImmAsmOperandMinusOne<1,32> {
 857   let Name = "Imm1_32";
 858 }
 859 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 860    uint64_t Imm = N->getZExtValue();
 861    return Imm > 0 && Imm <= 32;
 862  }],
 863     imm1_32_XFORM> {
 864   let PrintMethod = "printImmPlusOneOperand";
 865   let ParserMatchClass = Imm1_32AsmOperand;
 866 }
 867
 868 def imm1_16_XFORM: SDNodeXForm<imm, [{
 869   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, SDLoc(N),
 870                                    MVT::i32);
 871 }]>;
 872 def Imm1_16AsmOperand: ImmAsmOperandMinusOne<1,16> { let Name = "Imm1_16"; }
 873 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 874     imm1_16_XFORM> {
 875   let PrintMethod = "printImmPlusOneOperand";
 876   let ParserMatchClass = Imm1_16AsmOperand;
 877 }
 878
 879 // Define ARM specific addressing modes.
 880 // addrmode_imm12 := reg +/- imm12
 881 //
 882 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 883 class AddrMode_Imm12 : MemOperand,
 884                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 885   // 12-bit immediate operand. Note that instructions using this encode
 886   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 887   // immediate values are as normal.
 888
 889   let EncoderMethod = "getAddrModeImm12OpValue";
 890   let DecoderMethod = "DecodeAddrModeImm12Operand";
 891   let ParserMatchClass = MemImm12OffsetAsmOperand;
 892   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 893 }
 894
 895 def addrmode_imm12 : AddrMode_Imm12 {
 896   let PrintMethod = "printAddrModeImm12Operand<false>";
 897 }
 898
 899 def addrmode_imm12_pre : AddrMode_Imm12 {
 900   let PrintMethod = "printAddrModeImm12Operand<true>";
 901 }
 902
 903 // ldst_so_reg := reg +/- reg shop imm
 904 //
 905 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 906 def ldst_so_reg : MemOperand,
 907                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 908   let EncoderMethod = "getLdStSORegOpValue";
 909   // FIXME: Simplify the printer
 910   let PrintMethod = "printAddrMode2Operand";
 911   let DecoderMethod = "DecodeSORegMemOperand";
 912   let ParserMatchClass = MemRegOffsetAsmOperand;
 913   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 914 }
 915
 916 // postidx_imm8 := +/- [0,255]
 917 //
 918 // 9 bit value:
 919 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 920 //  {7-0}     [0,255] imm8 value.
 921 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 922 def postidx_imm8 : MemOperand {
 923   let PrintMethod = "printPostIdxImm8Operand";
 924   let ParserMatchClass = PostIdxImm8AsmOperand;
 925   let MIOperandInfo = (ops i32imm);
 926 }
 927
 928 // postidx_imm8s4 := +/- [0,1020]
 929 //
 930 // 9 bit value:
 931 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 932 //  {7-0}     [0,255] imm8 value, scaled by 4.
 933 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 934 def postidx_imm8s4 : MemOperand {
 935   let PrintMethod = "printPostIdxImm8s4Operand";
 936   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 937   let MIOperandInfo = (ops i32imm);
 938 }
 939
 940
 941 // postidx_reg := +/- reg
 942 //
 943 def PostIdxRegAsmOperand : AsmOperandClass {
 944   let Name = "PostIdxReg";
 945   let ParserMethod = "parsePostIdxReg";
 946 }
 947 def postidx_reg : MemOperand {
 948   let EncoderMethod = "getPostIdxRegOpValue";
 949   let DecoderMethod = "DecodePostIdxReg";
 950   let PrintMethod = "printPostIdxRegOperand";
 951   let ParserMatchClass = PostIdxRegAsmOperand;
 952   let MIOperandInfo = (ops GPRnopc, i32imm);
 953 }
 954
 955
 956 // addrmode2 := reg +/- imm12
 957 //           := reg +/- reg shop imm
 958 //
 959 // FIXME: addrmode2 should be refactored the rest of the way to always
 960 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 961 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 962 def addrmode2 : MemOperand,
 963                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 964   let EncoderMethod = "getAddrMode2OpValue";
 965   let PrintMethod = "printAddrMode2Operand";
 966   let ParserMatchClass = AddrMode2AsmOperand;
 967   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 968 }
 969
 970 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 971   let Name = "PostIdxRegShifted";
 972   let ParserMethod = "parsePostIdxReg";
 973 }
 974 def am2offset_reg : MemOperand,
 975                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 976                 [], [SDNPWantRoot]> {
 977   let EncoderMethod = "getAddrMode2OffsetOpValue";
 978   let PrintMethod = "printAddrMode2OffsetOperand";
 979   // When using this for assembly, it's always as a post-index offset.
 980   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 981   let MIOperandInfo = (ops GPRnopc, i32imm);
 982 }
 983
 984 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 985 // the GPR is purely vestigal at this point.
 986 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 987 def am2offset_imm : MemOperand,
 988                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 989                 [], [SDNPWantRoot]> {
 990   let EncoderMethod = "getAddrMode2OffsetOpValue";
 991   let PrintMethod = "printAddrMode2OffsetOperand";
 992   let ParserMatchClass = AM2OffsetImmAsmOperand;
 993   let MIOperandInfo = (ops GPRnopc, i32imm);
 994 }
 995
 996
 997 // addrmode3 := reg +/- reg
 998 // addrmode3 := reg +/- imm8
 999 //
1000 // FIXME: split into imm vs. reg versions.
1001 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
1002 class AddrMode3 : MemOperand,
1003                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
1004   let EncoderMethod = "getAddrMode3OpValue";
1005   let ParserMatchClass = AddrMode3AsmOperand;
1006   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
1007 }
1008
1009 def addrmode3 : AddrMode3
1010 {
1011   let PrintMethod = "printAddrMode3Operand<false>";
1012 }
1013
1014 def addrmode3_pre : AddrMode3
1015 {
1016   let PrintMethod = "printAddrMode3Operand<true>";
1017 }
1018
1019 // FIXME: split into imm vs. reg versions.
1020 // FIXME: parser method to handle +/- register.
1021 def AM3OffsetAsmOperand : AsmOperandClass {
1022   let Name = "AM3Offset";
1023   let ParserMethod = "parseAM3Offset";
1024 }
1025 def am3offset : MemOperand,
1026                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
1027                                [], [SDNPWantRoot]> {
1028   let EncoderMethod = "getAddrMode3OffsetOpValue";
1029   let PrintMethod = "printAddrMode3OffsetOperand";
1030   let ParserMatchClass = AM3OffsetAsmOperand;
1031   let MIOperandInfo = (ops GPR, i32imm);
1032 }
1033
1034 // ldstm_mode := {ia, ib, da, db}
1035 //
1036 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
1037   let EncoderMethod = "getLdStmModeOpValue";
1038   let PrintMethod = "printLdStmModeOperand";
1039 }
1040
1041 // addrmode5 := reg +/- imm8*4
1042 //
1043 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
1044 class AddrMode5 : MemOperand,
1045                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
1046   let EncoderMethod = "getAddrMode5OpValue";
1047   let DecoderMethod = "DecodeAddrMode5Operand";
1048   let ParserMatchClass = AddrMode5AsmOperand;
1049   let MIOperandInfo = (ops GPR:$base, i32imm);
1050 }
1051
1052 def addrmode5 : AddrMode5 {
1053    let PrintMethod = "printAddrMode5Operand<false>";
1054 }
1055
1056 def addrmode5_pre : AddrMode5 {
1057    let PrintMethod = "printAddrMode5Operand<true>";
1058 }
1059
1060 // addrmode5fp16 := reg +/- imm8*2
1061 //
1062 def AddrMode5FP16AsmOperand : AsmOperandClass { let Name = "AddrMode5FP16"; }
1063 class AddrMode5FP16 : Operand<i32>,
1064                       ComplexPattern<i32, 2, "SelectAddrMode5FP16", []> {
1065   let EncoderMethod = "getAddrMode5FP16OpValue";
1066   let DecoderMethod = "DecodeAddrMode5FP16Operand";
1067   let ParserMatchClass = AddrMode5FP16AsmOperand;
1068   let MIOperandInfo = (ops GPR:$base, i32imm);
1069 }
1070
1071 def addrmode5fp16 : AddrMode5FP16 {
1072    let PrintMethod = "printAddrMode5FP16Operand<false>";
1073 }
1074
1075 // addrmode6 := reg with optional alignment
1076 //
1077 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
1078 def addrmode6 : MemOperand,
1079                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1080   let PrintMethod = "printAddrMode6Operand";
1081   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
1082   let EncoderMethod = "getAddrMode6AddressOpValue";
1083   let DecoderMethod = "DecodeAddrMode6Operand";
1084   let ParserMatchClass = AddrMode6AsmOperand;
1085 }
1086
1087 def am6offset : MemOperand,
1088                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
1089                                [], [SDNPWantRoot]> {
1090   let PrintMethod = "printAddrMode6OffsetOperand";
1091   let MIOperandInfo = (ops GPR);
1092   let EncoderMethod = "getAddrMode6OffsetOpValue";
1093   let DecoderMethod = "DecodeGPRRegisterClass";
1094 }
1095
1096 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
1097 // (single element from one lane) for size 32.
1098 def addrmode6oneL32 : MemOperand,
1099                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1100   let PrintMethod = "printAddrMode6Operand";
1101   let MIOperandInfo = (ops GPR:$addr, i32imm);
1102   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
1103 }
1104
1105 // Base class for addrmode6 with specific alignment restrictions.
1106 class AddrMode6Align : MemOperand,
1107                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1108   let PrintMethod = "printAddrMode6Operand";
1109   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
1110   let EncoderMethod = "getAddrMode6AddressOpValue";
1111   let DecoderMethod = "DecodeAddrMode6Operand";
1112 }
1113
1114 // Special version of addrmode6 to handle no allowed alignment encoding for
1115 // VLD/VST instructions and checking the alignment is not specified.
1116 def AddrMode6AlignNoneAsmOperand : AsmOperandClass {
1117   let Name = "AlignedMemoryNone";
1118   let DiagnosticType = "AlignedMemoryRequiresNone";
1119 }
1120 def addrmode6alignNone : AddrMode6Align {
1121   // The alignment specifier can only be omitted.
1122   let ParserMatchClass = AddrMode6AlignNoneAsmOperand;
1123 }
1124
1125 // Special version of addrmode6 to handle 16-bit alignment encoding for
1126 // VLD/VST instructions and checking the alignment value.
1127 def AddrMode6Align16AsmOperand : AsmOperandClass {
1128   let Name = "AlignedMemory16";
1129   let DiagnosticType = "AlignedMemoryRequires16";
1130 }
1131 def addrmode6align16 : AddrMode6Align {
1132   // The alignment specifier can only be 16 or omitted.
1133   let ParserMatchClass = AddrMode6Align16AsmOperand;
1134 }
1135
1136 // Special version of addrmode6 to handle 32-bit alignment encoding for
1137 // VLD/VST instructions and checking the alignment value.
1138 def AddrMode6Align32AsmOperand : AsmOperandClass {
1139   let Name = "AlignedMemory32";
1140   let DiagnosticType = "AlignedMemoryRequires32";
1141 }
1142 def addrmode6align32 : AddrMode6Align {
1143   // The alignment specifier can only be 32 or omitted.
1144   let ParserMatchClass = AddrMode6Align32AsmOperand;
1145 }
1146
1147 // Special version of addrmode6 to handle 64-bit alignment encoding for
1148 // VLD/VST instructions and checking the alignment value.
1149 def AddrMode6Align64AsmOperand : AsmOperandClass {
1150   let Name = "AlignedMemory64";
1151   let DiagnosticType = "AlignedMemoryRequires64";
1152 }
1153 def addrmode6align64 : AddrMode6Align {
1154   // The alignment specifier can only be 64 or omitted.
1155   let ParserMatchClass = AddrMode6Align64AsmOperand;
1156 }
1157
1158 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1159 // for VLD/VST instructions and checking the alignment value.
1160 def AddrMode6Align64or128AsmOperand : AsmOperandClass {
1161   let Name = "AlignedMemory64or128";
1162   let DiagnosticType = "AlignedMemoryRequires64or128";
1163 }
1164 def addrmode6align64or128 : AddrMode6Align {
1165   // The alignment specifier can only be 64, 128 or omitted.
1166   let ParserMatchClass = AddrMode6Align64or128AsmOperand;
1167 }
1168
1169 // Special version of addrmode6 to handle 64-bit, 128-bit or 256-bit alignment
1170 // encoding for VLD/VST instructions and checking the alignment value.
1171 def AddrMode6Align64or128or256AsmOperand : AsmOperandClass {
1172   let Name = "AlignedMemory64or128or256";
1173   let DiagnosticType = "AlignedMemoryRequires64or128or256";
1174 }
1175 def addrmode6align64or128or256 : AddrMode6Align {
1176   // The alignment specifier can only be 64, 128, 256 or omitted.
1177   let ParserMatchClass = AddrMode6Align64or128or256AsmOperand;
1178 }
1179
1180 // Special version of addrmode6 to handle alignment encoding for VLD-dup
1181 // instructions, specifically VLD4-dup.
1182 def addrmode6dup : MemOperand,
1183                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1184   let PrintMethod = "printAddrMode6Operand";
1185   let MIOperandInfo = (ops GPR:$addr, i32imm);
1186   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1187   // FIXME: This is close, but not quite right. The alignment specifier is
1188   // different.
1189   let ParserMatchClass = AddrMode6AsmOperand;
1190 }
1191
1192 // Base class for addrmode6dup with specific alignment restrictions.
1193 class AddrMode6DupAlign : MemOperand,
1194                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1195   let PrintMethod = "printAddrMode6Operand";
1196   let MIOperandInfo = (ops GPR:$addr, i32imm);
1197   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1198 }
1199
1200 // Special version of addrmode6 to handle no allowed alignment encoding for
1201 // VLD-dup instruction and checking the alignment is not specified.
1202 def AddrMode6dupAlignNoneAsmOperand : AsmOperandClass {
1203   let Name = "DupAlignedMemoryNone";
1204   let DiagnosticType = "DupAlignedMemoryRequiresNone";
1205 }
1206 def addrmode6dupalignNone : AddrMode6DupAlign {
1207   // The alignment specifier can only be omitted.
1208   let ParserMatchClass = AddrMode6dupAlignNoneAsmOperand;
1209 }
1210
1211 // Special version of addrmode6 to handle 16-bit alignment encoding for VLD-dup
1212 // instruction and checking the alignment value.
1213 def AddrMode6dupAlign16AsmOperand : AsmOperandClass {
1214   let Name = "DupAlignedMemory16";
1215   let DiagnosticType = "DupAlignedMemoryRequires16";
1216 }
1217 def addrmode6dupalign16 : AddrMode6DupAlign {
1218   // The alignment specifier can only be 16 or omitted.
1219   let ParserMatchClass = AddrMode6dupAlign16AsmOperand;
1220 }
1221
1222 // Special version of addrmode6 to handle 32-bit alignment encoding for VLD-dup
1223 // instruction and checking the alignment value.
1224 def AddrMode6dupAlign32AsmOperand : AsmOperandClass {
1225   let Name = "DupAlignedMemory32";
1226   let DiagnosticType = "DupAlignedMemoryRequires32";
1227 }
1228 def addrmode6dupalign32 : AddrMode6DupAlign {
1229   // The alignment specifier can only be 32 or omitted.
1230   let ParserMatchClass = AddrMode6dupAlign32AsmOperand;
1231 }
1232
1233 // Special version of addrmode6 to handle 64-bit alignment encoding for VLD
1234 // instructions and checking the alignment value.
1235 def AddrMode6dupAlign64AsmOperand : AsmOperandClass {
1236   let Name = "DupAlignedMemory64";
1237   let DiagnosticType = "DupAlignedMemoryRequires64";
1238 }
1239 def addrmode6dupalign64 : AddrMode6DupAlign {
1240   // The alignment specifier can only be 64 or omitted.
1241   let ParserMatchClass = AddrMode6dupAlign64AsmOperand;
1242 }
1243
1244 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1245 // for VLD instructions and checking the alignment value.
1246 def AddrMode6dupAlign64or128AsmOperand : AsmOperandClass {
1247   let Name = "DupAlignedMemory64or128";
1248   let DiagnosticType = "DupAlignedMemoryRequires64or128";
1249 }
1250 def addrmode6dupalign64or128 : AddrMode6DupAlign {
1251   // The alignment specifier can only be 64, 128 or omitted.
1252   let ParserMatchClass = AddrMode6dupAlign64or128AsmOperand;
1253 }
1254
1255 // addrmodepc := pc + reg
1256 //
1257 def addrmodepc : MemOperand,
1258                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
1259   let PrintMethod = "printAddrModePCOperand";
1260   let MIOperandInfo = (ops GPR, i32imm);
1261 }
1262
1263 // addr_offset_none := reg
1264 //
1265 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1266 def addr_offset_none : MemOperand,
1267                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1268   let PrintMethod = "printAddrMode7Operand";
1269   let DecoderMethod = "DecodeAddrMode7Operand";
1270   let ParserMatchClass = MemNoOffsetAsmOperand;
1271   let MIOperandInfo = (ops GPR:$base);
1272 }
1273
1274 def nohash_imm : Operand<i32> {
1275   let PrintMethod = "printNoHashImmediate";
1276 }
1277
1278 def CoprocNumAsmOperand : AsmOperandClass {
1279   let Name = "CoprocNum";
1280   let ParserMethod = "parseCoprocNumOperand";
1281 }
1282 def p_imm : Operand<i32> {
1283   let PrintMethod = "printPImmediate";
1284   let ParserMatchClass = CoprocNumAsmOperand;
1285   let DecoderMethod = "DecodeCoprocessor";
1286 }
1287
1288 def CoprocRegAsmOperand : AsmOperandClass {
1289   let Name = "CoprocReg";
1290   let ParserMethod = "parseCoprocRegOperand";
1291 }
1292 def c_imm : Operand<i32> {
1293   let PrintMethod = "printCImmediate";
1294   let ParserMatchClass = CoprocRegAsmOperand;
1295 }
1296 def CoprocOptionAsmOperand : AsmOperandClass {
1297   let Name = "CoprocOption";
1298   let ParserMethod = "parseCoprocOptionOperand";
1299 }
1300 def coproc_option_imm : Operand<i32> {
1301   let PrintMethod = "printCoprocOptionImm";
1302   let ParserMatchClass = CoprocOptionAsmOperand;
1303 }
1304
1305 //===----------------------------------------------------------------------===//
1306
1307 include "ARMInstrFormats.td"
1308
1309 //===----------------------------------------------------------------------===//
1310 // Multiclass helpers...
1311 //
1312
1313 /// AsI1_bin_irs - Defines a set of (op r, {mod_imm|r|so_reg}) patterns for a
1314 /// binop that produces a value.
1315 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1316 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1317                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1318                      SDPatternOperator opnode, bit Commutable = 0> {
1319   // The register-immediate version is re-materializable. This is useful
1320   // in particular for taking the address of a local.
1321   let isReMaterializable = 1 in {
1322   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm), DPFrm,
1323                iii, opc, "\t$Rd, $Rn, $imm",
1324                [(set GPR:$Rd, (opnode GPR:$Rn, mod_imm:$imm))]>,
1325            Sched<[WriteALU, ReadALU]> {
1326     bits<4> Rd;
1327     bits<4> Rn;
1328     bits<12> imm;
1329     let Inst{25} = 1;
1330     let Inst{19-16} = Rn;
1331     let Inst{15-12} = Rd;
1332     let Inst{11-0} = imm;
1333   }
1334   }
1335   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1336                iir, opc, "\t$Rd, $Rn, $Rm",
1337                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1338            Sched<[WriteALU, ReadALU, ReadALU]> {
1339     bits<4> Rd;
1340     bits<4> Rn;
1341     bits<4> Rm;
1342     let Inst{25} = 0;
1343     let isCommutable = Commutable;
1344     let Inst{19-16} = Rn;
1345     let Inst{15-12} = Rd;
1346     let Inst{11-4} = 0b00000000;
1347     let Inst{3-0} = Rm;
1348   }
1349
1350   def rsi : AsI1<opcod, (outs GPR:$Rd),
1351                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1352                iis, opc, "\t$Rd, $Rn, $shift",
1353                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1354             Sched<[WriteALUsi, ReadALU]> {
1355     bits<4> Rd;
1356     bits<4> Rn;
1357     bits<12> shift;
1358     let Inst{25} = 0;
1359     let Inst{19-16} = Rn;
1360     let Inst{15-12} = Rd;
1361     let Inst{11-5} = shift{11-5};
1362     let Inst{4} = 0;
1363     let Inst{3-0} = shift{3-0};
1364   }
1365
1366   def rsr : AsI1<opcod, (outs GPR:$Rd),
1367                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1368                iis, opc, "\t$Rd, $Rn, $shift",
1369                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1370             Sched<[WriteALUsr, ReadALUsr]> {
1371     bits<4> Rd;
1372     bits<4> Rn;
1373     bits<12> shift;
1374     let Inst{25} = 0;
1375     let Inst{19-16} = Rn;
1376     let Inst{15-12} = Rd;
1377     let Inst{11-8} = shift{11-8};
1378     let Inst{7} = 0;
1379     let Inst{6-5} = shift{6-5};
1380     let Inst{4} = 1;
1381     let Inst{3-0} = shift{3-0};
1382   }
1383 }
1384
1385 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1386 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1387 /// it is equivalent to the AsI1_bin_irs counterpart.
1388 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1389 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1390                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1391                      SDNode opnode, bit Commutable = 0> {
1392   // The register-immediate version is re-materializable. This is useful
1393   // in particular for taking the address of a local.
1394   let isReMaterializable = 1 in {
1395   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm), DPFrm,
1396                iii, opc, "\t$Rd, $Rn, $imm",
1397                [(set GPR:$Rd, (opnode mod_imm:$imm, GPR:$Rn))]>,
1398            Sched<[WriteALU, ReadALU]> {
1399     bits<4> Rd;
1400     bits<4> Rn;
1401     bits<12> imm;
1402     let Inst{25} = 1;
1403     let Inst{19-16} = Rn;
1404     let Inst{15-12} = Rd;
1405     let Inst{11-0} = imm;
1406   }
1407   }
1408   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1409                iir, opc, "\t$Rd, $Rn, $Rm",
1410                [/* pattern left blank */]>,
1411            Sched<[WriteALU, ReadALU, ReadALU]> {
1412     bits<4> Rd;
1413     bits<4> Rn;
1414     bits<4> Rm;
1415     let Inst{11-4} = 0b00000000;
1416     let Inst{25} = 0;
1417     let Inst{3-0} = Rm;
1418     let Inst{15-12} = Rd;
1419     let Inst{19-16} = Rn;
1420   }
1421
1422   def rsi : AsI1<opcod, (outs GPR:$Rd),
1423                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1424                iis, opc, "\t$Rd, $Rn, $shift",
1425                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1426             Sched<[WriteALUsi, ReadALU]> {
1427     bits<4> Rd;
1428     bits<4> Rn;
1429     bits<12> shift;
1430     let Inst{25} = 0;
1431     let Inst{19-16} = Rn;
1432     let Inst{15-12} = Rd;
1433     let Inst{11-5} = shift{11-5};
1434     let Inst{4} = 0;
1435     let Inst{3-0} = shift{3-0};
1436   }
1437
1438   def rsr : AsI1<opcod, (outs GPR:$Rd),
1439                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1440                iis, opc, "\t$Rd, $Rn, $shift",
1441                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1442             Sched<[WriteALUsr, ReadALUsr]> {
1443     bits<4> Rd;
1444     bits<4> Rn;
1445     bits<12> shift;
1446     let Inst{25} = 0;
1447     let Inst{19-16} = Rn;
1448     let Inst{15-12} = Rd;
1449     let Inst{11-8} = shift{11-8};
1450     let Inst{7} = 0;
1451     let Inst{6-5} = shift{6-5};
1452     let Inst{4} = 1;
1453     let Inst{3-0} = shift{3-0};
1454   }
1455 }
1456
1457 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1458 ///
1459 /// These opcodes will be converted to the real non-S opcodes by
1460 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1461 let hasPostISelHook = 1, Defs = [CPSR] in {
1462 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1463                           InstrItinClass iis, SDNode opnode,
1464                           bit Commutable = 0> {
1465   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm, pred:$p),
1466                          4, iii,
1467                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, mod_imm:$imm))]>,
1468                          Sched<[WriteALU, ReadALU]>;
1469
1470   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1471                          4, iir,
1472                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1473                          Sched<[WriteALU, ReadALU, ReadALU]> {
1474     let isCommutable = Commutable;
1475   }
1476   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1477                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1478                           4, iis,
1479                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1480                                                 so_reg_imm:$shift))]>,
1481                           Sched<[WriteALUsi, ReadALU]>;
1482
1483   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1484                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1485                           4, iis,
1486                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1487                                                 so_reg_reg:$shift))]>,
1488                           Sched<[WriteALUSsr, ReadALUsr]>;
1489 }
1490 }
1491
1492 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1493 /// operands are reversed.
1494 let hasPostISelHook = 1, Defs = [CPSR] in {
1495 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1496                           InstrItinClass iis, SDNode opnode,
1497                           bit Commutable = 0> {
1498   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm, pred:$p),
1499                          4, iii,
1500                          [(set GPR:$Rd, CPSR, (opnode mod_imm:$imm, GPR:$Rn))]>,
1501            Sched<[WriteALU, ReadALU]>;
1502
1503   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1504                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1505                           4, iis,
1506                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1507                                              GPR:$Rn))]>,
1508             Sched<[WriteALUsi, ReadALU]>;
1509
1510   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1511                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1512                           4, iis,
1513                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1514                                              GPR:$Rn))]>,
1515             Sched<[WriteALUSsr, ReadALUsr]>;
1516 }
1517 }
1518
1519 /// AI1_cmp_irs - Defines a set of (op r, {mod_imm|r|so_reg}) cmp / test
1520 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1521 /// a explicit result, only implicitly set CPSR.
1522 let isCompare = 1, Defs = [CPSR] in {
1523 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1524                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1525                      SDPatternOperator opnode, bit Commutable = 0,
1526                      string rrDecoderMethod = ""> {
1527   def ri : AI1<opcod, (outs), (ins GPR:$Rn, mod_imm:$imm), DPFrm, iii,
1528                opc, "\t$Rn, $imm",
1529                [(opnode GPR:$Rn, mod_imm:$imm)]>,
1530            Sched<[WriteCMP, ReadALU]> {
1531     bits<4> Rn;
1532     bits<12> imm;
1533     let Inst{25} = 1;
1534     let Inst{20} = 1;
1535     let Inst{19-16} = Rn;
1536     let Inst{15-12} = 0b0000;
1537     let Inst{11-0} = imm;
1538
1539     let Unpredictable{15-12} = 0b1111;
1540   }
1541   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1542                opc, "\t$Rn, $Rm",
1543                [(opnode GPR:$Rn, GPR:$Rm)]>,
1544            Sched<[WriteCMP, ReadALU, ReadALU]> {
1545     bits<4> Rn;
1546     bits<4> Rm;
1547     let isCommutable = Commutable;
1548     let Inst{25} = 0;
1549     let Inst{20} = 1;
1550     let Inst{19-16} = Rn;
1551     let Inst{15-12} = 0b0000;
1552     let Inst{11-4} = 0b00000000;
1553     let Inst{3-0} = Rm;
1554     let DecoderMethod = rrDecoderMethod;
1555
1556     let Unpredictable{15-12} = 0b1111;
1557   }
1558   def rsi : AI1<opcod, (outs),
1559                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1560                opc, "\t$Rn, $shift",
1561                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1562             Sched<[WriteCMPsi, ReadALU]> {
1563     bits<4> Rn;
1564     bits<12> shift;
1565     let Inst{25} = 0;
1566     let Inst{20} = 1;
1567     let Inst{19-16} = Rn;
1568     let Inst{15-12} = 0b0000;
1569     let Inst{11-5} = shift{11-5};
1570     let Inst{4} = 0;
1571     let Inst{3-0} = shift{3-0};
1572
1573     let Unpredictable{15-12} = 0b1111;
1574   }
1575   def rsr : AI1<opcod, (outs),
1576                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1577                opc, "\t$Rn, $shift",
1578                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1579             Sched<[WriteCMPsr, ReadALU]> {
1580     bits<4> Rn;
1581     bits<12> shift;
1582     let Inst{25} = 0;
1583     let Inst{20} = 1;
1584     let Inst{19-16} = Rn;
1585     let Inst{15-12} = 0b0000;
1586     let Inst{11-8} = shift{11-8};
1587     let Inst{7} = 0;
1588     let Inst{6-5} = shift{6-5};
1589     let Inst{4} = 1;
1590     let Inst{3-0} = shift{3-0};
1591
1592     let Unpredictable{15-12} = 0b1111;
1593   }
1594
1595 }
1596 }
1597
1598 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1599 /// register and one whose operand is a register rotated by 8/16/24.
1600 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1601 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1602   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1603           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1604           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1605        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1606   bits<4> Rd;
1607   bits<4> Rm;
1608   bits<2> rot;
1609   let Inst{19-16} = 0b1111;
1610   let Inst{15-12} = Rd;
1611   let Inst{11-10} = rot;
1612   let Inst{3-0}   = Rm;
1613 }
1614
1615 class AI_ext_rrot_np<bits<8> opcod, string opc>
1616   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1617           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1618        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1619   bits<2> rot;
1620   let Inst{19-16} = 0b1111;
1621   let Inst{11-10} = rot;
1622  }
1623
1624 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1625 /// register and one whose operand is a register rotated by 8/16/24.
1626 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1627   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1628           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1629           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1630                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1631         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1632   bits<4> Rd;
1633   bits<4> Rm;
1634   bits<4> Rn;
1635   bits<2> rot;
1636   let Inst{19-16} = Rn;
1637   let Inst{15-12} = Rd;
1638   let Inst{11-10} = rot;
1639   let Inst{9-4}   = 0b000111;
1640   let Inst{3-0}   = Rm;
1641 }
1642
1643 class AI_exta_rrot_np<bits<8> opcod, string opc>
1644   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1645           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1646        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1647   bits<4> Rn;
1648   bits<2> rot;
1649   let Inst{19-16} = Rn;
1650   let Inst{11-10} = rot;
1651 }
1652
1653 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1654 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1655 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, SDNode opnode,
1656                              bit Commutable = 0> {
1657   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1658   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm),
1659                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1660                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, mod_imm:$imm, CPSR))]>,
1661                Requires<[IsARM]>,
1662            Sched<[WriteALU, ReadALU]> {
1663     bits<4> Rd;
1664     bits<4> Rn;
1665     bits<12> imm;
1666     let Inst{25} = 1;
1667     let Inst{15-12} = Rd;
1668     let Inst{19-16} = Rn;
1669     let Inst{11-0} = imm;
1670   }
1671   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1672                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1673                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1674                Requires<[IsARM]>,
1675            Sched<[WriteALU, ReadALU, ReadALU]> {
1676     bits<4> Rd;
1677     bits<4> Rn;
1678     bits<4> Rm;
1679     let Inst{11-4} = 0b00000000;
1680     let Inst{25} = 0;
1681     let isCommutable = Commutable;
1682     let Inst{3-0} = Rm;
1683     let Inst{15-12} = Rd;
1684     let Inst{19-16} = Rn;
1685   }
1686   def rsi : AsI1<opcod, (outs GPR:$Rd),
1687                 (ins GPR:$Rn, so_reg_imm:$shift),
1688                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1689               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1690                Requires<[IsARM]>,
1691             Sched<[WriteALUsi, ReadALU]> {
1692     bits<4> Rd;
1693     bits<4> Rn;
1694     bits<12> shift;
1695     let Inst{25} = 0;
1696     let Inst{19-16} = Rn;
1697     let Inst{15-12} = Rd;
1698     let Inst{11-5} = shift{11-5};
1699     let Inst{4} = 0;
1700     let Inst{3-0} = shift{3-0};
1701   }
1702   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1703                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1704                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1705               [(set GPRnopc:$Rd, CPSR,
1706                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1707                Requires<[IsARM]>,
1708             Sched<[WriteALUsr, ReadALUsr]> {
1709     bits<4> Rd;
1710     bits<4> Rn;
1711     bits<12> shift;
1712     let Inst{25} = 0;
1713     let Inst{19-16} = Rn;
1714     let Inst{15-12} = Rd;
1715     let Inst{11-8} = shift{11-8};
1716     let Inst{7} = 0;
1717     let Inst{6-5} = shift{6-5};
1718     let Inst{4} = 1;
1719     let Inst{3-0} = shift{3-0};
1720   }
1721   }
1722 }
1723
1724 /// AI1_rsc_irs - Define instructions and patterns for rsc
1725 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1726 multiclass AI1_rsc_irs<bits<4> opcod, string opc, SDNode opnode> {
1727   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1728   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm),
1729                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1730                [(set GPR:$Rd, CPSR, (opnode mod_imm:$imm, GPR:$Rn, CPSR))]>,
1731                Requires<[IsARM]>,
1732            Sched<[WriteALU, ReadALU]> {
1733     bits<4> Rd;
1734     bits<4> Rn;
1735     bits<12> imm;
1736     let Inst{25} = 1;
1737     let Inst{15-12} = Rd;
1738     let Inst{19-16} = Rn;
1739     let Inst{11-0} = imm;
1740   }
1741   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1742                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1743                [/* pattern left blank */]>,
1744            Sched<[WriteALU, ReadALU, ReadALU]> {
1745     bits<4> Rd;
1746     bits<4> Rn;
1747     bits<4> Rm;
1748     let Inst{11-4} = 0b00000000;
1749     let Inst{25} = 0;
1750     let Inst{3-0} = Rm;
1751     let Inst{15-12} = Rd;
1752     let Inst{19-16} = Rn;
1753   }
1754   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1755                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1756               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1757                Requires<[IsARM]>,
1758             Sched<[WriteALUsi, ReadALU]> {
1759     bits<4> Rd;
1760     bits<4> Rn;
1761     bits<12> shift;
1762     let Inst{25} = 0;
1763     let Inst{19-16} = Rn;
1764     let Inst{15-12} = Rd;
1765     let Inst{11-5} = shift{11-5};
1766     let Inst{4} = 0;
1767     let Inst{3-0} = shift{3-0};
1768   }
1769   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1770                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1771               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1772                Requires<[IsARM]>,
1773             Sched<[WriteALUsr, ReadALUsr]> {
1774     bits<4> Rd;
1775     bits<4> Rn;
1776     bits<12> shift;
1777     let Inst{25} = 0;
1778     let Inst{19-16} = Rn;
1779     let Inst{15-12} = Rd;
1780     let Inst{11-8} = shift{11-8};
1781     let Inst{7} = 0;
1782     let Inst{6-5} = shift{6-5};
1783     let Inst{4} = 1;
1784     let Inst{3-0} = shift{3-0};
1785   }
1786   }
1787 }
1788
1789 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1790 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1791            InstrItinClass iir, PatFrag opnode> {
1792   // Note: We use the complex addrmode_imm12 rather than just an input
1793   // GPR and a constrained immediate so that we can use this to match
1794   // frame index references and avoid matching constant pool references.
1795   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1796                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1797                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1798     bits<4>  Rt;
1799     bits<17> addr;
1800     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1801     let Inst{19-16} = addr{16-13};  // Rn
1802     let Inst{15-12} = Rt;
1803     let Inst{11-0}  = addr{11-0};   // imm12
1804   }
1805   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1806                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1807                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1808     bits<4>  Rt;
1809     bits<17> shift;
1810     let shift{4}    = 0;            // Inst{4} = 0
1811     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1812     let Inst{19-16} = shift{16-13}; // Rn
1813     let Inst{15-12} = Rt;
1814     let Inst{11-0}  = shift{11-0};
1815   }
1816 }
1817 }
1818
1819 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1820 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1821            InstrItinClass iir, PatFrag opnode> {
1822   // Note: We use the complex addrmode_imm12 rather than just an input
1823   // GPR and a constrained immediate so that we can use this to match
1824   // frame index references and avoid matching constant pool references.
1825   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1826                    (ins addrmode_imm12:$addr),
1827                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1828                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1829     bits<4>  Rt;
1830     bits<17> addr;
1831     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1832     let Inst{19-16} = addr{16-13};  // Rn
1833     let Inst{15-12} = Rt;
1834     let Inst{11-0}  = addr{11-0};   // imm12
1835   }
1836   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1837                    (ins ldst_so_reg:$shift),
1838                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1839                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1840     bits<4>  Rt;
1841     bits<17> shift;
1842     let shift{4}    = 0;            // Inst{4} = 0
1843     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1844     let Inst{19-16} = shift{16-13}; // Rn
1845     let Inst{15-12} = Rt;
1846     let Inst{11-0}  = shift{11-0};
1847   }
1848 }
1849 }
1850
1851
1852 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1853            InstrItinClass iir, PatFrag opnode> {
1854   // Note: We use the complex addrmode_imm12 rather than just an input
1855   // GPR and a constrained immediate so that we can use this to match
1856   // frame index references and avoid matching constant pool references.
1857   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1858                    (ins GPR:$Rt, addrmode_imm12:$addr),
1859                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1860                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1861     bits<4> Rt;
1862     bits<17> addr;
1863     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1864     let Inst{19-16} = addr{16-13};  // Rn
1865     let Inst{15-12} = Rt;
1866     let Inst{11-0}  = addr{11-0};   // imm12
1867   }
1868   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1869                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1870                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1871     bits<4> Rt;
1872     bits<17> shift;
1873     let shift{4}    = 0;            // Inst{4} = 0
1874     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1875     let Inst{19-16} = shift{16-13}; // Rn
1876     let Inst{15-12} = Rt;
1877     let Inst{11-0}  = shift{11-0};
1878   }
1879 }
1880
1881 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1882            InstrItinClass iir, PatFrag opnode> {
1883   // Note: We use the complex addrmode_imm12 rather than just an input
1884   // GPR and a constrained immediate so that we can use this to match
1885   // frame index references and avoid matching constant pool references.
1886   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1887                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1888                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1889                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1890     bits<4> Rt;
1891     bits<17> addr;
1892     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1893     let Inst{19-16} = addr{16-13};  // Rn
1894     let Inst{15-12} = Rt;
1895     let Inst{11-0}  = addr{11-0};   // imm12
1896   }
1897   def rs : AI2ldst<0b011, 0, isByte, (outs),
1898                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1899                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1900                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1901     bits<4> Rt;
1902     bits<17> shift;
1903     let shift{4}    = 0;            // Inst{4} = 0
1904     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1905     let Inst{19-16} = shift{16-13}; // Rn
1906     let Inst{15-12} = Rt;
1907     let Inst{11-0}  = shift{11-0};
1908   }
1909 }
1910
1911
1912 //===----------------------------------------------------------------------===//
1913 // Instructions
1914 //===----------------------------------------------------------------------===//
1915
1916 //===----------------------------------------------------------------------===//
1917 //  Miscellaneous Instructions.
1918 //
1919
1920 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1921 /// the function.  The first operand is the ID# for this instruction, the second
1922 /// is the index into the MachineConstantPool that this is, the third is the
1923 /// size in bytes of this constant pool entry.
1924 let hasSideEffects = 0, isNotDuplicable = 1 in
1925 def CONSTPOOL_ENTRY :
1926 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1927                     i32imm:$size), NoItinerary, []>;
1928
1929 /// A jumptable consisting of direct 32-bit addresses of the destination basic
1930 /// blocks (either absolute, or relative to the start of the jump-table in PIC
1931 /// mode). Used mostly in ARM and Thumb-1 modes.
1932 def JUMPTABLE_ADDRS :
1933 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1934                         i32imm:$size), NoItinerary, []>;
1935
1936 /// A jumptable consisting of 32-bit jump instructions. Used for Thumb-2 tables
1937 /// that cannot be optimised to use TBB or TBH.
1938 def JUMPTABLE_INSTS :
1939 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1940                         i32imm:$size), NoItinerary, []>;
1941
1942 /// A jumptable consisting of 8-bit unsigned integers representing offsets from
1943 /// a TBB instruction.
1944 def JUMPTABLE_TBB :
1945 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1946                         i32imm:$size), NoItinerary, []>;
1947
1948 /// A jumptable consisting of 16-bit unsigned integers representing offsets from
1949 /// a TBH instruction.
1950 def JUMPTABLE_TBH :
1951 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1952                         i32imm:$size), NoItinerary, []>;
1953
1954
1955 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1956 // from removing one half of the matched pairs. That breaks PEI, which assumes
1957 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1958 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1959 def ADJCALLSTACKUP :
1960 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1961            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1962
1963 def ADJCALLSTACKDOWN :
1964 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1965            [(ARMcallseq_start timm:$amt)]>;
1966 }
1967
1968 def HINT : AI<(outs), (ins imm0_239:$imm), MiscFrm, NoItinerary,
1969               "hint", "\t$imm", [(int_arm_hint imm0_239:$imm)]>,
1970            Requires<[IsARM, HasV6]> {
1971   bits<8> imm;
1972   let Inst{27-8} = 0b00110010000011110000;
1973   let Inst{7-0} = imm;
1974   let DecoderMethod = "DecodeHINTInstruction";
1975 }
1976
1977 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6K]>;
1978 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6K]>;
1979 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6K]>;
1980 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6K]>;
1981 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6K]>;
1982 def : InstAlias<"sevl$p", (HINT 5, pred:$p)>, Requires<[IsARM, HasV8]>;
1983 def : InstAlias<"esb$p", (HINT 16, pred:$p)>, Requires<[IsARM, HasRAS]>;
1984
1985 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1986              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1987   bits<4> Rd;
1988   bits<4> Rn;
1989   bits<4> Rm;
1990   let Inst{3-0} = Rm;
1991   let Inst{15-12} = Rd;
1992   let Inst{19-16} = Rn;
1993   let Inst{27-20} = 0b01101000;
1994   let Inst{7-4} = 0b1011;
1995   let Inst{11-8} = 0b1111;
1996   let Unpredictable{11-8} = 0b1111;
1997 }
1998
1999 // The 16-bit operand $val can be used by a debugger to store more information
2000 // about the breakpoint.
2001 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
2002                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
2003   bits<16> val;
2004   let Inst{3-0} = val{3-0};
2005   let Inst{19-8} = val{15-4};
2006   let Inst{27-20} = 0b00010010;
2007   let Inst{31-28} = 0xe; // AL
2008   let Inst{7-4} = 0b0111;
2009 }
2010 // default immediate for breakpoint mnemonic
2011 def : InstAlias<"bkpt", (BKPT 0), 0>, Requires<[IsARM]>;
2012
2013 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
2014                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
2015   bits<16> val;
2016   let Inst{3-0} = val{3-0};
2017   let Inst{19-8} = val{15-4};
2018   let Inst{27-20} = 0b00010000;
2019   let Inst{31-28} = 0xe; // AL
2020   let Inst{7-4} = 0b0111;
2021 }
2022
2023 // Change Processor State
2024 // FIXME: We should use InstAlias to handle the optional operands.
2025 class CPS<dag iops, string asm_ops>
2026   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
2027         []>, Requires<[IsARM]> {
2028   bits<2> imod;
2029   bits<3> iflags;
2030   bits<5> mode;
2031   bit M;
2032
2033   let Inst{31-28} = 0b1111;
2034   let Inst{27-20} = 0b00010000;
2035   let Inst{19-18} = imod;
2036   let Inst{17}    = M; // Enabled if mode is set;
2037   let Inst{16-9}  = 0b00000000;
2038   let Inst{8-6}   = iflags;
2039   let Inst{5}     = 0;
2040   let Inst{4-0}   = mode;
2041 }
2042
2043 let DecoderMethod = "DecodeCPSInstruction" in {
2044 let M = 1 in
2045   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
2046                   "$imod\t$iflags, $mode">;
2047 let mode = 0, M = 0 in
2048   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
2049
2050 let imod = 0, iflags = 0, M = 1 in
2051   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
2052 }
2053
2054 // Preload signals the memory system of possible future data/instruction access.
2055 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
2056
2057   def i12 : AXIM<(outs), (ins addrmode_imm12:$addr), AddrMode_i12, MiscFrm,
2058                 IIC_Preload, !strconcat(opc, "\t$addr"),
2059                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
2060                 Sched<[WritePreLd]> {
2061     bits<4> Rt;
2062     bits<17> addr;
2063     let Inst{31-26} = 0b111101;
2064     let Inst{25} = 0; // 0 for immediate form
2065     let Inst{24} = data;
2066     let Inst{23} = addr{12};        // U (add = ('U' == 1))
2067     let Inst{22} = read;
2068     let Inst{21-20} = 0b01;
2069     let Inst{19-16} = addr{16-13};  // Rn
2070     let Inst{15-12} = 0b1111;
2071     let Inst{11-0}  = addr{11-0};   // imm12
2072   }
2073
2074   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
2075                !strconcat(opc, "\t$shift"),
2076                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
2077                Sched<[WritePreLd]> {
2078     bits<17> shift;
2079     let Inst{31-26} = 0b111101;
2080     let Inst{25} = 1; // 1 for register form
2081     let Inst{24} = data;
2082     let Inst{23} = shift{12};    // U (add = ('U' == 1))
2083     let Inst{22} = read;
2084     let Inst{21-20} = 0b01;
2085     let Inst{19-16} = shift{16-13}; // Rn
2086     let Inst{15-12} = 0b1111;
2087     let Inst{11-0}  = shift{11-0};
2088     let Inst{4} = 0;
2089   }
2090 }
2091
2092 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
2093 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
2094 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
2095
2096 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
2097                  "setend\t$end", []>, Requires<[IsARM]>, Deprecated<HasV8Ops> {
2098   bits<1> end;
2099   let Inst{31-10} = 0b1111000100000001000000;
2100   let Inst{9} = end;
2101   let Inst{8-0} = 0;
2102 }
2103
2104 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
2105              [(int_arm_dbg imm0_15:$opt)]>, Requires<[IsARM, HasV7]> {
2106   bits<4> opt;
2107   let Inst{27-4} = 0b001100100000111100001111;
2108   let Inst{3-0} = opt;
2109 }
2110
2111 // A8.8.247  UDF - Undefined (Encoding A1)
2112 def UDF : AInoP<(outs), (ins imm0_65535:$imm16), MiscFrm, NoItinerary,
2113                 "udf", "\t$imm16", [(int_arm_undefined imm0_65535:$imm16)]> {
2114   bits<16> imm16;
2115   let Inst{31-28} = 0b1110; // AL
2116   let Inst{27-25} = 0b011;
2117   let Inst{24-20} = 0b11111;
2118   let Inst{19-8} = imm16{15-4};
2119   let Inst{7-4} = 0b1111;
2120   let Inst{3-0} = imm16{3-0};
2121 }
2122
2123 /*
2124  * A5.4 Permanently UNDEFINED instructions.
2125  *
2126  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
2127  * Other UDF encodings generate SIGILL.
2128  *
2129  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
2130  * Encoding A1:
2131  *  1110 0111 1111 iiii iiii iiii 1111 iiii
2132  * Encoding T1:
2133  *  1101 1110 iiii iiii
2134  * It uses the following encoding:
2135  *  1110 0111 1111 1110 1101 1110 1111 0000
2136  *  - In ARM: UDF #60896;
2137  *  - In Thumb: UDF #254 followed by a branch-to-self.
2138  */
2139 let isBarrier = 1, isTerminator = 1 in
2140 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
2141                "trap", [(trap)]>,
2142            Requires<[IsARM,UseNaClTrap]> {
2143   let Inst = 0xe7fedef0;
2144 }
2145 let isBarrier = 1, isTerminator = 1 in
2146 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
2147                "trap", [(trap)]>,
2148            Requires<[IsARM,DontUseNaClTrap]> {
2149   let Inst = 0xe7ffdefe;
2150 }
2151
2152 // Address computation and loads and stores in PIC mode.
2153 let isNotDuplicable = 1 in {
2154 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
2155                             4, IIC_iALUr,
2156                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
2157                             Sched<[WriteALU, ReadALU]>;
2158
2159 let AddedComplexity = 10 in {
2160 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
2161                             4, IIC_iLoad_r,
2162                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
2163
2164 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2165                             4, IIC_iLoad_bh_r,
2166                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
2167
2168 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2169                             4, IIC_iLoad_bh_r,
2170                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
2171
2172 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2173                             4, IIC_iLoad_bh_r,
2174                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
2175
2176 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2177                             4, IIC_iLoad_bh_r,
2178                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
2179 }
2180 let AddedComplexity = 10 in {
2181 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2182       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
2183
2184 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2185       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
2186                                                    addrmodepc:$addr)]>;
2187
2188 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2189       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
2190 }
2191 } // isNotDuplicable = 1
2192
2193
2194 // LEApcrel - Load a pc-relative address into a register without offending the
2195 // assembler.
2196 let hasSideEffects = 0, isReMaterializable = 1 in
2197 // The 'adr' mnemonic encodes differently if the label is before or after
2198 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
2199 // know until then which form of the instruction will be used.
2200 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
2201                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
2202                  Sched<[WriteALU, ReadALU]> {
2203   bits<4> Rd;
2204   bits<14> label;
2205   let Inst{27-25} = 0b001;
2206   let Inst{24} = 0;
2207   let Inst{23-22} = label{13-12};
2208   let Inst{21} = 0;
2209   let Inst{20} = 0;
2210   let Inst{19-16} = 0b1111;
2211   let Inst{15-12} = Rd;
2212   let Inst{11-0} = label{11-0};
2213 }
2214
2215 let hasSideEffects = 1 in {
2216 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
2217                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2218
2219 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
2220                       (ins i32imm:$label, pred:$p),
2221                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2222 }
2223
2224 //===----------------------------------------------------------------------===//
2225 //  Control Flow Instructions.
2226 //
2227
2228 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
2229   // ARMV4T and above
2230   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2231                   "bx", "\tlr", [(ARMretflag)]>,
2232                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2233     let Inst{27-0}  = 0b0001001011111111111100011110;
2234   }
2235
2236   // ARMV4 only
2237   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2238                   "mov", "\tpc, lr", [(ARMretflag)]>,
2239                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
2240     let Inst{27-0} = 0b0001101000001111000000001110;
2241   }
2242
2243   // Exception return: N.b. doesn't set CPSR as far as we're concerned (it sets
2244   // the user-space one).
2245   def SUBS_PC_LR : ARMPseudoInst<(outs), (ins i32imm:$offset, pred:$p),
2246                                  4, IIC_Br,
2247                                  [(ARMintretflag imm:$offset)]>;
2248 }
2249
2250 // Indirect branches
2251 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
2252   // ARMV4T and above
2253   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
2254                   [(brind GPR:$dst)]>,
2255               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2256     bits<4> dst;
2257     let Inst{31-4} = 0b1110000100101111111111110001;
2258     let Inst{3-0}  = dst;
2259   }
2260
2261   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
2262                   "bx", "\t$dst", [/* pattern left blank */]>,
2263               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2264     bits<4> dst;
2265     let Inst{27-4} = 0b000100101111111111110001;
2266     let Inst{3-0}  = dst;
2267   }
2268 }
2269
2270 // SP is marked as a use to prevent stack-pointer assignments that appear
2271 // immediately before calls from potentially appearing dead.
2272 let isCall = 1,
2273   // FIXME:  Do we really need a non-predicated version? If so, it should
2274   // at least be a pseudo instruction expanding to the predicated version
2275   // at MC lowering time.
2276   Defs = [LR], Uses = [SP] in {
2277   def BL  : ABXI<0b1011, (outs), (ins arm_bl_target:$func),
2278                 IIC_Br, "bl\t$func",
2279                 [(ARMcall tglobaladdr:$func)]>,
2280             Requires<[IsARM]>, Sched<[WriteBrL]> {
2281     let Inst{31-28} = 0b1110;
2282     bits<24> func;
2283     let Inst{23-0} = func;
2284     let DecoderMethod = "DecodeBranchImmInstruction";
2285   }
2286
2287   def BL_pred : ABI<0b1011, (outs), (ins arm_bl_target:$func),
2288                    IIC_Br, "bl", "\t$func",
2289                    [(ARMcall_pred tglobaladdr:$func)]>,
2290                 Requires<[IsARM]>, Sched<[WriteBrL]> {
2291     bits<24> func;
2292     let Inst{23-0} = func;
2293     let DecoderMethod = "DecodeBranchImmInstruction";
2294   }
2295
2296   // ARMv5T and above
2297   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2298                 IIC_Br, "blx\t$func",
2299                 [(ARMcall GPR:$func)]>,
2300             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2301     bits<4> func;
2302     let Inst{31-4} = 0b1110000100101111111111110011;
2303     let Inst{3-0}  = func;
2304   }
2305
2306   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2307                     IIC_Br, "blx", "\t$func",
2308                     [(ARMcall_pred GPR:$func)]>,
2309                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2310     bits<4> func;
2311     let Inst{27-4} = 0b000100101111111111110011;
2312     let Inst{3-0}  = func;
2313   }
2314
2315   // ARMv4T
2316   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2317   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2318                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2319                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2320
2321   // ARMv4
2322   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2323                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2324                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2325
2326   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2327   // return stack predictor.
2328   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins arm_bl_target:$func),
2329                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2330                       Requires<[IsARM]>, Sched<[WriteBr]>;
2331 }
2332
2333 let isBranch = 1, isTerminator = 1 in {
2334   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2335   // a two-value operand where a dag node expects two operands. :(
2336   def Bcc : ABI<0b1010, (outs), (ins arm_br_target:$target),
2337                IIC_Br, "b", "\t$target",
2338                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2339                Sched<[WriteBr]>  {
2340     bits<24> target;
2341     let Inst{23-0} = target;
2342     let DecoderMethod = "DecodeBranchImmInstruction";
2343   }
2344
2345   let isBarrier = 1 in {
2346     // B is "predicable" since it's just a Bcc with an 'always' condition.
2347     let isPredicable = 1 in
2348     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2349     // should be sufficient.
2350     // FIXME: Is B really a Barrier? That doesn't seem right.
2351     def B : ARMPseudoExpand<(outs), (ins arm_br_target:$target), 4, IIC_Br,
2352                 [(br bb:$target)], (Bcc arm_br_target:$target,
2353                 (ops 14, zero_reg))>,
2354                 Sched<[WriteBr]>;
2355
2356     let Size = 4, isNotDuplicable = 1, isIndirectBranch = 1 in {
2357     def BR_JTr : ARMPseudoInst<(outs),
2358                       (ins GPR:$target, i32imm:$jt),
2359                       0, IIC_Br,
2360                       [(ARMbrjt GPR:$target, tjumptable:$jt)]>,
2361                       Sched<[WriteBr]>;
2362     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2363     // into i12 and rs suffixed versions.
2364     def BR_JTm : ARMPseudoInst<(outs),
2365                      (ins addrmode2:$target, i32imm:$jt),
2366                      0, IIC_Br,
2367                      [(ARMbrjt (i32 (load addrmode2:$target)),
2368                                tjumptable:$jt)]>, Sched<[WriteBrTbl]>;
2369     def BR_JTadd : ARMPseudoInst<(outs),
2370                    (ins GPR:$target, GPR:$idx, i32imm:$jt),
2371                    0, IIC_Br,
2372                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt)]>,
2373                    Sched<[WriteBrTbl]>;
2374     } // isNotDuplicable = 1, isIndirectBranch = 1
2375   } // isBarrier = 1
2376
2377 }
2378
2379 // BLX (immediate)
2380 def BLXi : AXI<(outs), (ins arm_blx_target:$target), BrMiscFrm, NoItinerary,
2381                "blx\t$target", []>,
2382            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2383   let Inst{31-25} = 0b1111101;
2384   bits<25> target;
2385   let Inst{23-0} = target{24-1};
2386   let Inst{24} = target{0};
2387   let isCall = 1;
2388 }
2389
2390 // Branch and Exchange Jazelle
2391 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2392               [/* pattern left blank */]>, Sched<[WriteBr]> {
2393   bits<4> func;
2394   let Inst{23-20} = 0b0010;
2395   let Inst{19-8} = 0xfff;
2396   let Inst{7-4} = 0b0010;
2397   let Inst{3-0} = func;
2398   let isBranch = 1;
2399 }
2400
2401 // Tail calls.
2402
2403 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2404   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2405                    Sched<[WriteBr]>;
2406
2407   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2408                    Sched<[WriteBr]>;
2409
2410   def TAILJMPd : ARMPseudoExpand<(outs), (ins arm_br_target:$dst),
2411                                  4, IIC_Br, [],
2412                                  (Bcc arm_br_target:$dst, (ops 14, zero_reg))>,
2413                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2414
2415   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2416                                  4, IIC_Br, [],
2417                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2418                                  Requires<[IsARM]>;
2419 }
2420
2421 // Secure Monitor Call is a system instruction.
2422 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2423               []>, Requires<[IsARM, HasTrustZone]> {
2424   bits<4> opt;
2425   let Inst{23-4} = 0b01100000000000000111;
2426   let Inst{3-0} = opt;
2427 }
2428 def : MnemonicAlias<"smi", "smc">;
2429
2430 // Supervisor Call (Software Interrupt)
2431 let isCall = 1, Uses = [SP] in {
2432 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2433           Sched<[WriteBr]> {
2434   bits<24> svc;
2435   let Inst{23-0} = svc;
2436 }
2437 }
2438
2439 // Store Return State
2440 class SRSI<bit wb, string asm>
2441   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2442        NoItinerary, asm, "", []> {
2443   bits<5> mode;
2444   let Inst{31-28} = 0b1111;
2445   let Inst{27-25} = 0b100;
2446   let Inst{22} = 1;
2447   let Inst{21} = wb;
2448   let Inst{20} = 0;
2449   let Inst{19-16} = 0b1101;  // SP
2450   let Inst{15-5} = 0b00000101000;
2451   let Inst{4-0} = mode;
2452 }
2453
2454 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2455   let Inst{24-23} = 0;
2456 }
2457 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2458   let Inst{24-23} = 0;
2459 }
2460 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2461   let Inst{24-23} = 0b10;
2462 }
2463 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2464   let Inst{24-23} = 0b10;
2465 }
2466 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2467   let Inst{24-23} = 0b01;
2468 }
2469 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2470   let Inst{24-23} = 0b01;
2471 }
2472 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2473   let Inst{24-23} = 0b11;
2474 }
2475 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2476   let Inst{24-23} = 0b11;
2477 }
2478
2479 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2480 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2481
2482 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2483 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2484
2485 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2486 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2487
2488 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2489 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2490
2491 // Return From Exception
2492 class RFEI<bit wb, string asm>
2493   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2494        NoItinerary, asm, "", []> {
2495   bits<4> Rn;
2496   let Inst{31-28} = 0b1111;
2497   let Inst{27-25} = 0b100;
2498   let Inst{22} = 0;
2499   let Inst{21} = wb;
2500   let Inst{20} = 1;
2501   let Inst{19-16} = Rn;
2502   let Inst{15-0} = 0xa00;
2503 }
2504
2505 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2506   let Inst{24-23} = 0;
2507 }
2508 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2509   let Inst{24-23} = 0;
2510 }
2511 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2512   let Inst{24-23} = 0b10;
2513 }
2514 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2515   let Inst{24-23} = 0b10;
2516 }
2517 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2518   let Inst{24-23} = 0b01;
2519 }
2520 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2521   let Inst{24-23} = 0b01;
2522 }
2523 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2524   let Inst{24-23} = 0b11;
2525 }
2526 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2527   let Inst{24-23} = 0b11;
2528 }
2529
2530 // Hypervisor Call is a system instruction
2531 let isCall = 1 in {
2532 def HVC : AInoP< (outs), (ins imm0_65535:$imm), BrFrm, NoItinerary,
2533                 "hvc", "\t$imm", []>,
2534           Requires<[IsARM, HasVirtualization]> {
2535   bits<16> imm;
2536
2537   // Even though HVC isn't predicable, it's encoding includes a condition field.
2538   // The instruction is undefined if the condition field is 0xf otherwise it is
2539   // unpredictable if it isn't condition AL (0xe).
2540   let Inst{31-28} = 0b1110;
2541   let Unpredictable{31-28} = 0b1111;
2542   let Inst{27-24} = 0b0001;
2543   let Inst{23-20} = 0b0100;
2544   let Inst{19-8} = imm{15-4};
2545   let Inst{7-4} = 0b0111;
2546   let Inst{3-0} = imm{3-0};
2547 }
2548 }
2549
2550 // Return from exception in Hypervisor mode.
2551 let isReturn = 1, isBarrier = 1, isTerminator = 1, Defs = [PC] in
2552 def ERET : ABI<0b0001, (outs), (ins), NoItinerary, "eret", "", []>,
2553     Requires<[IsARM, HasVirtualization]> {
2554     let Inst{23-0} = 0b011000000000000001101110;
2555 }
2556
2557 //===----------------------------------------------------------------------===//
2558 //  Load / Store Instructions.
2559 //
2560
2561 // Load
2562
2563
2564 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si, load>;
2565 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2566                         zextloadi8>;
2567 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si, store>;
2568 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2569                         truncstorei8>;
2570
2571 // Special LDR for loads from non-pc-relative constpools.
2572 let canFoldAsLoad = 1, mayLoad = 1, hasSideEffects = 0,
2573     isReMaterializable = 1, isCodeGenOnly = 1 in
2574 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2575                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2576                  []> {
2577   bits<4> Rt;
2578   bits<17> addr;
2579   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2580   let Inst{19-16} = 0b1111;
2581   let Inst{15-12} = Rt;
2582   let Inst{11-0}  = addr{11-0};   // imm12
2583 }
2584
2585 // Loads with zero extension
2586 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2587                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2588                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2589
2590 // Loads with sign extension
2591 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2592                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2593                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2594
2595 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2596                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2597                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2598
2599 let mayLoad = 1, hasSideEffects = 0, hasExtraDefRegAllocReq = 1 in {
2600   // Load doubleword
2601   def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode3:$addr),
2602                    LdMiscFrm, IIC_iLoad_d_r, "ldrd", "\t$Rt, $Rt2, $addr", []>,
2603              Requires<[IsARM, HasV5TE]>;
2604 }
2605
2606 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2607                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2608 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2609                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2610 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2611                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2612
2613 // Indexed loads
2614 multiclass AI2_ldridx<bit isByte, string opc,
2615                       InstrItinClass iii, InstrItinClass iir> {
2616   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2617                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2618                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2619     bits<17> addr;
2620     let Inst{25} = 0;
2621     let Inst{23} = addr{12};
2622     let Inst{19-16} = addr{16-13};
2623     let Inst{11-0} = addr{11-0};
2624     let DecoderMethod = "DecodeLDRPreImm";
2625   }
2626
2627   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2628                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2629                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2630     bits<17> addr;
2631     let Inst{25} = 1;
2632     let Inst{23} = addr{12};
2633     let Inst{19-16} = addr{16-13};
2634     let Inst{11-0} = addr{11-0};
2635     let Inst{4} = 0;
2636     let DecoderMethod = "DecodeLDRPreReg";
2637   }
2638
2639   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2640                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2641                        IndexModePost, LdFrm, iir,
2642                        opc, "\t$Rt, $addr, $offset",
2643                        "$addr.base = $Rn_wb", []> {
2644      // {12}     isAdd
2645      // {11-0}   imm12/Rm
2646      bits<14> offset;
2647      bits<4> addr;
2648      let Inst{25} = 1;
2649      let Inst{23} = offset{12};
2650      let Inst{19-16} = addr;
2651      let Inst{11-0} = offset{11-0};
2652      let Inst{4} = 0;
2653
2654     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2655    }
2656
2657    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2658                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2659                       IndexModePost, LdFrm, iii,
2660                       opc, "\t$Rt, $addr, $offset",
2661                       "$addr.base = $Rn_wb", []> {
2662     // {12}     isAdd
2663     // {11-0}   imm12/Rm
2664     bits<14> offset;
2665     bits<4> addr;
2666     let Inst{25} = 0;
2667     let Inst{23} = offset{12};
2668     let Inst{19-16} = addr;
2669     let Inst{11-0} = offset{11-0};
2670
2671     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2672   }
2673
2674 }
2675
2676 let mayLoad = 1, hasSideEffects = 0 in {
2677 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2678 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2679 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2680 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2681 }
2682
2683 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2684   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2685                         (ins addrmode3_pre:$addr), IndexModePre,
2686                         LdMiscFrm, itin,
2687                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2688     bits<14> addr;
2689     let Inst{23}    = addr{8};      // U bit
2690     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2691     let Inst{19-16} = addr{12-9};   // Rn
2692     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2693     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2694     let DecoderMethod = "DecodeAddrMode3Instruction";
2695   }
2696   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2697                         (ins addr_offset_none:$addr, am3offset:$offset),
2698                         IndexModePost, LdMiscFrm, itin,
2699                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2700                         []> {
2701     bits<10> offset;
2702     bits<4> addr;
2703     let Inst{23}    = offset{8};      // U bit
2704     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2705     let Inst{19-16} = addr;
2706     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2707     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2708     let DecoderMethod = "DecodeAddrMode3Instruction";
2709   }
2710 }
2711
2712 let mayLoad = 1, hasSideEffects = 0 in {
2713 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2714 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2715 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2716 let hasExtraDefRegAllocReq = 1 in {
2717 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2718                           (ins addrmode3_pre:$addr), IndexModePre,
2719                           LdMiscFrm, IIC_iLoad_d_ru,
2720                           "ldrd", "\t$Rt, $Rt2, $addr!",
2721                           "$addr.base = $Rn_wb", []> {
2722   bits<14> addr;
2723   let Inst{23}    = addr{8};      // U bit
2724   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2725   let Inst{19-16} = addr{12-9};   // Rn
2726   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2727   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2728   let DecoderMethod = "DecodeAddrMode3Instruction";
2729 }
2730 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2731                           (ins addr_offset_none:$addr, am3offset:$offset),
2732                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2733                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2734                           "$addr.base = $Rn_wb", []> {
2735   bits<10> offset;
2736   bits<4> addr;
2737   let Inst{23}    = offset{8};      // U bit
2738   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2739   let Inst{19-16} = addr;
2740   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2741   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2742   let DecoderMethod = "DecodeAddrMode3Instruction";
2743 }
2744 } // hasExtraDefRegAllocReq = 1
2745 } // mayLoad = 1, hasSideEffects = 0
2746
2747 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2748 let mayLoad = 1, hasSideEffects = 0 in {
2749 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2750                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2751                     IndexModePost, LdFrm, IIC_iLoad_ru,
2752                     "ldrt", "\t$Rt, $addr, $offset",
2753                     "$addr.base = $Rn_wb", []> {
2754   // {12}     isAdd
2755   // {11-0}   imm12/Rm
2756   bits<14> offset;
2757   bits<4> addr;
2758   let Inst{25} = 1;
2759   let Inst{23} = offset{12};
2760   let Inst{21} = 1; // overwrite
2761   let Inst{19-16} = addr;
2762   let Inst{11-5} = offset{11-5};
2763   let Inst{4} = 0;
2764   let Inst{3-0} = offset{3-0};
2765   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2766 }
2767
2768 def LDRT_POST_IMM
2769   : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2770                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2771                IndexModePost, LdFrm, IIC_iLoad_ru,
2772                "ldrt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2773   // {12}     isAdd
2774   // {11-0}   imm12/Rm
2775   bits<14> offset;
2776   bits<4> addr;
2777   let Inst{25} = 0;
2778   let Inst{23} = offset{12};
2779   let Inst{21} = 1; // overwrite
2780   let Inst{19-16} = addr;
2781   let Inst{11-0} = offset{11-0};
2782   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2783 }
2784
2785 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2786                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2787                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2788                      "ldrbt", "\t$Rt, $addr, $offset",
2789                      "$addr.base = $Rn_wb", []> {
2790   // {12}     isAdd
2791   // {11-0}   imm12/Rm
2792   bits<14> offset;
2793   bits<4> addr;
2794   let Inst{25} = 1;
2795   let Inst{23} = offset{12};
2796   let Inst{21} = 1; // overwrite
2797   let Inst{19-16} = addr;
2798   let Inst{11-5} = offset{11-5};
2799   let Inst{4} = 0;
2800   let Inst{3-0} = offset{3-0};
2801   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2802 }
2803
2804 def LDRBT_POST_IMM
2805   : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2806                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2807                IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2808                "ldrbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2809   // {12}     isAdd
2810   // {11-0}   imm12/Rm
2811   bits<14> offset;
2812   bits<4> addr;
2813   let Inst{25} = 0;
2814   let Inst{23} = offset{12};
2815   let Inst{21} = 1; // overwrite
2816   let Inst{19-16} = addr;
2817   let Inst{11-0} = offset{11-0};
2818   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2819 }
2820
2821 multiclass AI3ldrT<bits<4> op, string opc> {
2822   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2823                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2824                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2825                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2826     bits<9> offset;
2827     let Inst{23} = offset{8};
2828     let Inst{22} = 1;
2829     let Inst{11-8} = offset{7-4};
2830     let Inst{3-0} = offset{3-0};
2831   }
2832   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2833                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2834                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2835                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2836     bits<5> Rm;
2837     let Inst{23} = Rm{4};
2838     let Inst{22} = 0;
2839     let Inst{11-8} = 0;
2840     let Unpredictable{11-8} = 0b1111;
2841     let Inst{3-0} = Rm{3-0};
2842     let DecoderMethod = "DecodeLDR";
2843   }
2844 }
2845
2846 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2847 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2848 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2849 }
2850
2851 def LDRT_POST
2852   : ARMAsmPseudo<"ldrt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2853                  (outs GPR:$Rt)>;
2854
2855 def LDRBT_POST
2856   : ARMAsmPseudo<"ldrbt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2857                  (outs GPR:$Rt)>;
2858
2859 // Pseudo instruction ldr Rt, =immediate
2860 def LDRConstPool
2861   : ARMAsmPseudo<"ldr${q} $Rt, $immediate",
2862                  (ins const_pool_asm_imm:$immediate, pred:$q),
2863                  (outs GPR:$Rt)>;
2864
2865 // Store
2866
2867 // Stores with truncate
2868 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2869                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2870                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2871
2872 // Store doubleword
2873 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in {
2874   def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2875                     StMiscFrm, IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", []>,
2876              Requires<[IsARM, HasV5TE]> {
2877     let Inst{21} = 0;
2878   }
2879 }
2880
2881 // Indexed stores
2882 multiclass AI2_stridx<bit isByte, string opc,
2883                       InstrItinClass iii, InstrItinClass iir> {
2884   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2885                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2886                             StFrm, iii,
2887                             opc, "\t$Rt, $addr!",
2888                             "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2889     bits<17> addr;
2890     let Inst{25} = 0;
2891     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2892     let Inst{19-16} = addr{16-13};  // Rn
2893     let Inst{11-0}  = addr{11-0};   // imm12
2894     let DecoderMethod = "DecodeSTRPreImm";
2895   }
2896
2897   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2898                       (ins GPR:$Rt, ldst_so_reg:$addr),
2899                       IndexModePre, StFrm, iir,
2900                       opc, "\t$Rt, $addr!",
2901                       "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2902     bits<17> addr;
2903     let Inst{25} = 1;
2904     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2905     let Inst{19-16} = addr{16-13}; // Rn
2906     let Inst{11-0}  = addr{11-0};
2907     let Inst{4}     = 0;           // Inst{4} = 0
2908     let DecoderMethod = "DecodeSTRPreReg";
2909   }
2910   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2911                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2912                 IndexModePost, StFrm, iir,
2913                 opc, "\t$Rt, $addr, $offset",
2914                 "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2915      // {12}     isAdd
2916      // {11-0}   imm12/Rm
2917      bits<14> offset;
2918      bits<4> addr;
2919      let Inst{25} = 1;
2920      let Inst{23} = offset{12};
2921      let Inst{19-16} = addr;
2922      let Inst{11-0} = offset{11-0};
2923      let Inst{4} = 0;
2924
2925     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2926    }
2927
2928    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2929                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2930                 IndexModePost, StFrm, iii,
2931                 opc, "\t$Rt, $addr, $offset",
2932                 "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2933     // {12}     isAdd
2934     // {11-0}   imm12/Rm
2935     bits<14> offset;
2936     bits<4> addr;
2937     let Inst{25} = 0;
2938     let Inst{23} = offset{12};
2939     let Inst{19-16} = addr;
2940     let Inst{11-0} = offset{11-0};
2941
2942     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2943   }
2944 }
2945
2946 let mayStore = 1, hasSideEffects = 0 in {
2947 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2948 // IIC_iStore_siu depending on whether it the offset register is shifted.
2949 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2950 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2951 }
2952
2953 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2954                          am2offset_reg:$offset),
2955              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2956                            am2offset_reg:$offset)>;
2957 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2958                          am2offset_imm:$offset),
2959              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2960                            am2offset_imm:$offset)>;
2961 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2962                              am2offset_reg:$offset),
2963              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2964                             am2offset_reg:$offset)>;
2965 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2966                              am2offset_imm:$offset),
2967              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2968                             am2offset_imm:$offset)>;
2969
2970 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2971 // put the patterns on the instruction definitions directly as ISel wants
2972 // the address base and offset to be separate operands, not a single
2973 // complex operand like we represent the instructions themselves. The
2974 // pseudos map between the two.
2975 let usesCustomInserter = 1,
2976     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2977 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2978                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2979                4, IIC_iStore_ru,
2980             [(set GPR:$Rn_wb,
2981                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2982 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2983                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2984                4, IIC_iStore_ru,
2985             [(set GPR:$Rn_wb,
2986                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2987 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2988                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2989                4, IIC_iStore_ru,
2990             [(set GPR:$Rn_wb,
2991                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2992 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2993                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2994                4, IIC_iStore_ru,
2995             [(set GPR:$Rn_wb,
2996                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2997 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2998                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2999                4, IIC_iStore_ru,
3000             [(set GPR:$Rn_wb,
3001                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
3002 }
3003
3004
3005
3006 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
3007                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
3008                            StMiscFrm, IIC_iStore_bh_ru,
3009                            "strh", "\t$Rt, $addr!",
3010                            "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
3011   bits<14> addr;
3012   let Inst{23}    = addr{8};      // U bit
3013   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
3014   let Inst{19-16} = addr{12-9};   // Rn
3015   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
3016   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
3017   let DecoderMethod = "DecodeAddrMode3Instruction";
3018 }
3019
3020 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
3021                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
3022                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
3023                        "strh", "\t$Rt, $addr, $offset",
3024                        "$addr.base = $Rn_wb,@earlyclobber $Rn_wb",
3025                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
3026                                                       addr_offset_none:$addr,
3027                                                       am3offset:$offset))]> {
3028   bits<10> offset;
3029   bits<4> addr;
3030   let Inst{23}    = offset{8};      // U bit
3031   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
3032   let Inst{19-16} = addr;
3033   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
3034   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
3035   let DecoderMethod = "DecodeAddrMode3Instruction";
3036 }
3037
3038 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in {
3039 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
3040                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
3041                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
3042                           "strd", "\t$Rt, $Rt2, $addr!",
3043                           "$addr.base = $Rn_wb", []> {
3044   bits<14> addr;
3045   let Inst{23}    = addr{8};      // U bit
3046   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
3047   let Inst{19-16} = addr{12-9};   // Rn
3048   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
3049   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
3050   let DecoderMethod = "DecodeAddrMode3Instruction";
3051 }
3052
3053 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
3054                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
3055                                am3offset:$offset),
3056                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
3057                           "strd", "\t$Rt, $Rt2, $addr, $offset",
3058                           "$addr.base = $Rn_wb", []> {
3059   bits<10> offset;
3060   bits<4> addr;
3061   let Inst{23}    = offset{8};      // U bit
3062   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
3063   let Inst{19-16} = addr;
3064   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
3065   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
3066   let DecoderMethod = "DecodeAddrMode3Instruction";
3067 }
3068 } // mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1
3069
3070 // STRT, STRBT, and STRHT
3071
3072 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
3073                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
3074                    IndexModePost, StFrm, IIC_iStore_bh_ru,
3075                    "strbt", "\t$Rt, $addr, $offset",
3076                    "$addr.base = $Rn_wb", []> {
3077   // {12}     isAdd
3078   // {11-0}   imm12/Rm
3079   bits<14> offset;
3080   bits<4> addr;
3081   let Inst{25} = 1;
3082   let Inst{23} = offset{12};
3083   let Inst{21} = 1; // overwrite
3084   let Inst{19-16} = addr;
3085   let Inst{11-5} = offset{11-5};
3086   let Inst{4} = 0;
3087   let Inst{3-0} = offset{3-0};
3088   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3089 }
3090
3091 def STRBT_POST_IMM
3092   : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
3093                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
3094                IndexModePost, StFrm, IIC_iStore_bh_ru,
3095                "strbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
3096   // {12}     isAdd
3097   // {11-0}   imm12/Rm
3098   bits<14> offset;
3099   bits<4> addr;
3100   let Inst{25} = 0;
3101   let Inst{23} = offset{12};
3102   let Inst{21} = 1; // overwrite
3103   let Inst{19-16} = addr;
3104   let Inst{11-0} = offset{11-0};
3105   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3106 }
3107
3108 def STRBT_POST
3109   : ARMAsmPseudo<"strbt${q} $Rt, $addr",
3110                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
3111
3112 let mayStore = 1, hasSideEffects = 0 in {
3113 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
3114                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
3115                    IndexModePost, StFrm, IIC_iStore_ru,
3116                    "strt", "\t$Rt, $addr, $offset",
3117                    "$addr.base = $Rn_wb", []> {
3118   // {12}     isAdd
3119   // {11-0}   imm12/Rm
3120   bits<14> offset;
3121   bits<4> addr;
3122   let Inst{25} = 1;
3123   let Inst{23} = offset{12};
3124   let Inst{21} = 1; // overwrite
3125   let Inst{19-16} = addr;
3126   let Inst{11-5} = offset{11-5};
3127   let Inst{4} = 0;
3128   let Inst{3-0} = offset{3-0};
3129   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3130 }
3131
3132 def STRT_POST_IMM
3133   : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
3134                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
3135                IndexModePost, StFrm, IIC_iStore_ru,
3136                "strt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
3137   // {12}     isAdd
3138   // {11-0}   imm12/Rm
3139   bits<14> offset;
3140   bits<4> addr;
3141   let Inst{25} = 0;
3142   let Inst{23} = offset{12};
3143   let Inst{21} = 1; // overwrite
3144   let Inst{19-16} = addr;
3145   let Inst{11-0} = offset{11-0};
3146   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3147 }
3148 }
3149
3150 def STRT_POST
3151   : ARMAsmPseudo<"strt${q} $Rt, $addr",
3152                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
3153
3154 multiclass AI3strT<bits<4> op, string opc> {
3155   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
3156                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
3157                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
3158                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
3159     bits<9> offset;
3160     let Inst{23} = offset{8};
3161     let Inst{22} = 1;
3162     let Inst{11-8} = offset{7-4};
3163     let Inst{3-0} = offset{3-0};
3164   }
3165   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
3166                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
3167                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
3168                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
3169     bits<5> Rm;
3170     let Inst{23} = Rm{4};
3171     let Inst{22} = 0;
3172     let Inst{11-8} = 0;
3173     let Inst{3-0} = Rm{3-0};
3174   }
3175 }
3176
3177
3178 defm STRHT : AI3strT<0b1011, "strht">;
3179
3180 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3181                    NoItinerary, "stl", "\t$Rt, $addr", []>;
3182 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3183                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
3184 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3185                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
3186
3187 //===----------------------------------------------------------------------===//
3188 //  Load / store multiple Instructions.
3189 //
3190
3191 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
3192                          InstrItinClass itin, InstrItinClass itin_upd> {
3193   // IA is the default, so no need for an explicit suffix on the
3194   // mnemonic here. Without it is the canonical spelling.
3195   def IA :
3196     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3197          IndexModeNone, f, itin,
3198          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
3199     let Inst{24-23} = 0b01;       // Increment After
3200     let Inst{22}    = P_bit;
3201     let Inst{21}    = 0;          // No writeback
3202     let Inst{20}    = L_bit;
3203   }
3204   def IA_UPD :
3205     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3206          IndexModeUpd, f, itin_upd,
3207          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3208     let Inst{24-23} = 0b01;       // Increment After
3209     let Inst{22}    = P_bit;
3210     let Inst{21}    = 1;          // Writeback
3211     let Inst{20}    = L_bit;
3212
3213     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3214   }
3215   def DA :
3216     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3217          IndexModeNone, f, itin,
3218          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
3219     let Inst{24-23} = 0b00;       // Decrement After
3220     let Inst{22}    = P_bit;
3221     let Inst{21}    = 0;          // No writeback
3222     let Inst{20}    = L_bit;
3223   }
3224   def DA_UPD :
3225     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3226          IndexModeUpd, f, itin_upd,
3227          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3228     let Inst{24-23} = 0b00;       // Decrement After
3229     let Inst{22}    = P_bit;
3230     let Inst{21}    = 1;          // Writeback
3231     let Inst{20}    = L_bit;
3232
3233     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3234   }
3235   def DB :
3236     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3237          IndexModeNone, f, itin,
3238          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
3239     let Inst{24-23} = 0b10;       // Decrement Before
3240     let Inst{22}    = P_bit;
3241     let Inst{21}    = 0;          // No writeback
3242     let Inst{20}    = L_bit;
3243   }
3244   def DB_UPD :
3245     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3246          IndexModeUpd, f, itin_upd,
3247          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3248     let Inst{24-23} = 0b10;       // Decrement Before
3249     let Inst{22}    = P_bit;
3250     let Inst{21}    = 1;          // Writeback
3251     let Inst{20}    = L_bit;
3252
3253     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3254   }
3255   def IB :
3256     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3257          IndexModeNone, f, itin,
3258          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
3259     let Inst{24-23} = 0b11;       // Increment Before
3260     let Inst{22}    = P_bit;
3261     let Inst{21}    = 0;          // No writeback
3262     let Inst{20}    = L_bit;
3263   }
3264   def IB_UPD :
3265     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3266          IndexModeUpd, f, itin_upd,
3267          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3268     let Inst{24-23} = 0b11;       // Increment Before
3269     let Inst{22}    = P_bit;
3270     let Inst{21}    = 1;          // Writeback
3271     let Inst{20}    = L_bit;
3272
3273     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3274   }
3275 }
3276
3277 let hasSideEffects = 0 in {
3278
3279 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3280 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
3281                          IIC_iLoad_mu>, ComplexDeprecationPredicate<"ARMLoad">;
3282
3283 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3284 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
3285                          IIC_iStore_mu>,
3286            ComplexDeprecationPredicate<"ARMStore">;
3287
3288 } // hasSideEffects
3289
3290 // FIXME: remove when we have a way to marking a MI with these properties.
3291 // FIXME: Should pc be an implicit operand like PICADD, etc?
3292 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3293     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3294 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3295                                                  reglist:$regs, variable_ops),
3296                      4, IIC_iLoad_mBr, [],
3297                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3298       RegConstraint<"$Rn = $wb">;
3299
3300 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3301 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
3302                                IIC_iLoad_mu>;
3303
3304 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3305 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
3306                                IIC_iStore_mu>;
3307
3308
3309
3310 //===----------------------------------------------------------------------===//
3311 //  Move Instructions.
3312 //
3313
3314 let hasSideEffects = 0 in
3315 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
3316                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3317   bits<4> Rd;
3318   bits<4> Rm;
3319
3320   let Inst{19-16} = 0b0000;
3321   let Inst{11-4} = 0b00000000;
3322   let Inst{25} = 0;
3323   let Inst{3-0} = Rm;
3324   let Inst{15-12} = Rd;
3325 }
3326
3327 // A version for the smaller set of tail call registers.
3328 let hasSideEffects = 0 in
3329 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
3330                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3331   bits<4> Rd;
3332   bits<4> Rm;
3333
3334   let Inst{11-4} = 0b00000000;
3335   let Inst{25} = 0;
3336   let Inst{3-0} = Rm;
3337   let Inst{15-12} = Rd;
3338 }
3339
3340 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
3341                 DPSoRegRegFrm, IIC_iMOVsr,
3342                 "mov", "\t$Rd, $src",
3343                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
3344                 Sched<[WriteALU]> {
3345   bits<4> Rd;
3346   bits<12> src;
3347   let Inst{15-12} = Rd;
3348   let Inst{19-16} = 0b0000;
3349   let Inst{11-8} = src{11-8};
3350   let Inst{7} = 0;
3351   let Inst{6-5} = src{6-5};
3352   let Inst{4} = 1;
3353   let Inst{3-0} = src{3-0};
3354   let Inst{25} = 0;
3355 }
3356
3357 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3358                 DPSoRegImmFrm, IIC_iMOVsr,
3359                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3360                 UnaryDP, Sched<[WriteALU]> {
3361   bits<4> Rd;
3362   bits<12> src;
3363   let Inst{15-12} = Rd;
3364   let Inst{19-16} = 0b0000;
3365   let Inst{11-5} = src{11-5};
3366   let Inst{4} = 0;
3367   let Inst{3-0} = src{3-0};
3368   let Inst{25} = 0;
3369 }
3370
3371 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3372 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins mod_imm:$imm), DPFrm, IIC_iMOVi,
3373                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, mod_imm:$imm)]>, UnaryDP,
3374                 Sched<[WriteALU]> {
3375   bits<4> Rd;
3376   bits<12> imm;
3377   let Inst{25} = 1;
3378   let Inst{15-12} = Rd;
3379   let Inst{19-16} = 0b0000;
3380   let Inst{11-0} = imm;
3381 }
3382
3383 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3384 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3385                  DPFrm, IIC_iMOVi,
3386                  "movw", "\t$Rd, $imm",
3387                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3388                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3389   bits<4> Rd;
3390   bits<16> imm;
3391   let Inst{15-12} = Rd;
3392   let Inst{11-0}  = imm{11-0};
3393   let Inst{19-16} = imm{15-12};
3394   let Inst{20} = 0;
3395   let Inst{25} = 1;
3396   let DecoderMethod = "DecodeArmMOVTWInstruction";
3397 }
3398
3399 def : InstAlias<"mov${p} $Rd, $imm",
3400                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p), 0>,
3401         Requires<[IsARM, HasV6T2]>;
3402
3403 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3404                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3405                       Sched<[WriteALU]>;
3406
3407 let Constraints = "$src = $Rd" in {
3408 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3409                   (ins GPR:$src, imm0_65535_expr:$imm),
3410                   DPFrm, IIC_iMOVi,
3411                   "movt", "\t$Rd, $imm",
3412                   [(set GPRnopc:$Rd,
3413                         (or (and GPR:$src, 0xffff),
3414                             lo16AllZero:$imm))]>, UnaryDP,
3415                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3416   bits<4> Rd;
3417   bits<16> imm;
3418   let Inst{15-12} = Rd;
3419   let Inst{11-0}  = imm{11-0};
3420   let Inst{19-16} = imm{15-12};
3421   let Inst{20} = 0;
3422   let Inst{25} = 1;
3423   let DecoderMethod = "DecodeArmMOVTWInstruction";
3424 }
3425
3426 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3427                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3428                       Sched<[WriteALU]>;
3429
3430 } // Constraints
3431
3432 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3433       Requires<[IsARM, HasV6T2]>;
3434
3435 let Uses = [CPSR] in
3436 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3437                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3438                     Requires<[IsARM]>, Sched<[WriteALU]>;
3439
3440 // These aren't really mov instructions, but we have to define them this way
3441 // due to flag operands.
3442
3443 let Defs = [CPSR] in {
3444 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3445                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3446                       Sched<[WriteALU]>, Requires<[IsARM]>;
3447 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3448                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3449                       Sched<[WriteALU]>, Requires<[IsARM]>;
3450 }
3451
3452 //===----------------------------------------------------------------------===//
3453 //  Extend Instructions.
3454 //
3455
3456 // Sign extenders
3457
3458 def SXTB  : AI_ext_rrot<0b01101010,
3459                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3460 def SXTH  : AI_ext_rrot<0b01101011,
3461                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3462
3463 def SXTAB : AI_exta_rrot<0b01101010,
3464                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3465 def SXTAH : AI_exta_rrot<0b01101011,
3466                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3467
3468 def : ARMV6Pat<(add rGPR:$Rn, (sext_inreg (srl rGPR:$Rm, rot_imm:$rot), i8)),
3469                (SXTAB rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3470 def : ARMV6Pat<(add rGPR:$Rn, (sext_inreg (srl rGPR:$Rm, imm8_or_16:$rot),
3471                                           i16)),
3472                (SXTAH rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3473
3474 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3475
3476 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3477
3478 // Zero extenders
3479
3480 let AddedComplexity = 16 in {
3481 def UXTB   : AI_ext_rrot<0b01101110,
3482                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3483 def UXTH   : AI_ext_rrot<0b01101111,
3484                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3485 def UXTB16 : AI_ext_rrot<0b01101100,
3486                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3487
3488 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3489 //        The transformation should probably be done as a combiner action
3490 //        instead so we can include a check for masking back in the upper
3491 //        eight bits of the source into the lower eight bits of the result.
3492 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3493 //               (UXTB16r_rot GPR:$Src, 3)>;
3494 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3495                (UXTB16 GPR:$Src, 1)>;
3496
3497 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3498                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3499 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3500                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3501
3502 def : ARMV6Pat<(add rGPR:$Rn, (and (srl rGPR:$Rm, rot_imm:$rot), 0xFF)),
3503                (UXTAB rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3504 def : ARMV6Pat<(add rGPR:$Rn, (and (srl rGPR:$Rm, imm8_or_16:$rot), 0xFFFF)),
3505                (UXTAH rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3506 }
3507
3508 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3509 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3510
3511
3512 def SBFX  : I<(outs GPRnopc:$Rd),
3513               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3514                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3515                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3516                Requires<[IsARM, HasV6T2]> {
3517   bits<4> Rd;
3518   bits<4> Rn;
3519   bits<5> lsb;
3520   bits<5> width;
3521   let Inst{27-21} = 0b0111101;
3522   let Inst{6-4}   = 0b101;
3523   let Inst{20-16} = width;
3524   let Inst{15-12} = Rd;
3525   let Inst{11-7}  = lsb;
3526   let Inst{3-0}   = Rn;
3527 }
3528
3529 def UBFX  : I<(outs GPRnopc:$Rd),
3530               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3531                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3532                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3533                Requires<[IsARM, HasV6T2]> {
3534   bits<4> Rd;
3535   bits<4> Rn;
3536   bits<5> lsb;
3537   bits<5> width;
3538   let Inst{27-21} = 0b0111111;
3539   let Inst{6-4}   = 0b101;
3540   let Inst{20-16} = width;
3541   let Inst{15-12} = Rd;
3542   let Inst{11-7}  = lsb;
3543   let Inst{3-0}   = Rn;
3544 }
3545
3546 //===----------------------------------------------------------------------===//
3547 //  Arithmetic Instructions.
3548 //
3549
3550 let isAdd = 1 in
3551 defm ADD  : AsI1_bin_irs<0b0100, "add",
3552                          IIC_iALUi, IIC_iALUr, IIC_iALUsr, add, 1>;
3553 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3554                          IIC_iALUi, IIC_iALUr, IIC_iALUsr, sub>;
3555
3556 // ADD and SUB with 's' bit set.
3557 //
3558 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3559 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3560 // AdjustInstrPostInstrSelection where we determine whether or not to
3561 // set the "s" bit based on CPSR liveness.
3562 //
3563 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3564 // support for an optional CPSR definition that corresponds to the DAG
3565 // node's second value. We can then eliminate the implicit def of CPSR.
3566 let isAdd = 1 in
3567 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr, ARMaddc, 1>;
3568 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr, ARMsubc>;
3569
3570 let isAdd = 1 in
3571 defm ADC : AI1_adde_sube_irs<0b0101, "adc", ARMadde, 1>;
3572 defm SBC : AI1_adde_sube_irs<0b0110, "sbc", ARMsube>;
3573
3574 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3575                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3576                           sub>;
3577
3578 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3579 // CPSR and the implicit def of CPSR is not needed.
3580 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr, ARMsubc>;
3581
3582 defm RSC : AI1_rsc_irs<0b0111, "rsc", ARMsube>;
3583
3584 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3585 // The assume-no-carry-in form uses the negation of the input since add/sub
3586 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3587 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3588 // details.
3589 def : ARMPat<(add     GPR:$src, mod_imm_neg:$imm),
3590              (SUBri   GPR:$src, mod_imm_neg:$imm)>;
3591 def : ARMPat<(ARMaddc GPR:$src, mod_imm_neg:$imm),
3592              (SUBSri  GPR:$src, mod_imm_neg:$imm)>;
3593
3594 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3595              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3596              Requires<[IsARM, HasV6T2]>;
3597 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3598              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3599              Requires<[IsARM, HasV6T2]>;
3600
3601 // The with-carry-in form matches bitwise not instead of the negation.
3602 // Effectively, the inverse interpretation of the carry flag already accounts
3603 // for part of the negation.
3604 def : ARMPat<(ARMadde GPR:$src, mod_imm_not:$imm, CPSR),
3605              (SBCri   GPR:$src, mod_imm_not:$imm)>;
3606 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3607              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>,
3608              Requires<[IsARM, HasV6T2]>;
3609
3610 // Note: These are implemented in C++ code, because they have to generate
3611 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3612 // cannot produce.
3613 // (mul X, 2^n+1) -> (add (X << n), X)
3614 // (mul X, 2^n-1) -> (rsb X, (X << n))
3615
3616 // ARM Arithmetic Instruction
3617 // GPR:$dst = GPR:$a op GPR:$b
3618 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3619           list<dag> pattern = [],
3620           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3621           string asm = "\t$Rd, $Rn, $Rm">
3622   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3623     Sched<[WriteALU, ReadALU, ReadALU]> {
3624   bits<4> Rn;
3625   bits<4> Rd;
3626   bits<4> Rm;
3627   let Inst{27-20} = op27_20;
3628   let Inst{11-4} = op11_4;
3629   let Inst{19-16} = Rn;
3630   let Inst{15-12} = Rd;
3631   let Inst{3-0}   = Rm;
3632
3633   let Unpredictable{11-8} = 0b1111;
3634 }
3635
3636 // Saturating add/subtract
3637
3638 let DecoderMethod = "DecodeQADDInstruction" in
3639 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3640                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3641                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3642
3643 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3644                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3645                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3646 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3647                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3648                   "\t$Rd, $Rm, $Rn">;
3649 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3650                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3651                   "\t$Rd, $Rm, $Rn">;
3652
3653 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3654 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3655 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3656 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3657 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3658 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3659 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3660 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3661 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3662 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3663 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3664 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3665
3666 // Signed/Unsigned add/subtract
3667
3668 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3669 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3670 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3671 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3672 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3673 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3674 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3675 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3676 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3677 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3678 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3679 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3680
3681 // Signed/Unsigned halving add/subtract
3682
3683 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3684 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3685 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3686 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3687 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3688 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3689 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3690 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3691 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3692 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3693 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3694 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3695
3696 // Unsigned Sum of Absolute Differences [and Accumulate].
3697
3698 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3699                 MulFrm /* for convenience */, NoItinerary, "usad8",
3700                 "\t$Rd, $Rn, $Rm", []>,
3701              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3702   bits<4> Rd;
3703   bits<4> Rn;
3704   bits<4> Rm;
3705   let Inst{27-20} = 0b01111000;
3706   let Inst{15-12} = 0b1111;
3707   let Inst{7-4} = 0b0001;
3708   let Inst{19-16} = Rd;
3709   let Inst{11-8} = Rm;
3710   let Inst{3-0} = Rn;
3711 }
3712 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3713                 MulFrm /* for convenience */, NoItinerary, "usada8",
3714                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3715              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3716   bits<4> Rd;
3717   bits<4> Rn;
3718   bits<4> Rm;
3719   bits<4> Ra;
3720   let Inst{27-20} = 0b01111000;
3721   let Inst{7-4} = 0b0001;
3722   let Inst{19-16} = Rd;
3723   let Inst{15-12} = Ra;
3724   let Inst{11-8} = Rm;
3725   let Inst{3-0} = Rn;
3726 }
3727
3728 // Signed/Unsigned saturate
3729
3730 def SSAT : AI<(outs GPRnopc:$Rd),
3731               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3732               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []>,
3733               Requires<[IsARM,HasV6]>{
3734   bits<4> Rd;
3735   bits<5> sat_imm;
3736   bits<4> Rn;
3737   bits<8> sh;
3738   let Inst{27-21} = 0b0110101;
3739   let Inst{5-4} = 0b01;
3740   let Inst{20-16} = sat_imm;
3741   let Inst{15-12} = Rd;
3742   let Inst{11-7} = sh{4-0};
3743   let Inst{6} = sh{5};
3744   let Inst{3-0} = Rn;
3745 }
3746
3747 def SSAT16 : AI<(outs GPRnopc:$Rd),
3748                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3749                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []>,
3750                 Requires<[IsARM,HasV6]>{
3751   bits<4> Rd;
3752   bits<4> sat_imm;
3753   bits<4> Rn;
3754   let Inst{27-20} = 0b01101010;
3755   let Inst{11-4} = 0b11110011;
3756   let Inst{15-12} = Rd;
3757   let Inst{19-16} = sat_imm;
3758   let Inst{3-0} = Rn;
3759 }
3760
3761 def USAT : AI<(outs GPRnopc:$Rd),
3762               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3763               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []>,
3764               Requires<[IsARM,HasV6]> {
3765   bits<4> Rd;
3766   bits<5> sat_imm;
3767   bits<4> Rn;
3768   bits<8> sh;
3769   let Inst{27-21} = 0b0110111;
3770   let Inst{5-4} = 0b01;
3771   let Inst{15-12} = Rd;
3772   let Inst{11-7} = sh{4-0};
3773   let Inst{6} = sh{5};
3774   let Inst{20-16} = sat_imm;
3775   let Inst{3-0} = Rn;
3776 }
3777
3778 def USAT16 : AI<(outs GPRnopc:$Rd),
3779                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3780                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []>,
3781                 Requires<[IsARM,HasV6]>{
3782   bits<4> Rd;
3783   bits<4> sat_imm;
3784   bits<4> Rn;
3785   let Inst{27-20} = 0b01101110;
3786   let Inst{11-4} = 0b11110011;
3787   let Inst{15-12} = Rd;
3788   let Inst{19-16} = sat_imm;
3789   let Inst{3-0} = Rn;
3790 }
3791
3792 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm1_32:$pos),
3793                (SSAT imm1_32:$pos, GPRnopc:$a, 0)>;
3794 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm0_31:$pos),
3795                (USAT imm0_31:$pos, GPRnopc:$a, 0)>;
3796 def : ARMPat<(ARMssatnoshift GPRnopc:$Rn, imm0_31:$imm),
3797              (SSAT imm0_31:$imm, GPRnopc:$Rn, 0)>;
3798
3799 //===----------------------------------------------------------------------===//
3800 //  Bitwise Instructions.
3801 //
3802
3803 defm AND   : AsI1_bin_irs<0b0000, "and",
3804                           IIC_iBITi, IIC_iBITr, IIC_iBITsr, and, 1>;
3805 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3806                           IIC_iBITi, IIC_iBITr, IIC_iBITsr, or, 1>;
3807 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3808                           IIC_iBITi, IIC_iBITr, IIC_iBITsr, xor, 1>;
3809 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3810                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3811                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3812
3813 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3814 // like in the actual instruction encoding. The complexity of mapping the mask
3815 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3816 // instruction description.
3817 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3818                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3819                "bfc", "\t$Rd, $imm", "$src = $Rd",
3820                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3821                Requires<[IsARM, HasV6T2]> {
3822   bits<4> Rd;
3823   bits<10> imm;
3824   let Inst{27-21} = 0b0111110;
3825   let Inst{6-0}   = 0b0011111;
3826   let Inst{15-12} = Rd;
3827   let Inst{11-7}  = imm{4-0}; // lsb
3828   let Inst{20-16} = imm{9-5}; // msb
3829 }
3830
3831 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3832 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3833           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3834           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3835           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3836                            bf_inv_mask_imm:$imm))]>,
3837           Requires<[IsARM, HasV6T2]> {
3838   bits<4> Rd;
3839   bits<4> Rn;
3840   bits<10> imm;
3841   let Inst{27-21} = 0b0111110;
3842   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3843   let Inst{15-12} = Rd;
3844   let Inst{11-7}  = imm{4-0}; // lsb
3845   let Inst{20-16} = imm{9-5}; // width
3846   let Inst{3-0}   = Rn;
3847 }
3848
3849 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3850                   "mvn", "\t$Rd, $Rm",
3851                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3852   bits<4> Rd;
3853   bits<4> Rm;
3854   let Inst{25} = 0;
3855   let Inst{19-16} = 0b0000;
3856   let Inst{11-4} = 0b00000000;
3857   let Inst{15-12} = Rd;
3858   let Inst{3-0} = Rm;
3859 }
3860 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3861                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3862                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3863                   Sched<[WriteALU]> {
3864   bits<4> Rd;
3865   bits<12> shift;
3866   let Inst{25} = 0;
3867   let Inst{19-16} = 0b0000;
3868   let Inst{15-12} = Rd;
3869   let Inst{11-5} = shift{11-5};
3870   let Inst{4} = 0;
3871   let Inst{3-0} = shift{3-0};
3872 }
3873 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3874                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3875                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3876                   Sched<[WriteALU]> {
3877   bits<4> Rd;
3878   bits<12> shift;
3879   let Inst{25} = 0;
3880   let Inst{19-16} = 0b0000;
3881   let Inst{15-12} = Rd;
3882   let Inst{11-8} = shift{11-8};
3883   let Inst{7} = 0;
3884   let Inst{6-5} = shift{6-5};
3885   let Inst{4} = 1;
3886   let Inst{3-0} = shift{3-0};
3887 }
3888 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3889 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins mod_imm:$imm), DPFrm,
3890                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3891                   [(set GPR:$Rd, mod_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3892   bits<4> Rd;
3893   bits<12> imm;
3894   let Inst{25} = 1;
3895   let Inst{19-16} = 0b0000;
3896   let Inst{15-12} = Rd;
3897   let Inst{11-0} = imm;
3898 }
3899
3900 let AddedComplexity = 1 in
3901 def : ARMPat<(and   GPR:$src, mod_imm_not:$imm),
3902              (BICri GPR:$src, mod_imm_not:$imm)>;
3903
3904 //===----------------------------------------------------------------------===//
3905 //  Multiply Instructions.
3906 //
3907 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3908              string opc, string asm, list<dag> pattern>
3909   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3910   bits<4> Rd;
3911   bits<4> Rm;
3912   bits<4> Rn;
3913   let Inst{19-16} = Rd;
3914   let Inst{11-8}  = Rm;
3915   let Inst{3-0}   = Rn;
3916 }
3917 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3918              string opc, string asm, list<dag> pattern>
3919   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3920   bits<4> RdLo;
3921   bits<4> RdHi;
3922   bits<4> Rm;
3923   bits<4> Rn;
3924   let Inst{19-16} = RdHi;
3925   let Inst{15-12} = RdLo;
3926   let Inst{11-8}  = Rm;
3927   let Inst{3-0}   = Rn;
3928 }
3929 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3930              string opc, string asm, list<dag> pattern>
3931   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3932   bits<4> RdLo;
3933   bits<4> RdHi;
3934   bits<4> Rm;
3935   bits<4> Rn;
3936   let Inst{19-16} = RdHi;
3937   let Inst{15-12} = RdLo;
3938   let Inst{11-8}  = Rm;
3939   let Inst{3-0}   = Rn;
3940 }
3941
3942 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3943 //        property. Remove them when it's possible to add those properties
3944 //        on an individual MachineInstr, not just an instruction description.
3945 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3946 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3947                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3948                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3949                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3950                   Requires<[IsARM, HasV6]>,
3951          Sched<[WriteMUL32, ReadMUL, ReadMUL]> {
3952   let Inst{15-12} = 0b0000;
3953   let Unpredictable{15-12} = 0b1111;
3954 }
3955
3956 let Constraints = "@earlyclobber $Rd" in
3957 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3958                                                     pred:$p, cc_out:$s),
3959                            4, IIC_iMUL32,
3960                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3961                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3962                Requires<[IsARM, NoV6, UseMulOps]>,
3963            Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
3964 }
3965
3966 def MLA  : AsMul1I32<0b0000001, (outs GPRnopc:$Rd),
3967                      (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra),
3968                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3969         [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))]>,
3970                      Requires<[IsARM, HasV6, UseMulOps]>,
3971         Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]> {
3972   bits<4> Ra;
3973   let Inst{15-12} = Ra;
3974 }
3975
3976 let Constraints = "@earlyclobber $Rd" in
3977 def MLAv5: ARMPseudoExpand<(outs GPRnopc:$Rd),
3978                            (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
3979                             pred:$p, cc_out:$s), 4, IIC_iMAC32,
3980          [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))],
3981   (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra, pred:$p, cc_out:$s)>,
3982                            Requires<[IsARM, NoV6]>,
3983            Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
3984
3985 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3986                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3987                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3988                    Requires<[IsARM, HasV6T2, UseMulOps]>,
3989           Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]> {
3990   bits<4> Rd;
3991   bits<4> Rm;
3992   bits<4> Rn;
3993   bits<4> Ra;
3994   let Inst{19-16} = Rd;
3995   let Inst{15-12} = Ra;
3996   let Inst{11-8}  = Rm;
3997   let Inst{3-0}   = Rn;
3998 }
3999
4000 // Extra precision multiplies with low / high results
4001 let hasSideEffects = 0 in {
4002 let isCommutable = 1 in {
4003 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
4004                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
4005                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm",
4006                     [(set GPR:$RdLo, GPR:$RdHi,
4007                           (smullohi GPR:$Rn, GPR:$Rm))]>,
4008                     Requires<[IsARM, HasV6]>,
4009            Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4010
4011 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
4012                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
4013                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm",
4014                     [(set GPR:$RdLo, GPR:$RdHi,
4015                           (umullohi GPR:$Rn, GPR:$Rm))]>,
4016                     Requires<[IsARM, HasV6]>,
4017            Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL]>;
4018
4019 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
4020 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4021                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
4022                             4, IIC_iMUL64,
4023                             [(set GPR:$RdLo, GPR:$RdHi,
4024                                   (smullohi GPR:$Rn, GPR:$Rm))],
4025           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
4026                            Requires<[IsARM, NoV6]>,
4027               Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4028
4029 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4030                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
4031                             4, IIC_iMUL64,
4032                             [(set GPR:$RdLo, GPR:$RdHi,
4033                                   (umullohi GPR:$Rn, GPR:$Rm))],
4034           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
4035                            Requires<[IsARM, NoV6]>,
4036              Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4037 }
4038 }
4039
4040 // Multiply + accumulate
4041 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
4042                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
4043                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4044          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>,
4045            Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4046 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
4047                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
4048                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4049          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>,
4050             Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4051
4052 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
4053                                (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4054                                IIC_iMAC64,
4055                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4056          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>,
4057             Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]> {
4058   bits<4> RdLo;
4059   bits<4> RdHi;
4060   bits<4> Rm;
4061   bits<4> Rn;
4062   let Inst{19-16} = RdHi;
4063   let Inst{15-12} = RdLo;
4064   let Inst{11-8}  = Rm;
4065   let Inst{3-0}   = Rn;
4066 }
4067
4068 let Constraints =
4069     "@earlyclobber $RdLo,@earlyclobber $RdHi,$RLo = $RdLo,$RHi = $RdHi" in {
4070 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4071                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
4072                               4, IIC_iMAC64, [],
4073              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
4074                            pred:$p, cc_out:$s)>,
4075                            Requires<[IsARM, NoV6]>,
4076               Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4077 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4078                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
4079                               4, IIC_iMAC64, [],
4080              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
4081                            pred:$p, cc_out:$s)>,
4082                            Requires<[IsARM, NoV6]>,
4083               Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4084 }
4085
4086 } // hasSideEffects
4087
4088 // Most significant word multiply
4089 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4090                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
4091                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
4092             Requires<[IsARM, HasV6]>,
4093             Sched<[WriteMUL32, ReadMUL, ReadMUL]> {
4094   let Inst{15-12} = 0b1111;
4095 }
4096
4097 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4098                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
4099             Requires<[IsARM, HasV6]>,
4100              Sched<[WriteMUL32, ReadMUL, ReadMUL]>  {
4101   let Inst{15-12} = 0b1111;
4102 }
4103
4104 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
4105                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4106                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
4107                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
4108             Requires<[IsARM, HasV6, UseMulOps]>,
4109             Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4110
4111 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
4112                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4113                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
4114             Requires<[IsARM, HasV6]>,
4115              Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4116
4117 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
4118                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4119                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
4120             Requires<[IsARM, HasV6, UseMulOps]>,
4121             Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4122
4123 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
4124                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4125                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
4126             Requires<[IsARM, HasV6]>,
4127              Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4128
4129 multiclass AI_smul<string opc> {
4130   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4131               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
4132               [(set GPR:$Rd, (mul (sext_inreg GPR:$Rn, i16),
4133                                       (sext_inreg GPR:$Rm, i16)))]>,
4134            Requires<[IsARM, HasV5TE]>,
4135            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4136
4137   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4138               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
4139               [(set GPR:$Rd, (mul (sext_inreg GPR:$Rn, i16),
4140                                       (sra GPR:$Rm, (i32 16))))]>,
4141            Requires<[IsARM, HasV5TE]>,
4142            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4143
4144   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4145               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
4146               [(set GPR:$Rd, (mul (sra GPR:$Rn, (i32 16)),
4147                                       (sext_inreg GPR:$Rm, i16)))]>,
4148            Requires<[IsARM, HasV5TE]>,
4149            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4150
4151   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4152               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
4153               [(set GPR:$Rd, (mul (sra GPR:$Rn, (i32 16)),
4154                                       (sra GPR:$Rm, (i32 16))))]>,
4155             Requires<[IsARM, HasV5TE]>,
4156            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4157
4158   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4159               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
4160               [(set GPR:$Rd, (ARMsmulwb GPR:$Rn, GPR:$Rm))]>,
4161            Requires<[IsARM, HasV5TE]>,
4162            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4163
4164   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4165               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
4166               [(set GPR:$Rd, (ARMsmulwt GPR:$Rn, GPR:$Rm))]>,
4167             Requires<[IsARM, HasV5TE]>,
4168            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4169 }
4170
4171
4172 multiclass AI_smla<string opc> {
4173   let DecoderMethod = "DecodeSMLAInstruction" in {
4174   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
4175               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4176               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
4177               [(set GPRnopc:$Rd, (add GPR:$Ra,
4178                                (mul (sext_inreg GPRnopc:$Rn, i16),
4179                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
4180            Requires<[IsARM, HasV5TE, UseMulOps]>,
4181            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4182
4183   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
4184               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4185               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
4186               [(set GPRnopc:$Rd,
4187                     (add GPR:$Ra, (mul (sext_inreg GPRnopc:$Rn, i16),
4188                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
4189            Requires<[IsARM, HasV5TE, UseMulOps]>,
4190            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4191
4192   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
4193               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4194               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
4195               [(set GPRnopc:$Rd,
4196                     (add GPR:$Ra, (mul (sra GPRnopc:$Rn, (i32 16)),
4197                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
4198            Requires<[IsARM, HasV5TE, UseMulOps]>,
4199            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4200
4201   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
4202               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4203               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
4204              [(set GPRnopc:$Rd,
4205                    (add GPR:$Ra, (mul (sra GPRnopc:$Rn, (i32 16)),
4206                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
4207             Requires<[IsARM, HasV5TE, UseMulOps]>,
4208             Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4209
4210   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
4211               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4212               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
4213               [(set GPRnopc:$Rd,
4214                     (add GPR:$Ra, (ARMsmulwb GPRnopc:$Rn, GPRnopc:$Rm)))]>,
4215            Requires<[IsARM, HasV5TE, UseMulOps]>,
4216            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4217
4218   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
4219               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4220               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
4221               [(set GPRnopc:$Rd,
4222                     (add GPR:$Ra, (ARMsmulwt GPRnopc:$Rn, GPRnopc:$Rm)))]>,
4223            Requires<[IsARM, HasV5TE, UseMulOps]>,
4224            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4225   }
4226 }
4227
4228 defm SMUL : AI_smul<"smul">;
4229 defm SMLA : AI_smla<"smla">;
4230
4231 // Halfword multiply accumulate long: SMLAL<x><y>.
4232 class SMLAL<bits<2> opc1, string asm>
4233  : AMulxyI64<0b0001010, opc1,
4234         (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4235         (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4236         IIC_iMAC64, asm, "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4237         RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">,
4238         Requires<[IsARM, HasV5TE]>,
4239         Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4240
4241 def SMLALBB : SMLAL<0b00, "smlalbb">;
4242 def SMLALBT : SMLAL<0b10, "smlalbt">;
4243 def SMLALTB : SMLAL<0b01, "smlaltb">;
4244 def SMLALTT : SMLAL<0b11, "smlaltt">;
4245
4246 def : ARMV5TEPat<(ARMsmlalbb GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4247                  (SMLALBB $Rn, $Rm, $RLo, $RHi)>;
4248 def : ARMV5TEPat<(ARMsmlalbt GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4249                  (SMLALBT $Rn, $Rm, $RLo, $RHi)>;
4250 def : ARMV5TEPat<(ARMsmlaltb GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4251                  (SMLALTB $Rn, $Rm, $RLo, $RHi)>;
4252 def : ARMV5TEPat<(ARMsmlaltt GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4253                  (SMLALTT $Rn, $Rm, $RLo, $RHi)>;
4254
4255 // Helper class for AI_smld.
4256 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
4257                     InstrItinClass itin, string opc, string asm>
4258   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
4259   bits<4> Rn;
4260   bits<4> Rm;
4261   let Inst{27-23} = 0b01110;
4262   let Inst{22}    = long;
4263   let Inst{21-20} = 0b00;
4264   let Inst{11-8}  = Rm;
4265   let Inst{7}     = 0;
4266   let Inst{6}     = sub;
4267   let Inst{5}     = swap;
4268   let Inst{4}     = 1;
4269   let Inst{3-0}   = Rn;
4270 }
4271 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
4272                 InstrItinClass itin, string opc, string asm>
4273   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4274   bits<4> Rd;
4275   let Inst{15-12} = 0b1111;
4276   let Inst{19-16} = Rd;
4277 }
4278 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
4279                 InstrItinClass itin, string opc, string asm>
4280   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4281   bits<4> Ra;
4282   bits<4> Rd;
4283   let Inst{19-16} = Rd;
4284   let Inst{15-12} = Ra;
4285 }
4286 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
4287                   InstrItinClass itin, string opc, string asm>
4288   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4289   bits<4> RdLo;
4290   bits<4> RdHi;
4291   let Inst{19-16} = RdHi;
4292   let Inst{15-12} = RdLo;
4293 }
4294
4295 multiclass AI_smld<bit sub, string opc> {
4296
4297   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
4298                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4299                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">,
4300           Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4301
4302   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
4303                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4304                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">,
4305           Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4306
4307   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4308                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
4309                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">,
4310           Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4311
4312   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4313                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
4314                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">,
4315              Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4316
4317 }
4318
4319 defm SMLA : AI_smld<0, "smla">;
4320 defm SMLS : AI_smld<1, "smls">;
4321
4322 multiclass AI_sdml<bit sub, string opc> {
4323
4324   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
4325                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">,
4326         Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
4327   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
4328                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">,
4329          Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
4330 }
4331
4332 defm SMUA : AI_sdml<0, "smua">;
4333 defm SMUS : AI_sdml<1, "smus">;
4334
4335 //===----------------------------------------------------------------------===//
4336 //  Division Instructions (ARMv7-A with virtualization extension)
4337 //
4338 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4339                    "sdiv", "\t$Rd, $Rn, $Rm",
4340                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
4341            Requires<[IsARM, HasDivideInARM]>,
4342            Sched<[WriteDIV]>;
4343
4344 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4345                    "udiv", "\t$Rd, $Rn, $Rm",
4346                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
4347            Requires<[IsARM, HasDivideInARM]>,
4348            Sched<[WriteDIV]>;
4349
4350 //===----------------------------------------------------------------------===//
4351 //  Misc. Arithmetic Instructions.
4352 //
4353
4354 def CLZ  : AMiscA1I<0b00010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
4355               IIC_iUNAr, "clz", "\t$Rd, $Rm",
4356               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
4357            Sched<[WriteALU]>;
4358
4359 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4360               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
4361               [(set GPR:$Rd, (bitreverse GPR:$Rm))]>,
4362            Requires<[IsARM, HasV6T2]>,
4363            Sched<[WriteALU]>;
4364
4365 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4366               IIC_iUNAr, "rev", "\t$Rd, $Rm",
4367               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
4368            Sched<[WriteALU]>;
4369
4370 let AddedComplexity = 5 in
4371 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4372                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
4373                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
4374                Requires<[IsARM, HasV6]>,
4375            Sched<[WriteALU]>;
4376
4377 def : ARMV6Pat<(srl (bswap (extloadi16 addrmode3:$addr)), (i32 16)),
4378               (REV16 (LDRH addrmode3:$addr))>;
4379 def : ARMV6Pat<(truncstorei16 (srl (bswap GPR:$Rn), (i32 16)), addrmode3:$addr),
4380                (STRH (REV16 GPR:$Rn), addrmode3:$addr)>;
4381
4382 let AddedComplexity = 5 in
4383 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4384                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
4385                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
4386                Requires<[IsARM, HasV6]>,
4387            Sched<[WriteALU]>;
4388
4389 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
4390                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
4391                (REVSH GPR:$Rm)>;
4392
4393 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
4394                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
4395                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
4396                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
4397                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
4398                                            0xFFFF0000)))]>,
4399                Requires<[IsARM, HasV6]>,
4400            Sched<[WriteALUsi, ReadALU]>;
4401
4402 // Alternate cases for PKHBT where identities eliminate some nodes.
4403 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
4404                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
4405 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
4406                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
4407
4408 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
4409 // will match the pattern below.
4410 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4411                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4412                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4413                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4414                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4415                                            0xFFFF)))]>,
4416                Requires<[IsARM, HasV6]>,
4417            Sched<[WriteALUsi, ReadALU]>;
4418
4419 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4420 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4421 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4422 // pkhtb src1, src2, asr (17..31).
4423 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4424                    (srl GPRnopc:$src2, imm16:$sh)),
4425                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4426 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4427                    (sra GPRnopc:$src2, imm16_31:$sh)),
4428                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4429 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4430                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4431                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4432
4433 //===----------------------------------------------------------------------===//
4434 // CRC Instructions
4435 //
4436 // Polynomials:
4437 // + CRC32{B,H,W}       0x04C11DB7
4438 // + CRC32C{B,H,W}      0x1EDC6F41
4439 //
4440
4441 class AI_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
4442   : AInoP<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm), MiscFrm, NoItinerary,
4443                !strconcat("crc32", suffix), "\t$Rd, $Rn, $Rm",
4444                [(set GPRnopc:$Rd, (builtin GPRnopc:$Rn, GPRnopc:$Rm))]>,
4445                Requires<[IsARM, HasV8, HasCRC]> {
4446   bits<4> Rd;
4447   bits<4> Rn;
4448   bits<4> Rm;
4449
4450   let Inst{31-28} = 0b1110;
4451   let Inst{27-23} = 0b00010;
4452   let Inst{22-21} = sz;
4453   let Inst{20}    = 0;
4454   let Inst{19-16} = Rn;
4455   let Inst{15-12} = Rd;
4456   let Inst{11-10} = 0b00;
4457   let Inst{9}     = C;
4458   let Inst{8}     = 0;
4459   let Inst{7-4}   = 0b0100;
4460   let Inst{3-0}   = Rm;
4461
4462   let Unpredictable{11-8} = 0b1101;
4463 }
4464
4465 def CRC32B  : AI_crc32<0, 0b00, "b", int_arm_crc32b>;
4466 def CRC32CB : AI_crc32<1, 0b00, "cb", int_arm_crc32cb>;
4467 def CRC32H  : AI_crc32<0, 0b01, "h", int_arm_crc32h>;
4468 def CRC32CH : AI_crc32<1, 0b01, "ch", int_arm_crc32ch>;
4469 def CRC32W  : AI_crc32<0, 0b10, "w", int_arm_crc32w>;
4470 def CRC32CW : AI_crc32<1, 0b10, "cw", int_arm_crc32cw>;
4471
4472 //===----------------------------------------------------------------------===//
4473 // ARMv8.1a Privilege Access Never extension
4474 //
4475 // SETPAN #imm1
4476
4477 def SETPAN : AInoP<(outs), (ins imm0_1:$imm), MiscFrm, NoItinerary, "setpan",
4478                 "\t$imm", []>, Requires<[IsARM, HasV8, HasV8_1a]> {
4479   bits<1> imm;
4480
4481   let Inst{31-28} = 0b1111;
4482   let Inst{27-20} = 0b00010001;
4483   let Inst{19-16} = 0b0000;
4484   let Inst{15-10} = 0b000000;
4485   let Inst{9} = imm;
4486   let Inst{8} = 0b0;
4487   let Inst{7-4} = 0b0000;
4488   let Inst{3-0} = 0b0000;
4489
4490   let Unpredictable{19-16} = 0b1111;
4491   let Unpredictable{15-10} = 0b111111;
4492   let Unpredictable{8} = 0b1;
4493   let Unpredictable{3-0} = 0b1111;
4494 }
4495
4496 //===----------------------------------------------------------------------===//
4497 //  Comparison Instructions...
4498 //
4499
4500 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4501                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr, ARMcmp>;
4502
4503 // ARMcmpZ can re-use the above instruction definitions.
4504 def : ARMPat<(ARMcmpZ GPR:$src, mod_imm:$imm),
4505              (CMPri   GPR:$src, mod_imm:$imm)>;
4506 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4507              (CMPrr   GPR:$src, GPR:$rhs)>;
4508 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4509              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4510 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4511              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4512
4513 // CMN register-integer
4514 let isCompare = 1, Defs = [CPSR] in {
4515 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, mod_imm:$imm), DPFrm, IIC_iCMPi,
4516                 "cmn", "\t$Rn, $imm",
4517                 [(ARMcmn GPR:$Rn, mod_imm:$imm)]>,
4518                 Sched<[WriteCMP, ReadALU]> {
4519   bits<4> Rn;
4520   bits<12> imm;
4521   let Inst{25} = 1;
4522   let Inst{20} = 1;
4523   let Inst{19-16} = Rn;
4524   let Inst{15-12} = 0b0000;
4525   let Inst{11-0} = imm;
4526
4527   let Unpredictable{15-12} = 0b1111;
4528 }
4529
4530 // CMN register-register/shift
4531 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4532                  "cmn", "\t$Rn, $Rm",
4533                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4534                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4535   bits<4> Rn;
4536   bits<4> Rm;
4537   let isCommutable = 1;
4538   let Inst{25} = 0;
4539   let Inst{20} = 1;
4540   let Inst{19-16} = Rn;
4541   let Inst{15-12} = 0b0000;
4542   let Inst{11-4} = 0b00000000;
4543   let Inst{3-0} = Rm;
4544
4545   let Unpredictable{15-12} = 0b1111;
4546 }
4547
4548 def CMNzrsi : AI1<0b1011, (outs),
4549                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4550                   "cmn", "\t$Rn, $shift",
4551                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4552                     GPR:$Rn, so_reg_imm:$shift)]>,
4553                     Sched<[WriteCMPsi, ReadALU]> {
4554   bits<4> Rn;
4555   bits<12> shift;
4556   let Inst{25} = 0;
4557   let Inst{20} = 1;
4558   let Inst{19-16} = Rn;
4559   let Inst{15-12} = 0b0000;
4560   let Inst{11-5} = shift{11-5};
4561   let Inst{4} = 0;
4562   let Inst{3-0} = shift{3-0};
4563
4564   let Unpredictable{15-12} = 0b1111;
4565 }
4566
4567 def CMNzrsr : AI1<0b1011, (outs),
4568                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4569                   "cmn", "\t$Rn, $shift",
4570                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4571                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4572                     Sched<[WriteCMPsr, ReadALU]> {
4573   bits<4> Rn;
4574   bits<12> shift;
4575   let Inst{25} = 0;
4576   let Inst{20} = 1;
4577   let Inst{19-16} = Rn;
4578   let Inst{15-12} = 0b0000;
4579   let Inst{11-8} = shift{11-8};
4580   let Inst{7} = 0;
4581   let Inst{6-5} = shift{6-5};
4582   let Inst{4} = 1;
4583   let Inst{3-0} = shift{3-0};
4584
4585   let Unpredictable{15-12} = 0b1111;
4586 }
4587
4588 }
4589
4590 def : ARMPat<(ARMcmp  GPR:$src, mod_imm_neg:$imm),
4591              (CMNri   GPR:$src, mod_imm_neg:$imm)>;
4592
4593 def : ARMPat<(ARMcmpZ GPR:$src, mod_imm_neg:$imm),
4594              (CMNri   GPR:$src, mod_imm_neg:$imm)>;
4595
4596 // Note that TST/TEQ don't set all the same flags that CMP does!
4597 defm TST  : AI1_cmp_irs<0b1000, "tst",
4598                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4599                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1,
4600                       "DecodeTSTInstruction">;
4601 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4602                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4603                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4604
4605 // Pseudo i64 compares for some floating point compares.
4606 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4607     Defs = [CPSR] in {
4608 def BCCi64 : PseudoInst<(outs),
4609     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4610      IIC_Br,
4611     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4612     Sched<[WriteBr]>;
4613
4614 def BCCZi64 : PseudoInst<(outs),
4615      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4616     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4617     Sched<[WriteBr]>;
4618 } // usesCustomInserter
4619
4620
4621 // Conditional moves
4622 let hasSideEffects = 0 in {
4623
4624 let isCommutable = 1, isSelect = 1 in
4625 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4626                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4627                            4, IIC_iCMOVr,
4628                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4629                                                    cmovpred:$p))]>,
4630              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4631
4632 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4633                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4634                             4, IIC_iCMOVsr,
4635                             [(set GPR:$Rd,
4636                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4637                                            cmovpred:$p))]>,
4638       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4639 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4640                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4641                            4, IIC_iCMOVsr,
4642   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4643                             cmovpred:$p))]>,
4644       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4645
4646
4647 let isMoveImm = 1 in
4648 def MOVCCi16
4649     : ARMPseudoInst<(outs GPR:$Rd),
4650                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4651                     4, IIC_iMOVi,
4652                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4653                                             cmovpred:$p))]>,
4654       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4655       Sched<[WriteALU]>;
4656
4657 let isMoveImm = 1 in
4658 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4659                            (ins GPR:$false, mod_imm:$imm, cmovpred:$p),
4660                            4, IIC_iCMOVi,
4661                            [(set GPR:$Rd, (ARMcmov GPR:$false, mod_imm:$imm,
4662                                                    cmovpred:$p))]>,
4663       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4664
4665 // Two instruction predicate mov immediate.
4666 let isMoveImm = 1 in
4667 def MOVCCi32imm
4668     : ARMPseudoInst<(outs GPR:$Rd),
4669                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4670                     8, IIC_iCMOVix2,
4671                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4672                                             cmovpred:$p))]>,
4673       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4674
4675 let isMoveImm = 1 in
4676 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4677                            (ins GPR:$false, mod_imm:$imm, cmovpred:$p),
4678                            4, IIC_iCMOVi,
4679                            [(set GPR:$Rd, (ARMcmov GPR:$false, mod_imm_not:$imm,
4680                                                    cmovpred:$p))]>,
4681                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4682
4683 } // hasSideEffects
4684
4685
4686 //===----------------------------------------------------------------------===//
4687 // Atomic operations intrinsics
4688 //
4689
4690 def MemBarrierOptOperand : AsmOperandClass {
4691   let Name = "MemBarrierOpt";
4692   let ParserMethod = "parseMemBarrierOptOperand";
4693 }
4694 def memb_opt : Operand<i32> {
4695   let PrintMethod = "printMemBOption";
4696   let ParserMatchClass = MemBarrierOptOperand;
4697   let DecoderMethod = "DecodeMemBarrierOption";
4698 }
4699
4700 def InstSyncBarrierOptOperand : AsmOperandClass {
4701   let Name = "InstSyncBarrierOpt";
4702   let ParserMethod = "parseInstSyncBarrierOptOperand";
4703 }
4704 def instsyncb_opt : Operand<i32> {
4705   let PrintMethod = "printInstSyncBOption";
4706   let ParserMatchClass = InstSyncBarrierOptOperand;
4707   let DecoderMethod = "DecodeInstSyncBarrierOption";
4708 }
4709
4710 // Memory barriers protect the atomic sequences
4711 let hasSideEffects = 1 in {
4712 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4713                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4714                 Requires<[IsARM, HasDB]> {
4715   bits<4> opt;
4716   let Inst{31-4} = 0xf57ff05;
4717   let Inst{3-0} = opt;
4718 }
4719
4720 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4721                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4722                 Requires<[IsARM, HasDB]> {
4723   bits<4> opt;
4724   let Inst{31-4} = 0xf57ff04;
4725   let Inst{3-0} = opt;
4726 }
4727
4728 // ISB has only full system option
4729 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4730                 "isb", "\t$opt", [(int_arm_isb (i32 imm0_15:$opt))]>,
4731                 Requires<[IsARM, HasDB]> {
4732   bits<4> opt;
4733   let Inst{31-4} = 0xf57ff06;
4734   let Inst{3-0} = opt;
4735 }
4736 }
4737
4738 let usesCustomInserter = 1, Defs = [CPSR] in {
4739
4740 // Pseudo instruction that combines movs + predicated rsbmi
4741 // to implement integer ABS
4742   def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4743 }
4744
4745 let usesCustomInserter = 1 in {
4746     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4747       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4748       NoItinerary,
4749       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4750 }
4751
4752 let hasPostISelHook = 1, Constraints = "$newdst = $dst, $newsrc = $src" in {
4753     // %newsrc, %newdst = MEMCPY %dst, %src, N, ...N scratch regs...
4754     // Copies N registers worth of memory from address %src to address %dst
4755     // and returns the incremented addresses.  N scratch register will
4756     // be attached for the copy to use.
4757     def MEMCPY : PseudoInst<
4758       (outs GPR:$newdst, GPR:$newsrc),
4759       (ins GPR:$dst, GPR:$src, i32imm:$nreg, variable_ops),
4760       NoItinerary,
4761       [(set GPR:$newdst, GPR:$newsrc,
4762             (ARMmemcopy GPR:$dst, GPR:$src, imm:$nreg))]>;
4763 }
4764
4765 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4766   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4767 }]>;
4768
4769 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4770   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4771 }]>;
4772
4773 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4774   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4775 }]>;
4776
4777 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4778                       (int_arm_strex node:$val, node:$ptr), [{
4779   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4780 }]>;
4781
4782 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4783                       (int_arm_strex node:$val, node:$ptr), [{
4784   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4785 }]>;
4786
4787 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4788                       (int_arm_strex node:$val, node:$ptr), [{
4789   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4790 }]>;
4791
4792 def ldaex_1 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4793   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4794 }]>;
4795
4796 def ldaex_2 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4797   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4798 }]>;
4799
4800 def ldaex_4 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4801   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4802 }]>;
4803
4804 def stlex_1 : PatFrag<(ops node:$val, node:$ptr),
4805                       (int_arm_stlex node:$val, node:$ptr), [{
4806   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4807 }]>;
4808
4809 def stlex_2 : PatFrag<(ops node:$val, node:$ptr),
4810                       (int_arm_stlex node:$val, node:$ptr), [{
4811   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4812 }]>;
4813
4814 def stlex_4 : PatFrag<(ops node:$val, node:$ptr),
4815                       (int_arm_stlex node:$val, node:$ptr), [{
4816   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4817 }]>;
4818
4819 let mayLoad = 1 in {
4820 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4821                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4822                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4823 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4824                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4825                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4826 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4827                      NoItinerary, "ldrex", "\t$Rt, $addr",
4828                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4829 let hasExtraDefRegAllocReq = 1 in
4830 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4831                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4832   let DecoderMethod = "DecodeDoubleRegLoad";
4833 }
4834
4835 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4836                      NoItinerary, "ldaexb", "\t$Rt, $addr",
4837                      [(set GPR:$Rt, (ldaex_1 addr_offset_none:$addr))]>;
4838 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4839                      NoItinerary, "ldaexh", "\t$Rt, $addr",
4840                     [(set GPR:$Rt, (ldaex_2 addr_offset_none:$addr))]>;
4841 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4842                      NoItinerary, "ldaex", "\t$Rt, $addr",
4843                     [(set GPR:$Rt, (ldaex_4 addr_offset_none:$addr))]>;
4844 let hasExtraDefRegAllocReq = 1 in
4845 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4846                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4847   let DecoderMethod = "DecodeDoubleRegLoad";
4848 }
4849 }
4850
4851 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4852 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4853                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4854                     [(set GPR:$Rd, (strex_1 GPR:$Rt,
4855                                             addr_offset_none:$addr))]>;
4856 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4857                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4858                     [(set GPR:$Rd, (strex_2 GPR:$Rt,
4859                                             addr_offset_none:$addr))]>;
4860 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4861                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4862                     [(set GPR:$Rd, (strex_4 GPR:$Rt,
4863                                             addr_offset_none:$addr))]>;
4864 let hasExtraSrcRegAllocReq = 1 in
4865 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4866                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4867                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4868   let DecoderMethod = "DecodeDoubleRegStore";
4869 }
4870 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4871                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4872                     [(set GPR:$Rd,
4873                           (stlex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4874 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4875                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4876                     [(set GPR:$Rd,
4877                           (stlex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4878 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4879                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4880                     [(set GPR:$Rd,
4881                           (stlex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4882 let hasExtraSrcRegAllocReq = 1 in
4883 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4884                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4885                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4886   let DecoderMethod = "DecodeDoubleRegStore";
4887 }
4888 }
4889
4890 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4891                 [(int_arm_clrex)]>,
4892             Requires<[IsARM, HasV6K]>  {
4893   let Inst{31-0} = 0b11110101011111111111000000011111;
4894 }
4895
4896 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4897              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4898 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4899              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4900
4901 def : ARMPat<(stlex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4902              (STLEXB GPR:$Rt, addr_offset_none:$addr)>;
4903 def : ARMPat<(stlex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4904              (STLEXH GPR:$Rt, addr_offset_none:$addr)>;
4905
4906 class acquiring_load<PatFrag base>
4907   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
4908   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4909   return isAcquireOrStronger(Ordering);
4910 }]>;
4911
4912 def atomic_load_acquire_8  : acquiring_load<atomic_load_8>;
4913 def atomic_load_acquire_16 : acquiring_load<atomic_load_16>;
4914 def atomic_load_acquire_32 : acquiring_load<atomic_load_32>;
4915
4916 class releasing_store<PatFrag base>
4917   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
4918   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4919   return isReleaseOrStronger(Ordering);
4920 }]>;
4921
4922 def atomic_store_release_8  : releasing_store<atomic_store_8>;
4923 def atomic_store_release_16 : releasing_store<atomic_store_16>;
4924 def atomic_store_release_32 : releasing_store<atomic_store_32>;
4925
4926 let AddedComplexity = 8 in {
4927   def : ARMPat<(atomic_load_acquire_8 addr_offset_none:$addr),  (LDAB addr_offset_none:$addr)>;
4928   def : ARMPat<(atomic_load_acquire_16 addr_offset_none:$addr), (LDAH addr_offset_none:$addr)>;
4929   def : ARMPat<(atomic_load_acquire_32 addr_offset_none:$addr), (LDA  addr_offset_none:$addr)>;
4930   def : ARMPat<(atomic_store_release_8 addr_offset_none:$addr, GPR:$val),  (STLB GPR:$val, addr_offset_none:$addr)>;
4931   def : ARMPat<(atomic_store_release_16 addr_offset_none:$addr, GPR:$val), (STLH GPR:$val, addr_offset_none:$addr)>;
4932   def : ARMPat<(atomic_store_release_32 addr_offset_none:$addr, GPR:$val), (STL  GPR:$val, addr_offset_none:$addr)>;
4933 }
4934
4935 // SWP/SWPB are deprecated in V6/V7 and optional in v7VE.
4936 // FIXME Use InstAlias to generate LDREX/STREX pairs instead.
4937 let mayLoad = 1, mayStore = 1 in {
4938 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4939                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4940                 Requires<[IsARM,PreV8]>;
4941 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4942                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4943                 Requires<[IsARM,PreV8]>;
4944 }
4945
4946 //===----------------------------------------------------------------------===//
4947 // Coprocessor Instructions.
4948 //
4949
4950 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4951             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4952             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4953             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4954                           imm:$CRm, imm:$opc2)]>,
4955             Requires<[IsARM,PreV8]> {
4956   bits<4> opc1;
4957   bits<4> CRn;
4958   bits<4> CRd;
4959   bits<4> cop;
4960   bits<3> opc2;
4961   bits<4> CRm;
4962
4963   let Inst{3-0}   = CRm;
4964   let Inst{4}     = 0;
4965   let Inst{7-5}   = opc2;
4966   let Inst{11-8}  = cop;
4967   let Inst{15-12} = CRd;
4968   let Inst{19-16} = CRn;
4969   let Inst{23-20} = opc1;
4970 }
4971
4972 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4973                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4974                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4975                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4976                               imm:$CRm, imm:$opc2)]>,
4977                Requires<[IsARM,PreV8]> {
4978   let Inst{31-28} = 0b1111;
4979   bits<4> opc1;
4980   bits<4> CRn;
4981   bits<4> CRd;
4982   bits<4> cop;
4983   bits<3> opc2;
4984   bits<4> CRm;
4985
4986   let Inst{3-0}   = CRm;
4987   let Inst{4}     = 0;
4988   let Inst{7-5}   = opc2;
4989   let Inst{11-8}  = cop;
4990   let Inst{15-12} = CRd;
4991   let Inst{19-16} = CRn;
4992   let Inst{23-20} = opc1;
4993 }
4994
4995 class ACI<dag oops, dag iops, string opc, string asm,
4996             list<dag> pattern, IndexMode im = IndexModeNone>
4997   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4998       opc, asm, "", pattern> {
4999   let Inst{27-25} = 0b110;
5000 }
5001 class ACInoP<dag oops, dag iops, string opc, string asm,
5002           list<dag> pattern, IndexMode im = IndexModeNone>
5003   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
5004          opc, asm, "", pattern> {
5005   let Inst{31-28} = 0b1111;
5006   let Inst{27-25} = 0b110;
5007 }
5008 multiclass LdStCop<bit load, bit Dbit, string asm, list<dag> pattern> {
5009   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
5010                     asm, "\t$cop, $CRd, $addr", pattern> {
5011     bits<13> addr;
5012     bits<4> cop;
5013     bits<4> CRd;
5014     let Inst{24} = 1; // P = 1
5015     let Inst{23} = addr{8};
5016     let Inst{22} = Dbit;
5017     let Inst{21} = 0; // W = 0
5018     let Inst{20} = load;
5019     let Inst{19-16} = addr{12-9};
5020     let Inst{15-12} = CRd;
5021     let Inst{11-8} = cop;
5022     let Inst{7-0} = addr{7-0};
5023     let DecoderMethod = "DecodeCopMemInstruction";
5024   }
5025   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
5026                  asm, "\t$cop, $CRd, $addr!", [], IndexModePre> {
5027     bits<13> addr;
5028     bits<4> cop;
5029     bits<4> CRd;
5030     let Inst{24} = 1; // P = 1
5031     let Inst{23} = addr{8};
5032     let Inst{22} = Dbit;
5033     let Inst{21} = 1; // W = 1
5034     let Inst{20} = load;
5035     let Inst{19-16} = addr{12-9};
5036     let Inst{15-12} = CRd;
5037     let Inst{11-8} = cop;
5038     let Inst{7-0} = addr{7-0};
5039     let DecoderMethod = "DecodeCopMemInstruction";
5040   }
5041   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5042                               postidx_imm8s4:$offset),
5043                  asm, "\t$cop, $CRd, $addr, $offset", [], IndexModePost> {
5044     bits<9> offset;
5045     bits<4> addr;
5046     bits<4> cop;
5047     bits<4> CRd;
5048     let Inst{24} = 0; // P = 0
5049     let Inst{23} = offset{8};
5050     let Inst{22} = Dbit;
5051     let Inst{21} = 1; // W = 1
5052     let Inst{20} = load;
5053     let Inst{19-16} = addr;
5054     let Inst{15-12} = CRd;
5055     let Inst{11-8} = cop;
5056     let Inst{7-0} = offset{7-0};
5057     let DecoderMethod = "DecodeCopMemInstruction";
5058   }
5059   def _OPTION : ACI<(outs),
5060                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5061                          coproc_option_imm:$option),
5062       asm, "\t$cop, $CRd, $addr, $option", []> {
5063     bits<8> option;
5064     bits<4> addr;
5065     bits<4> cop;
5066     bits<4> CRd;
5067     let Inst{24} = 0; // P = 0
5068     let Inst{23} = 1; // U = 1
5069     let Inst{22} = Dbit;
5070     let Inst{21} = 0; // W = 0
5071     let Inst{20} = load;
5072     let Inst{19-16} = addr;
5073     let Inst{15-12} = CRd;
5074     let Inst{11-8} = cop;
5075     let Inst{7-0} = option;
5076     let DecoderMethod = "DecodeCopMemInstruction";
5077   }
5078 }
5079 multiclass LdSt2Cop<bit load, bit Dbit, string asm, list<dag> pattern> {
5080   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
5081                        asm, "\t$cop, $CRd, $addr", pattern> {
5082     bits<13> addr;
5083     bits<4> cop;
5084     bits<4> CRd;
5085     let Inst{24} = 1; // P = 1
5086     let Inst{23} = addr{8};
5087     let Inst{22} = Dbit;
5088     let Inst{21} = 0; // W = 0
5089     let Inst{20} = load;
5090     let Inst{19-16} = addr{12-9};
5091     let Inst{15-12} = CRd;
5092     let Inst{11-8} = cop;
5093     let Inst{7-0} = addr{7-0};
5094     let DecoderMethod = "DecodeCopMemInstruction";
5095   }
5096   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
5097                     asm, "\t$cop, $CRd, $addr!", [], IndexModePre> {
5098     bits<13> addr;
5099     bits<4> cop;
5100     bits<4> CRd;
5101     let Inst{24} = 1; // P = 1
5102     let Inst{23} = addr{8};
5103     let Inst{22} = Dbit;
5104     let Inst{21} = 1; // W = 1
5105     let Inst{20} = load;
5106     let Inst{19-16} = addr{12-9};
5107     let Inst{15-12} = CRd;
5108     let Inst{11-8} = cop;
5109     let Inst{7-0} = addr{7-0};
5110     let DecoderMethod = "DecodeCopMemInstruction";
5111   }
5112   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5113                                  postidx_imm8s4:$offset),
5114                  asm, "\t$cop, $CRd, $addr, $offset", [], IndexModePost> {
5115     bits<9> offset;
5116     bits<4> addr;
5117     bits<4> cop;
5118     bits<4> CRd;
5119     let Inst{24} = 0; // P = 0
5120     let Inst{23} = offset{8};
5121     let Inst{22} = Dbit;
5122     let Inst{21} = 1; // W = 1
5123     let Inst{20} = load;
5124     let Inst{19-16} = addr;
5125     let Inst{15-12} = CRd;
5126     let Inst{11-8} = cop;
5127     let Inst{7-0} = offset{7-0};
5128     let DecoderMethod = "DecodeCopMemInstruction";
5129   }
5130   def _OPTION : ACInoP<(outs),
5131                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5132                             coproc_option_imm:$option),
5133       asm, "\t$cop, $CRd, $addr, $option", []> {
5134     bits<8> option;
5135     bits<4> addr;
5136     bits<4> cop;
5137     bits<4> CRd;
5138     let Inst{24} = 0; // P = 0
5139     let Inst{23} = 1; // U = 1
5140     let Inst{22} = Dbit;
5141     let Inst{21} = 0; // W = 0
5142     let Inst{20} = load;
5143     let Inst{19-16} = addr;
5144     let Inst{15-12} = CRd;
5145     let Inst{11-8} = cop;
5146     let Inst{7-0} = option;
5147     let DecoderMethod = "DecodeCopMemInstruction";
5148   }
5149 }
5150
5151 defm LDC   : LdStCop <1, 0, "ldc", [(int_arm_ldc imm:$cop, imm:$CRd, addrmode5:$addr)]>;
5152 defm LDCL  : LdStCop <1, 1, "ldcl", [(int_arm_ldcl imm:$cop, imm:$CRd, addrmode5:$addr)]>;
5153 defm LDC2  : LdSt2Cop<1, 0, "ldc2", [(int_arm_ldc2 imm:$cop, imm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5154 defm LDC2L : LdSt2Cop<1, 1, "ldc2l", [(int_arm_ldc2l imm:$cop, imm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5155
5156 defm STC   : LdStCop <0, 0, "stc", [(int_arm_stc imm:$cop, imm:$CRd, addrmode5:$addr)]>;
5157 defm STCL  : LdStCop <0, 1, "stcl", [(int_arm_stcl imm:$cop, imm:$CRd, addrmode5:$addr)]>;
5158 defm STC2  : LdSt2Cop<0, 0, "stc2", [(int_arm_stc2 imm:$cop, imm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5159 defm STC2L : LdSt2Cop<0, 1, "stc2l", [(int_arm_stc2l imm:$cop, imm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5160
5161 //===----------------------------------------------------------------------===//
5162 // Move between coprocessor and ARM core register.
5163 //
5164
5165 class MovRCopro<string opc, bit direction, dag oops, dag iops,
5166                 list<dag> pattern>
5167   : ABI<0b1110, oops, iops, NoItinerary, opc,
5168         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
5169   let Inst{20} = direction;
5170   let Inst{4} = 1;
5171
5172   bits<4> Rt;
5173   bits<4> cop;
5174   bits<3> opc1;
5175   bits<3> opc2;
5176   bits<4> CRm;
5177   bits<4> CRn;
5178
5179   let Inst{15-12} = Rt;
5180   let Inst{11-8}  = cop;
5181   let Inst{23-21} = opc1;
5182   let Inst{7-5}   = opc2;
5183   let Inst{3-0}   = CRm;
5184   let Inst{19-16} = CRn;
5185 }
5186
5187 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
5188                     (outs),
5189                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5190                          c_imm:$CRm, imm0_7:$opc2),
5191                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
5192                                   imm:$CRm, imm:$opc2)]>,
5193                     ComplexDeprecationPredicate<"MCR">;
5194 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
5195                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5196                         c_imm:$CRm, 0, pred:$p)>;
5197 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
5198                     (outs GPRwithAPSR:$Rt),
5199                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
5200                          imm0_7:$opc2), []>;
5201 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
5202                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
5203                         c_imm:$CRm, 0, pred:$p)>;
5204
5205 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
5206              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
5207
5208 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
5209                  list<dag> pattern>
5210   : ABXI<0b1110, oops, iops, NoItinerary,
5211          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
5212   let Inst{31-24} = 0b11111110;
5213   let Inst{20} = direction;
5214   let Inst{4} = 1;
5215
5216   bits<4> Rt;
5217   bits<4> cop;
5218   bits<3> opc1;
5219   bits<3> opc2;
5220   bits<4> CRm;
5221   bits<4> CRn;
5222
5223   let Inst{15-12} = Rt;
5224   let Inst{11-8}  = cop;
5225   let Inst{23-21} = opc1;
5226   let Inst{7-5}   = opc2;
5227   let Inst{3-0}   = CRm;
5228   let Inst{19-16} = CRn;
5229 }
5230
5231 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
5232                       (outs),
5233                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5234                            c_imm:$CRm, imm0_7:$opc2),
5235                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
5236                                      imm:$CRm, imm:$opc2)]>,
5237                       Requires<[IsARM,PreV8]>;
5238 def : ARMInstAlias<"mcr2 $cop, $opc1, $Rt, $CRn, $CRm",
5239                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5240                          c_imm:$CRm, 0)>;
5241 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
5242                       (outs GPRwithAPSR:$Rt),
5243                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
5244                            imm0_7:$opc2), []>,
5245                       Requires<[IsARM,PreV8]>;
5246 def : ARMInstAlias<"mrc2 $cop, $opc1, $Rt, $CRn, $CRm",
5247                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
5248                          c_imm:$CRm, 0)>;
5249
5250 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
5251                               imm:$CRm, imm:$opc2),
5252                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
5253
5254 class MovRRCopro<string opc, bit direction, dag oops, dag iops, list<dag>
5255                  pattern = []>
5256   : ABI<0b1100, oops, iops, NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm",
5257         pattern> {
5258
5259   let Inst{23-21} = 0b010;
5260   let Inst{20} = direction;
5261
5262   bits<4> Rt;
5263   bits<4> Rt2;
5264   bits<4> cop;
5265   bits<4> opc1;
5266   bits<4> CRm;
5267
5268   let Inst{15-12} = Rt;
5269   let Inst{19-16} = Rt2;
5270   let Inst{11-8}  = cop;
5271   let Inst{7-4}   = opc1;
5272   let Inst{3-0}   = CRm;
5273 }
5274
5275 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
5276                       (outs), (ins p_imm:$cop, imm0_15:$opc1, GPRnopc:$Rt,
5277                       GPRnopc:$Rt2, c_imm:$CRm),
5278                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
5279                                      GPRnopc:$Rt2, imm:$CRm)]>;
5280 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */,
5281                       (outs GPRnopc:$Rt, GPRnopc:$Rt2),
5282                       (ins p_imm:$cop, imm0_15:$opc1, c_imm:$CRm), []>;
5283
5284 class MovRRCopro2<string opc, bit direction, dag oops, dag iops,
5285                   list<dag> pattern = []>
5286   : ABXI<0b1100, oops, iops, NoItinerary,
5287          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern>,
5288     Requires<[IsARM,PreV8]> {
5289   let Inst{31-28} = 0b1111;
5290   let Inst{23-21} = 0b010;
5291   let Inst{20} = direction;
5292
5293   bits<4> Rt;
5294   bits<4> Rt2;
5295   bits<4> cop;
5296   bits<4> opc1;
5297   bits<4> CRm;
5298
5299   let Inst{15-12} = Rt;
5300   let Inst{19-16} = Rt2;
5301   let Inst{11-8}  = cop;
5302   let Inst{7-4}   = opc1;
5303   let Inst{3-0}   = CRm;
5304
5305   let DecoderMethod = "DecoderForMRRC2AndMCRR2";
5306 }
5307
5308 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
5309                         (outs), (ins p_imm:$cop, imm0_15:$opc1, GPRnopc:$Rt,
5310                         GPRnopc:$Rt2, c_imm:$CRm),
5311                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
5312                                         GPRnopc:$Rt2, imm:$CRm)]>;
5313
5314 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */,
5315                        (outs GPRnopc:$Rt, GPRnopc:$Rt2),
5316                        (ins p_imm:$cop, imm0_15:$opc1, c_imm:$CRm), []>;
5317
5318 //===----------------------------------------------------------------------===//
5319 // Move between special register and ARM core register
5320 //
5321
5322 // Move to ARM core register from Special Register
5323 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5324               "mrs", "\t$Rd, apsr", []> {
5325   bits<4> Rd;
5326   let Inst{23-16} = 0b00001111;
5327   let Unpredictable{19-17} = 0b111;
5328
5329   let Inst{15-12} = Rd;
5330
5331   let Inst{11-0} = 0b000000000000;
5332   let Unpredictable{11-0} = 0b110100001111;
5333 }
5334
5335 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p), 0>,
5336          Requires<[IsARM]>;
5337
5338 // The MRSsys instruction is the MRS instruction from the ARM ARM,
5339 // section B9.3.9, with the R bit set to 1.
5340 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5341                  "mrs", "\t$Rd, spsr", []> {
5342   bits<4> Rd;
5343   let Inst{23-16} = 0b01001111;
5344   let Unpredictable{19-16} = 0b1111;
5345
5346   let Inst{15-12} = Rd;
5347
5348   let Inst{11-0} = 0b000000000000;
5349   let Unpredictable{11-0} = 0b110100001111;
5350 }
5351
5352 // However, the MRS (banked register) system instruction (ARMv7VE) *does* have a
5353 // separate encoding (distinguished by bit 5.
5354 def MRSbanked : ABI<0b0001, (outs GPRnopc:$Rd), (ins banked_reg:$banked),
5355                     NoItinerary, "mrs", "\t$Rd, $banked", []>,
5356                 Requires<[IsARM, HasVirtualization]> {
5357   bits<6> banked;
5358   bits<4> Rd;
5359
5360   let Inst{23} = 0;
5361   let Inst{22} = banked{5}; // R bit
5362   let Inst{21-20} = 0b00;
5363   let Inst{19-16} = banked{3-0};
5364   let Inst{15-12} = Rd;
5365   let Inst{11-9} = 0b001;
5366   let Inst{8} = banked{4};
5367   let Inst{7-0} = 0b00000000;
5368 }
5369
5370 // Move from ARM core register to Special Register
5371 //
5372 // No need to have both system and application versions of MSR (immediate) or
5373 // MSR (register), the encodings are the same and the assembly parser has no way
5374 // to distinguish between them. The mask operand contains the special register
5375 // (R Bit) in bit 4 and bits 3-0 contains the mask with the fields to be
5376 // accessed in the special register.
5377 let Defs = [CPSR] in
5378 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
5379               "msr", "\t$mask, $Rn", []> {
5380   bits<5> mask;
5381   bits<4> Rn;
5382
5383   let Inst{23} = 0;
5384   let Inst{22} = mask{4}; // R bit
5385   let Inst{21-20} = 0b10;
5386   let Inst{19-16} = mask{3-0};
5387   let Inst{15-12} = 0b1111;
5388   let Inst{11-4} = 0b00000000;
5389   let Inst{3-0} = Rn;
5390 }
5391
5392 let Defs = [CPSR] in
5393 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  mod_imm:$imm), NoItinerary,
5394                "msr", "\t$mask, $imm", []> {
5395   bits<5> mask;
5396   bits<12> imm;
5397
5398   let Inst{23} = 0;
5399   let Inst{22} = mask{4}; // R bit
5400   let Inst{21-20} = 0b10;
5401   let Inst{19-16} = mask{3-0};
5402   let Inst{15-12} = 0b1111;
5403   let Inst{11-0} = imm;
5404 }
5405
5406 // However, the MSR (banked register) system instruction (ARMv7VE) *does* have a
5407 // separate encoding (distinguished by bit 5.
5408 def MSRbanked : ABI<0b0001, (outs), (ins banked_reg:$banked, GPRnopc:$Rn),
5409                     NoItinerary, "msr", "\t$banked, $Rn", []>,
5410                 Requires<[IsARM, HasVirtualization]> {
5411   bits<6> banked;
5412   bits<4> Rn;
5413
5414   let Inst{23} = 0;
5415   let Inst{22} = banked{5}; // R bit
5416   let Inst{21-20} = 0b10;
5417   let Inst{19-16} = banked{3-0};
5418   let Inst{15-12} = 0b1111;
5419   let Inst{11-9} = 0b001;
5420   let Inst{8} = banked{4};
5421   let Inst{7-4} = 0b0000;
5422   let Inst{3-0} = Rn;
5423 }
5424
5425 // Dynamic stack allocation yields a _chkstk for Windows targets.  These calls
5426 // are needed to probe the stack when allocating more than
5427 // 4k bytes in one go. Touching the stack at 4K increments is necessary to
5428 // ensure that the guard pages used by the OS virtual memory manager are
5429 // allocated in correct sequence.
5430 // The main point of having separate instruction are extra unmodelled effects
5431 // (compared to ordinary calls) like stack pointer change.
5432
5433 def win__chkstk : SDNode<"ARMISD::WIN__CHKSTK", SDTNone,
5434                       [SDNPHasChain, SDNPSideEffect]>;
5435 let usesCustomInserter = 1, Uses = [R4], Defs = [R4, SP] in
5436   def WIN__CHKSTK : PseudoInst<(outs), (ins), NoItinerary, [(win__chkstk)]>;
5437
5438 def win__dbzchk : SDNode<"ARMISD::WIN__DBZCHK", SDT_WIN__DBZCHK,
5439                          [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
5440 let usesCustomInserter = 1, Defs = [CPSR] in
5441   def WIN__DBZCHK : PseudoInst<(outs), (ins tGPR:$divisor), NoItinerary,
5442                                [(win__dbzchk tGPR:$divisor)]>;
5443
5444 //===----------------------------------------------------------------------===//
5445 // TLS Instructions
5446 //
5447
5448 // __aeabi_read_tp preserves the registers r1-r3.
5449 // This is a pseudo inst so that we can get the encoding right,
5450 // complete with fixup for the aeabi_read_tp function.
5451 // TPsoft is valid for ARM mode only, in case of Thumb mode a tTPsoft pattern
5452 // is defined in "ARMInstrThumb.td".
5453 let isCall = 1,
5454   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
5455   def TPsoft : ARMPseudoInst<(outs), (ins), 4, IIC_Br,
5456                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
5457 }
5458
5459 //===----------------------------------------------------------------------===//
5460 // SJLJ Exception handling intrinsics
5461 //   eh_sjlj_setjmp() is an instruction sequence to store the return
5462 //   address and save #0 in R0 for the non-longjmp case.
5463 //   Since by its nature we may be coming from some other function to get
5464 //   here, and we're using the stack frame for the containing function to
5465 //   save/restore registers, we can't keep anything live in regs across
5466 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
5467 //   when we get here from a longjmp(). We force everything out of registers
5468 //   except for our own input by listing the relevant registers in Defs. By
5469 //   doing so, we also cause the prologue/epilogue code to actively preserve
5470 //   all of the callee-saved resgisters, which is exactly what we want.
5471 //   A constant value is passed in $val, and we use the location as a scratch.
5472 //
5473 // These are pseudo-instructions and are lowered to individual MC-insts, so
5474 // no encoding information is necessary.
5475 let Defs =
5476   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
5477     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
5478   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5479   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5480                                NoItinerary,
5481                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5482                            Requires<[IsARM, HasVFP2]>;
5483 }
5484
5485 let Defs =
5486   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
5487   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5488   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5489                                    NoItinerary,
5490                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5491                                 Requires<[IsARM, NoVFP]>;
5492 }
5493
5494 // FIXME: Non-IOS version(s)
5495 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5496     Defs = [ R7, LR, SP ] in {
5497 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5498                              NoItinerary,
5499                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5500                                 Requires<[IsARM]>;
5501 }
5502
5503 let isBarrier = 1, hasSideEffects = 1, usesCustomInserter = 1 in
5504 def Int_eh_sjlj_setup_dispatch : PseudoInst<(outs), (ins), NoItinerary,
5505             [(ARMeh_sjlj_setup_dispatch)]>;
5506
5507 // eh.sjlj.dispatchsetup pseudo-instruction.
5508 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5509 // the pseudo is expanded (which happens before any passes that need the
5510 // instruction size).
5511 let isBarrier = 1 in
5512 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5513
5514
5515 //===----------------------------------------------------------------------===//
5516 // Non-Instruction Patterns
5517 //
5518
5519 // ARMv4 indirect branch using (MOVr PC, dst)
5520 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5521   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5522                     4, IIC_Br, [(brind GPR:$dst)],
5523                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5524                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5525
5526 // Large immediate handling.
5527
5528 // 32-bit immediate using two piece mod_imms or movw + movt.
5529 // This is a single pseudo instruction, the benefit is that it can be remat'd
5530 // as a single unit instead of having to handle reg inputs.
5531 // FIXME: Remove this when we can do generalized remat.
5532 let isReMaterializable = 1, isMoveImm = 1 in
5533 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5534                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5535                            Requires<[IsARM]>;
5536
5537 def LDRLIT_ga_abs : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iLoad_i,
5538                                [(set GPR:$dst, (ARMWrapper tglobaladdr:$src))]>,
5539                     Requires<[IsARM, DontUseMovt]>;
5540
5541 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5542 // It also makes it possible to rematerialize the instructions.
5543 // FIXME: Remove this when we can do generalized remat and when machine licm
5544 // can properly the instructions.
5545 let isReMaterializable = 1 in {
5546 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5547                               IIC_iMOVix2addpc,
5548                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5549                         Requires<[IsARM, UseMovt]>;
5550
5551 def LDRLIT_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5552                                  IIC_iLoadiALU,
5553                                  [(set GPR:$dst,
5554                                        (ARMWrapperPIC tglobaladdr:$addr))]>,
5555                       Requires<[IsARM, DontUseMovt]>;
5556
5557 let AddedComplexity = 10 in
5558 def LDRLIT_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5559                               NoItinerary,
5560                               [(set GPR:$dst,
5561                                     (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5562                           Requires<[IsARM, DontUseMovt]>;
5563
5564 let AddedComplexity = 10 in
5565 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5566                                 IIC_iMOVix2ld,
5567                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5568                     Requires<[IsARM, UseMovt]>;
5569 } // isReMaterializable
5570
5571 // The many different faces of TLS access.
5572 def : ARMPat<(ARMWrapper tglobaltlsaddr :$dst),
5573              (MOVi32imm tglobaltlsaddr :$dst)>,
5574       Requires<[IsARM, UseMovt]>;
5575
5576 def : Pat<(ARMWrapper tglobaltlsaddr:$src),
5577           (LDRLIT_ga_abs tglobaltlsaddr:$src)>,
5578       Requires<[IsARM, DontUseMovt]>;
5579
5580 def : Pat<(ARMWrapperPIC tglobaltlsaddr:$addr),
5581           (MOV_ga_pcrel tglobaltlsaddr:$addr)>, Requires<[IsARM, UseMovt]>;
5582
5583 def : Pat<(ARMWrapperPIC tglobaltlsaddr:$addr),
5584           (LDRLIT_ga_pcrel tglobaltlsaddr:$addr)>,
5585       Requires<[IsARM, DontUseMovt]>;
5586 let AddedComplexity = 10 in
5587 def : Pat<(load (ARMWrapperPIC tglobaltlsaddr:$addr)),
5588           (MOV_ga_pcrel_ldr tglobaltlsaddr:$addr)>,
5589       Requires<[IsARM, UseMovt]>;
5590
5591
5592 // ConstantPool, GlobalAddress, and JumpTable
5593 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5594 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5595             Requires<[IsARM, UseMovt]>;
5596 def : ARMPat<(ARMWrapper texternalsym :$dst), (MOVi32imm texternalsym :$dst)>,
5597             Requires<[IsARM, UseMovt]>;
5598 def : ARMPat<(ARMWrapperJT tjumptable:$dst),
5599              (LEApcrelJT tjumptable:$dst)>;
5600
5601 // TODO: add,sub,and, 3-instr forms?
5602
5603 // Tail calls. These patterns also apply to Thumb mode.
5604 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5605 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5606 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5607
5608 // Direct calls
5609 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5610 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5611              (BMOVPCB_CALL texternalsym:$func)>;
5612
5613 // zextload i1 -> zextload i8
5614 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5615 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5616
5617 // extload -> zextload
5618 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5619 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5620 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5621 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5622
5623 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5624
5625 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5626 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5627
5628 // smul* and smla*
5629 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5630                  (SMULBB GPR:$a, GPR:$b)>,
5631       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5632 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5633                  (SMULBT GPR:$a, GPR:$b)>,
5634       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5635 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5636                 (SMULTB GPR:$a, GPR:$b)>,
5637       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5638 def : ARMV5MOPat<(add GPR:$acc,
5639                       (mul sext_16_node:$a, sext_16_node:$b)),
5640                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>,
5641       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5642 def : ARMV5MOPat<(add GPR:$acc,
5643                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5644                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>,
5645       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5646 def : ARMV5MOPat<(add GPR:$acc,
5647                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5648                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>,
5649       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5650
5651 // Pre-v7 uses MCR for synchronization barriers.
5652 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5653          Requires<[IsARM, HasV6]>;
5654
5655 // SXT/UXT with no rotate
5656 let AddedComplexity = 16 in {
5657 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5658 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5659 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5660 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5661                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5662 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5663                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5664 }
5665
5666 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5667 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5668
5669 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5670                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5671 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5672                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5673
5674 // Atomic load/store patterns
5675 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5676              (LDRBrs ldst_so_reg:$src)>;
5677 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5678              (LDRBi12 addrmode_imm12:$src)>;
5679 def : ARMPat<(atomic_load_16 addrmode3:$src),
5680              (LDRH addrmode3:$src)>;
5681 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5682              (LDRrs ldst_so_reg:$src)>;
5683 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5684              (LDRi12 addrmode_imm12:$src)>;
5685 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5686              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5687 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5688              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5689 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5690              (STRH GPR:$val, addrmode3:$ptr)>;
5691 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5692              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5693 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5694              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5695
5696
5697 //===----------------------------------------------------------------------===//
5698 // Thumb Support
5699 //
5700
5701 include "ARMInstrThumb.td"
5702
5703 //===----------------------------------------------------------------------===//
5704 // Thumb2 Support
5705 //
5706
5707 include "ARMInstrThumb2.td"
5708
5709 //===----------------------------------------------------------------------===//
5710 // Floating Point Support
5711 //
5712
5713 include "ARMInstrVFP.td"
5714
5715 //===----------------------------------------------------------------------===//
5716 // Advanced SIMD (NEON) Support
5717 //
5718
5719 include "ARMInstrNEON.td"
5720
5721 //===----------------------------------------------------------------------===//
5722 // Assembler aliases
5723 //
5724
5725 // Memory barriers
5726 def : InstAlias<"dmb", (DMB 0xf), 0>, Requires<[IsARM, HasDB]>;
5727 def : InstAlias<"dsb", (DSB 0xf), 0>, Requires<[IsARM, HasDB]>;
5728 def : InstAlias<"isb", (ISB 0xf), 0>, Requires<[IsARM, HasDB]>;
5729
5730 // System instructions
5731 def : MnemonicAlias<"swi", "svc">;
5732
5733 // Load / Store Multiple
5734 def : MnemonicAlias<"ldmfd", "ldm">;
5735 def : MnemonicAlias<"ldmia", "ldm">;
5736 def : MnemonicAlias<"ldmea", "ldmdb">;
5737 def : MnemonicAlias<"stmfd", "stmdb">;
5738 def : MnemonicAlias<"stmia", "stm">;
5739 def : MnemonicAlias<"stmea", "stm">;
5740
5741 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT with the
5742 // input operands swapped when the shift amount is zero (i.e., unspecified).
5743 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5744                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p), 0>,
5745         Requires<[IsARM, HasV6]>;
5746 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5747                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rm, GPRnopc:$Rn, 0, pred:$p), 0>,
5748         Requires<[IsARM, HasV6]>;
5749
5750 // PUSH/POP aliases for STM/LDM
5751 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5752 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5753
5754 // SSAT/USAT optional shift operand.
5755 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5756                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5757 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5758                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5759
5760
5761 // Extend instruction optional rotate operand.
5762 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5763                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5764 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5765                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5766 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5767                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5768 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5769                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5770 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5771                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5772 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5773                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5774
5775 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5776                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5777 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5778                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5779 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5780                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5781 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5782                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5783 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5784                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5785 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5786                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5787
5788
5789 // RFE aliases
5790 def : MnemonicAlias<"rfefa", "rfeda">;
5791 def : MnemonicAlias<"rfeea", "rfedb">;
5792 def : MnemonicAlias<"rfefd", "rfeia">;
5793 def : MnemonicAlias<"rfeed", "rfeib">;
5794 def : MnemonicAlias<"rfe", "rfeia">;
5795
5796 // SRS aliases
5797 def : MnemonicAlias<"srsfa", "srsib">;
5798 def : MnemonicAlias<"srsea", "srsia">;
5799 def : MnemonicAlias<"srsfd", "srsdb">;
5800 def : MnemonicAlias<"srsed", "srsda">;
5801 def : MnemonicAlias<"srs", "srsia">;
5802
5803 // QSAX == QSUBADDX
5804 def : MnemonicAlias<"qsubaddx", "qsax">;
5805 // SASX == SADDSUBX
5806 def : MnemonicAlias<"saddsubx", "sasx">;
5807 // SHASX == SHADDSUBX
5808 def : MnemonicAlias<"shaddsubx", "shasx">;
5809 // SHSAX == SHSUBADDX
5810 def : MnemonicAlias<"shsubaddx", "shsax">;
5811 // SSAX == SSUBADDX
5812 def : MnemonicAlias<"ssubaddx", "ssax">;
5813 // UASX == UADDSUBX
5814 def : MnemonicAlias<"uaddsubx", "uasx">;
5815 // UHASX == UHADDSUBX
5816 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5817 // UHSAX == UHSUBADDX
5818 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5819 // UQASX == UQADDSUBX
5820 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5821 // UQSAX == UQSUBADDX
5822 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5823 // USAX == USUBADDX
5824 def : MnemonicAlias<"usubaddx", "usax">;
5825
5826 // "mov Rd, mod_imm_not" can be handled via "mvn" in assembly, just like
5827 // for isel.
5828 def : ARMInstSubst<"mov${s}${p} $Rd, $imm",
5829                    (MVNi rGPR:$Rd, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5830 def : ARMInstSubst<"mvn${s}${p} $Rd, $imm",
5831                    (MOVi rGPR:$Rd, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5832 // Same for AND <--> BIC
5833 def : ARMInstSubst<"bic${s}${p} $Rd, $Rn, $imm",
5834                    (ANDri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm,
5835                           pred:$p, cc_out:$s)>;
5836 def : ARMInstSubst<"bic${s}${p} $Rdn, $imm",
5837                    (ANDri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm,
5838                           pred:$p, cc_out:$s)>;
5839 def : ARMInstSubst<"and${s}${p} $Rd, $Rn, $imm",
5840                    (BICri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm,
5841                           pred:$p, cc_out:$s)>;
5842 def : ARMInstSubst<"and${s}${p} $Rdn, $imm",
5843                    (BICri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm,
5844                           pred:$p, cc_out:$s)>;
5845
5846 // Likewise, "add Rd, mod_imm_neg" -> sub
5847 def : ARMInstSubst<"add${s}${p} $Rd, $Rn, $imm",
5848                  (SUBri GPR:$Rd, GPR:$Rn, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5849 def : ARMInstSubst<"add${s}${p} $Rd, $imm",
5850                  (SUBri GPR:$Rd, GPR:$Rd, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5851 // Likewise, "sub Rd, mod_imm_neg" -> add
5852 def : ARMInstSubst<"sub${s}${p} $Rd, $Rn, $imm",
5853                  (ADDri GPR:$Rd, GPR:$Rn, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5854 def : ARMInstSubst<"sub${s}${p} $Rd, $imm",
5855                  (ADDri GPR:$Rd, GPR:$Rd, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5856
5857
5858 def : ARMInstSubst<"adc${s}${p} $Rd, $Rn, $imm",
5859                  (SBCri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5860 def : ARMInstSubst<"adc${s}${p} $Rdn, $imm",
5861                  (SBCri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5862 def : ARMInstSubst<"sbc${s}${p} $Rd, $Rn, $imm",
5863                  (ADCri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5864 def : ARMInstSubst<"sbc${s}${p} $Rdn, $imm",
5865                  (ADCri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5866
5867 // Same for CMP <--> CMN via mod_imm_neg
5868 def : ARMInstSubst<"cmp${p} $Rd, $imm",
5869                    (CMNri rGPR:$Rd, mod_imm_neg:$imm, pred:$p)>;
5870 def : ARMInstSubst<"cmn${p} $Rd, $imm",
5871                    (CMPri rGPR:$Rd, mod_imm_neg:$imm, pred:$p)>;
5872
5873 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5874 // LSR, ROR, and RRX instructions.
5875 // FIXME: We need C++ parser hooks to map the alias to the MOV
5876 //        encoding. It seems we should be able to do that sort of thing
5877 //        in tblgen, but it could get ugly.
5878 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5879 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5880                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5881                              cc_out:$s)>;
5882 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5883                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5884                              cc_out:$s)>;
5885 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5886                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5887                              cc_out:$s)>;
5888 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5889                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5890                              cc_out:$s)>;
5891 }
5892 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5893                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5894 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5895 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5896                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5897                              cc_out:$s)>;
5898 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5899                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5900                              cc_out:$s)>;
5901 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5902                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5903                              cc_out:$s)>;
5904 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5905                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5906                              cc_out:$s)>;
5907 }
5908
5909 // "neg" is and alias for "rsb rd, rn, #0"
5910 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5911                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5912
5913 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5914 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5915          Requires<[IsARM, NoV6]>;
5916
5917 // MUL/UMLAL/SMLAL/UMULL/SMULL are available on all arches, but
5918 // the instruction definitions need difference constraints pre-v6.
5919 // Use these aliases for the assembly parsing on pre-v6.
5920 def : InstAlias<"mul${s}${p} $Rd, $Rn, $Rm",
5921             (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s), 0>,
5922          Requires<[IsARM, NoV6]>;
5923 def : InstAlias<"mla${s}${p} $Rd, $Rn, $Rm, $Ra",
5924             (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
5925              pred:$p, cc_out:$s), 0>,
5926          Requires<[IsARM, NoV6]>;
5927 def : InstAlias<"smlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5928             (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
5929          Requires<[IsARM, NoV6]>;
5930 def : InstAlias<"umlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5931             (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
5932          Requires<[IsARM, NoV6]>;
5933 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5934             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
5935          Requires<[IsARM, NoV6]>;
5936 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5937             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
5938          Requires<[IsARM, NoV6]>;
5939
5940 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5941 // is discarded.
5942 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>,
5943          ComplexDeprecationPredicate<"IT">;
5944
5945 let mayLoad = 1, mayStore =1, hasSideEffects = 1 in
5946 def SPACE : PseudoInst<(outs GPR:$Rd), (ins i32imm:$size, GPR:$Rn),
5947                        NoItinerary,
5948                        [(set GPR:$Rd, (int_arm_space imm:$size, GPR:$Rn))]>;
5949
5950 //===----------------------------------
5951 // Atomic cmpxchg for -O0
5952 //===----------------------------------
5953
5954 // The fast register allocator used during -O0 inserts spills to cover any VRegs
5955 // live across basic block boundaries. When this happens between an LDXR and an
5956 // STXR it can clear the exclusive monitor, causing all cmpxchg attempts to
5957 // fail.
5958
5959 // Unfortunately, this means we have to have an alternative (expanded
5960 // post-regalloc) path for -O0 compilations. Fortunately this path can be
5961 // significantly more naive than the standard expansion: we conservatively
5962 // assume seq_cst, strong cmpxchg and omit clrex on failure.
5963
5964 let Constraints = "@earlyclobber $Rd,@earlyclobber $status",
5965     mayLoad = 1, mayStore = 1 in {
5966 def CMP_SWAP_8 : PseudoInst<(outs GPR:$Rd, GPR:$status),
5967                             (ins GPR:$addr, GPR:$desired, GPR:$new),
5968                             NoItinerary, []>, Sched<[]>;
5969
5970 def CMP_SWAP_16 : PseudoInst<(outs GPR:$Rd, GPR:$status),
5971                              (ins GPR:$addr, GPR:$desired, GPR:$new),
5972                              NoItinerary, []>, Sched<[]>;
5973
5974 def CMP_SWAP_32 : PseudoInst<(outs GPR:$Rd, GPR:$status),
5975                              (ins GPR:$addr, GPR:$desired, GPR:$new),
5976                              NoItinerary, []>, Sched<[]>;
5977
5978 def CMP_SWAP_64 : PseudoInst<(outs GPRPair:$Rd, GPR:$status),
5979                              (ins GPR:$addr, GPRPair:$desired, GPRPair:$new),
5980                              NoItinerary, []>, Sched<[]>;
5981 }
5982
5983 def CompilerBarrier : PseudoInst<(outs), (ins i32imm:$ordering), NoItinerary,
5984                                  [(atomic_fence imm:$ordering, 0)]> {
5985   let hasSideEffects = 1;
5986   let Size = 0;
5987   let AsmString = "@ COMPILER BARRIER";
5988 }