lib/Target/PowerPC/PPCISelLowering.h

   1 //===-- PPCISelLowering.h - PPC32 DAG Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that PPC uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_POWERPC_PPCISELLOWERING_H
  16 #define LLVM_LIB_TARGET_POWERPC_PPCISELLOWERING_H
  17
  18 #include "PPC.h"
  19 #include "PPCInstrInfo.h"
  20 #include "llvm/CodeGen/CallingConvLower.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineMemOperand.h"
  23 #include "llvm/CodeGen/MachineValueType.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/SelectionDAGNodes.h"
  26 #include "llvm/CodeGen/ValueTypes.h"
  27 #include "llvm/IR/Attributes.h"
  28 #include "llvm/IR/CallingConv.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/InlineAsm.h"
  31 #include "llvm/IR/Metadata.h"
  32 #include "llvm/IR/Type.h"
  33 #include "llvm/Target/TargetLowering.h"
  34 #include <utility>
  35
  36 namespace llvm {
  37
  38   namespace PPCISD {
  39
  40     enum NodeType : unsigned {
  41       // Start the numbering where the builtin ops and target ops leave off.
  42       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  43
  44       /// FSEL - Traditional three-operand fsel node.
  45       ///
  46       FSEL,
  47
  48       /// FCFID - The FCFID instruction, taking an f64 operand and producing
  49       /// and f64 value containing the FP representation of the integer that
  50       /// was temporarily in the f64 operand.
  51       FCFID,
  52
  53       /// Newer FCFID[US] integer-to-floating-point conversion instructions for
  54       /// unsigned integers and single-precision outputs.
  55       FCFIDU, FCFIDS, FCFIDUS,
  56
  57       /// FCTI[D,W]Z - The FCTIDZ and FCTIWZ instructions, taking an f32 or f64
  58       /// operand, producing an f64 value containing the integer representation
  59       /// of that FP value.
  60       FCTIDZ, FCTIWZ,
  61
  62       /// Newer FCTI[D,W]UZ floating-point-to-integer conversion instructions for
  63       /// unsigned integers with round toward zero.
  64       FCTIDUZ, FCTIWUZ,
  65
  66       /// VEXTS, ByteWidth - takes an input in VSFRC and produces an output in
  67       /// VSFRC that is sign-extended from ByteWidth to a 64-byte integer.
  68       VEXTS,
  69
  70       /// Reciprocal estimate instructions (unary FP ops).
  71       FRE, FRSQRTE,
  72
  73       // VMADDFP, VNMSUBFP - The VMADDFP and VNMSUBFP instructions, taking
  74       // three v4f32 operands and producing a v4f32 result.
  75       VMADDFP, VNMSUBFP,
  76
  77       /// VPERM - The PPC VPERM Instruction.
  78       ///
  79       VPERM,
  80
  81       /// XXSPLT - The PPC VSX splat instructions
  82       ///
  83       XXSPLT,
  84
  85       /// XXINSERT - The PPC VSX insert instruction
  86       ///
  87       XXINSERT,
  88
  89       /// XXREVERSE - The PPC VSX reverse instruction
  90       ///
  91       XXREVERSE,
  92
  93       /// VECSHL - The PPC VSX shift left instruction
  94       ///
  95       VECSHL,
  96
  97       /// XXPERMDI - The PPC XXPERMDI instruction
  98       ///
  99       XXPERMDI,
 100
 101       /// The CMPB instruction (takes two operands of i32 or i64).
 102       CMPB,
 103
 104       /// Hi/Lo - These represent the high and low 16-bit parts of a global
 105       /// address respectively.  These nodes have two operands, the first of
 106       /// which must be a TargetGlobalAddress, and the second of which must be a
 107       /// Constant.  Selected naively, these turn into 'lis G+C' and 'li G+C',
 108       /// though these are usually folded into other nodes.
 109       Hi, Lo,
 110
 111       /// The following two target-specific nodes are used for calls through
 112       /// function pointers in the 64-bit SVR4 ABI.
 113
 114       /// OPRC, CHAIN = DYNALLOC(CHAIN, NEGSIZE, FRAME_INDEX)
 115       /// This instruction is lowered in PPCRegisterInfo::eliminateFrameIndex to
 116       /// compute an allocation on the stack.
 117       DYNALLOC,
 118
 119       /// This instruction is lowered in PPCRegisterInfo::eliminateFrameIndex to
 120       /// compute an offset from native SP to the address  of the most recent
 121       /// dynamic alloca.
 122       DYNAREAOFFSET,
 123
 124       /// GlobalBaseReg - On Darwin, this node represents the result of the mflr
 125       /// at function entry, used for PIC code.
 126       GlobalBaseReg,
 127
 128       /// These nodes represent PPC shifts.
 129       ///
 130       /// For scalar types, only the last `n + 1` bits of the shift amounts
 131       /// are used, where n is log2(sizeof(element) * 8). See sld/slw, etc.
 132       /// for exact behaviors.
 133       ///
 134       /// For vector types, only the last n bits are used. See vsld.
 135       SRL, SRA, SHL,
 136
 137       /// The combination of sra[wd]i and addze used to implemented signed
 138       /// integer division by a power of 2. The first operand is the dividend,
 139       /// and the second is the constant shift amount (representing the
 140       /// divisor).
 141       SRA_ADDZE,
 142
 143       /// CALL - A direct function call.
 144       /// CALL_NOP is a call with the special NOP which follows 64-bit
 145       /// SVR4 calls.
 146       CALL, CALL_NOP,
 147
 148       /// CHAIN,FLAG = MTCTR(VAL, CHAIN[, INFLAG]) - Directly corresponds to a
 149       /// MTCTR instruction.
 150       MTCTR,
 151
 152       /// CHAIN,FLAG = BCTRL(CHAIN, INFLAG) - Directly corresponds to a
 153       /// BCTRL instruction.
 154       BCTRL,
 155
 156       /// CHAIN,FLAG = BCTRL(CHAIN, ADDR, INFLAG) - The combination of a bctrl
 157       /// instruction and the TOC reload required on SVR4 PPC64.
 158       BCTRL_LOAD_TOC,
 159
 160       /// Return with a flag operand, matched by 'blr'
 161       RET_FLAG,
 162
 163       /// R32 = MFOCRF(CRREG, INFLAG) - Represents the MFOCRF instruction.
 164       /// This copies the bits corresponding to the specified CRREG into the
 165       /// resultant GPR.  Bits corresponding to other CR regs are undefined.
 166       MFOCRF,
 167
 168       /// Direct move from a VSX register to a GPR
 169       MFVSR,
 170
 171       /// Direct move from a GPR to a VSX register (algebraic)
 172       MTVSRA,
 173
 174       /// Direct move from a GPR to a VSX register (zero)
 175       MTVSRZ,
 176
 177       /// Extract a subvector from signed integer vector and convert to FP.
 178       /// It is primarily used to convert a (widened) illegal integer vector
 179       /// type to a legal floating point vector type.
 180       /// For example v2i32 -> widened to v4i32 -> v2f64
 181       SINT_VEC_TO_FP,
 182
 183       /// Extract a subvector from unsigned integer vector and convert to FP.
 184       /// As with SINT_VEC_TO_FP, used for converting illegal types.
 185       UINT_VEC_TO_FP,
 186
 187       // FIXME: Remove these once the ANDI glue bug is fixed:
 188       /// i1 = ANDIo_1_[EQ|GT]_BIT(i32 or i64 x) - Represents the result of the
 189       /// eq or gt bit of CR0 after executing andi. x, 1. This is used to
 190       /// implement truncation of i32 or i64 to i1.
 191       ANDIo_1_EQ_BIT, ANDIo_1_GT_BIT,
 192
 193       // READ_TIME_BASE - A read of the 64-bit time-base register on a 32-bit
 194       // target (returns (Lo, Hi)). It takes a chain operand.
 195       READ_TIME_BASE,
 196
 197       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 198       EH_SJLJ_SETJMP,
 199
 200       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 201       EH_SJLJ_LONGJMP,
 202
 203       /// RESVEC = VCMP(LHS, RHS, OPC) - Represents one of the altivec VCMP*
 204       /// instructions.  For lack of better number, we use the opcode number
 205       /// encoding for the OPC field to identify the compare.  For example, 838
 206       /// is VCMPGTSH.
 207       VCMP,
 208
 209       /// RESVEC, OUTFLAG = VCMPo(LHS, RHS, OPC) - Represents one of the
 210       /// altivec VCMP*o instructions.  For lack of better number, we use the
 211       /// opcode number encoding for the OPC field to identify the compare.  For
 212       /// example, 838 is VCMPGTSH.
 213       VCMPo,
 214
 215       /// CHAIN = COND_BRANCH CHAIN, CRRC, OPC, DESTBB [, INFLAG] - This
 216       /// corresponds to the COND_BRANCH pseudo instruction.  CRRC is the
 217       /// condition register to branch on, OPC is the branch opcode to use (e.g.
 218       /// PPC::BLE), DESTBB is the destination block to branch to, and INFLAG is
 219       /// an optional input flag argument.
 220       COND_BRANCH,
 221
 222       /// CHAIN = BDNZ CHAIN, DESTBB - These are used to create counter-based
 223       /// loops.
 224       BDNZ, BDZ,
 225
 226       /// F8RC = FADDRTZ F8RC, F8RC - This is an FADD done with rounding
 227       /// towards zero.  Used only as part of the long double-to-int
 228       /// conversion sequence.
 229       FADDRTZ,
 230
 231       /// F8RC = MFFS - This moves the FPSCR (not modeled) into the register.
 232       MFFS,
 233
 234       /// TC_RETURN - A tail call return.
 235       ///   operand #0 chain
 236       ///   operand #1 callee (register or absolute)
 237       ///   operand #2 stack adjustment
 238       ///   operand #3 optional in flag
 239       TC_RETURN,
 240
 241       /// ch, gl = CR6[UN]SET ch, inglue - Toggle CR bit 6 for SVR4 vararg calls
 242       CR6SET,
 243       CR6UNSET,
 244
 245       /// GPRC = address of _GLOBAL_OFFSET_TABLE_. Used by initial-exec TLS
 246       /// on PPC32.
 247       PPC32_GOT,
 248
 249       /// GPRC = address of _GLOBAL_OFFSET_TABLE_. Used by general dynamic and
 250       /// local dynamic TLS on PPC32.
 251       PPC32_PICGOT,
 252
 253       /// G8RC = ADDIS_GOT_TPREL_HA %X2, Symbol - Used by the initial-exec
 254       /// TLS model, produces an ADDIS8 instruction that adds the GOT
 255       /// base to sym\@got\@tprel\@ha.
 256       ADDIS_GOT_TPREL_HA,
 257
 258       /// G8RC = LD_GOT_TPREL_L Symbol, G8RReg - Used by the initial-exec
 259       /// TLS model, produces a LD instruction with base register G8RReg
 260       /// and offset sym\@got\@tprel\@l.  This completes the addition that
 261       /// finds the offset of "sym" relative to the thread pointer.
 262       LD_GOT_TPREL_L,
 263
 264       /// G8RC = ADD_TLS G8RReg, Symbol - Used by the initial-exec TLS
 265       /// model, produces an ADD instruction that adds the contents of
 266       /// G8RReg to the thread pointer.  Symbol contains a relocation
 267       /// sym\@tls which is to be replaced by the thread pointer and
 268       /// identifies to the linker that the instruction is part of a
 269       /// TLS sequence.
 270       ADD_TLS,
 271
 272       /// G8RC = ADDIS_TLSGD_HA %X2, Symbol - For the general-dynamic TLS
 273       /// model, produces an ADDIS8 instruction that adds the GOT base
 274       /// register to sym\@got\@tlsgd\@ha.
 275       ADDIS_TLSGD_HA,
 276
 277       /// %X3 = ADDI_TLSGD_L G8RReg, Symbol - For the general-dynamic TLS
 278       /// model, produces an ADDI8 instruction that adds G8RReg to
 279       /// sym\@got\@tlsgd\@l and stores the result in X3.  Hidden by
 280       /// ADDIS_TLSGD_L_ADDR until after register assignment.
 281       ADDI_TLSGD_L,
 282
 283       /// %X3 = GET_TLS_ADDR %X3, Symbol - For the general-dynamic TLS
 284       /// model, produces a call to __tls_get_addr(sym\@tlsgd).  Hidden by
 285       /// ADDIS_TLSGD_L_ADDR until after register assignment.
 286       GET_TLS_ADDR,
 287
 288       /// G8RC = ADDI_TLSGD_L_ADDR G8RReg, Symbol, Symbol - Op that
 289       /// combines ADDI_TLSGD_L and GET_TLS_ADDR until expansion following
 290       /// register assignment.
 291       ADDI_TLSGD_L_ADDR,
 292
 293       /// G8RC = ADDIS_TLSLD_HA %X2, Symbol - For the local-dynamic TLS
 294       /// model, produces an ADDIS8 instruction that adds the GOT base
 295       /// register to sym\@got\@tlsld\@ha.
 296       ADDIS_TLSLD_HA,
 297
 298       /// %X3 = ADDI_TLSLD_L G8RReg, Symbol - For the local-dynamic TLS
 299       /// model, produces an ADDI8 instruction that adds G8RReg to
 300       /// sym\@got\@tlsld\@l and stores the result in X3.  Hidden by
 301       /// ADDIS_TLSLD_L_ADDR until after register assignment.
 302       ADDI_TLSLD_L,
 303
 304       /// %X3 = GET_TLSLD_ADDR %X3, Symbol - For the local-dynamic TLS
 305       /// model, produces a call to __tls_get_addr(sym\@tlsld).  Hidden by
 306       /// ADDIS_TLSLD_L_ADDR until after register assignment.
 307       GET_TLSLD_ADDR,
 308
 309       /// G8RC = ADDI_TLSLD_L_ADDR G8RReg, Symbol, Symbol - Op that
 310       /// combines ADDI_TLSLD_L and GET_TLSLD_ADDR until expansion
 311       /// following register assignment.
 312       ADDI_TLSLD_L_ADDR,
 313
 314       /// G8RC = ADDIS_DTPREL_HA %X3, Symbol - For the local-dynamic TLS
 315       /// model, produces an ADDIS8 instruction that adds X3 to
 316       /// sym\@dtprel\@ha.
 317       ADDIS_DTPREL_HA,
 318
 319       /// G8RC = ADDI_DTPREL_L G8RReg, Symbol - For the local-dynamic TLS
 320       /// model, produces an ADDI8 instruction that adds G8RReg to
 321       /// sym\@got\@dtprel\@l.
 322       ADDI_DTPREL_L,
 323
 324       /// VRRC = VADD_SPLAT Elt, EltSize - Temporary node to be expanded
 325       /// during instruction selection to optimize a BUILD_VECTOR into
 326       /// operations on splats.  This is necessary to avoid losing these
 327       /// optimizations due to constant folding.
 328       VADD_SPLAT,
 329
 330       /// CHAIN = SC CHAIN, Imm128 - System call.  The 7-bit unsigned
 331       /// operand identifies the operating system entry point.
 332       SC,
 333
 334       /// CHAIN = CLRBHRB CHAIN - Clear branch history rolling buffer.
 335       CLRBHRB,
 336
 337       /// GPRC, CHAIN = MFBHRBE CHAIN, Entry, Dummy - Move from branch
 338       /// history rolling buffer entry.
 339       MFBHRBE,
 340
 341       /// CHAIN = RFEBB CHAIN, State - Return from event-based branch.
 342       RFEBB,
 343
 344       /// VSRC, CHAIN = XXSWAPD CHAIN, VSRC - Occurs only for little
 345       /// endian.  Maps to an xxswapd instruction that corrects an lxvd2x
 346       /// or stxvd2x instruction.  The chain is necessary because the
 347       /// sequence replaces a load and needs to provide the same number
 348       /// of outputs.
 349       XXSWAPD,
 350
 351       /// An SDNode for swaps that are not associated with any loads/stores
 352       /// and thereby have no chain.
 353       SWAP_NO_CHAIN,
 354
 355       /// QVFPERM = This corresponds to the QPX qvfperm instruction.
 356       QVFPERM,
 357
 358       /// QVGPCI = This corresponds to the QPX qvgpci instruction.
 359       QVGPCI,
 360
 361       /// QVALIGNI = This corresponds to the QPX qvaligni instruction.
 362       QVALIGNI,
 363
 364       /// QVESPLATI = This corresponds to the QPX qvesplati instruction.
 365       QVESPLATI,
 366
 367       /// QBFLT = Access the underlying QPX floating-point boolean
 368       /// representation.
 369       QBFLT,
 370
 371       /// CHAIN = STBRX CHAIN, GPRC, Ptr, Type - This is a
 372       /// byte-swapping store instruction.  It byte-swaps the low "Type" bits of
 373       /// the GPRC input, then stores it through Ptr.  Type can be either i16 or
 374       /// i32.
 375       STBRX = ISD::FIRST_TARGET_MEMORY_OPCODE,
 376
 377       /// GPRC, CHAIN = LBRX CHAIN, Ptr, Type - This is a
 378       /// byte-swapping load instruction.  It loads "Type" bits, byte swaps it,
 379       /// then puts it in the bottom bits of the GPRC.  TYPE can be either i16
 380       /// or i32.
 381       LBRX,
 382
 383       /// STFIWX - The STFIWX instruction.  The first operand is an input token
 384       /// chain, then an f64 value to store, then an address to store it to.
 385       STFIWX,
 386
 387       /// GPRC, CHAIN = LFIWAX CHAIN, Ptr - This is a floating-point
 388       /// load which sign-extends from a 32-bit integer value into the
 389       /// destination 64-bit register.
 390       LFIWAX,
 391
 392       /// GPRC, CHAIN = LFIWZX CHAIN, Ptr - This is a floating-point
 393       /// load which zero-extends from a 32-bit integer value into the
 394       /// destination 64-bit register.
 395       LFIWZX,
 396
 397       /// GPRC, CHAIN = LXSIZX, CHAIN, Ptr, ByteWidth - This is a load of an
 398       /// integer smaller than 64 bits into a VSR. The integer is zero-extended.
 399       /// This can be used for converting loaded integers to floating point.
 400       LXSIZX,
 401
 402       /// STXSIX - The STXSI[bh]X instruction. The first operand is an input
 403       /// chain, then an f64 value to store, then an address to store it to,
 404       /// followed by a byte-width for the store.
 405       STXSIX,
 406
 407       /// VSRC, CHAIN = LXVD2X_LE CHAIN, Ptr - Occurs only for little endian.
 408       /// Maps directly to an lxvd2x instruction that will be followed by
 409       /// an xxswapd.
 410       LXVD2X,
 411
 412       /// CHAIN = STXVD2X CHAIN, VSRC, Ptr - Occurs only for little endian.
 413       /// Maps directly to an stxvd2x instruction that will be preceded by
 414       /// an xxswapd.
 415       STXVD2X,
 416
 417       /// QBRC, CHAIN = QVLFSb CHAIN, Ptr
 418       /// The 4xf32 load used for v4i1 constants.
 419       QVLFSb,
 420
 421       /// GPRC = TOC_ENTRY GA, TOC
 422       /// Loads the entry for GA from the TOC, where the TOC base is given by
 423       /// the last operand.
 424       TOC_ENTRY
 425     };
 426
 427   } // end namespace PPCISD
 428
 429   /// Define some predicates that are used for node matching.
 430   namespace PPC {
 431
 432     /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 433     /// VPKUHUM instruction.
 434     bool isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 435                               SelectionDAG &DAG);
 436
 437     /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 438     /// VPKUWUM instruction.
 439     bool isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 440                               SelectionDAG &DAG);
 441
 442     /// isVPKUDUMShuffleMask - Return true if this is the shuffle mask for a
 443     /// VPKUDUM instruction.
 444     bool isVPKUDUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 445                               SelectionDAG &DAG);
 446
 447     /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 448     /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 449     bool isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 450                             unsigned ShuffleKind, SelectionDAG &DAG);
 451
 452     /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 453     /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 454     bool isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 455                             unsigned ShuffleKind, SelectionDAG &DAG);
 456
 457     /// isVMRGEOShuffleMask - Return true if this is a shuffle mask suitable for
 458     /// a VMRGEW or VMRGOW instruction
 459     bool isVMRGEOShuffleMask(ShuffleVectorSDNode *N, bool CheckEven,
 460                              unsigned ShuffleKind, SelectionDAG &DAG);
 461     /// isXXSLDWIShuffleMask - Return true if this is a shuffle mask suitable
 462     /// for a XXSLDWI instruction.
 463     bool isXXSLDWIShuffleMask(ShuffleVectorSDNode *N, unsigned &ShiftElts,
 464                               bool &Swap, bool IsLE);
 465
 466     /// isXXBRHShuffleMask - Return true if this is a shuffle mask suitable
 467     /// for a XXBRH instruction.
 468     bool isXXBRHShuffleMask(ShuffleVectorSDNode *N);
 469
 470     /// isXXBRWShuffleMask - Return true if this is a shuffle mask suitable
 471     /// for a XXBRW instruction.
 472     bool isXXBRWShuffleMask(ShuffleVectorSDNode *N);
 473
 474     /// isXXBRDShuffleMask - Return true if this is a shuffle mask suitable
 475     /// for a XXBRD instruction.
 476     bool isXXBRDShuffleMask(ShuffleVectorSDNode *N);
 477
 478     /// isXXBRQShuffleMask - Return true if this is a shuffle mask suitable
 479     /// for a XXBRQ instruction.
 480     bool isXXBRQShuffleMask(ShuffleVectorSDNode *N);
 481
 482     /// isXXPERMDIShuffleMask - Return true if this is a shuffle mask suitable
 483     /// for a XXPERMDI instruction.
 484     bool isXXPERMDIShuffleMask(ShuffleVectorSDNode *N, unsigned &ShiftElts,
 485                               bool &Swap, bool IsLE);
 486
 487     /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the
 488     /// shift amount, otherwise return -1.
 489     int isVSLDOIShuffleMask(SDNode *N, unsigned ShuffleKind,
 490                             SelectionDAG &DAG);
 491
 492     /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 493     /// specifies a splat of a single element that is suitable for input to
 494     /// VSPLTB/VSPLTH/VSPLTW.
 495     bool isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize);
 496
 497     /// isXXINSERTWMask - Return true if this VECTOR_SHUFFLE can be handled by
 498     /// the XXINSERTW instruction introduced in ISA 3.0. This is essentially any
 499     /// shuffle of v4f32/v4i32 vectors that just inserts one element from one
 500     /// vector into the other. This function will also set a couple of
 501     /// output parameters for how much the source vector needs to be shifted and
 502     /// what byte number needs to be specified for the instruction to put the
 503     /// element in the desired location of the target vector.
 504     bool isXXINSERTWMask(ShuffleVectorSDNode *N, unsigned &ShiftElts,
 505                          unsigned &InsertAtByte, bool &Swap, bool IsLE);
 506
 507     /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 508     /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 509     unsigned getVSPLTImmediate(SDNode *N, unsigned EltSize, SelectionDAG &DAG);
 510
 511     /// get_VSPLTI_elt - If this is a build_vector of constants which can be
 512     /// formed by using a vspltis[bhw] instruction of the specified element
 513     /// size, return the constant being splatted.  The ByteSize field indicates
 514     /// the number of bytes of each element [124] -> [bhw].
 515     SDValue get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG);
 516
 517     /// If this is a qvaligni shuffle mask, return the shift
 518     /// amount, otherwise return -1.
 519     int isQVALIGNIShuffleMask(SDNode *N);
 520
 521   } // end namespace PPC
 522
 523   class PPCTargetLowering : public TargetLowering {
 524     const PPCSubtarget &Subtarget;
 525
 526   public:
 527     explicit PPCTargetLowering(const PPCTargetMachine &TM,
 528                                const PPCSubtarget &STI);
 529
 530     /// getTargetNodeName() - This method returns the name of a target specific
 531     /// DAG node.
 532     const char *getTargetNodeName(unsigned Opcode) const override;
 533
 534     /// getPreferredVectorAction - The code we generate when vector types are
 535     /// legalized by promoting the integer element type is often much worse
 536     /// than code we generate if we widen the type for applicable vector types.
 537     /// The issue with promoting is that the vector is scalaraized, individual
 538     /// elements promoted and then the vector is rebuilt. So say we load a pair
 539     /// of v4i8's and shuffle them. This will turn into a mess of 8 extending
 540     /// loads, moves back into VSR's (or memory ops if we don't have moves) and
 541     /// then the VPERM for the shuffle. All in all a very slow sequence.
 542     TargetLoweringBase::LegalizeTypeAction getPreferredVectorAction(EVT VT)
 543       const override {
 544       if (VT.getScalarSizeInBits() % 8 == 0)
 545         return TypeWidenVector;
 546       return TargetLoweringBase::getPreferredVectorAction(VT);
 547     }
 548
 549     bool useSoftFloat() const override;
 550
 551     MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override {
 552       return MVT::i32;
 553     }
 554
 555     bool isCheapToSpeculateCttz() const override {
 556       return true;
 557     }
 558
 559     bool isCheapToSpeculateCtlz() const override {
 560       return true;
 561     }
 562
 563     bool isCtlzFast() const override {
 564       return true;
 565     }
 566
 567     bool hasAndNotCompare(SDValue) const override {
 568       return true;
 569     }
 570
 571     bool convertSetCCLogicToBitwiseLogic(EVT VT) const override {
 572       return VT.isScalarInteger();
 573     }
 574
 575     bool supportSplitCSR(MachineFunction *MF) const override {
 576       return
 577         MF->getFunction()->getCallingConv() == CallingConv::CXX_FAST_TLS &&
 578         MF->getFunction()->hasFnAttribute(Attribute::NoUnwind);
 579     }
 580
 581     void initializeSplitCSR(MachineBasicBlock *Entry) const override;
 582
 583     void insertCopiesSplitCSR(
 584       MachineBasicBlock *Entry,
 585       const SmallVectorImpl<MachineBasicBlock *> &Exits) const override;
 586
 587     /// getSetCCResultType - Return the ISD::SETCC ValueType
 588     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 589                            EVT VT) const override;
 590
 591     /// Return true if target always beneficiates from combining into FMA for a
 592     /// given value type. This must typically return false on targets where FMA
 593     /// takes more cycles to execute than FADD.
 594     bool enableAggressiveFMAFusion(EVT VT) const override;
 595
 596     /// getPreIndexedAddressParts - returns true by value, base pointer and
 597     /// offset pointer and addressing mode by reference if the node's address
 598     /// can be legally represented as pre-indexed load / store address.
 599     bool getPreIndexedAddressParts(SDNode *N, SDValue &Base,
 600                                    SDValue &Offset,
 601                                    ISD::MemIndexedMode &AM,
 602                                    SelectionDAG &DAG) const override;
 603
 604     /// SelectAddressRegReg - Given the specified addressed, check to see if it
 605     /// can be represented as an indexed [r+r] operation.  Returns false if it
 606     /// can be more efficiently represented with [r+imm].
 607     bool SelectAddressRegReg(SDValue N, SDValue &Base, SDValue &Index,
 608                              SelectionDAG &DAG) const;
 609
 610     /// SelectAddressRegImm - Returns true if the address N can be represented
 611     /// by a base register plus a signed 16-bit displacement [r+imm], and if it
 612     /// is not better represented as reg+reg.  If Aligned is true, only accept
 613     /// displacements suitable for STD and friends, i.e. multiples of 4.
 614     bool SelectAddressRegImm(SDValue N, SDValue &Disp, SDValue &Base,
 615                              SelectionDAG &DAG, bool Aligned) const;
 616
 617     /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 618     /// represented as an indexed [r+r] operation.
 619     bool SelectAddressRegRegOnly(SDValue N, SDValue &Base, SDValue &Index,
 620                                  SelectionDAG &DAG) const;
 621
 622     Sched::Preference getSchedulingPreference(SDNode *N) const override;
 623
 624     /// LowerOperation - Provide custom lowering hooks for some operations.
 625     ///
 626     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 627
 628     /// ReplaceNodeResults - Replace the results of node with an illegal result
 629     /// type with new values built out of custom code.
 630     ///
 631     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 632                             SelectionDAG &DAG) const override;
 633
 634     SDValue expandVSXLoadForLE(SDNode *N, DAGCombinerInfo &DCI) const;
 635     SDValue expandVSXStoreForLE(SDNode *N, DAGCombinerInfo &DCI) const;
 636
 637     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 638
 639     SDValue BuildSDIVPow2(SDNode *N, const APInt &Divisor, SelectionDAG &DAG,
 640                           std::vector<SDNode *> *Created) const override;
 641
 642     unsigned getRegisterByName(const char* RegName, EVT VT,
 643                                SelectionDAG &DAG) const override;
 644
 645     void computeKnownBitsForTargetNode(const SDValue Op,
 646                                        KnownBits &Known,
 647                                        const APInt &DemandedElts,
 648                                        const SelectionDAG &DAG,
 649                                        unsigned Depth = 0) const override;
 650
 651     unsigned getPrefLoopAlignment(MachineLoop *ML) const override;
 652
 653     bool shouldInsertFencesForAtomic(const Instruction *I) const override {
 654       return true;
 655     }
 656
 657     Instruction *emitLeadingFence(IRBuilder<> &Builder, Instruction *Inst,
 658                                   AtomicOrdering Ord) const override;
 659     Instruction *emitTrailingFence(IRBuilder<> &Builder, Instruction *Inst,
 660                                    AtomicOrdering Ord) const override;
 661
 662     MachineBasicBlock *
 663     EmitInstrWithCustomInserter(MachineInstr &MI,
 664                                 MachineBasicBlock *MBB) const override;
 665     MachineBasicBlock *EmitAtomicBinary(MachineInstr &MI,
 666                                         MachineBasicBlock *MBB,
 667                                         unsigned AtomicSize,
 668                                         unsigned BinOpcode,
 669                                         unsigned CmpOpcode = 0,
 670                                         unsigned CmpPred = 0) const;
 671     MachineBasicBlock *EmitPartwordAtomicBinary(MachineInstr &MI,
 672                                                 MachineBasicBlock *MBB,
 673                                                 bool is8bit,
 674                                                 unsigned Opcode,
 675                                                 unsigned CmpOpcode = 0,
 676                                                 unsigned CmpPred = 0) const;
 677
 678     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr &MI,
 679                                         MachineBasicBlock *MBB) const;
 680
 681     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr &MI,
 682                                          MachineBasicBlock *MBB) const;
 683
 684     ConstraintType getConstraintType(StringRef Constraint) const override;
 685
 686     /// Examine constraint string and operand type and determine a weight value.
 687     /// The operand object must already have been set up with the operand type.
 688     ConstraintWeight getSingleConstraintMatchWeight(
 689       AsmOperandInfo &info, const char *constraint) const override;
 690
 691     std::pair<unsigned, const TargetRegisterClass *>
 692     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 693                                  StringRef Constraint, MVT VT) const override;
 694
 695     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 696     /// function arguments in the caller parameter area.  This is the actual
 697     /// alignment, not its logarithm.
 698     unsigned getByValTypeAlignment(Type *Ty,
 699                                    const DataLayout &DL) const override;
 700
 701     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 702     /// vector.  If it is invalid, don't add anything to Ops.
 703     void LowerAsmOperandForConstraint(SDValue Op,
 704                                       std::string &Constraint,
 705                                       std::vector<SDValue> &Ops,
 706                                       SelectionDAG &DAG) const override;
 707
 708     unsigned
 709     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 710       if (ConstraintCode == "es")
 711         return InlineAsm::Constraint_es;
 712       else if (ConstraintCode == "o")
 713         return InlineAsm::Constraint_o;
 714       else if (ConstraintCode == "Q")
 715         return InlineAsm::Constraint_Q;
 716       else if (ConstraintCode == "Z")
 717         return InlineAsm::Constraint_Z;
 718       else if (ConstraintCode == "Zy")
 719         return InlineAsm::Constraint_Zy;
 720       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 721     }
 722
 723     /// isLegalAddressingMode - Return true if the addressing mode represented
 724     /// by AM is legal for this target, for a load/store of the specified type.
 725     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 726                                Type *Ty, unsigned AS) const override;
 727
 728     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 729     /// icmp immediate, that is the target has icmp instructions which can
 730     /// compare a register against the immediate without having to materialize
 731     /// the immediate into a register.
 732     bool isLegalICmpImmediate(int64_t Imm) const override;
 733
 734     /// isLegalAddImmediate - Return true if the specified immediate is legal
 735     /// add immediate, that is the target has add instructions which can
 736     /// add a register and the immediate without having to materialize
 737     /// the immediate into a register.
 738     bool isLegalAddImmediate(int64_t Imm) const override;
 739
 740     /// isTruncateFree - Return true if it's free to truncate a value of
 741     /// type Ty1 to type Ty2. e.g. On PPC it's free to truncate a i64 value in
 742     /// register X1 to i32 by referencing its sub-register R1.
 743     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 744     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 745
 746     bool isZExtFree(SDValue Val, EVT VT2) const override;
 747
 748     bool isFPExtFree(EVT VT) const override;
 749
 750     /// \brief Returns true if it is beneficial to convert a load of a constant
 751     /// to just the constant itself.
 752     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 753                                            Type *Ty) const override;
 754
 755     bool convertSelectOfConstantsToMath() const override {
 756       return true;
 757     }
 758
 759     bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const override;
 760
 761     bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 762                             const CallInst &I,
 763                             unsigned Intrinsic) const override;
 764
 765     /// getOptimalMemOpType - Returns the target specific optimal type for load
 766     /// and store operations as a result of memset, memcpy, and memmove
 767     /// lowering. If DstAlign is zero that means it's safe to destination
 768     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 769     /// means there isn't a need to check it against alignment requirement,
 770     /// probably because the source does not need to be loaded. If 'IsMemset' is
 771     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 772     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 773     /// source is constant so it does not need to be loaded.
 774     /// It returns EVT::Other if the type should be determined using generic
 775     /// target-independent logic.
 776     EVT
 777     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 778                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 779                         MachineFunction &MF) const override;
 780
 781     /// Is unaligned memory access allowed for the given type, and is it fast
 782     /// relative to software emulation.
 783     bool allowsMisalignedMemoryAccesses(EVT VT,
 784                                         unsigned AddrSpace,
 785                                         unsigned Align = 1,
 786                                         bool *Fast = nullptr) const override;
 787
 788     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 789     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 790     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 791     /// expanded to fmul + fadd.
 792     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 793
 794     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 795
 796     // Should we expand the build vector with shuffles?
 797     bool
 798     shouldExpandBuildVectorWithShuffles(EVT VT,
 799                                         unsigned DefinedValues) const override;
 800
 801     /// createFastISel - This method returns a target-specific FastISel object,
 802     /// or null if the target does not support "fast" instruction selection.
 803     FastISel *createFastISel(FunctionLoweringInfo &FuncInfo,
 804                              const TargetLibraryInfo *LibInfo) const override;
 805
 806     /// \brief Returns true if an argument of type Ty needs to be passed in a
 807     /// contiguous block of registers in calling convention CallConv.
 808     bool functionArgumentNeedsConsecutiveRegisters(
 809       Type *Ty, CallingConv::ID CallConv, bool isVarArg) const override {
 810       // We support any array type as "consecutive" block in the parameter
 811       // save area.  The element type defines the alignment requirement and
 812       // whether the argument should go in GPRs, FPRs, or VRs if available.
 813       //
 814       // Note that clang uses this capability both to implement the ELFv2
 815       // homogeneous float/vector aggregate ABI, and to avoid having to use
 816       // "byval" when passing aggregates that might fully fit in registers.
 817       return Ty->isArrayTy();
 818     }
 819
 820     /// If a physical register, this returns the register that receives the
 821     /// exception address on entry to an EH pad.
 822     unsigned
 823     getExceptionPointerRegister(const Constant *PersonalityFn) const override;
 824
 825     /// If a physical register, this returns the register that receives the
 826     /// exception typeid on entry to a landing pad.
 827     unsigned
 828     getExceptionSelectorRegister(const Constant *PersonalityFn) const override;
 829
 830     /// Override to support customized stack guard loading.
 831     bool useLoadStackGuardNode() const override;
 832     void insertSSPDeclarations(Module &M) const override;
 833
 834     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 835
 836     unsigned getJumpTableEncoding() const override;
 837     bool isJumpTableRelative() const override;
 838     SDValue getPICJumpTableRelocBase(SDValue Table,
 839                                      SelectionDAG &DAG) const override;
 840     const MCExpr *getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 841                                                unsigned JTI,
 842                                                MCContext &Ctx) const override;
 843
 844   private:
 845     struct ReuseLoadInfo {
 846       SDValue Ptr;
 847       SDValue Chain;
 848       SDValue ResChain;
 849       MachinePointerInfo MPI;
 850       bool IsDereferenceable = false;
 851       bool IsInvariant = false;
 852       unsigned Alignment = 0;
 853       AAMDNodes AAInfo;
 854       const MDNode *Ranges = nullptr;
 855
 856       ReuseLoadInfo() = default;
 857
 858       MachineMemOperand::Flags MMOFlags() const {
 859         MachineMemOperand::Flags F = MachineMemOperand::MONone;
 860         if (IsDereferenceable)
 861           F |= MachineMemOperand::MODereferenceable;
 862         if (IsInvariant)
 863           F |= MachineMemOperand::MOInvariant;
 864         return F;
 865       }
 866     };
 867
 868     bool canReuseLoadAddress(SDValue Op, EVT MemVT, ReuseLoadInfo &RLI,
 869                              SelectionDAG &DAG,
 870                              ISD::LoadExtType ET = ISD::NON_EXTLOAD) const;
 871     void spliceIntoChain(SDValue ResChain, SDValue NewResChain,
 872                          SelectionDAG &DAG) const;
 873
 874     void LowerFP_TO_INTForReuse(SDValue Op, ReuseLoadInfo &RLI,
 875                                 SelectionDAG &DAG, const SDLoc &dl) const;
 876     SDValue LowerFP_TO_INTDirectMove(SDValue Op, SelectionDAG &DAG,
 877                                      const SDLoc &dl) const;
 878
 879     bool directMoveIsProfitable(const SDValue &Op) const;
 880     SDValue LowerINT_TO_FPDirectMove(SDValue Op, SelectionDAG &DAG,
 881                                      const SDLoc &dl) const;
 882
 883     SDValue getFramePointerFrameIndex(SelectionDAG & DAG) const;
 884     SDValue getReturnAddrFrameIndex(SelectionDAG & DAG) const;
 885
 886     bool
 887     IsEligibleForTailCallOptimization(SDValue Callee,
 888                                       CallingConv::ID CalleeCC,
 889                                       bool isVarArg,
 890                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 891                                       SelectionDAG& DAG) const;
 892
 893     bool
 894     IsEligibleForTailCallOptimization_64SVR4(
 895                                     SDValue Callee,
 896                                     CallingConv::ID CalleeCC,
 897                                     ImmutableCallSite *CS,
 898                                     bool isVarArg,
 899                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 900                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 901                                     SelectionDAG& DAG) const;
 902
 903     SDValue EmitTailCallLoadFPAndRetAddr(SelectionDAG &DAG, int SPDiff,
 904                                          SDValue Chain, SDValue &LROpOut,
 905                                          SDValue &FPOpOut,
 906                                          const SDLoc &dl) const;
 907
 908     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 909     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 910     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 911     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 912     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 913     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 914     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 915     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 916     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 917     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 918     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 919     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 920     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 921     SDValue LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG) const;
 922     SDValue LowerGET_DYNAMIC_AREA_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 923     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 924     SDValue LowerEH_DWARF_CFA(SDValue Op, SelectionDAG &DAG) const;
 925     SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
 926     SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
 927     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 928     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 929     SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
 930                            const SDLoc &dl) const;
 931     SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 932     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 933     SDValue LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 934     SDValue LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 935     SDValue LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const;
 936     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 937     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 938     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 939     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 940     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 941     SDValue LowerINTRINSIC_VOID(SDValue Op, SelectionDAG &DAG) const;
 942     SDValue LowerREM(SDValue Op, SelectionDAG &DAG) const;
 943     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 944     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 945     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 946
 947     SDValue LowerVectorLoad(SDValue Op, SelectionDAG &DAG) const;
 948     SDValue LowerVectorStore(SDValue Op, SelectionDAG &DAG) const;
 949
 950     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 951                             CallingConv::ID CallConv, bool isVarArg,
 952                             const SmallVectorImpl<ISD::InputArg> &Ins,
 953                             const SDLoc &dl, SelectionDAG &DAG,
 954                             SmallVectorImpl<SDValue> &InVals) const;
 955     SDValue FinishCall(CallingConv::ID CallConv, const SDLoc &dl,
 956                        bool isTailCall, bool isVarArg, bool isPatchPoint,
 957                        bool hasNest, SelectionDAG &DAG,
 958                        SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
 959                        SDValue InFlag, SDValue Chain, SDValue CallSeqStart,
 960                        SDValue &Callee, int SPDiff, unsigned NumBytes,
 961                        const SmallVectorImpl<ISD::InputArg> &Ins,
 962                        SmallVectorImpl<SDValue> &InVals,
 963                        ImmutableCallSite *CS) const;
 964
 965     SDValue
 966     LowerFormalArguments(SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 967                          const SmallVectorImpl<ISD::InputArg> &Ins,
 968                          const SDLoc &dl, SelectionDAG &DAG,
 969                          SmallVectorImpl<SDValue> &InVals) const override;
 970
 971     SDValue LowerCall(TargetLowering::CallLoweringInfo &CLI,
 972                       SmallVectorImpl<SDValue> &InVals) const override;
 973
 974     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 975                         bool isVarArg,
 976                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 977                         LLVMContext &Context) const override;
 978
 979     SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 980                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 981                         const SmallVectorImpl<SDValue> &OutVals,
 982                         const SDLoc &dl, SelectionDAG &DAG) const override;
 983
 984     SDValue extendArgForPPC64(ISD::ArgFlagsTy Flags, EVT ObjectVT,
 985                               SelectionDAG &DAG, SDValue ArgVal,
 986                               const SDLoc &dl) const;
 987
 988     SDValue LowerFormalArguments_Darwin(
 989         SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 990         const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &dl,
 991         SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals) const;
 992     SDValue LowerFormalArguments_64SVR4(
 993         SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 994         const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &dl,
 995         SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals) const;
 996     SDValue LowerFormalArguments_32SVR4(
 997         SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 998         const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &dl,
 999         SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals) const;
1000
1001     SDValue createMemcpyOutsideCallSeq(SDValue Arg, SDValue PtrOff,
1002                                        SDValue CallSeqStart,
1003                                        ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1004                                        const SDLoc &dl) const;
1005
1006     SDValue LowerCall_Darwin(SDValue Chain, SDValue Callee,
1007                              CallingConv::ID CallConv, bool isVarArg,
1008                              bool isTailCall, bool isPatchPoint,
1009                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1010                              const SmallVectorImpl<SDValue> &OutVals,
1011                              const SmallVectorImpl<ISD::InputArg> &Ins,
1012                              const SDLoc &dl, SelectionDAG &DAG,
1013                              SmallVectorImpl<SDValue> &InVals,
1014                              ImmutableCallSite *CS) const;
1015     SDValue LowerCall_64SVR4(SDValue Chain, SDValue Callee,
1016                              CallingConv::ID CallConv, bool isVarArg,
1017                              bool isTailCall, bool isPatchPoint,
1018                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1019                              const SmallVectorImpl<SDValue> &OutVals,
1020                              const SmallVectorImpl<ISD::InputArg> &Ins,
1021                              const SDLoc &dl, SelectionDAG &DAG,
1022                              SmallVectorImpl<SDValue> &InVals,
1023                              ImmutableCallSite *CS) const;
1024     SDValue LowerCall_32SVR4(SDValue Chain, SDValue Callee,
1025                              CallingConv::ID CallConv, bool isVarArg,
1026                              bool isTailCall, bool isPatchPoint,
1027                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1028                              const SmallVectorImpl<SDValue> &OutVals,
1029                              const SmallVectorImpl<ISD::InputArg> &Ins,
1030                              const SDLoc &dl, SelectionDAG &DAG,
1031                              SmallVectorImpl<SDValue> &InVals,
1032                              ImmutableCallSite *CS) const;
1033
1034     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1035     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1036
1037     SDValue DAGCombineExtBoolTrunc(SDNode *N, DAGCombinerInfo &DCI) const;
1038     SDValue DAGCombineBuildVector(SDNode *N, DAGCombinerInfo &DCI) const;
1039     SDValue DAGCombineTruncBoolExt(SDNode *N, DAGCombinerInfo &DCI) const;
1040     SDValue combineFPToIntToFP(SDNode *N, DAGCombinerInfo &DCI) const;
1041     SDValue combineSHL(SDNode *N, DAGCombinerInfo &DCI) const;
1042     SDValue combineSRA(SDNode *N, DAGCombinerInfo &DCI) const;
1043     SDValue combineSRL(SDNode *N, DAGCombinerInfo &DCI) const;
1044
1045     /// ConvertSETCCToSubtract - looks at SETCC that compares ints. It replaces
1046     /// SETCC with integer subtraction when (1) there is a legal way of doing it
1047     /// (2) keeping the result of comparison in GPR has performance benefit.
1048     SDValue ConvertSETCCToSubtract(SDNode *N, DAGCombinerInfo &DCI) const;
1049
1050     SDValue getSqrtEstimate(SDValue Operand, SelectionDAG &DAG, int Enabled,
1051                             int &RefinementSteps, bool &UseOneConstNR,
1052                             bool Reciprocal) const override;
1053     SDValue getRecipEstimate(SDValue Operand, SelectionDAG &DAG, int Enabled,
1054                              int &RefinementSteps) const override;
1055     unsigned combineRepeatedFPDivisors() const override;
1056
1057     CCAssignFn *useFastISelCCs(unsigned Flag) const;
1058
1059     SDValue
1060     combineElementTruncationToVectorTruncation(SDNode *N,
1061                                                DAGCombinerInfo &DCI) const;
1062   };
1063
1064   namespace PPC {
1065
1066     FastISel *createFastISel(FunctionLoweringInfo &FuncInfo,
1067                              const TargetLibraryInfo *LibInfo);
1068
1069   } // end namespace PPC
1070
1071   bool CC_PPC32_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1072                                   CCValAssign::LocInfo &LocInfo,
1073                                   ISD::ArgFlagsTy &ArgFlags,
1074                                   CCState &State);
1075
1076   bool CC_PPC32_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1077                                          MVT &LocVT,
1078                                          CCValAssign::LocInfo &LocInfo,
1079                                          ISD::ArgFlagsTy &ArgFlags,
1080                                          CCState &State);
1081
1082   bool
1083   CC_PPC32_SVR4_Custom_SkipLastArgRegsPPCF128(unsigned &ValNo, MVT &ValVT,
1084                                                  MVT &LocVT,
1085                                                  CCValAssign::LocInfo &LocInfo,
1086                                                  ISD::ArgFlagsTy &ArgFlags,
1087                                                  CCState &State);
1088
1089   bool CC_PPC32_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1090                                            MVT &LocVT,
1091                                            CCValAssign::LocInfo &LocInfo,
1092                                            ISD::ArgFlagsTy &ArgFlags,
1093                                            CCState &State);
1094
1095 } // end namespace llvm
1096
1097 #endif // LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H