lib/Target/X86/X86FastISel.cpp

   1 //===-- X86FastISel.cpp - X86 FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the X86-specific support for the FastISel class. Much
  11 // of the target-specific code is generated by tablegen in the file
  12 // X86GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalVariable.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/IntrinsicInst.h"
  27 #include "llvm/CodeGen/FastISel.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/Support/CallSite.h"
  32 #include "llvm/Support/GetElementPtrTypeIterator.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 using namespace llvm;
  35
  36 namespace {
  37
  38 class X86FastISel : public FastISel {
  39   /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
  40   /// make the right decision when generating code for different targets.
  41   const X86Subtarget *Subtarget;
  42
  43   /// StackPtr - Register used as the stack pointer.
  44   ///
  45   unsigned StackPtr;
  46
  47   /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
  48   /// floating point ops.
  49   /// When SSE is available, use it for f32 operations.
  50   /// When SSE2 is available, use it for f64 operations.
  51   bool X86ScalarSSEf64;
  52   bool X86ScalarSSEf32;
  53
  54 public:
  55   explicit X86FastISel(MachineFunction &mf,
  56                        MachineModuleInfo *mmi,
  57                        DwarfWriter *dw,
  58                        DenseMap<const Value *, unsigned> &vm,
  59                        DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
  60                        DenseMap<const AllocaInst *, int> &am
  61 #ifndef NDEBUG
  62                        , SmallSet<Instruction*, 8> &cil
  63 #endif
  64                        )
  65     : FastISel(mf, mmi, dw, vm, bm, am
  66 #ifndef NDEBUG
  67                , cil
  68 #endif
  69                ) {
  70     Subtarget = &TM.getSubtarget<X86Subtarget>();
  71     StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  72     X86ScalarSSEf64 = Subtarget->hasSSE2();
  73     X86ScalarSSEf32 = Subtarget->hasSSE1();
  74   }
  75
  76   virtual bool TargetSelectInstruction(Instruction *I);
  77
  78 #include "X86GenFastISel.inc"
  79
  80 private:
  81   bool X86FastEmitCompare(Value *LHS, Value *RHS, MVT VT);
  82
  83   bool X86FastEmitLoad(MVT VT, const X86AddressMode &AM, unsigned &RR);
  84
  85   bool X86FastEmitStore(MVT VT, Value *Val,
  86                         const X86AddressMode &AM);
  87   bool X86FastEmitStore(MVT VT, unsigned Val,
  88                         const X86AddressMode &AM);
  89
  90   bool X86FastEmitExtend(ISD::NodeType Opc, MVT DstVT, unsigned Src, MVT SrcVT,
  91                          unsigned &ResultReg);
  92
  93   bool X86SelectAddress(Value *V, X86AddressMode &AM, bool isCall);
  94
  95   bool X86SelectLoad(Instruction *I);
  96
  97   bool X86SelectStore(Instruction *I);
  98
  99   bool X86SelectCmp(Instruction *I);
 100
 101   bool X86SelectZExt(Instruction *I);
 102
 103   bool X86SelectBranch(Instruction *I);
 104
 105   bool X86SelectShift(Instruction *I);
 106
 107   bool X86SelectSelect(Instruction *I);
 108
 109   bool X86SelectTrunc(Instruction *I);
 110
 111   bool X86SelectFPExt(Instruction *I);
 112   bool X86SelectFPTrunc(Instruction *I);
 113
 114   bool X86SelectExtractValue(Instruction *I);
 115
 116   bool X86VisitIntrinsicCall(IntrinsicInst &I);
 117   bool X86SelectCall(Instruction *I);
 118
 119   CCAssignFn *CCAssignFnForCall(unsigned CC, bool isTailCall = false);
 120
 121   const X86InstrInfo *getInstrInfo() const {
 122     return getTargetMachine()->getInstrInfo();
 123   }
 124   const X86TargetMachine *getTargetMachine() const {
 125     return static_cast<const X86TargetMachine *>(&TM);
 126   }
 127
 128   unsigned TargetMaterializeConstant(Constant *C);
 129
 130   unsigned TargetMaterializeAlloca(AllocaInst *C);
 131
 132   /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 133   /// computed in an SSE register, not on the X87 floating point stack.
 134   bool isScalarFPTypeInSSEReg(MVT VT) const {
 135     return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 136       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 137   }
 138
 139   bool isTypeLegal(const Type *Ty, MVT &VT, bool AllowI1 = false);
 140 };
 141
 142 } // end anonymous namespace.
 143
 144 bool X86FastISel::isTypeLegal(const Type *Ty, MVT &VT, bool AllowI1) {
 145   VT = TLI.getValueType(Ty, /*HandleUnknown=*/true);
 146   if (VT == MVT::Other || !VT.isSimple())
 147     // Unhandled type. Halt "fast" selection and bail.
 148     return false;
 149
 150   // For now, require SSE/SSE2 for performing floating-point operations,
 151   // since x87 requires additional work.
 152   if (VT == MVT::f64 && !X86ScalarSSEf64)
 153      return false;
 154   if (VT == MVT::f32 && !X86ScalarSSEf32)
 155      return false;
 156   // Similarly, no f80 support yet.
 157   if (VT == MVT::f80)
 158     return false;
 159   // We only handle legal types. For example, on x86-32 the instruction
 160   // selector contains all of the 64-bit instructions from x86-64,
 161   // under the assumption that i64 won't be used if the target doesn't
 162   // support it.
 163   return (AllowI1 && VT == MVT::i1) || TLI.isTypeLegal(VT);
 164 }
 165
 166 #include "X86GenCallingConv.inc"
 167
 168 /// CCAssignFnForCall - Selects the correct CCAssignFn for a given calling
 169 /// convention.
 170 CCAssignFn *X86FastISel::CCAssignFnForCall(unsigned CC, bool isTaillCall) {
 171   if (Subtarget->is64Bit()) {
 172     if (Subtarget->isTargetWin64())
 173       return CC_X86_Win64_C;
 174     else
 175       return CC_X86_64_C;
 176   }
 177
 178   if (CC == CallingConv::X86_FastCall)
 179     return CC_X86_32_FastCall;
 180   else if (CC == CallingConv::Fast)
 181     return CC_X86_32_FastCC;
 182   else
 183     return CC_X86_32_C;
 184 }
 185
 186 /// X86FastEmitLoad - Emit a machine instruction to load a value of type VT.
 187 /// The address is either pre-computed, i.e. Ptr, or a GlobalAddress, i.e. GV.
 188 /// Return true and the result register by reference if it is possible.
 189 bool X86FastISel::X86FastEmitLoad(MVT VT, const X86AddressMode &AM,
 190                                   unsigned &ResultReg) {
 191   // Get opcode and regclass of the output for the given load instruction.
 192   unsigned Opc = 0;
 193   const TargetRegisterClass *RC = NULL;
 194   switch (VT.getSimpleVT()) {
 195   default: return false;
 196   case MVT::i8:
 197     Opc = X86::MOV8rm;
 198     RC  = X86::GR8RegisterClass;
 199     break;
 200   case MVT::i16:
 201     Opc = X86::MOV16rm;
 202     RC  = X86::GR16RegisterClass;
 203     break;
 204   case MVT::i32:
 205     Opc = X86::MOV32rm;
 206     RC  = X86::GR32RegisterClass;
 207     break;
 208   case MVT::i64:
 209     // Must be in x86-64 mode.
 210     Opc = X86::MOV64rm;
 211     RC  = X86::GR64RegisterClass;
 212     break;
 213   case MVT::f32:
 214     if (Subtarget->hasSSE1()) {
 215       Opc = X86::MOVSSrm;
 216       RC  = X86::FR32RegisterClass;
 217     } else {
 218       Opc = X86::LD_Fp32m;
 219       RC  = X86::RFP32RegisterClass;
 220     }
 221     break;
 222   case MVT::f64:
 223     if (Subtarget->hasSSE2()) {
 224       Opc = X86::MOVSDrm;
 225       RC  = X86::FR64RegisterClass;
 226     } else {
 227       Opc = X86::LD_Fp64m;
 228       RC  = X86::RFP64RegisterClass;
 229     }
 230     break;
 231   case MVT::f80:
 232     // No f80 support yet.
 233     return false;
 234   }
 235
 236   ResultReg = createResultReg(RC);
 237   addFullAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
 238   return true;
 239 }
 240
 241 /// X86FastEmitStore - Emit a machine instruction to store a value Val of
 242 /// type VT. The address is either pre-computed, consisted of a base ptr, Ptr
 243 /// and a displacement offset, or a GlobalAddress,
 244 /// i.e. V. Return true if it is possible.
 245 bool
 246 X86FastISel::X86FastEmitStore(MVT VT, unsigned Val,
 247                               const X86AddressMode &AM) {
 248   // Get opcode and regclass of the output for the given store instruction.
 249   unsigned Opc = 0;
 250   switch (VT.getSimpleVT()) {
 251   case MVT::f80: // No f80 support yet.
 252   default: return false;
 253   case MVT::i8:  Opc = X86::MOV8mr;  break;
 254   case MVT::i16: Opc = X86::MOV16mr; break;
 255   case MVT::i32: Opc = X86::MOV32mr; break;
 256   case MVT::i64: Opc = X86::MOV64mr; break; // Must be in x86-64 mode.
 257   case MVT::f32:
 258     Opc = Subtarget->hasSSE1() ? X86::MOVSSmr : X86::ST_Fp32m;
 259     break;
 260   case MVT::f64:
 261     Opc = Subtarget->hasSSE2() ? X86::MOVSDmr : X86::ST_Fp64m;
 262     break;
 263   }
 264
 265   addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM).addReg(Val);
 266   return true;
 267 }
 268
 269 bool X86FastISel::X86FastEmitStore(MVT VT, Value *Val,
 270                                    const X86AddressMode &AM) {
 271   // Handle 'null' like i32/i64 0.
 272   if (isa<ConstantPointerNull>(Val))
 273     Val = Constant::getNullValue(TD.getIntPtrType());
 274
 275   // If this is a store of a simple constant, fold the constant into the store.
 276   if (ConstantInt *CI = dyn_cast<ConstantInt>(Val)) {
 277     unsigned Opc = 0;
 278     switch (VT.getSimpleVT()) {
 279     default: break;
 280     case MVT::i8:  Opc = X86::MOV8mi;  break;
 281     case MVT::i16: Opc = X86::MOV16mi; break;
 282     case MVT::i32: Opc = X86::MOV32mi; break;
 283     case MVT::i64:
 284       // Must be a 32-bit sign extended value.
 285       if ((int)CI->getSExtValue() == CI->getSExtValue())
 286         Opc = X86::MOV64mi32;
 287       break;
 288     }
 289
 290     if (Opc) {
 291       addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM)
 292                              .addImm(CI->getSExtValue());
 293       return true;
 294     }
 295   }
 296
 297   unsigned ValReg = getRegForValue(Val);
 298   if (ValReg == 0)
 299     return false;
 300
 301   return X86FastEmitStore(VT, ValReg, AM);
 302 }
 303
 304 /// X86FastEmitExtend - Emit a machine instruction to extend a value Src of
 305 /// type SrcVT to type DstVT using the specified extension opcode Opc (e.g.
 306 /// ISD::SIGN_EXTEND).
 307 bool X86FastISel::X86FastEmitExtend(ISD::NodeType Opc, MVT DstVT,
 308                                     unsigned Src, MVT SrcVT,
 309                                     unsigned &ResultReg) {
 310   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc, Src);
 311
 312   if (RR != 0) {
 313     ResultReg = RR;
 314     return true;
 315   } else
 316     return false;
 317 }
 318
 319 /// X86SelectAddress - Attempt to fill in an address from the given value.
 320 ///
 321 bool X86FastISel::X86SelectAddress(Value *V, X86AddressMode &AM, bool isCall) {
 322   User *U = NULL;
 323   unsigned Opcode = Instruction::UserOp1;
 324   if (Instruction *I = dyn_cast<Instruction>(V)) {
 325     Opcode = I->getOpcode();
 326     U = I;
 327   } else if (ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 328     Opcode = C->getOpcode();
 329     U = C;
 330   }
 331
 332   switch (Opcode) {
 333   default: break;
 334   case Instruction::BitCast:
 335     // Look past bitcasts.
 336     return X86SelectAddress(U->getOperand(0), AM, isCall);
 337
 338   case Instruction::IntToPtr:
 339     // Look past no-op inttoptrs.
 340     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 341       return X86SelectAddress(U->getOperand(0), AM, isCall);
 342     break;
 343
 344   case Instruction::PtrToInt:
 345     // Look past no-op ptrtoints.
 346     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 347       return X86SelectAddress(U->getOperand(0), AM, isCall);
 348     break;
 349
 350   case Instruction::Alloca: {
 351     if (isCall) break;
 352     // Do static allocas.
 353     const AllocaInst *A = cast<AllocaInst>(V);
 354     DenseMap<const AllocaInst*, int>::iterator SI = StaticAllocaMap.find(A);
 355     if (SI != StaticAllocaMap.end()) {
 356       AM.BaseType = X86AddressMode::FrameIndexBase;
 357       AM.Base.FrameIndex = SI->second;
 358       return true;
 359     }
 360     break;
 361   }
 362
 363   case Instruction::Add: {
 364     if (isCall) break;
 365     // Adds of constants are common and easy enough.
 366     if (ConstantInt *CI = dyn_cast<ConstantInt>(U->getOperand(1))) {
 367       uint64_t Disp = (int32_t)AM.Disp + (uint64_t)CI->getSExtValue();
 368       // They have to fit in the 32-bit signed displacement field though.
 369       if (isInt32(Disp)) {
 370         AM.Disp = (uint32_t)Disp;
 371         return X86SelectAddress(U->getOperand(0), AM, isCall);
 372       }
 373     }
 374     break;
 375   }
 376
 377   case Instruction::GetElementPtr: {
 378     if (isCall) break;
 379     // Pattern-match simple GEPs.
 380     uint64_t Disp = (int32_t)AM.Disp;
 381     unsigned IndexReg = AM.IndexReg;
 382     unsigned Scale = AM.Scale;
 383     gep_type_iterator GTI = gep_type_begin(U);
 384     // Iterate through the indices, folding what we can. Constants can be
 385     // folded, and one dynamic index can be handled, if the scale is supported.
 386     for (User::op_iterator i = U->op_begin() + 1, e = U->op_end();
 387          i != e; ++i, ++GTI) {
 388       Value *Op = *i;
 389       if (const StructType *STy = dyn_cast<StructType>(*GTI)) {
 390         const StructLayout *SL = TD.getStructLayout(STy);
 391         unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 392         Disp += SL->getElementOffset(Idx);
 393       } else {
 394         uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 395         if (ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 396           // Constant-offset addressing.
 397           Disp += CI->getSExtValue() * S;
 398         } else if (IndexReg == 0 &&
 399                    (!AM.GV || !Subtarget->isPICStyleRIPRel()) &&
 400                    (S == 1 || S == 2 || S == 4 || S == 8)) {
 401           // Scaled-index addressing.
 402           Scale = S;
 403           IndexReg = getRegForGEPIndex(Op);
 404           if (IndexReg == 0)
 405             return false;
 406         } else
 407           // Unsupported.
 408           goto unsupported_gep;
 409       }
 410     }
 411     // Check for displacement overflow.
 412     if (!isInt32(Disp))
 413       break;
 414     // Ok, the GEP indices were covered by constant-offset and scaled-index
 415     // addressing. Update the address state and move on to examining the base.
 416     AM.IndexReg = IndexReg;
 417     AM.Scale = Scale;
 418     AM.Disp = (uint32_t)Disp;
 419     return X86SelectAddress(U->getOperand(0), AM, isCall);
 420   unsupported_gep:
 421     // Ok, the GEP indices weren't all covered.
 422     break;
 423   }
 424   }
 425
 426   // Handle constant address.
 427   if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 428     // Can't handle alternate code models yet.
 429     if (TM.getCodeModel() != CodeModel::Default &&
 430         TM.getCodeModel() != CodeModel::Small)
 431       return false;
 432
 433     // RIP-relative addresses can't have additional register operands.
 434     if (Subtarget->isPICStyleRIPRel() &&
 435         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 436       return false;
 437
 438     // Can't handle TLS yet.
 439     if (GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 440       if (GVar->isThreadLocal())
 441         return false;
 442
 443     // Set up the basic address.
 444     AM.GV = GV;
 445
 446     if (!isCall &&
 447         TM.getRelocationModel() == Reloc::PIC_ &&
 448         !Subtarget->is64Bit())
 449       AM.Base.Reg = getInstrInfo()->getGlobalBaseReg(&MF);
 450
 451     // Emit an extra load if the ABI requires it.
 452     if (Subtarget->GVRequiresExtraLoad(GV, TM, isCall)) {
 453       // Check to see if we've already materialized this
 454       // value in a register in this block.
 455       DenseMap<const Value *, unsigned>::iterator I = LocalValueMap.find(V);
 456       if (I != LocalValueMap.end() && I->second != 0) {
 457         AM.Base.Reg = I->second;
 458         AM.GV = 0;
 459         return true;
 460       }
 461
 462       // Issue load from stub.
 463       unsigned Opc = 0;
 464       const TargetRegisterClass *RC = NULL;
 465       X86AddressMode StubAM;
 466       StubAM.Base.Reg = AM.Base.Reg;
 467       StubAM.GV = AM.GV;
 468
 469       if (TLI.getPointerTy() == MVT::i32) {
 470         Opc = X86::MOV32rm;
 471         RC  = X86::GR32RegisterClass;
 472
 473         if (Subtarget->isPICStyleGOT() &&
 474             TM.getRelocationModel() == Reloc::PIC_)
 475           StubAM.GVOpFlags = X86II::MO_GOT;
 476
 477       } else {
 478         Opc = X86::MOV64rm;
 479         RC  = X86::GR64RegisterClass;
 480
 481         if (TM.getRelocationModel() != Reloc::Static) {
 482           StubAM.GVOpFlags = X86II::MO_GOTPCREL;
 483           StubAM.Base.Reg = X86::RIP;
 484         }
 485       }
 486
 487       unsigned ResultReg = createResultReg(RC);
 488       addFullAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), StubAM);
 489
 490       // Now construct the final address. Note that the Disp, Scale,
 491       // and Index values may already be set here.
 492       AM.Base.Reg = ResultReg;
 493       AM.GV = 0;
 494
 495       // Prevent loading GV stub multiple times in same MBB.
 496       LocalValueMap[V] = AM.Base.Reg;
 497     } else if (Subtarget->isPICStyleRIPRel()) {
 498       // Use rip-relative addressing if we can.
 499       AM.Base.Reg = X86::RIP;
 500     }
 501
 502     return true;
 503   }
 504
 505   // If all else fails, try to materialize the value in a register.
 506   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 507     if (AM.Base.Reg == 0) {
 508       AM.Base.Reg = getRegForValue(V);
 509       return AM.Base.Reg != 0;
 510     }
 511     if (AM.IndexReg == 0) {
 512       assert(AM.Scale == 1 && "Scale with no index!");
 513       AM.IndexReg = getRegForValue(V);
 514       return AM.IndexReg != 0;
 515     }
 516   }
 517
 518   return false;
 519 }
 520
 521 /// X86SelectStore - Select and emit code to implement store instructions.
 522 bool X86FastISel::X86SelectStore(Instruction* I) {
 523   MVT VT;
 524   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 525     return false;
 526
 527   X86AddressMode AM;
 528   if (!X86SelectAddress(I->getOperand(1), AM, false))
 529     return false;
 530
 531   return X86FastEmitStore(VT, I->getOperand(0), AM);
 532 }
 533
 534 /// X86SelectLoad - Select and emit code to implement load instructions.
 535 ///
 536 bool X86FastISel::X86SelectLoad(Instruction *I)  {
 537   MVT VT;
 538   if (!isTypeLegal(I->getType(), VT))
 539     return false;
 540
 541   X86AddressMode AM;
 542   if (!X86SelectAddress(I->getOperand(0), AM, false))
 543     return false;
 544
 545   unsigned ResultReg = 0;
 546   if (X86FastEmitLoad(VT, AM, ResultReg)) {
 547     UpdateValueMap(I, ResultReg);
 548     return true;
 549   }
 550   return false;
 551 }
 552
 553 static unsigned X86ChooseCmpOpcode(MVT VT) {
 554   switch (VT.getSimpleVT()) {
 555   default:       return 0;
 556   case MVT::i8:  return X86::CMP8rr;
 557   case MVT::i16: return X86::CMP16rr;
 558   case MVT::i32: return X86::CMP32rr;
 559   case MVT::i64: return X86::CMP64rr;
 560   case MVT::f32: return X86::UCOMISSrr;
 561   case MVT::f64: return X86::UCOMISDrr;
 562   }
 563 }
 564
 565 /// X86ChooseCmpImmediateOpcode - If we have a comparison with RHS as the RHS
 566 /// of the comparison, return an opcode that works for the compare (e.g.
 567 /// CMP32ri) otherwise return 0.
 568 static unsigned X86ChooseCmpImmediateOpcode(MVT VT, ConstantInt *RHSC) {
 569   switch (VT.getSimpleVT()) {
 570   // Otherwise, we can't fold the immediate into this comparison.
 571   default: return 0;
 572   case MVT::i8: return X86::CMP8ri;
 573   case MVT::i16: return X86::CMP16ri;
 574   case MVT::i32: return X86::CMP32ri;
 575   case MVT::i64:
 576     // 64-bit comparisons are only valid if the immediate fits in a 32-bit sext
 577     // field.
 578     if ((int)RHSC->getSExtValue() == RHSC->getSExtValue())
 579       return X86::CMP64ri32;
 580     return 0;
 581   }
 582 }
 583
 584 bool X86FastISel::X86FastEmitCompare(Value *Op0, Value *Op1, MVT VT) {
 585   unsigned Op0Reg = getRegForValue(Op0);
 586   if (Op0Reg == 0) return false;
 587
 588   // Handle 'null' like i32/i64 0.
 589   if (isa<ConstantPointerNull>(Op1))
 590     Op1 = Constant::getNullValue(TD.getIntPtrType());
 591
 592   // We have two options: compare with register or immediate.  If the RHS of
 593   // the compare is an immediate that we can fold into this compare, use
 594   // CMPri, otherwise use CMPrr.
 595   if (ConstantInt *Op1C = dyn_cast<ConstantInt>(Op1)) {
 596     if (unsigned CompareImmOpc = X86ChooseCmpImmediateOpcode(VT, Op1C)) {
 597       BuildMI(MBB, DL, TII.get(CompareImmOpc)).addReg(Op0Reg)
 598                                           .addImm(Op1C->getSExtValue());
 599       return true;
 600     }
 601   }
 602
 603   unsigned CompareOpc = X86ChooseCmpOpcode(VT);
 604   if (CompareOpc == 0) return false;
 605
 606   unsigned Op1Reg = getRegForValue(Op1);
 607   if (Op1Reg == 0) return false;
 608   BuildMI(MBB, DL, TII.get(CompareOpc)).addReg(Op0Reg).addReg(Op1Reg);
 609
 610   return true;
 611 }
 612
 613 bool X86FastISel::X86SelectCmp(Instruction *I) {
 614   CmpInst *CI = cast<CmpInst>(I);
 615
 616   MVT VT;
 617   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 618     return false;
 619
 620   unsigned ResultReg = createResultReg(&X86::GR8RegClass);
 621   unsigned SetCCOpc;
 622   bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 623   switch (CI->getPredicate()) {
 624   case CmpInst::FCMP_OEQ: {
 625     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 626       return false;
 627
 628     unsigned EReg = createResultReg(&X86::GR8RegClass);
 629     unsigned NPReg = createResultReg(&X86::GR8RegClass);
 630     BuildMI(MBB, DL, TII.get(X86::SETEr), EReg);
 631     BuildMI(MBB, DL, TII.get(X86::SETNPr), NPReg);
 632     BuildMI(MBB, DL,
 633             TII.get(X86::AND8rr), ResultReg).addReg(NPReg).addReg(EReg);
 634     UpdateValueMap(I, ResultReg);
 635     return true;
 636   }
 637   case CmpInst::FCMP_UNE: {
 638     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 639       return false;
 640
 641     unsigned NEReg = createResultReg(&X86::GR8RegClass);
 642     unsigned PReg = createResultReg(&X86::GR8RegClass);
 643     BuildMI(MBB, DL, TII.get(X86::SETNEr), NEReg);
 644     BuildMI(MBB, DL, TII.get(X86::SETPr), PReg);
 645     BuildMI(MBB, DL, TII.get(X86::OR8rr), ResultReg).addReg(PReg).addReg(NEReg);
 646     UpdateValueMap(I, ResultReg);
 647     return true;
 648   }
 649   case CmpInst::FCMP_OGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 650   case CmpInst::FCMP_OGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 651   case CmpInst::FCMP_OLT: SwapArgs = true;  SetCCOpc = X86::SETAr;  break;
 652   case CmpInst::FCMP_OLE: SwapArgs = true;  SetCCOpc = X86::SETAEr; break;
 653   case CmpInst::FCMP_ONE: SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 654   case CmpInst::FCMP_ORD: SwapArgs = false; SetCCOpc = X86::SETNPr; break;
 655   case CmpInst::FCMP_UNO: SwapArgs = false; SetCCOpc = X86::SETPr;  break;
 656   case CmpInst::FCMP_UEQ: SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 657   case CmpInst::FCMP_UGT: SwapArgs = true;  SetCCOpc = X86::SETBr;  break;
 658   case CmpInst::FCMP_UGE: SwapArgs = true;  SetCCOpc = X86::SETBEr; break;
 659   case CmpInst::FCMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 660   case CmpInst::FCMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 661
 662   case CmpInst::ICMP_EQ:  SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 663   case CmpInst::ICMP_NE:  SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 664   case CmpInst::ICMP_UGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 665   case CmpInst::ICMP_UGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 666   case CmpInst::ICMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 667   case CmpInst::ICMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 668   case CmpInst::ICMP_SGT: SwapArgs = false; SetCCOpc = X86::SETGr;  break;
 669   case CmpInst::ICMP_SGE: SwapArgs = false; SetCCOpc = X86::SETGEr; break;
 670   case CmpInst::ICMP_SLT: SwapArgs = false; SetCCOpc = X86::SETLr;  break;
 671   case CmpInst::ICMP_SLE: SwapArgs = false; SetCCOpc = X86::SETLEr; break;
 672   default:
 673     return false;
 674   }
 675
 676   Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 677   if (SwapArgs)
 678     std::swap(Op0, Op1);
 679
 680   // Emit a compare of Op0/Op1.
 681   if (!X86FastEmitCompare(Op0, Op1, VT))
 682     return false;
 683
 684   BuildMI(MBB, DL, TII.get(SetCCOpc), ResultReg);
 685   UpdateValueMap(I, ResultReg);
 686   return true;
 687 }
 688
 689 bool X86FastISel::X86SelectZExt(Instruction *I) {
 690   // Handle zero-extension from i1 to i8, which is common.
 691   if (I->getType() == Type::Int8Ty &&
 692       I->getOperand(0)->getType() == Type::Int1Ty) {
 693     unsigned ResultReg = getRegForValue(I->getOperand(0));
 694     if (ResultReg == 0) return false;
 695     // Set the high bits to zero.
 696     ResultReg = FastEmitZExtFromI1(MVT::i8, ResultReg);
 697     if (ResultReg == 0) return false;
 698     UpdateValueMap(I, ResultReg);
 699     return true;
 700   }
 701
 702   return false;
 703 }
 704
 705
 706 bool X86FastISel::X86SelectBranch(Instruction *I) {
 707   // Unconditional branches are selected by tablegen-generated code.
 708   // Handle a conditional branch.
 709   BranchInst *BI = cast<BranchInst>(I);
 710   MachineBasicBlock *TrueMBB = MBBMap[BI->getSuccessor(0)];
 711   MachineBasicBlock *FalseMBB = MBBMap[BI->getSuccessor(1)];
 712
 713   // Fold the common case of a conditional branch with a comparison.
 714   if (CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 715     if (CI->hasOneUse()) {
 716       MVT VT = TLI.getValueType(CI->getOperand(0)->getType());
 717
 718       // Try to take advantage of fallthrough opportunities.
 719       CmpInst::Predicate Predicate = CI->getPredicate();
 720       if (MBB->isLayoutSuccessor(TrueMBB)) {
 721         std::swap(TrueMBB, FalseMBB);
 722         Predicate = CmpInst::getInversePredicate(Predicate);
 723       }
 724
 725       bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 726       unsigned BranchOpc; // Opcode to jump on, e.g. "X86::JA"
 727
 728       switch (Predicate) {
 729       case CmpInst::FCMP_OEQ:
 730         std::swap(TrueMBB, FalseMBB);
 731         Predicate = CmpInst::FCMP_UNE;
 732         // FALL THROUGH
 733       case CmpInst::FCMP_UNE: SwapArgs = false; BranchOpc = X86::JNE; break;
 734       case CmpInst::FCMP_OGT: SwapArgs = false; BranchOpc = X86::JA;  break;
 735       case CmpInst::FCMP_OGE: SwapArgs = false; BranchOpc = X86::JAE; break;
 736       case CmpInst::FCMP_OLT: SwapArgs = true;  BranchOpc = X86::JA;  break;
 737       case CmpInst::FCMP_OLE: SwapArgs = true;  BranchOpc = X86::JAE; break;
 738       case CmpInst::FCMP_ONE: SwapArgs = false; BranchOpc = X86::JNE; break;
 739       case CmpInst::FCMP_ORD: SwapArgs = false; BranchOpc = X86::JNP; break;
 740       case CmpInst::FCMP_UNO: SwapArgs = false; BranchOpc = X86::JP;  break;
 741       case CmpInst::FCMP_UEQ: SwapArgs = false; BranchOpc = X86::JE;  break;
 742       case CmpInst::FCMP_UGT: SwapArgs = true;  BranchOpc = X86::JB;  break;
 743       case CmpInst::FCMP_UGE: SwapArgs = true;  BranchOpc = X86::JBE; break;
 744       case CmpInst::FCMP_ULT: SwapArgs = false; BranchOpc = X86::JB;  break;
 745       case CmpInst::FCMP_ULE: SwapArgs = false; BranchOpc = X86::JBE; break;
 746
 747       case CmpInst::ICMP_EQ:  SwapArgs = false; BranchOpc = X86::JE;  break;
 748       case CmpInst::ICMP_NE:  SwapArgs = false; BranchOpc = X86::JNE; break;
 749       case CmpInst::ICMP_UGT: SwapArgs = false; BranchOpc = X86::JA;  break;
 750       case CmpInst::ICMP_UGE: SwapArgs = false; BranchOpc = X86::JAE; break;
 751       case CmpInst::ICMP_ULT: SwapArgs = false; BranchOpc = X86::JB;  break;
 752       case CmpInst::ICMP_ULE: SwapArgs = false; BranchOpc = X86::JBE; break;
 753       case CmpInst::ICMP_SGT: SwapArgs = false; BranchOpc = X86::JG;  break;
 754       case CmpInst::ICMP_SGE: SwapArgs = false; BranchOpc = X86::JGE; break;
 755       case CmpInst::ICMP_SLT: SwapArgs = false; BranchOpc = X86::JL;  break;
 756       case CmpInst::ICMP_SLE: SwapArgs = false; BranchOpc = X86::JLE; break;
 757       default:
 758         return false;
 759       }
 760
 761       Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 762       if (SwapArgs)
 763         std::swap(Op0, Op1);
 764
 765       // Emit a compare of the LHS and RHS, setting the flags.
 766       if (!X86FastEmitCompare(Op0, Op1, VT))
 767         return false;
 768
 769       BuildMI(MBB, DL, TII.get(BranchOpc)).addMBB(TrueMBB);
 770
 771       if (Predicate == CmpInst::FCMP_UNE) {
 772         // X86 requires a second branch to handle UNE (and OEQ,
 773         // which is mapped to UNE above).
 774         BuildMI(MBB, DL, TII.get(X86::JP)).addMBB(TrueMBB);
 775       }
 776
 777       FastEmitBranch(FalseMBB);
 778       MBB->addSuccessor(TrueMBB);
 779       return true;
 780     }
 781   } else if (ExtractValueInst *EI =
 782              dyn_cast<ExtractValueInst>(BI->getCondition())) {
 783     // Check to see if the branch instruction is from an "arithmetic with
 784     // overflow" intrinsic. The main way these intrinsics are used is:
 785     //
 786     //   %t = call { i32, i1 } @llvm.sadd.with.overflow.i32(i32 %v1, i32 %v2)
 787     //   %sum = extractvalue { i32, i1 } %t, 0
 788     //   %obit = extractvalue { i32, i1 } %t, 1
 789     //   br i1 %obit, label %overflow, label %normal
 790     //
 791     // The %sum and %obit are converted in an ADD and a SETO/SETB before
 792     // reaching the branch. Therefore, we search backwards through the MBB
 793     // looking for the SETO/SETB instruction. If an instruction modifies the
 794     // EFLAGS register before we reach the SETO/SETB instruction, then we can't
 795     // convert the branch into a JO/JB instruction.
 796     if (IntrinsicInst *CI = dyn_cast<IntrinsicInst>(EI->getAggregateOperand())){
 797       if (CI->getIntrinsicID() == Intrinsic::sadd_with_overflow ||
 798           CI->getIntrinsicID() == Intrinsic::uadd_with_overflow) {
 799         const MachineInstr *SetMI = 0;
 800         unsigned Reg = lookUpRegForValue(EI);
 801
 802         for (MachineBasicBlock::const_reverse_iterator
 803                RI = MBB->rbegin(), RE = MBB->rend(); RI != RE; ++RI) {
 804           const MachineInstr &MI = *RI;
 805
 806           if (MI.modifiesRegister(Reg)) {
 807             unsigned Src, Dst, SrcSR, DstSR;
 808
 809             if (getInstrInfo()->isMoveInstr(MI, Src, Dst, SrcSR, DstSR)) {
 810               Reg = Src;
 811               continue;
 812             }
 813
 814             SetMI = &MI;
 815             break;
 816           }
 817
 818           const TargetInstrDesc &TID = MI.getDesc();
 819           if (TID.hasUnmodeledSideEffects() ||
 820               TID.hasImplicitDefOfPhysReg(X86::EFLAGS))
 821             break;
 822         }
 823
 824         if (SetMI) {
 825           unsigned OpCode = SetMI->getOpcode();
 826
 827           if (OpCode == X86::SETOr || OpCode == X86::SETBr) {
 828             BuildMI(MBB, DL, TII.get(OpCode == X86::SETOr ? X86::JO : X86::JB))
 829               .addMBB(TrueMBB);
 830             FastEmitBranch(FalseMBB);
 831             MBB->addSuccessor(TrueMBB);
 832             return true;
 833           }
 834         }
 835       }
 836     }
 837   }
 838
 839   // Otherwise do a clumsy setcc and re-test it.
 840   unsigned OpReg = getRegForValue(BI->getCondition());
 841   if (OpReg == 0) return false;
 842
 843   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(OpReg).addReg(OpReg);
 844   BuildMI(MBB, DL, TII.get(X86::JNE)).addMBB(TrueMBB);
 845   FastEmitBranch(FalseMBB);
 846   MBB->addSuccessor(TrueMBB);
 847   return true;
 848 }
 849
 850 bool X86FastISel::X86SelectShift(Instruction *I) {
 851   unsigned CReg = 0, OpReg = 0, OpImm = 0;
 852   const TargetRegisterClass *RC = NULL;
 853   if (I->getType() == Type::Int8Ty) {
 854     CReg = X86::CL;
 855     RC = &X86::GR8RegClass;
 856     switch (I->getOpcode()) {
 857     case Instruction::LShr: OpReg = X86::SHR8rCL; OpImm = X86::SHR8ri; break;
 858     case Instruction::AShr: OpReg = X86::SAR8rCL; OpImm = X86::SAR8ri; break;
 859     case Instruction::Shl:  OpReg = X86::SHL8rCL; OpImm = X86::SHL8ri; break;
 860     default: return false;
 861     }
 862   } else if (I->getType() == Type::Int16Ty) {
 863     CReg = X86::CX;
 864     RC = &X86::GR16RegClass;
 865     switch (I->getOpcode()) {
 866     case Instruction::LShr: OpReg = X86::SHR16rCL; OpImm = X86::SHR16ri; break;
 867     case Instruction::AShr: OpReg = X86::SAR16rCL; OpImm = X86::SAR16ri; break;
 868     case Instruction::Shl:  OpReg = X86::SHL16rCL; OpImm = X86::SHL16ri; break;
 869     default: return false;
 870     }
 871   } else if (I->getType() == Type::Int32Ty) {
 872     CReg = X86::ECX;
 873     RC = &X86::GR32RegClass;
 874     switch (I->getOpcode()) {
 875     case Instruction::LShr: OpReg = X86::SHR32rCL; OpImm = X86::SHR32ri; break;
 876     case Instruction::AShr: OpReg = X86::SAR32rCL; OpImm = X86::SAR32ri; break;
 877     case Instruction::Shl:  OpReg = X86::SHL32rCL; OpImm = X86::SHL32ri; break;
 878     default: return false;
 879     }
 880   } else if (I->getType() == Type::Int64Ty) {
 881     CReg = X86::RCX;
 882     RC = &X86::GR64RegClass;
 883     switch (I->getOpcode()) {
 884     case Instruction::LShr: OpReg = X86::SHR64rCL; OpImm = X86::SHR64ri; break;
 885     case Instruction::AShr: OpReg = X86::SAR64rCL; OpImm = X86::SAR64ri; break;
 886     case Instruction::Shl:  OpReg = X86::SHL64rCL; OpImm = X86::SHL64ri; break;
 887     default: return false;
 888     }
 889   } else {
 890     return false;
 891   }
 892
 893   MVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
 894   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
 895     return false;
 896
 897   unsigned Op0Reg = getRegForValue(I->getOperand(0));
 898   if (Op0Reg == 0) return false;
 899
 900   // Fold immediate in shl(x,3).
 901   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
 902     unsigned ResultReg = createResultReg(RC);
 903     BuildMI(MBB, DL, TII.get(OpImm),
 904             ResultReg).addReg(Op0Reg).addImm(CI->getZExtValue() & 0xff);
 905     UpdateValueMap(I, ResultReg);
 906     return true;
 907   }
 908
 909   unsigned Op1Reg = getRegForValue(I->getOperand(1));
 910   if (Op1Reg == 0) return false;
 911   TII.copyRegToReg(*MBB, MBB->end(), CReg, Op1Reg, RC, RC);
 912
 913   // The shift instruction uses X86::CL. If we defined a super-register
 914   // of X86::CL, emit an EXTRACT_SUBREG to precisely describe what
 915   // we're doing here.
 916   if (CReg != X86::CL)
 917     BuildMI(MBB, DL, TII.get(TargetInstrInfo::EXTRACT_SUBREG), X86::CL)
 918       .addReg(CReg).addImm(X86::SUBREG_8BIT);
 919
 920   unsigned ResultReg = createResultReg(RC);
 921   BuildMI(MBB, DL, TII.get(OpReg), ResultReg).addReg(Op0Reg);
 922   UpdateValueMap(I, ResultReg);
 923   return true;
 924 }
 925
 926 bool X86FastISel::X86SelectSelect(Instruction *I) {
 927   MVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
 928   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
 929     return false;
 930
 931   unsigned Opc = 0;
 932   const TargetRegisterClass *RC = NULL;
 933   if (VT.getSimpleVT() == MVT::i16) {
 934     Opc = X86::CMOVE16rr;
 935     RC = &X86::GR16RegClass;
 936   } else if (VT.getSimpleVT() == MVT::i32) {
 937     Opc = X86::CMOVE32rr;
 938     RC = &X86::GR32RegClass;
 939   } else if (VT.getSimpleVT() == MVT::i64) {
 940     Opc = X86::CMOVE64rr;
 941     RC = &X86::GR64RegClass;
 942   } else {
 943     return false;
 944   }
 945
 946   unsigned Op0Reg = getRegForValue(I->getOperand(0));
 947   if (Op0Reg == 0) return false;
 948   unsigned Op1Reg = getRegForValue(I->getOperand(1));
 949   if (Op1Reg == 0) return false;
 950   unsigned Op2Reg = getRegForValue(I->getOperand(2));
 951   if (Op2Reg == 0) return false;
 952
 953   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(Op0Reg).addReg(Op0Reg);
 954   unsigned ResultReg = createResultReg(RC);
 955   BuildMI(MBB, DL, TII.get(Opc), ResultReg).addReg(Op1Reg).addReg(Op2Reg);
 956   UpdateValueMap(I, ResultReg);
 957   return true;
 958 }
 959
 960 bool X86FastISel::X86SelectFPExt(Instruction *I) {
 961   // fpext from float to double.
 962   if (Subtarget->hasSSE2() && I->getType() == Type::DoubleTy) {
 963     Value *V = I->getOperand(0);
 964     if (V->getType() == Type::FloatTy) {
 965       unsigned OpReg = getRegForValue(V);
 966       if (OpReg == 0) return false;
 967       unsigned ResultReg = createResultReg(X86::FR64RegisterClass);
 968       BuildMI(MBB, DL, TII.get(X86::CVTSS2SDrr), ResultReg).addReg(OpReg);
 969       UpdateValueMap(I, ResultReg);
 970       return true;
 971     }
 972   }
 973
 974   return false;
 975 }
 976
 977 bool X86FastISel::X86SelectFPTrunc(Instruction *I) {
 978   if (Subtarget->hasSSE2()) {
 979     if (I->getType() == Type::FloatTy) {
 980       Value *V = I->getOperand(0);
 981       if (V->getType() == Type::DoubleTy) {
 982         unsigned OpReg = getRegForValue(V);
 983         if (OpReg == 0) return false;
 984         unsigned ResultReg = createResultReg(X86::FR32RegisterClass);
 985         BuildMI(MBB, DL, TII.get(X86::CVTSD2SSrr), ResultReg).addReg(OpReg);
 986         UpdateValueMap(I, ResultReg);
 987         return true;
 988       }
 989     }
 990   }
 991
 992   return false;
 993 }
 994
 995 bool X86FastISel::X86SelectTrunc(Instruction *I) {
 996   if (Subtarget->is64Bit())
 997     // All other cases should be handled by the tblgen generated code.
 998     return false;
 999   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1000   MVT DstVT = TLI.getValueType(I->getType());
1001
1002   // This code only handles truncation to byte right now.
1003   if (DstVT != MVT::i8 && DstVT != MVT::i1)
1004     // All other cases should be handled by the tblgen generated code.
1005     return false;
1006   if (SrcVT != MVT::i16 && SrcVT != MVT::i32)
1007     // All other cases should be handled by the tblgen generated code.
1008     return false;
1009
1010   unsigned InputReg = getRegForValue(I->getOperand(0));
1011   if (!InputReg)
1012     // Unhandled operand.  Halt "fast" selection and bail.
1013     return false;
1014
1015   // First issue a copy to GR16_ABCD or GR32_ABCD.
1016   unsigned CopyOpc = (SrcVT == MVT::i16) ? X86::MOV16rr : X86::MOV32rr;
1017   const TargetRegisterClass *CopyRC = (SrcVT == MVT::i16)
1018     ? X86::GR16_ABCDRegisterClass : X86::GR32_ABCDRegisterClass;
1019   unsigned CopyReg = createResultReg(CopyRC);
1020   BuildMI(MBB, DL, TII.get(CopyOpc), CopyReg).addReg(InputReg);
1021
1022   // Then issue an extract_subreg.
1023   unsigned ResultReg = FastEmitInst_extractsubreg(MVT::i8,
1024                                                   CopyReg, X86::SUBREG_8BIT);
1025   if (!ResultReg)
1026     return false;
1027
1028   UpdateValueMap(I, ResultReg);
1029   return true;
1030 }
1031
1032 bool X86FastISel::X86SelectExtractValue(Instruction *I) {
1033   ExtractValueInst *EI = cast<ExtractValueInst>(I);
1034   Value *Agg = EI->getAggregateOperand();
1035
1036   if (IntrinsicInst *CI = dyn_cast<IntrinsicInst>(Agg)) {
1037     switch (CI->getIntrinsicID()) {
1038     default: break;
1039     case Intrinsic::sadd_with_overflow:
1040     case Intrinsic::uadd_with_overflow:
1041       // Cheat a little. We know that the registers for "add" and "seto" are
1042       // allocated sequentially. However, we only keep track of the register
1043       // for "add" in the value map. Use extractvalue's index to get the
1044       // correct register for "seto".
1045       UpdateValueMap(I, lookUpRegForValue(Agg) + *EI->idx_begin());
1046       return true;
1047     }
1048   }
1049
1050   return false;
1051 }
1052
1053 bool X86FastISel::X86VisitIntrinsicCall(IntrinsicInst &I) {
1054   // FIXME: Handle more intrinsics.
1055   switch (I.getIntrinsicID()) {
1056   default: return false;
1057   case Intrinsic::sadd_with_overflow:
1058   case Intrinsic::uadd_with_overflow: {
1059     // Replace "add with overflow" intrinsics with an "add" instruction followed
1060     // by a seto/setc instruction. Later on, when the "extractvalue"
1061     // instructions are encountered, we use the fact that two registers were
1062     // created sequentially to get the correct registers for the "sum" and the
1063     // "overflow bit".
1064     const Function *Callee = I.getCalledFunction();
1065     const Type *RetTy =
1066       cast<StructType>(Callee->getReturnType())->getTypeAtIndex(unsigned(0));
1067
1068     MVT VT;
1069     if (!isTypeLegal(RetTy, VT))
1070       return false;
1071
1072     Value *Op1 = I.getOperand(1);
1073     Value *Op2 = I.getOperand(2);
1074     unsigned Reg1 = getRegForValue(Op1);
1075     unsigned Reg2 = getRegForValue(Op2);
1076
1077     if (Reg1 == 0 || Reg2 == 0)
1078       // FIXME: Handle values *not* in registers.
1079       return false;
1080
1081     unsigned OpC = 0;
1082     if (VT == MVT::i32)
1083       OpC = X86::ADD32rr;
1084     else if (VT == MVT::i64)
1085       OpC = X86::ADD64rr;
1086     else
1087       return false;
1088
1089     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1090     BuildMI(MBB, DL, TII.get(OpC), ResultReg).addReg(Reg1).addReg(Reg2);
1091     unsigned DestReg1 = UpdateValueMap(&I, ResultReg);
1092
1093     // If the add with overflow is an intra-block value then we just want to
1094     // create temporaries for it like normal.  If it is a cross-block value then
1095     // UpdateValueMap will return the cross-block register used.  Since we
1096     // *really* want the value to be live in the register pair known by
1097     // UpdateValueMap, we have to use DestReg1+1 as the destination register in
1098     // the cross block case.  In the non-cross-block case, we should just make
1099     // another register for the value.
1100     if (DestReg1 != ResultReg)
1101       ResultReg = DestReg1+1;
1102     else
1103       ResultReg = createResultReg(TLI.getRegClassFor(MVT::i8));
1104
1105     unsigned Opc = X86::SETBr;
1106     if (I.getIntrinsicID() == Intrinsic::sadd_with_overflow)
1107       Opc = X86::SETOr;
1108     BuildMI(MBB, DL, TII.get(Opc), ResultReg);
1109     return true;
1110   }
1111   }
1112 }
1113
1114 bool X86FastISel::X86SelectCall(Instruction *I) {
1115   CallInst *CI = cast<CallInst>(I);
1116   Value *Callee = I->getOperand(0);
1117
1118   // Can't handle inline asm yet.
1119   if (isa<InlineAsm>(Callee))
1120     return false;
1121
1122   // Handle intrinsic calls.
1123   if (IntrinsicInst *II = dyn_cast<IntrinsicInst>(CI))
1124     return X86VisitIntrinsicCall(*II);
1125
1126   // Handle only C and fastcc calling conventions for now.
1127   CallSite CS(CI);
1128   unsigned CC = CS.getCallingConv();
1129   if (CC != CallingConv::C &&
1130       CC != CallingConv::Fast &&
1131       CC != CallingConv::X86_FastCall)
1132     return false;
1133
1134   // On X86, -tailcallopt changes the fastcc ABI. FastISel doesn't
1135   // handle this for now.
1136   if (CC == CallingConv::Fast && PerformTailCallOpt)
1137     return false;
1138
1139   // Let SDISel handle vararg functions.
1140   const PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1141   const FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1142   if (FTy->isVarArg())
1143     return false;
1144
1145   // Handle *simple* calls for now.
1146   const Type *RetTy = CS.getType();
1147   MVT RetVT;
1148   if (RetTy == Type::VoidTy)
1149     RetVT = MVT::isVoid;
1150   else if (!isTypeLegal(RetTy, RetVT, true))
1151     return false;
1152
1153   // Materialize callee address in a register. FIXME: GV address can be
1154   // handled with a CALLpcrel32 instead.
1155   X86AddressMode CalleeAM;
1156   if (!X86SelectAddress(Callee, CalleeAM, true))
1157     return false;
1158   unsigned CalleeOp = 0;
1159   GlobalValue *GV = 0;
1160   if (CalleeAM.GV != 0) {
1161     GV = CalleeAM.GV;
1162   } else if (CalleeAM.Base.Reg != 0) {
1163     CalleeOp = CalleeAM.Base.Reg;
1164   } else
1165     return false;
1166
1167   // Allow calls which produce i1 results.
1168   bool AndToI1 = false;
1169   if (RetVT == MVT::i1) {
1170     RetVT = MVT::i8;
1171     AndToI1 = true;
1172   }
1173
1174   // Deal with call operands first.
1175   SmallVector<Value*, 8> ArgVals;
1176   SmallVector<unsigned, 8> Args;
1177   SmallVector<MVT, 8> ArgVTs;
1178   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1179   Args.reserve(CS.arg_size());
1180   ArgVals.reserve(CS.arg_size());
1181   ArgVTs.reserve(CS.arg_size());
1182   ArgFlags.reserve(CS.arg_size());
1183   for (CallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1184        i != e; ++i) {
1185     unsigned Arg = getRegForValue(*i);
1186     if (Arg == 0)
1187       return false;
1188     ISD::ArgFlagsTy Flags;
1189     unsigned AttrInd = i - CS.arg_begin() + 1;
1190     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
1191       Flags.setSExt();
1192     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
1193       Flags.setZExt();
1194
1195     // FIXME: Only handle *easy* calls for now.
1196     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
1197         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
1198         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
1199         CS.paramHasAttr(AttrInd, Attribute::ByVal))
1200       return false;
1201
1202     const Type *ArgTy = (*i)->getType();
1203     MVT ArgVT;
1204     if (!isTypeLegal(ArgTy, ArgVT))
1205       return false;
1206     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1207     Flags.setOrigAlign(OriginalAlignment);
1208
1209     Args.push_back(Arg);
1210     ArgVals.push_back(*i);
1211     ArgVTs.push_back(ArgVT);
1212     ArgFlags.push_back(Flags);
1213   }
1214
1215   // Analyze operands of the call, assigning locations to each operand.
1216   SmallVector<CCValAssign, 16> ArgLocs;
1217   CCState CCInfo(CC, false, TM, ArgLocs);
1218   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC));
1219
1220   // Get a count of how many bytes are to be pushed on the stack.
1221   unsigned NumBytes = CCInfo.getNextStackOffset();
1222
1223   // Issue CALLSEQ_START
1224   unsigned AdjStackDown = TM.getRegisterInfo()->getCallFrameSetupOpcode();
1225   BuildMI(MBB, DL, TII.get(AdjStackDown)).addImm(NumBytes);
1226
1227   // Process argument: walk the register/memloc assignments, inserting
1228   // copies / loads.
1229   SmallVector<unsigned, 4> RegArgs;
1230   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1231     CCValAssign &VA = ArgLocs[i];
1232     unsigned Arg = Args[VA.getValNo()];
1233     MVT ArgVT = ArgVTs[VA.getValNo()];
1234
1235     // Promote the value if needed.
1236     switch (VA.getLocInfo()) {
1237     default: assert(0 && "Unknown loc info!");
1238     case CCValAssign::Full: break;
1239     case CCValAssign::SExt: {
1240       bool Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1241                                        Arg, ArgVT, Arg);
1242       assert(Emitted && "Failed to emit a sext!"); Emitted=Emitted;
1243       Emitted = true;
1244       ArgVT = VA.getLocVT();
1245       break;
1246     }
1247     case CCValAssign::ZExt: {
1248       bool Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1249                                        Arg, ArgVT, Arg);
1250       assert(Emitted && "Failed to emit a zext!"); Emitted=Emitted;
1251       Emitted = true;
1252       ArgVT = VA.getLocVT();
1253       break;
1254     }
1255     case CCValAssign::AExt: {
1256       bool Emitted = X86FastEmitExtend(ISD::ANY_EXTEND, VA.getLocVT(),
1257                                        Arg, ArgVT, Arg);
1258       if (!Emitted)
1259         Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1260                                     Arg, ArgVT, Arg);
1261       if (!Emitted)
1262         Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1263                                     Arg, ArgVT, Arg);
1264
1265       assert(Emitted && "Failed to emit a aext!"); Emitted=Emitted;
1266       ArgVT = VA.getLocVT();
1267       break;
1268     }
1269     }
1270
1271     if (VA.isRegLoc()) {
1272       TargetRegisterClass* RC = TLI.getRegClassFor(ArgVT);
1273       bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), VA.getLocReg(),
1274                                       Arg, RC, RC);
1275       assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1276       Emitted = true;
1277       RegArgs.push_back(VA.getLocReg());
1278     } else {
1279       unsigned LocMemOffset = VA.getLocMemOffset();
1280       X86AddressMode AM;
1281       AM.Base.Reg = StackPtr;
1282       AM.Disp = LocMemOffset;
1283       Value *ArgVal = ArgVals[VA.getValNo()];
1284
1285       // If this is a really simple value, emit this with the Value* version of
1286       // X86FastEmitStore.  If it isn't simple, we don't want to do this, as it
1287       // can cause us to reevaluate the argument.
1288       if (isa<ConstantInt>(ArgVal) || isa<ConstantPointerNull>(ArgVal))
1289         X86FastEmitStore(ArgVT, ArgVal, AM);
1290       else
1291         X86FastEmitStore(ArgVT, Arg, AM);
1292     }
1293   }
1294
1295   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1296   // GOT pointer.
1297   if (!Subtarget->is64Bit() &&
1298       TM.getRelocationModel() == Reloc::PIC_ &&
1299       Subtarget->isPICStyleGOT()) {
1300     TargetRegisterClass *RC = X86::GR32RegisterClass;
1301     unsigned Base = getInstrInfo()->getGlobalBaseReg(&MF);
1302     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), X86::EBX, Base, RC, RC);
1303     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1304     Emitted = true;
1305   }
1306
1307   // Issue the call.
1308   unsigned CallOpc = CalleeOp
1309     ? (Subtarget->is64Bit() ? X86::CALL64r       : X86::CALL32r)
1310     : (Subtarget->is64Bit() ? X86::CALL64pcrel32 : X86::CALLpcrel32);
1311   MachineInstrBuilder MIB = CalleeOp
1312     ? BuildMI(MBB, DL, TII.get(CallOpc)).addReg(CalleeOp)
1313     : BuildMI(MBB, DL, TII.get(CallOpc)).addGlobalAddress(GV);
1314
1315   // Add an implicit use GOT pointer in EBX.
1316   if (!Subtarget->is64Bit() &&
1317       TM.getRelocationModel() == Reloc::PIC_ &&
1318       Subtarget->isPICStyleGOT())
1319     MIB.addReg(X86::EBX);
1320
1321   // Add implicit physical register uses to the call.
1322   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1323     MIB.addReg(RegArgs[i]);
1324
1325   // Issue CALLSEQ_END
1326   unsigned AdjStackUp = TM.getRegisterInfo()->getCallFrameDestroyOpcode();
1327   BuildMI(MBB, DL, TII.get(AdjStackUp)).addImm(NumBytes).addImm(0);
1328
1329   // Now handle call return value (if any).
1330   if (RetVT.getSimpleVT() != MVT::isVoid) {
1331     SmallVector<CCValAssign, 16> RVLocs;
1332     CCState CCInfo(CC, false, TM, RVLocs);
1333     CCInfo.AnalyzeCallResult(RetVT, RetCC_X86);
1334
1335     // Copy all of the result registers out of their specified physreg.
1336     assert(RVLocs.size() == 1 && "Can't handle multi-value calls!");
1337     MVT CopyVT = RVLocs[0].getValVT();
1338     TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1339     TargetRegisterClass *SrcRC = DstRC;
1340
1341     // If this is a call to a function that returns an fp value on the x87 fp
1342     // stack, but where we prefer to use the value in xmm registers, copy it
1343     // out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1344     if ((RVLocs[0].getLocReg() == X86::ST0 ||
1345          RVLocs[0].getLocReg() == X86::ST1) &&
1346         isScalarFPTypeInSSEReg(RVLocs[0].getValVT())) {
1347       CopyVT = MVT::f80;
1348       SrcRC = X86::RSTRegisterClass;
1349       DstRC = X86::RFP80RegisterClass;
1350     }
1351
1352     unsigned ResultReg = createResultReg(DstRC);
1353     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1354                                     RVLocs[0].getLocReg(), DstRC, SrcRC);
1355     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1356     Emitted = true;
1357     if (CopyVT != RVLocs[0].getValVT()) {
1358       // Round the F80 the right size, which also moves to the appropriate xmm
1359       // register. This is accomplished by storing the F80 value in memory and
1360       // then loading it back. Ewww...
1361       MVT ResVT = RVLocs[0].getValVT();
1362       unsigned Opc = ResVT == MVT::f32 ? X86::ST_Fp80m32 : X86::ST_Fp80m64;
1363       unsigned MemSize = ResVT.getSizeInBits()/8;
1364       int FI = MFI.CreateStackObject(MemSize, MemSize);
1365       addFrameReference(BuildMI(MBB, DL, TII.get(Opc)), FI).addReg(ResultReg);
1366       DstRC = ResVT == MVT::f32
1367         ? X86::FR32RegisterClass : X86::FR64RegisterClass;
1368       Opc = ResVT == MVT::f32 ? X86::MOVSSrm : X86::MOVSDrm;
1369       ResultReg = createResultReg(DstRC);
1370       addFrameReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg), FI);
1371     }
1372
1373     if (AndToI1) {
1374       // Mask out all but lowest bit for some call which produces an i1.
1375       unsigned AndResult = createResultReg(X86::GR8RegisterClass);
1376       BuildMI(MBB, DL,
1377               TII.get(X86::AND8ri), AndResult).addReg(ResultReg).addImm(1);
1378       ResultReg = AndResult;
1379     }
1380
1381     UpdateValueMap(I, ResultReg);
1382   }
1383
1384   return true;
1385 }
1386
1387
1388 bool
1389 X86FastISel::TargetSelectInstruction(Instruction *I)  {
1390   switch (I->getOpcode()) {
1391   default: break;
1392   case Instruction::Load:
1393     return X86SelectLoad(I);
1394   case Instruction::Store:
1395     return X86SelectStore(I);
1396   case Instruction::ICmp:
1397   case Instruction::FCmp:
1398     return X86SelectCmp(I);
1399   case Instruction::ZExt:
1400     return X86SelectZExt(I);
1401   case Instruction::Br:
1402     return X86SelectBranch(I);
1403   case Instruction::Call:
1404     return X86SelectCall(I);
1405   case Instruction::LShr:
1406   case Instruction::AShr:
1407   case Instruction::Shl:
1408     return X86SelectShift(I);
1409   case Instruction::Select:
1410     return X86SelectSelect(I);
1411   case Instruction::Trunc:
1412     return X86SelectTrunc(I);
1413   case Instruction::FPExt:
1414     return X86SelectFPExt(I);
1415   case Instruction::FPTrunc:
1416     return X86SelectFPTrunc(I);
1417   case Instruction::ExtractValue:
1418     return X86SelectExtractValue(I);
1419   case Instruction::IntToPtr: // Deliberate fall-through.
1420   case Instruction::PtrToInt: {
1421     MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1422     MVT DstVT = TLI.getValueType(I->getType());
1423     if (DstVT.bitsGT(SrcVT))
1424       return X86SelectZExt(I);
1425     if (DstVT.bitsLT(SrcVT))
1426       return X86SelectTrunc(I);
1427     unsigned Reg = getRegForValue(I->getOperand(0));
1428     if (Reg == 0) return false;
1429     UpdateValueMap(I, Reg);
1430     return true;
1431   }
1432   }
1433
1434   return false;
1435 }
1436
1437 unsigned X86FastISel::TargetMaterializeConstant(Constant *C) {
1438   MVT VT;
1439   if (!isTypeLegal(C->getType(), VT))
1440     return false;
1441
1442   // Get opcode and regclass of the output for the given load instruction.
1443   unsigned Opc = 0;
1444   const TargetRegisterClass *RC = NULL;
1445   switch (VT.getSimpleVT()) {
1446   default: return false;
1447   case MVT::i8:
1448     Opc = X86::MOV8rm;
1449     RC  = X86::GR8RegisterClass;
1450     break;
1451   case MVT::i16:
1452     Opc = X86::MOV16rm;
1453     RC  = X86::GR16RegisterClass;
1454     break;
1455   case MVT::i32:
1456     Opc = X86::MOV32rm;
1457     RC  = X86::GR32RegisterClass;
1458     break;
1459   case MVT::i64:
1460     // Must be in x86-64 mode.
1461     Opc = X86::MOV64rm;
1462     RC  = X86::GR64RegisterClass;
1463     break;
1464   case MVT::f32:
1465     if (Subtarget->hasSSE1()) {
1466       Opc = X86::MOVSSrm;
1467       RC  = X86::FR32RegisterClass;
1468     } else {
1469       Opc = X86::LD_Fp32m;
1470       RC  = X86::RFP32RegisterClass;
1471     }
1472     break;
1473   case MVT::f64:
1474     if (Subtarget->hasSSE2()) {
1475       Opc = X86::MOVSDrm;
1476       RC  = X86::FR64RegisterClass;
1477     } else {
1478       Opc = X86::LD_Fp64m;
1479       RC  = X86::RFP64RegisterClass;
1480     }
1481     break;
1482   case MVT::f80:
1483     // No f80 support yet.
1484     return false;
1485   }
1486
1487   // Materialize addresses with LEA instructions.
1488   if (isa<GlobalValue>(C)) {
1489     X86AddressMode AM;
1490     if (X86SelectAddress(C, AM, false)) {
1491       if (TLI.getPointerTy() == MVT::i32)
1492         Opc = X86::LEA32r;
1493       else
1494         Opc = X86::LEA64r;
1495       unsigned ResultReg = createResultReg(RC);
1496       addLeaAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1497       return ResultReg;
1498     }
1499     return 0;
1500   }
1501
1502   // MachineConstantPool wants an explicit alignment.
1503   unsigned Align = TD.getPrefTypeAlignment(C->getType());
1504   if (Align == 0) {
1505     // Alignment of vector types.  FIXME!
1506     Align = TD.getTypeAllocSize(C->getType());
1507   }
1508
1509   // x86-32 PIC requires a PIC base register for constant pools.
1510   unsigned PICBase = 0;
1511   unsigned char OpFlag = 0;
1512   if (TM.getRelocationModel() == Reloc::PIC_) {
1513     if (Subtarget->isPICStyleStub()) {
1514       OpFlag = X86II::MO_PIC_BASE_OFFSET;
1515       PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1516     } else if (Subtarget->isPICStyleGOT()) {
1517       OpFlag = X86II::MO_GOTOFF;
1518       PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1519     } else if (Subtarget->isPICStyleRIPRel() &&
1520                TM.getCodeModel() == CodeModel::Small)
1521       PICBase = X86::RIP;
1522   }
1523
1524   // Create the load from the constant pool.
1525   unsigned MCPOffset = MCP.getConstantPoolIndex(C, Align);
1526   unsigned ResultReg = createResultReg(RC);
1527   addConstantPoolReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg),
1528                            MCPOffset, PICBase, OpFlag);
1529
1530   return ResultReg;
1531 }
1532
1533 unsigned X86FastISel::TargetMaterializeAlloca(AllocaInst *C) {
1534   // Fail on dynamic allocas. At this point, getRegForValue has already
1535   // checked its CSE maps, so if we're here trying to handle a dynamic
1536   // alloca, we're not going to succeed. X86SelectAddress has a
1537   // check for dynamic allocas, because it's called directly from
1538   // various places, but TargetMaterializeAlloca also needs a check
1539   // in order to avoid recursion between getRegForValue,
1540   // X86SelectAddrss, and TargetMaterializeAlloca.
1541   if (!StaticAllocaMap.count(C))
1542     return 0;
1543
1544   X86AddressMode AM;
1545   if (!X86SelectAddress(C, AM, false))
1546     return 0;
1547   unsigned Opc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
1548   TargetRegisterClass* RC = TLI.getRegClassFor(TLI.getPointerTy());
1549   unsigned ResultReg = createResultReg(RC);
1550   addLeaAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1551   return ResultReg;
1552 }
1553
1554 namespace llvm {
1555   llvm::FastISel *X86::createFastISel(MachineFunction &mf,
1556                         MachineModuleInfo *mmi,
1557                         DwarfWriter *dw,
1558                         DenseMap<const Value *, unsigned> &vm,
1559                         DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
1560                         DenseMap<const AllocaInst *, int> &am
1561 #ifndef NDEBUG
1562                         , SmallSet<Instruction*, 8> &cil
1563 #endif
1564                         ) {
1565     return new X86FastISel(mf, mmi, dw, vm, bm, am
1566 #ifndef NDEBUG
1567                            , cil
1568 #endif
1569                            );
1570   }
1571 }