lib/libpmc/pmc.haswell.3

   1 .\" Copyright (c) 2013 Hiren Panchasara <hiren.panchasara@gmail.com>
   2 .\" All rights reserved.
   3 .\"
   4 .\" Redistribution and use in source and binary forms, with or without
   5 .\" modification, are permitted provided that the following conditions
   6 .\" are met:
   7 .\" 1. Redistributions of source code must retain the above copyright
   8 .\"    notice, this list of conditions and the following disclaimer.
   9 .\" 2. Redistributions in binary form must reproduce the above copyright
  10 .\"    notice, this list of conditions and the following disclaimer in the
  11 .\"    documentation and/or other materials provided with the distribution.
  12 .\"
  13 .\" THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14 .\" ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15 .\" IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16 .\" ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17 .\" FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18 .\" DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19 .\" OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20 .\" HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21 .\" LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22 .\" OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23 .\" SUCH DAMAGE.
  24 .\"
  25 .Dd March 22, 2013
  26 .Dt PMC.HASWELL 3
  27 .Os
  28 .Sh NAME
  29 .Nm pmc.haswell
  30 .Nd measurement events for
  31 .Tn Intel
  32 .Tn Haswell
  33 family CPUs
  34 .Sh LIBRARY
  35 .Lb libpmc
  36 .Sh SYNOPSIS
  37 .In pmc.h
  38 .Sh DESCRIPTION
  39 .Tn Intel
  40 .Tn "Haswell"
  41 CPUs contain PMCs conforming to version 2 of the
  42 .Tn Intel
  43 performance measurement architecture.
  44 These CPUs may contain up to two classes of PMCs:
  45 .Bl -tag -width "Li PMC_CLASS_IAP"
  46 .It Li PMC_CLASS_IAF
  47 Fixed-function counters that count only one hardware event per counter.
  48 .It Li PMC_CLASS_IAP
  49 Programmable counters that may be configured to count one of a defined
  50 set of hardware events.
  51 .El
  52 .Pp
  53 The number of PMCs available in each class and their widths need to be
  54 determined at run time by calling
  55 .Xr pmc_cpuinfo 3 .
  56 .Pp
  57 Intel Haswell PMCs are documented in
  58 .Rs
  59 .%B "Intel(R) 64 and IA-32 Architectures Software Developer's Manual"
  60 .%T "Combined Volumes: 1, 2A, 2B, 2C, 3A, 3B and 3C"
  61 .%N "Order Number: 325462-045US"
  62 .%D January 2013
  63 .%Q "Intel Corporation"
  64 .Re
  65 .Ss HASWELL FIXED FUNCTION PMCS
  66 These PMCs and their supported events are documented in
  67 .Xr pmc.iaf 3 .
  68 .Ss HASWELL PROGRAMMABLE PMCS
  69 The programmable PMCs support the following capabilities:
  70 .Bl -column "PMC_CAP_INTERRUPT" "Support"
  71 .It Em Capability Ta Em Support
  72 .It PMC_CAP_CASCADE Ta \&No
  73 .It PMC_CAP_EDGE Ta Yes
  74 .It PMC_CAP_INTERRUPT Ta Yes
  75 .It PMC_CAP_INVERT Ta Yes
  76 .It PMC_CAP_READ Ta Yes
  77 .It PMC_CAP_PRECISE Ta \&No
  78 .It PMC_CAP_SYSTEM Ta Yes
  79 .It PMC_CAP_TAGGING Ta \&No
  80 .It PMC_CAP_THRESHOLD Ta Yes
  81 .It PMC_CAP_USER Ta Yes
  82 .It PMC_CAP_WRITE Ta Yes
  83 .El
  84 .Ss Event Qualifiers
  85 Event specifiers for these PMCs support the following common
  86 qualifiers:
  87 .Bl -tag -width indent
  88 .It Li rsp= Ns Ar value
  89 Configure the Off-core Response bits.
  90 .Bl -tag -width indent
  91 .It Li DMND_DATA_RD
  92 Counts the number of demand and DCU prefetch data reads of full
  93 and partial cachelines as well as demand data page table entry
  94 cacheline reads.
  95 Does not count L2 data read prefetches or instruction fetches.
  96 .It Li REQ_DMND_RFO
  97 Counts the number of demand and DCU prefetch reads for ownership (RFO)
  98 requests generated by a write to data cacheline.
  99 Does not count L2 RFO prefetches.
 100 .It Li REQ_DMND_IFETCH
 101 Counts the number of demand and DCU prefetch instruction cacheline reads.
 102 Does not count L2 code read prefetches.
 103 .It Li REQ_WB
 104 Counts the number of writeback (modified to exclusive) transactions.
 105 .It Li REQ_PF_DATA_RD
 106 Counts the number of data cacheline reads generated by L2 prefetchers.
 107 .It Li REQ_PF_RFO
 108 Counts the number of RFO requests generated by L2 prefetchers.
 109 .It Li REQ_PF_IFETCH
 110 Counts the number of code reads generated by L2 prefetchers.
 111 .It Li REQ_PF_LLC_DATA_RD
 112 L2 prefetcher to L3 for loads.
 113 .It Li REQ_PF_LLC_RFO
 114 RFO requests generated by L2 prefetcher
 115 .It Li REQ_PF_LLC_IFETCH
 116 L2 prefetcher to L3 for instruction fetches.
 117 .It Li REQ_BUS_LOCKS
 118 Bus lock and split lock requests.
 119 .It Li REQ_STRM_ST
 120 Streaming store requests.
 121 .It Li REQ_OTHER
 122 Any other request that crosses IDI, including I/O.
 123 .It Li RES_ANY
 124 Catch all value for any response types.
 125 .It Li RES_SUPPLIER_NO_SUPP
 126 No Supplier Information available.
 127 .It Li RES_SUPPLIER_LLC_HITM
 128 M-state initial lookup stat in L3.
 129 .It Li RES_SUPPLIER_LLC_HITE
 130 E-state.
 131 .It Li RES_SUPPLIER_LLC_HITS
 132 S-state.
 133 .It Li RES_SUPPLIER_LLC_HITF
 134 F-state.
 135 .It Li RES_SUPPLIER_LOCAL
 136 Local DRAM Controller.
 137 .It Li RES_SNOOP_SNP_NONE
 138 No details on snoop-related information.
 139 .It Li RES_SNOOP_SNP_NO_NEEDED
 140 No snoop was needed to satisfy the request.
 141 .It Li RES_SNOOP_SNP_MISS
 142 A snoop was needed and it missed all snooped caches:
 143 -For LLC Hit, ReslHitl was returned by all cores
 144 -For LLC Miss, Rspl was returned by all sockets and data was returned from
 145 DRAM.
 146 .It Li RES_SNOOP_HIT_NO_FWD
 147 A snoop was needed and it hits in at least one snooped cache.
 148 Hit denotes a cache-line was valid before snoop effect.
 149 This includes:
 150 -Snoop Hit w/ Invalidation (LLC Hit, RFO)
 151 -Snoop Hit, Left Shared (LLC Hit/Miss, IFetch/Data_RD)
 152 -Snoop Hit w/ Invalidation and No Forward (LLC Miss, RFO Hit S)
 153 In the LLC Miss case, data is returned from DRAM.
 154 .It Li RES_SNOOP_HIT_FWD
 155 A snoop was needed and data was forwarded from a remote socket.
 156 This includes:
 157 -Snoop Forward Clean, Left Shared (LLC Hit/Miss, IFetch/Data_RD/RFT).
 158 .It Li RES_SNOOP_HITM
 159 A snoop was needed and it HitM-ed in local or remote cache.
 160 HitM denotes a cache-line was in modified state before effect as a results of snoop.
 161 This includes:
 162 -Snoop HitM w/ WB (LLC miss, IFetch/Data_RD)
 163 -Snoop Forward Modified w/ Invalidation (LLC Hit/Miss, RFO)
 164 -Snoop MtoS (LLC Hit, IFetch/Data_RD).
 165 .It Li RES_NON_DRAM
 166 Target was non-DRAM system address.
 167 This includes MMIO transactions.
 168 .El
 169 .It Li cmask= Ns Ar value
 170 Configure the PMC to increment only if the number of configured
 171 events measured in a cycle is greater than or equal to
 172 .Ar value .
 173 .It Li edge
 174 Configure the PMC to count the number of de-asserted to asserted
 175 transitions of the conditions expressed by the other qualifiers.
 176 If specified, the counter will increment only once whenever a
 177 condition becomes true, irrespective of the number of clocks during
 178 which the condition remains true.
 179 .It Li inv
 180 Invert the sense of comparison when the
 181 .Dq Li cmask
 182 qualifier is present, making the counter increment when the number of
 183 events per cycle is less than the value specified by the
 184 .Dq Li cmask
 185 qualifier.
 186 .It Li os
 187 Configure the PMC to count events happening at processor privilege
 188 level 0.
 189 .It Li usr
 190 Configure the PMC to count events occurring at privilege levels 1, 2
 191 or 3.
 192 .El
 193 .Pp
 194 If neither of the
 195 .Dq Li os
 196 or
 197 .Dq Li usr
 198 qualifiers are specified, the default is to enable both.
 199 .Ss Event Specifiers (Programmable PMCs)
 200 Haswell programmable PMCs support the following events:
 201 .Bl -tag -width indent
 202 .It Li LD_BLOCKS.STORE_FORWARD
 203 .Pq Event 03H , Umask 02H
 204 Loads blocked by overlapping with store buffer that
 205 cannot be forwarded.
 206 .It Li MISALIGN_MEM_REF.LOADS
 207 .Pq Event 05H , Umask 01H
 208 Speculative cache-line split load uops dispatched to
 209 L1D.
 210 .It Li MISALIGN_MEM_REF.STORES
 211 .Pq Event 05H , Umask 02H
 212 Speculative cache-line split Store-address uops
 213 dispatched to L1D.
 214 .It Li LD_BLOCKS_PARTIAL.ADDRESS_ALIAS
 215 .Pq Event 07H , Umask 01H
 216 False dependencies in MOB due to partial compare
 217 on address.
 218 .It Li DTLB_LOAD_MISSES.MISS_CAUSES_A_WALK
 219 .Pq Event 08H , Umask 01H
 220 Misses in all TLB levels that cause a page walk of any
 221 page size.
 222 .It Li DTLB_LOAD_MISSES.WALK_COMPLETED_4K
 223 .Pq Event 08H , Umask 02H
 224 Completed page walks due to demand load misses
 225 that caused 4K page walks in any TLB levels.
 226 .It Li DTLB_LOAD_MISSES.WALK_COMPLETED_2M_4K
 227 .Pq Event 08H , Umask 02H
 228 Completed page walks due to demand load misses
 229 that caused 2M/4M page walks in any TLB levels.
 230 .It Li DTLB_LOAD_MISSES.WALK_COMPLETED
 231 .Pq Event 08H , Umask 0EH
 232 Completed page walks in any TLB of any page size
 233 due to demand load misses
 234 .It Li DTLB_LOAD_MISSES.WALK_DURATION
 235 .Pq Event 08H , Umask 10H
 236 Cycle PMH is busy with a walk.
 237 .It Li DTLB_LOAD_MISSES.STLB_HIT_4K
 238 .Pq Event 08H , Umask 20H
 239 Load misses that missed DTLB but hit STLB (4K).
 240 .It Li DTLB_LOAD_MISSES.STLB_HIT_2M
 241 .Pq Event 08H , Umask 40H
 242 Load misses that missed DTLB but hit STLB (2M).
 243 .It Li DTLB_LOAD_MISSES.STLB_HIT
 244 .Pq Event 08H , Umask 60H
 245 Number of cache load STLB hits.
 246 No page walk.
 247 .It Li DTLB_LOAD_MISSES.PDE_CACHE_MISS
 248 .Pq Event 08H , Umask 80H
 249 DTLB demand load misses with low part of linear-to-
 250 physical address translation missed
 251 .It Li INT_MISC.RECOVERY_CYCLES
 252 .Pq Event 0DH , Umask 03H
 253 Cycles waiting to recover after Machine Clears
 254 except JEClear.
 255 Set Cmask= 1.
 256 .It Li UOPS_ISSUED.ANY
 257 .Pq Event 0EH , Umask 01H
 258 ncrements each cycle the # of Uops issued by the
 259 RAT to RS.
 260 Set Cmask = 1, Inv = 1, Any= 1to count stalled cycles
 261 of this core.
 262 .It Li UOPS_ISSUED.FLAGS_MERGE
 263 .Pq Event 0EH , Umask 10H
 264 Number of flags-merge uops allocated.
 265 Such uops adds delay.
 266 .It Li UOPS_ISSUED.SLOW_LEA
 267 .Pq Event 0EH , Umask 20H
 268 Number of slow LEA or similar uops allocated.
 269 Such uop has 3 sources (e.g. 2 sources + immediate)
 270 regardless if as a result of LEA instruction or not.
 271 .It Li UOPS_ISSUED.SiNGLE_MUL
 272 .Pq Event 0EH , Umask 40H
 273 Number of multiply packed/scalar single precision
 274 uops allocated.
 275 .It Li L2_RQSTS.DEMAND_DATA_RD_MISS
 276 .Pq Event 24H , Umask 21H
 277 Demand Data Read requests that missed L2, no
 278 rejects.
 279 .It Li L2_RQSTS.DEMAND_DATA_RD_HIT
 280 .Pq Event 24H , Umask 41H
 281 Demand Data Read requests that hit L2 cache.
 282 .It Li L2_RQSTS.ALL_DEMAND_DATA_RD
 283 .Pq Event 24H , Umask E1H
 284 Counts any demand and L1 HW prefetch data load
 285 requests to L2.
 286 .It Li L2_RQSTS.RFO_HIT
 287 .Pq Event 24H , Umask 42H
 288 Counts the number of store RFO requests that hit
 289 the L2 cache.
 290 .It Li L2_RQSTS.RFO_MISS
 291 .Pq Event 24H , Umask 22H
 292 Counts the number of store RFO requests that miss
 293 the L2 cache.
 294 .It Li L2_RQSTS.ALL_RFO
 295 .Pq Event 24H , Umask E2H
 296 Counts all L2 store RFO requests.
 297 .It Li L2_RQSTS.CODE_RD_HIT
 298 .Pq Event 24H , Umask 44H
 299 Number of instruction fetches that hit the L2 cache.
 300 .It Li L2_RQSTS.CODE_RD_MISS
 301 .Pq Event 24H , Umask 24H
 302 Number of instruction fetches that missed the L2
 303 cache.
 304 .It Li L2_RQSTS.ALL_DEMAND_MISS
 305 .Pq Event 24H , Umask 27H
 306 Demand requests that miss L2 cache.
 307 .It Li L2_RQSTS.ALL_DEMAND_REFERENCES
 308 .Pq Event 24H , Umask E7H
 309 Demand requests to L2 cache.
 310 .It Li L2_RQSTS.ALL_CODE_RD
 311 .Pq Event 24H , Umask E4H
 312 Counts all L2 code requests.
 313 .It Li L2_RQSTS.L2_PF_HIT
 314 .Pq Event 24H , Umask 50H
 315 Counts all L2 HW prefetcher requests that hit L2.
 316 .It Li L2_RQSTS.L2_PF_MISS
 317 .Pq Event 24H , Umask 30H
 318 Counts all L2 HW prefetcher requests that missed
 319 L2.
 320 .It Li L2_RQSTS.ALL_PF
 321 .Pq Event 24H , Umask F8H
 322 Counts all L2 HW prefetcher requests.
 323 .It Li L2_RQSTS.MISS
 324 .Pq Event 24H , Umask 3FH
 325 All requests that missed L2.
 326 .It Li L2_RQSTS.REFERENCES
 327 .Pq Event 24H , Umask FFH
 328 All requests to L2 cache.
 329 .It Li L2_DEMAND_RQSTS.WB_HIT
 330 .Pq Event 27H , Umask 50H
 331 Not rejected writebacks that hit L2 cache
 332 .It Li LONGEST_LAT_CACHE.REFERENCE
 333 .Pq Event 2EH , Umask 4FH
 334 This event counts requests originating from the core
 335 that reference a cache line in the last level cache.
 336 .It Li LONGEST_LAT_CACHE.MISS
 337 .Pq Event 2EH , Umask 41H
 338 This event counts each cache miss condition for
 339 references to the last level cache.
 340 .It Li CPU_CLK_UNHALTED.THREAD_P
 341 .Pq Event 3CH , Umask 00H
 342 Counts the number of thread cycles while the thread is not in a halt state.
 343 The thread enters the halt state when it is running the HLT instruction.
 344 The core frequency may change from time to time due to power or thermal throttling.
 345 .It Li CPU_CLK_THREAD_UNHALTED.REF_XCLK
 346 .Pq Event 3CH , Umask 01H
 347 Increments at the frequency of XCLK (100 MHz)
 348 when not halted.
 349 .It Li L1D_PEND_MISS.PENDING
 350 .Pq Event 48H , Umask 01H
 351 Increments the number of outstanding L1D misses every cycle.
 352 Set Cmaks = 1 and Edge =1 to count occurrences.
 353 .It Li DTLB_STORE_MISSES.MISS_CAUSES_A_WALK
 354 .Pq Event 49H , Umask 01H
 355 Miss in all TLB levels causes an page walk of any
 356 page size (4K/2M/4M/1G).
 357 .It Li DTLB_STORE_MISSES.WALK_COMPLETED_4K
 358 .Pq Event 49H , Umask 02H
 359 Completed page walks due to store misses in one or
 360 more TLB levels of 4K page structure.
 361 .It Li DTLB_STORE_MISSES.WALK_COMPLETED_2M_4M
 362 .Pq Event 49H , Umask 04H
 363 Completed page walks due to store misses in one or
 364 more TLB levels of 2M/4M page structure.
 365 .It Li DTLB_STORE_MISSES.WALK_COMPLETED
 366 .Pq Event 49H , Umask 0EH
 367 Completed page walks due to store miss in any TLB
 368 levels of any page size (4K/2M/4M/1G).
 369 .It Li DTLB_STORE_MISSES.WALK_DURATION
 370 .Pq Event 49H , Umask 10H
 371 Cycles PMH is busy with this walk.
 372 .It Li DTLB_STORE_MISSES.STLB_HIT_4K
 373 .Pq Event 49H , Umask 20H
 374 Store misses that missed DTLB but hit STLB (4K).
 375 .It Li DTLB_STORE_MISSES.STLB_HIT_2M
 376 .Pq Event 49H , Umask 40H
 377 Store misses that missed DTLB but hit STLB (2M).
 378 .It Li DTLB_STORE_MISSES.STLB_HIT
 379 .Pq Event 49H , Umask 60H
 380 Store operations that miss the first TLB level but hit
 381 the second and do not cause page walks.
 382 .It Li DTLB_STORE_MISSES.PDE_CACHE_MISS
 383 .Pq Event 49H , Umask 80H
 384 DTLB store misses with low part of linear-to-physical
 385 address translation missed.
 386 .It Li LOAD_HIT_PRE.SW_PF
 387 .Pq Event 4CH , Umask 01H
 388 Non-SW-prefetch load dispatches that hit fill buffer
 389 allocated for S/W prefetch.
 390 .It Li LOAD_HIT_PRE.HW_PF
 391 .Pq Event 4CH , Umask 02H
 392 Non-SW-prefetch load dispatches that hit fill buffer
 393 allocated for H/W prefetch.
 394 .It Li L1D.REPLACEMENT
 395 .Pq Event 51H , Umask 01H
 396 Counts the number of lines brought into the L1 data
 397 cache.
 398 .It Li MOVE_ELIMINATION.INT_NOT_ELIMINATED
 399 .Pq Event 58H , Umask 04H
 400 Number of integer Move Elimination candidate uops
 401 that were not eliminated.
 402 .It Li MOVE_ELIMINATION.SMID_NOT_ELIMINATED
 403 .Pq Event 58H , Umask 08H
 404 Number of SIMD Move Elimination candidate uops
 405 that were not eliminated.
 406 .It Li MOVE_ELIMINATION.INT_ELIMINATED
 407 .Pq Event 58H , Umask 01H
 408 Unhalted core cycles when the thread is in ring 0.
 409 .It Li MOVE_ELIMINATION.SMID_ELIMINATED
 410 .Pq Event 58H , Umask 02H
 411 Number of SIMD Move Elimination candidate uops
 412 that were eliminated.
 413 .It Li CPL_CYCLES.RING0
 414 .Pq Event 5CH , Umask 02H
 415 Unhalted core cycles when the thread is in ring 0.
 416 .It Li CPL_CYCLES.RING123
 417 .Pq Event 5CH , Umask 01H
 418 Unhalted core cycles when the thread is not in ring 0.
 419 .It Li RS_EVENTS.EMPTY_CYCLES
 420 .Pq Event 5EH , Umask 01H
 421 Cycles the RS is empty for the thread.
 422 .It Li OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD
 423 .Pq Event 60H , Umask 01H
 424 Offcore outstanding Demand Data Read transactions in SQ to uncore.
 425 Set Cmask=1 to count cycles.
 426 .It Li OFFCORE_REQUESTS_OUTSTANDING.DEMAND_CORE_RD
 427 .Pq Event 60H , Umask 02H
 428 Offcore outstanding Demand code Read transactions in SQ to uncore.
 429 Set Cmask=1 to count cycles.
 430 .It Li OFFCORE_REQUESTS_OUTSTANDING.DEMAND_RFO
 431 .Pq Event 60H , Umask 04H
 432 Offcore outstanding RFO store transactions in SQ to uncore.
 433 Set Cmask=1 to count cycles.
 434 .It Li OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD
 435 .Pq Event 60H , Umask 08H
 436 Offcore outstanding cacheable data read transactions in SQ to uncore.
 437 Set Cmask=1 to count cycles.
 438 .It Li LOCK_CYCLES.SPLIT_LOCK_UC_LOCK_DURATION
 439 .Pq Event 63H , Umask 01H
 440 Cycles in which the L1D and L2 are locked, due to a UC lock or split lock.
 441 .It Li LOCK_CYCLES.CACHE_LOCK_DURATION
 442 .Pq Event 63H , Umask 02H
 443 Cycles in which the L1D is locked.
 444 .It Li IDQ.EMPTY
 445 .Pq Event 79H , Umask 02H
 446 Counts cycles the IDQ is empty.
 447 .It Li IDQ.MITE_UOPS
 448 .Pq Event 79H , Umask 04H
 449 Increment each cycle # of uops delivered to IDQ from MITE path.
 450 Set Cmask = 1 to count cycles.
 451 .It Li IDQ.DSB_UOPS
 452 .Pq Event 79H , Umask 08H
 453 Increment each cycle. # of uops delivered to IDQ
 454 from DSB path.
 455 Set Cmask = 1 to count cycles.
 456 .It Li IDQ.MS_DSB_UOPS
 457 .Pq Event 79H , Umask 10H
 458 Increment each cycle # of uops delivered to IDQ when MS_busy by DSB.
 459 Set Cmask = 1 to count cycles.
 460 Add Edge=1 to count # of delivery.
 461 .It Li IDQ.MS_MITE_UOPS
 462 .Pq Event 79H , Umask 20H
 463 ncrement each cycle # of uops delivered to IDQ when MS_busy by MITE.
 464 Set Cmask = 1 to count cycles.
 465 .It Li IDQ.MS_UOPS
 466 .Pq Event 79H , Umask 30H
 467 Increment each cycle # of uops delivered to IDQ from MS by either DSB or MITE.
 468 Set Cmask = 1 to count cycles.
 469 .It Li IDQ.ALL_DSB_CYCLES_ANY_UOPS
 470 .Pq Event 79H , Umask 18H
 471 Counts cycles DSB is delivered at least one uops.
 472 Set Cmask = 1.
 473 .It Li IDQ.ALL_DSB_CYCLES_4_UOPS
 474 .Pq Event 79H , Umask 18H
 475 Counts cycles DSB is delivered four uops.
 476 Set Cmask=4.
 477 .It Li IDQ.ALL_MITE_CYCLES_ANY_UOPS
 478 .Pq Event 79H , Umask 24H
 479 Counts cycles MITE is delivered at least one uops.
 480 Set Cmask = 1.
 481 .It Li IDQ.ALL_MITE_CYCLES_4_UOPS
 482 .Pq Event 79H , Umask 24H
 483 Counts cycles MITE is delivered four uops.
 484 Set Cmask =4.
 485 .It Li IDQ.MITE_ALL_UOPS
 486 .Pq Event 79H , Umask 3CH
 487 # of uops delivered to IDQ from any path.
 488 .It Li ICACHE.MISSES
 489 .Pq Event 80H , Umask 02H
 490 Number of Instruction Cache, Streaming Buffer and Victim Cache Misses.
 491 Includes UC accesses.
 492 .It Li ITLB_MISSES.MISS_CAUSES_A_WALK
 493 .Pq Event 85H , Umask 01H
 494 Misses in ITLB that causes a page walk of any page
 495 size.
 496 .It Li ITLB_MISSES.WALK_COMPLETED_4K
 497 .Pq Event 85H , Umask 02H
 498 Completed page walks due to misses in ITLB 4K page
 499 entries.
 500 .It Li TLB_MISSES.WALK_COMPLETED_2M_4M
 501 .Pq Event 85H , Umask 04H
 502 Completed page walks due to misses in ITLB 2M/4M
 503 page entries.
 504 .It Li ITLB_MISSES.WALK_COMPLETED
 505 .Pq Event 85H , Umask 0EH
 506 Completed page walks in ITLB of any page size.
 507 .It Li ITLB_MISSES.WALK_DURATION
 508 .Pq Event 85H , Umask 10H
 509 Cycle PMH is busy with a walk.
 510 .It Li ITLB_MISSES.STLB_HIT_4K
 511 .Pq Event 85H , Umask 20H
 512 ITLB misses that hit STLB (4K).
 513 .It Li ITLB_MISSES.STLB_HIT_2M
 514 .Pq Event 85H , Umask 40H
 515 ITLB misses that hit STLB (2K).
 516 .It Li ITLB_MISSES.STLB_HIT
 517 .Pq Event 85H , Umask 60H
 518 TLB misses that hit STLB.
 519 No page walk.
 520 .It Li ILD_STALL.LCP
 521 .Pq Event 87H , Umask 01H
 522 Stalls caused by changing prefix length of the
 523 instruction.
 524 .It Li ILD_STALL.IQ_FULL
 525 .Pq Event 87H , Umask 04H
 526 Stall cycles due to IQ is full.
 527 .It Li BR_INST_EXEC.NONTAKEN_COND
 528 .Pq Event 88H , Umask 41H
 529 Count conditional near branch instructions that were executed (but not
 530 necessarily retired) and not taken.
 531 .It Li BR_INST_EXEC.TAKEN_COND
 532 .Pq Event 88H , Umask 81H
 533 Count conditional near branch instructions that were executed (but not
 534 necessarily retired) and taken.
 535 .It Li BR_INST_EXEC.DIRECT_JMP
 536 .Pq Event 88H , Umask 82H
 537 Count all unconditional near branch instructions excluding calls and
 538 indirect branches.
 539 .It Li BR_INST_EXEC.INDIRECT_JMP_NON_CALL_RET
 540 .Pq Event 88H , Umask 84H
 541 Count executed indirect near branch instructions that are not calls nor
 542 returns.
 543 .It Li BR_INST_EXEC.RETURN_NEAR
 544 .Pq Event 88H , Umask 88H
 545 Count indirect near branches that have a return mnemonic.
 546 .It Li BR_INST_EXEC.DIRECT_NEAR_CALL
 547 .Pq Event 88H , Umask 90H
 548 Count unconditional near call branch instructions, excluding non call
 549 branch, executed.
 550 .It Li BR_INST_EXEC.INDIRECT_NEAR_CALL
 551 .Pq Event 88H , Umask A0H
 552 Count indirect near calls, including both register and memory indirect,
 553 executed.
 554 .It Li BR_INST_EXEC.ALL_BRANCHES
 555 .Pq Event 88H , Umask FFH
 556 Counts all near executed branches (not necessarily retired).
 557 .It Li BR_MISP_EXEC.NONTAKEN_COND
 558 .Pq Event 89H , Umask 41H
 559 Count conditional near branch instructions mispredicted as nontaken.
 560 .It Li BR_MISP_EXEC.TAKEN_COND
 561 .Pq Event 89H , Umask 81H
 562 Count conditional near branch instructions mispredicted as taken.
 563 .It Li BR_MISP_EXEC.INDIRECT_JMP_NON_CALL_RET
 564 .Pq Event 89H , Umask 84H
 565 Count mispredicted indirect near branch instructions that are not calls
 566 nor returns.
 567 .It Li BR_MISP_EXEC.RETURN_NEAR
 568 .Pq Event 89H , Umask 88H
 569 Count mispredicted indirect near branches that have a return mnemonic.
 570 .It Li BR_MISP_EXEC.DIRECT_NEAR_CALL
 571 .Pq Event 89H , Umask 90H
 572 Count mispredicted unconditional near call branch instructions, excluding
 573 non call branch, executed.
 574 .It Li BR_MISP_EXEC.INDIRECT_NEAR_CALL
 575 .Pq Event 89H , Umask A0H
 576 Count mispredicted indirect near calls, including both register and memory
 577 indirect, executed.
 578 .It Li BR_MISP_EXEC.ALL_BRANCHES
 579 .Pq Event 89H , Umask FFH
 580 Counts all mispredicted near executed branches (not necessarily retired).
 581 .It Li IDQ_UOPS_NOT_DELIVERED.CORE
 582 .Pq Event 9CH , Umask 01H
 583 Count number of non-delivered uops to RAT per
 584 thread.
 585 .It Li UOPS_EXECUTED_PORT.PORT_0
 586 .Pq Event A1H , Umask 01H
 587 Cycles which a Uop is dispatched on port 0 in this
 588 thread.
 589 .It Li UOPS_EXECUTED_PORT.PORT_1
 590 .Pq Event A1H , Umask 02H
 591 Cycles which a Uop is dispatched on port 1 in this
 592 thread.
 593 .It Li UOPS_EXECUTED_PORT.PORT_2
 594 .Pq Event A1H , Umask 04H
 595 Cycles which a Uop is dispatched on port 2 in this
 596 thread.
 597 .It Li UOPS_EXECUTED_PORT.PORT_3
 598 .Pq Event A1H , Umask 08H
 599 Cycles which a Uop is dispatched on port 3 in this
 600 thread.
 601 .It Li UOPS_EXECUTED_PORT.PORT_4
 602 .Pq Event A1H , Umask 10H
 603 Cycles which a Uop is dispatched on port 4 in this
 604 thread.
 605 .It Li UOPS_EXECUTED_PORT.PORT_5
 606 .Pq Event A1H , Umask 20H
 607 Cycles which a Uop is dispatched on port 5 in this
 608 thread.
 609 .It Li UOPS_EXECUTED_PORT.PORT_6
 610 .Pq Event A1H , Umask 40H
 611 Cycles which a Uop is dispatched on port 6 in this
 612 thread.
 613 .It Li UOPS_EXECUTED_PORT.PORT_7
 614 .Pq Event A1H , Umask 80H
 615 Cycles which a Uop is dispatched on port 7 in this
 616 thread.
 617 .It Li RESOURCE_STALLS.ANY
 618 .Pq Event A2H , Umask 01H
 619 Cycles Allocation is stalled due to Resource Related
 620 reason.
 621 .It Li RESOURCE_STALLS.RS
 622 .Pq Event A2H , Umask 04H
 623 Cycles stalled due to no eligible RS entry available.
 624 .It Li RESOURCE_STALLS.SB
 625 .Pq Event A2H , Umask 08H
 626 Cycles stalled due to no store buffers available (not
 627 including draining form sync).
 628 .It Li RESOURCE_STALLS.ROB
 629 .Pq Event A2H , Umask 10H
 630 Cycles stalled due to re-order buffer full.
 631 .It Li CYCLE_ACTIVITY.CYCLES_L2_PENDING
 632 .Pq Event A3H , Umask 01H
 633 Cycles with pending L2 miss loads.
 634 Set Cmask=2 to count cycle.
 635 .It Li CYCLE_ACTIVITY.CYCLES_LDM_PENDING
 636 .Pq Event A3H , Umask 02H
 637 Cycles with pending memory loads.
 638 Set Cmask=2 to count cycle.
 639 .It Li CYCLE_ACTIVITY.STALLS_L2_PENDING
 640 .Pq Event A3H , Umask 05H
 641 Number of loads missed L2.
 642 .It Li CYCLE_ACTIVITY.CYCLES_L1D_PENDING
 643 .Pq Event A3H , Umask 08H
 644 Cycles with pending L1 cache miss loads.
 645 Set Cmask=8 to count cycle.
 646 .It Li ITLB.ITLB_FLUSH
 647 .Pq Event AEH , Umask 01H
 648 Counts the number of ITLB flushes, includes
 649 4k/2M/4M pages.
 650 .It Li OFFCORE_REQUESTS.DEMAND_DATA_RD
 651 .Pq Event B0H , Umask 01H
 652 Demand data read requests sent to uncore.
 653 .It Li OFFCORE_REQUESTS.DEMAND_CODE_RD
 654 .Pq Event B0H , Umask 02H
 655 Demand code read requests sent to uncore.
 656 .It Li OFFCORE_REQUESTS.DEMAND_RFO
 657 .Pq Event B0H , Umask 04H
 658 Demand RFO read requests sent to uncore, including
 659 regular RFOs, locks, ItoM.
 660 .It Li OFFCORE_REQUESTS.ALL_DATA_RD
 661 .Pq Event B0H , Umask 08H
 662 Data read requests sent to uncore (demand and
 663 prefetch).
 664 .It Li UOPS_EXECUTED.CORE
 665 .Pq Event B1H , Umask 02H
 666 Counts total number of uops to be executed per-core
 667 each cycle.
 668 .It Li OFF_CORE_RESPONSE_0
 669 .Pq Event B7H , Umask 01H
 670 Requires MSR 01A6H
 671 .It Li OFF_CORE_RESPONSE_1
 672 .Pq Event BBH , Umask 01H
 673 Requires MSR 01A7H
 674 .It Li PAGE_WALKER_LOADS.DTLB_L1
 675 .Pq Event BCH , Umask 11H
 676 Number of DTLB page walker loads that hit in the
 677 L1+FB.
 678 .It Li PAGE_WALKER_LOADS.ITLB_L1
 679 .Pq Event BCH , Umask 21H
 680 Number of ITLB page walker loads that hit in the
 681 L1+FB.
 682 .It Li PAGE_WALKER_LOADS.DTLB_L2
 683 .Pq Event BCH , Umask 12H
 684 Number of DTLB page walker loads that hit in the L2.
 685 .It Li PAGE_WALKER_LOADS.ITLB_L2
 686 .Pq Event BCH , Umask 22H
 687 Number of ITLB page walker loads that hit in the L2.
 688 .It Li PAGE_WALKER_LOADS.DTLB_L3
 689 .Pq Event BCH , Umask 14H
 690 Number of DTLB page walker loads that hit in the L3.
 691 .It Li PAGE_WALKER_LOADS.ITLB_L3
 692 .Pq Event BCH , Umask 24H
 693 Number of ITLB page walker loads that hit in the L3.
 694 .It Li PAGE_WALKER_LOADS.DTLB_MEMORY
 695 .Pq Event BCH , Umask 18H
 696 Number of DTLB page walker loads from memory.
 697 .It Li PAGE_WALKER_LOADS.ITLB_MEMORY
 698 .Pq Event BCH , Umask 28H
 699 Number of ITLB page walker loads from memory.
 700 .It Li TLB_FLUSH.DTLB_THREAD
 701 .Pq Event BDH , Umask 01H
 702 DTLB flush attempts of the thread-specific entries.
 703 .It Li TLB_FLUSH.STLB_ANY
 704 .Pq Event BDH , Umask 20H
 705 Count number of STLB flush attempts.
 706 .It Li INST_RETIRED.ANY_P
 707 .Pq Event C0H , Umask 00H
 708 Number of instructions at retirement.
 709 .It Li INST_RETIRED.ALL
 710 .Pq Event C0H , Umask 01H
 711 Precise instruction retired event with HW to reduce
 712 effect of PEBS shadow in IP distribution.
 713 .It Li OTHER_ASSISTS.AVX_TO_SSE
 714 .Pq Event C1H , Umask 08H
 715 Number of transitions from AVX-256 to legacy SSE
 716 when penalty applicable.
 717 .It Li OTHER_ASSISTS.SSE_TO_AVX
 718 .Pq Event C1H , Umask 10H
 719 Number of transitions from SSE to AVX-256 when
 720 penalty applicable.
 721 .It Li OTHER_ASSISTS.ANY_WB_ASSIST
 722 .Pq Event C1H , Umask 40H
 723 Number of microcode assists invoked by HW upon
 724 uop writeback.
 725 .It Li UOPS_RETIRED.ALL
 726 .Pq Event C2H , Umask 01H
 727 Counts the number of micro-ops retired, Use
 728 cmask=1 and invert to count active cycles or stalled
 729 cycles.
 730 .It Li UOPS_RETIRED.RETIRE_SLOTS
 731 .Pq Event C2H , Umask 02H
 732 Counts the number of retirement slots used each
 733 cycle.
 734 .It Li MACHINE_CLEARS.MEMORY_ORDERING
 735 .Pq Event C3H , Umask 02H
 736 Counts the number of machine clears due to memory
 737 order conflicts.
 738 .It Li MACHINE_CLEARS.SMC
 739 .Pq Event C3H , Umask 04H
 740 Number of self-modifying-code machine clears
 741 detected.
 742 .It Li MACHINE_CLEARS.MASKMOV
 743 .Pq Event C3H , Umask 20H
 744 Counts the number of executed AVX masked load
 745 operations that refer to an illegal address range with
 746 the mask bits set to 0.
 747 .It Li BR_INST_RETIRED.ALL_BRANCHES
 748 .Pq Event C4H , Umask 00H
 749 Branch instructions at retirement.
 750 .It Li BR_INST_RETIRED.CONDITIONAL
 751 .Pq Event C4H , Umask 01H
 752 Counts the number of conditional branch instructions Supports PEBS
 753 retired.
 754 .It Li BR_INST_RETIRED.NEAR_CALL
 755 .Pq Event C4H , Umask 02H
 756 Direct and indirect near call instructions retired.
 757 .It Li BR_INST_RETIRED.ALL_BRANCHES
 758 .Pq Event C4H , Umask 04H
 759 Counts the number of branch instructions retired.
 760 .It Li BR_INST_RETIRED.NEAR_RETURN
 761 .Pq Event C4H , Umask 08H
 762 Counts the number of near return instructions
 763 retired.
 764 .It Li BR_INST_RETIRED.NOT_TAKEN
 765 .Pq Event C4H , Umask 10H
 766 Counts the number of not taken branch instructions
 767 retired.
 768  It Li BR_INST_RETIRED.NEAR_TAKEN
 769 .Pq Event C4H , Umask 20H
 770 Number of near taken branches retired.
 771 .It Li BR_INST_RETIRED.FAR_BRANCH
 772 .Pq Event C4H , Umask 40H
 773 Number of far branches retired.
 774 .It Li BR_MISP_RETIRED.ALL_BRANCHES
 775 .Pq Event C5H , Umask 00H
 776 Mispredicted branch instructions at retirement
 777 .It Li BR_MISP_RETIRED.CONDITIONAL
 778 .Pq Event C5H , Umask 01H
 779 Mispredicted conditional branch instructions retired.
 780 .It Li BR_MISP_RETIRED.CONDITIONAL
 781 .Pq Event C5H , Umask 04H
 782 Mispredicted macro branch instructions retired.
 783 .It Li FP_ASSIST.X87_OUTPUT
 784 .Pq Event CAH , Umask 02H
 785 Number of X87 FP assists due to Output values.
 786 .It Li FP_ASSIST.X87_INPUT
 787 .Pq Event CAH , Umask 04H
 788 Number of X87 FP assists due to input values.
 789 .It Li FP_ASSIST.SIMD_OUTPUT
 790 .Pq Event CAH , Umask 08H
 791 Number of SIMD FP assists due to Output values.
 792 .It Li FP_ASSIST.SIMD_INPUT
 793 .Pq Event CAH , Umask 10H
 794 Number of SIMD FP assists due to input values.
 795 .It Li FP_ASSIST.ANY
 796 .Pq Event CAH , Umask 1EH
 797 Cycles with any input/output SSE* or FP assists.
 798 .It Li ROB_MISC_EVENTS.LBR_INSERTS
 799 .Pq Event CCH , Umask 20H
 800 Count cases of saving new LBR records by hardware.
 801 .It Li MEM_TRANS_RETIRED.LOAD_LATENCY
 802 .Pq Event CDH , Umask 01H
 803 Randomly sampled loads whose latency is above a user defined threshold.
 804 A small fraction of the overall loads are sampled due to randomization.
 805 .It Li MEM_UOPS_RETIRED.STLB_MISS_LOADS
 806 .Pq Event D0H , Umask 11H
 807 Count retired load uops that missed the STLB.
 808 .It Li MEM_UOPS_RETIRED.STLB_MISS_STORES
 809 .Pq Event D0H , Umask 12H
 810 Count retired store uops that missed the STLB.
 811 .It Li MEM_UOPS_RETIRED.SPLIT_LOADS
 812 .Pq Event D0H , Umask 41H
 813 Count retired load uops that were split across a cache line.
 814 .It Li MEM_UOPS_RETIRED.SPLIT_STORES
 815 .Pq Event D0H , Umask 42H
 816 Count retired store uops that were split across a cache line.
 817 .It Li MEM_UOPS_RETIRED.ALL_LOADS
 818 .Pq Event D0H , Umask 81H
 819 Count all retired load uops.
 820 .It Li MEM_UOPS_RETIRED.ALL_STORES
 821 .Pq Event D0H , Umask 82H
 822 Count all retired store uops.
 823 .It Li MEM_LOAD_UOPS_RETIRED.L1_HIT
 824 .Pq Event D1H , Umask 01H
 825 Retired load uops with L1 cache hits as data sources.
 826 .It Li MEM_LOAD_UOPS_RETIRED.L2_HIT
 827 .Pq Event D1H , Umask 02H
 828 Retired load uops with L2 cache hits as data sources.
 829 .It Li MEM_LOAD_UOPS_RETIRED.LLC_HIT
 830 .Pq Event D1H , Umask 04H
 831 Retired load uops with LLC cache hits as data
 832 sources.
 833 .It Li MEM_LOAD_UOPS_RETIRED.L2_MISS
 834 .Pq Event D1H , Umask 10H
 835 Retired load uops missed L2.
 836 Unknown data source excluded.
 837 .It Li MEM_LOAD_UOPS_RETIRED.HIT_LFB
 838 .Pq Event D1H , Umask 40H
 839 Retired load uops which data sources were load uops
 840 missed L1 but hit FB due to preceding miss to the
 841 same cache line with data not ready.
 842 .It Li MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS
 843 .Pq Event D2H , Umask 01H
 844 Retired load uops which data sources were LLC hit
 845 and cross-core snoop missed in on-pkg core cache.
 846 .It Li MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT
 847 .Pq Event D2H , Umask 02H
 848 Retired load uops which data sources were LLC and
 849 cross-core snoop hits in on-pkg core cache.
 850 .It Li MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM
 851 .Pq Event D2H , Umask 04H
 852 Retired load uops which data sources were HitM
 853 responses from shared LLC.
 854 .It Li MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_NONE
 855 .Pq Event D2H , Umask 08H
 856 Retired load uops which data sources were hits in
 857 LLC without snoops required.
 858 .It Li MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM
 859 .Pq Event D3H , Umask 01H
 860 Retired load uops which data sources missed LLC but
 861 serviced from local dram.
 862 .It Li BACLEARS.ANY
 863 .Pq Event E6H , Umask 1FH
 864 Number of front end re-steers due to BPU
 865 misprediction.
 866 .It Li L2_TRANS.DEMAND_DATA_RD
 867 .Pq Event F0H , Umask 01H
 868 Demand Data Read requests that access L2 cache.
 869 .It Li L2_TRANS.RFO
 870 .Pq Event F0H , Umask 02H
 871 RFO requests that access L2 cache.
 872 .It Li L2_TRANS.CODE_RD
 873 .Pq Event F0H , Umask 04H
 874 L2 cache accesses when fetching instructions.
 875 .It Li L2_TRANS.ALL_PF
 876 .Pq Event F0H , Umask 08H
 877 Any MLC or LLC HW prefetch accessing L2, including
 878 rejects.
 879 .It Li L2_TRANS.L1D_WB
 880 .Pq Event F0H , Umask 10H
 881 L1D writebacks that access L2 cache.
 882 .It Li L2_TRANS.L2_FILL
 883 .Pq Event F0H , Umask 20H
 884 L2 fill requests that access L2 cache.
 885 .It Li L2_TRANS.L2_WB
 886 .Pq Event F0H , Umask 40H
 887 L2 writebacks that access L2 cache.
 888 .It Li L2_TRANS.ALL_REQUESTS
 889 .Pq Event F0H , Umask 80H
 890 Transactions accessing L2 pipe.
 891 .It Li L2_LINES_IN.I
 892 .Pq Event F1H , Umask 01H
 893 L2 cache lines in I state filling L2.
 894 .It Li L2_LINES_IN.S
 895 .Pq Event F1H , Umask 02H
 896 L2 cache lines in S state filling L2.
 897 .It Li L2_LINES_IN.E
 898 .Pq Event F1H , Umask 04H
 899 L2 cache lines in E state filling L2.
 900 .It Li L2_LINES_IN.ALL
 901 .Pq Event F1H , Umask 07H
 902 L2 cache lines filling L2.
 903 .It Li L2_LINES_OUT.DEMAND_CLEAN
 904 .Pq Event F2H , Umask 05H
 905 Clean L2 cache lines evicted by demand.
 906 .It Li L2_LINES_OUT.DEMAND_DIRTY
 907 .Pq Event F2H , Umask 06H
 908 Dirty L2 cache lines evicted by demand.
 909 .El
 910 .Sh SEE ALSO
 911 .Xr pmc 3 ,
 912 .Xr pmc.atom 3 ,
 913 .Xr pmc.core 3 ,
 914 .Xr pmc.corei7 3 ,
 915 .Xr pmc.corei7uc 3 ,
 916 .Xr pmc.haswelluc 3 ,
 917 .Xr pmc.iaf 3 ,
 918 .Xr pmc.ivybridge 3 ,
 919 .Xr pmc.ivybridgexeon 3 ,
 920 .Xr pmc.k7 3 ,
 921 .Xr pmc.k8 3 ,
 922 .Xr pmc.sandybridge 3 ,
 923 .Xr pmc.sandybridgeuc 3 ,
 924 .Xr pmc.sandybridgexeon 3 ,
 925 .Xr pmc.soft 3 ,
 926 .Xr pmc.tsc 3 ,
 927 .Xr pmc.ucf 3 ,
 928 .Xr pmc.westmere 3 ,
 929 .Xr pmc.westmereuc 3 ,
 930 .Xr pmc_cpuinfo 3 ,
 931 .Xr pmclog 3 ,
 932 .Xr hwpmc 4
 933 .Sh HISTORY
 934 The
 935 .Nm pmc
 936 library first appeared in
 937 .Fx 6.0 .
 938 .Sh AUTHORS
 939 .An -nosplit
 940 The
 941 .Lb libpmc
 942 library was written by
 943 .An Joseph Koshy Aq Mt jkoshy@FreeBSD.org .
 944 The support for the Haswell
 945 microarchitecture was written by
 946 .An Hiren Panchasara Aq Mt hiren.panchasara@gmail.com .