lib/libpmc/pmc.haswelluc.3

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   6 .\" are met:
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  18 .\" DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19 .\" OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20 .\" HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21 .\" LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22 .\" OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23 .\" SUCH DAMAGE.
  24 .\"
  25 .Dd March 22, 2013
  26 .Dt PMC.HASWELLUC 3
  27 .Os
  28 .Sh NAME
  29 .Nm pmc.haswelluc
  30 .Nd uncore measurement events for
  31 .Tn Intel
  32 .Tn Haswell
  33 family CPUs
  34 .Sh LIBRARY
  35 .Lb libpmc
  36 .Sh SYNOPSIS
  37 .In pmc.h
  38 .Sh DESCRIPTION
  39 .Tn Intel
  40 .Tn "Haswell"
  41 CPUs contain PMCs conforming to version 3 of the
  42 .Tn Intel
  43 performance measurement architecture.
  44 These CPUs contain two classes of PMCs:
  45 .Bl -tag -width "Li PMC_CLASS_UCP"
  46 .It Li PMC_CLASS_UCF
  47 Fixed-function counters that count only one hardware event per counter.
  48 .It Li PMC_CLASS_UCP
  49 Programmable counters that may be configured to count one of a defined
  50 set of hardware events.
  51 .El
  52 .Pp
  53 The number of PMCs available in each class and their widths need to be
  54 determined at run time by calling
  55 .Xr pmc_cpuinfo 3 .
  56 .Pp
  57 Intel Haswell PMCs are documented in
  58 .Rs
  59 .%B "Intel(R) 64 and IA-32 Architectures Software Developers Manual"
  60 .%T "Combined Volumes: 1, 2A, 2B, 2C, 3A, 3B and 3C"
  61 .%N "Order Number: 325462-045US"
  62 .%D January 2013
  63 .%Q "Intel Corporation"
  64 .Re
  65 .Ss HASWELL UNCORE FIXED FUNCTION PMCS
  66 These PMCs and their supported events are documented in
  67 .Xr pmc.ucf 3 .
  68 Not all CPUs in this family implement fixed-function counters.
  69 .Ss HASWELL UNCORE PROGRAMMABLE PMCS
  70 The programmable PMCs support the following capabilities:
  71 .Bl -column "PMC_CAP_INTERRUPT" "Support"
  72 .It Em Capability Ta Em Support
  73 .It PMC_CAP_CASCADE Ta \&No
  74 .It PMC_CAP_EDGE Ta Yes
  75 .It PMC_CAP_INTERRUPT Ta \&No
  76 .It PMC_CAP_INVERT Ta Yes
  77 .It PMC_CAP_READ Ta Yes
  78 .It PMC_CAP_PRECISE Ta \&No
  79 .It PMC_CAP_SYSTEM Ta \&No
  80 .It PMC_CAP_TAGGING Ta \&No
  81 .It PMC_CAP_THRESHOLD Ta Yes
  82 .It PMC_CAP_USER Ta \&No
  83 .It PMC_CAP_WRITE Ta Yes
  84 .El
  85 .Ss Event Qualifiers
  86 Event specifiers for these PMCs support the following common
  87 qualifiers:
  88 .Bl -tag -width indent
  89 .It Li cmask= Ns Ar value
  90 Configure the PMC to increment only if the number of configured
  91 events measured in a cycle is greater than or equal to
  92 .Ar value .
  93 .It Li edge
  94 Configure the PMC to count the number of de-asserted to asserted
  95 transitions of the conditions expressed by the other qualifiers.
  96 If specified, the counter will increment only once whenever a
  97 condition becomes true, irrespective of the number of clocks during
  98 which the condition remains true.
  99 .It Li inv
 100 Invert the sense of comparison when the
 101 .Dq Li cmask
 102 qualifier is present, making the counter increment when the number of
 103 events per cycle is less than the value specified by the
 104 .Dq Li cmask
 105 qualifier.
 106 .El
 107 .Ss Event Specifiers (Programmable PMCs)
 108 Haswell programmable PMCs support the following events:
 109 .Bl -tag -width indent
 110 .It Li UNC_CBO_XSNP_RESPONSE.MISS
 111 .Pq Event 22H , Umask 01H
 112 A snoop misses in some processor core.
 113 .It Li UNC_CBO_XSNP_RESPONSE.INVAL
 114 .Pq Event 22H , Umask 02H
 115 A snoop invalidates a non-modified line in some
 116 processor core.
 117 .It Li UNC_CBO_XSNP_RESPONSE.HIT
 118 .Pq Event 22H , Umask 04H
 119 A snoop hits a non-modified line in some processor
 120 core.
 121 .It Li UNC_CBO_XSNP_RESPONSE.HITM
 122 .Pq Event 22H , Umask 08H
 123 A snoop hits a modified line in some processor core.
 124 .It Li UNC_CBO_XSNP_RESPONSE.INVAL_M
 125 .Pq Event 22H , Umask 10H
 126 A snoop invalidates a modified line in some processor
 127 core.
 128 .It Li UNC_CBO_XSNP_RESPONSE.EXTERNAL_FILTER
 129 .Pq Event 22H , Umask 20H
 130 Filter on cross-core snoops initiated by this Cbox due
 131 to external snoop request.
 132 .It Li UNC_CBO_XSNP_RESPONSE.XCORE_FILTER
 133 .Pq Event 22H , Umask 40H
 134 Filter on cross-core snoops initiated by this Cbox due
 135 to processor core memory request.
 136 .It Li UNC_CBO_XSNP_RESPONSE.EVICTION_FILTER
 137 .Pq Event 22H , Umask 80H
 138 Filter on cross-core snoops initiated by this Cbox due
 139 to LLC eviction.
 140 .It Li UNC_CBO_CACHE_LOOKUP.M
 141 .Pq Event 34H , Umask 01H
 142 LLC lookup request that access cache and found line in
 143 M-state.
 144 .It Li UNC_CBO_CACHE_LOOKUP.ES
 145 .Pq Event 34H , Umask 06H
 146 LLC lookup request that access cache and found line in
 147 E or S state.
 148 .It Li UNC_CBO_CACHE_LOOKUP.I
 149 .Pq Event 34H , Umask 08H
 150 LLC lookup request that access cache and found line in
 151 I-state.
 152 .It Li UNC_CBO_CACHE_LOOKUP.READ_FILTER
 153 .Pq Event 34H , Umask 10H
 154 Filter on processor core initiated cacheable read
 155 requests.
 156 Must combine with at least one of 01H, 02H, 04H, 08H.
 157 .It Li UNC_CBO_CACHE_LOOKUP.WRITE_FILTER
 158 .Pq Event 34H , Umask 20H
 159 Filter on processor core initiated cacheable write requests.
 160 Must combine with at least one of 01H, 02H, 04H, 08H.
 161 .It Li UNC_CBO_CACHE_LOOKUP.EXTSNP_FILTER
 162 .Pq Event 34H , Umask 40H
 163 Filter on external snoop requests.
 164 Must combine with at least one of 01H, 02H, 04H, 08H.
 165 .It Li UNC_CBO_CACHE_LOOKUP.ANY_REQUEST_FILTER
 166 .Pq Event 34H , Umask 80H
 167 Filter on any IRQ or IPQ initiated requests including
 168 uncacheable, non-coherent requests.
 169 Must combine with at least one of 01H, 02H, 04H, 08H.
 170 .It Li UNC_ARB_TRK_OCCUPANCY.ALL
 171 .Pq Event 80H , Umask 01H
 172 Counts cycles weighted by the number of requests
 173 waiting for data returning from the memory controller.
 174 Accounts for coherent and non-coherent requests
 175 initiated by IA cores, processor graphic units, or LLC.
 176 .It Li UNC_ARB_TRK_REQUEST.ALL
 177 .Pq Event 81H , Umask 01H
 178 Counts the number of coherent and in-coherent
 179 requests initiated by IA cores, processor graphic units,
 180 or LLC.
 181 .It Li UNC_ARB_TRK_REQUEST.WRITES
 182 .Pq Event 81H , Umask 20H
 183 Counts the number of allocated write entries, include
 184 full, partial, and LLC evictions.
 185 .It Li UNC_ARB_TRK_REQUEST.EVICTIONS
 186 .Pq Event 81H , Umask 80H
 187 Counts the number of LLC evictions allocated.
 188 .It Li UNC_ARB_COH , Umask TRK_OCCUPANCY.ALL
 189 .Pq Event 83H , Umask 01H
 190 Cycles weighted by number of requests pending in
 191 Coherency Tracker.
 192 .It Li UNC_ARB_COH , Umask TRK_REQUEST.ALL
 193 .Pq Event 84H , Umask 01H
 194 Number of requests allocated in Coherency Tracker.
 195 .El
 196 .Sh SEE ALSO
 197 .Xr pmc 3 ,
 198 .Xr pmc.atom 3 ,
 199 .Xr pmc.core 3 ,
 200 .Xr pmc.corei7 3 ,
 201 .Xr pmc.corei7uc 3 ,
 202 .Xr pmc.haswell 3 ,
 203 .Xr pmc.iaf 3 ,
 204 .Xr pmc.k7 3 ,
 205 .Xr pmc.k8 3 ,
 206 .Xr pmc.sandybridge 3 ,
 207 .Xr pmc.sandybridgeuc 3 ,
 208 .Xr pmc.sandybridgexeon 3 ,
 209 .Xr pmc.soft 3 ,
 210 .Xr pmc.tsc 3 ,
 211 .Xr pmc.ucf 3 ,
 212 .Xr pmc.westmere 3 ,
 213 .Xr pmc.westmereuc 3 ,
 214 .Xr pmc_cpuinfo 3 ,
 215 .Xr pmclog 3 ,
 216 .Xr hwpmc 4
 217 .Sh HISTORY
 218 The
 219 .Nm pmc
 220 library first appeared in
 221 .Fx 6.0 .
 222 .Sh AUTHORS
 223 .An -nosplit
 224 The
 225 .Lb libpmc
 226 library was written by
 227 .An Joseph Koshy Aq Mt jkoshy@FreeBSD.org .
 228 The support for the Haswell
 229 microarchitecture was added by
 230 .An Hiren Panchasara Aq Mt hiren.panchasara@gmail.com .