lib/libpmc/pmc.ivybridgexeon.3

   1 .\" Copyright (c) 2013 Hiren Panchasara <hiren.panchasara@gmail.com>
   2 .\" All rights reserved.
   3 .\"
   4 .\" Redistribution and use in source and binary forms, with or without
   5 .\" modification, are permitted provided that the following conditions
   6 .\" are met:
   7 .\" 1. Redistributions of source code must retain the above copyright
   8 .\"    notice, this list of conditions and the following disclaimer.
   9 .\" 2. Redistributions in binary form must reproduce the above copyright
  10 .\"    notice, this list of conditions and the following disclaimer in the
  11 .\"    documentation and/or other materials provided with the distribution.
  12 .\"
  13 .\" THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14 .\" ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15 .\" IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16 .\" ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17 .\" FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18 .\" DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19 .\" OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20 .\" HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21 .\" LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22 .\" OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23 .\" SUCH DAMAGE.
  24 .\"
  25 .Dd January 25, 2013
  26 .Dt PMC.IVYBRIDGEXEON 3
  27 .Os
  28 .Sh NAME
  29 .Nm pmc.ivybridgexeon
  30 .Nd measurement events for
  31 .Tn Intel
  32 .Tn Ivy Bridge Xeon
  33 family CPUs
  34 .Sh LIBRARY
  35 .Lb libpmc
  36 .Sh SYNOPSIS
  37 .In pmc.h
  38 .Sh DESCRIPTION
  39 .Tn Intel
  40 .Tn "Ivy Bridge Xeon"
  41 CPUs contain PMCs conforming to version 2 of the
  42 .Tn Intel
  43 performance measurement architecture.
  44 These CPUs may contain up to three classes of PMCs:
  45 .Bl -tag -width "Li PMC_CLASS_IAP"
  46 .It Li PMC_CLASS_IAF
  47 Fixed-function counters that count only one hardware event per counter.
  48 .It Li PMC_CLASS_IAP
  49 Programmable counters that may be configured to count one of a defined
  50 set of hardware events.
  51 .El
  52 .Pp
  53 The number of PMCs available in each class and their widths need to be
  54 determined at run time by calling
  55 .Xr pmc_cpuinfo 3 .
  56 .Pp
  57 Intel Ivy Bridge Xeon PMCs are documented in
  58 .Rs
  59 .%B "Intel(R) 64 and IA-32 Architectures Software Developer's Manual"
  60 .%N "Order Number: 325462-045US"
  61 .%D January 2013
  62 .%Q "Intel Corporation"
  63 .Re
  64 .Ss IVYBRIDGE FIXED FUNCTION PMCS
  65 These PMCs and their supported events are documented in
  66 .Xr pmc.iaf 3 .
  67 .Ss IVYBRIDGE PROGRAMMABLE PMCS
  68 The programmable PMCs support the following capabilities:
  69 .Bl -column "PMC_CAP_INTERRUPT" "Support"
  70 .It Em Capability Ta Em Support
  71 .It PMC_CAP_CASCADE Ta \&No
  72 .It PMC_CAP_EDGE Ta Yes
  73 .It PMC_CAP_INTERRUPT Ta Yes
  74 .It PMC_CAP_INVERT Ta Yes
  75 .It PMC_CAP_READ Ta Yes
  76 .It PMC_CAP_PRECISE Ta \&No
  77 .It PMC_CAP_SYSTEM Ta Yes
  78 .It PMC_CAP_TAGGING Ta \&No
  79 .It PMC_CAP_THRESHOLD Ta Yes
  80 .It PMC_CAP_USER Ta Yes
  81 .It PMC_CAP_WRITE Ta Yes
  82 .El
  83 .Ss Event Qualifiers
  84 Event specifiers for these PMCs support the following common
  85 qualifiers:
  86 .Bl -tag -width indent
  87 .It Li rsp= Ns Ar value
  88 Configure the Off-core Response bits.
  89 .Bl -tag -width indent
  90 .It Li REQ_DMND_DATA_RD
  91 Counts the number of demand and DCU prefetch data reads of full and partial
  92 cachelines as well as demand data page table entry cacheline reads.
  93 Does not count L2 data read prefetches or instruction fetches.
  94 .It Li REQ_DMND_RFO
  95 Counts the number of demand and DCU prefetch reads for ownership (RFO)
  96 requests generated by a write to data cacheline.
  97 Does not count L2 RFO prefetches.
  98 .It Li REQ_DMND_IFETCH
  99 Counts the number of demand and DCU prefetch instruction cacheline reads.
 100 Does not count L2 code read prefetches.
 101 .It Li REQ_WB
 102 Counts the number of writeback (modified to exclusive) transactions.
 103 .It Li REQ_PF_DATA_RD
 104 Counts the number of data cacheline reads generated by L2 prefetchers.
 105 .It Li REQ_PF_RFO
 106 Counts the number of RFO requests generated by L2 prefetchers.
 107 .It Li REQ_PF_IFETCH
 108 Counts the number of code reads generated by L2 prefetchers.
 109 .It Li REQ_PF_LLC_DATA_RD
 110 L2 prefetcher to L3 for loads.
 111 .It Li REQ_PF_LLC_RFO
 112 RFO requests generated by L2 prefetcher
 113 .It Li REQ_PF_LLC_IFETCH
 114 L2 prefetcher to L3 for instruction fetches.
 115 .It Li REQ_BUS_LOCKS
 116 Bus lock and split lock requests.
 117 .It Li REQ_STRM_ST
 118 Streaming store requests.
 119 .It Li REQ_OTHER
 120 Any other request that crosses IDI, including I/O.
 121 .It Li RES_ANY
 122 Catch all value for any response types.
 123 .It Li RES_SUPPLIER_NO_SUPP
 124 No Supplier Information available.
 125 .It Li RES_SUPPLIER_LLC_HITM
 126 M-state initial lookup stat in L3.
 127 .It Li RES_SUPPLIER_LLC_HITE
 128 E-state.
 129 .It Li RES_SUPPLIER_LLC_HITS
 130 S-state.
 131 .It Li RES_SUPPLIER_LLC_HITF
 132 F-state.
 133 .It Li RES_SUPPLIER_LOCAL
 134 Local DRAM Controller.
 135 .It Li RES_SNOOP_SNP_NONE
 136 No details on snoop-related information.
 137 .It Li RES_SNOOP_SNP_NO_NEEDED
 138 No snoop was needed to satisfy the request.
 139 .It Li RES_SNOOP_SNP_MISS
 140 A snoop was needed and it missed all snooped caches:
 141 -For LLC Hit, ReslHitl was returned by all cores
 142 -For LLC Miss, Rspl was returned by all sockets and data was returned from
 143 DRAM.
 144 .It Li RES_SNOOP_HIT_NO_FWD
 145 A snoop was needed and it hits in at least one snooped cache.
 146 Hit denotes a cache-line was valid before snoop effect.
 147 This includes:
 148 -Snoop Hit w/ Invalidation (LLC Hit, RFO)
 149 -Snoop Hit, Left Shared (LLC Hit/Miss, IFetch/Data_RD)
 150 -Snoop Hit w/ Invalidation and No Forward (LLC Miss, RFO Hit S)
 151 In the LLC Miss case, data is returned from DRAM.
 152 .It Li RES_SNOOP_HIT_FWD
 153 A snoop was needed and data was forwarded from a remote socket.
 154 This includes:
 155 -Snoop Forward Clean, Left Shared (LLC Hit/Miss, IFetch/Data_RD/RFT).
 156 .It Li RES_SNOOP_HITM
 157 A snoop was needed and it HitM-ed in local or remote cache.
 158 HitM denotes a cache-line was in modified state before effect as a results of snoop.
 159 This includes:
 160 -Snoop HitM w/ WB (LLC miss, IFetch/Data_RD)
 161 -Snoop Forward Modified w/ Invalidation (LLC Hit/Miss, RFO)
 162 -Snoop MtoS (LLC Hit, IFetch/Data_RD).
 163 .It Li RES_NON_DRAM
 164 Target was non-DRAM system address.
 165 This includes MMIO transactions.
 166 .El
 167 .It Li cmask= Ns Ar value
 168 Configure the PMC to increment only if the number of configured
 169 events measured in a cycle is greater than or equal to
 170 .Ar value .
 171 .It Li edge
 172 Configure the PMC to count the number of de-asserted to asserted
 173 transitions of the conditions expressed by the other qualifiers.
 174 If specified, the counter will increment only once whenever a
 175 condition becomes true, irrespective of the number of clocks during
 176 which the condition remains true.
 177 .It Li inv
 178 Invert the sense of comparison when the
 179 .Dq Li cmask
 180 qualifier is present, making the counter increment when the number of
 181 events per cycle is less than the value specified by the
 182 .Dq Li cmask
 183 qualifier.
 184 .It Li os
 185 Configure the PMC to count events happening at processor privilege
 186 level 0.
 187 .It Li usr
 188 Configure the PMC to count events occurring at privilege levels 1, 2
 189 or 3.
 190 .El
 191 .Pp
 192 If neither of the
 193 .Dq Li os
 194 or
 195 .Dq Li usr
 196 qualifiers are specified, the default is to enable both.
 197 .Ss Event Specifiers (Programmable PMCs)
 198 Ivy Bridge programmable PMCs support the following events:
 199 .Bl -tag -width indent
 200 .It Li LD_BLOCKS.STORE_FORWARD
 201 .Pq Event 03H , Umask 02H
 202 loads blocked by overlapping with store buffer that cannot be forwarded .
 203 .It Li MISALIGN_MEM_REF.LOADS
 204 .Pq Event 05H , Umask 01H
 205 Speculative cache-line split load uops dispatched to L1D.
 206 .It Li MISALIGN_MEM_REF.STORES
 207 .Pq Event 05H , Umask 02H
 208 Speculative cache-line split Store- address uops dispatched to L1D.
 209 .It Li LD_BLOCKS_PARTIAL.ADDRESS_ALIAS
 210 .Pq Event 07H , Umask 01H
 211 False dependencies in MOB due to partial compare on address.
 212 .It Li DTLB_LOAD_MISSES.DEMAND_LD_MISS_CAUSES_A_WALK
 213 .Pq Event 08H , Umask 81H
 214 Misses in all TLB levels that cause a page walk of any page size from demand loads.
 215 .It Li DTLB_LOAD_MISSES.DEMAND_LD_WALK_COMPLETED
 216 .Pq Event 08H , Umask 82H
 217 Misses in all TLB levels that caused page walk completed of any size by demand loads.
 218 .It Li DTLB_LOAD_MISSES.DEMAND_LD_WALK_DURATION
 219 .Pq Event 08H , Umask 84H
 220 Cycle PMH is busy with a walk due to demand loads.
 221 .It Li UOPS_ISSUED.ANY
 222 .Pq Event 0EH , Umask 01H
 223 Increments each cycle the # of Uops issued by the RAT to RS.
 224 Set Cmask = 1, Inv = 1to count stalled cycles.
 225 Set Cmask = 1, Inv = 1, Any= 1to count stalled cycles of this core.
 226 .It Li UOPS_ISSUED.FLAGS_MERGE
 227 .Pq Event 0EH , Umask 10H
 228 Number of flags-merge uops allocated.
 229 Such uops adds delay.
 230 .It Li UOPS_ISSUED.SLOW_LEA
 231 .Pq Event 0EH , Umask 20H
 232 Number of slow LEA or similar uops allocated.
 233 Such uop has 3 sources (e.g. 2 sources + immediate) regardless if as a result of LEA instruction or not.
 234 .It Li UOPS_ISSUED.SINGLE_MUL
 235 .Pq Event 0EH , Umask 40H
 236 Number of multiply packed/scalar single precision uops allocated.
 237 .It Li ARITH.FPU_DIV_ACTIVE
 238 .Pq Event 14H , Umask 01H
 239 Cycles that the divider is active, includes INT and FP.
 240 Set 'edge =1, cmask=1' to count the number of divides.
 241 .It Li L2_RQSTS.DEMAND_DATA_RD_HIT
 242 .Pq Event 24H , Umask 01H
 243 Demand Data Read requests that hit L2 cache.
 244 .It Li L2_RQSTS.ALL_DEMAND_DATA_RD
 245 .Pq Event 24H , Umask 03H
 246 Counts any demand and L1 HW prefetch data load requests to L2.
 247 .It Li L2_RQSTS.RFO_HITS
 248 .Pq Event 24H , Umask 04H
 249 Counts the number of store RFO requests that hit the L2 cache.
 250 .It Li L2_RQSTS.RFO_MISS
 251 .Pq Event 24H , Umask 08H
 252 Counts the number of store RFO requests that miss the L2 cache.
 253 .It Li L2_RQSTS.ALL_RFO
 254 .Pq Event 24H , Umask 0CH
 255 Counts all L2 store RFO requests.
 256 .It Li L2_RQSTS.CODE_RD_HIT
 257 .Pq Event 24H , Umask 10H
 258 Number of instruction fetches that hit the L2 cache.
 259 .It Li L2_RQSTS.CODE_RD_MISS
 260 .Pq Event 24H , Umask 20H
 261 Number of instruction fetches that missed the L2 cache.
 262 .It Li L2_RQSTS.ALL_CODE_RD
 263 .Pq Event 24H , Umask 30H
 264 Counts all L2 code requests.
 265 .It Li L2_RQSTS.PF_HIT
 266 .Pq Event 24H , Umask 40H
 267 Counts all L2 HW prefetcher requests that hit L2.
 268 .It Li L2_RQSTS.PF_MISS
 269 .Pq Event 24H , Umask 80H
 270 Counts all L2 HW prefetcher requests that missed L2.
 271 .It Li L2_RQSTS.ALL_PF
 272 .Pq Event 24H , Umask C0H
 273 Counts all L2 HW prefetcher requests.
 274 .It Li L2_STORE_LOCK_RQSTS.MISS
 275 .Pq Event 27H , Umask 01H
 276 RFOs that miss cache lines.
 277 .It Li L2_STORE_LOCK_RQSTS.HIT_M
 278 .Pq Event 27H , Umask 08H
 279 RFOs that hit cache lines in M state.
 280 .It Li L2_STORE_LOCK_RQSTS.ALL
 281 .Pq Event 27H , Umask 0FH
 282 RFOs that access cache lines in any state.
 283 .It Li L2_L1D_WB_RQSTS.MISS
 284 .Pq Event 28H , Umask 01H
 285 Not rejected writebacks that missed LLC.
 286 .It Li L2_L1D_WB_RQSTS.HIT_E
 287 .Pq Event 28H , Umask 04H
 288 Not rejected writebacks from L1D to L2 cache lines in E state.
 289 .It Li L2_L1D_WB_RQSTS.HIT_M
 290 .Pq Event 28H , Umask 08H
 291 Not rejected writebacks from L1D to L2 cache lines in M state.
 292 .It Li L2_L1D_WB_RQSTS.ALL
 293 .Pq Event 28H , Umask 0FH
 294 Not rejected writebacks from L1D to L2 cache lines in any state.
 295 .It Li LONGEST_LAT_CACHE.REFERENCE
 296 .Pq Event 2EH , Umask 4FH
 297 This event counts requests originating from the core that reference a cache
 298 line in the last level cache.
 299 .It Li LONGEST_LAT_CACHE.MISS
 300 .Pq Event 2EH , Umask 41H
 301 This event counts each cache miss condition for references to the last level
 302 cache.
 303 .It Li CPU_CLK_UNHALTED.THREAD_P
 304 .Pq Event 3CH , Umask 00H
 305 Counts the number of thread cycles while the thread is not in a halt state.
 306 The thread enters the halt state when it is running the HLT instruction.
 307 The core frequency may change from time to time due to power or thermal throttling.
 308 .It Li CPU_CLK_THREAD_UNHALTED.REF_XCLK
 309 .Pq Event 3CH , Umask 01H
 310 Increments at the frequency of XCLK (100 MHz) when not halted.
 311 .It Li L1D_PEND_MISS.PENDING
 312 .Pq Event 48H , Umask 01H
 313 Increments the number of outstanding L1D misses every cycle.
 314 Set Cmaks = 1 and Edge =1 to count occurrences.
 315 Counter 2 only.
 316 Set Cmask = 1 to count cycles.
 317 .It Li DTLB_STORE_MISSES.MISS_CAUSES_A_WALK
 318 .Pq Event 49H , Umask 01H
 319 Miss in all TLB levels causes an page walk of any page size (4K/2M/4M/1G).
 320 .It Li DTLB_STORE_MISSES.WALK_COMPLETED
 321 .Pq Event 49H , Umask 02H
 322 Miss in all TLB levels causes a page walk that completes of any page size
 323 (4K/2M/4M/1G).
 324 .It Li DTLB_STORE_MISSES.WALK_DURATION
 325 .Pq Event 49H , Umask 04H
 326 Cycles PMH is busy with this walk.
 327 .It Li DTLB_STORE_MISSES.STLB_HIT
 328 .Pq Event 49H , Umask 10H
 329 Store operations that miss the first TLB level but hit the second and do not
 330 cause page walks.
 331 .It Li LOAD_HIT_PRE.SW_PF
 332 .Pq Event 4CH , Umask 01H
 333 Non-SW-prefetch load dispatches that hit fill buffer allocated for S/W prefetch.
 334 .It Li LOAD_HIT_PRE.HW_PF
 335 .Pq Event 4CH , Umask 02H
 336 Non-SW-prefetch load dispatches that hit fill buffer allocated for H/W prefetch.
 337 .It Li L1D.REPLACEMENT
 338 .Pq Event 51H , Umask 01H
 339 Counts the number of lines brought into the L1 data cache.
 340 .It Li MOVE_ELIMINATION.INT_NOT_ELIMINATED
 341 .Pq Event 58H , Umask 01H
 342 Number of integer Move Elimination candidate uops that were not eliminated.
 343 .It Li MOVE_ELIMINATION.SIMD_NOT_ELIMINATED
 344 .Pq Event 58H , Umask 02H
 345 Number of SIMD Move Elimination candidate uops that were not eliminated.
 346 .It Li MOVE_ELIMINATION.INT_ELIMINATED
 347 .Pq Event 58H , Umask 04H
 348 Number of integer Move Elimination candidate uops that were eliminated.
 349 .It Li MOVE_ELIMINATION.SIMD_ELIMINATED
 350 .Pq Event 58H , Umask 08H
 351 Number of SIMD Move Elimination candidate uops that were eliminated.
 352 .It Li CPL_CYCLES.RING0
 353 .Pq Event 5CH , Umask 01H
 354 Unhalted core cycles when the thread is in ring 0.
 355 Use Edge to count transition.
 356 .It Li CPL_CYCLES.RING123
 357 .Pq Event 5CH , Umask 02H
 358 Unhalted core cycles when the thread is not in ring 0.
 359 .It Li RS_EVENTS.EMPTY_CYCLES
 360 .Pq Event 5EH , Umask 01H
 361 Cycles the RS is empty for the thread.
 362 .It Li DTLB_LOAD_MISSES.STLB_HIT
 363 .Pq Event 5FH , Umask 04H
 364 Counts load operations that missed 1st level DTLB but hit the 2nd level.
 365 .It Li OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD
 366 .Pq Event 60H , Umask 01H
 367 Offcore outstanding Demand Data Read transactions in SQ to uncore.
 368 Set Cmask=1 to count cycles.
 369 .It Li OFFCORE_REQUESTS_OUTSTANDING.DEMAND_CODE_RD
 370 .Pq Event 60H , Umask 02H
 371 Offcore outstanding Demand Code Read transactions in SQ to uncore.
 372 Set Cmask=1 to count cycles.
 373 .It Li OFFCORE_REQUESTS_OUTSTANDING.DEMAND_RFO
 374 .Pq Event 60H , Umask 04H
 375 Offcore outstanding RFO store transactions in SQ to uncore.
 376 Set Cmask=1 to count cycles.
 377 .It Li OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD
 378 .Pq Event 60H , Umask 08H
 379 Offcore outstanding cacheable data read transactions in SQ to uncore.
 380 Set Cmask=1 to count cycles.
 381 .It Li LOCK_CYCLES.SPLIT_LOCK_UC_LOCK_DURATION
 382 .Pq Event 63H , Umask 01H
 383 Cycles in which the L1D and L2 are locked, due to a UC lock or split lock.
 384 .It Li LOCK_CYCLES.CACHE_LOCK_DURATION
 385 .Pq Event 63H , Umask 02H
 386 Cycles in which the L1D is locked.
 387 .It Li IDQ.EMPTY
 388 .Pq Event 79H , Umask 02H
 389 Counts cycles the IDQ is empty.
 390 .It Li IDQ.MITE_UOPS
 391 .Pq Event 79H , Umask 04H
 392 Increment each cycle # of uops delivered to IDQ from MITE path.
 393 Can combine Umask 04H and 20H.
 394 Set Cmask = 1 to count cycles.
 395 .It Li IDQ.DSB_UOPS
 396 .Pq Event 79H , Umask 08H
 397 Increment each cycle. # of uops delivered to IDQ from DSB path.
 398 Can combine Umask 08H and 10H
 399 Set Cmask = 1 to count cycles.
 400 .It Li IDQ.MS_DSB_UOPS
 401 .Pq Event 79H , Umask 10H
 402 Increment each cycle # of uops delivered to IDQ when MS_busy by DSB.
 403 Set Cmask = 1 to count cycles.
 404 Add Edge=1 to count # of delivery.
 405 Can combine Umask 04H, 08H.
 406 .It Li IDQ.MS_MITE_UOPS
 407 .Pq Event 79H , Umask 20H
 408 Increment each cycle # of uops delivered to IDQ when MS_busy by MITE.
 409 Set Cmask = 1 to count cycles.
 410 Can combine Umask 04H, 08H.
 411 .It Li IDQ.MS_UOPS
 412 .Pq Event 79H , Umask 30H
 413 Increment each cycle # of uops delivered to IDQ from MS by either DSB or
 414 MITE.
 415 Set Cmask = 1 to count cycles.
 416 Can combine Umask 04H, 08H.
 417 .It Li IDQ.ALL_DSB_CYCLES_ANY_UOPS
 418 .Pq Event 79H , Umask 18H
 419 Counts cycles DSB is delivered at least one uops.
 420 Set Cmask = 1.
 421 .It Li IDQ.ALL_DSB_CYCLES_4_UOPS
 422 .Pq Event 79H , Umask 18H
 423 Counts cycles DSB is delivered four uops.
 424 Set Cmask = 4.
 425 .It Li IDQ.ALL_MITE_CYCLES_ANY_UOPS
 426 .Pq Event 79H , Umask 24H
 427 Counts cycles MITE is delivered at least one uops.
 428 Set Cmask = 1.
 429 .It Li IDQ.ALL_MITE_CYCLES_4_UOPS
 430 .Pq Event 79H , Umask 24H
 431 Counts cycles MITE is delivered four uops.
 432 Set Cmask = 4.
 433 .It Li IDQ.MITE_ALL_UOPS
 434 .Pq Event 79H , Umask 3CH
 435 # of uops delivered to IDQ from any path.
 436 .It Li ICACHE.MISSES
 437 .Pq Event 80H , Umask 02H
 438 Number of Instruction Cache, Streaming Buffer and Victim Cache Misses.
 439 Includes UC accesses.
 440 .It Li ITLB_MISSES.MISS_CAUSES_A_WALK
 441 .Pq Event 85H , Umask 01H
 442 Misses in all ITLB levels that cause page walks.
 443 .It Li ITLB_MISSES.WALK_COMPLETED
 444 .Pq Event 85H , Umask 02H
 445 Misses in all ITLB levels that cause completed page walks.
 446 .It Li ITLB_MISSES.WALK_DURATION
 447 .Pq Event 85H , Umask 04H
 448 Cycle PMH is busy with a walk.
 449 .It Li ITLB_MISSES.STLB_HIT
 450 .Pq Event 85H , Umask 10H
 451 Number of cache load STLB hits.
 452 No page walk.
 453 .It Li ILD_STALL.LCP
 454 .Pq Event 87H , Umask 01H
 455 Stalls caused by changing prefix length of the instruction.
 456 .It Li ILD_STALL.IQ_FULL
 457 .Pq Event 87H , Umask 04H
 458 Stall cycles due to IQ is full.
 459 .It Li BR_INST_EXEC.NONTAKEN_COND
 460 .Pq Event 88H , Umask 41H
 461 Count conditional near branch instructions that were executed (but not
 462 necessarily retired) and not taken.
 463 .It Li BR_INST_EXEC.TAKEN_COND
 464 .Pq Event 88H , Umask 81H
 465 Count conditional near branch instructions that were executed (but not
 466 necessarily retired) and taken.
 467 .It Li BR_INST_EXEC.DIRECT_JMP
 468 .Pq Event 88H , Umask 82H
 469 Count all unconditional near branch instructions excluding calls and
 470 indirect branches.
 471 .It Li BR_INST_EXEC.INDIRECT_JMP_NON_CALL_RET
 472 .Pq Event 88H , Umask 84H
 473 Count executed indirect near branch instructions that are not calls nor
 474 returns.
 475 .It Li BR_INST_EXEC.RETURN_NEAR
 476 .Pq Event 88H , Umask 88H
 477 Count indirect near branches that have a return mnemonic.
 478 .It Li BR_INST_EXEC.DIRECT_NEAR_CALL
 479 .Pq Event 88H , Umask 90H
 480 Count unconditional near call branch instructions, excluding non call
 481 branch, executed.
 482 .It Li BR_INST_EXEC.INDIRECT_NEAR_CALL
 483 .Pq Event 88H , Umask A0H
 484 Count indirect near calls, including both register and memory indirect,
 485 executed.
 486 .It Li BR_INST_EXEC.ALL_BRANCHES
 487 .Pq Event 88H , Umask FFH
 488 Counts all near executed branches (not necessarily retired).
 489 .It Li BR_MISP_EXEC.NONTAKEN_COND
 490 .Pq Event 89H , Umask 41H
 491 Count conditional near branch instructions mispredicted as nontaken.
 492 .It Li BR_MISP_EXEC.TAKEN_COND
 493 .Pq Event 89H , Umask 81H
 494 Count conditional near branch instructions mispredicted as taken.
 495 .It Li BR_MISP_EXEC.INDIRECT_JMP_NON_CALL_RET
 496 .Pq Event 89H , Umask 84H
 497 Count mispredicted indirect near branch instructions that are not calls
 498 nor returns.
 499 .It Li BR_MISP_EXEC.RETURN_NEAR
 500 .Pq Event 89H , Umask 88H
 501 Count mispredicted indirect near branches that have a return mnemonic.
 502 .It Li BR_MISP_EXEC.DIRECT_NEAR_CALL
 503 .Pq Event 89H , Umask 90H
 504 Count mispredicted unconditional near call branch instructions, excluding
 505 non call branch, executed.
 506 .It Li BR_MISP_EXEC.INDIRECT_NEAR_CALL
 507 .Pq Event 89H , Umask A0H
 508 Count mispredicted indirect near calls, including both register and memory
 509 indirect, executed.
 510 .It Li BR_MISP_EXEC.ALL_BRANCHES
 511 .Pq Event 89H , Umask FFH
 512 Counts all mispredicted near executed branches (not necessarily retired).
 513 .It Li IDQ_UOPS_NOT_DELIVERED.CORE
 514 .Pq Event 9CH , Umask 01H
 515 Count number of non-delivered uops to RAT per thread.
 516 Use Cmask to qualify uop b/w.
 517 .It Li UOPS_DISPATCHED_PORT.PORT_0
 518 .Pq Event A1H , Umask 01H
 519 Cycles which a Uop is dispatched on port 0.
 520 .It Li UOPS_DISPATCHED_PORT.PORT_1
 521 .Pq Event A1H , Umask 02H
 522 Cycles which a Uop is dispatched on port 1.
 523 .It Li UOPS_DISPATCHED_PORT.PORT_2_LD
 524 .Pq Event A1H , Umask 04H
 525 Cycles which a load uop is dispatched on port 2.
 526 .It Li UOPS_DISPATCHED_PORT.PORT_2_STA
 527 .Pq Event A1H , Umask 08H
 528 Cycles which a store address uop is dispatched on port 2.
 529 .It Li UOPS_DISPATCHED_PORT.PORT_2
 530 .Pq Event A1H , Umask 0CH
 531 Cycles which a Uop is dispatched on port 2.
 532 .It Li UOPS_DISPATCHED_PORT.PORT_3_LD
 533 .Pq Event A1H , Umask 10H
 534 Cycles which a load uop is dispatched on port 3.
 535 .It Li UOPS_DISPATCHED_PORT.PORT_3_STA
 536 .Pq Event A1H , Umask 20H
 537 Cycles which a store address uop is dispatched on port 3.
 538 .It Li UOPS_DISPATCHED_PORT.PORT_3
 539 .Pq Event A1H , Umask 30H
 540 Cycles which a Uop is dispatched on port 3.
 541 .It Li UOPS_DISPATCHED_PORT.PORT_4
 542 .Pq Event A1H , Umask 40H
 543 Cycles which a Uop is dispatched on port 4.
 544 .It Li UOPS_DISPATCHED_PORT.PORT_5
 545 .Pq Event A1H , Umask 80H
 546 Cycles which a Uop is dispatched on port 5.
 547 .It Li RESOURCE_STALLS.ANY
 548 .Pq Event A2H , Umask 01H
 549 Cycles Allocation is stalled due to Resource Related reason.
 550 .It Li RESOURCE_STALLS.RS
 551 .Pq Event A2H , Umask 04H
 552 Cycles stalled due to no eligible RS entry available.
 553 .It Li RESOURCE_STALLS.SB
 554 .Pq Event A2H , Umask 08H
 555 Cycles stalled due to no store buffers available. (not including draining
 556 form sync).
 557 .It Li RESOURCE_STALLS.ROB
 558 .Pq Event A2H , Umask 10H
 559 Cycles stalled due to re-order buffer full.
 560 .It Li CYCLE_ACTIVITY.CYCLES_L2_PENDING
 561 .Pq Event A3H , Umask 01H
 562 Cycles with pending L2 miss loads.
 563 Set AnyThread to count per core.
 564 .It Li CYCLE_ACTIVITY.CYCLES_LDM_PENDING
 565 .Pq Event A3H , Umask 02H
 566 Cycles with pending memory loads.
 567 Set AnyThread to count per core.
 568 .It Li CYCLE_ACTIVITY.CYCLES_NO_EXECUTE
 569 .Pq Event A3H , Umask 04H
 570 Cycles of dispatch stalls.
 571 Set AnyThread to count per core.
 572 .It Li CYCLE_ACTIVITY.CYCLES_L1D_PENDING
 573 .Pq Event A3H , Umask 08H
 574 Cycles with pending L1 cache miss loads.
 575 Set AnyThread to count per core.
 576 .It Li DSB2MITE_SWITCHES.COUNT
 577 .Pq Event ABH , Umask 01H
 578 Number of DSB to MITE switches.
 579 .It Li DSB2MITE_SWITCHES.PENALTY_CYCLES
 580 .Pq Event ABH , Umask 02H
 581 Cycles DSB to MITE switches caused delay.
 582 .It Li DSB_FILL.EXCEED_DSB_LINES
 583 .Pq Event ACH , Umask 08H
 584 DSB Fill encountered > 3 DSB lines.
 585 .It Li ITLB.ITLB_FLUSH
 586 .Pq Event AEH , Umask 01H
 587 Counts the number of ITLB flushes, includes 4k/2M/4M pages.
 588 .It Li OFFCORE_REQUESTS.DEMAND_DATA_RD
 589 .Pq Event B0H , Umask 01H
 590 Demand data read requests sent to uncore.
 591 .It Li OFFCORE_REQUESTS.DEMAND_CODE_RD
 592 .Pq Event B0H , Umask 02H
 593 Demand code read requests sent to uncore.
 594 .It Li OFFCORE_REQUESTS.DEMAND_RFO
 595 .Pq Event B0H , Umask 04H
 596 Demand RFO read requests sent to uncore, including regular RFOs, locks,
 597 ItoM.
 598 .It Li OFFCORE_REQUESTS.ALL_DATA_RD
 599 .Pq Event B0H , Umask 08H
 600 Data read requests sent to uncore (demand and prefetch).
 601 .It Li UOPS_EXECUTED.THREAD
 602 .Pq Event B1H , Umask 01H
 603 Counts total number of uops to be executed per-thread each cycle.
 604 Set Cmask = 1, INV =1 to count stall cycles.
 605 .It Li UOPS_EXECUTED.CORE
 606 .Pq Event B1H , Umask 02H
 607 Counts total number of uops to be executed per-core each cycle.
 608 Do not need to set ANY.
 609 .It Li OFF_CORE_RESPONSE_0
 610 .Pq Event B7H , Umask 01H
 611 Off-core Response Performance Monitoring.
 612 PMC0 only.
 613 Requires programming MSR 01A6H.
 614 .It Li OFF_CORE_RESPONSE_1
 615 .Pq Event BBH , Umask 01H
 616 Off-core Response Performance Monitoring.
 617 PMC3 only.
 618 Requires programming MSR 01A7H.
 619 .It Li TLB_FLUSH.DTLB_THREAD
 620 .Pq Event BDH , Umask 01H
 621 DTLB flush attempts of the thread- specific entries.
 622 .It Li TLB_FLUSH.STLB_ANY
 623 .Pq Event BDH , Umask 20H
 624 Count number of STLB flush attempts.
 625 .It Li INST_RETIRED.ANY_P
 626 .Pq Event C0H , Umask 00H
 627 Number of instructions at retirement.
 628 .It Li INST_RETIRED.ALL
 629 .Pq Event C0H , Umask 01H
 630 Precise instruction retired event with HW to reduce effect of PEBS shadow in
 631 IP distribution.
 632 PMC1 only.
 633 Must quiesce other PMCs.
 634 .It Li OTHER_ASSISTS.AVX_STORE
 635 .Pq Event C1H , Umask 08H
 636 Number of assists associated with 256-bit AVX store operations.
 637 .It Li OTHER_ASSISTS.AVX_TO_SSE
 638 .Pq Event C1H , Umask 10H
 639 Number of transitions from AVX- 256 to legacy SSE when penalty applicable.
 640 .It Li OTHER_ASSISTS.SSE_TO_AVX
 641 .Pq Event C1H , Umask 20H
 642 Number of transitions from SSE to AVX-256 when penalty applicable.
 643 .It Li UOPS_RETIRED.ALL
 644 .Pq Event C2H , Umask 01H
 645 Counts the number of micro-ops retired, Use cmask=1 and invert to count
 646 active cycles or stalled cycles.
 647 Supports PEBS, use Any=1 for core granular.
 648 .It Li UOPS_RETIRED.RETIRE_SLOTS
 649 .Pq Event C2H , Umask 02H
 650 Counts the number of retirement slots used each cycle.
 651 .It Li MACHINE_CLEARS.MEMORY_ORDERING
 652 .Pq Event C3H , Umask 02H
 653 Counts the number of machine clears due to memory order conflicts.
 654 .It Li MACHINE_CLEARS.SMC
 655 .Pq Event C3H , Umask 04H
 656 Number of self-modifying-code machine clears detected.
 657 .It Li MACHINE_CLEARS.MASKMOV
 658 .Pq Event C3H , Umask 20H
 659 Counts the number of executed AVX masked load operations that refer to an
 660 illegal address range with the mask bits set to 0.
 661 .It Li BR_INST_RETIRED.ALL_BRANCHES
 662 .Pq Event C4H , Umask 00H
 663 Branch instructions at retirement.
 664 .It Li BR_INST_RETIRED.CONDITIONAL
 665 .Pq Event C4H , Umask 01H
 666 Counts the number of conditional branch instructions retired.
 667 Supports PEBS.
 668 .It Li BR_INST_RETIRED.NEAR_CALL
 669 .Pq Event C4H , Umask 02H
 670 Direct and indirect near call instructions retired.
 671 .It Li BR_INST_RETIRED.ALL_BRANCHES
 672 .Pq Event C4H , Umask 04H
 673 Counts the number of branch instructions retired.
 674 .It Li BR_INST_RETIRED.NEAR_RETURN
 675 .Pq Event C4H , Umask 08H
 676 Counts the number of near return instructions retired.
 677 .It Li BR_INST_RETIRED.NOT_TAKEN
 678 .Pq Event C4H , Umask 10H
 679 Counts the number of not taken branch instructions retired.
 680 .It Li BR_INST_RETIRED.NEAR_TAKEN
 681 .Pq Event C4H , Umask 20H
 682 Number of near taken branches retired.
 683 .It Li BR_INST_RETIRED.FAR_BRANCH
 684 .Pq Event C4H , Umask 40H
 685 Number of far branches retired.
 686 .It Li BR_MISP_RETIRED.ALL_BRANCHES
 687 .Pq Event C5H , Umask 00H
 688 Mispredicted branch instructions at retirement.
 689 .It Li BR_MISP_RETIRED.CONDITIONAL
 690 .Pq Event C5H , Umask 01H
 691 Mispredicted conditional branch instructions retired.
 692 Supports PEBS.
 693 .It Li BR_MISP_RETIRED.NEAR_CALL
 694 .Pq Event C5H , Umask 02H
 695 Direct and indirect mispredicted near call instructions retired.
 696 .It Li BR_MISP_RETIRED.ALL_BRANCHES
 697 .Pq Event C5H , Umask 04H
 698 Mispredicted macro branch instructions retired.
 699 .It Li BR_MISP_RETIRED.NOT_TAKEN
 700 .Pq Event C5H , Umask 10H
 701 Mispredicted not taken branch instructions retired.
 702 .It Li BR_MISP_RETIRED.TAKEN
 703 .Pq Event C5H , Umask 20H
 704 Mispredicted taken branch instructions retired.
 705 .It Li FP_ASSIST.X87_OUTPUT
 706 .Pq Event CAH , Umask 02H
 707 Number of X87 FP assists due to Output values.
 708 .It Li FP_ASSIST.X87_INPUT
 709 .Pq Event CAH , Umask 04H
 710 Number of X87 FP assists due to input values.
 711 .It Li FP_ASSIST.SIMD_OUTPUT
 712 .Pq Event CAH , Umask 08H
 713 Number of SIMD FP assists due to Output values.
 714 .It Li FP_ASSIST.SIMD_INPUT
 715 .Pq Event CAH , Umask 10H
 716 Number of SIMD FP assists due to input values.
 717 .It Li FP_ASSIST.ANY
 718 .Pq Event CAH , Umask 1EH
 719 Cycles with any input/output SSE* or FP assists.
 720 .It Li ROB_MISC_EVENTS.LBR_INSERTS
 721 .Pq Event CCH , Umask 20H
 722 Count cases of saving new LBR records by hardware.
 723 .It Li MEM_TRANS_RETIRED.LOAD_LATENCY
 724 .Pq Event CDH , Umask 01H
 725 Sample loads with specified latency threshold.
 726 PMC3 only.
 727 Specify threshold in MSR 0x3F6.
 728 .It Li MEM_TRANS_RETIRED.PRECISE_STORE
 729 .Pq Event CDH , Umask 02H
 730 Sample stores and collect precise store operation via PEBS record.
 731 PMC3 only.
 732 .It Li MEM_UOPS_RETIRED.STLB_MISS_LOADS
 733 .Pq Event D0H , Umask 11H
 734 Count retired load uops that missed the STLB.
 735 .It Li MEM_UOPS_RETIRED.STLB_MISS_STORES
 736 .Pq Event D0H , Umask 12H
 737 Count retired store uops that missed the STLB.
 738 .It Li MEM_UOPS_RETIRED.SPLIT_LOADS
 739 .Pq Event D0H , Umask 41H
 740 Count retired load uops that were split across a cache line.
 741 .It Li MEM_UOPS_RETIRED.SPLIT_STORES
 742 .Pq Event D0H , Umask 42H
 743 Count retired store uops that were split across a cache line.
 744 .It Li MEM_UOPS_RETIRED.ALL_LOADS
 745 .Pq Event D0H , Umask 81H
 746 Count all retired load uops.
 747 .It Li MEM_UOPS_RETIRED.ALL_STORES
 748 .Pq Event D0H , Umask 82H
 749 Count all retired store uops.
 750 .It Li MEM_LOAD_UOPS_RETIRED.L1_HIT
 751 .Pq Event D1H , Umask 01H
 752 Retired load uops with L1 cache hits as data sources.
 753 Supports PEBS.
 754 .It Li MEM_LOAD_UOPS_RETIRED.L2_HIT
 755 .Pq Event D1H , Umask 02H
 756 Retired load uops with L2 cache hits as data sources.
 757 .It Li MEM_LOAD_UOPS_RETIRED.LLC_HIT
 758 .Pq Event D1H , Umask 04H
 759 Retired load uops whose data source was LLC hit with no snoop required.
 760 .It Li MEM_LOAD_UOPS_RETIRED.LLC_MISS
 761 .Pq Event D1H , Umask 20H
 762 Retired load uops whose data source is LLC miss.
 763 .It Li MEM_LOAD_UOPS_RETIRED.HIT_LFB
 764 .Pq Event D1H , Umask 40H
 765 Retired load uops which data sources were load uops missed L1 but hit FB due
 766 to preceding miss to the same cache line with data not ready.
 767 .It Li MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS
 768 .Pq Event D2H , Umask 01H
 769 Retired load uops which data sources were LLC hit and cross-core snoop
 770 missed in on-pkg core cache.
 771 Supports PEBS.
 772 .It Li MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT
 773 .Pq Event D2H , Umask 02H
 774 Retired load uops which data sources were LLC and cross-core snoop hits in
 775 on-pkg core cache.
 776 Supports PEBS.
 777 .It Li MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM
 778 .Pq Event D2H , Umask 04H
 779 Retired load uops which data sources were HitM responses from shared LLC.
 780 .It Li MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_NONE
 781 .Pq Event D2H , Umask 08H
 782 Retired load uops which data sources were hits in LLC without snoops
 783 required.
 784 .It Li MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM
 785 .Pq Event D3H , Umask 01H
 786 Retired load uops which data sources missed LLC but serviced from local
 787 dram.
 788 Supports PEBS.
 789 .It Li MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM
 790 .Pq Event D3H , Umask 04H
 791 Retired load uops whose data source was remote DRAM.
 792 .It Li MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM
 793 .Pq Event D3H , Umask 10H
 794 Retired load uops whose data source was remote HITM.
 795 .It Li MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD
 796 .Pq Event D3H , Umask 20H
 797 Retired load uops whose data source was forwards from a remote cache.
 798 .It Li BACLEARS.ANY
 799 .Pq Event E6H , Umask 1FH
 800 Number of front end re-steers due to BPU misprediction.
 801 .It Li L2_TRANS.DEMAND_DATA_RD
 802 .Pq Event F0H , Umask 01H
 803 Demand Data Read requests that access L2 cache.
 804 .It Li L2_TRANS.RFO
 805 .Pq Event F0H , Umask 02H
 806 RFO requests that access L2 cache.
 807 .It Li L2_TRANS.CODE_RD
 808 .Pq Event F0H , Umask 04H
 809 L2 cache accesses when fetching instructions.
 810 .It Li L2_TRANS.ALL_PF
 811 .Pq Event F0H , Umask 08H
 812 Any MLC or LLC HW prefetch accessing L2, including rejects.
 813 .It Li L2_TRANS.L1D_WB
 814 .Pq Event F0H , Umask 10H
 815 L1D writebacks that access L2 cache.
 816 .It Li L2_TRANS.L2_FILL
 817 .Pq Event F0H , Umask 20H
 818 L2 fill requests that access L2 cache.
 819 .It Li L2_TRANS.L2_WB
 820 .Pq Event F0H , Umask 40H
 821 L2 writebacks that access L2 cache.
 822 .It Li L2_TRANS.ALL_REQUESTS
 823 .Pq Event F0H , Umask 80H
 824 Transactions accessing L2 pipe.
 825 .It Li L2_LINES_IN.I
 826 .Pq Event F1H , Umask 01H
 827 L2 cache lines in I state filling L2.
 828 Counting does not cover rejects.
 829 .It Li L2_LINES_IN.S
 830 .Pq Event F1H , Umask 02H
 831 L2 cache lines in S state filling L2.
 832 Counting does not cover rejects.
 833 .It Li L2_LINES_IN.E
 834 .Pq Event F1H , Umask 04H
 835 L2 cache lines in E state filling L2.
 836 Counting does not cover rejects.
 837 .It Li L2_LINES_IN.ALL
 838 .Pq Event F1H , Umask 07H
 839 L2 cache lines filling L2.
 840 Counting does not cover rejects.
 841 .It Li L2_LINES_OUT.DEMAND_CLEAN
 842 .Pq Event F2H , Umask 01H
 843 Clean L2 cache lines evicted by demand.
 844 .It Li L2_LINES_OUT.DEMAND_DIRTY
 845 .Pq Event F2H , Umask 02H
 846 Dirty L2 cache lines evicted by demand.
 847 .It Li L2_LINES_OUT.PF_CLEAN
 848 .Pq Event F2H , Umask 04H
 849 Clean L2 cache lines evicted by the MLC prefetcher.
 850 .It Li L2_LINES_OUT.PF_DIRTY
 851 .Pq Event F2H , Umask 08H
 852 Dirty L2 cache lines evicted by the MLC prefetcher.
 853 .It Li L2_LINES_OUT.DIRTY_ALL
 854 .Pq Event F2H , Umask 0AH
 855 Dirty L2 cache lines filling the L2.
 856 .El
 857 .Sh SEE ALSO
 858 .Xr pmc 3 ,
 859 .Xr pmc.atom 3 ,
 860 .Xr pmc.core 3 ,
 861 .Xr pmc.corei7 3 ,
 862 .Xr pmc.corei7uc 3 ,
 863 .Xr pmc.iaf 3 ,
 864 .Xr pmc.ivybridge 3 ,
 865 .Xr pmc.k7 3 ,
 866 .Xr pmc.k8 3 ,
 867 .Xr pmc.sandybridge 3 ,
 868 .Xr pmc.sandybridgeuc 3 ,
 869 .Xr pmc.sandybridgexeon 3 ,
 870 .Xr pmc.soft 3 ,
 871 .Xr pmc.tsc 3 ,
 872 .Xr pmc.ucf 3 ,
 873 .Xr pmc.westmere 3 ,
 874 .Xr pmc.westmereuc 3 ,
 875 .Xr pmc_cpuinfo 3 ,
 876 .Xr pmclog 3 ,
 877 .Xr hwpmc 4
 878 .Sh HISTORY
 879 The
 880 .Nm pmc
 881 library first appeared in
 882 .Fx 6.0 .
 883 .Sh AUTHORS
 884 .An -nosplit
 885 The
 886 .Lb libpmc
 887 library was written by
 888 .An Joseph Koshy Aq Mt jkoshy@FreeBSD.org .
 889 The support for the Ivy Bridge Xeon
 890 microarchitecture was written by
 891 .An Hiren Panchasara Aq Mt hiren.panchasara@gmail.com .