lib/libpmc/pmc.sandybridgexeon.3

   1 .\" Copyright (c) 2012 Hiren Panchasara <hiren.panchasara@gmail.com>
   2 .\" All rights reserved.
   3 .\"
   4 .\" Redistribution and use in source and binary forms, with or without
   5 .\" modification, are permitted provided that the following conditions
   6 .\" are met:
   7 .\" 1. Redistributions of source code must retain the above copyright
   8 .\"    notice, this list of conditions and the following disclaimer.
   9 .\" 2. Redistributions in binary form must reproduce the above copyright
  10 .\"    notice, this list of conditions and the following disclaimer in the
  11 .\"    documentation and/or other materials provided with the distribution.
  12 .\"
  13 .\" THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14 .\" ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15 .\" IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16 .\" ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17 .\" FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18 .\" DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19 .\" OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20 .\" HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21 .\" LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22 .\" OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23 .\" SUCH DAMAGE.
  24 .\"
  25 .Dd October 18, 2012
  26 .Dt PMC.SANDYBRIDGEXEON 3
  27 .Os
  28 .Sh NAME
  29 .Nm pmc.sandybridgexeon
  30 .Nd measurement events for
  31 .Tn Intel
  32 .Tn Sandy Bridge Xeon
  33 family CPUs
  34 .Sh LIBRARY
  35 .Lb libpmc
  36 .Sh SYNOPSIS
  37 .In pmc.h
  38 .Sh DESCRIPTION
  39 .Tn Intel
  40 .Tn "Sandy Bridge Xeon"
  41 CPUs contain PMCs conforming to version 2 of the
  42 .Tn Intel
  43 performance measurement architecture.
  44 These CPUs may contain up to two classes of PMCs:
  45 .Bl -tag -width "Li PMC_CLASS_IAP"
  46 .It Li PMC_CLASS_IAF
  47 Fixed-function counters that count only one hardware event per counter.
  48 .It Li PMC_CLASS_IAP
  49 Programmable counters that may be configured to count one of a defined
  50 set of hardware events.
  51 .El
  52 .Pp
  53 The number of PMCs available in each class and their widths need to be
  54 determined at run time by calling
  55 .Xr pmc_cpuinfo 3 .
  56 .Pp
  57 Intel Sandy Bridge Xeon PMCs are documented in
  58 .Rs
  59 .%B "Intel(R) 64 and IA-32 Architectures Software Developer's Manual"
  60 .%T "Volume 3B: System Programming Guide, Part 2"
  61 .%N "Order Number: 253669-043US"
  62 .%D August 2012
  63 .%Q "Intel Corporation"
  64 .Re
  65 .Ss SANDYBRIDGE XEON FIXED FUNCTION PMCS
  66 These PMCs and their supported events are documented in
  67 .Xr pmc.iaf 3 .
  68 .Ss SANDYBRIDGE XEON PROGRAMMABLE PMCS
  69 The programmable PMCs support the following capabilities:
  70 .Bl -column "PMC_CAP_INTERRUPT" "Support"
  71 .It Em Capability Ta Em Support
  72 .It PMC_CAP_CASCADE Ta \&No
  73 .It PMC_CAP_EDGE Ta Yes
  74 .It PMC_CAP_INTERRUPT Ta Yes
  75 .It PMC_CAP_INVERT Ta Yes
  76 .It PMC_CAP_READ Ta Yes
  77 .It PMC_CAP_PRECISE Ta \&No
  78 .It PMC_CAP_SYSTEM Ta Yes
  79 .It PMC_CAP_TAGGING Ta \&No
  80 .It PMC_CAP_THRESHOLD Ta Yes
  81 .It PMC_CAP_USER Ta Yes
  82 .It PMC_CAP_WRITE Ta Yes
  83 .El
  84 .Ss Event Qualifiers
  85 Event specifiers for these PMCs support the following common
  86 qualifiers:
  87 .Bl -tag -width indent
  88 .It Li rsp= Ns Ar value
  89 Configure the Off-core Response bits.
  90 .Bl -tag -width indent
  91 .It Li REQ_DMND_DATA_RD
  92 Counts the number of demand and DCU prefetch data reads of full and partial
  93 cachelines as well as demand data page table entry cacheline reads.
  94 Does not count L2 data read prefetches or instruction fetches.
  95 .It Li REQ_DMND_RFO
  96 Counts the number of demand and DCU prefetch reads for ownership (RFO)
  97 requests generated by a write to data cacheline.
  98 Does not count L2 RFO prefetches.
  99 .It Li REQ_DMND_IFETCH
 100 Counts the number of demand and DCU prefetch instruction cacheline reads.
 101 Does not count L2 code read prefetches.
 102 .It Li REQ_WB
 103 Counts the number of writeback (modified to exclusive) transactions.
 104 .It Li REQ_PF_DATA_RD
 105 Counts the number of data cacheline reads generated by L2 prefetchers.
 106 .It Li REQ_PF_RFO
 107 Counts the number of RFO requests generated by L2 prefetchers.
 108 .It Li REQ_PF_IFETCH
 109 Counts the number of code reads generated by L2 prefetchers.
 110 .It Li REQ_PF_LLC_DATA_RD
 111 L2 prefetcher to L3 for loads.
 112 .It Li REQ_PF_LLC_RFO
 113 RFO requests generated by L2 prefetcher
 114 .It Li REQ_PF_LLC_IFETCH
 115 L2 prefetcher to L3 for instruction fetches.
 116 .It Li REQ_BUS_LOCKS
 117 Bus lock and split lock requests.
 118 .It Li REQ_STRM_ST
 119 Streaming store requests.
 120 .It Li REQ_OTHER
 121 Any other request that crosses IDI, including I/O.
 122 .It Li RES_ANY
 123 Catch all value for any response types.
 124 .It Li RES_SUPPLIER_NO_SUPP
 125 No Supplier Information available.
 126 .It Li RES_SUPPLIER_LLC_HITM
 127 M-state initial lookup stat in L3.
 128 .It Li RES_SUPPLIER_LLC_HITE
 129 E-state.
 130 .It Li RES_SUPPLIER_LLC_HITS
 131 S-state.
 132 .It Li RES_SUPPLIER_LLC_HITF
 133 F-state.
 134 .It Li RES_SUPPLIER_LOCAL
 135 Local DRAM Controller.
 136 .It Li RES_SNOOP_SNP_NONE
 137 No details on snoop-related information.
 138 .It Li RES_SNOOP_SNP_NO_NEEDED
 139 No snoop was needed to satisfy the request.
 140 .It Li RES_SNOOP_SNP_MISS
 141 A snoop was needed and it missed all snooped caches:
 142 -For LLC Hit, ReslHitl was returned by all cores
 143 -For LLC Miss, Rspl was returned by all sockets and data was returned from
 144 DRAM.
 145 .It Li RES_SNOOP_HIT_NO_FWD
 146 A snoop was needed and it hits in at least one snooped cache.
 147 Hit denotes a cache-line was valid before snoop effect.
 148 This includes:
 149 -Snoop Hit w/ Invalidation (LLC Hit, RFO)
 150 -Snoop Hit, Left Shared (LLC Hit/Miss, IFetch/Data_RD)
 151 -Snoop Hit w/ Invalidation and No Forward (LLC Miss, RFO Hit S)
 152 In the LLC Miss case, data is returned from DRAM.
 153 .It Li RES_SNOOP_HIT_FWD
 154 A snoop was needed and data was forwarded from a remote socket.
 155 This includes:
 156 -Snoop Forward Clean, Left Shared (LLC Hit/Miss, IFetch/Data_RD/RFT).
 157 .It Li RES_SNOOP_HITM
 158 A snoop was needed and it HitM-ed in local or remote cache.
 159 HitM denotes a cache-line was in modified state before effect as a results of snoop.
 160 This includes:
 161 -Snoop HitM w/ WB (LLC miss, IFetch/Data_RD)
 162 -Snoop Forward Modified w/ Invalidation (LLC Hit/Miss, RFO)
 163 -Snoop MtoS (LLC Hit, IFetch/Data_RD).
 164 .It Li RES_NON_DRAM
 165 Target was non-DRAM system address.
 166 This includes MMIO transactions.
 167 .El
 168 .It Li cmask= Ns Ar value
 169 Configure the PMC to increment only if the number of configured
 170 events measured in a cycle is greater than or equal to
 171 .Ar value .
 172 .It Li edge
 173 Configure the PMC to count the number of de-asserted to asserted
 174 transitions of the conditions expressed by the other qualifiers.
 175 If specified, the counter will increment only once whenever a
 176 condition becomes true, irrespective of the number of clocks during
 177 which the condition remains true.
 178 .It Li inv
 179 Invert the sense of comparison when the
 180 .Dq Li cmask
 181 qualifier is present, making the counter increment when the number of
 182 events per cycle is less than the value specified by the
 183 .Dq Li cmask
 184 qualifier.
 185 .It Li os
 186 Configure the PMC to count events happening at processor privilege
 187 level 0.
 188 .It Li usr
 189 Configure the PMC to count events occurring at privilege levels 1, 2
 190 or 3.
 191 .El
 192 .Pp
 193 If neither of the
 194 .Dq Li os
 195 or
 196 .Dq Li usr
 197 qualifiers are specified, the default is to enable both.
 198 .Ss Event Specifiers (Programmable PMCs)
 199 Sandy Bridge Xeon programmable PMCs support the following events:
 200 .Bl -tag -width indent
 201 .It Li LD_BLOCKS.DATA_UNKNOWN
 202 .Pq Event 03H , Umask 01H
 203 blocked loads due to store buffer blocks with unknown data.
 204 .It Li LD_BLOCKS.STORE_FORWARD
 205 .Pq Event 03H , Umask 02H
 206 loads blocked by overlapping with store buffer that cannot
 207 be forwarded .
 208 .It Li LD_BLOCKS.NO_SR
 209 .Pq Event 03H , Umask 08H
 210 # of Split loads blocked due to resource not available.
 211 .It Li LD_BLOCKS.ALL_BLOCK
 212 .Pq Event 03H , Umask 10H
 213 Number of cases where any load is blocked but has no
 214 DCU miss.
 215 .It Li MISALIGN_MEM_REF.LOADS
 216 .Pq Event 05H , Umask 01H
 217 Speculative cache-line split load uops dispatched to
 218 L1D.
 219 .It Li MISALIGN_MEM_REF.STORES
 220 .Pq Event 05H , Umask 02H
 221 Speculative cache-line split Store- address uops
 222 dispatched to L1D.
 223 .It Li LD_BLOCKS_PARTIAL.ADDRESS_ALIAS
 224 .Pq Event 07H , Umask 01H
 225 False dependencies in MOB due to partial compare on
 226 address.
 227 .It Li LD_BLOCKS_PARTIAL.ALL_STALL_BLOCK
 228 .Pq Event 07H , Umask 08H
 229 The number of times that load operations are temporarily
 230 blocked because of older stores, with addresses that are
 231 not yet known.
 232 A load operation may incur more than one block of this type.
 233 .It Li TLB_LOAD_MISSES.MISS_CAUSES_A_WALK
 234 .Pq Event 08H , Umask 01H
 235 Misses in all TLB levels that cause a page walk of any
 236 page size.
 237 .It Li TLB_LOAD_MISSES.WALK_COMPLETED
 238 .Pq Event 08H , Umask 02H
 239 Misses in all TLB levels that caused page walk completed
 240 of any size.
 241 .It Li DTLB_LOAD_MISSES.WALK_DURATION
 242 .Pq Event 08H , Umask 04H
 243 Cycle PMH is busy with a walk.
 244 .It Li DTLB_LOAD_MISSES.STLB_HIT
 245 .Pq Event 08H , Umask 10H
 246 Number of cache load STLB hits.
 247 No page walk.
 248 .It Li INT_MISC.RECOVERY_CYCLES
 249 .Pq Event 0DH , Umask 03H
 250 Cycles waiting to recover after Machine Clears or EClear.
 251 Set Cmask= 1.
 252 .It Li INT_MISC.RAT_STALL_CYCLES
 253 .Pq Event 0DH , Umask 40H
 254 Cycles RAT external stall is sent to IDQ for this thread.
 255 .It Li UOPS_ISSUED.ANY
 256 .Pq Event 0EH , Umask 01H
 257 Increments each cycle the # of Uops issued by the
 258 RAT to RS.
 259 Set Cmask = 1, Inv = 1, Any= 1to count stalled cycles
 260 of this core.
 261 .It Li FP_COMP_OPS_EXE.X87
 262 .Pq Event 10H , Umask 01H
 263 Counts number of X87 uops executed.
 264 .It Li FP_COMP_OPS_EXE.SSE_FP_PACKED_DOUBLE
 265 .Pq Event 10H , Umask 10H
 266 Counts number of SSE* double precision FP packed
 267 uops executed.
 268 .It Li FP_COMP_OPS_EXE.SSE_FP_SCALAR_SINGLE
 269 .Pq Event 10H , Umask 20H
 270 Counts number of SSE* single precision FP scalar
 271 uops executed.
 272 .It Li FP_COMP_OPS_EXE.SSE_PACKED_SINGLE
 273 .Pq Event 10H , Umask 40H
 274 Counts number of SSE* single precision FP packed
 275 uops executed.
 276 .It Li FP_COMP_OPS_EXE.SSE_SCALAR_DOUBLE
 277 .Pq Event 10H , Umask 80H
 278 Counts number of SSE* double precision FP scalar
 279 uops executed.
 280 .It Li SIMD_FP_256.PACKED_SINGLE
 281 .Pq Event 11H , Umask 01H
 282 Counts 256-bit packed single-precision floating-
 283 point instructions.
 284 .It Li SIMD_FP_256.PACKED_DOUBLE
 285 .Pq Event 11H , Umask 02H
 286 Counts 256-bit packed double-precision floating-
 287 point instructions.
 288 .It Li ARITH.FPU_DIV_ACTIVE
 289 .Pq Event 14H , Umask 01H
 290 Cycles that the divider is active, includes INT and FP.
 291 Set 'edge =1, cmask=1' to count the number of
 292 divides.
 293 .It Li INSTS_WRITTEN_TO_IQ.INSTS
 294 .Pq Event 17H , Umask 01H
 295 Counts the number of instructions written into the
 296 IQ every cycle.
 297 .It Li L2_RQSTS.DEMAND_DATA_RD_HIT
 298 .Pq Event 24H , Umask 01H
 299 Demand Data Read requests that hit L2 cache.
 300 .It Li L2_RQSTS.ALL_DEMAND_DATA_RD
 301 .Pq Event 24H , Umask 03H
 302 Counts any demand and L1 HW prefetch data load
 303 requests to L2.
 304 .It Li L2_RQSTS.RFO_HITS
 305 .Pq Event 24H , Umask 04H
 306 Counts the number of store RFO requests that
 307 hit the L2 cache.
 308 .It Li L2_RQSTS.RFO_MISS
 309 .Pq Event 24H , Umask 08H
 310 Counts the number of store RFO requests that
 311 miss the L2 cache.
 312 .It Li L2_RQSTS.ALL_RFO
 313 .Pq Event 24H , Umask 0CH
 314 Counts all L2 store RFO requests.
 315 .It Li L2_RQSTS.CODE_RD_HIT
 316 .Pq Event 24H , Umask 10H
 317 Number of instruction fetches that hit the L2
 318 cache.
 319 .It Li L2_RQSTS.CODE_RD_MISS
 320 .Pq Event 24H , Umask 20H
 321 Number of instruction fetches that missed the L2
 322 cache.
 323 .It Li L2_RQSTS.ALL_CODE_RD
 324 .Pq Event 24H , Umask 30H
 325 Counts all L2 code requests.
 326 .It Li L2_RQSTS.PF_HIT
 327 .Pq Event 24H , Umask 40H
 328 Requests from L2 Hardware prefetcher that hit L2.
 329 .It Li L2_RQSTS.PF_MISS
 330 .Pq Event 24H , Umask 80H
 331 Requests from L2 Hardware prefetcher that missed
 332 L2.
 333 .It Li L2_RQSTS.ALL_PF
 334 .Pq Event 24H , Umask C0H
 335 Any requests from L2 Hardware prefetchers.
 336 .It Li L2_STORE_LOCK_RQSTS.MISS
 337 .Pq Event 27H , Umask 01H
 338 ROs that miss cache lines.
 339 .It Li L2_STORE_LOCK_RQSTS.HIT_E
 340 .Pq Event 27H , Umask 04H
 341 RFOs that hit cache lines in E state.
 342 .It Li L2_STORE_LOCK_RQSTS.HIT_M
 343 .Pq Event 27H , Umask 08H
 344 RFOs that hit cache lines in M state.
 345 .It Li L2_STORE_LOCK_RQSTS.ALL
 346 .Pq Event 27H , Umask 0FH
 347 RFOs that access cache lines in any state.
 348 .It Li L2_L1D_WB_RQSTS.MISS
 349 .Pq Event 28H , Umask 01H
 350 Not rejected writebacks from L1D to L2 cache lines
 351 that missed L2.
 352 .It Li L2_L1D_WB_RQSTS.HIT_S
 353 .Pq Event 28H , Umask 02H
 354 Not rejected writebacks from L1D to L2 cache lines
 355 in S state.
 356 .It Li L2_L1D_WB_RQSTS.HIT_E
 357 .Pq Event 28H , Umask 04H
 358 Not rejected writebacks from L1D to L2 cache lines
 359 in E state.
 360 .It Li L2_L1D_WB_RQSTS.HIT_M
 361 .Pq Event 28H , Umask 08H
 362 Not rejected writebacks from L1D to L2 cache lines
 363 in M state.
 364 .It Li L2_L1D_WB_RQSTS.ALL
 365 .Pq Event 28H , Umask 0FH
 366 Not rejected writebacks from L1D to L2 cache.
 367 .It Li LONGEST_LAT_CACHE.REFERENCE
 368 .Pq Event 2EH , Umask 4FH
 369 This event counts requests originating from the
 370 core that reference
 371 a cache line in the last level cache.
 372 .It Li LONGEST_LAT_CACHE.MISS
 373 .Pq Event 2EH , Umask 41H
 374 This event counts each cache miss condition for
 375 references to the last level cache.
 376 .It Li CPU_CLK_UNHALTED.THREAD_P
 377 .Pq Event 3CH , Umask 00H
 378 Counts the number of thread cycles while the
 379 thread is not in a halt state.
 380 The thread enters the halt state when it is running the HLT
 381 instruction.
 382 The core frequency may change from time to time due to power or thermal throttling.
 383 .It Li CPU_CLK_THREAD_UNHALTED.REF_XCLK
 384 .Pq Event 3CH , Umask 01H
 385 Increments at the frequency of XCLK (100 MHz)
 386 when not halted.
 387 .It Li L1D_PEND_MISS.PENDING
 388 .Pq Event 48H , Umask 01H
 389 Increments the number of outstanding L1D misses
 390 every cycle.
 391 Set Cmaks = 1 and Edge =1 to count occurrences.
 392 .It Li DTLB_STORE_MISSES.MISS_CAUSES_A_WALK
 393 .Pq Event 49H , Umask 01H
 394 Miss in all TLB levels causes an page walk of
 395 any page size (4K/2M/4M/1G).
 396 .It Li DTLB_STORE_MISSES.WALK_COMPLETED
 397 .Pq Event 49H , Umask 02H
 398 Miss in all TLB levels causes a page walk that
 399 completes of any page size (4K/2M/4M/1G).
 400 .It Li DTLB_STORE_MISSES.WALK_DURATION
 401 .Pq Event 49H , Umask 04H
 402 Cycles PMH is busy with this walk.
 403 .It Li DTLB_STORE_MISSES.STLB_HIT
 404 .Pq Event 49H , Umask 10H
 405 Store operations that miss the first TLB level
 406 but hit the second and do not cause page walks.
 407 .It Li LOAD_HIT_PRE.SW_PF
 408 .Pq Event 4CH , Umask 01H
 409 Not SW-prefetch load dispatches that hit fill
 410 buffer allocated for S/W prefetch.
 411 .It Li LOAD_HIT_PER.HW_PF
 412 .Pq Event 4CH , Umask 02H
 413 Not SW-prefetch load dispatches that hit fill
 414 buffer allocated for H/W prefetch.
 415 .It Li HW_PRE_REQ.DL1_MISS
 416 .Pq Event 4EH , Umask 02H
 417 Hardware Prefetch requests that miss the L1D cache.
 418 A request is being counted each time it access the cache
 419 & miss it, including if a block is applicable or if hit the Fill
 420 Buffer for example.
 421 .It Li L1D.REPLACEMENT
 422 .Pq Event 51H , Umask 01H
 423 Counts the number of lines brought into the
 424 L1 data cache.
 425 .It Li L1D.ALLOCATED_IN_M
 426 .Pq Event 51H , Umask 02H
 427 Counts the number of allocations of modified
 428 L1D cache lines.
 429 .It Li L1D.EVICTION
 430 .Pq Event 51H , Umask 04H
 431 Counts the number of modified lines evicted
 432 from the L1 data cache due to replacement.
 433 .It Li L1D.ALL_M_REPLACEMENT
 434 .Pq Event 51H , Umask 08H
 435 Cache lines in M state evicted out of L1D due
 436 to Snoop HitM or dirty line replacement.
 437 .It Li PARTIAL_RAT_STALLS.FLAGS_MERGE_UOP
 438 .Pq Event 59H , Umask 0CH
 439 Increments the number of flags-merge uops in
 440 flight each cycle.
 441 Set Cmask = 1 to count cycles.
 442 .It Li PARTIAL_RAT_STALLS.SLOW_LEA_WINDOW
 443 .Pq Event 59H , Umask 0FH
 444 Cycles with at least one slow LEA uop allocated.
 445 .It Li PARTIAL_RAT_STALLS.MUL_SINGLE_UOP
 446 .Pq Event 59H , Umask 40H
 447 Number of Multiply packed/scalar single precision
 448 uops allocated.
 449 .It Li RESOURCE_STALLS2.ALL_FL_EMPTY
 450 .Pq Event 5BH , Umask 0CH
 451 Cycles stalled due to free list empty.
 452 .It Li RESOURCE_STALLS2.ALL_PRF_CONTROL
 453 .Pq Event 5BH , Umask 0FH
 454 Cycles stalled due to control structures full for
 455 physical registers.
 456 .It Li RESOURCE_STALLS2.BOB_FULL
 457 .Pq Event 5BH , Umask 40H
 458 Cycles Allocator is stalled due Branch Order Buffer.
 459 .It Li RESOURCE_STALLS2.OOO_RSRC
 460 .Pq Event 5BH , Umask 4FH
 461 Cycles stalled due to out of order resources full.
 462 .It Li CPL_CYCLES.RING0
 463 .Pq Event 5CH , Umask 01H
 464 Unhalted core cycles when the thread is in ring 0.
 465 .It Li CPL_CYCLES.RING123
 466 .Pq Event 5CH , Umask 02H
 467 Unhalted core cycles when the thread is not in ring
 468 0.
 469 .It Li RS_EVENTS.EMPTY_CYCLES
 470 .Pq Event 5EH , Umask 01H
 471 Cycles the RS is empty for the thread.
 472 .It Li OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD
 473 .Pq Event 60H , Umask 01H
 474 Offcore outstanding Demand Data Read
 475 transactions in SQ to uncore.
 476 Set Cmask=1 to count cycles.
 477 .It Li OFFCORE_REQUESTS_OUTSTANDING.DEMAND_RFO
 478 .Pq Event 60H , Umask 04H
 479 Offcore outstanding RFO store transactions in SQ to
 480 uncore.
 481 Set Cmask=1 to count cycles.
 482 .It Li OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD
 483 .Pq Event 60H , Umask 08H
 484 Offcore outstanding cacheable data read
 485 transactions in SQ to uncore.
 486 Set Cmask=1 to count cycles.
 487 .It Li LOCK_CYCLES.SPLIT_LOCK_UC_LOCK_DURATION
 488 .Pq Event 63H , Umask 01H
 489 Cycles in which the L1D and L2 are locked, due to a
 490 UC lock or split lock.
 491 .It Li LOCK_CYCLES.CACHE_LOCK_DURATION
 492 .Pq Event 63H , Umask 02H
 493 Cycles in which the L1D is locked.
 494 .It Li IDQ.EMPTY
 495 .Pq Event 79H , Umask 02H
 496 Counts cycles the IDQ is empty.
 497 .It Li IDQ.MITE_UOPS
 498 .Pq Event 79H , Umask 04H
 499 Increment each cycle # of uops delivered to IDQ
 500 from MITE path.
 501 Set Cmask = 1 to count cycles.
 502 .It Li IDQ.DSB_UOPS
 503 .Pq Event 79H , Umask 08H
 504 Increment each cycle. # of uops delivered to IDQ
 505 from DSB path.
 506 Set Cmask = 1 to count cycles.
 507 .It Li IDQ.MS_DSB_UOPS
 508 .Pq Event 79H , Umask 10H
 509 Increment each cycle # of uops delivered to IDQ
 510 when MS busy by DSB.
 511 Set Cmask = 1 to count cycles MS is busy.
 512 Set Cmask=1 and Edge =1 to count MS activations.
 513 .It Li IDQ.MS_MITE_UOPS
 514 .Pq Event 79H , Umask 20H
 515 Increment each cycle # of uops delivered to IDQ
 516 when MS is busy by MITE.
 517 Set Cmask = 1 to count cycles.
 518 .It Li IDQ.MS_UOPS
 519 .Pq Event 79H , Umask 30H
 520 Increment each cycle # of uops delivered to IDQ
 521 from MS by either DSB or MITE.
 522 Set Cmask = 1 to count cycles.
 523 .It Li ICACHE.MISSES
 524 .Pq Event 80H , Umask 02H
 525 Number of Instruction Cache, Streaming Buffer and
 526 Victim Cache Misses.
 527 Includes UC accesses.
 528 .It Li ITLB_MISSES.MISS_CAUSES_A_WALK
 529 .Pq Event 85H , Umask 01H
 530 Misses in all ITLB levels that cause page walks.
 531 .It Li ITLB_MISSES.WALK_COMPLETED
 532 .Pq Event 85H , Umask 02H
 533 Misses in all ITLB levels that cause completed page
 534 walks.
 535 .It Li ITLB_MISSES.WALK_DURATION
 536 .Pq Event 85H , Umask 04H
 537 Cycle PMH is busy with a walk.
 538 .It Li ITLB_MISSES.STLB_HIT
 539 .Pq Event 85H , Umask 10H
 540 Number of cache load STLB hits.
 541 No page walk.
 542 .It Li ILD_STALL.LCP
 543 .Pq Event 87H , Umask 01H
 544 Stalls caused by changing prefix length of the
 545 instruction.
 546 .It Li ILD_STALL.IQ_FULL
 547 .Pq Event 87H , Umask 04H
 548 Stall cycles due to IQ is full.
 549 .It Li BR_INST_EXEC.NONTAKEN_COND
 550 .Pq Event 88H , Umask 41H
 551 Count conditional near branch instructions that were executed (but not
 552 necessarily retired) and not taken.
 553 .It Li BR_INST_EXEC.TAKEN_COND
 554 .Pq Event 88H , Umask 81H
 555 Count conditional near branch instructions that were executed (but not
 556 necessarily retired) and taken.
 557 .It Li BR_INST_EXEC.DIRECT_JMP
 558 .Pq Event 88H , Umask 82H
 559 Count all unconditional near branch instructions excluding calls and
 560 indirect branches.
 561 .It Li BR_INST_EXEC.INDIRECT_JMP_NON_CALL_RET
 562 .Pq Event 88H , Umask 84H
 563 Count executed indirect near branch instructions that are not calls nor
 564 returns.
 565 .It Li BR_INST_EXEC.RETURN_NEAR
 566 .Pq Event 88H , Umask 88H
 567 Count indirect near branches that have a return mnemonic.
 568 .It Li BR_INST_EXEC.DIRECT_NEAR_CALL
 569 .Pq Event 88H , Umask 90H
 570 Count unconditional near call branch instructions, excluding non call
 571 branch, executed.
 572 .It Li BR_INST_EXEC.INDIRECT_NEAR_CALL
 573 .Pq Event 88H , Umask A0H
 574 Count indirect near calls, including both register and memory indirect,
 575 executed.
 576 .It Li BR_INST_EXEC.ALL_BRANCHES
 577 .Pq Event 88H , Umask FFH
 578 Counts all near executed branches (not necessarily retired).
 579 .It Li BR_MISP_EXEC.NONTAKEN_COND
 580 .Pq Event 89H , Umask 41H
 581 Count conditional near branch instructions mispredicted as nontaken.
 582 .It Li BR_MISP_EXEC.TAKEN_COND
 583 .Pq Event 89H , Umask 81H
 584 Count conditional near branch instructions mispredicted as taken.
 585 .It Li BR_MISP_EXEC.INDIRECT_JMP_NON_CALL_RET
 586 .Pq Event 89H , Umask 84H
 587 Count mispredicted indirect near branch instructions that are not calls
 588 nor returns.
 589 .It Li BR_MISP_EXEC.RETURN_NEAR
 590 .Pq Event 89H , Umask 88H
 591 Count mispredicted indirect near branches that have a return mnemonic.
 592 .It Li BR_MISP_EXEC.DIRECT_NEAR_CALL
 593 .Pq Event 89H , Umask 90H
 594 Count mispredicted unconditional near call branch instructions, excluding
 595 non call branch, executed.
 596 .It Li BR_MISP_EXEC.INDIRECT_NEAR_CALL
 597 .Pq Event 89H , Umask A0H
 598 Count mispredicted indirect near calls, including both register and memory
 599 indirect, executed.
 600 .It Li BR_MISP_EXEC.ALL_BRANCHES
 601 .Pq Event 89H , Umask FFH
 602 Counts all mispredicted near executed branches (not necessarily retired).
 603 .It Li IDQ_UOPS_NOT_DELIVERED.CORE
 604 .Pq Event 9CH , Umask 01H
 605 Count number of non-delivered uops to RAT per
 606 thread.
 607 .It Li UOPS_DISPATCHED_PORT.PORT_0
 608 .Pq Event A1H , Umask 01H
 609 Cycles which a Uop is dispatched on port 0.
 610 .It Li UOPS_DISPATCHED_PORT.PORT_1
 611 .Pq Event A1H , Umask 02H
 612 Cycles which a Uop is dispatched on port 1.
 613 .It Li UOPS_DISPATCHED_PORT.PORT_2_LD
 614 .Pq Event A1H , Umask 04H
 615 Cycles which a load uop is dispatched on port 2.
 616 .It Li UOPS_DISPATCHED_PORT.PORT_2_STA
 617 .Pq Event A1H , Umask 08H
 618 Cycles which a store address uop is dispatched on
 619 port 2.
 620 .It Li UOPS_DISPATCHED_PORT.PORT_2
 621 .Pq Event A1H , Umask 0CH
 622 Cycles which a Uop is dispatched on port 2.
 623 .It Li UOPS_DISPATCHED_PORT.PORT_3_LD
 624 .Pq Event A1H , Umask 10H
 625 Cycles which a load uop is dispatched on port 3.
 626 .It Li UOPS_DISPATCHED_PORT.PORT_3_STA
 627 .Pq Event A1H , Umask 20H
 628 Cycles which a store address uop is dispatched on
 629 port 3.
 630 .It Li UOPS_DISPATCHED_PORT.PORT_3
 631 .Pq Event A1H , Umask 30H
 632 Cycles which a Uop is dispatched on port 3.
 633 .It Li UOPS_DISPATCHED_PORT.PORT_4
 634 .Pq Event A1H , Umask 40H
 635 Cycles which a Uop is dispatched on port 4.
 636 .It Li UOPS_DISPATCHED_PORT.PORT_5
 637 .Pq Event A1H , Umask 80H
 638 Cycles which a Uop is dispatched on port 5.
 639 .It Li RESOURCE_STALLS.ANY
 640 .Pq Event A2H , Umask 01H
 641 Cycles Allocation is stalled due to Resource Related
 642 reason.
 643 .It Li RESOURCE_STALLS.LB
 644 .Pq Event A2H , Umask 01H
 645 Counts the cycles of stall due to lack of load buffers.
 646 .It Li RESOURCE_STALLS.RS
 647 .Pq Event A2H , Umask 04H
 648 Cycles stalled due to no eligible RS entry available.
 649 .It Li RESOURCE_STALLS.SB
 650 .Pq Event A2H , Umask 08H
 651 Cycles stalled due to no store buffers available.
 652 (not including draining form sync).
 653 .It Li RESOURCE_STALLS.ROB
 654 .Pq Event A2H , Umask 10H
 655 Cycles stalled due to re-order buffer full.
 656 .It Li RESOURCE_STALLS.FCSW
 657 .Pq Event A2H , Umask 20H
 658 Cycles stalled due to writing the FPU control word.
 659 .It Li RESOURCE_STALLS.MXCSR
 660 .Pq Event A2H , Umask 40H
 661 Cycles stalled due to the MXCSR register rename
 662 occurring to close to a previous MXCSR rename.
 663 .It Li RESOURCE_STALLS.OTHER
 664 .Pq Event A2H , Umask 80H
 665 Cycles stalled while execution was stalled due to
 666 other resource issues.
 667 .It Li CYCLE_ACTIVITY.CYCLES_L2_PENDING
 668 .Pq Event A3H , Umask 01H
 669 Cycles with pending L2 miss loads.
 670 Set AnyThread to count per core.
 671 .It Li CYCLE_ACTIVITY.CYCLES_L1D_PENDING
 672 .Pq Event A3H , Umask 02H
 673 Cycles with pending L1 cache miss loads.
 674 Set AnyThread to count per core.
 675 .It Li CYCLE_ACTIVITY.CYCLES_NO_DISPATCH
 676 .Pq Event A3H , Umask 04H
 677 Cycles of dispatch stalls.
 678 Set AnyThread to count per core.
 679 .It Li DSB2MITE_SWITCHES.COUNT
 680 .Pq Event ABH , Umask 01H
 681 Number of DSB to MITE switches.
 682 .It Li DSB2MITE_SWITCHES.PENALTY_CYCLES
 683 .Pq Event ABH , Umask 02H
 684 Cycles DSB to MITE switches caused delay.
 685 .It Li DSB_FILL.OTHER_CANCEL
 686 .Pq Event ACH , Umask 02H
 687 Cases of cancelling valid DSB fill not because of
 688 exceeding way limit.
 689 .It Li DSB_FILL.EXCEED_DSB_LINES
 690 .Pq Event ACH , Umask 08H
 691 DSB Fill encountered > 3 DSB lines.
 692 .It Li DSB_FILL.ALL_CANCEL
 693 .Pq Event ACH , Umask 0AH
 694 Cases of cancelling valid Decode Stream Buffer
 695 (DSB) fill not because of exceeding way limit.
 696 .It Li ITLB.ITLB_FLUSH
 697 .Pq Event AEH , Umask 01H
 698 Counts the number of ITLB flushes, includes
 699 4k/2M/4M pages.
 700 .It Li OFFCORE_REQUESTS.DEMAND_DATA_RD
 701 .Pq Event B0H , Umask 01H
 702 Demand data read requests sent to uncore.
 703 .It Li OFFCORE_REQUESTS.DEMAND_RFO
 704 .Pq Event B0H , Umask 04H
 705 Demand RFO read requests sent to uncore, including
 706 regular RFOs, locks, ItoM.
 707 .It Li OFFCORE_REQUESTS.ALL_DATA_RD
 708 .Pq Event B0H , Umask 08H
 709 Data read requests sent to uncore (demand and
 710 prefetch).
 711 .It Li UOPS_DISPATCHED.THREAD
 712 .Pq Event B1H , Umask 01H
 713 Counts total number of uops to be dispatched per-
 714 thread each cycle.
 715 Set Cmask = 1, INV =1 to count stall cycles.
 716 .It Li UOPS_DISPATCHED.CORE
 717 .Pq Event B1H , Umask 02H
 718 Counts total number of uops to be dispatched per-
 719 core each cycle.
 720 .It Li OFFCORE_REQUESTS_BUFFER.SQ_FULL
 721 .Pq Event B2H , Umask 01H
 722 Offcore requests buffer cannot take more entries
 723 for this thread core.
 724 .It Li AGU_BYPASS_CANCEL.COUNT
 725 .Pq Event B6H , Umask 01H
 726 Counts executed load operations with all the
 727 following traits: 1. addressing of the format [base +
 728 offset], 2. the offset is between 1 and 2047, 3. the
 729 address specified in the base register is in one page
 730 and the address [base+offset] is in another page.
 731 .It Li OFF_CORE_RESPONSE_0
 732 .Pq Event B7H , Umask 01H
 733 (Event B7H, Umask 01H) Off-core Response Performance
 734 Monitoring; PMC0 only.
 735 Requires programming MSR 01A6H
 736 .It Li OFF_CORE_RESPONSE_1
 737 .Pq Event BBH , Umask 01H
 738 (Event BBH, Umask 01H) Off-core Response Performance
 739 Monitoring; PMC3 only.
 740 Requires programming MSR 01A7H
 741 .It Li TLB_FLUSH.DTLB_THREAD
 742 .Pq Event BDH , Umask 01H
 743 DTLB flush attempts of the thread-specific entries.
 744 .It Li TLB_FLUSH.STLB_ANY
 745 .Pq Event BDH , Umask 20H
 746 Count number of STLB flush attempts.
 747 .It Li L1D_BLOCKS.BANK_CONFLICT_CYCLES
 748 .Pq Event BFH , Umask 05H
 749 Cycles when dispatched loads are cancelled due to
 750 L1D bank conflicts with other load ports.
 751 .It Li INST_RETIRED.ANY_P
 752 .Pq Event C0H , Umask 00H
 753 Number of instructions at retirement.
 754 .It Li INST_RETIRED.ALL
 755 .Pq Event C0H , Umask 01H
 756 Precise instruction retired event with HW to reduce
 757 effect of PEBS shadow in IP distribution.
 758 .It Li OTHER_ASSISTS.ITLB_MISS_RETIRED
 759 .Pq Event C1H , Umask 02H
 760 Instructions that experienced an ITLB miss.
 761 .It Li OTHER_ASSISTS.AVX_STORE
 762 .Pq Event C1H , Umask 08H
 763 Number of assists associated with 256-bit AVX
 764 store operations.
 765 .It Li OTHER_ASSISTS.AVX_TO_SSE
 766 .Pq Event C1H , Umask 10H
 767 Number of transitions from AVX-256 to legacy SSE
 768 when penalty applicable.
 769 .It Li OTHER_ASSISTS.SSE_TO_AVX
 770 .Pq Event C1H , Umask 20H
 771 Number of transitions from SSE to AVX-256 when
 772 penalty applicable.
 773 .It Li UOPS_RETIRED.ALL
 774 .Pq Event C2H , Umask 01H
 775 Counts the number of micro-ops retired, Use
 776 cmask=1 and invert to count active cycles or stalled
 777 cycles.
 778 .It Li UOPS_RETIRED.RETIRE_SLOTS
 779 .Pq Event C2H , Umask 02H
 780 Counts the number of retirement slots used each
 781 cycle.
 782 .It Li MACHINE_CLEARS.MEMORY_ORDERING
 783 .Pq Event C3H , Umask 02H
 784 Counts the number of machine clears due to
 785 memory order conflicts.
 786 .It Li MACHINE_CLEARS.SMC
 787 .Pq Event C3H , Umask 04H
 788 Counts the number of times that a program writes
 789 to a code section.
 790 .It Li MACHINE_CLEARS.MASKMOV
 791 .Pq Event C3H , Umask 20H
 792 Counts the number of executed AVX masked load
 793 operations that refer to an illegal address range
 794 with the mask bits set to 0.
 795 .It Li BR_INST_RETIRED.ALL_BRANCH
 796 .Pq Event C4H , Umask 00H
 797 Branch instructions at retirement.
 798 .It Li BR_INST_RETIRED.CONDITIONAL
 799 .Pq Event C4H , Umask 01H
 800 Counts the number of conditional branch
 801 instructions retired.
 802 .It Li BR_INST_RETIRED.NEAR_CALL
 803 .Pq Event C4H , Umask 02H
 804 Direct and indirect near call instructions retired.
 805 .It Li BR_INST_RETIRED.ALL_BRANCHES
 806 .Pq Event C4H , Umask 04H
 807 Counts the number of branch instructions retired.
 808 .It Li BR_INST_RETIRED.NEAR_RETURN
 809 .Pq Event C4H , Umask 08H
 810 Counts the number of near return instructions
 811 retired.
 812 .It Li BR_INST_RETIRED.NOT_TAKEN
 813 .Pq Event C4H , Umask 10H
 814 Counts the number of not taken branch instructions
 815 retired.
 816 .It Li BR_INST_RETIRED.NEAR_TAKEN
 817 .Pq Event C4H , Umask 20H
 818 Number of near taken branches retired.
 819 .It Li BR_INST_RETIRED.FAR_BRANCH
 820 .Pq Event C4H , Umask 40H
 821 Number of far branches retired.
 822 .It Li BR_MISP_RETIRED.ALL_BRANCHES
 823 .Pq Event C5H , Umask 00H
 824 Mispredicted branch instructions at retirement.
 825 .It Li BR_MISP_RETIRED.CONDITIONAL
 826 .Pq Event C5H , Umask 01H
 827 Mispredicted conditional branch instructions retired.
 828 .It Li BR_MISP_RETIRED.NEAR_CALL
 829 .Pq Event C5H , Umask 02H
 830 Direct and indirect mispredicted near call
 831 instructions retired.
 832 .It Li BR_MISP_RETIRED.ALL_BRANCHES
 833 .Pq Event C5H , Umask 04H
 834 Mispredicted macro branch instructions retired.
 835 .It Li BR_MISP_RETIRED.NOT_TAKEN
 836 .Pq Event C5H , Umask 10H
 837 Mispredicted not taken branch instructions retired.
 838 .It Li BR_MISP_RETIRED.TAKEN
 839 .Pq Event C5H , Umask 20H
 840 Mispredicted taken branch instructions retired.
 841 .It Li FP_ASSIST.X87_OUTPUT
 842 .Pq Event CAH , Umask 02H
 843 Number of X87 assists due to output value.
 844 .It Li FP_ASSIST.X87_INPUT
 845 .Pq Event CAH , Umask 04H
 846 Number of X87 assists due to input value.
 847 .It Li FP_ASSIST.SIMD_OUTPUT
 848 .Pq Event CAH , Umask 08H
 849  Number of SIMD FP assists due to output values.
 850 .It Li FP_ASSIST.SIMD_INPUT
 851 .Pq Event CAH , Umask 10H
 852 Number of SIMD FP assists due to input values.
 853 .It Li FP_ASSIST.ANY 1EH
 854 .Pq Event CAH , Umask
 855 Cycles with any input/output SSE* or FP assists.
 856 .It Li ROB_MISC_EVENTS.LBR_INSERTS
 857 .Pq Event CCH , Umask 20H
 858 Count cases of saving new LBR records by
 859 hardware.
 860 .It Li MEM_TRANS_RETIRED.LOAD_LATENCY
 861 .Pq Event CDH , Umask 01H
 862 Sample loads with specified latency threshold.
 863 PMC3 only.
 864 .It Li MEM_TRANS_RETIRED.PRECISE_STORE
 865 .Pq Event CDH , Umask 02H
 866 Sample stores and collect precise store operation
 867 via PEBS record.
 868 PMC3 only.
 869 .It Li MEM_UOP_RETIRED.LOADS
 870 .Pq Event D0H , Umask 10H
 871 Qualify retired memory uops that are loads.
 872 Combine with umask 10H, 20H, 40H, 80H.
 873 .It Li MEM_UOP_RETIRED.STORES
 874 .Pq Event D0H , Umask 02H
 875 Qualify retired memory uops that are stores.
 876 Combine with umask 10H, 20H, 40H, 80H.
 877 .It Li MEM_UOP_RETIRED.STLB_MISS
 878 .Pq Event D0H , Umask
 879 Qualify retired memory uops with STLB miss.
 880 Must combine with umask 01H, 02H, to produce counts.
 881 .It Li MEM_UOP_RETIRED.LOCK
 882 .Pq Event D0H , Umask
 883 Qualify retired memory uops with lock.
 884 Must combine with umask 01H, 02H, to produce counts.
 885 .It Li MEM_UOP_RETIRED.SPLIT
 886 .Pq Event D0H , Umask
 887 Qualify retired memory uops with line split.
 888 Must combine with umask 01H, 02H, to produce counts.
 889 .It Li MEM_UOP_RETIRED_ALL
 890 .Pq Event D0H , Umask
 891 Qualify any retired memory uops.
 892 Must combine with umask 01H, 02H, to produce counts.
 893 .It Li MEM_LOAD_UOPS_RETIRED.L1_HIT
 894 .Pq Event D1H , Umask 01H
 895 Retired load uops with L1 cache hits as data
 896 sources.
 897 .It Li MEM_LOAD_UOPS_RETIRED.L2_HIT
 898 .Pq Event D1H , Umask 02H
 899 Retired load uops with L2 cache hits as data
 900 sources.
 901 .It Li MEM_LOAD_UOPS_RETIRED.LLC_HIT
 902 .Pq Event D1H , Umask 04H
 903 Retired load uops which data sources were data hits
 904 in LLC without snoops required.
 905 .It Li MEM_LOAD_UOPS_RETIRED.LLC_MISS
 906 .Pq Event D1H , Umask 20H
 907 Retired load uops which data sources were data
 908 missed LLC (excluding unknown data source).
 909 .It Li MEM_LOAD_UOPS_RETIRED.HIT_LFB
 910 .Pq Event D1H , Umask 40H
 911 Retired load uops which data sources were load
 912 uops missed L1 but hit FB due to preceding miss to
 913 the same cache line with data not ready.
 914 .It Li MEM_LOAD_UOPS_MISC_RETIRED.LLC_MISS
 915 .Pq Event D4H , Umask 02H
 916 Retired load uops with unknown information as data
 917 source in cache serviced the load.
 918 .It Li BACLEARS.ANY
 919 .Pq Event E6H , Umask 01H
 920 Counts the number of times the front end is re-
 921 steered, mainly when the BPU cannot provide a
 922 correct prediction and this is corrected by other
 923 branch handling mechanisms at the front end.
 924 .It Li L2_TRANS.DEMAND_DATA_RD
 925 .Pq Event F0H , Umask 01H
 926 Demand Data Read requests that access L2 cache.
 927 .It Li L2_TRANS.RFO
 928 .Pq Event F0H , Umask 02H
 929 RFO requests that access L2 cache.
 930 .It Li L2_TRANS.CODE_RD
 931 .Pq Event F0H , Umask 04H
 932 L2 cache accesses when fetching instructions.
 933 .It Li L2_TRANS.ALL_PF
 934 .Pq Event F0H , Umask 08H
 935 L2 or LLC HW prefetches that access L2 cache.
 936 .It Li L2_TRANS.L1D_WB
 937 .Pq Event F0H , Umask 10H
 938 L1D writebacks that access L2 cache.
 939 .It Li L2_TRANS.L2_FILL
 940 .Pq Event F0H , Umask 20H
 941 L2 fill requests that access L2 cache.
 942 .It Li L2_TRANS.L2_WB
 943 .Pq Event F0H , Umask 40H
 944 L2 writebacks that access L2 cache.
 945 .It Li L2_TRANS.ALL_REQUESTS
 946 .Pq Event F0H , Umask 80H
 947 Transactions accessing L2 pipe.
 948 .It Li L2_LINES_IN.I
 949 .Pq Event F1H , Umask 01H
 950 L2 cache lines in I state filling L2.
 951 .It Li L2_LINES_IN.S
 952 .Pq Event F1H , Umask 02H
 953 L2 cache lines in S state filling L2.
 954 .It Li L2_LINES_IN.E
 955 .Pq Event F1H , Umask 04H
 956 L2 cache lines in E state filling L2.
 957 .It Li L2_LINES-IN.ALL
 958 .Pq Event F1H , Umask 07H
 959 L2 cache lines filling L2.
 960 .It Li L2_LINES_OUT.DEMAND_CLEAN
 961 .Pq Event F2H , Umask 01H
 962 Clean L2 cache lines evicted by demand.
 963 .It Li L2_LINES_OUT.DEMAND_DIRTY
 964 .Pq Event F2H , Umask 02H
 965 Dirty L2 cache lines evicted by demand.
 966 .It Li L2_LINES_OUT.PF_CLEAN
 967 .Pq Event F2H , Umask 04H
 968 Clean L2 cache lines evicted by L2 prefetch.
 969 .It Li L2_LINES_OUT.PF_DIRTY
 970 .Pq Event F2H , Umask 08H
 971 Dirty L2 cache lines evicted by L2 prefetch.
 972 .It Li L2_LINES_OUT.DIRTY_ALL
 973 .Pq Event F2H , Umask 0AH
 974 Dirty L2 cache lines filling the L2.
 975 .It Li SQ_MISC.SPLIT_LOCK
 976 .Pq Event F4H , Umask 10H
 977 Split locks in SQ.
 978 .El
 979 .Sh SEE ALSO
 980 .Xr pmc 3 ,
 981 .Xr pmc.atom 3 ,
 982 .Xr pmc.core 3 ,
 983 .Xr pmc.corei7 3 ,
 984 .Xr pmc.corei7uc 3 ,
 985 .Xr pmc.haswelluc 3 ,
 986 .Xr pmc.iaf 3 ,
 987 .Xr pmc.ivybridge 3 ,
 988 .Xr pmc.ivybridgexeon 3 ,
 989 .Xr pmc.k7 3 ,
 990 .Xr pmc.k8 3 ,
 991 .Xr pmc.sandybridge 3 ,
 992 .Xr pmc.sandybridgeuc 3 ,
 993 .Xr pmc.soft 3 ,
 994 .Xr pmc.tsc 3 ,
 995 .Xr pmc.ucf 3 ,
 996 .Xr pmc.westmere 3 ,
 997 .Xr pmc.westmereuc 3 ,
 998 .Xr pmc_cpuinfo 3 ,
 999 .Xr pmclog 3 ,
1000 .Xr hwpmc 4
1001 .Sh HISTORY
1002 The
1003 .Nm pmc
1004 library first appeared in
1005 .Fx 6.0 .
1006 .Sh AUTHORS
1007 .An -nosplit
1008 The
1009 .Lb libpmc
1010 library was written by
1011 .An Joseph Koshy Aq Mt jkoshy@FreeBSD.org .
1012 The support for the Sandy Bridge Xeon
1013 microarchitecture was written by
1014 .An Hiren Panchasara Aq Mt hiren.panchasara@gmail.com .