lib/libpmc/pmu-events/arch/x86/amdfam17h/memory.json

   1 [
   2  {
   3  "EventName": "ls_locks.spec_lock_map_commit",
   4  "EventCode": "0x25",
   5  "BriefDescription": "Unit Masks ORed.",
   6  "PublicDescription": "Unit Masks ORed.",
   7  "UMask": "0x8"
   8  },
   9  {
  10  "EventName": "ls_locks.spec_lock",
  11  "EventCode": "0x25",
  12  "BriefDescription": "Unit Masks ORed.",
  13  "PublicDescription": "Unit Masks ORed.",
  14  "UMask": "0x4"
  15  },
  16  {
  17  "EventName": "ls_locks.non_spec_lock",
  18  "EventCode": "0x25",
  19  "BriefDescription": "Unit Masks ORed.",
  20  "PublicDescription": "Unit Masks ORed.",
  21  "UMask": "0x2"
  22  },
  23  {
  24  "EventName": "ls_locks.bus_lock",
  25  "EventCode": "0x25",
  26  "BriefDescription": "Unit Masks ORed.",
  27  "PublicDescription": "Unit Masks ORed.",
  28  "UMask": "0x1"
  29  },
  30  {
  31  "EventName": "ls_dispatch.ld_st_dispatch",
  32  "EventCode": "0x29",
  33  "BriefDescription": "Load-op-Stores.",
  34  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed. Load-op-Stores.",
  35  "UMask": "0x4"
  36  },
  37  {
  38  "EventName": "ls_dispatch.store_dispatch",
  39  "EventCode": "0x29",
  40  "BriefDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
  41  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
  42  "UMask": "0x2"
  43  },
  44  {
  45  "EventName": "ls_dispatch.ld_dispatch",
  46  "EventCode": "0x29",
  47  "BriefDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
  48  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
  49  "UMask": "0x1"
  50  },
  51  {
  52  "EventName": "ls_stlf",
  53  "EventCode": "0x35",
  54  "BriefDescription": "Number of STLF hits."
  55  },
  56  {
  57  "EventName": "ls_dc_accesses",
  58  "EventCode": "0x40",
  59  "BriefDescription": "The number of accesses to the data cache for load and store references. This may include certain microcode scratchpad accesses, although these are generally rare. Each increment represents an eight-byte access, although the instruction may only be accessing a portion of that. This event is a speculative event."
  60  },
  61  {
  62  "EventName": "ls_mab_alloc_pipe.tlb_pipe_early",
  63  "EventCode": "0x41",
  64  "BriefDescription": "MAB Allocation by Pipe.",
  65  "PublicDescription": "MAB Allocation by Pipe.",
  66  "UMask": "0x10"
  67  },
  68  {
  69  "EventName": "ls_mab_alloc_pipe.hw_pf",
  70  "EventCode": "0x41",
  71  "BriefDescription": "MAB Allocation by Pipe.",
  72  "PublicDescription": "MAB Allocation by Pipe.",
  73  "UMask": "0x8"
  74  },
  75  {
  76  "EventName": "ls_mab_alloc_pipe.tlb_pipe_late",
  77  "EventCode": "0x41",
  78  "BriefDescription": "MAB Allocation by Pipe.",
  79  "PublicDescription": "MAB Allocation by Pipe.",
  80  "UMask": "0x4"
  81  },
  82  {
  83  "EventName": "ls_mab_alloc_pipe.st_pipe",
  84  "EventCode": "0x41",
  85  "BriefDescription": "MAB Allocation by Pipe.",
  86  "PublicDescription": "MAB Allocation by Pipe.",
  87  "UMask": "0x2"
  88  },
  89  {
  90  "EventName": "ls_mab_alloc_pipe.data_pipe",
  91  "EventCode": "0x41",
  92  "BriefDescription": "MAB Allocation by Pipe.",
  93  "PublicDescription": "MAB Allocation by Pipe.",
  94  "UMask": "0x1"
  95  },
  96  {
  97  "EventName": "ls_l1_d_tlb_miss.tlb_reload1_gl2_miss",
  98  "EventCode": "0x45",
  99  "BriefDescription": "L1 DTLB Miss.",
 100  "PublicDescription": "L1 DTLB Miss.",
 101  "UMask": "0x80"
 102  },
 103  {
 104  "EventName": "ls_l1_d_tlb_miss.tlb_reload2_ml2_miss",
 105  "EventCode": "0x45",
 106  "BriefDescription": "L1 DTLB Miss.",
 107  "PublicDescription": "L1 DTLB Miss.",
 108  "UMask": "0x40"
 109  },
 110  {
 111  "EventName": "ls_l1_d_tlb_miss.tlb_reload32_kl2_miss",
 112  "EventCode": "0x45",
 113  "BriefDescription": "L1 DTLB Miss.",
 114  "PublicDescription": "L1 DTLB Miss.",
 115  "UMask": "0x20"
 116  },
 117  {
 118  "EventName": "ls_l1_d_tlb_miss.tlb_reload4_kl2_miss",
 119  "EventCode": "0x45",
 120  "BriefDescription": "L1 DTLB Miss.",
 121  "PublicDescription": "L1 DTLB Miss.",
 122  "UMask": "0x10"
 123  },
 124  {
 125  "EventName": "ls_l1_d_tlb_miss.tlb_reload1_gl2_hit",
 126  "EventCode": "0x45",
 127  "BriefDescription": "L1 DTLB Miss.",
 128  "PublicDescription": "L1 DTLB Miss.",
 129  "UMask": "0x8"
 130  },
 131  {
 132  "EventName": "ls_l1_d_tlb_miss.tlb_reload2_ml2_hit",
 133  "EventCode": "0x45",
 134  "BriefDescription": "L1 DTLB Miss.",
 135  "PublicDescription": "L1 DTLB Miss.",
 136  "UMask": "0x4"
 137  },
 138  {
 139  "EventName": "ls_l1_d_tlb_miss.tlb_reload32_kl2_hit",
 140  "EventCode": "0x45",
 141  "BriefDescription": "L1 DTLB Miss.",
 142  "PublicDescription": "L1 DTLB Miss.",
 143  "UMask": "0x2"
 144  },
 145  {
 146  "EventName": "ls_l1_d_tlb_miss.tlb_reload4_kl2_hit",
 147  "EventCode": "0x45",
 148  "BriefDescription": "L1 DTLB Miss.",
 149  "PublicDescription": "L1 DTLB Miss.",
 150  "UMask": "0x1"
 151  },
 152  {
 153  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_iside1",
 154  "EventCode": "0x46",
 155  "BriefDescription": "Tablewalker allocation.",
 156  "PublicDescription": "Tablewalker allocation.",
 157  "UMask": "0x8"
 158  },
 159  {
 160  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_iside0",
 161  "EventCode": "0x46",
 162  "BriefDescription": "Tablewalker allocation.",
 163  "PublicDescription": "Tablewalker allocation.",
 164  "UMask": "0x4"
 165  },
 166  {
 167  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_dside1",
 168  "EventCode": "0x46",
 169  "BriefDescription": "Tablewalker allocation.",
 170  "PublicDescription": "Tablewalker allocation.",
 171  "UMask": "0x2"
 172  },
 173  {
 174  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_dside0",
 175  "EventCode": "0x46",
 176  "BriefDescription": "Tablewalker allocation.",
 177  "PublicDescription": "Tablewalker allocation.",
 178  "UMask": "0x1"
 179  },
 180  {
 181  "EventName": "ls_misal_accesses",
 182  "EventCode": "0x47",
 183  "BriefDescription": "Misaligned loads."
 184  },
 185  {
 186  "EventName": "ls_pref_instr_disp.prefetch_nta",
 187  "EventCode": "0x4b",
 188  "BriefDescription": "Software Prefetch Instructions Dispatched.",
 189  "PublicDescription": "Software Prefetch Instructions Dispatched.",
 190  "UMask": "0x4"
 191  },
 192  {
 193  "EventName": "ls_pref_instr_disp.store_prefetch_w",
 194  "EventCode": "0x4b",
 195  "BriefDescription": "Software Prefetch Instructions Dispatched.",
 196  "PublicDescription": "Software Prefetch Instructions Dispatched.",
 197  "UMask": "0x2"
 198  },
 199  {
 200  "EventName": "ls_pref_instr_disp.load_prefetch_w",
 201  "EventCode": "0x4b",
 202  "BriefDescription": "Prefetch, Prefetch_T0_T1_T2.",
 203  "PublicDescription": "Software Prefetch Instructions Dispatched. Prefetch, Prefetch_T0_T1_T2.",
 204  "UMask": "0x1"
 205  },
 206  {
 207  "EventName": "ls_inef_sw_pref.mab_mch_cnt",
 208  "EventCode": "0x52",
 209  "BriefDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 210  "PublicDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 211  "UMask": "0x2"
 212  },
 213  {
 214  "EventName": "ls_inef_sw_pref.data_pipe_sw_pf_dc_hit",
 215  "EventCode": "0x52",
 216  "BriefDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 217  "PublicDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 218  "UMask": "0x1"
 219  },
 220  {
 221  "EventName": "ls_not_halted_cyc",
 222  "EventCode": "0x76",
 223  "BriefDescription": "Cycles not in Halt."
 224  "SampleAfterValue": "2000003",
 225  }
 226 ]