lib/libpmc/pmu-events/arch/x86/amdfam17h/memory.json

   1 [
   2  {
   3  "EventName": "ls_locks.spec_lock_map_commit",
   4  "EventCode": "0x25",
   5  "BriefDescription": "Unit Masks ORed.",
   6  "PublicDescription": "Unit Masks ORed.",
   7  "UMask": "0x8"
   8  },
   9  {
  10  "EventName": "ls_locks.spec_lock",
  11  "EventCode": "0x25",
  12  "BriefDescription": "Unit Masks ORed.",
  13  "PublicDescription": "Unit Masks ORed.",
  14  "UMask": "0x4"
  15  },
  16  {
  17  "EventName": "ls_locks.non_spec_lock",
  18  "EventCode": "0x25",
  19  "BriefDescription": "Unit Masks ORed.",
  20  "PublicDescription": "Unit Masks ORed.",
  21  "UMask": "0x2"
  22  },
  23  {
  24  "EventName": "ls_locks.bus_lock",
  25  "EventCode": "0x25",
  26  "BriefDescription": "Unit Masks ORed.",
  27  "PublicDescription": "Unit Masks ORed.",
  28  "UMask": "0x1"
  29  },
  30  {
  31  "EventName": "ls_dispatch.ld_st_dispatch",
  32  "EventCode": "0x29",
  33  "BriefDescription": "Load-op-Stores.",
  34  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed. Load-op-Stores.",
  35  "UMask": "0x4"
  36  },
  37  {
  38  "EventName": "ls_dispatch.store_dispatch",
  39  "EventCode": "0x29",
  40  "BriefDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
  41  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
  42  "UMask": "0x2"
  43  },
  44  {
  45  "EventName": "ls_dispatch.ld_dispatch",
  46  "EventCode": "0x29",
  47  "BriefDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
  48  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
  49  "UMask": "0x1"
  50  },
  51  {
  52  "EventName": "ls_stlf",
  53  "EventCode": "0x35",
  54  "BriefDescription": "Number of STLF hits."
  55  },
  56  {
  57  "EventName": "ls_dc_accesses",
  58  "EventCode": "0x40",
  59  "BriefDescription": "The number of accesses to the data cache for load and store references. This may include certain microcode scratchpad accesses, although these are generally rare. Each increment represents an eight-byte access, although the instruction may only be accessing a portion of that. This event is a speculative event."
  60  },
  61  {
  62  "EventName": "ls_mab_alloc_pipe.tlb_pipe_early",
  63  "EventCode": "0x41",
  64  "BriefDescription": "MAB Allocation by Pipe.",
  65  "PublicDescription": "MAB Allocation by Pipe.",
  66  "UMask": "0x10"
  67  },
  68  {
  69  "EventName": "ls_mab_alloc_pipe.hw_pf",
  70  "EventCode": "0x41",
  71  "BriefDescription": "MAB Allocation by Pipe.",
  72  "PublicDescription": "MAB Allocation by Pipe.",
  73  "UMask": "0x8"
  74  },
  75  {
  76  "EventName": "ls_mab_alloc_pipe.tlb_pipe_late",
  77  "EventCode": "0x41",
  78  "BriefDescription": "MAB Allocation by Pipe.",
  79  "PublicDescription": "MAB Allocation by Pipe.",
  80  "UMask": "0x4"
  81  },
  82  {
  83  "EventName": "ls_mab_alloc_pipe.st_pipe",
  84  "EventCode": "0x41",
  85  "BriefDescription": "MAB Allocation by Pipe.",
  86  "PublicDescription": "MAB Allocation by Pipe.",
  87  "UMask": "0x2"
  88  },
  89  {
  90  "EventName": "ls_mab_alloc_pipe.data_pipe",
  91  "EventCode": "0x41",
  92  "BriefDescription": "MAB Allocation by Pipe.",
  93  "PublicDescription": "MAB Allocation by Pipe.",
  94  "UMask": "0x1"
  95  },
  96  {
  97  "EventName": "ls_l1_d_tlb_miss.tlb_reload1_gl2_miss",
  98  "EventCode": "0x45",
  99  "BriefDescription": "L1 DTLB Miss.",
 100  "PublicDescription": "L1 DTLB Miss.",
 101  "UMask": "0x80"
 102  },
 103  {
 104  "EventName": "ls_l1_d_tlb_miss.tlb_reload2_ml2_miss",
 105  "EventCode": "0x45",
 106  "BriefDescription": "L1 DTLB Miss.",
 107  "PublicDescription": "L1 DTLB Miss.",
 108  "UMask": "0x40"
 109  },
 110  {
 111  "EventName": "ls_l1_d_tlb_miss.tlb_reload32_kl2_miss",
 112  "EventCode": "0x45",
 113  "BriefDescription": "L1 DTLB Miss.",
 114  "PublicDescription": "L1 DTLB Miss.",
 115  "UMask": "0x20"
 116  },
 117  {
 118  "EventName": "ls_l1_d_tlb_miss.tlb_reload4_kl2_miss",
 119  "EventCode": "0x45",
 120  "BriefDescription": "L1 DTLB Miss.",
 121  "PublicDescription": "L1 DTLB Miss.",
 122  "UMask": "0x10"
 123  },
 124  {
 125  "EventName": "ls_l1_d_tlb_miss.tlb_reload1_gl2_hit",
 126  "EventCode": "0x45",
 127  "BriefDescription": "L1 DTLB Miss.",
 128  "PublicDescription": "L1 DTLB Miss.",
 129  "UMask": "0x8"
 130  },
 131  {
 132  "EventName": "ls_l1_d_tlb_miss.tlb_reload2_ml2_hit",
 133  "EventCode": "0x45",
 134  "BriefDescription": "L1 DTLB Miss.",
 135  "PublicDescription": "L1 DTLB Miss.",
 136  "UMask": "0x4"
 137  },
 138  {
 139  "EventName": "ls_l1_d_tlb_miss.tlb_reload32_kl2_hit",
 140  "EventCode": "0x45",
 141  "BriefDescription": "L1 DTLB Miss.",
 142  "PublicDescription": "L1 DTLB Miss.",
 143  "UMask": "0x2"
 144  },
 145  {
 146  "EventName": "ls_l1_d_tlb_miss.tlb_reload4_kl2_hit",
 147  "EventCode": "0x45",
 148  "BriefDescription": "L1 DTLB Miss.",
 149  "PublicDescription": "L1 DTLB Miss.",
 150  "UMask": "0x1"
 151  },
 152  {
 153  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_iside1",
 154  "EventCode": "0x46",
 155  "BriefDescription": "Tablewalker allocation.",
 156  "PublicDescription": "Tablewalker allocation.",
 157  "UMask": "0x8"
 158  },
 159  {
 160  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_iside0",
 161  "EventCode": "0x46",
 162  "BriefDescription": "Tablewalker allocation.",
 163  "PublicDescription": "Tablewalker allocation.",
 164  "UMask": "0x4"
 165  },
 166  {
 167  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_dside1",
 168  "EventCode": "0x46",
 169  "BriefDescription": "Tablewalker allocation.",
 170  "PublicDescription": "Tablewalker allocation.",
 171  "UMask": "0x2"
 172  },
 173  {
 174  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_dside0",
 175  "EventCode": "0x46",
 176  "BriefDescription": "Tablewalker allocation.",
 177  "PublicDescription": "Tablewalker allocation.",
 178  "UMask": "0x1"
 179  },
 180  {
 181  "EventName": "ls_misal_accesses",
 182  "EventCode": "0x47",
 183  "BriefDescription": "Misaligned loads."
 184  },
 185  {
 186  "EventName": "ls_pref_instr_disp.prefetch_nta",
 187  "EventCode": "0x4b",
 188  "BriefDescription": "Software Prefetch Instructions Dispatched.",
 189  "PublicDescription": "Software Prefetch Instructions Dispatched.",
 190  "UMask": "0x4"
 191  },
 192  {
 193  "EventName": "ls_pref_instr_disp.store_prefetch_w",
 194  "EventCode": "0x4b",
 195  "BriefDescription": "Software Prefetch Instructions Dispatched.",
 196  "PublicDescription": "Software Prefetch Instructions Dispatched.",
 197  "UMask": "0x2"
 198  },
 199  {
 200  "EventName": "ls_pref_instr_disp.load_prefetch_w",
 201  "EventCode": "0x4b",
 202  "BriefDescription": "Prefetch, Prefetch_T0_T1_T2.",
 203  "PublicDescription": "Software Prefetch Instructions Dispatched. Prefetch, Prefetch_T0_T1_T2.",
 204  "UMask": "0x1"
 205  },
 206  {
 207  "EventName": "ls_inef_sw_pref.mab_mch_cnt",
 208  "EventCode": "0x52",
 209  "BriefDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 210  "PublicDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 211  "UMask": "0x2"
 212  },
 213  {
 214  "EventName": "ls_inef_sw_pref.data_pipe_sw_pf_dc_hit",
 215  "EventCode": "0x52",
 216  "BriefDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 217  "PublicDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 218  "UMask": "0x1"
 219  },
 220  {
 221  "EventName": "ls_not_halted_cyc",
 222  "EventCode": "0x76",
 223  "BriefDescription": "Cycles not in Halt."
 224  }
 225 ][
 226  {
 227  "EventName": "ls_locks.spec_lock_map_commit",
 228  "EventCode": "0x25",
 229  "BriefDescription": "Unit Masks ORed.",
 230  "PublicDescription": "Unit Masks ORed.",
 231  "UMask": "0x8"
 232  },
 233  {
 234  "EventName": "ls_locks.spec_lock",
 235  "EventCode": "0x25",
 236  "BriefDescription": "Unit Masks ORed.",
 237  "PublicDescription": "Unit Masks ORed.",
 238  "UMask": "0x4"
 239  },
 240  {
 241  "EventName": "ls_locks.non_spec_lock",
 242  "EventCode": "0x25",
 243  "BriefDescription": "Unit Masks ORed.",
 244  "PublicDescription": "Unit Masks ORed.",
 245  "UMask": "0x2"
 246  },
 247  {
 248  "EventName": "ls_locks.bus_lock",
 249  "EventCode": "0x25",
 250  "BriefDescription": "Unit Masks ORed.",
 251  "PublicDescription": "Unit Masks ORed.",
 252  "UMask": "0x1"
 253  },
 254  {
 255  "EventName": "ls_dispatch.ld_st_dispatch",
 256  "EventCode": "0x29",
 257  "BriefDescription": "Load-op-Stores.",
 258  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed. Load-op-Stores.",
 259  "UMask": "0x4"
 260  },
 261  {
 262  "EventName": "ls_dispatch.store_dispatch",
 263  "EventCode": "0x29",
 264  "BriefDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
 265  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
 266  "UMask": "0x2"
 267  },
 268  {
 269  "EventName": "ls_dispatch.ld_dispatch",
 270  "EventCode": "0x29",
 271  "BriefDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
 272  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
 273  "UMask": "0x1"
 274  },
 275  {
 276  "EventName": "ls_stlf",
 277  "EventCode": "0x35",
 278  "BriefDescription": "Number of STLF hits."
 279  },
 280  {
 281  "EventName": "ls_dc_accesses",
 282  "EventCode": "0x40",
 283  "BriefDescription": "The number of accesses to the data cache for load and store references. This may include certain microcode scratchpad accesses, although these are generally rare. Each increment represents an eight-byte access, although the instruction may only be accessing a portion of that. This event is a speculative event."
 284  },
 285  {
 286  "EventName": "ls_mab_alloc_pipe.tlb_pipe_early",
 287  "EventCode": "0x41",
 288  "BriefDescription": "MAB Allocation by Pipe.",
 289  "PublicDescription": "MAB Allocation by Pipe.",
 290  "UMask": "0x10"
 291  },
 292  {
 293  "EventName": "ls_mab_alloc_pipe.hw_pf",
 294  "EventCode": "0x41",
 295  "BriefDescription": "MAB Allocation by Pipe.",
 296  "PublicDescription": "MAB Allocation by Pipe.",
 297  "UMask": "0x8"
 298  },
 299  {
 300  "EventName": "ls_mab_alloc_pipe.tlb_pipe_late",
 301  "EventCode": "0x41",
 302  "BriefDescription": "MAB Allocation by Pipe.",
 303  "PublicDescription": "MAB Allocation by Pipe.",
 304  "UMask": "0x4"
 305  },
 306  {
 307  "EventName": "ls_mab_alloc_pipe.st_pipe",
 308  "EventCode": "0x41",
 309  "BriefDescription": "MAB Allocation by Pipe.",
 310  "PublicDescription": "MAB Allocation by Pipe.",
 311  "UMask": "0x2"
 312  },
 313  {
 314  "EventName": "ls_mab_alloc_pipe.data_pipe",
 315  "EventCode": "0x41",
 316  "BriefDescription": "MAB Allocation by Pipe.",
 317  "PublicDescription": "MAB Allocation by Pipe.",
 318  "UMask": "0x1"
 319  },
 320  {
 321  "EventName": "ls_l1_d_tlb_miss.tlb_reload1_gl2_miss",
 322  "EventCode": "0x45",
 323  "BriefDescription": "L1 DTLB Miss.",
 324  "PublicDescription": "L1 DTLB Miss.",
 325  "UMask": "0x80"
 326  },
 327  {
 328  "EventName": "ls_l1_d_tlb_miss.tlb_reload2_ml2_miss",
 329  "EventCode": "0x45",
 330  "BriefDescription": "L1 DTLB Miss.",
 331  "PublicDescription": "L1 DTLB Miss.",
 332  "UMask": "0x40"
 333  },
 334  {
 335  "EventName": "ls_l1_d_tlb_miss.tlb_reload32_kl2_miss",
 336  "EventCode": "0x45",
 337  "BriefDescription": "L1 DTLB Miss.",
 338  "PublicDescription": "L1 DTLB Miss.",
 339  "UMask": "0x20"
 340  },
 341  {
 342  "EventName": "ls_l1_d_tlb_miss.tlb_reload4_kl2_miss",
 343  "EventCode": "0x45",
 344  "BriefDescription": "L1 DTLB Miss.",
 345  "PublicDescription": "L1 DTLB Miss.",
 346  "UMask": "0x10"
 347  },
 348  {
 349  "EventName": "ls_l1_d_tlb_miss.tlb_reload1_gl2_hit",
 350  "EventCode": "0x45",
 351  "BriefDescription": "L1 DTLB Miss.",
 352  "PublicDescription": "L1 DTLB Miss.",
 353  "UMask": "0x8"
 354  },
 355  {
 356  "EventName": "ls_l1_d_tlb_miss.tlb_reload2_ml2_hit",
 357  "EventCode": "0x45",
 358  "BriefDescription": "L1 DTLB Miss.",
 359  "PublicDescription": "L1 DTLB Miss.",
 360  "UMask": "0x4"
 361  },
 362  {
 363  "EventName": "ls_l1_d_tlb_miss.tlb_reload32_kl2_hit",
 364  "EventCode": "0x45",
 365  "BriefDescription": "L1 DTLB Miss.",
 366  "PublicDescription": "L1 DTLB Miss.",
 367  "UMask": "0x2"
 368  },
 369  {
 370  "EventName": "ls_l1_d_tlb_miss.tlb_reload4_kl2_hit",
 371  "EventCode": "0x45",
 372  "BriefDescription": "L1 DTLB Miss.",
 373  "PublicDescription": "L1 DTLB Miss.",
 374  "UMask": "0x1"
 375  },
 376  {
 377  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_iside1",
 378  "EventCode": "0x46",
 379  "BriefDescription": "Tablewalker allocation.",
 380  "PublicDescription": "Tablewalker allocation.",
 381  "UMask": "0x8"
 382  },
 383  {
 384  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_iside0",
 385  "EventCode": "0x46",
 386  "BriefDescription": "Tablewalker allocation.",
 387  "PublicDescription": "Tablewalker allocation.",
 388  "UMask": "0x4"
 389  },
 390  {
 391  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_dside1",
 392  "EventCode": "0x46",
 393  "BriefDescription": "Tablewalker allocation.",
 394  "PublicDescription": "Tablewalker allocation.",
 395  "UMask": "0x2"
 396  },
 397  {
 398  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_dside0",
 399  "EventCode": "0x46",
 400  "BriefDescription": "Tablewalker allocation.",
 401  "PublicDescription": "Tablewalker allocation.",
 402  "UMask": "0x1"
 403  },
 404  {
 405  "EventName": "ls_misal_accesses",
 406  "EventCode": "0x47",
 407  "BriefDescription": "Misaligned loads."
 408  },
 409  {
 410  "EventName": "ls_pref_instr_disp.prefetch_nta",
 411  "EventCode": "0x4b",
 412  "BriefDescription": "Software Prefetch Instructions Dispatched.",
 413  "PublicDescription": "Software Prefetch Instructions Dispatched.",
 414  "UMask": "0x4"
 415  },
 416  {
 417  "EventName": "ls_pref_instr_disp.store_prefetch_w",
 418  "EventCode": "0x4b",
 419  "BriefDescription": "Software Prefetch Instructions Dispatched.",
 420  "PublicDescription": "Software Prefetch Instructions Dispatched.",
 421  "UMask": "0x2"
 422  },
 423  {
 424  "EventName": "ls_pref_instr_disp.load_prefetch_w",
 425  "EventCode": "0x4b",
 426  "BriefDescription": "Prefetch, Prefetch_T0_T1_T2.",
 427  "PublicDescription": "Software Prefetch Instructions Dispatched. Prefetch, Prefetch_T0_T1_T2.",
 428  "UMask": "0x1"
 429  },
 430  {
 431  "EventName": "ls_inef_sw_pref.mab_mch_cnt",
 432  "EventCode": "0x52",
 433  "BriefDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 434  "PublicDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 435  "UMask": "0x2"
 436  },
 437  {
 438  "EventName": "ls_inef_sw_pref.data_pipe_sw_pf_dc_hit",
 439  "EventCode": "0x52",
 440  "BriefDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 441  "PublicDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 442  "UMask": "0x1"
 443  },
 444  {
 445  "EventName": "ls_not_halted_cyc",
 446  "EventCode": "0x76",
 447  "BriefDescription": "Cycles not in Halt."
 448  }
 449 ][
 450  {
 451  "EventName": "ls_locks.spec_lock_map_commit",
 452  "EventCode": "0x25",
 453  "BriefDescription": "Unit Masks ORed.",
 454  "PublicDescription": "Unit Masks ORed.",
 455  "UMask": "0x8"
 456  },
 457  {
 458  "EventName": "ls_locks.spec_lock",
 459  "EventCode": "0x25",
 460  "BriefDescription": "Unit Masks ORed.",
 461  "PublicDescription": "Unit Masks ORed.",
 462  "UMask": "0x4"
 463  },
 464  {
 465  "EventName": "ls_locks.non_spec_lock",
 466  "EventCode": "0x25",
 467  "BriefDescription": "Unit Masks ORed.",
 468  "PublicDescription": "Unit Masks ORed.",
 469  "UMask": "0x2"
 470  },
 471  {
 472  "EventName": "ls_locks.bus_lock",
 473  "EventCode": "0x25",
 474  "BriefDescription": "Unit Masks ORed.",
 475  "PublicDescription": "Unit Masks ORed.",
 476  "UMask": "0x1"
 477  },
 478  {
 479  "EventName": "ls_dispatch.ld_st_dispatch",
 480  "EventCode": "0x29",
 481  "BriefDescription": "Load-op-Stores.",
 482  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed. Load-op-Stores.",
 483  "UMask": "0x4"
 484  },
 485  {
 486  "EventName": "ls_dispatch.store_dispatch",
 487  "EventCode": "0x29",
 488  "BriefDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
 489  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
 490  "UMask": "0x2"
 491  },
 492  {
 493  "EventName": "ls_dispatch.ld_dispatch",
 494  "EventCode": "0x29",
 495  "BriefDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
 496  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
 497  "UMask": "0x1"
 498  },
 499  {
 500  "EventName": "ls_stlf",
 501  "EventCode": "0x35",
 502  "BriefDescription": "Number of STLF hits."
 503  },
 504  {
 505  "EventName": "ls_dc_accesses",
 506  "EventCode": "0x40",
 507  "BriefDescription": "The number of accesses to the data cache for load and store references. This may include certain microcode scratchpad accesses, although these are generally rare. Each increment represents an eight-byte access, although the instruction may only be accessing a portion of that. This event is a speculative event."
 508  },
 509  {
 510  "EventName": "ls_mab_alloc_pipe.tlb_pipe_early",
 511  "EventCode": "0x41",
 512  "BriefDescription": "MAB Allocation by Pipe.",
 513  "PublicDescription": "MAB Allocation by Pipe.",
 514  "UMask": "0x10"
 515  },
 516  {
 517  "EventName": "ls_mab_alloc_pipe.hw_pf",
 518  "EventCode": "0x41",
 519  "BriefDescription": "MAB Allocation by Pipe.",
 520  "PublicDescription": "MAB Allocation by Pipe.",
 521  "UMask": "0x8"
 522  },
 523  {
 524  "EventName": "ls_mab_alloc_pipe.tlb_pipe_late",
 525  "EventCode": "0x41",
 526  "BriefDescription": "MAB Allocation by Pipe.",
 527  "PublicDescription": "MAB Allocation by Pipe.",
 528  "UMask": "0x4"
 529  },
 530  {
 531  "EventName": "ls_mab_alloc_pipe.st_pipe",
 532  "EventCode": "0x41",
 533  "BriefDescription": "MAB Allocation by Pipe.",
 534  "PublicDescription": "MAB Allocation by Pipe.",
 535  "UMask": "0x2"
 536  },
 537  {
 538  "EventName": "ls_mab_alloc_pipe.data_pipe",
 539  "EventCode": "0x41",
 540  "BriefDescription": "MAB Allocation by Pipe.",
 541  "PublicDescription": "MAB Allocation by Pipe.",
 542  "UMask": "0x1"
 543  },
 544  {
 545  "EventName": "ls_l1_d_tlb_miss.tlb_reload1_gl2_miss",
 546  "EventCode": "0x45",
 547  "BriefDescription": "L1 DTLB Miss.",
 548  "PublicDescription": "L1 DTLB Miss.",
 549  "UMask": "0x80"
 550  },
 551  {
 552  "EventName": "ls_l1_d_tlb_miss.tlb_reload2_ml2_miss",
 553  "EventCode": "0x45",
 554  "BriefDescription": "L1 DTLB Miss.",
 555  "PublicDescription": "L1 DTLB Miss.",
 556  "UMask": "0x40"
 557  },
 558  {
 559  "EventName": "ls_l1_d_tlb_miss.tlb_reload32_kl2_miss",
 560  "EventCode": "0x45",
 561  "BriefDescription": "L1 DTLB Miss.",
 562  "PublicDescription": "L1 DTLB Miss.",
 563  "UMask": "0x20"
 564  },
 565  {
 566  "EventName": "ls_l1_d_tlb_miss.tlb_reload4_kl2_miss",
 567  "EventCode": "0x45",
 568  "BriefDescription": "L1 DTLB Miss.",
 569  "PublicDescription": "L1 DTLB Miss.",
 570  "UMask": "0x10"
 571  },
 572  {
 573  "EventName": "ls_l1_d_tlb_miss.tlb_reload1_gl2_hit",
 574  "EventCode": "0x45",
 575  "BriefDescription": "L1 DTLB Miss.",
 576  "PublicDescription": "L1 DTLB Miss.",
 577  "UMask": "0x8"
 578  },
 579  {
 580  "EventName": "ls_l1_d_tlb_miss.tlb_reload2_ml2_hit",
 581  "EventCode": "0x45",
 582  "BriefDescription": "L1 DTLB Miss.",
 583  "PublicDescription": "L1 DTLB Miss.",
 584  "UMask": "0x4"
 585  },
 586  {
 587  "EventName": "ls_l1_d_tlb_miss.tlb_reload32_kl2_hit",
 588  "EventCode": "0x45",
 589  "BriefDescription": "L1 DTLB Miss.",
 590  "PublicDescription": "L1 DTLB Miss.",
 591  "UMask": "0x2"
 592  },
 593  {
 594  "EventName": "ls_l1_d_tlb_miss.tlb_reload4_kl2_hit",
 595  "EventCode": "0x45",
 596  "BriefDescription": "L1 DTLB Miss.",
 597  "PublicDescription": "L1 DTLB Miss.",
 598  "UMask": "0x1"
 599  },
 600  {
 601  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_iside1",
 602  "EventCode": "0x46",
 603  "BriefDescription": "Tablewalker allocation.",
 604  "PublicDescription": "Tablewalker allocation.",
 605  "UMask": "0x8"
 606  },
 607  {
 608  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_iside0",
 609  "EventCode": "0x46",
 610  "BriefDescription": "Tablewalker allocation.",
 611  "PublicDescription": "Tablewalker allocation.",
 612  "UMask": "0x4"
 613  },
 614  {
 615  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_dside1",
 616  "EventCode": "0x46",
 617  "BriefDescription": "Tablewalker allocation.",
 618  "PublicDescription": "Tablewalker allocation.",
 619  "UMask": "0x2"
 620  },
 621  {
 622  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_dside0",
 623  "EventCode": "0x46",
 624  "BriefDescription": "Tablewalker allocation.",
 625  "PublicDescription": "Tablewalker allocation.",
 626  "UMask": "0x1"
 627  },
 628  {
 629  "EventName": "ls_misal_accesses",
 630  "EventCode": "0x47",
 631  "BriefDescription": "Misaligned loads."
 632  },
 633  {
 634  "EventName": "ls_pref_instr_disp.prefetch_nta",
 635  "EventCode": "0x4b",
 636  "BriefDescription": "Software Prefetch Instructions Dispatched.",
 637  "PublicDescription": "Software Prefetch Instructions Dispatched.",
 638  "UMask": "0x4"
 639  },
 640  {
 641  "EventName": "ls_pref_instr_disp.store_prefetch_w",
 642  "EventCode": "0x4b",
 643  "BriefDescription": "Software Prefetch Instructions Dispatched.",
 644  "PublicDescription": "Software Prefetch Instructions Dispatched.",
 645  "UMask": "0x2"
 646  },
 647  {
 648  "EventName": "ls_pref_instr_disp.load_prefetch_w",
 649  "EventCode": "0x4b",
 650  "BriefDescription": "Prefetch, Prefetch_T0_T1_T2.",
 651  "PublicDescription": "Software Prefetch Instructions Dispatched. Prefetch, Prefetch_T0_T1_T2.",
 652  "UMask": "0x1"
 653  },
 654  {
 655  "EventName": "ls_inef_sw_pref.mab_mch_cnt",
 656  "EventCode": "0x52",
 657  "BriefDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 658  "PublicDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 659  "UMask": "0x2"
 660  },
 661  {
 662  "EventName": "ls_inef_sw_pref.data_pipe_sw_pf_dc_hit",
 663  "EventCode": "0x52",
 664  "BriefDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 665  "PublicDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 666  "UMask": "0x1"
 667  },
 668  {
 669  "EventName": "ls_not_halted_cyc",
 670  "EventCode": "0x76",
 671  "BriefDescription": "Cycles not in Halt."
 672  }
 673 ][
 674  {
 675  "EventName": "ls_locks.spec_lock_map_commit",
 676  "EventCode": "0x25",
 677  "BriefDescription": "Unit Masks ORed.",
 678  "PublicDescription": "Unit Masks ORed.",
 679  "UMask": "0x8"
 680  },
 681  {
 682  "EventName": "ls_locks.spec_lock",
 683  "EventCode": "0x25",
 684  "BriefDescription": "Unit Masks ORed.",
 685  "PublicDescription": "Unit Masks ORed.",
 686  "UMask": "0x4"
 687  },
 688  {
 689  "EventName": "ls_locks.non_spec_lock",
 690  "EventCode": "0x25",
 691  "BriefDescription": "Unit Masks ORed.",
 692  "PublicDescription": "Unit Masks ORed.",
 693  "UMask": "0x2"
 694  },
 695  {
 696  "EventName": "ls_locks.bus_lock",
 697  "EventCode": "0x25",
 698  "BriefDescription": "Unit Masks ORed.",
 699  "PublicDescription": "Unit Masks ORed.",
 700  "UMask": "0x1"
 701  },
 702  {
 703  "EventName": "ls_dispatch.ld_st_dispatch",
 704  "EventCode": "0x29",
 705  "BriefDescription": "Load-op-Stores.",
 706  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed. Load-op-Stores.",
 707  "UMask": "0x4"
 708  },
 709  {
 710  "EventName": "ls_dispatch.store_dispatch",
 711  "EventCode": "0x29",
 712  "BriefDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
 713  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
 714  "UMask": "0x2"
 715  },
 716  {
 717  "EventName": "ls_dispatch.ld_dispatch",
 718  "EventCode": "0x29",
 719  "BriefDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
 720  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
 721  "UMask": "0x1"
 722  },
 723  {
 724  "EventName": "ls_stlf",
 725  "EventCode": "0x35",
 726  "BriefDescription": "Number of STLF hits."
 727  },
 728  {
 729  "EventName": "ls_dc_accesses",
 730  "EventCode": "0x40",
 731  "BriefDescription": "The number of accesses to the data cache for load and store references. This may include certain microcode scratchpad accesses, although these are generally rare. Each increment represents an eight-byte access, although the instruction may only be accessing a portion of that. This event is a speculative event."
 732  },
 733  {
 734  "EventName": "ls_mab_alloc_pipe.tlb_pipe_early",
 735  "EventCode": "0x41",
 736  "BriefDescription": "MAB Allocation by Pipe.",
 737  "PublicDescription": "MAB Allocation by Pipe.",
 738  "UMask": "0x10"
 739  },
 740  {
 741  "EventName": "ls_mab_alloc_pipe.hw_pf",
 742  "EventCode": "0x41",
 743  "BriefDescription": "MAB Allocation by Pipe.",
 744  "PublicDescription": "MAB Allocation by Pipe.",
 745  "UMask": "0x8"
 746  },
 747  {
 748  "EventName": "ls_mab_alloc_pipe.tlb_pipe_late",
 749  "EventCode": "0x41",
 750  "BriefDescription": "MAB Allocation by Pipe.",
 751  "PublicDescription": "MAB Allocation by Pipe.",
 752  "UMask": "0x4"
 753  },
 754  {
 755  "EventName": "ls_mab_alloc_pipe.st_pipe",
 756  "EventCode": "0x41",
 757  "BriefDescription": "MAB Allocation by Pipe.",
 758  "PublicDescription": "MAB Allocation by Pipe.",
 759  "UMask": "0x2"
 760  },
 761  {
 762  "EventName": "ls_mab_alloc_pipe.data_pipe",
 763  "EventCode": "0x41",
 764  "BriefDescription": "MAB Allocation by Pipe.",
 765  "PublicDescription": "MAB Allocation by Pipe.",
 766  "UMask": "0x1"
 767  },
 768  {
 769  "EventName": "ls_l1_d_tlb_miss.tlb_reload1_gl2_miss",
 770  "EventCode": "0x45",
 771  "BriefDescription": "L1 DTLB Miss.",
 772  "PublicDescription": "L1 DTLB Miss.",
 773  "UMask": "0x80"
 774  },
 775  {
 776  "EventName": "ls_l1_d_tlb_miss.tlb_reload2_ml2_miss",
 777  "EventCode": "0x45",
 778  "BriefDescription": "L1 DTLB Miss.",
 779  "PublicDescription": "L1 DTLB Miss.",
 780  "UMask": "0x40"
 781  },
 782  {
 783  "EventName": "ls_l1_d_tlb_miss.tlb_reload32_kl2_miss",
 784  "EventCode": "0x45",
 785  "BriefDescription": "L1 DTLB Miss.",
 786  "PublicDescription": "L1 DTLB Miss.",
 787  "UMask": "0x20"
 788  },
 789  {
 790  "EventName": "ls_l1_d_tlb_miss.tlb_reload4_kl2_miss",
 791  "EventCode": "0x45",
 792  "BriefDescription": "L1 DTLB Miss.",
 793  "PublicDescription": "L1 DTLB Miss.",
 794  "UMask": "0x10"
 795  },
 796  {
 797  "EventName": "ls_l1_d_tlb_miss.tlb_reload1_gl2_hit",
 798  "EventCode": "0x45",
 799  "BriefDescription": "L1 DTLB Miss.",
 800  "PublicDescription": "L1 DTLB Miss.",
 801  "UMask": "0x8"
 802  },
 803  {
 804  "EventName": "ls_l1_d_tlb_miss.tlb_reload2_ml2_hit",
 805  "EventCode": "0x45",
 806  "BriefDescription": "L1 DTLB Miss.",
 807  "PublicDescription": "L1 DTLB Miss.",
 808  "UMask": "0x4"
 809  },
 810  {
 811  "EventName": "ls_l1_d_tlb_miss.tlb_reload32_kl2_hit",
 812  "EventCode": "0x45",
 813  "BriefDescription": "L1 DTLB Miss.",
 814  "PublicDescription": "L1 DTLB Miss.",
 815  "UMask": "0x2"
 816  },
 817  {
 818  "EventName": "ls_l1_d_tlb_miss.tlb_reload4_kl2_hit",
 819  "EventCode": "0x45",
 820  "BriefDescription": "L1 DTLB Miss.",
 821  "PublicDescription": "L1 DTLB Miss.",
 822  "UMask": "0x1"
 823  },
 824  {
 825  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_iside1",
 826  "EventCode": "0x46",
 827  "BriefDescription": "Tablewalker allocation.",
 828  "PublicDescription": "Tablewalker allocation.",
 829  "UMask": "0x8"
 830  },
 831  {
 832  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_iside0",
 833  "EventCode": "0x46",
 834  "BriefDescription": "Tablewalker allocation.",
 835  "PublicDescription": "Tablewalker allocation.",
 836  "UMask": "0x4"
 837  },
 838  {
 839  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_dside1",
 840  "EventCode": "0x46",
 841  "BriefDescription": "Tablewalker allocation.",
 842  "PublicDescription": "Tablewalker allocation.",
 843  "UMask": "0x2"
 844  },
 845  {
 846  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_dside0",
 847  "EventCode": "0x46",
 848  "BriefDescription": "Tablewalker allocation.",
 849  "PublicDescription": "Tablewalker allocation.",
 850  "UMask": "0x1"
 851  },
 852  {
 853  "EventName": "ls_misal_accesses",
 854  "EventCode": "0x47",
 855  "BriefDescription": "Misaligned loads."
 856  },
 857  {
 858  "EventName": "ls_pref_instr_disp.prefetch_nta",
 859  "EventCode": "0x4b",
 860  "BriefDescription": "Software Prefetch Instructions Dispatched.",
 861  "PublicDescription": "Software Prefetch Instructions Dispatched.",
 862  "UMask": "0x4"
 863  },
 864  {
 865  "EventName": "ls_pref_instr_disp.store_prefetch_w",
 866  "EventCode": "0x4b",
 867  "BriefDescription": "Software Prefetch Instructions Dispatched.",
 868  "PublicDescription": "Software Prefetch Instructions Dispatched.",
 869  "UMask": "0x2"
 870  },
 871  {
 872  "EventName": "ls_pref_instr_disp.load_prefetch_w",
 873  "EventCode": "0x4b",
 874  "BriefDescription": "Prefetch, Prefetch_T0_T1_T2.",
 875  "PublicDescription": "Software Prefetch Instructions Dispatched. Prefetch, Prefetch_T0_T1_T2.",
 876  "UMask": "0x1"
 877  },
 878  {
 879  "EventName": "ls_inef_sw_pref.mab_mch_cnt",
 880  "EventCode": "0x52",
 881  "BriefDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 882  "PublicDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 883  "UMask": "0x2"
 884  },
 885  {
 886  "EventName": "ls_inef_sw_pref.data_pipe_sw_pf_dc_hit",
 887  "EventCode": "0x52",
 888  "BriefDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 889  "PublicDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
 890  "UMask": "0x1"
 891  },
 892  {
 893  "EventName": "ls_not_halted_cyc",
 894  "EventCode": "0x76",
 895  "BriefDescription": "Cycles not in Halt."
 896  }
 897 ][
 898  {
 899  "EventName": "ls_locks.spec_lock_map_commit",
 900  "EventCode": "0x25",
 901  "BriefDescription": "Unit Masks ORed.",
 902  "PublicDescription": "Unit Masks ORed.",
 903  "UMask": "0x8"
 904  },
 905  {
 906  "EventName": "ls_locks.spec_lock",
 907  "EventCode": "0x25",
 908  "BriefDescription": "Unit Masks ORed.",
 909  "PublicDescription": "Unit Masks ORed.",
 910  "UMask": "0x4"
 911  },
 912  {
 913  "EventName": "ls_locks.non_spec_lock",
 914  "EventCode": "0x25",
 915  "BriefDescription": "Unit Masks ORed.",
 916  "PublicDescription": "Unit Masks ORed.",
 917  "UMask": "0x2"
 918  },
 919  {
 920  "EventName": "ls_locks.bus_lock",
 921  "EventCode": "0x25",
 922  "BriefDescription": "Unit Masks ORed.",
 923  "PublicDescription": "Unit Masks ORed.",
 924  "UMask": "0x1"
 925  },
 926  {
 927  "EventName": "ls_dispatch.ld_st_dispatch",
 928  "EventCode": "0x29",
 929  "BriefDescription": "Load-op-Stores.",
 930  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed. Load-op-Stores.",
 931  "UMask": "0x4"
 932  },
 933  {
 934  "EventName": "ls_dispatch.store_dispatch",
 935  "EventCode": "0x29",
 936  "BriefDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
 937  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
 938  "UMask": "0x2"
 939  },
 940  {
 941  "EventName": "ls_dispatch.ld_dispatch",
 942  "EventCode": "0x29",
 943  "BriefDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
 944  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
 945  "UMask": "0x1"
 946  },
 947  {
 948  "EventName": "ls_stlf",
 949  "EventCode": "0x35",
 950  "BriefDescription": "Number of STLF hits."
 951  },
 952  {
 953  "EventName": "ls_dc_accesses",
 954  "EventCode": "0x40",
 955  "BriefDescription": "The number of accesses to the data cache for load and store references. This may include certain microcode scratchpad accesses, although these are generally rare. Each increment represents an eight-byte access, although the instruction may only be accessing a portion of that. This event is a speculative event."
 956  },
 957  {
 958  "EventName": "ls_mab_alloc_pipe.tlb_pipe_early",
 959  "EventCode": "0x41",
 960  "BriefDescription": "MAB Allocation by Pipe.",
 961  "PublicDescription": "MAB Allocation by Pipe.",
 962  "UMask": "0x10"
 963  },
 964  {
 965  "EventName": "ls_mab_alloc_pipe.hw_pf",
 966  "EventCode": "0x41",
 967  "BriefDescription": "MAB Allocation by Pipe.",
 968  "PublicDescription": "MAB Allocation by Pipe.",
 969  "UMask": "0x8"
 970  },
 971  {
 972  "EventName": "ls_mab_alloc_pipe.tlb_pipe_late",
 973  "EventCode": "0x41",
 974  "BriefDescription": "MAB Allocation by Pipe.",
 975  "PublicDescription": "MAB Allocation by Pipe.",
 976  "UMask": "0x4"
 977  },
 978  {
 979  "EventName": "ls_mab_alloc_pipe.st_pipe",
 980  "EventCode": "0x41",
 981  "BriefDescription": "MAB Allocation by Pipe.",
 982  "PublicDescription": "MAB Allocation by Pipe.",
 983  "UMask": "0x2"
 984  },
 985  {
 986  "EventName": "ls_mab_alloc_pipe.data_pipe",
 987  "EventCode": "0x41",
 988  "BriefDescription": "MAB Allocation by Pipe.",
 989  "PublicDescription": "MAB Allocation by Pipe.",
 990  "UMask": "0x1"
 991  },
 992  {
 993  "EventName": "ls_l1_d_tlb_miss.tlb_reload1_gl2_miss",
 994  "EventCode": "0x45",
 995  "BriefDescription": "L1 DTLB Miss.",
 996  "PublicDescription": "L1 DTLB Miss.",
 997  "UMask": "0x80"
 998  },
 999  {
1000  "EventName": "ls_l1_d_tlb_miss.tlb_reload2_ml2_miss",
1001  "EventCode": "0x45",
1002  "BriefDescription": "L1 DTLB Miss.",
1003  "PublicDescription": "L1 DTLB Miss.",
1004  "UMask": "0x40"
1005  },
1006  {
1007  "EventName": "ls_l1_d_tlb_miss.tlb_reload32_kl2_miss",
1008  "EventCode": "0x45",
1009  "BriefDescription": "L1 DTLB Miss.",
1010  "PublicDescription": "L1 DTLB Miss.",
1011  "UMask": "0x20"
1012  },
1013  {
1014  "EventName": "ls_l1_d_tlb_miss.tlb_reload4_kl2_miss",
1015  "EventCode": "0x45",
1016  "BriefDescription": "L1 DTLB Miss.",
1017  "PublicDescription": "L1 DTLB Miss.",
1018  "UMask": "0x10"
1019  },
1020  {
1021  "EventName": "ls_l1_d_tlb_miss.tlb_reload1_gl2_hit",
1022  "EventCode": "0x45",
1023  "BriefDescription": "L1 DTLB Miss.",
1024  "PublicDescription": "L1 DTLB Miss.",
1025  "UMask": "0x8"
1026  },
1027  {
1028  "EventName": "ls_l1_d_tlb_miss.tlb_reload2_ml2_hit",
1029  "EventCode": "0x45",
1030  "BriefDescription": "L1 DTLB Miss.",
1031  "PublicDescription": "L1 DTLB Miss.",
1032  "UMask": "0x4"
1033  },
1034  {
1035  "EventName": "ls_l1_d_tlb_miss.tlb_reload32_kl2_hit",
1036  "EventCode": "0x45",
1037  "BriefDescription": "L1 DTLB Miss.",
1038  "PublicDescription": "L1 DTLB Miss.",
1039  "UMask": "0x2"
1040  },
1041  {
1042  "EventName": "ls_l1_d_tlb_miss.tlb_reload4_kl2_hit",
1043  "EventCode": "0x45",
1044  "BriefDescription": "L1 DTLB Miss.",
1045  "PublicDescription": "L1 DTLB Miss.",
1046  "UMask": "0x1"
1047  },
1048  {
1049  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_iside1",
1050  "EventCode": "0x46",
1051  "BriefDescription": "Tablewalker allocation.",
1052  "PublicDescription": "Tablewalker allocation.",
1053  "UMask": "0x8"
1054  },
1055  {
1056  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_iside0",
1057  "EventCode": "0x46",
1058  "BriefDescription": "Tablewalker allocation.",
1059  "PublicDescription": "Tablewalker allocation.",
1060  "UMask": "0x4"
1061  },
1062  {
1063  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_dside1",
1064  "EventCode": "0x46",
1065  "BriefDescription": "Tablewalker allocation.",
1066  "PublicDescription": "Tablewalker allocation.",
1067  "UMask": "0x2"
1068  },
1069  {
1070  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_dside0",
1071  "EventCode": "0x46",
1072  "BriefDescription": "Tablewalker allocation.",
1073  "PublicDescription": "Tablewalker allocation.",
1074  "UMask": "0x1"
1075  },
1076  {
1077  "EventName": "ls_misal_accesses",
1078  "EventCode": "0x47",
1079  "BriefDescription": "Misaligned loads."
1080  },
1081  {
1082  "EventName": "ls_pref_instr_disp.prefetch_nta",
1083  "EventCode": "0x4b",
1084  "BriefDescription": "Software Prefetch Instructions Dispatched.",
1085  "PublicDescription": "Software Prefetch Instructions Dispatched.",
1086  "UMask": "0x4"
1087  },
1088  {
1089  "EventName": "ls_pref_instr_disp.store_prefetch_w",
1090  "EventCode": "0x4b",
1091  "BriefDescription": "Software Prefetch Instructions Dispatched.",
1092  "PublicDescription": "Software Prefetch Instructions Dispatched.",
1093  "UMask": "0x2"
1094  },
1095  {
1096  "EventName": "ls_pref_instr_disp.load_prefetch_w",
1097  "EventCode": "0x4b",
1098  "BriefDescription": "Prefetch, Prefetch_T0_T1_T2.",
1099  "PublicDescription": "Software Prefetch Instructions Dispatched. Prefetch, Prefetch_T0_T1_T2.",
1100  "UMask": "0x1"
1101  },
1102  {
1103  "EventName": "ls_inef_sw_pref.mab_mch_cnt",
1104  "EventCode": "0x52",
1105  "BriefDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
1106  "PublicDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
1107  "UMask": "0x2"
1108  },
1109  {
1110  "EventName": "ls_inef_sw_pref.data_pipe_sw_pf_dc_hit",
1111  "EventCode": "0x52",
1112  "BriefDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
1113  "PublicDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
1114  "UMask": "0x1"
1115  },
1116  {
1117  "EventName": "ls_not_halted_cyc",
1118  "EventCode": "0x76",
1119  "BriefDescription": "Cycles not in Halt."
1120  }
1121 ][
1122  {
1123  "EventName": "ls_locks.spec_lock_map_commit",
1124  "EventCode": "0x25",
1125  "BriefDescription": "Unit Masks ORed.",
1126  "PublicDescription": "Unit Masks ORed.",
1127  "UMask": "0x8"
1128  },
1129  {
1130  "EventName": "ls_locks.spec_lock",
1131  "EventCode": "0x25",
1132  "BriefDescription": "Unit Masks ORed.",
1133  "PublicDescription": "Unit Masks ORed.",
1134  "UMask": "0x4"
1135  },
1136  {
1137  "EventName": "ls_locks.non_spec_lock",
1138  "EventCode": "0x25",
1139  "BriefDescription": "Unit Masks ORed.",
1140  "PublicDescription": "Unit Masks ORed.",
1141  "UMask": "0x2"
1142  },
1143  {
1144  "EventName": "ls_locks.bus_lock",
1145  "EventCode": "0x25",
1146  "BriefDescription": "Unit Masks ORed.",
1147  "PublicDescription": "Unit Masks ORed.",
1148  "UMask": "0x1"
1149  },
1150  {
1151  "EventName": "ls_dispatch.ld_st_dispatch",
1152  "EventCode": "0x29",
1153  "BriefDescription": "Load-op-Stores.",
1154  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed. Load-op-Stores.",
1155  "UMask": "0x4"
1156  },
1157  {
1158  "EventName": "ls_dispatch.store_dispatch",
1159  "EventCode": "0x29",
1160  "BriefDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
1161  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
1162  "UMask": "0x2"
1163  },
1164  {
1165  "EventName": "ls_dispatch.ld_dispatch",
1166  "EventCode": "0x29",
1167  "BriefDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
1168  "PublicDescription": "Counts the number of operations dispatched to the LS unit. Unit Masks ADDed.",
1169  "UMask": "0x1"
1170  },
1171  {
1172  "EventName": "ls_stlf",
1173  "EventCode": "0x35",
1174  "BriefDescription": "Number of STLF hits."
1175  },
1176  {
1177  "EventName": "ls_dc_accesses",
1178  "EventCode": "0x40",
1179  "BriefDescription": "The number of accesses to the data cache for load and store references. This may include certain microcode scratchpad accesses, although these are generally rare. Each increment represents an eight-byte access, although the instruction may only be accessing a portion of that. This event is a speculative event."
1180  },
1181  {
1182  "EventName": "ls_mab_alloc_pipe.tlb_pipe_early",
1183  "EventCode": "0x41",
1184  "BriefDescription": "MAB Allocation by Pipe.",
1185  "PublicDescription": "MAB Allocation by Pipe.",
1186  "UMask": "0x10"
1187  },
1188  {
1189  "EventName": "ls_mab_alloc_pipe.hw_pf",
1190  "EventCode": "0x41",
1191  "BriefDescription": "MAB Allocation by Pipe.",
1192  "PublicDescription": "MAB Allocation by Pipe.",
1193  "UMask": "0x8"
1194  },
1195  {
1196  "EventName": "ls_mab_alloc_pipe.tlb_pipe_late",
1197  "EventCode": "0x41",
1198  "BriefDescription": "MAB Allocation by Pipe.",
1199  "PublicDescription": "MAB Allocation by Pipe.",
1200  "UMask": "0x4"
1201  },
1202  {
1203  "EventName": "ls_mab_alloc_pipe.st_pipe",
1204  "EventCode": "0x41",
1205  "BriefDescription": "MAB Allocation by Pipe.",
1206  "PublicDescription": "MAB Allocation by Pipe.",
1207  "UMask": "0x2"
1208  },
1209  {
1210  "EventName": "ls_mab_alloc_pipe.data_pipe",
1211  "EventCode": "0x41",
1212  "BriefDescription": "MAB Allocation by Pipe.",
1213  "PublicDescription": "MAB Allocation by Pipe.",
1214  "UMask": "0x1"
1215  },
1216  {
1217  "EventName": "ls_l1_d_tlb_miss.tlb_reload1_gl2_miss",
1218  "EventCode": "0x45",
1219  "BriefDescription": "L1 DTLB Miss.",
1220  "PublicDescription": "L1 DTLB Miss.",
1221  "UMask": "0x80"
1222  },
1223  {
1224  "EventName": "ls_l1_d_tlb_miss.tlb_reload2_ml2_miss",
1225  "EventCode": "0x45",
1226  "BriefDescription": "L1 DTLB Miss.",
1227  "PublicDescription": "L1 DTLB Miss.",
1228  "UMask": "0x40"
1229  },
1230  {
1231  "EventName": "ls_l1_d_tlb_miss.tlb_reload32_kl2_miss",
1232  "EventCode": "0x45",
1233  "BriefDescription": "L1 DTLB Miss.",
1234  "PublicDescription": "L1 DTLB Miss.",
1235  "UMask": "0x20"
1236  },
1237  {
1238  "EventName": "ls_l1_d_tlb_miss.tlb_reload4_kl2_miss",
1239  "EventCode": "0x45",
1240  "BriefDescription": "L1 DTLB Miss.",
1241  "PublicDescription": "L1 DTLB Miss.",
1242  "UMask": "0x10"
1243  },
1244  {
1245  "EventName": "ls_l1_d_tlb_miss.tlb_reload1_gl2_hit",
1246  "EventCode": "0x45",
1247  "BriefDescription": "L1 DTLB Miss.",
1248  "PublicDescription": "L1 DTLB Miss.",
1249  "UMask": "0x8"
1250  },
1251  {
1252  "EventName": "ls_l1_d_tlb_miss.tlb_reload2_ml2_hit",
1253  "EventCode": "0x45",
1254  "BriefDescription": "L1 DTLB Miss.",
1255  "PublicDescription": "L1 DTLB Miss.",
1256  "UMask": "0x4"
1257  },
1258  {
1259  "EventName": "ls_l1_d_tlb_miss.tlb_reload32_kl2_hit",
1260  "EventCode": "0x45",
1261  "BriefDescription": "L1 DTLB Miss.",
1262  "PublicDescription": "L1 DTLB Miss.",
1263  "UMask": "0x2"
1264  },
1265  {
1266  "EventName": "ls_l1_d_tlb_miss.tlb_reload4_kl2_hit",
1267  "EventCode": "0x45",
1268  "BriefDescription": "L1 DTLB Miss.",
1269  "PublicDescription": "L1 DTLB Miss.",
1270  "UMask": "0x1"
1271  },
1272  {
1273  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_iside1",
1274  "EventCode": "0x46",
1275  "BriefDescription": "Tablewalker allocation.",
1276  "PublicDescription": "Tablewalker allocation.",
1277  "UMask": "0x8"
1278  },
1279  {
1280  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_iside0",
1281  "EventCode": "0x46",
1282  "BriefDescription": "Tablewalker allocation.",
1283  "PublicDescription": "Tablewalker allocation.",
1284  "UMask": "0x4"
1285  },
1286  {
1287  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_dside1",
1288  "EventCode": "0x46",
1289  "BriefDescription": "Tablewalker allocation.",
1290  "PublicDescription": "Tablewalker allocation.",
1291  "UMask": "0x2"
1292  },
1293  {
1294  "EventName": "ls_tablewalker.perf_mon_tablewalk_alloc_dside0",
1295  "EventCode": "0x46",
1296  "BriefDescription": "Tablewalker allocation.",
1297  "PublicDescription": "Tablewalker allocation.",
1298  "UMask": "0x1"
1299  },
1300  {
1301  "EventName": "ls_misal_accesses",
1302  "EventCode": "0x47",
1303  "BriefDescription": "Misaligned loads."
1304  },
1305  {
1306  "EventName": "ls_pref_instr_disp.prefetch_nta",
1307  "EventCode": "0x4b",
1308  "BriefDescription": "Software Prefetch Instructions Dispatched.",
1309  "PublicDescription": "Software Prefetch Instructions Dispatched.",
1310  "UMask": "0x4"
1311  },
1312  {
1313  "EventName": "ls_pref_instr_disp.store_prefetch_w",
1314  "EventCode": "0x4b",
1315  "BriefDescription": "Software Prefetch Instructions Dispatched.",
1316  "PublicDescription": "Software Prefetch Instructions Dispatched.",
1317  "UMask": "0x2"
1318  },
1319  {
1320  "EventName": "ls_pref_instr_disp.load_prefetch_w",
1321  "EventCode": "0x4b",
1322  "BriefDescription": "Prefetch, Prefetch_T0_T1_T2.",
1323  "PublicDescription": "Software Prefetch Instructions Dispatched. Prefetch, Prefetch_T0_T1_T2.",
1324  "UMask": "0x1"
1325  },
1326  {
1327  "EventName": "ls_inef_sw_pref.mab_mch_cnt",
1328  "EventCode": "0x52",
1329  "BriefDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
1330  "PublicDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
1331  "UMask": "0x2"
1332  },
1333  {
1334  "EventName": "ls_inef_sw_pref.data_pipe_sw_pf_dc_hit",
1335  "EventCode": "0x52",
1336  "BriefDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
1337  "PublicDescription": "The number of software prefetches that did not fetch data outside of the processor core.",
1338  "UMask": "0x1"
1339  },
1340  {
1341  "EventName": "ls_not_halted_cyc",
1342  "EventCode": "0x76",
1343  "BriefDescription": "Cycles not in Halt."
1344  }
1345 ]