secure/lib/libcrypto/man/OPENSSL_ia32cap.3

   1 .\" Automatically generated by Pod::Man 2.28 (Pod::Simple 3.28)
   2 .\"
   3 .\" Standard preamble:
   4 .\" ========================================================================
   5 .de Sp \" Vertical space (when we can't use .PP)
   6 .if t .sp .5v
   7 .if n .sp
   8 ..
   9 .de Vb \" Begin verbatim text
  10 .ft CW
  11 .nf
  12 .ne \\$1
  13 ..
  14 .de Ve \" End verbatim text
  15 .ft R
  16 .fi
  17 ..
  18 .\" Set up some character translations and predefined strings.  \*(-- will
  19 .\" give an unbreakable dash, \*(PI will give pi, \*(L" will give a left
  20 .\" double quote, and \*(R" will give a right double quote.  \*(C+ will
  21 .\" give a nicer C++.  Capital omega is used to do unbreakable dashes and
  22 .\" therefore won't be available.  \*(C` and \*(C' expand to `' in nroff,
  23 .\" nothing in troff, for use with C<>.
  24 .tr \(*W-
  25 .ds C+ C\v'-.1v'\h'-1p'\s-2+\h'-1p'+\s0\v'.1v'\h'-1p'
  26 .ie n \{\
  27 .    ds -- \(*W-
  28 .    ds PI pi
  29 .    if (\n(.H=4u)&(1m=24u) .ds -- \(*W\h'-12u'\(*W\h'-12u'-\" diablo 10 pitch
  30 .    if (\n(.H=4u)&(1m=20u) .ds -- \(*W\h'-12u'\(*W\h'-8u'-\"  diablo 12 pitch
  31 .    ds L" ""
  32 .    ds R" ""
  33 .    ds C` ""
  34 .    ds C' ""
  35 'br\}
  36 .el\{\
  37 .    ds -- \|\(em\|
  38 .    ds PI \(*p
  39 .    ds L" ``
  40 .    ds R" ''
  41 .    ds C`
  42 .    ds C'
  43 'br\}
  44 .\"
  45 .\" Escape single quotes in literal strings from groff's Unicode transform.
  46 .ie \n(.g .ds Aq \(aq
  47 .el       .ds Aq '
  48 .\"
  49 .\" If the F register is turned on, we'll generate index entries on stderr for
  50 .\" titles (.TH), headers (.SH), subsections (.SS), items (.Ip), and index
  51 .\" entries marked with X<> in POD.  Of course, you'll have to process the
  52 .\" output yourself in some meaningful fashion.
  53 .\"
  54 .\" Avoid warning from groff about undefined register 'F'.
  55 .de IX
  56 ..
  57 .nr rF 0
  58 .if \n(.g .if rF .nr rF 1
  59 .if (\n(rF:(\n(.g==0)) \{
  60 .    if \nF \{
  61 .        de IX
  62 .        tm Index:\\$1\t\\n%\t"\\$2"
  63 ..
  64 .        if !\nF==2 \{
  65 .            nr % 0
  66 .            nr F 2
  67 .        \}
  68 .    \}
  69 .\}
  70 .rr rF
  71 .\"
  72 .\" Accent mark definitions (@(#)ms.acc 1.5 88/02/08 SMI; from UCB 4.2).
  73 .\" Fear.  Run.  Save yourself.  No user-serviceable parts.
  74 .    \" fudge factors for nroff and troff
  75 .if n \{\
  76 .    ds #H 0
  77 .    ds #V .8m
  78 .    ds #F .3m
  79 .    ds #[ \f1
  80 .    ds #] \fP
  81 .\}
  82 .if t \{\
  83 .    ds #H ((1u-(\\\\n(.fu%2u))*.13m)
  84 .    ds #V .6m
  85 .    ds #F 0
  86 .    ds #[ \&
  87 .    ds #] \&
  88 .\}
  89 .    \" simple accents for nroff and troff
  90 .if n \{\
  91 .    ds ' \&
  92 .    ds ` \&
  93 .    ds ^ \&
  94 .    ds , \&
  95 .    ds ~ ~
  96 .    ds /
  97 .\}
  98 .if t \{\
  99 .    ds ' \\k:\h'-(\\n(.wu*8/10-\*(#H)'\'\h"|\\n:u"
 100 .    ds ` \\k:\h'-(\\n(.wu*8/10-\*(#H)'\`\h'|\\n:u'
 101 .    ds ^ \\k:\h'-(\\n(.wu*10/11-\*(#H)'^\h'|\\n:u'
 102 .    ds , \\k:\h'-(\\n(.wu*8/10)',\h'|\\n:u'
 103 .    ds ~ \\k:\h'-(\\n(.wu-\*(#H-.1m)'~\h'|\\n:u'
 104 .    ds / \\k:\h'-(\\n(.wu*8/10-\*(#H)'\z\(sl\h'|\\n:u'
 105 .\}
 106 .    \" troff and (daisy-wheel) nroff accents
 107 .ds : \\k:\h'-(\\n(.wu*8/10-\*(#H+.1m+\*(#F)'\v'-\*(#V'\z.\h'.2m+\*(#F'.\h'|\\n:u'\v'\*(#V'
 108 .ds 8 \h'\*(#H'\(*b\h'-\*(#H'
 109 .ds o \\k:\h'-(\\n(.wu+\w'\(de'u-\*(#H)/2u'\v'-.3n'\*(#[\z\(de\v'.3n'\h'|\\n:u'\*(#]
 110 .ds d- \h'\*(#H'\(pd\h'-\w'~'u'\v'-.25m'\f2\(hy\fP\v'.25m'\h'-\*(#H'
 111 .ds D- D\\k:\h'-\w'D'u'\v'-.11m'\z\(hy\v'.11m'\h'|\\n:u'
 112 .ds th \*(#[\v'.3m'\s+1I\s-1\v'-.3m'\h'-(\w'I'u*2/3)'\s-1o\s+1\*(#]
 113 .ds Th \*(#[\s+2I\s-2\h'-\w'I'u*3/5'\v'-.3m'o\v'.3m'\*(#]
 114 .ds ae a\h'-(\w'a'u*4/10)'e
 115 .ds Ae A\h'-(\w'A'u*4/10)'E
 116 .    \" corrections for vroff
 117 .if v .ds ~ \\k:\h'-(\\n(.wu*9/10-\*(#H)'\s-2\u~\d\s+2\h'|\\n:u'
 118 .if v .ds ^ \\k:\h'-(\\n(.wu*10/11-\*(#H)'\v'-.4m'^\v'.4m'\h'|\\n:u'
 119 .    \" for low resolution devices (crt and lpr)
 120 .if \n(.H>23 .if \n(.V>19 \
 121 \{\
 122 .    ds : e
 123 .    ds 8 ss
 124 .    ds o a
 125 .    ds d- d\h'-1'\(ga
 126 .    ds D- D\h'-1'\(hy
 127 .    ds th \o'bp'
 128 .    ds Th \o'LP'
 129 .    ds ae ae
 130 .    ds Ae AE
 131 .\}
 132 .rm #[ #] #H #V #F C
 133 .\" ========================================================================
 134 .\"
 135 .IX Title "OPENSSL_ia32cap 3"
 136 .TH OPENSSL_ia32cap 3 "2015-12-03" "1.0.2e" "OpenSSL"
 137 .\" For nroff, turn off justification.  Always turn off hyphenation; it makes
 138 .\" way too many mistakes in technical documents.
 139 .if n .ad l
 140 .nh
 141 .SH "NAME"
 142 OPENSSL_ia32cap, OPENSSL_ia32cap_loc \- the IA\-32 processor capabilities vector
 143 .SH "SYNOPSIS"
 144 .IX Header "SYNOPSIS"
 145 .Vb 2
 146 \& unsigned int *OPENSSL_ia32cap_loc(void);
 147 \& #define OPENSSL_ia32cap ((OPENSSL_ia32cap_loc())[0])
 148 .Ve
 149 .SH "DESCRIPTION"
 150 .IX Header "DESCRIPTION"
 151 Value returned by \fIOPENSSL_ia32cap_loc()\fR is address of a variable
 152 containing \s-1IA\-32\s0 processor capabilities bit vector as it appears in
 153 \&\s-1EDX:ECX\s0 register pair after executing \s-1CPUID\s0 instruction with EAX=1
 154 input value (see Intel Application Note #241618). Naturally it's
 155 meaningful on x86 and x86_64 platforms only. The variable is normally
 156 set up automatically upon toolkit initialization, but can be
 157 manipulated afterwards to modify crypto library behaviour. For the
 158 moment of this writing following bits are significant:
 159 .IP "bit #4 denoting presence of Time-Stamp Counter." 4
 160 .IX Item "bit #4 denoting presence of Time-Stamp Counter."
 161 .PD 0
 162 .IP "bit #19 denoting availability of \s-1CLFLUSH\s0 instruction;" 4
 163 .IX Item "bit #19 denoting availability of CLFLUSH instruction;"
 164 .IP "bit #20, reserved by Intel, is used to choose among \s-1RC4\s0 code paths;" 4
 165 .IX Item "bit #20, reserved by Intel, is used to choose among RC4 code paths;"
 166 .IP "bit #23 denoting \s-1MMX\s0 support;" 4
 167 .IX Item "bit #23 denoting MMX support;"
 168 .IP "bit #24, \s-1FXSR\s0 bit, denoting availability of \s-1XMM\s0 registers;" 4
 169 .IX Item "bit #24, FXSR bit, denoting availability of XMM registers;"
 170 .IP "bit #25 denoting \s-1SSE\s0 support;" 4
 171 .IX Item "bit #25 denoting SSE support;"
 172 .IP "bit #26 denoting \s-1SSE2\s0 support;" 4
 173 .IX Item "bit #26 denoting SSE2 support;"
 174 .IP "bit #28 denoting Hyperthreading, which is used to distinguish cores with shared cache;" 4
 175 .IX Item "bit #28 denoting Hyperthreading, which is used to distinguish cores with shared cache;"
 176 .IP "bit #30, reserved by Intel, denotes specifically Intel CPUs;" 4
 177 .IX Item "bit #30, reserved by Intel, denotes specifically Intel CPUs;"
 178 .IP "bit #33 denoting availability of \s-1PCLMULQDQ\s0 instruction;" 4
 179 .IX Item "bit #33 denoting availability of PCLMULQDQ instruction;"
 180 .IP "bit #41 denoting \s-1SSSE3,\s0 Supplemental \s-1SSE3,\s0 support;" 4
 181 .IX Item "bit #41 denoting SSSE3, Supplemental SSE3, support;"
 182 .IP "bit #43 denoting \s-1AMD XOP\s0 support (forced to zero on non-AMD CPUs);" 4
 183 .IX Item "bit #43 denoting AMD XOP support (forced to zero on non-AMD CPUs);"
 184 .IP "bit #57 denoting AES-NI instruction set extension;" 4
 185 .IX Item "bit #57 denoting AES-NI instruction set extension;"
 186 .IP "bit #59, \s-1OSXSAVE\s0 bit, denoting availability of \s-1YMM\s0 registers;" 4
 187 .IX Item "bit #59, OSXSAVE bit, denoting availability of YMM registers;"
 188 .IP "bit #60 denoting \s-1AVX\s0 extension;" 4
 189 .IX Item "bit #60 denoting AVX extension;"
 190 .IP "bit #62 denoting availability of \s-1RDRAND\s0 instruction;" 4
 191 .IX Item "bit #62 denoting availability of RDRAND instruction;"
 192 .PD
 193 .PP
 194 For example, clearing bit #26 at run-time disables high-performance
 195 \&\s-1SSE2\s0 code present in the crypto library, while clearing bit #24
 196 disables \s-1SSE2\s0 code operating on 128\-bit \s-1XMM\s0 register bank. You might
 197 have to do the latter if target OpenSSL application is executed on \s-1SSE2\s0
 198 capable \s-1CPU,\s0 but under control of \s-1OS\s0 that does not enable \s-1XMM\s0
 199 registers. Even though you can manipulate the value programmatically,
 200 you most likely will find it more appropriate to set up an environment
 201 variable with the same name prior starting target application, e.g. on
 202 Intel P4 processor 'env OPENSSL_ia32cap=0x16980010 apps/openssl', or
 203 better yet 'env OPENSSL_ia32cap=~0x1000000 apps/openssl' to achieve same
 204 effect without modifying the application source code. Alternatively you
 205 can reconfigure the toolkit with no\-sse2 option and recompile.
 206 .PP
 207 Less intuitive is clearing bit #28. The truth is that it's not copied
 208 from \s-1CPUID\s0 output verbatim, but is adjusted to reflect whether or not
 209 the data cache is actually shared between logical cores. This in turn
 210 affects the decision on whether or not expensive countermeasures
 211 against cache-timing attacks are applied, most notably in \s-1AES\s0 assembler
 212 module.
 213 .PP
 214 The vector is further extended with \s-1EBX\s0 value returned by \s-1CPUID\s0 with
 215 EAX=7 and ECX=0 as input. Following bits are significant:
 216 .IP "bit #64+3 denoting availability of \s-1BMI1\s0 instructions, e.g. \s-1ANDN\s0;" 4
 217 .IX Item "bit #64+3 denoting availability of BMI1 instructions, e.g. ANDN;"
 218 .PD 0
 219 .IP "bit #64+5 denoting availability of \s-1AVX2\s0 instructions;" 4
 220 .IX Item "bit #64+5 denoting availability of AVX2 instructions;"
 221 .IP "bit #64+8 denoting availability of \s-1BMI2\s0 instructions, e.g. \s-1MUXL\s0 and \s-1RORX\s0;" 4
 222 .IX Item "bit #64+8 denoting availability of BMI2 instructions, e.g. MUXL and RORX;"
 223 .IP "bit #64+18 denoting availability of \s-1RDSEED\s0 instruction;" 4
 224 .IX Item "bit #64+18 denoting availability of RDSEED instruction;"
 225 .IP "bit #64+19 denoting availability of \s-1ADCX\s0 and \s-1ADOX\s0 instructions;" 4
 226 .IX Item "bit #64+19 denoting availability of ADCX and ADOX instructions;"