sys/arm/include/cpufunc.h

   1 /*      $NetBSD: cpufunc.h,v 1.29 2003/09/06 09:08:35 rearnsha Exp $    */
   2
   3 /*-
   4  * Copyright (c) 1997 Mark Brinicombe.
   5  * Copyright (c) 1997 Causality Limited
   6  * All rights reserved.
   7  *
   8  * Redistribution and use in source and binary forms, with or without
   9  * modification, are permitted provided that the following conditions
  10  * are met:
  11  * 1. Redistributions of source code must retain the above copyright
  12  *    notice, this list of conditions and the following disclaimer.
  13  * 2. Redistributions in binary form must reproduce the above copyright
  14  *    notice, this list of conditions and the following disclaimer in the
  15  *    documentation and/or other materials provided with the distribution.
  16  * 3. All advertising materials mentioning features or use of this software
  17  *    must display the following acknowledgement:
  18  *      This product includes software developed by Causality Limited.
  19  * 4. The name of Causality Limited may not be used to endorse or promote
  20  *    products derived from this software without specific prior written
  21  *    permission.
  22  *
  23  * THIS SOFTWARE IS PROVIDED BY CAUSALITY LIMITED ``AS IS'' AND ANY EXPRESS
  24  * OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED
  25  * WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  26  * DISCLAIMED. IN NO EVENT SHALL CAUSALITY LIMITED BE LIABLE FOR ANY DIRECT,
  27  * INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
  28  * (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
  29  * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  30  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  31  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  32  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  33  * SUCH DAMAGE.
  34  *
  35  * RiscBSD kernel project
  36  *
  37  * cpufunc.h
  38  *
  39  * Prototypes for cpu, mmu and tlb related functions.
  40  *
  41  * $FreeBSD$
  42  */
  43
  44 #ifndef _MACHINE_CPUFUNC_H_
  45 #define _MACHINE_CPUFUNC_H_
  46
  47 #ifdef _KERNEL
  48
  49 #include <sys/types.h>
  50 #include <machine/armreg.h>
  51 #include <machine/cpuconf.h>
  52
  53 static __inline void
  54 breakpoint(void)
  55 {
  56         __asm(".word      0xe7ffffff");
  57 }
  58
  59 struct cpu_functions {
  60
  61         /* CPU functions */
  62 #if __ARM_ARCH < 6
  63         void    (*cf_cpwait)            (void);
  64 #endif
  65
  66         /* MMU functions */
  67
  68         u_int   (*cf_control)           (u_int bic, u_int eor);
  69         void    (*cf_setttb)            (u_int ttb);
  70
  71 #if __ARM_ARCH < 6
  72         /* TLB functions */
  73
  74         void    (*cf_tlb_flushID)       (void);
  75         void    (*cf_tlb_flushID_SE)    (u_int va);
  76         void    (*cf_tlb_flushD)        (void);
  77         void    (*cf_tlb_flushD_SE)     (u_int va);
  78
  79         /*
  80          * Cache operations:
  81          *
  82          * We define the following primitives:
  83          *
  84          *      icache_sync_range       Synchronize I-cache range
  85          *
  86          *      dcache_wbinv_all        Write-back and Invalidate D-cache
  87          *      dcache_wbinv_range      Write-back and Invalidate D-cache range
  88          *      dcache_inv_range        Invalidate D-cache range
  89          *      dcache_wb_range         Write-back D-cache range
  90          *
  91          *      idcache_wbinv_all       Write-back and Invalidate D-cache,
  92          *                              Invalidate I-cache
  93          *      idcache_wbinv_range     Write-back and Invalidate D-cache,
  94          *                              Invalidate I-cache range
  95          *
  96          * Note that the ARM term for "write-back" is "clean".  We use
  97          * the term "write-back" since it's a more common way to describe
  98          * the operation.
  99          *
 100          * There are some rules that must be followed:
 101          *
 102          *      ID-cache Invalidate All:
 103          *              Unlike other functions, this one must never write back.
 104          *              It is used to intialize the MMU when it is in an unknown
 105          *              state (such as when it may have lines tagged as valid
 106          *              that belong to a previous set of mappings).
 107          *
 108          *      I-cache Sync range:
 109          *              The goal is to synchronize the instruction stream,
 110          *              so you may beed to write-back dirty D-cache blocks
 111          *              first.  If a range is requested, and you can't
 112          *              synchronize just a range, you have to hit the whole
 113          *              thing.
 114          *
 115          *      D-cache Write-Back and Invalidate range:
 116          *              If you can't WB-Inv a range, you must WB-Inv the
 117          *              entire D-cache.
 118          *
 119          *      D-cache Invalidate:
 120          *              If you can't Inv the D-cache, you must Write-Back
 121          *              and Invalidate.  Code that uses this operation
 122          *              MUST NOT assume that the D-cache will not be written
 123          *              back to memory.
 124          *
 125          *      D-cache Write-Back:
 126          *              If you can't Write-back without doing an Inv,
 127          *              that's fine.  Then treat this as a WB-Inv.
 128          *              Skipping the invalidate is merely an optimization.
 129          *
 130          *      All operations:
 131          *              Valid virtual addresses must be passed to each
 132          *              cache operation.
 133          */
 134         void    (*cf_icache_sync_range) (vm_offset_t, vm_size_t);
 135
 136         void    (*cf_dcache_wbinv_all)  (void);
 137         void    (*cf_dcache_wbinv_range) (vm_offset_t, vm_size_t);
 138         void    (*cf_dcache_inv_range)  (vm_offset_t, vm_size_t);
 139         void    (*cf_dcache_wb_range)   (vm_offset_t, vm_size_t);
 140
 141         void    (*cf_idcache_inv_all)   (void);
 142         void    (*cf_idcache_wbinv_all) (void);
 143         void    (*cf_idcache_wbinv_range) (vm_offset_t, vm_size_t);
 144 #endif
 145         void    (*cf_l2cache_wbinv_all) (void);
 146         void    (*cf_l2cache_wbinv_range) (vm_offset_t, vm_size_t);
 147         void    (*cf_l2cache_inv_range)   (vm_offset_t, vm_size_t);
 148         void    (*cf_l2cache_wb_range)    (vm_offset_t, vm_size_t);
 149         void    (*cf_l2cache_drain_writebuf)      (void);
 150
 151         /* Other functions */
 152
 153         void    (*cf_drain_writebuf)    (void);
 154
 155         void    (*cf_sleep)             (int mode);
 156
 157 #if __ARM_ARCH < 6
 158         /* Soft functions */
 159
 160         void    (*cf_context_switch)    (void);
 161 #endif
 162
 163         void    (*cf_setup)             (void);
 164 };
 165
 166 extern struct cpu_functions cpufuncs;
 167 extern u_int cputype;
 168
 169 #if __ARM_ARCH < 6
 170 #define cpu_cpwait()            cpufuncs.cf_cpwait()
 171 #endif
 172
 173 #define cpu_control(c, e)       cpufuncs.cf_control(c, e)
 174 #if __ARM_ARCH < 6
 175 #define cpu_setttb(t)           cpufuncs.cf_setttb(t)
 176
 177 #define cpu_tlb_flushID()       cpufuncs.cf_tlb_flushID()
 178 #define cpu_tlb_flushID_SE(e)   cpufuncs.cf_tlb_flushID_SE(e)
 179 #define cpu_tlb_flushD()        cpufuncs.cf_tlb_flushD()
 180 #define cpu_tlb_flushD_SE(e)    cpufuncs.cf_tlb_flushD_SE(e)
 181
 182 #define cpu_icache_sync_range(a, s) cpufuncs.cf_icache_sync_range((a), (s))
 183
 184 #define cpu_dcache_wbinv_all()  cpufuncs.cf_dcache_wbinv_all()
 185 #define cpu_dcache_wbinv_range(a, s) cpufuncs.cf_dcache_wbinv_range((a), (s))
 186 #define cpu_dcache_inv_range(a, s) cpufuncs.cf_dcache_inv_range((a), (s))
 187 #define cpu_dcache_wb_range(a, s) cpufuncs.cf_dcache_wb_range((a), (s))
 188
 189 #define cpu_idcache_inv_all()   cpufuncs.cf_idcache_inv_all()
 190 #define cpu_idcache_wbinv_all() cpufuncs.cf_idcache_wbinv_all()
 191 #define cpu_idcache_wbinv_range(a, s) cpufuncs.cf_idcache_wbinv_range((a), (s))
 192 #endif
 193 #define cpu_l2cache_wbinv_all() cpufuncs.cf_l2cache_wbinv_all()
 194 #define cpu_l2cache_wb_range(a, s) cpufuncs.cf_l2cache_wb_range((a), (s))
 195 #define cpu_l2cache_inv_range(a, s) cpufuncs.cf_l2cache_inv_range((a), (s))
 196 #define cpu_l2cache_wbinv_range(a, s) cpufuncs.cf_l2cache_wbinv_range((a), (s))
 197 #define cpu_l2cache_drain_writebuf() cpufuncs.cf_l2cache_drain_writebuf()
 198
 199 #if __ARM_ARCH < 6
 200 #define cpu_drain_writebuf()    cpufuncs.cf_drain_writebuf()
 201 #endif
 202 #define cpu_sleep(m)            cpufuncs.cf_sleep(m)
 203
 204 #define cpu_setup()                     cpufuncs.cf_setup()
 205
 206 int     set_cpufuncs            (void);
 207 #define ARCHITECTURE_NOT_PRESENT        1       /* known but not configured */
 208 #define ARCHITECTURE_NOT_SUPPORTED      2       /* not known */
 209
 210 void    cpufunc_nullop          (void);
 211 u_int   cpu_ident               (void);
 212 u_int   cpufunc_control         (u_int clear, u_int bic);
 213 void    cpu_domains             (u_int domains);
 214 u_int   cpu_faultstatus         (void);
 215 u_int   cpu_faultaddress        (void);
 216 u_int   cpu_get_control         (void);
 217 u_int   cpu_pfr                 (int);
 218
 219 #if defined(CPU_FA526)
 220 void    fa526_setup             (void);
 221 void    fa526_setttb            (u_int ttb);
 222 void    fa526_context_switch    (void);
 223 void    fa526_cpu_sleep         (int);
 224 void    fa526_tlb_flushID_SE    (u_int);
 225
 226 void    fa526_icache_sync_range(vm_offset_t start, vm_size_t end);
 227 void    fa526_dcache_wbinv_all  (void);
 228 void    fa526_dcache_wbinv_range(vm_offset_t start, vm_size_t end);
 229 void    fa526_dcache_inv_range  (vm_offset_t start, vm_size_t end);
 230 void    fa526_dcache_wb_range   (vm_offset_t start, vm_size_t end);
 231 void    fa526_idcache_wbinv_all(void);
 232 void    fa526_idcache_wbinv_range(vm_offset_t start, vm_size_t end);
 233 #endif
 234
 235
 236 #if defined(CPU_ARM9) || defined(CPU_ARM9E)
 237 void    arm9_setttb             (u_int);
 238 void    arm9_tlb_flushID_SE     (u_int va);
 239 void    arm9_context_switch     (void);
 240 #endif
 241
 242 #if defined(CPU_ARM9)
 243 void    arm9_icache_sync_range  (vm_offset_t, vm_size_t);
 244
 245 void    arm9_dcache_wbinv_all   (void);
 246 void    arm9_dcache_wbinv_range (vm_offset_t, vm_size_t);
 247 void    arm9_dcache_inv_range   (vm_offset_t, vm_size_t);
 248 void    arm9_dcache_wb_range    (vm_offset_t, vm_size_t);
 249
 250 void    arm9_idcache_wbinv_all  (void);
 251 void    arm9_idcache_wbinv_range (vm_offset_t, vm_size_t);
 252
 253 void    arm9_setup              (void);
 254
 255 extern unsigned arm9_dcache_sets_max;
 256 extern unsigned arm9_dcache_sets_inc;
 257 extern unsigned arm9_dcache_index_max;
 258 extern unsigned arm9_dcache_index_inc;
 259 #endif
 260
 261 #if defined(CPU_ARM9E)
 262 void    arm10_setup             (void);
 263
 264 u_int   sheeva_control_ext              (u_int, u_int);
 265 void    sheeva_cpu_sleep                (int);
 266 void    sheeva_setttb                   (u_int);
 267 void    sheeva_dcache_wbinv_range       (vm_offset_t, vm_size_t);
 268 void    sheeva_dcache_inv_range         (vm_offset_t, vm_size_t);
 269 void    sheeva_dcache_wb_range          (vm_offset_t, vm_size_t);
 270 void    sheeva_idcache_wbinv_range      (vm_offset_t, vm_size_t);
 271
 272 void    sheeva_l2cache_wbinv_range      (vm_offset_t, vm_size_t);
 273 void    sheeva_l2cache_inv_range        (vm_offset_t, vm_size_t);
 274 void    sheeva_l2cache_wb_range         (vm_offset_t, vm_size_t);
 275 void    sheeva_l2cache_wbinv_all        (void);
 276 #endif
 277
 278 #if defined(CPU_MV_PJ4B)
 279 void    armv6_idcache_wbinv_all         (void);
 280 #endif
 281 #if defined(CPU_MV_PJ4B) || defined(CPU_CORTEXA) || defined(CPU_KRAIT)
 282 void    armv7_setttb                    (u_int);
 283 void    armv7_idcache_wbinv_all         (void);
 284 void    armv7_cpu_sleep                 (int);
 285 void    armv7_setup                     (void);
 286 void    armv7_drain_writebuf            (void);
 287 void    armv7_sev                       (void);
 288
 289 void    armadaxp_idcache_wbinv_all      (void);
 290
 291 void    cortexa_setup                   (void);
 292 #endif
 293 #if defined(CPU_MV_PJ4B)
 294 void    pj4b_config                     (void);
 295 void    pj4bv7_setup                    (void);
 296 #endif
 297
 298 #if defined(CPU_ARM1176)
 299 void    arm11_drain_writebuf    (void);
 300
 301 void    arm11x6_setttb                  (u_int);
 302 void    arm11x6_setup                   (void);
 303 void    arm11x6_sleep                   (int);  /* no ref. for errata */
 304 #endif
 305
 306 #if defined(CPU_ARM9E)
 307 void    armv5_ec_setttb(u_int);
 308
 309 void    armv5_ec_icache_sync_range(vm_offset_t, vm_size_t);
 310
 311 void    armv5_ec_dcache_wbinv_all(void);
 312 void    armv5_ec_dcache_wbinv_range(vm_offset_t, vm_size_t);
 313 void    armv5_ec_dcache_inv_range(vm_offset_t, vm_size_t);
 314 void    armv5_ec_dcache_wb_range(vm_offset_t, vm_size_t);
 315
 316 void    armv5_ec_idcache_wbinv_all(void);
 317 void    armv5_ec_idcache_wbinv_range(vm_offset_t, vm_size_t);
 318 #endif
 319
 320 #if defined(CPU_ARM9) || defined(CPU_ARM9E) ||                          \
 321   defined(CPU_FA526) ||                                                 \
 322   defined(CPU_XSCALE_PXA2X0) || defined(CPU_XSCALE_IXP425) ||           \
 323   defined(CPU_XSCALE_81342)
 324
 325 void    armv4_tlb_flushID       (void);
 326 void    armv4_tlb_flushD        (void);
 327 void    armv4_tlb_flushD_SE     (u_int va);
 328
 329 void    armv4_drain_writebuf    (void);
 330 void    armv4_idcache_inv_all   (void);
 331 #endif
 332
 333 #if defined(CPU_XSCALE_PXA2X0) || defined(CPU_XSCALE_IXP425) ||         \
 334   defined(CPU_XSCALE_81342)
 335 void    xscale_cpwait           (void);
 336
 337 void    xscale_cpu_sleep        (int mode);
 338
 339 u_int   xscale_control          (u_int clear, u_int bic);
 340
 341 void    xscale_setttb           (u_int ttb);
 342
 343 void    xscale_tlb_flushID_SE   (u_int va);
 344
 345 void    xscale_cache_flushID    (void);
 346 void    xscale_cache_flushI     (void);
 347 void    xscale_cache_flushD     (void);
 348 void    xscale_cache_flushD_SE  (u_int entry);
 349
 350 void    xscale_cache_cleanID    (void);
 351 void    xscale_cache_cleanD     (void);
 352 void    xscale_cache_cleanD_E   (u_int entry);
 353
 354 void    xscale_cache_clean_minidata (void);
 355
 356 void    xscale_cache_purgeID    (void);
 357 void    xscale_cache_purgeID_E  (u_int entry);
 358 void    xscale_cache_purgeD     (void);
 359 void    xscale_cache_purgeD_E   (u_int entry);
 360
 361 void    xscale_cache_syncI      (void);
 362 void    xscale_cache_cleanID_rng (vm_offset_t start, vm_size_t end);
 363 void    xscale_cache_cleanD_rng (vm_offset_t start, vm_size_t end);
 364 void    xscale_cache_purgeID_rng (vm_offset_t start, vm_size_t end);
 365 void    xscale_cache_purgeD_rng (vm_offset_t start, vm_size_t end);
 366 void    xscale_cache_syncI_rng  (vm_offset_t start, vm_size_t end);
 367 void    xscale_cache_flushD_rng (vm_offset_t start, vm_size_t end);
 368
 369 void    xscale_context_switch   (void);
 370
 371 void    xscale_setup            (void);
 372 #endif  /* CPU_XSCALE_PXA2X0 || CPU_XSCALE_IXP425 */
 373
 374 #ifdef  CPU_XSCALE_81342
 375
 376 void    xscalec3_l2cache_purge  (void);
 377 void    xscalec3_cache_purgeID  (void);
 378 void    xscalec3_cache_purgeD   (void);
 379 void    xscalec3_cache_cleanID  (void);
 380 void    xscalec3_cache_cleanD   (void);
 381 void    xscalec3_cache_syncI    (void);
 382
 383 void    xscalec3_cache_purgeID_rng      (vm_offset_t start, vm_size_t end);
 384 void    xscalec3_cache_purgeD_rng       (vm_offset_t start, vm_size_t end);
 385 void    xscalec3_cache_cleanID_rng      (vm_offset_t start, vm_size_t end);
 386 void    xscalec3_cache_cleanD_rng       (vm_offset_t start, vm_size_t end);
 387 void    xscalec3_cache_syncI_rng        (vm_offset_t start, vm_size_t end);
 388
 389 void    xscalec3_l2cache_flush_rng      (vm_offset_t, vm_size_t);
 390 void    xscalec3_l2cache_clean_rng      (vm_offset_t start, vm_size_t end);
 391 void    xscalec3_l2cache_purge_rng      (vm_offset_t start, vm_size_t end);
 392
 393
 394 void    xscalec3_setttb         (u_int ttb);
 395 void    xscalec3_context_switch (void);
 396
 397 #endif /* CPU_XSCALE_81342 */
 398
 399 /*
 400  * Macros for manipulating CPU interrupts
 401  */
 402 #if __ARM_ARCH < 6
 403 #define __ARM_INTR_BITS         (PSR_I | PSR_F)
 404 #else
 405 #define __ARM_INTR_BITS         (PSR_I | PSR_F | PSR_A)
 406 #endif
 407
 408 static __inline uint32_t
 409 __set_cpsr(uint32_t bic, uint32_t eor)
 410 {
 411         uint32_t        tmp, ret;
 412
 413         __asm __volatile(
 414                 "mrs     %0, cpsr\n"            /* Get the CPSR */
 415                 "bic     %1, %0, %2\n"          /* Clear bits */
 416                 "eor     %1, %1, %3\n"          /* XOR bits */
 417                 "msr     cpsr_xc, %1\n"         /* Set the CPSR */
 418         : "=&r" (ret), "=&r" (tmp)
 419         : "r" (bic), "r" (eor) : "memory");
 420
 421         return ret;
 422 }
 423
 424 static __inline uint32_t
 425 disable_interrupts(uint32_t mask)
 426 {
 427
 428         return (__set_cpsr(mask & __ARM_INTR_BITS, mask & __ARM_INTR_BITS));
 429 }
 430
 431 static __inline uint32_t
 432 enable_interrupts(uint32_t mask)
 433 {
 434
 435         return (__set_cpsr(mask & __ARM_INTR_BITS, 0));
 436 }
 437
 438 static __inline uint32_t
 439 restore_interrupts(uint32_t old_cpsr)
 440 {
 441
 442         return (__set_cpsr(__ARM_INTR_BITS, old_cpsr & __ARM_INTR_BITS));
 443 }
 444
 445 static __inline register_t
 446 intr_disable(void)
 447 {
 448
 449         return (disable_interrupts(PSR_I | PSR_F));
 450 }
 451
 452 static __inline void
 453 intr_restore(register_t s)
 454 {
 455
 456         restore_interrupts(s);
 457 }
 458 #undef __ARM_INTR_BITS
 459
 460 /*
 461  * Functions to manipulate cpu r13
 462  * (in arm/arm32/setstack.S)
 463  */
 464
 465 void set_stackptr       (u_int mode, u_int address);
 466 u_int get_stackptr      (u_int mode);
 467
 468 /*
 469  * Miscellany
 470  */
 471
 472 int get_pc_str_offset   (void);
 473
 474 /*
 475  * CPU functions from locore.S
 476  */
 477
 478 void cpu_reset          (void) __attribute__((__noreturn__));
 479
 480 /*
 481  * Cache info variables.
 482  */
 483
 484 /* PRIMARY CACHE VARIABLES */
 485 extern int      arm_picache_size;
 486 extern int      arm_picache_line_size;
 487 extern int      arm_picache_ways;
 488
 489 extern int      arm_pdcache_size;       /* and unified */
 490 extern int      arm_pdcache_line_size;
 491 extern int      arm_pdcache_ways;
 492
 493 extern int      arm_pcache_type;
 494 extern int      arm_pcache_unified;
 495
 496 extern int      arm_dcache_align;
 497 extern int      arm_dcache_align_mask;
 498
 499 extern u_int    arm_cache_level;
 500 extern u_int    arm_cache_loc;
 501 extern u_int    arm_cache_type[14];
 502
 503 #endif  /* _KERNEL */
 504 #endif  /* _MACHINE_CPUFUNC_H_ */
 505
 506 /* End of cpufunc.h */