sys/arm/include/sysreg.h

   1 /*-
   2  * Copyright 2014 Svatopluk Kraus <onwahe@gmail.com>
   3  * Copyright 2014 Michal Meloun <meloun@miracle.cz>
   4  * All rights reserved.
   5  *
   6  * Redistribution and use in source and binary forms, with or without
   7  * modification, are permitted provided that the following conditions
   8  * are met:
   9  * 1. Redistributions of source code must retain the above copyright
  10  *    notice, this list of conditions and the following disclaimer.
  11  * 2. Redistributions in binary form must reproduce the above copyright
  12  *    notice, this list of conditions and the following disclaimer in the
  13  *    documentation and/or other materials provided with the distribution.
  14  *
  15  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  16  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  17  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  18  * ARE DISCLAIMED. IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  19  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  20  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  21  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  22  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  23  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  24  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  25  * SUCH DAMAGE.
  26  *
  27  * $FreeBSD$
  28  */
  29
  30 /*
  31  * Macros to make working with the System Control Registers simpler.
  32  */
  33
  34 #ifndef MACHINE_SYSREG_H
  35 #define MACHINE_SYSREG_H
  36
  37 #include <machine/acle-compat.h>
  38
  39 /*
  40  * CP15 C0 registers
  41  */
  42 #define CP15_MIDR(rr)           p15, 0, rr, c0, c0,  0 /* Main ID Register */
  43 #define CP15_CTR(rr)            p15, 0, rr, c0, c0,  1 /* Cache Type Register */
  44 #define CP15_TCMTR(rr)          p15, 0, rr, c0, c0,  2 /* TCM Type Register */
  45 #define CP15_TLBTR(rr)          p15, 0, rr, c0, c0,  3 /* TLB Type Register */
  46 #define CP15_MPIDR(rr)          p15, 0, rr, c0, c0,  5 /* Multiprocessor Affinity Register */
  47 #define CP15_REVIDR(rr)         p15, 0, rr, c0, c0,  6 /* Revision ID Register */
  48
  49 #define CP15_ID_PFR0(rr)        p15, 0, rr, c0, c1,  0 /* Processor Feature Register 0 */
  50 #define CP15_ID_PFR1(rr)        p15, 0, rr, c0, c1,  1 /* Processor Feature Register 1 */
  51 #define CP15_ID_DFR0(rr)        p15, 0, rr, c0, c1,  2 /* Debug Feature Register 0 */
  52 #define CP15_ID_AFR0(rr)        p15, 0, rr, c0, c1,  3 /* Auxiliary Feature Register  0 */
  53 #define CP15_ID_MMFR0(rr)       p15, 0, rr, c0, c1,  4 /* Memory Model Feature Register 0 */
  54 #define CP15_ID_MMFR1(rr)       p15, 0, rr, c0, c1,  5 /* Memory Model Feature Register 1 */
  55 #define CP15_ID_MMFR2(rr)       p15, 0, rr, c0, c1,  6 /* Memory Model Feature Register 2 */
  56 #define CP15_ID_MMFR3(rr)       p15, 0, rr, c0, c1,  7 /* Memory Model Feature Register 3 */
  57
  58 #define CP15_ID_ISAR0(rr)       p15, 0, rr, c0, c2,  0 /* Instruction Set Attribute Register 0 */
  59 #define CP15_ID_ISAR1(rr)       p15, 0, rr, c0, c2,  1 /* Instruction Set Attribute Register 1 */
  60 #define CP15_ID_ISAR2(rr)       p15, 0, rr, c0, c2,  2 /* Instruction Set Attribute Register 2 */
  61 #define CP15_ID_ISAR3(rr)       p15, 0, rr, c0, c2,  3 /* Instruction Set Attribute Register 3 */
  62 #define CP15_ID_ISAR4(rr)       p15, 0, rr, c0, c2,  4 /* Instruction Set Attribute Register 4 */
  63 #define CP15_ID_ISAR5(rr)       p15, 0, rr, c0, c2,  5 /* Instruction Set Attribute Register 5 */
  64
  65 #define CP15_CCSIDR(rr)         p15, 1, rr, c0, c0,  0 /* Cache Size ID Registers */
  66 #define CP15_CLIDR(rr)          p15, 1, rr, c0, c0,  1 /* Cache Level ID Register */
  67 #define CP15_AIDR(rr)           p15, 1, rr, c0, c0,  7 /* Auxiliary ID Register */
  68
  69 #define CP15_CSSELR(rr)         p15, 2, rr, c0, c0,  0 /* Cache Size Selection Register */
  70
  71 /*
  72  * CP15 C1 registers
  73  */
  74 #define CP15_SCTLR(rr)          p15, 0, rr, c1, c0,  0 /* System Control Register */
  75 #define CP15_ACTLR(rr)          p15, 0, rr, c1, c0,  1 /* IMPLEMENTATION DEFINED Auxiliary Control Register */
  76 #define CP15_CPACR(rr)          p15, 0, rr, c1, c0,  2 /* Coprocessor Access Control Register */
  77
  78 #define CP15_SCR(rr)            p15, 0, rr, c1, c1,  0 /* Secure Configuration Register */
  79 #define CP15_SDER(rr)           p15, 0, rr, c1, c1,  1 /* Secure Debug Enable Register */
  80 #define CP15_NSACR(rr)          p15, 0, rr, c1, c1,  2 /* Non-Secure Access Control Register */
  81
  82 /*
  83  * CP15 C2 registers
  84  */
  85 #define CP15_TTBR0(rr)          p15, 0, rr, c2, c0,  0 /* Translation Table Base Register 0 */
  86 #define CP15_TTBR1(rr)          p15, 0, rr, c2, c0,  1 /* Translation Table Base Register 1 */
  87 #define CP15_TTBCR(rr)          p15, 0, rr, c2, c0,  2 /* Translation Table Base Control Register */
  88
  89 /*
  90  * CP15 C3 registers
  91  */
  92 #define CP15_DACR(rr)           p15, 0, rr, c3, c0,  0 /* Domain Access Control Register */
  93
  94 /*
  95  * CP15 C5 registers
  96  */
  97 #define CP15_DFSR(rr)           p15, 0, rr, c5, c0,  0 /* Data Fault Status Register */
  98
  99 #if __ARM_ARCH >= 6
 100 /* From ARMv6: */
 101 #define CP15_IFSR(rr)           p15, 0, rr, c5, c0,  1 /* Instruction Fault Status Register */
 102 /* From ARMv7: */
 103 #define CP15_ADFSR(rr)          p15, 0, rr, c5, c1,  0 /* Auxiliary Data Fault Status Register */
 104 #define CP15_AIFSR(rr)          p15, 0, rr, c5, c1,  1 /* Auxiliary Instruction Fault Status Register */
 105 #endif
 106
 107
 108 /*
 109  * CP15 C6 registers
 110  */
 111 #define CP15_DFAR(rr)           p15, 0, rr, c6, c0,  0 /* Data Fault Address Register */
 112
 113 #if __ARM_ARCH >= 6
 114 /* From ARMv6k: */
 115 #define CP15_IFAR(rr)           p15, 0, rr, c6, c0,  2 /* Instruction Fault Address Register */
 116 #endif
 117
 118 /*
 119  * CP15 C7 registers
 120  */
 121 #if __ARM_ARCH >= 6
 122 /* From ARMv7: */
 123 #define CP15_ICIALLUIS          p15, 0, r0, c7, c1,  0 /* Instruction cache invalidate all PoU, IS */
 124 #define CP15_BPIALLIS           p15, 0, r0, c7, c1,  6 /* Branch predictor invalidate all IS */
 125 #endif
 126
 127 #define CP15_PAR                p15, 0, r0, c7, c4,  0 /* Physical Address Register */
 128
 129 #define CP15_ICIALLU            p15, 0, r0, c7, c5,  0 /* Instruction cache invalidate all PoU */
 130 #define CP15_ICIMVAU(rr)        p15, 0, rr, c7, c5,  1 /* Instruction cache invalidate */
 131 #if __ARM_ARCH >= 6
 132 /* Deprecated in ARMv7 */
 133 #define CP15_CP15ISB            p15, 0, r0, c7, c5,  4 /* ISB */
 134 #endif
 135 #define CP15_BPIALL             p15, 0, r0, c7, c5,  6 /* Branch predictor invalidate all */
 136 #define CP15_BPIMVA             p15, 0, rr, c7, c5,  7 /* Branch predictor invalidate by MVA */
 137
 138 #if __ARM_ARCH >= 6
 139 /* Only ARMv6: */
 140 #define CP15_DCIALL             p15, 0, r0, c7, c6,  0 /* Data cache invalidate all */
 141 #endif
 142 #define CP15_DCIMVAC(rr)        p15, 0, rr, c7, c6,  1 /* Data cache invalidate by MVA PoC */
 143 #define CP15_DCISW(rr)          p15, 0, rr, c7, c6,  2 /* Data cache invalidate by set/way */
 144
 145 #define CP15_ATS1CPR(rr)        p15, 0, rr, c7, c8,  0 /* Stage 1 Current state PL1 read */
 146 #define CP15_ATS1CPW(rr)        p15, 0, rr, c7, c8,  1 /* Stage 1 Current state PL1 write */
 147 #define CP15_ATS1CUR(rr)        p15, 0, rr, c7, c8,  2 /* Stage 1 Current state unprivileged read */
 148 #define CP15_ATS1CUW(rr)        p15, 0, rr, c7, c8,  3 /* Stage 1 Current state unprivileged write */
 149
 150 #if __ARM_ARCH >= 6
 151 /* From ARMv7: */
 152 #define CP15_ATS12NSOPR(rr)     p15, 0, rr, c7, c8,  4 /* Stages 1 and 2 Non-secure only PL1 read */
 153 #define CP15_ATS12NSOPW(rr)     p15, 0, rr, c7, c8,  5 /* Stages 1 and 2 Non-secure only PL1 write */
 154 #define CP15_ATS12NSOUR(rr)     p15, 0, rr, c7, c8,  6 /* Stages 1 and 2 Non-secure only unprivileged read */
 155 #define CP15_ATS12NSOUW(rr)     p15, 0, rr, c7, c8,  7 /* Stages 1 and 2 Non-secure only unprivileged write */
 156 #endif
 157
 158 #if __ARM_ARCH >= 6
 159 /* Only ARMv6: */
 160 #define CP15_DCCALL             p15, 0, r0, c7, c10, 0 /* Data cache clean all */
 161 #endif
 162 #define CP15_DCCMVAC(rr)        p15, 0, rr, c7, c10, 1 /* Data cache clean by MVA PoC */
 163 #define CP15_DCCSW(rr)          p15, 0, rr, c7, c10, 2 /* Data cache clean by set/way */
 164 #if __ARM_ARCH >= 6
 165 /* Only ARMv6: */
 166 #define CP15_CP15DSB            p15, 0, r0, c7, c10, 4 /* DSB */
 167 #define CP15_CP15DMB            p15, 0, r0, c7, c10, 5 /* DMB */
 168 #endif
 169
 170 #if __ARM_ARCH >= 6
 171 /* From ARMv7: */
 172 #define CP15_DCCMVAU(rr)        p15, 0, rr, c7, c11, 1 /* Data cache clean by MVA PoU */
 173 #endif
 174
 175 #if __ARM_ARCH >= 6
 176 /* Only ARMv6: */
 177 #define CP15_DCCIALL            p15, 0, r0, c7, c14, 0 /* Data cache clean and invalidate all */
 178 #endif
 179 #define CP15_DCCIMVAC(rr)       p15, 0, rr, c7, c14, 1 /* Data cache clean and invalidate by MVA PoC */
 180 #define CP15_DCCISW(rr)         p15, 0, rr, c7, c14, 2 /* Data cache clean and invalidate by set/way */
 181
 182 /*
 183  * CP15 C8 registers
 184  */
 185 #if __ARM_ARCH >= 6
 186 /* From ARMv7: */
 187 #define CP15_TLBIALLIS          p15, 0, r0, c8, c3, 0 /* Invalidate entire unified TLB IS */
 188 #define CP15_TLBIMVAIS(rr)      p15, 0, rr, c8, c3, 1 /* Invalidate unified TLB by MVA IS */
 189 #define CP15_TLBIASIDIS(rr)     p15, 0, rr, c8, c3, 2 /* Invalidate unified TLB by ASID IS */
 190 #define CP15_TLBIMVAAIS(rr)     p15, 0, rr, c8, c3, 3 /* Invalidate unified TLB by MVA, all ASID IS */
 191 #endif
 192
 193 #define CP15_TLBIALL            p15, 0, r0, c8, c7, 0 /* Invalidate entire unified TLB */
 194 #define CP15_TLBIMVA(rr)        p15, 0, rr, c8, c7, 1 /* Invalidate unified TLB by MVA */
 195 #define CP15_TLBIASID(rr)       p15, 0, rr, c8, c7, 2 /* Invalidate unified TLB by ASID */
 196
 197 #if __ARM_ARCH >= 6
 198 /* From ARMv6: */
 199 #define CP15_TLBIMVAA(rr)       p15, 0, rr, c8, c7, 3 /* Invalidate unified TLB by MVA, all ASID */
 200 #endif
 201
 202 /*
 203  * CP15 C10 registers
 204  */
 205 /* Without LPAE this is PRRR, with LPAE it's MAIR0 */
 206 #define CP15_PRRR(rr)           p15, 0, rr, c10, c2, 0 /* Primary Region Remap Register */
 207 #define CP15_MAIR0(rr)          p15, 0, rr, c10, c2, 0 /* Memory Attribute Indirection Register 0 */
 208 /* Without LPAE this is NMRR, with LPAE it's MAIR1 */
 209 #define CP15_NMRR(rr)           p15, 0, rr, c10, c2, 1 /* Normal Memory Remap Register */
 210 #define CP15_MAIR1(rr)          p15, 0, rr, c10, c2, 1 /* Memory Attribute Indirection Register 1 */
 211
 212 #define CP15_AMAIR0(rr)         p15, 0, rr, c10, c3, 0 /* Auxiliary Memory Attribute Indirection Register 0 */
 213 #define CP15_AMAIR1(rr)         p15, 0, rr, c10, c3, 1 /* Auxiliary Memory Attribute Indirection Register 1 */
 214
 215 /*
 216  * CP15 C12 registers
 217  */
 218 #define CP15_VBAR(rr)           p15, 0, rr, c12, c0, 0 /* Vector Base Address Register */
 219 #define CP15_MVBAR(rr)          p15, 0, rr, c12, c0, 1 /* Monitor Vector Base Address Register */
 220
 221 #define CP15_ISR(rr)            p15, 0, rr, c12, c1, 0 /* Interrupt Status Register */
 222
 223 /*
 224  * CP15 C13 registers
 225  */
 226 #define CP15_FCSEIDR(rr)        p15, 0, rr, c13, c0, 0 /* FCSE Process ID Register */
 227 #define CP15_CONTEXTIDR(rr)     p15, 0, rr, c13, c0, 1 /* Context ID Register */
 228 #define CP15_TPIDRURW(rr)       p15, 0, rr, c13, c0, 2 /* User Read/Write Thread ID Register */
 229 #define CP15_TPIDRURO(rr)       p15, 0, rr, c13, c0, 3 /* User Read-Only Thread ID Register */
 230 #define CP15_TPIDRPRW(rr)       p15, 0, rr, c13, c0, 4 /* PL1 only Thread ID Register */
 231
 232 #endif /* !MACHINE_SYSREG_H */