sys/arm64/include/cpu.h

   1 /*-
   2  * Copyright (c) 1990 The Regents of the University of California.
   3  * Copyright (c) 2014-2016 The FreeBSD Foundation
   4  * All rights reserved.
   5  *
   6  * This code is derived from software contributed to Berkeley by
   7  * William Jolitz.
   8  *
   9  * Portions of this software were developed by Andrew Turner
  10  * under sponsorship from the FreeBSD Foundation
  11  *
  12  * Redistribution and use in source and binary forms, with or without
  13  * modification, are permitted provided that the following conditions
  14  * are met:
  15  * 1. Redistributions of source code must retain the above copyright
  16  *    notice, this list of conditions and the following disclaimer.
  17  * 2. Redistributions in binary form must reproduce the above copyright
  18  *    notice, this list of conditions and the following disclaimer in the
  19  *    documentation and/or other materials provided with the distribution.
  20  * 3. Neither the name of the University nor the names of its contributors
  21  *    may be used to endorse or promote products derived from this software
  22  *    without specific prior written permission.
  23  *
  24  * THIS SOFTWARE IS PROVIDED BY THE REGENTS AND CONTRIBUTORS ``AS IS'' AND
  25  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  26  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  27  * ARE DISCLAIMED.  IN NO EVENT SHALL THE REGENTS OR CONTRIBUTORS BE LIABLE
  28  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  29  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  30  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  31  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  32  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  33  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  34  * SUCH DAMAGE.
  35  *
  36  *      from: @(#)cpu.h 5.4 (Berkeley) 5/9/91
  37  *      from: FreeBSD: src/sys/i386/include/cpu.h,v 1.62 2001/06/29
  38  */
  39
  40 #ifndef _MACHINE_CPU_H_
  41 #define _MACHINE_CPU_H_
  42
  43 #include <machine/atomic.h>
  44 #include <machine/frame.h>
  45 #include <machine/armreg.h>
  46
  47 #define TRAPF_PC(tfp)           ((tfp)->tf_elr)
  48 #define TRAPF_USERMODE(tfp)     (((tfp)->tf_spsr & PSR_M_MASK) == PSR_M_EL0t)
  49
  50 #define cpu_getstack(td)        ((td)->td_frame->tf_sp)
  51 #define cpu_setstack(td, sp)    ((td)->td_frame->tf_sp = (sp))
  52 #define cpu_spinwait()          __asm __volatile("yield" ::: "memory")
  53 #define cpu_lock_delay()        DELAY(1)
  54
  55 /* Extract CPU affinity levels 0-3 */
  56 #define CPU_AFF0(mpidr) (u_int)(((mpidr) >> 0) & 0xff)
  57 #define CPU_AFF1(mpidr) (u_int)(((mpidr) >> 8) & 0xff)
  58 #define CPU_AFF2(mpidr) (u_int)(((mpidr) >> 16) & 0xff)
  59 #define CPU_AFF3(mpidr) (u_int)(((mpidr) >> 32) & 0xff)
  60 #define CPU_AFF0_MASK   0xffUL
  61 #define CPU_AFF1_MASK   0xff00UL
  62 #define CPU_AFF2_MASK   0xff0000UL
  63 #define CPU_AFF3_MASK   0xff00000000UL
  64 #define CPU_AFF_MASK    (CPU_AFF0_MASK | CPU_AFF1_MASK | \
  65     CPU_AFF2_MASK| CPU_AFF3_MASK)       /* Mask affinity fields in MPIDR_EL1 */
  66
  67 #ifdef _KERNEL
  68
  69 #define CPU_IMPL_ARM            0x41
  70 #define CPU_IMPL_BROADCOM       0x42
  71 #define CPU_IMPL_CAVIUM         0x43
  72 #define CPU_IMPL_DEC            0x44
  73 #define CPU_IMPL_FUJITSU        0x46
  74 #define CPU_IMPL_INFINEON       0x49
  75 #define CPU_IMPL_FREESCALE      0x4D
  76 #define CPU_IMPL_NVIDIA         0x4E
  77 #define CPU_IMPL_APM            0x50
  78 #define CPU_IMPL_QUALCOMM       0x51
  79 #define CPU_IMPL_MARVELL        0x56
  80 #define CPU_IMPL_APPLE          0x61
  81 #define CPU_IMPL_INTEL          0x69
  82 #define CPU_IMPL_AMPERE         0xC0
  83
  84 /* ARM Part numbers */
  85 #define CPU_PART_FOUNDATION     0xD00
  86 #define CPU_PART_CORTEX_A34     0xD02
  87 #define CPU_PART_CORTEX_A53     0xD03
  88 #define CPU_PART_CORTEX_A35     0xD04
  89 #define CPU_PART_CORTEX_A55     0xD05
  90 #define CPU_PART_CORTEX_A65     0xD06
  91 #define CPU_PART_CORTEX_A57     0xD07
  92 #define CPU_PART_CORTEX_A72     0xD08
  93 #define CPU_PART_CORTEX_A73     0xD09
  94 #define CPU_PART_CORTEX_A75     0xD0A
  95 #define CPU_PART_CORTEX_A76     0xD0B
  96 #define CPU_PART_NEOVERSE_N1    0xD0C
  97 #define CPU_PART_CORTEX_A77     0xD0D
  98 #define CPU_PART_CORTEX_A76AE   0xD0E
  99 #define CPU_PART_AEM_V8         0xD0F
 100 #define CPU_PART_NEOVERSE_V1    0xD40
 101 #define CPU_PART_CORTEX_A78     0xD41
 102 #define CPU_PART_CORTEX_A65AE   0xD43
 103 #define CPU_PART_CORTEX_X1      0xD44
 104 #define CPU_PART_CORTEX_A510    0xD46
 105 #define CPU_PART_CORTEX_A710    0xD47
 106 #define CPU_PART_CORTEX_X2      0xD48
 107 #define CPU_PART_NEOVERSE_N2    0xD49
 108 #define CPU_PART_NEOVERSE_E1    0xD4A
 109 #define CPU_PART_CORTEX_A78C    0xD4B
 110 #define CPU_PART_CORTEX_X1C     0xD4C
 111 #define CPU_PART_CORTEX_A715    0xD4D
 112 #define CPU_PART_CORTEX_X3      0xD4E
 113
 114 /* Cavium Part numbers */
 115 #define CPU_PART_THUNDERX       0x0A1
 116 #define CPU_PART_THUNDERX_81XX  0x0A2
 117 #define CPU_PART_THUNDERX_83XX  0x0A3
 118 #define CPU_PART_THUNDERX2      0x0AF
 119
 120 #define CPU_REV_THUNDERX_1_0    0x00
 121 #define CPU_REV_THUNDERX_1_1    0x01
 122
 123 #define CPU_REV_THUNDERX2_0     0x00
 124
 125 /* APM / Ampere Part Number */
 126 #define CPU_PART_EMAG8180       0x000
 127
 128 #define CPU_IMPL(midr)  (((midr) >> 24) & 0xff)
 129 #define CPU_PART(midr)  (((midr) >> 4) & 0xfff)
 130 #define CPU_VAR(midr)   (((midr) >> 20) & 0xf)
 131 #define CPU_ARCH(midr)  (((midr) >> 16) & 0xf)
 132 #define CPU_REV(midr)   (((midr) >> 0) & 0xf)
 133
 134 #define CPU_IMPL_TO_MIDR(val)   (((val) & 0xff) << 24)
 135 #define CPU_PART_TO_MIDR(val)   (((val) & 0xfff) << 4)
 136 #define CPU_VAR_TO_MIDR(val)    (((val) & 0xf) << 20)
 137 #define CPU_ARCH_TO_MIDR(val)   (((val) & 0xf) << 16)
 138 #define CPU_REV_TO_MIDR(val)    (((val) & 0xf) << 0)
 139
 140 #define CPU_IMPL_MASK   (0xff << 24)
 141 #define CPU_PART_MASK   (0xfff << 4)
 142 #define CPU_VAR_MASK    (0xf << 20)
 143 #define CPU_ARCH_MASK   (0xf << 16)
 144 #define CPU_REV_MASK    (0xf << 0)
 145
 146 #define CPU_ID_RAW(impl, part, var, rev)                \
 147     (CPU_IMPL_TO_MIDR((impl)) |                         \
 148     CPU_PART_TO_MIDR((part)) | CPU_VAR_TO_MIDR((var)) | \
 149     CPU_REV_TO_MIDR((rev)))
 150
 151 #define CPU_MATCH(mask, impl, part, var, rev)           \
 152     (((mask) & PCPU_GET(midr)) ==                       \
 153     ((mask) & CPU_ID_RAW((impl), (part), (var), (rev))))
 154
 155 #define CPU_MATCH_RAW(mask, devid)                      \
 156     (((mask) & PCPU_GET(midr)) == ((mask) & (devid)))
 157
 158 /*
 159  * Chip-specific errata. This defines are intended to be
 160  * booleans used within if statements. When an appropriate
 161  * kernel option is disabled, these defines must be defined
 162  * as 0 to allow the compiler to remove a dead code thus
 163  * produce better optimized kernel image.
 164  */
 165 /*
 166  * Vendor:      Cavium
 167  * Chip:        ThunderX
 168  * Revision(s): Pass 1.0, Pass 1.1
 169  */
 170 #ifdef THUNDERX_PASS_1_1_ERRATA
 171 #define CPU_MATCH_ERRATA_CAVIUM_THUNDERX_1_1                            \
 172     (CPU_MATCH(CPU_IMPL_MASK | CPU_PART_MASK | CPU_REV_MASK,            \
 173     CPU_IMPL_CAVIUM, CPU_PART_THUNDERX, 0, CPU_REV_THUNDERX_1_0) ||     \
 174     CPU_MATCH(CPU_IMPL_MASK | CPU_PART_MASK | CPU_REV_MASK,             \
 175     CPU_IMPL_CAVIUM, CPU_PART_THUNDERX, 0, CPU_REV_THUNDERX_1_1))
 176 #else
 177 #define CPU_MATCH_ERRATA_CAVIUM_THUNDERX_1_1    0
 178 #endif
 179
 180 extern char btext[];
 181 extern char etext[];
 182
 183 extern uint64_t __cpu_affinity[];
 184
 185 void    cpu_halt(void) __dead2;
 186 void    cpu_reset(void) __dead2;
 187 void    fork_trampoline(void);
 188 void    identify_cache(uint64_t);
 189 void    identify_cpu(u_int);
 190 void    install_cpu_errata(void);
 191
 192 /* Functions to read the sanitised view of the special registers */
 193 void    update_special_regs(u_int);
 194 bool    extract_user_id_field(u_int, u_int, uint8_t *);
 195 bool    get_kernel_reg(u_int, uint64_t *);
 196
 197 #define CPU_AFFINITY(cpu)       __cpu_affinity[(cpu)]
 198 #define CPU_CURRENT_SOCKET                              \
 199     (CPU_AFF2(CPU_AFFINITY(PCPU_GET(cpuid))))
 200
 201 static __inline uint64_t
 202 get_cyclecount(void)
 203 {
 204         uint64_t ret;
 205
 206         ret = READ_SPECIALREG(cntvct_el0);
 207
 208         return (ret);
 209 }
 210
 211 #define ADDRESS_TRANSLATE_FUNC(stage)                           \
 212 static inline uint64_t                                          \
 213 arm64_address_translate_ ##stage (uint64_t addr)                \
 214 {                                                               \
 215         uint64_t ret;                                           \
 216                                                                 \
 217         __asm __volatile(                                       \
 218             "at " __STRING(stage) ", %1 \n"                     \
 219             "isb \n"                                            \
 220             "mrs %0, par_el1" : "=r"(ret) : "r"(addr));         \
 221                                                                 \
 222         return (ret);                                           \
 223 }
 224
 225 ADDRESS_TRANSLATE_FUNC(s1e0r)
 226 ADDRESS_TRANSLATE_FUNC(s1e0w)
 227 ADDRESS_TRANSLATE_FUNC(s1e1r)
 228 ADDRESS_TRANSLATE_FUNC(s1e1w)
 229
 230 #endif
 231
 232 #endif /* !_MACHINE_CPU_H_ */