sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  *
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  24  * THE POSSIBILITY OF SUCH DAMAGE.
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #define BXE_DRIVER_VERSION "1.78.78"
  31
  32 #include "bxe.h"
  33 #include "ecore_sp.h"
  34 #include "ecore_init.h"
  35 #include "ecore_init_ops.h"
  36
  37 #include "57710_int_offsets.h"
  38 #include "57711_int_offsets.h"
  39 #include "57712_int_offsets.h"
  40
  41 /*
  42  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  43  * explicitly here for older kernels that don't include this changeset.
  44  */
  45 #ifndef CTLTYPE_U64
  46 #define CTLTYPE_U64      CTLTYPE_QUAD
  47 #define sysctl_handle_64 sysctl_handle_quad
  48 #endif
  49
  50 /*
  51  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  52  * here as zero(0) for older kernels that don't include this changeset
  53  * thereby masking the functionality.
  54  */
  55 #ifndef CSUM_TCP_IPV6
  56 #define CSUM_TCP_IPV6 0
  57 #define CSUM_UDP_IPV6 0
  58 #endif
  59
  60 /*
  61  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  62  * for older kernels that don't include this changeset.
  63  */
  64 #if __FreeBSD_version < 900035
  65 #define pci_find_cap pci_find_extcap
  66 #endif
  67
  68 #define BXE_DEF_SB_ATT_IDX 0x0001
  69 #define BXE_DEF_SB_IDX     0x0002
  70
  71 /*
  72  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  73  * function HW initialization.
  74  */
  75 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  76 #define FLR_WAIT_INTERVAL 50    /* usecs */
  77 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  78
  79 struct pbf_pN_buf_regs {
  80     int pN;
  81     uint32_t init_crd;
  82     uint32_t crd;
  83     uint32_t crd_freed;
  84 };
  85
  86 struct pbf_pN_cmd_regs {
  87     int pN;
  88     uint32_t lines_occup;
  89     uint32_t lines_freed;
  90 };
  91
  92 /*
  93  * PCI Device ID Table used by bxe_probe().
  94  */
  95 #define BXE_DEVDESC_MAX 64
  96 static struct bxe_device_type bxe_devs[] = {
  97     {
  98         BRCM_VENDORID,
  99         CHIP_NUM_57710,
 100         PCI_ANY_ID, PCI_ANY_ID,
 101         "QLogic NetXtreme II BCM57710 10GbE"
 102     },
 103     {
 104         BRCM_VENDORID,
 105         CHIP_NUM_57711,
 106         PCI_ANY_ID, PCI_ANY_ID,
 107         "QLogic NetXtreme II BCM57711 10GbE"
 108     },
 109     {
 110         BRCM_VENDORID,
 111         CHIP_NUM_57711E,
 112         PCI_ANY_ID, PCI_ANY_ID,
 113         "QLogic NetXtreme II BCM57711E 10GbE"
 114     },
 115     {
 116         BRCM_VENDORID,
 117         CHIP_NUM_57712,
 118         PCI_ANY_ID, PCI_ANY_ID,
 119         "QLogic NetXtreme II BCM57712 10GbE"
 120     },
 121     {
 122         BRCM_VENDORID,
 123         CHIP_NUM_57712_MF,
 124         PCI_ANY_ID, PCI_ANY_ID,
 125         "QLogic NetXtreme II BCM57712 MF 10GbE"
 126     },
 127 #if 0
 128     {
 129         BRCM_VENDORID,
 130         CHIP_NUM_57712_VF,
 131         PCI_ANY_ID, PCI_ANY_ID,
 132         "QLogic NetXtreme II BCM57712 VF 10GbE"
 133     },
 134 #endif
 135     {
 136         BRCM_VENDORID,
 137         CHIP_NUM_57800,
 138         PCI_ANY_ID, PCI_ANY_ID,
 139         "QLogic NetXtreme II BCM57800 10GbE"
 140     },
 141     {
 142         BRCM_VENDORID,
 143         CHIP_NUM_57800_MF,
 144         PCI_ANY_ID, PCI_ANY_ID,
 145         "QLogic NetXtreme II BCM57800 MF 10GbE"
 146     },
 147 #if 0
 148     {
 149         BRCM_VENDORID,
 150         CHIP_NUM_57800_VF,
 151         PCI_ANY_ID, PCI_ANY_ID,
 152         "QLogic NetXtreme II BCM57800 VF 10GbE"
 153     },
 154 #endif
 155     {
 156         BRCM_VENDORID,
 157         CHIP_NUM_57810,
 158         PCI_ANY_ID, PCI_ANY_ID,
 159         "QLogic NetXtreme II BCM57810 10GbE"
 160     },
 161     {
 162         BRCM_VENDORID,
 163         CHIP_NUM_57810_MF,
 164         PCI_ANY_ID, PCI_ANY_ID,
 165         "QLogic NetXtreme II BCM57810 MF 10GbE"
 166     },
 167 #if 0
 168     {
 169         BRCM_VENDORID,
 170         CHIP_NUM_57810_VF,
 171         PCI_ANY_ID, PCI_ANY_ID,
 172         "QLogic NetXtreme II BCM57810 VF 10GbE"
 173     },
 174 #endif
 175     {
 176         BRCM_VENDORID,
 177         CHIP_NUM_57811,
 178         PCI_ANY_ID, PCI_ANY_ID,
 179         "QLogic NetXtreme II BCM57811 10GbE"
 180     },
 181     {
 182         BRCM_VENDORID,
 183         CHIP_NUM_57811_MF,
 184         PCI_ANY_ID, PCI_ANY_ID,
 185         "QLogic NetXtreme II BCM57811 MF 10GbE"
 186     },
 187 #if 0
 188     {
 189         BRCM_VENDORID,
 190         CHIP_NUM_57811_VF,
 191         PCI_ANY_ID, PCI_ANY_ID,
 192         "QLogic NetXtreme II BCM57811 VF 10GbE"
 193     },
 194 #endif
 195     {
 196         BRCM_VENDORID,
 197         CHIP_NUM_57840_4_10,
 198         PCI_ANY_ID, PCI_ANY_ID,
 199         "QLogic NetXtreme II BCM57840 4x10GbE"
 200     },
 201 #if 0
 202     {
 203         BRCM_VENDORID,
 204         CHIP_NUM_57840_2_20,
 205         PCI_ANY_ID, PCI_ANY_ID,
 206         "QLogic NetXtreme II BCM57840 2x20GbE"
 207     },
 208 #endif
 209     {
 210         BRCM_VENDORID,
 211         CHIP_NUM_57840_MF,
 212         PCI_ANY_ID, PCI_ANY_ID,
 213         "QLogic NetXtreme II BCM57840 MF 10GbE"
 214     },
 215 #if 0
 216     {
 217         BRCM_VENDORID,
 218         CHIP_NUM_57840_VF,
 219         PCI_ANY_ID, PCI_ANY_ID,
 220         "QLogic NetXtreme II BCM57840 VF 10GbE"
 221     },
 222 #endif
 223     {
 224         0, 0, 0, 0, NULL
 225     }
 226 };
 227
 228 MALLOC_DECLARE(M_BXE_ILT);
 229 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 230
 231 /*
 232  * FreeBSD device entry points.
 233  */
 234 static int bxe_probe(device_t);
 235 static int bxe_attach(device_t);
 236 static int bxe_detach(device_t);
 237 static int bxe_shutdown(device_t);
 238
 239 /*
 240  * FreeBSD KLD module/device interface event handler method.
 241  */
 242 static device_method_t bxe_methods[] = {
 243     /* Device interface (device_if.h) */
 244     DEVMETHOD(device_probe,     bxe_probe),
 245     DEVMETHOD(device_attach,    bxe_attach),
 246     DEVMETHOD(device_detach,    bxe_detach),
 247     DEVMETHOD(device_shutdown,  bxe_shutdown),
 248 #if 0
 249     DEVMETHOD(device_suspend,   bxe_suspend),
 250     DEVMETHOD(device_resume,    bxe_resume),
 251 #endif
 252     /* Bus interface (bus_if.h) */
 253     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 254     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 255     KOBJMETHOD_END
 256 };
 257
 258 /*
 259  * FreeBSD KLD Module data declaration
 260  */
 261 static driver_t bxe_driver = {
 262     "bxe",                   /* module name */
 263     bxe_methods,             /* event handler */
 264     sizeof(struct bxe_softc) /* extra data */
 265 };
 266
 267 /*
 268  * FreeBSD dev class is needed to manage dev instances and
 269  * to associate with a bus type
 270  */
 271 static devclass_t bxe_devclass;
 272
 273 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 274 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 275 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 276
 277 /* resources needed for unloading a previously loaded device */
 278
 279 #define BXE_PREV_WAIT_NEEDED 1
 280 struct mtx bxe_prev_mtx;
 281 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 282 struct bxe_prev_list_node {
 283     LIST_ENTRY(bxe_prev_list_node) node;
 284     uint8_t bus;
 285     uint8_t slot;
 286     uint8_t path;
 287     uint8_t aer; /* XXX automatic error recovery */
 288     uint8_t undi;
 289 };
 290 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 291
 292 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 293
 294 /* Tunable device values... */
 295
 296 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 297
 298 /* Debug */
 299 unsigned long bxe_debug = 0;
 300 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, CTLFLAG_RDTUN,
 301              &bxe_debug, 0, "Debug logging mode");
 302
 303 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 304 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 305 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 306            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 307
 308 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 309 static int bxe_queue_count = 4;
 310 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 311            &bxe_queue_count, 0, "Multi-Queue queue count");
 312
 313 /* max number of buffers per queue (default RX_BD_USABLE) */
 314 static int bxe_max_rx_bufs = 0;
 315 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 316            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 317
 318 /* Host interrupt coalescing RX tick timer (usecs) */
 319 static int bxe_hc_rx_ticks = 25;
 320 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 321            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 322
 323 /* Host interrupt coalescing TX tick timer (usecs) */
 324 static int bxe_hc_tx_ticks = 50;
 325 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 326            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 327
 328 /* Maximum number of Rx packets to process at a time */
 329 static int bxe_rx_budget = 0xffffffff;
 330 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 331            &bxe_rx_budget, 0, "Rx processing budget");
 332
 333 /* Maximum LRO aggregation size */
 334 static int bxe_max_aggregation_size = 0;
 335 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 336            &bxe_max_aggregation_size, 0, "max aggregation size");
 337
 338 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 339 static int bxe_mrrs = -1;
 340 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 341            &bxe_mrrs, 0, "PCIe maximum read request size");
 342
 343 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 344 static int bxe_autogreeen = 0;
 345 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 346            &bxe_autogreeen, 0, "AutoGrEEEn support");
 347
 348 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 349 static int bxe_udp_rss = 0;
 350 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 351            &bxe_udp_rss, 0, "UDP RSS support");
 352
 353
 354 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 355
 356 #define STATS_OFFSET32(stat_name)                   \
 357     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 358
 359 #define Q_STATS_OFFSET32(stat_name)                   \
 360     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 361
 362 static const struct {
 363     uint32_t offset;
 364     uint32_t size;
 365     uint32_t flags;
 366 #define STATS_FLAGS_PORT  1
 367 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 368 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 369     char string[STAT_NAME_LEN];
 370 } bxe_eth_stats_arr[] = {
 371     { STATS_OFFSET32(total_bytes_received_hi),
 372                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 373     { STATS_OFFSET32(error_bytes_received_hi),
 374                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 375     { STATS_OFFSET32(total_unicast_packets_received_hi),
 376                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 377     { STATS_OFFSET32(total_multicast_packets_received_hi),
 378                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 379     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 380                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 381     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 382                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 383     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 384                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 385     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 386                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 387     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 388                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 389     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 390                 8, STATS_FLAGS_PORT, "rx_fragments" },
 391     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 392                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 393     { STATS_OFFSET32(no_buff_discard_hi),
 394                 8, STATS_FLAGS_BOTH, "rx_discards" },
 395     { STATS_OFFSET32(mac_filter_discard),
 396                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 397     { STATS_OFFSET32(mf_tag_discard),
 398                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 399     { STATS_OFFSET32(pfc_frames_received_hi),
 400                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 401     { STATS_OFFSET32(pfc_frames_sent_hi),
 402                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 403     { STATS_OFFSET32(brb_drop_hi),
 404                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 405     { STATS_OFFSET32(brb_truncate_hi),
 406                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 407     { STATS_OFFSET32(pause_frames_received_hi),
 408                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 409     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 410                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 411     { STATS_OFFSET32(nig_timer_max),
 412                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 413     { STATS_OFFSET32(total_bytes_transmitted_hi),
 414                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 415     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 416                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 417     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 418                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 419     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 420                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 421     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 422                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 423     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 424                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 425     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 426                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 427     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 428                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 429     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 430                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 431     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 432                 8, STATS_FLAGS_PORT, "tx_deferred" },
 433     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 434                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 435     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 436                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 437     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 438                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 439     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 440                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 441     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 442                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 443     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 444                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 445     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 446                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 447     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 448                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 449     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 450                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 451     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 452                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 453     { STATS_OFFSET32(pause_frames_sent_hi),
 454                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 455     { STATS_OFFSET32(total_tpa_aggregations_hi),
 456                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 457     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 458                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 459     { STATS_OFFSET32(total_tpa_bytes_hi),
 460                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 461 #if 0
 462     { STATS_OFFSET32(recoverable_error),
 463                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
 464     { STATS_OFFSET32(unrecoverable_error),
 465                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
 466 #endif
 467     { STATS_OFFSET32(eee_tx_lpi),
 468                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 469     { STATS_OFFSET32(rx_calls),
 470                 4, STATS_FLAGS_FUNC, "rx_calls"},
 471     { STATS_OFFSET32(rx_pkts),
 472                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 473     { STATS_OFFSET32(rx_tpa_pkts),
 474                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 475     { STATS_OFFSET32(rx_soft_errors),
 476                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 477     { STATS_OFFSET32(rx_hw_csum_errors),
 478                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 479     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 480                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 481     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 482                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 483     { STATS_OFFSET32(rx_budget_reached),
 484                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 485     { STATS_OFFSET32(tx_pkts),
 486                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 487     { STATS_OFFSET32(tx_soft_errors),
 488                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 489     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 490                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 491     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 492                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 493     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 494                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 495     { STATS_OFFSET32(tx_ofld_frames_lso),
 496                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 497     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 498                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 499     { STATS_OFFSET32(tx_encap_failures),
 500                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 501     { STATS_OFFSET32(tx_hw_queue_full),
 502                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 503     { STATS_OFFSET32(tx_hw_max_queue_depth),
 504                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 505     { STATS_OFFSET32(tx_dma_mapping_failure),
 506                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 507     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 508                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 509     { STATS_OFFSET32(tx_window_violation_std),
 510                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 511     { STATS_OFFSET32(tx_window_violation_tso),
 512                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 513 #if 0
 514     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 515                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
 516     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 517                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
 518 #endif
 519     { STATS_OFFSET32(tx_chain_lost_mbuf),
 520                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 521     { STATS_OFFSET32(tx_frames_deferred),
 522                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 523     { STATS_OFFSET32(tx_queue_xoff),
 524                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 525     { STATS_OFFSET32(mbuf_defrag_attempts),
 526                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 527     { STATS_OFFSET32(mbuf_defrag_failures),
 528                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 529     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 530                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 531     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 532                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 533     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 534                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 535     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 536                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 537     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 538                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 539     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 540                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 541     { STATS_OFFSET32(mbuf_alloc_tx),
 542                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 543     { STATS_OFFSET32(mbuf_alloc_rx),
 544                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 545     { STATS_OFFSET32(mbuf_alloc_sge),
 546                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 547     { STATS_OFFSET32(mbuf_alloc_tpa),
 548                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
 549 };
 550
 551 static const struct {
 552     uint32_t offset;
 553     uint32_t size;
 554     char string[STAT_NAME_LEN];
 555 } bxe_eth_q_stats_arr[] = {
 556     { Q_STATS_OFFSET32(total_bytes_received_hi),
 557                 8, "rx_bytes" },
 558     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 559                 8, "rx_ucast_packets" },
 560     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 561                 8, "rx_mcast_packets" },
 562     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 563                 8, "rx_bcast_packets" },
 564     { Q_STATS_OFFSET32(no_buff_discard_hi),
 565                 8, "rx_discards" },
 566     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 567                 8, "tx_bytes" },
 568     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 569                 8, "tx_ucast_packets" },
 570     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 571                 8, "tx_mcast_packets" },
 572     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 573                 8, "tx_bcast_packets" },
 574     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 575                 8, "tpa_aggregations" },
 576     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 577                 8, "tpa_aggregated_frames"},
 578     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 579                 8, "tpa_bytes"},
 580     { Q_STATS_OFFSET32(rx_calls),
 581                 4, "rx_calls"},
 582     { Q_STATS_OFFSET32(rx_pkts),
 583                 4, "rx_pkts"},
 584     { Q_STATS_OFFSET32(rx_tpa_pkts),
 585                 4, "rx_tpa_pkts"},
 586     { Q_STATS_OFFSET32(rx_soft_errors),
 587                 4, "rx_soft_errors"},
 588     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 589                 4, "rx_hw_csum_errors"},
 590     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 591                 4, "rx_ofld_frames_csum_ip"},
 592     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 593                 4, "rx_ofld_frames_csum_tcp_udp"},
 594     { Q_STATS_OFFSET32(rx_budget_reached),
 595                 4, "rx_budget_reached"},
 596     { Q_STATS_OFFSET32(tx_pkts),
 597                 4, "tx_pkts"},
 598     { Q_STATS_OFFSET32(tx_soft_errors),
 599                 4, "tx_soft_errors"},
 600     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 601                 4, "tx_ofld_frames_csum_ip"},
 602     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 603                 4, "tx_ofld_frames_csum_tcp"},
 604     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 605                 4, "tx_ofld_frames_csum_udp"},
 606     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 607                 4, "tx_ofld_frames_lso"},
 608     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 609                 4, "tx_ofld_frames_lso_hdr_splits"},
 610     { Q_STATS_OFFSET32(tx_encap_failures),
 611                 4, "tx_encap_failures"},
 612     { Q_STATS_OFFSET32(tx_hw_queue_full),
 613                 4, "tx_hw_queue_full"},
 614     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 615                 4, "tx_hw_max_queue_depth"},
 616     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 617                 4, "tx_dma_mapping_failure"},
 618     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 619                 4, "tx_max_drbr_queue_depth"},
 620     { Q_STATS_OFFSET32(tx_window_violation_std),
 621                 4, "tx_window_violation_std"},
 622     { Q_STATS_OFFSET32(tx_window_violation_tso),
 623                 4, "tx_window_violation_tso"},
 624 #if 0
 625     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 626                 4, "tx_unsupported_tso_request_ipv6"},
 627     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 628                 4, "tx_unsupported_tso_request_not_tcp"},
 629 #endif
 630     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 631                 4, "tx_chain_lost_mbuf"},
 632     { Q_STATS_OFFSET32(tx_frames_deferred),
 633                 4, "tx_frames_deferred"},
 634     { Q_STATS_OFFSET32(tx_queue_xoff),
 635                 4, "tx_queue_xoff"},
 636     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 637                 4, "mbuf_defrag_attempts"},
 638     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 639                 4, "mbuf_defrag_failures"},
 640     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 641                 4, "mbuf_rx_bd_alloc_failed"},
 642     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 643                 4, "mbuf_rx_bd_mapping_failed"},
 644     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 645                 4, "mbuf_rx_tpa_alloc_failed"},
 646     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 647                 4, "mbuf_rx_tpa_mapping_failed"},
 648     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 649                 4, "mbuf_rx_sge_alloc_failed"},
 650     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 651                 4, "mbuf_rx_sge_mapping_failed"},
 652     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 653                 4, "mbuf_alloc_tx"},
 654     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 655                 4, "mbuf_alloc_rx"},
 656     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 657                 4, "mbuf_alloc_sge"},
 658     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 659                 4, "mbuf_alloc_tpa"}
 660 };
 661
 662 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 663 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 664
 665
 666 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 667                                  uint8_t          read_cfg,
 668                                  uint8_t          cmng_type);
 669 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 670 static void    storm_memset_cmng(struct bxe_softc *sc,
 671                                  struct cmng_init *cmng,
 672                                  uint8_t          port);
 673 static void    bxe_set_reset_global(struct bxe_softc *sc);
 674 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 675 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 676                                  int              engine);
 677 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 678 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 679                                    uint8_t          *global,
 680                                    uint8_t          print);
 681 static void    bxe_int_disable(struct bxe_softc *sc);
 682 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 683 static void    bxe_pf_disable(struct bxe_softc *sc);
 684 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 685 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 686                                       struct bxe_fastpath *fp,
 687                                       uint16_t            rx_bd_prod,
 688                                       uint16_t            rx_cq_prod,
 689                                       uint16_t            rx_sge_prod);
 690 static void    bxe_link_report_locked(struct bxe_softc *sc);
 691 static void    bxe_link_report(struct bxe_softc *sc);
 692 static void    bxe_link_status_update(struct bxe_softc *sc);
 693 static void    bxe_periodic_callout_func(void *xsc);
 694 static void    bxe_periodic_start(struct bxe_softc *sc);
 695 static void    bxe_periodic_stop(struct bxe_softc *sc);
 696 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 697                                     uint16_t prev_index,
 698                                     uint16_t index);
 699 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 700                                      int                 queue);
 701 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 702                                      uint16_t            index);
 703 static uint8_t bxe_txeof(struct bxe_softc *sc,
 704                          struct bxe_fastpath *fp);
 705 static void    bxe_task_fp(struct bxe_fastpath *fp);
 706 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 707                                      struct mbuf      *m,
 708                                      uint8_t          contents);
 709 static int     bxe_alloc_mem(struct bxe_softc *sc);
 710 static void    bxe_free_mem(struct bxe_softc *sc);
 711 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 712 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 713 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 714 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 715 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 716 static int     bxe_init_locked(struct bxe_softc *sc);
 717 static int     bxe_stop_locked(struct bxe_softc *sc);
 718 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 719                                    int              load_mode);
 720 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 721                                      uint32_t         unload_mode,
 722                                      uint8_t          keep_link);
 723
 724 static void bxe_handle_sp_tq(void *context, int pending);
 725 static void bxe_handle_rx_mode_tq(void *context, int pending);
 726 static void bxe_handle_fp_tq(void *context, int pending);
 727
 728
 729 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 730 uint32_t
 731 calc_crc32(uint8_t  *crc32_packet,
 732            uint32_t crc32_length,
 733            uint32_t crc32_seed,
 734            uint8_t  complement)
 735 {
 736    uint32_t byte         = 0;
 737    uint32_t bit          = 0;
 738    uint8_t  msb          = 0;
 739    uint32_t temp         = 0;
 740    uint32_t shft         = 0;
 741    uint8_t  current_byte = 0;
 742    uint32_t crc32_result = crc32_seed;
 743    const uint32_t CRC32_POLY = 0x1edc6f41;
 744
 745    if ((crc32_packet == NULL) ||
 746        (crc32_length == 0) ||
 747        ((crc32_length % 8) != 0))
 748     {
 749         return (crc32_result);
 750     }
 751
 752     for (byte = 0; byte < crc32_length; byte = byte + 1)
 753     {
 754         current_byte = crc32_packet[byte];
 755         for (bit = 0; bit < 8; bit = bit + 1)
 756         {
 757             /* msb = crc32_result[31]; */
 758             msb = (uint8_t)(crc32_result >> 31);
 759
 760             crc32_result = crc32_result << 1;
 761
 762             /* it (msb != current_byte[bit]) */
 763             if (msb != (0x1 & (current_byte >> bit)))
 764             {
 765                 crc32_result = crc32_result ^ CRC32_POLY;
 766                 /* crc32_result[0] = 1 */
 767                 crc32_result |= 1;
 768             }
 769         }
 770     }
 771
 772     /* Last step is to:
 773      * 1. "mirror" every bit
 774      * 2. swap the 4 bytes
 775      * 3. complement each bit
 776      */
 777
 778     /* Mirror */
 779     temp = crc32_result;
 780     shft = sizeof(crc32_result) * 8 - 1;
 781
 782     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 783     {
 784         temp <<= 1;
 785         temp |= crc32_result & 1;
 786         shft-- ;
 787     }
 788
 789     /* temp[31-bit] = crc32_result[bit] */
 790     temp <<= shft;
 791
 792     /* Swap */
 793     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 794     {
 795         uint32_t t0, t1, t2, t3;
 796         t0 = (0x000000ff & (temp >> 24));
 797         t1 = (0x0000ff00 & (temp >> 8));
 798         t2 = (0x00ff0000 & (temp << 8));
 799         t3 = (0xff000000 & (temp << 24));
 800         crc32_result = t0 | t1 | t2 | t3;
 801     }
 802
 803     /* Complement */
 804     if (complement)
 805     {
 806         crc32_result = ~crc32_result;
 807     }
 808
 809     return (crc32_result);
 810 }
 811
 812 int
 813 bxe_test_bit(int                    nr,
 814              volatile unsigned long *addr)
 815 {
 816     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 817 }
 818
 819 void
 820 bxe_set_bit(unsigned int           nr,
 821             volatile unsigned long *addr)
 822 {
 823     atomic_set_acq_long(addr, (1 << nr));
 824 }
 825
 826 void
 827 bxe_clear_bit(int                    nr,
 828               volatile unsigned long *addr)
 829 {
 830     atomic_clear_acq_long(addr, (1 << nr));
 831 }
 832
 833 int
 834 bxe_test_and_set_bit(int                    nr,
 835                        volatile unsigned long *addr)
 836 {
 837     unsigned long x;
 838     nr = (1 << nr);
 839     do {
 840         x = *addr;
 841     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 842     // if (x & nr) bit_was_set; else bit_was_not_set;
 843     return (x & nr);
 844 }
 845
 846 int
 847 bxe_test_and_clear_bit(int                    nr,
 848                        volatile unsigned long *addr)
 849 {
 850     unsigned long x;
 851     nr = (1 << nr);
 852     do {
 853         x = *addr;
 854     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 855     // if (x & nr) bit_was_set; else bit_was_not_set;
 856     return (x & nr);
 857 }
 858
 859 int
 860 bxe_cmpxchg(volatile int *addr,
 861             int          old,
 862             int          new)
 863 {
 864     int x;
 865     do {
 866         x = *addr;
 867     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 868     return (x);
 869 }
 870
 871 /*
 872  * Get DMA memory from the OS.
 873  *
 874  * Validates that the OS has provided DMA buffers in response to a
 875  * bus_dmamap_load call and saves the physical address of those buffers.
 876  * When the callback is used the OS will return 0 for the mapping function
 877  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 878  * failures back to the caller.
 879  *
 880  * Returns:
 881  *   Nothing.
 882  */
 883 static void
 884 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 885 {
 886     struct bxe_dma *dma = arg;
 887
 888     if (error) {
 889         dma->paddr = 0;
 890         dma->nseg  = 0;
 891         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 892     } else {
 893         dma->paddr = segs->ds_addr;
 894         dma->nseg  = nseg;
 895 #if 0
 896         BLOGD(dma->sc, DBG_LOAD,
 897               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 898               dma->msg, dma->vaddr, (void *)dma->paddr,
 899               dma->nseg, dma->size);
 900 #endif
 901     }
 902 }
 903
 904 /*
 905  * Allocate a block of memory and map it for DMA. No partial completions
 906  * allowed and release any resources acquired if we can't acquire all
 907  * resources.
 908  *
 909  * Returns:
 910  *   0 = Success, !0 = Failure
 911  */
 912 int
 913 bxe_dma_alloc(struct bxe_softc *sc,
 914               bus_size_t       size,
 915               struct bxe_dma   *dma,
 916               const char       *msg)
 917 {
 918     int rc;
 919
 920     if (dma->size > 0) {
 921         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 922               (unsigned long)dma->size);
 923         return (1);
 924     }
 925
 926     memset(dma, 0, sizeof(*dma)); /* sanity */
 927     dma->sc   = sc;
 928     dma->size = size;
 929     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 930
 931     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 932                             BCM_PAGE_SIZE,      /* alignment */
 933                             0,                  /* boundary limit */
 934                             BUS_SPACE_MAXADDR,  /* restricted low */
 935                             BUS_SPACE_MAXADDR,  /* restricted hi */
 936                             NULL,               /* addr filter() */
 937                             NULL,               /* addr filter() arg */
 938                             size,               /* max map size */
 939                             1,                  /* num discontinuous */
 940                             size,               /* max seg size */
 941                             BUS_DMA_ALLOCNOW,   /* flags */
 942                             NULL,               /* lock() */
 943                             NULL,               /* lock() arg */
 944                             &dma->tag);         /* returned dma tag */
 945     if (rc != 0) {
 946         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 947         memset(dma, 0, sizeof(*dma));
 948         return (1);
 949     }
 950
 951     rc = bus_dmamem_alloc(dma->tag,
 952                           (void **)&dma->vaddr,
 953                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 954                           &dma->map);
 955     if (rc != 0) {
 956         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 957         bus_dma_tag_destroy(dma->tag);
 958         memset(dma, 0, sizeof(*dma));
 959         return (1);
 960     }
 961
 962     rc = bus_dmamap_load(dma->tag,
 963                          dma->map,
 964                          dma->vaddr,
 965                          size,
 966                          bxe_dma_map_addr, /* BLOGD in here */
 967                          dma,
 968                          BUS_DMA_NOWAIT);
 969     if (rc != 0) {
 970         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 971         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 972         bus_dma_tag_destroy(dma->tag);
 973         memset(dma, 0, sizeof(*dma));
 974         return (1);
 975     }
 976
 977     return (0);
 978 }
 979
 980 void
 981 bxe_dma_free(struct bxe_softc *sc,
 982              struct bxe_dma   *dma)
 983 {
 984     if (dma->size > 0) {
 985 #if 0
 986         BLOGD(sc, DBG_LOAD,
 987               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 988               dma->msg, dma->vaddr, (void *)dma->paddr,
 989               dma->nseg, dma->size);
 990 #endif
 991
 992         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
 993
 994         bus_dmamap_sync(dma->tag, dma->map,
 995                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
 996         bus_dmamap_unload(dma->tag, dma->map);
 997         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 998         bus_dma_tag_destroy(dma->tag);
 999     }
1000
1001     memset(dma, 0, sizeof(*dma));
1002 }
1003
1004 /*
1005  * These indirect read and write routines are only during init.
1006  * The locking is handled by the MCP.
1007  */
1008
1009 void
1010 bxe_reg_wr_ind(struct bxe_softc *sc,
1011                uint32_t         addr,
1012                uint32_t         val)
1013 {
1014     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1015     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
1016     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1017 }
1018
1019 uint32_t
1020 bxe_reg_rd_ind(struct bxe_softc *sc,
1021                uint32_t         addr)
1022 {
1023     uint32_t val;
1024
1025     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1026     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
1027     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1028
1029     return (val);
1030 }
1031
1032 #if 0
1033 void bxe_dp_dmae(struct bxe_softc *sc, struct dmae_command *dmae, int msglvl)
1034 {
1035     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
1036
1037     switch (dmae->opcode & DMAE_COMMAND_DST) {
1038     case DMAE_CMD_DST_PCI:
1039         if (src_type == DMAE_CMD_SRC_PCI)
1040             DP(msglvl, "DMAE: opcode 0x%08x\n"
1041                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
1042                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1043                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1044                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1045                dmae->comp_addr_hi, dmae->comp_addr_lo,
1046                dmae->comp_val);
1047         else
1048             DP(msglvl, "DMAE: opcode 0x%08x\n"
1049                "src [%08x], len [%d*4], dst [%x:%08x]\n"
1050                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1051                dmae->opcode, dmae->src_addr_lo >> 2,
1052                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1053                dmae->comp_addr_hi, dmae->comp_addr_lo,
1054                dmae->comp_val);
1055         break;
1056     case DMAE_CMD_DST_GRC:
1057         if (src_type == DMAE_CMD_SRC_PCI)
1058             DP(msglvl, "DMAE: opcode 0x%08x\n"
1059                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
1060                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1061                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1062                dmae->len, dmae->dst_addr_lo >> 2,
1063                dmae->comp_addr_hi, dmae->comp_addr_lo,
1064                dmae->comp_val);
1065         else
1066             DP(msglvl, "DMAE: opcode 0x%08x\n"
1067                "src [%08x], len [%d*4], dst [%08x]\n"
1068                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1069                dmae->opcode, dmae->src_addr_lo >> 2,
1070                dmae->len, dmae->dst_addr_lo >> 2,
1071                dmae->comp_addr_hi, dmae->comp_addr_lo,
1072                dmae->comp_val);
1073         break;
1074     default:
1075         if (src_type == DMAE_CMD_SRC_PCI)
1076             DP(msglvl, "DMAE: opcode 0x%08x\n"
1077                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
1078                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1079                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1080                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1081                dmae->comp_val);
1082         else
1083             DP(msglvl, "DMAE: opcode 0x%08x\n"
1084                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1085                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1086                dmae->opcode, dmae->src_addr_lo >> 2,
1087                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1088                dmae->comp_val);
1089         break;
1090     }
1091
1092 }
1093 #endif
1094
1095 static int
1096 bxe_acquire_hw_lock(struct bxe_softc *sc,
1097                     uint32_t         resource)
1098 {
1099     uint32_t lock_status;
1100     uint32_t resource_bit = (1 << resource);
1101     int func = SC_FUNC(sc);
1102     uint32_t hw_lock_control_reg;
1103     int cnt;
1104
1105     /* validate the resource is within range */
1106     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1107         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1108         return (-1);
1109     }
1110
1111     if (func <= 5) {
1112         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1113     } else {
1114         hw_lock_control_reg =
1115                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1116     }
1117
1118     /* validate the resource is not already taken */
1119     lock_status = REG_RD(sc, hw_lock_control_reg);
1120     if (lock_status & resource_bit) {
1121         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1122               lock_status, resource_bit);
1123         return (-1);
1124     }
1125
1126     /* try every 5ms for 5 seconds */
1127     for (cnt = 0; cnt < 1000; cnt++) {
1128         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1129         lock_status = REG_RD(sc, hw_lock_control_reg);
1130         if (lock_status & resource_bit) {
1131             return (0);
1132         }
1133         DELAY(5000);
1134     }
1135
1136     BLOGE(sc, "Resource lock timeout!\n");
1137     return (-1);
1138 }
1139
1140 static int
1141 bxe_release_hw_lock(struct bxe_softc *sc,
1142                     uint32_t         resource)
1143 {
1144     uint32_t lock_status;
1145     uint32_t resource_bit = (1 << resource);
1146     int func = SC_FUNC(sc);
1147     uint32_t hw_lock_control_reg;
1148
1149     /* validate the resource is within range */
1150     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1151         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1152         return (-1);
1153     }
1154
1155     if (func <= 5) {
1156         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1157     } else {
1158         hw_lock_control_reg =
1159                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1160     }
1161
1162     /* validate the resource is currently taken */
1163     lock_status = REG_RD(sc, hw_lock_control_reg);
1164     if (!(lock_status & resource_bit)) {
1165         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1166               lock_status, resource_bit);
1167         return (-1);
1168     }
1169
1170     REG_WR(sc, hw_lock_control_reg, resource_bit);
1171     return (0);
1172 }
1173
1174 /*
1175  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1176  * had we done things the other way around, if two pfs from the same port
1177  * would attempt to access nvram at the same time, we could run into a
1178  * scenario such as:
1179  * pf A takes the port lock.
1180  * pf B succeeds in taking the same lock since they are from the same port.
1181  * pf A takes the per pf misc lock. Performs eeprom access.
1182  * pf A finishes. Unlocks the per pf misc lock.
1183  * Pf B takes the lock and proceeds to perform it's own access.
1184  * pf A unlocks the per port lock, while pf B is still working (!).
1185  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1186  * access corrupted by pf B).*
1187  */
1188 static int
1189 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1190 {
1191     int port = SC_PORT(sc);
1192     int count, i;
1193     uint32_t val = 0;
1194
1195     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1196     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1197
1198     /* adjust timeout for emulation/FPGA */
1199     count = NVRAM_TIMEOUT_COUNT;
1200     if (CHIP_REV_IS_SLOW(sc)) {
1201         count *= 100;
1202     }
1203
1204     /* request access to nvram interface */
1205     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1206            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1207
1208     for (i = 0; i < count*10; i++) {
1209         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1210         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1211             break;
1212         }
1213
1214         DELAY(5);
1215     }
1216
1217     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1218         BLOGE(sc, "Cannot get access to nvram interface\n");
1219         return (-1);
1220     }
1221
1222     return (0);
1223 }
1224
1225 static int
1226 bxe_release_nvram_lock(struct bxe_softc *sc)
1227 {
1228     int port = SC_PORT(sc);
1229     int count, i;
1230     uint32_t val = 0;
1231
1232     /* adjust timeout for emulation/FPGA */
1233     count = NVRAM_TIMEOUT_COUNT;
1234     if (CHIP_REV_IS_SLOW(sc)) {
1235         count *= 100;
1236     }
1237
1238     /* relinquish nvram interface */
1239     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1240            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1241
1242     for (i = 0; i < count*10; i++) {
1243         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1244         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1245             break;
1246         }
1247
1248         DELAY(5);
1249     }
1250
1251     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1252         BLOGE(sc, "Cannot free access to nvram interface\n");
1253         return (-1);
1254     }
1255
1256     /* release HW lock: protect against other PFs in PF Direct Assignment */
1257     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1258
1259     return (0);
1260 }
1261
1262 static void
1263 bxe_enable_nvram_access(struct bxe_softc *sc)
1264 {
1265     uint32_t val;
1266
1267     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1268
1269     /* enable both bits, even on read */
1270     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1271            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1272 }
1273
1274 static void
1275 bxe_disable_nvram_access(struct bxe_softc *sc)
1276 {
1277     uint32_t val;
1278
1279     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1280
1281     /* disable both bits, even after read */
1282     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1283            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1284                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1285 }
1286
1287 static int
1288 bxe_nvram_read_dword(struct bxe_softc *sc,
1289                      uint32_t         offset,
1290                      uint32_t         *ret_val,
1291                      uint32_t         cmd_flags)
1292 {
1293     int count, i, rc;
1294     uint32_t val;
1295
1296     /* build the command word */
1297     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1298
1299     /* need to clear DONE bit separately */
1300     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1301
1302     /* address of the NVRAM to read from */
1303     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1304            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1305
1306     /* issue a read command */
1307     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1308
1309     /* adjust timeout for emulation/FPGA */
1310     count = NVRAM_TIMEOUT_COUNT;
1311     if (CHIP_REV_IS_SLOW(sc)) {
1312         count *= 100;
1313     }
1314
1315     /* wait for completion */
1316     *ret_val = 0;
1317     rc = -1;
1318     for (i = 0; i < count; i++) {
1319         DELAY(5);
1320         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1321
1322         if (val & MCPR_NVM_COMMAND_DONE) {
1323             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1324             /* we read nvram data in cpu order
1325              * but ethtool sees it as an array of bytes
1326              * converting to big-endian will do the work
1327              */
1328             *ret_val = htobe32(val);
1329             rc = 0;
1330             break;
1331         }
1332     }
1333
1334     if (rc == -1) {
1335         BLOGE(sc, "nvram read timeout expired\n");
1336     }
1337
1338     return (rc);
1339 }
1340
1341 static int
1342 bxe_nvram_read(struct bxe_softc *sc,
1343                uint32_t         offset,
1344                uint8_t          *ret_buf,
1345                int              buf_size)
1346 {
1347     uint32_t cmd_flags;
1348     uint32_t val;
1349     int rc;
1350
1351     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1352         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1353               offset, buf_size);
1354         return (-1);
1355     }
1356
1357     if ((offset + buf_size) > sc->devinfo.flash_size) {
1358         BLOGE(sc, "Invalid parameter, "
1359                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1360               offset, buf_size, sc->devinfo.flash_size);
1361         return (-1);
1362     }
1363
1364     /* request access to nvram interface */
1365     rc = bxe_acquire_nvram_lock(sc);
1366     if (rc) {
1367         return (rc);
1368     }
1369
1370     /* enable access to nvram interface */
1371     bxe_enable_nvram_access(sc);
1372
1373     /* read the first word(s) */
1374     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1375     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1376         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1377         memcpy(ret_buf, &val, 4);
1378
1379         /* advance to the next dword */
1380         offset += sizeof(uint32_t);
1381         ret_buf += sizeof(uint32_t);
1382         buf_size -= sizeof(uint32_t);
1383         cmd_flags = 0;
1384     }
1385
1386     if (rc == 0) {
1387         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1388         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1389         memcpy(ret_buf, &val, 4);
1390     }
1391
1392     /* disable access to nvram interface */
1393     bxe_disable_nvram_access(sc);
1394     bxe_release_nvram_lock(sc);
1395
1396     return (rc);
1397 }
1398
1399 static int
1400 bxe_nvram_write_dword(struct bxe_softc *sc,
1401                       uint32_t         offset,
1402                       uint32_t         val,
1403                       uint32_t         cmd_flags)
1404 {
1405     int count, i, rc;
1406
1407     /* build the command word */
1408     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1409
1410     /* need to clear DONE bit separately */
1411     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1412
1413     /* write the data */
1414     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1415
1416     /* address of the NVRAM to write to */
1417     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1418            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1419
1420     /* issue the write command */
1421     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1422
1423     /* adjust timeout for emulation/FPGA */
1424     count = NVRAM_TIMEOUT_COUNT;
1425     if (CHIP_REV_IS_SLOW(sc)) {
1426         count *= 100;
1427     }
1428
1429     /* wait for completion */
1430     rc = -1;
1431     for (i = 0; i < count; i++) {
1432         DELAY(5);
1433         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1434         if (val & MCPR_NVM_COMMAND_DONE) {
1435             rc = 0;
1436             break;
1437         }
1438     }
1439
1440     if (rc == -1) {
1441         BLOGE(sc, "nvram write timeout expired\n");
1442     }
1443
1444     return (rc);
1445 }
1446
1447 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1448
1449 static int
1450 bxe_nvram_write1(struct bxe_softc *sc,
1451                  uint32_t         offset,
1452                  uint8_t          *data_buf,
1453                  int              buf_size)
1454 {
1455     uint32_t cmd_flags;
1456     uint32_t align_offset;
1457     uint32_t val;
1458     int rc;
1459
1460     if ((offset + buf_size) > sc->devinfo.flash_size) {
1461         BLOGE(sc, "Invalid parameter, "
1462                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1463               offset, buf_size, sc->devinfo.flash_size);
1464         return (-1);
1465     }
1466
1467     /* request access to nvram interface */
1468     rc = bxe_acquire_nvram_lock(sc);
1469     if (rc) {
1470         return (rc);
1471     }
1472
1473     /* enable access to nvram interface */
1474     bxe_enable_nvram_access(sc);
1475
1476     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1477     align_offset = (offset & ~0x03);
1478     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1479
1480     if (rc == 0) {
1481         val &= ~(0xff << BYTE_OFFSET(offset));
1482         val |= (*data_buf << BYTE_OFFSET(offset));
1483
1484         /* nvram data is returned as an array of bytes
1485          * convert it back to cpu order
1486          */
1487         val = be32toh(val);
1488
1489         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1490     }
1491
1492     /* disable access to nvram interface */
1493     bxe_disable_nvram_access(sc);
1494     bxe_release_nvram_lock(sc);
1495
1496     return (rc);
1497 }
1498
1499 static int
1500 bxe_nvram_write(struct bxe_softc *sc,
1501                 uint32_t         offset,
1502                 uint8_t          *data_buf,
1503                 int              buf_size)
1504 {
1505     uint32_t cmd_flags;
1506     uint32_t val;
1507     uint32_t written_so_far;
1508     int rc;
1509
1510     if (buf_size == 1) {
1511         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1512     }
1513
1514     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1515         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1516               offset, buf_size);
1517         return (-1);
1518     }
1519
1520     if (buf_size == 0) {
1521         return (0); /* nothing to do */
1522     }
1523
1524     if ((offset + buf_size) > sc->devinfo.flash_size) {
1525         BLOGE(sc, "Invalid parameter, "
1526                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1527               offset, buf_size, sc->devinfo.flash_size);
1528         return (-1);
1529     }
1530
1531     /* request access to nvram interface */
1532     rc = bxe_acquire_nvram_lock(sc);
1533     if (rc) {
1534         return (rc);
1535     }
1536
1537     /* enable access to nvram interface */
1538     bxe_enable_nvram_access(sc);
1539
1540     written_so_far = 0;
1541     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1542     while ((written_so_far < buf_size) && (rc == 0)) {
1543         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1544             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1545         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1546             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1547         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1548             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1549         }
1550
1551         memcpy(&val, data_buf, 4);
1552
1553         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1554
1555         /* advance to the next dword */
1556         offset += sizeof(uint32_t);
1557         data_buf += sizeof(uint32_t);
1558         written_so_far += sizeof(uint32_t);
1559         cmd_flags = 0;
1560     }
1561
1562     /* disable access to nvram interface */
1563     bxe_disable_nvram_access(sc);
1564     bxe_release_nvram_lock(sc);
1565
1566     return (rc);
1567 }
1568
1569 /* copy command into DMAE command memory and set DMAE command Go */
1570 void
1571 bxe_post_dmae(struct bxe_softc    *sc,
1572               struct dmae_command *dmae,
1573               int                 idx)
1574 {
1575     uint32_t cmd_offset;
1576     int i;
1577
1578     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1579     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1580         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1581     }
1582
1583     REG_WR(sc, dmae_reg_go_c[idx], 1);
1584 }
1585
1586 uint32_t
1587 bxe_dmae_opcode_add_comp(uint32_t opcode,
1588                          uint8_t  comp_type)
1589 {
1590     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1591                       DMAE_COMMAND_C_TYPE_ENABLE));
1592 }
1593
1594 uint32_t
1595 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1596 {
1597     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1598 }
1599
1600 uint32_t
1601 bxe_dmae_opcode(struct bxe_softc *sc,
1602                 uint8_t          src_type,
1603                 uint8_t          dst_type,
1604                 uint8_t          with_comp,
1605                 uint8_t          comp_type)
1606 {
1607     uint32_t opcode = 0;
1608
1609     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1610                (dst_type << DMAE_COMMAND_DST_SHIFT));
1611
1612     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1613
1614     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1615
1616     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1617                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1618
1619     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1620
1621 #ifdef __BIG_ENDIAN
1622     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1623 #else
1624     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1625 #endif
1626
1627     if (with_comp) {
1628         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1629     }
1630
1631     return (opcode);
1632 }
1633
1634 static void
1635 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1636                         struct dmae_command *dmae,
1637                         uint8_t             src_type,
1638                         uint8_t             dst_type)
1639 {
1640     memset(dmae, 0, sizeof(struct dmae_command));
1641
1642     /* set the opcode */
1643     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1644                                    TRUE, DMAE_COMP_PCI);
1645
1646     /* fill in the completion parameters */
1647     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1648     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1649     dmae->comp_val     = DMAE_COMP_VAL;
1650 }
1651
1652 /* issue a DMAE command over the init channel and wait for completion */
1653 static int
1654 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1655                          struct dmae_command *dmae)
1656 {
1657     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1658     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1659
1660     BXE_DMAE_LOCK(sc);
1661
1662     /* reset completion */
1663     *wb_comp = 0;
1664
1665     /* post the command on the channel used for initializations */
1666     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1667
1668     /* wait for completion */
1669     DELAY(5);
1670
1671     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1672         if (!timeout ||
1673             (sc->recovery_state != BXE_RECOVERY_DONE &&
1674              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1675             BLOGE(sc, "DMAE timeout!\n");
1676             BXE_DMAE_UNLOCK(sc);
1677             return (DMAE_TIMEOUT);
1678         }
1679
1680         timeout--;
1681         DELAY(50);
1682     }
1683
1684     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1685         BLOGE(sc, "DMAE PCI error!\n");
1686         BXE_DMAE_UNLOCK(sc);
1687         return (DMAE_PCI_ERROR);
1688     }
1689
1690     BXE_DMAE_UNLOCK(sc);
1691     return (0);
1692 }
1693
1694 void
1695 bxe_read_dmae(struct bxe_softc *sc,
1696               uint32_t         src_addr,
1697               uint32_t         len32)
1698 {
1699     struct dmae_command dmae;
1700     uint32_t *data;
1701     int i, rc;
1702
1703     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1704
1705     if (!sc->dmae_ready) {
1706         data = BXE_SP(sc, wb_data[0]);
1707
1708         for (i = 0; i < len32; i++) {
1709             data[i] = (CHIP_IS_E1(sc)) ?
1710                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1711                           REG_RD(sc, (src_addr + (i * 4)));
1712         }
1713
1714         return;
1715     }
1716
1717     /* set opcode and fixed command fields */
1718     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1719
1720     /* fill in addresses and len */
1721     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1722     dmae.src_addr_hi = 0;
1723     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1724     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1725     dmae.len         = len32;
1726
1727     /* issue the command and wait for completion */
1728     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1729         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1730     };
1731 }
1732
1733 void
1734 bxe_write_dmae(struct bxe_softc *sc,
1735                bus_addr_t       dma_addr,
1736                uint32_t         dst_addr,
1737                uint32_t         len32)
1738 {
1739     struct dmae_command dmae;
1740     int rc;
1741
1742     if (!sc->dmae_ready) {
1743         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1744
1745         if (CHIP_IS_E1(sc)) {
1746             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1747         } else {
1748             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1749         }
1750
1751         return;
1752     }
1753
1754     /* set opcode and fixed command fields */
1755     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1756
1757     /* fill in addresses and len */
1758     dmae.src_addr_lo = U64_LO(dma_addr);
1759     dmae.src_addr_hi = U64_HI(dma_addr);
1760     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1761     dmae.dst_addr_hi = 0;
1762     dmae.len         = len32;
1763
1764     /* issue the command and wait for completion */
1765     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1766         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1767     }
1768 }
1769
1770 void
1771 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1772                         bus_addr_t       phys_addr,
1773                         uint32_t         addr,
1774                         uint32_t         len)
1775 {
1776     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1777     int offset = 0;
1778
1779     while (len > dmae_wr_max) {
1780         bxe_write_dmae(sc,
1781                        (phys_addr + offset), /* src DMA address */
1782                        (addr + offset),      /* dst GRC address */
1783                        dmae_wr_max);
1784         offset += (dmae_wr_max * 4);
1785         len -= dmae_wr_max;
1786     }
1787
1788     bxe_write_dmae(sc,
1789                    (phys_addr + offset), /* src DMA address */
1790                    (addr + offset),      /* dst GRC address */
1791                    len);
1792 }
1793
1794 void
1795 bxe_set_ctx_validation(struct bxe_softc   *sc,
1796                        struct eth_context *cxt,
1797                        uint32_t           cid)
1798 {
1799     /* ustorm cxt validation */
1800     cxt->ustorm_ag_context.cdu_usage =
1801         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1802             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1803     /* xcontext validation */
1804     cxt->xstorm_ag_context.cdu_reserved =
1805         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1806             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1807 }
1808
1809 static void
1810 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1811                             uint8_t          port,
1812                             uint8_t          fw_sb_id,
1813                             uint8_t          sb_index,
1814                             uint8_t          ticks)
1815 {
1816     uint32_t addr =
1817         (BAR_CSTRORM_INTMEM +
1818          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1819
1820     REG_WR8(sc, addr, ticks);
1821
1822     BLOGD(sc, DBG_LOAD,
1823           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1824           port, fw_sb_id, sb_index, ticks);
1825 }
1826
1827 static void
1828 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1829                             uint8_t          port,
1830                             uint16_t         fw_sb_id,
1831                             uint8_t          sb_index,
1832                             uint8_t          disable)
1833 {
1834     uint32_t enable_flag =
1835         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1836     uint32_t addr =
1837         (BAR_CSTRORM_INTMEM +
1838          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1839     uint8_t flags;
1840
1841     /* clear and set */
1842     flags = REG_RD8(sc, addr);
1843     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1844     flags |= enable_flag;
1845     REG_WR8(sc, addr, flags);
1846
1847     BLOGD(sc, DBG_LOAD,
1848           "port %d fw_sb_id %d sb_index %d disable %d\n",
1849           port, fw_sb_id, sb_index, disable);
1850 }
1851
1852 void
1853 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1854                              uint8_t          fw_sb_id,
1855                              uint8_t          sb_index,
1856                              uint8_t          disable,
1857                              uint16_t         usec)
1858 {
1859     int port = SC_PORT(sc);
1860     uint8_t ticks = (usec / 4); /* XXX ??? */
1861
1862     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1863
1864     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1865     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1866 }
1867
1868 void
1869 elink_cb_udelay(struct bxe_softc *sc,
1870                 uint32_t         usecs)
1871 {
1872     DELAY(usecs);
1873 }
1874
1875 uint32_t
1876 elink_cb_reg_read(struct bxe_softc *sc,
1877                   uint32_t         reg_addr)
1878 {
1879     return (REG_RD(sc, reg_addr));
1880 }
1881
1882 void
1883 elink_cb_reg_write(struct bxe_softc *sc,
1884                    uint32_t         reg_addr,
1885                    uint32_t         val)
1886 {
1887     REG_WR(sc, reg_addr, val);
1888 }
1889
1890 void
1891 elink_cb_reg_wb_write(struct bxe_softc *sc,
1892                       uint32_t         offset,
1893                       uint32_t         *wb_write,
1894                       uint16_t         len)
1895 {
1896     REG_WR_DMAE(sc, offset, wb_write, len);
1897 }
1898
1899 void
1900 elink_cb_reg_wb_read(struct bxe_softc *sc,
1901                      uint32_t         offset,
1902                      uint32_t         *wb_write,
1903                      uint16_t         len)
1904 {
1905     REG_RD_DMAE(sc, offset, wb_write, len);
1906 }
1907
1908 uint8_t
1909 elink_cb_path_id(struct bxe_softc *sc)
1910 {
1911     return (SC_PATH(sc));
1912 }
1913
1914 void
1915 elink_cb_event_log(struct bxe_softc     *sc,
1916                    const elink_log_id_t elink_log_id,
1917                    ...)
1918 {
1919     /* XXX */
1920 #if 0
1921     //va_list ap;
1922     va_start(ap, elink_log_id);
1923     _XXX_(sc, lm_log_id, ap);
1924     va_end(ap);
1925 #endif
1926     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1927 }
1928
1929 static int
1930 bxe_set_spio(struct bxe_softc *sc,
1931              int              spio,
1932              uint32_t         mode)
1933 {
1934     uint32_t spio_reg;
1935
1936     /* Only 2 SPIOs are configurable */
1937     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1938         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1939         return (-1);
1940     }
1941
1942     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1943
1944     /* read SPIO and mask except the float bits */
1945     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1946
1947     switch (mode) {
1948     case MISC_SPIO_OUTPUT_LOW:
1949         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1950         /* clear FLOAT and set CLR */
1951         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1952         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1953         break;
1954
1955     case MISC_SPIO_OUTPUT_HIGH:
1956         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1957         /* clear FLOAT and set SET */
1958         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1959         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1960         break;
1961
1962     case MISC_SPIO_INPUT_HI_Z:
1963         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1964         /* set FLOAT */
1965         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1966         break;
1967
1968     default:
1969         break;
1970     }
1971
1972     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1973     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1974
1975     return (0);
1976 }
1977
1978 static int
1979 bxe_gpio_read(struct bxe_softc *sc,
1980               int              gpio_num,
1981               uint8_t          port)
1982 {
1983     /* The GPIO should be swapped if swap register is set and active */
1984     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
1985                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
1986     int gpio_shift = (gpio_num +
1987                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
1988     uint32_t gpio_mask = (1 << gpio_shift);
1989     uint32_t gpio_reg;
1990
1991     if (gpio_num > MISC_REGISTERS_GPIO_3) {
1992         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
1993         return (-1);
1994     }
1995
1996     /* read GPIO value */
1997     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
1998
1999     /* get the requested pin value */
2000     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
2001 }
2002
2003 static int
2004 bxe_gpio_write(struct bxe_softc *sc,
2005                int              gpio_num,
2006                uint32_t         mode,
2007                uint8_t          port)
2008 {
2009     /* The GPIO should be swapped if swap register is set and active */
2010     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2011                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2012     int gpio_shift = (gpio_num +
2013                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2014     uint32_t gpio_mask = (1 << gpio_shift);
2015     uint32_t gpio_reg;
2016
2017     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2018         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2019         return (-1);
2020     }
2021
2022     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2023
2024     /* read GPIO and mask except the float bits */
2025     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
2026
2027     switch (mode) {
2028     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2029         BLOGD(sc, DBG_PHY,
2030               "Set GPIO %d (shift %d) -> output low\n",
2031               gpio_num, gpio_shift);
2032         /* clear FLOAT and set CLR */
2033         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2034         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
2035         break;
2036
2037     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2038         BLOGD(sc, DBG_PHY,
2039               "Set GPIO %d (shift %d) -> output high\n",
2040               gpio_num, gpio_shift);
2041         /* clear FLOAT and set SET */
2042         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2043         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
2044         break;
2045
2046     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2047         BLOGD(sc, DBG_PHY,
2048               "Set GPIO %d (shift %d) -> input\n",
2049               gpio_num, gpio_shift);
2050         /* set FLOAT */
2051         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2052         break;
2053
2054     default:
2055         break;
2056     }
2057
2058     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2059     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2060
2061     return (0);
2062 }
2063
2064 static int
2065 bxe_gpio_mult_write(struct bxe_softc *sc,
2066                     uint8_t          pins,
2067                     uint32_t         mode)
2068 {
2069     uint32_t gpio_reg;
2070
2071     /* any port swapping should be handled by caller */
2072
2073     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2074
2075     /* read GPIO and mask except the float bits */
2076     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2077     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2078     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
2079     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
2080
2081     switch (mode) {
2082     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2083         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2084         /* set CLR */
2085         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2086         break;
2087
2088     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2089         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2090         /* set SET */
2091         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2092         break;
2093
2094     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2095         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2096         /* set FLOAT */
2097         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2098         break;
2099
2100     default:
2101         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2102         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2103         return (-1);
2104     }
2105
2106     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2107     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2108
2109     return (0);
2110 }
2111
2112 static int
2113 bxe_gpio_int_write(struct bxe_softc *sc,
2114                    int              gpio_num,
2115                    uint32_t         mode,
2116                    uint8_t          port)
2117 {
2118     /* The GPIO should be swapped if swap register is set and active */
2119     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2120                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2121     int gpio_shift = (gpio_num +
2122                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2123     uint32_t gpio_mask = (1 << gpio_shift);
2124     uint32_t gpio_reg;
2125
2126     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2127         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2128         return (-1);
2129     }
2130
2131     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2132
2133     /* read GPIO int */
2134     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2135
2136     switch (mode) {
2137     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2138         BLOGD(sc, DBG_PHY,
2139               "Clear GPIO INT %d (shift %d) -> output low\n",
2140               gpio_num, gpio_shift);
2141         /* clear SET and set CLR */
2142         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2143         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2144         break;
2145
2146     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2147         BLOGD(sc, DBG_PHY,
2148               "Set GPIO INT %d (shift %d) -> output high\n",
2149               gpio_num, gpio_shift);
2150         /* clear CLR and set SET */
2151         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2152         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2153         break;
2154
2155     default:
2156         break;
2157     }
2158
2159     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2160     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2161
2162     return (0);
2163 }
2164
2165 uint32_t
2166 elink_cb_gpio_read(struct bxe_softc *sc,
2167                    uint16_t         gpio_num,
2168                    uint8_t          port)
2169 {
2170     return (bxe_gpio_read(sc, gpio_num, port));
2171 }
2172
2173 uint8_t
2174 elink_cb_gpio_write(struct bxe_softc *sc,
2175                     uint16_t         gpio_num,
2176                     uint8_t          mode, /* 0=low 1=high */
2177                     uint8_t          port)
2178 {
2179     return (bxe_gpio_write(sc, gpio_num, mode, port));
2180 }
2181
2182 uint8_t
2183 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2184                          uint8_t          pins,
2185                          uint8_t          mode) /* 0=low 1=high */
2186 {
2187     return (bxe_gpio_mult_write(sc, pins, mode));
2188 }
2189
2190 uint8_t
2191 elink_cb_gpio_int_write(struct bxe_softc *sc,
2192                         uint16_t         gpio_num,
2193                         uint8_t          mode, /* 0=low 1=high */
2194                         uint8_t          port)
2195 {
2196     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2197 }
2198
2199 void
2200 elink_cb_notify_link_changed(struct bxe_softc *sc)
2201 {
2202     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2203                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2204 }
2205
2206 /* send the MCP a request, block until there is a reply */
2207 uint32_t
2208 elink_cb_fw_command(struct bxe_softc *sc,
2209                     uint32_t         command,
2210                     uint32_t         param)
2211 {
2212     int mb_idx = SC_FW_MB_IDX(sc);
2213     uint32_t seq;
2214     uint32_t rc = 0;
2215     uint32_t cnt = 1;
2216     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2217
2218     BXE_FWMB_LOCK(sc);
2219
2220     seq = ++sc->fw_seq;
2221     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2222     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2223
2224     BLOGD(sc, DBG_PHY,
2225           "wrote command 0x%08x to FW MB param 0x%08x\n",
2226           (command | seq), param);
2227
2228     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2229     do {
2230         DELAY(delay * 1000);
2231         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2232     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2233
2234     BLOGD(sc, DBG_PHY,
2235           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2236           cnt*delay, rc, seq);
2237
2238     /* is this a reply to our command? */
2239     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2240         rc &= FW_MSG_CODE_MASK;
2241     } else {
2242         /* Ruh-roh! */
2243         BLOGE(sc, "FW failed to respond!\n");
2244         // XXX bxe_fw_dump(sc);
2245         rc = 0;
2246     }
2247
2248     BXE_FWMB_UNLOCK(sc);
2249     return (rc);
2250 }
2251
2252 static uint32_t
2253 bxe_fw_command(struct bxe_softc *sc,
2254                uint32_t         command,
2255                uint32_t         param)
2256 {
2257     return (elink_cb_fw_command(sc, command, param));
2258 }
2259
2260 static void
2261 __storm_memset_dma_mapping(struct bxe_softc *sc,
2262                            uint32_t         addr,
2263                            bus_addr_t       mapping)
2264 {
2265     REG_WR(sc, addr, U64_LO(mapping));
2266     REG_WR(sc, (addr + 4), U64_HI(mapping));
2267 }
2268
2269 static void
2270 storm_memset_spq_addr(struct bxe_softc *sc,
2271                       bus_addr_t       mapping,
2272                       uint16_t         abs_fid)
2273 {
2274     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2275                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2276     __storm_memset_dma_mapping(sc, addr, mapping);
2277 }
2278
2279 static void
2280 storm_memset_vf_to_pf(struct bxe_softc *sc,
2281                       uint16_t         abs_fid,
2282                       uint16_t         pf_id)
2283 {
2284     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2285     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2286     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2287     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2288 }
2289
2290 static void
2291 storm_memset_func_en(struct bxe_softc *sc,
2292                      uint16_t         abs_fid,
2293                      uint8_t          enable)
2294 {
2295     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2296     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2297     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2298     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2299 }
2300
2301 static void
2302 storm_memset_eq_data(struct bxe_softc       *sc,
2303                      struct event_ring_data *eq_data,
2304                      uint16_t               pfid)
2305 {
2306     uint32_t addr;
2307     size_t size;
2308
2309     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2310     size = sizeof(struct event_ring_data);
2311     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2312 }
2313
2314 static void
2315 storm_memset_eq_prod(struct bxe_softc *sc,
2316                      uint16_t         eq_prod,
2317                      uint16_t         pfid)
2318 {
2319     uint32_t addr = (BAR_CSTRORM_INTMEM +
2320                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2321     REG_WR16(sc, addr, eq_prod);
2322 }
2323
2324 /*
2325  * Post a slowpath command.
2326  *
2327  * A slowpath command is used to propogate a configuration change through
2328  * the controller in a controlled manner, allowing each STORM processor and
2329  * other H/W blocks to phase in the change.  The commands sent on the
2330  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2331  * completion of the ramrod will occur in different ways.  Here's a
2332  * breakdown of ramrods and how they complete:
2333  *
2334  * RAMROD_CMD_ID_ETH_PORT_SETUP
2335  *   Used to setup the leading connection on a port.  Completes on the
2336  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2337  *
2338  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2339  *   Used to setup an additional connection on a port.  Completes on the
2340  *   RCQ of the multi-queue/RSS connection being initialized.
2341  *
2342  * RAMROD_CMD_ID_ETH_STAT_QUERY
2343  *   Used to force the storm processors to update the statistics database
2344  *   in host memory.  This ramrod is send on the leading connection CID and
2345  *   completes as an index increment of the CSTORM on the default status
2346  *   block.
2347  *
2348  * RAMROD_CMD_ID_ETH_UPDATE
2349  *   Used to update the state of the leading connection, usually to udpate
2350  *   the RSS indirection table.  Completes on the RCQ of the leading
2351  *   connection. (Not currently used under FreeBSD until OS support becomes
2352  *   available.)
2353  *
2354  * RAMROD_CMD_ID_ETH_HALT
2355  *   Used when tearing down a connection prior to driver unload.  Completes
2356  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2357  *   use this on the leading connection.
2358  *
2359  * RAMROD_CMD_ID_ETH_SET_MAC
2360  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2361  *   the RCQ of the leading connection.
2362  *
2363  * RAMROD_CMD_ID_ETH_CFC_DEL
2364  *   Used when tearing down a conneciton prior to driver unload.  Completes
2365  *   on the RCQ of the leading connection (since the current connection
2366  *   has been completely removed from controller memory).
2367  *
2368  * RAMROD_CMD_ID_ETH_PORT_DEL
2369  *   Used to tear down the leading connection prior to driver unload,
2370  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2371  *   default status block.
2372  *
2373  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2374  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2375  *   RSS connection that is being offloaded.  (Not currently used under
2376  *   FreeBSD.)
2377  *
2378  * There can only be one command pending per function.
2379  *
2380  * Returns:
2381  *   0 = Success, !0 = Failure.
2382  */
2383
2384 /* must be called under the spq lock */
2385 static inline
2386 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2387 {
2388     struct eth_spe *next_spe = sc->spq_prod_bd;
2389
2390     if (sc->spq_prod_bd == sc->spq_last_bd) {
2391         /* wrap back to the first eth_spq */
2392         sc->spq_prod_bd = sc->spq;
2393         sc->spq_prod_idx = 0;
2394     } else {
2395         sc->spq_prod_bd++;
2396         sc->spq_prod_idx++;
2397     }
2398
2399     return (next_spe);
2400 }
2401
2402 /* must be called under the spq lock */
2403 static inline
2404 void bxe_sp_prod_update(struct bxe_softc *sc)
2405 {
2406     int func = SC_FUNC(sc);
2407
2408     /*
2409      * Make sure that BD data is updated before writing the producer.
2410      * BD data is written to the memory, the producer is read from the
2411      * memory, thus we need a full memory barrier to ensure the ordering.
2412      */
2413     mb();
2414
2415     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2416              sc->spq_prod_idx);
2417
2418     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2419                       BUS_SPACE_BARRIER_WRITE);
2420 }
2421
2422 /**
2423  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2424  *
2425  * @cmd:      command to check
2426  * @cmd_type: command type
2427  */
2428 static inline
2429 int bxe_is_contextless_ramrod(int cmd,
2430                               int cmd_type)
2431 {
2432     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2433         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2434         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2435         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2436         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2437         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2438         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2439         return (TRUE);
2440     } else {
2441         return (FALSE);
2442     }
2443 }
2444
2445 /**
2446  * bxe_sp_post - place a single command on an SP ring
2447  *
2448  * @sc:         driver handle
2449  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2450  * @cid:        SW CID the command is related to
2451  * @data_hi:    command private data address (high 32 bits)
2452  * @data_lo:    command private data address (low 32 bits)
2453  * @cmd_type:   command type (e.g. NONE, ETH)
2454  *
2455  * SP data is handled as if it's always an address pair, thus data fields are
2456  * not swapped to little endian in upper functions. Instead this function swaps
2457  * data as if it's two uint32 fields.
2458  */
2459 int
2460 bxe_sp_post(struct bxe_softc *sc,
2461             int              command,
2462             int              cid,
2463             uint32_t         data_hi,
2464             uint32_t         data_lo,
2465             int              cmd_type)
2466 {
2467     struct eth_spe *spe;
2468     uint16_t type;
2469     int common;
2470
2471     common = bxe_is_contextless_ramrod(command, cmd_type);
2472
2473     BXE_SP_LOCK(sc);
2474
2475     if (common) {
2476         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2477             BLOGE(sc, "EQ ring is full!\n");
2478             BXE_SP_UNLOCK(sc);
2479             return (-1);
2480         }
2481     } else {
2482         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2483             BLOGE(sc, "SPQ ring is full!\n");
2484             BXE_SP_UNLOCK(sc);
2485             return (-1);
2486         }
2487     }
2488
2489     spe = bxe_sp_get_next(sc);
2490
2491     /* CID needs port number to be encoded int it */
2492     spe->hdr.conn_and_cmd_data =
2493         htole32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2494
2495     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2496
2497     /* TBD: Check if it works for VFs */
2498     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2499              SPE_HDR_FUNCTION_ID);
2500
2501     spe->hdr.type = htole16(type);
2502
2503     spe->data.update_data_addr.hi = htole32(data_hi);
2504     spe->data.update_data_addr.lo = htole32(data_lo);
2505
2506     /*
2507      * It's ok if the actual decrement is issued towards the memory
2508      * somewhere between the lock and unlock. Thus no more explict
2509      * memory barrier is needed.
2510      */
2511     if (common) {
2512         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2513     } else {
2514         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2515     }
2516
2517     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2518     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2519           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2520     BLOGD(sc, DBG_SP,
2521           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2522           sc->spq_prod_idx,
2523           (uint32_t)U64_HI(sc->spq_dma.paddr),
2524           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2525           command,
2526           common,
2527           HW_CID(sc, cid),
2528           data_hi,
2529           data_lo,
2530           type,
2531           atomic_load_acq_long(&sc->cq_spq_left),
2532           atomic_load_acq_long(&sc->eq_spq_left));
2533
2534     bxe_sp_prod_update(sc);
2535
2536     BXE_SP_UNLOCK(sc);
2537     return (0);
2538 }
2539
2540 /**
2541  * bxe_debug_print_ind_table - prints the indirection table configuration.
2542  *
2543  * @sc: driver hanlde
2544  * @p:  pointer to rss configuration
2545  */
2546 #if 0
2547 static void
2548 bxe_debug_print_ind_table(struct bxe_softc               *sc,
2549                           struct ecore_config_rss_params *p)
2550 {
2551     int i;
2552
2553     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2554     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2555     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2556         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2557
2558         /* Print 4 bytes in a line */
2559         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2560             (((i + 1) & 0x3) == 0)) {
2561             BLOGD(sc, DBG_LOAD, "\n");
2562             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2563         }
2564     }
2565
2566     BLOGD(sc, DBG_LOAD, "\n");
2567 }
2568 #endif
2569
2570 /*
2571  * FreeBSD Device probe function.
2572  *
2573  * Compares the device found to the driver's list of supported devices and
2574  * reports back to the bsd loader whether this is the right driver for the device.
2575  * This is the driver entry function called from the "kldload" command.
2576  *
2577  * Returns:
2578  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2579  */
2580 static int
2581 bxe_probe(device_t dev)
2582 {
2583     struct bxe_softc *sc;
2584     struct bxe_device_type *t;
2585     char *descbuf;
2586     uint16_t did, sdid, svid, vid;
2587
2588     /* Find our device structure */
2589     sc = device_get_softc(dev);
2590     sc->dev = dev;
2591     t = bxe_devs;
2592
2593     /* Get the data for the device to be probed. */
2594     vid  = pci_get_vendor(dev);
2595     did  = pci_get_device(dev);
2596     svid = pci_get_subvendor(dev);
2597     sdid = pci_get_subdevice(dev);
2598
2599     BLOGD(sc, DBG_LOAD,
2600           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2601           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2602
2603     /* Look through the list of known devices for a match. */
2604     while (t->bxe_name != NULL) {
2605         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2606             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2607             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2608             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2609             if (descbuf == NULL)
2610                 return (ENOMEM);
2611
2612             /* Print out the device identity. */
2613             snprintf(descbuf, BXE_DEVDESC_MAX,
2614                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2615                      (((pci_read_config(dev, PCIR_REVID, 4) &
2616                         0xf0) >> 4) + 'A'),
2617                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2618                      BXE_DRIVER_VERSION);
2619
2620             device_set_desc_copy(dev, descbuf);
2621             free(descbuf, M_TEMP);
2622             return (BUS_PROBE_DEFAULT);
2623         }
2624         t++;
2625     }
2626
2627     return (ENXIO);
2628 }
2629
2630 static void
2631 bxe_init_mutexes(struct bxe_softc *sc)
2632 {
2633 #ifdef BXE_CORE_LOCK_SX
2634     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2635              "bxe%d_core_lock", sc->unit);
2636     sx_init(&sc->core_sx, sc->core_sx_name);
2637 #else
2638     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2639              "bxe%d_core_lock", sc->unit);
2640     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2641 #endif
2642
2643     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2644              "bxe%d_sp_lock", sc->unit);
2645     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2646
2647     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2648              "bxe%d_dmae_lock", sc->unit);
2649     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2650
2651     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2652              "bxe%d_phy_lock", sc->unit);
2653     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2654
2655     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2656              "bxe%d_fwmb_lock", sc->unit);
2657     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2658
2659     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2660              "bxe%d_print_lock", sc->unit);
2661     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2662
2663     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2664              "bxe%d_stats_lock", sc->unit);
2665     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2666
2667     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2668              "bxe%d_mcast_lock", sc->unit);
2669     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2670 }
2671
2672 static void
2673 bxe_release_mutexes(struct bxe_softc *sc)
2674 {
2675 #ifdef BXE_CORE_LOCK_SX
2676     sx_destroy(&sc->core_sx);
2677 #else
2678     if (mtx_initialized(&sc->core_mtx)) {
2679         mtx_destroy(&sc->core_mtx);
2680     }
2681 #endif
2682
2683     if (mtx_initialized(&sc->sp_mtx)) {
2684         mtx_destroy(&sc->sp_mtx);
2685     }
2686
2687     if (mtx_initialized(&sc->dmae_mtx)) {
2688         mtx_destroy(&sc->dmae_mtx);
2689     }
2690
2691     if (mtx_initialized(&sc->port.phy_mtx)) {
2692         mtx_destroy(&sc->port.phy_mtx);
2693     }
2694
2695     if (mtx_initialized(&sc->fwmb_mtx)) {
2696         mtx_destroy(&sc->fwmb_mtx);
2697     }
2698
2699     if (mtx_initialized(&sc->print_mtx)) {
2700         mtx_destroy(&sc->print_mtx);
2701     }
2702
2703     if (mtx_initialized(&sc->stats_mtx)) {
2704         mtx_destroy(&sc->stats_mtx);
2705     }
2706
2707     if (mtx_initialized(&sc->mcast_mtx)) {
2708         mtx_destroy(&sc->mcast_mtx);
2709     }
2710 }
2711
2712 static void
2713 bxe_tx_disable(struct bxe_softc* sc)
2714 {
2715     if_t ifp = sc->ifp;
2716
2717     /* tell the stack the driver is stopped and TX queue is full */
2718     if (ifp !=  NULL) {
2719         if_setdrvflags(ifp, 0);
2720     }
2721 }
2722
2723 static void
2724 bxe_drv_pulse(struct bxe_softc *sc)
2725 {
2726     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2727              sc->fw_drv_pulse_wr_seq);
2728 }
2729
2730 static inline uint16_t
2731 bxe_tx_avail(struct bxe_softc *sc,
2732              struct bxe_fastpath *fp)
2733 {
2734     int16_t  used;
2735     uint16_t prod;
2736     uint16_t cons;
2737
2738     prod = fp->tx_bd_prod;
2739     cons = fp->tx_bd_cons;
2740
2741     used = SUB_S16(prod, cons);
2742
2743 #if 0
2744     KASSERT((used < 0), ("used tx bds < 0"));
2745     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2746     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2747             ("invalid number of tx bds used"));
2748 #endif
2749
2750     return (int16_t)(sc->tx_ring_size) - used;
2751 }
2752
2753 static inline int
2754 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2755 {
2756     uint16_t hw_cons;
2757
2758     mb(); /* status block fields can change */
2759     hw_cons = le16toh(*fp->tx_cons_sb);
2760     return (hw_cons != fp->tx_pkt_cons);
2761 }
2762
2763 static inline uint8_t
2764 bxe_has_tx_work(struct bxe_fastpath *fp)
2765 {
2766     /* expand this for multi-cos if ever supported */
2767     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2768 }
2769
2770 static inline int
2771 bxe_has_rx_work(struct bxe_fastpath *fp)
2772 {
2773     uint16_t rx_cq_cons_sb;
2774
2775     mb(); /* status block fields can change */
2776     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2777     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2778         rx_cq_cons_sb++;
2779     return (fp->rx_cq_cons != rx_cq_cons_sb);
2780 }
2781
2782 static void
2783 bxe_sp_event(struct bxe_softc    *sc,
2784              struct bxe_fastpath *fp,
2785              union eth_rx_cqe    *rr_cqe)
2786 {
2787     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2788     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2789     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2790     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2791
2792     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2793           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2794
2795 #if 0
2796     /*
2797      * If cid is within VF range, replace the slowpath object with the
2798      * one corresponding to this VF
2799      */
2800     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2801         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2802     }
2803 #endif
2804
2805     switch (command) {
2806     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2807         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2808         drv_cmd = ECORE_Q_CMD_UPDATE;
2809         break;
2810
2811     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2812         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2813         drv_cmd = ECORE_Q_CMD_SETUP;
2814         break;
2815
2816     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2817         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2818         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2819         break;
2820
2821     case (RAMROD_CMD_ID_ETH_HALT):
2822         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2823         drv_cmd = ECORE_Q_CMD_HALT;
2824         break;
2825
2826     case (RAMROD_CMD_ID_ETH_TERMINATE):
2827         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2828         drv_cmd = ECORE_Q_CMD_TERMINATE;
2829         break;
2830
2831     case (RAMROD_CMD_ID_ETH_EMPTY):
2832         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2833         drv_cmd = ECORE_Q_CMD_EMPTY;
2834         break;
2835
2836     default:
2837         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2838               command, fp->index);
2839         return;
2840     }
2841
2842     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2843         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2844         /*
2845          * q_obj->complete_cmd() failure means that this was
2846          * an unexpected completion.
2847          *
2848          * In this case we don't want to increase the sc->spq_left
2849          * because apparently we haven't sent this command the first
2850          * place.
2851          */
2852         // bxe_panic(sc, ("Unexpected SP completion\n"));
2853         return;
2854     }
2855
2856 #if 0
2857     /* SRIOV: reschedule any 'in_progress' operations */
2858     bxe_iov_sp_event(sc, cid, TRUE);
2859 #endif
2860
2861     atomic_add_acq_long(&sc->cq_spq_left, 1);
2862
2863     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2864           atomic_load_acq_long(&sc->cq_spq_left));
2865
2866 #if 0
2867     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2868         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2869         /*
2870          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2871          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2872          * prevent case that both bits are cleared. At the end of load/unload
2873          * driver checks that sp_state is cleared and this order prevents
2874          * races.
2875          */
2876         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2877         wmb();
2878         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2879
2880         /* schedule the sp task as MCP ack is required */
2881         bxe_schedule_sp_task(sc);
2882     }
2883 #endif
2884 }
2885
2886 /*
2887  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2888  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2889  * the current aggregation queue as in-progress.
2890  */
2891 static void
2892 bxe_tpa_start(struct bxe_softc            *sc,
2893               struct bxe_fastpath         *fp,
2894               uint16_t                    queue,
2895               uint16_t                    cons,
2896               uint16_t                    prod,
2897               struct eth_fast_path_rx_cqe *cqe)
2898 {
2899     struct bxe_sw_rx_bd tmp_bd;
2900     struct bxe_sw_rx_bd *rx_buf;
2901     struct eth_rx_bd *rx_bd;
2902     int max_agg_queues;
2903     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2904     uint16_t index;
2905
2906     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2907                        "cons=%d prod=%d\n",
2908           fp->index, queue, cons, prod);
2909
2910     max_agg_queues = MAX_AGG_QS(sc);
2911
2912     KASSERT((queue < max_agg_queues),
2913             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2914              fp->index, queue, max_agg_queues));
2915
2916     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2917             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2918              fp->index, queue));
2919
2920     /* copy the existing mbuf and mapping from the TPA pool */
2921     tmp_bd = tpa_info->bd;
2922
2923     if (tmp_bd.m == NULL) {
2924         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2925               fp->index, queue);
2926         /* XXX Error handling? */
2927         return;
2928     }
2929
2930     /* change the TPA queue to the start state */
2931     tpa_info->state            = BXE_TPA_STATE_START;
2932     tpa_info->placement_offset = cqe->placement_offset;
2933     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2934     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2935     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2936
2937     fp->rx_tpa_queue_used |= (1 << queue);
2938
2939     /*
2940      * If all the buffer descriptors are filled with mbufs then fill in
2941      * the current consumer index with a new BD. Else if a maximum Rx
2942      * buffer limit is imposed then fill in the next producer index.
2943      */
2944     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2945                 prod : cons;
2946
2947     /* move the received mbuf and mapping to TPA pool */
2948     tpa_info->bd = fp->rx_mbuf_chain[cons];
2949
2950     /* release any existing RX BD mbuf mappings */
2951     if (cons != index) {
2952         rx_buf = &fp->rx_mbuf_chain[cons];
2953
2954         if (rx_buf->m_map != NULL) {
2955             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2956                             BUS_DMASYNC_POSTREAD);
2957             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2958         }
2959
2960         /*
2961          * We get here when the maximum number of rx buffers is less than
2962          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2963          * it out here without concern of a memory leak.
2964          */
2965         fp->rx_mbuf_chain[cons].m = NULL;
2966     }
2967
2968     /* update the Rx SW BD with the mbuf info from the TPA pool */
2969     fp->rx_mbuf_chain[index] = tmp_bd;
2970
2971     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2972     rx_bd = &fp->rx_chain[index];
2973     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
2974     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
2975 }
2976
2977 /*
2978  * When a TPA aggregation is completed, loop through the individual mbufs
2979  * of the aggregation, combining them into a single mbuf which will be sent
2980  * up the stack. Refill all freed SGEs with mbufs as we go along.
2981  */
2982 static int
2983 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
2984                    struct bxe_fastpath       *fp,
2985                    struct bxe_sw_tpa_info    *tpa_info,
2986                    uint16_t                  queue,
2987                    uint16_t                  pages,
2988                    struct mbuf               *m,
2989                                struct eth_end_agg_rx_cqe *cqe,
2990                    uint16_t                  cqe_idx)
2991 {
2992     struct mbuf *m_frag;
2993     uint32_t frag_len, frag_size, i;
2994     uint16_t sge_idx;
2995     int rc = 0;
2996     int j;
2997
2998     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
2999
3000     BLOGD(sc, DBG_LRO,
3001           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
3002           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
3003
3004     /* make sure the aggregated frame is not too big to handle */
3005     if (pages > 8 * PAGES_PER_SGE) {
3006         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
3007                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
3008               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
3009               tpa_info->len_on_bd, frag_size);
3010         bxe_panic(sc, ("sge page count error\n"));
3011         return (EINVAL);
3012     }
3013
3014     /*
3015      * Scan through the scatter gather list pulling individual mbufs into a
3016      * single mbuf for the host stack.
3017      */
3018     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
3019         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
3020
3021         /*
3022          * Firmware gives the indices of the SGE as if the ring is an array
3023          * (meaning that the "next" element will consume 2 indices).
3024          */
3025         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
3026
3027         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
3028                            "sge_idx=%d frag_size=%d frag_len=%d\n",
3029               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
3030
3031         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3032
3033         /* allocate a new mbuf for the SGE */
3034         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3035         if (rc) {
3036             /* Leave all remaining SGEs in the ring! */
3037             return (rc);
3038         }
3039
3040         /* update the fragment length */
3041         m_frag->m_len = frag_len;
3042
3043         /* concatenate the fragment to the head mbuf */
3044         m_cat(m, m_frag);
3045         fp->eth_q_stats.mbuf_alloc_sge--;
3046
3047         /* update the TPA mbuf size and remaining fragment size */
3048         m->m_pkthdr.len += frag_len;
3049         frag_size -= frag_len;
3050     }
3051
3052     BLOGD(sc, DBG_LRO,
3053           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
3054           fp->index, queue, frag_size);
3055
3056     return (rc);
3057 }
3058
3059 static inline void
3060 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
3061 {
3062     int i, j;
3063
3064     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
3065         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
3066
3067         for (j = 0; j < 2; j++) {
3068             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
3069             idx--;
3070         }
3071     }
3072 }
3073
3074 static inline void
3075 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3076 {
3077     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3078     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3079
3080     /*
3081      * Clear the two last indices in the page to 1. These are the indices that
3082      * correspond to the "next" element, hence will never be indicated and
3083      * should be removed from the calculations.
3084      */
3085     bxe_clear_sge_mask_next_elems(fp);
3086 }
3087
3088 static inline void
3089 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3090                         uint16_t            idx)
3091 {
3092     uint16_t last_max = fp->last_max_sge;
3093
3094     if (SUB_S16(idx, last_max) > 0) {
3095         fp->last_max_sge = idx;
3096     }
3097 }
3098
3099 static inline void
3100 bxe_update_sge_prod(struct bxe_softc          *sc,
3101                     struct bxe_fastpath       *fp,
3102                     uint16_t                  sge_len,
3103                     struct eth_end_agg_rx_cqe *cqe)
3104 {
3105     uint16_t last_max, last_elem, first_elem;
3106     uint16_t delta = 0;
3107     uint16_t i;
3108
3109     if (!sge_len) {
3110         return;
3111     }
3112
3113     /* first mark all used pages */
3114     for (i = 0; i < sge_len; i++) {
3115         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3116                             RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[i])));
3117     }
3118
3119     BLOGD(sc, DBG_LRO,
3120           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3121           fp->index, sge_len - 1,
3122           le16toh(cqe->sgl_or_raw_data.sgl[sge_len - 1]));
3123
3124     /* assume that the last SGE index is the biggest */
3125     bxe_update_last_max_sge(fp,
3126                             le16toh(cqe->sgl_or_raw_data.sgl[sge_len - 1]));
3127
3128     last_max = RX_SGE(fp->last_max_sge);
3129     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3130     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3131
3132     /* if ring is not full */
3133     if (last_elem + 1 != first_elem) {
3134         last_elem++;
3135     }
3136
3137     /* now update the prod */
3138     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3139         if (__predict_true(fp->sge_mask[i])) {
3140             break;
3141         }
3142
3143         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3144         delta += BIT_VEC64_ELEM_SZ;
3145     }
3146
3147     if (delta > 0) {
3148         fp->rx_sge_prod += delta;
3149         /* clear page-end entries */
3150         bxe_clear_sge_mask_next_elems(fp);
3151     }
3152
3153     BLOGD(sc, DBG_LRO,
3154           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3155           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3156 }
3157
3158 /*
3159  * The aggregation on the current TPA queue has completed. Pull the individual
3160  * mbuf fragments together into a single mbuf, perform all necessary checksum
3161  * calculations, and send the resuting mbuf to the stack.
3162  */
3163 static void
3164 bxe_tpa_stop(struct bxe_softc          *sc,
3165              struct bxe_fastpath       *fp,
3166              struct bxe_sw_tpa_info    *tpa_info,
3167              uint16_t                  queue,
3168              uint16_t                  pages,
3169                          struct eth_end_agg_rx_cqe *cqe,
3170              uint16_t                  cqe_idx)
3171 {
3172     if_t ifp = sc->ifp;
3173     struct mbuf *m;
3174     int rc = 0;
3175
3176     BLOGD(sc, DBG_LRO,
3177           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3178           fp->index, queue, tpa_info->placement_offset,
3179           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3180
3181     m = tpa_info->bd.m;
3182
3183     /* allocate a replacement before modifying existing mbuf */
3184     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3185     if (rc) {
3186         /* drop the frame and log an error */
3187         fp->eth_q_stats.rx_soft_errors++;
3188         goto bxe_tpa_stop_exit;
3189     }
3190
3191     /* we have a replacement, fixup the current mbuf */
3192     m_adj(m, tpa_info->placement_offset);
3193     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3194
3195     /* mark the checksums valid (taken care of by the firmware) */
3196     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3197     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3198     m->m_pkthdr.csum_data = 0xffff;
3199     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3200                                CSUM_IP_VALID   |
3201                                CSUM_DATA_VALID |
3202                                CSUM_PSEUDO_HDR);
3203
3204     /* aggregate all of the SGEs into a single mbuf */
3205     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3206     if (rc) {
3207         /* drop the packet and log an error */
3208         fp->eth_q_stats.rx_soft_errors++;
3209         m_freem(m);
3210     } else {
3211         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3212             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3213             m->m_flags |= M_VLANTAG;
3214         }
3215
3216         /* assign packet to this interface interface */
3217         if_setrcvif(m, ifp);
3218
3219 #if __FreeBSD_version >= 800000
3220         /* specify what RSS queue was used for this flow */
3221         m->m_pkthdr.flowid = fp->index;
3222         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3223 #endif
3224
3225         if_inc_counter(ifp, IFCOUNTER_IPACKETS, 1);
3226         fp->eth_q_stats.rx_tpa_pkts++;
3227
3228         /* pass the frame to the stack */
3229         if_input(ifp, m);
3230     }
3231
3232     /* we passed an mbuf up the stack or dropped the frame */
3233     fp->eth_q_stats.mbuf_alloc_tpa--;
3234
3235 bxe_tpa_stop_exit:
3236
3237     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3238     fp->rx_tpa_queue_used &= ~(1 << queue);
3239 }
3240
3241 static uint8_t
3242 bxe_rxeof(struct bxe_softc    *sc,
3243           struct bxe_fastpath *fp)
3244 {
3245     if_t ifp = sc->ifp;
3246     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3247     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3248     int rx_pkts = 0;
3249     int rc = 0;
3250
3251     BXE_FP_RX_LOCK(fp);
3252
3253     /* CQ "next element" is of the size of the regular element */
3254     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3255     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3256         hw_cq_cons++;
3257     }
3258
3259     bd_cons = fp->rx_bd_cons;
3260     bd_prod = fp->rx_bd_prod;
3261     bd_prod_fw = bd_prod;
3262     sw_cq_cons = fp->rx_cq_cons;
3263     sw_cq_prod = fp->rx_cq_prod;
3264
3265     /*
3266      * Memory barrier necessary as speculative reads of the rx
3267      * buffer can be ahead of the index in the status block
3268      */
3269     rmb();
3270
3271     BLOGD(sc, DBG_RX,
3272           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3273           fp->index, hw_cq_cons, sw_cq_cons);
3274
3275     while (sw_cq_cons != hw_cq_cons) {
3276         struct bxe_sw_rx_bd *rx_buf = NULL;
3277         union eth_rx_cqe *cqe;
3278         struct eth_fast_path_rx_cqe *cqe_fp;
3279         uint8_t cqe_fp_flags;
3280         enum eth_rx_cqe_type cqe_fp_type;
3281         uint16_t len, pad;
3282         struct mbuf *m = NULL;
3283
3284         comp_ring_cons = RCQ(sw_cq_cons);
3285         bd_prod = RX_BD(bd_prod);
3286         bd_cons = RX_BD(bd_cons);
3287
3288         cqe          = &fp->rcq_chain[comp_ring_cons];
3289         cqe_fp       = &cqe->fast_path_cqe;
3290         cqe_fp_flags = cqe_fp->type_error_flags;
3291         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3292
3293         BLOGD(sc, DBG_RX,
3294               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3295               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3296               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u\n",
3297               fp->index,
3298               hw_cq_cons,
3299               sw_cq_cons,
3300               bd_prod,
3301               bd_cons,
3302               CQE_TYPE(cqe_fp_flags),
3303               cqe_fp_flags,
3304               cqe_fp->status_flags,
3305               le32toh(cqe_fp->rss_hash_result),
3306               le16toh(cqe_fp->vlan_tag),
3307               le16toh(cqe_fp->pkt_len_or_gro_seg_len));
3308
3309         /* is this a slowpath msg? */
3310         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3311             bxe_sp_event(sc, fp, cqe);
3312             goto next_cqe;
3313         }
3314
3315         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3316
3317         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3318             struct bxe_sw_tpa_info *tpa_info;
3319             uint16_t frag_size, pages;
3320             uint8_t queue;
3321
3322 #if 0
3323             /* sanity check */
3324             if (!fp->tpa_enable &&
3325                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3326                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3327                       CQE_TYPE(cqe_fp_type));
3328             }
3329 #endif
3330
3331             if (CQE_TYPE_START(cqe_fp_type)) {
3332                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3333                               bd_cons, bd_prod, cqe_fp);
3334                 m = NULL; /* packet not ready yet */
3335                 goto next_rx;
3336             }
3337
3338             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3339                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3340
3341             queue = cqe->end_agg_cqe.queue_index;
3342             tpa_info = &fp->rx_tpa_info[queue];
3343
3344             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3345                   fp->index, queue);
3346
3347             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3348                          tpa_info->len_on_bd);
3349             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3350
3351             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3352                          &cqe->end_agg_cqe, comp_ring_cons);
3353
3354             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe);
3355
3356             goto next_cqe;
3357         }
3358
3359         /* non TPA */
3360
3361         /* is this an error packet? */
3362         if (__predict_false(cqe_fp_flags &
3363                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3364             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3365             fp->eth_q_stats.rx_soft_errors++;
3366             goto next_rx;
3367         }
3368
3369         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3370         pad = cqe_fp->placement_offset;
3371
3372         m = rx_buf->m;
3373
3374         if (__predict_false(m == NULL)) {
3375             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3376                   bd_cons, fp->index);
3377             goto next_rx;
3378         }
3379
3380         /* XXX double copy if packet length under a threshold */
3381
3382         /*
3383          * If all the buffer descriptors are filled with mbufs then fill in
3384          * the current consumer index with a new BD. Else if a maximum Rx
3385          * buffer limit is imposed then fill in the next producer index.
3386          */
3387         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3388                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3389                                       bd_prod : bd_cons);
3390         if (rc != 0) {
3391
3392             /* we simply reuse the received mbuf and don't post it to the stack */
3393             m = NULL;
3394
3395             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3396                   fp->index, rc);
3397             fp->eth_q_stats.rx_soft_errors++;
3398
3399             if (sc->max_rx_bufs != RX_BD_USABLE) {
3400                 /* copy this consumer index to the producer index */
3401                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3402                        sizeof(struct bxe_sw_rx_bd));
3403                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3404             }
3405
3406             goto next_rx;
3407         }
3408
3409         /* current mbuf was detached from the bd */
3410         fp->eth_q_stats.mbuf_alloc_rx--;
3411
3412         /* we allocated a replacement mbuf, fixup the current one */
3413         m_adj(m, pad);
3414         m->m_pkthdr.len = m->m_len = len;
3415
3416         /* assign packet to this interface interface */
3417         if_setrcvif(m, ifp);
3418
3419         /* assume no hardware checksum has complated */
3420         m->m_pkthdr.csum_flags = 0;
3421
3422         /* validate checksum if offload enabled */
3423         if (if_getcapenable(ifp) & IFCAP_RXCSUM) {
3424             /* check for a valid IP frame */
3425             if (!(cqe->fast_path_cqe.status_flags &
3426                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3427                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3428                 if (__predict_false(cqe_fp_flags &
3429                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3430                     fp->eth_q_stats.rx_hw_csum_errors++;
3431                 } else {
3432                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3433                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3434                 }
3435             }
3436
3437             /* check for a valid TCP/UDP frame */
3438             if (!(cqe->fast_path_cqe.status_flags &
3439                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3440                 if (__predict_false(cqe_fp_flags &
3441                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3442                     fp->eth_q_stats.rx_hw_csum_errors++;
3443                 } else {
3444                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3445                     m->m_pkthdr.csum_data = 0xFFFF;
3446                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3447                                                CSUM_PSEUDO_HDR);
3448                 }
3449             }
3450         }
3451
3452         /* if there is a VLAN tag then flag that info */
3453         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3454             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3455             m->m_flags |= M_VLANTAG;
3456         }
3457
3458 #if __FreeBSD_version >= 800000
3459         /* specify what RSS queue was used for this flow */
3460         m->m_pkthdr.flowid = fp->index;
3461         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3462 #endif
3463
3464 next_rx:
3465
3466         bd_cons    = RX_BD_NEXT(bd_cons);
3467         bd_prod    = RX_BD_NEXT(bd_prod);
3468         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3469
3470         /* pass the frame to the stack */
3471         if (__predict_true(m != NULL)) {
3472             if_inc_counter(ifp, IFCOUNTER_IPACKETS, 1);
3473             rx_pkts++;
3474             if_input(ifp, m);
3475         }
3476
3477 next_cqe:
3478
3479         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3480         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3481
3482         /* limit spinning on the queue */
3483         if (rc != 0)
3484             break;
3485
3486         if (rx_pkts == sc->rx_budget) {
3487             fp->eth_q_stats.rx_budget_reached++;
3488             break;
3489         }
3490     } /* while work to do */
3491
3492     fp->rx_bd_cons = bd_cons;
3493     fp->rx_bd_prod = bd_prod_fw;
3494     fp->rx_cq_cons = sw_cq_cons;
3495     fp->rx_cq_prod = sw_cq_prod;
3496
3497     /* Update producers */
3498     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3499
3500     fp->eth_q_stats.rx_pkts += rx_pkts;
3501     fp->eth_q_stats.rx_calls++;
3502
3503     BXE_FP_RX_UNLOCK(fp);
3504
3505     return (sw_cq_cons != hw_cq_cons);
3506 }
3507
3508 static uint16_t
3509 bxe_free_tx_pkt(struct bxe_softc    *sc,
3510                 struct bxe_fastpath *fp,
3511                 uint16_t            idx)
3512 {
3513     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3514     struct eth_tx_start_bd *tx_start_bd;
3515     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3516     uint16_t new_cons;
3517     int nbd;
3518
3519     /* unmap the mbuf from non-paged memory */
3520     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3521
3522     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3523     nbd = le16toh(tx_start_bd->nbd) - 1;
3524
3525 #if 0
3526     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3527         bxe_panic(sc, ("BAD nbd!\n"));
3528     }
3529 #endif
3530
3531     new_cons = (tx_buf->first_bd + nbd);
3532
3533 #if 0
3534     struct eth_tx_bd *tx_data_bd;
3535
3536     /*
3537      * The following code doesn't do anything but is left here
3538      * for clarity on what the new value of new_cons skipped.
3539      */
3540
3541     /* get the next bd */
3542     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3543
3544     /* skip the parse bd */
3545     --nbd;
3546     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3547
3548     /* skip the TSO split header bd since they have no mapping */
3549     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3550         --nbd;
3551         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3552     }
3553
3554     /* now free frags */
3555     while (nbd > 0) {
3556         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3557         if (--nbd) {
3558             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3559         }
3560     }
3561 #endif
3562
3563     /* free the mbuf */
3564     if (__predict_true(tx_buf->m != NULL)) {
3565         m_freem(tx_buf->m);
3566         fp->eth_q_stats.mbuf_alloc_tx--;
3567     } else {
3568         fp->eth_q_stats.tx_chain_lost_mbuf++;
3569     }
3570
3571     tx_buf->m = NULL;
3572     tx_buf->first_bd = 0;
3573
3574     return (new_cons);
3575 }
3576
3577 /* transmit timeout watchdog */
3578 static int
3579 bxe_watchdog(struct bxe_softc    *sc,
3580              struct bxe_fastpath *fp)
3581 {
3582     BXE_FP_TX_LOCK(fp);
3583
3584     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3585         BXE_FP_TX_UNLOCK(fp);
3586         return (0);
3587     }
3588
3589     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3590
3591     BXE_FP_TX_UNLOCK(fp);
3592
3593     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3594     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3595
3596     return (-1);
3597 }
3598
3599 /* processes transmit completions */
3600 static uint8_t
3601 bxe_txeof(struct bxe_softc    *sc,
3602           struct bxe_fastpath *fp)
3603 {
3604     if_t ifp = sc->ifp;
3605     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3606     uint16_t tx_bd_avail;
3607
3608     BXE_FP_TX_LOCK_ASSERT(fp);
3609
3610     bd_cons = fp->tx_bd_cons;
3611     hw_cons = le16toh(*fp->tx_cons_sb);
3612     sw_cons = fp->tx_pkt_cons;
3613
3614     while (sw_cons != hw_cons) {
3615         pkt_cons = TX_BD(sw_cons);
3616
3617         BLOGD(sc, DBG_TX,
3618               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3619               fp->index, hw_cons, sw_cons, pkt_cons);
3620
3621         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3622
3623         sw_cons++;
3624     }
3625
3626     fp->tx_pkt_cons = sw_cons;
3627     fp->tx_bd_cons  = bd_cons;
3628
3629     BLOGD(sc, DBG_TX,
3630           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3631           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3632
3633     mb();
3634
3635     tx_bd_avail = bxe_tx_avail(sc, fp);
3636
3637     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3638         if_setdrvflagbits(ifp, IFF_DRV_OACTIVE, 0);
3639     } else {
3640         if_setdrvflagbits(ifp, 0, IFF_DRV_OACTIVE);
3641     }
3642
3643     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3644         /* reset the watchdog timer if there are pending transmits */
3645         fp->watchdog_timer = BXE_TX_TIMEOUT;
3646         return (TRUE);
3647     } else {
3648         /* clear watchdog when there are no pending transmits */
3649         fp->watchdog_timer = 0;
3650         return (FALSE);
3651     }
3652 }
3653
3654 static void
3655 bxe_drain_tx_queues(struct bxe_softc *sc)
3656 {
3657     struct bxe_fastpath *fp;
3658     int i, count;
3659
3660     /* wait until all TX fastpath tasks have completed */
3661     for (i = 0; i < sc->num_queues; i++) {
3662         fp = &sc->fp[i];
3663
3664         count = 1000;
3665
3666         while (bxe_has_tx_work(fp)) {
3667
3668             BXE_FP_TX_LOCK(fp);
3669             bxe_txeof(sc, fp);
3670             BXE_FP_TX_UNLOCK(fp);
3671
3672             if (count == 0) {
3673                 BLOGE(sc, "Timeout waiting for fp[%d] "
3674                           "transmits to complete!\n", i);
3675                 bxe_panic(sc, ("tx drain failure\n"));
3676                 return;
3677             }
3678
3679             count--;
3680             DELAY(1000);
3681             rmb();
3682         }
3683     }
3684
3685     return;
3686 }
3687
3688 static int
3689 bxe_del_all_macs(struct bxe_softc          *sc,
3690                  struct ecore_vlan_mac_obj *mac_obj,
3691                  int                       mac_type,
3692                  uint8_t                   wait_for_comp)
3693 {
3694     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3695     int rc;
3696
3697     /* wait for completion of requested */
3698     if (wait_for_comp) {
3699         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3700     }
3701
3702     /* Set the mac type of addresses we want to clear */
3703     bxe_set_bit(mac_type, &vlan_mac_flags);
3704
3705     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3706     if (rc < 0) {
3707         BLOGE(sc, "Failed to delete MACs (%d)\n", rc);
3708     }
3709
3710     return (rc);
3711 }
3712
3713 static int
3714 bxe_fill_accept_flags(struct bxe_softc *sc,
3715                       uint32_t         rx_mode,
3716                       unsigned long    *rx_accept_flags,
3717                       unsigned long    *tx_accept_flags)
3718 {
3719     /* Clear the flags first */
3720     *rx_accept_flags = 0;
3721     *tx_accept_flags = 0;
3722
3723     switch (rx_mode) {
3724     case BXE_RX_MODE_NONE:
3725         /*
3726          * 'drop all' supersedes any accept flags that may have been
3727          * passed to the function.
3728          */
3729         break;
3730
3731     case BXE_RX_MODE_NORMAL:
3732         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3733         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3734         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3735
3736         /* internal switching mode */
3737         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3738         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3739         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3740
3741         break;
3742
3743     case BXE_RX_MODE_ALLMULTI:
3744         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3745         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3746         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3747
3748         /* internal switching mode */
3749         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3750         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3751         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3752
3753         break;
3754
3755     case BXE_RX_MODE_PROMISC:
3756         /*
3757          * According to deffinition of SI mode, iface in promisc mode
3758          * should receive matched and unmatched (in resolution of port)
3759          * unicast packets.
3760          */
3761         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3762         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3763         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3764         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3765
3766         /* internal switching mode */
3767         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3768         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3769
3770         if (IS_MF_SI(sc)) {
3771             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3772         } else {
3773             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3774         }
3775
3776         break;
3777
3778     default:
3779         BLOGE(sc, "Unknown rx_mode (%d)\n", rx_mode);
3780         return (-1);
3781     }
3782
3783     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3784     if (rx_mode != BXE_RX_MODE_NONE) {
3785         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3786         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3787     }
3788
3789     return (0);
3790 }
3791
3792 static int
3793 bxe_set_q_rx_mode(struct bxe_softc *sc,
3794                   uint8_t          cl_id,
3795                   unsigned long    rx_mode_flags,
3796                   unsigned long    rx_accept_flags,
3797                   unsigned long    tx_accept_flags,
3798                   unsigned long    ramrod_flags)
3799 {
3800     struct ecore_rx_mode_ramrod_params ramrod_param;
3801     int rc;
3802
3803     memset(&ramrod_param, 0, sizeof(ramrod_param));
3804
3805     /* Prepare ramrod parameters */
3806     ramrod_param.cid = 0;
3807     ramrod_param.cl_id = cl_id;
3808     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3809     ramrod_param.func_id = SC_FUNC(sc);
3810
3811     ramrod_param.pstate = &sc->sp_state;
3812     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3813
3814     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3815     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3816
3817     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3818
3819     ramrod_param.ramrod_flags = ramrod_flags;
3820     ramrod_param.rx_mode_flags = rx_mode_flags;
3821
3822     ramrod_param.rx_accept_flags = rx_accept_flags;
3823     ramrod_param.tx_accept_flags = tx_accept_flags;
3824
3825     rc = ecore_config_rx_mode(sc, &ramrod_param);
3826     if (rc < 0) {
3827         BLOGE(sc, "Set rx_mode %d failed\n", sc->rx_mode);
3828         return (rc);
3829     }
3830
3831     return (0);
3832 }
3833
3834 static int
3835 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3836 {
3837     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3838     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3839     int rc;
3840
3841     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3842                                &tx_accept_flags);
3843     if (rc) {
3844         return (rc);
3845     }
3846
3847     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3848     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3849
3850     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3851     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3852                               rx_accept_flags, tx_accept_flags,
3853                               ramrod_flags));
3854 }
3855
3856 /* returns the "mcp load_code" according to global load_count array */
3857 static int
3858 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3859 {
3860     int path = SC_PATH(sc);
3861     int port = SC_PORT(sc);
3862
3863     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3864           path, load_count[path][0], load_count[path][1],
3865           load_count[path][2]);
3866     load_count[path][0]++;
3867     load_count[path][1 + port]++;
3868     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3869           path, load_count[path][0], load_count[path][1],
3870           load_count[path][2]);
3871     if (load_count[path][0] == 1) {
3872         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3873     } else if (load_count[path][1 + port] == 1) {
3874         return (FW_MSG_CODE_DRV_LOAD_PORT);
3875     } else {
3876         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3877     }
3878 }
3879
3880 /* returns the "mcp load_code" according to global load_count array */
3881 static int
3882 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3883 {
3884     int port = SC_PORT(sc);
3885     int path = SC_PATH(sc);
3886
3887     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3888           path, load_count[path][0], load_count[path][1],
3889           load_count[path][2]);
3890     load_count[path][0]--;
3891     load_count[path][1 + port]--;
3892     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3893           path, load_count[path][0], load_count[path][1],
3894           load_count[path][2]);
3895     if (load_count[path][0] == 0) {
3896         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3897     } else if (load_count[path][1 + port] == 0) {
3898         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3899     } else {
3900         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3901     }
3902 }
3903
3904 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3905 static uint32_t
3906 bxe_send_unload_req(struct bxe_softc *sc,
3907                     int              unload_mode)
3908 {
3909     uint32_t reset_code = 0;
3910 #if 0
3911     int port = SC_PORT(sc);
3912     int path = SC_PATH(sc);
3913 #endif
3914
3915     /* Select the UNLOAD request mode */
3916     if (unload_mode == UNLOAD_NORMAL) {
3917         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3918     }
3919 #if 0
3920     else if (sc->flags & BXE_NO_WOL_FLAG) {
3921         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
3922     } else if (sc->wol) {
3923         uint32_t emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
3924         uint8_t *mac_addr = sc->dev->dev_addr;
3925         uint32_t val;
3926         uint16_t pmc;
3927
3928         /*
3929          * The mac address is written to entries 1-4 to
3930          * preserve entry 0 which is used by the PMF
3931          */
3932         uint8_t entry = (SC_VN(sc) + 1)*8;
3933
3934         val = (mac_addr[0] << 8) | mac_addr[1];
3935         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry, val);
3936
3937         val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
3938               (mac_addr[4] << 8) | mac_addr[5];
3939         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
3940
3941         /* Enable the PME and clear the status */
3942         pmc = pci_read_config(sc->dev,
3943                               (sc->devinfo.pcie_pm_cap_reg +
3944                                PCIR_POWER_STATUS),
3945                               2);
3946         pmc |= PCIM_PSTAT_PMEENABLE | PCIM_PSTAT_PME;
3947         pci_write_config(sc->dev,
3948                          (sc->devinfo.pcie_pm_cap_reg +
3949                           PCIR_POWER_STATUS),
3950                          pmc, 4);
3951
3952         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
3953     }
3954 #endif
3955     else {
3956         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3957     }
3958
3959     /* Send the request to the MCP */
3960     if (!BXE_NOMCP(sc)) {
3961         reset_code = bxe_fw_command(sc, reset_code, 0);
3962     } else {
3963         reset_code = bxe_nic_unload_no_mcp(sc);
3964     }
3965
3966     return (reset_code);
3967 }
3968
3969 /* send UNLOAD_DONE command to the MCP */
3970 static void
3971 bxe_send_unload_done(struct bxe_softc *sc,
3972                      uint8_t          keep_link)
3973 {
3974     uint32_t reset_param =
3975         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
3976
3977     /* Report UNLOAD_DONE to MCP */
3978     if (!BXE_NOMCP(sc)) {
3979         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
3980     }
3981 }
3982
3983 static int
3984 bxe_func_wait_started(struct bxe_softc *sc)
3985 {
3986     int tout = 50;
3987
3988     if (!sc->port.pmf) {
3989         return (0);
3990     }
3991
3992     /*
3993      * (assumption: No Attention from MCP at this stage)
3994      * PMF probably in the middle of TX disable/enable transaction
3995      * 1. Sync IRS for default SB
3996      * 2. Sync SP queue - this guarantees us that attention handling started
3997      * 3. Wait, that TX disable/enable transaction completes
3998      *
3999      * 1+2 guarantee that if DCBX attention was scheduled it already changed
4000      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
4001      * received completion for the transaction the state is TX_STOPPED.
4002      * State will return to STARTED after completion of TX_STOPPED-->STARTED
4003      * transaction.
4004      */
4005
4006     /* XXX make sure default SB ISR is done */
4007     /* need a way to synchronize an irq (intr_mtx?) */
4008
4009     /* XXX flush any work queues */
4010
4011     while (ecore_func_get_state(sc, &sc->func_obj) !=
4012            ECORE_F_STATE_STARTED && tout--) {
4013         DELAY(20000);
4014     }
4015
4016     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
4017         /*
4018          * Failed to complete the transaction in a "good way"
4019          * Force both transactions with CLR bit.
4020          */
4021         struct ecore_func_state_params func_params = { NULL };
4022
4023         BLOGE(sc, "Unexpected function state! "
4024                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
4025
4026         func_params.f_obj = &sc->func_obj;
4027         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4028
4029         /* STARTED-->TX_STOPPED */
4030         func_params.cmd = ECORE_F_CMD_TX_STOP;
4031         ecore_func_state_change(sc, &func_params);
4032
4033         /* TX_STOPPED-->STARTED */
4034         func_params.cmd = ECORE_F_CMD_TX_START;
4035         return (ecore_func_state_change(sc, &func_params));
4036     }
4037
4038     return (0);
4039 }
4040
4041 static int
4042 bxe_stop_queue(struct bxe_softc *sc,
4043                int              index)
4044 {
4045     struct bxe_fastpath *fp = &sc->fp[index];
4046     struct ecore_queue_state_params q_params = { NULL };
4047     int rc;
4048
4049     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
4050
4051     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
4052     /* We want to wait for completion in this context */
4053     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
4054
4055     /* Stop the primary connection: */
4056
4057     /* ...halt the connection */
4058     q_params.cmd = ECORE_Q_CMD_HALT;
4059     rc = ecore_queue_state_change(sc, &q_params);
4060     if (rc) {
4061         return (rc);
4062     }
4063
4064     /* ...terminate the connection */
4065     q_params.cmd = ECORE_Q_CMD_TERMINATE;
4066     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
4067     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
4068     rc = ecore_queue_state_change(sc, &q_params);
4069     if (rc) {
4070         return (rc);
4071     }
4072
4073     /* ...delete cfc entry */
4074     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
4075     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
4076     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
4077     return (ecore_queue_state_change(sc, &q_params));
4078 }
4079
4080 /* wait for the outstanding SP commands */
4081 static inline uint8_t
4082 bxe_wait_sp_comp(struct bxe_softc *sc,
4083                  unsigned long    mask)
4084 {
4085     unsigned long tmp;
4086     int tout = 5000; /* wait for 5 secs tops */
4087
4088     while (tout--) {
4089         mb();
4090         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
4091             return (TRUE);
4092         }
4093
4094         DELAY(1000);
4095     }
4096
4097     mb();
4098
4099     tmp = atomic_load_acq_long(&sc->sp_state);
4100     if (tmp & mask) {
4101         BLOGE(sc, "Filtering completion timed out: "
4102                   "sp_state 0x%lx, mask 0x%lx\n",
4103               tmp, mask);
4104         return (FALSE);
4105     }
4106
4107     return (FALSE);
4108 }
4109
4110 static int
4111 bxe_func_stop(struct bxe_softc *sc)
4112 {
4113     struct ecore_func_state_params func_params = { NULL };
4114     int rc;
4115
4116     /* prepare parameters for function state transitions */
4117     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4118     func_params.f_obj = &sc->func_obj;
4119     func_params.cmd = ECORE_F_CMD_STOP;
4120
4121     /*
4122      * Try to stop the function the 'good way'. If it fails (in case
4123      * of a parity error during bxe_chip_cleanup()) and we are
4124      * not in a debug mode, perform a state transaction in order to
4125      * enable further HW_RESET transaction.
4126      */
4127     rc = ecore_func_state_change(sc, &func_params);
4128     if (rc) {
4129         BLOGE(sc, "FUNC_STOP ramrod failed. "
4130                   "Running a dry transaction\n");
4131         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4132         return (ecore_func_state_change(sc, &func_params));
4133     }
4134
4135     return (0);
4136 }
4137
4138 static int
4139 bxe_reset_hw(struct bxe_softc *sc,
4140              uint32_t         load_code)
4141 {
4142     struct ecore_func_state_params func_params = { NULL };
4143
4144     /* Prepare parameters for function state transitions */
4145     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4146
4147     func_params.f_obj = &sc->func_obj;
4148     func_params.cmd = ECORE_F_CMD_HW_RESET;
4149
4150     func_params.params.hw_init.load_phase = load_code;
4151
4152     return (ecore_func_state_change(sc, &func_params));
4153 }
4154
4155 static void
4156 bxe_int_disable_sync(struct bxe_softc *sc,
4157                      int              disable_hw)
4158 {
4159     if (disable_hw) {
4160         /* prevent the HW from sending interrupts */
4161         bxe_int_disable(sc);
4162     }
4163
4164     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4165     /* make sure all ISRs are done */
4166
4167     /* XXX make sure sp_task is not running */
4168     /* cancel and flush work queues */
4169 }
4170
4171 static void
4172 bxe_chip_cleanup(struct bxe_softc *sc,
4173                  uint32_t         unload_mode,
4174                  uint8_t          keep_link)
4175 {
4176     int port = SC_PORT(sc);
4177     struct ecore_mcast_ramrod_params rparam = { NULL };
4178     uint32_t reset_code;
4179     int i, rc = 0;
4180
4181     bxe_drain_tx_queues(sc);
4182
4183     /* give HW time to discard old tx messages */
4184     DELAY(1000);
4185
4186     /* Clean all ETH MACs */
4187     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4188     if (rc < 0) {
4189         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4190     }
4191
4192     /* Clean up UC list  */
4193     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4194     if (rc < 0) {
4195         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4196     }
4197
4198     /* Disable LLH */
4199     if (!CHIP_IS_E1(sc)) {
4200         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4201     }
4202
4203     /* Set "drop all" to stop Rx */
4204
4205     /*
4206      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4207      * a race between the completion code and this code.
4208      */
4209     BXE_MCAST_LOCK(sc);
4210
4211     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4212         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4213     } else {
4214         bxe_set_storm_rx_mode(sc);
4215     }
4216
4217     /* Clean up multicast configuration */
4218     rparam.mcast_obj = &sc->mcast_obj;
4219     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4220     if (rc < 0) {
4221         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4222     }
4223
4224     BXE_MCAST_UNLOCK(sc);
4225
4226     // XXX bxe_iov_chip_cleanup(sc);
4227
4228     /*
4229      * Send the UNLOAD_REQUEST to the MCP. This will return if
4230      * this function should perform FUNCTION, PORT, or COMMON HW
4231      * reset.
4232      */
4233     reset_code = bxe_send_unload_req(sc, unload_mode);
4234
4235     /*
4236      * (assumption: No Attention from MCP at this stage)
4237      * PMF probably in the middle of TX disable/enable transaction
4238      */
4239     rc = bxe_func_wait_started(sc);
4240     if (rc) {
4241         BLOGE(sc, "bxe_func_wait_started failed\n");
4242     }
4243
4244     /*
4245      * Close multi and leading connections
4246      * Completions for ramrods are collected in a synchronous way
4247      */
4248     for (i = 0; i < sc->num_queues; i++) {
4249         if (bxe_stop_queue(sc, i)) {
4250             goto unload_error;
4251         }
4252     }
4253
4254     /*
4255      * If SP settings didn't get completed so far - something
4256      * very wrong has happen.
4257      */
4258     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4259         BLOGE(sc, "Common slow path ramrods got stuck!\n");
4260     }
4261
4262 unload_error:
4263
4264     rc = bxe_func_stop(sc);
4265     if (rc) {
4266         BLOGE(sc, "Function stop failed!\n");
4267     }
4268
4269     /* disable HW interrupts */
4270     bxe_int_disable_sync(sc, TRUE);
4271
4272     /* detach interrupts */
4273     bxe_interrupt_detach(sc);
4274
4275     /* Reset the chip */
4276     rc = bxe_reset_hw(sc, reset_code);
4277     if (rc) {
4278         BLOGE(sc, "Hardware reset failed\n");
4279     }
4280
4281     /* Report UNLOAD_DONE to MCP */
4282     bxe_send_unload_done(sc, keep_link);
4283 }
4284
4285 static void
4286 bxe_disable_close_the_gate(struct bxe_softc *sc)
4287 {
4288     uint32_t val;
4289     int port = SC_PORT(sc);
4290
4291     BLOGD(sc, DBG_LOAD,
4292           "Disabling 'close the gates'\n");
4293
4294     if (CHIP_IS_E1(sc)) {
4295         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4296                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4297         val = REG_RD(sc, addr);
4298         val &= ~(0x300);
4299         REG_WR(sc, addr, val);
4300     } else {
4301         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4302         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4303                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4304         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4305     }
4306 }
4307
4308 /*
4309  * Cleans the object that have internal lists without sending
4310  * ramrods. Should be run when interrutps are disabled.
4311  */
4312 static void
4313 bxe_squeeze_objects(struct bxe_softc *sc)
4314 {
4315     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4316     struct ecore_mcast_ramrod_params rparam = { NULL };
4317     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4318     int rc;
4319
4320     /* Cleanup MACs' object first... */
4321
4322     /* Wait for completion of requested */
4323     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4324     /* Perform a dry cleanup */
4325     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4326
4327     /* Clean ETH primary MAC */
4328     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4329     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4330                              &ramrod_flags);
4331     if (rc != 0) {
4332         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4333     }
4334
4335     /* Cleanup UC list */
4336     vlan_mac_flags = 0;
4337     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4338     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4339                              &ramrod_flags);
4340     if (rc != 0) {
4341         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4342     }
4343
4344     /* Now clean mcast object... */
4345
4346     rparam.mcast_obj = &sc->mcast_obj;
4347     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4348
4349     /* Add a DEL command... */
4350     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4351     if (rc < 0) {
4352         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4353     }
4354
4355     /* now wait until all pending commands are cleared */
4356
4357     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4358     while (rc != 0) {
4359         if (rc < 0) {
4360             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4361             return;
4362         }
4363
4364         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4365     }
4366 }
4367
4368 /* stop the controller */
4369 static __noinline int
4370 bxe_nic_unload(struct bxe_softc *sc,
4371                uint32_t         unload_mode,
4372                uint8_t          keep_link)
4373 {
4374     uint8_t global = FALSE;
4375     uint32_t val;
4376
4377     BXE_CORE_LOCK_ASSERT(sc);
4378
4379     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4380
4381     /* mark driver as unloaded in shmem2 */
4382     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4383         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4384         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4385                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4386     }
4387
4388     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4389         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4390         /*
4391          * We can get here if the driver has been unloaded
4392          * during parity error recovery and is either waiting for a
4393          * leader to complete or for other functions to unload and
4394          * then ifconfig down has been issued. In this case we want to
4395          * unload and let other functions to complete a recovery
4396          * process.
4397          */
4398         sc->recovery_state = BXE_RECOVERY_DONE;
4399         sc->is_leader = 0;
4400         bxe_release_leader_lock(sc);
4401         mb();
4402
4403         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4404         BLOGE(sc, "Can't unload in closed or error state\n");
4405         return (-1);
4406     }
4407
4408     /*
4409      * Nothing to do during unload if previous bxe_nic_load()
4410      * did not completed succesfully - all resourses are released.
4411      */
4412     if ((sc->state == BXE_STATE_CLOSED) ||
4413         (sc->state == BXE_STATE_ERROR)) {
4414         return (0);
4415     }
4416
4417     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4418     mb();
4419
4420     /* stop tx */
4421     bxe_tx_disable(sc);
4422
4423     sc->rx_mode = BXE_RX_MODE_NONE;
4424     /* XXX set rx mode ??? */
4425
4426     if (IS_PF(sc)) {
4427         /* set ALWAYS_ALIVE bit in shmem */
4428         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4429
4430         bxe_drv_pulse(sc);
4431
4432         bxe_stats_handle(sc, STATS_EVENT_STOP);
4433         bxe_save_statistics(sc);
4434     }
4435
4436     /* wait till consumers catch up with producers in all queues */
4437     bxe_drain_tx_queues(sc);
4438
4439     /* if VF indicate to PF this function is going down (PF will delete sp
4440      * elements and clear initializations
4441      */
4442     if (IS_VF(sc)) {
4443         ; /* bxe_vfpf_close_vf(sc); */
4444     } else if (unload_mode != UNLOAD_RECOVERY) {
4445         /* if this is a normal/close unload need to clean up chip */
4446         bxe_chip_cleanup(sc, unload_mode, keep_link);
4447     } else {
4448         /* Send the UNLOAD_REQUEST to the MCP */
4449         bxe_send_unload_req(sc, unload_mode);
4450
4451         /*
4452          * Prevent transactions to host from the functions on the
4453          * engine that doesn't reset global blocks in case of global
4454          * attention once gloabl blocks are reset and gates are opened
4455          * (the engine which leader will perform the recovery
4456          * last).
4457          */
4458         if (!CHIP_IS_E1x(sc)) {
4459             bxe_pf_disable(sc);
4460         }
4461
4462         /* disable HW interrupts */
4463         bxe_int_disable_sync(sc, TRUE);
4464
4465         /* detach interrupts */
4466         bxe_interrupt_detach(sc);
4467
4468         /* Report UNLOAD_DONE to MCP */
4469         bxe_send_unload_done(sc, FALSE);
4470     }
4471
4472     /*
4473      * At this stage no more interrupts will arrive so we may safely clean
4474      * the queue'able objects here in case they failed to get cleaned so far.
4475      */
4476     if (IS_PF(sc)) {
4477         bxe_squeeze_objects(sc);
4478     }
4479
4480     /* There should be no more pending SP commands at this stage */
4481     sc->sp_state = 0;
4482
4483     sc->port.pmf = 0;
4484
4485     bxe_free_fp_buffers(sc);
4486
4487     if (IS_PF(sc)) {
4488         bxe_free_mem(sc);
4489     }
4490
4491     bxe_free_fw_stats_mem(sc);
4492
4493     sc->state = BXE_STATE_CLOSED;
4494
4495     /*
4496      * Check if there are pending parity attentions. If there are - set
4497      * RECOVERY_IN_PROGRESS.
4498      */
4499     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4500         bxe_set_reset_in_progress(sc);
4501
4502         /* Set RESET_IS_GLOBAL if needed */
4503         if (global) {
4504             bxe_set_reset_global(sc);
4505         }
4506     }
4507
4508     /*
4509      * The last driver must disable a "close the gate" if there is no
4510      * parity attention or "process kill" pending.
4511      */
4512     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4513         bxe_reset_is_done(sc, SC_PATH(sc))) {
4514         bxe_disable_close_the_gate(sc);
4515     }
4516
4517     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4518
4519     return (0);
4520 }
4521
4522 /*
4523  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4524  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4525  */
4526 static int
4527 bxe_ifmedia_update(struct ifnet  *ifp)
4528 {
4529     struct bxe_softc *sc = (struct bxe_softc *)if_getsoftc(ifp);
4530     struct ifmedia *ifm;
4531
4532     ifm = &sc->ifmedia;
4533
4534     /* We only support Ethernet media type. */
4535     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4536         return (EINVAL);
4537     }
4538
4539     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4540     case IFM_AUTO:
4541          break;
4542     case IFM_10G_CX4:
4543     case IFM_10G_SR:
4544     case IFM_10G_T:
4545     case IFM_10G_TWINAX:
4546     default:
4547         /* We don't support changing the media type. */
4548         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4549               IFM_SUBTYPE(ifm->ifm_media));
4550         return (EINVAL);
4551     }
4552
4553     return (0);
4554 }
4555
4556 /*
4557  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4558  */
4559 static void
4560 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4561 {
4562     struct bxe_softc *sc = if_getsoftc(ifp);
4563
4564     /* Report link down if the driver isn't running. */
4565     if ((if_getdrvflags(ifp) & IFF_DRV_RUNNING) == 0) {
4566         ifmr->ifm_active |= IFM_NONE;
4567         return;
4568     }
4569
4570     /* Setup the default interface info. */
4571     ifmr->ifm_status = IFM_AVALID;
4572     ifmr->ifm_active = IFM_ETHER;
4573
4574     if (sc->link_vars.link_up) {
4575         ifmr->ifm_status |= IFM_ACTIVE;
4576     } else {
4577         ifmr->ifm_active |= IFM_NONE;
4578         return;
4579     }
4580
4581     ifmr->ifm_active |= sc->media;
4582
4583     if (sc->link_vars.duplex == DUPLEX_FULL) {
4584         ifmr->ifm_active |= IFM_FDX;
4585     } else {
4586         ifmr->ifm_active |= IFM_HDX;
4587     }
4588 }
4589
4590 static int
4591 bxe_ioctl_nvram(struct bxe_softc *sc,
4592                 uint32_t         priv_op,
4593                 struct ifreq     *ifr)
4594 {
4595     struct bxe_nvram_data nvdata_base;
4596     struct bxe_nvram_data *nvdata;
4597     int len;
4598     int error = 0;
4599
4600     copyin(ifr->ifr_data, &nvdata_base, sizeof(nvdata_base));
4601
4602     len = (sizeof(struct bxe_nvram_data) +
4603            nvdata_base.len -
4604            sizeof(uint32_t));
4605
4606     if (len > sizeof(struct bxe_nvram_data)) {
4607         if ((nvdata = (struct bxe_nvram_data *)
4608                  malloc(len, M_DEVBUF,
4609                         (M_NOWAIT | M_ZERO))) == NULL) {
4610             BLOGE(sc, "BXE_IOC_RD_NVRAM malloc failed\n");
4611             return (1);
4612         }
4613         memcpy(nvdata, &nvdata_base, sizeof(struct bxe_nvram_data));
4614     } else {
4615         nvdata = &nvdata_base;
4616     }
4617
4618     if (priv_op == BXE_IOC_RD_NVRAM) {
4619         BLOGD(sc, DBG_IOCTL, "IOC_RD_NVRAM 0x%x %d\n",
4620               nvdata->offset, nvdata->len);
4621         error = bxe_nvram_read(sc,
4622                                nvdata->offset,
4623                                (uint8_t *)nvdata->value,
4624                                nvdata->len);
4625         copyout(nvdata, ifr->ifr_data, len);
4626     } else { /* BXE_IOC_WR_NVRAM */
4627         BLOGD(sc, DBG_IOCTL, "IOC_WR_NVRAM 0x%x %d\n",
4628               nvdata->offset, nvdata->len);
4629         copyin(ifr->ifr_data, nvdata, len);
4630         error = bxe_nvram_write(sc,
4631                                 nvdata->offset,
4632                                 (uint8_t *)nvdata->value,
4633                                 nvdata->len);
4634     }
4635
4636     if (len > sizeof(struct bxe_nvram_data)) {
4637         free(nvdata, M_DEVBUF);
4638     }
4639
4640     return (error);
4641 }
4642
4643 static int
4644 bxe_ioctl_stats_show(struct bxe_softc *sc,
4645                      uint32_t         priv_op,
4646                      struct ifreq     *ifr)
4647 {
4648     const size_t str_size   = (BXE_NUM_ETH_STATS * STAT_NAME_LEN);
4649     const size_t stats_size = (BXE_NUM_ETH_STATS * sizeof(uint64_t));
4650     caddr_t p_tmp;
4651     uint32_t *offset;
4652     int i;
4653
4654     switch (priv_op)
4655     {
4656     case BXE_IOC_STATS_SHOW_NUM:
4657         memset(ifr->ifr_data, 0, sizeof(union bxe_stats_show_data));
4658         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.num =
4659             BXE_NUM_ETH_STATS;
4660         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.len =
4661             STAT_NAME_LEN;
4662         return (0);
4663
4664     case BXE_IOC_STATS_SHOW_STR:
4665         memset(ifr->ifr_data, 0, str_size);
4666         p_tmp = ifr->ifr_data;
4667         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4668             strcpy(p_tmp, bxe_eth_stats_arr[i].string);
4669             p_tmp += STAT_NAME_LEN;
4670         }
4671         return (0);
4672
4673     case BXE_IOC_STATS_SHOW_CNT:
4674         memset(ifr->ifr_data, 0, stats_size);
4675         p_tmp = ifr->ifr_data;
4676         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4677             offset = ((uint32_t *)&sc->eth_stats +
4678                       bxe_eth_stats_arr[i].offset);
4679             switch (bxe_eth_stats_arr[i].size) {
4680             case 4:
4681                 *((uint64_t *)p_tmp) = (uint64_t)*offset;
4682                 break;
4683             case 8:
4684                 *((uint64_t *)p_tmp) = HILO_U64(*offset, *(offset + 1));
4685                 break;
4686             default:
4687                 *((uint64_t *)p_tmp) = 0;
4688             }
4689             p_tmp += sizeof(uint64_t);
4690         }
4691         return (0);
4692
4693     default:
4694         return (-1);
4695     }
4696 }
4697
4698 static void
4699 bxe_handle_chip_tq(void *context,
4700                    int  pending)
4701 {
4702     struct bxe_softc *sc = (struct bxe_softc *)context;
4703     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4704
4705     switch (work)
4706     {
4707     case CHIP_TQ_START:
4708         if ((if_getflags(sc->ifp) & IFF_UP) &&
4709             !(if_getdrvflags(sc->ifp) & IFF_DRV_RUNNING)) {
4710             /* start the interface */
4711             BLOGD(sc, DBG_LOAD, "Starting the interface...\n");
4712             BXE_CORE_LOCK(sc);
4713             bxe_init_locked(sc);
4714             BXE_CORE_UNLOCK(sc);
4715         }
4716         break;
4717
4718     case CHIP_TQ_STOP:
4719         if (!(if_getflags(sc->ifp) & IFF_UP) &&
4720             (if_getdrvflags(sc->ifp) & IFF_DRV_RUNNING)) {
4721             /* bring down the interface */
4722             BLOGD(sc, DBG_LOAD, "Stopping the interface...\n");
4723             bxe_periodic_stop(sc);
4724             BXE_CORE_LOCK(sc);
4725             bxe_stop_locked(sc);
4726             BXE_CORE_UNLOCK(sc);
4727         }
4728         break;
4729
4730     case CHIP_TQ_REINIT:
4731         if (if_getdrvflags(sc->ifp) & IFF_DRV_RUNNING) {
4732             /* restart the interface */
4733             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4734             bxe_periodic_stop(sc);
4735             BXE_CORE_LOCK(sc);
4736             bxe_stop_locked(sc);
4737             bxe_init_locked(sc);
4738             BXE_CORE_UNLOCK(sc);
4739         }
4740         break;
4741
4742     default:
4743         break;
4744     }
4745 }
4746
4747 /*
4748  * Handles any IOCTL calls from the operating system.
4749  *
4750  * Returns:
4751  *   0 = Success, >0 Failure
4752  */
4753 static int
4754 bxe_ioctl(if_t ifp,
4755           u_long       command,
4756           caddr_t      data)
4757 {
4758     struct bxe_softc *sc = if_getsoftc(ifp);
4759     struct ifreq *ifr = (struct ifreq *)data;
4760     struct bxe_nvram_data *nvdata;
4761     uint32_t priv_op;
4762     int mask = 0;
4763     int reinit = 0;
4764     int error = 0;
4765
4766     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4767     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4768
4769     switch (command)
4770     {
4771     case SIOCSIFMTU:
4772         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4773               ifr->ifr_mtu);
4774
4775         if (sc->mtu == ifr->ifr_mtu) {
4776             /* nothing to change */
4777             break;
4778         }
4779
4780         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4781             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4782                   ifr->ifr_mtu, mtu_min, mtu_max);
4783             error = EINVAL;
4784             break;
4785         }
4786
4787         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4788                              (unsigned long)ifr->ifr_mtu);
4789         /*
4790         atomic_store_rel_long((volatile unsigned long *)&if_getmtu(ifp),
4791                               (unsigned long)ifr->ifr_mtu);
4792         XXX - Not sure why it needs to be atomic
4793         */
4794         if_setmtu(ifp, ifr->ifr_mtu);
4795         reinit = 1;
4796         break;
4797
4798     case SIOCSIFFLAGS:
4799         /* toggle the interface state up or down */
4800         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4801
4802         /* check if the interface is up */
4803         if (if_getflags(ifp) & IFF_UP) {
4804             if (if_getdrvflags(ifp) & IFF_DRV_RUNNING) {
4805                 /* set the receive mode flags */
4806                 bxe_set_rx_mode(sc);
4807             } else {
4808                 atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_START);
4809                 taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4810             }
4811         } else {
4812             if (if_getdrvflags(ifp) & IFF_DRV_RUNNING) {
4813                 atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_STOP);
4814                 taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4815             }
4816         }
4817
4818         break;
4819
4820     case SIOCADDMULTI:
4821     case SIOCDELMULTI:
4822         /* add/delete multicast addresses */
4823         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4824
4825         /* check if the interface is up */
4826         if (if_getdrvflags(ifp) & IFF_DRV_RUNNING) {
4827             /* set the receive mode flags */
4828             bxe_set_rx_mode(sc);
4829         }
4830
4831         break;
4832
4833     case SIOCSIFCAP:
4834         /* find out which capabilities have changed */
4835         mask = (ifr->ifr_reqcap ^ if_getcapenable(ifp));
4836
4837         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4838               mask);
4839
4840         /* toggle the LRO capabilites enable flag */
4841         if (mask & IFCAP_LRO) {
4842             if_togglecapenable(ifp, IFCAP_LRO);
4843             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4844                   (if_getcapenable(ifp) & IFCAP_LRO) ? "ON" : "OFF");
4845             reinit = 1;
4846         }
4847
4848         /* toggle the TXCSUM checksum capabilites enable flag */
4849         if (mask & IFCAP_TXCSUM) {
4850             if_togglecapenable(ifp, IFCAP_TXCSUM);
4851             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4852                   (if_getcapenable(ifp) & IFCAP_TXCSUM) ? "ON" : "OFF");
4853             if (if_getcapenable(ifp) & IFCAP_TXCSUM) {
4854                 if_sethwassistbits(ifp, (CSUM_IP      |
4855                                     CSUM_TCP      |
4856                                     CSUM_UDP      |
4857                                     CSUM_TSO      |
4858                                     CSUM_TCP_IPV6 |
4859                                     CSUM_UDP_IPV6), 0);
4860             } else {
4861                 if_clearhwassist(ifp); /* XXX */
4862             }
4863         }
4864
4865         /* toggle the RXCSUM checksum capabilities enable flag */
4866         if (mask & IFCAP_RXCSUM) {
4867             if_togglecapenable(ifp, IFCAP_RXCSUM);
4868             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4869                   (if_getcapenable(ifp) & IFCAP_RXCSUM) ? "ON" : "OFF");
4870             if (if_getcapenable(ifp) & IFCAP_RXCSUM) {
4871                 if_sethwassistbits(ifp, (CSUM_IP      |
4872                                     CSUM_TCP      |
4873                                     CSUM_UDP      |
4874                                     CSUM_TSO      |
4875                                     CSUM_TCP_IPV6 |
4876                                     CSUM_UDP_IPV6), 0);
4877             } else {
4878                 if_clearhwassist(ifp); /* XXX */
4879             }
4880         }
4881
4882         /* toggle TSO4 capabilities enabled flag */
4883         if (mask & IFCAP_TSO4) {
4884             if_togglecapenable(ifp, IFCAP_TSO4);
4885             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4886                   (if_getcapenable(ifp) & IFCAP_TSO4) ? "ON" : "OFF");
4887         }
4888
4889         /* toggle TSO6 capabilities enabled flag */
4890         if (mask & IFCAP_TSO6) {
4891             if_togglecapenable(ifp, IFCAP_TSO6);
4892             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4893                   (if_getcapenable(ifp) & IFCAP_TSO6) ? "ON" : "OFF");
4894         }
4895
4896         /* toggle VLAN_HWTSO capabilities enabled flag */
4897         if (mask & IFCAP_VLAN_HWTSO) {
4898
4899             if_togglecapenable(ifp, IFCAP_VLAN_HWTSO);
4900             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4901                   (if_getcapenable(ifp) & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4902         }
4903
4904         /* toggle VLAN_HWCSUM capabilities enabled flag */
4905         if (mask & IFCAP_VLAN_HWCSUM) {
4906             /* XXX investigate this... */
4907             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4908             error = EINVAL;
4909         }
4910
4911         /* toggle VLAN_MTU capabilities enable flag */
4912         if (mask & IFCAP_VLAN_MTU) {
4913             /* XXX investigate this... */
4914             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4915             error = EINVAL;
4916         }
4917
4918         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4919         if (mask & IFCAP_VLAN_HWTAGGING) {
4920             /* XXX investigate this... */
4921             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4922             error = EINVAL;
4923         }
4924
4925         /* toggle VLAN_HWFILTER capabilities enabled flag */
4926         if (mask & IFCAP_VLAN_HWFILTER) {
4927             /* XXX investigate this... */
4928             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4929             error = EINVAL;
4930         }
4931
4932         /* XXX not yet...
4933          * IFCAP_WOL_MAGIC
4934          */
4935
4936         break;
4937
4938     case SIOCSIFMEDIA:
4939     case SIOCGIFMEDIA:
4940         /* set/get interface media */
4941         BLOGD(sc, DBG_IOCTL,
4942               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
4943               (command & 0xff));
4944         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
4945         break;
4946
4947     case SIOCGPRIVATE_0:
4948         copyin(ifr->ifr_data, &priv_op, sizeof(priv_op));
4949
4950         switch (priv_op)
4951         {
4952         case BXE_IOC_RD_NVRAM:
4953         case BXE_IOC_WR_NVRAM:
4954             nvdata = (struct bxe_nvram_data *)ifr->ifr_data;
4955             BLOGD(sc, DBG_IOCTL,
4956                   "Received Private NVRAM ioctl addr=0x%x size=%u\n",
4957                   nvdata->offset, nvdata->len);
4958             error = bxe_ioctl_nvram(sc, priv_op, ifr);
4959             break;
4960
4961         case BXE_IOC_STATS_SHOW_NUM:
4962         case BXE_IOC_STATS_SHOW_STR:
4963         case BXE_IOC_STATS_SHOW_CNT:
4964             BLOGD(sc, DBG_IOCTL, "Received Private Stats ioctl (%d)\n",
4965                   priv_op);
4966             error = bxe_ioctl_stats_show(sc, priv_op, ifr);
4967             break;
4968
4969         default:
4970             BLOGW(sc, "Received Private Unknown ioctl (%d)\n", priv_op);
4971             error = EINVAL;
4972             break;
4973         }
4974
4975         break;
4976
4977     default:
4978         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
4979               (command & 0xff));
4980         error = ether_ioctl(ifp, command, data);
4981         break;
4982     }
4983
4984     if (reinit && (if_getdrvflags(sc->ifp) & IFF_DRV_RUNNING)) {
4985         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
4986               "Re-initializing hardware from IOCTL change\n");
4987         atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
4988         taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4989     }
4990
4991     return (error);
4992 }
4993
4994 static __noinline void
4995 bxe_dump_mbuf(struct bxe_softc *sc,
4996               struct mbuf      *m,
4997               uint8_t          contents)
4998 {
4999     char * type;
5000     int i = 0;
5001
5002     if (!(sc->debug & DBG_MBUF)) {
5003         return;
5004     }
5005
5006     if (m == NULL) {
5007         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
5008         return;
5009     }
5010
5011     while (m) {
5012         BLOGD(sc, DBG_MBUF,
5013               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
5014               i, m, m->m_len, m->m_flags, M_FLAG_BITS, m->m_data);
5015
5016         if (m->m_flags & M_PKTHDR) {
5017              BLOGD(sc, DBG_MBUF,
5018                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
5019                    i, m->m_pkthdr.len, m->m_flags, M_FLAG_BITS,
5020                    (int)m->m_pkthdr.csum_flags, CSUM_BITS);
5021         }
5022
5023         if (m->m_flags & M_EXT) {
5024             switch (m->m_ext.ext_type) {
5025             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
5026             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
5027             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
5028             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
5029             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
5030             case EXT_PACKET:     type = "EXT_PACKET";     break;
5031             case EXT_MBUF:       type = "EXT_MBUF";       break;
5032             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
5033             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
5034             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
5035             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
5036             default:             type = "UNKNOWN";        break;
5037             }
5038
5039             BLOGD(sc, DBG_MBUF,
5040                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
5041                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
5042         }
5043
5044         if (contents) {
5045             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
5046         }
5047
5048         m = m->m_next;
5049         i++;
5050     }
5051 }
5052
5053 /*
5054  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
5055  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
5056  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
5057  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
5058  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
5059  */
5060 static int
5061 bxe_chktso_window(struct bxe_softc  *sc,
5062                   int               nsegs,
5063                   bus_dma_segment_t *segs,
5064                   struct mbuf       *m)
5065 {
5066     uint32_t num_wnds, wnd_size, wnd_sum;
5067     int32_t frag_idx, wnd_idx;
5068     unsigned short lso_mss;
5069     int defrag;
5070
5071     defrag = 0;
5072     wnd_sum = 0;
5073     wnd_size = 10;
5074     num_wnds = nsegs - wnd_size;
5075     lso_mss = htole16(m->m_pkthdr.tso_segsz);
5076
5077     /*
5078      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
5079      * first window sum of data while skipping the first assuming it is the
5080      * header in FreeBSD.
5081      */
5082     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
5083         wnd_sum += htole16(segs[frag_idx].ds_len);
5084     }
5085
5086     /* check the first 10 bd window size */
5087     if (wnd_sum < lso_mss) {
5088         return (1);
5089     }
5090
5091     /* run through the windows */
5092     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
5093         /* subtract the first mbuf->m_len of the last wndw(-header) */
5094         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
5095         /* add the next mbuf len to the len of our new window */
5096         wnd_sum += htole16(segs[frag_idx].ds_len);
5097         if (wnd_sum < lso_mss) {
5098             return (1);
5099         }
5100     }
5101
5102     return (0);
5103 }
5104
5105 static uint8_t
5106 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
5107                     struct mbuf         *m,
5108                     uint32_t            *parsing_data)
5109 {
5110     struct ether_vlan_header *eh = NULL;
5111     struct ip *ip4 = NULL;
5112     struct ip6_hdr *ip6 = NULL;
5113     caddr_t ip = NULL;
5114     struct tcphdr *th = NULL;
5115     int e_hlen, ip_hlen, l4_off;
5116     uint16_t proto;
5117
5118     if (m->m_pkthdr.csum_flags == CSUM_IP) {
5119         /* no L4 checksum offload needed */
5120         return (0);
5121     }
5122
5123     /* get the Ethernet header */
5124     eh = mtod(m, struct ether_vlan_header *);
5125
5126     /* handle VLAN encapsulation if present */
5127     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5128         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5129         proto  = ntohs(eh->evl_proto);
5130     } else {
5131         e_hlen = ETHER_HDR_LEN;
5132         proto  = ntohs(eh->evl_encap_proto);
5133     }
5134
5135     switch (proto) {
5136     case ETHERTYPE_IP:
5137         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5138         ip4 = (m->m_len < sizeof(struct ip)) ?
5139                   (struct ip *)m->m_next->m_data :
5140                   (struct ip *)(m->m_data + e_hlen);
5141         /* ip_hl is number of 32-bit words */
5142         ip_hlen = (ip4->ip_hl << 2);
5143         ip = (caddr_t)ip4;
5144         break;
5145     case ETHERTYPE_IPV6:
5146         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5147         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5148                   (struct ip6_hdr *)m->m_next->m_data :
5149                   (struct ip6_hdr *)(m->m_data + e_hlen);
5150         /* XXX cannot support offload with IPv6 extensions */
5151         ip_hlen = sizeof(struct ip6_hdr);
5152         ip = (caddr_t)ip6;
5153         break;
5154     default:
5155         /* We can't offload in this case... */
5156         /* XXX error stat ??? */
5157         return (0);
5158     }
5159
5160     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5161     l4_off = (e_hlen + ip_hlen);
5162
5163     *parsing_data |=
5164         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
5165          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
5166
5167     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5168                                   CSUM_TSO |
5169                                   CSUM_TCP_IPV6)) {
5170         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5171         th = (struct tcphdr *)(ip + ip_hlen);
5172         /* th_off is number of 32-bit words */
5173         *parsing_data |= ((th->th_off <<
5174                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
5175                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
5176         return (l4_off + (th->th_off << 2)); /* entire header length */
5177     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5178                                          CSUM_UDP_IPV6)) {
5179         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5180         return (l4_off + sizeof(struct udphdr)); /* entire header length */
5181     } else {
5182         /* XXX error stat ??? */
5183         return (0);
5184     }
5185 }
5186
5187 static uint8_t
5188 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
5189                  struct mbuf                *m,
5190                  struct eth_tx_parse_bd_e1x *pbd)
5191 {
5192     struct ether_vlan_header *eh = NULL;
5193     struct ip *ip4 = NULL;
5194     struct ip6_hdr *ip6 = NULL;
5195     caddr_t ip = NULL;
5196     struct tcphdr *th = NULL;
5197     struct udphdr *uh = NULL;
5198     int e_hlen, ip_hlen;
5199     uint16_t proto;
5200     uint8_t hlen;
5201     uint16_t tmp_csum;
5202     uint32_t *tmp_uh;
5203
5204     /* get the Ethernet header */
5205     eh = mtod(m, struct ether_vlan_header *);
5206
5207     /* handle VLAN encapsulation if present */
5208     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5209         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5210         proto  = ntohs(eh->evl_proto);
5211     } else {
5212         e_hlen = ETHER_HDR_LEN;
5213         proto  = ntohs(eh->evl_encap_proto);
5214     }
5215
5216     switch (proto) {
5217     case ETHERTYPE_IP:
5218         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5219         ip4 = (m->m_len < sizeof(struct ip)) ?
5220                   (struct ip *)m->m_next->m_data :
5221                   (struct ip *)(m->m_data + e_hlen);
5222         /* ip_hl is number of 32-bit words */
5223         ip_hlen = (ip4->ip_hl << 1);
5224         ip = (caddr_t)ip4;
5225         break;
5226     case ETHERTYPE_IPV6:
5227         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5228         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5229                   (struct ip6_hdr *)m->m_next->m_data :
5230                   (struct ip6_hdr *)(m->m_data + e_hlen);
5231         /* XXX cannot support offload with IPv6 extensions */
5232         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
5233         ip = (caddr_t)ip6;
5234         break;
5235     default:
5236         /* We can't offload in this case... */
5237         /* XXX error stat ??? */
5238         return (0);
5239     }
5240
5241     hlen = (e_hlen >> 1);
5242
5243     /* note that rest of global_data is indirectly zeroed here */
5244     if (m->m_flags & M_VLANTAG) {
5245         pbd->global_data =
5246             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
5247     } else {
5248         pbd->global_data = htole16(hlen);
5249     }
5250
5251     pbd->ip_hlen_w = ip_hlen;
5252
5253     hlen += pbd->ip_hlen_w;
5254
5255     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5256
5257     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5258                                   CSUM_TSO |
5259                                   CSUM_TCP_IPV6)) {
5260         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5261         /* th_off is number of 32-bit words */
5262         hlen += (uint16_t)(th->th_off << 1);
5263     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5264                                          CSUM_UDP_IPV6)) {
5265         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5266         hlen += (sizeof(struct udphdr) / 2);
5267     } else {
5268         /* valid case as only CSUM_IP was set */
5269         return (0);
5270     }
5271
5272     pbd->total_hlen_w = htole16(hlen);
5273
5274     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5275                                   CSUM_TSO |
5276                                   CSUM_TCP_IPV6)) {
5277         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5278         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5279     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5280                                          CSUM_UDP_IPV6)) {
5281         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5282
5283         /*
5284          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5285          * checksums and does not know anything about the UDP header and where
5286          * the checksum field is located. It only knows about TCP. Therefore
5287          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5288          * offload. Since the checksum field offset for TCP is 16 bytes and
5289          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5290          * bytes less than the start of the UDP header. This allows the
5291          * hardware to write the checksum in the correct spot. But the
5292          * hardware will compute a checksum which includes the last 10 bytes
5293          * of the IP header. To correct this we tweak the stack computed
5294          * pseudo checksum by folding in the calculation of the inverse
5295          * checksum for those final 10 bytes of the IP header. This allows
5296          * the correct checksum to be computed by the hardware.
5297          */
5298
5299         /* set pointer 10 bytes before UDP header */
5300         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5301
5302         /* calculate a pseudo header checksum over the first 10 bytes */
5303         tmp_csum = in_pseudo(*tmp_uh,
5304                              *(tmp_uh + 1),
5305                              *(uint16_t *)(tmp_uh + 2));
5306
5307         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5308     }
5309
5310     return (hlen * 2); /* entire header length, number of bytes */
5311 }
5312
5313 static void
5314 bxe_set_pbd_lso_e2(struct mbuf *m,
5315                    uint32_t    *parsing_data)
5316 {
5317     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5318                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5319                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5320
5321     /* XXX test for IPv6 with extension header... */
5322 #if 0
5323     struct ip6_hdr *ip6;
5324     if (ip6 && ip6->ip6_nxt == 'some ipv6 extension header')
5325         *parsing_data |= ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR;
5326 #endif
5327 }
5328
5329 static void
5330 bxe_set_pbd_lso(struct mbuf                *m,
5331                 struct eth_tx_parse_bd_e1x *pbd)
5332 {
5333     struct ether_vlan_header *eh = NULL;
5334     struct ip *ip = NULL;
5335     struct tcphdr *th = NULL;
5336     int e_hlen;
5337
5338     /* get the Ethernet header */
5339     eh = mtod(m, struct ether_vlan_header *);
5340
5341     /* handle VLAN encapsulation if present */
5342     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5343                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5344
5345     /* get the IP and TCP header, with LSO entire header in first mbuf */
5346     /* XXX assuming IPv4 */
5347     ip = (struct ip *)(m->m_data + e_hlen);
5348     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5349
5350     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5351     pbd->tcp_send_seq = ntohl(th->th_seq);
5352     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5353
5354 #if 1
5355         /* XXX IPv4 */
5356         pbd->ip_id = ntohs(ip->ip_id);
5357         pbd->tcp_pseudo_csum =
5358             ntohs(in_pseudo(ip->ip_src.s_addr,
5359                             ip->ip_dst.s_addr,
5360                             htons(IPPROTO_TCP)));
5361 #else
5362         /* XXX IPv6 */
5363         pbd->tcp_pseudo_csum =
5364             ntohs(in_pseudo(&ip6->ip6_src,
5365                             &ip6->ip6_dst,
5366                             htons(IPPROTO_TCP)));
5367 #endif
5368
5369     pbd->global_data |=
5370         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5371 }
5372
5373 /*
5374  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5375  * visible to the controller.
5376  *
5377  * If an mbuf is submitted to this routine and cannot be given to the
5378  * controller (e.g. it has too many fragments) then the function may free
5379  * the mbuf and return to the caller.
5380  *
5381  * Returns:
5382  *   0 = Success, !0 = Failure
5383  *   Note the side effect that an mbuf may be freed if it causes a problem.
5384  */
5385 static int
5386 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5387 {
5388     bus_dma_segment_t segs[32];
5389     struct mbuf *m0;
5390     struct bxe_sw_tx_bd *tx_buf;
5391     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5392     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5393     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5394     struct eth_tx_bd *tx_data_bd;
5395     struct eth_tx_bd *tx_total_pkt_size_bd;
5396     struct eth_tx_start_bd *tx_start_bd;
5397     uint16_t bd_prod, pkt_prod, total_pkt_size;
5398     uint8_t mac_type;
5399     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5400     struct bxe_softc *sc;
5401     uint16_t tx_bd_avail;
5402     struct ether_vlan_header *eh;
5403     uint32_t pbd_e2_parsing_data = 0;
5404     uint8_t hlen = 0;
5405     int tmp_bd;
5406     int i;
5407
5408     sc = fp->sc;
5409
5410     M_ASSERTPKTHDR(*m_head);
5411
5412     m0 = *m_head;
5413     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5414     tx_start_bd = NULL;
5415     tx_data_bd = NULL;
5416     tx_total_pkt_size_bd = NULL;
5417
5418     /* get the H/W pointer for packets and BDs */
5419     pkt_prod = fp->tx_pkt_prod;
5420     bd_prod = fp->tx_bd_prod;
5421
5422     mac_type = UNICAST_ADDRESS;
5423
5424     /* map the mbuf into the next open DMAable memory */
5425     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5426     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5427                                     tx_buf->m_map, m0,
5428                                     segs, &nsegs, BUS_DMA_NOWAIT);
5429
5430     /* mapping errors */
5431     if(__predict_false(error != 0)) {
5432         fp->eth_q_stats.tx_dma_mapping_failure++;
5433         if (error == ENOMEM) {
5434             /* resource issue, try again later */
5435             rc = ENOMEM;
5436         } else if (error == EFBIG) {
5437             /* possibly recoverable with defragmentation */
5438             fp->eth_q_stats.mbuf_defrag_attempts++;
5439             m0 = m_defrag(*m_head, M_NOWAIT);
5440             if (m0 == NULL) {
5441                 fp->eth_q_stats.mbuf_defrag_failures++;
5442                 rc = ENOBUFS;
5443             } else {
5444                 /* defrag successful, try mapping again */
5445                 *m_head = m0;
5446                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5447                                                 tx_buf->m_map, m0,
5448                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5449                 if (error) {
5450                     fp->eth_q_stats.tx_dma_mapping_failure++;
5451                     rc = error;
5452                 }
5453             }
5454         } else {
5455             /* unknown, unrecoverable mapping error */
5456             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5457             bxe_dump_mbuf(sc, m0, FALSE);
5458             rc = error;
5459         }
5460
5461         goto bxe_tx_encap_continue;
5462     }
5463
5464     tx_bd_avail = bxe_tx_avail(sc, fp);
5465
5466     /* make sure there is enough room in the send queue */
5467     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5468         /* Recoverable, try again later. */
5469         fp->eth_q_stats.tx_hw_queue_full++;
5470         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5471         rc = ENOMEM;
5472         goto bxe_tx_encap_continue;
5473     }
5474
5475     /* capture the current H/W TX chain high watermark */
5476     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5477                         (TX_BD_USABLE - tx_bd_avail))) {
5478         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5479     }
5480
5481     /* make sure it fits in the packet window */
5482     if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5483         /*
5484          * The mbuf may be to big for the controller to handle. If the frame
5485          * is a TSO frame we'll need to do an additional check.
5486          */
5487         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5488             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5489                 goto bxe_tx_encap_continue; /* OK to send */
5490             } else {
5491                 fp->eth_q_stats.tx_window_violation_tso++;
5492             }
5493         } else {
5494             fp->eth_q_stats.tx_window_violation_std++;
5495         }
5496
5497         /* lets try to defragment this mbuf and remap it */
5498         fp->eth_q_stats.mbuf_defrag_attempts++;
5499         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5500
5501         m0 = m_defrag(*m_head, M_NOWAIT);
5502         if (m0 == NULL) {
5503             fp->eth_q_stats.mbuf_defrag_failures++;
5504             /* Ugh, just drop the frame... :( */
5505             rc = ENOBUFS;
5506         } else {
5507             /* defrag successful, try mapping again */
5508             *m_head = m0;
5509             error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5510                                             tx_buf->m_map, m0,
5511                                             segs, &nsegs, BUS_DMA_NOWAIT);
5512             if (error) {
5513                 fp->eth_q_stats.tx_dma_mapping_failure++;
5514                 /* No sense in trying to defrag/copy chain, drop it. :( */
5515                 rc = error;
5516             }
5517             else {
5518                 /* if the chain is still too long then drop it */
5519                 if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5520                     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5521                     rc = ENODEV;
5522                 }
5523             }
5524         }
5525     }
5526
5527 bxe_tx_encap_continue:
5528
5529     /* Check for errors */
5530     if (rc) {
5531         if (rc == ENOMEM) {
5532             /* recoverable try again later  */
5533         } else {
5534             fp->eth_q_stats.tx_soft_errors++;
5535             fp->eth_q_stats.mbuf_alloc_tx--;
5536             m_freem(*m_head);
5537             *m_head = NULL;
5538         }
5539
5540         return (rc);
5541     }
5542
5543     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5544     if (m0->m_flags & M_BCAST) {
5545         mac_type = BROADCAST_ADDRESS;
5546     } else if (m0->m_flags & M_MCAST) {
5547         mac_type = MULTICAST_ADDRESS;
5548     }
5549
5550     /* store the mbuf into the mbuf ring */
5551     tx_buf->m        = m0;
5552     tx_buf->first_bd = fp->tx_bd_prod;
5553     tx_buf->flags    = 0;
5554
5555     /* prepare the first transmit (start) BD for the mbuf */
5556     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5557
5558     BLOGD(sc, DBG_TX,
5559           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5560           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5561
5562     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5563     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5564     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5565     total_pkt_size += tx_start_bd->nbytes;
5566     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5567
5568     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5569
5570     /* all frames have at least Start BD + Parsing BD */
5571     nbds = nsegs + 1;
5572     tx_start_bd->nbd = htole16(nbds);
5573
5574     if (m0->m_flags & M_VLANTAG) {
5575         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5576         tx_start_bd->bd_flags.as_bitfield |=
5577             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5578     } else {
5579         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5580         if (IS_VF(sc)) {
5581             /* map ethernet header to find type and header length */
5582             eh = mtod(m0, struct ether_vlan_header *);
5583             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5584         } else {
5585             /* used by FW for packet accounting */
5586             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5587 #if 0
5588             /*
5589              * If NPAR-SD is active then FW should do the tagging regardless
5590              * of value of priority. Otherwise, if priority indicates this is
5591              * a control packet we need to indicate to FW to avoid tagging.
5592              */
5593             if (!IS_MF_AFEX(sc) && (mbuf priority == PRIO_CONTROL)) {
5594                 SET_FLAG(tx_start_bd->general_data,
5595                          ETH_TX_START_BD_FORCE_VLAN_MODE, 1);
5596             }
5597 #endif
5598         }
5599     }
5600
5601     /*
5602      * add a parsing BD from the chain. The parsing BD is always added
5603      * though it is only used for TSO and chksum
5604      */
5605     bd_prod = TX_BD_NEXT(bd_prod);
5606
5607     if (m0->m_pkthdr.csum_flags) {
5608         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5609             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5610             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5611         }
5612
5613         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5614             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5615                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5616         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5617             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5618                                                   ETH_TX_BD_FLAGS_IS_UDP |
5619                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5620         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5621                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5622             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5623         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5624             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5625                                                   ETH_TX_BD_FLAGS_IS_UDP);
5626         }
5627     }
5628
5629     if (!CHIP_IS_E1x(sc)) {
5630         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5631         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5632
5633         if (m0->m_pkthdr.csum_flags) {
5634             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5635         }
5636
5637 #if 0
5638         /*
5639          * Add the MACs to the parsing BD if the module param was
5640          * explicitly set, if this is a vf, or in switch independent
5641          * mode.
5642          */
5643         if (sc->flags & BXE_TX_SWITCHING || IS_VF(sc) || IS_MF_SI(sc)) {
5644             eh = mtod(m0, struct ether_vlan_header *);
5645             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.src_hi,
5646                                 &pbd_e2->data.mac_addr.src_mid,
5647                                 &pbd_e2->data.mac_addr.src_lo,
5648                                 eh->evl_shost);
5649             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.dst_hi,
5650                                 &pbd_e2->data.mac_addr.dst_mid,
5651                                 &pbd_e2->data.mac_addr.dst_lo,
5652                                 eh->evl_dhost);
5653         }
5654 #endif
5655
5656         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5657                  mac_type);
5658     } else {
5659         uint16_t global_data = 0;
5660
5661         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5662         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5663
5664         if (m0->m_pkthdr.csum_flags) {
5665             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5666         }
5667
5668         SET_FLAG(global_data,
5669                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5670         pbd_e1x->global_data |= htole16(global_data);
5671     }
5672
5673     /* setup the parsing BD with TSO specific info */
5674     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5675         fp->eth_q_stats.tx_ofld_frames_lso++;
5676         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5677
5678         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5679             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5680
5681             /* split the first BD into header/data making the fw job easy */
5682             nbds++;
5683             tx_start_bd->nbd = htole16(nbds);
5684             tx_start_bd->nbytes = htole16(hlen);
5685
5686             bd_prod = TX_BD_NEXT(bd_prod);
5687
5688             /* new transmit BD after the tx_parse_bd */
5689             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5690             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5691             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5692             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5693             if (tx_total_pkt_size_bd == NULL) {
5694                 tx_total_pkt_size_bd = tx_data_bd;
5695             }
5696
5697             BLOGD(sc, DBG_TX,
5698                   "TSO split header size is %d (%x:%x) nbds %d\n",
5699                   le16toh(tx_start_bd->nbytes),
5700                   le32toh(tx_start_bd->addr_hi),
5701                   le32toh(tx_start_bd->addr_lo),
5702                   nbds);
5703         }
5704
5705         if (!CHIP_IS_E1x(sc)) {
5706             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5707         } else {
5708             bxe_set_pbd_lso(m0, pbd_e1x);
5709         }
5710     }
5711
5712     if (pbd_e2_parsing_data) {
5713         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5714     }
5715
5716     /* prepare remaining BDs, start tx bd contains first seg/frag */
5717     for (i = 1; i < nsegs ; i++) {
5718         bd_prod = TX_BD_NEXT(bd_prod);
5719         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5720         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5721         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5722         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5723         if (tx_total_pkt_size_bd == NULL) {
5724             tx_total_pkt_size_bd = tx_data_bd;
5725         }
5726         total_pkt_size += tx_data_bd->nbytes;
5727     }
5728
5729     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5730
5731     if (tx_total_pkt_size_bd != NULL) {
5732         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5733     }
5734
5735     if (__predict_false(sc->debug & DBG_TX)) {
5736         tmp_bd = tx_buf->first_bd;
5737         for (i = 0; i < nbds; i++)
5738         {
5739             if (i == 0) {
5740                 BLOGD(sc, DBG_TX,
5741                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5742                       "bd_flags=0x%x hdr_nbds=%d\n",
5743                       tx_start_bd,
5744                       tmp_bd,
5745                       le16toh(tx_start_bd->nbd),
5746                       le16toh(tx_start_bd->vlan_or_ethertype),
5747                       tx_start_bd->bd_flags.as_bitfield,
5748                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5749             } else if (i == 1) {
5750                 if (pbd_e1x) {
5751                     BLOGD(sc, DBG_TX,
5752                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5753                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5754                           "tcp_seq=%u total_hlen_w=%u\n",
5755                           pbd_e1x,
5756                           tmp_bd,
5757                           pbd_e1x->global_data,
5758                           pbd_e1x->ip_hlen_w,
5759                           pbd_e1x->ip_id,
5760                           pbd_e1x->lso_mss,
5761                           pbd_e1x->tcp_flags,
5762                           pbd_e1x->tcp_pseudo_csum,
5763                           pbd_e1x->tcp_send_seq,
5764                           le16toh(pbd_e1x->total_hlen_w));
5765                 } else { /* if (pbd_e2) */
5766                     BLOGD(sc, DBG_TX,
5767                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5768                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5769                           pbd_e2,
5770                           tmp_bd,
5771                           pbd_e2->data.mac_addr.dst_hi,
5772                           pbd_e2->data.mac_addr.dst_mid,
5773                           pbd_e2->data.mac_addr.dst_lo,
5774                           pbd_e2->data.mac_addr.src_hi,
5775                           pbd_e2->data.mac_addr.src_mid,
5776                           pbd_e2->data.mac_addr.src_lo,
5777                           pbd_e2->parsing_data);
5778                 }
5779             }
5780
5781             if (i != 1) { /* skip parse db as it doesn't hold data */
5782                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5783                 BLOGD(sc, DBG_TX,
5784                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5785                       tx_data_bd,
5786                       tmp_bd,
5787                       le16toh(tx_data_bd->nbytes),
5788                       le32toh(tx_data_bd->addr_hi),
5789                       le32toh(tx_data_bd->addr_lo));
5790             }
5791
5792             tmp_bd = TX_BD_NEXT(tmp_bd);
5793         }
5794     }
5795
5796     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5797
5798     /* update TX BD producer index value for next TX */
5799     bd_prod = TX_BD_NEXT(bd_prod);
5800
5801     /*
5802      * If the chain of tx_bd's describing this frame is adjacent to or spans
5803      * an eth_tx_next_bd element then we need to increment the nbds value.
5804      */
5805     if (TX_BD_IDX(bd_prod) < nbds) {
5806         nbds++;
5807     }
5808
5809     /* don't allow reordering of writes for nbd and packets */
5810     mb();
5811
5812     fp->tx_db.data.prod += nbds;
5813
5814     /* producer points to the next free tx_bd at this point */
5815     fp->tx_pkt_prod++;
5816     fp->tx_bd_prod = bd_prod;
5817
5818     DOORBELL(sc, fp->index, fp->tx_db.raw);
5819
5820     fp->eth_q_stats.tx_pkts++;
5821
5822     /* Prevent speculative reads from getting ahead of the status block. */
5823     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5824                       0, 0, BUS_SPACE_BARRIER_READ);
5825
5826     /* Prevent speculative reads from getting ahead of the doorbell. */
5827     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5828                       0, 0, BUS_SPACE_BARRIER_READ);
5829
5830     return (0);
5831 }
5832
5833 static void
5834 bxe_tx_start_locked(struct bxe_softc *sc,
5835                     if_t ifp,
5836                     struct bxe_fastpath *fp)
5837 {
5838     struct mbuf *m = NULL;
5839     int tx_count = 0;
5840     uint16_t tx_bd_avail;
5841
5842     BXE_FP_TX_LOCK_ASSERT(fp);
5843
5844     /* keep adding entries while there are frames to send */
5845     while (!if_sendq_empty(ifp)) {
5846
5847         /*
5848          * check for any frames to send
5849          * dequeue can still be NULL even if queue is not empty
5850          */
5851         m = if_dequeue(ifp);
5852         if (__predict_false(m == NULL)) {
5853             break;
5854         }
5855
5856         /* the mbuf now belongs to us */
5857         fp->eth_q_stats.mbuf_alloc_tx++;
5858
5859         /*
5860          * Put the frame into the transmit ring. If we don't have room,
5861          * place the mbuf back at the head of the TX queue, set the
5862          * OACTIVE flag, and wait for the NIC to drain the chain.
5863          */
5864         if (__predict_false(bxe_tx_encap(fp, &m))) {
5865             fp->eth_q_stats.tx_encap_failures++;
5866             if (m != NULL) {
5867                 /* mark the TX queue as full and return the frame */
5868                 if_setdrvflagbits(ifp, IFF_DRV_OACTIVE, 0);
5869                 if_sendq_prepend(ifp, m);
5870                 fp->eth_q_stats.mbuf_alloc_tx--;
5871                 fp->eth_q_stats.tx_queue_xoff++;
5872             }
5873
5874             /* stop looking for more work */
5875             break;
5876         }
5877
5878         /* the frame was enqueued successfully */
5879         tx_count++;
5880
5881         /* send a copy of the frame to any BPF listeners. */
5882         if_etherbpfmtap(ifp, m);
5883
5884         tx_bd_avail = bxe_tx_avail(sc, fp);
5885
5886         /* handle any completions if we're running low */
5887         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5888             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5889             bxe_txeof(sc, fp);
5890             if (if_getdrvflags(ifp) & IFF_DRV_OACTIVE) {
5891                 break;
5892             }
5893         }
5894     }
5895
5896     /* all TX packets were dequeued and/or the tx ring is full */
5897     if (tx_count > 0) {
5898         /* reset the TX watchdog timeout timer */
5899         fp->watchdog_timer = BXE_TX_TIMEOUT;
5900     }
5901 }
5902
5903 /* Legacy (non-RSS) dispatch routine */
5904 static void
5905 bxe_tx_start(if_t ifp)
5906 {
5907     struct bxe_softc *sc;
5908     struct bxe_fastpath *fp;
5909
5910     sc = if_getsoftc(ifp);
5911
5912     if (!(if_getdrvflags(ifp) & IFF_DRV_RUNNING)) {
5913         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5914         return;
5915     }
5916
5917     if (if_getdrvflags(ifp) & IFF_DRV_OACTIVE) {
5918         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
5919         return;
5920     }
5921
5922     if (!sc->link_vars.link_up) {
5923         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
5924         return;
5925     }
5926
5927     fp = &sc->fp[0];
5928
5929     BXE_FP_TX_LOCK(fp);
5930     bxe_tx_start_locked(sc, ifp, fp);
5931     BXE_FP_TX_UNLOCK(fp);
5932 }
5933
5934 #if __FreeBSD_version >= 800000
5935
5936 static int
5937 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
5938                        if_t                ifp,
5939                        struct bxe_fastpath *fp,
5940                        struct mbuf         *m)
5941 {
5942     struct buf_ring *tx_br = fp->tx_br;
5943     struct mbuf *next;
5944     int depth, rc, tx_count;
5945     uint16_t tx_bd_avail;
5946
5947     rc = tx_count = 0;
5948
5949     if (!tx_br) {
5950         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
5951         return (EINVAL);
5952     }
5953
5954     /* fetch the depth of the driver queue */
5955     depth = drbr_inuse_drv(ifp, tx_br);
5956     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
5957         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
5958     }
5959
5960     BXE_FP_TX_LOCK_ASSERT(fp);
5961
5962     if (m == NULL) {
5963         /* no new work, check for pending frames */
5964         next = drbr_dequeue_drv(ifp, tx_br);
5965     } else if (drbr_needs_enqueue_drv(ifp, tx_br)) {
5966         /* have both new and pending work, maintain packet order */
5967         rc = drbr_enqueue_drv(ifp, tx_br, m);
5968         if (rc != 0) {
5969             fp->eth_q_stats.tx_soft_errors++;
5970             goto bxe_tx_mq_start_locked_exit;
5971         }
5972         next = drbr_dequeue_drv(ifp, tx_br);
5973     } else {
5974         /* new work only and nothing pending */
5975         next = m;
5976     }
5977
5978     /* keep adding entries while there are frames to send */
5979     while (next != NULL) {
5980
5981         /* the mbuf now belongs to us */
5982         fp->eth_q_stats.mbuf_alloc_tx++;
5983
5984         /*
5985          * Put the frame into the transmit ring. If we don't have room,
5986          * place the mbuf back at the head of the TX queue, set the
5987          * OACTIVE flag, and wait for the NIC to drain the chain.
5988          */
5989         rc = bxe_tx_encap(fp, &next);
5990         if (__predict_false(rc != 0)) {
5991             fp->eth_q_stats.tx_encap_failures++;
5992             if (next != NULL) {
5993                 /* mark the TX queue as full and save the frame */
5994                 if_setdrvflagbits(ifp, IFF_DRV_OACTIVE, 0);
5995                 /* XXX this may reorder the frame */
5996                 rc = drbr_enqueue_drv(ifp, tx_br, next);
5997                 fp->eth_q_stats.mbuf_alloc_tx--;
5998                 fp->eth_q_stats.tx_frames_deferred++;
5999             }
6000
6001             /* stop looking for more work */
6002             break;
6003         }
6004
6005         /* the transmit frame was enqueued successfully */
6006         tx_count++;
6007
6008         /* send a copy of the frame to any BPF listeners */
6009         if_etherbpfmtap(ifp, next);
6010
6011         tx_bd_avail = bxe_tx_avail(sc, fp);
6012
6013         /* handle any completions if we're running low */
6014         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
6015             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
6016             bxe_txeof(sc, fp);
6017             if (if_getdrvflags(ifp) & IFF_DRV_OACTIVE) {
6018                 break;
6019             }
6020         }
6021
6022         next = drbr_dequeue_drv(ifp, tx_br);
6023     }
6024
6025     /* all TX packets were dequeued and/or the tx ring is full */
6026     if (tx_count > 0) {
6027         /* reset the TX watchdog timeout timer */
6028         fp->watchdog_timer = BXE_TX_TIMEOUT;
6029     }
6030
6031 bxe_tx_mq_start_locked_exit:
6032
6033     return (rc);
6034 }
6035
6036 /* Multiqueue (TSS) dispatch routine. */
6037 static int
6038 bxe_tx_mq_start(struct ifnet *ifp,
6039                 struct mbuf  *m)
6040 {
6041     struct bxe_softc *sc = if_getsoftc(ifp);
6042     struct bxe_fastpath *fp;
6043     int fp_index, rc;
6044
6045     fp_index = 0; /* default is the first queue */
6046
6047     /* check if flowid is set */
6048     if (M_HASHTYPE_GET(m) != M_HASHTYPE_NONE)
6049         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
6050
6051     fp = &sc->fp[fp_index];
6052
6053     if (!(if_getdrvflags(ifp) & IFF_DRV_RUNNING)) {
6054         BLOGW(sc, "Interface not running, ignoring transmit request\n");
6055         return (ENETDOWN);
6056     }
6057
6058     if (if_getdrvflags(ifp) & IFF_DRV_OACTIVE) {
6059         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
6060         return (EBUSY);
6061     }
6062
6063     if (!sc->link_vars.link_up) {
6064         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
6065         return (ENETDOWN);
6066     }
6067
6068     /* XXX change to TRYLOCK here and if failed then schedule taskqueue */
6069
6070     BXE_FP_TX_LOCK(fp);
6071     rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
6072     BXE_FP_TX_UNLOCK(fp);
6073
6074     return (rc);
6075 }
6076
6077 static void
6078 bxe_mq_flush(struct ifnet *ifp)
6079 {
6080     struct bxe_softc *sc = if_getsoftc(ifp);
6081     struct bxe_fastpath *fp;
6082     struct mbuf *m;
6083     int i;
6084
6085     for (i = 0; i < sc->num_queues; i++) {
6086         fp = &sc->fp[i];
6087
6088         if (fp->state != BXE_FP_STATE_OPEN) {
6089             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
6090                   fp->index, fp->state);
6091             continue;
6092         }
6093
6094         if (fp->tx_br != NULL) {
6095             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
6096             BXE_FP_TX_LOCK(fp);
6097             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6098                 m_freem(m);
6099             }
6100             BXE_FP_TX_UNLOCK(fp);
6101         }
6102     }
6103
6104     if_qflush(ifp);
6105 }
6106
6107 #endif /* FreeBSD_version >= 800000 */
6108
6109 static uint16_t
6110 bxe_cid_ilt_lines(struct bxe_softc *sc)
6111 {
6112     if (IS_SRIOV(sc)) {
6113         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
6114     }
6115     return (L2_ILT_LINES(sc));
6116 }
6117
6118 static void
6119 bxe_ilt_set_info(struct bxe_softc *sc)
6120 {
6121     struct ilt_client_info *ilt_client;
6122     struct ecore_ilt *ilt = sc->ilt;
6123     uint16_t line = 0;
6124
6125     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
6126     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
6127
6128     /* CDU */
6129     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6130     ilt_client->client_num = ILT_CLIENT_CDU;
6131     ilt_client->page_size = CDU_ILT_PAGE_SZ;
6132     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6133     ilt_client->start = line;
6134     line += bxe_cid_ilt_lines(sc);
6135
6136     if (CNIC_SUPPORT(sc)) {
6137         line += CNIC_ILT_LINES;
6138     }
6139
6140     ilt_client->end = (line - 1);
6141
6142     BLOGD(sc, DBG_LOAD,
6143           "ilt client[CDU]: start %d, end %d, "
6144           "psz 0x%x, flags 0x%x, hw psz %d\n",
6145           ilt_client->start, ilt_client->end,
6146           ilt_client->page_size,
6147           ilt_client->flags,
6148           ilog2(ilt_client->page_size >> 12));
6149
6150     /* QM */
6151     if (QM_INIT(sc->qm_cid_count)) {
6152         ilt_client = &ilt->clients[ILT_CLIENT_QM];
6153         ilt_client->client_num = ILT_CLIENT_QM;
6154         ilt_client->page_size = QM_ILT_PAGE_SZ;
6155         ilt_client->flags = 0;
6156         ilt_client->start = line;
6157
6158         /* 4 bytes for each cid */
6159         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
6160                              QM_ILT_PAGE_SZ);
6161
6162         ilt_client->end = (line - 1);
6163
6164         BLOGD(sc, DBG_LOAD,
6165               "ilt client[QM]: start %d, end %d, "
6166               "psz 0x%x, flags 0x%x, hw psz %d\n",
6167               ilt_client->start, ilt_client->end,
6168               ilt_client->page_size, ilt_client->flags,
6169               ilog2(ilt_client->page_size >> 12));
6170     }
6171
6172     if (CNIC_SUPPORT(sc)) {
6173         /* SRC */
6174         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
6175         ilt_client->client_num = ILT_CLIENT_SRC;
6176         ilt_client->page_size = SRC_ILT_PAGE_SZ;
6177         ilt_client->flags = 0;
6178         ilt_client->start = line;
6179         line += SRC_ILT_LINES;
6180         ilt_client->end = (line - 1);
6181
6182         BLOGD(sc, DBG_LOAD,
6183               "ilt client[SRC]: start %d, end %d, "
6184               "psz 0x%x, flags 0x%x, hw psz %d\n",
6185               ilt_client->start, ilt_client->end,
6186               ilt_client->page_size, ilt_client->flags,
6187               ilog2(ilt_client->page_size >> 12));
6188
6189         /* TM */
6190         ilt_client = &ilt->clients[ILT_CLIENT_TM];
6191         ilt_client->client_num = ILT_CLIENT_TM;
6192         ilt_client->page_size = TM_ILT_PAGE_SZ;
6193         ilt_client->flags = 0;
6194         ilt_client->start = line;
6195         line += TM_ILT_LINES;
6196         ilt_client->end = (line - 1);
6197
6198         BLOGD(sc, DBG_LOAD,
6199               "ilt client[TM]: start %d, end %d, "
6200               "psz 0x%x, flags 0x%x, hw psz %d\n",
6201               ilt_client->start, ilt_client->end,
6202               ilt_client->page_size, ilt_client->flags,
6203               ilog2(ilt_client->page_size >> 12));
6204     }
6205
6206     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
6207 }
6208
6209 static void
6210 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
6211 {
6212     int i;
6213
6214     BLOGD(sc, DBG_LOAD, "mtu = %d\n", sc->mtu);
6215
6216     for (i = 0; i < sc->num_queues; i++) {
6217         /* get the Rx buffer size for RX frames */
6218         sc->fp[i].rx_buf_size =
6219             (IP_HEADER_ALIGNMENT_PADDING +
6220              ETH_OVERHEAD +
6221              sc->mtu);
6222
6223         BLOGD(sc, DBG_LOAD, "rx_buf_size for fp[%02d] = %d\n",
6224               i, sc->fp[i].rx_buf_size);
6225
6226         /* get the mbuf allocation size for RX frames */
6227         if (sc->fp[i].rx_buf_size <= MCLBYTES) {
6228             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6229         } else if (sc->fp[i].rx_buf_size <= BCM_PAGE_SIZE) {
6230             sc->fp[i].mbuf_alloc_size = PAGE_SIZE;
6231         } else {
6232             sc->fp[i].mbuf_alloc_size = MJUM9BYTES;
6233         }
6234
6235         BLOGD(sc, DBG_LOAD, "mbuf_alloc_size for fp[%02d] = %d\n",
6236               i, sc->fp[i].mbuf_alloc_size);
6237     }
6238 }
6239
6240 static int
6241 bxe_alloc_ilt_mem(struct bxe_softc *sc)
6242 {
6243     int rc = 0;
6244
6245     if ((sc->ilt =
6246          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
6247                                     M_BXE_ILT,
6248                                     (M_NOWAIT | M_ZERO))) == NULL) {
6249         rc = 1;
6250     }
6251
6252     return (rc);
6253 }
6254
6255 static int
6256 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6257 {
6258     int rc = 0;
6259
6260     if ((sc->ilt->lines =
6261          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6262                                     M_BXE_ILT,
6263                                     (M_NOWAIT | M_ZERO))) == NULL) {
6264         rc = 1;
6265     }
6266
6267     return (rc);
6268 }
6269
6270 static void
6271 bxe_free_ilt_mem(struct bxe_softc *sc)
6272 {
6273     if (sc->ilt != NULL) {
6274         free(sc->ilt, M_BXE_ILT);
6275         sc->ilt = NULL;
6276     }
6277 }
6278
6279 static void
6280 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6281 {
6282     if (sc->ilt->lines != NULL) {
6283         free(sc->ilt->lines, M_BXE_ILT);
6284         sc->ilt->lines = NULL;
6285     }
6286 }
6287
6288 static void
6289 bxe_free_mem(struct bxe_softc *sc)
6290 {
6291     int i;
6292
6293 #if 0
6294     if (!CONFIGURE_NIC_MODE(sc)) {
6295         /* free searcher T2 table */
6296         bxe_dma_free(sc, &sc->t2);
6297     }
6298 #endif
6299
6300     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6301         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6302         sc->context[i].vcxt = NULL;
6303         sc->context[i].size = 0;
6304     }
6305
6306     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6307
6308     bxe_free_ilt_lines_mem(sc);
6309
6310 #if 0
6311     bxe_iov_free_mem(sc);
6312 #endif
6313 }
6314
6315 static int
6316 bxe_alloc_mem(struct bxe_softc *sc)
6317 {
6318     int context_size;
6319     int allocated;
6320     int i;
6321
6322 #if 0
6323     if (!CONFIGURE_NIC_MODE(sc)) {
6324         /* allocate searcher T2 table */
6325         if (bxe_dma_alloc(sc, SRC_T2_SZ,
6326                           &sc->t2, "searcher t2 table") != 0) {
6327             return (-1);
6328         }
6329     }
6330 #endif
6331
6332     /*
6333      * Allocate memory for CDU context:
6334      * This memory is allocated separately and not in the generic ILT
6335      * functions because CDU differs in few aspects:
6336      * 1. There can be multiple entities allocating memory for context -
6337      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6338      * its own ILT lines.
6339      * 2. Since CDU page-size is not a single 4KB page (which is the case
6340      * for the other ILT clients), to be efficient we want to support
6341      * allocation of sub-page-size in the last entry.
6342      * 3. Context pointers are used by the driver to pass to FW / update
6343      * the context (for the other ILT clients the pointers are used just to
6344      * free the memory during unload).
6345      */
6346     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6347     for (i = 0, allocated = 0; allocated < context_size; i++) {
6348         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6349                                   (context_size - allocated));
6350
6351         if (bxe_dma_alloc(sc, sc->context[i].size,
6352                           &sc->context[i].vcxt_dma,
6353                           "cdu context") != 0) {
6354             bxe_free_mem(sc);
6355             return (-1);
6356         }
6357
6358         sc->context[i].vcxt =
6359             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6360
6361         allocated += sc->context[i].size;
6362     }
6363
6364     bxe_alloc_ilt_lines_mem(sc);
6365
6366     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6367           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6368     {
6369         for (i = 0; i < 4; i++) {
6370             BLOGD(sc, DBG_LOAD,
6371                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6372                   i,
6373                   sc->ilt->clients[i].page_size,
6374                   sc->ilt->clients[i].start,
6375                   sc->ilt->clients[i].end,
6376                   sc->ilt->clients[i].client_num,
6377                   sc->ilt->clients[i].flags);
6378         }
6379     }
6380     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6381         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6382         bxe_free_mem(sc);
6383         return (-1);
6384     }
6385
6386 #if 0
6387     if (bxe_iov_alloc_mem(sc)) {
6388         BLOGE(sc, "Failed to allocate memory for SRIOV\n");
6389         bxe_free_mem(sc);
6390         return (-1);
6391     }
6392 #endif
6393
6394     return (0);
6395 }
6396
6397 static void
6398 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6399 {
6400     struct bxe_softc *sc;
6401     int i;
6402
6403     sc = fp->sc;
6404
6405     if (fp->rx_mbuf_tag == NULL) {
6406         return;
6407     }
6408
6409     /* free all mbufs and unload all maps */
6410     for (i = 0; i < RX_BD_TOTAL; i++) {
6411         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6412             bus_dmamap_sync(fp->rx_mbuf_tag,
6413                             fp->rx_mbuf_chain[i].m_map,
6414                             BUS_DMASYNC_POSTREAD);
6415             bus_dmamap_unload(fp->rx_mbuf_tag,
6416                               fp->rx_mbuf_chain[i].m_map);
6417         }
6418
6419         if (fp->rx_mbuf_chain[i].m != NULL) {
6420             m_freem(fp->rx_mbuf_chain[i].m);
6421             fp->rx_mbuf_chain[i].m = NULL;
6422             fp->eth_q_stats.mbuf_alloc_rx--;
6423         }
6424     }
6425 }
6426
6427 static void
6428 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6429 {
6430     struct bxe_softc *sc;
6431     int i, max_agg_queues;
6432
6433     sc = fp->sc;
6434
6435     if (fp->rx_mbuf_tag == NULL) {
6436         return;
6437     }
6438
6439     max_agg_queues = MAX_AGG_QS(sc);
6440
6441     /* release all mbufs and unload all DMA maps in the TPA pool */
6442     for (i = 0; i < max_agg_queues; i++) {
6443         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6444             bus_dmamap_sync(fp->rx_mbuf_tag,
6445                             fp->rx_tpa_info[i].bd.m_map,
6446                             BUS_DMASYNC_POSTREAD);
6447             bus_dmamap_unload(fp->rx_mbuf_tag,
6448                               fp->rx_tpa_info[i].bd.m_map);
6449         }
6450
6451         if (fp->rx_tpa_info[i].bd.m != NULL) {
6452             m_freem(fp->rx_tpa_info[i].bd.m);
6453             fp->rx_tpa_info[i].bd.m = NULL;
6454             fp->eth_q_stats.mbuf_alloc_tpa--;
6455         }
6456     }
6457 }
6458
6459 static void
6460 bxe_free_sge_chain(struct bxe_fastpath *fp)
6461 {
6462     struct bxe_softc *sc;
6463     int i;
6464
6465     sc = fp->sc;
6466
6467     if (fp->rx_sge_mbuf_tag == NULL) {
6468         return;
6469     }
6470
6471     /* rree all mbufs and unload all maps */
6472     for (i = 0; i < RX_SGE_TOTAL; i++) {
6473         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6474             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6475                             fp->rx_sge_mbuf_chain[i].m_map,
6476                             BUS_DMASYNC_POSTREAD);
6477             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6478                               fp->rx_sge_mbuf_chain[i].m_map);
6479         }
6480
6481         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6482             m_freem(fp->rx_sge_mbuf_chain[i].m);
6483             fp->rx_sge_mbuf_chain[i].m = NULL;
6484             fp->eth_q_stats.mbuf_alloc_sge--;
6485         }
6486     }
6487 }
6488
6489 static void
6490 bxe_free_fp_buffers(struct bxe_softc *sc)
6491 {
6492     struct bxe_fastpath *fp;
6493     int i;
6494
6495     for (i = 0; i < sc->num_queues; i++) {
6496         fp = &sc->fp[i];
6497
6498 #if __FreeBSD_version >= 800000
6499         if (fp->tx_br != NULL) {
6500             struct mbuf *m;
6501             /* just in case bxe_mq_flush() wasn't called */
6502             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6503                 m_freem(m);
6504             }
6505             buf_ring_free(fp->tx_br, M_DEVBUF);
6506             fp->tx_br = NULL;
6507         }
6508 #endif
6509
6510         /* free all RX buffers */
6511         bxe_free_rx_bd_chain(fp);
6512         bxe_free_tpa_pool(fp);
6513         bxe_free_sge_chain(fp);
6514
6515         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6516             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6517                   fp->eth_q_stats.mbuf_alloc_rx);
6518         }
6519
6520         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6521             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6522                   fp->eth_q_stats.mbuf_alloc_sge);
6523         }
6524
6525         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6526             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6527                   fp->eth_q_stats.mbuf_alloc_tpa);
6528         }
6529
6530         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6531             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6532                   fp->eth_q_stats.mbuf_alloc_tx);
6533         }
6534
6535         /* XXX verify all mbufs were reclaimed */
6536
6537         if (mtx_initialized(&fp->tx_mtx)) {
6538             mtx_destroy(&fp->tx_mtx);
6539         }
6540
6541         if (mtx_initialized(&fp->rx_mtx)) {
6542             mtx_destroy(&fp->rx_mtx);
6543         }
6544     }
6545 }
6546
6547 static int
6548 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6549                      uint16_t            prev_index,
6550                      uint16_t            index)
6551 {
6552     struct bxe_sw_rx_bd *rx_buf;
6553     struct eth_rx_bd *rx_bd;
6554     bus_dma_segment_t segs[1];
6555     bus_dmamap_t map;
6556     struct mbuf *m;
6557     int nsegs, rc;
6558
6559     rc = 0;
6560
6561     /* allocate the new RX BD mbuf */
6562     m = m_getjcl(M_NOWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6563     if (__predict_false(m == NULL)) {
6564         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6565         return (ENOBUFS);
6566     }
6567
6568     fp->eth_q_stats.mbuf_alloc_rx++;
6569
6570     /* initialize the mbuf buffer length */
6571     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6572
6573     /* map the mbuf into non-paged pool */
6574     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6575                                  fp->rx_mbuf_spare_map,
6576                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6577     if (__predict_false(rc != 0)) {
6578         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6579         m_freem(m);
6580         fp->eth_q_stats.mbuf_alloc_rx--;
6581         return (rc);
6582     }
6583
6584     /* all mbufs must map to a single segment */
6585     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6586
6587     /* release any existing RX BD mbuf mappings */
6588
6589     if (prev_index != index) {
6590         rx_buf = &fp->rx_mbuf_chain[prev_index];
6591
6592         if (rx_buf->m_map != NULL) {
6593             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6594                             BUS_DMASYNC_POSTREAD);
6595             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6596         }
6597
6598         /*
6599          * We only get here from bxe_rxeof() when the maximum number
6600          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6601          * holds the mbuf in the prev_index so it's OK to NULL it out
6602          * here without concern of a memory leak.
6603          */
6604         fp->rx_mbuf_chain[prev_index].m = NULL;
6605     }
6606
6607     rx_buf = &fp->rx_mbuf_chain[index];
6608
6609     if (rx_buf->m_map != NULL) {
6610         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6611                         BUS_DMASYNC_POSTREAD);
6612         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6613     }
6614
6615     /* save the mbuf and mapping info for a future packet */
6616     map = (prev_index != index) ?
6617               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6618     rx_buf->m_map = fp->rx_mbuf_spare_map;
6619     fp->rx_mbuf_spare_map = map;
6620     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6621                     BUS_DMASYNC_PREREAD);
6622     rx_buf->m = m;
6623
6624     rx_bd = &fp->rx_chain[index];
6625     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6626     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6627
6628     return (rc);
6629 }
6630
6631 static int
6632 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6633                       int                 queue)
6634 {
6635     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6636     bus_dma_segment_t segs[1];
6637     bus_dmamap_t map;
6638     struct mbuf *m;
6639     int nsegs;
6640     int rc = 0;
6641
6642     /* allocate the new TPA mbuf */
6643     m = m_getjcl(M_NOWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6644     if (__predict_false(m == NULL)) {
6645         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6646         return (ENOBUFS);
6647     }
6648
6649     fp->eth_q_stats.mbuf_alloc_tpa++;
6650
6651     /* initialize the mbuf buffer length */
6652     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6653
6654     /* map the mbuf into non-paged pool */
6655     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6656                                  fp->rx_tpa_info_mbuf_spare_map,
6657                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6658     if (__predict_false(rc != 0)) {
6659         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6660         m_free(m);
6661         fp->eth_q_stats.mbuf_alloc_tpa--;
6662         return (rc);
6663     }
6664
6665     /* all mbufs must map to a single segment */
6666     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6667
6668     /* release any existing TPA mbuf mapping */
6669     if (tpa_info->bd.m_map != NULL) {
6670         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6671                         BUS_DMASYNC_POSTREAD);
6672         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6673     }
6674
6675     /* save the mbuf and mapping info for the TPA mbuf */
6676     map = tpa_info->bd.m_map;
6677     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6678     fp->rx_tpa_info_mbuf_spare_map = map;
6679     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6680                     BUS_DMASYNC_PREREAD);
6681     tpa_info->bd.m = m;
6682     tpa_info->seg = segs[0];
6683
6684     return (rc);
6685 }
6686
6687 /*
6688  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6689  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6690  * chain.
6691  */
6692 static int
6693 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6694                       uint16_t            index)
6695 {
6696     struct bxe_sw_rx_bd *sge_buf;
6697     struct eth_rx_sge *sge;
6698     bus_dma_segment_t segs[1];
6699     bus_dmamap_t map;
6700     struct mbuf *m;
6701     int nsegs;
6702     int rc = 0;
6703
6704     /* allocate a new SGE mbuf */
6705     m = m_getjcl(M_NOWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6706     if (__predict_false(m == NULL)) {
6707         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6708         return (ENOMEM);
6709     }
6710
6711     fp->eth_q_stats.mbuf_alloc_sge++;
6712
6713     /* initialize the mbuf buffer length */
6714     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6715
6716     /* map the SGE mbuf into non-paged pool */
6717     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6718                                  fp->rx_sge_mbuf_spare_map,
6719                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6720     if (__predict_false(rc != 0)) {
6721         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6722         m_freem(m);
6723         fp->eth_q_stats.mbuf_alloc_sge--;
6724         return (rc);
6725     }
6726
6727     /* all mbufs must map to a single segment */
6728     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6729
6730     sge_buf = &fp->rx_sge_mbuf_chain[index];
6731
6732     /* release any existing SGE mbuf mapping */
6733     if (sge_buf->m_map != NULL) {
6734         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6735                         BUS_DMASYNC_POSTREAD);
6736         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6737     }
6738
6739     /* save the mbuf and mapping info for a future packet */
6740     map = sge_buf->m_map;
6741     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6742     fp->rx_sge_mbuf_spare_map = map;
6743     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6744                     BUS_DMASYNC_PREREAD);
6745     sge_buf->m = m;
6746
6747     sge = &fp->rx_sge_chain[index];
6748     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6749     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6750
6751     return (rc);
6752 }
6753
6754 static __noinline int
6755 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6756 {
6757     struct bxe_fastpath *fp;
6758     int i, j, rc = 0;
6759     int ring_prod, cqe_ring_prod;
6760     int max_agg_queues;
6761
6762     for (i = 0; i < sc->num_queues; i++) {
6763         fp = &sc->fp[i];
6764
6765 #if __FreeBSD_version >= 800000
6766         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
6767                                    M_NOWAIT, &fp->tx_mtx);
6768         if (fp->tx_br == NULL) {
6769             BLOGE(sc, "buf_ring alloc fail for fp[%02d]\n", i);
6770             goto bxe_alloc_fp_buffers_error;
6771         }
6772 #endif
6773
6774         ring_prod = cqe_ring_prod = 0;
6775         fp->rx_bd_cons = 0;
6776         fp->rx_cq_cons = 0;
6777
6778         /* allocate buffers for the RX BDs in RX BD chain */
6779         for (j = 0; j < sc->max_rx_bufs; j++) {
6780             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6781             if (rc != 0) {
6782                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6783                       i, rc);
6784                 goto bxe_alloc_fp_buffers_error;
6785             }
6786
6787             ring_prod     = RX_BD_NEXT(ring_prod);
6788             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6789         }
6790
6791         fp->rx_bd_prod = ring_prod;
6792         fp->rx_cq_prod = cqe_ring_prod;
6793         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6794
6795         if (if_getcapenable(sc->ifp) & IFCAP_LRO) {
6796             max_agg_queues = MAX_AGG_QS(sc);
6797
6798             fp->tpa_enable = TRUE;
6799
6800             /* fill the TPA pool */
6801             for (j = 0; j < max_agg_queues; j++) {
6802                 rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6803                 if (rc != 0) {
6804                     BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6805                           i, j);
6806                     fp->tpa_enable = FALSE;
6807                     goto bxe_alloc_fp_buffers_error;
6808                 }
6809
6810                 fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6811             }
6812
6813             if (fp->tpa_enable) {
6814                 /* fill the RX SGE chain */
6815                 ring_prod = 0;
6816                 for (j = 0; j < RX_SGE_USABLE; j++) {
6817                     rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6818                     if (rc != 0) {
6819                         BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6820                               i, ring_prod);
6821                         fp->tpa_enable = FALSE;
6822                         ring_prod = 0;
6823                         goto bxe_alloc_fp_buffers_error;
6824                     }
6825
6826                     ring_prod = RX_SGE_NEXT(ring_prod);
6827                 }
6828
6829                 fp->rx_sge_prod = ring_prod;
6830             }
6831         }
6832     }
6833
6834     return (0);
6835
6836 bxe_alloc_fp_buffers_error:
6837
6838     /* unwind what was already allocated */
6839     bxe_free_rx_bd_chain(fp);
6840     bxe_free_tpa_pool(fp);
6841     bxe_free_sge_chain(fp);
6842
6843     return (ENOBUFS);
6844 }
6845
6846 static void
6847 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6848 {
6849     bxe_dma_free(sc, &sc->fw_stats_dma);
6850
6851     sc->fw_stats_num = 0;
6852
6853     sc->fw_stats_req_size = 0;
6854     sc->fw_stats_req = NULL;
6855     sc->fw_stats_req_mapping = 0;
6856
6857     sc->fw_stats_data_size = 0;
6858     sc->fw_stats_data = NULL;
6859     sc->fw_stats_data_mapping = 0;
6860 }
6861
6862 static int
6863 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6864 {
6865     uint8_t num_queue_stats;
6866     int num_groups;
6867
6868     /* number of queues for statistics is number of eth queues */
6869     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6870
6871     /*
6872      * Total number of FW statistics requests =
6873      *   1 for port stats + 1 for PF stats + num of queues
6874      */
6875     sc->fw_stats_num = (2 + num_queue_stats);
6876
6877     /*
6878      * Request is built from stats_query_header and an array of
6879      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6880      * rules. The real number or requests is configured in the
6881      * stats_query_header.
6882      */
6883     num_groups =
6884         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6885          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6886
6887     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6888           sc->fw_stats_num, num_groups);
6889
6890     sc->fw_stats_req_size =
6891         (sizeof(struct stats_query_header) +
6892          (num_groups * sizeof(struct stats_query_cmd_group)));
6893
6894     /*
6895      * Data for statistics requests + stats_counter.
6896      * stats_counter holds per-STORM counters that are incremented when
6897      * STORM has finished with the current request. Memory for FCoE
6898      * offloaded statistics are counted anyway, even if they will not be sent.
6899      * VF stats are not accounted for here as the data of VF stats is stored
6900      * in memory allocated by the VF, not here.
6901      */
6902     sc->fw_stats_data_size =
6903         (sizeof(struct stats_counter) +
6904          sizeof(struct per_port_stats) +
6905          sizeof(struct per_pf_stats) +
6906          /* sizeof(struct fcoe_statistics_params) + */
6907          (sizeof(struct per_queue_stats) * num_queue_stats));
6908
6909     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6910                       &sc->fw_stats_dma, "fw stats") != 0) {
6911         bxe_free_fw_stats_mem(sc);
6912         return (-1);
6913     }
6914
6915     /* set up the shortcuts */
6916
6917     sc->fw_stats_req =
6918         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6919     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6920
6921     sc->fw_stats_data =
6922         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6923                                      sc->fw_stats_req_size);
6924     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6925                                  sc->fw_stats_req_size);
6926
6927     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
6928           (uintmax_t)sc->fw_stats_req_mapping);
6929
6930     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
6931           (uintmax_t)sc->fw_stats_data_mapping);
6932
6933     return (0);
6934 }
6935
6936 /*
6937  * Bits map:
6938  * 0-7  - Engine0 load counter.
6939  * 8-15 - Engine1 load counter.
6940  * 16   - Engine0 RESET_IN_PROGRESS bit.
6941  * 17   - Engine1 RESET_IN_PROGRESS bit.
6942  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
6943  *        function on the engine
6944  * 19   - Engine1 ONE_IS_LOADED.
6945  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
6946  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
6947  *        for just the one belonging to its engine).
6948  */
6949 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
6950 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
6951 #define BXE_PATH0_LOAD_CNT_SHIFT  0
6952 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
6953 #define BXE_PATH1_LOAD_CNT_SHIFT  8
6954 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
6955 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
6956 #define BXE_GLOBAL_RESET_BIT      0x00040000
6957
6958 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
6959 static void
6960 bxe_set_reset_global(struct bxe_softc *sc)
6961 {
6962     uint32_t val;
6963     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6964     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6965     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
6966     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6967 }
6968
6969 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
6970 static void
6971 bxe_clear_reset_global(struct bxe_softc *sc)
6972 {
6973     uint32_t val;
6974     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6975     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6976     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
6977     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6978 }
6979
6980 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
6981 static uint8_t
6982 bxe_reset_is_global(struct bxe_softc *sc)
6983 {
6984     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6985     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
6986     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
6987 }
6988
6989 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
6990 static void
6991 bxe_set_reset_done(struct bxe_softc *sc)
6992 {
6993     uint32_t val;
6994     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
6995                                  BXE_PATH0_RST_IN_PROG_BIT;
6996
6997     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6998
6999     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7000     /* Clear the bit */
7001     val &= ~bit;
7002     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7003
7004     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7005 }
7006
7007 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
7008 static void
7009 bxe_set_reset_in_progress(struct bxe_softc *sc)
7010 {
7011     uint32_t val;
7012     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7013                                  BXE_PATH0_RST_IN_PROG_BIT;
7014
7015     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7016
7017     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7018     /* Set the bit */
7019     val |= bit;
7020     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7021
7022     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7023 }
7024
7025 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
7026 static uint8_t
7027 bxe_reset_is_done(struct bxe_softc *sc,
7028                   int              engine)
7029 {
7030     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7031     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
7032                             BXE_PATH0_RST_IN_PROG_BIT;
7033
7034     /* return false if bit is set */
7035     return (val & bit) ? FALSE : TRUE;
7036 }
7037
7038 /* get the load status for an engine, should be run under rtnl lock */
7039 static uint8_t
7040 bxe_get_load_status(struct bxe_softc *sc,
7041                     int              engine)
7042 {
7043     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
7044                              BXE_PATH0_LOAD_CNT_MASK;
7045     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
7046                               BXE_PATH0_LOAD_CNT_SHIFT;
7047     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7048
7049     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7050
7051     val = ((val & mask) >> shift);
7052
7053     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
7054
7055     return (val != 0);
7056 }
7057
7058 /* set pf load mark */
7059 /* XXX needs to be under rtnl lock */
7060 static void
7061 bxe_set_pf_load(struct bxe_softc *sc)
7062 {
7063     uint32_t val;
7064     uint32_t val1;
7065     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7066                                   BXE_PATH0_LOAD_CNT_MASK;
7067     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7068                                    BXE_PATH0_LOAD_CNT_SHIFT;
7069
7070     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7071
7072     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7073     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7074
7075     /* get the current counter value */
7076     val1 = ((val & mask) >> shift);
7077
7078     /* set bit of this PF */
7079     val1 |= (1 << SC_ABS_FUNC(sc));
7080
7081     /* clear the old value */
7082     val &= ~mask;
7083
7084     /* set the new one */
7085     val |= ((val1 << shift) & mask);
7086
7087     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7088
7089     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7090 }
7091
7092 /* clear pf load mark */
7093 /* XXX needs to be under rtnl lock */
7094 static uint8_t
7095 bxe_clear_pf_load(struct bxe_softc *sc)
7096 {
7097     uint32_t val1, val;
7098     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7099                                   BXE_PATH0_LOAD_CNT_MASK;
7100     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7101                                    BXE_PATH0_LOAD_CNT_SHIFT;
7102
7103     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7104     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7105     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
7106
7107     /* get the current counter value */
7108     val1 = (val & mask) >> shift;
7109
7110     /* clear bit of that PF */
7111     val1 &= ~(1 << SC_ABS_FUNC(sc));
7112
7113     /* clear the old value */
7114     val &= ~mask;
7115
7116     /* set the new one */
7117     val |= ((val1 << shift) & mask);
7118
7119     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7120     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7121     return (val1 != 0);
7122 }
7123
7124 /* send load requrest to mcp and analyze response */
7125 static int
7126 bxe_nic_load_request(struct bxe_softc *sc,
7127                      uint32_t         *load_code)
7128 {
7129     /* init fw_seq */
7130     sc->fw_seq =
7131         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
7132          DRV_MSG_SEQ_NUMBER_MASK);
7133
7134     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
7135
7136     /* get the current FW pulse sequence */
7137     sc->fw_drv_pulse_wr_seq =
7138         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
7139          DRV_PULSE_SEQ_MASK);
7140
7141     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
7142           sc->fw_drv_pulse_wr_seq);
7143
7144     /* load request */
7145     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
7146                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
7147
7148     /* if the MCP fails to respond we must abort */
7149     if (!(*load_code)) {
7150         BLOGE(sc, "MCP response failure!\n");
7151         return (-1);
7152     }
7153
7154     /* if MCP refused then must abort */
7155     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
7156         BLOGE(sc, "MCP refused load request\n");
7157         return (-1);
7158     }
7159
7160     return (0);
7161 }
7162
7163 /*
7164  * Check whether another PF has already loaded FW to chip. In virtualized
7165  * environments a pf from anoth VM may have already initialized the device
7166  * including loading FW.
7167  */
7168 static int
7169 bxe_nic_load_analyze_req(struct bxe_softc *sc,
7170                          uint32_t         load_code)
7171 {
7172     uint32_t my_fw, loaded_fw;
7173
7174     /* is another pf loaded on this engine? */
7175     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
7176         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
7177         /* build my FW version dword */
7178         my_fw = (BCM_5710_FW_MAJOR_VERSION +
7179                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
7180                  (BCM_5710_FW_REVISION_VERSION << 16) +
7181                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
7182
7183         /* read loaded FW from chip */
7184         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
7185         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
7186               loaded_fw, my_fw);
7187
7188         /* abort nic load if version mismatch */
7189         if (my_fw != loaded_fw) {
7190             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
7191                   loaded_fw, my_fw);
7192             return (-1);
7193         }
7194     }
7195
7196     return (0);
7197 }
7198
7199 /* mark PMF if applicable */
7200 static void
7201 bxe_nic_load_pmf(struct bxe_softc *sc,
7202                  uint32_t         load_code)
7203 {
7204     uint32_t ncsi_oem_data_addr;
7205
7206     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
7207         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
7208         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
7209         /*
7210          * Barrier here for ordering between the writing to sc->port.pmf here
7211          * and reading it from the periodic task.
7212          */
7213         sc->port.pmf = 1;
7214         mb();
7215     } else {
7216         sc->port.pmf = 0;
7217     }
7218
7219     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
7220
7221     /* XXX needed? */
7222     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
7223         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
7224             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
7225             if (ncsi_oem_data_addr) {
7226                 REG_WR(sc,
7227                        (ncsi_oem_data_addr +
7228                         offsetof(struct glob_ncsi_oem_data, driver_version)),
7229                        0);
7230             }
7231         }
7232     }
7233 }
7234
7235 static void
7236 bxe_read_mf_cfg(struct bxe_softc *sc)
7237 {
7238     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
7239     int abs_func;
7240     int vn;
7241
7242     if (BXE_NOMCP(sc)) {
7243         return; /* what should be the default bvalue in this case */
7244     }
7245
7246     /*
7247      * The formula for computing the absolute function number is...
7248      * For 2 port configuration (4 functions per port):
7249      *   abs_func = 2 * vn + SC_PORT + SC_PATH
7250      * For 4 port configuration (2 functions per port):
7251      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
7252      */
7253     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
7254         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
7255         if (abs_func >= E1H_FUNC_MAX) {
7256             break;
7257         }
7258         sc->devinfo.mf_info.mf_config[vn] =
7259             MFCFG_RD(sc, func_mf_config[abs_func].config);
7260     }
7261
7262     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
7263         FUNC_MF_CFG_FUNC_DISABLED) {
7264         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
7265         sc->flags |= BXE_MF_FUNC_DIS;
7266     } else {
7267         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
7268         sc->flags &= ~BXE_MF_FUNC_DIS;
7269     }
7270 }
7271
7272 /* acquire split MCP access lock register */
7273 static int bxe_acquire_alr(struct bxe_softc *sc)
7274 {
7275     uint32_t j, val;
7276
7277     for (j = 0; j < 1000; j++) {
7278         val = (1UL << 31);
7279         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
7280         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
7281         if (val & (1L << 31))
7282             break;
7283
7284         DELAY(5000);
7285     }
7286
7287     if (!(val & (1L << 31))) {
7288         BLOGE(sc, "Cannot acquire MCP access lock register\n");
7289         return (-1);
7290     }
7291
7292     return (0);
7293 }
7294
7295 /* release split MCP access lock register */
7296 static void bxe_release_alr(struct bxe_softc *sc)
7297 {
7298     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
7299 }
7300
7301 static void
7302 bxe_fan_failure(struct bxe_softc *sc)
7303 {
7304     int port = SC_PORT(sc);
7305     uint32_t ext_phy_config;
7306
7307     /* mark the failure */
7308     ext_phy_config =
7309         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7310
7311     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7312     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7313     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7314              ext_phy_config);
7315
7316     /* log the failure */
7317     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7318               "the card to prevent permanent damage. "
7319               "Please contact OEM Support for assistance\n");
7320
7321     /* XXX */
7322 #if 1
7323     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7324 #else
7325     /*
7326      * Schedule device reset (unload)
7327      * This is due to some boards consuming sufficient power when driver is
7328      * up to overheat if fan fails.
7329      */
7330     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7331     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7332 #endif
7333 }
7334
7335 /* this function is called upon a link interrupt */
7336 static void
7337 bxe_link_attn(struct bxe_softc *sc)
7338 {
7339     uint32_t pause_enabled = 0;
7340     struct host_port_stats *pstats;
7341     int cmng_fns;
7342
7343     /* Make sure that we are synced with the current statistics */
7344     bxe_stats_handle(sc, STATS_EVENT_STOP);
7345
7346     elink_link_update(&sc->link_params, &sc->link_vars);
7347
7348     if (sc->link_vars.link_up) {
7349
7350         /* dropless flow control */
7351         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7352             pause_enabled = 0;
7353
7354             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7355                 pause_enabled = 1;
7356             }
7357
7358             REG_WR(sc,
7359                    (BAR_USTRORM_INTMEM +
7360                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7361                    pause_enabled);
7362         }
7363
7364         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7365             pstats = BXE_SP(sc, port_stats);
7366             /* reset old mac stats */
7367             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7368         }
7369
7370         if (sc->state == BXE_STATE_OPEN) {
7371             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7372         }
7373     }
7374
7375     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7376         cmng_fns = bxe_get_cmng_fns_mode(sc);
7377
7378         if (cmng_fns != CMNG_FNS_NONE) {
7379             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7380             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7381         } else {
7382             /* rate shaping and fairness are disabled */
7383             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7384         }
7385     }
7386
7387     bxe_link_report_locked(sc);
7388
7389     if (IS_MF(sc)) {
7390         ; // XXX bxe_link_sync_notify(sc);
7391     }
7392 }
7393
7394 static void
7395 bxe_attn_int_asserted(struct bxe_softc *sc,
7396                       uint32_t         asserted)
7397 {
7398     int port = SC_PORT(sc);
7399     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7400                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7401     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7402                                         NIG_REG_MASK_INTERRUPT_PORT0;
7403     uint32_t aeu_mask;
7404     uint32_t nig_mask = 0;
7405     uint32_t reg_addr;
7406     uint32_t igu_acked;
7407     uint32_t cnt;
7408
7409     if (sc->attn_state & asserted) {
7410         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7411     }
7412
7413     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7414
7415     aeu_mask = REG_RD(sc, aeu_addr);
7416
7417     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7418           aeu_mask, asserted);
7419
7420     aeu_mask &= ~(asserted & 0x3ff);
7421
7422     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7423
7424     REG_WR(sc, aeu_addr, aeu_mask);
7425
7426     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7427
7428     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7429     sc->attn_state |= asserted;
7430     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7431
7432     if (asserted & ATTN_HARD_WIRED_MASK) {
7433         if (asserted & ATTN_NIG_FOR_FUNC) {
7434
7435             BXE_PHY_LOCK(sc);
7436
7437             /* save nig interrupt mask */
7438             nig_mask = REG_RD(sc, nig_int_mask_addr);
7439
7440             /* If nig_mask is not set, no need to call the update function */
7441             if (nig_mask) {
7442                 REG_WR(sc, nig_int_mask_addr, 0);
7443
7444                 bxe_link_attn(sc);
7445             }
7446
7447             /* handle unicore attn? */
7448         }
7449
7450         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7451             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7452         }
7453
7454         if (asserted & GPIO_2_FUNC) {
7455             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7456         }
7457
7458         if (asserted & GPIO_3_FUNC) {
7459             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7460         }
7461
7462         if (asserted & GPIO_4_FUNC) {
7463             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7464         }
7465
7466         if (port == 0) {
7467             if (asserted & ATTN_GENERAL_ATTN_1) {
7468                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7469                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7470             }
7471             if (asserted & ATTN_GENERAL_ATTN_2) {
7472                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7473                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7474             }
7475             if (asserted & ATTN_GENERAL_ATTN_3) {
7476                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7477                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7478             }
7479         } else {
7480             if (asserted & ATTN_GENERAL_ATTN_4) {
7481                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7482                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7483             }
7484             if (asserted & ATTN_GENERAL_ATTN_5) {
7485                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7486                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7487             }
7488             if (asserted & ATTN_GENERAL_ATTN_6) {
7489                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7490                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7491             }
7492         }
7493     } /* hardwired */
7494
7495     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7496         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7497     } else {
7498         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7499     }
7500
7501     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7502           asserted,
7503           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7504     REG_WR(sc, reg_addr, asserted);
7505
7506     /* now set back the mask */
7507     if (asserted & ATTN_NIG_FOR_FUNC) {
7508         /*
7509          * Verify that IGU ack through BAR was written before restoring
7510          * NIG mask. This loop should exit after 2-3 iterations max.
7511          */
7512         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7513             cnt = 0;
7514
7515             do {
7516                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7517             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7518                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7519
7520             if (!igu_acked) {
7521                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7522             }
7523
7524             mb();
7525         }
7526
7527         REG_WR(sc, nig_int_mask_addr, nig_mask);
7528
7529         BXE_PHY_UNLOCK(sc);
7530     }
7531 }
7532
7533 static void
7534 bxe_print_next_block(struct bxe_softc *sc,
7535                      int              idx,
7536                      const char       *blk)
7537 {
7538     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7539 }
7540
7541 static int
7542 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7543                               uint32_t         sig,
7544                               int              par_num,
7545                               uint8_t          print)
7546 {
7547     uint32_t cur_bit = 0;
7548     int i = 0;
7549
7550     for (i = 0; sig; i++) {
7551         cur_bit = ((uint32_t)0x1 << i);
7552         if (sig & cur_bit) {
7553             switch (cur_bit) {
7554             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7555                 if (print)
7556                     bxe_print_next_block(sc, par_num++, "BRB");
7557                 break;
7558             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7559                 if (print)
7560                     bxe_print_next_block(sc, par_num++, "PARSER");
7561                 break;
7562             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7563                 if (print)
7564                     bxe_print_next_block(sc, par_num++, "TSDM");
7565                 break;
7566             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7567                 if (print)
7568                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7569                 break;
7570             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7571                 if (print)
7572                     bxe_print_next_block(sc, par_num++, "TCM");
7573                 break;
7574             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7575                 if (print)
7576                     bxe_print_next_block(sc, par_num++, "TSEMI");
7577                 break;
7578             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7579                 if (print)
7580                     bxe_print_next_block(sc, par_num++, "XPB");
7581                 break;
7582             }
7583
7584             /* Clear the bit */
7585             sig &= ~cur_bit;
7586         }
7587     }
7588
7589     return (par_num);
7590 }
7591
7592 static int
7593 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7594                               uint32_t         sig,
7595                               int              par_num,
7596                               uint8_t          *global,
7597                               uint8_t          print)
7598 {
7599     int i = 0;
7600     uint32_t cur_bit = 0;
7601     for (i = 0; sig; i++) {
7602         cur_bit = ((uint32_t)0x1 << i);
7603         if (sig & cur_bit) {
7604             switch (cur_bit) {
7605             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7606                 if (print)
7607                     bxe_print_next_block(sc, par_num++, "PBF");
7608                 break;
7609             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7610                 if (print)
7611                     bxe_print_next_block(sc, par_num++, "QM");
7612                 break;
7613             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7614                 if (print)
7615                     bxe_print_next_block(sc, par_num++, "TM");
7616                 break;
7617             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7618                 if (print)
7619                     bxe_print_next_block(sc, par_num++, "XSDM");
7620                 break;
7621             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7622                 if (print)
7623                     bxe_print_next_block(sc, par_num++, "XCM");
7624                 break;
7625             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7626                 if (print)
7627                     bxe_print_next_block(sc, par_num++, "XSEMI");
7628                 break;
7629             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7630                 if (print)
7631                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7632                 break;
7633             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7634                 if (print)
7635                     bxe_print_next_block(sc, par_num++, "NIG");
7636                 break;
7637             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7638                 if (print)
7639                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7640                 *global = TRUE;
7641                 break;
7642             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7643                 if (print)
7644                     bxe_print_next_block(sc, par_num++, "DEBUG");
7645                 break;
7646             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7647                 if (print)
7648                     bxe_print_next_block(sc, par_num++, "USDM");
7649                 break;
7650             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7651                 if (print)
7652                     bxe_print_next_block(sc, par_num++, "UCM");
7653                 break;
7654             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7655                 if (print)
7656                     bxe_print_next_block(sc, par_num++, "USEMI");
7657                 break;
7658             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7659                 if (print)
7660                     bxe_print_next_block(sc, par_num++, "UPB");
7661                 break;
7662             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7663                 if (print)
7664                     bxe_print_next_block(sc, par_num++, "CSDM");
7665                 break;
7666             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7667                 if (print)
7668                     bxe_print_next_block(sc, par_num++, "CCM");
7669                 break;
7670             }
7671
7672             /* Clear the bit */
7673             sig &= ~cur_bit;
7674         }
7675     }
7676
7677     return (par_num);
7678 }
7679
7680 static int
7681 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7682                               uint32_t         sig,
7683                               int              par_num,
7684                               uint8_t          print)
7685 {
7686     uint32_t cur_bit = 0;
7687     int i = 0;
7688
7689     for (i = 0; sig; i++) {
7690         cur_bit = ((uint32_t)0x1 << i);
7691         if (sig & cur_bit) {
7692             switch (cur_bit) {
7693             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7694                 if (print)
7695                     bxe_print_next_block(sc, par_num++, "CSEMI");
7696                 break;
7697             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7698                 if (print)
7699                     bxe_print_next_block(sc, par_num++, "PXP");
7700                 break;
7701             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7702                 if (print)
7703                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7704                 break;
7705             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7706                 if (print)
7707                     bxe_print_next_block(sc, par_num++, "CFC");
7708                 break;
7709             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7710                 if (print)
7711                     bxe_print_next_block(sc, par_num++, "CDU");
7712                 break;
7713             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7714                 if (print)
7715                     bxe_print_next_block(sc, par_num++, "DMAE");
7716                 break;
7717             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7718                 if (print)
7719                     bxe_print_next_block(sc, par_num++, "IGU");
7720                 break;
7721             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7722                 if (print)
7723                     bxe_print_next_block(sc, par_num++, "MISC");
7724                 break;
7725             }
7726
7727             /* Clear the bit */
7728             sig &= ~cur_bit;
7729         }
7730     }
7731
7732     return (par_num);
7733 }
7734
7735 static int
7736 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7737                               uint32_t         sig,
7738                               int              par_num,
7739                               uint8_t          *global,
7740                               uint8_t          print)
7741 {
7742     uint32_t cur_bit = 0;
7743     int i = 0;
7744
7745     for (i = 0; sig; i++) {
7746         cur_bit = ((uint32_t)0x1 << i);
7747         if (sig & cur_bit) {
7748             switch (cur_bit) {
7749             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7750                 if (print)
7751                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7752                 *global = TRUE;
7753                 break;
7754             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7755                 if (print)
7756                     bxe_print_next_block(sc, par_num++,
7757                               "MCP UMP RX");
7758                 *global = TRUE;
7759                 break;
7760             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7761                 if (print)
7762                     bxe_print_next_block(sc, par_num++,
7763                               "MCP UMP TX");
7764                 *global = TRUE;
7765                 break;
7766             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7767                 if (print)
7768                     bxe_print_next_block(sc, par_num++,
7769                               "MCP SCPAD");
7770                 *global = TRUE;
7771                 break;
7772             }
7773
7774             /* Clear the bit */
7775             sig &= ~cur_bit;
7776         }
7777     }
7778
7779     return (par_num);
7780 }
7781
7782 static int
7783 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7784                               uint32_t         sig,
7785                               int              par_num,
7786                               uint8_t          print)
7787 {
7788     uint32_t cur_bit = 0;
7789     int i = 0;
7790
7791     for (i = 0; sig; i++) {
7792         cur_bit = ((uint32_t)0x1 << i);
7793         if (sig & cur_bit) {
7794             switch (cur_bit) {
7795             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7796                 if (print)
7797                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7798                 break;
7799             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7800                 if (print)
7801                     bxe_print_next_block(sc, par_num++, "ATC");
7802                 break;
7803             }
7804
7805             /* Clear the bit */
7806             sig &= ~cur_bit;
7807         }
7808     }
7809
7810     return (par_num);
7811 }
7812
7813 static uint8_t
7814 bxe_parity_attn(struct bxe_softc *sc,
7815                 uint8_t          *global,
7816                 uint8_t          print,
7817                 uint32_t         *sig)
7818 {
7819     int par_num = 0;
7820
7821     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7822         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7823         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7824         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7825         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7826         BLOGE(sc, "Parity error: HW block parity attention:\n"
7827                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7828               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7829               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7830               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7831               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7832               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7833
7834         if (print)
7835             BLOGI(sc, "Parity errors detected in blocks: ");
7836
7837         par_num =
7838             bxe_check_blocks_with_parity0(sc, sig[0] &
7839                                           HW_PRTY_ASSERT_SET_0,
7840                                           par_num, print);
7841         par_num =
7842             bxe_check_blocks_with_parity1(sc, sig[1] &
7843                                           HW_PRTY_ASSERT_SET_1,
7844                                           par_num, global, print);
7845         par_num =
7846             bxe_check_blocks_with_parity2(sc, sig[2] &
7847                                           HW_PRTY_ASSERT_SET_2,
7848                                           par_num, print);
7849         par_num =
7850             bxe_check_blocks_with_parity3(sc, sig[3] &
7851                                           HW_PRTY_ASSERT_SET_3,
7852                                           par_num, global, print);
7853         par_num =
7854             bxe_check_blocks_with_parity4(sc, sig[4] &
7855                                           HW_PRTY_ASSERT_SET_4,
7856                                           par_num, print);
7857
7858         if (print)
7859             BLOGI(sc, "\n");
7860
7861         return (TRUE);
7862     }
7863
7864     return (FALSE);
7865 }
7866
7867 static uint8_t
7868 bxe_chk_parity_attn(struct bxe_softc *sc,
7869                     uint8_t          *global,
7870                     uint8_t          print)
7871 {
7872     struct attn_route attn = { {0} };
7873     int port = SC_PORT(sc);
7874
7875     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7876     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7877     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7878     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7879
7880     if (!CHIP_IS_E1x(sc))
7881         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7882
7883     return (bxe_parity_attn(sc, global, print, attn.sig));
7884 }
7885
7886 static void
7887 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7888                          uint32_t         attn)
7889 {
7890     uint32_t val;
7891
7892     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7893         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7894         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7895         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7896             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7897         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7898             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7899         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7900             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7901         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7902             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7903         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7904             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7905         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7906             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7907         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7908             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7909         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7910             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7911         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7912             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7913     }
7914
7915     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7916         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7917         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7918         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7919             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7920         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7921             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7922         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7923             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7924         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7925             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7926         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7927             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
7928         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
7929             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
7930     }
7931
7932     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7933                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
7934         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
7935               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7936                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
7937     }
7938 }
7939
7940 static void
7941 bxe_e1h_disable(struct bxe_softc *sc)
7942 {
7943     int port = SC_PORT(sc);
7944
7945     bxe_tx_disable(sc);
7946
7947     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
7948 }
7949
7950 static void
7951 bxe_e1h_enable(struct bxe_softc *sc)
7952 {
7953     int port = SC_PORT(sc);
7954
7955     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
7956
7957     // XXX bxe_tx_enable(sc);
7958 }
7959
7960 /*
7961  * called due to MCP event (on pmf):
7962  *   reread new bandwidth configuration
7963  *   configure FW
7964  *   notify others function about the change
7965  */
7966 static void
7967 bxe_config_mf_bw(struct bxe_softc *sc)
7968 {
7969     if (sc->link_vars.link_up) {
7970         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
7971         // XXX bxe_link_sync_notify(sc);
7972     }
7973
7974     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7975 }
7976
7977 static void
7978 bxe_set_mf_bw(struct bxe_softc *sc)
7979 {
7980     bxe_config_mf_bw(sc);
7981     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
7982 }
7983
7984 static void
7985 bxe_handle_eee_event(struct bxe_softc *sc)
7986 {
7987     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
7988     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
7989 }
7990
7991 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
7992
7993 static void
7994 bxe_drv_info_ether_stat(struct bxe_softc *sc)
7995 {
7996     struct eth_stats_info *ether_stat =
7997         &sc->sp->drv_info_to_mcp.ether_stat;
7998
7999     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
8000             ETH_STAT_INFO_VERSION_LEN);
8001
8002     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
8003     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
8004                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
8005                                           ether_stat->mac_local + MAC_PAD,
8006                                           MAC_PAD, ETH_ALEN);
8007
8008     ether_stat->mtu_size = sc->mtu;
8009
8010     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
8011     if (if_getcapenable(sc->ifp) & (IFCAP_TSO4 | IFCAP_TSO6)) {
8012         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
8013     }
8014
8015     // XXX ether_stat->feature_flags |= ???;
8016
8017     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
8018
8019     ether_stat->txq_size = sc->tx_ring_size;
8020     ether_stat->rxq_size = sc->rx_ring_size;
8021 }
8022
8023 static void
8024 bxe_handle_drv_info_req(struct bxe_softc *sc)
8025 {
8026     enum drv_info_opcode op_code;
8027     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
8028
8029     /* if drv_info version supported by MFW doesn't match - send NACK */
8030     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
8031         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8032         return;
8033     }
8034
8035     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
8036                DRV_INFO_CONTROL_OP_CODE_SHIFT);
8037
8038     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
8039
8040     switch (op_code) {
8041     case ETH_STATS_OPCODE:
8042         bxe_drv_info_ether_stat(sc);
8043         break;
8044     case FCOE_STATS_OPCODE:
8045     case ISCSI_STATS_OPCODE:
8046     default:
8047         /* if op code isn't supported - send NACK */
8048         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8049         return;
8050     }
8051
8052     /*
8053      * If we got drv_info attn from MFW then these fields are defined in
8054      * shmem2 for sure
8055      */
8056     SHMEM2_WR(sc, drv_info_host_addr_lo,
8057               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8058     SHMEM2_WR(sc, drv_info_host_addr_hi,
8059               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8060
8061     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
8062 }
8063
8064 static void
8065 bxe_dcc_event(struct bxe_softc *sc,
8066               uint32_t         dcc_event)
8067 {
8068     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
8069
8070     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
8071         /*
8072          * This is the only place besides the function initialization
8073          * where the sc->flags can change so it is done without any
8074          * locks
8075          */
8076         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
8077             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
8078             sc->flags |= BXE_MF_FUNC_DIS;
8079             bxe_e1h_disable(sc);
8080         } else {
8081             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
8082             sc->flags &= ~BXE_MF_FUNC_DIS;
8083             bxe_e1h_enable(sc);
8084         }
8085         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
8086     }
8087
8088     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
8089         bxe_config_mf_bw(sc);
8090         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
8091     }
8092
8093     /* Report results to MCP */
8094     if (dcc_event)
8095         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
8096     else
8097         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
8098 }
8099
8100 static void
8101 bxe_pmf_update(struct bxe_softc *sc)
8102 {
8103     int port = SC_PORT(sc);
8104     uint32_t val;
8105
8106     sc->port.pmf = 1;
8107     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
8108
8109     /*
8110      * We need the mb() to ensure the ordering between the writing to
8111      * sc->port.pmf here and reading it from the bxe_periodic_task().
8112      */
8113     mb();
8114
8115     /* queue a periodic task */
8116     // XXX schedule task...
8117
8118     // XXX bxe_dcbx_pmf_update(sc);
8119
8120     /* enable nig attention */
8121     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
8122     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8123         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
8124         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
8125     } else if (!CHIP_IS_E1x(sc)) {
8126         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
8127         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
8128     }
8129
8130     bxe_stats_handle(sc, STATS_EVENT_PMF);
8131 }
8132
8133 static int
8134 bxe_mc_assert(struct bxe_softc *sc)
8135 {
8136     char last_idx;
8137     int i, rc = 0;
8138     uint32_t row0, row1, row2, row3;
8139
8140     /* XSTORM */
8141     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
8142     if (last_idx)
8143         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8144
8145     /* print the asserts */
8146     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8147
8148         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
8149         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
8150         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
8151         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
8152
8153         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8154             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8155                   i, row3, row2, row1, row0);
8156             rc++;
8157         } else {
8158             break;
8159         }
8160     }
8161
8162     /* TSTORM */
8163     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
8164     if (last_idx) {
8165         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8166     }
8167
8168     /* print the asserts */
8169     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8170
8171         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
8172         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
8173         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
8174         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
8175
8176         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8177             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8178                   i, row3, row2, row1, row0);
8179             rc++;
8180         } else {
8181             break;
8182         }
8183     }
8184
8185     /* CSTORM */
8186     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
8187     if (last_idx) {
8188         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8189     }
8190
8191     /* print the asserts */
8192     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8193
8194         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
8195         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
8196         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
8197         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
8198
8199         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8200             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8201                   i, row3, row2, row1, row0);
8202             rc++;
8203         } else {
8204             break;
8205         }
8206     }
8207
8208     /* USTORM */
8209     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
8210     if (last_idx) {
8211         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8212     }
8213
8214     /* print the asserts */
8215     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8216
8217         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
8218         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
8219         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
8220         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
8221
8222         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8223             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8224                   i, row3, row2, row1, row0);
8225             rc++;
8226         } else {
8227             break;
8228         }
8229     }
8230
8231     return (rc);
8232 }
8233
8234 static void
8235 bxe_attn_int_deasserted3(struct bxe_softc *sc,
8236                          uint32_t         attn)
8237 {
8238     int func = SC_FUNC(sc);
8239     uint32_t val;
8240
8241     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
8242
8243         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
8244
8245             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
8246             bxe_read_mf_cfg(sc);
8247             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
8248                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
8249             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
8250
8251             if (val & DRV_STATUS_DCC_EVENT_MASK)
8252                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
8253
8254             if (val & DRV_STATUS_SET_MF_BW)
8255                 bxe_set_mf_bw(sc);
8256
8257             if (val & DRV_STATUS_DRV_INFO_REQ)
8258                 bxe_handle_drv_info_req(sc);
8259
8260 #if 0
8261             if (val & DRV_STATUS_VF_DISABLED)
8262                 bxe_vf_handle_flr_event(sc);
8263 #endif
8264
8265             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
8266                 bxe_pmf_update(sc);
8267
8268 #if 0
8269             if (sc->port.pmf &&
8270                 (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
8271                 (sc->dcbx_enabled > 0))
8272                 /* start dcbx state machine */
8273                 bxe_dcbx_set_params(sc, BXE_DCBX_STATE_NEG_RECEIVED);
8274 #endif
8275
8276 #if 0
8277             if (val & DRV_STATUS_AFEX_EVENT_MASK)
8278                 bxe_handle_afex_cmd(sc, val & DRV_STATUS_AFEX_EVENT_MASK);
8279 #endif
8280
8281             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
8282                 bxe_handle_eee_event(sc);
8283
8284             if (sc->link_vars.periodic_flags &
8285                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
8286                 /* sync with link */
8287                 BXE_PHY_LOCK(sc);
8288                 sc->link_vars.periodic_flags &=
8289                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
8290                 BXE_PHY_UNLOCK(sc);
8291                 if (IS_MF(sc))
8292                     ; // XXX bxe_link_sync_notify(sc);
8293                 bxe_link_report(sc);
8294             }
8295
8296             /*
8297              * Always call it here: bxe_link_report() will
8298              * prevent the link indication duplication.
8299              */
8300             bxe_link_status_update(sc);
8301
8302         } else if (attn & BXE_MC_ASSERT_BITS) {
8303
8304             BLOGE(sc, "MC assert!\n");
8305             bxe_mc_assert(sc);
8306             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8307             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8308             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8309             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8310             bxe_panic(sc, ("MC assert!\n"));
8311
8312         } else if (attn & BXE_MCP_ASSERT) {
8313
8314             BLOGE(sc, "MCP assert!\n");
8315             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8316             // XXX bxe_fw_dump(sc);
8317
8318         } else {
8319             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8320         }
8321     }
8322
8323     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8324         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8325         if (attn & BXE_GRC_TIMEOUT) {
8326             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8327             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8328         }
8329         if (attn & BXE_GRC_RSV) {
8330             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8331             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8332         }
8333         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8334     }
8335 }
8336
8337 static void
8338 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8339                          uint32_t         attn)
8340 {
8341     int port = SC_PORT(sc);
8342     int reg_offset;
8343     uint32_t val0, mask0, val1, mask1;
8344     uint32_t val;
8345
8346     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8347         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8348         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8349         /* CFC error attention */
8350         if (val & 0x2) {
8351             BLOGE(sc, "FATAL error from CFC\n");
8352         }
8353     }
8354
8355     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8356         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8357         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8358         /* RQ_USDMDP_FIFO_OVERFLOW */
8359         if (val & 0x18000) {
8360             BLOGE(sc, "FATAL error from PXP\n");
8361         }
8362
8363         if (!CHIP_IS_E1x(sc)) {
8364             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8365             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8366         }
8367     }
8368
8369 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8370 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8371
8372     if (attn & AEU_PXP2_HW_INT_BIT) {
8373         /*  CQ47854 workaround do not panic on
8374          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8375          */
8376         if (!CHIP_IS_E1x(sc)) {
8377             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8378             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8379             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8380             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8381             /*
8382              * If the olny PXP2_EOP_ERROR_BIT is set in
8383              * STS0 and STS1 - clear it
8384              *
8385              * probably we lose additional attentions between
8386              * STS0 and STS_CLR0, in this case user will not
8387              * be notified about them
8388              */
8389             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8390                 !(val1 & mask1))
8391                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8392
8393             /* print the register, since no one can restore it */
8394             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8395
8396             /*
8397              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8398              * then notify
8399              */
8400             if (val0 & PXP2_EOP_ERROR_BIT) {
8401                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8402
8403                 /*
8404                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8405                  * set then clear attention from PXP2 block without panic
8406                  */
8407                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8408                     ((val1 & mask1) == 0))
8409                     attn &= ~AEU_PXP2_HW_INT_BIT;
8410             }
8411         }
8412     }
8413
8414     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8415         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8416                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8417
8418         val = REG_RD(sc, reg_offset);
8419         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8420         REG_WR(sc, reg_offset, val);
8421
8422         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8423               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8424         bxe_panic(sc, ("HW block attention set2\n"));
8425     }
8426 }
8427
8428 static void
8429 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8430                          uint32_t         attn)
8431 {
8432     int port = SC_PORT(sc);
8433     int reg_offset;
8434     uint32_t val;
8435
8436     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8437         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8438         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8439         /* DORQ discard attention */
8440         if (val & 0x2) {
8441             BLOGE(sc, "FATAL error from DORQ\n");
8442         }
8443     }
8444
8445     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8446         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8447                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8448
8449         val = REG_RD(sc, reg_offset);
8450         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8451         REG_WR(sc, reg_offset, val);
8452
8453         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8454               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8455         bxe_panic(sc, ("HW block attention set1\n"));
8456     }
8457 }
8458
8459 static void
8460 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8461                          uint32_t         attn)
8462 {
8463     int port = SC_PORT(sc);
8464     int reg_offset;
8465     uint32_t val;
8466
8467     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8468                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8469
8470     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8471         val = REG_RD(sc, reg_offset);
8472         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8473         REG_WR(sc, reg_offset, val);
8474
8475         BLOGW(sc, "SPIO5 hw attention\n");
8476
8477         /* Fan failure attention */
8478         elink_hw_reset_phy(&sc->link_params);
8479         bxe_fan_failure(sc);
8480     }
8481
8482     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8483         BXE_PHY_LOCK(sc);
8484         elink_handle_module_detect_int(&sc->link_params);
8485         BXE_PHY_UNLOCK(sc);
8486     }
8487
8488     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8489         val = REG_RD(sc, reg_offset);
8490         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8491         REG_WR(sc, reg_offset, val);
8492
8493         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8494                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8495     }
8496 }
8497
8498 static void
8499 bxe_attn_int_deasserted(struct bxe_softc *sc,
8500                         uint32_t         deasserted)
8501 {
8502     struct attn_route attn;
8503     struct attn_route *group_mask;
8504     int port = SC_PORT(sc);
8505     int index;
8506     uint32_t reg_addr;
8507     uint32_t val;
8508     uint32_t aeu_mask;
8509     uint8_t global = FALSE;
8510
8511     /*
8512      * Need to take HW lock because MCP or other port might also
8513      * try to handle this event.
8514      */
8515     bxe_acquire_alr(sc);
8516
8517     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8518         /* XXX
8519          * In case of parity errors don't handle attentions so that
8520          * other function would "see" parity errors.
8521          */
8522         sc->recovery_state = BXE_RECOVERY_INIT;
8523         // XXX schedule a recovery task...
8524         /* disable HW interrupts */
8525         bxe_int_disable(sc);
8526         bxe_release_alr(sc);
8527         return;
8528     }
8529
8530     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8531     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8532     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8533     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8534     if (!CHIP_IS_E1x(sc)) {
8535         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8536     } else {
8537         attn.sig[4] = 0;
8538     }
8539
8540     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8541           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8542
8543     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8544         if (deasserted & (1 << index)) {
8545             group_mask = &sc->attn_group[index];
8546
8547             BLOGD(sc, DBG_INTR,
8548                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8549                   group_mask->sig[0], group_mask->sig[1],
8550                   group_mask->sig[2], group_mask->sig[3],
8551                   group_mask->sig[4]);
8552
8553             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8554             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8555             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8556             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8557             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8558         }
8559     }
8560
8561     bxe_release_alr(sc);
8562
8563     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8564         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8565                     COMMAND_REG_ATTN_BITS_CLR);
8566     } else {
8567         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8568     }
8569
8570     val = ~deasserted;
8571     BLOGD(sc, DBG_INTR,
8572           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8573           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8574     REG_WR(sc, reg_addr, val);
8575
8576     if (~sc->attn_state & deasserted) {
8577         BLOGE(sc, "IGU error\n");
8578     }
8579
8580     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8581                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8582
8583     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8584
8585     aeu_mask = REG_RD(sc, reg_addr);
8586
8587     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8588           aeu_mask, deasserted);
8589     aeu_mask |= (deasserted & 0x3ff);
8590     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8591
8592     REG_WR(sc, reg_addr, aeu_mask);
8593     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8594
8595     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8596     sc->attn_state &= ~deasserted;
8597     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8598 }
8599
8600 static void
8601 bxe_attn_int(struct bxe_softc *sc)
8602 {
8603     /* read local copy of bits */
8604     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8605     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8606     uint32_t attn_state = sc->attn_state;
8607
8608     /* look for changed bits */
8609     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8610     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8611
8612     BLOGD(sc, DBG_INTR,
8613           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8614           attn_bits, attn_ack, asserted, deasserted);
8615
8616     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8617         BLOGE(sc, "BAD attention state\n");
8618     }
8619
8620     /* handle bits that were raised */
8621     if (asserted) {
8622         bxe_attn_int_asserted(sc, asserted);
8623     }
8624
8625     if (deasserted) {
8626         bxe_attn_int_deasserted(sc, deasserted);
8627     }
8628 }
8629
8630 static uint16_t
8631 bxe_update_dsb_idx(struct bxe_softc *sc)
8632 {
8633     struct host_sp_status_block *def_sb = sc->def_sb;
8634     uint16_t rc = 0;
8635
8636     mb(); /* status block is written to by the chip */
8637
8638     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8639         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8640         rc |= BXE_DEF_SB_ATT_IDX;
8641     }
8642
8643     if (sc->def_idx != def_sb->sp_sb.running_index) {
8644         sc->def_idx = def_sb->sp_sb.running_index;
8645         rc |= BXE_DEF_SB_IDX;
8646     }
8647
8648     mb();
8649
8650     return (rc);
8651 }
8652
8653 static inline struct ecore_queue_sp_obj *
8654 bxe_cid_to_q_obj(struct bxe_softc *sc,
8655                  uint32_t         cid)
8656 {
8657     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8658     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8659 }
8660
8661 static void
8662 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8663 {
8664     struct ecore_mcast_ramrod_params rparam;
8665     int rc;
8666
8667     memset(&rparam, 0, sizeof(rparam));
8668
8669     rparam.mcast_obj = &sc->mcast_obj;
8670
8671     BXE_MCAST_LOCK(sc);
8672
8673     /* clear pending state for the last command */
8674     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8675
8676     /* if there are pending mcast commands - send them */
8677     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8678         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8679         if (rc < 0) {
8680             BLOGD(sc, DBG_SP,
8681                   "ERROR: Failed to send pending mcast commands (%d)\n",
8682                   rc);
8683         }
8684     }
8685
8686     BXE_MCAST_UNLOCK(sc);
8687 }
8688
8689 static void
8690 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8691                               union event_ring_elem *elem)
8692 {
8693     unsigned long ramrod_flags = 0;
8694     int rc = 0;
8695     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8696     struct ecore_vlan_mac_obj *vlan_mac_obj;
8697
8698     /* always push next commands out, don't wait here */
8699     bit_set(&ramrod_flags, RAMROD_CONT);
8700
8701     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8702     case ECORE_FILTER_MAC_PENDING:
8703         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8704         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8705         break;
8706
8707     case ECORE_FILTER_MCAST_PENDING:
8708         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8709         /*
8710          * This is only relevant for 57710 where multicast MACs are
8711          * configured as unicast MACs using the same ramrod.
8712          */
8713         bxe_handle_mcast_eqe(sc);
8714         return;
8715
8716     default:
8717         BLOGE(sc, "Unsupported classification command: %d\n",
8718               elem->message.data.eth_event.echo);
8719         return;
8720     }
8721
8722     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8723
8724     if (rc < 0) {
8725         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8726     } else if (rc > 0) {
8727         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8728     }
8729 }
8730
8731 static void
8732 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8733                        union event_ring_elem *elem)
8734 {
8735     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8736
8737     /* send rx_mode command again if was requested */
8738     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8739                                &sc->sp_state)) {
8740         bxe_set_storm_rx_mode(sc);
8741     }
8742 #if 0
8743     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_START_SCHED,
8744                                     &sc->sp_state)) {
8745         bxe_set_iscsi_eth_rx_mode(sc, TRUE);
8746     }
8747     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_STOP_SCHED,
8748                                     &sc->sp_state)) {
8749         bxe_set_iscsi_eth_rx_mode(sc, FALSE);
8750     }
8751 #endif
8752 }
8753
8754 static void
8755 bxe_update_eq_prod(struct bxe_softc *sc,
8756                    uint16_t         prod)
8757 {
8758     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8759     wmb(); /* keep prod updates ordered */
8760 }
8761
8762 static void
8763 bxe_eq_int(struct bxe_softc *sc)
8764 {
8765     uint16_t hw_cons, sw_cons, sw_prod;
8766     union event_ring_elem *elem;
8767     uint8_t echo;
8768     uint32_t cid;
8769     uint8_t opcode;
8770     int spqe_cnt = 0;
8771     struct ecore_queue_sp_obj *q_obj;
8772     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8773     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8774
8775     hw_cons = le16toh(*sc->eq_cons_sb);
8776
8777     /*
8778      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8779      * when we get to the next-page we need to adjust so the loop
8780      * condition below will be met. The next element is the size of a
8781      * regular element and hence incrementing by 1
8782      */
8783     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8784         hw_cons++;
8785     }
8786
8787     /*
8788      * This function may never run in parallel with itself for a
8789      * specific sc and no need for a read memory barrier here.
8790      */
8791     sw_cons = sc->eq_cons;
8792     sw_prod = sc->eq_prod;
8793
8794     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8795           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8796
8797     for (;
8798          sw_cons != hw_cons;
8799          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8800
8801         elem = &sc->eq[EQ_DESC(sw_cons)];
8802
8803 #if 0
8804         int rc;
8805         rc = bxe_iov_eq_sp_event(sc, elem);
8806         if (!rc) {
8807             BLOGE(sc, "bxe_iov_eq_sp_event returned %d\n", rc);
8808             goto next_spqe;
8809         }
8810 #endif
8811
8812         /* elem CID originates from FW, actually LE */
8813         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8814         opcode = elem->message.opcode;
8815
8816         /* handle eq element */
8817         switch (opcode) {
8818 #if 0
8819         case EVENT_RING_OPCODE_VF_PF_CHANNEL:
8820             BLOGD(sc, DBG_SP, "vf/pf channel element on eq\n");
8821             bxe_vf_mbx(sc, &elem->message.data.vf_pf_event);
8822             continue;
8823 #endif
8824
8825         case EVENT_RING_OPCODE_STAT_QUERY:
8826             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8827                   sc->stats_comp++);
8828             /* nothing to do with stats comp */
8829             goto next_spqe;
8830
8831         case EVENT_RING_OPCODE_CFC_DEL:
8832             /* handle according to cid range */
8833             /* we may want to verify here that the sc state is HALTING */
8834             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8835             q_obj = bxe_cid_to_q_obj(sc, cid);
8836             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8837                 break;
8838             }
8839             goto next_spqe;
8840
8841         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8842             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8843             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8844                 break;
8845             }
8846             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8847             goto next_spqe;
8848
8849         case EVENT_RING_OPCODE_START_TRAFFIC:
8850             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8851             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8852                 break;
8853             }
8854             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8855             goto next_spqe;
8856
8857         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8858             echo = elem->message.data.function_update_event.echo;
8859             if (echo == SWITCH_UPDATE) {
8860                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8861                 if (f_obj->complete_cmd(sc, f_obj,
8862                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8863                     break;
8864                 }
8865             }
8866             else {
8867                 BLOGD(sc, DBG_SP,
8868                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8869 #if 0
8870                 f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_UPDATE);
8871                 /*
8872                  * We will perform the queues update from the sp_core_task as
8873                  * all queue SP operations should run with CORE_LOCK.
8874                  */
8875                 bxe_set_bit(BXE_SP_CORE_AFEX_F_UPDATE, &sc->sp_core_state);
8876                 taskqueue_enqueue(sc->sp_tq, &sc->sp_tq_task);
8877 #endif
8878             }
8879             goto next_spqe;
8880
8881 #if 0
8882         case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
8883             f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_VIFLISTS);
8884             bxe_after_afex_vif_lists(sc, elem);
8885             goto next_spqe;
8886 #endif
8887
8888         case EVENT_RING_OPCODE_FORWARD_SETUP:
8889             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8890             if (q_obj->complete_cmd(sc, q_obj,
8891                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8892                 break;
8893             }
8894             goto next_spqe;
8895
8896         case EVENT_RING_OPCODE_FUNCTION_START:
8897             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8898             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8899                 break;
8900             }
8901             goto next_spqe;
8902
8903         case EVENT_RING_OPCODE_FUNCTION_STOP:
8904             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8905             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8906                 break;
8907             }
8908             goto next_spqe;
8909         }
8910
8911         switch (opcode | sc->state) {
8912         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8913         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8914             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8915             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8916             rss_raw->clear_pending(rss_raw);
8917             break;
8918
8919         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8920         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8921         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8922         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8923         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8924         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8925             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8926             bxe_handle_classification_eqe(sc, elem);
8927             break;
8928
8929         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
8930         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
8931         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8932             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
8933             bxe_handle_mcast_eqe(sc);
8934             break;
8935
8936         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
8937         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
8938         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8939             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
8940             bxe_handle_rx_mode_eqe(sc, elem);
8941             break;
8942
8943         default:
8944             /* unknown event log error and continue */
8945             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
8946                   elem->message.opcode, sc->state);
8947         }
8948
8949 next_spqe:
8950         spqe_cnt++;
8951     } /* for */
8952
8953     mb();
8954     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
8955
8956     sc->eq_cons = sw_cons;
8957     sc->eq_prod = sw_prod;
8958
8959     /* make sure that above mem writes were issued towards the memory */
8960     wmb();
8961
8962     /* update producer */
8963     bxe_update_eq_prod(sc, sc->eq_prod);
8964 }
8965
8966 static void
8967 bxe_handle_sp_tq(void *context,
8968                  int  pending)
8969 {
8970     struct bxe_softc *sc = (struct bxe_softc *)context;
8971     uint16_t status;
8972
8973     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
8974
8975     /* what work needs to be performed? */
8976     status = bxe_update_dsb_idx(sc);
8977
8978     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
8979
8980     /* HW attentions */
8981     if (status & BXE_DEF_SB_ATT_IDX) {
8982         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
8983         bxe_attn_int(sc);
8984         status &= ~BXE_DEF_SB_ATT_IDX;
8985     }
8986
8987     /* SP events: STAT_QUERY and others */
8988     if (status & BXE_DEF_SB_IDX) {
8989         /* handle EQ completions */
8990         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
8991         bxe_eq_int(sc);
8992         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
8993                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
8994         status &= ~BXE_DEF_SB_IDX;
8995     }
8996
8997     /* if status is non zero then something went wrong */
8998     if (__predict_false(status)) {
8999         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
9000     }
9001
9002     /* ack status block only if something was actually handled */
9003     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
9004                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
9005
9006     /*
9007      * Must be called after the EQ processing (since eq leads to sriov
9008      * ramrod completion flows).
9009      * This flow may have been scheduled by the arrival of a ramrod
9010      * completion, or by the sriov code rescheduling itself.
9011      */
9012     // XXX bxe_iov_sp_task(sc);
9013
9014 #if 0
9015     /* AFEX - poll to check if VIFSET_ACK should be sent to MFW */
9016     if (bxe_test_and_clear_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK,
9017                                &sc->sp_state)) {
9018         bxe_link_report(sc);
9019         bxe_fw_command(sc, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
9020     }
9021 #endif
9022 }
9023
9024 static void
9025 bxe_handle_fp_tq(void *context,
9026                  int  pending)
9027 {
9028     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
9029     struct bxe_softc *sc = fp->sc;
9030     uint8_t more_tx = FALSE;
9031     uint8_t more_rx = FALSE;
9032
9033     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
9034
9035     /* XXX
9036      * IFF_DRV_RUNNING state can't be checked here since we process
9037      * slowpath events on a client queue during setup. Instead
9038      * we need to add a "process/continue" flag here that the driver
9039      * can use to tell the task here not to do anything.
9040      */
9041 #if 0
9042     if (!(if_getdrvflags(sc->ifp) & IFF_DRV_RUNNING)) {
9043         return;
9044     }
9045 #endif
9046
9047     /* update the fastpath index */
9048     bxe_update_fp_sb_idx(fp);
9049
9050     /* XXX add loop here if ever support multiple tx CoS */
9051     /* fp->txdata[cos] */
9052     if (bxe_has_tx_work(fp)) {
9053         BXE_FP_TX_LOCK(fp);
9054         more_tx = bxe_txeof(sc, fp);
9055         BXE_FP_TX_UNLOCK(fp);
9056     }
9057
9058     if (bxe_has_rx_work(fp)) {
9059         more_rx = bxe_rxeof(sc, fp);
9060     }
9061
9062     if (more_rx /*|| more_tx*/) {
9063         /* still more work to do */
9064         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9065         return;
9066     }
9067
9068     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9069                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9070 }
9071
9072 static void
9073 bxe_task_fp(struct bxe_fastpath *fp)
9074 {
9075     struct bxe_softc *sc = fp->sc;
9076     uint8_t more_tx = FALSE;
9077     uint8_t more_rx = FALSE;
9078
9079     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
9080
9081     /* update the fastpath index */
9082     bxe_update_fp_sb_idx(fp);
9083
9084     /* XXX add loop here if ever support multiple tx CoS */
9085     /* fp->txdata[cos] */
9086     if (bxe_has_tx_work(fp)) {
9087         BXE_FP_TX_LOCK(fp);
9088         more_tx = bxe_txeof(sc, fp);
9089         BXE_FP_TX_UNLOCK(fp);
9090     }
9091
9092     if (bxe_has_rx_work(fp)) {
9093         more_rx = bxe_rxeof(sc, fp);
9094     }
9095
9096     if (more_rx /*|| more_tx*/) {
9097         /* still more work to do, bail out if this ISR and process later */
9098         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9099         return;
9100     }
9101
9102     /*
9103      * Here we write the fastpath index taken before doing any tx or rx work.
9104      * It is very well possible other hw events occurred up to this point and
9105      * they were actually processed accordingly above. Since we're going to
9106      * write an older fastpath index, an interrupt is coming which we might
9107      * not do any work in.
9108      */
9109     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9110                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9111 }
9112
9113 /*
9114  * Legacy interrupt entry point.
9115  *
9116  * Verifies that the controller generated the interrupt and
9117  * then calls a separate routine to handle the various
9118  * interrupt causes: link, RX, and TX.
9119  */
9120 static void
9121 bxe_intr_legacy(void *xsc)
9122 {
9123     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9124     struct bxe_fastpath *fp;
9125     uint16_t status, mask;
9126     int i;
9127
9128     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
9129
9130 #if 0
9131     /* Don't handle any interrupts if we're not ready. */
9132     if (__predict_false(sc->intr_sem != 0)) {
9133         return;
9134     }
9135 #endif
9136
9137     /*
9138      * 0 for ustorm, 1 for cstorm
9139      * the bits returned from ack_int() are 0-15
9140      * bit 0 = attention status block
9141      * bit 1 = fast path status block
9142      * a mask of 0x2 or more = tx/rx event
9143      * a mask of 1 = slow path event
9144      */
9145
9146     status = bxe_ack_int(sc);
9147
9148     /* the interrupt is not for us */
9149     if (__predict_false(status == 0)) {
9150         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
9151         return;
9152     }
9153
9154     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
9155
9156     FOR_EACH_ETH_QUEUE(sc, i) {
9157         fp = &sc->fp[i];
9158         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
9159         if (status & mask) {
9160             /* acknowledge and disable further fastpath interrupts */
9161             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9162             bxe_task_fp(fp);
9163             status &= ~mask;
9164         }
9165     }
9166
9167 #if 0
9168     if (CNIC_SUPPORT(sc)) {
9169         mask = 0x2;
9170         if (status & (mask | 0x1)) {
9171             ...
9172             status &= ~mask;
9173         }
9174     }
9175 #endif
9176
9177     if (__predict_false(status & 0x1)) {
9178         /* acknowledge and disable further slowpath interrupts */
9179         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9180
9181         /* schedule slowpath handler */
9182         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9183
9184         status &= ~0x1;
9185     }
9186
9187     if (__predict_false(status)) {
9188         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
9189     }
9190 }
9191
9192 /* slowpath interrupt entry point */
9193 static void
9194 bxe_intr_sp(void *xsc)
9195 {
9196     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9197
9198     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
9199
9200     /* acknowledge and disable further slowpath interrupts */
9201     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9202
9203     /* schedule slowpath handler */
9204     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9205 }
9206
9207 /* fastpath interrupt entry point */
9208 static void
9209 bxe_intr_fp(void *xfp)
9210 {
9211     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
9212     struct bxe_softc *sc = fp->sc;
9213
9214     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
9215
9216     BLOGD(sc, DBG_INTR,
9217           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
9218           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
9219
9220 #if 0
9221     /* Don't handle any interrupts if we're not ready. */
9222     if (__predict_false(sc->intr_sem != 0)) {
9223         return;
9224     }
9225 #endif
9226
9227     /* acknowledge and disable further fastpath interrupts */
9228     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9229
9230     bxe_task_fp(fp);
9231 }
9232
9233 /* Release all interrupts allocated by the driver. */
9234 static void
9235 bxe_interrupt_free(struct bxe_softc *sc)
9236 {
9237     int i;
9238
9239     switch (sc->interrupt_mode) {
9240     case INTR_MODE_INTX:
9241         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
9242         if (sc->intr[0].resource != NULL) {
9243             bus_release_resource(sc->dev,
9244                                  SYS_RES_IRQ,
9245                                  sc->intr[0].rid,
9246                                  sc->intr[0].resource);
9247         }
9248         break;
9249     case INTR_MODE_MSI:
9250         for (i = 0; i < sc->intr_count; i++) {
9251             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
9252             if (sc->intr[i].resource && sc->intr[i].rid) {
9253                 bus_release_resource(sc->dev,
9254                                      SYS_RES_IRQ,
9255                                      sc->intr[i].rid,
9256                                      sc->intr[i].resource);
9257             }
9258         }
9259         pci_release_msi(sc->dev);
9260         break;
9261     case INTR_MODE_MSIX:
9262         for (i = 0; i < sc->intr_count; i++) {
9263             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
9264             if (sc->intr[i].resource && sc->intr[i].rid) {
9265                 bus_release_resource(sc->dev,
9266                                      SYS_RES_IRQ,
9267                                      sc->intr[i].rid,
9268                                      sc->intr[i].resource);
9269             }
9270         }
9271         pci_release_msi(sc->dev);
9272         break;
9273     default:
9274         /* nothing to do as initial allocation failed */
9275         break;
9276     }
9277 }
9278
9279 /*
9280  * This function determines and allocates the appropriate
9281  * interrupt based on system capabilites and user request.
9282  *
9283  * The user may force a particular interrupt mode, specify
9284  * the number of receive queues, specify the method for
9285  * distribuitng received frames to receive queues, or use
9286  * the default settings which will automatically select the
9287  * best supported combination.  In addition, the OS may or
9288  * may not support certain combinations of these settings.
9289  * This routine attempts to reconcile the settings requested
9290  * by the user with the capabilites available from the system
9291  * to select the optimal combination of features.
9292  *
9293  * Returns:
9294  *   0 = Success, !0 = Failure.
9295  */
9296 static int
9297 bxe_interrupt_alloc(struct bxe_softc *sc)
9298 {
9299     int msix_count = 0;
9300     int msi_count = 0;
9301     int num_requested = 0;
9302     int num_allocated = 0;
9303     int rid, i, j;
9304     int rc;
9305
9306     /* get the number of available MSI/MSI-X interrupts from the OS */
9307     if (sc->interrupt_mode > 0) {
9308         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
9309             msix_count = pci_msix_count(sc->dev);
9310         }
9311
9312         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
9313             msi_count = pci_msi_count(sc->dev);
9314         }
9315
9316         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
9317               msi_count, msix_count);
9318     }
9319
9320     do { /* try allocating MSI-X interrupt resources (at least 2) */
9321         if (sc->interrupt_mode != INTR_MODE_MSIX) {
9322             break;
9323         }
9324
9325         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
9326             (msix_count < 2)) {
9327             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9328             break;
9329         }
9330
9331         /* ask for the necessary number of MSI-X vectors */
9332         num_requested = min((sc->num_queues + 1), msix_count);
9333
9334         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
9335
9336         num_allocated = num_requested;
9337         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
9338             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
9339             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9340             break;
9341         }
9342
9343         if (num_allocated < 2) { /* possible? */
9344             BLOGE(sc, "MSI-X allocation less than 2!\n");
9345             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9346             pci_release_msi(sc->dev);
9347             break;
9348         }
9349
9350         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
9351               num_requested, num_allocated);
9352
9353         /* best effort so use the number of vectors allocated to us */
9354         sc->intr_count = num_allocated;
9355         sc->num_queues = num_allocated - 1;
9356
9357         rid = 1; /* initial resource identifier */
9358
9359         /* allocate the MSI-X vectors */
9360         for (i = 0; i < num_allocated; i++) {
9361             sc->intr[i].rid = (rid + i);
9362
9363             if ((sc->intr[i].resource =
9364                  bus_alloc_resource_any(sc->dev,
9365                                         SYS_RES_IRQ,
9366                                         &sc->intr[i].rid,
9367                                         RF_ACTIVE)) == NULL) {
9368                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
9369                       i, (rid + i));
9370
9371                 for (j = (i - 1); j >= 0; j--) {
9372                     bus_release_resource(sc->dev,
9373                                          SYS_RES_IRQ,
9374                                          sc->intr[j].rid,
9375                                          sc->intr[j].resource);
9376                 }
9377
9378                 sc->intr_count = 0;
9379                 sc->num_queues = 0;
9380                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9381                 pci_release_msi(sc->dev);
9382                 break;
9383             }
9384
9385             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9386         }
9387     } while (0);
9388
9389     do { /* try allocating MSI vector resources (at least 2) */
9390         if (sc->interrupt_mode != INTR_MODE_MSI) {
9391             break;
9392         }
9393
9394         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9395             (msi_count < 1)) {
9396             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9397             break;
9398         }
9399
9400         /* ask for a single MSI vector */
9401         num_requested = 1;
9402
9403         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9404
9405         num_allocated = num_requested;
9406         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9407             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9408             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9409             break;
9410         }
9411
9412         if (num_allocated != 1) { /* possible? */
9413             BLOGE(sc, "MSI allocation is not 1!\n");
9414             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9415             pci_release_msi(sc->dev);
9416             break;
9417         }
9418
9419         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9420               num_requested, num_allocated);
9421
9422         /* best effort so use the number of vectors allocated to us */
9423         sc->intr_count = num_allocated;
9424         sc->num_queues = num_allocated;
9425
9426         rid = 1; /* initial resource identifier */
9427
9428         sc->intr[0].rid = rid;
9429
9430         if ((sc->intr[0].resource =
9431              bus_alloc_resource_any(sc->dev,
9432                                     SYS_RES_IRQ,
9433                                     &sc->intr[0].rid,
9434                                     RF_ACTIVE)) == NULL) {
9435             BLOGE(sc, "Failed to map MSI[0] (rid=%d)!\n", rid);
9436             sc->intr_count = 0;
9437             sc->num_queues = 0;
9438             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9439             pci_release_msi(sc->dev);
9440             break;
9441         }
9442
9443         BLOGD(sc, DBG_LOAD, "Mapped MSI[0] (rid=%d)\n", rid);
9444     } while (0);
9445
9446     do { /* try allocating INTx vector resources */
9447         if (sc->interrupt_mode != INTR_MODE_INTX) {
9448             break;
9449         }
9450
9451         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9452
9453         /* only one vector for INTx */
9454         sc->intr_count = 1;
9455         sc->num_queues = 1;
9456
9457         rid = 0; /* initial resource identifier */
9458
9459         sc->intr[0].rid = rid;
9460
9461         if ((sc->intr[0].resource =
9462              bus_alloc_resource_any(sc->dev,
9463                                     SYS_RES_IRQ,
9464                                     &sc->intr[0].rid,
9465                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9466             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9467             sc->intr_count = 0;
9468             sc->num_queues = 0;
9469             sc->interrupt_mode = -1; /* Failed! */
9470             break;
9471         }
9472
9473         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9474     } while (0);
9475
9476     if (sc->interrupt_mode == -1) {
9477         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9478         rc = 1;
9479     } else {
9480         BLOGD(sc, DBG_LOAD,
9481               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9482               sc->interrupt_mode, sc->num_queues);
9483         rc = 0;
9484     }
9485
9486     return (rc);
9487 }
9488
9489 static void
9490 bxe_interrupt_detach(struct bxe_softc *sc)
9491 {
9492     struct bxe_fastpath *fp;
9493     int i;
9494
9495     /* release interrupt resources */
9496     for (i = 0; i < sc->intr_count; i++) {
9497         if (sc->intr[i].resource && sc->intr[i].tag) {
9498             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9499             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9500         }
9501     }
9502
9503     for (i = 0; i < sc->num_queues; i++) {
9504         fp = &sc->fp[i];
9505         if (fp->tq) {
9506             taskqueue_drain(fp->tq, &fp->tq_task);
9507             taskqueue_free(fp->tq);
9508             fp->tq = NULL;
9509         }
9510     }
9511
9512     if (sc->rx_mode_tq) {
9513         taskqueue_drain(sc->rx_mode_tq, &sc->rx_mode_tq_task);
9514         taskqueue_free(sc->rx_mode_tq);
9515         sc->rx_mode_tq = NULL;
9516     }
9517
9518     if (sc->sp_tq) {
9519         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9520         taskqueue_free(sc->sp_tq);
9521         sc->sp_tq = NULL;
9522     }
9523 }
9524
9525 /*
9526  * Enables interrupts and attach to the ISR.
9527  *
9528  * When using multiple MSI/MSI-X vectors the first vector
9529  * is used for slowpath operations while all remaining
9530  * vectors are used for fastpath operations.  If only a
9531  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9532  * ISR must look for both slowpath and fastpath completions.
9533  */
9534 static int
9535 bxe_interrupt_attach(struct bxe_softc *sc)
9536 {
9537     struct bxe_fastpath *fp;
9538     int rc = 0;
9539     int i;
9540
9541     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9542              "bxe%d_sp_tq", sc->unit);
9543     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9544     sc->sp_tq = taskqueue_create_fast(sc->sp_tq_name, M_NOWAIT,
9545                                       taskqueue_thread_enqueue,
9546                                       &sc->sp_tq);
9547     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9548                             "%s", sc->sp_tq_name);
9549
9550     snprintf(sc->rx_mode_tq_name, sizeof(sc->rx_mode_tq_name),
9551              "bxe%d_rx_mode_tq", sc->unit);
9552     TASK_INIT(&sc->rx_mode_tq_task, 0, bxe_handle_rx_mode_tq, sc);
9553     sc->rx_mode_tq = taskqueue_create_fast(sc->rx_mode_tq_name, M_NOWAIT,
9554                                            taskqueue_thread_enqueue,
9555                                            &sc->rx_mode_tq);
9556     taskqueue_start_threads(&sc->rx_mode_tq, 1, PWAIT, /* lower priority */
9557                             "%s", sc->rx_mode_tq_name);
9558
9559     for (i = 0; i < sc->num_queues; i++) {
9560         fp = &sc->fp[i];
9561         snprintf(fp->tq_name, sizeof(fp->tq_name),
9562                  "bxe%d_fp%d_tq", sc->unit, i);
9563         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9564         fp->tq = taskqueue_create_fast(fp->tq_name, M_NOWAIT,
9565                                        taskqueue_thread_enqueue,
9566                                        &fp->tq);
9567         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9568                                 "%s", fp->tq_name);
9569     }
9570
9571     /* setup interrupt handlers */
9572     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9573         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9574
9575         /*
9576          * Setup the interrupt handler. Note that we pass the driver instance
9577          * to the interrupt handler for the slowpath.
9578          */
9579         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9580                                  (INTR_TYPE_NET | INTR_MPSAFE),
9581                                  NULL, bxe_intr_sp, sc,
9582                                  &sc->intr[0].tag)) != 0) {
9583             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9584             goto bxe_interrupt_attach_exit;
9585         }
9586
9587         bus_describe_intr(sc->dev, sc->intr[0].resource,
9588                           sc->intr[0].tag, "sp");
9589
9590         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9591
9592         /* initialize the fastpath vectors (note the first was used for sp) */
9593         for (i = 0; i < sc->num_queues; i++) {
9594             fp = &sc->fp[i];
9595             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9596
9597             /*
9598              * Setup the interrupt handler. Note that we pass the
9599              * fastpath context to the interrupt handler in this
9600              * case.
9601              */
9602             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9603                                      (INTR_TYPE_NET | INTR_MPSAFE),
9604                                      NULL, bxe_intr_fp, fp,
9605                                      &sc->intr[i + 1].tag)) != 0) {
9606                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9607                       (i + 1), rc);
9608                 goto bxe_interrupt_attach_exit;
9609             }
9610
9611             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9612                               sc->intr[i + 1].tag, "fp%02d", i);
9613
9614             /* bind the fastpath instance to a cpu */
9615             if (sc->num_queues > 1) {
9616                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9617             }
9618
9619             fp->state = BXE_FP_STATE_IRQ;
9620         }
9621     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9622         BLOGD(sc, DBG_LOAD, "Enabling MSI[0] vector\n");
9623
9624         /*
9625          * Setup the interrupt handler. Note that we pass the
9626          * driver instance to the interrupt handler which
9627          * will handle both the slowpath and fastpath.
9628          */
9629         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9630                                  (INTR_TYPE_NET | INTR_MPSAFE),
9631                                  NULL, bxe_intr_legacy, sc,
9632                                  &sc->intr[0].tag)) != 0) {
9633             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9634             goto bxe_interrupt_attach_exit;
9635         }
9636
9637     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9638         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9639
9640         /*
9641          * Setup the interrupt handler. Note that we pass the
9642          * driver instance to the interrupt handler which
9643          * will handle both the slowpath and fastpath.
9644          */
9645         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9646                                  (INTR_TYPE_NET | INTR_MPSAFE),
9647                                  NULL, bxe_intr_legacy, sc,
9648                                  &sc->intr[0].tag)) != 0) {
9649             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9650             goto bxe_interrupt_attach_exit;
9651         }
9652     }
9653
9654 bxe_interrupt_attach_exit:
9655
9656     return (rc);
9657 }
9658
9659 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9660 static int  bxe_init_hw_common(struct bxe_softc *sc);
9661 static int  bxe_init_hw_port(struct bxe_softc *sc);
9662 static int  bxe_init_hw_func(struct bxe_softc *sc);
9663 static void bxe_reset_common(struct bxe_softc *sc);
9664 static void bxe_reset_port(struct bxe_softc *sc);
9665 static void bxe_reset_func(struct bxe_softc *sc);
9666 static int  bxe_gunzip_init(struct bxe_softc *sc);
9667 static void bxe_gunzip_end(struct bxe_softc *sc);
9668 static int  bxe_init_firmware(struct bxe_softc *sc);
9669 static void bxe_release_firmware(struct bxe_softc *sc);
9670
9671 static struct
9672 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9673     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9674     .init_hw_cmn      = bxe_init_hw_common,
9675     .init_hw_port     = bxe_init_hw_port,
9676     .init_hw_func     = bxe_init_hw_func,
9677
9678     .reset_hw_cmn     = bxe_reset_common,
9679     .reset_hw_port    = bxe_reset_port,
9680     .reset_hw_func    = bxe_reset_func,
9681
9682     .gunzip_init      = bxe_gunzip_init,
9683     .gunzip_end       = bxe_gunzip_end,
9684
9685     .init_fw          = bxe_init_firmware,
9686     .release_fw       = bxe_release_firmware,
9687 };
9688
9689 static void
9690 bxe_init_func_obj(struct bxe_softc *sc)
9691 {
9692     sc->dmae_ready = 0;
9693
9694     ecore_init_func_obj(sc,
9695                         &sc->func_obj,
9696                         BXE_SP(sc, func_rdata),
9697                         BXE_SP_MAPPING(sc, func_rdata),
9698                         BXE_SP(sc, func_afex_rdata),
9699                         BXE_SP_MAPPING(sc, func_afex_rdata),
9700                         &bxe_func_sp_drv);
9701 }
9702
9703 static int
9704 bxe_init_hw(struct bxe_softc *sc,
9705             uint32_t         load_code)
9706 {
9707     struct ecore_func_state_params func_params = { NULL };
9708     int rc;
9709
9710     /* prepare the parameters for function state transitions */
9711     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9712
9713     func_params.f_obj = &sc->func_obj;
9714     func_params.cmd = ECORE_F_CMD_HW_INIT;
9715
9716     func_params.params.hw_init.load_phase = load_code;
9717
9718     /*
9719      * Via a plethora of function pointers, we will eventually reach
9720      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9721      */
9722     rc = ecore_func_state_change(sc, &func_params);
9723
9724     return (rc);
9725 }
9726
9727 static void
9728 bxe_fill(struct bxe_softc *sc,
9729          uint32_t         addr,
9730          int              fill,
9731          uint32_t         len)
9732 {
9733     uint32_t i;
9734
9735     if (!(len % 4) && !(addr % 4)) {
9736         for (i = 0; i < len; i += 4) {
9737             REG_WR(sc, (addr + i), fill);
9738         }
9739     } else {
9740         for (i = 0; i < len; i++) {
9741             REG_WR8(sc, (addr + i), fill);
9742         }
9743     }
9744 }
9745
9746 /* writes FP SP data to FW - data_size in dwords */
9747 static void
9748 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9749                   int              fw_sb_id,
9750                   uint32_t         *sb_data_p,
9751                   uint32_t         data_size)
9752 {
9753     int index;
9754
9755     for (index = 0; index < data_size; index++) {
9756         REG_WR(sc,
9757                (BAR_CSTRORM_INTMEM +
9758                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9759                 (sizeof(uint32_t) * index)),
9760                *(sb_data_p + index));
9761     }
9762 }
9763
9764 static void
9765 bxe_zero_fp_sb(struct bxe_softc *sc,
9766                int              fw_sb_id)
9767 {
9768     struct hc_status_block_data_e2 sb_data_e2;
9769     struct hc_status_block_data_e1x sb_data_e1x;
9770     uint32_t *sb_data_p;
9771     uint32_t data_size = 0;
9772
9773     if (!CHIP_IS_E1x(sc)) {
9774         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9775         sb_data_e2.common.state = SB_DISABLED;
9776         sb_data_e2.common.p_func.vf_valid = FALSE;
9777         sb_data_p = (uint32_t *)&sb_data_e2;
9778         data_size = (sizeof(struct hc_status_block_data_e2) /
9779                      sizeof(uint32_t));
9780     } else {
9781         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9782         sb_data_e1x.common.state = SB_DISABLED;
9783         sb_data_e1x.common.p_func.vf_valid = FALSE;
9784         sb_data_p = (uint32_t *)&sb_data_e1x;
9785         data_size = (sizeof(struct hc_status_block_data_e1x) /
9786                      sizeof(uint32_t));
9787     }
9788
9789     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9790
9791     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9792              0, CSTORM_STATUS_BLOCK_SIZE);
9793     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9794              0, CSTORM_SYNC_BLOCK_SIZE);
9795 }
9796
9797 static void
9798 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9799                   struct hc_sp_status_block_data *sp_sb_data)
9800 {
9801     int i;
9802
9803     for (i = 0;
9804          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9805          i++) {
9806         REG_WR(sc,
9807                (BAR_CSTRORM_INTMEM +
9808                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9809                 (i * sizeof(uint32_t))),
9810                *((uint32_t *)sp_sb_data + i));
9811     }
9812 }
9813
9814 static void
9815 bxe_zero_sp_sb(struct bxe_softc *sc)
9816 {
9817     struct hc_sp_status_block_data sp_sb_data;
9818
9819     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9820
9821     sp_sb_data.state           = SB_DISABLED;
9822     sp_sb_data.p_func.vf_valid = FALSE;
9823
9824     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9825
9826     bxe_fill(sc,
9827              (BAR_CSTRORM_INTMEM +
9828               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9829               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9830     bxe_fill(sc,
9831              (BAR_CSTRORM_INTMEM +
9832               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9833               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9834 }
9835
9836 static void
9837 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9838                              int                       igu_sb_id,
9839                              int                       igu_seg_id)
9840 {
9841     hc_sm->igu_sb_id      = igu_sb_id;
9842     hc_sm->igu_seg_id     = igu_seg_id;
9843     hc_sm->timer_value    = 0xFF;
9844     hc_sm->time_to_expire = 0xFFFFFFFF;
9845 }
9846
9847 static void
9848 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9849 {
9850     /* zero out state machine indices */
9851
9852     /* rx indices */
9853     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9854
9855     /* tx indices */
9856     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9857     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9858     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9859     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9860
9861     /* map indices */
9862
9863     /* rx indices */
9864     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9865         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9866
9867     /* tx indices */
9868     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9869         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9870     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9871         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9872     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9873         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9874     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9875         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9876 }
9877
9878 static void
9879 bxe_init_sb(struct bxe_softc *sc,
9880             bus_addr_t       busaddr,
9881             int              vfid,
9882             uint8_t          vf_valid,
9883             int              fw_sb_id,
9884             int              igu_sb_id)
9885 {
9886     struct hc_status_block_data_e2  sb_data_e2;
9887     struct hc_status_block_data_e1x sb_data_e1x;
9888     struct hc_status_block_sm       *hc_sm_p;
9889     uint32_t *sb_data_p;
9890     int igu_seg_id;
9891     int data_size;
9892
9893     if (CHIP_INT_MODE_IS_BC(sc)) {
9894         igu_seg_id = HC_SEG_ACCESS_NORM;
9895     } else {
9896         igu_seg_id = IGU_SEG_ACCESS_NORM;
9897     }
9898
9899     bxe_zero_fp_sb(sc, fw_sb_id);
9900
9901     if (!CHIP_IS_E1x(sc)) {
9902         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9903         sb_data_e2.common.state = SB_ENABLED;
9904         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9905         sb_data_e2.common.p_func.vf_id = vfid;
9906         sb_data_e2.common.p_func.vf_valid = vf_valid;
9907         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9908         sb_data_e2.common.same_igu_sb_1b = TRUE;
9909         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9910         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9911         hc_sm_p = sb_data_e2.common.state_machine;
9912         sb_data_p = (uint32_t *)&sb_data_e2;
9913         data_size = (sizeof(struct hc_status_block_data_e2) /
9914                      sizeof(uint32_t));
9915         bxe_map_sb_state_machines(sb_data_e2.index_data);
9916     } else {
9917         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9918         sb_data_e1x.common.state = SB_ENABLED;
9919         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9920         sb_data_e1x.common.p_func.vf_id = 0xff;
9921         sb_data_e1x.common.p_func.vf_valid = FALSE;
9922         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9923         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9924         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9925         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9926         hc_sm_p = sb_data_e1x.common.state_machine;
9927         sb_data_p = (uint32_t *)&sb_data_e1x;
9928         data_size = (sizeof(struct hc_status_block_data_e1x) /
9929                      sizeof(uint32_t));
9930         bxe_map_sb_state_machines(sb_data_e1x.index_data);
9931     }
9932
9933     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
9934     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
9935
9936     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
9937
9938     /* write indices to HW - PCI guarantees endianity of regpairs */
9939     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9940 }
9941
9942 static inline uint8_t
9943 bxe_fp_qzone_id(struct bxe_fastpath *fp)
9944 {
9945     if (CHIP_IS_E1x(fp->sc)) {
9946         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
9947     } else {
9948         return (fp->cl_id);
9949     }
9950 }
9951
9952 static inline uint32_t
9953 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
9954                            struct bxe_fastpath *fp)
9955 {
9956     uint32_t offset = BAR_USTRORM_INTMEM;
9957
9958 #if 0
9959     if (IS_VF(sc)) {
9960         return (PXP_VF_ADDR_USDM_QUEUES_START +
9961                 (sc->acquire_resp.resc.hw_qid[fp->index] *
9962                  sizeof(struct ustorm_queue_zone_data)));
9963     } else
9964 #endif
9965     if (!CHIP_IS_E1x(sc)) {
9966         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
9967     } else {
9968         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
9969     }
9970
9971     return (offset);
9972 }
9973
9974 static void
9975 bxe_init_eth_fp(struct bxe_softc *sc,
9976                 int              idx)
9977 {
9978     struct bxe_fastpath *fp = &sc->fp[idx];
9979     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
9980     unsigned long q_type = 0;
9981     int cos;
9982
9983     fp->sc    = sc;
9984     fp->index = idx;
9985
9986     snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
9987              "bxe%d_fp%d_tx_lock", sc->unit, idx);
9988     mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
9989
9990     snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
9991              "bxe%d_fp%d_rx_lock", sc->unit, idx);
9992     mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
9993
9994     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
9995     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
9996
9997     fp->cl_id = (CHIP_IS_E1x(sc)) ?
9998                     (SC_L_ID(sc) + idx) :
9999                     /* want client ID same as IGU SB ID for non-E1 */
10000                     fp->igu_sb_id;
10001     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
10002
10003     /* setup sb indices */
10004     if (!CHIP_IS_E1x(sc)) {
10005         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
10006         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
10007     } else {
10008         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
10009         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
10010     }
10011
10012     /* init shortcut */
10013     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
10014
10015     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
10016
10017     /*
10018      * XXX If multiple CoS is ever supported then each fastpath structure
10019      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
10020      */
10021     for (cos = 0; cos < sc->max_cos; cos++) {
10022         cids[cos] = idx;
10023     }
10024     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
10025
10026     /* nothing more for a VF to do */
10027     if (IS_VF(sc)) {
10028         return;
10029     }
10030
10031     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
10032                 fp->fw_sb_id, fp->igu_sb_id);
10033
10034     bxe_update_fp_sb_idx(fp);
10035
10036     /* Configure Queue State object */
10037     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
10038     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
10039
10040     ecore_init_queue_obj(sc,
10041                          &sc->sp_objs[idx].q_obj,
10042                          fp->cl_id,
10043                          cids,
10044                          sc->max_cos,
10045                          SC_FUNC(sc),
10046                          BXE_SP(sc, q_rdata),
10047                          BXE_SP_MAPPING(sc, q_rdata),
10048                          q_type);
10049
10050     /* configure classification DBs */
10051     ecore_init_mac_obj(sc,
10052                        &sc->sp_objs[idx].mac_obj,
10053                        fp->cl_id,
10054                        idx,
10055                        SC_FUNC(sc),
10056                        BXE_SP(sc, mac_rdata),
10057                        BXE_SP_MAPPING(sc, mac_rdata),
10058                        ECORE_FILTER_MAC_PENDING,
10059                        &sc->sp_state,
10060                        ECORE_OBJ_TYPE_RX_TX,
10061                        &sc->macs_pool);
10062
10063     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
10064           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
10065 }
10066
10067 static inline void
10068 bxe_update_rx_prod(struct bxe_softc    *sc,
10069                    struct bxe_fastpath *fp,
10070                    uint16_t            rx_bd_prod,
10071                    uint16_t            rx_cq_prod,
10072                    uint16_t            rx_sge_prod)
10073 {
10074     struct ustorm_eth_rx_producers rx_prods = { 0 };
10075     uint32_t i;
10076
10077     /* update producers */
10078     rx_prods.bd_prod  = rx_bd_prod;
10079     rx_prods.cqe_prod = rx_cq_prod;
10080     rx_prods.sge_prod = rx_sge_prod;
10081
10082     /*
10083      * Make sure that the BD and SGE data is updated before updating the
10084      * producers since FW might read the BD/SGE right after the producer
10085      * is updated.
10086      * This is only applicable for weak-ordered memory model archs such
10087      * as IA-64. The following barrier is also mandatory since FW will
10088      * assumes BDs must have buffers.
10089      */
10090     wmb();
10091
10092     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
10093         REG_WR(sc,
10094                (fp->ustorm_rx_prods_offset + (i * 4)),
10095                ((uint32_t *)&rx_prods)[i]);
10096     }
10097
10098     wmb(); /* keep prod updates ordered */
10099
10100     BLOGD(sc, DBG_RX,
10101           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
10102           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
10103 }
10104
10105 static void
10106 bxe_init_rx_rings(struct bxe_softc *sc)
10107 {
10108     struct bxe_fastpath *fp;
10109     int i;
10110
10111     for (i = 0; i < sc->num_queues; i++) {
10112         fp = &sc->fp[i];
10113
10114         fp->rx_bd_cons = 0;
10115
10116         /*
10117          * Activate the BD ring...
10118          * Warning, this will generate an interrupt (to the TSTORM)
10119          * so this can only be done after the chip is initialized
10120          */
10121         bxe_update_rx_prod(sc, fp,
10122                            fp->rx_bd_prod,
10123                            fp->rx_cq_prod,
10124                            fp->rx_sge_prod);
10125
10126         if (i != 0) {
10127             continue;
10128         }
10129
10130         if (CHIP_IS_E1(sc)) {
10131             REG_WR(sc,
10132                    (BAR_USTRORM_INTMEM +
10133                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
10134                    U64_LO(fp->rcq_dma.paddr));
10135             REG_WR(sc,
10136                    (BAR_USTRORM_INTMEM +
10137                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
10138                    U64_HI(fp->rcq_dma.paddr));
10139         }
10140     }
10141 }
10142
10143 static void
10144 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
10145 {
10146     SET_FLAG(fp->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
10147     fp->tx_db.data.zero_fill1 = 0;
10148     fp->tx_db.data.prod = 0;
10149
10150     fp->tx_pkt_prod = 0;
10151     fp->tx_pkt_cons = 0;
10152     fp->tx_bd_prod = 0;
10153     fp->tx_bd_cons = 0;
10154     fp->eth_q_stats.tx_pkts = 0;
10155 }
10156
10157 static inline void
10158 bxe_init_tx_rings(struct bxe_softc *sc)
10159 {
10160     int i;
10161
10162     for (i = 0; i < sc->num_queues; i++) {
10163 #if 0
10164         uint8_t cos;
10165         for (cos = 0; cos < sc->max_cos; cos++) {
10166             bxe_init_tx_ring_one(&sc->fp[i].txdata[cos]);
10167         }
10168 #else
10169         bxe_init_tx_ring_one(&sc->fp[i]);
10170 #endif
10171     }
10172 }
10173
10174 static void
10175 bxe_init_def_sb(struct bxe_softc *sc)
10176 {
10177     struct host_sp_status_block *def_sb = sc->def_sb;
10178     bus_addr_t mapping = sc->def_sb_dma.paddr;
10179     int igu_sp_sb_index;
10180     int igu_seg_id;
10181     int port = SC_PORT(sc);
10182     int func = SC_FUNC(sc);
10183     int reg_offset, reg_offset_en5;
10184     uint64_t section;
10185     int index, sindex;
10186     struct hc_sp_status_block_data sp_sb_data;
10187
10188     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
10189
10190     if (CHIP_INT_MODE_IS_BC(sc)) {
10191         igu_sp_sb_index = DEF_SB_IGU_ID;
10192         igu_seg_id = HC_SEG_ACCESS_DEF;
10193     } else {
10194         igu_sp_sb_index = sc->igu_dsb_id;
10195         igu_seg_id = IGU_SEG_ACCESS_DEF;
10196     }
10197
10198     /* attentions */
10199     section = ((uint64_t)mapping +
10200                offsetof(struct host_sp_status_block, atten_status_block));
10201     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
10202     sc->attn_state = 0;
10203
10204     reg_offset = (port) ?
10205                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
10206                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
10207     reg_offset_en5 = (port) ?
10208                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
10209                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
10210
10211     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
10212         /* take care of sig[0]..sig[4] */
10213         for (sindex = 0; sindex < 4; sindex++) {
10214             sc->attn_group[index].sig[sindex] =
10215                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
10216         }
10217
10218         if (!CHIP_IS_E1x(sc)) {
10219             /*
10220              * enable5 is separate from the rest of the registers,
10221              * and the address skip is 4 and not 16 between the
10222              * different groups
10223              */
10224             sc->attn_group[index].sig[4] =
10225                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
10226         } else {
10227             sc->attn_group[index].sig[4] = 0;
10228         }
10229     }
10230
10231     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10232         reg_offset = (port) ?
10233                          HC_REG_ATTN_MSG1_ADDR_L :
10234                          HC_REG_ATTN_MSG0_ADDR_L;
10235         REG_WR(sc, reg_offset, U64_LO(section));
10236         REG_WR(sc, (reg_offset + 4), U64_HI(section));
10237     } else if (!CHIP_IS_E1x(sc)) {
10238         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
10239         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
10240     }
10241
10242     section = ((uint64_t)mapping +
10243                offsetof(struct host_sp_status_block, sp_sb));
10244
10245     bxe_zero_sp_sb(sc);
10246
10247     /* PCI guarantees endianity of regpair */
10248     sp_sb_data.state           = SB_ENABLED;
10249     sp_sb_data.host_sb_addr.lo = U64_LO(section);
10250     sp_sb_data.host_sb_addr.hi = U64_HI(section);
10251     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
10252     sp_sb_data.igu_seg_id      = igu_seg_id;
10253     sp_sb_data.p_func.pf_id    = func;
10254     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
10255     sp_sb_data.p_func.vf_id    = 0xff;
10256
10257     bxe_wr_sp_sb_data(sc, &sp_sb_data);
10258
10259     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
10260 }
10261
10262 static void
10263 bxe_init_sp_ring(struct bxe_softc *sc)
10264 {
10265     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
10266     sc->spq_prod_idx = 0;
10267     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
10268     sc->spq_prod_bd = sc->spq;
10269     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
10270 }
10271
10272 static void
10273 bxe_init_eq_ring(struct bxe_softc *sc)
10274 {
10275     union event_ring_elem *elem;
10276     int i;
10277
10278     for (i = 1; i <= NUM_EQ_PAGES; i++) {
10279         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
10280
10281         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
10282                                                  BCM_PAGE_SIZE *
10283                                                  (i % NUM_EQ_PAGES)));
10284         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
10285                                                  BCM_PAGE_SIZE *
10286                                                  (i % NUM_EQ_PAGES)));
10287     }
10288
10289     sc->eq_cons    = 0;
10290     sc->eq_prod    = NUM_EQ_DESC;
10291     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
10292
10293     atomic_store_rel_long(&sc->eq_spq_left,
10294                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
10295                                NUM_EQ_DESC) - 1));
10296 }
10297
10298 static void
10299 bxe_init_internal_common(struct bxe_softc *sc)
10300 {
10301     int i;
10302
10303     if (IS_MF_SI(sc)) {
10304         /*
10305          * In switch independent mode, the TSTORM needs to accept
10306          * packets that failed classification, since approximate match
10307          * mac addresses aren't written to NIG LLH.
10308          */
10309         REG_WR8(sc,
10310                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10311                 2);
10312     } else if (!CHIP_IS_E1(sc)) { /* 57710 doesn't support MF */
10313         REG_WR8(sc,
10314                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10315                 0);
10316     }
10317
10318     /*
10319      * Zero this manually as its initialization is currently missing
10320      * in the initTool.
10321      */
10322     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
10323         REG_WR(sc,
10324                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
10325                0);
10326     }
10327
10328     if (!CHIP_IS_E1x(sc)) {
10329         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
10330                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
10331     }
10332 }
10333
10334 static void
10335 bxe_init_internal(struct bxe_softc *sc,
10336                   uint32_t         load_code)
10337 {
10338     switch (load_code) {
10339     case FW_MSG_CODE_DRV_LOAD_COMMON:
10340     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
10341         bxe_init_internal_common(sc);
10342         /* no break */
10343
10344     case FW_MSG_CODE_DRV_LOAD_PORT:
10345         /* nothing to do */
10346         /* no break */
10347
10348     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
10349         /* internal memory per function is initialized inside bxe_pf_init */
10350         break;
10351
10352     default:
10353         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
10354         break;
10355     }
10356 }
10357
10358 static void
10359 storm_memset_func_cfg(struct bxe_softc                         *sc,
10360                       struct tstorm_eth_function_common_config *tcfg,
10361                       uint16_t                                  abs_fid)
10362 {
10363     uint32_t addr;
10364     size_t size;
10365
10366     addr = (BAR_TSTRORM_INTMEM +
10367             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
10368     size = sizeof(struct tstorm_eth_function_common_config);
10369     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
10370 }
10371
10372 static void
10373 bxe_func_init(struct bxe_softc            *sc,
10374               struct bxe_func_init_params *p)
10375 {
10376     struct tstorm_eth_function_common_config tcfg = { 0 };
10377
10378     if (CHIP_IS_E1x(sc)) {
10379         storm_memset_func_cfg(sc, &tcfg, p->func_id);
10380     }
10381
10382     /* Enable the function in the FW */
10383     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
10384     storm_memset_func_en(sc, p->func_id, 1);
10385
10386     /* spq */
10387     if (p->func_flgs & FUNC_FLG_SPQ) {
10388         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
10389         REG_WR(sc,
10390                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
10391                p->spq_prod);
10392     }
10393 }
10394
10395 /*
10396  * Calculates the sum of vn_min_rates.
10397  * It's needed for further normalizing of the min_rates.
10398  * Returns:
10399  *   sum of vn_min_rates.
10400  *     or
10401  *   0 - if all the min_rates are 0.
10402  * In the later case fainess algorithm should be deactivated.
10403  * If all min rates are not zero then those that are zeroes will be set to 1.
10404  */
10405 static void
10406 bxe_calc_vn_min(struct bxe_softc       *sc,
10407                 struct cmng_init_input *input)
10408 {
10409     uint32_t vn_cfg;
10410     uint32_t vn_min_rate;
10411     int all_zero = 1;
10412     int vn;
10413
10414     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10415         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10416         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
10417                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
10418
10419         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10420             /* skip hidden VNs */
10421             vn_min_rate = 0;
10422         } else if (!vn_min_rate) {
10423             /* If min rate is zero - set it to 100 */
10424             vn_min_rate = DEF_MIN_RATE;
10425         } else {
10426             all_zero = 0;
10427         }
10428
10429         input->vnic_min_rate[vn] = vn_min_rate;
10430     }
10431
10432     /* if ETS or all min rates are zeros - disable fairness */
10433     if (BXE_IS_ETS_ENABLED(sc)) {
10434         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10435         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10436     } else if (all_zero) {
10437         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10438         BLOGD(sc, DBG_LOAD,
10439               "Fariness disabled (all MIN values are zeroes)\n");
10440     } else {
10441         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10442     }
10443 }
10444
10445 static inline uint16_t
10446 bxe_extract_max_cfg(struct bxe_softc *sc,
10447                     uint32_t         mf_cfg)
10448 {
10449     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10450                         FUNC_MF_CFG_MAX_BW_SHIFT);
10451
10452     if (!max_cfg) {
10453         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10454         max_cfg = 100;
10455     }
10456
10457     return (max_cfg);
10458 }
10459
10460 static void
10461 bxe_calc_vn_max(struct bxe_softc       *sc,
10462                 int                    vn,
10463                 struct cmng_init_input *input)
10464 {
10465     uint16_t vn_max_rate;
10466     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10467     uint32_t max_cfg;
10468
10469     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10470         vn_max_rate = 0;
10471     } else {
10472         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10473
10474         if (IS_MF_SI(sc)) {
10475             /* max_cfg in percents of linkspeed */
10476             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10477         } else { /* SD modes */
10478             /* max_cfg is absolute in 100Mb units */
10479             vn_max_rate = (max_cfg * 100);
10480         }
10481     }
10482
10483     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10484
10485     input->vnic_max_rate[vn] = vn_max_rate;
10486 }
10487
10488 static void
10489 bxe_cmng_fns_init(struct bxe_softc *sc,
10490                   uint8_t          read_cfg,
10491                   uint8_t          cmng_type)
10492 {
10493     struct cmng_init_input input;
10494     int vn;
10495
10496     memset(&input, 0, sizeof(struct cmng_init_input));
10497
10498     input.port_rate = sc->link_vars.line_speed;
10499
10500     if (cmng_type == CMNG_FNS_MINMAX) {
10501         /* read mf conf from shmem */
10502         if (read_cfg) {
10503             bxe_read_mf_cfg(sc);
10504         }
10505
10506         /* get VN min rate and enable fairness if not 0 */
10507         bxe_calc_vn_min(sc, &input);
10508
10509         /* get VN max rate */
10510         if (sc->port.pmf) {
10511             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10512                 bxe_calc_vn_max(sc, vn, &input);
10513             }
10514         }
10515
10516         /* always enable rate shaping and fairness */
10517         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10518
10519         ecore_init_cmng(&input, &sc->cmng);
10520         return;
10521     }
10522
10523     /* rate shaping and fairness are disabled */
10524     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10525 }
10526
10527 static int
10528 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10529 {
10530     if (CHIP_REV_IS_SLOW(sc)) {
10531         return (CMNG_FNS_NONE);
10532     }
10533
10534     if (IS_MF(sc)) {
10535         return (CMNG_FNS_MINMAX);
10536     }
10537
10538     return (CMNG_FNS_NONE);
10539 }
10540
10541 static void
10542 storm_memset_cmng(struct bxe_softc *sc,
10543                   struct cmng_init *cmng,
10544                   uint8_t          port)
10545 {
10546     int vn;
10547     int func;
10548     uint32_t addr;
10549     size_t size;
10550
10551     addr = (BAR_XSTRORM_INTMEM +
10552             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10553     size = sizeof(struct cmng_struct_per_port);
10554     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10555
10556     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10557         func = func_by_vn(sc, vn);
10558
10559         addr = (BAR_XSTRORM_INTMEM +
10560                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10561         size = sizeof(struct rate_shaping_vars_per_vn);
10562         ecore_storm_memset_struct(sc, addr, size,
10563                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10564
10565         addr = (BAR_XSTRORM_INTMEM +
10566                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10567         size = sizeof(struct fairness_vars_per_vn);
10568         ecore_storm_memset_struct(sc, addr, size,
10569                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10570     }
10571 }
10572
10573 static void
10574 bxe_pf_init(struct bxe_softc *sc)
10575 {
10576     struct bxe_func_init_params func_init = { 0 };
10577     struct event_ring_data eq_data = { { 0 } };
10578     uint16_t flags;
10579
10580     if (!CHIP_IS_E1x(sc)) {
10581         /* reset IGU PF statistics: MSIX + ATTN */
10582         /* PF */
10583         REG_WR(sc,
10584                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10585                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10586                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10587                0);
10588         /* ATTN */
10589         REG_WR(sc,
10590                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10591                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10592                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10593                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10594                0);
10595     }
10596
10597     /* function setup flags */
10598     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10599
10600     /*
10601      * This flag is relevant for E1x only.
10602      * E2 doesn't have a TPA configuration in a function level.
10603      */
10604     flags |= (if_getcapenable(sc->ifp) & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10605
10606     func_init.func_flgs = flags;
10607     func_init.pf_id     = SC_FUNC(sc);
10608     func_init.func_id   = SC_FUNC(sc);
10609     func_init.spq_map   = sc->spq_dma.paddr;
10610     func_init.spq_prod  = sc->spq_prod_idx;
10611
10612     bxe_func_init(sc, &func_init);
10613
10614     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10615
10616     /*
10617      * Congestion management values depend on the link rate.
10618      * There is no active link so initial link rate is set to 10Gbps.
10619      * When the link comes up the congestion management values are
10620      * re-calculated according to the actual link rate.
10621      */
10622     sc->link_vars.line_speed = SPEED_10000;
10623     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10624
10625     /* Only the PMF sets the HW */
10626     if (sc->port.pmf) {
10627         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10628     }
10629
10630     /* init Event Queue - PCI bus guarantees correct endainity */
10631     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10632     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10633     eq_data.producer     = sc->eq_prod;
10634     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10635     eq_data.sb_id        = DEF_SB_ID;
10636     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10637 }
10638
10639 static void
10640 bxe_hc_int_enable(struct bxe_softc *sc)
10641 {
10642     int port = SC_PORT(sc);
10643     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10644     uint32_t val = REG_RD(sc, addr);
10645     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10646     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10647                            (sc->intr_count == 1)) ? TRUE : FALSE;
10648     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10649
10650     if (msix) {
10651         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10652                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10653         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10654                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10655         if (single_msix) {
10656             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10657         }
10658     } else if (msi) {
10659         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10660         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10661                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10662                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10663     } else {
10664         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10665                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10666                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10667                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10668
10669         if (!CHIP_IS_E1(sc)) {
10670             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10671                   val, port, addr);
10672
10673             REG_WR(sc, addr, val);
10674
10675             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10676         }
10677     }
10678
10679     if (CHIP_IS_E1(sc)) {
10680         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10681     }
10682
10683     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10684           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10685
10686     REG_WR(sc, addr, val);
10687
10688     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10689     mb();
10690
10691     if (!CHIP_IS_E1(sc)) {
10692         /* init leading/trailing edge */
10693         if (IS_MF(sc)) {
10694             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10695             if (sc->port.pmf) {
10696                 /* enable nig and gpio3 attention */
10697                 val |= 0x1100;
10698             }
10699         } else {
10700             val = 0xffff;
10701         }
10702
10703         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10704         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10705     }
10706
10707     /* make sure that interrupts are indeed enabled from here on */
10708     mb();
10709 }
10710
10711 static void
10712 bxe_igu_int_enable(struct bxe_softc *sc)
10713 {
10714     uint32_t val;
10715     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10716     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10717                            (sc->intr_count == 1)) ? TRUE : FALSE;
10718     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10719
10720     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10721
10722     if (msix) {
10723         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10724                  IGU_PF_CONF_SINGLE_ISR_EN);
10725         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10726                 IGU_PF_CONF_ATTN_BIT_EN);
10727         if (single_msix) {
10728             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10729         }
10730     } else if (msi) {
10731         val &= ~IGU_PF_CONF_INT_LINE_EN;
10732         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10733                 IGU_PF_CONF_ATTN_BIT_EN |
10734                 IGU_PF_CONF_SINGLE_ISR_EN);
10735     } else {
10736         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10737         val |= (IGU_PF_CONF_INT_LINE_EN |
10738                 IGU_PF_CONF_ATTN_BIT_EN |
10739                 IGU_PF_CONF_SINGLE_ISR_EN);
10740     }
10741
10742     /* clean previous status - need to configure igu prior to ack*/
10743     if ((!msix) || single_msix) {
10744         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10745         bxe_ack_int(sc);
10746     }
10747
10748     val |= IGU_PF_CONF_FUNC_EN;
10749
10750     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10751           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10752
10753     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10754
10755     mb();
10756
10757     /* init leading/trailing edge */
10758     if (IS_MF(sc)) {
10759         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10760         if (sc->port.pmf) {
10761             /* enable nig and gpio3 attention */
10762             val |= 0x1100;
10763         }
10764     } else {
10765         val = 0xffff;
10766     }
10767
10768     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10769     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10770
10771     /* make sure that interrupts are indeed enabled from here on */
10772     mb();
10773 }
10774
10775 static void
10776 bxe_int_enable(struct bxe_softc *sc)
10777 {
10778     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10779         bxe_hc_int_enable(sc);
10780     } else {
10781         bxe_igu_int_enable(sc);
10782     }
10783 }
10784
10785 static void
10786 bxe_hc_int_disable(struct bxe_softc *sc)
10787 {
10788     int port = SC_PORT(sc);
10789     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10790     uint32_t val = REG_RD(sc, addr);
10791
10792     /*
10793      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10794      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10795      * block
10796      */
10797     if (CHIP_IS_E1(sc)) {
10798         /*
10799          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10800          * to prevent from HC sending interrupts after we exit the function
10801          */
10802         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10803
10804         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10805                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10806                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10807     } else {
10808         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10809                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10810                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10811                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10812     }
10813
10814     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10815
10816     /* flush all outstanding writes */
10817     mb();
10818
10819     REG_WR(sc, addr, val);
10820     if (REG_RD(sc, addr) != val) {
10821         BLOGE(sc, "proper val not read from HC IGU!\n");
10822     }
10823 }
10824
10825 static void
10826 bxe_igu_int_disable(struct bxe_softc *sc)
10827 {
10828     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10829
10830     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10831              IGU_PF_CONF_INT_LINE_EN |
10832              IGU_PF_CONF_ATTN_BIT_EN);
10833
10834     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10835
10836     /* flush all outstanding writes */
10837     mb();
10838
10839     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10840     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10841         BLOGE(sc, "proper val not read from IGU!\n");
10842     }
10843 }
10844
10845 static void
10846 bxe_int_disable(struct bxe_softc *sc)
10847 {
10848     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10849         bxe_hc_int_disable(sc);
10850     } else {
10851         bxe_igu_int_disable(sc);
10852     }
10853 }
10854
10855 static void
10856 bxe_nic_init(struct bxe_softc *sc,
10857              int              load_code)
10858 {
10859     int i;
10860
10861     for (i = 0; i < sc->num_queues; i++) {
10862         bxe_init_eth_fp(sc, i);
10863     }
10864
10865     rmb(); /* ensure status block indices were read */
10866
10867     bxe_init_rx_rings(sc);
10868     bxe_init_tx_rings(sc);
10869
10870     if (IS_VF(sc)) {
10871         return;
10872     }
10873
10874     /* initialize MOD_ABS interrupts */
10875     elink_init_mod_abs_int(sc, &sc->link_vars,
10876                            sc->devinfo.chip_id,
10877                            sc->devinfo.shmem_base,
10878                            sc->devinfo.shmem2_base,
10879                            SC_PORT(sc));
10880
10881     bxe_init_def_sb(sc);
10882     bxe_update_dsb_idx(sc);
10883     bxe_init_sp_ring(sc);
10884     bxe_init_eq_ring(sc);
10885     bxe_init_internal(sc, load_code);
10886     bxe_pf_init(sc);
10887     bxe_stats_init(sc);
10888
10889     /* flush all before enabling interrupts */
10890     mb();
10891
10892     bxe_int_enable(sc);
10893
10894     /* check for SPIO5 */
10895     bxe_attn_int_deasserted0(sc,
10896                              REG_RD(sc,
10897                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10898                                      SC_PORT(sc)*4)) &
10899                              AEU_INPUTS_ATTN_BITS_SPIO5);
10900 }
10901
10902 static inline void
10903 bxe_init_objs(struct bxe_softc *sc)
10904 {
10905     /* mcast rules must be added to tx if tx switching is enabled */
10906     ecore_obj_type o_type =
10907         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10908                                          ECORE_OBJ_TYPE_RX;
10909
10910     /* RX_MODE controlling object */
10911     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10912
10913     /* multicast configuration controlling object */
10914     ecore_init_mcast_obj(sc,
10915                          &sc->mcast_obj,
10916                          sc->fp[0].cl_id,
10917                          sc->fp[0].index,
10918                          SC_FUNC(sc),
10919                          SC_FUNC(sc),
10920                          BXE_SP(sc, mcast_rdata),
10921                          BXE_SP_MAPPING(sc, mcast_rdata),
10922                          ECORE_FILTER_MCAST_PENDING,
10923                          &sc->sp_state,
10924                          o_type);
10925
10926     /* Setup CAM credit pools */
10927     ecore_init_mac_credit_pool(sc,
10928                                &sc->macs_pool,
10929                                SC_FUNC(sc),
10930                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10931                                                  VNICS_PER_PATH(sc));
10932
10933     ecore_init_vlan_credit_pool(sc,
10934                                 &sc->vlans_pool,
10935                                 SC_ABS_FUNC(sc) >> 1,
10936                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10937                                                   VNICS_PER_PATH(sc));
10938
10939     /* RSS configuration object */
10940     ecore_init_rss_config_obj(sc,
10941                               &sc->rss_conf_obj,
10942                               sc->fp[0].cl_id,
10943                               sc->fp[0].index,
10944                               SC_FUNC(sc),
10945                               SC_FUNC(sc),
10946                               BXE_SP(sc, rss_rdata),
10947                               BXE_SP_MAPPING(sc, rss_rdata),
10948                               ECORE_FILTER_RSS_CONF_PENDING,
10949                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
10950 }
10951
10952 /*
10953  * Initialize the function. This must be called before sending CLIENT_SETUP
10954  * for the first client.
10955  */
10956 static inline int
10957 bxe_func_start(struct bxe_softc *sc)
10958 {
10959     struct ecore_func_state_params func_params = { NULL };
10960     struct ecore_func_start_params *start_params = &func_params.params.start;
10961
10962     /* Prepare parameters for function state transitions */
10963     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
10964
10965     func_params.f_obj = &sc->func_obj;
10966     func_params.cmd = ECORE_F_CMD_START;
10967
10968     /* Function parameters */
10969     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
10970     start_params->sd_vlan_tag = OVLAN(sc);
10971
10972     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
10973         start_params->network_cos_mode = STATIC_COS;
10974     } else { /* CHIP_IS_E1X */
10975         start_params->network_cos_mode = FW_WRR;
10976     }
10977
10978     start_params->gre_tunnel_mode = 0;
10979     start_params->gre_tunnel_rss  = 0;
10980
10981     return (ecore_func_state_change(sc, &func_params));
10982 }
10983
10984 static int
10985 bxe_set_power_state(struct bxe_softc *sc,
10986                     uint8_t          state)
10987 {
10988     uint16_t pmcsr;
10989
10990     /* If there is no power capability, silently succeed */
10991     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
10992         BLOGW(sc, "No power capability\n");
10993         return (0);
10994     }
10995
10996     pmcsr = pci_read_config(sc->dev,
10997                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
10998                             2);
10999
11000     switch (state) {
11001     case PCI_PM_D0:
11002         pci_write_config(sc->dev,
11003                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11004                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
11005
11006         if (pmcsr & PCIM_PSTAT_DMASK) {
11007             /* delay required during transition out of D3hot */
11008             DELAY(20000);
11009         }
11010
11011         break;
11012
11013     case PCI_PM_D3hot:
11014         /* XXX if there are other clients above don't shut down the power */
11015
11016         /* don't shut down the power for emulation and FPGA */
11017         if (CHIP_REV_IS_SLOW(sc)) {
11018             return (0);
11019         }
11020
11021         pmcsr &= ~PCIM_PSTAT_DMASK;
11022         pmcsr |= PCIM_PSTAT_D3;
11023
11024         if (sc->wol) {
11025             pmcsr |= PCIM_PSTAT_PMEENABLE;
11026         }
11027
11028         pci_write_config(sc->dev,
11029                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11030                          pmcsr, 4);
11031
11032         /*
11033          * No more memory access after this point until device is brought back
11034          * to D0 state.
11035          */
11036         break;
11037
11038     default:
11039         BLOGE(sc, "Can't support PCI power state = %d\n", state);
11040         return (-1);
11041     }
11042
11043     return (0);
11044 }
11045
11046
11047 /* return true if succeeded to acquire the lock */
11048 static uint8_t
11049 bxe_trylock_hw_lock(struct bxe_softc *sc,
11050                     uint32_t         resource)
11051 {
11052     uint32_t lock_status;
11053     uint32_t resource_bit = (1 << resource);
11054     int func = SC_FUNC(sc);
11055     uint32_t hw_lock_control_reg;
11056
11057     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
11058
11059     /* Validating that the resource is within range */
11060     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
11061         BLOGD(sc, DBG_LOAD,
11062               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
11063               resource, HW_LOCK_MAX_RESOURCE_VALUE);
11064         return (FALSE);
11065     }
11066
11067     if (func <= 5) {
11068         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
11069     } else {
11070         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
11071     }
11072
11073     /* try to acquire the lock */
11074     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
11075     lock_status = REG_RD(sc, hw_lock_control_reg);
11076     if (lock_status & resource_bit) {
11077         return (TRUE);
11078     }
11079
11080     BLOGE(sc, "Failed to get a resource lock 0x%x\n", resource);
11081
11082     return (FALSE);
11083 }
11084
11085 /*
11086  * Get the recovery leader resource id according to the engine this function
11087  * belongs to. Currently only only 2 engines is supported.
11088  */
11089 static int
11090 bxe_get_leader_lock_resource(struct bxe_softc *sc)
11091 {
11092     if (SC_PATH(sc)) {
11093         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
11094     } else {
11095         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
11096     }
11097 }
11098
11099 /* try to acquire a leader lock for current engine */
11100 static uint8_t
11101 bxe_trylock_leader_lock(struct bxe_softc *sc)
11102 {
11103     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11104 }
11105
11106 static int
11107 bxe_release_leader_lock(struct bxe_softc *sc)
11108 {
11109     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11110 }
11111
11112 /* close gates #2, #3 and #4 */
11113 static void
11114 bxe_set_234_gates(struct bxe_softc *sc,
11115                   uint8_t          close)
11116 {
11117     uint32_t val;
11118
11119     /* gates #2 and #4a are closed/opened for "not E1" only */
11120     if (!CHIP_IS_E1(sc)) {
11121         /* #4 */
11122         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
11123         /* #2 */
11124         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
11125     }
11126
11127     /* #3 */
11128     if (CHIP_IS_E1x(sc)) {
11129         /* prevent interrupts from HC on both ports */
11130         val = REG_RD(sc, HC_REG_CONFIG_1);
11131         REG_WR(sc, HC_REG_CONFIG_1,
11132                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
11133                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
11134
11135         val = REG_RD(sc, HC_REG_CONFIG_0);
11136         REG_WR(sc, HC_REG_CONFIG_0,
11137                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
11138                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
11139     } else {
11140         /* Prevent incomming interrupts in IGU */
11141         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
11142
11143         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
11144                (!close) ?
11145                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
11146                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
11147     }
11148
11149     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
11150           close ? "closing" : "opening");
11151
11152     wmb();
11153 }
11154
11155 /* poll for pending writes bit, it should get cleared in no more than 1s */
11156 static int
11157 bxe_er_poll_igu_vq(struct bxe_softc *sc)
11158 {
11159     uint32_t cnt = 1000;
11160     uint32_t pend_bits = 0;
11161
11162     do {
11163         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
11164
11165         if (pend_bits == 0) {
11166             break;
11167         }
11168
11169         DELAY(1000);
11170     } while (--cnt > 0);
11171
11172     if (cnt == 0) {
11173         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
11174         return (-1);
11175     }
11176
11177     return (0);
11178 }
11179
11180 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
11181
11182 static void
11183 bxe_clp_reset_prep(struct bxe_softc *sc,
11184                    uint32_t         *magic_val)
11185 {
11186     /* Do some magic... */
11187     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11188     *magic_val = val & SHARED_MF_CLP_MAGIC;
11189     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
11190 }
11191
11192 /* restore the value of the 'magic' bit */
11193 static void
11194 bxe_clp_reset_done(struct bxe_softc *sc,
11195                    uint32_t         magic_val)
11196 {
11197     /* Restore the 'magic' bit value... */
11198     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11199     MFCFG_WR(sc, shared_mf_config.clp_mb,
11200               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
11201 }
11202
11203 /* prepare for MCP reset, takes care of CLP configurations */
11204 static void
11205 bxe_reset_mcp_prep(struct bxe_softc *sc,
11206                    uint32_t         *magic_val)
11207 {
11208     uint32_t shmem;
11209     uint32_t validity_offset;
11210
11211     /* set `magic' bit in order to save MF config */
11212     if (!CHIP_IS_E1(sc)) {
11213         bxe_clp_reset_prep(sc, magic_val);
11214     }
11215
11216     /* get shmem offset */
11217     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11218     validity_offset =
11219         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
11220
11221     /* Clear validity map flags */
11222     if (shmem > 0) {
11223         REG_WR(sc, shmem + validity_offset, 0);
11224     }
11225 }
11226
11227 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
11228 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
11229
11230 static void
11231 bxe_mcp_wait_one(struct bxe_softc *sc)
11232 {
11233     /* special handling for emulation and FPGA (10 times longer) */
11234     if (CHIP_REV_IS_SLOW(sc)) {
11235         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
11236     } else {
11237         DELAY((MCP_ONE_TIMEOUT) * 1000);
11238     }
11239 }
11240
11241 /* initialize shmem_base and waits for validity signature to appear */
11242 static int
11243 bxe_init_shmem(struct bxe_softc *sc)
11244 {
11245     int cnt = 0;
11246     uint32_t val = 0;
11247
11248     do {
11249         sc->devinfo.shmem_base     =
11250         sc->link_params.shmem_base =
11251             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11252
11253         if (sc->devinfo.shmem_base) {
11254             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
11255             if (val & SHR_MEM_VALIDITY_MB)
11256                 return (0);
11257         }
11258
11259         bxe_mcp_wait_one(sc);
11260
11261     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
11262
11263     BLOGE(sc, "BAD MCP validity signature\n");
11264
11265     return (-1);
11266 }
11267
11268 static int
11269 bxe_reset_mcp_comp(struct bxe_softc *sc,
11270                    uint32_t         magic_val)
11271 {
11272     int rc = bxe_init_shmem(sc);
11273
11274     /* Restore the `magic' bit value */
11275     if (!CHIP_IS_E1(sc)) {
11276         bxe_clp_reset_done(sc, magic_val);
11277     }
11278
11279     return (rc);
11280 }
11281
11282 static void
11283 bxe_pxp_prep(struct bxe_softc *sc)
11284 {
11285     if (!CHIP_IS_E1(sc)) {
11286         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
11287         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
11288         wmb();
11289     }
11290 }
11291
11292 /*
11293  * Reset the whole chip except for:
11294  *      - PCIE core
11295  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
11296  *      - IGU
11297  *      - MISC (including AEU)
11298  *      - GRC
11299  *      - RBCN, RBCP
11300  */
11301 static void
11302 bxe_process_kill_chip_reset(struct bxe_softc *sc,
11303                             uint8_t          global)
11304 {
11305     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
11306     uint32_t global_bits2, stay_reset2;
11307
11308     /*
11309      * Bits that have to be set in reset_mask2 if we want to reset 'global'
11310      * (per chip) blocks.
11311      */
11312     global_bits2 =
11313         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
11314         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
11315
11316     /*
11317      * Don't reset the following blocks.
11318      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
11319      *            reset, as in 4 port device they might still be owned
11320      *            by the MCP (there is only one leader per path).
11321      */
11322     not_reset_mask1 =
11323         MISC_REGISTERS_RESET_REG_1_RST_HC |
11324         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
11325         MISC_REGISTERS_RESET_REG_1_RST_PXP;
11326
11327     not_reset_mask2 =
11328         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
11329         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
11330         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
11331         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
11332         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
11333         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
11334         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
11335         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
11336         MISC_REGISTERS_RESET_REG_2_RST_ATC |
11337         MISC_REGISTERS_RESET_REG_2_PGLC |
11338         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
11339         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
11340         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
11341         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
11342         MISC_REGISTERS_RESET_REG_2_UMAC0 |
11343         MISC_REGISTERS_RESET_REG_2_UMAC1;
11344
11345     /*
11346      * Keep the following blocks in reset:
11347      *  - all xxMACs are handled by the elink code.
11348      */
11349     stay_reset2 =
11350         MISC_REGISTERS_RESET_REG_2_XMAC |
11351         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
11352
11353     /* Full reset masks according to the chip */
11354     reset_mask1 = 0xffffffff;
11355
11356     if (CHIP_IS_E1(sc))
11357         reset_mask2 = 0xffff;
11358     else if (CHIP_IS_E1H(sc))
11359         reset_mask2 = 0x1ffff;
11360     else if (CHIP_IS_E2(sc))
11361         reset_mask2 = 0xfffff;
11362     else /* CHIP_IS_E3 */
11363         reset_mask2 = 0x3ffffff;
11364
11365     /* Don't reset global blocks unless we need to */
11366     if (!global)
11367         reset_mask2 &= ~global_bits2;
11368
11369     /*
11370      * In case of attention in the QM, we need to reset PXP
11371      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
11372      * because otherwise QM reset would release 'close the gates' shortly
11373      * before resetting the PXP, then the PSWRQ would send a write
11374      * request to PGLUE. Then when PXP is reset, PGLUE would try to
11375      * read the payload data from PSWWR, but PSWWR would not
11376      * respond. The write queue in PGLUE would stuck, dmae commands
11377      * would not return. Therefore it's important to reset the second
11378      * reset register (containing the
11379      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
11380      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
11381      * bit).
11382      */
11383     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
11384            reset_mask2 & (~not_reset_mask2));
11385
11386     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
11387            reset_mask1 & (~not_reset_mask1));
11388
11389     mb();
11390     wmb();
11391
11392     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
11393            reset_mask2 & (~stay_reset2));
11394
11395     mb();
11396     wmb();
11397
11398     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
11399     wmb();
11400 }
11401
11402 static int
11403 bxe_process_kill(struct bxe_softc *sc,
11404                  uint8_t          global)
11405 {
11406     int cnt = 1000;
11407     uint32_t val = 0;
11408     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
11409     uint32_t tags_63_32 = 0;
11410
11411     /* Empty the Tetris buffer, wait for 1s */
11412     do {
11413         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
11414         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
11415         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11416         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11417         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11418         if (CHIP_IS_E3(sc)) {
11419             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11420         }
11421
11422         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11423             ((port_is_idle_0 & 0x1) == 0x1) &&
11424             ((port_is_idle_1 & 0x1) == 0x1) &&
11425             (pgl_exp_rom2 == 0xffffffff) &&
11426             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11427             break;
11428         DELAY(1000);
11429     } while (cnt-- > 0);
11430
11431     if (cnt <= 0) {
11432         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11433                   "are still outstanding read requests after 1s! "
11434                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11435                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11436               sr_cnt, blk_cnt, port_is_idle_0,
11437               port_is_idle_1, pgl_exp_rom2);
11438         return (-1);
11439     }
11440
11441     mb();
11442
11443     /* Close gates #2, #3 and #4 */
11444     bxe_set_234_gates(sc, TRUE);
11445
11446     /* Poll for IGU VQs for 57712 and newer chips */
11447     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11448         return (-1);
11449     }
11450
11451     /* XXX indicate that "process kill" is in progress to MCP */
11452
11453     /* clear "unprepared" bit */
11454     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11455     mb();
11456
11457     /* Make sure all is written to the chip before the reset */
11458     wmb();
11459
11460     /*
11461      * Wait for 1ms to empty GLUE and PCI-E core queues,
11462      * PSWHST, GRC and PSWRD Tetris buffer.
11463      */
11464     DELAY(1000);
11465
11466     /* Prepare to chip reset: */
11467     /* MCP */
11468     if (global) {
11469         bxe_reset_mcp_prep(sc, &val);
11470     }
11471
11472     /* PXP */
11473     bxe_pxp_prep(sc);
11474     mb();
11475
11476     /* reset the chip */
11477     bxe_process_kill_chip_reset(sc, global);
11478     mb();
11479
11480     /* clear errors in PGB */
11481     if (!CHIP_IS_E1(sc))
11482         REG_WR(sc, PGLUE_B_REG_LATCHED_ERRORS_CLR, 0x7f);
11483
11484     /* Recover after reset: */
11485     /* MCP */
11486     if (global && bxe_reset_mcp_comp(sc, val)) {
11487         return (-1);
11488     }
11489
11490     /* XXX add resetting the NO_MCP mode DB here */
11491
11492     /* Open the gates #2, #3 and #4 */
11493     bxe_set_234_gates(sc, FALSE);
11494
11495     /* XXX
11496      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11497      * re-enable attentions
11498      */
11499
11500     return (0);
11501 }
11502
11503 static int
11504 bxe_leader_reset(struct bxe_softc *sc)
11505 {
11506     int rc = 0;
11507     uint8_t global = bxe_reset_is_global(sc);
11508     uint32_t load_code;
11509
11510     /*
11511      * If not going to reset MCP, load "fake" driver to reset HW while
11512      * driver is owner of the HW.
11513      */
11514     if (!global && !BXE_NOMCP(sc)) {
11515         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11516                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11517         if (!load_code) {
11518             BLOGE(sc, "MCP response failure, aborting\n");
11519             rc = -1;
11520             goto exit_leader_reset;
11521         }
11522
11523         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11524             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11525             BLOGE(sc, "MCP unexpected response, aborting\n");
11526             rc = -1;
11527             goto exit_leader_reset2;
11528         }
11529
11530         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11531         if (!load_code) {
11532             BLOGE(sc, "MCP response failure, aborting\n");
11533             rc = -1;
11534             goto exit_leader_reset2;
11535         }
11536     }
11537
11538     /* try to recover after the failure */
11539     if (bxe_process_kill(sc, global)) {
11540         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11541         rc = -1;
11542         goto exit_leader_reset2;
11543     }
11544
11545     /*
11546      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11547      * state.
11548      */
11549     bxe_set_reset_done(sc);
11550     if (global) {
11551         bxe_clear_reset_global(sc);
11552     }
11553
11554 exit_leader_reset2:
11555
11556     /* unload "fake driver" if it was loaded */
11557     if (!global && !BXE_NOMCP(sc)) {
11558         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11559         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11560     }
11561
11562 exit_leader_reset:
11563
11564     sc->is_leader = 0;
11565     bxe_release_leader_lock(sc);
11566
11567     mb();
11568     return (rc);
11569 }
11570
11571 /*
11572  * prepare INIT transition, parameters configured:
11573  *   - HC configuration
11574  *   - Queue's CDU context
11575  */
11576 static void
11577 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11578                    struct bxe_fastpath            *fp,
11579                    struct ecore_queue_init_params *init_params)
11580 {
11581     uint8_t cos;
11582     int cxt_index, cxt_offset;
11583
11584     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11585     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11586
11587     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11588     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11589
11590     /* HC rate */
11591     init_params->rx.hc_rate =
11592         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11593     init_params->tx.hc_rate =
11594         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11595
11596     /* FW SB ID */
11597     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11598
11599     /* CQ index among the SB indices */
11600     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11601     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11602
11603     /* set maximum number of COSs supported by this queue */
11604     init_params->max_cos = sc->max_cos;
11605
11606     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11607           fp->index, init_params->max_cos);
11608
11609     /* set the context pointers queue object */
11610     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11611         /* XXX change index/cid here if ever support multiple tx CoS */
11612         /* fp->txdata[cos]->cid */
11613         cxt_index = fp->index / ILT_PAGE_CIDS;
11614         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11615         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11616     }
11617 }
11618
11619 /* set flags that are common for the Tx-only and not normal connections */
11620 static unsigned long
11621 bxe_get_common_flags(struct bxe_softc    *sc,
11622                      struct bxe_fastpath *fp,
11623                      uint8_t             zero_stats)
11624 {
11625     unsigned long flags = 0;
11626
11627     /* PF driver will always initialize the Queue to an ACTIVE state */
11628     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11629
11630     /*
11631      * tx only connections collect statistics (on the same index as the
11632      * parent connection). The statistics are zeroed when the parent
11633      * connection is initialized.
11634      */
11635
11636     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11637     if (zero_stats) {
11638         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11639     }
11640
11641     /*
11642      * tx only connections can support tx-switching, though their
11643      * CoS-ness doesn't survive the loopback
11644      */
11645     if (sc->flags & BXE_TX_SWITCHING) {
11646         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11647     }
11648
11649     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11650
11651     return (flags);
11652 }
11653
11654 static unsigned long
11655 bxe_get_q_flags(struct bxe_softc    *sc,
11656                 struct bxe_fastpath *fp,
11657                 uint8_t             leading)
11658 {
11659     unsigned long flags = 0;
11660
11661     if (IS_MF_SD(sc)) {
11662         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11663     }
11664
11665     if (if_getcapenable(sc->ifp) & IFCAP_LRO) {
11666         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11667         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11668 #if 0
11669         if (fp->mode == TPA_MODE_GRO)
11670             __set_bit(ECORE_Q_FLG_TPA_GRO, &flags);
11671 #endif
11672     }
11673
11674     if (leading) {
11675         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11676         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11677     }
11678
11679     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11680
11681 #if 0
11682     /* configure silent vlan removal */
11683     if (IS_MF_AFEX(sc)) {
11684         bxe_set_bit(ECORE_Q_FLG_SILENT_VLAN_REM, &flags);
11685     }
11686 #endif
11687
11688     /* merge with common flags */
11689     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11690 }
11691
11692 static void
11693 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11694                       struct bxe_fastpath               *fp,
11695                       struct ecore_general_setup_params *gen_init,
11696                       uint8_t                           cos)
11697 {
11698     gen_init->stat_id = bxe_stats_id(fp);
11699     gen_init->spcl_id = fp->cl_id;
11700     gen_init->mtu = sc->mtu;
11701     gen_init->cos = cos;
11702 }
11703
11704 static void
11705 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11706                  struct bxe_fastpath           *fp,
11707                  struct rxq_pause_params       *pause,
11708                  struct ecore_rxq_setup_params *rxq_init)
11709 {
11710     uint8_t max_sge = 0;
11711     uint16_t sge_sz = 0;
11712     uint16_t tpa_agg_size = 0;
11713
11714     if (if_getcapenable(sc->ifp)  & IFCAP_LRO) {
11715         pause->sge_th_lo = SGE_TH_LO(sc);
11716         pause->sge_th_hi = SGE_TH_HI(sc);
11717
11718         /* validate SGE ring has enough to cross high threshold */
11719         if (sc->dropless_fc &&
11720             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11721             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11722             BLOGW(sc, "sge ring threshold limit\n");
11723         }
11724
11725         /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11726         tpa_agg_size = (2 * sc->mtu);
11727         if (tpa_agg_size < sc->max_aggregation_size) {
11728             tpa_agg_size = sc->max_aggregation_size;
11729         }
11730
11731         max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11732         max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11733                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11734         sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11735     }
11736
11737     /* pause - not for e1 */
11738     if (!CHIP_IS_E1(sc)) {
11739         pause->bd_th_lo = BD_TH_LO(sc);
11740         pause->bd_th_hi = BD_TH_HI(sc);
11741
11742         pause->rcq_th_lo = RCQ_TH_LO(sc);
11743         pause->rcq_th_hi = RCQ_TH_HI(sc);
11744
11745         /* validate rings have enough entries to cross high thresholds */
11746         if (sc->dropless_fc &&
11747             pause->bd_th_hi + FW_PREFETCH_CNT >
11748             sc->rx_ring_size) {
11749             BLOGW(sc, "rx bd ring threshold limit\n");
11750         }
11751
11752         if (sc->dropless_fc &&
11753             pause->rcq_th_hi + FW_PREFETCH_CNT >
11754             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11755             BLOGW(sc, "rcq ring threshold limit\n");
11756         }
11757
11758         pause->pri_map = 1;
11759     }
11760
11761     /* rxq setup */
11762     rxq_init->dscr_map   = fp->rx_dma.paddr;
11763     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11764     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11765     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11766
11767     /*
11768      * This should be a maximum number of data bytes that may be
11769      * placed on the BD (not including paddings).
11770      */
11771     rxq_init->buf_sz = (fp->rx_buf_size -
11772                         IP_HEADER_ALIGNMENT_PADDING);
11773
11774     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11775     rxq_init->tpa_agg_sz      = tpa_agg_size;
11776     rxq_init->sge_buf_sz      = sge_sz;
11777     rxq_init->max_sges_pkt    = max_sge;
11778     rxq_init->rss_engine_id   = SC_FUNC(sc);
11779     rxq_init->mcast_engine_id = SC_FUNC(sc);
11780
11781     /*
11782      * Maximum number or simultaneous TPA aggregation for this Queue.
11783      * For PF Clients it should be the maximum available number.
11784      * VF driver(s) may want to define it to a smaller value.
11785      */
11786     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11787
11788     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11789     rxq_init->fw_sb_id = fp->fw_sb_id;
11790
11791     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11792
11793     /*
11794      * configure silent vlan removal
11795      * if multi function mode is afex, then mask default vlan
11796      */
11797     if (IS_MF_AFEX(sc)) {
11798         rxq_init->silent_removal_value =
11799             sc->devinfo.mf_info.afex_def_vlan_tag;
11800         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11801     }
11802 }
11803
11804 static void
11805 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11806                  struct bxe_fastpath           *fp,
11807                  struct ecore_txq_setup_params *txq_init,
11808                  uint8_t                       cos)
11809 {
11810     /*
11811      * XXX If multiple CoS is ever supported then each fastpath structure
11812      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11813      * fp->txdata[cos]->tx_dma.paddr;
11814      */
11815     txq_init->dscr_map     = fp->tx_dma.paddr;
11816     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11817     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11818     txq_init->fw_sb_id     = fp->fw_sb_id;
11819
11820     /*
11821      * set the TSS leading client id for TX classfication to the
11822      * leading RSS client id
11823      */
11824     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11825 }
11826
11827 /*
11828  * This function performs 2 steps in a queue state machine:
11829  *   1) RESET->INIT
11830  *   2) INIT->SETUP
11831  */
11832 static int
11833 bxe_setup_queue(struct bxe_softc    *sc,
11834                 struct bxe_fastpath *fp,
11835                 uint8_t             leading)
11836 {
11837     struct ecore_queue_state_params q_params = { NULL };
11838     struct ecore_queue_setup_params *setup_params =
11839                         &q_params.params.setup;
11840 #if 0
11841     struct ecore_queue_setup_tx_only_params *tx_only_params =
11842                         &q_params.params.tx_only;
11843     uint8_t tx_index;
11844 #endif
11845     int rc;
11846
11847     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11848
11849     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11850
11851     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11852
11853     /* we want to wait for completion in this context */
11854     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11855
11856     /* prepare the INIT parameters */
11857     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11858
11859     /* Set the command */
11860     q_params.cmd = ECORE_Q_CMD_INIT;
11861
11862     /* Change the state to INIT */
11863     rc = ecore_queue_state_change(sc, &q_params);
11864     if (rc) {
11865         BLOGE(sc, "Queue(%d) INIT failed\n", fp->index);
11866         return (rc);
11867     }
11868
11869     BLOGD(sc, DBG_LOAD, "init complete\n");
11870
11871     /* now move the Queue to the SETUP state */
11872     memset(setup_params, 0, sizeof(*setup_params));
11873
11874     /* set Queue flags */
11875     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11876
11877     /* set general SETUP parameters */
11878     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11879                           FIRST_TX_COS_INDEX);
11880
11881     bxe_pf_rx_q_prep(sc, fp,
11882                      &setup_params->pause_params,
11883                      &setup_params->rxq_params);
11884
11885     bxe_pf_tx_q_prep(sc, fp,
11886                      &setup_params->txq_params,
11887                      FIRST_TX_COS_INDEX);
11888
11889     /* Set the command */
11890     q_params.cmd = ECORE_Q_CMD_SETUP;
11891
11892     /* change the state to SETUP */
11893     rc = ecore_queue_state_change(sc, &q_params);
11894     if (rc) {
11895         BLOGE(sc, "Queue(%d) SETUP failed\n", fp->index);
11896         return (rc);
11897     }
11898
11899 #if 0
11900     /* loop through the relevant tx-only indices */
11901     for (tx_index = FIRST_TX_ONLY_COS_INDEX;
11902          tx_index < sc->max_cos;
11903          tx_index++) {
11904         /* prepare and send tx-only ramrod*/
11905         rc = bxe_setup_tx_only(sc, fp, &q_params,
11906                                tx_only_params, tx_index, leading);
11907         if (rc) {
11908             BLOGE(sc, "Queue(%d.%d) TX_ONLY_SETUP failed\n",
11909                   fp->index, tx_index);
11910             return (rc);
11911         }
11912     }
11913 #endif
11914
11915     return (rc);
11916 }
11917
11918 static int
11919 bxe_setup_leading(struct bxe_softc *sc)
11920 {
11921     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11922 }
11923
11924 static int
11925 bxe_config_rss_pf(struct bxe_softc            *sc,
11926                   struct ecore_rss_config_obj *rss_obj,
11927                   uint8_t                     config_hash)
11928 {
11929     struct ecore_config_rss_params params = { NULL };
11930     int i;
11931
11932     /*
11933      * Although RSS is meaningless when there is a single HW queue we
11934      * still need it enabled in order to have HW Rx hash generated.
11935      */
11936
11937     params.rss_obj = rss_obj;
11938
11939     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
11940
11941     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
11942
11943     /* RSS configuration */
11944     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
11945     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
11946     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
11947     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
11948     if (rss_obj->udp_rss_v4) {
11949         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
11950     }
11951     if (rss_obj->udp_rss_v6) {
11952         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
11953     }
11954
11955     /* Hash bits */
11956     params.rss_result_mask = MULTI_MASK;
11957
11958     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
11959
11960     if (config_hash) {
11961         /* RSS keys */
11962         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
11963             params.rss_key[i] = arc4random();
11964         }
11965
11966         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
11967     }
11968
11969     return (ecore_config_rss(sc, &params));
11970 }
11971
11972 static int
11973 bxe_config_rss_eth(struct bxe_softc *sc,
11974                    uint8_t          config_hash)
11975 {
11976     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
11977 }
11978
11979 static int
11980 bxe_init_rss_pf(struct bxe_softc *sc)
11981 {
11982     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
11983     int i;
11984
11985     /*
11986      * Prepare the initial contents of the indirection table if
11987      * RSS is enabled
11988      */
11989     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
11990         sc->rss_conf_obj.ind_table[i] =
11991             (sc->fp->cl_id + (i % num_eth_queues));
11992     }
11993
11994     if (sc->udp_rss) {
11995         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
11996     }
11997
11998     /*
11999      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
12000      * per-port, so if explicit configuration is needed, do it only
12001      * for a PMF.
12002      *
12003      * For 57712 and newer it's a per-function configuration.
12004      */
12005     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
12006 }
12007
12008 static int
12009 bxe_set_mac_one(struct bxe_softc          *sc,
12010                 uint8_t                   *mac,
12011                 struct ecore_vlan_mac_obj *obj,
12012                 uint8_t                   set,
12013                 int                       mac_type,
12014                 unsigned long             *ramrod_flags)
12015 {
12016     struct ecore_vlan_mac_ramrod_params ramrod_param;
12017     int rc;
12018
12019     memset(&ramrod_param, 0, sizeof(ramrod_param));
12020
12021     /* fill in general parameters */
12022     ramrod_param.vlan_mac_obj = obj;
12023     ramrod_param.ramrod_flags = *ramrod_flags;
12024
12025     /* fill a user request section if needed */
12026     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
12027         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
12028
12029         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
12030
12031         /* Set the command: ADD or DEL */
12032         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
12033                                             ECORE_VLAN_MAC_DEL;
12034     }
12035
12036     rc = ecore_config_vlan_mac(sc, &ramrod_param);
12037
12038     if (rc == ECORE_EXISTS) {
12039         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12040         /* do not treat adding same MAC as error */
12041         rc = 0;
12042     } else if (rc < 0) {
12043         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
12044     }
12045
12046     return (rc);
12047 }
12048
12049 static int
12050 bxe_set_eth_mac(struct bxe_softc *sc,
12051                 uint8_t          set)
12052 {
12053     unsigned long ramrod_flags = 0;
12054
12055     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
12056
12057     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
12058
12059     /* Eth MAC is set on RSS leading client (fp[0]) */
12060     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
12061                             &sc->sp_objs->mac_obj,
12062                             set, ECORE_ETH_MAC, &ramrod_flags));
12063 }
12064
12065 #if 0
12066 static void
12067 bxe_update_max_mf_config(struct bxe_softc *sc,
12068                          uint32_t         value)
12069 {
12070     /* load old values */
12071     uint32_t mf_cfg = sc->devinfo.mf_info.mf_config[SC_VN(sc)];
12072
12073     if (value != bxe_extract_max_cfg(sc, mf_cfg)) {
12074         /* leave all but MAX value */
12075         mf_cfg &= ~FUNC_MF_CFG_MAX_BW_MASK;
12076
12077         /* set new MAX value */
12078         mf_cfg |= ((value << FUNC_MF_CFG_MAX_BW_SHIFT) &
12079                    FUNC_MF_CFG_MAX_BW_MASK);
12080
12081         bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW, mf_cfg);
12082     }
12083 }
12084 #endif
12085
12086 static int
12087 bxe_get_cur_phy_idx(struct bxe_softc *sc)
12088 {
12089     uint32_t sel_phy_idx = 0;
12090
12091     if (sc->link_params.num_phys <= 1) {
12092         return (ELINK_INT_PHY);
12093     }
12094
12095     if (sc->link_vars.link_up) {
12096         sel_phy_idx = ELINK_EXT_PHY1;
12097         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
12098         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
12099             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
12100              ELINK_SUPPORTED_FIBRE))
12101             sel_phy_idx = ELINK_EXT_PHY2;
12102     } else {
12103         switch (elink_phy_selection(&sc->link_params)) {
12104         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
12105         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
12106         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
12107                sel_phy_idx = ELINK_EXT_PHY1;
12108                break;
12109         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
12110         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
12111                sel_phy_idx = ELINK_EXT_PHY2;
12112                break;
12113         }
12114     }
12115
12116     return (sel_phy_idx);
12117 }
12118
12119 static int
12120 bxe_get_link_cfg_idx(struct bxe_softc *sc)
12121 {
12122     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
12123
12124     /*
12125      * The selected activated PHY is always after swapping (in case PHY
12126      * swapping is enabled). So when swapping is enabled, we need to reverse
12127      * the configuration
12128      */
12129
12130     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
12131         if (sel_phy_idx == ELINK_EXT_PHY1)
12132             sel_phy_idx = ELINK_EXT_PHY2;
12133         else if (sel_phy_idx == ELINK_EXT_PHY2)
12134             sel_phy_idx = ELINK_EXT_PHY1;
12135     }
12136
12137     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
12138 }
12139
12140 static void
12141 bxe_set_requested_fc(struct bxe_softc *sc)
12142 {
12143     /*
12144      * Initialize link parameters structure variables
12145      * It is recommended to turn off RX FC for jumbo frames
12146      * for better performance
12147      */
12148     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
12149         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
12150     } else {
12151         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
12152     }
12153 }
12154
12155 static void
12156 bxe_calc_fc_adv(struct bxe_softc *sc)
12157 {
12158     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
12159     switch (sc->link_vars.ieee_fc &
12160             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
12161     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
12162     default:
12163         sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
12164                                            ADVERTISED_Pause);
12165         break;
12166
12167     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
12168         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
12169                                           ADVERTISED_Pause);
12170         break;
12171
12172     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
12173         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
12174         break;
12175     }
12176 }
12177
12178 static uint16_t
12179 bxe_get_mf_speed(struct bxe_softc *sc)
12180 {
12181     uint16_t line_speed = sc->link_vars.line_speed;
12182     if (IS_MF(sc)) {
12183         uint16_t maxCfg =
12184             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
12185
12186         /* calculate the current MAX line speed limit for the MF devices */
12187         if (IS_MF_SI(sc)) {
12188             line_speed = (line_speed * maxCfg) / 100;
12189         } else { /* SD mode */
12190             uint16_t vn_max_rate = maxCfg * 100;
12191
12192             if (vn_max_rate < line_speed) {
12193                 line_speed = vn_max_rate;
12194             }
12195         }
12196     }
12197
12198     return (line_speed);
12199 }
12200
12201 static void
12202 bxe_fill_report_data(struct bxe_softc            *sc,
12203                      struct bxe_link_report_data *data)
12204 {
12205     uint16_t line_speed = bxe_get_mf_speed(sc);
12206
12207     memset(data, 0, sizeof(*data));
12208
12209     /* fill the report data with the effective line speed */
12210     data->line_speed = line_speed;
12211
12212     /* Link is down */
12213     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
12214         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
12215     }
12216
12217     /* Full DUPLEX */
12218     if (sc->link_vars.duplex == DUPLEX_FULL) {
12219         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
12220     }
12221
12222     /* Rx Flow Control is ON */
12223     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
12224         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
12225     }
12226
12227     /* Tx Flow Control is ON */
12228     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
12229         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
12230     }
12231 }
12232
12233 /* report link status to OS, should be called under phy_lock */
12234 static void
12235 bxe_link_report_locked(struct bxe_softc *sc)
12236 {
12237     struct bxe_link_report_data cur_data;
12238
12239     /* reread mf_cfg */
12240     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
12241         bxe_read_mf_cfg(sc);
12242     }
12243
12244     /* Read the current link report info */
12245     bxe_fill_report_data(sc, &cur_data);
12246
12247     /* Don't report link down or exactly the same link status twice */
12248     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
12249         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12250                       &sc->last_reported_link.link_report_flags) &&
12251          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12252                       &cur_data.link_report_flags))) {
12253         return;
12254     }
12255
12256     sc->link_cnt++;
12257
12258     /* report new link params and remember the state for the next time */
12259     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
12260
12261     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12262                      &cur_data.link_report_flags)) {
12263         if_link_state_change(sc->ifp, LINK_STATE_DOWN);
12264         BLOGI(sc, "NIC Link is Down\n");
12265     } else {
12266         const char *duplex;
12267         const char *flow;
12268
12269         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
12270                                    &cur_data.link_report_flags)) {
12271             duplex = "full";
12272         } else {
12273             duplex = "half";
12274         }
12275
12276         /*
12277          * Handle the FC at the end so that only these flags would be
12278          * possibly set. This way we may easily check if there is no FC
12279          * enabled.
12280          */
12281         if (cur_data.link_report_flags) {
12282             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12283                              &cur_data.link_report_flags) &&
12284                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12285                              &cur_data.link_report_flags)) {
12286                 flow = "ON - receive & transmit";
12287             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12288                                     &cur_data.link_report_flags) &&
12289                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12290                                      &cur_data.link_report_flags)) {
12291                 flow = "ON - receive";
12292             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12293                                      &cur_data.link_report_flags) &&
12294                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12295                                     &cur_data.link_report_flags)) {
12296                 flow = "ON - transmit";
12297             } else {
12298                 flow = "none"; /* possible? */
12299             }
12300         } else {
12301             flow = "none";
12302         }
12303
12304         if_link_state_change(sc->ifp, LINK_STATE_UP);
12305         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
12306               cur_data.line_speed, duplex, flow);
12307     }
12308 }
12309
12310 static void
12311 bxe_link_report(struct bxe_softc *sc)
12312 {
12313     BXE_PHY_LOCK(sc);
12314     bxe_link_report_locked(sc);
12315     BXE_PHY_UNLOCK(sc);
12316 }
12317
12318 static void
12319 bxe_link_status_update(struct bxe_softc *sc)
12320 {
12321     if (sc->state != BXE_STATE_OPEN) {
12322         return;
12323     }
12324
12325 #if 0
12326     /* read updated dcb configuration */
12327     if (IS_PF(sc))
12328         bxe_dcbx_pmf_update(sc);
12329 #endif
12330
12331     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
12332         elink_link_status_update(&sc->link_params, &sc->link_vars);
12333     } else {
12334         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
12335                                   ELINK_SUPPORTED_10baseT_Full |
12336                                   ELINK_SUPPORTED_100baseT_Half |
12337                                   ELINK_SUPPORTED_100baseT_Full |
12338                                   ELINK_SUPPORTED_1000baseT_Full |
12339                                   ELINK_SUPPORTED_2500baseX_Full |
12340                                   ELINK_SUPPORTED_10000baseT_Full |
12341                                   ELINK_SUPPORTED_TP |
12342                                   ELINK_SUPPORTED_FIBRE |
12343                                   ELINK_SUPPORTED_Autoneg |
12344                                   ELINK_SUPPORTED_Pause |
12345                                   ELINK_SUPPORTED_Asym_Pause);
12346         sc->port.advertising[0] = sc->port.supported[0];
12347
12348         sc->link_params.sc                = sc;
12349         sc->link_params.port              = SC_PORT(sc);
12350         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
12351         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
12352         sc->link_params.req_line_speed[0] = SPEED_10000;
12353         sc->link_params.speed_cap_mask[0] = 0x7f0000;
12354         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
12355
12356         if (CHIP_REV_IS_FPGA(sc)) {
12357             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
12358             sc->link_vars.line_speed  = ELINK_SPEED_1000;
12359             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12360                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
12361         } else {
12362             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
12363             sc->link_vars.line_speed  = ELINK_SPEED_10000;
12364             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12365                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
12366         }
12367
12368         sc->link_vars.link_up = 1;
12369
12370         sc->link_vars.duplex    = DUPLEX_FULL;
12371         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
12372
12373         if (IS_PF(sc)) {
12374             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
12375             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12376             bxe_link_report(sc);
12377         }
12378     }
12379
12380     if (IS_PF(sc)) {
12381         if (sc->link_vars.link_up) {
12382             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12383         } else {
12384             bxe_stats_handle(sc, STATS_EVENT_STOP);
12385         }
12386         bxe_link_report(sc);
12387     } else {
12388         bxe_link_report(sc);
12389         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12390     }
12391 }
12392
12393 static int
12394 bxe_initial_phy_init(struct bxe_softc *sc,
12395                      int              load_mode)
12396 {
12397     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
12398     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
12399     struct elink_params *lp = &sc->link_params;
12400
12401     bxe_set_requested_fc(sc);
12402
12403     if (CHIP_REV_IS_SLOW(sc)) {
12404         uint32_t bond = CHIP_BOND_ID(sc);
12405         uint32_t feat = 0;
12406
12407         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
12408             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12409         } else if (bond & 0x4) {
12410             if (CHIP_IS_E3(sc)) {
12411                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
12412             } else {
12413                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12414             }
12415         } else if (bond & 0x8) {
12416             if (CHIP_IS_E3(sc)) {
12417                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
12418             } else {
12419                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12420             }
12421         }
12422
12423         /* disable EMAC for E3 and above */
12424         if (bond & 0x2) {
12425             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12426         }
12427
12428         sc->link_params.feature_config_flags |= feat;
12429     }
12430
12431     BXE_PHY_LOCK(sc);
12432
12433     if (load_mode == LOAD_DIAG) {
12434         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
12435         /* Prefer doing PHY loopback at 10G speed, if possible */
12436         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
12437             if (lp->speed_cap_mask[cfg_idx] &
12438                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
12439                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
12440             } else {
12441                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
12442             }
12443         }
12444     }
12445
12446     if (load_mode == LOAD_LOOPBACK_EXT) {
12447         lp->loopback_mode = ELINK_LOOPBACK_EXT;
12448     }
12449
12450     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
12451
12452     BXE_PHY_UNLOCK(sc);
12453
12454     bxe_calc_fc_adv(sc);
12455
12456     if (sc->link_vars.link_up) {
12457         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12458         bxe_link_report(sc);
12459     }
12460
12461     if (!CHIP_REV_IS_SLOW(sc)) {
12462         bxe_periodic_start(sc);
12463     }
12464
12465     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
12466     return (rc);
12467 }
12468
12469 /* must be called under IF_ADDR_LOCK */
12470 static int
12471 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12472                          struct ecore_mcast_ramrod_params *p)
12473 {
12474     if_t ifp = sc->ifp;
12475     int mc_count = 0;
12476     int mcnt, i;
12477     struct ecore_mcast_list_elem *mc_mac;
12478     unsigned char *mta;
12479
12480     mc_count = if_multiaddr_count(ifp, -1);/* XXX they don't have a limit */
12481                                            /* should we enforce one? */
12482     ECORE_LIST_INIT(&p->mcast_list);
12483     p->mcast_list_len = 0;
12484
12485     if (!mc_count) {
12486         return (0);
12487     }
12488
12489     mta = malloc(sizeof(unsigned char) * ETHER_ADDR_LEN *
12490             mc_count, M_DEVBUF, M_NOWAIT);
12491
12492     if(mta == NULL) {
12493         BLOGE(sc, "Failed to allocate temp mcast list\n");
12494         return (-1);
12495     }
12496
12497     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12498                     (M_NOWAIT | M_ZERO));
12499     if (!mc_mac) {
12500         free(mta, M_DEVBUF);
12501         BLOGE(sc, "Failed to allocate temp mcast list\n");
12502         return (-1);
12503     }
12504
12505     if_multiaddr_array(ifp, mta, &mcnt, mc_count); /* mta and mcnt not expected
12506                                                       to be  different */
12507     for(i=0; i< mcnt; i++) {
12508
12509         bcopy((mta + (i * ETHER_ADDR_LEN)), mc_mac->mac, ETHER_ADDR_LEN);
12510         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12511
12512         BLOGD(sc, DBG_LOAD,
12513               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12514               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12515               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12516
12517         mc_mac++;
12518     }
12519
12520     p->mcast_list_len = mc_count;
12521     free(mta, M_DEVBUF);
12522
12523     return (0);
12524 }
12525
12526 static void
12527 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12528 {
12529     struct ecore_mcast_list_elem *mc_mac =
12530         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12531                                struct ecore_mcast_list_elem,
12532                                link);
12533
12534     if (mc_mac) {
12535         /* only a single free as all mc_macs are in the same heap array */
12536         free(mc_mac, M_DEVBUF);
12537     }
12538 }
12539
12540 static int
12541 bxe_set_mc_list(struct bxe_softc *sc)
12542 {
12543     struct ecore_mcast_ramrod_params rparam = { NULL };
12544     int rc = 0;
12545
12546     rparam.mcast_obj = &sc->mcast_obj;
12547
12548     BXE_MCAST_LOCK(sc);
12549
12550     /* first, clear all configured multicast MACs */
12551     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12552     if (rc < 0) {
12553         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12554         return (rc);
12555     }
12556
12557     /* configure a new MACs list */
12558     rc = bxe_init_mcast_macs_list(sc, &rparam);
12559     if (rc) {
12560         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12561         BXE_MCAST_UNLOCK(sc);
12562         return (rc);
12563     }
12564
12565     /* Now add the new MACs */
12566     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12567     if (rc < 0) {
12568         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12569     }
12570
12571     bxe_free_mcast_macs_list(&rparam);
12572
12573     BXE_MCAST_UNLOCK(sc);
12574
12575     return (rc);
12576 }
12577
12578 static int
12579 bxe_set_uc_list(struct bxe_softc *sc)
12580 {
12581     if_t ifp = sc->ifp;
12582     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12583     struct ifaddr *ifa;
12584     unsigned long ramrod_flags = 0;
12585     int rc;
12586
12587 #if __FreeBSD_version < 800000
12588     IF_ADDR_LOCK(ifp);
12589 #else
12590     if_addr_rlock(ifp);
12591 #endif
12592
12593     /* first schedule a cleanup up of old configuration */
12594     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12595     if (rc < 0) {
12596         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12597 #if __FreeBSD_version < 800000
12598         IF_ADDR_UNLOCK(ifp);
12599 #else
12600         if_addr_runlock(ifp);
12601 #endif
12602         return (rc);
12603     }
12604
12605     ifa = if_getifaddr(ifp); /* XXX Is this structure */
12606     while (ifa) {
12607         if (ifa->ifa_addr->sa_family != AF_LINK) {
12608             ifa = TAILQ_NEXT(ifa, ifa_link);
12609             continue;
12610         }
12611
12612         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12613                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12614         if (rc == -EEXIST) {
12615             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12616             /* do not treat adding same MAC as an error */
12617             rc = 0;
12618         } else if (rc < 0) {
12619             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12620 #if __FreeBSD_version < 800000
12621             IF_ADDR_UNLOCK(ifp);
12622 #else
12623             if_addr_runlock(ifp);
12624 #endif
12625             return (rc);
12626         }
12627
12628         ifa = TAILQ_NEXT(ifa, ifa_link);
12629     }
12630
12631 #if __FreeBSD_version < 800000
12632     IF_ADDR_UNLOCK(ifp);
12633 #else
12634     if_addr_runlock(ifp);
12635 #endif
12636
12637     /* Execute the pending commands */
12638     bit_set(&ramrod_flags, RAMROD_CONT);
12639     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12640                             ECORE_UC_LIST_MAC, &ramrod_flags));
12641 }
12642
12643 static void
12644 bxe_handle_rx_mode_tq(void *context,
12645                       int  pending)
12646 {
12647     struct bxe_softc *sc = (struct bxe_softc *)context;
12648     if_t ifp = sc->ifp;
12649     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12650
12651     BXE_CORE_LOCK(sc);
12652
12653     if (sc->state != BXE_STATE_OPEN) {
12654         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12655         BXE_CORE_UNLOCK(sc);
12656         return;
12657     }
12658
12659     BLOGD(sc, DBG_SP, "if_flags(ifp)=0x%x\n", if_getflags(sc->ifp));
12660
12661     if (if_getflags(ifp) & IFF_PROMISC) {
12662         rx_mode = BXE_RX_MODE_PROMISC;
12663     } else if ((if_getflags(ifp) & IFF_ALLMULTI) ||
12664                ((if_getamcount(ifp) > BXE_MAX_MULTICAST) &&
12665                 CHIP_IS_E1(sc))) {
12666         rx_mode = BXE_RX_MODE_ALLMULTI;
12667     } else {
12668         if (IS_PF(sc)) {
12669             /* some multicasts */
12670             if (bxe_set_mc_list(sc) < 0) {
12671                 rx_mode = BXE_RX_MODE_ALLMULTI;
12672             }
12673             if (bxe_set_uc_list(sc) < 0) {
12674                 rx_mode = BXE_RX_MODE_PROMISC;
12675             }
12676         }
12677 #if 0
12678         else {
12679             /*
12680              * Configuring mcast to a VF involves sleeping (when we
12681              * wait for the PF's response). Since this function is
12682              * called from a non sleepable context we must schedule
12683              * a work item for this purpose
12684              */
12685             bxe_set_bit(BXE_SP_RTNL_VFPF_MCAST, &sc->sp_rtnl_state);
12686             schedule_delayed_work(&sc->sp_rtnl_task, 0);
12687         }
12688 #endif
12689     }
12690
12691     sc->rx_mode = rx_mode;
12692
12693     /* schedule the rx_mode command */
12694     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12695         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12696         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12697         BXE_CORE_UNLOCK(sc);
12698         return;
12699     }
12700
12701     if (IS_PF(sc)) {
12702         bxe_set_storm_rx_mode(sc);
12703     }
12704 #if 0
12705     else {
12706         /*
12707          * Configuring mcast to a VF involves sleeping (when we
12708          * wait for the PF's response). Since this function is
12709          * called from a non sleepable context we must schedule
12710          * a work item for this purpose
12711          */
12712         bxe_set_bit(BXE_SP_RTNL_VFPF_STORM_RX_MODE, &sc->sp_rtnl_state);
12713         schedule_delayed_work(&sc->sp_rtnl_task, 0);
12714     }
12715 #endif
12716
12717     BXE_CORE_UNLOCK(sc);
12718 }
12719
12720 static void
12721 bxe_set_rx_mode(struct bxe_softc *sc)
12722 {
12723     taskqueue_enqueue(sc->rx_mode_tq, &sc->rx_mode_tq_task);
12724 }
12725
12726 /* update flags in shmem */
12727 static void
12728 bxe_update_drv_flags(struct bxe_softc *sc,
12729                      uint32_t         flags,
12730                      uint32_t         set)
12731 {
12732     uint32_t drv_flags;
12733
12734     if (SHMEM2_HAS(sc, drv_flags)) {
12735         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12736         drv_flags = SHMEM2_RD(sc, drv_flags);
12737
12738         if (set) {
12739             SET_FLAGS(drv_flags, flags);
12740         } else {
12741             RESET_FLAGS(drv_flags, flags);
12742         }
12743
12744         SHMEM2_WR(sc, drv_flags, drv_flags);
12745         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12746
12747         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12748     }
12749 }
12750
12751 /* periodic timer callout routine, only runs when the interface is up */
12752
12753 static void
12754 bxe_periodic_callout_func(void *xsc)
12755 {
12756     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12757     int i;
12758
12759     if (!BXE_CORE_TRYLOCK(sc)) {
12760         /* just bail and try again next time */
12761
12762         if ((sc->state == BXE_STATE_OPEN) &&
12763             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12764             /* schedule the next periodic callout */
12765             callout_reset(&sc->periodic_callout, hz,
12766                           bxe_periodic_callout_func, sc);
12767         }
12768
12769         return;
12770     }
12771
12772     if ((sc->state != BXE_STATE_OPEN) ||
12773         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12774         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12775         BXE_CORE_UNLOCK(sc);
12776         return;
12777     }
12778
12779     /* Check for TX timeouts on any fastpath. */
12780     FOR_EACH_QUEUE(sc, i) {
12781         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12782             /* Ruh-Roh, chip was reset! */
12783             break;
12784         }
12785     }
12786
12787     if (!CHIP_REV_IS_SLOW(sc)) {
12788         /*
12789          * This barrier is needed to ensure the ordering between the writing
12790          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12791          * the reading here.
12792          */
12793         mb();
12794         if (sc->port.pmf) {
12795             BXE_PHY_LOCK(sc);
12796             elink_period_func(&sc->link_params, &sc->link_vars);
12797             BXE_PHY_UNLOCK(sc);
12798         }
12799     }
12800
12801     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
12802         int mb_idx = SC_FW_MB_IDX(sc);
12803         uint32_t drv_pulse;
12804         uint32_t mcp_pulse;
12805
12806         ++sc->fw_drv_pulse_wr_seq;
12807         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12808
12809         drv_pulse = sc->fw_drv_pulse_wr_seq;
12810         bxe_drv_pulse(sc);
12811
12812         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12813                      MCP_PULSE_SEQ_MASK);
12814
12815         /*
12816          * The delta between driver pulse and mcp response should
12817          * be 1 (before mcp response) or 0 (after mcp response).
12818          */
12819         if ((drv_pulse != mcp_pulse) &&
12820             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12821             /* someone lost a heartbeat... */
12822             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12823                   drv_pulse, mcp_pulse);
12824         }
12825     }
12826
12827     /* state is BXE_STATE_OPEN */
12828     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12829
12830 #if 0
12831     /* sample VF bulletin board for new posts from PF */
12832     if (IS_VF(sc)) {
12833         bxe_sample_bulletin(sc);
12834     }
12835 #endif
12836
12837     BXE_CORE_UNLOCK(sc);
12838
12839     if ((sc->state == BXE_STATE_OPEN) &&
12840         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12841         /* schedule the next periodic callout */
12842         callout_reset(&sc->periodic_callout, hz,
12843                       bxe_periodic_callout_func, sc);
12844     }
12845 }
12846
12847 static void
12848 bxe_periodic_start(struct bxe_softc *sc)
12849 {
12850     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12851     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12852 }
12853
12854 static void
12855 bxe_periodic_stop(struct bxe_softc *sc)
12856 {
12857     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12858     callout_drain(&sc->periodic_callout);
12859 }
12860
12861 /* start the controller */
12862 static __noinline int
12863 bxe_nic_load(struct bxe_softc *sc,
12864              int              load_mode)
12865 {
12866     uint32_t val;
12867     int load_code = 0;
12868     int i, rc = 0;
12869
12870     BXE_CORE_LOCK_ASSERT(sc);
12871
12872     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12873
12874     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12875
12876     if (IS_PF(sc)) {
12877         /* must be called before memory allocation and HW init */
12878         bxe_ilt_set_info(sc);
12879     }
12880
12881     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12882
12883     bxe_set_fp_rx_buf_size(sc);
12884
12885     if (bxe_alloc_fp_buffers(sc) != 0) {
12886         BLOGE(sc, "Failed to allocate fastpath memory\n");
12887         sc->state = BXE_STATE_CLOSED;
12888         rc = ENOMEM;
12889         goto bxe_nic_load_error0;
12890     }
12891
12892     if (bxe_alloc_mem(sc) != 0) {
12893         sc->state = BXE_STATE_CLOSED;
12894         rc = ENOMEM;
12895         goto bxe_nic_load_error0;
12896     }
12897
12898     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12899         sc->state = BXE_STATE_CLOSED;
12900         rc = ENOMEM;
12901         goto bxe_nic_load_error0;
12902     }
12903
12904     if (IS_PF(sc)) {
12905         /* set pf load just before approaching the MCP */
12906         bxe_set_pf_load(sc);
12907
12908         /* if MCP exists send load request and analyze response */
12909         if (!BXE_NOMCP(sc)) {
12910             /* attempt to load pf */
12911             if (bxe_nic_load_request(sc, &load_code) != 0) {
12912                 sc->state = BXE_STATE_CLOSED;
12913                 rc = ENXIO;
12914                 goto bxe_nic_load_error1;
12915             }
12916
12917             /* what did the MCP say? */
12918             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12919                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12920                 sc->state = BXE_STATE_CLOSED;
12921                 rc = ENXIO;
12922                 goto bxe_nic_load_error2;
12923             }
12924         } else {
12925             BLOGI(sc, "Device has no MCP!\n");
12926             load_code = bxe_nic_load_no_mcp(sc);
12927         }
12928
12929         /* mark PMF if applicable */
12930         bxe_nic_load_pmf(sc, load_code);
12931
12932         /* Init Function state controlling object */
12933         bxe_init_func_obj(sc);
12934
12935         /* Initialize HW */
12936         if (bxe_init_hw(sc, load_code) != 0) {
12937             BLOGE(sc, "HW init failed\n");
12938             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12939             sc->state = BXE_STATE_CLOSED;
12940             rc = ENXIO;
12941             goto bxe_nic_load_error2;
12942         }
12943     }
12944
12945     /* attach interrupts */
12946     if (bxe_interrupt_attach(sc) != 0) {
12947         sc->state = BXE_STATE_CLOSED;
12948         rc = ENXIO;
12949         goto bxe_nic_load_error2;
12950     }
12951
12952     bxe_nic_init(sc, load_code);
12953
12954     /* Init per-function objects */
12955     if (IS_PF(sc)) {
12956         bxe_init_objs(sc);
12957         // XXX bxe_iov_nic_init(sc);
12958
12959         /* set AFEX default VLAN tag to an invalid value */
12960         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
12961         // XXX bxe_nic_load_afex_dcc(sc, load_code);
12962
12963         sc->state = BXE_STATE_OPENING_WAITING_PORT;
12964         rc = bxe_func_start(sc);
12965         if (rc) {
12966             BLOGE(sc, "Function start failed!\n");
12967             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12968             sc->state = BXE_STATE_ERROR;
12969             goto bxe_nic_load_error3;
12970         }
12971
12972         /* send LOAD_DONE command to MCP */
12973         if (!BXE_NOMCP(sc)) {
12974             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12975             if (!load_code) {
12976                 BLOGE(sc, "MCP response failure, aborting\n");
12977                 sc->state = BXE_STATE_ERROR;
12978                 rc = ENXIO;
12979                 goto bxe_nic_load_error3;
12980             }
12981         }
12982
12983         rc = bxe_setup_leading(sc);
12984         if (rc) {
12985             BLOGE(sc, "Setup leading failed!\n");
12986             sc->state = BXE_STATE_ERROR;
12987             goto bxe_nic_load_error3;
12988         }
12989
12990         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
12991             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
12992             if (rc) {
12993                 BLOGE(sc, "Queue(%d) setup failed\n", i);
12994                 sc->state = BXE_STATE_ERROR;
12995                 goto bxe_nic_load_error3;
12996             }
12997         }
12998
12999         rc = bxe_init_rss_pf(sc);
13000         if (rc) {
13001             BLOGE(sc, "PF RSS init failed\n");
13002             sc->state = BXE_STATE_ERROR;
13003             goto bxe_nic_load_error3;
13004         }
13005     }
13006     /* XXX VF */
13007 #if 0
13008     else { /* VF */
13009         FOR_EACH_ETH_QUEUE(sc, i) {
13010             rc = bxe_vfpf_setup_q(sc, i);
13011             if (rc) {
13012                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13013                 sc->state = BXE_STATE_ERROR;
13014                 goto bxe_nic_load_error3;
13015             }
13016         }
13017     }
13018 #endif
13019
13020     /* now when Clients are configured we are ready to work */
13021     sc->state = BXE_STATE_OPEN;
13022
13023     /* Configure a ucast MAC */
13024     if (IS_PF(sc)) {
13025         rc = bxe_set_eth_mac(sc, TRUE);
13026     }
13027 #if 0
13028     else { /* IS_VF(sc) */
13029         rc = bxe_vfpf_set_mac(sc);
13030     }
13031 #endif
13032     if (rc) {
13033         BLOGE(sc, "Setting Ethernet MAC failed\n");
13034         sc->state = BXE_STATE_ERROR;
13035         goto bxe_nic_load_error3;
13036     }
13037
13038 #if 0
13039     if (IS_PF(sc) && sc->pending_max) {
13040         /* for AFEX */
13041         bxe_update_max_mf_config(sc, sc->pending_max);
13042         sc->pending_max = 0;
13043     }
13044 #endif
13045
13046     if (sc->port.pmf) {
13047         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
13048         if (rc) {
13049             sc->state = BXE_STATE_ERROR;
13050             goto bxe_nic_load_error3;
13051         }
13052     }
13053
13054     sc->link_params.feature_config_flags &=
13055         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
13056
13057     /* start fast path */
13058
13059     /* Initialize Rx filter */
13060     bxe_set_rx_mode(sc);
13061
13062     /* start the Tx */
13063     switch (/* XXX load_mode */LOAD_OPEN) {
13064     case LOAD_NORMAL:
13065     case LOAD_OPEN:
13066         break;
13067
13068     case LOAD_DIAG:
13069     case LOAD_LOOPBACK_EXT:
13070         sc->state = BXE_STATE_DIAG;
13071         break;
13072
13073     default:
13074         break;
13075     }
13076
13077     if (sc->port.pmf) {
13078         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
13079     } else {
13080         bxe_link_status_update(sc);
13081     }
13082
13083     /* start the periodic timer callout */
13084     bxe_periodic_start(sc);
13085
13086     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
13087         /* mark driver is loaded in shmem2 */
13088         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
13089         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
13090                   (val |
13091                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
13092                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
13093     }
13094
13095     /* wait for all pending SP commands to complete */
13096     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
13097         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
13098         bxe_periodic_stop(sc);
13099         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
13100         return (ENXIO);
13101     }
13102
13103 #if 0
13104     /* If PMF - send ADMIN DCBX msg to MFW to initiate DCBX FSM */
13105     if (sc->port.pmf && (sc->state != BXE_STATE_DIAG)) {
13106         bxe_dcbx_init(sc, FALSE);
13107     }
13108 #endif
13109
13110     /* Tell the stack the driver is running! */
13111     if_setdrvflags(sc->ifp, IFF_DRV_RUNNING);
13112
13113     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
13114
13115     return (0);
13116
13117 bxe_nic_load_error3:
13118
13119     if (IS_PF(sc)) {
13120         bxe_int_disable_sync(sc, 1);
13121
13122         /* clean out queued objects */
13123         bxe_squeeze_objects(sc);
13124     }
13125
13126     bxe_interrupt_detach(sc);
13127
13128 bxe_nic_load_error2:
13129
13130     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
13131         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
13132         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
13133     }
13134
13135     sc->port.pmf = 0;
13136
13137 bxe_nic_load_error1:
13138
13139     /* clear pf_load status, as it was already set */
13140     if (IS_PF(sc)) {
13141         bxe_clear_pf_load(sc);
13142     }
13143
13144 bxe_nic_load_error0:
13145
13146     bxe_free_fw_stats_mem(sc);
13147     bxe_free_fp_buffers(sc);
13148     bxe_free_mem(sc);
13149
13150     return (rc);
13151 }
13152
13153 static int
13154 bxe_init_locked(struct bxe_softc *sc)
13155 {
13156     int other_engine = SC_PATH(sc) ? 0 : 1;
13157     uint8_t other_load_status, load_status;
13158     uint8_t global = FALSE;
13159     int rc;
13160
13161     BXE_CORE_LOCK_ASSERT(sc);
13162
13163     /* check if the driver is already running */
13164     if (if_getdrvflags(sc->ifp) & IFF_DRV_RUNNING) {
13165         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
13166         return (0);
13167     }
13168
13169     bxe_set_power_state(sc, PCI_PM_D0);
13170
13171     /*
13172      * If parity occurred during the unload, then attentions and/or
13173      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
13174      * loaded on the current engine to complete the recovery. Parity recovery
13175      * is only relevant for PF driver.
13176      */
13177     if (IS_PF(sc)) {
13178         other_load_status = bxe_get_load_status(sc, other_engine);
13179         load_status = bxe_get_load_status(sc, SC_PATH(sc));
13180
13181         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
13182             bxe_chk_parity_attn(sc, &global, TRUE)) {
13183             do {
13184                 /*
13185                  * If there are attentions and they are in global blocks, set
13186                  * the GLOBAL_RESET bit regardless whether it will be this
13187                  * function that will complete the recovery or not.
13188                  */
13189                 if (global) {
13190                     bxe_set_reset_global(sc);
13191                 }
13192
13193                 /*
13194                  * Only the first function on the current engine should try
13195                  * to recover in open. In case of attentions in global blocks
13196                  * only the first in the chip should try to recover.
13197                  */
13198                 if ((!load_status && (!global || !other_load_status)) &&
13199                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
13200                     BLOGI(sc, "Recovered during init\n");
13201                     break;
13202                 }
13203
13204                 /* recovery has failed... */
13205                 bxe_set_power_state(sc, PCI_PM_D3hot);
13206                 sc->recovery_state = BXE_RECOVERY_FAILED;
13207
13208                 BLOGE(sc, "Recovery flow hasn't properly "
13209                           "completed yet, try again later. "
13210                           "If you still see this message after a "
13211                           "few retries then power cycle is required.\n");
13212
13213                 rc = ENXIO;
13214                 goto bxe_init_locked_done;
13215             } while (0);
13216         }
13217     }
13218
13219     sc->recovery_state = BXE_RECOVERY_DONE;
13220
13221     rc = bxe_nic_load(sc, LOAD_OPEN);
13222
13223 bxe_init_locked_done:
13224
13225     if (rc) {
13226         /* Tell the stack the driver is NOT running! */
13227         BLOGE(sc, "Initialization failed, "
13228                   "stack notified driver is NOT running!\n");
13229         if_setdrvflagbits(sc->ifp, 0, IFF_DRV_RUNNING);
13230     }
13231
13232     return (rc);
13233 }
13234
13235 static int
13236 bxe_stop_locked(struct bxe_softc *sc)
13237 {
13238     BXE_CORE_LOCK_ASSERT(sc);
13239     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
13240 }
13241
13242 /*
13243  * Handles controller initialization when called from an unlocked routine.
13244  * ifconfig calls this function.
13245  *
13246  * Returns:
13247  *   void
13248  */
13249 static void
13250 bxe_init(void *xsc)
13251 {
13252     struct bxe_softc *sc = (struct bxe_softc *)xsc;
13253
13254     BXE_CORE_LOCK(sc);
13255     bxe_init_locked(sc);
13256     BXE_CORE_UNLOCK(sc);
13257 }
13258
13259 static int
13260 bxe_init_ifnet(struct bxe_softc *sc)
13261 {
13262     if_t ifp;
13263     int capabilities;
13264
13265     /* ifconfig entrypoint for media type/status reporting */
13266     ifmedia_init(&sc->ifmedia, IFM_IMASK,
13267                  bxe_ifmedia_update,
13268                  bxe_ifmedia_status);
13269
13270     /* set the default interface values */
13271     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
13272     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
13273     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
13274
13275     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
13276
13277     /* allocate the ifnet structure */
13278     if ((ifp = if_gethandle(IFT_ETHER)) == NULL) {
13279         BLOGE(sc, "Interface allocation failed!\n");
13280         return (ENXIO);
13281     }
13282
13283     if_setsoftc(ifp, sc);
13284     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
13285     if_setflags(ifp, (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST));
13286     if_setioctlfn(ifp, bxe_ioctl);
13287     if_setstartfn(ifp, bxe_tx_start);
13288     if_setgetcounterfn(ifp, bxe_get_counter);
13289 #if __FreeBSD_version >= 800000
13290     if_settransmitfn(ifp, bxe_tx_mq_start);
13291     if_setqflushfn(ifp, bxe_mq_flush);
13292 #endif
13293 #ifdef FreeBSD8_0
13294     if_settimer(ifp, 0);
13295 #endif
13296     if_setinitfn(ifp, bxe_init);
13297     if_setmtu(ifp, sc->mtu);
13298     if_sethwassist(ifp, (CSUM_IP      |
13299                         CSUM_TCP      |
13300                         CSUM_UDP      |
13301                         CSUM_TSO      |
13302                         CSUM_TCP_IPV6 |
13303                         CSUM_UDP_IPV6));
13304
13305     capabilities =
13306 #if __FreeBSD_version < 700000
13307         (IFCAP_VLAN_MTU       |
13308          IFCAP_VLAN_HWTAGGING |
13309          IFCAP_HWCSUM         |
13310          IFCAP_JUMBO_MTU      |
13311          IFCAP_LRO);
13312 #else
13313         (IFCAP_VLAN_MTU       |
13314          IFCAP_VLAN_HWTAGGING |
13315          IFCAP_VLAN_HWTSO     |
13316          IFCAP_VLAN_HWFILTER  |
13317          IFCAP_VLAN_HWCSUM    |
13318          IFCAP_HWCSUM         |
13319          IFCAP_JUMBO_MTU      |
13320          IFCAP_LRO            |
13321          IFCAP_TSO4           |
13322          IFCAP_TSO6           |
13323          IFCAP_WOL_MAGIC);
13324 #endif
13325     if_setcapabilitiesbit(ifp, capabilities, 0); /* XXX */
13326     if_setbaudrate(ifp, IF_Gbps(10));
13327 /* XXX */
13328     if_setsendqlen(ifp, sc->tx_ring_size);
13329     if_setsendqready(ifp);
13330 /* XXX */
13331
13332     sc->ifp = ifp;
13333
13334     /* attach to the Ethernet interface list */
13335     ether_ifattach(ifp, sc->link_params.mac_addr);
13336
13337     return (0);
13338 }
13339
13340 static void
13341 bxe_deallocate_bars(struct bxe_softc *sc)
13342 {
13343     int i;
13344
13345     for (i = 0; i < MAX_BARS; i++) {
13346         if (sc->bar[i].resource != NULL) {
13347             bus_release_resource(sc->dev,
13348                                  SYS_RES_MEMORY,
13349                                  sc->bar[i].rid,
13350                                  sc->bar[i].resource);
13351             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
13352                   i, PCIR_BAR(i));
13353         }
13354     }
13355 }
13356
13357 static int
13358 bxe_allocate_bars(struct bxe_softc *sc)
13359 {
13360     u_int flags;
13361     int i;
13362
13363     memset(sc->bar, 0, sizeof(sc->bar));
13364
13365     for (i = 0; i < MAX_BARS; i++) {
13366
13367         /* memory resources reside at BARs 0, 2, 4 */
13368         /* Run `pciconf -lb` to see mappings */
13369         if ((i != 0) && (i != 2) && (i != 4)) {
13370             continue;
13371         }
13372
13373         sc->bar[i].rid = PCIR_BAR(i);
13374
13375         flags = RF_ACTIVE;
13376         if (i == 0) {
13377             flags |= RF_SHAREABLE;
13378         }
13379
13380         if ((sc->bar[i].resource =
13381              bus_alloc_resource_any(sc->dev,
13382                                     SYS_RES_MEMORY,
13383                                     &sc->bar[i].rid,
13384                                     flags)) == NULL) {
13385 #if 0
13386             /* BAR4 doesn't exist for E1 */
13387             BLOGE(sc, "PCI BAR%d [%02x] memory allocation failed\n",
13388                   i, PCIR_BAR(i));
13389 #endif
13390             return (0);
13391         }
13392
13393         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
13394         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
13395         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
13396
13397         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
13398               i, PCIR_BAR(i),
13399               (void *)rman_get_start(sc->bar[i].resource),
13400               (void *)rman_get_end(sc->bar[i].resource),
13401               rman_get_size(sc->bar[i].resource),
13402               (void *)sc->bar[i].kva);
13403     }
13404
13405     return (0);
13406 }
13407
13408 static void
13409 bxe_get_function_num(struct bxe_softc *sc)
13410 {
13411     uint32_t val = 0;
13412
13413     /*
13414      * Read the ME register to get the function number. The ME register
13415      * holds the relative-function number and absolute-function number. The
13416      * absolute-function number appears only in E2 and above. Before that
13417      * these bits always contained zero, therefore we cannot blindly use them.
13418      */
13419
13420     val = REG_RD(sc, BAR_ME_REGISTER);
13421
13422     sc->pfunc_rel =
13423         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
13424     sc->path_id =
13425         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
13426
13427     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13428         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
13429     } else {
13430         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
13431     }
13432
13433     BLOGD(sc, DBG_LOAD,
13434           "Relative function %d, Absolute function %d, Path %d\n",
13435           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
13436 }
13437
13438 static uint32_t
13439 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
13440 {
13441     uint32_t shmem2_size;
13442     uint32_t offset;
13443     uint32_t mf_cfg_offset_value;
13444
13445     /* Non 57712 */
13446     offset = (SHMEM_RD(sc, func_mb) +
13447               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
13448
13449     /* 57712 plus */
13450     if (sc->devinfo.shmem2_base != 0) {
13451         shmem2_size = SHMEM2_RD(sc, size);
13452         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
13453             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
13454             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
13455                 offset = mf_cfg_offset_value;
13456             }
13457         }
13458     }
13459
13460     return (offset);
13461 }
13462
13463 static uint32_t
13464 bxe_pcie_capability_read(struct bxe_softc *sc,
13465                          int    reg,
13466                          int    width)
13467 {
13468     int pcie_reg;
13469
13470     /* ensure PCIe capability is enabled */
13471     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
13472         if (pcie_reg != 0) {
13473             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
13474             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
13475         }
13476     }
13477
13478     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
13479
13480     return (0);
13481 }
13482
13483 static uint8_t
13484 bxe_is_pcie_pending(struct bxe_softc *sc)
13485 {
13486     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
13487             PCIM_EXP_STA_TRANSACTION_PND);
13488 }
13489
13490 /*
13491  * Walk the PCI capabiites list for the device to find what features are
13492  * supported. These capabilites may be enabled/disabled by firmware so it's
13493  * best to walk the list rather than make assumptions.
13494  */
13495 static void
13496 bxe_probe_pci_caps(struct bxe_softc *sc)
13497 {
13498     uint16_t link_status;
13499     int reg;
13500
13501     /* check if PCI Power Management is enabled */
13502     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
13503         if (reg != 0) {
13504             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
13505
13506             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
13507             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
13508         }
13509     }
13510
13511     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
13512
13513     /* handle PCIe 2.0 workarounds for 57710 */
13514     if (CHIP_IS_E1(sc)) {
13515         /* workaround for 57710 errata E4_57710_27462 */
13516         sc->devinfo.pcie_link_speed =
13517             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
13518
13519         /* workaround for 57710 errata E4_57710_27488 */
13520         sc->devinfo.pcie_link_width =
13521             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13522         if (sc->devinfo.pcie_link_speed > 1) {
13523             sc->devinfo.pcie_link_width =
13524                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
13525         }
13526     } else {
13527         sc->devinfo.pcie_link_speed =
13528             (link_status & PCIM_LINK_STA_SPEED);
13529         sc->devinfo.pcie_link_width =
13530             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13531     }
13532
13533     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
13534           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
13535
13536     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
13537     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
13538
13539     /* check if MSI capability is enabled */
13540     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13541         if (reg != 0) {
13542             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13543
13544             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13545             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13546         }
13547     }
13548
13549     /* check if MSI-X capability is enabled */
13550     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13551         if (reg != 0) {
13552             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13553
13554             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13555             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13556         }
13557     }
13558 }
13559
13560 static int
13561 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13562 {
13563     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13564     uint32_t val;
13565
13566     /* get the outer vlan if we're in switch-dependent mode */
13567
13568     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13569     mf_info->ext_id = (uint16_t)val;
13570
13571     mf_info->multi_vnics_mode = 1;
13572
13573     if (!VALID_OVLAN(mf_info->ext_id)) {
13574         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13575         return (1);
13576     }
13577
13578     /* get the capabilities */
13579     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13580         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13581         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13582     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13583                FUNC_MF_CFG_PROTOCOL_FCOE) {
13584         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13585     } else {
13586         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13587     }
13588
13589     mf_info->vnics_per_port =
13590         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13591
13592     return (0);
13593 }
13594
13595 static uint32_t
13596 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13597 {
13598     uint32_t retval = 0;
13599     uint32_t val;
13600
13601     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13602
13603     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13604         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13605             retval |= MF_PROTO_SUPPORT_ETHERNET;
13606         }
13607         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13608             retval |= MF_PROTO_SUPPORT_ISCSI;
13609         }
13610         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13611             retval |= MF_PROTO_SUPPORT_FCOE;
13612         }
13613     }
13614
13615     return (retval);
13616 }
13617
13618 static int
13619 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13620 {
13621     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13622     uint32_t val;
13623
13624     /*
13625      * There is no outer vlan if we're in switch-independent mode.
13626      * If the mac is valid then assume multi-function.
13627      */
13628
13629     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13630
13631     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13632
13633     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13634
13635     mf_info->vnics_per_port =
13636         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13637
13638     return (0);
13639 }
13640
13641 static int
13642 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13643 {
13644     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13645     uint32_t e1hov_tag;
13646     uint32_t func_config;
13647     uint32_t niv_config;
13648
13649     mf_info->multi_vnics_mode = 1;
13650
13651     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13652     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13653     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13654
13655     mf_info->ext_id =
13656         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13657                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13658
13659     mf_info->default_vlan =
13660         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13661                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13662
13663     mf_info->niv_allowed_priorities =
13664         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13665                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13666
13667     mf_info->niv_default_cos =
13668         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13669                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13670
13671     mf_info->afex_vlan_mode =
13672         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13673          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13674
13675     mf_info->niv_mba_enabled =
13676         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13677          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13678
13679     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13680
13681     mf_info->vnics_per_port =
13682         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13683
13684     return (0);
13685 }
13686
13687 static int
13688 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13689 {
13690     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13691     uint32_t mf_cfg1;
13692     uint32_t mf_cfg2;
13693     uint32_t ovlan1;
13694     uint32_t ovlan2;
13695     uint8_t i, j;
13696
13697     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13698           SC_PORT(sc));
13699     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13700           mf_info->mf_config[SC_VN(sc)]);
13701     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13702           mf_info->multi_vnics_mode);
13703     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13704           mf_info->vnics_per_port);
13705     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13706           mf_info->ext_id);
13707     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13708           mf_info->min_bw[0], mf_info->min_bw[1],
13709           mf_info->min_bw[2], mf_info->min_bw[3]);
13710     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13711           mf_info->max_bw[0], mf_info->max_bw[1],
13712           mf_info->max_bw[2], mf_info->max_bw[3]);
13713     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13714           sc->mac_addr_str);
13715
13716     /* various MF mode sanity checks... */
13717
13718     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13719         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13720               SC_PORT(sc));
13721         return (1);
13722     }
13723
13724     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13725         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13726               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13727         return (1);
13728     }
13729
13730     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13731         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13732         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13733             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13734                   SC_VN(sc), OVLAN(sc));
13735             return (1);
13736         }
13737
13738         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13739             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13740                   mf_info->multi_vnics_mode, OVLAN(sc));
13741             return (1);
13742         }
13743
13744         /*
13745          * Verify all functions are either MF or SF mode. If MF, make sure
13746          * sure that all non-hidden functions have a valid ovlan. If SF,
13747          * make sure that all non-hidden functions have an invalid ovlan.
13748          */
13749         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13750             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13751             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13752             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13753                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13754                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13755                 BLOGE(sc, "mf_mode=SD function %d MF config "
13756                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13757                       i, mf_info->multi_vnics_mode, ovlan1);
13758                 return (1);
13759             }
13760         }
13761
13762         /* Verify all funcs on the same port each have a different ovlan. */
13763         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13764             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13765             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13766             /* iterate from the next function on the port to the max func */
13767             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13768                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13769                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13770                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13771                     VALID_OVLAN(ovlan1) &&
13772                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13773                     VALID_OVLAN(ovlan2) &&
13774                     (ovlan1 == ovlan2)) {
13775                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13776                               "have the same ovlan (%d)\n",
13777                           i, j, ovlan1);
13778                     return (1);
13779                 }
13780             }
13781         }
13782     } /* MULTI_FUNCTION_SD */
13783
13784     return (0);
13785 }
13786
13787 static int
13788 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13789 {
13790     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13791     uint32_t val, mac_upper;
13792     uint8_t i, vnic;
13793
13794     /* initialize mf_info defaults */
13795     mf_info->vnics_per_port   = 1;
13796     mf_info->multi_vnics_mode = FALSE;
13797     mf_info->path_has_ovlan   = FALSE;
13798     mf_info->mf_mode          = SINGLE_FUNCTION;
13799
13800     if (!CHIP_IS_MF_CAP(sc)) {
13801         return (0);
13802     }
13803
13804     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13805         BLOGE(sc, "Invalid mf_cfg_base!\n");
13806         return (1);
13807     }
13808
13809     /* get the MF mode (switch dependent / independent / single-function) */
13810
13811     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13812
13813     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13814     {
13815     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13816
13817         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13818
13819         /* check for legal upper mac bytes */
13820         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13821             mf_info->mf_mode = MULTI_FUNCTION_SI;
13822         } else {
13823             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13824         }
13825
13826         break;
13827
13828     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13829     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13830
13831         /* get outer vlan configuration */
13832         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13833
13834         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13835             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13836             mf_info->mf_mode = MULTI_FUNCTION_SD;
13837         } else {
13838             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13839         }
13840
13841         break;
13842
13843     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13844
13845         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13846         return (0);
13847
13848     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13849
13850         /*
13851          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13852          * and the MAC address is valid.
13853          */
13854         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13855
13856         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13857             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13858             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13859         } else {
13860             BLOGE(sc, "Invalid config for AFEX mode\n");
13861         }
13862
13863         break;
13864
13865     default:
13866
13867         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13868               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13869
13870         return (1);
13871     }
13872
13873     /* set path mf_mode (which could be different than function mf_mode) */
13874     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13875         mf_info->path_has_ovlan = TRUE;
13876     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13877         /*
13878          * Decide on path multi vnics mode. If we're not in MF mode and in
13879          * 4-port mode, this is good enough to check vnic-0 of the other port
13880          * on the same path
13881          */
13882         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13883             uint8_t other_port = !(PORT_ID(sc) & 1);
13884             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13885
13886             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13887
13888             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13889         }
13890     }
13891
13892     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13893         /* invalid MF config */
13894         if (SC_VN(sc) >= 1) {
13895             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13896             return (1);
13897         }
13898
13899         return (0);
13900     }
13901
13902     /* get the MF configuration */
13903     mf_info->mf_config[SC_VN(sc)] =
13904         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13905
13906     switch(mf_info->mf_mode)
13907     {
13908     case MULTI_FUNCTION_SD:
13909
13910         bxe_get_shmem_mf_cfg_info_sd(sc);
13911         break;
13912
13913     case MULTI_FUNCTION_SI:
13914
13915         bxe_get_shmem_mf_cfg_info_si(sc);
13916         break;
13917
13918     case MULTI_FUNCTION_AFEX:
13919
13920         bxe_get_shmem_mf_cfg_info_niv(sc);
13921         break;
13922
13923     default:
13924
13925         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13926               mf_info->mf_mode);
13927         return (1);
13928     }
13929
13930     /* get the congestion management parameters */
13931
13932     vnic = 0;
13933     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13934         /* get min/max bw */
13935         val = MFCFG_RD(sc, func_mf_config[i].config);
13936         mf_info->min_bw[vnic] =
13937             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
13938         mf_info->max_bw[vnic] =
13939             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
13940         vnic++;
13941     }
13942
13943     return (bxe_check_valid_mf_cfg(sc));
13944 }
13945
13946 static int
13947 bxe_get_shmem_info(struct bxe_softc *sc)
13948 {
13949     int port;
13950     uint32_t mac_hi, mac_lo, val;
13951
13952     port = SC_PORT(sc);
13953     mac_hi = mac_lo = 0;
13954
13955     sc->link_params.sc   = sc;
13956     sc->link_params.port = port;
13957
13958     /* get the hardware config info */
13959     sc->devinfo.hw_config =
13960         SHMEM_RD(sc, dev_info.shared_hw_config.config);
13961     sc->devinfo.hw_config2 =
13962         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
13963
13964     sc->link_params.hw_led_mode =
13965         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
13966          SHARED_HW_CFG_LED_MODE_SHIFT);
13967
13968     /* get the port feature config */
13969     sc->port.config =
13970         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
13971
13972     /* get the link params */
13973     sc->link_params.speed_cap_mask[0] =
13974         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
13975     sc->link_params.speed_cap_mask[1] =
13976         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
13977
13978     /* get the lane config */
13979     sc->link_params.lane_config =
13980         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
13981
13982     /* get the link config */
13983     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
13984     sc->port.link_config[ELINK_INT_PHY] = val;
13985     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
13986     sc->port.link_config[ELINK_EXT_PHY1] =
13987         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
13988
13989     /* get the override preemphasis flag and enable it or turn it off */
13990     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13991     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
13992         sc->link_params.feature_config_flags |=
13993             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
13994     } else {
13995         sc->link_params.feature_config_flags &=
13996             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
13997     }
13998
13999     /* get the initial value of the link params */
14000     sc->link_params.multi_phy_config =
14001         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
14002
14003     /* get external phy info */
14004     sc->port.ext_phy_config =
14005         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
14006
14007     /* get the multifunction configuration */
14008     bxe_get_mf_cfg_info(sc);
14009
14010     /* get the mac address */
14011     if (IS_MF(sc)) {
14012         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
14013         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
14014     } else {
14015         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
14016         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
14017     }
14018
14019     if ((mac_lo == 0) && (mac_hi == 0)) {
14020         *sc->mac_addr_str = 0;
14021         BLOGE(sc, "No Ethernet address programmed!\n");
14022     } else {
14023         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
14024         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
14025         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
14026         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
14027         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
14028         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
14029         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
14030                  "%02x:%02x:%02x:%02x:%02x:%02x",
14031                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
14032                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
14033                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
14034         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
14035     }
14036
14037 #if 0
14038     if (!IS_MF(sc) &&
14039         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14040          PORT_FEAT_CFG_STORAGE_PERSONALITY_FCOE)) {
14041         sc->flags |= BXE_NO_ISCSI;
14042     }
14043     if (!IS_MF(sc) &&
14044         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14045          PORT_FEAT_CFG_STORAGE_PERSONALITY_ISCSI)) {
14046         sc->flags |= BXE_NO_FCOE_FLAG;
14047     }
14048 #endif
14049
14050     return (0);
14051 }
14052
14053 static void
14054 bxe_get_tunable_params(struct bxe_softc *sc)
14055 {
14056     /* sanity checks */
14057
14058     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
14059         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
14060         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
14061         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
14062         bxe_interrupt_mode = INTR_MODE_MSIX;
14063     }
14064
14065     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
14066         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
14067         bxe_queue_count = 0;
14068     }
14069
14070     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
14071         if (bxe_max_rx_bufs == 0) {
14072             bxe_max_rx_bufs = RX_BD_USABLE;
14073         } else {
14074             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
14075             bxe_max_rx_bufs = 2048;
14076         }
14077     }
14078
14079     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
14080         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
14081         bxe_hc_rx_ticks = 25;
14082     }
14083
14084     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
14085         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
14086         bxe_hc_tx_ticks = 50;
14087     }
14088
14089     if (bxe_max_aggregation_size == 0) {
14090         bxe_max_aggregation_size = TPA_AGG_SIZE;
14091     }
14092
14093     if (bxe_max_aggregation_size > 0xffff) {
14094         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
14095               bxe_max_aggregation_size);
14096         bxe_max_aggregation_size = TPA_AGG_SIZE;
14097     }
14098
14099     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
14100         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
14101         bxe_mrrs = -1;
14102     }
14103
14104     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
14105         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
14106         bxe_autogreeen = 0;
14107     }
14108
14109     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
14110         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
14111         bxe_udp_rss = 0;
14112     }
14113
14114     /* pull in user settings */
14115
14116     sc->interrupt_mode       = bxe_interrupt_mode;
14117     sc->max_rx_bufs          = bxe_max_rx_bufs;
14118     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
14119     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
14120     sc->max_aggregation_size = bxe_max_aggregation_size;
14121     sc->mrrs                 = bxe_mrrs;
14122     sc->autogreeen           = bxe_autogreeen;
14123     sc->udp_rss              = bxe_udp_rss;
14124
14125     if (bxe_interrupt_mode == INTR_MODE_INTX) {
14126         sc->num_queues = 1;
14127     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
14128         sc->num_queues =
14129             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
14130                 MAX_RSS_CHAINS);
14131         if (sc->num_queues > mp_ncpus) {
14132             sc->num_queues = mp_ncpus;
14133         }
14134     }
14135
14136     BLOGD(sc, DBG_LOAD,
14137           "User Config: "
14138           "debug=0x%lx "
14139           "interrupt_mode=%d "
14140           "queue_count=%d "
14141           "hc_rx_ticks=%d "
14142           "hc_tx_ticks=%d "
14143           "rx_budget=%d "
14144           "max_aggregation_size=%d "
14145           "mrrs=%d "
14146           "autogreeen=%d "
14147           "udp_rss=%d\n",
14148           bxe_debug,
14149           sc->interrupt_mode,
14150           sc->num_queues,
14151           sc->hc_rx_ticks,
14152           sc->hc_tx_ticks,
14153           bxe_rx_budget,
14154           sc->max_aggregation_size,
14155           sc->mrrs,
14156           sc->autogreeen,
14157           sc->udp_rss);
14158 }
14159
14160 static void
14161 bxe_media_detect(struct bxe_softc *sc)
14162 {
14163     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
14164     switch (sc->link_params.phy[phy_idx].media_type) {
14165     case ELINK_ETH_PHY_SFPP_10G_FIBER:
14166     case ELINK_ETH_PHY_XFP_FIBER:
14167         BLOGI(sc, "Found 10Gb Fiber media.\n");
14168         sc->media = IFM_10G_SR;
14169         break;
14170     case ELINK_ETH_PHY_SFP_1G_FIBER:
14171         BLOGI(sc, "Found 1Gb Fiber media.\n");
14172         sc->media = IFM_1000_SX;
14173         break;
14174     case ELINK_ETH_PHY_KR:
14175     case ELINK_ETH_PHY_CX4:
14176         BLOGI(sc, "Found 10GBase-CX4 media.\n");
14177         sc->media = IFM_10G_CX4;
14178         break;
14179     case ELINK_ETH_PHY_DA_TWINAX:
14180         BLOGI(sc, "Found 10Gb Twinax media.\n");
14181         sc->media = IFM_10G_TWINAX;
14182         break;
14183     case ELINK_ETH_PHY_BASE_T:
14184         if (sc->link_params.speed_cap_mask[0] &
14185             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
14186             BLOGI(sc, "Found 10GBase-T media.\n");
14187             sc->media = IFM_10G_T;
14188         } else {
14189             BLOGI(sc, "Found 1000Base-T media.\n");
14190             sc->media = IFM_1000_T;
14191         }
14192         break;
14193     case ELINK_ETH_PHY_NOT_PRESENT:
14194         BLOGI(sc, "Media not present.\n");
14195         sc->media = 0;
14196         break;
14197     case ELINK_ETH_PHY_UNSPECIFIED:
14198     default:
14199         BLOGI(sc, "Unknown media!\n");
14200         sc->media = 0;
14201         break;
14202     }
14203 }
14204
14205 #define GET_FIELD(value, fname)                     \
14206     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
14207 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
14208 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
14209
14210 static int
14211 bxe_get_igu_cam_info(struct bxe_softc *sc)
14212 {
14213     int pfid = SC_FUNC(sc);
14214     int igu_sb_id;
14215     uint32_t val;
14216     uint8_t fid, igu_sb_cnt = 0;
14217
14218     sc->igu_base_sb = 0xff;
14219
14220     if (CHIP_INT_MODE_IS_BC(sc)) {
14221         int vn = SC_VN(sc);
14222         igu_sb_cnt = sc->igu_sb_cnt;
14223         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
14224                            FP_SB_MAX_E1x);
14225         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
14226                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
14227         return (0);
14228     }
14229
14230     /* IGU in normal mode - read CAM */
14231     for (igu_sb_id = 0;
14232          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
14233          igu_sb_id++) {
14234         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
14235         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
14236             continue;
14237         }
14238         fid = IGU_FID(val);
14239         if ((fid & IGU_FID_ENCODE_IS_PF)) {
14240             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
14241                 continue;
14242             }
14243             if (IGU_VEC(val) == 0) {
14244                 /* default status block */
14245                 sc->igu_dsb_id = igu_sb_id;
14246             } else {
14247                 if (sc->igu_base_sb == 0xff) {
14248                     sc->igu_base_sb = igu_sb_id;
14249                 }
14250                 igu_sb_cnt++;
14251             }
14252         }
14253     }
14254
14255     /*
14256      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
14257      * that number of CAM entries will not be equal to the value advertised in
14258      * PCI. Driver should use the minimal value of both as the actual status
14259      * block count
14260      */
14261     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
14262
14263     if (igu_sb_cnt == 0) {
14264         BLOGE(sc, "CAM configuration error\n");
14265         return (-1);
14266     }
14267
14268     return (0);
14269 }
14270
14271 /*
14272  * Gather various information from the device config space, the device itself,
14273  * shmem, and the user input.
14274  */
14275 static int
14276 bxe_get_device_info(struct bxe_softc *sc)
14277 {
14278     uint32_t val;
14279     int rc;
14280
14281     /* Get the data for the device */
14282     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
14283     sc->devinfo.device_id    = pci_get_device(sc->dev);
14284     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
14285     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
14286
14287     /* get the chip revision (chip metal comes from pci config space) */
14288     sc->devinfo.chip_id     =
14289     sc->link_params.chip_id =
14290         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
14291          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
14292          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
14293          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
14294
14295     /* force 57811 according to MISC register */
14296     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
14297         if (CHIP_IS_57810(sc)) {
14298             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
14299                                    (sc->devinfo.chip_id & 0x0000ffff));
14300         } else if (CHIP_IS_57810_MF(sc)) {
14301             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
14302                                    (sc->devinfo.chip_id & 0x0000ffff));
14303         }
14304         sc->devinfo.chip_id |= 0x1;
14305     }
14306
14307     BLOGD(sc, DBG_LOAD,
14308           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
14309           sc->devinfo.chip_id,
14310           ((sc->devinfo.chip_id >> 16) & 0xffff),
14311           ((sc->devinfo.chip_id >> 12) & 0xf),
14312           ((sc->devinfo.chip_id >>  4) & 0xff),
14313           ((sc->devinfo.chip_id >>  0) & 0xf));
14314
14315     val = (REG_RD(sc, 0x2874) & 0x55);
14316     if ((sc->devinfo.chip_id & 0x1) ||
14317         (CHIP_IS_E1(sc) && val) ||
14318         (CHIP_IS_E1H(sc) && (val == 0x55))) {
14319         sc->flags |= BXE_ONE_PORT_FLAG;
14320         BLOGD(sc, DBG_LOAD, "single port device\n");
14321     }
14322
14323     /* set the doorbell size */
14324     sc->doorbell_size = (1 << BXE_DB_SHIFT);
14325
14326     /* determine whether the device is in 2 port or 4 port mode */
14327     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
14328     if (CHIP_IS_E2E3(sc)) {
14329         /*
14330          * Read port4mode_en_ovwr[0]:
14331          *   If 1, four port mode is in port4mode_en_ovwr[1].
14332          *   If 0, four port mode is in port4mode_en[0].
14333          */
14334         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
14335         if (val & 1) {
14336             val = ((val >> 1) & 1);
14337         } else {
14338             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
14339         }
14340
14341         sc->devinfo.chip_port_mode =
14342             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
14343
14344         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
14345     }
14346
14347     /* get the function and path info for the device */
14348     bxe_get_function_num(sc);
14349
14350     /* get the shared memory base address */
14351     sc->devinfo.shmem_base     =
14352     sc->link_params.shmem_base =
14353         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
14354     sc->devinfo.shmem2_base =
14355         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
14356                                   MISC_REG_GENERIC_CR_0));
14357
14358     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
14359           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
14360
14361     if (!sc->devinfo.shmem_base) {
14362         /* this should ONLY prevent upcoming shmem reads */
14363         BLOGI(sc, "MCP not active\n");
14364         sc->flags |= BXE_NO_MCP_FLAG;
14365         return (0);
14366     }
14367
14368     /* make sure the shared memory contents are valid */
14369     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
14370     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
14371         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
14372         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
14373         return (0);
14374     }
14375     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
14376
14377     /* get the bootcode version */
14378     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
14379     snprintf(sc->devinfo.bc_ver_str,
14380              sizeof(sc->devinfo.bc_ver_str),
14381              "%d.%d.%d",
14382              ((sc->devinfo.bc_ver >> 24) & 0xff),
14383              ((sc->devinfo.bc_ver >> 16) & 0xff),
14384              ((sc->devinfo.bc_ver >>  8) & 0xff));
14385     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
14386
14387     /* get the bootcode shmem address */
14388     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
14389     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
14390
14391     /* clean indirect addresses as they're not used */
14392     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
14393     if (IS_PF(sc)) {
14394         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
14395         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
14396         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
14397         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
14398         if (CHIP_IS_E1x(sc)) {
14399             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
14400             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
14401             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
14402             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
14403         }
14404
14405         /*
14406          * Enable internal target-read (in case we are probed after PF
14407          * FLR). Must be done prior to any BAR read access. Only for
14408          * 57712 and up
14409          */
14410         if (!CHIP_IS_E1x(sc)) {
14411             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
14412         }
14413     }
14414
14415     /* get the nvram size */
14416     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
14417     sc->devinfo.flash_size =
14418         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
14419     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
14420
14421     /* get PCI capabilites */
14422     bxe_probe_pci_caps(sc);
14423
14424     bxe_set_power_state(sc, PCI_PM_D0);
14425
14426     /* get various configuration parameters from shmem */
14427     bxe_get_shmem_info(sc);
14428
14429     if (sc->devinfo.pcie_msix_cap_reg != 0) {
14430         val = pci_read_config(sc->dev,
14431                               (sc->devinfo.pcie_msix_cap_reg +
14432                                PCIR_MSIX_CTRL),
14433                               2);
14434         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
14435     } else {
14436         sc->igu_sb_cnt = 1;
14437     }
14438
14439     sc->igu_base_addr = BAR_IGU_INTMEM;
14440
14441     /* initialize IGU parameters */
14442     if (CHIP_IS_E1x(sc)) {
14443         sc->devinfo.int_block = INT_BLOCK_HC;
14444         sc->igu_dsb_id = DEF_SB_IGU_ID;
14445         sc->igu_base_sb = 0;
14446     } else {
14447         sc->devinfo.int_block = INT_BLOCK_IGU;
14448
14449         /* do not allow device reset during IGU info preocessing */
14450         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14451
14452         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
14453
14454         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14455             int tout = 5000;
14456
14457             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
14458
14459             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
14460             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
14461             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
14462
14463             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14464                 tout--;
14465                 DELAY(1000);
14466             }
14467
14468             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14469                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
14470                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14471                 return (-1);
14472             }
14473         }
14474
14475         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14476             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
14477             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
14478         } else {
14479             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
14480         }
14481
14482         rc = bxe_get_igu_cam_info(sc);
14483
14484         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14485
14486         if (rc) {
14487             return (rc);
14488         }
14489     }
14490
14491     /*
14492      * Get base FW non-default (fast path) status block ID. This value is
14493      * used to initialize the fw_sb_id saved on the fp/queue structure to
14494      * determine the id used by the FW.
14495      */
14496     if (CHIP_IS_E1x(sc)) {
14497         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
14498     } else {
14499         /*
14500          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
14501          * the same queue are indicated on the same IGU SB). So we prefer
14502          * FW and IGU SBs to be the same value.
14503          */
14504         sc->base_fw_ndsb = sc->igu_base_sb;
14505     }
14506
14507     BLOGD(sc, DBG_LOAD,
14508           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
14509           sc->igu_dsb_id, sc->igu_base_sb,
14510           sc->igu_sb_cnt, sc->base_fw_ndsb);
14511
14512     elink_phy_probe(&sc->link_params);
14513
14514     return (0);
14515 }
14516
14517 static void
14518 bxe_link_settings_supported(struct bxe_softc *sc,
14519                             uint32_t         switch_cfg)
14520 {
14521     uint32_t cfg_size = 0;
14522     uint32_t idx;
14523     uint8_t port = SC_PORT(sc);
14524
14525     /* aggregation of supported attributes of all external phys */
14526     sc->port.supported[0] = 0;
14527     sc->port.supported[1] = 0;
14528
14529     switch (sc->link_params.num_phys) {
14530     case 1:
14531         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
14532         cfg_size = 1;
14533         break;
14534     case 2:
14535         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
14536         cfg_size = 1;
14537         break;
14538     case 3:
14539         if (sc->link_params.multi_phy_config &
14540             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
14541             sc->port.supported[1] =
14542                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14543             sc->port.supported[0] =
14544                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14545         } else {
14546             sc->port.supported[0] =
14547                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14548             sc->port.supported[1] =
14549                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14550         }
14551         cfg_size = 2;
14552         break;
14553     }
14554
14555     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14556         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14557               SHMEM_RD(sc,
14558                        dev_info.port_hw_config[port].external_phy_config),
14559               SHMEM_RD(sc,
14560                        dev_info.port_hw_config[port].external_phy_config2));
14561         return;
14562     }
14563
14564     if (CHIP_IS_E3(sc))
14565         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14566     else {
14567         switch (switch_cfg) {
14568         case ELINK_SWITCH_CFG_1G:
14569             sc->port.phy_addr =
14570                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14571             break;
14572         case ELINK_SWITCH_CFG_10G:
14573             sc->port.phy_addr =
14574                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14575             break;
14576         default:
14577             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14578                   sc->port.link_config[0]);
14579             return;
14580         }
14581     }
14582
14583     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14584
14585     /* mask what we support according to speed_cap_mask per configuration */
14586     for (idx = 0; idx < cfg_size; idx++) {
14587         if (!(sc->link_params.speed_cap_mask[idx] &
14588               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14589             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14590         }
14591
14592         if (!(sc->link_params.speed_cap_mask[idx] &
14593               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14594             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14595         }
14596
14597         if (!(sc->link_params.speed_cap_mask[idx] &
14598               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14599             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14600         }
14601
14602         if (!(sc->link_params.speed_cap_mask[idx] &
14603               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14604             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14605         }
14606
14607         if (!(sc->link_params.speed_cap_mask[idx] &
14608               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14609             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14610         }
14611
14612         if (!(sc->link_params.speed_cap_mask[idx] &
14613               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14614             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14615         }
14616
14617         if (!(sc->link_params.speed_cap_mask[idx] &
14618               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14619             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14620         }
14621
14622         if (!(sc->link_params.speed_cap_mask[idx] &
14623               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14624             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14625         }
14626     }
14627
14628     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14629           sc->port.supported[0], sc->port.supported[1]);
14630 }
14631
14632 static void
14633 bxe_link_settings_requested(struct bxe_softc *sc)
14634 {
14635     uint32_t link_config;
14636     uint32_t idx;
14637     uint32_t cfg_size = 0;
14638
14639     sc->port.advertising[0] = 0;
14640     sc->port.advertising[1] = 0;
14641
14642     switch (sc->link_params.num_phys) {
14643     case 1:
14644     case 2:
14645         cfg_size = 1;
14646         break;
14647     case 3:
14648         cfg_size = 2;
14649         break;
14650     }
14651
14652     for (idx = 0; idx < cfg_size; idx++) {
14653         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14654         link_config = sc->port.link_config[idx];
14655
14656         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14657         case PORT_FEATURE_LINK_SPEED_AUTO:
14658             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14659                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14660                 sc->port.advertising[idx] |= sc->port.supported[idx];
14661                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14662                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14663                     sc->port.advertising[idx] |=
14664                         (ELINK_SUPPORTED_100baseT_Half |
14665                          ELINK_SUPPORTED_100baseT_Full);
14666             } else {
14667                 /* force 10G, no AN */
14668                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14669                 sc->port.advertising[idx] |=
14670                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14671                 continue;
14672             }
14673             break;
14674
14675         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14676             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14677                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14678                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14679                                               ADVERTISED_TP);
14680             } else {
14681                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14682                           "speed_cap_mask=0x%08x\n",
14683                       link_config, sc->link_params.speed_cap_mask[idx]);
14684                 return;
14685             }
14686             break;
14687
14688         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14689             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14690                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14691                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14692                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14693                                               ADVERTISED_TP);
14694             } else {
14695                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14696                           "speed_cap_mask=0x%08x\n",
14697                       link_config, sc->link_params.speed_cap_mask[idx]);
14698                 return;
14699             }
14700             break;
14701
14702         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14703             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14704                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14705                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14706                                               ADVERTISED_TP);
14707             } else {
14708                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14709                           "speed_cap_mask=0x%08x\n",
14710                       link_config, sc->link_params.speed_cap_mask[idx]);
14711                 return;
14712             }
14713             break;
14714
14715         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14716             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14717                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14718                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14719                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14720                                               ADVERTISED_TP);
14721             } else {
14722                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14723                           "speed_cap_mask=0x%08x\n",
14724                       link_config, sc->link_params.speed_cap_mask[idx]);
14725                 return;
14726             }
14727             break;
14728
14729         case PORT_FEATURE_LINK_SPEED_1G:
14730             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14731                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14732                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14733                                               ADVERTISED_TP);
14734             } else {
14735                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14736                           "speed_cap_mask=0x%08x\n",
14737                       link_config, sc->link_params.speed_cap_mask[idx]);
14738                 return;
14739             }
14740             break;
14741
14742         case PORT_FEATURE_LINK_SPEED_2_5G:
14743             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14744                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14745                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14746                                               ADVERTISED_TP);
14747             } else {
14748                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14749                           "speed_cap_mask=0x%08x\n",
14750                       link_config, sc->link_params.speed_cap_mask[idx]);
14751                 return;
14752             }
14753             break;
14754
14755         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14756             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14757                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14758                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14759                                               ADVERTISED_FIBRE);
14760             } else {
14761                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14762                           "speed_cap_mask=0x%08x\n",
14763                       link_config, sc->link_params.speed_cap_mask[idx]);
14764                 return;
14765             }
14766             break;
14767
14768         case PORT_FEATURE_LINK_SPEED_20G:
14769             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14770             break;
14771
14772         default:
14773             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14774                       "speed_cap_mask=0x%08x\n",
14775                   link_config, sc->link_params.speed_cap_mask[idx]);
14776             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14777             sc->port.advertising[idx] = sc->port.supported[idx];
14778             break;
14779         }
14780
14781         sc->link_params.req_flow_ctrl[idx] =
14782             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14783
14784         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14785             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14786                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14787             } else {
14788                 bxe_set_requested_fc(sc);
14789             }
14790         }
14791
14792         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14793                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14794               sc->link_params.req_line_speed[idx],
14795               sc->link_params.req_duplex[idx],
14796               sc->link_params.req_flow_ctrl[idx],
14797               sc->port.advertising[idx]);
14798     }
14799 }
14800
14801 static void
14802 bxe_get_phy_info(struct bxe_softc *sc)
14803 {
14804     uint8_t port = SC_PORT(sc);
14805     uint32_t config = sc->port.config;
14806     uint32_t eee_mode;
14807
14808     /* shmem data already read in bxe_get_shmem_info() */
14809
14810     BLOGD(sc, DBG_LOAD, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14811                         "link_config0=0x%08x\n",
14812                sc->link_params.lane_config,
14813                sc->link_params.speed_cap_mask[0],
14814                sc->port.link_config[0]);
14815
14816     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14817     bxe_link_settings_requested(sc);
14818
14819     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14820         sc->link_params.feature_config_flags |=
14821             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14822     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14823         sc->link_params.feature_config_flags &=
14824             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14825     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14826         sc->link_params.feature_config_flags |=
14827             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14828     }
14829
14830     /* configure link feature according to nvram value */
14831     eee_mode =
14832         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14833           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14834          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14835     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14836         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14837                                     ELINK_EEE_MODE_ENABLE_LPI |
14838                                     ELINK_EEE_MODE_OUTPUT_TIME);
14839     } else {
14840         sc->link_params.eee_mode = 0;
14841     }
14842
14843     /* get the media type */
14844     bxe_media_detect(sc);
14845 }
14846
14847 static void
14848 bxe_get_params(struct bxe_softc *sc)
14849 {
14850     /* get user tunable params */
14851     bxe_get_tunable_params(sc);
14852
14853     /* select the RX and TX ring sizes */
14854     sc->tx_ring_size = TX_BD_USABLE;
14855     sc->rx_ring_size = RX_BD_USABLE;
14856
14857     /* XXX disable WoL */
14858     sc->wol = 0;
14859 }
14860
14861 static void
14862 bxe_set_modes_bitmap(struct bxe_softc *sc)
14863 {
14864     uint32_t flags = 0;
14865
14866     if (CHIP_REV_IS_FPGA(sc)) {
14867         SET_FLAGS(flags, MODE_FPGA);
14868     } else if (CHIP_REV_IS_EMUL(sc)) {
14869         SET_FLAGS(flags, MODE_EMUL);
14870     } else {
14871         SET_FLAGS(flags, MODE_ASIC);
14872     }
14873
14874     if (CHIP_IS_MODE_4_PORT(sc)) {
14875         SET_FLAGS(flags, MODE_PORT4);
14876     } else {
14877         SET_FLAGS(flags, MODE_PORT2);
14878     }
14879
14880     if (CHIP_IS_E2(sc)) {
14881         SET_FLAGS(flags, MODE_E2);
14882     } else if (CHIP_IS_E3(sc)) {
14883         SET_FLAGS(flags, MODE_E3);
14884         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14885             SET_FLAGS(flags, MODE_E3_A0);
14886         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14887             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14888         }
14889     }
14890
14891     if (IS_MF(sc)) {
14892         SET_FLAGS(flags, MODE_MF);
14893         switch (sc->devinfo.mf_info.mf_mode) {
14894         case MULTI_FUNCTION_SD:
14895             SET_FLAGS(flags, MODE_MF_SD);
14896             break;
14897         case MULTI_FUNCTION_SI:
14898             SET_FLAGS(flags, MODE_MF_SI);
14899             break;
14900         case MULTI_FUNCTION_AFEX:
14901             SET_FLAGS(flags, MODE_MF_AFEX);
14902             break;
14903         }
14904     } else {
14905         SET_FLAGS(flags, MODE_SF);
14906     }
14907
14908 #if defined(__LITTLE_ENDIAN)
14909     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14910 #else /* __BIG_ENDIAN */
14911     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14912 #endif
14913
14914     INIT_MODE_FLAGS(sc) = flags;
14915 }
14916
14917 static int
14918 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14919 {
14920     struct bxe_fastpath *fp;
14921     bus_addr_t busaddr;
14922     int max_agg_queues;
14923     int max_segments;
14924     bus_size_t max_size;
14925     bus_size_t max_seg_size;
14926     char buf[32];
14927     int rc;
14928     int i, j;
14929
14930     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14931
14932     /* allocate the parent bus DMA tag */
14933     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
14934                             1,                        /* alignment */
14935                             0,                        /* boundary limit */
14936                             BUS_SPACE_MAXADDR,        /* restricted low */
14937                             BUS_SPACE_MAXADDR,        /* restricted hi */
14938                             NULL,                     /* addr filter() */
14939                             NULL,                     /* addr filter() arg */
14940                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
14941                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
14942                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
14943                             0,                        /* flags */
14944                             NULL,                     /* lock() */
14945                             NULL,                     /* lock() arg */
14946                             &sc->parent_dma_tag);     /* returned dma tag */
14947     if (rc != 0) {
14948         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
14949         return (1);
14950     }
14951
14952     /************************/
14953     /* DEFAULT STATUS BLOCK */
14954     /************************/
14955
14956     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
14957                       &sc->def_sb_dma, "default status block") != 0) {
14958         /* XXX */
14959         bus_dma_tag_destroy(sc->parent_dma_tag);
14960         return (1);
14961     }
14962
14963     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
14964
14965     /***************/
14966     /* EVENT QUEUE */
14967     /***************/
14968
14969     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
14970                       &sc->eq_dma, "event queue") != 0) {
14971         /* XXX */
14972         bxe_dma_free(sc, &sc->def_sb_dma);
14973         sc->def_sb = NULL;
14974         bus_dma_tag_destroy(sc->parent_dma_tag);
14975         return (1);
14976     }
14977
14978     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
14979
14980     /*************/
14981     /* SLOW PATH */
14982     /*************/
14983
14984     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
14985                       &sc->sp_dma, "slow path") != 0) {
14986         /* XXX */
14987         bxe_dma_free(sc, &sc->eq_dma);
14988         sc->eq = NULL;
14989         bxe_dma_free(sc, &sc->def_sb_dma);
14990         sc->def_sb = NULL;
14991         bus_dma_tag_destroy(sc->parent_dma_tag);
14992         return (1);
14993     }
14994
14995     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
14996
14997     /*******************/
14998     /* SLOW PATH QUEUE */
14999     /*******************/
15000
15001     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15002                       &sc->spq_dma, "slow path queue") != 0) {
15003         /* XXX */
15004         bxe_dma_free(sc, &sc->sp_dma);
15005         sc->sp = NULL;
15006         bxe_dma_free(sc, &sc->eq_dma);
15007         sc->eq = NULL;
15008         bxe_dma_free(sc, &sc->def_sb_dma);
15009         sc->def_sb = NULL;
15010         bus_dma_tag_destroy(sc->parent_dma_tag);
15011         return (1);
15012     }
15013
15014     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
15015
15016     /***************************/
15017     /* FW DECOMPRESSION BUFFER */
15018     /***************************/
15019
15020     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
15021                       "fw decompression buffer") != 0) {
15022         /* XXX */
15023         bxe_dma_free(sc, &sc->spq_dma);
15024         sc->spq = NULL;
15025         bxe_dma_free(sc, &sc->sp_dma);
15026         sc->sp = NULL;
15027         bxe_dma_free(sc, &sc->eq_dma);
15028         sc->eq = NULL;
15029         bxe_dma_free(sc, &sc->def_sb_dma);
15030         sc->def_sb = NULL;
15031         bus_dma_tag_destroy(sc->parent_dma_tag);
15032         return (1);
15033     }
15034
15035     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
15036
15037     if ((sc->gz_strm =
15038          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
15039         /* XXX */
15040         bxe_dma_free(sc, &sc->gz_buf_dma);
15041         sc->gz_buf = NULL;
15042         bxe_dma_free(sc, &sc->spq_dma);
15043         sc->spq = NULL;
15044         bxe_dma_free(sc, &sc->sp_dma);
15045         sc->sp = NULL;
15046         bxe_dma_free(sc, &sc->eq_dma);
15047         sc->eq = NULL;
15048         bxe_dma_free(sc, &sc->def_sb_dma);
15049         sc->def_sb = NULL;
15050         bus_dma_tag_destroy(sc->parent_dma_tag);
15051         return (1);
15052     }
15053
15054     /*************/
15055     /* FASTPATHS */
15056     /*************/
15057
15058     /* allocate DMA memory for each fastpath structure */
15059     for (i = 0; i < sc->num_queues; i++) {
15060         fp = &sc->fp[i];
15061         fp->sc    = sc;
15062         fp->index = i;
15063
15064         /*******************/
15065         /* FP STATUS BLOCK */
15066         /*******************/
15067
15068         snprintf(buf, sizeof(buf), "fp %d status block", i);
15069         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
15070                           &fp->sb_dma, buf) != 0) {
15071             /* XXX unwind and free previous fastpath allocations */
15072             BLOGE(sc, "Failed to alloc %s\n", buf);
15073             return (1);
15074         } else {
15075             if (CHIP_IS_E2E3(sc)) {
15076                 fp->status_block.e2_sb =
15077                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
15078             } else {
15079                 fp->status_block.e1x_sb =
15080                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
15081             }
15082         }
15083
15084         /******************/
15085         /* FP TX BD CHAIN */
15086         /******************/
15087
15088         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
15089         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
15090                           &fp->tx_dma, buf) != 0) {
15091             /* XXX unwind and free previous fastpath allocations */
15092             BLOGE(sc, "Failed to alloc %s\n", buf);
15093             return (1);
15094         } else {
15095             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
15096         }
15097
15098         /* link together the tx bd chain pages */
15099         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
15100             /* index into the tx bd chain array to last entry per page */
15101             struct eth_tx_next_bd *tx_next_bd =
15102                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
15103             /* point to the next page and wrap from last page */
15104             busaddr = (fp->tx_dma.paddr +
15105                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
15106             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
15107             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
15108         }
15109
15110         /******************/
15111         /* FP RX BD CHAIN */
15112         /******************/
15113
15114         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
15115         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
15116                           &fp->rx_dma, buf) != 0) {
15117             /* XXX unwind and free previous fastpath allocations */
15118             BLOGE(sc, "Failed to alloc %s\n", buf);
15119             return (1);
15120         } else {
15121             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
15122         }
15123
15124         /* link together the rx bd chain pages */
15125         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
15126             /* index into the rx bd chain array to last entry per page */
15127             struct eth_rx_bd *rx_bd =
15128                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
15129             /* point to the next page and wrap from last page */
15130             busaddr = (fp->rx_dma.paddr +
15131                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
15132             rx_bd->addr_hi = htole32(U64_HI(busaddr));
15133             rx_bd->addr_lo = htole32(U64_LO(busaddr));
15134         }
15135
15136         /*******************/
15137         /* FP RX RCQ CHAIN */
15138         /*******************/
15139
15140         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
15141         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
15142                           &fp->rcq_dma, buf) != 0) {
15143             /* XXX unwind and free previous fastpath allocations */
15144             BLOGE(sc, "Failed to alloc %s\n", buf);
15145             return (1);
15146         } else {
15147             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
15148         }
15149
15150         /* link together the rcq chain pages */
15151         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
15152             /* index into the rcq chain array to last entry per page */
15153             struct eth_rx_cqe_next_page *rx_cqe_next =
15154                 (struct eth_rx_cqe_next_page *)
15155                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
15156             /* point to the next page and wrap from last page */
15157             busaddr = (fp->rcq_dma.paddr +
15158                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
15159             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
15160             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
15161         }
15162
15163         /*******************/
15164         /* FP RX SGE CHAIN */
15165         /*******************/
15166
15167         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
15168         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
15169                           &fp->rx_sge_dma, buf) != 0) {
15170             /* XXX unwind and free previous fastpath allocations */
15171             BLOGE(sc, "Failed to alloc %s\n", buf);
15172             return (1);
15173         } else {
15174             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
15175         }
15176
15177         /* link together the sge chain pages */
15178         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
15179             /* index into the rcq chain array to last entry per page */
15180             struct eth_rx_sge *rx_sge =
15181                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
15182             /* point to the next page and wrap from last page */
15183             busaddr = (fp->rx_sge_dma.paddr +
15184                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
15185             rx_sge->addr_hi = htole32(U64_HI(busaddr));
15186             rx_sge->addr_lo = htole32(U64_LO(busaddr));
15187         }
15188
15189         /***********************/
15190         /* FP TX MBUF DMA MAPS */
15191         /***********************/
15192
15193         /* set required sizes before mapping to conserve resources */
15194         if (if_getcapenable(sc->ifp) & (IFCAP_TSO4 | IFCAP_TSO6)) {
15195             max_size     = BXE_TSO_MAX_SIZE;
15196             max_segments = BXE_TSO_MAX_SEGMENTS;
15197             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
15198         } else {
15199             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
15200             max_segments = BXE_MAX_SEGMENTS;
15201             max_seg_size = MCLBYTES;
15202         }
15203
15204         /* create a dma tag for the tx mbufs */
15205         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15206                                 1,                  /* alignment */
15207                                 0,                  /* boundary limit */
15208                                 BUS_SPACE_MAXADDR,  /* restricted low */
15209                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15210                                 NULL,               /* addr filter() */
15211                                 NULL,               /* addr filter() arg */
15212                                 max_size,           /* max map size */
15213                                 max_segments,       /* num discontinuous */
15214                                 max_seg_size,       /* max seg size */
15215                                 0,                  /* flags */
15216                                 NULL,               /* lock() */
15217                                 NULL,               /* lock() arg */
15218                                 &fp->tx_mbuf_tag);  /* returned dma tag */
15219         if (rc != 0) {
15220             /* XXX unwind and free previous fastpath allocations */
15221             BLOGE(sc, "Failed to create dma tag for "
15222                       "'fp %d tx mbufs' (%d)\n",
15223                   i, rc);
15224             return (1);
15225         }
15226
15227         /* create dma maps for each of the tx mbuf clusters */
15228         for (j = 0; j < TX_BD_TOTAL; j++) {
15229             if (bus_dmamap_create(fp->tx_mbuf_tag,
15230                                   BUS_DMA_NOWAIT,
15231                                   &fp->tx_mbuf_chain[j].m_map)) {
15232                 /* XXX unwind and free previous fastpath allocations */
15233                 BLOGE(sc, "Failed to create dma map for "
15234                           "'fp %d tx mbuf %d' (%d)\n",
15235                       i, j, rc);
15236                 return (1);
15237             }
15238         }
15239
15240         /***********************/
15241         /* FP RX MBUF DMA MAPS */
15242         /***********************/
15243
15244         /* create a dma tag for the rx mbufs */
15245         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15246                                 1,                  /* alignment */
15247                                 0,                  /* boundary limit */
15248                                 BUS_SPACE_MAXADDR,  /* restricted low */
15249                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15250                                 NULL,               /* addr filter() */
15251                                 NULL,               /* addr filter() arg */
15252                                 MJUM9BYTES,         /* max map size */
15253                                 1,                  /* num discontinuous */
15254                                 MJUM9BYTES,         /* max seg size */
15255                                 0,                  /* flags */
15256                                 NULL,               /* lock() */
15257                                 NULL,               /* lock() arg */
15258                                 &fp->rx_mbuf_tag);  /* returned dma tag */
15259         if (rc != 0) {
15260             /* XXX unwind and free previous fastpath allocations */
15261             BLOGE(sc, "Failed to create dma tag for "
15262                       "'fp %d rx mbufs' (%d)\n",
15263                   i, rc);
15264             return (1);
15265         }
15266
15267         /* create dma maps for each of the rx mbuf clusters */
15268         for (j = 0; j < RX_BD_TOTAL; j++) {
15269             if (bus_dmamap_create(fp->rx_mbuf_tag,
15270                                   BUS_DMA_NOWAIT,
15271                                   &fp->rx_mbuf_chain[j].m_map)) {
15272                 /* XXX unwind and free previous fastpath allocations */
15273                 BLOGE(sc, "Failed to create dma map for "
15274                           "'fp %d rx mbuf %d' (%d)\n",
15275                       i, j, rc);
15276                 return (1);
15277             }
15278         }
15279
15280         /* create dma map for the spare rx mbuf cluster */
15281         if (bus_dmamap_create(fp->rx_mbuf_tag,
15282                               BUS_DMA_NOWAIT,
15283                               &fp->rx_mbuf_spare_map)) {
15284             /* XXX unwind and free previous fastpath allocations */
15285             BLOGE(sc, "Failed to create dma map for "
15286                       "'fp %d spare rx mbuf' (%d)\n",
15287                   i, rc);
15288             return (1);
15289         }
15290
15291         /***************************/
15292         /* FP RX SGE MBUF DMA MAPS */
15293         /***************************/
15294
15295         /* create a dma tag for the rx sge mbufs */
15296         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15297                                 1,                  /* alignment */
15298                                 0,                  /* boundary limit */
15299                                 BUS_SPACE_MAXADDR,  /* restricted low */
15300                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15301                                 NULL,               /* addr filter() */
15302                                 NULL,               /* addr filter() arg */
15303                                 BCM_PAGE_SIZE,      /* max map size */
15304                                 1,                  /* num discontinuous */
15305                                 BCM_PAGE_SIZE,      /* max seg size */
15306                                 0,                  /* flags */
15307                                 NULL,               /* lock() */
15308                                 NULL,               /* lock() arg */
15309                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
15310         if (rc != 0) {
15311             /* XXX unwind and free previous fastpath allocations */
15312             BLOGE(sc, "Failed to create dma tag for "
15313                       "'fp %d rx sge mbufs' (%d)\n",
15314                   i, rc);
15315             return (1);
15316         }
15317
15318         /* create dma maps for the rx sge mbuf clusters */
15319         for (j = 0; j < RX_SGE_TOTAL; j++) {
15320             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15321                                   BUS_DMA_NOWAIT,
15322                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
15323                 /* XXX unwind and free previous fastpath allocations */
15324                 BLOGE(sc, "Failed to create dma map for "
15325                           "'fp %d rx sge mbuf %d' (%d)\n",
15326                       i, j, rc);
15327                 return (1);
15328             }
15329         }
15330
15331         /* create dma map for the spare rx sge mbuf cluster */
15332         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15333                               BUS_DMA_NOWAIT,
15334                               &fp->rx_sge_mbuf_spare_map)) {
15335             /* XXX unwind and free previous fastpath allocations */
15336             BLOGE(sc, "Failed to create dma map for "
15337                       "'fp %d spare rx sge mbuf' (%d)\n",
15338                   i, rc);
15339             return (1);
15340         }
15341
15342         /***************************/
15343         /* FP RX TPA MBUF DMA MAPS */
15344         /***************************/
15345
15346         /* create dma maps for the rx tpa mbuf clusters */
15347         max_agg_queues = MAX_AGG_QS(sc);
15348
15349         for (j = 0; j < max_agg_queues; j++) {
15350             if (bus_dmamap_create(fp->rx_mbuf_tag,
15351                                   BUS_DMA_NOWAIT,
15352                                   &fp->rx_tpa_info[j].bd.m_map)) {
15353                 /* XXX unwind and free previous fastpath allocations */
15354                 BLOGE(sc, "Failed to create dma map for "
15355                           "'fp %d rx tpa mbuf %d' (%d)\n",
15356                       i, j, rc);
15357                 return (1);
15358             }
15359         }
15360
15361         /* create dma map for the spare rx tpa mbuf cluster */
15362         if (bus_dmamap_create(fp->rx_mbuf_tag,
15363                               BUS_DMA_NOWAIT,
15364                               &fp->rx_tpa_info_mbuf_spare_map)) {
15365             /* XXX unwind and free previous fastpath allocations */
15366             BLOGE(sc, "Failed to create dma map for "
15367                       "'fp %d spare rx tpa mbuf' (%d)\n",
15368                   i, rc);
15369             return (1);
15370         }
15371
15372         bxe_init_sge_ring_bit_mask(fp);
15373     }
15374
15375     return (0);
15376 }
15377
15378 static void
15379 bxe_free_hsi_mem(struct bxe_softc *sc)
15380 {
15381     struct bxe_fastpath *fp;
15382     int max_agg_queues;
15383     int i, j;
15384
15385     if (sc->parent_dma_tag == NULL) {
15386         return; /* assume nothing was allocated */
15387     }
15388
15389     for (i = 0; i < sc->num_queues; i++) {
15390         fp = &sc->fp[i];
15391
15392         /*******************/
15393         /* FP STATUS BLOCK */
15394         /*******************/
15395
15396         bxe_dma_free(sc, &fp->sb_dma);
15397         memset(&fp->status_block, 0, sizeof(fp->status_block));
15398
15399         /******************/
15400         /* FP TX BD CHAIN */
15401         /******************/
15402
15403         bxe_dma_free(sc, &fp->tx_dma);
15404         fp->tx_chain = NULL;
15405
15406         /******************/
15407         /* FP RX BD CHAIN */
15408         /******************/
15409
15410         bxe_dma_free(sc, &fp->rx_dma);
15411         fp->rx_chain = NULL;
15412
15413         /*******************/
15414         /* FP RX RCQ CHAIN */
15415         /*******************/
15416
15417         bxe_dma_free(sc, &fp->rcq_dma);
15418         fp->rcq_chain = NULL;
15419
15420         /*******************/
15421         /* FP RX SGE CHAIN */
15422         /*******************/
15423
15424         bxe_dma_free(sc, &fp->rx_sge_dma);
15425         fp->rx_sge_chain = NULL;
15426
15427         /***********************/
15428         /* FP TX MBUF DMA MAPS */
15429         /***********************/
15430
15431         if (fp->tx_mbuf_tag != NULL) {
15432             for (j = 0; j < TX_BD_TOTAL; j++) {
15433                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
15434                     bus_dmamap_unload(fp->tx_mbuf_tag,
15435                                       fp->tx_mbuf_chain[j].m_map);
15436                     bus_dmamap_destroy(fp->tx_mbuf_tag,
15437                                        fp->tx_mbuf_chain[j].m_map);
15438                 }
15439             }
15440
15441             bus_dma_tag_destroy(fp->tx_mbuf_tag);
15442             fp->tx_mbuf_tag = NULL;
15443         }
15444
15445         /***********************/
15446         /* FP RX MBUF DMA MAPS */
15447         /***********************/
15448
15449         if (fp->rx_mbuf_tag != NULL) {
15450             for (j = 0; j < RX_BD_TOTAL; j++) {
15451                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
15452                     bus_dmamap_unload(fp->rx_mbuf_tag,
15453                                       fp->rx_mbuf_chain[j].m_map);
15454                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15455                                        fp->rx_mbuf_chain[j].m_map);
15456                 }
15457             }
15458
15459             if (fp->rx_mbuf_spare_map != NULL) {
15460                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15461                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15462             }
15463
15464             /***************************/
15465             /* FP RX TPA MBUF DMA MAPS */
15466             /***************************/
15467
15468             max_agg_queues = MAX_AGG_QS(sc);
15469
15470             for (j = 0; j < max_agg_queues; j++) {
15471                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
15472                     bus_dmamap_unload(fp->rx_mbuf_tag,
15473                                       fp->rx_tpa_info[j].bd.m_map);
15474                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15475                                        fp->rx_tpa_info[j].bd.m_map);
15476                 }
15477             }
15478
15479             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
15480                 bus_dmamap_unload(fp->rx_mbuf_tag,
15481                                   fp->rx_tpa_info_mbuf_spare_map);
15482                 bus_dmamap_destroy(fp->rx_mbuf_tag,
15483                                    fp->rx_tpa_info_mbuf_spare_map);
15484             }
15485
15486             bus_dma_tag_destroy(fp->rx_mbuf_tag);
15487             fp->rx_mbuf_tag = NULL;
15488         }
15489
15490         /***************************/
15491         /* FP RX SGE MBUF DMA MAPS */
15492         /***************************/
15493
15494         if (fp->rx_sge_mbuf_tag != NULL) {
15495             for (j = 0; j < RX_SGE_TOTAL; j++) {
15496                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
15497                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15498                                       fp->rx_sge_mbuf_chain[j].m_map);
15499                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15500                                        fp->rx_sge_mbuf_chain[j].m_map);
15501                 }
15502             }
15503
15504             if (fp->rx_sge_mbuf_spare_map != NULL) {
15505                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15506                                   fp->rx_sge_mbuf_spare_map);
15507                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15508                                    fp->rx_sge_mbuf_spare_map);
15509             }
15510
15511             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
15512             fp->rx_sge_mbuf_tag = NULL;
15513         }
15514     }
15515
15516     /***************************/
15517     /* FW DECOMPRESSION BUFFER */
15518     /***************************/
15519
15520     bxe_dma_free(sc, &sc->gz_buf_dma);
15521     sc->gz_buf = NULL;
15522     free(sc->gz_strm, M_DEVBUF);
15523     sc->gz_strm = NULL;
15524
15525     /*******************/
15526     /* SLOW PATH QUEUE */
15527     /*******************/
15528
15529     bxe_dma_free(sc, &sc->spq_dma);
15530     sc->spq = NULL;
15531
15532     /*************/
15533     /* SLOW PATH */
15534     /*************/
15535
15536     bxe_dma_free(sc, &sc->sp_dma);
15537     sc->sp = NULL;
15538
15539     /***************/
15540     /* EVENT QUEUE */
15541     /***************/
15542
15543     bxe_dma_free(sc, &sc->eq_dma);
15544     sc->eq = NULL;
15545
15546     /************************/
15547     /* DEFAULT STATUS BLOCK */
15548     /************************/
15549
15550     bxe_dma_free(sc, &sc->def_sb_dma);
15551     sc->def_sb = NULL;
15552
15553     bus_dma_tag_destroy(sc->parent_dma_tag);
15554     sc->parent_dma_tag = NULL;
15555 }
15556
15557 /*
15558  * Previous driver DMAE transaction may have occurred when pre-boot stage
15559  * ended and boot began. This would invalidate the addresses of the
15560  * transaction, resulting in was-error bit set in the PCI causing all
15561  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15562  * the interrupt which detected this from the pglueb and the was-done bit
15563  */
15564 static void
15565 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15566 {
15567     uint32_t val;
15568
15569     if (!CHIP_IS_E1x(sc)) {
15570         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15571         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15572             BLOGD(sc, DBG_LOAD,
15573                   "Clearing 'was-error' bit that was set in pglueb");
15574             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15575         }
15576     }
15577 }
15578
15579 static int
15580 bxe_prev_mcp_done(struct bxe_softc *sc)
15581 {
15582     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15583                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15584     if (!rc) {
15585         BLOGE(sc, "MCP response failure, aborting\n");
15586         return (-1);
15587     }
15588
15589     return (0);
15590 }
15591
15592 static struct bxe_prev_list_node *
15593 bxe_prev_path_get_entry(struct bxe_softc *sc)
15594 {
15595     struct bxe_prev_list_node *tmp;
15596
15597     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15598         if ((sc->pcie_bus == tmp->bus) &&
15599             (sc->pcie_device == tmp->slot) &&
15600             (SC_PATH(sc) == tmp->path)) {
15601             return (tmp);
15602         }
15603     }
15604
15605     return (NULL);
15606 }
15607
15608 static uint8_t
15609 bxe_prev_is_path_marked(struct bxe_softc *sc)
15610 {
15611     struct bxe_prev_list_node *tmp;
15612     int rc = FALSE;
15613
15614     mtx_lock(&bxe_prev_mtx);
15615
15616     tmp = bxe_prev_path_get_entry(sc);
15617     if (tmp) {
15618         if (tmp->aer) {
15619             BLOGD(sc, DBG_LOAD,
15620                   "Path %d/%d/%d was marked by AER\n",
15621                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15622         } else {
15623             rc = TRUE;
15624             BLOGD(sc, DBG_LOAD,
15625                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15626                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15627         }
15628     }
15629
15630     mtx_unlock(&bxe_prev_mtx);
15631
15632     return (rc);
15633 }
15634
15635 static int
15636 bxe_prev_mark_path(struct bxe_softc *sc,
15637                    uint8_t          after_undi)
15638 {
15639     struct bxe_prev_list_node *tmp;
15640
15641     mtx_lock(&bxe_prev_mtx);
15642
15643     /* Check whether the entry for this path already exists */
15644     tmp = bxe_prev_path_get_entry(sc);
15645     if (tmp) {
15646         if (!tmp->aer) {
15647             BLOGD(sc, DBG_LOAD,
15648                   "Re-marking AER in path %d/%d/%d\n",
15649                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15650         } else {
15651             BLOGD(sc, DBG_LOAD,
15652                   "Removing AER indication from path %d/%d/%d\n",
15653                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15654             tmp->aer = 0;
15655         }
15656
15657         mtx_unlock(&bxe_prev_mtx);
15658         return (0);
15659     }
15660
15661     mtx_unlock(&bxe_prev_mtx);
15662
15663     /* Create an entry for this path and add it */
15664     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15665                  (M_NOWAIT | M_ZERO));
15666     if (!tmp) {
15667         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15668         return (-1);
15669     }
15670
15671     tmp->bus  = sc->pcie_bus;
15672     tmp->slot = sc->pcie_device;
15673     tmp->path = SC_PATH(sc);
15674     tmp->aer  = 0;
15675     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15676
15677     mtx_lock(&bxe_prev_mtx);
15678
15679     BLOGD(sc, DBG_LOAD,
15680           "Marked path %d/%d/%d - finished previous unload\n",
15681           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15682     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15683
15684     mtx_unlock(&bxe_prev_mtx);
15685
15686     return (0);
15687 }
15688
15689 static int
15690 bxe_do_flr(struct bxe_softc *sc)
15691 {
15692     int i;
15693
15694     /* only E2 and onwards support FLR */
15695     if (CHIP_IS_E1x(sc)) {
15696         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15697         return (-1);
15698     }
15699
15700     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15701     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15702         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15703               sc->devinfo.bc_ver);
15704         return (-1);
15705     }
15706
15707     /* Wait for Transaction Pending bit clean */
15708     for (i = 0; i < 4; i++) {
15709         if (i) {
15710             DELAY(((1 << (i - 1)) * 100) * 1000);
15711         }
15712
15713         if (!bxe_is_pcie_pending(sc)) {
15714             goto clear;
15715         }
15716     }
15717
15718     BLOGE(sc, "PCIE transaction is not cleared, "
15719               "proceeding with reset anyway\n");
15720
15721 clear:
15722
15723     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15724     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15725
15726     return (0);
15727 }
15728
15729 struct bxe_mac_vals {
15730     uint32_t xmac_addr;
15731     uint32_t xmac_val;
15732     uint32_t emac_addr;
15733     uint32_t emac_val;
15734     uint32_t umac_addr;
15735     uint32_t umac_val;
15736     uint32_t bmac_addr;
15737     uint32_t bmac_val[2];
15738 };
15739
15740 static void
15741 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15742                           struct bxe_mac_vals *vals)
15743 {
15744     uint32_t val, base_addr, offset, mask, reset_reg;
15745     uint8_t mac_stopped = FALSE;
15746     uint8_t port = SC_PORT(sc);
15747     uint32_t wb_data[2];
15748
15749     /* reset addresses as they also mark which values were changed */
15750     vals->bmac_addr = 0;
15751     vals->umac_addr = 0;
15752     vals->xmac_addr = 0;
15753     vals->emac_addr = 0;
15754
15755     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15756
15757     if (!CHIP_IS_E3(sc)) {
15758         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15759         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15760         if ((mask & reset_reg) && val) {
15761             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15762             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15763                                     : NIG_REG_INGRESS_BMAC0_MEM;
15764             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15765                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15766
15767             /*
15768              * use rd/wr since we cannot use dmae. This is safe
15769              * since MCP won't access the bus due to the request
15770              * to unload, and no function on the path can be
15771              * loaded at this time.
15772              */
15773             wb_data[0] = REG_RD(sc, base_addr + offset);
15774             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15775             vals->bmac_addr = base_addr + offset;
15776             vals->bmac_val[0] = wb_data[0];
15777             vals->bmac_val[1] = wb_data[1];
15778             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15779             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15780             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15781         }
15782
15783         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15784         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15785         vals->emac_val = REG_RD(sc, vals->emac_addr);
15786         REG_WR(sc, vals->emac_addr, 0);
15787         mac_stopped = TRUE;
15788     } else {
15789         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15790             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15791             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15792             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15793             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15794             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15795             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15796             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15797             REG_WR(sc, vals->xmac_addr, 0);
15798             mac_stopped = TRUE;
15799         }
15800
15801         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15802         if (mask & reset_reg) {
15803             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15804             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15805             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15806             vals->umac_val = REG_RD(sc, vals->umac_addr);
15807             REG_WR(sc, vals->umac_addr, 0);
15808             mac_stopped = TRUE;
15809         }
15810     }
15811
15812     if (mac_stopped) {
15813         DELAY(20000);
15814     }
15815 }
15816
15817 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15818 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15819 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15820 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15821
15822 static void
15823 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15824                          uint8_t          port,
15825                          uint8_t          inc)
15826 {
15827     uint16_t rcq, bd;
15828     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15829
15830     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15831     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15832
15833     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15834     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15835
15836     BLOGD(sc, DBG_LOAD,
15837           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15838           port, bd, rcq);
15839 }
15840
15841 static int
15842 bxe_prev_unload_common(struct bxe_softc *sc)
15843 {
15844     uint32_t reset_reg, tmp_reg = 0, rc;
15845     uint8_t prev_undi = FALSE;
15846     struct bxe_mac_vals mac_vals;
15847     uint32_t timer_count = 1000;
15848     uint32_t prev_brb;
15849
15850     /*
15851      * It is possible a previous function received 'common' answer,
15852      * but hasn't loaded yet, therefore creating a scenario of
15853      * multiple functions receiving 'common' on the same path.
15854      */
15855     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15856
15857     memset(&mac_vals, 0, sizeof(mac_vals));
15858
15859     if (bxe_prev_is_path_marked(sc)) {
15860         return (bxe_prev_mcp_done(sc));
15861     }
15862
15863     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15864
15865     /* Reset should be performed after BRB is emptied */
15866     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15867         /* Close the MAC Rx to prevent BRB from filling up */
15868         bxe_prev_unload_close_mac(sc, &mac_vals);
15869
15870         /* close LLH filters towards the BRB */
15871         elink_set_rx_filter(&sc->link_params, 0);
15872
15873         /*
15874          * Check if the UNDI driver was previously loaded.
15875          * UNDI driver initializes CID offset for normal bell to 0x7
15876          */
15877         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15878             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15879             if (tmp_reg == 0x7) {
15880                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15881                 prev_undi = TRUE;
15882                 /* clear the UNDI indication */
15883                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15884                 /* clear possible idle check errors */
15885                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15886             }
15887         }
15888
15889         /* wait until BRB is empty */
15890         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15891         while (timer_count) {
15892             prev_brb = tmp_reg;
15893
15894             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15895             if (!tmp_reg) {
15896                 break;
15897             }
15898
15899             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15900
15901             /* reset timer as long as BRB actually gets emptied */
15902             if (prev_brb > tmp_reg) {
15903                 timer_count = 1000;
15904             } else {
15905                 timer_count--;
15906             }
15907
15908             /* If UNDI resides in memory, manually increment it */
15909             if (prev_undi) {
15910                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15911             }
15912
15913             DELAY(10);
15914         }
15915
15916         if (!timer_count) {
15917             BLOGE(sc, "Failed to empty BRB\n");
15918         }
15919     }
15920
15921     /* No packets are in the pipeline, path is ready for reset */
15922     bxe_reset_common(sc);
15923
15924     if (mac_vals.xmac_addr) {
15925         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15926     }
15927     if (mac_vals.umac_addr) {
15928         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15929     }
15930     if (mac_vals.emac_addr) {
15931         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15932     }
15933     if (mac_vals.bmac_addr) {
15934         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
15935         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
15936     }
15937
15938     rc = bxe_prev_mark_path(sc, prev_undi);
15939     if (rc) {
15940         bxe_prev_mcp_done(sc);
15941         return (rc);
15942     }
15943
15944     return (bxe_prev_mcp_done(sc));
15945 }
15946
15947 static int
15948 bxe_prev_unload_uncommon(struct bxe_softc *sc)
15949 {
15950     int rc;
15951
15952     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
15953
15954     /* Test if previous unload process was already finished for this path */
15955     if (bxe_prev_is_path_marked(sc)) {
15956         return (bxe_prev_mcp_done(sc));
15957     }
15958
15959     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
15960
15961     /*
15962      * If function has FLR capabilities, and existing FW version matches
15963      * the one required, then FLR will be sufficient to clean any residue
15964      * left by previous driver
15965      */
15966     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
15967     if (!rc) {
15968         /* fw version is good */
15969         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
15970         rc = bxe_do_flr(sc);
15971     }
15972
15973     if (!rc) {
15974         /* FLR was performed */
15975         BLOGD(sc, DBG_LOAD, "FLR successful\n");
15976         return (0);
15977     }
15978
15979     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
15980
15981     /* Close the MCP request, return failure*/
15982     rc = bxe_prev_mcp_done(sc);
15983     if (!rc) {
15984         rc = BXE_PREV_WAIT_NEEDED;
15985     }
15986
15987     return (rc);
15988 }
15989
15990 static int
15991 bxe_prev_unload(struct bxe_softc *sc)
15992 {
15993     int time_counter = 10;
15994     uint32_t fw, hw_lock_reg, hw_lock_val;
15995     uint32_t rc = 0;
15996
15997     /*
15998      * Clear HW from errors which may have resulted from an interrupted
15999      * DMAE transaction.
16000      */
16001     bxe_prev_interrupted_dmae(sc);
16002
16003     /* Release previously held locks */
16004     hw_lock_reg =
16005         (SC_FUNC(sc) <= 5) ?
16006             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
16007             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
16008
16009     hw_lock_val = (REG_RD(sc, hw_lock_reg));
16010     if (hw_lock_val) {
16011         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
16012             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
16013             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
16014                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
16015         }
16016         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
16017         REG_WR(sc, hw_lock_reg, 0xffffffff);
16018     } else {
16019         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
16020     }
16021
16022     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
16023         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
16024         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
16025     }
16026
16027     do {
16028         /* Lock MCP using an unload request */
16029         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
16030         if (!fw) {
16031             BLOGE(sc, "MCP response failure, aborting\n");
16032             rc = -1;
16033             break;
16034         }
16035
16036         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
16037             rc = bxe_prev_unload_common(sc);
16038             break;
16039         }
16040
16041         /* non-common reply from MCP night require looping */
16042         rc = bxe_prev_unload_uncommon(sc);
16043         if (rc != BXE_PREV_WAIT_NEEDED) {
16044             break;
16045         }
16046
16047         DELAY(20000);
16048     } while (--time_counter);
16049
16050     if (!time_counter || rc) {
16051         BLOGE(sc, "Failed to unload previous driver!\n");
16052         rc = -1;
16053     }
16054
16055     return (rc);
16056 }
16057
16058 void
16059 bxe_dcbx_set_state(struct bxe_softc *sc,
16060                    uint8_t          dcb_on,
16061                    uint32_t         dcbx_enabled)
16062 {
16063     if (!CHIP_IS_E1x(sc)) {
16064         sc->dcb_state = dcb_on;
16065         sc->dcbx_enabled = dcbx_enabled;
16066     } else {
16067         sc->dcb_state = FALSE;
16068         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
16069     }
16070     BLOGD(sc, DBG_LOAD,
16071           "DCB state [%s:%s]\n",
16072           dcb_on ? "ON" : "OFF",
16073           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
16074           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
16075           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
16076           "on-chip with negotiation" : "invalid");
16077 }
16078
16079 /* must be called after sriov-enable */
16080 static int
16081 bxe_set_qm_cid_count(struct bxe_softc *sc)
16082 {
16083     int cid_count = BXE_L2_MAX_CID(sc);
16084
16085     if (IS_SRIOV(sc)) {
16086         cid_count += BXE_VF_CIDS;
16087     }
16088
16089     if (CNIC_SUPPORT(sc)) {
16090         cid_count += CNIC_CID_MAX;
16091     }
16092
16093     return (roundup(cid_count, QM_CID_ROUND));
16094 }
16095
16096 static void
16097 bxe_init_multi_cos(struct bxe_softc *sc)
16098 {
16099     int pri, cos;
16100
16101     uint32_t pri_map = 0; /* XXX change to user config */
16102
16103     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
16104         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
16105         if (cos < sc->max_cos) {
16106             sc->prio_to_cos[pri] = cos;
16107         } else {
16108             BLOGW(sc, "Invalid COS %d for priority %d "
16109                       "(max COS is %d), setting to 0\n",
16110                   cos, pri, (sc->max_cos - 1));
16111             sc->prio_to_cos[pri] = 0;
16112         }
16113     }
16114 }
16115
16116 static int
16117 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
16118 {
16119     struct bxe_softc *sc;
16120     int error, result;
16121
16122     result = 0;
16123     error = sysctl_handle_int(oidp, &result, 0, req);
16124
16125     if (error || !req->newptr) {
16126         return (error);
16127     }
16128
16129     if (result == 1) {
16130         sc = (struct bxe_softc *)arg1;
16131         BLOGI(sc, "... dumping driver state ...\n");
16132         /* XXX */
16133     }
16134
16135     return (error);
16136 }
16137
16138 static int
16139 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
16140 {
16141     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16142     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
16143     uint32_t *offset;
16144     uint64_t value = 0;
16145     int index = (int)arg2;
16146
16147     if (index >= BXE_NUM_ETH_STATS) {
16148         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
16149         return (-1);
16150     }
16151
16152     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
16153
16154     switch (bxe_eth_stats_arr[index].size) {
16155     case 4:
16156         value = (uint64_t)*offset;
16157         break;
16158     case 8:
16159         value = HILO_U64(*offset, *(offset + 1));
16160         break;
16161     default:
16162         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
16163               index, bxe_eth_stats_arr[index].size);
16164         return (-1);
16165     }
16166
16167     return (sysctl_handle_64(oidp, &value, 0, req));
16168 }
16169
16170 static int
16171 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
16172 {
16173     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16174     uint32_t *eth_stats;
16175     uint32_t *offset;
16176     uint64_t value = 0;
16177     uint32_t q_stat = (uint32_t)arg2;
16178     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
16179     uint32_t index = (q_stat & 0xffff);
16180
16181     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
16182
16183     if (index >= BXE_NUM_ETH_Q_STATS) {
16184         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
16185         return (-1);
16186     }
16187
16188     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
16189
16190     switch (bxe_eth_q_stats_arr[index].size) {
16191     case 4:
16192         value = (uint64_t)*offset;
16193         break;
16194     case 8:
16195         value = HILO_U64(*offset, *(offset + 1));
16196         break;
16197     default:
16198         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
16199               index, bxe_eth_q_stats_arr[index].size);
16200         return (-1);
16201     }
16202
16203     return (sysctl_handle_64(oidp, &value, 0, req));
16204 }
16205
16206 static void
16207 bxe_add_sysctls(struct bxe_softc *sc)
16208 {
16209     struct sysctl_ctx_list *ctx;
16210     struct sysctl_oid_list *children;
16211     struct sysctl_oid *queue_top, *queue;
16212     struct sysctl_oid_list *queue_top_children, *queue_children;
16213     char queue_num_buf[32];
16214     uint32_t q_stat;
16215     int i, j;
16216
16217     ctx = device_get_sysctl_ctx(sc->dev);
16218     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
16219
16220     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
16221                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
16222                       "version");
16223
16224     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
16225                       CTLFLAG_RD, sc->devinfo.bc_ver_str, 0,
16226                       "bootcode version");
16227
16228     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
16229              BCM_5710_FW_MAJOR_VERSION,
16230              BCM_5710_FW_MINOR_VERSION,
16231              BCM_5710_FW_REVISION_VERSION,
16232              BCM_5710_FW_ENGINEERING_VERSION);
16233     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
16234                       CTLFLAG_RD, sc->fw_ver_str, 0,
16235                       "firmware version");
16236
16237     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
16238         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
16239          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
16240          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
16241          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
16242                                                                 "Unknown"));
16243     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
16244                       CTLFLAG_RD, sc->mf_mode_str, 0,
16245                       "multifunction mode");
16246
16247     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
16248                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
16249                     "multifunction vnics per port");
16250
16251     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
16252                       CTLFLAG_RD, sc->mac_addr_str, 0,
16253                       "mac address");
16254
16255     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
16256         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
16257          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
16258          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
16259                                               "???GT/s"),
16260         sc->devinfo.pcie_link_width);
16261     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
16262                       CTLFLAG_RD, sc->pci_link_str, 0,
16263                       "pci link status");
16264
16265     sc->debug = bxe_debug;
16266     SYSCTL_ADD_ULONG(ctx, children, OID_AUTO, "debug",
16267                     CTLFLAG_RW, &sc->debug,
16268                     "debug logging mode");
16269
16270     sc->rx_budget = bxe_rx_budget;
16271     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
16272                     CTLFLAG_RW, &sc->rx_budget, 0,
16273                     "rx processing budget");
16274
16275     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
16276                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
16277                     bxe_sysctl_state, "IU", "dump driver state");
16278
16279     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
16280         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
16281                         bxe_eth_stats_arr[i].string,
16282                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
16283                         bxe_sysctl_eth_stat, "LU",
16284                         bxe_eth_stats_arr[i].string);
16285     }
16286
16287     /* add a new parent node for all queues "dev.bxe.#.queue" */
16288     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
16289                                 CTLFLAG_RD, NULL, "queue");
16290     queue_top_children = SYSCTL_CHILDREN(queue_top);
16291
16292     for (i = 0; i < sc->num_queues; i++) {
16293         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
16294         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
16295         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
16296                                 queue_num_buf, CTLFLAG_RD, NULL,
16297                                 "single queue");
16298         queue_children = SYSCTL_CHILDREN(queue);
16299
16300         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
16301             q_stat = ((i << 16) | j);
16302             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
16303                             bxe_eth_q_stats_arr[j].string,
16304                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
16305                             bxe_sysctl_eth_q_stat, "LU",
16306                             bxe_eth_q_stats_arr[j].string);
16307         }
16308     }
16309 }
16310
16311 /*
16312  * Device attach function.
16313  *
16314  * Allocates device resources, performs secondary chip identification, and
16315  * initializes driver instance variables. This function is called from driver
16316  * load after a successful probe.
16317  *
16318  * Returns:
16319  *   0 = Success, >0 = Failure
16320  */
16321 static int
16322 bxe_attach(device_t dev)
16323 {
16324     struct bxe_softc *sc;
16325
16326     sc = device_get_softc(dev);
16327
16328     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
16329
16330     sc->state = BXE_STATE_CLOSED;
16331
16332     sc->dev  = dev;
16333     sc->unit = device_get_unit(dev);
16334
16335     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
16336
16337     sc->pcie_bus    = pci_get_bus(dev);
16338     sc->pcie_device = pci_get_slot(dev);
16339     sc->pcie_func   = pci_get_function(dev);
16340
16341     /* enable bus master capability */
16342     pci_enable_busmaster(dev);
16343
16344     /* get the BARs */
16345     if (bxe_allocate_bars(sc) != 0) {
16346         return (ENXIO);
16347     }
16348
16349     /* initialize the mutexes */
16350     bxe_init_mutexes(sc);
16351
16352     /* prepare the periodic callout */
16353     callout_init(&sc->periodic_callout, 0);
16354
16355     /* prepare the chip taskqueue */
16356     sc->chip_tq_flags = CHIP_TQ_NONE;
16357     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16358              "bxe%d_chip_tq", sc->unit);
16359     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16360     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16361                                    taskqueue_thread_enqueue,
16362                                    &sc->chip_tq);
16363     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16364                             "%s", sc->chip_tq_name);
16365
16366     /* get device info and set params */
16367     if (bxe_get_device_info(sc) != 0) {
16368         BLOGE(sc, "getting device info\n");
16369         bxe_deallocate_bars(sc);
16370         pci_disable_busmaster(dev);
16371         return (ENXIO);
16372     }
16373
16374     /* get final misc params */
16375     bxe_get_params(sc);
16376
16377     /* set the default MTU (changed via ifconfig) */
16378     sc->mtu = ETHERMTU;
16379
16380     bxe_set_modes_bitmap(sc);
16381
16382     /* XXX
16383      * If in AFEX mode and the function is configured for FCoE
16384      * then bail... no L2 allowed.
16385      */
16386
16387     /* get phy settings from shmem and 'and' against admin settings */
16388     bxe_get_phy_info(sc);
16389
16390     /* initialize the FreeBSD ifnet interface */
16391     if (bxe_init_ifnet(sc) != 0) {
16392         bxe_release_mutexes(sc);
16393         bxe_deallocate_bars(sc);
16394         pci_disable_busmaster(dev);
16395         return (ENXIO);
16396     }
16397
16398     /* allocate device interrupts */
16399     if (bxe_interrupt_alloc(sc) != 0) {
16400         if (sc->ifp != NULL) {
16401             ether_ifdetach(sc->ifp);
16402         }
16403         ifmedia_removeall(&sc->ifmedia);
16404         bxe_release_mutexes(sc);
16405         bxe_deallocate_bars(sc);
16406         pci_disable_busmaster(dev);
16407         return (ENXIO);
16408     }
16409
16410     /* allocate ilt */
16411     if (bxe_alloc_ilt_mem(sc) != 0) {
16412         bxe_interrupt_free(sc);
16413         if (sc->ifp != NULL) {
16414             ether_ifdetach(sc->ifp);
16415         }
16416         ifmedia_removeall(&sc->ifmedia);
16417         bxe_release_mutexes(sc);
16418         bxe_deallocate_bars(sc);
16419         pci_disable_busmaster(dev);
16420         return (ENXIO);
16421     }
16422
16423     /* allocate the host hardware/software hsi structures */
16424     if (bxe_alloc_hsi_mem(sc) != 0) {
16425         bxe_free_ilt_mem(sc);
16426         bxe_interrupt_free(sc);
16427         if (sc->ifp != NULL) {
16428             ether_ifdetach(sc->ifp);
16429         }
16430         ifmedia_removeall(&sc->ifmedia);
16431         bxe_release_mutexes(sc);
16432         bxe_deallocate_bars(sc);
16433         pci_disable_busmaster(dev);
16434         return (ENXIO);
16435     }
16436
16437     /* need to reset chip if UNDI was active */
16438     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16439         /* init fw_seq */
16440         sc->fw_seq =
16441             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16442              DRV_MSG_SEQ_NUMBER_MASK);
16443         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16444         bxe_prev_unload(sc);
16445     }
16446
16447 #if 1
16448     /* XXX */
16449     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16450 #else
16451     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16452         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16453         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16454         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16455         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16456         bxe_dcbx_init_params(sc);
16457     } else {
16458         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16459     }
16460 #endif
16461
16462     /* calculate qm_cid_count */
16463     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16464     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16465
16466     sc->max_cos = 1;
16467     bxe_init_multi_cos(sc);
16468
16469     bxe_add_sysctls(sc);
16470
16471     return (0);
16472 }
16473
16474 /*
16475  * Device detach function.
16476  *
16477  * Stops the controller, resets the controller, and releases resources.
16478  *
16479  * Returns:
16480  *   0 = Success, >0 = Failure
16481  */
16482 static int
16483 bxe_detach(device_t dev)
16484 {
16485     struct bxe_softc *sc;
16486     if_t ifp;
16487
16488     sc = device_get_softc(dev);
16489
16490     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16491
16492     ifp = sc->ifp;
16493     if (ifp != NULL && if_vlantrunkinuse(ifp)) {
16494         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16495         return(EBUSY);
16496     }
16497
16498     /* stop the periodic callout */
16499     bxe_periodic_stop(sc);
16500
16501     /* stop the chip taskqueue */
16502     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16503     if (sc->chip_tq) {
16504         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16505         taskqueue_free(sc->chip_tq);
16506         sc->chip_tq = NULL;
16507     }
16508
16509     /* stop and reset the controller if it was open */
16510     if (sc->state != BXE_STATE_CLOSED) {
16511         BXE_CORE_LOCK(sc);
16512         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16513         BXE_CORE_UNLOCK(sc);
16514     }
16515
16516     /* release the network interface */
16517     if (ifp != NULL) {
16518         ether_ifdetach(ifp);
16519     }
16520     ifmedia_removeall(&sc->ifmedia);
16521
16522     /* XXX do the following based on driver state... */
16523
16524     /* free the host hardware/software hsi structures */
16525     bxe_free_hsi_mem(sc);
16526
16527     /* free ilt */
16528     bxe_free_ilt_mem(sc);
16529
16530     /* release the interrupts */
16531     bxe_interrupt_free(sc);
16532
16533     /* Release the mutexes*/
16534     bxe_release_mutexes(sc);
16535
16536     /* Release the PCIe BAR mapped memory */
16537     bxe_deallocate_bars(sc);
16538
16539     /* Release the FreeBSD interface. */
16540     if (sc->ifp != NULL) {
16541         if_free(sc->ifp);
16542     }
16543
16544     pci_disable_busmaster(dev);
16545
16546     return (0);
16547 }
16548
16549 /*
16550  * Device shutdown function.
16551  *
16552  * Stops and resets the controller.
16553  *
16554  * Returns:
16555  *   Nothing
16556  */
16557 static int
16558 bxe_shutdown(device_t dev)
16559 {
16560     struct bxe_softc *sc;
16561
16562     sc = device_get_softc(dev);
16563
16564     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16565
16566     /* stop the periodic callout */
16567     bxe_periodic_stop(sc);
16568
16569     BXE_CORE_LOCK(sc);
16570     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16571     BXE_CORE_UNLOCK(sc);
16572
16573     return (0);
16574 }
16575
16576 void
16577 bxe_igu_ack_sb(struct bxe_softc *sc,
16578                uint8_t          igu_sb_id,
16579                uint8_t          segment,
16580                uint16_t         index,
16581                uint8_t          op,
16582                uint8_t          update)
16583 {
16584     uint32_t igu_addr = sc->igu_base_addr;
16585     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16586     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16587 }
16588
16589 static void
16590 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16591                      uint8_t          func,
16592                      uint8_t          idu_sb_id,
16593                      uint8_t          is_pf)
16594 {
16595     uint32_t data, ctl, cnt = 100;
16596     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16597     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16598     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16599     uint32_t sb_bit =  1 << (idu_sb_id%32);
16600     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16601     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16602
16603     /* Not supported in BC mode */
16604     if (CHIP_INT_MODE_IS_BC(sc)) {
16605         return;
16606     }
16607
16608     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16609              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16610             IGU_REGULAR_CLEANUP_SET |
16611             IGU_REGULAR_BCLEANUP);
16612
16613     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16614            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16615            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16616
16617     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16618             data, igu_addr_data);
16619     REG_WR(sc, igu_addr_data, data);
16620
16621     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16622                       BUS_SPACE_BARRIER_WRITE);
16623     mb();
16624
16625     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16626             ctl, igu_addr_ctl);
16627     REG_WR(sc, igu_addr_ctl, ctl);
16628
16629     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16630                       BUS_SPACE_BARRIER_WRITE);
16631     mb();
16632
16633     /* wait for clean up to finish */
16634     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16635         DELAY(20000);
16636     }
16637
16638     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16639         BLOGD(sc, DBG_LOAD,
16640               "Unable to finish IGU cleanup: "
16641               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16642               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16643     }
16644 }
16645
16646 static void
16647 bxe_igu_clear_sb(struct bxe_softc *sc,
16648                  uint8_t          idu_sb_id)
16649 {
16650     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16651 }
16652
16653
16654
16655
16656
16657
16658
16659 /*******************/
16660 /* ECORE CALLBACKS */
16661 /*******************/
16662
16663 static void
16664 bxe_reset_common(struct bxe_softc *sc)
16665 {
16666     uint32_t val = 0x1400;
16667
16668     /* reset_common */
16669     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16670
16671     if (CHIP_IS_E3(sc)) {
16672         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16673         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16674     }
16675
16676     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16677 }
16678
16679 static void
16680 bxe_common_init_phy(struct bxe_softc *sc)
16681 {
16682     uint32_t shmem_base[2];
16683     uint32_t shmem2_base[2];
16684
16685     /* Avoid common init in case MFW supports LFA */
16686     if (SHMEM2_RD(sc, size) >
16687         (uint32_t)offsetof(struct shmem2_region,
16688                            lfa_host_addr[SC_PORT(sc)])) {
16689         return;
16690     }
16691
16692     shmem_base[0]  = sc->devinfo.shmem_base;
16693     shmem2_base[0] = sc->devinfo.shmem2_base;
16694
16695     if (!CHIP_IS_E1x(sc)) {
16696         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16697         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16698     }
16699
16700     BXE_PHY_LOCK(sc);
16701     elink_common_init_phy(sc, shmem_base, shmem2_base,
16702                           sc->devinfo.chip_id, 0);
16703     BXE_PHY_UNLOCK(sc);
16704 }
16705
16706 static void
16707 bxe_pf_disable(struct bxe_softc *sc)
16708 {
16709     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16710
16711     val &= ~IGU_PF_CONF_FUNC_EN;
16712
16713     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16714     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16715     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16716 }
16717
16718 static void
16719 bxe_init_pxp(struct bxe_softc *sc)
16720 {
16721     uint16_t devctl;
16722     int r_order, w_order;
16723
16724     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16725
16726     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16727
16728     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16729
16730     if (sc->mrrs == -1) {
16731         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16732     } else {
16733         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16734         r_order = sc->mrrs;
16735     }
16736
16737     ecore_init_pxp_arb(sc, r_order, w_order);
16738 }
16739
16740 static uint32_t
16741 bxe_get_pretend_reg(struct bxe_softc *sc)
16742 {
16743     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16744     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16745     return (base + (SC_ABS_FUNC(sc)) * stride);
16746 }
16747
16748 /*
16749  * Called only on E1H or E2.
16750  * When pretending to be PF, the pretend value is the function number 0..7.
16751  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16752  * combination.
16753  */
16754 static int
16755 bxe_pretend_func(struct bxe_softc *sc,
16756                  uint16_t         pretend_func_val)
16757 {
16758     uint32_t pretend_reg;
16759
16760     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16761         return (-1);
16762     }
16763
16764     /* get my own pretend register */
16765     pretend_reg = bxe_get_pretend_reg(sc);
16766     REG_WR(sc, pretend_reg, pretend_func_val);
16767     REG_RD(sc, pretend_reg);
16768     return (0);
16769 }
16770
16771 static void
16772 bxe_iov_init_dmae(struct bxe_softc *sc)
16773 {
16774     return;
16775 #if 0
16776     BLOGD(sc, DBG_LOAD, "SRIOV is %s\n", IS_SRIOV(sc) ? "ON" : "OFF");
16777
16778     if (!IS_SRIOV(sc)) {
16779         return;
16780     }
16781
16782     REG_WR(sc, DMAE_REG_BACKWARD_COMP_EN, 0);
16783 #endif
16784 }
16785
16786 #if 0
16787 static int
16788 bxe_iov_init_ilt(struct bxe_softc *sc,
16789                  uint16_t         line)
16790 {
16791     return (line);
16792 #if 0
16793     int i;
16794     struct ecore_ilt* ilt = sc->ilt;
16795
16796     if (!IS_SRIOV(sc)) {
16797         return (line);
16798     }
16799
16800     /* set vfs ilt lines */
16801     for (i = 0; i < BXE_VF_CIDS/ILT_PAGE_CIDS ; i++) {
16802         struct hw_dma *hw_cxt = SC_VF_CXT_PAGE(sc,i);
16803         ilt->lines[line+i].page = hw_cxt->addr;
16804         ilt->lines[line+i].page_mapping = hw_cxt->mapping;
16805         ilt->lines[line+i].size = hw_cxt->size; /* doesn't matter */
16806     }
16807     return (line+i);
16808 #endif
16809 }
16810 #endif
16811
16812 static void
16813 bxe_iov_init_dq(struct bxe_softc *sc)
16814 {
16815     return;
16816 #if 0
16817     if (!IS_SRIOV(sc)) {
16818         return;
16819     }
16820
16821     /* Set the DQ such that the CID reflect the abs_vfid */
16822     REG_WR(sc, DORQ_REG_VF_NORM_VF_BASE, 0);
16823     REG_WR(sc, DORQ_REG_MAX_RVFID_SIZE, ilog2(BNX2X_MAX_NUM_OF_VFS));
16824
16825     /*
16826      * Set VFs starting CID. If its > 0 the preceding CIDs are belong to
16827      * the PF L2 queues
16828      */
16829     REG_WR(sc, DORQ_REG_VF_NORM_CID_BASE, BNX2X_FIRST_VF_CID);
16830
16831     /* The VF window size is the log2 of the max number of CIDs per VF */
16832     REG_WR(sc, DORQ_REG_VF_NORM_CID_WND_SIZE, BNX2X_VF_CID_WND);
16833
16834     /*
16835      * The VF doorbell size  0 - *B, 4 - 128B. We set it here to match
16836      * the Pf doorbell size although the 2 are independent.
16837      */
16838     REG_WR(sc, DORQ_REG_VF_NORM_CID_OFST,
16839            BNX2X_DB_SHIFT - BNX2X_DB_MIN_SHIFT);
16840
16841     /*
16842      * No security checks for now -
16843      * configure single rule (out of 16) mask = 0x1, value = 0x0,
16844      * CID range 0 - 0x1ffff
16845      */
16846     REG_WR(sc, DORQ_REG_VF_TYPE_MASK_0, 1);
16847     REG_WR(sc, DORQ_REG_VF_TYPE_VALUE_0, 0);
16848     REG_WR(sc, DORQ_REG_VF_TYPE_MIN_MCID_0, 0);
16849     REG_WR(sc, DORQ_REG_VF_TYPE_MAX_MCID_0, 0x1ffff);
16850
16851     /* set the number of VF alllowed doorbells to the full DQ range */
16852     REG_WR(sc, DORQ_REG_VF_NORM_MAX_CID_COUNT, 0x20000);
16853
16854     /* set the VF doorbell threshold */
16855     REG_WR(sc, DORQ_REG_VF_USAGE_CT_LIMIT, 4);
16856 #endif
16857 }
16858
16859 /* send a NIG loopback debug packet */
16860 static void
16861 bxe_lb_pckt(struct bxe_softc *sc)
16862 {
16863     uint32_t wb_write[3];
16864
16865     /* Ethernet source and destination addresses */
16866     wb_write[0] = 0x55555555;
16867     wb_write[1] = 0x55555555;
16868     wb_write[2] = 0x20;     /* SOP */
16869     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16870
16871     /* NON-IP protocol */
16872     wb_write[0] = 0x09000000;
16873     wb_write[1] = 0x55555555;
16874     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16875     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16876 }
16877
16878 /*
16879  * Some of the internal memories are not directly readable from the driver.
16880  * To test them we send debug packets.
16881  */
16882 static int
16883 bxe_int_mem_test(struct bxe_softc *sc)
16884 {
16885     int factor;
16886     int count, i;
16887     uint32_t val = 0;
16888
16889     if (CHIP_REV_IS_FPGA(sc)) {
16890         factor = 120;
16891     } else if (CHIP_REV_IS_EMUL(sc)) {
16892         factor = 200;
16893     } else {
16894         factor = 1;
16895     }
16896
16897     /* disable inputs of parser neighbor blocks */
16898     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16899     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16900     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16901     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16902
16903     /*  write 0 to parser credits for CFC search request */
16904     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16905
16906     /* send Ethernet packet */
16907     bxe_lb_pckt(sc);
16908
16909     /* TODO do i reset NIG statistic? */
16910     /* Wait until NIG register shows 1 packet of size 0x10 */
16911     count = 1000 * factor;
16912     while (count) {
16913         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16914         val = *BXE_SP(sc, wb_data[0]);
16915         if (val == 0x10) {
16916             break;
16917         }
16918
16919         DELAY(10000);
16920         count--;
16921     }
16922
16923     if (val != 0x10) {
16924         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16925         return (-1);
16926     }
16927
16928     /* wait until PRS register shows 1 packet */
16929     count = (1000 * factor);
16930     while (count) {
16931         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16932         if (val == 1) {
16933             break;
16934         }
16935
16936         DELAY(10000);
16937         count--;
16938     }
16939
16940     if (val != 0x1) {
16941         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16942         return (-2);
16943     }
16944
16945     /* Reset and init BRB, PRS */
16946     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
16947     DELAY(50000);
16948     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
16949     DELAY(50000);
16950     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
16951     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
16952
16953     /* Disable inputs of parser neighbor blocks */
16954     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16955     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16956     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16957     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16958
16959     /* Write 0 to parser credits for CFC search request */
16960     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16961
16962     /* send 10 Ethernet packets */
16963     for (i = 0; i < 10; i++) {
16964         bxe_lb_pckt(sc);
16965     }
16966
16967     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
16968     count = (1000 * factor);
16969     while (count) {
16970         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16971         val = *BXE_SP(sc, wb_data[0]);
16972         if (val == 0xb0) {
16973             break;
16974         }
16975
16976         DELAY(10000);
16977         count--;
16978     }
16979
16980     if (val != 0xb0) {
16981         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16982         return (-3);
16983     }
16984
16985     /* Wait until PRS register shows 2 packets */
16986     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16987     if (val != 2) {
16988         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16989     }
16990
16991     /* Write 1 to parser credits for CFC search request */
16992     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
16993
16994     /* Wait until PRS register shows 3 packets */
16995     DELAY(10000 * factor);
16996
16997     /* Wait until NIG register shows 1 packet of size 0x10 */
16998     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16999     if (val != 3) {
17000         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17001     }
17002
17003     /* clear NIG EOP FIFO */
17004     for (i = 0; i < 11; i++) {
17005         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
17006     }
17007
17008     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
17009     if (val != 1) {
17010         BLOGE(sc, "clear of NIG failed\n");
17011         return (-4);
17012     }
17013
17014     /* Reset and init BRB, PRS, NIG */
17015     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17016     DELAY(50000);
17017     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17018     DELAY(50000);
17019     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17020     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17021     if (!CNIC_SUPPORT(sc)) {
17022         /* set NIC mode */
17023         REG_WR(sc, PRS_REG_NIC_MODE, 1);
17024     }
17025
17026     /* Enable inputs of parser neighbor blocks */
17027     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
17028     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
17029     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
17030     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
17031
17032     return (0);
17033 }
17034
17035 static void
17036 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
17037 {
17038     int is_required;
17039     uint32_t val;
17040     int port;
17041
17042     is_required = 0;
17043     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
17044            SHARED_HW_CFG_FAN_FAILURE_MASK);
17045
17046     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
17047         is_required = 1;
17048     }
17049     /*
17050      * The fan failure mechanism is usually related to the PHY type since
17051      * the power consumption of the board is affected by the PHY. Currently,
17052      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
17053      */
17054     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
17055         for (port = PORT_0; port < PORT_MAX; port++) {
17056             is_required |= elink_fan_failure_det_req(sc,
17057                                                      sc->devinfo.shmem_base,
17058                                                      sc->devinfo.shmem2_base,
17059                                                      port);
17060         }
17061     }
17062
17063     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
17064
17065     if (is_required == 0) {
17066         return;
17067     }
17068
17069     /* Fan failure is indicated by SPIO 5 */
17070     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
17071
17072     /* set to active low mode */
17073     val = REG_RD(sc, MISC_REG_SPIO_INT);
17074     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
17075     REG_WR(sc, MISC_REG_SPIO_INT, val);
17076
17077     /* enable interrupt to signal the IGU */
17078     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17079     val |= MISC_SPIO_SPIO5;
17080     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
17081 }
17082
17083 static void
17084 bxe_enable_blocks_attention(struct bxe_softc *sc)
17085 {
17086     uint32_t val;
17087
17088     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17089     if (!CHIP_IS_E1x(sc)) {
17090         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
17091     } else {
17092         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
17093     }
17094     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17095     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17096     /*
17097      * mask read length error interrupts in brb for parser
17098      * (parsing unit and 'checksum and crc' unit)
17099      * these errors are legal (PU reads fixed length and CAC can cause
17100      * read length error on truncated packets)
17101      */
17102     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
17103     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
17104     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
17105     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
17106     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
17107     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
17108 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
17109 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
17110     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
17111     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
17112     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
17113 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
17114 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
17115     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
17116     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
17117     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
17118     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
17119 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
17120 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
17121
17122     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
17123            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
17124            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
17125     if (!CHIP_IS_E1x(sc)) {
17126         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
17127                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
17128     }
17129     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
17130
17131     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
17132     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
17133     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
17134 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
17135
17136     if (!CHIP_IS_E1x(sc)) {
17137         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
17138         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
17139     }
17140
17141     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
17142     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
17143 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
17144     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
17145 }
17146
17147 /**
17148  * bxe_init_hw_common - initialize the HW at the COMMON phase.
17149  *
17150  * @sc:     driver handle
17151  */
17152 static int
17153 bxe_init_hw_common(struct bxe_softc *sc)
17154 {
17155     uint8_t abs_func_id;
17156     uint32_t val;
17157
17158     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
17159           SC_ABS_FUNC(sc));
17160
17161     /*
17162      * take the RESET lock to protect undi_unload flow from accessing
17163      * registers while we are resetting the chip
17164      */
17165     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17166
17167     bxe_reset_common(sc);
17168
17169     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
17170
17171     val = 0xfffc;
17172     if (CHIP_IS_E3(sc)) {
17173         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
17174         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
17175     }
17176
17177     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
17178
17179     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17180
17181     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
17182     BLOGD(sc, DBG_LOAD, "after misc block init\n");
17183
17184     if (!CHIP_IS_E1x(sc)) {
17185         /*
17186          * 4-port mode or 2-port mode we need to turn off master-enable for
17187          * everyone. After that we turn it back on for self. So, we disregard
17188          * multi-function, and always disable all functions on the given path,
17189          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
17190          */
17191         for (abs_func_id = SC_PATH(sc);
17192              abs_func_id < (E2_FUNC_MAX * 2);
17193              abs_func_id += 2) {
17194             if (abs_func_id == SC_ABS_FUNC(sc)) {
17195                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17196                 continue;
17197             }
17198
17199             bxe_pretend_func(sc, abs_func_id);
17200
17201             /* clear pf enable */
17202             bxe_pf_disable(sc);
17203
17204             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17205         }
17206     }
17207
17208     BLOGD(sc, DBG_LOAD, "after pf disable\n");
17209
17210     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
17211
17212     if (CHIP_IS_E1(sc)) {
17213         /*
17214          * enable HW interrupt from PXP on USDM overflow
17215          * bit 16 on INT_MASK_0
17216          */
17217         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17218     }
17219
17220     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
17221     bxe_init_pxp(sc);
17222
17223 #ifdef __BIG_ENDIAN
17224     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
17225     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
17226     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
17227     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
17228     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
17229     /* make sure this value is 0 */
17230     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
17231
17232     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
17233     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
17234     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
17235     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
17236     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
17237 #endif
17238
17239     ecore_ilt_init_page_size(sc, INITOP_SET);
17240
17241     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
17242         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
17243     }
17244
17245     /* let the HW do it's magic... */
17246     DELAY(100000);
17247
17248     /* finish PXP init */
17249     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
17250     if (val != 1) {
17251         BLOGE(sc, "PXP2 CFG failed\n");
17252         return (-1);
17253     }
17254     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
17255     if (val != 1) {
17256         BLOGE(sc, "PXP2 RD_INIT failed\n");
17257         return (-1);
17258     }
17259
17260     BLOGD(sc, DBG_LOAD, "after pxp init\n");
17261
17262     /*
17263      * Timer bug workaround for E2 only. We need to set the entire ILT to have
17264      * entries with value "0" and valid bit on. This needs to be done by the
17265      * first PF that is loaded in a path (i.e. common phase)
17266      */
17267     if (!CHIP_IS_E1x(sc)) {
17268 /*
17269  * In E2 there is a bug in the timers block that can cause function 6 / 7
17270  * (i.e. vnic3) to start even if it is marked as "scan-off".
17271  * This occurs when a different function (func2,3) is being marked
17272  * as "scan-off". Real-life scenario for example: if a driver is being
17273  * load-unloaded while func6,7 are down. This will cause the timer to access
17274  * the ilt, translate to a logical address and send a request to read/write.
17275  * Since the ilt for the function that is down is not valid, this will cause
17276  * a translation error which is unrecoverable.
17277  * The Workaround is intended to make sure that when this happens nothing
17278  * fatal will occur. The workaround:
17279  *  1.  First PF driver which loads on a path will:
17280  *      a.  After taking the chip out of reset, by using pretend,
17281  *          it will write "0" to the following registers of
17282  *          the other vnics.
17283  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
17284  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
17285  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
17286  *          And for itself it will write '1' to
17287  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
17288  *          dmae-operations (writing to pram for example.)
17289  *          note: can be done for only function 6,7 but cleaner this
17290  *            way.
17291  *      b.  Write zero+valid to the entire ILT.
17292  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
17293  *          VNIC3 (of that port). The range allocated will be the
17294  *          entire ILT. This is needed to prevent  ILT range error.
17295  *  2.  Any PF driver load flow:
17296  *      a.  ILT update with the physical addresses of the allocated
17297  *          logical pages.
17298  *      b.  Wait 20msec. - note that this timeout is needed to make
17299  *          sure there are no requests in one of the PXP internal
17300  *          queues with "old" ILT addresses.
17301  *      c.  PF enable in the PGLC.
17302  *      d.  Clear the was_error of the PF in the PGLC. (could have
17303  *          occurred while driver was down)
17304  *      e.  PF enable in the CFC (WEAK + STRONG)
17305  *      f.  Timers scan enable
17306  *  3.  PF driver unload flow:
17307  *      a.  Clear the Timers scan_en.
17308  *      b.  Polling for scan_on=0 for that PF.
17309  *      c.  Clear the PF enable bit in the PXP.
17310  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
17311  *      e.  Write zero+valid to all ILT entries (The valid bit must
17312  *          stay set)
17313  *      f.  If this is VNIC 3 of a port then also init
17314  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
17315  *          to the last enrty in the ILT.
17316  *
17317  *      Notes:
17318  *      Currently the PF error in the PGLC is non recoverable.
17319  *      In the future the there will be a recovery routine for this error.
17320  *      Currently attention is masked.
17321  *      Having an MCP lock on the load/unload process does not guarantee that
17322  *      there is no Timer disable during Func6/7 enable. This is because the
17323  *      Timers scan is currently being cleared by the MCP on FLR.
17324  *      Step 2.d can be done only for PF6/7 and the driver can also check if
17325  *      there is error before clearing it. But the flow above is simpler and
17326  *      more general.
17327  *      All ILT entries are written by zero+valid and not just PF6/7
17328  *      ILT entries since in the future the ILT entries allocation for
17329  *      PF-s might be dynamic.
17330  */
17331         struct ilt_client_info ilt_cli;
17332         struct ecore_ilt ilt;
17333
17334         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
17335         memset(&ilt, 0, sizeof(struct ecore_ilt));
17336
17337         /* initialize dummy TM client */
17338         ilt_cli.start      = 0;
17339         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
17340         ilt_cli.client_num = ILT_CLIENT_TM;
17341
17342         /*
17343          * Step 1: set zeroes to all ilt page entries with valid bit on
17344          * Step 2: set the timers first/last ilt entry to point
17345          * to the entire range to prevent ILT range error for 3rd/4th
17346          * vnic (this code assumes existence of the vnic)
17347          *
17348          * both steps performed by call to ecore_ilt_client_init_op()
17349          * with dummy TM client
17350          *
17351          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
17352          * and his brother are split registers
17353          */
17354
17355         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
17356         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
17357         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17358
17359         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
17360         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
17361         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
17362     }
17363
17364     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
17365     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
17366
17367     if (!CHIP_IS_E1x(sc)) {
17368         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
17369                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
17370
17371         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
17372         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
17373
17374         /* let the HW do it's magic... */
17375         do {
17376             DELAY(200000);
17377             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17378         } while (factor-- && (val != 1));
17379
17380         if (val != 1) {
17381             BLOGE(sc, "ATC_INIT failed\n");
17382             return (-1);
17383         }
17384     }
17385
17386     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17387
17388     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17389
17390     bxe_iov_init_dmae(sc);
17391
17392     /* clean the DMAE memory */
17393     sc->dmae_ready = 1;
17394     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17395
17396     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17397
17398     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17399
17400     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17401
17402     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17403
17404     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17405     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17406     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17407     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17408
17409     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17410
17411     /* QM queues pointers table */
17412     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17413
17414     /* soft reset pulse */
17415     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17416     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17417
17418     if (CNIC_SUPPORT(sc))
17419         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17420
17421     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17422     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17423     if (!CHIP_REV_IS_SLOW(sc)) {
17424         /* enable hw interrupt from doorbell Q */
17425         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17426     }
17427
17428     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17429
17430     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17431     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17432
17433     if (!CHIP_IS_E1(sc)) {
17434         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17435     }
17436
17437     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17438         if (IS_MF_AFEX(sc)) {
17439             /*
17440              * configure that AFEX and VLAN headers must be
17441              * received in AFEX mode
17442              */
17443             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17444             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17445             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17446             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17447             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17448         } else {
17449             /*
17450              * Bit-map indicating which L2 hdrs may appear
17451              * after the basic Ethernet header
17452              */
17453             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17454                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17455         }
17456     }
17457
17458     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17459     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17460     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17461     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17462
17463     if (!CHIP_IS_E1x(sc)) {
17464         /* reset VFC memories */
17465         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17466                VFC_MEMORIES_RST_REG_CAM_RST |
17467                VFC_MEMORIES_RST_REG_RAM_RST);
17468         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17469                VFC_MEMORIES_RST_REG_CAM_RST |
17470                VFC_MEMORIES_RST_REG_RAM_RST);
17471
17472         DELAY(20000);
17473     }
17474
17475     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17476     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17477     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17478     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17479
17480     /* sync semi rtc */
17481     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17482            0x80000000);
17483     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17484            0x80000000);
17485
17486     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17487     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17488     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17489
17490     if (!CHIP_IS_E1x(sc)) {
17491         if (IS_MF_AFEX(sc)) {
17492             /*
17493              * configure that AFEX and VLAN headers must be
17494              * sent in AFEX mode
17495              */
17496             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17497             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17498             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17499             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17500             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17501         } else {
17502             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17503                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17504         }
17505     }
17506
17507     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17508
17509     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17510
17511     if (CNIC_SUPPORT(sc)) {
17512         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17513         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17514         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17515         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17516         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17517         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17518         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17519         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17520         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17521         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17522     }
17523     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17524
17525     if (sizeof(union cdu_context) != 1024) {
17526         /* we currently assume that a context is 1024 bytes */
17527         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17528               (long)sizeof(union cdu_context));
17529     }
17530
17531     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17532     val = (4 << 24) + (0 << 12) + 1024;
17533     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17534
17535     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17536
17537     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17538     /* enable context validation interrupt from CFC */
17539     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17540
17541     /* set the thresholds to prevent CFC/CDU race */
17542     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17543     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17544
17545     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17546         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17547     }
17548
17549     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17550     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17551
17552     /* Reset PCIE errors for debug */
17553     REG_WR(sc, 0x2814, 0xffffffff);
17554     REG_WR(sc, 0x3820, 0xffffffff);
17555
17556     if (!CHIP_IS_E1x(sc)) {
17557         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17558                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17559                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17560         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17561                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17562                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17563                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17564         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17565                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17566                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17567                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17568     }
17569
17570     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17571
17572     if (!CHIP_IS_E1(sc)) {
17573         /* in E3 this done in per-port section */
17574         if (!CHIP_IS_E3(sc))
17575             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17576     }
17577
17578     if (CHIP_IS_E1H(sc)) {
17579         /* not applicable for E2 (and above ...) */
17580         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17581     }
17582
17583     if (CHIP_REV_IS_SLOW(sc)) {
17584         DELAY(200000);
17585     }
17586
17587     /* finish CFC init */
17588     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17589     if (val != 1) {
17590         BLOGE(sc, "CFC LL_INIT failed\n");
17591         return (-1);
17592     }
17593     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17594     if (val != 1) {
17595         BLOGE(sc, "CFC AC_INIT failed\n");
17596         return (-1);
17597     }
17598     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17599     if (val != 1) {
17600         BLOGE(sc, "CFC CAM_INIT failed\n");
17601         return (-1);
17602     }
17603     REG_WR(sc, CFC_REG_DEBUG0, 0);
17604
17605     if (CHIP_IS_E1(sc)) {
17606         /* read NIG statistic to see if this is our first up since powerup */
17607         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17608         val = *BXE_SP(sc, wb_data[0]);
17609
17610         /* do internal memory self test */
17611         if ((val == 0) && bxe_int_mem_test(sc)) {
17612             BLOGE(sc, "internal mem self test failed\n");
17613             return (-1);
17614         }
17615     }
17616
17617     bxe_setup_fan_failure_detection(sc);
17618
17619     /* clear PXP2 attentions */
17620     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17621
17622     bxe_enable_blocks_attention(sc);
17623
17624     if (!CHIP_REV_IS_SLOW(sc)) {
17625         ecore_enable_blocks_parity(sc);
17626     }
17627
17628     if (!BXE_NOMCP(sc)) {
17629         if (CHIP_IS_E1x(sc)) {
17630             bxe_common_init_phy(sc);
17631         }
17632     }
17633
17634     return (0);
17635 }
17636
17637 /**
17638  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17639  *
17640  * @sc:     driver handle
17641  */
17642 static int
17643 bxe_init_hw_common_chip(struct bxe_softc *sc)
17644 {
17645     int rc = bxe_init_hw_common(sc);
17646
17647     if (rc) {
17648         return (rc);
17649     }
17650
17651     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17652     if (!BXE_NOMCP(sc)) {
17653         bxe_common_init_phy(sc);
17654     }
17655
17656     return (0);
17657 }
17658
17659 static int
17660 bxe_init_hw_port(struct bxe_softc *sc)
17661 {
17662     int port = SC_PORT(sc);
17663     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17664     uint32_t low, high;
17665     uint32_t val;
17666
17667     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17668
17669     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17670
17671     ecore_init_block(sc, BLOCK_MISC, init_phase);
17672     ecore_init_block(sc, BLOCK_PXP, init_phase);
17673     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17674
17675     /*
17676      * Timers bug workaround: disables the pf_master bit in pglue at
17677      * common phase, we need to enable it here before any dmae access are
17678      * attempted. Therefore we manually added the enable-master to the
17679      * port phase (it also happens in the function phase)
17680      */
17681     if (!CHIP_IS_E1x(sc)) {
17682         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17683     }
17684
17685     ecore_init_block(sc, BLOCK_ATC, init_phase);
17686     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17687     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17688     ecore_init_block(sc, BLOCK_QM, init_phase);
17689
17690     ecore_init_block(sc, BLOCK_TCM, init_phase);
17691     ecore_init_block(sc, BLOCK_UCM, init_phase);
17692     ecore_init_block(sc, BLOCK_CCM, init_phase);
17693     ecore_init_block(sc, BLOCK_XCM, init_phase);
17694
17695     /* QM cid (connection) count */
17696     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17697
17698     if (CNIC_SUPPORT(sc)) {
17699         ecore_init_block(sc, BLOCK_TM, init_phase);
17700         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17701         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17702     }
17703
17704     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17705
17706     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17707
17708     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17709         if (IS_MF(sc)) {
17710             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17711         } else if (sc->mtu > 4096) {
17712             if (BXE_ONE_PORT(sc)) {
17713                 low = 160;
17714             } else {
17715                 val = sc->mtu;
17716                 /* (24*1024 + val*4)/256 */
17717                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17718             }
17719         } else {
17720             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17721         }
17722         high = (low + 56); /* 14*1024/256 */
17723         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17724         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17725     }
17726
17727     if (CHIP_IS_MODE_4_PORT(sc)) {
17728         REG_WR(sc, SC_PORT(sc) ?
17729                BRB1_REG_MAC_GUARANTIED_1 :
17730                BRB1_REG_MAC_GUARANTIED_0, 40);
17731     }
17732
17733     ecore_init_block(sc, BLOCK_PRS, init_phase);
17734     if (CHIP_IS_E3B0(sc)) {
17735         if (IS_MF_AFEX(sc)) {
17736             /* configure headers for AFEX mode */
17737             REG_WR(sc, SC_PORT(sc) ?
17738                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17739                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17740             REG_WR(sc, SC_PORT(sc) ?
17741                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17742                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17743             REG_WR(sc, SC_PORT(sc) ?
17744                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17745                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17746         } else {
17747             /* Ovlan exists only if we are in multi-function +
17748              * switch-dependent mode, in switch-independent there
17749              * is no ovlan headers
17750              */
17751             REG_WR(sc, SC_PORT(sc) ?
17752                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17753                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17754                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17755         }
17756     }
17757
17758     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17759     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17760     ecore_init_block(sc, BLOCK_USDM, init_phase);
17761     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17762
17763     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17764     ecore_init_block(sc, BLOCK_USEM, init_phase);
17765     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17766     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17767
17768     ecore_init_block(sc, BLOCK_UPB, init_phase);
17769     ecore_init_block(sc, BLOCK_XPB, init_phase);
17770
17771     ecore_init_block(sc, BLOCK_PBF, init_phase);
17772
17773     if (CHIP_IS_E1x(sc)) {
17774         /* configure PBF to work without PAUSE mtu 9000 */
17775         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17776
17777         /* update threshold */
17778         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17779         /* update init credit */
17780         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17781
17782         /* probe changes */
17783         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17784         DELAY(50);
17785         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17786     }
17787
17788     if (CNIC_SUPPORT(sc)) {
17789         ecore_init_block(sc, BLOCK_SRC, init_phase);
17790     }
17791
17792     ecore_init_block(sc, BLOCK_CDU, init_phase);
17793     ecore_init_block(sc, BLOCK_CFC, init_phase);
17794
17795     if (CHIP_IS_E1(sc)) {
17796         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17797         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17798     }
17799     ecore_init_block(sc, BLOCK_HC, init_phase);
17800
17801     ecore_init_block(sc, BLOCK_IGU, init_phase);
17802
17803     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17804     /* init aeu_mask_attn_func_0/1:
17805      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17806      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17807      *             bits 4-7 are used for "per vn group attention" */
17808     val = IS_MF(sc) ? 0xF7 : 0x7;
17809     /* Enable DCBX attention for all but E1 */
17810     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17811     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17812
17813     ecore_init_block(sc, BLOCK_NIG, init_phase);
17814
17815     if (!CHIP_IS_E1x(sc)) {
17816         /* Bit-map indicating which L2 hdrs may appear after the
17817          * basic Ethernet header
17818          */
17819         if (IS_MF_AFEX(sc)) {
17820             REG_WR(sc, SC_PORT(sc) ?
17821                    NIG_REG_P1_HDRS_AFTER_BASIC :
17822                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17823         } else {
17824             REG_WR(sc, SC_PORT(sc) ?
17825                    NIG_REG_P1_HDRS_AFTER_BASIC :
17826                    NIG_REG_P0_HDRS_AFTER_BASIC,
17827                    IS_MF_SD(sc) ? 7 : 6);
17828         }
17829
17830         if (CHIP_IS_E3(sc)) {
17831             REG_WR(sc, SC_PORT(sc) ?
17832                    NIG_REG_LLH1_MF_MODE :
17833                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17834         }
17835     }
17836     if (!CHIP_IS_E3(sc)) {
17837         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17838     }
17839
17840     if (!CHIP_IS_E1(sc)) {
17841         /* 0x2 disable mf_ov, 0x1 enable */
17842         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17843                (IS_MF_SD(sc) ? 0x1 : 0x2));
17844
17845         if (!CHIP_IS_E1x(sc)) {
17846             val = 0;
17847             switch (sc->devinfo.mf_info.mf_mode) {
17848             case MULTI_FUNCTION_SD:
17849                 val = 1;
17850                 break;
17851             case MULTI_FUNCTION_SI:
17852             case MULTI_FUNCTION_AFEX:
17853                 val = 2;
17854                 break;
17855             }
17856
17857             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17858                         NIG_REG_LLH0_CLS_TYPE), val);
17859         }
17860         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17861         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17862         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17863     }
17864
17865     /* If SPIO5 is set to generate interrupts, enable it for this port */
17866     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17867     if (val & MISC_SPIO_SPIO5) {
17868         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17869                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17870         val = REG_RD(sc, reg_addr);
17871         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17872         REG_WR(sc, reg_addr, val);
17873     }
17874
17875     return (0);
17876 }
17877
17878 static uint32_t
17879 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17880                        uint32_t         reg,
17881                        uint32_t         expected,
17882                        uint32_t         poll_count)
17883 {
17884     uint32_t cur_cnt = poll_count;
17885     uint32_t val;
17886
17887     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17888         DELAY(FLR_WAIT_INTERVAL);
17889     }
17890
17891     return (val);
17892 }
17893
17894 static int
17895 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17896                               uint32_t         reg,
17897                               char             *msg,
17898                               uint32_t         poll_cnt)
17899 {
17900     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17901
17902     if (val != 0) {
17903         BLOGE(sc, "%s usage count=%d\n", msg, val);
17904         return (1);
17905     }
17906
17907     return (0);
17908 }
17909
17910 /* Common routines with VF FLR cleanup */
17911 static uint32_t
17912 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17913 {
17914     /* adjust polling timeout */
17915     if (CHIP_REV_IS_EMUL(sc)) {
17916         return (FLR_POLL_CNT * 2000);
17917     }
17918
17919     if (CHIP_REV_IS_FPGA(sc)) {
17920         return (FLR_POLL_CNT * 120);
17921     }
17922
17923     return (FLR_POLL_CNT);
17924 }
17925
17926 static int
17927 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
17928                            uint32_t         poll_cnt)
17929 {
17930     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
17931     if (bxe_flr_clnup_poll_hw_counter(sc,
17932                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
17933                                       "CFC PF usage counter timed out",
17934                                       poll_cnt)) {
17935         return (1);
17936     }
17937
17938     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
17939     if (bxe_flr_clnup_poll_hw_counter(sc,
17940                                       DORQ_REG_PF_USAGE_CNT,
17941                                       "DQ PF usage counter timed out",
17942                                       poll_cnt)) {
17943         return (1);
17944     }
17945
17946     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
17947     if (bxe_flr_clnup_poll_hw_counter(sc,
17948                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
17949                                       "QM PF usage counter timed out",
17950                                       poll_cnt)) {
17951         return (1);
17952     }
17953
17954     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
17955     if (bxe_flr_clnup_poll_hw_counter(sc,
17956                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
17957                                       "Timers VNIC usage counter timed out",
17958                                       poll_cnt)) {
17959         return (1);
17960     }
17961
17962     if (bxe_flr_clnup_poll_hw_counter(sc,
17963                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
17964                                       "Timers NUM_SCANS usage counter timed out",
17965                                       poll_cnt)) {
17966         return (1);
17967     }
17968
17969     /* Wait DMAE PF usage counter to zero */
17970     if (bxe_flr_clnup_poll_hw_counter(sc,
17971                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
17972                                       "DMAE dommand register timed out",
17973                                       poll_cnt)) {
17974         return (1);
17975     }
17976
17977     return (0);
17978 }
17979
17980 #define OP_GEN_PARAM(param)                                            \
17981     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
17982 #define OP_GEN_TYPE(type)                                           \
17983     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
17984 #define OP_GEN_AGG_VECT(index)                                             \
17985     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
17986
17987 static int
17988 bxe_send_final_clnup(struct bxe_softc *sc,
17989                      uint8_t          clnup_func,
17990                      uint32_t         poll_cnt)
17991 {
17992     uint32_t op_gen_command = 0;
17993     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
17994                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
17995     int ret = 0;
17996
17997     if (REG_RD(sc, comp_addr)) {
17998         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
17999         return (1);
18000     }
18001
18002     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
18003     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
18004     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
18005     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
18006
18007     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
18008     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
18009
18010     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
18011         BLOGE(sc, "FW final cleanup did not succeed\n");
18012         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
18013               (REG_RD(sc, comp_addr)));
18014         bxe_panic(sc, ("FLR cleanup failed\n"));
18015         return (1);
18016     }
18017
18018     /* Zero completion for nxt FLR */
18019     REG_WR(sc, comp_addr, 0);
18020
18021     return (ret);
18022 }
18023
18024 static void
18025 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
18026                        struct pbf_pN_buf_regs *regs,
18027                        uint32_t               poll_count)
18028 {
18029     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
18030     uint32_t cur_cnt = poll_count;
18031
18032     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
18033     crd = crd_start = REG_RD(sc, regs->crd);
18034     init_crd = REG_RD(sc, regs->init_crd);
18035
18036     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
18037     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
18038     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
18039
18040     while ((crd != init_crd) &&
18041            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
18042             (init_crd - crd_start))) {
18043         if (cur_cnt--) {
18044             DELAY(FLR_WAIT_INTERVAL);
18045             crd = REG_RD(sc, regs->crd);
18046             crd_freed = REG_RD(sc, regs->crd_freed);
18047         } else {
18048             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
18049             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
18050             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
18051             break;
18052         }
18053     }
18054
18055     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
18056           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18057 }
18058
18059 static void
18060 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
18061                        struct pbf_pN_cmd_regs *regs,
18062                        uint32_t               poll_count)
18063 {
18064     uint32_t occup, to_free, freed, freed_start;
18065     uint32_t cur_cnt = poll_count;
18066
18067     occup = to_free = REG_RD(sc, regs->lines_occup);
18068     freed = freed_start = REG_RD(sc, regs->lines_freed);
18069
18070     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18071     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18072
18073     while (occup &&
18074            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
18075         if (cur_cnt--) {
18076             DELAY(FLR_WAIT_INTERVAL);
18077             occup = REG_RD(sc, regs->lines_occup);
18078             freed = REG_RD(sc, regs->lines_freed);
18079         } else {
18080             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
18081             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18082             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18083             break;
18084         }
18085     }
18086
18087     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
18088           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18089 }
18090
18091 static void
18092 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
18093 {
18094     struct pbf_pN_cmd_regs cmd_regs[] = {
18095         {0, (CHIP_IS_E3B0(sc)) ?
18096             PBF_REG_TQ_OCCUPANCY_Q0 :
18097             PBF_REG_P0_TQ_OCCUPANCY,
18098             (CHIP_IS_E3B0(sc)) ?
18099             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
18100             PBF_REG_P0_TQ_LINES_FREED_CNT},
18101         {1, (CHIP_IS_E3B0(sc)) ?
18102             PBF_REG_TQ_OCCUPANCY_Q1 :
18103             PBF_REG_P1_TQ_OCCUPANCY,
18104             (CHIP_IS_E3B0(sc)) ?
18105             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
18106             PBF_REG_P1_TQ_LINES_FREED_CNT},
18107         {4, (CHIP_IS_E3B0(sc)) ?
18108             PBF_REG_TQ_OCCUPANCY_LB_Q :
18109             PBF_REG_P4_TQ_OCCUPANCY,
18110             (CHIP_IS_E3B0(sc)) ?
18111             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
18112             PBF_REG_P4_TQ_LINES_FREED_CNT}
18113     };
18114
18115     struct pbf_pN_buf_regs buf_regs[] = {
18116         {0, (CHIP_IS_E3B0(sc)) ?
18117             PBF_REG_INIT_CRD_Q0 :
18118             PBF_REG_P0_INIT_CRD ,
18119             (CHIP_IS_E3B0(sc)) ?
18120             PBF_REG_CREDIT_Q0 :
18121             PBF_REG_P0_CREDIT,
18122             (CHIP_IS_E3B0(sc)) ?
18123             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
18124             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
18125         {1, (CHIP_IS_E3B0(sc)) ?
18126             PBF_REG_INIT_CRD_Q1 :
18127             PBF_REG_P1_INIT_CRD,
18128             (CHIP_IS_E3B0(sc)) ?
18129             PBF_REG_CREDIT_Q1 :
18130             PBF_REG_P1_CREDIT,
18131             (CHIP_IS_E3B0(sc)) ?
18132             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
18133             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
18134         {4, (CHIP_IS_E3B0(sc)) ?
18135             PBF_REG_INIT_CRD_LB_Q :
18136             PBF_REG_P4_INIT_CRD,
18137             (CHIP_IS_E3B0(sc)) ?
18138             PBF_REG_CREDIT_LB_Q :
18139             PBF_REG_P4_CREDIT,
18140             (CHIP_IS_E3B0(sc)) ?
18141             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
18142             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
18143     };
18144
18145     int i;
18146
18147     /* Verify the command queues are flushed P0, P1, P4 */
18148     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
18149         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
18150     }
18151
18152     /* Verify the transmission buffers are flushed P0, P1, P4 */
18153     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
18154         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
18155     }
18156 }
18157
18158 static void
18159 bxe_hw_enable_status(struct bxe_softc *sc)
18160 {
18161     uint32_t val;
18162
18163     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
18164     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
18165
18166     val = REG_RD(sc, PBF_REG_DISABLE_PF);
18167     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
18168
18169     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
18170     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
18171
18172     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
18173     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
18174
18175     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
18176     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
18177
18178     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
18179     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
18180
18181     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
18182     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
18183
18184     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
18185     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
18186 }
18187
18188 static int
18189 bxe_pf_flr_clnup(struct bxe_softc *sc)
18190 {
18191     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
18192
18193     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
18194
18195     /* Re-enable PF target read access */
18196     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
18197
18198     /* Poll HW usage counters */
18199     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
18200     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
18201         return (-1);
18202     }
18203
18204     /* Zero the igu 'trailing edge' and 'leading edge' */
18205
18206     /* Send the FW cleanup command */
18207     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
18208         return (-1);
18209     }
18210
18211     /* ATC cleanup */
18212
18213     /* Verify TX hw is flushed */
18214     bxe_tx_hw_flushed(sc, poll_cnt);
18215
18216     /* Wait 100ms (not adjusted according to platform) */
18217     DELAY(100000);
18218
18219     /* Verify no pending pci transactions */
18220     if (bxe_is_pcie_pending(sc)) {
18221         BLOGE(sc, "PCIE Transactions still pending\n");
18222     }
18223
18224     /* Debug */
18225     bxe_hw_enable_status(sc);
18226
18227     /*
18228      * Master enable - Due to WB DMAE writes performed before this
18229      * register is re-initialized as part of the regular function init
18230      */
18231     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18232
18233     return (0);
18234 }
18235
18236 #if 0
18237 static void
18238 bxe_init_searcher(struct bxe_softc *sc)
18239 {
18240     int port = SC_PORT(sc);
18241     ecore_src_init_t2(sc, sc->t2, sc->t2_mapping, SRC_CONN_NUM);
18242     /* T1 hash bits value determines the T1 number of entries */
18243     REG_WR(sc, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
18244 }
18245 #endif
18246
18247 static int
18248 bxe_init_hw_func(struct bxe_softc *sc)
18249 {
18250     int port = SC_PORT(sc);
18251     int func = SC_FUNC(sc);
18252     int init_phase = PHASE_PF0 + func;
18253     struct ecore_ilt *ilt = sc->ilt;
18254     uint16_t cdu_ilt_start;
18255     uint32_t addr, val;
18256     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
18257     int i, main_mem_width, rc;
18258
18259     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
18260
18261     /* FLR cleanup */
18262     if (!CHIP_IS_E1x(sc)) {
18263         rc = bxe_pf_flr_clnup(sc);
18264         if (rc) {
18265             BLOGE(sc, "FLR cleanup failed!\n");
18266             // XXX bxe_fw_dump(sc);
18267             // XXX bxe_idle_chk(sc);
18268             return (rc);
18269         }
18270     }
18271
18272     /* set MSI reconfigure capability */
18273     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18274         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
18275         val = REG_RD(sc, addr);
18276         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
18277         REG_WR(sc, addr, val);
18278     }
18279
18280     ecore_init_block(sc, BLOCK_PXP, init_phase);
18281     ecore_init_block(sc, BLOCK_PXP2, init_phase);
18282
18283     ilt = sc->ilt;
18284     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18285
18286 #if 0
18287     if (IS_SRIOV(sc)) {
18288         cdu_ilt_start += BXE_FIRST_VF_CID/ILT_PAGE_CIDS;
18289     }
18290     cdu_ilt_start = bxe_iov_init_ilt(sc, cdu_ilt_start);
18291
18292 #if (BXE_FIRST_VF_CID > 0)
18293     /*
18294      * If BXE_FIRST_VF_CID > 0 then the PF L2 cids precedes
18295      * those of the VFs, so start line should be reset
18296      */
18297     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18298 #endif
18299 #endif
18300
18301     for (i = 0; i < L2_ILT_LINES(sc); i++) {
18302         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
18303         ilt->lines[cdu_ilt_start + i].page_mapping =
18304             sc->context[i].vcxt_dma.paddr;
18305         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
18306     }
18307     ecore_ilt_init_op(sc, INITOP_SET);
18308
18309 #if 0
18310     if (!CONFIGURE_NIC_MODE(sc)) {
18311         bxe_init_searcher(sc);
18312         REG_WR(sc, PRS_REG_NIC_MODE, 0);
18313         BLOGD(sc, DBG_LOAD, "NIC MODE disabled\n");
18314     } else
18315 #endif
18316     {
18317         /* Set NIC mode */
18318         REG_WR(sc, PRS_REG_NIC_MODE, 1);
18319         BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
18320     }
18321
18322     if (!CHIP_IS_E1x(sc)) {
18323         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
18324
18325         /* Turn on a single ISR mode in IGU if driver is going to use
18326          * INT#x or MSI
18327          */
18328         if (sc->interrupt_mode != INTR_MODE_MSIX) {
18329             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
18330         }
18331
18332         /*
18333          * Timers workaround bug: function init part.
18334          * Need to wait 20msec after initializing ILT,
18335          * needed to make sure there are no requests in
18336          * one of the PXP internal queues with "old" ILT addresses
18337          */
18338         DELAY(20000);
18339
18340         /*
18341          * Master enable - Due to WB DMAE writes performed before this
18342          * register is re-initialized as part of the regular function
18343          * init
18344          */
18345         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18346         /* Enable the function in IGU */
18347         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
18348     }
18349
18350     sc->dmae_ready = 1;
18351
18352     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
18353
18354     if (!CHIP_IS_E1x(sc))
18355         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
18356
18357     ecore_init_block(sc, BLOCK_ATC, init_phase);
18358     ecore_init_block(sc, BLOCK_DMAE, init_phase);
18359     ecore_init_block(sc, BLOCK_NIG, init_phase);
18360     ecore_init_block(sc, BLOCK_SRC, init_phase);
18361     ecore_init_block(sc, BLOCK_MISC, init_phase);
18362     ecore_init_block(sc, BLOCK_TCM, init_phase);
18363     ecore_init_block(sc, BLOCK_UCM, init_phase);
18364     ecore_init_block(sc, BLOCK_CCM, init_phase);
18365     ecore_init_block(sc, BLOCK_XCM, init_phase);
18366     ecore_init_block(sc, BLOCK_TSEM, init_phase);
18367     ecore_init_block(sc, BLOCK_USEM, init_phase);
18368     ecore_init_block(sc, BLOCK_CSEM, init_phase);
18369     ecore_init_block(sc, BLOCK_XSEM, init_phase);
18370
18371     if (!CHIP_IS_E1x(sc))
18372         REG_WR(sc, QM_REG_PF_EN, 1);
18373
18374     if (!CHIP_IS_E1x(sc)) {
18375         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18376         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18377         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18378         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18379     }
18380     ecore_init_block(sc, BLOCK_QM, init_phase);
18381
18382     ecore_init_block(sc, BLOCK_TM, init_phase);
18383     ecore_init_block(sc, BLOCK_DORQ, init_phase);
18384
18385     bxe_iov_init_dq(sc);
18386
18387     ecore_init_block(sc, BLOCK_BRB1, init_phase);
18388     ecore_init_block(sc, BLOCK_PRS, init_phase);
18389     ecore_init_block(sc, BLOCK_TSDM, init_phase);
18390     ecore_init_block(sc, BLOCK_CSDM, init_phase);
18391     ecore_init_block(sc, BLOCK_USDM, init_phase);
18392     ecore_init_block(sc, BLOCK_XSDM, init_phase);
18393     ecore_init_block(sc, BLOCK_UPB, init_phase);
18394     ecore_init_block(sc, BLOCK_XPB, init_phase);
18395     ecore_init_block(sc, BLOCK_PBF, init_phase);
18396     if (!CHIP_IS_E1x(sc))
18397         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
18398
18399     ecore_init_block(sc, BLOCK_CDU, init_phase);
18400
18401     ecore_init_block(sc, BLOCK_CFC, init_phase);
18402
18403     if (!CHIP_IS_E1x(sc))
18404         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
18405
18406     if (IS_MF(sc)) {
18407         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
18408         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
18409     }
18410
18411     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18412
18413     /* HC init per function */
18414     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18415         if (CHIP_IS_E1H(sc)) {
18416             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18417
18418             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18419             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18420         }
18421         ecore_init_block(sc, BLOCK_HC, init_phase);
18422
18423     } else {
18424         int num_segs, sb_idx, prod_offset;
18425
18426         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18427
18428         if (!CHIP_IS_E1x(sc)) {
18429             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18430             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18431         }
18432
18433         ecore_init_block(sc, BLOCK_IGU, init_phase);
18434
18435         if (!CHIP_IS_E1x(sc)) {
18436             int dsb_idx = 0;
18437             /**
18438              * Producer memory:
18439              * E2 mode: address 0-135 match to the mapping memory;
18440              * 136 - PF0 default prod; 137 - PF1 default prod;
18441              * 138 - PF2 default prod; 139 - PF3 default prod;
18442              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18443              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18444              * 144-147 reserved.
18445              *
18446              * E1.5 mode - In backward compatible mode;
18447              * for non default SB; each even line in the memory
18448              * holds the U producer and each odd line hold
18449              * the C producer. The first 128 producers are for
18450              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18451              * producers are for the DSB for each PF.
18452              * Each PF has five segments: (the order inside each
18453              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18454              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18455              * 144-147 attn prods;
18456              */
18457             /* non-default-status-blocks */
18458             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18459                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18460             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18461                 prod_offset = (sc->igu_base_sb + sb_idx) *
18462                     num_segs;
18463
18464                 for (i = 0; i < num_segs; i++) {
18465                     addr = IGU_REG_PROD_CONS_MEMORY +
18466                             (prod_offset + i) * 4;
18467                     REG_WR(sc, addr, 0);
18468                 }
18469                 /* send consumer update with value 0 */
18470                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18471                            USTORM_ID, 0, IGU_INT_NOP, 1);
18472                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18473             }
18474
18475             /* default-status-blocks */
18476             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18477                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18478
18479             if (CHIP_IS_MODE_4_PORT(sc))
18480                 dsb_idx = SC_FUNC(sc);
18481             else
18482                 dsb_idx = SC_VN(sc);
18483
18484             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18485                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18486                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18487
18488             /*
18489              * igu prods come in chunks of E1HVN_MAX (4) -
18490              * does not matters what is the current chip mode
18491              */
18492             for (i = 0; i < (num_segs * E1HVN_MAX);
18493                  i += E1HVN_MAX) {
18494                 addr = IGU_REG_PROD_CONS_MEMORY +
18495                             (prod_offset + i)*4;
18496                 REG_WR(sc, addr, 0);
18497             }
18498             /* send consumer update with 0 */
18499             if (CHIP_INT_MODE_IS_BC(sc)) {
18500                 bxe_ack_sb(sc, sc->igu_dsb_id,
18501                            USTORM_ID, 0, IGU_INT_NOP, 1);
18502                 bxe_ack_sb(sc, sc->igu_dsb_id,
18503                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18504                 bxe_ack_sb(sc, sc->igu_dsb_id,
18505                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18506                 bxe_ack_sb(sc, sc->igu_dsb_id,
18507                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18508                 bxe_ack_sb(sc, sc->igu_dsb_id,
18509                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18510             } else {
18511                 bxe_ack_sb(sc, sc->igu_dsb_id,
18512                            USTORM_ID, 0, IGU_INT_NOP, 1);
18513                 bxe_ack_sb(sc, sc->igu_dsb_id,
18514                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18515             }
18516             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18517
18518             /* !!! these should become driver const once
18519                rf-tool supports split-68 const */
18520             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18521             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18522             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18523             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18524             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18525             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18526         }
18527     }
18528
18529     /* Reset PCIE errors for debug */
18530     REG_WR(sc, 0x2114, 0xffffffff);
18531     REG_WR(sc, 0x2120, 0xffffffff);
18532
18533     if (CHIP_IS_E1x(sc)) {
18534         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18535         main_mem_base = HC_REG_MAIN_MEMORY +
18536                 SC_PORT(sc) * (main_mem_size * 4);
18537         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18538         main_mem_width = 8;
18539
18540         val = REG_RD(sc, main_mem_prty_clr);
18541         if (val) {
18542             BLOGD(sc, DBG_LOAD,
18543                   "Parity errors in HC block during function init (0x%x)!\n",
18544                   val);
18545         }
18546
18547         /* Clear "false" parity errors in MSI-X table */
18548         for (i = main_mem_base;
18549              i < main_mem_base + main_mem_size * 4;
18550              i += main_mem_width) {
18551             bxe_read_dmae(sc, i, main_mem_width / 4);
18552             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18553                            i, main_mem_width / 4);
18554         }
18555         /* Clear HC parity attention */
18556         REG_RD(sc, main_mem_prty_clr);
18557     }
18558
18559 #if 1
18560     /* Enable STORMs SP logging */
18561     REG_WR8(sc, BAR_USTRORM_INTMEM +
18562            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18563     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18564            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18565     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18566            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18567     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18568            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18569 #endif
18570
18571     elink_phy_probe(&sc->link_params);
18572
18573     return (0);
18574 }
18575
18576 static void
18577 bxe_link_reset(struct bxe_softc *sc)
18578 {
18579     if (!BXE_NOMCP(sc)) {
18580         BXE_PHY_LOCK(sc);
18581         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18582         BXE_PHY_UNLOCK(sc);
18583     } else {
18584         if (!CHIP_REV_IS_SLOW(sc)) {
18585             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18586         }
18587     }
18588 }
18589
18590 static void
18591 bxe_reset_port(struct bxe_softc *sc)
18592 {
18593     int port = SC_PORT(sc);
18594     uint32_t val;
18595
18596     /* reset physical Link */
18597     bxe_link_reset(sc);
18598
18599     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18600
18601     /* Do not rcv packets to BRB */
18602     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18603     /* Do not direct rcv packets that are not for MCP to the BRB */
18604     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18605                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18606
18607     /* Configure AEU */
18608     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18609
18610     DELAY(100000);
18611
18612     /* Check for BRB port occupancy */
18613     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18614     if (val) {
18615         BLOGD(sc, DBG_LOAD,
18616               "BRB1 is not empty, %d blocks are occupied\n", val);
18617     }
18618
18619     /* TODO: Close Doorbell port? */
18620 }
18621
18622 static void
18623 bxe_ilt_wr(struct bxe_softc *sc,
18624            uint32_t         index,
18625            bus_addr_t       addr)
18626 {
18627     int reg;
18628     uint32_t wb_write[2];
18629
18630     if (CHIP_IS_E1(sc)) {
18631         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18632     } else {
18633         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18634     }
18635
18636     wb_write[0] = ONCHIP_ADDR1(addr);
18637     wb_write[1] = ONCHIP_ADDR2(addr);
18638     REG_WR_DMAE(sc, reg, wb_write, 2);
18639 }
18640
18641 static void
18642 bxe_clear_func_ilt(struct bxe_softc *sc,
18643                    uint32_t         func)
18644 {
18645     uint32_t i, base = FUNC_ILT_BASE(func);
18646     for (i = base; i < base + ILT_PER_FUNC; i++) {
18647         bxe_ilt_wr(sc, i, 0);
18648     }
18649 }
18650
18651 static void
18652 bxe_reset_func(struct bxe_softc *sc)
18653 {
18654     struct bxe_fastpath *fp;
18655     int port = SC_PORT(sc);
18656     int func = SC_FUNC(sc);
18657     int i;
18658
18659     /* Disable the function in the FW */
18660     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18661     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18662     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18663     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18664
18665     /* FP SBs */
18666     FOR_EACH_ETH_QUEUE(sc, i) {
18667         fp = &sc->fp[i];
18668         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18669                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18670                 SB_DISABLED);
18671     }
18672
18673 #if 0
18674     if (CNIC_LOADED(sc)) {
18675         /* CNIC SB */
18676         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18677                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET
18678                 (bxe_cnic_fw_sb_id(sc)), SB_DISABLED);
18679     }
18680 #endif
18681
18682     /* SP SB */
18683     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18684             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18685             SB_DISABLED);
18686
18687     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18688         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18689     }
18690
18691     /* Configure IGU */
18692     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18693         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18694         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18695     } else {
18696         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18697         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18698     }
18699
18700     if (CNIC_LOADED(sc)) {
18701         /* Disable Timer scan */
18702         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18703         /*
18704          * Wait for at least 10ms and up to 2 second for the timers
18705          * scan to complete
18706          */
18707         for (i = 0; i < 200; i++) {
18708             DELAY(10000);
18709             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18710                 break;
18711         }
18712     }
18713
18714     /* Clear ILT */
18715     bxe_clear_func_ilt(sc, func);
18716
18717     /*
18718      * Timers workaround bug for E2: if this is vnic-3,
18719      * we need to set the entire ilt range for this timers.
18720      */
18721     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18722         struct ilt_client_info ilt_cli;
18723         /* use dummy TM client */
18724         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18725         ilt_cli.start = 0;
18726         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18727         ilt_cli.client_num = ILT_CLIENT_TM;
18728
18729         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18730     }
18731
18732     /* this assumes that reset_port() called before reset_func()*/
18733     if (!CHIP_IS_E1x(sc)) {
18734         bxe_pf_disable(sc);
18735     }
18736
18737     sc->dmae_ready = 0;
18738 }
18739
18740 static int
18741 bxe_gunzip_init(struct bxe_softc *sc)
18742 {
18743     return (0);
18744 }
18745
18746 static void
18747 bxe_gunzip_end(struct bxe_softc *sc)
18748 {
18749     return;
18750 }
18751
18752 static int
18753 bxe_init_firmware(struct bxe_softc *sc)
18754 {
18755     if (CHIP_IS_E1(sc)) {
18756         ecore_init_e1_firmware(sc);
18757         sc->iro_array = e1_iro_arr;
18758     } else if (CHIP_IS_E1H(sc)) {
18759         ecore_init_e1h_firmware(sc);
18760         sc->iro_array = e1h_iro_arr;
18761     } else if (!CHIP_IS_E1x(sc)) {
18762         ecore_init_e2_firmware(sc);
18763         sc->iro_array = e2_iro_arr;
18764     } else {
18765         BLOGE(sc, "Unsupported chip revision\n");
18766         return (-1);
18767     }
18768
18769     return (0);
18770 }
18771
18772 static void
18773 bxe_release_firmware(struct bxe_softc *sc)
18774 {
18775     /* Do nothing */
18776     return;
18777 }
18778
18779 static int
18780 ecore_gunzip(struct bxe_softc *sc,
18781              const uint8_t    *zbuf,
18782              int              len)
18783 {
18784     /* XXX : Implement... */
18785     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18786     return (FALSE);
18787 }
18788
18789 static void
18790 ecore_reg_wr_ind(struct bxe_softc *sc,
18791                  uint32_t         addr,
18792                  uint32_t         val)
18793 {
18794     bxe_reg_wr_ind(sc, addr, val);
18795 }
18796
18797 static void
18798 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18799                           bus_addr_t       phys_addr,
18800                           uint32_t         addr,
18801                           uint32_t         len)
18802 {
18803     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18804 }
18805
18806 void
18807 ecore_storm_memset_struct(struct bxe_softc *sc,
18808                           uint32_t         addr,
18809                           size_t           size,
18810                           uint32_t         *data)
18811 {
18812     uint8_t i;
18813     for (i = 0; i < size/4; i++) {
18814         REG_WR(sc, addr + (i * 4), data[i]);
18815     }
18816 }
18817