sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  *
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  24  * THE POSSIBILITY OF SUCH DAMAGE.
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #define BXE_DRIVER_VERSION "1.78.78"
  31
  32 #include "bxe.h"
  33 #include "ecore_sp.h"
  34 #include "ecore_init.h"
  35 #include "ecore_init_ops.h"
  36
  37 #include "57710_int_offsets.h"
  38 #include "57711_int_offsets.h"
  39 #include "57712_int_offsets.h"
  40
  41 /*
  42  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  43  * explicitly here for older kernels that don't include this changeset.
  44  */
  45 #ifndef CTLTYPE_U64
  46 #define CTLTYPE_U64      CTLTYPE_QUAD
  47 #define sysctl_handle_64 sysctl_handle_quad
  48 #endif
  49
  50 /*
  51  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  52  * here as zero(0) for older kernels that don't include this changeset
  53  * thereby masking the functionality.
  54  */
  55 #ifndef CSUM_TCP_IPV6
  56 #define CSUM_TCP_IPV6 0
  57 #define CSUM_UDP_IPV6 0
  58 #endif
  59
  60 /*
  61  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  62  * for older kernels that don't include this changeset.
  63  */
  64 #if __FreeBSD_version < 900035
  65 #define pci_find_cap pci_find_extcap
  66 #endif
  67
  68 #define BXE_DEF_SB_ATT_IDX 0x0001
  69 #define BXE_DEF_SB_IDX     0x0002
  70
  71 /*
  72  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  73  * function HW initialization.
  74  */
  75 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  76 #define FLR_WAIT_INTERVAL 50    /* usecs */
  77 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  78
  79 struct pbf_pN_buf_regs {
  80     int pN;
  81     uint32_t init_crd;
  82     uint32_t crd;
  83     uint32_t crd_freed;
  84 };
  85
  86 struct pbf_pN_cmd_regs {
  87     int pN;
  88     uint32_t lines_occup;
  89     uint32_t lines_freed;
  90 };
  91
  92 /*
  93  * PCI Device ID Table used by bxe_probe().
  94  */
  95 #define BXE_DEVDESC_MAX 64
  96 static struct bxe_device_type bxe_devs[] = {
  97     {
  98         BRCM_VENDORID,
  99         CHIP_NUM_57710,
 100         PCI_ANY_ID, PCI_ANY_ID,
 101         "QLogic NetXtreme II BCM57710 10GbE"
 102     },
 103     {
 104         BRCM_VENDORID,
 105         CHIP_NUM_57711,
 106         PCI_ANY_ID, PCI_ANY_ID,
 107         "QLogic NetXtreme II BCM57711 10GbE"
 108     },
 109     {
 110         BRCM_VENDORID,
 111         CHIP_NUM_57711E,
 112         PCI_ANY_ID, PCI_ANY_ID,
 113         "QLogic NetXtreme II BCM57711E 10GbE"
 114     },
 115     {
 116         BRCM_VENDORID,
 117         CHIP_NUM_57712,
 118         PCI_ANY_ID, PCI_ANY_ID,
 119         "QLogic NetXtreme II BCM57712 10GbE"
 120     },
 121     {
 122         BRCM_VENDORID,
 123         CHIP_NUM_57712_MF,
 124         PCI_ANY_ID, PCI_ANY_ID,
 125         "QLogic NetXtreme II BCM57712 MF 10GbE"
 126     },
 127 #if 0
 128     {
 129         BRCM_VENDORID,
 130         CHIP_NUM_57712_VF,
 131         PCI_ANY_ID, PCI_ANY_ID,
 132         "QLogic NetXtreme II BCM57712 VF 10GbE"
 133     },
 134 #endif
 135     {
 136         BRCM_VENDORID,
 137         CHIP_NUM_57800,
 138         PCI_ANY_ID, PCI_ANY_ID,
 139         "QLogic NetXtreme II BCM57800 10GbE"
 140     },
 141     {
 142         BRCM_VENDORID,
 143         CHIP_NUM_57800_MF,
 144         PCI_ANY_ID, PCI_ANY_ID,
 145         "QLogic NetXtreme II BCM57800 MF 10GbE"
 146     },
 147 #if 0
 148     {
 149         BRCM_VENDORID,
 150         CHIP_NUM_57800_VF,
 151         PCI_ANY_ID, PCI_ANY_ID,
 152         "QLogic NetXtreme II BCM57800 VF 10GbE"
 153     },
 154 #endif
 155     {
 156         BRCM_VENDORID,
 157         CHIP_NUM_57810,
 158         PCI_ANY_ID, PCI_ANY_ID,
 159         "QLogic NetXtreme II BCM57810 10GbE"
 160     },
 161     {
 162         BRCM_VENDORID,
 163         CHIP_NUM_57810_MF,
 164         PCI_ANY_ID, PCI_ANY_ID,
 165         "QLogic NetXtreme II BCM57810 MF 10GbE"
 166     },
 167 #if 0
 168     {
 169         BRCM_VENDORID,
 170         CHIP_NUM_57810_VF,
 171         PCI_ANY_ID, PCI_ANY_ID,
 172         "QLogic NetXtreme II BCM57810 VF 10GbE"
 173     },
 174 #endif
 175     {
 176         BRCM_VENDORID,
 177         CHIP_NUM_57811,
 178         PCI_ANY_ID, PCI_ANY_ID,
 179         "QLogic NetXtreme II BCM57811 10GbE"
 180     },
 181     {
 182         BRCM_VENDORID,
 183         CHIP_NUM_57811_MF,
 184         PCI_ANY_ID, PCI_ANY_ID,
 185         "QLogic NetXtreme II BCM57811 MF 10GbE"
 186     },
 187 #if 0
 188     {
 189         BRCM_VENDORID,
 190         CHIP_NUM_57811_VF,
 191         PCI_ANY_ID, PCI_ANY_ID,
 192         "QLogic NetXtreme II BCM57811 VF 10GbE"
 193     },
 194 #endif
 195     {
 196         BRCM_VENDORID,
 197         CHIP_NUM_57840_4_10,
 198         PCI_ANY_ID, PCI_ANY_ID,
 199         "QLogic NetXtreme II BCM57840 4x10GbE"
 200     },
 201 #if 0
 202     {
 203         BRCM_VENDORID,
 204         CHIP_NUM_57840_2_20,
 205         PCI_ANY_ID, PCI_ANY_ID,
 206         "QLogic NetXtreme II BCM57840 2x20GbE"
 207     },
 208 #endif
 209     {
 210         BRCM_VENDORID,
 211         CHIP_NUM_57840_MF,
 212         PCI_ANY_ID, PCI_ANY_ID,
 213         "QLogic NetXtreme II BCM57840 MF 10GbE"
 214     },
 215 #if 0
 216     {
 217         BRCM_VENDORID,
 218         CHIP_NUM_57840_VF,
 219         PCI_ANY_ID, PCI_ANY_ID,
 220         "QLogic NetXtreme II BCM57840 VF 10GbE"
 221     },
 222 #endif
 223     {
 224         0, 0, 0, 0, NULL
 225     }
 226 };
 227
 228 MALLOC_DECLARE(M_BXE_ILT);
 229 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 230
 231 /*
 232  * FreeBSD device entry points.
 233  */
 234 static int bxe_probe(device_t);
 235 static int bxe_attach(device_t);
 236 static int bxe_detach(device_t);
 237 static int bxe_shutdown(device_t);
 238
 239 /*
 240  * FreeBSD KLD module/device interface event handler method.
 241  */
 242 static device_method_t bxe_methods[] = {
 243     /* Device interface (device_if.h) */
 244     DEVMETHOD(device_probe,     bxe_probe),
 245     DEVMETHOD(device_attach,    bxe_attach),
 246     DEVMETHOD(device_detach,    bxe_detach),
 247     DEVMETHOD(device_shutdown,  bxe_shutdown),
 248 #if 0
 249     DEVMETHOD(device_suspend,   bxe_suspend),
 250     DEVMETHOD(device_resume,    bxe_resume),
 251 #endif
 252     /* Bus interface (bus_if.h) */
 253     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 254     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 255     KOBJMETHOD_END
 256 };
 257
 258 /*
 259  * FreeBSD KLD Module data declaration
 260  */
 261 static driver_t bxe_driver = {
 262     "bxe",                   /* module name */
 263     bxe_methods,             /* event handler */
 264     sizeof(struct bxe_softc) /* extra data */
 265 };
 266
 267 /*
 268  * FreeBSD dev class is needed to manage dev instances and
 269  * to associate with a bus type
 270  */
 271 static devclass_t bxe_devclass;
 272
 273 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 274 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 275 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 276
 277 /* resources needed for unloading a previously loaded device */
 278
 279 #define BXE_PREV_WAIT_NEEDED 1
 280 struct mtx bxe_prev_mtx;
 281 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 282 struct bxe_prev_list_node {
 283     LIST_ENTRY(bxe_prev_list_node) node;
 284     uint8_t bus;
 285     uint8_t slot;
 286     uint8_t path;
 287     uint8_t aer; /* XXX automatic error recovery */
 288     uint8_t undi;
 289 };
 290 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 291
 292 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 293
 294 /* Tunable device values... */
 295
 296 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 297
 298 /* Debug */
 299 unsigned long bxe_debug = 0;
 300 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, CTLFLAG_RDTUN,
 301              &bxe_debug, 0, "Debug logging mode");
 302
 303 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 304 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 305 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 306            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 307
 308 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 309 static int bxe_queue_count = 4;
 310 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 311            &bxe_queue_count, 0, "Multi-Queue queue count");
 312
 313 /* max number of buffers per queue (default RX_BD_USABLE) */
 314 static int bxe_max_rx_bufs = 0;
 315 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 316            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 317
 318 /* Host interrupt coalescing RX tick timer (usecs) */
 319 static int bxe_hc_rx_ticks = 25;
 320 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 321            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 322
 323 /* Host interrupt coalescing TX tick timer (usecs) */
 324 static int bxe_hc_tx_ticks = 50;
 325 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 326            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 327
 328 /* Maximum number of Rx packets to process at a time */
 329 static int bxe_rx_budget = 0xffffffff;
 330 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 331            &bxe_rx_budget, 0, "Rx processing budget");
 332
 333 /* Maximum LRO aggregation size */
 334 static int bxe_max_aggregation_size = 0;
 335 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 336            &bxe_max_aggregation_size, 0, "max aggregation size");
 337
 338 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 339 static int bxe_mrrs = -1;
 340 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 341            &bxe_mrrs, 0, "PCIe maximum read request size");
 342
 343 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 344 static int bxe_autogreeen = 0;
 345 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 346            &bxe_autogreeen, 0, "AutoGrEEEn support");
 347
 348 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 349 static int bxe_udp_rss = 0;
 350 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 351            &bxe_udp_rss, 0, "UDP RSS support");
 352
 353
 354 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 355
 356 #define STATS_OFFSET32(stat_name)                   \
 357     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 358
 359 #define Q_STATS_OFFSET32(stat_name)                   \
 360     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 361
 362 static const struct {
 363     uint32_t offset;
 364     uint32_t size;
 365     uint32_t flags;
 366 #define STATS_FLAGS_PORT  1
 367 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 368 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 369     char string[STAT_NAME_LEN];
 370 } bxe_eth_stats_arr[] = {
 371     { STATS_OFFSET32(total_bytes_received_hi),
 372                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 373     { STATS_OFFSET32(error_bytes_received_hi),
 374                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 375     { STATS_OFFSET32(total_unicast_packets_received_hi),
 376                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 377     { STATS_OFFSET32(total_multicast_packets_received_hi),
 378                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 379     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 380                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 381     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 382                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 383     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 384                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 385     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 386                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 387     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 388                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 389     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 390                 8, STATS_FLAGS_PORT, "rx_fragments" },
 391     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 392                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 393     { STATS_OFFSET32(no_buff_discard_hi),
 394                 8, STATS_FLAGS_BOTH, "rx_discards" },
 395     { STATS_OFFSET32(mac_filter_discard),
 396                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 397     { STATS_OFFSET32(mf_tag_discard),
 398                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 399     { STATS_OFFSET32(pfc_frames_received_hi),
 400                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 401     { STATS_OFFSET32(pfc_frames_sent_hi),
 402                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 403     { STATS_OFFSET32(brb_drop_hi),
 404                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 405     { STATS_OFFSET32(brb_truncate_hi),
 406                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 407     { STATS_OFFSET32(pause_frames_received_hi),
 408                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 409     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 410                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 411     { STATS_OFFSET32(nig_timer_max),
 412                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 413     { STATS_OFFSET32(total_bytes_transmitted_hi),
 414                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 415     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 416                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 417     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 418                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 419     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 420                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 421     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 422                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 423     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 424                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 425     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 426                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 427     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 428                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 429     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 430                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 431     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 432                 8, STATS_FLAGS_PORT, "tx_deferred" },
 433     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 434                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 435     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 436                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 437     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 438                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 439     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 440                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 441     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 442                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 443     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 444                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 445     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 446                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 447     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 448                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 449     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 450                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 451     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 452                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 453     { STATS_OFFSET32(pause_frames_sent_hi),
 454                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 455     { STATS_OFFSET32(total_tpa_aggregations_hi),
 456                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 457     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 458                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 459     { STATS_OFFSET32(total_tpa_bytes_hi),
 460                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 461 #if 0
 462     { STATS_OFFSET32(recoverable_error),
 463                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
 464     { STATS_OFFSET32(unrecoverable_error),
 465                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
 466 #endif
 467     { STATS_OFFSET32(eee_tx_lpi),
 468                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 469     { STATS_OFFSET32(rx_calls),
 470                 4, STATS_FLAGS_FUNC, "rx_calls"},
 471     { STATS_OFFSET32(rx_pkts),
 472                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 473     { STATS_OFFSET32(rx_tpa_pkts),
 474                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 475     { STATS_OFFSET32(rx_soft_errors),
 476                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 477     { STATS_OFFSET32(rx_hw_csum_errors),
 478                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 479     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 480                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 481     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 482                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 483     { STATS_OFFSET32(rx_budget_reached),
 484                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 485     { STATS_OFFSET32(tx_pkts),
 486                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 487     { STATS_OFFSET32(tx_soft_errors),
 488                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 489     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 490                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 491     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 492                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 493     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 494                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 495     { STATS_OFFSET32(tx_ofld_frames_lso),
 496                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 497     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 498                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 499     { STATS_OFFSET32(tx_encap_failures),
 500                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 501     { STATS_OFFSET32(tx_hw_queue_full),
 502                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 503     { STATS_OFFSET32(tx_hw_max_queue_depth),
 504                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 505     { STATS_OFFSET32(tx_dma_mapping_failure),
 506                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 507     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 508                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 509     { STATS_OFFSET32(tx_window_violation_std),
 510                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 511     { STATS_OFFSET32(tx_window_violation_tso),
 512                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 513 #if 0
 514     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 515                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
 516     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 517                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
 518 #endif
 519     { STATS_OFFSET32(tx_chain_lost_mbuf),
 520                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 521     { STATS_OFFSET32(tx_frames_deferred),
 522                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 523     { STATS_OFFSET32(tx_queue_xoff),
 524                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 525     { STATS_OFFSET32(mbuf_defrag_attempts),
 526                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 527     { STATS_OFFSET32(mbuf_defrag_failures),
 528                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 529     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 530                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 531     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 532                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 533     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 534                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 535     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 536                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 537     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 538                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 539     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 540                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 541     { STATS_OFFSET32(mbuf_alloc_tx),
 542                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 543     { STATS_OFFSET32(mbuf_alloc_rx),
 544                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 545     { STATS_OFFSET32(mbuf_alloc_sge),
 546                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 547     { STATS_OFFSET32(mbuf_alloc_tpa),
 548                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
 549 };
 550
 551 static const struct {
 552     uint32_t offset;
 553     uint32_t size;
 554     char string[STAT_NAME_LEN];
 555 } bxe_eth_q_stats_arr[] = {
 556     { Q_STATS_OFFSET32(total_bytes_received_hi),
 557                 8, "rx_bytes" },
 558     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 559                 8, "rx_ucast_packets" },
 560     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 561                 8, "rx_mcast_packets" },
 562     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 563                 8, "rx_bcast_packets" },
 564     { Q_STATS_OFFSET32(no_buff_discard_hi),
 565                 8, "rx_discards" },
 566     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 567                 8, "tx_bytes" },
 568     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 569                 8, "tx_ucast_packets" },
 570     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 571                 8, "tx_mcast_packets" },
 572     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 573                 8, "tx_bcast_packets" },
 574     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 575                 8, "tpa_aggregations" },
 576     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 577                 8, "tpa_aggregated_frames"},
 578     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 579                 8, "tpa_bytes"},
 580     { Q_STATS_OFFSET32(rx_calls),
 581                 4, "rx_calls"},
 582     { Q_STATS_OFFSET32(rx_pkts),
 583                 4, "rx_pkts"},
 584     { Q_STATS_OFFSET32(rx_tpa_pkts),
 585                 4, "rx_tpa_pkts"},
 586     { Q_STATS_OFFSET32(rx_soft_errors),
 587                 4, "rx_soft_errors"},
 588     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 589                 4, "rx_hw_csum_errors"},
 590     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 591                 4, "rx_ofld_frames_csum_ip"},
 592     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 593                 4, "rx_ofld_frames_csum_tcp_udp"},
 594     { Q_STATS_OFFSET32(rx_budget_reached),
 595                 4, "rx_budget_reached"},
 596     { Q_STATS_OFFSET32(tx_pkts),
 597                 4, "tx_pkts"},
 598     { Q_STATS_OFFSET32(tx_soft_errors),
 599                 4, "tx_soft_errors"},
 600     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 601                 4, "tx_ofld_frames_csum_ip"},
 602     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 603                 4, "tx_ofld_frames_csum_tcp"},
 604     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 605                 4, "tx_ofld_frames_csum_udp"},
 606     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 607                 4, "tx_ofld_frames_lso"},
 608     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 609                 4, "tx_ofld_frames_lso_hdr_splits"},
 610     { Q_STATS_OFFSET32(tx_encap_failures),
 611                 4, "tx_encap_failures"},
 612     { Q_STATS_OFFSET32(tx_hw_queue_full),
 613                 4, "tx_hw_queue_full"},
 614     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 615                 4, "tx_hw_max_queue_depth"},
 616     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 617                 4, "tx_dma_mapping_failure"},
 618     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 619                 4, "tx_max_drbr_queue_depth"},
 620     { Q_STATS_OFFSET32(tx_window_violation_std),
 621                 4, "tx_window_violation_std"},
 622     { Q_STATS_OFFSET32(tx_window_violation_tso),
 623                 4, "tx_window_violation_tso"},
 624 #if 0
 625     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 626                 4, "tx_unsupported_tso_request_ipv6"},
 627     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 628                 4, "tx_unsupported_tso_request_not_tcp"},
 629 #endif
 630     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 631                 4, "tx_chain_lost_mbuf"},
 632     { Q_STATS_OFFSET32(tx_frames_deferred),
 633                 4, "tx_frames_deferred"},
 634     { Q_STATS_OFFSET32(tx_queue_xoff),
 635                 4, "tx_queue_xoff"},
 636     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 637                 4, "mbuf_defrag_attempts"},
 638     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 639                 4, "mbuf_defrag_failures"},
 640     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 641                 4, "mbuf_rx_bd_alloc_failed"},
 642     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 643                 4, "mbuf_rx_bd_mapping_failed"},
 644     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 645                 4, "mbuf_rx_tpa_alloc_failed"},
 646     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 647                 4, "mbuf_rx_tpa_mapping_failed"},
 648     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 649                 4, "mbuf_rx_sge_alloc_failed"},
 650     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 651                 4, "mbuf_rx_sge_mapping_failed"},
 652     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 653                 4, "mbuf_alloc_tx"},
 654     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 655                 4, "mbuf_alloc_rx"},
 656     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 657                 4, "mbuf_alloc_sge"},
 658     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 659                 4, "mbuf_alloc_tpa"}
 660 };
 661
 662 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 663 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 664
 665
 666 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 667                                  uint8_t          read_cfg,
 668                                  uint8_t          cmng_type);
 669 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 670 static void    storm_memset_cmng(struct bxe_softc *sc,
 671                                  struct cmng_init *cmng,
 672                                  uint8_t          port);
 673 static void    bxe_set_reset_global(struct bxe_softc *sc);
 674 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 675 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 676                                  int              engine);
 677 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 678 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 679                                    uint8_t          *global,
 680                                    uint8_t          print);
 681 static void    bxe_int_disable(struct bxe_softc *sc);
 682 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 683 static void    bxe_pf_disable(struct bxe_softc *sc);
 684 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 685 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 686                                       struct bxe_fastpath *fp,
 687                                       uint16_t            rx_bd_prod,
 688                                       uint16_t            rx_cq_prod,
 689                                       uint16_t            rx_sge_prod);
 690 static void    bxe_link_report_locked(struct bxe_softc *sc);
 691 static void    bxe_link_report(struct bxe_softc *sc);
 692 static void    bxe_link_status_update(struct bxe_softc *sc);
 693 static void    bxe_periodic_callout_func(void *xsc);
 694 static void    bxe_periodic_start(struct bxe_softc *sc);
 695 static void    bxe_periodic_stop(struct bxe_softc *sc);
 696 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 697                                     uint16_t prev_index,
 698                                     uint16_t index);
 699 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 700                                      int                 queue);
 701 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 702                                      uint16_t            index);
 703 static uint8_t bxe_txeof(struct bxe_softc *sc,
 704                          struct bxe_fastpath *fp);
 705 static void    bxe_task_fp(struct bxe_fastpath *fp);
 706 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 707                                      struct mbuf      *m,
 708                                      uint8_t          contents);
 709 static int     bxe_alloc_mem(struct bxe_softc *sc);
 710 static void    bxe_free_mem(struct bxe_softc *sc);
 711 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 712 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 713 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 714 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 715 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 716 static int     bxe_init_locked(struct bxe_softc *sc);
 717 static int     bxe_stop_locked(struct bxe_softc *sc);
 718 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 719                                    int              load_mode);
 720 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 721                                      uint32_t         unload_mode,
 722                                      uint8_t          keep_link);
 723
 724 static void bxe_handle_sp_tq(void *context, int pending);
 725 static void bxe_handle_rx_mode_tq(void *context, int pending);
 726 static void bxe_handle_fp_tq(void *context, int pending);
 727
 728
 729 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 730 uint32_t
 731 calc_crc32(uint8_t  *crc32_packet,
 732            uint32_t crc32_length,
 733            uint32_t crc32_seed,
 734            uint8_t  complement)
 735 {
 736    uint32_t byte         = 0;
 737    uint32_t bit          = 0;
 738    uint8_t  msb          = 0;
 739    uint32_t temp         = 0;
 740    uint32_t shft         = 0;
 741    uint8_t  current_byte = 0;
 742    uint32_t crc32_result = crc32_seed;
 743    const uint32_t CRC32_POLY = 0x1edc6f41;
 744
 745    if ((crc32_packet == NULL) ||
 746        (crc32_length == 0) ||
 747        ((crc32_length % 8) != 0))
 748     {
 749         return (crc32_result);
 750     }
 751
 752     for (byte = 0; byte < crc32_length; byte = byte + 1)
 753     {
 754         current_byte = crc32_packet[byte];
 755         for (bit = 0; bit < 8; bit = bit + 1)
 756         {
 757             /* msb = crc32_result[31]; */
 758             msb = (uint8_t)(crc32_result >> 31);
 759
 760             crc32_result = crc32_result << 1;
 761
 762             /* it (msb != current_byte[bit]) */
 763             if (msb != (0x1 & (current_byte >> bit)))
 764             {
 765                 crc32_result = crc32_result ^ CRC32_POLY;
 766                 /* crc32_result[0] = 1 */
 767                 crc32_result |= 1;
 768             }
 769         }
 770     }
 771
 772     /* Last step is to:
 773      * 1. "mirror" every bit
 774      * 2. swap the 4 bytes
 775      * 3. complement each bit
 776      */
 777
 778     /* Mirror */
 779     temp = crc32_result;
 780     shft = sizeof(crc32_result) * 8 - 1;
 781
 782     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 783     {
 784         temp <<= 1;
 785         temp |= crc32_result & 1;
 786         shft-- ;
 787     }
 788
 789     /* temp[31-bit] = crc32_result[bit] */
 790     temp <<= shft;
 791
 792     /* Swap */
 793     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 794     {
 795         uint32_t t0, t1, t2, t3;
 796         t0 = (0x000000ff & (temp >> 24));
 797         t1 = (0x0000ff00 & (temp >> 8));
 798         t2 = (0x00ff0000 & (temp << 8));
 799         t3 = (0xff000000 & (temp << 24));
 800         crc32_result = t0 | t1 | t2 | t3;
 801     }
 802
 803     /* Complement */
 804     if (complement)
 805     {
 806         crc32_result = ~crc32_result;
 807     }
 808
 809     return (crc32_result);
 810 }
 811
 812 int
 813 bxe_test_bit(int                    nr,
 814              volatile unsigned long *addr)
 815 {
 816     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 817 }
 818
 819 void
 820 bxe_set_bit(unsigned int           nr,
 821             volatile unsigned long *addr)
 822 {
 823     atomic_set_acq_long(addr, (1 << nr));
 824 }
 825
 826 void
 827 bxe_clear_bit(int                    nr,
 828               volatile unsigned long *addr)
 829 {
 830     atomic_clear_acq_long(addr, (1 << nr));
 831 }
 832
 833 int
 834 bxe_test_and_set_bit(int                    nr,
 835                        volatile unsigned long *addr)
 836 {
 837     unsigned long x;
 838     nr = (1 << nr);
 839     do {
 840         x = *addr;
 841     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 842     // if (x & nr) bit_was_set; else bit_was_not_set;
 843     return (x & nr);
 844 }
 845
 846 int
 847 bxe_test_and_clear_bit(int                    nr,
 848                        volatile unsigned long *addr)
 849 {
 850     unsigned long x;
 851     nr = (1 << nr);
 852     do {
 853         x = *addr;
 854     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 855     // if (x & nr) bit_was_set; else bit_was_not_set;
 856     return (x & nr);
 857 }
 858
 859 int
 860 bxe_cmpxchg(volatile int *addr,
 861             int          old,
 862             int          new)
 863 {
 864     int x;
 865     do {
 866         x = *addr;
 867     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 868     return (x);
 869 }
 870
 871 /*
 872  * Get DMA memory from the OS.
 873  *
 874  * Validates that the OS has provided DMA buffers in response to a
 875  * bus_dmamap_load call and saves the physical address of those buffers.
 876  * When the callback is used the OS will return 0 for the mapping function
 877  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 878  * failures back to the caller.
 879  *
 880  * Returns:
 881  *   Nothing.
 882  */
 883 static void
 884 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 885 {
 886     struct bxe_dma *dma = arg;
 887
 888     if (error) {
 889         dma->paddr = 0;
 890         dma->nseg  = 0;
 891         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 892     } else {
 893         dma->paddr = segs->ds_addr;
 894         dma->nseg  = nseg;
 895 #if 0
 896         BLOGD(dma->sc, DBG_LOAD,
 897               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 898               dma->msg, dma->vaddr, (void *)dma->paddr,
 899               dma->nseg, dma->size);
 900 #endif
 901     }
 902 }
 903
 904 /*
 905  * Allocate a block of memory and map it for DMA. No partial completions
 906  * allowed and release any resources acquired if we can't acquire all
 907  * resources.
 908  *
 909  * Returns:
 910  *   0 = Success, !0 = Failure
 911  */
 912 int
 913 bxe_dma_alloc(struct bxe_softc *sc,
 914               bus_size_t       size,
 915               struct bxe_dma   *dma,
 916               const char       *msg)
 917 {
 918     int rc;
 919
 920     if (dma->size > 0) {
 921         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 922               (unsigned long)dma->size);
 923         return (1);
 924     }
 925
 926     memset(dma, 0, sizeof(*dma)); /* sanity */
 927     dma->sc   = sc;
 928     dma->size = size;
 929     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 930
 931     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 932                             BCM_PAGE_SIZE,      /* alignment */
 933                             0,                  /* boundary limit */
 934                             BUS_SPACE_MAXADDR,  /* restricted low */
 935                             BUS_SPACE_MAXADDR,  /* restricted hi */
 936                             NULL,               /* addr filter() */
 937                             NULL,               /* addr filter() arg */
 938                             size,               /* max map size */
 939                             1,                  /* num discontinuous */
 940                             size,               /* max seg size */
 941                             BUS_DMA_ALLOCNOW,   /* flags */
 942                             NULL,               /* lock() */
 943                             NULL,               /* lock() arg */
 944                             &dma->tag);         /* returned dma tag */
 945     if (rc != 0) {
 946         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 947         memset(dma, 0, sizeof(*dma));
 948         return (1);
 949     }
 950
 951     rc = bus_dmamem_alloc(dma->tag,
 952                           (void **)&dma->vaddr,
 953                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 954                           &dma->map);
 955     if (rc != 0) {
 956         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 957         bus_dma_tag_destroy(dma->tag);
 958         memset(dma, 0, sizeof(*dma));
 959         return (1);
 960     }
 961
 962     rc = bus_dmamap_load(dma->tag,
 963                          dma->map,
 964                          dma->vaddr,
 965                          size,
 966                          bxe_dma_map_addr, /* BLOGD in here */
 967                          dma,
 968                          BUS_DMA_NOWAIT);
 969     if (rc != 0) {
 970         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 971         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 972         bus_dma_tag_destroy(dma->tag);
 973         memset(dma, 0, sizeof(*dma));
 974         return (1);
 975     }
 976
 977     return (0);
 978 }
 979
 980 void
 981 bxe_dma_free(struct bxe_softc *sc,
 982              struct bxe_dma   *dma)
 983 {
 984     if (dma->size > 0) {
 985 #if 0
 986         BLOGD(sc, DBG_LOAD,
 987               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 988               dma->msg, dma->vaddr, (void *)dma->paddr,
 989               dma->nseg, dma->size);
 990 #endif
 991
 992         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
 993
 994         bus_dmamap_sync(dma->tag, dma->map,
 995                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
 996         bus_dmamap_unload(dma->tag, dma->map);
 997         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 998         bus_dma_tag_destroy(dma->tag);
 999     }
1000
1001     memset(dma, 0, sizeof(*dma));
1002 }
1003
1004 /*
1005  * These indirect read and write routines are only during init.
1006  * The locking is handled by the MCP.
1007  */
1008
1009 void
1010 bxe_reg_wr_ind(struct bxe_softc *sc,
1011                uint32_t         addr,
1012                uint32_t         val)
1013 {
1014     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1015     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
1016     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1017 }
1018
1019 uint32_t
1020 bxe_reg_rd_ind(struct bxe_softc *sc,
1021                uint32_t         addr)
1022 {
1023     uint32_t val;
1024
1025     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1026     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
1027     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1028
1029     return (val);
1030 }
1031
1032 #if 0
1033 void bxe_dp_dmae(struct bxe_softc *sc, struct dmae_command *dmae, int msglvl)
1034 {
1035     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
1036
1037     switch (dmae->opcode & DMAE_COMMAND_DST) {
1038     case DMAE_CMD_DST_PCI:
1039         if (src_type == DMAE_CMD_SRC_PCI)
1040             DP(msglvl, "DMAE: opcode 0x%08x\n"
1041                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
1042                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1043                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1044                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1045                dmae->comp_addr_hi, dmae->comp_addr_lo,
1046                dmae->comp_val);
1047         else
1048             DP(msglvl, "DMAE: opcode 0x%08x\n"
1049                "src [%08x], len [%d*4], dst [%x:%08x]\n"
1050                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1051                dmae->opcode, dmae->src_addr_lo >> 2,
1052                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1053                dmae->comp_addr_hi, dmae->comp_addr_lo,
1054                dmae->comp_val);
1055         break;
1056     case DMAE_CMD_DST_GRC:
1057         if (src_type == DMAE_CMD_SRC_PCI)
1058             DP(msglvl, "DMAE: opcode 0x%08x\n"
1059                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
1060                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1061                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1062                dmae->len, dmae->dst_addr_lo >> 2,
1063                dmae->comp_addr_hi, dmae->comp_addr_lo,
1064                dmae->comp_val);
1065         else
1066             DP(msglvl, "DMAE: opcode 0x%08x\n"
1067                "src [%08x], len [%d*4], dst [%08x]\n"
1068                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1069                dmae->opcode, dmae->src_addr_lo >> 2,
1070                dmae->len, dmae->dst_addr_lo >> 2,
1071                dmae->comp_addr_hi, dmae->comp_addr_lo,
1072                dmae->comp_val);
1073         break;
1074     default:
1075         if (src_type == DMAE_CMD_SRC_PCI)
1076             DP(msglvl, "DMAE: opcode 0x%08x\n"
1077                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
1078                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1079                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1080                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1081                dmae->comp_val);
1082         else
1083             DP(msglvl, "DMAE: opcode 0x%08x\n"
1084                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1085                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1086                dmae->opcode, dmae->src_addr_lo >> 2,
1087                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1088                dmae->comp_val);
1089         break;
1090     }
1091
1092 }
1093 #endif
1094
1095 static int
1096 bxe_acquire_hw_lock(struct bxe_softc *sc,
1097                     uint32_t         resource)
1098 {
1099     uint32_t lock_status;
1100     uint32_t resource_bit = (1 << resource);
1101     int func = SC_FUNC(sc);
1102     uint32_t hw_lock_control_reg;
1103     int cnt;
1104
1105     /* validate the resource is within range */
1106     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1107         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1108         return (-1);
1109     }
1110
1111     if (func <= 5) {
1112         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1113     } else {
1114         hw_lock_control_reg =
1115                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1116     }
1117
1118     /* validate the resource is not already taken */
1119     lock_status = REG_RD(sc, hw_lock_control_reg);
1120     if (lock_status & resource_bit) {
1121         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1122               lock_status, resource_bit);
1123         return (-1);
1124     }
1125
1126     /* try every 5ms for 5 seconds */
1127     for (cnt = 0; cnt < 1000; cnt++) {
1128         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1129         lock_status = REG_RD(sc, hw_lock_control_reg);
1130         if (lock_status & resource_bit) {
1131             return (0);
1132         }
1133         DELAY(5000);
1134     }
1135
1136     BLOGE(sc, "Resource lock timeout!\n");
1137     return (-1);
1138 }
1139
1140 static int
1141 bxe_release_hw_lock(struct bxe_softc *sc,
1142                     uint32_t         resource)
1143 {
1144     uint32_t lock_status;
1145     uint32_t resource_bit = (1 << resource);
1146     int func = SC_FUNC(sc);
1147     uint32_t hw_lock_control_reg;
1148
1149     /* validate the resource is within range */
1150     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1151         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1152         return (-1);
1153     }
1154
1155     if (func <= 5) {
1156         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1157     } else {
1158         hw_lock_control_reg =
1159                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1160     }
1161
1162     /* validate the resource is currently taken */
1163     lock_status = REG_RD(sc, hw_lock_control_reg);
1164     if (!(lock_status & resource_bit)) {
1165         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1166               lock_status, resource_bit);
1167         return (-1);
1168     }
1169
1170     REG_WR(sc, hw_lock_control_reg, resource_bit);
1171     return (0);
1172 }
1173
1174 /*
1175  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1176  * had we done things the other way around, if two pfs from the same port
1177  * would attempt to access nvram at the same time, we could run into a
1178  * scenario such as:
1179  * pf A takes the port lock.
1180  * pf B succeeds in taking the same lock since they are from the same port.
1181  * pf A takes the per pf misc lock. Performs eeprom access.
1182  * pf A finishes. Unlocks the per pf misc lock.
1183  * Pf B takes the lock and proceeds to perform it's own access.
1184  * pf A unlocks the per port lock, while pf B is still working (!).
1185  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1186  * access corrupted by pf B).*
1187  */
1188 static int
1189 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1190 {
1191     int port = SC_PORT(sc);
1192     int count, i;
1193     uint32_t val = 0;
1194
1195     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1196     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1197
1198     /* adjust timeout for emulation/FPGA */
1199     count = NVRAM_TIMEOUT_COUNT;
1200     if (CHIP_REV_IS_SLOW(sc)) {
1201         count *= 100;
1202     }
1203
1204     /* request access to nvram interface */
1205     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1206            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1207
1208     for (i = 0; i < count*10; i++) {
1209         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1210         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1211             break;
1212         }
1213
1214         DELAY(5);
1215     }
1216
1217     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1218         BLOGE(sc, "Cannot get access to nvram interface\n");
1219         return (-1);
1220     }
1221
1222     return (0);
1223 }
1224
1225 static int
1226 bxe_release_nvram_lock(struct bxe_softc *sc)
1227 {
1228     int port = SC_PORT(sc);
1229     int count, i;
1230     uint32_t val = 0;
1231
1232     /* adjust timeout for emulation/FPGA */
1233     count = NVRAM_TIMEOUT_COUNT;
1234     if (CHIP_REV_IS_SLOW(sc)) {
1235         count *= 100;
1236     }
1237
1238     /* relinquish nvram interface */
1239     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1240            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1241
1242     for (i = 0; i < count*10; i++) {
1243         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1244         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1245             break;
1246         }
1247
1248         DELAY(5);
1249     }
1250
1251     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1252         BLOGE(sc, "Cannot free access to nvram interface\n");
1253         return (-1);
1254     }
1255
1256     /* release HW lock: protect against other PFs in PF Direct Assignment */
1257     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1258
1259     return (0);
1260 }
1261
1262 static void
1263 bxe_enable_nvram_access(struct bxe_softc *sc)
1264 {
1265     uint32_t val;
1266
1267     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1268
1269     /* enable both bits, even on read */
1270     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1271            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1272 }
1273
1274 static void
1275 bxe_disable_nvram_access(struct bxe_softc *sc)
1276 {
1277     uint32_t val;
1278
1279     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1280
1281     /* disable both bits, even after read */
1282     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1283            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1284                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1285 }
1286
1287 static int
1288 bxe_nvram_read_dword(struct bxe_softc *sc,
1289                      uint32_t         offset,
1290                      uint32_t         *ret_val,
1291                      uint32_t         cmd_flags)
1292 {
1293     int count, i, rc;
1294     uint32_t val;
1295
1296     /* build the command word */
1297     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1298
1299     /* need to clear DONE bit separately */
1300     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1301
1302     /* address of the NVRAM to read from */
1303     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1304            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1305
1306     /* issue a read command */
1307     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1308
1309     /* adjust timeout for emulation/FPGA */
1310     count = NVRAM_TIMEOUT_COUNT;
1311     if (CHIP_REV_IS_SLOW(sc)) {
1312         count *= 100;
1313     }
1314
1315     /* wait for completion */
1316     *ret_val = 0;
1317     rc = -1;
1318     for (i = 0; i < count; i++) {
1319         DELAY(5);
1320         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1321
1322         if (val & MCPR_NVM_COMMAND_DONE) {
1323             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1324             /* we read nvram data in cpu order
1325              * but ethtool sees it as an array of bytes
1326              * converting to big-endian will do the work
1327              */
1328             *ret_val = htobe32(val);
1329             rc = 0;
1330             break;
1331         }
1332     }
1333
1334     if (rc == -1) {
1335         BLOGE(sc, "nvram read timeout expired\n");
1336     }
1337
1338     return (rc);
1339 }
1340
1341 static int
1342 bxe_nvram_read(struct bxe_softc *sc,
1343                uint32_t         offset,
1344                uint8_t          *ret_buf,
1345                int              buf_size)
1346 {
1347     uint32_t cmd_flags;
1348     uint32_t val;
1349     int rc;
1350
1351     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1352         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1353               offset, buf_size);
1354         return (-1);
1355     }
1356
1357     if ((offset + buf_size) > sc->devinfo.flash_size) {
1358         BLOGE(sc, "Invalid parameter, "
1359                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1360               offset, buf_size, sc->devinfo.flash_size);
1361         return (-1);
1362     }
1363
1364     /* request access to nvram interface */
1365     rc = bxe_acquire_nvram_lock(sc);
1366     if (rc) {
1367         return (rc);
1368     }
1369
1370     /* enable access to nvram interface */
1371     bxe_enable_nvram_access(sc);
1372
1373     /* read the first word(s) */
1374     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1375     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1376         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1377         memcpy(ret_buf, &val, 4);
1378
1379         /* advance to the next dword */
1380         offset += sizeof(uint32_t);
1381         ret_buf += sizeof(uint32_t);
1382         buf_size -= sizeof(uint32_t);
1383         cmd_flags = 0;
1384     }
1385
1386     if (rc == 0) {
1387         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1388         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1389         memcpy(ret_buf, &val, 4);
1390     }
1391
1392     /* disable access to nvram interface */
1393     bxe_disable_nvram_access(sc);
1394     bxe_release_nvram_lock(sc);
1395
1396     return (rc);
1397 }
1398
1399 static int
1400 bxe_nvram_write_dword(struct bxe_softc *sc,
1401                       uint32_t         offset,
1402                       uint32_t         val,
1403                       uint32_t         cmd_flags)
1404 {
1405     int count, i, rc;
1406
1407     /* build the command word */
1408     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1409
1410     /* need to clear DONE bit separately */
1411     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1412
1413     /* write the data */
1414     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1415
1416     /* address of the NVRAM to write to */
1417     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1418            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1419
1420     /* issue the write command */
1421     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1422
1423     /* adjust timeout for emulation/FPGA */
1424     count = NVRAM_TIMEOUT_COUNT;
1425     if (CHIP_REV_IS_SLOW(sc)) {
1426         count *= 100;
1427     }
1428
1429     /* wait for completion */
1430     rc = -1;
1431     for (i = 0; i < count; i++) {
1432         DELAY(5);
1433         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1434         if (val & MCPR_NVM_COMMAND_DONE) {
1435             rc = 0;
1436             break;
1437         }
1438     }
1439
1440     if (rc == -1) {
1441         BLOGE(sc, "nvram write timeout expired\n");
1442     }
1443
1444     return (rc);
1445 }
1446
1447 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1448
1449 static int
1450 bxe_nvram_write1(struct bxe_softc *sc,
1451                  uint32_t         offset,
1452                  uint8_t          *data_buf,
1453                  int              buf_size)
1454 {
1455     uint32_t cmd_flags;
1456     uint32_t align_offset;
1457     uint32_t val;
1458     int rc;
1459
1460     if ((offset + buf_size) > sc->devinfo.flash_size) {
1461         BLOGE(sc, "Invalid parameter, "
1462                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1463               offset, buf_size, sc->devinfo.flash_size);
1464         return (-1);
1465     }
1466
1467     /* request access to nvram interface */
1468     rc = bxe_acquire_nvram_lock(sc);
1469     if (rc) {
1470         return (rc);
1471     }
1472
1473     /* enable access to nvram interface */
1474     bxe_enable_nvram_access(sc);
1475
1476     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1477     align_offset = (offset & ~0x03);
1478     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1479
1480     if (rc == 0) {
1481         val &= ~(0xff << BYTE_OFFSET(offset));
1482         val |= (*data_buf << BYTE_OFFSET(offset));
1483
1484         /* nvram data is returned as an array of bytes
1485          * convert it back to cpu order
1486          */
1487         val = be32toh(val);
1488
1489         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1490     }
1491
1492     /* disable access to nvram interface */
1493     bxe_disable_nvram_access(sc);
1494     bxe_release_nvram_lock(sc);
1495
1496     return (rc);
1497 }
1498
1499 static int
1500 bxe_nvram_write(struct bxe_softc *sc,
1501                 uint32_t         offset,
1502                 uint8_t          *data_buf,
1503                 int              buf_size)
1504 {
1505     uint32_t cmd_flags;
1506     uint32_t val;
1507     uint32_t written_so_far;
1508     int rc;
1509
1510     if (buf_size == 1) {
1511         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1512     }
1513
1514     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1515         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1516               offset, buf_size);
1517         return (-1);
1518     }
1519
1520     if (buf_size == 0) {
1521         return (0); /* nothing to do */
1522     }
1523
1524     if ((offset + buf_size) > sc->devinfo.flash_size) {
1525         BLOGE(sc, "Invalid parameter, "
1526                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1527               offset, buf_size, sc->devinfo.flash_size);
1528         return (-1);
1529     }
1530
1531     /* request access to nvram interface */
1532     rc = bxe_acquire_nvram_lock(sc);
1533     if (rc) {
1534         return (rc);
1535     }
1536
1537     /* enable access to nvram interface */
1538     bxe_enable_nvram_access(sc);
1539
1540     written_so_far = 0;
1541     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1542     while ((written_so_far < buf_size) && (rc == 0)) {
1543         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1544             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1545         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1546             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1547         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1548             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1549         }
1550
1551         memcpy(&val, data_buf, 4);
1552
1553         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1554
1555         /* advance to the next dword */
1556         offset += sizeof(uint32_t);
1557         data_buf += sizeof(uint32_t);
1558         written_so_far += sizeof(uint32_t);
1559         cmd_flags = 0;
1560     }
1561
1562     /* disable access to nvram interface */
1563     bxe_disable_nvram_access(sc);
1564     bxe_release_nvram_lock(sc);
1565
1566     return (rc);
1567 }
1568
1569 /* copy command into DMAE command memory and set DMAE command Go */
1570 void
1571 bxe_post_dmae(struct bxe_softc    *sc,
1572               struct dmae_command *dmae,
1573               int                 idx)
1574 {
1575     uint32_t cmd_offset;
1576     int i;
1577
1578     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1579     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1580         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1581     }
1582
1583     REG_WR(sc, dmae_reg_go_c[idx], 1);
1584 }
1585
1586 uint32_t
1587 bxe_dmae_opcode_add_comp(uint32_t opcode,
1588                          uint8_t  comp_type)
1589 {
1590     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1591                       DMAE_COMMAND_C_TYPE_ENABLE));
1592 }
1593
1594 uint32_t
1595 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1596 {
1597     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1598 }
1599
1600 uint32_t
1601 bxe_dmae_opcode(struct bxe_softc *sc,
1602                 uint8_t          src_type,
1603                 uint8_t          dst_type,
1604                 uint8_t          with_comp,
1605                 uint8_t          comp_type)
1606 {
1607     uint32_t opcode = 0;
1608
1609     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1610                (dst_type << DMAE_COMMAND_DST_SHIFT));
1611
1612     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1613
1614     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1615
1616     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1617                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1618
1619     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1620
1621 #ifdef __BIG_ENDIAN
1622     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1623 #else
1624     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1625 #endif
1626
1627     if (with_comp) {
1628         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1629     }
1630
1631     return (opcode);
1632 }
1633
1634 static void
1635 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1636                         struct dmae_command *dmae,
1637                         uint8_t             src_type,
1638                         uint8_t             dst_type)
1639 {
1640     memset(dmae, 0, sizeof(struct dmae_command));
1641
1642     /* set the opcode */
1643     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1644                                    TRUE, DMAE_COMP_PCI);
1645
1646     /* fill in the completion parameters */
1647     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1648     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1649     dmae->comp_val     = DMAE_COMP_VAL;
1650 }
1651
1652 /* issue a DMAE command over the init channel and wait for completion */
1653 static int
1654 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1655                          struct dmae_command *dmae)
1656 {
1657     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1658     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1659
1660     BXE_DMAE_LOCK(sc);
1661
1662     /* reset completion */
1663     *wb_comp = 0;
1664
1665     /* post the command on the channel used for initializations */
1666     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1667
1668     /* wait for completion */
1669     DELAY(5);
1670
1671     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1672         if (!timeout ||
1673             (sc->recovery_state != BXE_RECOVERY_DONE &&
1674              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1675             BLOGE(sc, "DMAE timeout!\n");
1676             BXE_DMAE_UNLOCK(sc);
1677             return (DMAE_TIMEOUT);
1678         }
1679
1680         timeout--;
1681         DELAY(50);
1682     }
1683
1684     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1685         BLOGE(sc, "DMAE PCI error!\n");
1686         BXE_DMAE_UNLOCK(sc);
1687         return (DMAE_PCI_ERROR);
1688     }
1689
1690     BXE_DMAE_UNLOCK(sc);
1691     return (0);
1692 }
1693
1694 void
1695 bxe_read_dmae(struct bxe_softc *sc,
1696               uint32_t         src_addr,
1697               uint32_t         len32)
1698 {
1699     struct dmae_command dmae;
1700     uint32_t *data;
1701     int i, rc;
1702
1703     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1704
1705     if (!sc->dmae_ready) {
1706         data = BXE_SP(sc, wb_data[0]);
1707
1708         for (i = 0; i < len32; i++) {
1709             data[i] = (CHIP_IS_E1(sc)) ?
1710                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1711                           REG_RD(sc, (src_addr + (i * 4)));
1712         }
1713
1714         return;
1715     }
1716
1717     /* set opcode and fixed command fields */
1718     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1719
1720     /* fill in addresses and len */
1721     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1722     dmae.src_addr_hi = 0;
1723     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1724     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1725     dmae.len         = len32;
1726
1727     /* issue the command and wait for completion */
1728     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1729         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1730     };
1731 }
1732
1733 void
1734 bxe_write_dmae(struct bxe_softc *sc,
1735                bus_addr_t       dma_addr,
1736                uint32_t         dst_addr,
1737                uint32_t         len32)
1738 {
1739     struct dmae_command dmae;
1740     int rc;
1741
1742     if (!sc->dmae_ready) {
1743         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1744
1745         if (CHIP_IS_E1(sc)) {
1746             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1747         } else {
1748             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1749         }
1750
1751         return;
1752     }
1753
1754     /* set opcode and fixed command fields */
1755     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1756
1757     /* fill in addresses and len */
1758     dmae.src_addr_lo = U64_LO(dma_addr);
1759     dmae.src_addr_hi = U64_HI(dma_addr);
1760     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1761     dmae.dst_addr_hi = 0;
1762     dmae.len         = len32;
1763
1764     /* issue the command and wait for completion */
1765     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1766         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1767     }
1768 }
1769
1770 void
1771 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1772                         bus_addr_t       phys_addr,
1773                         uint32_t         addr,
1774                         uint32_t         len)
1775 {
1776     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1777     int offset = 0;
1778
1779     while (len > dmae_wr_max) {
1780         bxe_write_dmae(sc,
1781                        (phys_addr + offset), /* src DMA address */
1782                        (addr + offset),      /* dst GRC address */
1783                        dmae_wr_max);
1784         offset += (dmae_wr_max * 4);
1785         len -= dmae_wr_max;
1786     }
1787
1788     bxe_write_dmae(sc,
1789                    (phys_addr + offset), /* src DMA address */
1790                    (addr + offset),      /* dst GRC address */
1791                    len);
1792 }
1793
1794 void
1795 bxe_set_ctx_validation(struct bxe_softc   *sc,
1796                        struct eth_context *cxt,
1797                        uint32_t           cid)
1798 {
1799     /* ustorm cxt validation */
1800     cxt->ustorm_ag_context.cdu_usage =
1801         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1802             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1803     /* xcontext validation */
1804     cxt->xstorm_ag_context.cdu_reserved =
1805         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1806             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1807 }
1808
1809 static void
1810 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1811                             uint8_t          port,
1812                             uint8_t          fw_sb_id,
1813                             uint8_t          sb_index,
1814                             uint8_t          ticks)
1815 {
1816     uint32_t addr =
1817         (BAR_CSTRORM_INTMEM +
1818          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1819
1820     REG_WR8(sc, addr, ticks);
1821
1822     BLOGD(sc, DBG_LOAD,
1823           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1824           port, fw_sb_id, sb_index, ticks);
1825 }
1826
1827 static void
1828 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1829                             uint8_t          port,
1830                             uint16_t         fw_sb_id,
1831                             uint8_t          sb_index,
1832                             uint8_t          disable)
1833 {
1834     uint32_t enable_flag =
1835         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1836     uint32_t addr =
1837         (BAR_CSTRORM_INTMEM +
1838          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1839     uint8_t flags;
1840
1841     /* clear and set */
1842     flags = REG_RD8(sc, addr);
1843     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1844     flags |= enable_flag;
1845     REG_WR8(sc, addr, flags);
1846
1847     BLOGD(sc, DBG_LOAD,
1848           "port %d fw_sb_id %d sb_index %d disable %d\n",
1849           port, fw_sb_id, sb_index, disable);
1850 }
1851
1852 void
1853 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1854                              uint8_t          fw_sb_id,
1855                              uint8_t          sb_index,
1856                              uint8_t          disable,
1857                              uint16_t         usec)
1858 {
1859     int port = SC_PORT(sc);
1860     uint8_t ticks = (usec / 4); /* XXX ??? */
1861
1862     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1863
1864     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1865     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1866 }
1867
1868 void
1869 elink_cb_udelay(struct bxe_softc *sc,
1870                 uint32_t         usecs)
1871 {
1872     DELAY(usecs);
1873 }
1874
1875 uint32_t
1876 elink_cb_reg_read(struct bxe_softc *sc,
1877                   uint32_t         reg_addr)
1878 {
1879     return (REG_RD(sc, reg_addr));
1880 }
1881
1882 void
1883 elink_cb_reg_write(struct bxe_softc *sc,
1884                    uint32_t         reg_addr,
1885                    uint32_t         val)
1886 {
1887     REG_WR(sc, reg_addr, val);
1888 }
1889
1890 void
1891 elink_cb_reg_wb_write(struct bxe_softc *sc,
1892                       uint32_t         offset,
1893                       uint32_t         *wb_write,
1894                       uint16_t         len)
1895 {
1896     REG_WR_DMAE(sc, offset, wb_write, len);
1897 }
1898
1899 void
1900 elink_cb_reg_wb_read(struct bxe_softc *sc,
1901                      uint32_t         offset,
1902                      uint32_t         *wb_write,
1903                      uint16_t         len)
1904 {
1905     REG_RD_DMAE(sc, offset, wb_write, len);
1906 }
1907
1908 uint8_t
1909 elink_cb_path_id(struct bxe_softc *sc)
1910 {
1911     return (SC_PATH(sc));
1912 }
1913
1914 void
1915 elink_cb_event_log(struct bxe_softc     *sc,
1916                    const elink_log_id_t elink_log_id,
1917                    ...)
1918 {
1919     /* XXX */
1920 #if 0
1921     //va_list ap;
1922     va_start(ap, elink_log_id);
1923     _XXX_(sc, lm_log_id, ap);
1924     va_end(ap);
1925 #endif
1926     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1927 }
1928
1929 static int
1930 bxe_set_spio(struct bxe_softc *sc,
1931              int              spio,
1932              uint32_t         mode)
1933 {
1934     uint32_t spio_reg;
1935
1936     /* Only 2 SPIOs are configurable */
1937     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1938         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1939         return (-1);
1940     }
1941
1942     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1943
1944     /* read SPIO and mask except the float bits */
1945     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1946
1947     switch (mode) {
1948     case MISC_SPIO_OUTPUT_LOW:
1949         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1950         /* clear FLOAT and set CLR */
1951         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1952         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1953         break;
1954
1955     case MISC_SPIO_OUTPUT_HIGH:
1956         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1957         /* clear FLOAT and set SET */
1958         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1959         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1960         break;
1961
1962     case MISC_SPIO_INPUT_HI_Z:
1963         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1964         /* set FLOAT */
1965         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1966         break;
1967
1968     default:
1969         break;
1970     }
1971
1972     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1973     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1974
1975     return (0);
1976 }
1977
1978 static int
1979 bxe_gpio_read(struct bxe_softc *sc,
1980               int              gpio_num,
1981               uint8_t          port)
1982 {
1983     /* The GPIO should be swapped if swap register is set and active */
1984     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
1985                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
1986     int gpio_shift = (gpio_num +
1987                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
1988     uint32_t gpio_mask = (1 << gpio_shift);
1989     uint32_t gpio_reg;
1990
1991     if (gpio_num > MISC_REGISTERS_GPIO_3) {
1992         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
1993         return (-1);
1994     }
1995
1996     /* read GPIO value */
1997     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
1998
1999     /* get the requested pin value */
2000     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
2001 }
2002
2003 static int
2004 bxe_gpio_write(struct bxe_softc *sc,
2005                int              gpio_num,
2006                uint32_t         mode,
2007                uint8_t          port)
2008 {
2009     /* The GPIO should be swapped if swap register is set and active */
2010     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2011                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2012     int gpio_shift = (gpio_num +
2013                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2014     uint32_t gpio_mask = (1 << gpio_shift);
2015     uint32_t gpio_reg;
2016
2017     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2018         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2019         return (-1);
2020     }
2021
2022     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2023
2024     /* read GPIO and mask except the float bits */
2025     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
2026
2027     switch (mode) {
2028     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2029         BLOGD(sc, DBG_PHY,
2030               "Set GPIO %d (shift %d) -> output low\n",
2031               gpio_num, gpio_shift);
2032         /* clear FLOAT and set CLR */
2033         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2034         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
2035         break;
2036
2037     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2038         BLOGD(sc, DBG_PHY,
2039               "Set GPIO %d (shift %d) -> output high\n",
2040               gpio_num, gpio_shift);
2041         /* clear FLOAT and set SET */
2042         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2043         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
2044         break;
2045
2046     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2047         BLOGD(sc, DBG_PHY,
2048               "Set GPIO %d (shift %d) -> input\n",
2049               gpio_num, gpio_shift);
2050         /* set FLOAT */
2051         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2052         break;
2053
2054     default:
2055         break;
2056     }
2057
2058     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2059     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2060
2061     return (0);
2062 }
2063
2064 static int
2065 bxe_gpio_mult_write(struct bxe_softc *sc,
2066                     uint8_t          pins,
2067                     uint32_t         mode)
2068 {
2069     uint32_t gpio_reg;
2070
2071     /* any port swapping should be handled by caller */
2072
2073     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2074
2075     /* read GPIO and mask except the float bits */
2076     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2077     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2078     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
2079     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
2080
2081     switch (mode) {
2082     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2083         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2084         /* set CLR */
2085         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2086         break;
2087
2088     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2089         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2090         /* set SET */
2091         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2092         break;
2093
2094     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2095         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2096         /* set FLOAT */
2097         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2098         break;
2099
2100     default:
2101         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2102         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2103         return (-1);
2104     }
2105
2106     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2107     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2108
2109     return (0);
2110 }
2111
2112 static int
2113 bxe_gpio_int_write(struct bxe_softc *sc,
2114                    int              gpio_num,
2115                    uint32_t         mode,
2116                    uint8_t          port)
2117 {
2118     /* The GPIO should be swapped if swap register is set and active */
2119     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2120                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2121     int gpio_shift = (gpio_num +
2122                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2123     uint32_t gpio_mask = (1 << gpio_shift);
2124     uint32_t gpio_reg;
2125
2126     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2127         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2128         return (-1);
2129     }
2130
2131     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2132
2133     /* read GPIO int */
2134     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2135
2136     switch (mode) {
2137     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2138         BLOGD(sc, DBG_PHY,
2139               "Clear GPIO INT %d (shift %d) -> output low\n",
2140               gpio_num, gpio_shift);
2141         /* clear SET and set CLR */
2142         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2143         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2144         break;
2145
2146     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2147         BLOGD(sc, DBG_PHY,
2148               "Set GPIO INT %d (shift %d) -> output high\n",
2149               gpio_num, gpio_shift);
2150         /* clear CLR and set SET */
2151         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2152         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2153         break;
2154
2155     default:
2156         break;
2157     }
2158
2159     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2160     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2161
2162     return (0);
2163 }
2164
2165 uint32_t
2166 elink_cb_gpio_read(struct bxe_softc *sc,
2167                    uint16_t         gpio_num,
2168                    uint8_t          port)
2169 {
2170     return (bxe_gpio_read(sc, gpio_num, port));
2171 }
2172
2173 uint8_t
2174 elink_cb_gpio_write(struct bxe_softc *sc,
2175                     uint16_t         gpio_num,
2176                     uint8_t          mode, /* 0=low 1=high */
2177                     uint8_t          port)
2178 {
2179     return (bxe_gpio_write(sc, gpio_num, mode, port));
2180 }
2181
2182 uint8_t
2183 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2184                          uint8_t          pins,
2185                          uint8_t          mode) /* 0=low 1=high */
2186 {
2187     return (bxe_gpio_mult_write(sc, pins, mode));
2188 }
2189
2190 uint8_t
2191 elink_cb_gpio_int_write(struct bxe_softc *sc,
2192                         uint16_t         gpio_num,
2193                         uint8_t          mode, /* 0=low 1=high */
2194                         uint8_t          port)
2195 {
2196     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2197 }
2198
2199 void
2200 elink_cb_notify_link_changed(struct bxe_softc *sc)
2201 {
2202     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2203                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2204 }
2205
2206 /* send the MCP a request, block until there is a reply */
2207 uint32_t
2208 elink_cb_fw_command(struct bxe_softc *sc,
2209                     uint32_t         command,
2210                     uint32_t         param)
2211 {
2212     int mb_idx = SC_FW_MB_IDX(sc);
2213     uint32_t seq;
2214     uint32_t rc = 0;
2215     uint32_t cnt = 1;
2216     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2217
2218     BXE_FWMB_LOCK(sc);
2219
2220     seq = ++sc->fw_seq;
2221     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2222     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2223
2224     BLOGD(sc, DBG_PHY,
2225           "wrote command 0x%08x to FW MB param 0x%08x\n",
2226           (command | seq), param);
2227
2228     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2229     do {
2230         DELAY(delay * 1000);
2231         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2232     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2233
2234     BLOGD(sc, DBG_PHY,
2235           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2236           cnt*delay, rc, seq);
2237
2238     /* is this a reply to our command? */
2239     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2240         rc &= FW_MSG_CODE_MASK;
2241     } else {
2242         /* Ruh-roh! */
2243         BLOGE(sc, "FW failed to respond!\n");
2244         // XXX bxe_fw_dump(sc);
2245         rc = 0;
2246     }
2247
2248     BXE_FWMB_UNLOCK(sc);
2249     return (rc);
2250 }
2251
2252 static uint32_t
2253 bxe_fw_command(struct bxe_softc *sc,
2254                uint32_t         command,
2255                uint32_t         param)
2256 {
2257     return (elink_cb_fw_command(sc, command, param));
2258 }
2259
2260 static void
2261 __storm_memset_dma_mapping(struct bxe_softc *sc,
2262                            uint32_t         addr,
2263                            bus_addr_t       mapping)
2264 {
2265     REG_WR(sc, addr, U64_LO(mapping));
2266     REG_WR(sc, (addr + 4), U64_HI(mapping));
2267 }
2268
2269 static void
2270 storm_memset_spq_addr(struct bxe_softc *sc,
2271                       bus_addr_t       mapping,
2272                       uint16_t         abs_fid)
2273 {
2274     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2275                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2276     __storm_memset_dma_mapping(sc, addr, mapping);
2277 }
2278
2279 static void
2280 storm_memset_vf_to_pf(struct bxe_softc *sc,
2281                       uint16_t         abs_fid,
2282                       uint16_t         pf_id)
2283 {
2284     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2285     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2286     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2287     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2288 }
2289
2290 static void
2291 storm_memset_func_en(struct bxe_softc *sc,
2292                      uint16_t         abs_fid,
2293                      uint8_t          enable)
2294 {
2295     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2296     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2297     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2298     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2299 }
2300
2301 static void
2302 storm_memset_eq_data(struct bxe_softc       *sc,
2303                      struct event_ring_data *eq_data,
2304                      uint16_t               pfid)
2305 {
2306     uint32_t addr;
2307     size_t size;
2308
2309     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2310     size = sizeof(struct event_ring_data);
2311     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2312 }
2313
2314 static void
2315 storm_memset_eq_prod(struct bxe_softc *sc,
2316                      uint16_t         eq_prod,
2317                      uint16_t         pfid)
2318 {
2319     uint32_t addr = (BAR_CSTRORM_INTMEM +
2320                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2321     REG_WR16(sc, addr, eq_prod);
2322 }
2323
2324 /*
2325  * Post a slowpath command.
2326  *
2327  * A slowpath command is used to propogate a configuration change through
2328  * the controller in a controlled manner, allowing each STORM processor and
2329  * other H/W blocks to phase in the change.  The commands sent on the
2330  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2331  * completion of the ramrod will occur in different ways.  Here's a
2332  * breakdown of ramrods and how they complete:
2333  *
2334  * RAMROD_CMD_ID_ETH_PORT_SETUP
2335  *   Used to setup the leading connection on a port.  Completes on the
2336  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2337  *
2338  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2339  *   Used to setup an additional connection on a port.  Completes on the
2340  *   RCQ of the multi-queue/RSS connection being initialized.
2341  *
2342  * RAMROD_CMD_ID_ETH_STAT_QUERY
2343  *   Used to force the storm processors to update the statistics database
2344  *   in host memory.  This ramrod is send on the leading connection CID and
2345  *   completes as an index increment of the CSTORM on the default status
2346  *   block.
2347  *
2348  * RAMROD_CMD_ID_ETH_UPDATE
2349  *   Used to update the state of the leading connection, usually to udpate
2350  *   the RSS indirection table.  Completes on the RCQ of the leading
2351  *   connection. (Not currently used under FreeBSD until OS support becomes
2352  *   available.)
2353  *
2354  * RAMROD_CMD_ID_ETH_HALT
2355  *   Used when tearing down a connection prior to driver unload.  Completes
2356  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2357  *   use this on the leading connection.
2358  *
2359  * RAMROD_CMD_ID_ETH_SET_MAC
2360  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2361  *   the RCQ of the leading connection.
2362  *
2363  * RAMROD_CMD_ID_ETH_CFC_DEL
2364  *   Used when tearing down a conneciton prior to driver unload.  Completes
2365  *   on the RCQ of the leading connection (since the current connection
2366  *   has been completely removed from controller memory).
2367  *
2368  * RAMROD_CMD_ID_ETH_PORT_DEL
2369  *   Used to tear down the leading connection prior to driver unload,
2370  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2371  *   default status block.
2372  *
2373  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2374  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2375  *   RSS connection that is being offloaded.  (Not currently used under
2376  *   FreeBSD.)
2377  *
2378  * There can only be one command pending per function.
2379  *
2380  * Returns:
2381  *   0 = Success, !0 = Failure.
2382  */
2383
2384 /* must be called under the spq lock */
2385 static inline
2386 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2387 {
2388     struct eth_spe *next_spe = sc->spq_prod_bd;
2389
2390     if (sc->spq_prod_bd == sc->spq_last_bd) {
2391         /* wrap back to the first eth_spq */
2392         sc->spq_prod_bd = sc->spq;
2393         sc->spq_prod_idx = 0;
2394     } else {
2395         sc->spq_prod_bd++;
2396         sc->spq_prod_idx++;
2397     }
2398
2399     return (next_spe);
2400 }
2401
2402 /* must be called under the spq lock */
2403 static inline
2404 void bxe_sp_prod_update(struct bxe_softc *sc)
2405 {
2406     int func = SC_FUNC(sc);
2407
2408     /*
2409      * Make sure that BD data is updated before writing the producer.
2410      * BD data is written to the memory, the producer is read from the
2411      * memory, thus we need a full memory barrier to ensure the ordering.
2412      */
2413     mb();
2414
2415     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2416              sc->spq_prod_idx);
2417
2418     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2419                       BUS_SPACE_BARRIER_WRITE);
2420 }
2421
2422 /**
2423  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2424  *
2425  * @cmd:      command to check
2426  * @cmd_type: command type
2427  */
2428 static inline
2429 int bxe_is_contextless_ramrod(int cmd,
2430                               int cmd_type)
2431 {
2432     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2433         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2434         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2435         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2436         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2437         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2438         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2439         return (TRUE);
2440     } else {
2441         return (FALSE);
2442     }
2443 }
2444
2445 /**
2446  * bxe_sp_post - place a single command on an SP ring
2447  *
2448  * @sc:         driver handle
2449  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2450  * @cid:        SW CID the command is related to
2451  * @data_hi:    command private data address (high 32 bits)
2452  * @data_lo:    command private data address (low 32 bits)
2453  * @cmd_type:   command type (e.g. NONE, ETH)
2454  *
2455  * SP data is handled as if it's always an address pair, thus data fields are
2456  * not swapped to little endian in upper functions. Instead this function swaps
2457  * data as if it's two uint32 fields.
2458  */
2459 int
2460 bxe_sp_post(struct bxe_softc *sc,
2461             int              command,
2462             int              cid,
2463             uint32_t         data_hi,
2464             uint32_t         data_lo,
2465             int              cmd_type)
2466 {
2467     struct eth_spe *spe;
2468     uint16_t type;
2469     int common;
2470
2471     common = bxe_is_contextless_ramrod(command, cmd_type);
2472
2473     BXE_SP_LOCK(sc);
2474
2475     if (common) {
2476         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2477             BLOGE(sc, "EQ ring is full!\n");
2478             BXE_SP_UNLOCK(sc);
2479             return (-1);
2480         }
2481     } else {
2482         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2483             BLOGE(sc, "SPQ ring is full!\n");
2484             BXE_SP_UNLOCK(sc);
2485             return (-1);
2486         }
2487     }
2488
2489     spe = bxe_sp_get_next(sc);
2490
2491     /* CID needs port number to be encoded int it */
2492     spe->hdr.conn_and_cmd_data =
2493         htole32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2494
2495     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2496
2497     /* TBD: Check if it works for VFs */
2498     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2499              SPE_HDR_FUNCTION_ID);
2500
2501     spe->hdr.type = htole16(type);
2502
2503     spe->data.update_data_addr.hi = htole32(data_hi);
2504     spe->data.update_data_addr.lo = htole32(data_lo);
2505
2506     /*
2507      * It's ok if the actual decrement is issued towards the memory
2508      * somewhere between the lock and unlock. Thus no more explict
2509      * memory barrier is needed.
2510      */
2511     if (common) {
2512         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2513     } else {
2514         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2515     }
2516
2517     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2518     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2519           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2520     BLOGD(sc, DBG_SP,
2521           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2522           sc->spq_prod_idx,
2523           (uint32_t)U64_HI(sc->spq_dma.paddr),
2524           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2525           command,
2526           common,
2527           HW_CID(sc, cid),
2528           data_hi,
2529           data_lo,
2530           type,
2531           atomic_load_acq_long(&sc->cq_spq_left),
2532           atomic_load_acq_long(&sc->eq_spq_left));
2533
2534     bxe_sp_prod_update(sc);
2535
2536     BXE_SP_UNLOCK(sc);
2537     return (0);
2538 }
2539
2540 /**
2541  * bxe_debug_print_ind_table - prints the indirection table configuration.
2542  *
2543  * @sc: driver hanlde
2544  * @p:  pointer to rss configuration
2545  */
2546 #if 0
2547 static void
2548 bxe_debug_print_ind_table(struct bxe_softc               *sc,
2549                           struct ecore_config_rss_params *p)
2550 {
2551     int i;
2552
2553     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2554     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2555     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2556         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2557
2558         /* Print 4 bytes in a line */
2559         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2560             (((i + 1) & 0x3) == 0)) {
2561             BLOGD(sc, DBG_LOAD, "\n");
2562             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2563         }
2564     }
2565
2566     BLOGD(sc, DBG_LOAD, "\n");
2567 }
2568 #endif
2569
2570 /*
2571  * FreeBSD Device probe function.
2572  *
2573  * Compares the device found to the driver's list of supported devices and
2574  * reports back to the bsd loader whether this is the right driver for the device.
2575  * This is the driver entry function called from the "kldload" command.
2576  *
2577  * Returns:
2578  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2579  */
2580 static int
2581 bxe_probe(device_t dev)
2582 {
2583     struct bxe_softc *sc;
2584     struct bxe_device_type *t;
2585     char *descbuf;
2586     uint16_t did, sdid, svid, vid;
2587
2588     /* Find our device structure */
2589     sc = device_get_softc(dev);
2590     sc->dev = dev;
2591     t = bxe_devs;
2592
2593     /* Get the data for the device to be probed. */
2594     vid  = pci_get_vendor(dev);
2595     did  = pci_get_device(dev);
2596     svid = pci_get_subvendor(dev);
2597     sdid = pci_get_subdevice(dev);
2598
2599     BLOGD(sc, DBG_LOAD,
2600           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2601           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2602
2603     /* Look through the list of known devices for a match. */
2604     while (t->bxe_name != NULL) {
2605         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2606             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2607             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2608             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2609             if (descbuf == NULL)
2610                 return (ENOMEM);
2611
2612             /* Print out the device identity. */
2613             snprintf(descbuf, BXE_DEVDESC_MAX,
2614                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2615                      (((pci_read_config(dev, PCIR_REVID, 4) &
2616                         0xf0) >> 4) + 'A'),
2617                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2618                      BXE_DRIVER_VERSION);
2619
2620             device_set_desc_copy(dev, descbuf);
2621             free(descbuf, M_TEMP);
2622             return (BUS_PROBE_DEFAULT);
2623         }
2624         t++;
2625     }
2626
2627     return (ENXIO);
2628 }
2629
2630 static void
2631 bxe_init_mutexes(struct bxe_softc *sc)
2632 {
2633 #ifdef BXE_CORE_LOCK_SX
2634     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2635              "bxe%d_core_lock", sc->unit);
2636     sx_init(&sc->core_sx, sc->core_sx_name);
2637 #else
2638     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2639              "bxe%d_core_lock", sc->unit);
2640     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2641 #endif
2642
2643     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2644              "bxe%d_sp_lock", sc->unit);
2645     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2646
2647     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2648              "bxe%d_dmae_lock", sc->unit);
2649     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2650
2651     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2652              "bxe%d_phy_lock", sc->unit);
2653     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2654
2655     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2656              "bxe%d_fwmb_lock", sc->unit);
2657     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2658
2659     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2660              "bxe%d_print_lock", sc->unit);
2661     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2662
2663     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2664              "bxe%d_stats_lock", sc->unit);
2665     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2666
2667     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2668              "bxe%d_mcast_lock", sc->unit);
2669     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2670 }
2671
2672 static void
2673 bxe_release_mutexes(struct bxe_softc *sc)
2674 {
2675 #ifdef BXE_CORE_LOCK_SX
2676     sx_destroy(&sc->core_sx);
2677 #else
2678     if (mtx_initialized(&sc->core_mtx)) {
2679         mtx_destroy(&sc->core_mtx);
2680     }
2681 #endif
2682
2683     if (mtx_initialized(&sc->sp_mtx)) {
2684         mtx_destroy(&sc->sp_mtx);
2685     }
2686
2687     if (mtx_initialized(&sc->dmae_mtx)) {
2688         mtx_destroy(&sc->dmae_mtx);
2689     }
2690
2691     if (mtx_initialized(&sc->port.phy_mtx)) {
2692         mtx_destroy(&sc->port.phy_mtx);
2693     }
2694
2695     if (mtx_initialized(&sc->fwmb_mtx)) {
2696         mtx_destroy(&sc->fwmb_mtx);
2697     }
2698
2699     if (mtx_initialized(&sc->print_mtx)) {
2700         mtx_destroy(&sc->print_mtx);
2701     }
2702
2703     if (mtx_initialized(&sc->stats_mtx)) {
2704         mtx_destroy(&sc->stats_mtx);
2705     }
2706
2707     if (mtx_initialized(&sc->mcast_mtx)) {
2708         mtx_destroy(&sc->mcast_mtx);
2709     }
2710 }
2711
2712 static void
2713 bxe_tx_disable(struct bxe_softc* sc)
2714 {
2715     if_t ifp = sc->ifp;
2716
2717     /* tell the stack the driver is stopped and TX queue is full */
2718     if (ifp !=  NULL) {
2719         if_setdrvflags(ifp, 0);
2720     }
2721 }
2722
2723 static void
2724 bxe_drv_pulse(struct bxe_softc *sc)
2725 {
2726     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2727              sc->fw_drv_pulse_wr_seq);
2728 }
2729
2730 static inline uint16_t
2731 bxe_tx_avail(struct bxe_softc *sc,
2732              struct bxe_fastpath *fp)
2733 {
2734     int16_t  used;
2735     uint16_t prod;
2736     uint16_t cons;
2737
2738     prod = fp->tx_bd_prod;
2739     cons = fp->tx_bd_cons;
2740
2741     used = SUB_S16(prod, cons);
2742
2743 #if 0
2744     KASSERT((used < 0), ("used tx bds < 0"));
2745     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2746     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2747             ("invalid number of tx bds used"));
2748 #endif
2749
2750     return (int16_t)(sc->tx_ring_size) - used;
2751 }
2752
2753 static inline int
2754 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2755 {
2756     uint16_t hw_cons;
2757
2758     mb(); /* status block fields can change */
2759     hw_cons = le16toh(*fp->tx_cons_sb);
2760     return (hw_cons != fp->tx_pkt_cons);
2761 }
2762
2763 static inline uint8_t
2764 bxe_has_tx_work(struct bxe_fastpath *fp)
2765 {
2766     /* expand this for multi-cos if ever supported */
2767     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2768 }
2769
2770 static inline int
2771 bxe_has_rx_work(struct bxe_fastpath *fp)
2772 {
2773     uint16_t rx_cq_cons_sb;
2774
2775     mb(); /* status block fields can change */
2776     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2777     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2778         rx_cq_cons_sb++;
2779     return (fp->rx_cq_cons != rx_cq_cons_sb);
2780 }
2781
2782 static void
2783 bxe_sp_event(struct bxe_softc    *sc,
2784              struct bxe_fastpath *fp,
2785              union eth_rx_cqe    *rr_cqe)
2786 {
2787     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2788     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2789     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2790     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2791
2792     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2793           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2794
2795 #if 0
2796     /*
2797      * If cid is within VF range, replace the slowpath object with the
2798      * one corresponding to this VF
2799      */
2800     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2801         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2802     }
2803 #endif
2804
2805     switch (command) {
2806     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2807         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2808         drv_cmd = ECORE_Q_CMD_UPDATE;
2809         break;
2810
2811     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2812         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2813         drv_cmd = ECORE_Q_CMD_SETUP;
2814         break;
2815
2816     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2817         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2818         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2819         break;
2820
2821     case (RAMROD_CMD_ID_ETH_HALT):
2822         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2823         drv_cmd = ECORE_Q_CMD_HALT;
2824         break;
2825
2826     case (RAMROD_CMD_ID_ETH_TERMINATE):
2827         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2828         drv_cmd = ECORE_Q_CMD_TERMINATE;
2829         break;
2830
2831     case (RAMROD_CMD_ID_ETH_EMPTY):
2832         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2833         drv_cmd = ECORE_Q_CMD_EMPTY;
2834         break;
2835
2836     default:
2837         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2838               command, fp->index);
2839         return;
2840     }
2841
2842     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2843         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2844         /*
2845          * q_obj->complete_cmd() failure means that this was
2846          * an unexpected completion.
2847          *
2848          * In this case we don't want to increase the sc->spq_left
2849          * because apparently we haven't sent this command the first
2850          * place.
2851          */
2852         // bxe_panic(sc, ("Unexpected SP completion\n"));
2853         return;
2854     }
2855
2856 #if 0
2857     /* SRIOV: reschedule any 'in_progress' operations */
2858     bxe_iov_sp_event(sc, cid, TRUE);
2859 #endif
2860
2861     atomic_add_acq_long(&sc->cq_spq_left, 1);
2862
2863     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2864           atomic_load_acq_long(&sc->cq_spq_left));
2865
2866 #if 0
2867     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2868         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2869         /*
2870          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2871          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2872          * prevent case that both bits are cleared. At the end of load/unload
2873          * driver checks that sp_state is cleared and this order prevents
2874          * races.
2875          */
2876         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2877         wmb();
2878         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2879
2880         /* schedule the sp task as MCP ack is required */
2881         bxe_schedule_sp_task(sc);
2882     }
2883 #endif
2884 }
2885
2886 /*
2887  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2888  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2889  * the current aggregation queue as in-progress.
2890  */
2891 static void
2892 bxe_tpa_start(struct bxe_softc            *sc,
2893               struct bxe_fastpath         *fp,
2894               uint16_t                    queue,
2895               uint16_t                    cons,
2896               uint16_t                    prod,
2897               struct eth_fast_path_rx_cqe *cqe)
2898 {
2899     struct bxe_sw_rx_bd tmp_bd;
2900     struct bxe_sw_rx_bd *rx_buf;
2901     struct eth_rx_bd *rx_bd;
2902     int max_agg_queues;
2903     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2904     uint16_t index;
2905
2906     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2907                        "cons=%d prod=%d\n",
2908           fp->index, queue, cons, prod);
2909
2910     max_agg_queues = MAX_AGG_QS(sc);
2911
2912     KASSERT((queue < max_agg_queues),
2913             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2914              fp->index, queue, max_agg_queues));
2915
2916     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2917             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2918              fp->index, queue));
2919
2920     /* copy the existing mbuf and mapping from the TPA pool */
2921     tmp_bd = tpa_info->bd;
2922
2923     if (tmp_bd.m == NULL) {
2924         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2925               fp->index, queue);
2926         /* XXX Error handling? */
2927         return;
2928     }
2929
2930     /* change the TPA queue to the start state */
2931     tpa_info->state            = BXE_TPA_STATE_START;
2932     tpa_info->placement_offset = cqe->placement_offset;
2933     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2934     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2935     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2936
2937     fp->rx_tpa_queue_used |= (1 << queue);
2938
2939     /*
2940      * If all the buffer descriptors are filled with mbufs then fill in
2941      * the current consumer index with a new BD. Else if a maximum Rx
2942      * buffer limit is imposed then fill in the next producer index.
2943      */
2944     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2945                 prod : cons;
2946
2947     /* move the received mbuf and mapping to TPA pool */
2948     tpa_info->bd = fp->rx_mbuf_chain[cons];
2949
2950     /* release any existing RX BD mbuf mappings */
2951     if (cons != index) {
2952         rx_buf = &fp->rx_mbuf_chain[cons];
2953
2954         if (rx_buf->m_map != NULL) {
2955             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2956                             BUS_DMASYNC_POSTREAD);
2957             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2958         }
2959
2960         /*
2961          * We get here when the maximum number of rx buffers is less than
2962          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2963          * it out here without concern of a memory leak.
2964          */
2965         fp->rx_mbuf_chain[cons].m = NULL;
2966     }
2967
2968     /* update the Rx SW BD with the mbuf info from the TPA pool */
2969     fp->rx_mbuf_chain[index] = tmp_bd;
2970
2971     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2972     rx_bd = &fp->rx_chain[index];
2973     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
2974     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
2975 }
2976
2977 /*
2978  * When a TPA aggregation is completed, loop through the individual mbufs
2979  * of the aggregation, combining them into a single mbuf which will be sent
2980  * up the stack. Refill all freed SGEs with mbufs as we go along.
2981  */
2982 static int
2983 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
2984                    struct bxe_fastpath       *fp,
2985                    struct bxe_sw_tpa_info    *tpa_info,
2986                    uint16_t                  queue,
2987                    uint16_t                  pages,
2988                    struct mbuf               *m,
2989                                struct eth_end_agg_rx_cqe *cqe,
2990                    uint16_t                  cqe_idx)
2991 {
2992     struct mbuf *m_frag;
2993     uint32_t frag_len, frag_size, i;
2994     uint16_t sge_idx;
2995     int rc = 0;
2996     int j;
2997
2998     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
2999
3000     BLOGD(sc, DBG_LRO,
3001           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
3002           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
3003
3004     /* make sure the aggregated frame is not too big to handle */
3005     if (pages > 8 * PAGES_PER_SGE) {
3006         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
3007                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
3008               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
3009               tpa_info->len_on_bd, frag_size);
3010         bxe_panic(sc, ("sge page count error\n"));
3011         return (EINVAL);
3012     }
3013
3014     /*
3015      * Scan through the scatter gather list pulling individual mbufs into a
3016      * single mbuf for the host stack.
3017      */
3018     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
3019         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
3020
3021         /*
3022          * Firmware gives the indices of the SGE as if the ring is an array
3023          * (meaning that the "next" element will consume 2 indices).
3024          */
3025         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
3026
3027         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
3028                            "sge_idx=%d frag_size=%d frag_len=%d\n",
3029               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
3030
3031         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3032
3033         /* allocate a new mbuf for the SGE */
3034         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3035         if (rc) {
3036             /* Leave all remaining SGEs in the ring! */
3037             return (rc);
3038         }
3039
3040         /* update the fragment length */
3041         m_frag->m_len = frag_len;
3042
3043         /* concatenate the fragment to the head mbuf */
3044         m_cat(m, m_frag);
3045         fp->eth_q_stats.mbuf_alloc_sge--;
3046
3047         /* update the TPA mbuf size and remaining fragment size */
3048         m->m_pkthdr.len += frag_len;
3049         frag_size -= frag_len;
3050     }
3051
3052     BLOGD(sc, DBG_LRO,
3053           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
3054           fp->index, queue, frag_size);
3055
3056     return (rc);
3057 }
3058
3059 static inline void
3060 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
3061 {
3062     int i, j;
3063
3064     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
3065         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
3066
3067         for (j = 0; j < 2; j++) {
3068             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
3069             idx--;
3070         }
3071     }
3072 }
3073
3074 static inline void
3075 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3076 {
3077     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3078     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3079
3080     /*
3081      * Clear the two last indices in the page to 1. These are the indices that
3082      * correspond to the "next" element, hence will never be indicated and
3083      * should be removed from the calculations.
3084      */
3085     bxe_clear_sge_mask_next_elems(fp);
3086 }
3087
3088 static inline void
3089 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3090                         uint16_t            idx)
3091 {
3092     uint16_t last_max = fp->last_max_sge;
3093
3094     if (SUB_S16(idx, last_max) > 0) {
3095         fp->last_max_sge = idx;
3096     }
3097 }
3098
3099 static inline void
3100 bxe_update_sge_prod(struct bxe_softc          *sc,
3101                     struct bxe_fastpath       *fp,
3102                     uint16_t                  sge_len,
3103                     union eth_sgl_or_raw_data *cqe)
3104 {
3105     uint16_t last_max, last_elem, first_elem;
3106     uint16_t delta = 0;
3107     uint16_t i;
3108
3109     if (!sge_len) {
3110         return;
3111     }
3112
3113     /* first mark all used pages */
3114     for (i = 0; i < sge_len; i++) {
3115         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3116                             RX_SGE(le16toh(cqe->sgl[i])));
3117     }
3118
3119     BLOGD(sc, DBG_LRO,
3120           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3121           fp->index, sge_len - 1,
3122           le16toh(cqe->sgl[sge_len - 1]));
3123
3124     /* assume that the last SGE index is the biggest */
3125     bxe_update_last_max_sge(fp,
3126                             le16toh(cqe->sgl[sge_len - 1]));
3127
3128     last_max = RX_SGE(fp->last_max_sge);
3129     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3130     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3131
3132     /* if ring is not full */
3133     if (last_elem + 1 != first_elem) {
3134         last_elem++;
3135     }
3136
3137     /* now update the prod */
3138     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3139         if (__predict_true(fp->sge_mask[i])) {
3140             break;
3141         }
3142
3143         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3144         delta += BIT_VEC64_ELEM_SZ;
3145     }
3146
3147     if (delta > 0) {
3148         fp->rx_sge_prod += delta;
3149         /* clear page-end entries */
3150         bxe_clear_sge_mask_next_elems(fp);
3151     }
3152
3153     BLOGD(sc, DBG_LRO,
3154           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3155           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3156 }
3157
3158 /*
3159  * The aggregation on the current TPA queue has completed. Pull the individual
3160  * mbuf fragments together into a single mbuf, perform all necessary checksum
3161  * calculations, and send the resuting mbuf to the stack.
3162  */
3163 static void
3164 bxe_tpa_stop(struct bxe_softc          *sc,
3165              struct bxe_fastpath       *fp,
3166              struct bxe_sw_tpa_info    *tpa_info,
3167              uint16_t                  queue,
3168              uint16_t                  pages,
3169                          struct eth_end_agg_rx_cqe *cqe,
3170              uint16_t                  cqe_idx)
3171 {
3172     if_t ifp = sc->ifp;
3173     struct mbuf *m;
3174     int rc = 0;
3175
3176     BLOGD(sc, DBG_LRO,
3177           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3178           fp->index, queue, tpa_info->placement_offset,
3179           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3180
3181     m = tpa_info->bd.m;
3182
3183     /* allocate a replacement before modifying existing mbuf */
3184     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3185     if (rc) {
3186         /* drop the frame and log an error */
3187         fp->eth_q_stats.rx_soft_errors++;
3188         goto bxe_tpa_stop_exit;
3189     }
3190
3191     /* we have a replacement, fixup the current mbuf */
3192     m_adj(m, tpa_info->placement_offset);
3193     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3194
3195     /* mark the checksums valid (taken care of by the firmware) */
3196     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3197     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3198     m->m_pkthdr.csum_data = 0xffff;
3199     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3200                                CSUM_IP_VALID   |
3201                                CSUM_DATA_VALID |
3202                                CSUM_PSEUDO_HDR);
3203
3204     /* aggregate all of the SGEs into a single mbuf */
3205     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3206     if (rc) {
3207         /* drop the packet and log an error */
3208         fp->eth_q_stats.rx_soft_errors++;
3209         m_freem(m);
3210     } else {
3211         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3212             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3213             m->m_flags |= M_VLANTAG;
3214         }
3215
3216         /* assign packet to this interface interface */
3217         if_setrcvif(m, ifp);
3218
3219 #if __FreeBSD_version >= 800000
3220         /* specify what RSS queue was used for this flow */
3221         m->m_pkthdr.flowid = fp->index;
3222         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3223 #endif
3224
3225         if_inc_counter(ifp, IFCOUNTER_IPACKETS, 1);
3226         fp->eth_q_stats.rx_tpa_pkts++;
3227
3228         /* pass the frame to the stack */
3229         if_input(ifp, m);
3230     }
3231
3232     /* we passed an mbuf up the stack or dropped the frame */
3233     fp->eth_q_stats.mbuf_alloc_tpa--;
3234
3235 bxe_tpa_stop_exit:
3236
3237     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3238     fp->rx_tpa_queue_used &= ~(1 << queue);
3239 }
3240
3241 static uint8_t
3242 bxe_service_rxsgl(
3243                  struct bxe_fastpath *fp,
3244                  uint16_t len,
3245                  uint16_t lenonbd,
3246                  struct mbuf *m,
3247                  struct eth_fast_path_rx_cqe *cqe_fp)
3248 {
3249     struct mbuf *m_frag;
3250     uint16_t frags, frag_len;
3251     uint16_t sge_idx = 0;
3252     uint16_t j;
3253     uint8_t i, rc = 0;
3254     uint32_t frag_size;
3255
3256     /* adjust the mbuf */
3257     m->m_len = lenonbd;
3258
3259     frag_size =  len - lenonbd;
3260     frags = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3261
3262     for (i = 0, j = 0; i < frags; i += PAGES_PER_SGE, j++) {
3263         sge_idx = RX_SGE(le16toh(cqe_fp->sgl_or_raw_data.sgl[j]));
3264
3265         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3266         frag_len = min(frag_size, (uint32_t)(SGE_PAGE_SIZE));
3267         m_frag->m_len = frag_len;
3268
3269        /* allocate a new mbuf for the SGE */
3270         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3271         if (rc) {
3272             /* Leave all remaining SGEs in the ring! */
3273             return (rc);
3274         }
3275         fp->eth_q_stats.mbuf_alloc_sge--;
3276
3277         /* concatenate the fragment to the head mbuf */
3278         m_cat(m, m_frag);
3279
3280         frag_size -= frag_len;
3281     }
3282
3283     bxe_update_sge_prod(fp->sc, fp, frags, &cqe_fp->sgl_or_raw_data);
3284
3285     return rc;
3286 }
3287
3288 static uint8_t
3289 bxe_rxeof(struct bxe_softc    *sc,
3290           struct bxe_fastpath *fp)
3291 {
3292     if_t ifp = sc->ifp;
3293     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3294     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3295     int rx_pkts = 0;
3296     int rc = 0;
3297
3298     BXE_FP_RX_LOCK(fp);
3299
3300     /* CQ "next element" is of the size of the regular element */
3301     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3302     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3303         hw_cq_cons++;
3304     }
3305
3306     bd_cons = fp->rx_bd_cons;
3307     bd_prod = fp->rx_bd_prod;
3308     bd_prod_fw = bd_prod;
3309     sw_cq_cons = fp->rx_cq_cons;
3310     sw_cq_prod = fp->rx_cq_prod;
3311
3312     /*
3313      * Memory barrier necessary as speculative reads of the rx
3314      * buffer can be ahead of the index in the status block
3315      */
3316     rmb();
3317
3318     BLOGD(sc, DBG_RX,
3319           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3320           fp->index, hw_cq_cons, sw_cq_cons);
3321
3322     while (sw_cq_cons != hw_cq_cons) {
3323         struct bxe_sw_rx_bd *rx_buf = NULL;
3324         union eth_rx_cqe *cqe;
3325         struct eth_fast_path_rx_cqe *cqe_fp;
3326         uint8_t cqe_fp_flags;
3327         enum eth_rx_cqe_type cqe_fp_type;
3328         uint16_t len, lenonbd,  pad;
3329         struct mbuf *m = NULL;
3330
3331         comp_ring_cons = RCQ(sw_cq_cons);
3332         bd_prod = RX_BD(bd_prod);
3333         bd_cons = RX_BD(bd_cons);
3334
3335         cqe          = &fp->rcq_chain[comp_ring_cons];
3336         cqe_fp       = &cqe->fast_path_cqe;
3337         cqe_fp_flags = cqe_fp->type_error_flags;
3338         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3339
3340         BLOGD(sc, DBG_RX,
3341               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3342               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3343               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u lenonbd=%u\n",
3344               fp->index,
3345               hw_cq_cons,
3346               sw_cq_cons,
3347               bd_prod,
3348               bd_cons,
3349               CQE_TYPE(cqe_fp_flags),
3350               cqe_fp_flags,
3351               cqe_fp->status_flags,
3352               le32toh(cqe_fp->rss_hash_result),
3353               le16toh(cqe_fp->vlan_tag),
3354               le16toh(cqe_fp->pkt_len_or_gro_seg_len),
3355               le16toh(cqe_fp->len_on_bd));
3356
3357         /* is this a slowpath msg? */
3358         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3359             bxe_sp_event(sc, fp, cqe);
3360             goto next_cqe;
3361         }
3362
3363         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3364
3365         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3366             struct bxe_sw_tpa_info *tpa_info;
3367             uint16_t frag_size, pages;
3368             uint8_t queue;
3369
3370 #if 0
3371             /* sanity check */
3372             if (!fp->tpa_enable &&
3373                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3374                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3375                       CQE_TYPE(cqe_fp_type));
3376             }
3377 #endif
3378
3379             if (CQE_TYPE_START(cqe_fp_type)) {
3380                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3381                               bd_cons, bd_prod, cqe_fp);
3382                 m = NULL; /* packet not ready yet */
3383                 goto next_rx;
3384             }
3385
3386             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3387                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3388
3389             queue = cqe->end_agg_cqe.queue_index;
3390             tpa_info = &fp->rx_tpa_info[queue];
3391
3392             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3393                   fp->index, queue);
3394
3395             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3396                          tpa_info->len_on_bd);
3397             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3398
3399             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3400                          &cqe->end_agg_cqe, comp_ring_cons);
3401
3402             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe.sgl_or_raw_data);
3403
3404             goto next_cqe;
3405         }
3406
3407         /* non TPA */
3408
3409         /* is this an error packet? */
3410         if (__predict_false(cqe_fp_flags &
3411                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3412             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3413             fp->eth_q_stats.rx_soft_errors++;
3414             goto next_rx;
3415         }
3416
3417         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3418         lenonbd = le16toh(cqe_fp->len_on_bd);
3419         pad = cqe_fp->placement_offset;
3420
3421         m = rx_buf->m;
3422
3423         if (__predict_false(m == NULL)) {
3424             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3425                   bd_cons, fp->index);
3426             goto next_rx;
3427         }
3428
3429         /* XXX double copy if packet length under a threshold */
3430
3431         /*
3432          * If all the buffer descriptors are filled with mbufs then fill in
3433          * the current consumer index with a new BD. Else if a maximum Rx
3434          * buffer limit is imposed then fill in the next producer index.
3435          */
3436         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3437                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3438                                       bd_prod : bd_cons);
3439         if (rc != 0) {
3440
3441             /* we simply reuse the received mbuf and don't post it to the stack */
3442             m = NULL;
3443
3444             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3445                   fp->index, rc);
3446             fp->eth_q_stats.rx_soft_errors++;
3447
3448             if (sc->max_rx_bufs != RX_BD_USABLE) {
3449                 /* copy this consumer index to the producer index */
3450                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3451                        sizeof(struct bxe_sw_rx_bd));
3452                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3453             }
3454
3455             goto next_rx;
3456         }
3457
3458         /* current mbuf was detached from the bd */
3459         fp->eth_q_stats.mbuf_alloc_rx--;
3460
3461         /* we allocated a replacement mbuf, fixup the current one */
3462         m_adj(m, pad);
3463         m->m_pkthdr.len = m->m_len = len;
3464
3465         if (len != lenonbd){
3466             rc = bxe_service_rxsgl(fp, len, lenonbd, m, cqe_fp);
3467             if (rc)
3468                 break;
3469         }
3470
3471         /* assign packet to this interface interface */
3472         if_setrcvif(m, ifp);
3473
3474         /* assume no hardware checksum has complated */
3475         m->m_pkthdr.csum_flags = 0;
3476
3477         /* validate checksum if offload enabled */
3478         if (if_getcapenable(ifp) & IFCAP_RXCSUM) {
3479             /* check for a valid IP frame */
3480             if (!(cqe->fast_path_cqe.status_flags &
3481                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3482                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3483                 if (__predict_false(cqe_fp_flags &
3484                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3485                     fp->eth_q_stats.rx_hw_csum_errors++;
3486                 } else {
3487                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3488                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3489                 }
3490             }
3491
3492             /* check for a valid TCP/UDP frame */
3493             if (!(cqe->fast_path_cqe.status_flags &
3494                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3495                 if (__predict_false(cqe_fp_flags &
3496                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3497                     fp->eth_q_stats.rx_hw_csum_errors++;
3498                 } else {
3499                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3500                     m->m_pkthdr.csum_data = 0xFFFF;
3501                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3502                                                CSUM_PSEUDO_HDR);
3503                 }
3504             }
3505         }
3506
3507         /* if there is a VLAN tag then flag that info */
3508         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3509             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3510             m->m_flags |= M_VLANTAG;
3511         }
3512
3513 #if __FreeBSD_version >= 800000
3514         /* specify what RSS queue was used for this flow */
3515         m->m_pkthdr.flowid = fp->index;
3516         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3517 #endif
3518
3519 next_rx:
3520
3521         bd_cons    = RX_BD_NEXT(bd_cons);
3522         bd_prod    = RX_BD_NEXT(bd_prod);
3523         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3524
3525         /* pass the frame to the stack */
3526         if (__predict_true(m != NULL)) {
3527             if_inc_counter(ifp, IFCOUNTER_IPACKETS, 1);
3528             rx_pkts++;
3529             if_input(ifp, m);
3530         }
3531
3532 next_cqe:
3533
3534         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3535         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3536
3537         /* limit spinning on the queue */
3538         if (rc != 0)
3539             break;
3540
3541         if (rx_pkts == sc->rx_budget) {
3542             fp->eth_q_stats.rx_budget_reached++;
3543             break;
3544         }
3545     } /* while work to do */
3546
3547     fp->rx_bd_cons = bd_cons;
3548     fp->rx_bd_prod = bd_prod_fw;
3549     fp->rx_cq_cons = sw_cq_cons;
3550     fp->rx_cq_prod = sw_cq_prod;
3551
3552     /* Update producers */
3553     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3554
3555     fp->eth_q_stats.rx_pkts += rx_pkts;
3556     fp->eth_q_stats.rx_calls++;
3557
3558     BXE_FP_RX_UNLOCK(fp);
3559
3560     return (sw_cq_cons != hw_cq_cons);
3561 }
3562
3563 static uint16_t
3564 bxe_free_tx_pkt(struct bxe_softc    *sc,
3565                 struct bxe_fastpath *fp,
3566                 uint16_t            idx)
3567 {
3568     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3569     struct eth_tx_start_bd *tx_start_bd;
3570     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3571     uint16_t new_cons;
3572     int nbd;
3573
3574     /* unmap the mbuf from non-paged memory */
3575     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3576
3577     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3578     nbd = le16toh(tx_start_bd->nbd) - 1;
3579
3580 #if 0
3581     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3582         bxe_panic(sc, ("BAD nbd!\n"));
3583     }
3584 #endif
3585
3586     new_cons = (tx_buf->first_bd + nbd);
3587
3588 #if 0
3589     struct eth_tx_bd *tx_data_bd;
3590
3591     /*
3592      * The following code doesn't do anything but is left here
3593      * for clarity on what the new value of new_cons skipped.
3594      */
3595
3596     /* get the next bd */
3597     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3598
3599     /* skip the parse bd */
3600     --nbd;
3601     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3602
3603     /* skip the TSO split header bd since they have no mapping */
3604     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3605         --nbd;
3606         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3607     }
3608
3609     /* now free frags */
3610     while (nbd > 0) {
3611         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3612         if (--nbd) {
3613             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3614         }
3615     }
3616 #endif
3617
3618     /* free the mbuf */
3619     if (__predict_true(tx_buf->m != NULL)) {
3620         m_freem(tx_buf->m);
3621         fp->eth_q_stats.mbuf_alloc_tx--;
3622     } else {
3623         fp->eth_q_stats.tx_chain_lost_mbuf++;
3624     }
3625
3626     tx_buf->m = NULL;
3627     tx_buf->first_bd = 0;
3628
3629     return (new_cons);
3630 }
3631
3632 /* transmit timeout watchdog */
3633 static int
3634 bxe_watchdog(struct bxe_softc    *sc,
3635              struct bxe_fastpath *fp)
3636 {
3637     BXE_FP_TX_LOCK(fp);
3638
3639     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3640         BXE_FP_TX_UNLOCK(fp);
3641         return (0);
3642     }
3643
3644     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3645
3646     BXE_FP_TX_UNLOCK(fp);
3647
3648     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3649     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3650
3651     return (-1);
3652 }
3653
3654 /* processes transmit completions */
3655 static uint8_t
3656 bxe_txeof(struct bxe_softc    *sc,
3657           struct bxe_fastpath *fp)
3658 {
3659     if_t ifp = sc->ifp;
3660     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3661     uint16_t tx_bd_avail;
3662
3663     BXE_FP_TX_LOCK_ASSERT(fp);
3664
3665     bd_cons = fp->tx_bd_cons;
3666     hw_cons = le16toh(*fp->tx_cons_sb);
3667     sw_cons = fp->tx_pkt_cons;
3668
3669     while (sw_cons != hw_cons) {
3670         pkt_cons = TX_BD(sw_cons);
3671
3672         BLOGD(sc, DBG_TX,
3673               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3674               fp->index, hw_cons, sw_cons, pkt_cons);
3675
3676         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3677
3678         sw_cons++;
3679     }
3680
3681     fp->tx_pkt_cons = sw_cons;
3682     fp->tx_bd_cons  = bd_cons;
3683
3684     BLOGD(sc, DBG_TX,
3685           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3686           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3687
3688     mb();
3689
3690     tx_bd_avail = bxe_tx_avail(sc, fp);
3691
3692     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3693         if_setdrvflagbits(ifp, IFF_DRV_OACTIVE, 0);
3694     } else {
3695         if_setdrvflagbits(ifp, 0, IFF_DRV_OACTIVE);
3696     }
3697
3698     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3699         /* reset the watchdog timer if there are pending transmits */
3700         fp->watchdog_timer = BXE_TX_TIMEOUT;
3701         return (TRUE);
3702     } else {
3703         /* clear watchdog when there are no pending transmits */
3704         fp->watchdog_timer = 0;
3705         return (FALSE);
3706     }
3707 }
3708
3709 static void
3710 bxe_drain_tx_queues(struct bxe_softc *sc)
3711 {
3712     struct bxe_fastpath *fp;
3713     int i, count;
3714
3715     /* wait until all TX fastpath tasks have completed */
3716     for (i = 0; i < sc->num_queues; i++) {
3717         fp = &sc->fp[i];
3718
3719         count = 1000;
3720
3721         while (bxe_has_tx_work(fp)) {
3722
3723             BXE_FP_TX_LOCK(fp);
3724             bxe_txeof(sc, fp);
3725             BXE_FP_TX_UNLOCK(fp);
3726
3727             if (count == 0) {
3728                 BLOGE(sc, "Timeout waiting for fp[%d] "
3729                           "transmits to complete!\n", i);
3730                 bxe_panic(sc, ("tx drain failure\n"));
3731                 return;
3732             }
3733
3734             count--;
3735             DELAY(1000);
3736             rmb();
3737         }
3738     }
3739
3740     return;
3741 }
3742
3743 static int
3744 bxe_del_all_macs(struct bxe_softc          *sc,
3745                  struct ecore_vlan_mac_obj *mac_obj,
3746                  int                       mac_type,
3747                  uint8_t                   wait_for_comp)
3748 {
3749     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3750     int rc;
3751
3752     /* wait for completion of requested */
3753     if (wait_for_comp) {
3754         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3755     }
3756
3757     /* Set the mac type of addresses we want to clear */
3758     bxe_set_bit(mac_type, &vlan_mac_flags);
3759
3760     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3761     if (rc < 0) {
3762         BLOGE(sc, "Failed to delete MACs (%d)\n", rc);
3763     }
3764
3765     return (rc);
3766 }
3767
3768 static int
3769 bxe_fill_accept_flags(struct bxe_softc *sc,
3770                       uint32_t         rx_mode,
3771                       unsigned long    *rx_accept_flags,
3772                       unsigned long    *tx_accept_flags)
3773 {
3774     /* Clear the flags first */
3775     *rx_accept_flags = 0;
3776     *tx_accept_flags = 0;
3777
3778     switch (rx_mode) {
3779     case BXE_RX_MODE_NONE:
3780         /*
3781          * 'drop all' supersedes any accept flags that may have been
3782          * passed to the function.
3783          */
3784         break;
3785
3786     case BXE_RX_MODE_NORMAL:
3787         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3788         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3789         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3790
3791         /* internal switching mode */
3792         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3793         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3794         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3795
3796         break;
3797
3798     case BXE_RX_MODE_ALLMULTI:
3799         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3800         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3801         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3802
3803         /* internal switching mode */
3804         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3805         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3806         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3807
3808         break;
3809
3810     case BXE_RX_MODE_PROMISC:
3811         /*
3812          * According to deffinition of SI mode, iface in promisc mode
3813          * should receive matched and unmatched (in resolution of port)
3814          * unicast packets.
3815          */
3816         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3817         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3818         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3819         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3820
3821         /* internal switching mode */
3822         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3823         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3824
3825         if (IS_MF_SI(sc)) {
3826             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3827         } else {
3828             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3829         }
3830
3831         break;
3832
3833     default:
3834         BLOGE(sc, "Unknown rx_mode (%d)\n", rx_mode);
3835         return (-1);
3836     }
3837
3838     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3839     if (rx_mode != BXE_RX_MODE_NONE) {
3840         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3841         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3842     }
3843
3844     return (0);
3845 }
3846
3847 static int
3848 bxe_set_q_rx_mode(struct bxe_softc *sc,
3849                   uint8_t          cl_id,
3850                   unsigned long    rx_mode_flags,
3851                   unsigned long    rx_accept_flags,
3852                   unsigned long    tx_accept_flags,
3853                   unsigned long    ramrod_flags)
3854 {
3855     struct ecore_rx_mode_ramrod_params ramrod_param;
3856     int rc;
3857
3858     memset(&ramrod_param, 0, sizeof(ramrod_param));
3859
3860     /* Prepare ramrod parameters */
3861     ramrod_param.cid = 0;
3862     ramrod_param.cl_id = cl_id;
3863     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3864     ramrod_param.func_id = SC_FUNC(sc);
3865
3866     ramrod_param.pstate = &sc->sp_state;
3867     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3868
3869     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3870     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3871
3872     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3873
3874     ramrod_param.ramrod_flags = ramrod_flags;
3875     ramrod_param.rx_mode_flags = rx_mode_flags;
3876
3877     ramrod_param.rx_accept_flags = rx_accept_flags;
3878     ramrod_param.tx_accept_flags = tx_accept_flags;
3879
3880     rc = ecore_config_rx_mode(sc, &ramrod_param);
3881     if (rc < 0) {
3882         BLOGE(sc, "Set rx_mode %d failed\n", sc->rx_mode);
3883         return (rc);
3884     }
3885
3886     return (0);
3887 }
3888
3889 static int
3890 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3891 {
3892     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3893     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3894     int rc;
3895
3896     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3897                                &tx_accept_flags);
3898     if (rc) {
3899         return (rc);
3900     }
3901
3902     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3903     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3904
3905     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3906     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3907                               rx_accept_flags, tx_accept_flags,
3908                               ramrod_flags));
3909 }
3910
3911 /* returns the "mcp load_code" according to global load_count array */
3912 static int
3913 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3914 {
3915     int path = SC_PATH(sc);
3916     int port = SC_PORT(sc);
3917
3918     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3919           path, load_count[path][0], load_count[path][1],
3920           load_count[path][2]);
3921     load_count[path][0]++;
3922     load_count[path][1 + port]++;
3923     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3924           path, load_count[path][0], load_count[path][1],
3925           load_count[path][2]);
3926     if (load_count[path][0] == 1) {
3927         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3928     } else if (load_count[path][1 + port] == 1) {
3929         return (FW_MSG_CODE_DRV_LOAD_PORT);
3930     } else {
3931         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3932     }
3933 }
3934
3935 /* returns the "mcp load_code" according to global load_count array */
3936 static int
3937 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3938 {
3939     int port = SC_PORT(sc);
3940     int path = SC_PATH(sc);
3941
3942     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3943           path, load_count[path][0], load_count[path][1],
3944           load_count[path][2]);
3945     load_count[path][0]--;
3946     load_count[path][1 + port]--;
3947     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3948           path, load_count[path][0], load_count[path][1],
3949           load_count[path][2]);
3950     if (load_count[path][0] == 0) {
3951         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3952     } else if (load_count[path][1 + port] == 0) {
3953         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3954     } else {
3955         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3956     }
3957 }
3958
3959 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3960 static uint32_t
3961 bxe_send_unload_req(struct bxe_softc *sc,
3962                     int              unload_mode)
3963 {
3964     uint32_t reset_code = 0;
3965 #if 0
3966     int port = SC_PORT(sc);
3967     int path = SC_PATH(sc);
3968 #endif
3969
3970     /* Select the UNLOAD request mode */
3971     if (unload_mode == UNLOAD_NORMAL) {
3972         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3973     }
3974 #if 0
3975     else if (sc->flags & BXE_NO_WOL_FLAG) {
3976         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
3977     } else if (sc->wol) {
3978         uint32_t emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
3979         uint8_t *mac_addr = sc->dev->dev_addr;
3980         uint32_t val;
3981         uint16_t pmc;
3982
3983         /*
3984          * The mac address is written to entries 1-4 to
3985          * preserve entry 0 which is used by the PMF
3986          */
3987         uint8_t entry = (SC_VN(sc) + 1)*8;
3988
3989         val = (mac_addr[0] << 8) | mac_addr[1];
3990         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry, val);
3991
3992         val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
3993               (mac_addr[4] << 8) | mac_addr[5];
3994         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
3995
3996         /* Enable the PME and clear the status */
3997         pmc = pci_read_config(sc->dev,
3998                               (sc->devinfo.pcie_pm_cap_reg +
3999                                PCIR_POWER_STATUS),
4000                               2);
4001         pmc |= PCIM_PSTAT_PMEENABLE | PCIM_PSTAT_PME;
4002         pci_write_config(sc->dev,
4003                          (sc->devinfo.pcie_pm_cap_reg +
4004                           PCIR_POWER_STATUS),
4005                          pmc, 4);
4006
4007         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
4008     }
4009 #endif
4010     else {
4011         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
4012     }
4013
4014     /* Send the request to the MCP */
4015     if (!BXE_NOMCP(sc)) {
4016         reset_code = bxe_fw_command(sc, reset_code, 0);
4017     } else {
4018         reset_code = bxe_nic_unload_no_mcp(sc);
4019     }
4020
4021     return (reset_code);
4022 }
4023
4024 /* send UNLOAD_DONE command to the MCP */
4025 static void
4026 bxe_send_unload_done(struct bxe_softc *sc,
4027                      uint8_t          keep_link)
4028 {
4029     uint32_t reset_param =
4030         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
4031
4032     /* Report UNLOAD_DONE to MCP */
4033     if (!BXE_NOMCP(sc)) {
4034         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
4035     }
4036 }
4037
4038 static int
4039 bxe_func_wait_started(struct bxe_softc *sc)
4040 {
4041     int tout = 50;
4042
4043     if (!sc->port.pmf) {
4044         return (0);
4045     }
4046
4047     /*
4048      * (assumption: No Attention from MCP at this stage)
4049      * PMF probably in the middle of TX disable/enable transaction
4050      * 1. Sync IRS for default SB
4051      * 2. Sync SP queue - this guarantees us that attention handling started
4052      * 3. Wait, that TX disable/enable transaction completes
4053      *
4054      * 1+2 guarantee that if DCBX attention was scheduled it already changed
4055      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
4056      * received completion for the transaction the state is TX_STOPPED.
4057      * State will return to STARTED after completion of TX_STOPPED-->STARTED
4058      * transaction.
4059      */
4060
4061     /* XXX make sure default SB ISR is done */
4062     /* need a way to synchronize an irq (intr_mtx?) */
4063
4064     /* XXX flush any work queues */
4065
4066     while (ecore_func_get_state(sc, &sc->func_obj) !=
4067            ECORE_F_STATE_STARTED && tout--) {
4068         DELAY(20000);
4069     }
4070
4071     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
4072         /*
4073          * Failed to complete the transaction in a "good way"
4074          * Force both transactions with CLR bit.
4075          */
4076         struct ecore_func_state_params func_params = { NULL };
4077
4078         BLOGE(sc, "Unexpected function state! "
4079                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
4080
4081         func_params.f_obj = &sc->func_obj;
4082         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4083
4084         /* STARTED-->TX_STOPPED */
4085         func_params.cmd = ECORE_F_CMD_TX_STOP;
4086         ecore_func_state_change(sc, &func_params);
4087
4088         /* TX_STOPPED-->STARTED */
4089         func_params.cmd = ECORE_F_CMD_TX_START;
4090         return (ecore_func_state_change(sc, &func_params));
4091     }
4092
4093     return (0);
4094 }
4095
4096 static int
4097 bxe_stop_queue(struct bxe_softc *sc,
4098                int              index)
4099 {
4100     struct bxe_fastpath *fp = &sc->fp[index];
4101     struct ecore_queue_state_params q_params = { NULL };
4102     int rc;
4103
4104     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
4105
4106     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
4107     /* We want to wait for completion in this context */
4108     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
4109
4110     /* Stop the primary connection: */
4111
4112     /* ...halt the connection */
4113     q_params.cmd = ECORE_Q_CMD_HALT;
4114     rc = ecore_queue_state_change(sc, &q_params);
4115     if (rc) {
4116         return (rc);
4117     }
4118
4119     /* ...terminate the connection */
4120     q_params.cmd = ECORE_Q_CMD_TERMINATE;
4121     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
4122     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
4123     rc = ecore_queue_state_change(sc, &q_params);
4124     if (rc) {
4125         return (rc);
4126     }
4127
4128     /* ...delete cfc entry */
4129     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
4130     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
4131     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
4132     return (ecore_queue_state_change(sc, &q_params));
4133 }
4134
4135 /* wait for the outstanding SP commands */
4136 static inline uint8_t
4137 bxe_wait_sp_comp(struct bxe_softc *sc,
4138                  unsigned long    mask)
4139 {
4140     unsigned long tmp;
4141     int tout = 5000; /* wait for 5 secs tops */
4142
4143     while (tout--) {
4144         mb();
4145         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
4146             return (TRUE);
4147         }
4148
4149         DELAY(1000);
4150     }
4151
4152     mb();
4153
4154     tmp = atomic_load_acq_long(&sc->sp_state);
4155     if (tmp & mask) {
4156         BLOGE(sc, "Filtering completion timed out: "
4157                   "sp_state 0x%lx, mask 0x%lx\n",
4158               tmp, mask);
4159         return (FALSE);
4160     }
4161
4162     return (FALSE);
4163 }
4164
4165 static int
4166 bxe_func_stop(struct bxe_softc *sc)
4167 {
4168     struct ecore_func_state_params func_params = { NULL };
4169     int rc;
4170
4171     /* prepare parameters for function state transitions */
4172     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4173     func_params.f_obj = &sc->func_obj;
4174     func_params.cmd = ECORE_F_CMD_STOP;
4175
4176     /*
4177      * Try to stop the function the 'good way'. If it fails (in case
4178      * of a parity error during bxe_chip_cleanup()) and we are
4179      * not in a debug mode, perform a state transaction in order to
4180      * enable further HW_RESET transaction.
4181      */
4182     rc = ecore_func_state_change(sc, &func_params);
4183     if (rc) {
4184         BLOGE(sc, "FUNC_STOP ramrod failed. "
4185                   "Running a dry transaction\n");
4186         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4187         return (ecore_func_state_change(sc, &func_params));
4188     }
4189
4190     return (0);
4191 }
4192
4193 static int
4194 bxe_reset_hw(struct bxe_softc *sc,
4195              uint32_t         load_code)
4196 {
4197     struct ecore_func_state_params func_params = { NULL };
4198
4199     /* Prepare parameters for function state transitions */
4200     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4201
4202     func_params.f_obj = &sc->func_obj;
4203     func_params.cmd = ECORE_F_CMD_HW_RESET;
4204
4205     func_params.params.hw_init.load_phase = load_code;
4206
4207     return (ecore_func_state_change(sc, &func_params));
4208 }
4209
4210 static void
4211 bxe_int_disable_sync(struct bxe_softc *sc,
4212                      int              disable_hw)
4213 {
4214     if (disable_hw) {
4215         /* prevent the HW from sending interrupts */
4216         bxe_int_disable(sc);
4217     }
4218
4219     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4220     /* make sure all ISRs are done */
4221
4222     /* XXX make sure sp_task is not running */
4223     /* cancel and flush work queues */
4224 }
4225
4226 static void
4227 bxe_chip_cleanup(struct bxe_softc *sc,
4228                  uint32_t         unload_mode,
4229                  uint8_t          keep_link)
4230 {
4231     int port = SC_PORT(sc);
4232     struct ecore_mcast_ramrod_params rparam = { NULL };
4233     uint32_t reset_code;
4234     int i, rc = 0;
4235
4236     bxe_drain_tx_queues(sc);
4237
4238     /* give HW time to discard old tx messages */
4239     DELAY(1000);
4240
4241     /* Clean all ETH MACs */
4242     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4243     if (rc < 0) {
4244         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4245     }
4246
4247     /* Clean up UC list  */
4248     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4249     if (rc < 0) {
4250         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4251     }
4252
4253     /* Disable LLH */
4254     if (!CHIP_IS_E1(sc)) {
4255         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4256     }
4257
4258     /* Set "drop all" to stop Rx */
4259
4260     /*
4261      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4262      * a race between the completion code and this code.
4263      */
4264     BXE_MCAST_LOCK(sc);
4265
4266     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4267         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4268     } else {
4269         bxe_set_storm_rx_mode(sc);
4270     }
4271
4272     /* Clean up multicast configuration */
4273     rparam.mcast_obj = &sc->mcast_obj;
4274     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4275     if (rc < 0) {
4276         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4277     }
4278
4279     BXE_MCAST_UNLOCK(sc);
4280
4281     // XXX bxe_iov_chip_cleanup(sc);
4282
4283     /*
4284      * Send the UNLOAD_REQUEST to the MCP. This will return if
4285      * this function should perform FUNCTION, PORT, or COMMON HW
4286      * reset.
4287      */
4288     reset_code = bxe_send_unload_req(sc, unload_mode);
4289
4290     /*
4291      * (assumption: No Attention from MCP at this stage)
4292      * PMF probably in the middle of TX disable/enable transaction
4293      */
4294     rc = bxe_func_wait_started(sc);
4295     if (rc) {
4296         BLOGE(sc, "bxe_func_wait_started failed\n");
4297     }
4298
4299     /*
4300      * Close multi and leading connections
4301      * Completions for ramrods are collected in a synchronous way
4302      */
4303     for (i = 0; i < sc->num_queues; i++) {
4304         if (bxe_stop_queue(sc, i)) {
4305             goto unload_error;
4306         }
4307     }
4308
4309     /*
4310      * If SP settings didn't get completed so far - something
4311      * very wrong has happen.
4312      */
4313     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4314         BLOGE(sc, "Common slow path ramrods got stuck!\n");
4315     }
4316
4317 unload_error:
4318
4319     rc = bxe_func_stop(sc);
4320     if (rc) {
4321         BLOGE(sc, "Function stop failed!\n");
4322     }
4323
4324     /* disable HW interrupts */
4325     bxe_int_disable_sync(sc, TRUE);
4326
4327     /* detach interrupts */
4328     bxe_interrupt_detach(sc);
4329
4330     /* Reset the chip */
4331     rc = bxe_reset_hw(sc, reset_code);
4332     if (rc) {
4333         BLOGE(sc, "Hardware reset failed\n");
4334     }
4335
4336     /* Report UNLOAD_DONE to MCP */
4337     bxe_send_unload_done(sc, keep_link);
4338 }
4339
4340 static void
4341 bxe_disable_close_the_gate(struct bxe_softc *sc)
4342 {
4343     uint32_t val;
4344     int port = SC_PORT(sc);
4345
4346     BLOGD(sc, DBG_LOAD,
4347           "Disabling 'close the gates'\n");
4348
4349     if (CHIP_IS_E1(sc)) {
4350         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4351                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4352         val = REG_RD(sc, addr);
4353         val &= ~(0x300);
4354         REG_WR(sc, addr, val);
4355     } else {
4356         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4357         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4358                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4359         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4360     }
4361 }
4362
4363 /*
4364  * Cleans the object that have internal lists without sending
4365  * ramrods. Should be run when interrutps are disabled.
4366  */
4367 static void
4368 bxe_squeeze_objects(struct bxe_softc *sc)
4369 {
4370     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4371     struct ecore_mcast_ramrod_params rparam = { NULL };
4372     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4373     int rc;
4374
4375     /* Cleanup MACs' object first... */
4376
4377     /* Wait for completion of requested */
4378     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4379     /* Perform a dry cleanup */
4380     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4381
4382     /* Clean ETH primary MAC */
4383     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4384     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4385                              &ramrod_flags);
4386     if (rc != 0) {
4387         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4388     }
4389
4390     /* Cleanup UC list */
4391     vlan_mac_flags = 0;
4392     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4393     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4394                              &ramrod_flags);
4395     if (rc != 0) {
4396         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4397     }
4398
4399     /* Now clean mcast object... */
4400
4401     rparam.mcast_obj = &sc->mcast_obj;
4402     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4403
4404     /* Add a DEL command... */
4405     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4406     if (rc < 0) {
4407         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4408     }
4409
4410     /* now wait until all pending commands are cleared */
4411
4412     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4413     while (rc != 0) {
4414         if (rc < 0) {
4415             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4416             return;
4417         }
4418
4419         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4420     }
4421 }
4422
4423 /* stop the controller */
4424 static __noinline int
4425 bxe_nic_unload(struct bxe_softc *sc,
4426                uint32_t         unload_mode,
4427                uint8_t          keep_link)
4428 {
4429     uint8_t global = FALSE;
4430     uint32_t val;
4431
4432     BXE_CORE_LOCK_ASSERT(sc);
4433
4434     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4435
4436     /* mark driver as unloaded in shmem2 */
4437     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4438         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4439         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4440                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4441     }
4442
4443     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4444         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4445         /*
4446          * We can get here if the driver has been unloaded
4447          * during parity error recovery and is either waiting for a
4448          * leader to complete or for other functions to unload and
4449          * then ifconfig down has been issued. In this case we want to
4450          * unload and let other functions to complete a recovery
4451          * process.
4452          */
4453         sc->recovery_state = BXE_RECOVERY_DONE;
4454         sc->is_leader = 0;
4455         bxe_release_leader_lock(sc);
4456         mb();
4457
4458         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4459         BLOGE(sc, "Can't unload in closed or error state\n");
4460         return (-1);
4461     }
4462
4463     /*
4464      * Nothing to do during unload if previous bxe_nic_load()
4465      * did not completed succesfully - all resourses are released.
4466      */
4467     if ((sc->state == BXE_STATE_CLOSED) ||
4468         (sc->state == BXE_STATE_ERROR)) {
4469         return (0);
4470     }
4471
4472     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4473     mb();
4474
4475     /* stop tx */
4476     bxe_tx_disable(sc);
4477
4478     sc->rx_mode = BXE_RX_MODE_NONE;
4479     /* XXX set rx mode ??? */
4480
4481     if (IS_PF(sc)) {
4482         /* set ALWAYS_ALIVE bit in shmem */
4483         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4484
4485         bxe_drv_pulse(sc);
4486
4487         bxe_stats_handle(sc, STATS_EVENT_STOP);
4488         bxe_save_statistics(sc);
4489     }
4490
4491     /* wait till consumers catch up with producers in all queues */
4492     bxe_drain_tx_queues(sc);
4493
4494     /* if VF indicate to PF this function is going down (PF will delete sp
4495      * elements and clear initializations
4496      */
4497     if (IS_VF(sc)) {
4498         ; /* bxe_vfpf_close_vf(sc); */
4499     } else if (unload_mode != UNLOAD_RECOVERY) {
4500         /* if this is a normal/close unload need to clean up chip */
4501         bxe_chip_cleanup(sc, unload_mode, keep_link);
4502     } else {
4503         /* Send the UNLOAD_REQUEST to the MCP */
4504         bxe_send_unload_req(sc, unload_mode);
4505
4506         /*
4507          * Prevent transactions to host from the functions on the
4508          * engine that doesn't reset global blocks in case of global
4509          * attention once gloabl blocks are reset and gates are opened
4510          * (the engine which leader will perform the recovery
4511          * last).
4512          */
4513         if (!CHIP_IS_E1x(sc)) {
4514             bxe_pf_disable(sc);
4515         }
4516
4517         /* disable HW interrupts */
4518         bxe_int_disable_sync(sc, TRUE);
4519
4520         /* detach interrupts */
4521         bxe_interrupt_detach(sc);
4522
4523         /* Report UNLOAD_DONE to MCP */
4524         bxe_send_unload_done(sc, FALSE);
4525     }
4526
4527     /*
4528      * At this stage no more interrupts will arrive so we may safely clean
4529      * the queue'able objects here in case they failed to get cleaned so far.
4530      */
4531     if (IS_PF(sc)) {
4532         bxe_squeeze_objects(sc);
4533     }
4534
4535     /* There should be no more pending SP commands at this stage */
4536     sc->sp_state = 0;
4537
4538     sc->port.pmf = 0;
4539
4540     bxe_free_fp_buffers(sc);
4541
4542     if (IS_PF(sc)) {
4543         bxe_free_mem(sc);
4544     }
4545
4546     bxe_free_fw_stats_mem(sc);
4547
4548     sc->state = BXE_STATE_CLOSED;
4549
4550     /*
4551      * Check if there are pending parity attentions. If there are - set
4552      * RECOVERY_IN_PROGRESS.
4553      */
4554     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4555         bxe_set_reset_in_progress(sc);
4556
4557         /* Set RESET_IS_GLOBAL if needed */
4558         if (global) {
4559             bxe_set_reset_global(sc);
4560         }
4561     }
4562
4563     /*
4564      * The last driver must disable a "close the gate" if there is no
4565      * parity attention or "process kill" pending.
4566      */
4567     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4568         bxe_reset_is_done(sc, SC_PATH(sc))) {
4569         bxe_disable_close_the_gate(sc);
4570     }
4571
4572     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4573
4574     return (0);
4575 }
4576
4577 /*
4578  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4579  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4580  */
4581 static int
4582 bxe_ifmedia_update(struct ifnet  *ifp)
4583 {
4584     struct bxe_softc *sc = (struct bxe_softc *)if_getsoftc(ifp);
4585     struct ifmedia *ifm;
4586
4587     ifm = &sc->ifmedia;
4588
4589     /* We only support Ethernet media type. */
4590     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4591         return (EINVAL);
4592     }
4593
4594     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4595     case IFM_AUTO:
4596          break;
4597     case IFM_10G_CX4:
4598     case IFM_10G_SR:
4599     case IFM_10G_T:
4600     case IFM_10G_TWINAX:
4601     default:
4602         /* We don't support changing the media type. */
4603         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4604               IFM_SUBTYPE(ifm->ifm_media));
4605         return (EINVAL);
4606     }
4607
4608     return (0);
4609 }
4610
4611 /*
4612  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4613  */
4614 static void
4615 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4616 {
4617     struct bxe_softc *sc = if_getsoftc(ifp);
4618
4619     /* Report link down if the driver isn't running. */
4620     if ((if_getdrvflags(ifp) & IFF_DRV_RUNNING) == 0) {
4621         ifmr->ifm_active |= IFM_NONE;
4622         return;
4623     }
4624
4625     /* Setup the default interface info. */
4626     ifmr->ifm_status = IFM_AVALID;
4627     ifmr->ifm_active = IFM_ETHER;
4628
4629     if (sc->link_vars.link_up) {
4630         ifmr->ifm_status |= IFM_ACTIVE;
4631     } else {
4632         ifmr->ifm_active |= IFM_NONE;
4633         return;
4634     }
4635
4636     ifmr->ifm_active |= sc->media;
4637
4638     if (sc->link_vars.duplex == DUPLEX_FULL) {
4639         ifmr->ifm_active |= IFM_FDX;
4640     } else {
4641         ifmr->ifm_active |= IFM_HDX;
4642     }
4643 }
4644
4645 static int
4646 bxe_ioctl_nvram(struct bxe_softc *sc,
4647                 uint32_t         priv_op,
4648                 struct ifreq     *ifr)
4649 {
4650     struct bxe_nvram_data nvdata_base;
4651     struct bxe_nvram_data *nvdata;
4652     int len;
4653     int error = 0;
4654
4655     copyin(ifr->ifr_data, &nvdata_base, sizeof(nvdata_base));
4656
4657     len = (sizeof(struct bxe_nvram_data) +
4658            nvdata_base.len -
4659            sizeof(uint32_t));
4660
4661     if (len > sizeof(struct bxe_nvram_data)) {
4662         if ((nvdata = (struct bxe_nvram_data *)
4663                  malloc(len, M_DEVBUF,
4664                         (M_NOWAIT | M_ZERO))) == NULL) {
4665             BLOGE(sc, "BXE_IOC_RD_NVRAM malloc failed\n");
4666             return (1);
4667         }
4668         memcpy(nvdata, &nvdata_base, sizeof(struct bxe_nvram_data));
4669     } else {
4670         nvdata = &nvdata_base;
4671     }
4672
4673     if (priv_op == BXE_IOC_RD_NVRAM) {
4674         BLOGD(sc, DBG_IOCTL, "IOC_RD_NVRAM 0x%x %d\n",
4675               nvdata->offset, nvdata->len);
4676         error = bxe_nvram_read(sc,
4677                                nvdata->offset,
4678                                (uint8_t *)nvdata->value,
4679                                nvdata->len);
4680         copyout(nvdata, ifr->ifr_data, len);
4681     } else { /* BXE_IOC_WR_NVRAM */
4682         BLOGD(sc, DBG_IOCTL, "IOC_WR_NVRAM 0x%x %d\n",
4683               nvdata->offset, nvdata->len);
4684         copyin(ifr->ifr_data, nvdata, len);
4685         error = bxe_nvram_write(sc,
4686                                 nvdata->offset,
4687                                 (uint8_t *)nvdata->value,
4688                                 nvdata->len);
4689     }
4690
4691     if (len > sizeof(struct bxe_nvram_data)) {
4692         free(nvdata, M_DEVBUF);
4693     }
4694
4695     return (error);
4696 }
4697
4698 static int
4699 bxe_ioctl_stats_show(struct bxe_softc *sc,
4700                      uint32_t         priv_op,
4701                      struct ifreq     *ifr)
4702 {
4703     const size_t str_size   = (BXE_NUM_ETH_STATS * STAT_NAME_LEN);
4704     const size_t stats_size = (BXE_NUM_ETH_STATS * sizeof(uint64_t));
4705     caddr_t p_tmp;
4706     uint32_t *offset;
4707     int i;
4708
4709     switch (priv_op)
4710     {
4711     case BXE_IOC_STATS_SHOW_NUM:
4712         memset(ifr->ifr_data, 0, sizeof(union bxe_stats_show_data));
4713         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.num =
4714             BXE_NUM_ETH_STATS;
4715         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.len =
4716             STAT_NAME_LEN;
4717         return (0);
4718
4719     case BXE_IOC_STATS_SHOW_STR:
4720         memset(ifr->ifr_data, 0, str_size);
4721         p_tmp = ifr->ifr_data;
4722         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4723             strcpy(p_tmp, bxe_eth_stats_arr[i].string);
4724             p_tmp += STAT_NAME_LEN;
4725         }
4726         return (0);
4727
4728     case BXE_IOC_STATS_SHOW_CNT:
4729         memset(ifr->ifr_data, 0, stats_size);
4730         p_tmp = ifr->ifr_data;
4731         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4732             offset = ((uint32_t *)&sc->eth_stats +
4733                       bxe_eth_stats_arr[i].offset);
4734             switch (bxe_eth_stats_arr[i].size) {
4735             case 4:
4736                 *((uint64_t *)p_tmp) = (uint64_t)*offset;
4737                 break;
4738             case 8:
4739                 *((uint64_t *)p_tmp) = HILO_U64(*offset, *(offset + 1));
4740                 break;
4741             default:
4742                 *((uint64_t *)p_tmp) = 0;
4743             }
4744             p_tmp += sizeof(uint64_t);
4745         }
4746         return (0);
4747
4748     default:
4749         return (-1);
4750     }
4751 }
4752
4753 static void
4754 bxe_handle_chip_tq(void *context,
4755                    int  pending)
4756 {
4757     struct bxe_softc *sc = (struct bxe_softc *)context;
4758     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4759
4760     switch (work)
4761     {
4762     case CHIP_TQ_START:
4763         if ((if_getflags(sc->ifp) & IFF_UP) &&
4764             !(if_getdrvflags(sc->ifp) & IFF_DRV_RUNNING)) {
4765             /* start the interface */
4766             BLOGD(sc, DBG_LOAD, "Starting the interface...\n");
4767             BXE_CORE_LOCK(sc);
4768             bxe_init_locked(sc);
4769             BXE_CORE_UNLOCK(sc);
4770         }
4771         break;
4772
4773     case CHIP_TQ_STOP:
4774         if (!(if_getflags(sc->ifp) & IFF_UP) &&
4775             (if_getdrvflags(sc->ifp) & IFF_DRV_RUNNING)) {
4776             /* bring down the interface */
4777             BLOGD(sc, DBG_LOAD, "Stopping the interface...\n");
4778             bxe_periodic_stop(sc);
4779             BXE_CORE_LOCK(sc);
4780             bxe_stop_locked(sc);
4781             BXE_CORE_UNLOCK(sc);
4782         }
4783         break;
4784
4785     case CHIP_TQ_REINIT:
4786         if (if_getdrvflags(sc->ifp) & IFF_DRV_RUNNING) {
4787             /* restart the interface */
4788             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4789             bxe_periodic_stop(sc);
4790             BXE_CORE_LOCK(sc);
4791             bxe_stop_locked(sc);
4792             bxe_init_locked(sc);
4793             BXE_CORE_UNLOCK(sc);
4794         }
4795         break;
4796
4797     default:
4798         break;
4799     }
4800 }
4801
4802 /*
4803  * Handles any IOCTL calls from the operating system.
4804  *
4805  * Returns:
4806  *   0 = Success, >0 Failure
4807  */
4808 static int
4809 bxe_ioctl(if_t ifp,
4810           u_long       command,
4811           caddr_t      data)
4812 {
4813     struct bxe_softc *sc = if_getsoftc(ifp);
4814     struct ifreq *ifr = (struct ifreq *)data;
4815     struct bxe_nvram_data *nvdata;
4816     uint32_t priv_op;
4817     int mask = 0;
4818     int reinit = 0;
4819     int error = 0;
4820
4821     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4822     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4823
4824     switch (command)
4825     {
4826     case SIOCSIFMTU:
4827         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4828               ifr->ifr_mtu);
4829
4830         if (sc->mtu == ifr->ifr_mtu) {
4831             /* nothing to change */
4832             break;
4833         }
4834
4835         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4836             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4837                   ifr->ifr_mtu, mtu_min, mtu_max);
4838             error = EINVAL;
4839             break;
4840         }
4841
4842         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4843                              (unsigned long)ifr->ifr_mtu);
4844         /*
4845         atomic_store_rel_long((volatile unsigned long *)&if_getmtu(ifp),
4846                               (unsigned long)ifr->ifr_mtu);
4847         XXX - Not sure why it needs to be atomic
4848         */
4849         if_setmtu(ifp, ifr->ifr_mtu);
4850         reinit = 1;
4851         break;
4852
4853     case SIOCSIFFLAGS:
4854         /* toggle the interface state up or down */
4855         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4856
4857         /* check if the interface is up */
4858         if (if_getflags(ifp) & IFF_UP) {
4859             if (if_getdrvflags(ifp) & IFF_DRV_RUNNING) {
4860                 /* set the receive mode flags */
4861                 bxe_set_rx_mode(sc);
4862             } else {
4863                 atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_START);
4864                 taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4865             }
4866         } else {
4867             if (if_getdrvflags(ifp) & IFF_DRV_RUNNING) {
4868                 atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_STOP);
4869                 taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4870             }
4871         }
4872
4873         break;
4874
4875     case SIOCADDMULTI:
4876     case SIOCDELMULTI:
4877         /* add/delete multicast addresses */
4878         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4879
4880         /* check if the interface is up */
4881         if (if_getdrvflags(ifp) & IFF_DRV_RUNNING) {
4882             /* set the receive mode flags */
4883             bxe_set_rx_mode(sc);
4884         }
4885
4886         break;
4887
4888     case SIOCSIFCAP:
4889         /* find out which capabilities have changed */
4890         mask = (ifr->ifr_reqcap ^ if_getcapenable(ifp));
4891
4892         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4893               mask);
4894
4895         /* toggle the LRO capabilites enable flag */
4896         if (mask & IFCAP_LRO) {
4897             if_togglecapenable(ifp, IFCAP_LRO);
4898             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4899                   (if_getcapenable(ifp) & IFCAP_LRO) ? "ON" : "OFF");
4900             reinit = 1;
4901         }
4902
4903         /* toggle the TXCSUM checksum capabilites enable flag */
4904         if (mask & IFCAP_TXCSUM) {
4905             if_togglecapenable(ifp, IFCAP_TXCSUM);
4906             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4907                   (if_getcapenable(ifp) & IFCAP_TXCSUM) ? "ON" : "OFF");
4908             if (if_getcapenable(ifp) & IFCAP_TXCSUM) {
4909                 if_sethwassistbits(ifp, (CSUM_IP      |
4910                                     CSUM_TCP      |
4911                                     CSUM_UDP      |
4912                                     CSUM_TSO      |
4913                                     CSUM_TCP_IPV6 |
4914                                     CSUM_UDP_IPV6), 0);
4915             } else {
4916                 if_clearhwassist(ifp); /* XXX */
4917             }
4918         }
4919
4920         /* toggle the RXCSUM checksum capabilities enable flag */
4921         if (mask & IFCAP_RXCSUM) {
4922             if_togglecapenable(ifp, IFCAP_RXCSUM);
4923             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4924                   (if_getcapenable(ifp) & IFCAP_RXCSUM) ? "ON" : "OFF");
4925             if (if_getcapenable(ifp) & IFCAP_RXCSUM) {
4926                 if_sethwassistbits(ifp, (CSUM_IP      |
4927                                     CSUM_TCP      |
4928                                     CSUM_UDP      |
4929                                     CSUM_TSO      |
4930                                     CSUM_TCP_IPV6 |
4931                                     CSUM_UDP_IPV6), 0);
4932             } else {
4933                 if_clearhwassist(ifp); /* XXX */
4934             }
4935         }
4936
4937         /* toggle TSO4 capabilities enabled flag */
4938         if (mask & IFCAP_TSO4) {
4939             if_togglecapenable(ifp, IFCAP_TSO4);
4940             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4941                   (if_getcapenable(ifp) & IFCAP_TSO4) ? "ON" : "OFF");
4942         }
4943
4944         /* toggle TSO6 capabilities enabled flag */
4945         if (mask & IFCAP_TSO6) {
4946             if_togglecapenable(ifp, IFCAP_TSO6);
4947             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4948                   (if_getcapenable(ifp) & IFCAP_TSO6) ? "ON" : "OFF");
4949         }
4950
4951         /* toggle VLAN_HWTSO capabilities enabled flag */
4952         if (mask & IFCAP_VLAN_HWTSO) {
4953
4954             if_togglecapenable(ifp, IFCAP_VLAN_HWTSO);
4955             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4956                   (if_getcapenable(ifp) & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4957         }
4958
4959         /* toggle VLAN_HWCSUM capabilities enabled flag */
4960         if (mask & IFCAP_VLAN_HWCSUM) {
4961             /* XXX investigate this... */
4962             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4963             error = EINVAL;
4964         }
4965
4966         /* toggle VLAN_MTU capabilities enable flag */
4967         if (mask & IFCAP_VLAN_MTU) {
4968             /* XXX investigate this... */
4969             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4970             error = EINVAL;
4971         }
4972
4973         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4974         if (mask & IFCAP_VLAN_HWTAGGING) {
4975             /* XXX investigate this... */
4976             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4977             error = EINVAL;
4978         }
4979
4980         /* toggle VLAN_HWFILTER capabilities enabled flag */
4981         if (mask & IFCAP_VLAN_HWFILTER) {
4982             /* XXX investigate this... */
4983             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4984             error = EINVAL;
4985         }
4986
4987         /* XXX not yet...
4988          * IFCAP_WOL_MAGIC
4989          */
4990
4991         break;
4992
4993     case SIOCSIFMEDIA:
4994     case SIOCGIFMEDIA:
4995         /* set/get interface media */
4996         BLOGD(sc, DBG_IOCTL,
4997               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
4998               (command & 0xff));
4999         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
5000         break;
5001
5002     case SIOCGPRIVATE_0:
5003         copyin(ifr->ifr_data, &priv_op, sizeof(priv_op));
5004
5005         switch (priv_op)
5006         {
5007         case BXE_IOC_RD_NVRAM:
5008         case BXE_IOC_WR_NVRAM:
5009             nvdata = (struct bxe_nvram_data *)ifr->ifr_data;
5010             BLOGD(sc, DBG_IOCTL,
5011                   "Received Private NVRAM ioctl addr=0x%x size=%u\n",
5012                   nvdata->offset, nvdata->len);
5013             error = bxe_ioctl_nvram(sc, priv_op, ifr);
5014             break;
5015
5016         case BXE_IOC_STATS_SHOW_NUM:
5017         case BXE_IOC_STATS_SHOW_STR:
5018         case BXE_IOC_STATS_SHOW_CNT:
5019             BLOGD(sc, DBG_IOCTL, "Received Private Stats ioctl (%d)\n",
5020                   priv_op);
5021             error = bxe_ioctl_stats_show(sc, priv_op, ifr);
5022             break;
5023
5024         default:
5025             BLOGW(sc, "Received Private Unknown ioctl (%d)\n", priv_op);
5026             error = EINVAL;
5027             break;
5028         }
5029
5030         break;
5031
5032     default:
5033         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
5034               (command & 0xff));
5035         error = ether_ioctl(ifp, command, data);
5036         break;
5037     }
5038
5039     if (reinit && (if_getdrvflags(sc->ifp) & IFF_DRV_RUNNING)) {
5040         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
5041               "Re-initializing hardware from IOCTL change\n");
5042         atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
5043         taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
5044     }
5045
5046     return (error);
5047 }
5048
5049 static __noinline void
5050 bxe_dump_mbuf(struct bxe_softc *sc,
5051               struct mbuf      *m,
5052               uint8_t          contents)
5053 {
5054     char * type;
5055     int i = 0;
5056
5057     if (!(sc->debug & DBG_MBUF)) {
5058         return;
5059     }
5060
5061     if (m == NULL) {
5062         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
5063         return;
5064     }
5065
5066     while (m) {
5067         BLOGD(sc, DBG_MBUF,
5068               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
5069               i, m, m->m_len, m->m_flags, M_FLAG_BITS, m->m_data);
5070
5071         if (m->m_flags & M_PKTHDR) {
5072              BLOGD(sc, DBG_MBUF,
5073                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
5074                    i, m->m_pkthdr.len, m->m_flags, M_FLAG_BITS,
5075                    (int)m->m_pkthdr.csum_flags, CSUM_BITS);
5076         }
5077
5078         if (m->m_flags & M_EXT) {
5079             switch (m->m_ext.ext_type) {
5080             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
5081             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
5082             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
5083             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
5084             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
5085             case EXT_PACKET:     type = "EXT_PACKET";     break;
5086             case EXT_MBUF:       type = "EXT_MBUF";       break;
5087             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
5088             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
5089             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
5090             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
5091             default:             type = "UNKNOWN";        break;
5092             }
5093
5094             BLOGD(sc, DBG_MBUF,
5095                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
5096                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
5097         }
5098
5099         if (contents) {
5100             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
5101         }
5102
5103         m = m->m_next;
5104         i++;
5105     }
5106 }
5107
5108 /*
5109  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
5110  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
5111  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
5112  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
5113  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
5114  */
5115 static int
5116 bxe_chktso_window(struct bxe_softc  *sc,
5117                   int               nsegs,
5118                   bus_dma_segment_t *segs,
5119                   struct mbuf       *m)
5120 {
5121     uint32_t num_wnds, wnd_size, wnd_sum;
5122     int32_t frag_idx, wnd_idx;
5123     unsigned short lso_mss;
5124     int defrag;
5125
5126     defrag = 0;
5127     wnd_sum = 0;
5128     wnd_size = 10;
5129     num_wnds = nsegs - wnd_size;
5130     lso_mss = htole16(m->m_pkthdr.tso_segsz);
5131
5132     /*
5133      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
5134      * first window sum of data while skipping the first assuming it is the
5135      * header in FreeBSD.
5136      */
5137     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
5138         wnd_sum += htole16(segs[frag_idx].ds_len);
5139     }
5140
5141     /* check the first 10 bd window size */
5142     if (wnd_sum < lso_mss) {
5143         return (1);
5144     }
5145
5146     /* run through the windows */
5147     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
5148         /* subtract the first mbuf->m_len of the last wndw(-header) */
5149         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
5150         /* add the next mbuf len to the len of our new window */
5151         wnd_sum += htole16(segs[frag_idx].ds_len);
5152         if (wnd_sum < lso_mss) {
5153             return (1);
5154         }
5155     }
5156
5157     return (0);
5158 }
5159
5160 static uint8_t
5161 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
5162                     struct mbuf         *m,
5163                     uint32_t            *parsing_data)
5164 {
5165     struct ether_vlan_header *eh = NULL;
5166     struct ip *ip4 = NULL;
5167     struct ip6_hdr *ip6 = NULL;
5168     caddr_t ip = NULL;
5169     struct tcphdr *th = NULL;
5170     int e_hlen, ip_hlen, l4_off;
5171     uint16_t proto;
5172
5173     if (m->m_pkthdr.csum_flags == CSUM_IP) {
5174         /* no L4 checksum offload needed */
5175         return (0);
5176     }
5177
5178     /* get the Ethernet header */
5179     eh = mtod(m, struct ether_vlan_header *);
5180
5181     /* handle VLAN encapsulation if present */
5182     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5183         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5184         proto  = ntohs(eh->evl_proto);
5185     } else {
5186         e_hlen = ETHER_HDR_LEN;
5187         proto  = ntohs(eh->evl_encap_proto);
5188     }
5189
5190     switch (proto) {
5191     case ETHERTYPE_IP:
5192         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5193         ip4 = (m->m_len < sizeof(struct ip)) ?
5194                   (struct ip *)m->m_next->m_data :
5195                   (struct ip *)(m->m_data + e_hlen);
5196         /* ip_hl is number of 32-bit words */
5197         ip_hlen = (ip4->ip_hl << 2);
5198         ip = (caddr_t)ip4;
5199         break;
5200     case ETHERTYPE_IPV6:
5201         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5202         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5203                   (struct ip6_hdr *)m->m_next->m_data :
5204                   (struct ip6_hdr *)(m->m_data + e_hlen);
5205         /* XXX cannot support offload with IPv6 extensions */
5206         ip_hlen = sizeof(struct ip6_hdr);
5207         ip = (caddr_t)ip6;
5208         break;
5209     default:
5210         /* We can't offload in this case... */
5211         /* XXX error stat ??? */
5212         return (0);
5213     }
5214
5215     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5216     l4_off = (e_hlen + ip_hlen);
5217
5218     *parsing_data |=
5219         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
5220          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
5221
5222     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5223                                   CSUM_TSO |
5224                                   CSUM_TCP_IPV6)) {
5225         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5226         th = (struct tcphdr *)(ip + ip_hlen);
5227         /* th_off is number of 32-bit words */
5228         *parsing_data |= ((th->th_off <<
5229                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
5230                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
5231         return (l4_off + (th->th_off << 2)); /* entire header length */
5232     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5233                                          CSUM_UDP_IPV6)) {
5234         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5235         return (l4_off + sizeof(struct udphdr)); /* entire header length */
5236     } else {
5237         /* XXX error stat ??? */
5238         return (0);
5239     }
5240 }
5241
5242 static uint8_t
5243 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
5244                  struct mbuf                *m,
5245                  struct eth_tx_parse_bd_e1x *pbd)
5246 {
5247     struct ether_vlan_header *eh = NULL;
5248     struct ip *ip4 = NULL;
5249     struct ip6_hdr *ip6 = NULL;
5250     caddr_t ip = NULL;
5251     struct tcphdr *th = NULL;
5252     struct udphdr *uh = NULL;
5253     int e_hlen, ip_hlen;
5254     uint16_t proto;
5255     uint8_t hlen;
5256     uint16_t tmp_csum;
5257     uint32_t *tmp_uh;
5258
5259     /* get the Ethernet header */
5260     eh = mtod(m, struct ether_vlan_header *);
5261
5262     /* handle VLAN encapsulation if present */
5263     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5264         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5265         proto  = ntohs(eh->evl_proto);
5266     } else {
5267         e_hlen = ETHER_HDR_LEN;
5268         proto  = ntohs(eh->evl_encap_proto);
5269     }
5270
5271     switch (proto) {
5272     case ETHERTYPE_IP:
5273         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5274         ip4 = (m->m_len < sizeof(struct ip)) ?
5275                   (struct ip *)m->m_next->m_data :
5276                   (struct ip *)(m->m_data + e_hlen);
5277         /* ip_hl is number of 32-bit words */
5278         ip_hlen = (ip4->ip_hl << 1);
5279         ip = (caddr_t)ip4;
5280         break;
5281     case ETHERTYPE_IPV6:
5282         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5283         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5284                   (struct ip6_hdr *)m->m_next->m_data :
5285                   (struct ip6_hdr *)(m->m_data + e_hlen);
5286         /* XXX cannot support offload with IPv6 extensions */
5287         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
5288         ip = (caddr_t)ip6;
5289         break;
5290     default:
5291         /* We can't offload in this case... */
5292         /* XXX error stat ??? */
5293         return (0);
5294     }
5295
5296     hlen = (e_hlen >> 1);
5297
5298     /* note that rest of global_data is indirectly zeroed here */
5299     if (m->m_flags & M_VLANTAG) {
5300         pbd->global_data =
5301             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
5302     } else {
5303         pbd->global_data = htole16(hlen);
5304     }
5305
5306     pbd->ip_hlen_w = ip_hlen;
5307
5308     hlen += pbd->ip_hlen_w;
5309
5310     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5311
5312     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5313                                   CSUM_TSO |
5314                                   CSUM_TCP_IPV6)) {
5315         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5316         /* th_off is number of 32-bit words */
5317         hlen += (uint16_t)(th->th_off << 1);
5318     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5319                                          CSUM_UDP_IPV6)) {
5320         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5321         hlen += (sizeof(struct udphdr) / 2);
5322     } else {
5323         /* valid case as only CSUM_IP was set */
5324         return (0);
5325     }
5326
5327     pbd->total_hlen_w = htole16(hlen);
5328
5329     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5330                                   CSUM_TSO |
5331                                   CSUM_TCP_IPV6)) {
5332         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5333         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5334     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5335                                          CSUM_UDP_IPV6)) {
5336         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5337
5338         /*
5339          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5340          * checksums and does not know anything about the UDP header and where
5341          * the checksum field is located. It only knows about TCP. Therefore
5342          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5343          * offload. Since the checksum field offset for TCP is 16 bytes and
5344          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5345          * bytes less than the start of the UDP header. This allows the
5346          * hardware to write the checksum in the correct spot. But the
5347          * hardware will compute a checksum which includes the last 10 bytes
5348          * of the IP header. To correct this we tweak the stack computed
5349          * pseudo checksum by folding in the calculation of the inverse
5350          * checksum for those final 10 bytes of the IP header. This allows
5351          * the correct checksum to be computed by the hardware.
5352          */
5353
5354         /* set pointer 10 bytes before UDP header */
5355         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5356
5357         /* calculate a pseudo header checksum over the first 10 bytes */
5358         tmp_csum = in_pseudo(*tmp_uh,
5359                              *(tmp_uh + 1),
5360                              *(uint16_t *)(tmp_uh + 2));
5361
5362         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5363     }
5364
5365     return (hlen * 2); /* entire header length, number of bytes */
5366 }
5367
5368 static void
5369 bxe_set_pbd_lso_e2(struct mbuf *m,
5370                    uint32_t    *parsing_data)
5371 {
5372     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5373                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5374                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5375
5376     /* XXX test for IPv6 with extension header... */
5377 #if 0
5378     struct ip6_hdr *ip6;
5379     if (ip6 && ip6->ip6_nxt == 'some ipv6 extension header')
5380         *parsing_data |= ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR;
5381 #endif
5382 }
5383
5384 static void
5385 bxe_set_pbd_lso(struct mbuf                *m,
5386                 struct eth_tx_parse_bd_e1x *pbd)
5387 {
5388     struct ether_vlan_header *eh = NULL;
5389     struct ip *ip = NULL;
5390     struct tcphdr *th = NULL;
5391     int e_hlen;
5392
5393     /* get the Ethernet header */
5394     eh = mtod(m, struct ether_vlan_header *);
5395
5396     /* handle VLAN encapsulation if present */
5397     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5398                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5399
5400     /* get the IP and TCP header, with LSO entire header in first mbuf */
5401     /* XXX assuming IPv4 */
5402     ip = (struct ip *)(m->m_data + e_hlen);
5403     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5404
5405     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5406     pbd->tcp_send_seq = ntohl(th->th_seq);
5407     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5408
5409 #if 1
5410         /* XXX IPv4 */
5411         pbd->ip_id = ntohs(ip->ip_id);
5412         pbd->tcp_pseudo_csum =
5413             ntohs(in_pseudo(ip->ip_src.s_addr,
5414                             ip->ip_dst.s_addr,
5415                             htons(IPPROTO_TCP)));
5416 #else
5417         /* XXX IPv6 */
5418         pbd->tcp_pseudo_csum =
5419             ntohs(in_pseudo(&ip6->ip6_src,
5420                             &ip6->ip6_dst,
5421                             htons(IPPROTO_TCP)));
5422 #endif
5423
5424     pbd->global_data |=
5425         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5426 }
5427
5428 /*
5429  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5430  * visible to the controller.
5431  *
5432  * If an mbuf is submitted to this routine and cannot be given to the
5433  * controller (e.g. it has too many fragments) then the function may free
5434  * the mbuf and return to the caller.
5435  *
5436  * Returns:
5437  *   0 = Success, !0 = Failure
5438  *   Note the side effect that an mbuf may be freed if it causes a problem.
5439  */
5440 static int
5441 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5442 {
5443     bus_dma_segment_t segs[32];
5444     struct mbuf *m0;
5445     struct bxe_sw_tx_bd *tx_buf;
5446     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5447     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5448     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5449     struct eth_tx_bd *tx_data_bd;
5450     struct eth_tx_bd *tx_total_pkt_size_bd;
5451     struct eth_tx_start_bd *tx_start_bd;
5452     uint16_t bd_prod, pkt_prod, total_pkt_size;
5453     uint8_t mac_type;
5454     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5455     struct bxe_softc *sc;
5456     uint16_t tx_bd_avail;
5457     struct ether_vlan_header *eh;
5458     uint32_t pbd_e2_parsing_data = 0;
5459     uint8_t hlen = 0;
5460     int tmp_bd;
5461     int i;
5462
5463     sc = fp->sc;
5464
5465     M_ASSERTPKTHDR(*m_head);
5466
5467     m0 = *m_head;
5468     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5469     tx_start_bd = NULL;
5470     tx_data_bd = NULL;
5471     tx_total_pkt_size_bd = NULL;
5472
5473     /* get the H/W pointer for packets and BDs */
5474     pkt_prod = fp->tx_pkt_prod;
5475     bd_prod = fp->tx_bd_prod;
5476
5477     mac_type = UNICAST_ADDRESS;
5478
5479     /* map the mbuf into the next open DMAable memory */
5480     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5481     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5482                                     tx_buf->m_map, m0,
5483                                     segs, &nsegs, BUS_DMA_NOWAIT);
5484
5485     /* mapping errors */
5486     if(__predict_false(error != 0)) {
5487         fp->eth_q_stats.tx_dma_mapping_failure++;
5488         if (error == ENOMEM) {
5489             /* resource issue, try again later */
5490             rc = ENOMEM;
5491         } else if (error == EFBIG) {
5492             /* possibly recoverable with defragmentation */
5493             fp->eth_q_stats.mbuf_defrag_attempts++;
5494             m0 = m_defrag(*m_head, M_NOWAIT);
5495             if (m0 == NULL) {
5496                 fp->eth_q_stats.mbuf_defrag_failures++;
5497                 rc = ENOBUFS;
5498             } else {
5499                 /* defrag successful, try mapping again */
5500                 *m_head = m0;
5501                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5502                                                 tx_buf->m_map, m0,
5503                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5504                 if (error) {
5505                     fp->eth_q_stats.tx_dma_mapping_failure++;
5506                     rc = error;
5507                 }
5508             }
5509         } else {
5510             /* unknown, unrecoverable mapping error */
5511             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5512             bxe_dump_mbuf(sc, m0, FALSE);
5513             rc = error;
5514         }
5515
5516         goto bxe_tx_encap_continue;
5517     }
5518
5519     tx_bd_avail = bxe_tx_avail(sc, fp);
5520
5521     /* make sure there is enough room in the send queue */
5522     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5523         /* Recoverable, try again later. */
5524         fp->eth_q_stats.tx_hw_queue_full++;
5525         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5526         rc = ENOMEM;
5527         goto bxe_tx_encap_continue;
5528     }
5529
5530     /* capture the current H/W TX chain high watermark */
5531     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5532                         (TX_BD_USABLE - tx_bd_avail))) {
5533         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5534     }
5535
5536     /* make sure it fits in the packet window */
5537     if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5538         /*
5539          * The mbuf may be to big for the controller to handle. If the frame
5540          * is a TSO frame we'll need to do an additional check.
5541          */
5542         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5543             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5544                 goto bxe_tx_encap_continue; /* OK to send */
5545             } else {
5546                 fp->eth_q_stats.tx_window_violation_tso++;
5547             }
5548         } else {
5549             fp->eth_q_stats.tx_window_violation_std++;
5550         }
5551
5552         /* lets try to defragment this mbuf and remap it */
5553         fp->eth_q_stats.mbuf_defrag_attempts++;
5554         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5555
5556         m0 = m_defrag(*m_head, M_NOWAIT);
5557         if (m0 == NULL) {
5558             fp->eth_q_stats.mbuf_defrag_failures++;
5559             /* Ugh, just drop the frame... :( */
5560             rc = ENOBUFS;
5561         } else {
5562             /* defrag successful, try mapping again */
5563             *m_head = m0;
5564             error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5565                                             tx_buf->m_map, m0,
5566                                             segs, &nsegs, BUS_DMA_NOWAIT);
5567             if (error) {
5568                 fp->eth_q_stats.tx_dma_mapping_failure++;
5569                 /* No sense in trying to defrag/copy chain, drop it. :( */
5570                 rc = error;
5571             }
5572             else {
5573                 /* if the chain is still too long then drop it */
5574                 if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5575                     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5576                     rc = ENODEV;
5577                 }
5578             }
5579         }
5580     }
5581
5582 bxe_tx_encap_continue:
5583
5584     /* Check for errors */
5585     if (rc) {
5586         if (rc == ENOMEM) {
5587             /* recoverable try again later  */
5588         } else {
5589             fp->eth_q_stats.tx_soft_errors++;
5590             fp->eth_q_stats.mbuf_alloc_tx--;
5591             m_freem(*m_head);
5592             *m_head = NULL;
5593         }
5594
5595         return (rc);
5596     }
5597
5598     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5599     if (m0->m_flags & M_BCAST) {
5600         mac_type = BROADCAST_ADDRESS;
5601     } else if (m0->m_flags & M_MCAST) {
5602         mac_type = MULTICAST_ADDRESS;
5603     }
5604
5605     /* store the mbuf into the mbuf ring */
5606     tx_buf->m        = m0;
5607     tx_buf->first_bd = fp->tx_bd_prod;
5608     tx_buf->flags    = 0;
5609
5610     /* prepare the first transmit (start) BD for the mbuf */
5611     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5612
5613     BLOGD(sc, DBG_TX,
5614           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5615           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5616
5617     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5618     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5619     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5620     total_pkt_size += tx_start_bd->nbytes;
5621     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5622
5623     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5624
5625     /* all frames have at least Start BD + Parsing BD */
5626     nbds = nsegs + 1;
5627     tx_start_bd->nbd = htole16(nbds);
5628
5629     if (m0->m_flags & M_VLANTAG) {
5630         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5631         tx_start_bd->bd_flags.as_bitfield |=
5632             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5633     } else {
5634         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5635         if (IS_VF(sc)) {
5636             /* map ethernet header to find type and header length */
5637             eh = mtod(m0, struct ether_vlan_header *);
5638             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5639         } else {
5640             /* used by FW for packet accounting */
5641             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5642 #if 0
5643             /*
5644              * If NPAR-SD is active then FW should do the tagging regardless
5645              * of value of priority. Otherwise, if priority indicates this is
5646              * a control packet we need to indicate to FW to avoid tagging.
5647              */
5648             if (!IS_MF_AFEX(sc) && (mbuf priority == PRIO_CONTROL)) {
5649                 SET_FLAG(tx_start_bd->general_data,
5650                          ETH_TX_START_BD_FORCE_VLAN_MODE, 1);
5651             }
5652 #endif
5653         }
5654     }
5655
5656     /*
5657      * add a parsing BD from the chain. The parsing BD is always added
5658      * though it is only used for TSO and chksum
5659      */
5660     bd_prod = TX_BD_NEXT(bd_prod);
5661
5662     if (m0->m_pkthdr.csum_flags) {
5663         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5664             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5665             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5666         }
5667
5668         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5669             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5670                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5671         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5672             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5673                                                   ETH_TX_BD_FLAGS_IS_UDP |
5674                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5675         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5676                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5677             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5678         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5679             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5680                                                   ETH_TX_BD_FLAGS_IS_UDP);
5681         }
5682     }
5683
5684     if (!CHIP_IS_E1x(sc)) {
5685         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5686         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5687
5688         if (m0->m_pkthdr.csum_flags) {
5689             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5690         }
5691
5692 #if 0
5693         /*
5694          * Add the MACs to the parsing BD if the module param was
5695          * explicitly set, if this is a vf, or in switch independent
5696          * mode.
5697          */
5698         if (sc->flags & BXE_TX_SWITCHING || IS_VF(sc) || IS_MF_SI(sc)) {
5699             eh = mtod(m0, struct ether_vlan_header *);
5700             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.src_hi,
5701                                 &pbd_e2->data.mac_addr.src_mid,
5702                                 &pbd_e2->data.mac_addr.src_lo,
5703                                 eh->evl_shost);
5704             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.dst_hi,
5705                                 &pbd_e2->data.mac_addr.dst_mid,
5706                                 &pbd_e2->data.mac_addr.dst_lo,
5707                                 eh->evl_dhost);
5708         }
5709 #endif
5710
5711         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5712                  mac_type);
5713     } else {
5714         uint16_t global_data = 0;
5715
5716         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5717         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5718
5719         if (m0->m_pkthdr.csum_flags) {
5720             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5721         }
5722
5723         SET_FLAG(global_data,
5724                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5725         pbd_e1x->global_data |= htole16(global_data);
5726     }
5727
5728     /* setup the parsing BD with TSO specific info */
5729     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5730         fp->eth_q_stats.tx_ofld_frames_lso++;
5731         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5732
5733         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5734             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5735
5736             /* split the first BD into header/data making the fw job easy */
5737             nbds++;
5738             tx_start_bd->nbd = htole16(nbds);
5739             tx_start_bd->nbytes = htole16(hlen);
5740
5741             bd_prod = TX_BD_NEXT(bd_prod);
5742
5743             /* new transmit BD after the tx_parse_bd */
5744             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5745             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5746             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5747             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5748             if (tx_total_pkt_size_bd == NULL) {
5749                 tx_total_pkt_size_bd = tx_data_bd;
5750             }
5751
5752             BLOGD(sc, DBG_TX,
5753                   "TSO split header size is %d (%x:%x) nbds %d\n",
5754                   le16toh(tx_start_bd->nbytes),
5755                   le32toh(tx_start_bd->addr_hi),
5756                   le32toh(tx_start_bd->addr_lo),
5757                   nbds);
5758         }
5759
5760         if (!CHIP_IS_E1x(sc)) {
5761             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5762         } else {
5763             bxe_set_pbd_lso(m0, pbd_e1x);
5764         }
5765     }
5766
5767     if (pbd_e2_parsing_data) {
5768         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5769     }
5770
5771     /* prepare remaining BDs, start tx bd contains first seg/frag */
5772     for (i = 1; i < nsegs ; i++) {
5773         bd_prod = TX_BD_NEXT(bd_prod);
5774         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5775         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5776         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5777         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5778         if (tx_total_pkt_size_bd == NULL) {
5779             tx_total_pkt_size_bd = tx_data_bd;
5780         }
5781         total_pkt_size += tx_data_bd->nbytes;
5782     }
5783
5784     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5785
5786     if (tx_total_pkt_size_bd != NULL) {
5787         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5788     }
5789
5790     if (__predict_false(sc->debug & DBG_TX)) {
5791         tmp_bd = tx_buf->first_bd;
5792         for (i = 0; i < nbds; i++)
5793         {
5794             if (i == 0) {
5795                 BLOGD(sc, DBG_TX,
5796                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5797                       "bd_flags=0x%x hdr_nbds=%d\n",
5798                       tx_start_bd,
5799                       tmp_bd,
5800                       le16toh(tx_start_bd->nbd),
5801                       le16toh(tx_start_bd->vlan_or_ethertype),
5802                       tx_start_bd->bd_flags.as_bitfield,
5803                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5804             } else if (i == 1) {
5805                 if (pbd_e1x) {
5806                     BLOGD(sc, DBG_TX,
5807                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5808                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5809                           "tcp_seq=%u total_hlen_w=%u\n",
5810                           pbd_e1x,
5811                           tmp_bd,
5812                           pbd_e1x->global_data,
5813                           pbd_e1x->ip_hlen_w,
5814                           pbd_e1x->ip_id,
5815                           pbd_e1x->lso_mss,
5816                           pbd_e1x->tcp_flags,
5817                           pbd_e1x->tcp_pseudo_csum,
5818                           pbd_e1x->tcp_send_seq,
5819                           le16toh(pbd_e1x->total_hlen_w));
5820                 } else { /* if (pbd_e2) */
5821                     BLOGD(sc, DBG_TX,
5822                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5823                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5824                           pbd_e2,
5825                           tmp_bd,
5826                           pbd_e2->data.mac_addr.dst_hi,
5827                           pbd_e2->data.mac_addr.dst_mid,
5828                           pbd_e2->data.mac_addr.dst_lo,
5829                           pbd_e2->data.mac_addr.src_hi,
5830                           pbd_e2->data.mac_addr.src_mid,
5831                           pbd_e2->data.mac_addr.src_lo,
5832                           pbd_e2->parsing_data);
5833                 }
5834             }
5835
5836             if (i != 1) { /* skip parse db as it doesn't hold data */
5837                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5838                 BLOGD(sc, DBG_TX,
5839                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5840                       tx_data_bd,
5841                       tmp_bd,
5842                       le16toh(tx_data_bd->nbytes),
5843                       le32toh(tx_data_bd->addr_hi),
5844                       le32toh(tx_data_bd->addr_lo));
5845             }
5846
5847             tmp_bd = TX_BD_NEXT(tmp_bd);
5848         }
5849     }
5850
5851     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5852
5853     /* update TX BD producer index value for next TX */
5854     bd_prod = TX_BD_NEXT(bd_prod);
5855
5856     /*
5857      * If the chain of tx_bd's describing this frame is adjacent to or spans
5858      * an eth_tx_next_bd element then we need to increment the nbds value.
5859      */
5860     if (TX_BD_IDX(bd_prod) < nbds) {
5861         nbds++;
5862     }
5863
5864     /* don't allow reordering of writes for nbd and packets */
5865     mb();
5866
5867     fp->tx_db.data.prod += nbds;
5868
5869     /* producer points to the next free tx_bd at this point */
5870     fp->tx_pkt_prod++;
5871     fp->tx_bd_prod = bd_prod;
5872
5873     DOORBELL(sc, fp->index, fp->tx_db.raw);
5874
5875     fp->eth_q_stats.tx_pkts++;
5876
5877     /* Prevent speculative reads from getting ahead of the status block. */
5878     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5879                       0, 0, BUS_SPACE_BARRIER_READ);
5880
5881     /* Prevent speculative reads from getting ahead of the doorbell. */
5882     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5883                       0, 0, BUS_SPACE_BARRIER_READ);
5884
5885     return (0);
5886 }
5887
5888 static void
5889 bxe_tx_start_locked(struct bxe_softc *sc,
5890                     if_t ifp,
5891                     struct bxe_fastpath *fp)
5892 {
5893     struct mbuf *m = NULL;
5894     int tx_count = 0;
5895     uint16_t tx_bd_avail;
5896
5897     BXE_FP_TX_LOCK_ASSERT(fp);
5898
5899     /* keep adding entries while there are frames to send */
5900     while (!if_sendq_empty(ifp)) {
5901
5902         /*
5903          * check for any frames to send
5904          * dequeue can still be NULL even if queue is not empty
5905          */
5906         m = if_dequeue(ifp);
5907         if (__predict_false(m == NULL)) {
5908             break;
5909         }
5910
5911         /* the mbuf now belongs to us */
5912         fp->eth_q_stats.mbuf_alloc_tx++;
5913
5914         /*
5915          * Put the frame into the transmit ring. If we don't have room,
5916          * place the mbuf back at the head of the TX queue, set the
5917          * OACTIVE flag, and wait for the NIC to drain the chain.
5918          */
5919         if (__predict_false(bxe_tx_encap(fp, &m))) {
5920             fp->eth_q_stats.tx_encap_failures++;
5921             if (m != NULL) {
5922                 /* mark the TX queue as full and return the frame */
5923                 if_setdrvflagbits(ifp, IFF_DRV_OACTIVE, 0);
5924                 if_sendq_prepend(ifp, m);
5925                 fp->eth_q_stats.mbuf_alloc_tx--;
5926                 fp->eth_q_stats.tx_queue_xoff++;
5927             }
5928
5929             /* stop looking for more work */
5930             break;
5931         }
5932
5933         /* the frame was enqueued successfully */
5934         tx_count++;
5935
5936         /* send a copy of the frame to any BPF listeners. */
5937         if_etherbpfmtap(ifp, m);
5938
5939         tx_bd_avail = bxe_tx_avail(sc, fp);
5940
5941         /* handle any completions if we're running low */
5942         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5943             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5944             bxe_txeof(sc, fp);
5945             if (if_getdrvflags(ifp) & IFF_DRV_OACTIVE) {
5946                 break;
5947             }
5948         }
5949     }
5950
5951     /* all TX packets were dequeued and/or the tx ring is full */
5952     if (tx_count > 0) {
5953         /* reset the TX watchdog timeout timer */
5954         fp->watchdog_timer = BXE_TX_TIMEOUT;
5955     }
5956 }
5957
5958 /* Legacy (non-RSS) dispatch routine */
5959 static void
5960 bxe_tx_start(if_t ifp)
5961 {
5962     struct bxe_softc *sc;
5963     struct bxe_fastpath *fp;
5964
5965     sc = if_getsoftc(ifp);
5966
5967     if (!(if_getdrvflags(ifp) & IFF_DRV_RUNNING)) {
5968         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5969         return;
5970     }
5971
5972     if (if_getdrvflags(ifp) & IFF_DRV_OACTIVE) {
5973         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
5974         return;
5975     }
5976
5977     if (!sc->link_vars.link_up) {
5978         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
5979         return;
5980     }
5981
5982     fp = &sc->fp[0];
5983
5984     BXE_FP_TX_LOCK(fp);
5985     bxe_tx_start_locked(sc, ifp, fp);
5986     BXE_FP_TX_UNLOCK(fp);
5987 }
5988
5989 #if __FreeBSD_version >= 800000
5990
5991 static int
5992 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
5993                        if_t                ifp,
5994                        struct bxe_fastpath *fp,
5995                        struct mbuf         *m)
5996 {
5997     struct buf_ring *tx_br = fp->tx_br;
5998     struct mbuf *next;
5999     int depth, rc, tx_count;
6000     uint16_t tx_bd_avail;
6001
6002     rc = tx_count = 0;
6003
6004     if (!tx_br) {
6005         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
6006         return (EINVAL);
6007     }
6008
6009     /* fetch the depth of the driver queue */
6010     depth = drbr_inuse_drv(ifp, tx_br);
6011     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
6012         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
6013     }
6014
6015     BXE_FP_TX_LOCK_ASSERT(fp);
6016
6017     if (m == NULL) {
6018         /* no new work, check for pending frames */
6019         next = drbr_dequeue_drv(ifp, tx_br);
6020     } else if (drbr_needs_enqueue_drv(ifp, tx_br)) {
6021         /* have both new and pending work, maintain packet order */
6022         rc = drbr_enqueue_drv(ifp, tx_br, m);
6023         if (rc != 0) {
6024             fp->eth_q_stats.tx_soft_errors++;
6025             goto bxe_tx_mq_start_locked_exit;
6026         }
6027         next = drbr_dequeue_drv(ifp, tx_br);
6028     } else {
6029         /* new work only and nothing pending */
6030         next = m;
6031     }
6032
6033     /* keep adding entries while there are frames to send */
6034     while (next != NULL) {
6035
6036         /* the mbuf now belongs to us */
6037         fp->eth_q_stats.mbuf_alloc_tx++;
6038
6039         /*
6040          * Put the frame into the transmit ring. If we don't have room,
6041          * place the mbuf back at the head of the TX queue, set the
6042          * OACTIVE flag, and wait for the NIC to drain the chain.
6043          */
6044         rc = bxe_tx_encap(fp, &next);
6045         if (__predict_false(rc != 0)) {
6046             fp->eth_q_stats.tx_encap_failures++;
6047             if (next != NULL) {
6048                 /* mark the TX queue as full and save the frame */
6049                 if_setdrvflagbits(ifp, IFF_DRV_OACTIVE, 0);
6050                 /* XXX this may reorder the frame */
6051                 rc = drbr_enqueue_drv(ifp, tx_br, next);
6052                 fp->eth_q_stats.mbuf_alloc_tx--;
6053                 fp->eth_q_stats.tx_frames_deferred++;
6054             }
6055
6056             /* stop looking for more work */
6057             break;
6058         }
6059
6060         /* the transmit frame was enqueued successfully */
6061         tx_count++;
6062
6063         /* send a copy of the frame to any BPF listeners */
6064         if_etherbpfmtap(ifp, next);
6065
6066         tx_bd_avail = bxe_tx_avail(sc, fp);
6067
6068         /* handle any completions if we're running low */
6069         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
6070             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
6071             bxe_txeof(sc, fp);
6072             if (if_getdrvflags(ifp) & IFF_DRV_OACTIVE) {
6073                 break;
6074             }
6075         }
6076
6077         next = drbr_dequeue_drv(ifp, tx_br);
6078     }
6079
6080     /* all TX packets were dequeued and/or the tx ring is full */
6081     if (tx_count > 0) {
6082         /* reset the TX watchdog timeout timer */
6083         fp->watchdog_timer = BXE_TX_TIMEOUT;
6084     }
6085
6086 bxe_tx_mq_start_locked_exit:
6087
6088     return (rc);
6089 }
6090
6091 /* Multiqueue (TSS) dispatch routine. */
6092 static int
6093 bxe_tx_mq_start(struct ifnet *ifp,
6094                 struct mbuf  *m)
6095 {
6096     struct bxe_softc *sc = if_getsoftc(ifp);
6097     struct bxe_fastpath *fp;
6098     int fp_index, rc;
6099
6100     fp_index = 0; /* default is the first queue */
6101
6102     /* check if flowid is set */
6103     if (M_HASHTYPE_GET(m) != M_HASHTYPE_NONE)
6104         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
6105
6106     fp = &sc->fp[fp_index];
6107
6108     if (!(if_getdrvflags(ifp) & IFF_DRV_RUNNING)) {
6109         BLOGW(sc, "Interface not running, ignoring transmit request\n");
6110         return (ENETDOWN);
6111     }
6112
6113     if (if_getdrvflags(ifp) & IFF_DRV_OACTIVE) {
6114         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
6115         return (EBUSY);
6116     }
6117
6118     if (!sc->link_vars.link_up) {
6119         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
6120         return (ENETDOWN);
6121     }
6122
6123     /* XXX change to TRYLOCK here and if failed then schedule taskqueue */
6124
6125     BXE_FP_TX_LOCK(fp);
6126     rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
6127     BXE_FP_TX_UNLOCK(fp);
6128
6129     return (rc);
6130 }
6131
6132 static void
6133 bxe_mq_flush(struct ifnet *ifp)
6134 {
6135     struct bxe_softc *sc = if_getsoftc(ifp);
6136     struct bxe_fastpath *fp;
6137     struct mbuf *m;
6138     int i;
6139
6140     for (i = 0; i < sc->num_queues; i++) {
6141         fp = &sc->fp[i];
6142
6143         if (fp->state != BXE_FP_STATE_OPEN) {
6144             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
6145                   fp->index, fp->state);
6146             continue;
6147         }
6148
6149         if (fp->tx_br != NULL) {
6150             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
6151             BXE_FP_TX_LOCK(fp);
6152             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6153                 m_freem(m);
6154             }
6155             BXE_FP_TX_UNLOCK(fp);
6156         }
6157     }
6158
6159     if_qflush(ifp);
6160 }
6161
6162 #endif /* FreeBSD_version >= 800000 */
6163
6164 static uint16_t
6165 bxe_cid_ilt_lines(struct bxe_softc *sc)
6166 {
6167     if (IS_SRIOV(sc)) {
6168         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
6169     }
6170     return (L2_ILT_LINES(sc));
6171 }
6172
6173 static void
6174 bxe_ilt_set_info(struct bxe_softc *sc)
6175 {
6176     struct ilt_client_info *ilt_client;
6177     struct ecore_ilt *ilt = sc->ilt;
6178     uint16_t line = 0;
6179
6180     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
6181     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
6182
6183     /* CDU */
6184     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6185     ilt_client->client_num = ILT_CLIENT_CDU;
6186     ilt_client->page_size = CDU_ILT_PAGE_SZ;
6187     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6188     ilt_client->start = line;
6189     line += bxe_cid_ilt_lines(sc);
6190
6191     if (CNIC_SUPPORT(sc)) {
6192         line += CNIC_ILT_LINES;
6193     }
6194
6195     ilt_client->end = (line - 1);
6196
6197     BLOGD(sc, DBG_LOAD,
6198           "ilt client[CDU]: start %d, end %d, "
6199           "psz 0x%x, flags 0x%x, hw psz %d\n",
6200           ilt_client->start, ilt_client->end,
6201           ilt_client->page_size,
6202           ilt_client->flags,
6203           ilog2(ilt_client->page_size >> 12));
6204
6205     /* QM */
6206     if (QM_INIT(sc->qm_cid_count)) {
6207         ilt_client = &ilt->clients[ILT_CLIENT_QM];
6208         ilt_client->client_num = ILT_CLIENT_QM;
6209         ilt_client->page_size = QM_ILT_PAGE_SZ;
6210         ilt_client->flags = 0;
6211         ilt_client->start = line;
6212
6213         /* 4 bytes for each cid */
6214         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
6215                              QM_ILT_PAGE_SZ);
6216
6217         ilt_client->end = (line - 1);
6218
6219         BLOGD(sc, DBG_LOAD,
6220               "ilt client[QM]: start %d, end %d, "
6221               "psz 0x%x, flags 0x%x, hw psz %d\n",
6222               ilt_client->start, ilt_client->end,
6223               ilt_client->page_size, ilt_client->flags,
6224               ilog2(ilt_client->page_size >> 12));
6225     }
6226
6227     if (CNIC_SUPPORT(sc)) {
6228         /* SRC */
6229         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
6230         ilt_client->client_num = ILT_CLIENT_SRC;
6231         ilt_client->page_size = SRC_ILT_PAGE_SZ;
6232         ilt_client->flags = 0;
6233         ilt_client->start = line;
6234         line += SRC_ILT_LINES;
6235         ilt_client->end = (line - 1);
6236
6237         BLOGD(sc, DBG_LOAD,
6238               "ilt client[SRC]: start %d, end %d, "
6239               "psz 0x%x, flags 0x%x, hw psz %d\n",
6240               ilt_client->start, ilt_client->end,
6241               ilt_client->page_size, ilt_client->flags,
6242               ilog2(ilt_client->page_size >> 12));
6243
6244         /* TM */
6245         ilt_client = &ilt->clients[ILT_CLIENT_TM];
6246         ilt_client->client_num = ILT_CLIENT_TM;
6247         ilt_client->page_size = TM_ILT_PAGE_SZ;
6248         ilt_client->flags = 0;
6249         ilt_client->start = line;
6250         line += TM_ILT_LINES;
6251         ilt_client->end = (line - 1);
6252
6253         BLOGD(sc, DBG_LOAD,
6254               "ilt client[TM]: start %d, end %d, "
6255               "psz 0x%x, flags 0x%x, hw psz %d\n",
6256               ilt_client->start, ilt_client->end,
6257               ilt_client->page_size, ilt_client->flags,
6258               ilog2(ilt_client->page_size >> 12));
6259     }
6260
6261     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
6262 }
6263
6264 static void
6265 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
6266 {
6267     int i;
6268     uint32_t rx_buf_size;
6269
6270     rx_buf_size = (IP_HEADER_ALIGNMENT_PADDING + ETH_OVERHEAD + sc->mtu);
6271
6272     for (i = 0; i < sc->num_queues; i++) {
6273         if(rx_buf_size <= MCLBYTES){
6274             sc->fp[i].rx_buf_size = rx_buf_size;
6275             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6276         }else if (rx_buf_size <= MJUMPAGESIZE){
6277             sc->fp[i].rx_buf_size = rx_buf_size;
6278             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6279         }else if (rx_buf_size <= (MJUMPAGESIZE + MCLBYTES)){
6280             sc->fp[i].rx_buf_size = MCLBYTES;
6281             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6282         }else if (rx_buf_size <= (2 * MJUMPAGESIZE)){
6283             sc->fp[i].rx_buf_size = MJUMPAGESIZE;
6284             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6285         }else {
6286             sc->fp[i].rx_buf_size = MCLBYTES;
6287             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6288         }
6289     }
6290 }
6291
6292 static int
6293 bxe_alloc_ilt_mem(struct bxe_softc *sc)
6294 {
6295     int rc = 0;
6296
6297     if ((sc->ilt =
6298          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
6299                                     M_BXE_ILT,
6300                                     (M_NOWAIT | M_ZERO))) == NULL) {
6301         rc = 1;
6302     }
6303
6304     return (rc);
6305 }
6306
6307 static int
6308 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6309 {
6310     int rc = 0;
6311
6312     if ((sc->ilt->lines =
6313          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6314                                     M_BXE_ILT,
6315                                     (M_NOWAIT | M_ZERO))) == NULL) {
6316         rc = 1;
6317     }
6318
6319     return (rc);
6320 }
6321
6322 static void
6323 bxe_free_ilt_mem(struct bxe_softc *sc)
6324 {
6325     if (sc->ilt != NULL) {
6326         free(sc->ilt, M_BXE_ILT);
6327         sc->ilt = NULL;
6328     }
6329 }
6330
6331 static void
6332 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6333 {
6334     if (sc->ilt->lines != NULL) {
6335         free(sc->ilt->lines, M_BXE_ILT);
6336         sc->ilt->lines = NULL;
6337     }
6338 }
6339
6340 static void
6341 bxe_free_mem(struct bxe_softc *sc)
6342 {
6343     int i;
6344
6345 #if 0
6346     if (!CONFIGURE_NIC_MODE(sc)) {
6347         /* free searcher T2 table */
6348         bxe_dma_free(sc, &sc->t2);
6349     }
6350 #endif
6351
6352     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6353         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6354         sc->context[i].vcxt = NULL;
6355         sc->context[i].size = 0;
6356     }
6357
6358     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6359
6360     bxe_free_ilt_lines_mem(sc);
6361
6362 #if 0
6363     bxe_iov_free_mem(sc);
6364 #endif
6365 }
6366
6367 static int
6368 bxe_alloc_mem(struct bxe_softc *sc)
6369 {
6370     int context_size;
6371     int allocated;
6372     int i;
6373
6374 #if 0
6375     if (!CONFIGURE_NIC_MODE(sc)) {
6376         /* allocate searcher T2 table */
6377         if (bxe_dma_alloc(sc, SRC_T2_SZ,
6378                           &sc->t2, "searcher t2 table") != 0) {
6379             return (-1);
6380         }
6381     }
6382 #endif
6383
6384     /*
6385      * Allocate memory for CDU context:
6386      * This memory is allocated separately and not in the generic ILT
6387      * functions because CDU differs in few aspects:
6388      * 1. There can be multiple entities allocating memory for context -
6389      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6390      * its own ILT lines.
6391      * 2. Since CDU page-size is not a single 4KB page (which is the case
6392      * for the other ILT clients), to be efficient we want to support
6393      * allocation of sub-page-size in the last entry.
6394      * 3. Context pointers are used by the driver to pass to FW / update
6395      * the context (for the other ILT clients the pointers are used just to
6396      * free the memory during unload).
6397      */
6398     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6399     for (i = 0, allocated = 0; allocated < context_size; i++) {
6400         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6401                                   (context_size - allocated));
6402
6403         if (bxe_dma_alloc(sc, sc->context[i].size,
6404                           &sc->context[i].vcxt_dma,
6405                           "cdu context") != 0) {
6406             bxe_free_mem(sc);
6407             return (-1);
6408         }
6409
6410         sc->context[i].vcxt =
6411             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6412
6413         allocated += sc->context[i].size;
6414     }
6415
6416     bxe_alloc_ilt_lines_mem(sc);
6417
6418     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6419           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6420     {
6421         for (i = 0; i < 4; i++) {
6422             BLOGD(sc, DBG_LOAD,
6423                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6424                   i,
6425                   sc->ilt->clients[i].page_size,
6426                   sc->ilt->clients[i].start,
6427                   sc->ilt->clients[i].end,
6428                   sc->ilt->clients[i].client_num,
6429                   sc->ilt->clients[i].flags);
6430         }
6431     }
6432     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6433         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6434         bxe_free_mem(sc);
6435         return (-1);
6436     }
6437
6438 #if 0
6439     if (bxe_iov_alloc_mem(sc)) {
6440         BLOGE(sc, "Failed to allocate memory for SRIOV\n");
6441         bxe_free_mem(sc);
6442         return (-1);
6443     }
6444 #endif
6445
6446     return (0);
6447 }
6448
6449 static void
6450 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6451 {
6452     struct bxe_softc *sc;
6453     int i;
6454
6455     sc = fp->sc;
6456
6457     if (fp->rx_mbuf_tag == NULL) {
6458         return;
6459     }
6460
6461     /* free all mbufs and unload all maps */
6462     for (i = 0; i < RX_BD_TOTAL; i++) {
6463         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6464             bus_dmamap_sync(fp->rx_mbuf_tag,
6465                             fp->rx_mbuf_chain[i].m_map,
6466                             BUS_DMASYNC_POSTREAD);
6467             bus_dmamap_unload(fp->rx_mbuf_tag,
6468                               fp->rx_mbuf_chain[i].m_map);
6469         }
6470
6471         if (fp->rx_mbuf_chain[i].m != NULL) {
6472             m_freem(fp->rx_mbuf_chain[i].m);
6473             fp->rx_mbuf_chain[i].m = NULL;
6474             fp->eth_q_stats.mbuf_alloc_rx--;
6475         }
6476     }
6477 }
6478
6479 static void
6480 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6481 {
6482     struct bxe_softc *sc;
6483     int i, max_agg_queues;
6484
6485     sc = fp->sc;
6486
6487     if (fp->rx_mbuf_tag == NULL) {
6488         return;
6489     }
6490
6491     max_agg_queues = MAX_AGG_QS(sc);
6492
6493     /* release all mbufs and unload all DMA maps in the TPA pool */
6494     for (i = 0; i < max_agg_queues; i++) {
6495         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6496             bus_dmamap_sync(fp->rx_mbuf_tag,
6497                             fp->rx_tpa_info[i].bd.m_map,
6498                             BUS_DMASYNC_POSTREAD);
6499             bus_dmamap_unload(fp->rx_mbuf_tag,
6500                               fp->rx_tpa_info[i].bd.m_map);
6501         }
6502
6503         if (fp->rx_tpa_info[i].bd.m != NULL) {
6504             m_freem(fp->rx_tpa_info[i].bd.m);
6505             fp->rx_tpa_info[i].bd.m = NULL;
6506             fp->eth_q_stats.mbuf_alloc_tpa--;
6507         }
6508     }
6509 }
6510
6511 static void
6512 bxe_free_sge_chain(struct bxe_fastpath *fp)
6513 {
6514     struct bxe_softc *sc;
6515     int i;
6516
6517     sc = fp->sc;
6518
6519     if (fp->rx_sge_mbuf_tag == NULL) {
6520         return;
6521     }
6522
6523     /* rree all mbufs and unload all maps */
6524     for (i = 0; i < RX_SGE_TOTAL; i++) {
6525         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6526             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6527                             fp->rx_sge_mbuf_chain[i].m_map,
6528                             BUS_DMASYNC_POSTREAD);
6529             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6530                               fp->rx_sge_mbuf_chain[i].m_map);
6531         }
6532
6533         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6534             m_freem(fp->rx_sge_mbuf_chain[i].m);
6535             fp->rx_sge_mbuf_chain[i].m = NULL;
6536             fp->eth_q_stats.mbuf_alloc_sge--;
6537         }
6538     }
6539 }
6540
6541 static void
6542 bxe_free_fp_buffers(struct bxe_softc *sc)
6543 {
6544     struct bxe_fastpath *fp;
6545     int i;
6546
6547     for (i = 0; i < sc->num_queues; i++) {
6548         fp = &sc->fp[i];
6549
6550 #if __FreeBSD_version >= 800000
6551         if (fp->tx_br != NULL) {
6552             struct mbuf *m;
6553             /* just in case bxe_mq_flush() wasn't called */
6554             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6555                 m_freem(m);
6556             }
6557             buf_ring_free(fp->tx_br, M_DEVBUF);
6558             fp->tx_br = NULL;
6559         }
6560 #endif
6561
6562         /* free all RX buffers */
6563         bxe_free_rx_bd_chain(fp);
6564         bxe_free_tpa_pool(fp);
6565         bxe_free_sge_chain(fp);
6566
6567         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6568             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6569                   fp->eth_q_stats.mbuf_alloc_rx);
6570         }
6571
6572         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6573             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6574                   fp->eth_q_stats.mbuf_alloc_sge);
6575         }
6576
6577         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6578             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6579                   fp->eth_q_stats.mbuf_alloc_tpa);
6580         }
6581
6582         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6583             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6584                   fp->eth_q_stats.mbuf_alloc_tx);
6585         }
6586
6587         /* XXX verify all mbufs were reclaimed */
6588
6589         if (mtx_initialized(&fp->tx_mtx)) {
6590             mtx_destroy(&fp->tx_mtx);
6591         }
6592
6593         if (mtx_initialized(&fp->rx_mtx)) {
6594             mtx_destroy(&fp->rx_mtx);
6595         }
6596     }
6597 }
6598
6599 static int
6600 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6601                      uint16_t            prev_index,
6602                      uint16_t            index)
6603 {
6604     struct bxe_sw_rx_bd *rx_buf;
6605     struct eth_rx_bd *rx_bd;
6606     bus_dma_segment_t segs[1];
6607     bus_dmamap_t map;
6608     struct mbuf *m;
6609     int nsegs, rc;
6610
6611     rc = 0;
6612
6613     /* allocate the new RX BD mbuf */
6614     m = m_getjcl(M_NOWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6615     if (__predict_false(m == NULL)) {
6616         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6617         return (ENOBUFS);
6618     }
6619
6620     fp->eth_q_stats.mbuf_alloc_rx++;
6621
6622     /* initialize the mbuf buffer length */
6623     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6624
6625     /* map the mbuf into non-paged pool */
6626     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6627                                  fp->rx_mbuf_spare_map,
6628                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6629     if (__predict_false(rc != 0)) {
6630         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6631         m_freem(m);
6632         fp->eth_q_stats.mbuf_alloc_rx--;
6633         return (rc);
6634     }
6635
6636     /* all mbufs must map to a single segment */
6637     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6638
6639     /* release any existing RX BD mbuf mappings */
6640
6641     if (prev_index != index) {
6642         rx_buf = &fp->rx_mbuf_chain[prev_index];
6643
6644         if (rx_buf->m_map != NULL) {
6645             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6646                             BUS_DMASYNC_POSTREAD);
6647             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6648         }
6649
6650         /*
6651          * We only get here from bxe_rxeof() when the maximum number
6652          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6653          * holds the mbuf in the prev_index so it's OK to NULL it out
6654          * here without concern of a memory leak.
6655          */
6656         fp->rx_mbuf_chain[prev_index].m = NULL;
6657     }
6658
6659     rx_buf = &fp->rx_mbuf_chain[index];
6660
6661     if (rx_buf->m_map != NULL) {
6662         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6663                         BUS_DMASYNC_POSTREAD);
6664         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6665     }
6666
6667     /* save the mbuf and mapping info for a future packet */
6668     map = (prev_index != index) ?
6669               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6670     rx_buf->m_map = fp->rx_mbuf_spare_map;
6671     fp->rx_mbuf_spare_map = map;
6672     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6673                     BUS_DMASYNC_PREREAD);
6674     rx_buf->m = m;
6675
6676     rx_bd = &fp->rx_chain[index];
6677     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6678     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6679
6680     return (rc);
6681 }
6682
6683 static int
6684 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6685                       int                 queue)
6686 {
6687     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6688     bus_dma_segment_t segs[1];
6689     bus_dmamap_t map;
6690     struct mbuf *m;
6691     int nsegs;
6692     int rc = 0;
6693
6694     /* allocate the new TPA mbuf */
6695     m = m_getjcl(M_NOWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6696     if (__predict_false(m == NULL)) {
6697         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6698         return (ENOBUFS);
6699     }
6700
6701     fp->eth_q_stats.mbuf_alloc_tpa++;
6702
6703     /* initialize the mbuf buffer length */
6704     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6705
6706     /* map the mbuf into non-paged pool */
6707     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6708                                  fp->rx_tpa_info_mbuf_spare_map,
6709                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6710     if (__predict_false(rc != 0)) {
6711         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6712         m_free(m);
6713         fp->eth_q_stats.mbuf_alloc_tpa--;
6714         return (rc);
6715     }
6716
6717     /* all mbufs must map to a single segment */
6718     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6719
6720     /* release any existing TPA mbuf mapping */
6721     if (tpa_info->bd.m_map != NULL) {
6722         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6723                         BUS_DMASYNC_POSTREAD);
6724         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6725     }
6726
6727     /* save the mbuf and mapping info for the TPA mbuf */
6728     map = tpa_info->bd.m_map;
6729     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6730     fp->rx_tpa_info_mbuf_spare_map = map;
6731     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6732                     BUS_DMASYNC_PREREAD);
6733     tpa_info->bd.m = m;
6734     tpa_info->seg = segs[0];
6735
6736     return (rc);
6737 }
6738
6739 /*
6740  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6741  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6742  * chain.
6743  */
6744 static int
6745 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6746                       uint16_t            index)
6747 {
6748     struct bxe_sw_rx_bd *sge_buf;
6749     struct eth_rx_sge *sge;
6750     bus_dma_segment_t segs[1];
6751     bus_dmamap_t map;
6752     struct mbuf *m;
6753     int nsegs;
6754     int rc = 0;
6755
6756     /* allocate a new SGE mbuf */
6757     m = m_getjcl(M_NOWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6758     if (__predict_false(m == NULL)) {
6759         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6760         return (ENOMEM);
6761     }
6762
6763     fp->eth_q_stats.mbuf_alloc_sge++;
6764
6765     /* initialize the mbuf buffer length */
6766     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6767
6768     /* map the SGE mbuf into non-paged pool */
6769     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6770                                  fp->rx_sge_mbuf_spare_map,
6771                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6772     if (__predict_false(rc != 0)) {
6773         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6774         m_freem(m);
6775         fp->eth_q_stats.mbuf_alloc_sge--;
6776         return (rc);
6777     }
6778
6779     /* all mbufs must map to a single segment */
6780     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6781
6782     sge_buf = &fp->rx_sge_mbuf_chain[index];
6783
6784     /* release any existing SGE mbuf mapping */
6785     if (sge_buf->m_map != NULL) {
6786         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6787                         BUS_DMASYNC_POSTREAD);
6788         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6789     }
6790
6791     /* save the mbuf and mapping info for a future packet */
6792     map = sge_buf->m_map;
6793     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6794     fp->rx_sge_mbuf_spare_map = map;
6795     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6796                     BUS_DMASYNC_PREREAD);
6797     sge_buf->m = m;
6798
6799     sge = &fp->rx_sge_chain[index];
6800     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6801     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6802
6803     return (rc);
6804 }
6805
6806 static __noinline int
6807 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6808 {
6809     struct bxe_fastpath *fp;
6810     int i, j, rc = 0;
6811     int ring_prod, cqe_ring_prod;
6812     int max_agg_queues;
6813
6814     for (i = 0; i < sc->num_queues; i++) {
6815         fp = &sc->fp[i];
6816
6817 #if __FreeBSD_version >= 800000
6818         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
6819                                    M_NOWAIT, &fp->tx_mtx);
6820         if (fp->tx_br == NULL) {
6821             BLOGE(sc, "buf_ring alloc fail for fp[%02d]\n", i);
6822             goto bxe_alloc_fp_buffers_error;
6823         }
6824 #endif
6825
6826         ring_prod = cqe_ring_prod = 0;
6827         fp->rx_bd_cons = 0;
6828         fp->rx_cq_cons = 0;
6829
6830         /* allocate buffers for the RX BDs in RX BD chain */
6831         for (j = 0; j < sc->max_rx_bufs; j++) {
6832             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6833             if (rc != 0) {
6834                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6835                       i, rc);
6836                 goto bxe_alloc_fp_buffers_error;
6837             }
6838
6839             ring_prod     = RX_BD_NEXT(ring_prod);
6840             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6841         }
6842
6843         fp->rx_bd_prod = ring_prod;
6844         fp->rx_cq_prod = cqe_ring_prod;
6845         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6846
6847         if (if_getcapenable(sc->ifp) & IFCAP_LRO) {
6848             max_agg_queues = MAX_AGG_QS(sc);
6849
6850             fp->tpa_enable = TRUE;
6851
6852             /* fill the TPA pool */
6853             for (j = 0; j < max_agg_queues; j++) {
6854                 rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6855                 if (rc != 0) {
6856                     BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6857                           i, j);
6858                     fp->tpa_enable = FALSE;
6859                     goto bxe_alloc_fp_buffers_error;
6860                 }
6861
6862                 fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6863             }
6864
6865             if (fp->tpa_enable) {
6866                 /* fill the RX SGE chain */
6867                 ring_prod = 0;
6868                 for (j = 0; j < RX_SGE_USABLE; j++) {
6869                     rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6870                     if (rc != 0) {
6871                         BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6872                               i, ring_prod);
6873                         fp->tpa_enable = FALSE;
6874                         ring_prod = 0;
6875                         goto bxe_alloc_fp_buffers_error;
6876                     }
6877
6878                     ring_prod = RX_SGE_NEXT(ring_prod);
6879                 }
6880
6881                 fp->rx_sge_prod = ring_prod;
6882             }
6883         }
6884     }
6885
6886     return (0);
6887
6888 bxe_alloc_fp_buffers_error:
6889
6890     /* unwind what was already allocated */
6891     bxe_free_rx_bd_chain(fp);
6892     bxe_free_tpa_pool(fp);
6893     bxe_free_sge_chain(fp);
6894
6895     return (ENOBUFS);
6896 }
6897
6898 static void
6899 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6900 {
6901     bxe_dma_free(sc, &sc->fw_stats_dma);
6902
6903     sc->fw_stats_num = 0;
6904
6905     sc->fw_stats_req_size = 0;
6906     sc->fw_stats_req = NULL;
6907     sc->fw_stats_req_mapping = 0;
6908
6909     sc->fw_stats_data_size = 0;
6910     sc->fw_stats_data = NULL;
6911     sc->fw_stats_data_mapping = 0;
6912 }
6913
6914 static int
6915 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6916 {
6917     uint8_t num_queue_stats;
6918     int num_groups;
6919
6920     /* number of queues for statistics is number of eth queues */
6921     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6922
6923     /*
6924      * Total number of FW statistics requests =
6925      *   1 for port stats + 1 for PF stats + num of queues
6926      */
6927     sc->fw_stats_num = (2 + num_queue_stats);
6928
6929     /*
6930      * Request is built from stats_query_header and an array of
6931      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6932      * rules. The real number or requests is configured in the
6933      * stats_query_header.
6934      */
6935     num_groups =
6936         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6937          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6938
6939     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6940           sc->fw_stats_num, num_groups);
6941
6942     sc->fw_stats_req_size =
6943         (sizeof(struct stats_query_header) +
6944          (num_groups * sizeof(struct stats_query_cmd_group)));
6945
6946     /*
6947      * Data for statistics requests + stats_counter.
6948      * stats_counter holds per-STORM counters that are incremented when
6949      * STORM has finished with the current request. Memory for FCoE
6950      * offloaded statistics are counted anyway, even if they will not be sent.
6951      * VF stats are not accounted for here as the data of VF stats is stored
6952      * in memory allocated by the VF, not here.
6953      */
6954     sc->fw_stats_data_size =
6955         (sizeof(struct stats_counter) +
6956          sizeof(struct per_port_stats) +
6957          sizeof(struct per_pf_stats) +
6958          /* sizeof(struct fcoe_statistics_params) + */
6959          (sizeof(struct per_queue_stats) * num_queue_stats));
6960
6961     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6962                       &sc->fw_stats_dma, "fw stats") != 0) {
6963         bxe_free_fw_stats_mem(sc);
6964         return (-1);
6965     }
6966
6967     /* set up the shortcuts */
6968
6969     sc->fw_stats_req =
6970         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6971     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6972
6973     sc->fw_stats_data =
6974         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6975                                      sc->fw_stats_req_size);
6976     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6977                                  sc->fw_stats_req_size);
6978
6979     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
6980           (uintmax_t)sc->fw_stats_req_mapping);
6981
6982     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
6983           (uintmax_t)sc->fw_stats_data_mapping);
6984
6985     return (0);
6986 }
6987
6988 /*
6989  * Bits map:
6990  * 0-7  - Engine0 load counter.
6991  * 8-15 - Engine1 load counter.
6992  * 16   - Engine0 RESET_IN_PROGRESS bit.
6993  * 17   - Engine1 RESET_IN_PROGRESS bit.
6994  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
6995  *        function on the engine
6996  * 19   - Engine1 ONE_IS_LOADED.
6997  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
6998  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
6999  *        for just the one belonging to its engine).
7000  */
7001 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
7002 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
7003 #define BXE_PATH0_LOAD_CNT_SHIFT  0
7004 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
7005 #define BXE_PATH1_LOAD_CNT_SHIFT  8
7006 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
7007 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
7008 #define BXE_GLOBAL_RESET_BIT      0x00040000
7009
7010 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
7011 static void
7012 bxe_set_reset_global(struct bxe_softc *sc)
7013 {
7014     uint32_t val;
7015     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7016     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7017     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
7018     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7019 }
7020
7021 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
7022 static void
7023 bxe_clear_reset_global(struct bxe_softc *sc)
7024 {
7025     uint32_t val;
7026     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7027     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7028     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
7029     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7030 }
7031
7032 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
7033 static uint8_t
7034 bxe_reset_is_global(struct bxe_softc *sc)
7035 {
7036     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7037     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
7038     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
7039 }
7040
7041 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
7042 static void
7043 bxe_set_reset_done(struct bxe_softc *sc)
7044 {
7045     uint32_t val;
7046     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7047                                  BXE_PATH0_RST_IN_PROG_BIT;
7048
7049     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7050
7051     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7052     /* Clear the bit */
7053     val &= ~bit;
7054     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7055
7056     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7057 }
7058
7059 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
7060 static void
7061 bxe_set_reset_in_progress(struct bxe_softc *sc)
7062 {
7063     uint32_t val;
7064     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7065                                  BXE_PATH0_RST_IN_PROG_BIT;
7066
7067     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7068
7069     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7070     /* Set the bit */
7071     val |= bit;
7072     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7073
7074     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7075 }
7076
7077 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
7078 static uint8_t
7079 bxe_reset_is_done(struct bxe_softc *sc,
7080                   int              engine)
7081 {
7082     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7083     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
7084                             BXE_PATH0_RST_IN_PROG_BIT;
7085
7086     /* return false if bit is set */
7087     return (val & bit) ? FALSE : TRUE;
7088 }
7089
7090 /* get the load status for an engine, should be run under rtnl lock */
7091 static uint8_t
7092 bxe_get_load_status(struct bxe_softc *sc,
7093                     int              engine)
7094 {
7095     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
7096                              BXE_PATH0_LOAD_CNT_MASK;
7097     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
7098                               BXE_PATH0_LOAD_CNT_SHIFT;
7099     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7100
7101     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7102
7103     val = ((val & mask) >> shift);
7104
7105     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
7106
7107     return (val != 0);
7108 }
7109
7110 /* set pf load mark */
7111 /* XXX needs to be under rtnl lock */
7112 static void
7113 bxe_set_pf_load(struct bxe_softc *sc)
7114 {
7115     uint32_t val;
7116     uint32_t val1;
7117     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7118                                   BXE_PATH0_LOAD_CNT_MASK;
7119     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7120                                    BXE_PATH0_LOAD_CNT_SHIFT;
7121
7122     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7123
7124     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7125     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7126
7127     /* get the current counter value */
7128     val1 = ((val & mask) >> shift);
7129
7130     /* set bit of this PF */
7131     val1 |= (1 << SC_ABS_FUNC(sc));
7132
7133     /* clear the old value */
7134     val &= ~mask;
7135
7136     /* set the new one */
7137     val |= ((val1 << shift) & mask);
7138
7139     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7140
7141     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7142 }
7143
7144 /* clear pf load mark */
7145 /* XXX needs to be under rtnl lock */
7146 static uint8_t
7147 bxe_clear_pf_load(struct bxe_softc *sc)
7148 {
7149     uint32_t val1, val;
7150     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7151                                   BXE_PATH0_LOAD_CNT_MASK;
7152     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7153                                    BXE_PATH0_LOAD_CNT_SHIFT;
7154
7155     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7156     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7157     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
7158
7159     /* get the current counter value */
7160     val1 = (val & mask) >> shift;
7161
7162     /* clear bit of that PF */
7163     val1 &= ~(1 << SC_ABS_FUNC(sc));
7164
7165     /* clear the old value */
7166     val &= ~mask;
7167
7168     /* set the new one */
7169     val |= ((val1 << shift) & mask);
7170
7171     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7172     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7173     return (val1 != 0);
7174 }
7175
7176 /* send load requrest to mcp and analyze response */
7177 static int
7178 bxe_nic_load_request(struct bxe_softc *sc,
7179                      uint32_t         *load_code)
7180 {
7181     /* init fw_seq */
7182     sc->fw_seq =
7183         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
7184          DRV_MSG_SEQ_NUMBER_MASK);
7185
7186     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
7187
7188     /* get the current FW pulse sequence */
7189     sc->fw_drv_pulse_wr_seq =
7190         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
7191          DRV_PULSE_SEQ_MASK);
7192
7193     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
7194           sc->fw_drv_pulse_wr_seq);
7195
7196     /* load request */
7197     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
7198                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
7199
7200     /* if the MCP fails to respond we must abort */
7201     if (!(*load_code)) {
7202         BLOGE(sc, "MCP response failure!\n");
7203         return (-1);
7204     }
7205
7206     /* if MCP refused then must abort */
7207     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
7208         BLOGE(sc, "MCP refused load request\n");
7209         return (-1);
7210     }
7211
7212     return (0);
7213 }
7214
7215 /*
7216  * Check whether another PF has already loaded FW to chip. In virtualized
7217  * environments a pf from anoth VM may have already initialized the device
7218  * including loading FW.
7219  */
7220 static int
7221 bxe_nic_load_analyze_req(struct bxe_softc *sc,
7222                          uint32_t         load_code)
7223 {
7224     uint32_t my_fw, loaded_fw;
7225
7226     /* is another pf loaded on this engine? */
7227     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
7228         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
7229         /* build my FW version dword */
7230         my_fw = (BCM_5710_FW_MAJOR_VERSION +
7231                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
7232                  (BCM_5710_FW_REVISION_VERSION << 16) +
7233                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
7234
7235         /* read loaded FW from chip */
7236         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
7237         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
7238               loaded_fw, my_fw);
7239
7240         /* abort nic load if version mismatch */
7241         if (my_fw != loaded_fw) {
7242             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
7243                   loaded_fw, my_fw);
7244             return (-1);
7245         }
7246     }
7247
7248     return (0);
7249 }
7250
7251 /* mark PMF if applicable */
7252 static void
7253 bxe_nic_load_pmf(struct bxe_softc *sc,
7254                  uint32_t         load_code)
7255 {
7256     uint32_t ncsi_oem_data_addr;
7257
7258     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
7259         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
7260         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
7261         /*
7262          * Barrier here for ordering between the writing to sc->port.pmf here
7263          * and reading it from the periodic task.
7264          */
7265         sc->port.pmf = 1;
7266         mb();
7267     } else {
7268         sc->port.pmf = 0;
7269     }
7270
7271     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
7272
7273     /* XXX needed? */
7274     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
7275         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
7276             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
7277             if (ncsi_oem_data_addr) {
7278                 REG_WR(sc,
7279                        (ncsi_oem_data_addr +
7280                         offsetof(struct glob_ncsi_oem_data, driver_version)),
7281                        0);
7282             }
7283         }
7284     }
7285 }
7286
7287 static void
7288 bxe_read_mf_cfg(struct bxe_softc *sc)
7289 {
7290     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
7291     int abs_func;
7292     int vn;
7293
7294     if (BXE_NOMCP(sc)) {
7295         return; /* what should be the default bvalue in this case */
7296     }
7297
7298     /*
7299      * The formula for computing the absolute function number is...
7300      * For 2 port configuration (4 functions per port):
7301      *   abs_func = 2 * vn + SC_PORT + SC_PATH
7302      * For 4 port configuration (2 functions per port):
7303      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
7304      */
7305     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
7306         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
7307         if (abs_func >= E1H_FUNC_MAX) {
7308             break;
7309         }
7310         sc->devinfo.mf_info.mf_config[vn] =
7311             MFCFG_RD(sc, func_mf_config[abs_func].config);
7312     }
7313
7314     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
7315         FUNC_MF_CFG_FUNC_DISABLED) {
7316         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
7317         sc->flags |= BXE_MF_FUNC_DIS;
7318     } else {
7319         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
7320         sc->flags &= ~BXE_MF_FUNC_DIS;
7321     }
7322 }
7323
7324 /* acquire split MCP access lock register */
7325 static int bxe_acquire_alr(struct bxe_softc *sc)
7326 {
7327     uint32_t j, val;
7328
7329     for (j = 0; j < 1000; j++) {
7330         val = (1UL << 31);
7331         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
7332         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
7333         if (val & (1L << 31))
7334             break;
7335
7336         DELAY(5000);
7337     }
7338
7339     if (!(val & (1L << 31))) {
7340         BLOGE(sc, "Cannot acquire MCP access lock register\n");
7341         return (-1);
7342     }
7343
7344     return (0);
7345 }
7346
7347 /* release split MCP access lock register */
7348 static void bxe_release_alr(struct bxe_softc *sc)
7349 {
7350     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
7351 }
7352
7353 static void
7354 bxe_fan_failure(struct bxe_softc *sc)
7355 {
7356     int port = SC_PORT(sc);
7357     uint32_t ext_phy_config;
7358
7359     /* mark the failure */
7360     ext_phy_config =
7361         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7362
7363     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7364     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7365     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7366              ext_phy_config);
7367
7368     /* log the failure */
7369     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7370               "the card to prevent permanent damage. "
7371               "Please contact OEM Support for assistance\n");
7372
7373     /* XXX */
7374 #if 1
7375     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7376 #else
7377     /*
7378      * Schedule device reset (unload)
7379      * This is due to some boards consuming sufficient power when driver is
7380      * up to overheat if fan fails.
7381      */
7382     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7383     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7384 #endif
7385 }
7386
7387 /* this function is called upon a link interrupt */
7388 static void
7389 bxe_link_attn(struct bxe_softc *sc)
7390 {
7391     uint32_t pause_enabled = 0;
7392     struct host_port_stats *pstats;
7393     int cmng_fns;
7394
7395     /* Make sure that we are synced with the current statistics */
7396     bxe_stats_handle(sc, STATS_EVENT_STOP);
7397
7398     elink_link_update(&sc->link_params, &sc->link_vars);
7399
7400     if (sc->link_vars.link_up) {
7401
7402         /* dropless flow control */
7403         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7404             pause_enabled = 0;
7405
7406             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7407                 pause_enabled = 1;
7408             }
7409
7410             REG_WR(sc,
7411                    (BAR_USTRORM_INTMEM +
7412                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7413                    pause_enabled);
7414         }
7415
7416         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7417             pstats = BXE_SP(sc, port_stats);
7418             /* reset old mac stats */
7419             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7420         }
7421
7422         if (sc->state == BXE_STATE_OPEN) {
7423             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7424         }
7425     }
7426
7427     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7428         cmng_fns = bxe_get_cmng_fns_mode(sc);
7429
7430         if (cmng_fns != CMNG_FNS_NONE) {
7431             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7432             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7433         } else {
7434             /* rate shaping and fairness are disabled */
7435             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7436         }
7437     }
7438
7439     bxe_link_report_locked(sc);
7440
7441     if (IS_MF(sc)) {
7442         ; // XXX bxe_link_sync_notify(sc);
7443     }
7444 }
7445
7446 static void
7447 bxe_attn_int_asserted(struct bxe_softc *sc,
7448                       uint32_t         asserted)
7449 {
7450     int port = SC_PORT(sc);
7451     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7452                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7453     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7454                                         NIG_REG_MASK_INTERRUPT_PORT0;
7455     uint32_t aeu_mask;
7456     uint32_t nig_mask = 0;
7457     uint32_t reg_addr;
7458     uint32_t igu_acked;
7459     uint32_t cnt;
7460
7461     if (sc->attn_state & asserted) {
7462         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7463     }
7464
7465     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7466
7467     aeu_mask = REG_RD(sc, aeu_addr);
7468
7469     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7470           aeu_mask, asserted);
7471
7472     aeu_mask &= ~(asserted & 0x3ff);
7473
7474     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7475
7476     REG_WR(sc, aeu_addr, aeu_mask);
7477
7478     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7479
7480     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7481     sc->attn_state |= asserted;
7482     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7483
7484     if (asserted & ATTN_HARD_WIRED_MASK) {
7485         if (asserted & ATTN_NIG_FOR_FUNC) {
7486
7487             BXE_PHY_LOCK(sc);
7488
7489             /* save nig interrupt mask */
7490             nig_mask = REG_RD(sc, nig_int_mask_addr);
7491
7492             /* If nig_mask is not set, no need to call the update function */
7493             if (nig_mask) {
7494                 REG_WR(sc, nig_int_mask_addr, 0);
7495
7496                 bxe_link_attn(sc);
7497             }
7498
7499             /* handle unicore attn? */
7500         }
7501
7502         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7503             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7504         }
7505
7506         if (asserted & GPIO_2_FUNC) {
7507             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7508         }
7509
7510         if (asserted & GPIO_3_FUNC) {
7511             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7512         }
7513
7514         if (asserted & GPIO_4_FUNC) {
7515             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7516         }
7517
7518         if (port == 0) {
7519             if (asserted & ATTN_GENERAL_ATTN_1) {
7520                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7521                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7522             }
7523             if (asserted & ATTN_GENERAL_ATTN_2) {
7524                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7525                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7526             }
7527             if (asserted & ATTN_GENERAL_ATTN_3) {
7528                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7529                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7530             }
7531         } else {
7532             if (asserted & ATTN_GENERAL_ATTN_4) {
7533                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7534                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7535             }
7536             if (asserted & ATTN_GENERAL_ATTN_5) {
7537                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7538                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7539             }
7540             if (asserted & ATTN_GENERAL_ATTN_6) {
7541                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7542                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7543             }
7544         }
7545     } /* hardwired */
7546
7547     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7548         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7549     } else {
7550         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7551     }
7552
7553     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7554           asserted,
7555           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7556     REG_WR(sc, reg_addr, asserted);
7557
7558     /* now set back the mask */
7559     if (asserted & ATTN_NIG_FOR_FUNC) {
7560         /*
7561          * Verify that IGU ack through BAR was written before restoring
7562          * NIG mask. This loop should exit after 2-3 iterations max.
7563          */
7564         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7565             cnt = 0;
7566
7567             do {
7568                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7569             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7570                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7571
7572             if (!igu_acked) {
7573                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7574             }
7575
7576             mb();
7577         }
7578
7579         REG_WR(sc, nig_int_mask_addr, nig_mask);
7580
7581         BXE_PHY_UNLOCK(sc);
7582     }
7583 }
7584
7585 static void
7586 bxe_print_next_block(struct bxe_softc *sc,
7587                      int              idx,
7588                      const char       *blk)
7589 {
7590     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7591 }
7592
7593 static int
7594 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7595                               uint32_t         sig,
7596                               int              par_num,
7597                               uint8_t          print)
7598 {
7599     uint32_t cur_bit = 0;
7600     int i = 0;
7601
7602     for (i = 0; sig; i++) {
7603         cur_bit = ((uint32_t)0x1 << i);
7604         if (sig & cur_bit) {
7605             switch (cur_bit) {
7606             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7607                 if (print)
7608                     bxe_print_next_block(sc, par_num++, "BRB");
7609                 break;
7610             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7611                 if (print)
7612                     bxe_print_next_block(sc, par_num++, "PARSER");
7613                 break;
7614             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7615                 if (print)
7616                     bxe_print_next_block(sc, par_num++, "TSDM");
7617                 break;
7618             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7619                 if (print)
7620                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7621                 break;
7622             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7623                 if (print)
7624                     bxe_print_next_block(sc, par_num++, "TCM");
7625                 break;
7626             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7627                 if (print)
7628                     bxe_print_next_block(sc, par_num++, "TSEMI");
7629                 break;
7630             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7631                 if (print)
7632                     bxe_print_next_block(sc, par_num++, "XPB");
7633                 break;
7634             }
7635
7636             /* Clear the bit */
7637             sig &= ~cur_bit;
7638         }
7639     }
7640
7641     return (par_num);
7642 }
7643
7644 static int
7645 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7646                               uint32_t         sig,
7647                               int              par_num,
7648                               uint8_t          *global,
7649                               uint8_t          print)
7650 {
7651     int i = 0;
7652     uint32_t cur_bit = 0;
7653     for (i = 0; sig; i++) {
7654         cur_bit = ((uint32_t)0x1 << i);
7655         if (sig & cur_bit) {
7656             switch (cur_bit) {
7657             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7658                 if (print)
7659                     bxe_print_next_block(sc, par_num++, "PBF");
7660                 break;
7661             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7662                 if (print)
7663                     bxe_print_next_block(sc, par_num++, "QM");
7664                 break;
7665             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7666                 if (print)
7667                     bxe_print_next_block(sc, par_num++, "TM");
7668                 break;
7669             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7670                 if (print)
7671                     bxe_print_next_block(sc, par_num++, "XSDM");
7672                 break;
7673             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7674                 if (print)
7675                     bxe_print_next_block(sc, par_num++, "XCM");
7676                 break;
7677             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7678                 if (print)
7679                     bxe_print_next_block(sc, par_num++, "XSEMI");
7680                 break;
7681             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7682                 if (print)
7683                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7684                 break;
7685             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7686                 if (print)
7687                     bxe_print_next_block(sc, par_num++, "NIG");
7688                 break;
7689             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7690                 if (print)
7691                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7692                 *global = TRUE;
7693                 break;
7694             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7695                 if (print)
7696                     bxe_print_next_block(sc, par_num++, "DEBUG");
7697                 break;
7698             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7699                 if (print)
7700                     bxe_print_next_block(sc, par_num++, "USDM");
7701                 break;
7702             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7703                 if (print)
7704                     bxe_print_next_block(sc, par_num++, "UCM");
7705                 break;
7706             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7707                 if (print)
7708                     bxe_print_next_block(sc, par_num++, "USEMI");
7709                 break;
7710             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7711                 if (print)
7712                     bxe_print_next_block(sc, par_num++, "UPB");
7713                 break;
7714             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7715                 if (print)
7716                     bxe_print_next_block(sc, par_num++, "CSDM");
7717                 break;
7718             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7719                 if (print)
7720                     bxe_print_next_block(sc, par_num++, "CCM");
7721                 break;
7722             }
7723
7724             /* Clear the bit */
7725             sig &= ~cur_bit;
7726         }
7727     }
7728
7729     return (par_num);
7730 }
7731
7732 static int
7733 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7734                               uint32_t         sig,
7735                               int              par_num,
7736                               uint8_t          print)
7737 {
7738     uint32_t cur_bit = 0;
7739     int i = 0;
7740
7741     for (i = 0; sig; i++) {
7742         cur_bit = ((uint32_t)0x1 << i);
7743         if (sig & cur_bit) {
7744             switch (cur_bit) {
7745             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7746                 if (print)
7747                     bxe_print_next_block(sc, par_num++, "CSEMI");
7748                 break;
7749             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7750                 if (print)
7751                     bxe_print_next_block(sc, par_num++, "PXP");
7752                 break;
7753             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7754                 if (print)
7755                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7756                 break;
7757             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7758                 if (print)
7759                     bxe_print_next_block(sc, par_num++, "CFC");
7760                 break;
7761             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7762                 if (print)
7763                     bxe_print_next_block(sc, par_num++, "CDU");
7764                 break;
7765             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7766                 if (print)
7767                     bxe_print_next_block(sc, par_num++, "DMAE");
7768                 break;
7769             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7770                 if (print)
7771                     bxe_print_next_block(sc, par_num++, "IGU");
7772                 break;
7773             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7774                 if (print)
7775                     bxe_print_next_block(sc, par_num++, "MISC");
7776                 break;
7777             }
7778
7779             /* Clear the bit */
7780             sig &= ~cur_bit;
7781         }
7782     }
7783
7784     return (par_num);
7785 }
7786
7787 static int
7788 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7789                               uint32_t         sig,
7790                               int              par_num,
7791                               uint8_t          *global,
7792                               uint8_t          print)
7793 {
7794     uint32_t cur_bit = 0;
7795     int i = 0;
7796
7797     for (i = 0; sig; i++) {
7798         cur_bit = ((uint32_t)0x1 << i);
7799         if (sig & cur_bit) {
7800             switch (cur_bit) {
7801             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7802                 if (print)
7803                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7804                 *global = TRUE;
7805                 break;
7806             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7807                 if (print)
7808                     bxe_print_next_block(sc, par_num++,
7809                               "MCP UMP RX");
7810                 *global = TRUE;
7811                 break;
7812             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7813                 if (print)
7814                     bxe_print_next_block(sc, par_num++,
7815                               "MCP UMP TX");
7816                 *global = TRUE;
7817                 break;
7818             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7819                 if (print)
7820                     bxe_print_next_block(sc, par_num++,
7821                               "MCP SCPAD");
7822                 *global = TRUE;
7823                 break;
7824             }
7825
7826             /* Clear the bit */
7827             sig &= ~cur_bit;
7828         }
7829     }
7830
7831     return (par_num);
7832 }
7833
7834 static int
7835 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7836                               uint32_t         sig,
7837                               int              par_num,
7838                               uint8_t          print)
7839 {
7840     uint32_t cur_bit = 0;
7841     int i = 0;
7842
7843     for (i = 0; sig; i++) {
7844         cur_bit = ((uint32_t)0x1 << i);
7845         if (sig & cur_bit) {
7846             switch (cur_bit) {
7847             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7848                 if (print)
7849                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7850                 break;
7851             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7852                 if (print)
7853                     bxe_print_next_block(sc, par_num++, "ATC");
7854                 break;
7855             }
7856
7857             /* Clear the bit */
7858             sig &= ~cur_bit;
7859         }
7860     }
7861
7862     return (par_num);
7863 }
7864
7865 static uint8_t
7866 bxe_parity_attn(struct bxe_softc *sc,
7867                 uint8_t          *global,
7868                 uint8_t          print,
7869                 uint32_t         *sig)
7870 {
7871     int par_num = 0;
7872
7873     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7874         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7875         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7876         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7877         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7878         BLOGE(sc, "Parity error: HW block parity attention:\n"
7879                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7880               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7881               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7882               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7883               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7884               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7885
7886         if (print)
7887             BLOGI(sc, "Parity errors detected in blocks: ");
7888
7889         par_num =
7890             bxe_check_blocks_with_parity0(sc, sig[0] &
7891                                           HW_PRTY_ASSERT_SET_0,
7892                                           par_num, print);
7893         par_num =
7894             bxe_check_blocks_with_parity1(sc, sig[1] &
7895                                           HW_PRTY_ASSERT_SET_1,
7896                                           par_num, global, print);
7897         par_num =
7898             bxe_check_blocks_with_parity2(sc, sig[2] &
7899                                           HW_PRTY_ASSERT_SET_2,
7900                                           par_num, print);
7901         par_num =
7902             bxe_check_blocks_with_parity3(sc, sig[3] &
7903                                           HW_PRTY_ASSERT_SET_3,
7904                                           par_num, global, print);
7905         par_num =
7906             bxe_check_blocks_with_parity4(sc, sig[4] &
7907                                           HW_PRTY_ASSERT_SET_4,
7908                                           par_num, print);
7909
7910         if (print)
7911             BLOGI(sc, "\n");
7912
7913         return (TRUE);
7914     }
7915
7916     return (FALSE);
7917 }
7918
7919 static uint8_t
7920 bxe_chk_parity_attn(struct bxe_softc *sc,
7921                     uint8_t          *global,
7922                     uint8_t          print)
7923 {
7924     struct attn_route attn = { {0} };
7925     int port = SC_PORT(sc);
7926
7927     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7928     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7929     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7930     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7931
7932     if (!CHIP_IS_E1x(sc))
7933         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7934
7935     return (bxe_parity_attn(sc, global, print, attn.sig));
7936 }
7937
7938 static void
7939 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7940                          uint32_t         attn)
7941 {
7942     uint32_t val;
7943
7944     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7945         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7946         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7947         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7948             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7949         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7950             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7951         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7952             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7953         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7954             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7955         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7956             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7957         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7958             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7959         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7960             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7961         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7962             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7963         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7964             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7965     }
7966
7967     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7968         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7969         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7970         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7971             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7972         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7973             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7974         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7975             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7976         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7977             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7978         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7979             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
7980         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
7981             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
7982     }
7983
7984     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7985                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
7986         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
7987               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7988                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
7989     }
7990 }
7991
7992 static void
7993 bxe_e1h_disable(struct bxe_softc *sc)
7994 {
7995     int port = SC_PORT(sc);
7996
7997     bxe_tx_disable(sc);
7998
7999     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
8000 }
8001
8002 static void
8003 bxe_e1h_enable(struct bxe_softc *sc)
8004 {
8005     int port = SC_PORT(sc);
8006
8007     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
8008
8009     // XXX bxe_tx_enable(sc);
8010 }
8011
8012 /*
8013  * called due to MCP event (on pmf):
8014  *   reread new bandwidth configuration
8015  *   configure FW
8016  *   notify others function about the change
8017  */
8018 static void
8019 bxe_config_mf_bw(struct bxe_softc *sc)
8020 {
8021     if (sc->link_vars.link_up) {
8022         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
8023         // XXX bxe_link_sync_notify(sc);
8024     }
8025
8026     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
8027 }
8028
8029 static void
8030 bxe_set_mf_bw(struct bxe_softc *sc)
8031 {
8032     bxe_config_mf_bw(sc);
8033     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
8034 }
8035
8036 static void
8037 bxe_handle_eee_event(struct bxe_softc *sc)
8038 {
8039     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
8040     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
8041 }
8042
8043 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
8044
8045 static void
8046 bxe_drv_info_ether_stat(struct bxe_softc *sc)
8047 {
8048     struct eth_stats_info *ether_stat =
8049         &sc->sp->drv_info_to_mcp.ether_stat;
8050
8051     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
8052             ETH_STAT_INFO_VERSION_LEN);
8053
8054     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
8055     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
8056                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
8057                                           ether_stat->mac_local + MAC_PAD,
8058                                           MAC_PAD, ETH_ALEN);
8059
8060     ether_stat->mtu_size = sc->mtu;
8061
8062     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
8063     if (if_getcapenable(sc->ifp) & (IFCAP_TSO4 | IFCAP_TSO6)) {
8064         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
8065     }
8066
8067     // XXX ether_stat->feature_flags |= ???;
8068
8069     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
8070
8071     ether_stat->txq_size = sc->tx_ring_size;
8072     ether_stat->rxq_size = sc->rx_ring_size;
8073 }
8074
8075 static void
8076 bxe_handle_drv_info_req(struct bxe_softc *sc)
8077 {
8078     enum drv_info_opcode op_code;
8079     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
8080
8081     /* if drv_info version supported by MFW doesn't match - send NACK */
8082     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
8083         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8084         return;
8085     }
8086
8087     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
8088                DRV_INFO_CONTROL_OP_CODE_SHIFT);
8089
8090     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
8091
8092     switch (op_code) {
8093     case ETH_STATS_OPCODE:
8094         bxe_drv_info_ether_stat(sc);
8095         break;
8096     case FCOE_STATS_OPCODE:
8097     case ISCSI_STATS_OPCODE:
8098     default:
8099         /* if op code isn't supported - send NACK */
8100         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8101         return;
8102     }
8103
8104     /*
8105      * If we got drv_info attn from MFW then these fields are defined in
8106      * shmem2 for sure
8107      */
8108     SHMEM2_WR(sc, drv_info_host_addr_lo,
8109               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8110     SHMEM2_WR(sc, drv_info_host_addr_hi,
8111               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8112
8113     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
8114 }
8115
8116 static void
8117 bxe_dcc_event(struct bxe_softc *sc,
8118               uint32_t         dcc_event)
8119 {
8120     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
8121
8122     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
8123         /*
8124          * This is the only place besides the function initialization
8125          * where the sc->flags can change so it is done without any
8126          * locks
8127          */
8128         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
8129             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
8130             sc->flags |= BXE_MF_FUNC_DIS;
8131             bxe_e1h_disable(sc);
8132         } else {
8133             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
8134             sc->flags &= ~BXE_MF_FUNC_DIS;
8135             bxe_e1h_enable(sc);
8136         }
8137         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
8138     }
8139
8140     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
8141         bxe_config_mf_bw(sc);
8142         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
8143     }
8144
8145     /* Report results to MCP */
8146     if (dcc_event)
8147         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
8148     else
8149         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
8150 }
8151
8152 static void
8153 bxe_pmf_update(struct bxe_softc *sc)
8154 {
8155     int port = SC_PORT(sc);
8156     uint32_t val;
8157
8158     sc->port.pmf = 1;
8159     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
8160
8161     /*
8162      * We need the mb() to ensure the ordering between the writing to
8163      * sc->port.pmf here and reading it from the bxe_periodic_task().
8164      */
8165     mb();
8166
8167     /* queue a periodic task */
8168     // XXX schedule task...
8169
8170     // XXX bxe_dcbx_pmf_update(sc);
8171
8172     /* enable nig attention */
8173     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
8174     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8175         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
8176         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
8177     } else if (!CHIP_IS_E1x(sc)) {
8178         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
8179         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
8180     }
8181
8182     bxe_stats_handle(sc, STATS_EVENT_PMF);
8183 }
8184
8185 static int
8186 bxe_mc_assert(struct bxe_softc *sc)
8187 {
8188     char last_idx;
8189     int i, rc = 0;
8190     uint32_t row0, row1, row2, row3;
8191
8192     /* XSTORM */
8193     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
8194     if (last_idx)
8195         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8196
8197     /* print the asserts */
8198     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8199
8200         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
8201         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
8202         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
8203         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
8204
8205         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8206             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8207                   i, row3, row2, row1, row0);
8208             rc++;
8209         } else {
8210             break;
8211         }
8212     }
8213
8214     /* TSTORM */
8215     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
8216     if (last_idx) {
8217         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8218     }
8219
8220     /* print the asserts */
8221     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8222
8223         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
8224         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
8225         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
8226         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
8227
8228         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8229             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8230                   i, row3, row2, row1, row0);
8231             rc++;
8232         } else {
8233             break;
8234         }
8235     }
8236
8237     /* CSTORM */
8238     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
8239     if (last_idx) {
8240         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8241     }
8242
8243     /* print the asserts */
8244     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8245
8246         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
8247         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
8248         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
8249         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
8250
8251         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8252             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8253                   i, row3, row2, row1, row0);
8254             rc++;
8255         } else {
8256             break;
8257         }
8258     }
8259
8260     /* USTORM */
8261     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
8262     if (last_idx) {
8263         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8264     }
8265
8266     /* print the asserts */
8267     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8268
8269         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
8270         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
8271         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
8272         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
8273
8274         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8275             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8276                   i, row3, row2, row1, row0);
8277             rc++;
8278         } else {
8279             break;
8280         }
8281     }
8282
8283     return (rc);
8284 }
8285
8286 static void
8287 bxe_attn_int_deasserted3(struct bxe_softc *sc,
8288                          uint32_t         attn)
8289 {
8290     int func = SC_FUNC(sc);
8291     uint32_t val;
8292
8293     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
8294
8295         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
8296
8297             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
8298             bxe_read_mf_cfg(sc);
8299             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
8300                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
8301             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
8302
8303             if (val & DRV_STATUS_DCC_EVENT_MASK)
8304                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
8305
8306             if (val & DRV_STATUS_SET_MF_BW)
8307                 bxe_set_mf_bw(sc);
8308
8309             if (val & DRV_STATUS_DRV_INFO_REQ)
8310                 bxe_handle_drv_info_req(sc);
8311
8312 #if 0
8313             if (val & DRV_STATUS_VF_DISABLED)
8314                 bxe_vf_handle_flr_event(sc);
8315 #endif
8316
8317             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
8318                 bxe_pmf_update(sc);
8319
8320 #if 0
8321             if (sc->port.pmf &&
8322                 (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
8323                 (sc->dcbx_enabled > 0))
8324                 /* start dcbx state machine */
8325                 bxe_dcbx_set_params(sc, BXE_DCBX_STATE_NEG_RECEIVED);
8326 #endif
8327
8328 #if 0
8329             if (val & DRV_STATUS_AFEX_EVENT_MASK)
8330                 bxe_handle_afex_cmd(sc, val & DRV_STATUS_AFEX_EVENT_MASK);
8331 #endif
8332
8333             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
8334                 bxe_handle_eee_event(sc);
8335
8336             if (sc->link_vars.periodic_flags &
8337                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
8338                 /* sync with link */
8339                 BXE_PHY_LOCK(sc);
8340                 sc->link_vars.periodic_flags &=
8341                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
8342                 BXE_PHY_UNLOCK(sc);
8343                 if (IS_MF(sc))
8344                     ; // XXX bxe_link_sync_notify(sc);
8345                 bxe_link_report(sc);
8346             }
8347
8348             /*
8349              * Always call it here: bxe_link_report() will
8350              * prevent the link indication duplication.
8351              */
8352             bxe_link_status_update(sc);
8353
8354         } else if (attn & BXE_MC_ASSERT_BITS) {
8355
8356             BLOGE(sc, "MC assert!\n");
8357             bxe_mc_assert(sc);
8358             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8359             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8360             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8361             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8362             bxe_panic(sc, ("MC assert!\n"));
8363
8364         } else if (attn & BXE_MCP_ASSERT) {
8365
8366             BLOGE(sc, "MCP assert!\n");
8367             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8368             // XXX bxe_fw_dump(sc);
8369
8370         } else {
8371             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8372         }
8373     }
8374
8375     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8376         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8377         if (attn & BXE_GRC_TIMEOUT) {
8378             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8379             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8380         }
8381         if (attn & BXE_GRC_RSV) {
8382             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8383             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8384         }
8385         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8386     }
8387 }
8388
8389 static void
8390 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8391                          uint32_t         attn)
8392 {
8393     int port = SC_PORT(sc);
8394     int reg_offset;
8395     uint32_t val0, mask0, val1, mask1;
8396     uint32_t val;
8397
8398     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8399         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8400         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8401         /* CFC error attention */
8402         if (val & 0x2) {
8403             BLOGE(sc, "FATAL error from CFC\n");
8404         }
8405     }
8406
8407     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8408         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8409         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8410         /* RQ_USDMDP_FIFO_OVERFLOW */
8411         if (val & 0x18000) {
8412             BLOGE(sc, "FATAL error from PXP\n");
8413         }
8414
8415         if (!CHIP_IS_E1x(sc)) {
8416             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8417             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8418         }
8419     }
8420
8421 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8422 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8423
8424     if (attn & AEU_PXP2_HW_INT_BIT) {
8425         /*  CQ47854 workaround do not panic on
8426          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8427          */
8428         if (!CHIP_IS_E1x(sc)) {
8429             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8430             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8431             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8432             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8433             /*
8434              * If the olny PXP2_EOP_ERROR_BIT is set in
8435              * STS0 and STS1 - clear it
8436              *
8437              * probably we lose additional attentions between
8438              * STS0 and STS_CLR0, in this case user will not
8439              * be notified about them
8440              */
8441             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8442                 !(val1 & mask1))
8443                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8444
8445             /* print the register, since no one can restore it */
8446             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8447
8448             /*
8449              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8450              * then notify
8451              */
8452             if (val0 & PXP2_EOP_ERROR_BIT) {
8453                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8454
8455                 /*
8456                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8457                  * set then clear attention from PXP2 block without panic
8458                  */
8459                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8460                     ((val1 & mask1) == 0))
8461                     attn &= ~AEU_PXP2_HW_INT_BIT;
8462             }
8463         }
8464     }
8465
8466     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8467         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8468                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8469
8470         val = REG_RD(sc, reg_offset);
8471         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8472         REG_WR(sc, reg_offset, val);
8473
8474         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8475               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8476         bxe_panic(sc, ("HW block attention set2\n"));
8477     }
8478 }
8479
8480 static void
8481 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8482                          uint32_t         attn)
8483 {
8484     int port = SC_PORT(sc);
8485     int reg_offset;
8486     uint32_t val;
8487
8488     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8489         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8490         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8491         /* DORQ discard attention */
8492         if (val & 0x2) {
8493             BLOGE(sc, "FATAL error from DORQ\n");
8494         }
8495     }
8496
8497     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8498         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8499                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8500
8501         val = REG_RD(sc, reg_offset);
8502         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8503         REG_WR(sc, reg_offset, val);
8504
8505         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8506               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8507         bxe_panic(sc, ("HW block attention set1\n"));
8508     }
8509 }
8510
8511 static void
8512 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8513                          uint32_t         attn)
8514 {
8515     int port = SC_PORT(sc);
8516     int reg_offset;
8517     uint32_t val;
8518
8519     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8520                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8521
8522     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8523         val = REG_RD(sc, reg_offset);
8524         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8525         REG_WR(sc, reg_offset, val);
8526
8527         BLOGW(sc, "SPIO5 hw attention\n");
8528
8529         /* Fan failure attention */
8530         elink_hw_reset_phy(&sc->link_params);
8531         bxe_fan_failure(sc);
8532     }
8533
8534     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8535         BXE_PHY_LOCK(sc);
8536         elink_handle_module_detect_int(&sc->link_params);
8537         BXE_PHY_UNLOCK(sc);
8538     }
8539
8540     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8541         val = REG_RD(sc, reg_offset);
8542         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8543         REG_WR(sc, reg_offset, val);
8544
8545         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8546                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8547     }
8548 }
8549
8550 static void
8551 bxe_attn_int_deasserted(struct bxe_softc *sc,
8552                         uint32_t         deasserted)
8553 {
8554     struct attn_route attn;
8555     struct attn_route *group_mask;
8556     int port = SC_PORT(sc);
8557     int index;
8558     uint32_t reg_addr;
8559     uint32_t val;
8560     uint32_t aeu_mask;
8561     uint8_t global = FALSE;
8562
8563     /*
8564      * Need to take HW lock because MCP or other port might also
8565      * try to handle this event.
8566      */
8567     bxe_acquire_alr(sc);
8568
8569     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8570         /* XXX
8571          * In case of parity errors don't handle attentions so that
8572          * other function would "see" parity errors.
8573          */
8574         sc->recovery_state = BXE_RECOVERY_INIT;
8575         // XXX schedule a recovery task...
8576         /* disable HW interrupts */
8577         bxe_int_disable(sc);
8578         bxe_release_alr(sc);
8579         return;
8580     }
8581
8582     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8583     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8584     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8585     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8586     if (!CHIP_IS_E1x(sc)) {
8587         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8588     } else {
8589         attn.sig[4] = 0;
8590     }
8591
8592     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8593           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8594
8595     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8596         if (deasserted & (1 << index)) {
8597             group_mask = &sc->attn_group[index];
8598
8599             BLOGD(sc, DBG_INTR,
8600                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8601                   group_mask->sig[0], group_mask->sig[1],
8602                   group_mask->sig[2], group_mask->sig[3],
8603                   group_mask->sig[4]);
8604
8605             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8606             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8607             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8608             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8609             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8610         }
8611     }
8612
8613     bxe_release_alr(sc);
8614
8615     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8616         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8617                     COMMAND_REG_ATTN_BITS_CLR);
8618     } else {
8619         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8620     }
8621
8622     val = ~deasserted;
8623     BLOGD(sc, DBG_INTR,
8624           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8625           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8626     REG_WR(sc, reg_addr, val);
8627
8628     if (~sc->attn_state & deasserted) {
8629         BLOGE(sc, "IGU error\n");
8630     }
8631
8632     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8633                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8634
8635     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8636
8637     aeu_mask = REG_RD(sc, reg_addr);
8638
8639     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8640           aeu_mask, deasserted);
8641     aeu_mask |= (deasserted & 0x3ff);
8642     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8643
8644     REG_WR(sc, reg_addr, aeu_mask);
8645     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8646
8647     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8648     sc->attn_state &= ~deasserted;
8649     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8650 }
8651
8652 static void
8653 bxe_attn_int(struct bxe_softc *sc)
8654 {
8655     /* read local copy of bits */
8656     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8657     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8658     uint32_t attn_state = sc->attn_state;
8659
8660     /* look for changed bits */
8661     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8662     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8663
8664     BLOGD(sc, DBG_INTR,
8665           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8666           attn_bits, attn_ack, asserted, deasserted);
8667
8668     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8669         BLOGE(sc, "BAD attention state\n");
8670     }
8671
8672     /* handle bits that were raised */
8673     if (asserted) {
8674         bxe_attn_int_asserted(sc, asserted);
8675     }
8676
8677     if (deasserted) {
8678         bxe_attn_int_deasserted(sc, deasserted);
8679     }
8680 }
8681
8682 static uint16_t
8683 bxe_update_dsb_idx(struct bxe_softc *sc)
8684 {
8685     struct host_sp_status_block *def_sb = sc->def_sb;
8686     uint16_t rc = 0;
8687
8688     mb(); /* status block is written to by the chip */
8689
8690     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8691         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8692         rc |= BXE_DEF_SB_ATT_IDX;
8693     }
8694
8695     if (sc->def_idx != def_sb->sp_sb.running_index) {
8696         sc->def_idx = def_sb->sp_sb.running_index;
8697         rc |= BXE_DEF_SB_IDX;
8698     }
8699
8700     mb();
8701
8702     return (rc);
8703 }
8704
8705 static inline struct ecore_queue_sp_obj *
8706 bxe_cid_to_q_obj(struct bxe_softc *sc,
8707                  uint32_t         cid)
8708 {
8709     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8710     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8711 }
8712
8713 static void
8714 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8715 {
8716     struct ecore_mcast_ramrod_params rparam;
8717     int rc;
8718
8719     memset(&rparam, 0, sizeof(rparam));
8720
8721     rparam.mcast_obj = &sc->mcast_obj;
8722
8723     BXE_MCAST_LOCK(sc);
8724
8725     /* clear pending state for the last command */
8726     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8727
8728     /* if there are pending mcast commands - send them */
8729     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8730         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8731         if (rc < 0) {
8732             BLOGD(sc, DBG_SP,
8733                   "ERROR: Failed to send pending mcast commands (%d)\n",
8734                   rc);
8735         }
8736     }
8737
8738     BXE_MCAST_UNLOCK(sc);
8739 }
8740
8741 static void
8742 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8743                               union event_ring_elem *elem)
8744 {
8745     unsigned long ramrod_flags = 0;
8746     int rc = 0;
8747     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8748     struct ecore_vlan_mac_obj *vlan_mac_obj;
8749
8750     /* always push next commands out, don't wait here */
8751     bit_set(&ramrod_flags, RAMROD_CONT);
8752
8753     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8754     case ECORE_FILTER_MAC_PENDING:
8755         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8756         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8757         break;
8758
8759     case ECORE_FILTER_MCAST_PENDING:
8760         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8761         /*
8762          * This is only relevant for 57710 where multicast MACs are
8763          * configured as unicast MACs using the same ramrod.
8764          */
8765         bxe_handle_mcast_eqe(sc);
8766         return;
8767
8768     default:
8769         BLOGE(sc, "Unsupported classification command: %d\n",
8770               elem->message.data.eth_event.echo);
8771         return;
8772     }
8773
8774     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8775
8776     if (rc < 0) {
8777         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8778     } else if (rc > 0) {
8779         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8780     }
8781 }
8782
8783 static void
8784 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8785                        union event_ring_elem *elem)
8786 {
8787     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8788
8789     /* send rx_mode command again if was requested */
8790     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8791                                &sc->sp_state)) {
8792         bxe_set_storm_rx_mode(sc);
8793     }
8794 #if 0
8795     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_START_SCHED,
8796                                     &sc->sp_state)) {
8797         bxe_set_iscsi_eth_rx_mode(sc, TRUE);
8798     }
8799     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_STOP_SCHED,
8800                                     &sc->sp_state)) {
8801         bxe_set_iscsi_eth_rx_mode(sc, FALSE);
8802     }
8803 #endif
8804 }
8805
8806 static void
8807 bxe_update_eq_prod(struct bxe_softc *sc,
8808                    uint16_t         prod)
8809 {
8810     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8811     wmb(); /* keep prod updates ordered */
8812 }
8813
8814 static void
8815 bxe_eq_int(struct bxe_softc *sc)
8816 {
8817     uint16_t hw_cons, sw_cons, sw_prod;
8818     union event_ring_elem *elem;
8819     uint8_t echo;
8820     uint32_t cid;
8821     uint8_t opcode;
8822     int spqe_cnt = 0;
8823     struct ecore_queue_sp_obj *q_obj;
8824     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8825     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8826
8827     hw_cons = le16toh(*sc->eq_cons_sb);
8828
8829     /*
8830      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8831      * when we get to the next-page we need to adjust so the loop
8832      * condition below will be met. The next element is the size of a
8833      * regular element and hence incrementing by 1
8834      */
8835     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8836         hw_cons++;
8837     }
8838
8839     /*
8840      * This function may never run in parallel with itself for a
8841      * specific sc and no need for a read memory barrier here.
8842      */
8843     sw_cons = sc->eq_cons;
8844     sw_prod = sc->eq_prod;
8845
8846     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8847           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8848
8849     for (;
8850          sw_cons != hw_cons;
8851          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8852
8853         elem = &sc->eq[EQ_DESC(sw_cons)];
8854
8855 #if 0
8856         int rc;
8857         rc = bxe_iov_eq_sp_event(sc, elem);
8858         if (!rc) {
8859             BLOGE(sc, "bxe_iov_eq_sp_event returned %d\n", rc);
8860             goto next_spqe;
8861         }
8862 #endif
8863
8864         /* elem CID originates from FW, actually LE */
8865         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8866         opcode = elem->message.opcode;
8867
8868         /* handle eq element */
8869         switch (opcode) {
8870 #if 0
8871         case EVENT_RING_OPCODE_VF_PF_CHANNEL:
8872             BLOGD(sc, DBG_SP, "vf/pf channel element on eq\n");
8873             bxe_vf_mbx(sc, &elem->message.data.vf_pf_event);
8874             continue;
8875 #endif
8876
8877         case EVENT_RING_OPCODE_STAT_QUERY:
8878             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8879                   sc->stats_comp++);
8880             /* nothing to do with stats comp */
8881             goto next_spqe;
8882
8883         case EVENT_RING_OPCODE_CFC_DEL:
8884             /* handle according to cid range */
8885             /* we may want to verify here that the sc state is HALTING */
8886             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8887             q_obj = bxe_cid_to_q_obj(sc, cid);
8888             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8889                 break;
8890             }
8891             goto next_spqe;
8892
8893         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8894             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8895             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8896                 break;
8897             }
8898             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8899             goto next_spqe;
8900
8901         case EVENT_RING_OPCODE_START_TRAFFIC:
8902             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8903             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8904                 break;
8905             }
8906             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8907             goto next_spqe;
8908
8909         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8910             echo = elem->message.data.function_update_event.echo;
8911             if (echo == SWITCH_UPDATE) {
8912                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8913                 if (f_obj->complete_cmd(sc, f_obj,
8914                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8915                     break;
8916                 }
8917             }
8918             else {
8919                 BLOGD(sc, DBG_SP,
8920                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8921 #if 0
8922                 f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_UPDATE);
8923                 /*
8924                  * We will perform the queues update from the sp_core_task as
8925                  * all queue SP operations should run with CORE_LOCK.
8926                  */
8927                 bxe_set_bit(BXE_SP_CORE_AFEX_F_UPDATE, &sc->sp_core_state);
8928                 taskqueue_enqueue(sc->sp_tq, &sc->sp_tq_task);
8929 #endif
8930             }
8931             goto next_spqe;
8932
8933 #if 0
8934         case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
8935             f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_VIFLISTS);
8936             bxe_after_afex_vif_lists(sc, elem);
8937             goto next_spqe;
8938 #endif
8939
8940         case EVENT_RING_OPCODE_FORWARD_SETUP:
8941             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8942             if (q_obj->complete_cmd(sc, q_obj,
8943                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8944                 break;
8945             }
8946             goto next_spqe;
8947
8948         case EVENT_RING_OPCODE_FUNCTION_START:
8949             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8950             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8951                 break;
8952             }
8953             goto next_spqe;
8954
8955         case EVENT_RING_OPCODE_FUNCTION_STOP:
8956             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8957             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8958                 break;
8959             }
8960             goto next_spqe;
8961         }
8962
8963         switch (opcode | sc->state) {
8964         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8965         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8966             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8967             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8968             rss_raw->clear_pending(rss_raw);
8969             break;
8970
8971         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8972         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8973         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8974         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8975         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8976         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8977             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8978             bxe_handle_classification_eqe(sc, elem);
8979             break;
8980
8981         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
8982         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
8983         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8984             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
8985             bxe_handle_mcast_eqe(sc);
8986             break;
8987
8988         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
8989         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
8990         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8991             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
8992             bxe_handle_rx_mode_eqe(sc, elem);
8993             break;
8994
8995         default:
8996             /* unknown event log error and continue */
8997             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
8998                   elem->message.opcode, sc->state);
8999         }
9000
9001 next_spqe:
9002         spqe_cnt++;
9003     } /* for */
9004
9005     mb();
9006     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
9007
9008     sc->eq_cons = sw_cons;
9009     sc->eq_prod = sw_prod;
9010
9011     /* make sure that above mem writes were issued towards the memory */
9012     wmb();
9013
9014     /* update producer */
9015     bxe_update_eq_prod(sc, sc->eq_prod);
9016 }
9017
9018 static void
9019 bxe_handle_sp_tq(void *context,
9020                  int  pending)
9021 {
9022     struct bxe_softc *sc = (struct bxe_softc *)context;
9023     uint16_t status;
9024
9025     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
9026
9027     /* what work needs to be performed? */
9028     status = bxe_update_dsb_idx(sc);
9029
9030     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
9031
9032     /* HW attentions */
9033     if (status & BXE_DEF_SB_ATT_IDX) {
9034         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
9035         bxe_attn_int(sc);
9036         status &= ~BXE_DEF_SB_ATT_IDX;
9037     }
9038
9039     /* SP events: STAT_QUERY and others */
9040     if (status & BXE_DEF_SB_IDX) {
9041         /* handle EQ completions */
9042         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
9043         bxe_eq_int(sc);
9044         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
9045                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
9046         status &= ~BXE_DEF_SB_IDX;
9047     }
9048
9049     /* if status is non zero then something went wrong */
9050     if (__predict_false(status)) {
9051         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
9052     }
9053
9054     /* ack status block only if something was actually handled */
9055     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
9056                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
9057
9058     /*
9059      * Must be called after the EQ processing (since eq leads to sriov
9060      * ramrod completion flows).
9061      * This flow may have been scheduled by the arrival of a ramrod
9062      * completion, or by the sriov code rescheduling itself.
9063      */
9064     // XXX bxe_iov_sp_task(sc);
9065
9066 #if 0
9067     /* AFEX - poll to check if VIFSET_ACK should be sent to MFW */
9068     if (bxe_test_and_clear_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK,
9069                                &sc->sp_state)) {
9070         bxe_link_report(sc);
9071         bxe_fw_command(sc, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
9072     }
9073 #endif
9074 }
9075
9076 static void
9077 bxe_handle_fp_tq(void *context,
9078                  int  pending)
9079 {
9080     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
9081     struct bxe_softc *sc = fp->sc;
9082     uint8_t more_tx = FALSE;
9083     uint8_t more_rx = FALSE;
9084
9085     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
9086
9087     /* XXX
9088      * IFF_DRV_RUNNING state can't be checked here since we process
9089      * slowpath events on a client queue during setup. Instead
9090      * we need to add a "process/continue" flag here that the driver
9091      * can use to tell the task here not to do anything.
9092      */
9093 #if 0
9094     if (!(if_getdrvflags(sc->ifp) & IFF_DRV_RUNNING)) {
9095         return;
9096     }
9097 #endif
9098
9099     /* update the fastpath index */
9100     bxe_update_fp_sb_idx(fp);
9101
9102     /* XXX add loop here if ever support multiple tx CoS */
9103     /* fp->txdata[cos] */
9104     if (bxe_has_tx_work(fp)) {
9105         BXE_FP_TX_LOCK(fp);
9106         more_tx = bxe_txeof(sc, fp);
9107         BXE_FP_TX_UNLOCK(fp);
9108     }
9109
9110     if (bxe_has_rx_work(fp)) {
9111         more_rx = bxe_rxeof(sc, fp);
9112     }
9113
9114     if (more_rx /*|| more_tx*/) {
9115         /* still more work to do */
9116         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9117         return;
9118     }
9119
9120     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9121                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9122 }
9123
9124 static void
9125 bxe_task_fp(struct bxe_fastpath *fp)
9126 {
9127     struct bxe_softc *sc = fp->sc;
9128     uint8_t more_tx = FALSE;
9129     uint8_t more_rx = FALSE;
9130
9131     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
9132
9133     /* update the fastpath index */
9134     bxe_update_fp_sb_idx(fp);
9135
9136     /* XXX add loop here if ever support multiple tx CoS */
9137     /* fp->txdata[cos] */
9138     if (bxe_has_tx_work(fp)) {
9139         BXE_FP_TX_LOCK(fp);
9140         more_tx = bxe_txeof(sc, fp);
9141         BXE_FP_TX_UNLOCK(fp);
9142     }
9143
9144     if (bxe_has_rx_work(fp)) {
9145         more_rx = bxe_rxeof(sc, fp);
9146     }
9147
9148     if (more_rx /*|| more_tx*/) {
9149         /* still more work to do, bail out if this ISR and process later */
9150         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9151         return;
9152     }
9153
9154     /*
9155      * Here we write the fastpath index taken before doing any tx or rx work.
9156      * It is very well possible other hw events occurred up to this point and
9157      * they were actually processed accordingly above. Since we're going to
9158      * write an older fastpath index, an interrupt is coming which we might
9159      * not do any work in.
9160      */
9161     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9162                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9163 }
9164
9165 /*
9166  * Legacy interrupt entry point.
9167  *
9168  * Verifies that the controller generated the interrupt and
9169  * then calls a separate routine to handle the various
9170  * interrupt causes: link, RX, and TX.
9171  */
9172 static void
9173 bxe_intr_legacy(void *xsc)
9174 {
9175     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9176     struct bxe_fastpath *fp;
9177     uint16_t status, mask;
9178     int i;
9179
9180     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
9181
9182 #if 0
9183     /* Don't handle any interrupts if we're not ready. */
9184     if (__predict_false(sc->intr_sem != 0)) {
9185         return;
9186     }
9187 #endif
9188
9189     /*
9190      * 0 for ustorm, 1 for cstorm
9191      * the bits returned from ack_int() are 0-15
9192      * bit 0 = attention status block
9193      * bit 1 = fast path status block
9194      * a mask of 0x2 or more = tx/rx event
9195      * a mask of 1 = slow path event
9196      */
9197
9198     status = bxe_ack_int(sc);
9199
9200     /* the interrupt is not for us */
9201     if (__predict_false(status == 0)) {
9202         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
9203         return;
9204     }
9205
9206     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
9207
9208     FOR_EACH_ETH_QUEUE(sc, i) {
9209         fp = &sc->fp[i];
9210         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
9211         if (status & mask) {
9212             /* acknowledge and disable further fastpath interrupts */
9213             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9214             bxe_task_fp(fp);
9215             status &= ~mask;
9216         }
9217     }
9218
9219 #if 0
9220     if (CNIC_SUPPORT(sc)) {
9221         mask = 0x2;
9222         if (status & (mask | 0x1)) {
9223             ...
9224             status &= ~mask;
9225         }
9226     }
9227 #endif
9228
9229     if (__predict_false(status & 0x1)) {
9230         /* acknowledge and disable further slowpath interrupts */
9231         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9232
9233         /* schedule slowpath handler */
9234         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9235
9236         status &= ~0x1;
9237     }
9238
9239     if (__predict_false(status)) {
9240         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
9241     }
9242 }
9243
9244 /* slowpath interrupt entry point */
9245 static void
9246 bxe_intr_sp(void *xsc)
9247 {
9248     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9249
9250     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
9251
9252     /* acknowledge and disable further slowpath interrupts */
9253     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9254
9255     /* schedule slowpath handler */
9256     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9257 }
9258
9259 /* fastpath interrupt entry point */
9260 static void
9261 bxe_intr_fp(void *xfp)
9262 {
9263     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
9264     struct bxe_softc *sc = fp->sc;
9265
9266     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
9267
9268     BLOGD(sc, DBG_INTR,
9269           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
9270           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
9271
9272 #if 0
9273     /* Don't handle any interrupts if we're not ready. */
9274     if (__predict_false(sc->intr_sem != 0)) {
9275         return;
9276     }
9277 #endif
9278
9279     /* acknowledge and disable further fastpath interrupts */
9280     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9281
9282     bxe_task_fp(fp);
9283 }
9284
9285 /* Release all interrupts allocated by the driver. */
9286 static void
9287 bxe_interrupt_free(struct bxe_softc *sc)
9288 {
9289     int i;
9290
9291     switch (sc->interrupt_mode) {
9292     case INTR_MODE_INTX:
9293         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
9294         if (sc->intr[0].resource != NULL) {
9295             bus_release_resource(sc->dev,
9296                                  SYS_RES_IRQ,
9297                                  sc->intr[0].rid,
9298                                  sc->intr[0].resource);
9299         }
9300         break;
9301     case INTR_MODE_MSI:
9302         for (i = 0; i < sc->intr_count; i++) {
9303             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
9304             if (sc->intr[i].resource && sc->intr[i].rid) {
9305                 bus_release_resource(sc->dev,
9306                                      SYS_RES_IRQ,
9307                                      sc->intr[i].rid,
9308                                      sc->intr[i].resource);
9309             }
9310         }
9311         pci_release_msi(sc->dev);
9312         break;
9313     case INTR_MODE_MSIX:
9314         for (i = 0; i < sc->intr_count; i++) {
9315             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
9316             if (sc->intr[i].resource && sc->intr[i].rid) {
9317                 bus_release_resource(sc->dev,
9318                                      SYS_RES_IRQ,
9319                                      sc->intr[i].rid,
9320                                      sc->intr[i].resource);
9321             }
9322         }
9323         pci_release_msi(sc->dev);
9324         break;
9325     default:
9326         /* nothing to do as initial allocation failed */
9327         break;
9328     }
9329 }
9330
9331 /*
9332  * This function determines and allocates the appropriate
9333  * interrupt based on system capabilites and user request.
9334  *
9335  * The user may force a particular interrupt mode, specify
9336  * the number of receive queues, specify the method for
9337  * distribuitng received frames to receive queues, or use
9338  * the default settings which will automatically select the
9339  * best supported combination.  In addition, the OS may or
9340  * may not support certain combinations of these settings.
9341  * This routine attempts to reconcile the settings requested
9342  * by the user with the capabilites available from the system
9343  * to select the optimal combination of features.
9344  *
9345  * Returns:
9346  *   0 = Success, !0 = Failure.
9347  */
9348 static int
9349 bxe_interrupt_alloc(struct bxe_softc *sc)
9350 {
9351     int msix_count = 0;
9352     int msi_count = 0;
9353     int num_requested = 0;
9354     int num_allocated = 0;
9355     int rid, i, j;
9356     int rc;
9357
9358     /* get the number of available MSI/MSI-X interrupts from the OS */
9359     if (sc->interrupt_mode > 0) {
9360         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
9361             msix_count = pci_msix_count(sc->dev);
9362         }
9363
9364         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
9365             msi_count = pci_msi_count(sc->dev);
9366         }
9367
9368         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
9369               msi_count, msix_count);
9370     }
9371
9372     do { /* try allocating MSI-X interrupt resources (at least 2) */
9373         if (sc->interrupt_mode != INTR_MODE_MSIX) {
9374             break;
9375         }
9376
9377         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
9378             (msix_count < 2)) {
9379             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9380             break;
9381         }
9382
9383         /* ask for the necessary number of MSI-X vectors */
9384         num_requested = min((sc->num_queues + 1), msix_count);
9385
9386         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
9387
9388         num_allocated = num_requested;
9389         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
9390             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
9391             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9392             break;
9393         }
9394
9395         if (num_allocated < 2) { /* possible? */
9396             BLOGE(sc, "MSI-X allocation less than 2!\n");
9397             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9398             pci_release_msi(sc->dev);
9399             break;
9400         }
9401
9402         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
9403               num_requested, num_allocated);
9404
9405         /* best effort so use the number of vectors allocated to us */
9406         sc->intr_count = num_allocated;
9407         sc->num_queues = num_allocated - 1;
9408
9409         rid = 1; /* initial resource identifier */
9410
9411         /* allocate the MSI-X vectors */
9412         for (i = 0; i < num_allocated; i++) {
9413             sc->intr[i].rid = (rid + i);
9414
9415             if ((sc->intr[i].resource =
9416                  bus_alloc_resource_any(sc->dev,
9417                                         SYS_RES_IRQ,
9418                                         &sc->intr[i].rid,
9419                                         RF_ACTIVE)) == NULL) {
9420                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
9421                       i, (rid + i));
9422
9423                 for (j = (i - 1); j >= 0; j--) {
9424                     bus_release_resource(sc->dev,
9425                                          SYS_RES_IRQ,
9426                                          sc->intr[j].rid,
9427                                          sc->intr[j].resource);
9428                 }
9429
9430                 sc->intr_count = 0;
9431                 sc->num_queues = 0;
9432                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9433                 pci_release_msi(sc->dev);
9434                 break;
9435             }
9436
9437             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9438         }
9439     } while (0);
9440
9441     do { /* try allocating MSI vector resources (at least 2) */
9442         if (sc->interrupt_mode != INTR_MODE_MSI) {
9443             break;
9444         }
9445
9446         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9447             (msi_count < 1)) {
9448             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9449             break;
9450         }
9451
9452         /* ask for a single MSI vector */
9453         num_requested = 1;
9454
9455         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9456
9457         num_allocated = num_requested;
9458         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9459             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9460             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9461             break;
9462         }
9463
9464         if (num_allocated != 1) { /* possible? */
9465             BLOGE(sc, "MSI allocation is not 1!\n");
9466             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9467             pci_release_msi(sc->dev);
9468             break;
9469         }
9470
9471         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9472               num_requested, num_allocated);
9473
9474         /* best effort so use the number of vectors allocated to us */
9475         sc->intr_count = num_allocated;
9476         sc->num_queues = num_allocated;
9477
9478         rid = 1; /* initial resource identifier */
9479
9480         sc->intr[0].rid = rid;
9481
9482         if ((sc->intr[0].resource =
9483              bus_alloc_resource_any(sc->dev,
9484                                     SYS_RES_IRQ,
9485                                     &sc->intr[0].rid,
9486                                     RF_ACTIVE)) == NULL) {
9487             BLOGE(sc, "Failed to map MSI[0] (rid=%d)!\n", rid);
9488             sc->intr_count = 0;
9489             sc->num_queues = 0;
9490             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9491             pci_release_msi(sc->dev);
9492             break;
9493         }
9494
9495         BLOGD(sc, DBG_LOAD, "Mapped MSI[0] (rid=%d)\n", rid);
9496     } while (0);
9497
9498     do { /* try allocating INTx vector resources */
9499         if (sc->interrupt_mode != INTR_MODE_INTX) {
9500             break;
9501         }
9502
9503         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9504
9505         /* only one vector for INTx */
9506         sc->intr_count = 1;
9507         sc->num_queues = 1;
9508
9509         rid = 0; /* initial resource identifier */
9510
9511         sc->intr[0].rid = rid;
9512
9513         if ((sc->intr[0].resource =
9514              bus_alloc_resource_any(sc->dev,
9515                                     SYS_RES_IRQ,
9516                                     &sc->intr[0].rid,
9517                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9518             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9519             sc->intr_count = 0;
9520             sc->num_queues = 0;
9521             sc->interrupt_mode = -1; /* Failed! */
9522             break;
9523         }
9524
9525         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9526     } while (0);
9527
9528     if (sc->interrupt_mode == -1) {
9529         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9530         rc = 1;
9531     } else {
9532         BLOGD(sc, DBG_LOAD,
9533               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9534               sc->interrupt_mode, sc->num_queues);
9535         rc = 0;
9536     }
9537
9538     return (rc);
9539 }
9540
9541 static void
9542 bxe_interrupt_detach(struct bxe_softc *sc)
9543 {
9544     struct bxe_fastpath *fp;
9545     int i;
9546
9547     /* release interrupt resources */
9548     for (i = 0; i < sc->intr_count; i++) {
9549         if (sc->intr[i].resource && sc->intr[i].tag) {
9550             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9551             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9552         }
9553     }
9554
9555     for (i = 0; i < sc->num_queues; i++) {
9556         fp = &sc->fp[i];
9557         if (fp->tq) {
9558             taskqueue_drain(fp->tq, &fp->tq_task);
9559             taskqueue_free(fp->tq);
9560             fp->tq = NULL;
9561         }
9562     }
9563
9564     if (sc->rx_mode_tq) {
9565         taskqueue_drain(sc->rx_mode_tq, &sc->rx_mode_tq_task);
9566         taskqueue_free(sc->rx_mode_tq);
9567         sc->rx_mode_tq = NULL;
9568     }
9569
9570     if (sc->sp_tq) {
9571         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9572         taskqueue_free(sc->sp_tq);
9573         sc->sp_tq = NULL;
9574     }
9575 }
9576
9577 /*
9578  * Enables interrupts and attach to the ISR.
9579  *
9580  * When using multiple MSI/MSI-X vectors the first vector
9581  * is used for slowpath operations while all remaining
9582  * vectors are used for fastpath operations.  If only a
9583  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9584  * ISR must look for both slowpath and fastpath completions.
9585  */
9586 static int
9587 bxe_interrupt_attach(struct bxe_softc *sc)
9588 {
9589     struct bxe_fastpath *fp;
9590     int rc = 0;
9591     int i;
9592
9593     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9594              "bxe%d_sp_tq", sc->unit);
9595     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9596     sc->sp_tq = taskqueue_create_fast(sc->sp_tq_name, M_NOWAIT,
9597                                       taskqueue_thread_enqueue,
9598                                       &sc->sp_tq);
9599     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9600                             "%s", sc->sp_tq_name);
9601
9602     snprintf(sc->rx_mode_tq_name, sizeof(sc->rx_mode_tq_name),
9603              "bxe%d_rx_mode_tq", sc->unit);
9604     TASK_INIT(&sc->rx_mode_tq_task, 0, bxe_handle_rx_mode_tq, sc);
9605     sc->rx_mode_tq = taskqueue_create_fast(sc->rx_mode_tq_name, M_NOWAIT,
9606                                            taskqueue_thread_enqueue,
9607                                            &sc->rx_mode_tq);
9608     taskqueue_start_threads(&sc->rx_mode_tq, 1, PWAIT, /* lower priority */
9609                             "%s", sc->rx_mode_tq_name);
9610
9611     for (i = 0; i < sc->num_queues; i++) {
9612         fp = &sc->fp[i];
9613         snprintf(fp->tq_name, sizeof(fp->tq_name),
9614                  "bxe%d_fp%d_tq", sc->unit, i);
9615         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9616         fp->tq = taskqueue_create_fast(fp->tq_name, M_NOWAIT,
9617                                        taskqueue_thread_enqueue,
9618                                        &fp->tq);
9619         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9620                                 "%s", fp->tq_name);
9621     }
9622
9623     /* setup interrupt handlers */
9624     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9625         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9626
9627         /*
9628          * Setup the interrupt handler. Note that we pass the driver instance
9629          * to the interrupt handler for the slowpath.
9630          */
9631         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9632                                  (INTR_TYPE_NET | INTR_MPSAFE),
9633                                  NULL, bxe_intr_sp, sc,
9634                                  &sc->intr[0].tag)) != 0) {
9635             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9636             goto bxe_interrupt_attach_exit;
9637         }
9638
9639         bus_describe_intr(sc->dev, sc->intr[0].resource,
9640                           sc->intr[0].tag, "sp");
9641
9642         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9643
9644         /* initialize the fastpath vectors (note the first was used for sp) */
9645         for (i = 0; i < sc->num_queues; i++) {
9646             fp = &sc->fp[i];
9647             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9648
9649             /*
9650              * Setup the interrupt handler. Note that we pass the
9651              * fastpath context to the interrupt handler in this
9652              * case.
9653              */
9654             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9655                                      (INTR_TYPE_NET | INTR_MPSAFE),
9656                                      NULL, bxe_intr_fp, fp,
9657                                      &sc->intr[i + 1].tag)) != 0) {
9658                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9659                       (i + 1), rc);
9660                 goto bxe_interrupt_attach_exit;
9661             }
9662
9663             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9664                               sc->intr[i + 1].tag, "fp%02d", i);
9665
9666             /* bind the fastpath instance to a cpu */
9667             if (sc->num_queues > 1) {
9668                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9669             }
9670
9671             fp->state = BXE_FP_STATE_IRQ;
9672         }
9673     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9674         BLOGD(sc, DBG_LOAD, "Enabling MSI[0] vector\n");
9675
9676         /*
9677          * Setup the interrupt handler. Note that we pass the
9678          * driver instance to the interrupt handler which
9679          * will handle both the slowpath and fastpath.
9680          */
9681         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9682                                  (INTR_TYPE_NET | INTR_MPSAFE),
9683                                  NULL, bxe_intr_legacy, sc,
9684                                  &sc->intr[0].tag)) != 0) {
9685             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9686             goto bxe_interrupt_attach_exit;
9687         }
9688
9689     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9690         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9691
9692         /*
9693          * Setup the interrupt handler. Note that we pass the
9694          * driver instance to the interrupt handler which
9695          * will handle both the slowpath and fastpath.
9696          */
9697         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9698                                  (INTR_TYPE_NET | INTR_MPSAFE),
9699                                  NULL, bxe_intr_legacy, sc,
9700                                  &sc->intr[0].tag)) != 0) {
9701             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9702             goto bxe_interrupt_attach_exit;
9703         }
9704     }
9705
9706 bxe_interrupt_attach_exit:
9707
9708     return (rc);
9709 }
9710
9711 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9712 static int  bxe_init_hw_common(struct bxe_softc *sc);
9713 static int  bxe_init_hw_port(struct bxe_softc *sc);
9714 static int  bxe_init_hw_func(struct bxe_softc *sc);
9715 static void bxe_reset_common(struct bxe_softc *sc);
9716 static void bxe_reset_port(struct bxe_softc *sc);
9717 static void bxe_reset_func(struct bxe_softc *sc);
9718 static int  bxe_gunzip_init(struct bxe_softc *sc);
9719 static void bxe_gunzip_end(struct bxe_softc *sc);
9720 static int  bxe_init_firmware(struct bxe_softc *sc);
9721 static void bxe_release_firmware(struct bxe_softc *sc);
9722
9723 static struct
9724 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9725     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9726     .init_hw_cmn      = bxe_init_hw_common,
9727     .init_hw_port     = bxe_init_hw_port,
9728     .init_hw_func     = bxe_init_hw_func,
9729
9730     .reset_hw_cmn     = bxe_reset_common,
9731     .reset_hw_port    = bxe_reset_port,
9732     .reset_hw_func    = bxe_reset_func,
9733
9734     .gunzip_init      = bxe_gunzip_init,
9735     .gunzip_end       = bxe_gunzip_end,
9736
9737     .init_fw          = bxe_init_firmware,
9738     .release_fw       = bxe_release_firmware,
9739 };
9740
9741 static void
9742 bxe_init_func_obj(struct bxe_softc *sc)
9743 {
9744     sc->dmae_ready = 0;
9745
9746     ecore_init_func_obj(sc,
9747                         &sc->func_obj,
9748                         BXE_SP(sc, func_rdata),
9749                         BXE_SP_MAPPING(sc, func_rdata),
9750                         BXE_SP(sc, func_afex_rdata),
9751                         BXE_SP_MAPPING(sc, func_afex_rdata),
9752                         &bxe_func_sp_drv);
9753 }
9754
9755 static int
9756 bxe_init_hw(struct bxe_softc *sc,
9757             uint32_t         load_code)
9758 {
9759     struct ecore_func_state_params func_params = { NULL };
9760     int rc;
9761
9762     /* prepare the parameters for function state transitions */
9763     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9764
9765     func_params.f_obj = &sc->func_obj;
9766     func_params.cmd = ECORE_F_CMD_HW_INIT;
9767
9768     func_params.params.hw_init.load_phase = load_code;
9769
9770     /*
9771      * Via a plethora of function pointers, we will eventually reach
9772      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9773      */
9774     rc = ecore_func_state_change(sc, &func_params);
9775
9776     return (rc);
9777 }
9778
9779 static void
9780 bxe_fill(struct bxe_softc *sc,
9781          uint32_t         addr,
9782          int              fill,
9783          uint32_t         len)
9784 {
9785     uint32_t i;
9786
9787     if (!(len % 4) && !(addr % 4)) {
9788         for (i = 0; i < len; i += 4) {
9789             REG_WR(sc, (addr + i), fill);
9790         }
9791     } else {
9792         for (i = 0; i < len; i++) {
9793             REG_WR8(sc, (addr + i), fill);
9794         }
9795     }
9796 }
9797
9798 /* writes FP SP data to FW - data_size in dwords */
9799 static void
9800 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9801                   int              fw_sb_id,
9802                   uint32_t         *sb_data_p,
9803                   uint32_t         data_size)
9804 {
9805     int index;
9806
9807     for (index = 0; index < data_size; index++) {
9808         REG_WR(sc,
9809                (BAR_CSTRORM_INTMEM +
9810                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9811                 (sizeof(uint32_t) * index)),
9812                *(sb_data_p + index));
9813     }
9814 }
9815
9816 static void
9817 bxe_zero_fp_sb(struct bxe_softc *sc,
9818                int              fw_sb_id)
9819 {
9820     struct hc_status_block_data_e2 sb_data_e2;
9821     struct hc_status_block_data_e1x sb_data_e1x;
9822     uint32_t *sb_data_p;
9823     uint32_t data_size = 0;
9824
9825     if (!CHIP_IS_E1x(sc)) {
9826         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9827         sb_data_e2.common.state = SB_DISABLED;
9828         sb_data_e2.common.p_func.vf_valid = FALSE;
9829         sb_data_p = (uint32_t *)&sb_data_e2;
9830         data_size = (sizeof(struct hc_status_block_data_e2) /
9831                      sizeof(uint32_t));
9832     } else {
9833         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9834         sb_data_e1x.common.state = SB_DISABLED;
9835         sb_data_e1x.common.p_func.vf_valid = FALSE;
9836         sb_data_p = (uint32_t *)&sb_data_e1x;
9837         data_size = (sizeof(struct hc_status_block_data_e1x) /
9838                      sizeof(uint32_t));
9839     }
9840
9841     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9842
9843     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9844              0, CSTORM_STATUS_BLOCK_SIZE);
9845     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9846              0, CSTORM_SYNC_BLOCK_SIZE);
9847 }
9848
9849 static void
9850 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9851                   struct hc_sp_status_block_data *sp_sb_data)
9852 {
9853     int i;
9854
9855     for (i = 0;
9856          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9857          i++) {
9858         REG_WR(sc,
9859                (BAR_CSTRORM_INTMEM +
9860                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9861                 (i * sizeof(uint32_t))),
9862                *((uint32_t *)sp_sb_data + i));
9863     }
9864 }
9865
9866 static void
9867 bxe_zero_sp_sb(struct bxe_softc *sc)
9868 {
9869     struct hc_sp_status_block_data sp_sb_data;
9870
9871     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9872
9873     sp_sb_data.state           = SB_DISABLED;
9874     sp_sb_data.p_func.vf_valid = FALSE;
9875
9876     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9877
9878     bxe_fill(sc,
9879              (BAR_CSTRORM_INTMEM +
9880               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9881               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9882     bxe_fill(sc,
9883              (BAR_CSTRORM_INTMEM +
9884               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9885               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9886 }
9887
9888 static void
9889 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9890                              int                       igu_sb_id,
9891                              int                       igu_seg_id)
9892 {
9893     hc_sm->igu_sb_id      = igu_sb_id;
9894     hc_sm->igu_seg_id     = igu_seg_id;
9895     hc_sm->timer_value    = 0xFF;
9896     hc_sm->time_to_expire = 0xFFFFFFFF;
9897 }
9898
9899 static void
9900 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9901 {
9902     /* zero out state machine indices */
9903
9904     /* rx indices */
9905     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9906
9907     /* tx indices */
9908     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9909     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9910     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9911     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9912
9913     /* map indices */
9914
9915     /* rx indices */
9916     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9917         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9918
9919     /* tx indices */
9920     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9921         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9922     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9923         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9924     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9925         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9926     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9927         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9928 }
9929
9930 static void
9931 bxe_init_sb(struct bxe_softc *sc,
9932             bus_addr_t       busaddr,
9933             int              vfid,
9934             uint8_t          vf_valid,
9935             int              fw_sb_id,
9936             int              igu_sb_id)
9937 {
9938     struct hc_status_block_data_e2  sb_data_e2;
9939     struct hc_status_block_data_e1x sb_data_e1x;
9940     struct hc_status_block_sm       *hc_sm_p;
9941     uint32_t *sb_data_p;
9942     int igu_seg_id;
9943     int data_size;
9944
9945     if (CHIP_INT_MODE_IS_BC(sc)) {
9946         igu_seg_id = HC_SEG_ACCESS_NORM;
9947     } else {
9948         igu_seg_id = IGU_SEG_ACCESS_NORM;
9949     }
9950
9951     bxe_zero_fp_sb(sc, fw_sb_id);
9952
9953     if (!CHIP_IS_E1x(sc)) {
9954         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9955         sb_data_e2.common.state = SB_ENABLED;
9956         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9957         sb_data_e2.common.p_func.vf_id = vfid;
9958         sb_data_e2.common.p_func.vf_valid = vf_valid;
9959         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9960         sb_data_e2.common.same_igu_sb_1b = TRUE;
9961         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9962         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9963         hc_sm_p = sb_data_e2.common.state_machine;
9964         sb_data_p = (uint32_t *)&sb_data_e2;
9965         data_size = (sizeof(struct hc_status_block_data_e2) /
9966                      sizeof(uint32_t));
9967         bxe_map_sb_state_machines(sb_data_e2.index_data);
9968     } else {
9969         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9970         sb_data_e1x.common.state = SB_ENABLED;
9971         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9972         sb_data_e1x.common.p_func.vf_id = 0xff;
9973         sb_data_e1x.common.p_func.vf_valid = FALSE;
9974         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9975         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9976         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9977         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9978         hc_sm_p = sb_data_e1x.common.state_machine;
9979         sb_data_p = (uint32_t *)&sb_data_e1x;
9980         data_size = (sizeof(struct hc_status_block_data_e1x) /
9981                      sizeof(uint32_t));
9982         bxe_map_sb_state_machines(sb_data_e1x.index_data);
9983     }
9984
9985     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
9986     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
9987
9988     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
9989
9990     /* write indices to HW - PCI guarantees endianity of regpairs */
9991     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9992 }
9993
9994 static inline uint8_t
9995 bxe_fp_qzone_id(struct bxe_fastpath *fp)
9996 {
9997     if (CHIP_IS_E1x(fp->sc)) {
9998         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
9999     } else {
10000         return (fp->cl_id);
10001     }
10002 }
10003
10004 static inline uint32_t
10005 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
10006                            struct bxe_fastpath *fp)
10007 {
10008     uint32_t offset = BAR_USTRORM_INTMEM;
10009
10010 #if 0
10011     if (IS_VF(sc)) {
10012         return (PXP_VF_ADDR_USDM_QUEUES_START +
10013                 (sc->acquire_resp.resc.hw_qid[fp->index] *
10014                  sizeof(struct ustorm_queue_zone_data)));
10015     } else
10016 #endif
10017     if (!CHIP_IS_E1x(sc)) {
10018         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
10019     } else {
10020         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
10021     }
10022
10023     return (offset);
10024 }
10025
10026 static void
10027 bxe_init_eth_fp(struct bxe_softc *sc,
10028                 int              idx)
10029 {
10030     struct bxe_fastpath *fp = &sc->fp[idx];
10031     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
10032     unsigned long q_type = 0;
10033     int cos;
10034
10035     fp->sc    = sc;
10036     fp->index = idx;
10037
10038     snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
10039              "bxe%d_fp%d_tx_lock", sc->unit, idx);
10040     mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
10041
10042     snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
10043              "bxe%d_fp%d_rx_lock", sc->unit, idx);
10044     mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
10045
10046     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
10047     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
10048
10049     fp->cl_id = (CHIP_IS_E1x(sc)) ?
10050                     (SC_L_ID(sc) + idx) :
10051                     /* want client ID same as IGU SB ID for non-E1 */
10052                     fp->igu_sb_id;
10053     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
10054
10055     /* setup sb indices */
10056     if (!CHIP_IS_E1x(sc)) {
10057         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
10058         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
10059     } else {
10060         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
10061         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
10062     }
10063
10064     /* init shortcut */
10065     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
10066
10067     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
10068
10069     /*
10070      * XXX If multiple CoS is ever supported then each fastpath structure
10071      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
10072      */
10073     for (cos = 0; cos < sc->max_cos; cos++) {
10074         cids[cos] = idx;
10075     }
10076     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
10077
10078     /* nothing more for a VF to do */
10079     if (IS_VF(sc)) {
10080         return;
10081     }
10082
10083     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
10084                 fp->fw_sb_id, fp->igu_sb_id);
10085
10086     bxe_update_fp_sb_idx(fp);
10087
10088     /* Configure Queue State object */
10089     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
10090     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
10091
10092     ecore_init_queue_obj(sc,
10093                          &sc->sp_objs[idx].q_obj,
10094                          fp->cl_id,
10095                          cids,
10096                          sc->max_cos,
10097                          SC_FUNC(sc),
10098                          BXE_SP(sc, q_rdata),
10099                          BXE_SP_MAPPING(sc, q_rdata),
10100                          q_type);
10101
10102     /* configure classification DBs */
10103     ecore_init_mac_obj(sc,
10104                        &sc->sp_objs[idx].mac_obj,
10105                        fp->cl_id,
10106                        idx,
10107                        SC_FUNC(sc),
10108                        BXE_SP(sc, mac_rdata),
10109                        BXE_SP_MAPPING(sc, mac_rdata),
10110                        ECORE_FILTER_MAC_PENDING,
10111                        &sc->sp_state,
10112                        ECORE_OBJ_TYPE_RX_TX,
10113                        &sc->macs_pool);
10114
10115     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
10116           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
10117 }
10118
10119 static inline void
10120 bxe_update_rx_prod(struct bxe_softc    *sc,
10121                    struct bxe_fastpath *fp,
10122                    uint16_t            rx_bd_prod,
10123                    uint16_t            rx_cq_prod,
10124                    uint16_t            rx_sge_prod)
10125 {
10126     struct ustorm_eth_rx_producers rx_prods = { 0 };
10127     uint32_t i;
10128
10129     /* update producers */
10130     rx_prods.bd_prod  = rx_bd_prod;
10131     rx_prods.cqe_prod = rx_cq_prod;
10132     rx_prods.sge_prod = rx_sge_prod;
10133
10134     /*
10135      * Make sure that the BD and SGE data is updated before updating the
10136      * producers since FW might read the BD/SGE right after the producer
10137      * is updated.
10138      * This is only applicable for weak-ordered memory model archs such
10139      * as IA-64. The following barrier is also mandatory since FW will
10140      * assumes BDs must have buffers.
10141      */
10142     wmb();
10143
10144     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
10145         REG_WR(sc,
10146                (fp->ustorm_rx_prods_offset + (i * 4)),
10147                ((uint32_t *)&rx_prods)[i]);
10148     }
10149
10150     wmb(); /* keep prod updates ordered */
10151
10152     BLOGD(sc, DBG_RX,
10153           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
10154           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
10155 }
10156
10157 static void
10158 bxe_init_rx_rings(struct bxe_softc *sc)
10159 {
10160     struct bxe_fastpath *fp;
10161     int i;
10162
10163     for (i = 0; i < sc->num_queues; i++) {
10164         fp = &sc->fp[i];
10165
10166         fp->rx_bd_cons = 0;
10167
10168         /*
10169          * Activate the BD ring...
10170          * Warning, this will generate an interrupt (to the TSTORM)
10171          * so this can only be done after the chip is initialized
10172          */
10173         bxe_update_rx_prod(sc, fp,
10174                            fp->rx_bd_prod,
10175                            fp->rx_cq_prod,
10176                            fp->rx_sge_prod);
10177
10178         if (i != 0) {
10179             continue;
10180         }
10181
10182         if (CHIP_IS_E1(sc)) {
10183             REG_WR(sc,
10184                    (BAR_USTRORM_INTMEM +
10185                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
10186                    U64_LO(fp->rcq_dma.paddr));
10187             REG_WR(sc,
10188                    (BAR_USTRORM_INTMEM +
10189                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
10190                    U64_HI(fp->rcq_dma.paddr));
10191         }
10192     }
10193 }
10194
10195 static void
10196 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
10197 {
10198     SET_FLAG(fp->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
10199     fp->tx_db.data.zero_fill1 = 0;
10200     fp->tx_db.data.prod = 0;
10201
10202     fp->tx_pkt_prod = 0;
10203     fp->tx_pkt_cons = 0;
10204     fp->tx_bd_prod = 0;
10205     fp->tx_bd_cons = 0;
10206     fp->eth_q_stats.tx_pkts = 0;
10207 }
10208
10209 static inline void
10210 bxe_init_tx_rings(struct bxe_softc *sc)
10211 {
10212     int i;
10213
10214     for (i = 0; i < sc->num_queues; i++) {
10215 #if 0
10216         uint8_t cos;
10217         for (cos = 0; cos < sc->max_cos; cos++) {
10218             bxe_init_tx_ring_one(&sc->fp[i].txdata[cos]);
10219         }
10220 #else
10221         bxe_init_tx_ring_one(&sc->fp[i]);
10222 #endif
10223     }
10224 }
10225
10226 static void
10227 bxe_init_def_sb(struct bxe_softc *sc)
10228 {
10229     struct host_sp_status_block *def_sb = sc->def_sb;
10230     bus_addr_t mapping = sc->def_sb_dma.paddr;
10231     int igu_sp_sb_index;
10232     int igu_seg_id;
10233     int port = SC_PORT(sc);
10234     int func = SC_FUNC(sc);
10235     int reg_offset, reg_offset_en5;
10236     uint64_t section;
10237     int index, sindex;
10238     struct hc_sp_status_block_data sp_sb_data;
10239
10240     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
10241
10242     if (CHIP_INT_MODE_IS_BC(sc)) {
10243         igu_sp_sb_index = DEF_SB_IGU_ID;
10244         igu_seg_id = HC_SEG_ACCESS_DEF;
10245     } else {
10246         igu_sp_sb_index = sc->igu_dsb_id;
10247         igu_seg_id = IGU_SEG_ACCESS_DEF;
10248     }
10249
10250     /* attentions */
10251     section = ((uint64_t)mapping +
10252                offsetof(struct host_sp_status_block, atten_status_block));
10253     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
10254     sc->attn_state = 0;
10255
10256     reg_offset = (port) ?
10257                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
10258                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
10259     reg_offset_en5 = (port) ?
10260                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
10261                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
10262
10263     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
10264         /* take care of sig[0]..sig[4] */
10265         for (sindex = 0; sindex < 4; sindex++) {
10266             sc->attn_group[index].sig[sindex] =
10267                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
10268         }
10269
10270         if (!CHIP_IS_E1x(sc)) {
10271             /*
10272              * enable5 is separate from the rest of the registers,
10273              * and the address skip is 4 and not 16 between the
10274              * different groups
10275              */
10276             sc->attn_group[index].sig[4] =
10277                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
10278         } else {
10279             sc->attn_group[index].sig[4] = 0;
10280         }
10281     }
10282
10283     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10284         reg_offset = (port) ?
10285                          HC_REG_ATTN_MSG1_ADDR_L :
10286                          HC_REG_ATTN_MSG0_ADDR_L;
10287         REG_WR(sc, reg_offset, U64_LO(section));
10288         REG_WR(sc, (reg_offset + 4), U64_HI(section));
10289     } else if (!CHIP_IS_E1x(sc)) {
10290         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
10291         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
10292     }
10293
10294     section = ((uint64_t)mapping +
10295                offsetof(struct host_sp_status_block, sp_sb));
10296
10297     bxe_zero_sp_sb(sc);
10298
10299     /* PCI guarantees endianity of regpair */
10300     sp_sb_data.state           = SB_ENABLED;
10301     sp_sb_data.host_sb_addr.lo = U64_LO(section);
10302     sp_sb_data.host_sb_addr.hi = U64_HI(section);
10303     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
10304     sp_sb_data.igu_seg_id      = igu_seg_id;
10305     sp_sb_data.p_func.pf_id    = func;
10306     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
10307     sp_sb_data.p_func.vf_id    = 0xff;
10308
10309     bxe_wr_sp_sb_data(sc, &sp_sb_data);
10310
10311     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
10312 }
10313
10314 static void
10315 bxe_init_sp_ring(struct bxe_softc *sc)
10316 {
10317     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
10318     sc->spq_prod_idx = 0;
10319     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
10320     sc->spq_prod_bd = sc->spq;
10321     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
10322 }
10323
10324 static void
10325 bxe_init_eq_ring(struct bxe_softc *sc)
10326 {
10327     union event_ring_elem *elem;
10328     int i;
10329
10330     for (i = 1; i <= NUM_EQ_PAGES; i++) {
10331         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
10332
10333         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
10334                                                  BCM_PAGE_SIZE *
10335                                                  (i % NUM_EQ_PAGES)));
10336         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
10337                                                  BCM_PAGE_SIZE *
10338                                                  (i % NUM_EQ_PAGES)));
10339     }
10340
10341     sc->eq_cons    = 0;
10342     sc->eq_prod    = NUM_EQ_DESC;
10343     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
10344
10345     atomic_store_rel_long(&sc->eq_spq_left,
10346                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
10347                                NUM_EQ_DESC) - 1));
10348 }
10349
10350 static void
10351 bxe_init_internal_common(struct bxe_softc *sc)
10352 {
10353     int i;
10354
10355     if (IS_MF_SI(sc)) {
10356         /*
10357          * In switch independent mode, the TSTORM needs to accept
10358          * packets that failed classification, since approximate match
10359          * mac addresses aren't written to NIG LLH.
10360          */
10361         REG_WR8(sc,
10362                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10363                 2);
10364     } else if (!CHIP_IS_E1(sc)) { /* 57710 doesn't support MF */
10365         REG_WR8(sc,
10366                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10367                 0);
10368     }
10369
10370     /*
10371      * Zero this manually as its initialization is currently missing
10372      * in the initTool.
10373      */
10374     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
10375         REG_WR(sc,
10376                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
10377                0);
10378     }
10379
10380     if (!CHIP_IS_E1x(sc)) {
10381         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
10382                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
10383     }
10384 }
10385
10386 static void
10387 bxe_init_internal(struct bxe_softc *sc,
10388                   uint32_t         load_code)
10389 {
10390     switch (load_code) {
10391     case FW_MSG_CODE_DRV_LOAD_COMMON:
10392     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
10393         bxe_init_internal_common(sc);
10394         /* no break */
10395
10396     case FW_MSG_CODE_DRV_LOAD_PORT:
10397         /* nothing to do */
10398         /* no break */
10399
10400     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
10401         /* internal memory per function is initialized inside bxe_pf_init */
10402         break;
10403
10404     default:
10405         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
10406         break;
10407     }
10408 }
10409
10410 static void
10411 storm_memset_func_cfg(struct bxe_softc                         *sc,
10412                       struct tstorm_eth_function_common_config *tcfg,
10413                       uint16_t                                  abs_fid)
10414 {
10415     uint32_t addr;
10416     size_t size;
10417
10418     addr = (BAR_TSTRORM_INTMEM +
10419             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
10420     size = sizeof(struct tstorm_eth_function_common_config);
10421     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
10422 }
10423
10424 static void
10425 bxe_func_init(struct bxe_softc            *sc,
10426               struct bxe_func_init_params *p)
10427 {
10428     struct tstorm_eth_function_common_config tcfg = { 0 };
10429
10430     if (CHIP_IS_E1x(sc)) {
10431         storm_memset_func_cfg(sc, &tcfg, p->func_id);
10432     }
10433
10434     /* Enable the function in the FW */
10435     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
10436     storm_memset_func_en(sc, p->func_id, 1);
10437
10438     /* spq */
10439     if (p->func_flgs & FUNC_FLG_SPQ) {
10440         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
10441         REG_WR(sc,
10442                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
10443                p->spq_prod);
10444     }
10445 }
10446
10447 /*
10448  * Calculates the sum of vn_min_rates.
10449  * It's needed for further normalizing of the min_rates.
10450  * Returns:
10451  *   sum of vn_min_rates.
10452  *     or
10453  *   0 - if all the min_rates are 0.
10454  * In the later case fainess algorithm should be deactivated.
10455  * If all min rates are not zero then those that are zeroes will be set to 1.
10456  */
10457 static void
10458 bxe_calc_vn_min(struct bxe_softc       *sc,
10459                 struct cmng_init_input *input)
10460 {
10461     uint32_t vn_cfg;
10462     uint32_t vn_min_rate;
10463     int all_zero = 1;
10464     int vn;
10465
10466     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10467         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10468         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
10469                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
10470
10471         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10472             /* skip hidden VNs */
10473             vn_min_rate = 0;
10474         } else if (!vn_min_rate) {
10475             /* If min rate is zero - set it to 100 */
10476             vn_min_rate = DEF_MIN_RATE;
10477         } else {
10478             all_zero = 0;
10479         }
10480
10481         input->vnic_min_rate[vn] = vn_min_rate;
10482     }
10483
10484     /* if ETS or all min rates are zeros - disable fairness */
10485     if (BXE_IS_ETS_ENABLED(sc)) {
10486         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10487         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10488     } else if (all_zero) {
10489         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10490         BLOGD(sc, DBG_LOAD,
10491               "Fariness disabled (all MIN values are zeroes)\n");
10492     } else {
10493         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10494     }
10495 }
10496
10497 static inline uint16_t
10498 bxe_extract_max_cfg(struct bxe_softc *sc,
10499                     uint32_t         mf_cfg)
10500 {
10501     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10502                         FUNC_MF_CFG_MAX_BW_SHIFT);
10503
10504     if (!max_cfg) {
10505         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10506         max_cfg = 100;
10507     }
10508
10509     return (max_cfg);
10510 }
10511
10512 static void
10513 bxe_calc_vn_max(struct bxe_softc       *sc,
10514                 int                    vn,
10515                 struct cmng_init_input *input)
10516 {
10517     uint16_t vn_max_rate;
10518     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10519     uint32_t max_cfg;
10520
10521     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10522         vn_max_rate = 0;
10523     } else {
10524         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10525
10526         if (IS_MF_SI(sc)) {
10527             /* max_cfg in percents of linkspeed */
10528             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10529         } else { /* SD modes */
10530             /* max_cfg is absolute in 100Mb units */
10531             vn_max_rate = (max_cfg * 100);
10532         }
10533     }
10534
10535     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10536
10537     input->vnic_max_rate[vn] = vn_max_rate;
10538 }
10539
10540 static void
10541 bxe_cmng_fns_init(struct bxe_softc *sc,
10542                   uint8_t          read_cfg,
10543                   uint8_t          cmng_type)
10544 {
10545     struct cmng_init_input input;
10546     int vn;
10547
10548     memset(&input, 0, sizeof(struct cmng_init_input));
10549
10550     input.port_rate = sc->link_vars.line_speed;
10551
10552     if (cmng_type == CMNG_FNS_MINMAX) {
10553         /* read mf conf from shmem */
10554         if (read_cfg) {
10555             bxe_read_mf_cfg(sc);
10556         }
10557
10558         /* get VN min rate and enable fairness if not 0 */
10559         bxe_calc_vn_min(sc, &input);
10560
10561         /* get VN max rate */
10562         if (sc->port.pmf) {
10563             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10564                 bxe_calc_vn_max(sc, vn, &input);
10565             }
10566         }
10567
10568         /* always enable rate shaping and fairness */
10569         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10570
10571         ecore_init_cmng(&input, &sc->cmng);
10572         return;
10573     }
10574
10575     /* rate shaping and fairness are disabled */
10576     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10577 }
10578
10579 static int
10580 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10581 {
10582     if (CHIP_REV_IS_SLOW(sc)) {
10583         return (CMNG_FNS_NONE);
10584     }
10585
10586     if (IS_MF(sc)) {
10587         return (CMNG_FNS_MINMAX);
10588     }
10589
10590     return (CMNG_FNS_NONE);
10591 }
10592
10593 static void
10594 storm_memset_cmng(struct bxe_softc *sc,
10595                   struct cmng_init *cmng,
10596                   uint8_t          port)
10597 {
10598     int vn;
10599     int func;
10600     uint32_t addr;
10601     size_t size;
10602
10603     addr = (BAR_XSTRORM_INTMEM +
10604             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10605     size = sizeof(struct cmng_struct_per_port);
10606     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10607
10608     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10609         func = func_by_vn(sc, vn);
10610
10611         addr = (BAR_XSTRORM_INTMEM +
10612                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10613         size = sizeof(struct rate_shaping_vars_per_vn);
10614         ecore_storm_memset_struct(sc, addr, size,
10615                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10616
10617         addr = (BAR_XSTRORM_INTMEM +
10618                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10619         size = sizeof(struct fairness_vars_per_vn);
10620         ecore_storm_memset_struct(sc, addr, size,
10621                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10622     }
10623 }
10624
10625 static void
10626 bxe_pf_init(struct bxe_softc *sc)
10627 {
10628     struct bxe_func_init_params func_init = { 0 };
10629     struct event_ring_data eq_data = { { 0 } };
10630     uint16_t flags;
10631
10632     if (!CHIP_IS_E1x(sc)) {
10633         /* reset IGU PF statistics: MSIX + ATTN */
10634         /* PF */
10635         REG_WR(sc,
10636                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10637                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10638                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10639                0);
10640         /* ATTN */
10641         REG_WR(sc,
10642                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10643                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10644                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10645                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10646                0);
10647     }
10648
10649     /* function setup flags */
10650     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10651
10652     /*
10653      * This flag is relevant for E1x only.
10654      * E2 doesn't have a TPA configuration in a function level.
10655      */
10656     flags |= (if_getcapenable(sc->ifp) & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10657
10658     func_init.func_flgs = flags;
10659     func_init.pf_id     = SC_FUNC(sc);
10660     func_init.func_id   = SC_FUNC(sc);
10661     func_init.spq_map   = sc->spq_dma.paddr;
10662     func_init.spq_prod  = sc->spq_prod_idx;
10663
10664     bxe_func_init(sc, &func_init);
10665
10666     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10667
10668     /*
10669      * Congestion management values depend on the link rate.
10670      * There is no active link so initial link rate is set to 10Gbps.
10671      * When the link comes up the congestion management values are
10672      * re-calculated according to the actual link rate.
10673      */
10674     sc->link_vars.line_speed = SPEED_10000;
10675     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10676
10677     /* Only the PMF sets the HW */
10678     if (sc->port.pmf) {
10679         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10680     }
10681
10682     /* init Event Queue - PCI bus guarantees correct endainity */
10683     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10684     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10685     eq_data.producer     = sc->eq_prod;
10686     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10687     eq_data.sb_id        = DEF_SB_ID;
10688     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10689 }
10690
10691 static void
10692 bxe_hc_int_enable(struct bxe_softc *sc)
10693 {
10694     int port = SC_PORT(sc);
10695     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10696     uint32_t val = REG_RD(sc, addr);
10697     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10698     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10699                            (sc->intr_count == 1)) ? TRUE : FALSE;
10700     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10701
10702     if (msix) {
10703         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10704                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10705         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10706                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10707         if (single_msix) {
10708             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10709         }
10710     } else if (msi) {
10711         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10712         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10713                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10714                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10715     } else {
10716         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10717                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10718                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10719                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10720
10721         if (!CHIP_IS_E1(sc)) {
10722             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10723                   val, port, addr);
10724
10725             REG_WR(sc, addr, val);
10726
10727             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10728         }
10729     }
10730
10731     if (CHIP_IS_E1(sc)) {
10732         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10733     }
10734
10735     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10736           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10737
10738     REG_WR(sc, addr, val);
10739
10740     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10741     mb();
10742
10743     if (!CHIP_IS_E1(sc)) {
10744         /* init leading/trailing edge */
10745         if (IS_MF(sc)) {
10746             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10747             if (sc->port.pmf) {
10748                 /* enable nig and gpio3 attention */
10749                 val |= 0x1100;
10750             }
10751         } else {
10752             val = 0xffff;
10753         }
10754
10755         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10756         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10757     }
10758
10759     /* make sure that interrupts are indeed enabled from here on */
10760     mb();
10761 }
10762
10763 static void
10764 bxe_igu_int_enable(struct bxe_softc *sc)
10765 {
10766     uint32_t val;
10767     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10768     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10769                            (sc->intr_count == 1)) ? TRUE : FALSE;
10770     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10771
10772     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10773
10774     if (msix) {
10775         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10776                  IGU_PF_CONF_SINGLE_ISR_EN);
10777         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10778                 IGU_PF_CONF_ATTN_BIT_EN);
10779         if (single_msix) {
10780             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10781         }
10782     } else if (msi) {
10783         val &= ~IGU_PF_CONF_INT_LINE_EN;
10784         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10785                 IGU_PF_CONF_ATTN_BIT_EN |
10786                 IGU_PF_CONF_SINGLE_ISR_EN);
10787     } else {
10788         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10789         val |= (IGU_PF_CONF_INT_LINE_EN |
10790                 IGU_PF_CONF_ATTN_BIT_EN |
10791                 IGU_PF_CONF_SINGLE_ISR_EN);
10792     }
10793
10794     /* clean previous status - need to configure igu prior to ack*/
10795     if ((!msix) || single_msix) {
10796         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10797         bxe_ack_int(sc);
10798     }
10799
10800     val |= IGU_PF_CONF_FUNC_EN;
10801
10802     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10803           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10804
10805     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10806
10807     mb();
10808
10809     /* init leading/trailing edge */
10810     if (IS_MF(sc)) {
10811         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10812         if (sc->port.pmf) {
10813             /* enable nig and gpio3 attention */
10814             val |= 0x1100;
10815         }
10816     } else {
10817         val = 0xffff;
10818     }
10819
10820     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10821     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10822
10823     /* make sure that interrupts are indeed enabled from here on */
10824     mb();
10825 }
10826
10827 static void
10828 bxe_int_enable(struct bxe_softc *sc)
10829 {
10830     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10831         bxe_hc_int_enable(sc);
10832     } else {
10833         bxe_igu_int_enable(sc);
10834     }
10835 }
10836
10837 static void
10838 bxe_hc_int_disable(struct bxe_softc *sc)
10839 {
10840     int port = SC_PORT(sc);
10841     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10842     uint32_t val = REG_RD(sc, addr);
10843
10844     /*
10845      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10846      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10847      * block
10848      */
10849     if (CHIP_IS_E1(sc)) {
10850         /*
10851          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10852          * to prevent from HC sending interrupts after we exit the function
10853          */
10854         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10855
10856         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10857                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10858                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10859     } else {
10860         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10861                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10862                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10863                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10864     }
10865
10866     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10867
10868     /* flush all outstanding writes */
10869     mb();
10870
10871     REG_WR(sc, addr, val);
10872     if (REG_RD(sc, addr) != val) {
10873         BLOGE(sc, "proper val not read from HC IGU!\n");
10874     }
10875 }
10876
10877 static void
10878 bxe_igu_int_disable(struct bxe_softc *sc)
10879 {
10880     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10881
10882     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10883              IGU_PF_CONF_INT_LINE_EN |
10884              IGU_PF_CONF_ATTN_BIT_EN);
10885
10886     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10887
10888     /* flush all outstanding writes */
10889     mb();
10890
10891     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10892     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10893         BLOGE(sc, "proper val not read from IGU!\n");
10894     }
10895 }
10896
10897 static void
10898 bxe_int_disable(struct bxe_softc *sc)
10899 {
10900     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10901         bxe_hc_int_disable(sc);
10902     } else {
10903         bxe_igu_int_disable(sc);
10904     }
10905 }
10906
10907 static void
10908 bxe_nic_init(struct bxe_softc *sc,
10909              int              load_code)
10910 {
10911     int i;
10912
10913     for (i = 0; i < sc->num_queues; i++) {
10914         bxe_init_eth_fp(sc, i);
10915     }
10916
10917     rmb(); /* ensure status block indices were read */
10918
10919     bxe_init_rx_rings(sc);
10920     bxe_init_tx_rings(sc);
10921
10922     if (IS_VF(sc)) {
10923         return;
10924     }
10925
10926     /* initialize MOD_ABS interrupts */
10927     elink_init_mod_abs_int(sc, &sc->link_vars,
10928                            sc->devinfo.chip_id,
10929                            sc->devinfo.shmem_base,
10930                            sc->devinfo.shmem2_base,
10931                            SC_PORT(sc));
10932
10933     bxe_init_def_sb(sc);
10934     bxe_update_dsb_idx(sc);
10935     bxe_init_sp_ring(sc);
10936     bxe_init_eq_ring(sc);
10937     bxe_init_internal(sc, load_code);
10938     bxe_pf_init(sc);
10939     bxe_stats_init(sc);
10940
10941     /* flush all before enabling interrupts */
10942     mb();
10943
10944     bxe_int_enable(sc);
10945
10946     /* check for SPIO5 */
10947     bxe_attn_int_deasserted0(sc,
10948                              REG_RD(sc,
10949                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10950                                      SC_PORT(sc)*4)) &
10951                              AEU_INPUTS_ATTN_BITS_SPIO5);
10952 }
10953
10954 static inline void
10955 bxe_init_objs(struct bxe_softc *sc)
10956 {
10957     /* mcast rules must be added to tx if tx switching is enabled */
10958     ecore_obj_type o_type =
10959         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10960                                          ECORE_OBJ_TYPE_RX;
10961
10962     /* RX_MODE controlling object */
10963     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10964
10965     /* multicast configuration controlling object */
10966     ecore_init_mcast_obj(sc,
10967                          &sc->mcast_obj,
10968                          sc->fp[0].cl_id,
10969                          sc->fp[0].index,
10970                          SC_FUNC(sc),
10971                          SC_FUNC(sc),
10972                          BXE_SP(sc, mcast_rdata),
10973                          BXE_SP_MAPPING(sc, mcast_rdata),
10974                          ECORE_FILTER_MCAST_PENDING,
10975                          &sc->sp_state,
10976                          o_type);
10977
10978     /* Setup CAM credit pools */
10979     ecore_init_mac_credit_pool(sc,
10980                                &sc->macs_pool,
10981                                SC_FUNC(sc),
10982                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10983                                                  VNICS_PER_PATH(sc));
10984
10985     ecore_init_vlan_credit_pool(sc,
10986                                 &sc->vlans_pool,
10987                                 SC_ABS_FUNC(sc) >> 1,
10988                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10989                                                   VNICS_PER_PATH(sc));
10990
10991     /* RSS configuration object */
10992     ecore_init_rss_config_obj(sc,
10993                               &sc->rss_conf_obj,
10994                               sc->fp[0].cl_id,
10995                               sc->fp[0].index,
10996                               SC_FUNC(sc),
10997                               SC_FUNC(sc),
10998                               BXE_SP(sc, rss_rdata),
10999                               BXE_SP_MAPPING(sc, rss_rdata),
11000                               ECORE_FILTER_RSS_CONF_PENDING,
11001                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
11002 }
11003
11004 /*
11005  * Initialize the function. This must be called before sending CLIENT_SETUP
11006  * for the first client.
11007  */
11008 static inline int
11009 bxe_func_start(struct bxe_softc *sc)
11010 {
11011     struct ecore_func_state_params func_params = { NULL };
11012     struct ecore_func_start_params *start_params = &func_params.params.start;
11013
11014     /* Prepare parameters for function state transitions */
11015     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
11016
11017     func_params.f_obj = &sc->func_obj;
11018     func_params.cmd = ECORE_F_CMD_START;
11019
11020     /* Function parameters */
11021     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
11022     start_params->sd_vlan_tag = OVLAN(sc);
11023
11024     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
11025         start_params->network_cos_mode = STATIC_COS;
11026     } else { /* CHIP_IS_E1X */
11027         start_params->network_cos_mode = FW_WRR;
11028     }
11029
11030     start_params->gre_tunnel_mode = 0;
11031     start_params->gre_tunnel_rss  = 0;
11032
11033     return (ecore_func_state_change(sc, &func_params));
11034 }
11035
11036 static int
11037 bxe_set_power_state(struct bxe_softc *sc,
11038                     uint8_t          state)
11039 {
11040     uint16_t pmcsr;
11041
11042     /* If there is no power capability, silently succeed */
11043     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
11044         BLOGW(sc, "No power capability\n");
11045         return (0);
11046     }
11047
11048     pmcsr = pci_read_config(sc->dev,
11049                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11050                             2);
11051
11052     switch (state) {
11053     case PCI_PM_D0:
11054         pci_write_config(sc->dev,
11055                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11056                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
11057
11058         if (pmcsr & PCIM_PSTAT_DMASK) {
11059             /* delay required during transition out of D3hot */
11060             DELAY(20000);
11061         }
11062
11063         break;
11064
11065     case PCI_PM_D3hot:
11066         /* XXX if there are other clients above don't shut down the power */
11067
11068         /* don't shut down the power for emulation and FPGA */
11069         if (CHIP_REV_IS_SLOW(sc)) {
11070             return (0);
11071         }
11072
11073         pmcsr &= ~PCIM_PSTAT_DMASK;
11074         pmcsr |= PCIM_PSTAT_D3;
11075
11076         if (sc->wol) {
11077             pmcsr |= PCIM_PSTAT_PMEENABLE;
11078         }
11079
11080         pci_write_config(sc->dev,
11081                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11082                          pmcsr, 4);
11083
11084         /*
11085          * No more memory access after this point until device is brought back
11086          * to D0 state.
11087          */
11088         break;
11089
11090     default:
11091         BLOGE(sc, "Can't support PCI power state = %d\n", state);
11092         return (-1);
11093     }
11094
11095     return (0);
11096 }
11097
11098
11099 /* return true if succeeded to acquire the lock */
11100 static uint8_t
11101 bxe_trylock_hw_lock(struct bxe_softc *sc,
11102                     uint32_t         resource)
11103 {
11104     uint32_t lock_status;
11105     uint32_t resource_bit = (1 << resource);
11106     int func = SC_FUNC(sc);
11107     uint32_t hw_lock_control_reg;
11108
11109     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
11110
11111     /* Validating that the resource is within range */
11112     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
11113         BLOGD(sc, DBG_LOAD,
11114               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
11115               resource, HW_LOCK_MAX_RESOURCE_VALUE);
11116         return (FALSE);
11117     }
11118
11119     if (func <= 5) {
11120         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
11121     } else {
11122         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
11123     }
11124
11125     /* try to acquire the lock */
11126     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
11127     lock_status = REG_RD(sc, hw_lock_control_reg);
11128     if (lock_status & resource_bit) {
11129         return (TRUE);
11130     }
11131
11132     BLOGE(sc, "Failed to get a resource lock 0x%x\n", resource);
11133
11134     return (FALSE);
11135 }
11136
11137 /*
11138  * Get the recovery leader resource id according to the engine this function
11139  * belongs to. Currently only only 2 engines is supported.
11140  */
11141 static int
11142 bxe_get_leader_lock_resource(struct bxe_softc *sc)
11143 {
11144     if (SC_PATH(sc)) {
11145         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
11146     } else {
11147         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
11148     }
11149 }
11150
11151 /* try to acquire a leader lock for current engine */
11152 static uint8_t
11153 bxe_trylock_leader_lock(struct bxe_softc *sc)
11154 {
11155     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11156 }
11157
11158 static int
11159 bxe_release_leader_lock(struct bxe_softc *sc)
11160 {
11161     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11162 }
11163
11164 /* close gates #2, #3 and #4 */
11165 static void
11166 bxe_set_234_gates(struct bxe_softc *sc,
11167                   uint8_t          close)
11168 {
11169     uint32_t val;
11170
11171     /* gates #2 and #4a are closed/opened for "not E1" only */
11172     if (!CHIP_IS_E1(sc)) {
11173         /* #4 */
11174         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
11175         /* #2 */
11176         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
11177     }
11178
11179     /* #3 */
11180     if (CHIP_IS_E1x(sc)) {
11181         /* prevent interrupts from HC on both ports */
11182         val = REG_RD(sc, HC_REG_CONFIG_1);
11183         REG_WR(sc, HC_REG_CONFIG_1,
11184                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
11185                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
11186
11187         val = REG_RD(sc, HC_REG_CONFIG_0);
11188         REG_WR(sc, HC_REG_CONFIG_0,
11189                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
11190                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
11191     } else {
11192         /* Prevent incomming interrupts in IGU */
11193         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
11194
11195         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
11196                (!close) ?
11197                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
11198                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
11199     }
11200
11201     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
11202           close ? "closing" : "opening");
11203
11204     wmb();
11205 }
11206
11207 /* poll for pending writes bit, it should get cleared in no more than 1s */
11208 static int
11209 bxe_er_poll_igu_vq(struct bxe_softc *sc)
11210 {
11211     uint32_t cnt = 1000;
11212     uint32_t pend_bits = 0;
11213
11214     do {
11215         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
11216
11217         if (pend_bits == 0) {
11218             break;
11219         }
11220
11221         DELAY(1000);
11222     } while (--cnt > 0);
11223
11224     if (cnt == 0) {
11225         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
11226         return (-1);
11227     }
11228
11229     return (0);
11230 }
11231
11232 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
11233
11234 static void
11235 bxe_clp_reset_prep(struct bxe_softc *sc,
11236                    uint32_t         *magic_val)
11237 {
11238     /* Do some magic... */
11239     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11240     *magic_val = val & SHARED_MF_CLP_MAGIC;
11241     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
11242 }
11243
11244 /* restore the value of the 'magic' bit */
11245 static void
11246 bxe_clp_reset_done(struct bxe_softc *sc,
11247                    uint32_t         magic_val)
11248 {
11249     /* Restore the 'magic' bit value... */
11250     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11251     MFCFG_WR(sc, shared_mf_config.clp_mb,
11252               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
11253 }
11254
11255 /* prepare for MCP reset, takes care of CLP configurations */
11256 static void
11257 bxe_reset_mcp_prep(struct bxe_softc *sc,
11258                    uint32_t         *magic_val)
11259 {
11260     uint32_t shmem;
11261     uint32_t validity_offset;
11262
11263     /* set `magic' bit in order to save MF config */
11264     if (!CHIP_IS_E1(sc)) {
11265         bxe_clp_reset_prep(sc, magic_val);
11266     }
11267
11268     /* get shmem offset */
11269     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11270     validity_offset =
11271         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
11272
11273     /* Clear validity map flags */
11274     if (shmem > 0) {
11275         REG_WR(sc, shmem + validity_offset, 0);
11276     }
11277 }
11278
11279 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
11280 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
11281
11282 static void
11283 bxe_mcp_wait_one(struct bxe_softc *sc)
11284 {
11285     /* special handling for emulation and FPGA (10 times longer) */
11286     if (CHIP_REV_IS_SLOW(sc)) {
11287         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
11288     } else {
11289         DELAY((MCP_ONE_TIMEOUT) * 1000);
11290     }
11291 }
11292
11293 /* initialize shmem_base and waits for validity signature to appear */
11294 static int
11295 bxe_init_shmem(struct bxe_softc *sc)
11296 {
11297     int cnt = 0;
11298     uint32_t val = 0;
11299
11300     do {
11301         sc->devinfo.shmem_base     =
11302         sc->link_params.shmem_base =
11303             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11304
11305         if (sc->devinfo.shmem_base) {
11306             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
11307             if (val & SHR_MEM_VALIDITY_MB)
11308                 return (0);
11309         }
11310
11311         bxe_mcp_wait_one(sc);
11312
11313     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
11314
11315     BLOGE(sc, "BAD MCP validity signature\n");
11316
11317     return (-1);
11318 }
11319
11320 static int
11321 bxe_reset_mcp_comp(struct bxe_softc *sc,
11322                    uint32_t         magic_val)
11323 {
11324     int rc = bxe_init_shmem(sc);
11325
11326     /* Restore the `magic' bit value */
11327     if (!CHIP_IS_E1(sc)) {
11328         bxe_clp_reset_done(sc, magic_val);
11329     }
11330
11331     return (rc);
11332 }
11333
11334 static void
11335 bxe_pxp_prep(struct bxe_softc *sc)
11336 {
11337     if (!CHIP_IS_E1(sc)) {
11338         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
11339         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
11340         wmb();
11341     }
11342 }
11343
11344 /*
11345  * Reset the whole chip except for:
11346  *      - PCIE core
11347  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
11348  *      - IGU
11349  *      - MISC (including AEU)
11350  *      - GRC
11351  *      - RBCN, RBCP
11352  */
11353 static void
11354 bxe_process_kill_chip_reset(struct bxe_softc *sc,
11355                             uint8_t          global)
11356 {
11357     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
11358     uint32_t global_bits2, stay_reset2;
11359
11360     /*
11361      * Bits that have to be set in reset_mask2 if we want to reset 'global'
11362      * (per chip) blocks.
11363      */
11364     global_bits2 =
11365         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
11366         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
11367
11368     /*
11369      * Don't reset the following blocks.
11370      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
11371      *            reset, as in 4 port device they might still be owned
11372      *            by the MCP (there is only one leader per path).
11373      */
11374     not_reset_mask1 =
11375         MISC_REGISTERS_RESET_REG_1_RST_HC |
11376         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
11377         MISC_REGISTERS_RESET_REG_1_RST_PXP;
11378
11379     not_reset_mask2 =
11380         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
11381         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
11382         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
11383         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
11384         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
11385         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
11386         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
11387         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
11388         MISC_REGISTERS_RESET_REG_2_RST_ATC |
11389         MISC_REGISTERS_RESET_REG_2_PGLC |
11390         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
11391         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
11392         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
11393         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
11394         MISC_REGISTERS_RESET_REG_2_UMAC0 |
11395         MISC_REGISTERS_RESET_REG_2_UMAC1;
11396
11397     /*
11398      * Keep the following blocks in reset:
11399      *  - all xxMACs are handled by the elink code.
11400      */
11401     stay_reset2 =
11402         MISC_REGISTERS_RESET_REG_2_XMAC |
11403         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
11404
11405     /* Full reset masks according to the chip */
11406     reset_mask1 = 0xffffffff;
11407
11408     if (CHIP_IS_E1(sc))
11409         reset_mask2 = 0xffff;
11410     else if (CHIP_IS_E1H(sc))
11411         reset_mask2 = 0x1ffff;
11412     else if (CHIP_IS_E2(sc))
11413         reset_mask2 = 0xfffff;
11414     else /* CHIP_IS_E3 */
11415         reset_mask2 = 0x3ffffff;
11416
11417     /* Don't reset global blocks unless we need to */
11418     if (!global)
11419         reset_mask2 &= ~global_bits2;
11420
11421     /*
11422      * In case of attention in the QM, we need to reset PXP
11423      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
11424      * because otherwise QM reset would release 'close the gates' shortly
11425      * before resetting the PXP, then the PSWRQ would send a write
11426      * request to PGLUE. Then when PXP is reset, PGLUE would try to
11427      * read the payload data from PSWWR, but PSWWR would not
11428      * respond. The write queue in PGLUE would stuck, dmae commands
11429      * would not return. Therefore it's important to reset the second
11430      * reset register (containing the
11431      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
11432      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
11433      * bit).
11434      */
11435     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
11436            reset_mask2 & (~not_reset_mask2));
11437
11438     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
11439            reset_mask1 & (~not_reset_mask1));
11440
11441     mb();
11442     wmb();
11443
11444     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
11445            reset_mask2 & (~stay_reset2));
11446
11447     mb();
11448     wmb();
11449
11450     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
11451     wmb();
11452 }
11453
11454 static int
11455 bxe_process_kill(struct bxe_softc *sc,
11456                  uint8_t          global)
11457 {
11458     int cnt = 1000;
11459     uint32_t val = 0;
11460     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
11461     uint32_t tags_63_32 = 0;
11462
11463     /* Empty the Tetris buffer, wait for 1s */
11464     do {
11465         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
11466         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
11467         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11468         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11469         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11470         if (CHIP_IS_E3(sc)) {
11471             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11472         }
11473
11474         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11475             ((port_is_idle_0 & 0x1) == 0x1) &&
11476             ((port_is_idle_1 & 0x1) == 0x1) &&
11477             (pgl_exp_rom2 == 0xffffffff) &&
11478             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11479             break;
11480         DELAY(1000);
11481     } while (cnt-- > 0);
11482
11483     if (cnt <= 0) {
11484         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11485                   "are still outstanding read requests after 1s! "
11486                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11487                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11488               sr_cnt, blk_cnt, port_is_idle_0,
11489               port_is_idle_1, pgl_exp_rom2);
11490         return (-1);
11491     }
11492
11493     mb();
11494
11495     /* Close gates #2, #3 and #4 */
11496     bxe_set_234_gates(sc, TRUE);
11497
11498     /* Poll for IGU VQs for 57712 and newer chips */
11499     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11500         return (-1);
11501     }
11502
11503     /* XXX indicate that "process kill" is in progress to MCP */
11504
11505     /* clear "unprepared" bit */
11506     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11507     mb();
11508
11509     /* Make sure all is written to the chip before the reset */
11510     wmb();
11511
11512     /*
11513      * Wait for 1ms to empty GLUE and PCI-E core queues,
11514      * PSWHST, GRC and PSWRD Tetris buffer.
11515      */
11516     DELAY(1000);
11517
11518     /* Prepare to chip reset: */
11519     /* MCP */
11520     if (global) {
11521         bxe_reset_mcp_prep(sc, &val);
11522     }
11523
11524     /* PXP */
11525     bxe_pxp_prep(sc);
11526     mb();
11527
11528     /* reset the chip */
11529     bxe_process_kill_chip_reset(sc, global);
11530     mb();
11531
11532     /* clear errors in PGB */
11533     if (!CHIP_IS_E1(sc))
11534         REG_WR(sc, PGLUE_B_REG_LATCHED_ERRORS_CLR, 0x7f);
11535
11536     /* Recover after reset: */
11537     /* MCP */
11538     if (global && bxe_reset_mcp_comp(sc, val)) {
11539         return (-1);
11540     }
11541
11542     /* XXX add resetting the NO_MCP mode DB here */
11543
11544     /* Open the gates #2, #3 and #4 */
11545     bxe_set_234_gates(sc, FALSE);
11546
11547     /* XXX
11548      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11549      * re-enable attentions
11550      */
11551
11552     return (0);
11553 }
11554
11555 static int
11556 bxe_leader_reset(struct bxe_softc *sc)
11557 {
11558     int rc = 0;
11559     uint8_t global = bxe_reset_is_global(sc);
11560     uint32_t load_code;
11561
11562     /*
11563      * If not going to reset MCP, load "fake" driver to reset HW while
11564      * driver is owner of the HW.
11565      */
11566     if (!global && !BXE_NOMCP(sc)) {
11567         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11568                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11569         if (!load_code) {
11570             BLOGE(sc, "MCP response failure, aborting\n");
11571             rc = -1;
11572             goto exit_leader_reset;
11573         }
11574
11575         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11576             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11577             BLOGE(sc, "MCP unexpected response, aborting\n");
11578             rc = -1;
11579             goto exit_leader_reset2;
11580         }
11581
11582         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11583         if (!load_code) {
11584             BLOGE(sc, "MCP response failure, aborting\n");
11585             rc = -1;
11586             goto exit_leader_reset2;
11587         }
11588     }
11589
11590     /* try to recover after the failure */
11591     if (bxe_process_kill(sc, global)) {
11592         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11593         rc = -1;
11594         goto exit_leader_reset2;
11595     }
11596
11597     /*
11598      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11599      * state.
11600      */
11601     bxe_set_reset_done(sc);
11602     if (global) {
11603         bxe_clear_reset_global(sc);
11604     }
11605
11606 exit_leader_reset2:
11607
11608     /* unload "fake driver" if it was loaded */
11609     if (!global && !BXE_NOMCP(sc)) {
11610         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11611         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11612     }
11613
11614 exit_leader_reset:
11615
11616     sc->is_leader = 0;
11617     bxe_release_leader_lock(sc);
11618
11619     mb();
11620     return (rc);
11621 }
11622
11623 /*
11624  * prepare INIT transition, parameters configured:
11625  *   - HC configuration
11626  *   - Queue's CDU context
11627  */
11628 static void
11629 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11630                    struct bxe_fastpath            *fp,
11631                    struct ecore_queue_init_params *init_params)
11632 {
11633     uint8_t cos;
11634     int cxt_index, cxt_offset;
11635
11636     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11637     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11638
11639     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11640     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11641
11642     /* HC rate */
11643     init_params->rx.hc_rate =
11644         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11645     init_params->tx.hc_rate =
11646         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11647
11648     /* FW SB ID */
11649     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11650
11651     /* CQ index among the SB indices */
11652     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11653     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11654
11655     /* set maximum number of COSs supported by this queue */
11656     init_params->max_cos = sc->max_cos;
11657
11658     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11659           fp->index, init_params->max_cos);
11660
11661     /* set the context pointers queue object */
11662     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11663         /* XXX change index/cid here if ever support multiple tx CoS */
11664         /* fp->txdata[cos]->cid */
11665         cxt_index = fp->index / ILT_PAGE_CIDS;
11666         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11667         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11668     }
11669 }
11670
11671 /* set flags that are common for the Tx-only and not normal connections */
11672 static unsigned long
11673 bxe_get_common_flags(struct bxe_softc    *sc,
11674                      struct bxe_fastpath *fp,
11675                      uint8_t             zero_stats)
11676 {
11677     unsigned long flags = 0;
11678
11679     /* PF driver will always initialize the Queue to an ACTIVE state */
11680     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11681
11682     /*
11683      * tx only connections collect statistics (on the same index as the
11684      * parent connection). The statistics are zeroed when the parent
11685      * connection is initialized.
11686      */
11687
11688     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11689     if (zero_stats) {
11690         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11691     }
11692
11693     /*
11694      * tx only connections can support tx-switching, though their
11695      * CoS-ness doesn't survive the loopback
11696      */
11697     if (sc->flags & BXE_TX_SWITCHING) {
11698         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11699     }
11700
11701     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11702
11703     return (flags);
11704 }
11705
11706 static unsigned long
11707 bxe_get_q_flags(struct bxe_softc    *sc,
11708                 struct bxe_fastpath *fp,
11709                 uint8_t             leading)
11710 {
11711     unsigned long flags = 0;
11712
11713     if (IS_MF_SD(sc)) {
11714         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11715     }
11716
11717     if (if_getcapenable(sc->ifp) & IFCAP_LRO) {
11718         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11719         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11720 #if 0
11721         if (fp->mode == TPA_MODE_GRO)
11722             __set_bit(ECORE_Q_FLG_TPA_GRO, &flags);
11723 #endif
11724     }
11725
11726     if (leading) {
11727         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11728         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11729     }
11730
11731     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11732
11733 #if 0
11734     /* configure silent vlan removal */
11735     if (IS_MF_AFEX(sc)) {
11736         bxe_set_bit(ECORE_Q_FLG_SILENT_VLAN_REM, &flags);
11737     }
11738 #endif
11739
11740     /* merge with common flags */
11741     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11742 }
11743
11744 static void
11745 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11746                       struct bxe_fastpath               *fp,
11747                       struct ecore_general_setup_params *gen_init,
11748                       uint8_t                           cos)
11749 {
11750     gen_init->stat_id = bxe_stats_id(fp);
11751     gen_init->spcl_id = fp->cl_id;
11752     gen_init->mtu = sc->mtu;
11753     gen_init->cos = cos;
11754 }
11755
11756 static void
11757 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11758                  struct bxe_fastpath           *fp,
11759                  struct rxq_pause_params       *pause,
11760                  struct ecore_rxq_setup_params *rxq_init)
11761 {
11762     uint8_t max_sge = 0;
11763     uint16_t sge_sz = 0;
11764     uint16_t tpa_agg_size = 0;
11765
11766     if (if_getcapenable(sc->ifp)  & IFCAP_LRO) {
11767         pause->sge_th_lo = SGE_TH_LO(sc);
11768         pause->sge_th_hi = SGE_TH_HI(sc);
11769
11770         /* validate SGE ring has enough to cross high threshold */
11771         if (sc->dropless_fc &&
11772             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11773             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11774             BLOGW(sc, "sge ring threshold limit\n");
11775         }
11776
11777         /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11778         tpa_agg_size = (2 * sc->mtu);
11779         if (tpa_agg_size < sc->max_aggregation_size) {
11780             tpa_agg_size = sc->max_aggregation_size;
11781         }
11782
11783         max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11784         max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11785                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11786         sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11787     }
11788
11789     /* pause - not for e1 */
11790     if (!CHIP_IS_E1(sc)) {
11791         pause->bd_th_lo = BD_TH_LO(sc);
11792         pause->bd_th_hi = BD_TH_HI(sc);
11793
11794         pause->rcq_th_lo = RCQ_TH_LO(sc);
11795         pause->rcq_th_hi = RCQ_TH_HI(sc);
11796
11797         /* validate rings have enough entries to cross high thresholds */
11798         if (sc->dropless_fc &&
11799             pause->bd_th_hi + FW_PREFETCH_CNT >
11800             sc->rx_ring_size) {
11801             BLOGW(sc, "rx bd ring threshold limit\n");
11802         }
11803
11804         if (sc->dropless_fc &&
11805             pause->rcq_th_hi + FW_PREFETCH_CNT >
11806             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11807             BLOGW(sc, "rcq ring threshold limit\n");
11808         }
11809
11810         pause->pri_map = 1;
11811     }
11812
11813     /* rxq setup */
11814     rxq_init->dscr_map   = fp->rx_dma.paddr;
11815     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11816     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11817     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11818
11819     /*
11820      * This should be a maximum number of data bytes that may be
11821      * placed on the BD (not including paddings).
11822      */
11823     rxq_init->buf_sz = (fp->rx_buf_size -
11824                         IP_HEADER_ALIGNMENT_PADDING);
11825
11826     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11827     rxq_init->tpa_agg_sz      = tpa_agg_size;
11828     rxq_init->sge_buf_sz      = sge_sz;
11829     rxq_init->max_sges_pkt    = max_sge;
11830     rxq_init->rss_engine_id   = SC_FUNC(sc);
11831     rxq_init->mcast_engine_id = SC_FUNC(sc);
11832
11833     /*
11834      * Maximum number or simultaneous TPA aggregation for this Queue.
11835      * For PF Clients it should be the maximum available number.
11836      * VF driver(s) may want to define it to a smaller value.
11837      */
11838     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11839
11840     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11841     rxq_init->fw_sb_id = fp->fw_sb_id;
11842
11843     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11844
11845     /*
11846      * configure silent vlan removal
11847      * if multi function mode is afex, then mask default vlan
11848      */
11849     if (IS_MF_AFEX(sc)) {
11850         rxq_init->silent_removal_value =
11851             sc->devinfo.mf_info.afex_def_vlan_tag;
11852         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11853     }
11854 }
11855
11856 static void
11857 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11858                  struct bxe_fastpath           *fp,
11859                  struct ecore_txq_setup_params *txq_init,
11860                  uint8_t                       cos)
11861 {
11862     /*
11863      * XXX If multiple CoS is ever supported then each fastpath structure
11864      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11865      * fp->txdata[cos]->tx_dma.paddr;
11866      */
11867     txq_init->dscr_map     = fp->tx_dma.paddr;
11868     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11869     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11870     txq_init->fw_sb_id     = fp->fw_sb_id;
11871
11872     /*
11873      * set the TSS leading client id for TX classfication to the
11874      * leading RSS client id
11875      */
11876     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11877 }
11878
11879 /*
11880  * This function performs 2 steps in a queue state machine:
11881  *   1) RESET->INIT
11882  *   2) INIT->SETUP
11883  */
11884 static int
11885 bxe_setup_queue(struct bxe_softc    *sc,
11886                 struct bxe_fastpath *fp,
11887                 uint8_t             leading)
11888 {
11889     struct ecore_queue_state_params q_params = { NULL };
11890     struct ecore_queue_setup_params *setup_params =
11891                         &q_params.params.setup;
11892 #if 0
11893     struct ecore_queue_setup_tx_only_params *tx_only_params =
11894                         &q_params.params.tx_only;
11895     uint8_t tx_index;
11896 #endif
11897     int rc;
11898
11899     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11900
11901     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11902
11903     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11904
11905     /* we want to wait for completion in this context */
11906     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11907
11908     /* prepare the INIT parameters */
11909     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11910
11911     /* Set the command */
11912     q_params.cmd = ECORE_Q_CMD_INIT;
11913
11914     /* Change the state to INIT */
11915     rc = ecore_queue_state_change(sc, &q_params);
11916     if (rc) {
11917         BLOGE(sc, "Queue(%d) INIT failed\n", fp->index);
11918         return (rc);
11919     }
11920
11921     BLOGD(sc, DBG_LOAD, "init complete\n");
11922
11923     /* now move the Queue to the SETUP state */
11924     memset(setup_params, 0, sizeof(*setup_params));
11925
11926     /* set Queue flags */
11927     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11928
11929     /* set general SETUP parameters */
11930     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11931                           FIRST_TX_COS_INDEX);
11932
11933     bxe_pf_rx_q_prep(sc, fp,
11934                      &setup_params->pause_params,
11935                      &setup_params->rxq_params);
11936
11937     bxe_pf_tx_q_prep(sc, fp,
11938                      &setup_params->txq_params,
11939                      FIRST_TX_COS_INDEX);
11940
11941     /* Set the command */
11942     q_params.cmd = ECORE_Q_CMD_SETUP;
11943
11944     /* change the state to SETUP */
11945     rc = ecore_queue_state_change(sc, &q_params);
11946     if (rc) {
11947         BLOGE(sc, "Queue(%d) SETUP failed\n", fp->index);
11948         return (rc);
11949     }
11950
11951 #if 0
11952     /* loop through the relevant tx-only indices */
11953     for (tx_index = FIRST_TX_ONLY_COS_INDEX;
11954          tx_index < sc->max_cos;
11955          tx_index++) {
11956         /* prepare and send tx-only ramrod*/
11957         rc = bxe_setup_tx_only(sc, fp, &q_params,
11958                                tx_only_params, tx_index, leading);
11959         if (rc) {
11960             BLOGE(sc, "Queue(%d.%d) TX_ONLY_SETUP failed\n",
11961                   fp->index, tx_index);
11962             return (rc);
11963         }
11964     }
11965 #endif
11966
11967     return (rc);
11968 }
11969
11970 static int
11971 bxe_setup_leading(struct bxe_softc *sc)
11972 {
11973     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11974 }
11975
11976 static int
11977 bxe_config_rss_pf(struct bxe_softc            *sc,
11978                   struct ecore_rss_config_obj *rss_obj,
11979                   uint8_t                     config_hash)
11980 {
11981     struct ecore_config_rss_params params = { NULL };
11982     int i;
11983
11984     /*
11985      * Although RSS is meaningless when there is a single HW queue we
11986      * still need it enabled in order to have HW Rx hash generated.
11987      */
11988
11989     params.rss_obj = rss_obj;
11990
11991     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
11992
11993     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
11994
11995     /* RSS configuration */
11996     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
11997     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
11998     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
11999     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
12000     if (rss_obj->udp_rss_v4) {
12001         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
12002     }
12003     if (rss_obj->udp_rss_v6) {
12004         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
12005     }
12006
12007     /* Hash bits */
12008     params.rss_result_mask = MULTI_MASK;
12009
12010     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
12011
12012     if (config_hash) {
12013         /* RSS keys */
12014         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
12015             params.rss_key[i] = arc4random();
12016         }
12017
12018         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
12019     }
12020
12021     return (ecore_config_rss(sc, &params));
12022 }
12023
12024 static int
12025 bxe_config_rss_eth(struct bxe_softc *sc,
12026                    uint8_t          config_hash)
12027 {
12028     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
12029 }
12030
12031 static int
12032 bxe_init_rss_pf(struct bxe_softc *sc)
12033 {
12034     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
12035     int i;
12036
12037     /*
12038      * Prepare the initial contents of the indirection table if
12039      * RSS is enabled
12040      */
12041     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
12042         sc->rss_conf_obj.ind_table[i] =
12043             (sc->fp->cl_id + (i % num_eth_queues));
12044     }
12045
12046     if (sc->udp_rss) {
12047         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
12048     }
12049
12050     /*
12051      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
12052      * per-port, so if explicit configuration is needed, do it only
12053      * for a PMF.
12054      *
12055      * For 57712 and newer it's a per-function configuration.
12056      */
12057     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
12058 }
12059
12060 static int
12061 bxe_set_mac_one(struct bxe_softc          *sc,
12062                 uint8_t                   *mac,
12063                 struct ecore_vlan_mac_obj *obj,
12064                 uint8_t                   set,
12065                 int                       mac_type,
12066                 unsigned long             *ramrod_flags)
12067 {
12068     struct ecore_vlan_mac_ramrod_params ramrod_param;
12069     int rc;
12070
12071     memset(&ramrod_param, 0, sizeof(ramrod_param));
12072
12073     /* fill in general parameters */
12074     ramrod_param.vlan_mac_obj = obj;
12075     ramrod_param.ramrod_flags = *ramrod_flags;
12076
12077     /* fill a user request section if needed */
12078     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
12079         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
12080
12081         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
12082
12083         /* Set the command: ADD or DEL */
12084         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
12085                                             ECORE_VLAN_MAC_DEL;
12086     }
12087
12088     rc = ecore_config_vlan_mac(sc, &ramrod_param);
12089
12090     if (rc == ECORE_EXISTS) {
12091         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12092         /* do not treat adding same MAC as error */
12093         rc = 0;
12094     } else if (rc < 0) {
12095         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
12096     }
12097
12098     return (rc);
12099 }
12100
12101 static int
12102 bxe_set_eth_mac(struct bxe_softc *sc,
12103                 uint8_t          set)
12104 {
12105     unsigned long ramrod_flags = 0;
12106
12107     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
12108
12109     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
12110
12111     /* Eth MAC is set on RSS leading client (fp[0]) */
12112     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
12113                             &sc->sp_objs->mac_obj,
12114                             set, ECORE_ETH_MAC, &ramrod_flags));
12115 }
12116
12117 #if 0
12118 static void
12119 bxe_update_max_mf_config(struct bxe_softc *sc,
12120                          uint32_t         value)
12121 {
12122     /* load old values */
12123     uint32_t mf_cfg = sc->devinfo.mf_info.mf_config[SC_VN(sc)];
12124
12125     if (value != bxe_extract_max_cfg(sc, mf_cfg)) {
12126         /* leave all but MAX value */
12127         mf_cfg &= ~FUNC_MF_CFG_MAX_BW_MASK;
12128
12129         /* set new MAX value */
12130         mf_cfg |= ((value << FUNC_MF_CFG_MAX_BW_SHIFT) &
12131                    FUNC_MF_CFG_MAX_BW_MASK);
12132
12133         bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW, mf_cfg);
12134     }
12135 }
12136 #endif
12137
12138 static int
12139 bxe_get_cur_phy_idx(struct bxe_softc *sc)
12140 {
12141     uint32_t sel_phy_idx = 0;
12142
12143     if (sc->link_params.num_phys <= 1) {
12144         return (ELINK_INT_PHY);
12145     }
12146
12147     if (sc->link_vars.link_up) {
12148         sel_phy_idx = ELINK_EXT_PHY1;
12149         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
12150         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
12151             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
12152              ELINK_SUPPORTED_FIBRE))
12153             sel_phy_idx = ELINK_EXT_PHY2;
12154     } else {
12155         switch (elink_phy_selection(&sc->link_params)) {
12156         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
12157         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
12158         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
12159                sel_phy_idx = ELINK_EXT_PHY1;
12160                break;
12161         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
12162         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
12163                sel_phy_idx = ELINK_EXT_PHY2;
12164                break;
12165         }
12166     }
12167
12168     return (sel_phy_idx);
12169 }
12170
12171 static int
12172 bxe_get_link_cfg_idx(struct bxe_softc *sc)
12173 {
12174     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
12175
12176     /*
12177      * The selected activated PHY is always after swapping (in case PHY
12178      * swapping is enabled). So when swapping is enabled, we need to reverse
12179      * the configuration
12180      */
12181
12182     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
12183         if (sel_phy_idx == ELINK_EXT_PHY1)
12184             sel_phy_idx = ELINK_EXT_PHY2;
12185         else if (sel_phy_idx == ELINK_EXT_PHY2)
12186             sel_phy_idx = ELINK_EXT_PHY1;
12187     }
12188
12189     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
12190 }
12191
12192 static void
12193 bxe_set_requested_fc(struct bxe_softc *sc)
12194 {
12195     /*
12196      * Initialize link parameters structure variables
12197      * It is recommended to turn off RX FC for jumbo frames
12198      * for better performance
12199      */
12200     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
12201         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
12202     } else {
12203         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
12204     }
12205 }
12206
12207 static void
12208 bxe_calc_fc_adv(struct bxe_softc *sc)
12209 {
12210     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
12211     switch (sc->link_vars.ieee_fc &
12212             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
12213     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
12214     default:
12215         sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
12216                                            ADVERTISED_Pause);
12217         break;
12218
12219     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
12220         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
12221                                           ADVERTISED_Pause);
12222         break;
12223
12224     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
12225         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
12226         break;
12227     }
12228 }
12229
12230 static uint16_t
12231 bxe_get_mf_speed(struct bxe_softc *sc)
12232 {
12233     uint16_t line_speed = sc->link_vars.line_speed;
12234     if (IS_MF(sc)) {
12235         uint16_t maxCfg =
12236             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
12237
12238         /* calculate the current MAX line speed limit for the MF devices */
12239         if (IS_MF_SI(sc)) {
12240             line_speed = (line_speed * maxCfg) / 100;
12241         } else { /* SD mode */
12242             uint16_t vn_max_rate = maxCfg * 100;
12243
12244             if (vn_max_rate < line_speed) {
12245                 line_speed = vn_max_rate;
12246             }
12247         }
12248     }
12249
12250     return (line_speed);
12251 }
12252
12253 static void
12254 bxe_fill_report_data(struct bxe_softc            *sc,
12255                      struct bxe_link_report_data *data)
12256 {
12257     uint16_t line_speed = bxe_get_mf_speed(sc);
12258
12259     memset(data, 0, sizeof(*data));
12260
12261     /* fill the report data with the effective line speed */
12262     data->line_speed = line_speed;
12263
12264     /* Link is down */
12265     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
12266         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
12267     }
12268
12269     /* Full DUPLEX */
12270     if (sc->link_vars.duplex == DUPLEX_FULL) {
12271         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
12272     }
12273
12274     /* Rx Flow Control is ON */
12275     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
12276         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
12277     }
12278
12279     /* Tx Flow Control is ON */
12280     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
12281         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
12282     }
12283 }
12284
12285 /* report link status to OS, should be called under phy_lock */
12286 static void
12287 bxe_link_report_locked(struct bxe_softc *sc)
12288 {
12289     struct bxe_link_report_data cur_data;
12290
12291     /* reread mf_cfg */
12292     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
12293         bxe_read_mf_cfg(sc);
12294     }
12295
12296     /* Read the current link report info */
12297     bxe_fill_report_data(sc, &cur_data);
12298
12299     /* Don't report link down or exactly the same link status twice */
12300     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
12301         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12302                       &sc->last_reported_link.link_report_flags) &&
12303          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12304                       &cur_data.link_report_flags))) {
12305         return;
12306     }
12307
12308     sc->link_cnt++;
12309
12310     /* report new link params and remember the state for the next time */
12311     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
12312
12313     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12314                      &cur_data.link_report_flags)) {
12315         if_link_state_change(sc->ifp, LINK_STATE_DOWN);
12316         BLOGI(sc, "NIC Link is Down\n");
12317     } else {
12318         const char *duplex;
12319         const char *flow;
12320
12321         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
12322                                    &cur_data.link_report_flags)) {
12323             duplex = "full";
12324         } else {
12325             duplex = "half";
12326         }
12327
12328         /*
12329          * Handle the FC at the end so that only these flags would be
12330          * possibly set. This way we may easily check if there is no FC
12331          * enabled.
12332          */
12333         if (cur_data.link_report_flags) {
12334             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12335                              &cur_data.link_report_flags) &&
12336                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12337                              &cur_data.link_report_flags)) {
12338                 flow = "ON - receive & transmit";
12339             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12340                                     &cur_data.link_report_flags) &&
12341                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12342                                      &cur_data.link_report_flags)) {
12343                 flow = "ON - receive";
12344             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12345                                      &cur_data.link_report_flags) &&
12346                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12347                                     &cur_data.link_report_flags)) {
12348                 flow = "ON - transmit";
12349             } else {
12350                 flow = "none"; /* possible? */
12351             }
12352         } else {
12353             flow = "none";
12354         }
12355
12356         if_link_state_change(sc->ifp, LINK_STATE_UP);
12357         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
12358               cur_data.line_speed, duplex, flow);
12359     }
12360 }
12361
12362 static void
12363 bxe_link_report(struct bxe_softc *sc)
12364 {
12365     BXE_PHY_LOCK(sc);
12366     bxe_link_report_locked(sc);
12367     BXE_PHY_UNLOCK(sc);
12368 }
12369
12370 static void
12371 bxe_link_status_update(struct bxe_softc *sc)
12372 {
12373     if (sc->state != BXE_STATE_OPEN) {
12374         return;
12375     }
12376
12377 #if 0
12378     /* read updated dcb configuration */
12379     if (IS_PF(sc))
12380         bxe_dcbx_pmf_update(sc);
12381 #endif
12382
12383     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
12384         elink_link_status_update(&sc->link_params, &sc->link_vars);
12385     } else {
12386         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
12387                                   ELINK_SUPPORTED_10baseT_Full |
12388                                   ELINK_SUPPORTED_100baseT_Half |
12389                                   ELINK_SUPPORTED_100baseT_Full |
12390                                   ELINK_SUPPORTED_1000baseT_Full |
12391                                   ELINK_SUPPORTED_2500baseX_Full |
12392                                   ELINK_SUPPORTED_10000baseT_Full |
12393                                   ELINK_SUPPORTED_TP |
12394                                   ELINK_SUPPORTED_FIBRE |
12395                                   ELINK_SUPPORTED_Autoneg |
12396                                   ELINK_SUPPORTED_Pause |
12397                                   ELINK_SUPPORTED_Asym_Pause);
12398         sc->port.advertising[0] = sc->port.supported[0];
12399
12400         sc->link_params.sc                = sc;
12401         sc->link_params.port              = SC_PORT(sc);
12402         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
12403         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
12404         sc->link_params.req_line_speed[0] = SPEED_10000;
12405         sc->link_params.speed_cap_mask[0] = 0x7f0000;
12406         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
12407
12408         if (CHIP_REV_IS_FPGA(sc)) {
12409             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
12410             sc->link_vars.line_speed  = ELINK_SPEED_1000;
12411             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12412                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
12413         } else {
12414             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
12415             sc->link_vars.line_speed  = ELINK_SPEED_10000;
12416             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12417                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
12418         }
12419
12420         sc->link_vars.link_up = 1;
12421
12422         sc->link_vars.duplex    = DUPLEX_FULL;
12423         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
12424
12425         if (IS_PF(sc)) {
12426             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
12427             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12428             bxe_link_report(sc);
12429         }
12430     }
12431
12432     if (IS_PF(sc)) {
12433         if (sc->link_vars.link_up) {
12434             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12435         } else {
12436             bxe_stats_handle(sc, STATS_EVENT_STOP);
12437         }
12438         bxe_link_report(sc);
12439     } else {
12440         bxe_link_report(sc);
12441         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12442     }
12443 }
12444
12445 static int
12446 bxe_initial_phy_init(struct bxe_softc *sc,
12447                      int              load_mode)
12448 {
12449     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
12450     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
12451     struct elink_params *lp = &sc->link_params;
12452
12453     bxe_set_requested_fc(sc);
12454
12455     if (CHIP_REV_IS_SLOW(sc)) {
12456         uint32_t bond = CHIP_BOND_ID(sc);
12457         uint32_t feat = 0;
12458
12459         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
12460             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12461         } else if (bond & 0x4) {
12462             if (CHIP_IS_E3(sc)) {
12463                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
12464             } else {
12465                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12466             }
12467         } else if (bond & 0x8) {
12468             if (CHIP_IS_E3(sc)) {
12469                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
12470             } else {
12471                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12472             }
12473         }
12474
12475         /* disable EMAC for E3 and above */
12476         if (bond & 0x2) {
12477             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12478         }
12479
12480         sc->link_params.feature_config_flags |= feat;
12481     }
12482
12483     BXE_PHY_LOCK(sc);
12484
12485     if (load_mode == LOAD_DIAG) {
12486         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
12487         /* Prefer doing PHY loopback at 10G speed, if possible */
12488         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
12489             if (lp->speed_cap_mask[cfg_idx] &
12490                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
12491                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
12492             } else {
12493                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
12494             }
12495         }
12496     }
12497
12498     if (load_mode == LOAD_LOOPBACK_EXT) {
12499         lp->loopback_mode = ELINK_LOOPBACK_EXT;
12500     }
12501
12502     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
12503
12504     BXE_PHY_UNLOCK(sc);
12505
12506     bxe_calc_fc_adv(sc);
12507
12508     if (sc->link_vars.link_up) {
12509         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12510         bxe_link_report(sc);
12511     }
12512
12513     if (!CHIP_REV_IS_SLOW(sc)) {
12514         bxe_periodic_start(sc);
12515     }
12516
12517     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
12518     return (rc);
12519 }
12520
12521 /* must be called under IF_ADDR_LOCK */
12522 static int
12523 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12524                          struct ecore_mcast_ramrod_params *p)
12525 {
12526     if_t ifp = sc->ifp;
12527     int mc_count = 0;
12528     int mcnt, i;
12529     struct ecore_mcast_list_elem *mc_mac;
12530     unsigned char *mta;
12531
12532     mc_count = if_multiaddr_count(ifp, -1);/* XXX they don't have a limit */
12533                                            /* should we enforce one? */
12534     ECORE_LIST_INIT(&p->mcast_list);
12535     p->mcast_list_len = 0;
12536
12537     if (!mc_count) {
12538         return (0);
12539     }
12540
12541     mta = malloc(sizeof(unsigned char) * ETHER_ADDR_LEN *
12542             mc_count, M_DEVBUF, M_NOWAIT);
12543
12544     if(mta == NULL) {
12545         BLOGE(sc, "Failed to allocate temp mcast list\n");
12546         return (-1);
12547     }
12548
12549     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12550                     (M_NOWAIT | M_ZERO));
12551     if (!mc_mac) {
12552         free(mta, M_DEVBUF);
12553         BLOGE(sc, "Failed to allocate temp mcast list\n");
12554         return (-1);
12555     }
12556
12557     if_multiaddr_array(ifp, mta, &mcnt, mc_count); /* mta and mcnt not expected
12558                                                       to be  different */
12559     for(i=0; i< mcnt; i++) {
12560
12561         bcopy((mta + (i * ETHER_ADDR_LEN)), mc_mac->mac, ETHER_ADDR_LEN);
12562         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12563
12564         BLOGD(sc, DBG_LOAD,
12565               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12566               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12567               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12568
12569         mc_mac++;
12570     }
12571
12572     p->mcast_list_len = mc_count;
12573     free(mta, M_DEVBUF);
12574
12575     return (0);
12576 }
12577
12578 static void
12579 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12580 {
12581     struct ecore_mcast_list_elem *mc_mac =
12582         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12583                                struct ecore_mcast_list_elem,
12584                                link);
12585
12586     if (mc_mac) {
12587         /* only a single free as all mc_macs are in the same heap array */
12588         free(mc_mac, M_DEVBUF);
12589     }
12590 }
12591
12592 static int
12593 bxe_set_mc_list(struct bxe_softc *sc)
12594 {
12595     struct ecore_mcast_ramrod_params rparam = { NULL };
12596     int rc = 0;
12597
12598     rparam.mcast_obj = &sc->mcast_obj;
12599
12600     BXE_MCAST_LOCK(sc);
12601
12602     /* first, clear all configured multicast MACs */
12603     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12604     if (rc < 0) {
12605         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12606         return (rc);
12607     }
12608
12609     /* configure a new MACs list */
12610     rc = bxe_init_mcast_macs_list(sc, &rparam);
12611     if (rc) {
12612         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12613         BXE_MCAST_UNLOCK(sc);
12614         return (rc);
12615     }
12616
12617     /* Now add the new MACs */
12618     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12619     if (rc < 0) {
12620         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12621     }
12622
12623     bxe_free_mcast_macs_list(&rparam);
12624
12625     BXE_MCAST_UNLOCK(sc);
12626
12627     return (rc);
12628 }
12629
12630 static int
12631 bxe_set_uc_list(struct bxe_softc *sc)
12632 {
12633     if_t ifp = sc->ifp;
12634     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12635     struct ifaddr *ifa;
12636     unsigned long ramrod_flags = 0;
12637     int rc;
12638
12639 #if __FreeBSD_version < 800000
12640     IF_ADDR_LOCK(ifp);
12641 #else
12642     if_addr_rlock(ifp);
12643 #endif
12644
12645     /* first schedule a cleanup up of old configuration */
12646     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12647     if (rc < 0) {
12648         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12649 #if __FreeBSD_version < 800000
12650         IF_ADDR_UNLOCK(ifp);
12651 #else
12652         if_addr_runlock(ifp);
12653 #endif
12654         return (rc);
12655     }
12656
12657     ifa = if_getifaddr(ifp); /* XXX Is this structure */
12658     while (ifa) {
12659         if (ifa->ifa_addr->sa_family != AF_LINK) {
12660             ifa = TAILQ_NEXT(ifa, ifa_link);
12661             continue;
12662         }
12663
12664         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12665                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12666         if (rc == -EEXIST) {
12667             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12668             /* do not treat adding same MAC as an error */
12669             rc = 0;
12670         } else if (rc < 0) {
12671             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12672 #if __FreeBSD_version < 800000
12673             IF_ADDR_UNLOCK(ifp);
12674 #else
12675             if_addr_runlock(ifp);
12676 #endif
12677             return (rc);
12678         }
12679
12680         ifa = TAILQ_NEXT(ifa, ifa_link);
12681     }
12682
12683 #if __FreeBSD_version < 800000
12684     IF_ADDR_UNLOCK(ifp);
12685 #else
12686     if_addr_runlock(ifp);
12687 #endif
12688
12689     /* Execute the pending commands */
12690     bit_set(&ramrod_flags, RAMROD_CONT);
12691     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12692                             ECORE_UC_LIST_MAC, &ramrod_flags));
12693 }
12694
12695 static void
12696 bxe_handle_rx_mode_tq(void *context,
12697                       int  pending)
12698 {
12699     struct bxe_softc *sc = (struct bxe_softc *)context;
12700     if_t ifp = sc->ifp;
12701     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12702
12703     BXE_CORE_LOCK(sc);
12704
12705     if (sc->state != BXE_STATE_OPEN) {
12706         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12707         BXE_CORE_UNLOCK(sc);
12708         return;
12709     }
12710
12711     BLOGD(sc, DBG_SP, "if_flags(ifp)=0x%x\n", if_getflags(sc->ifp));
12712
12713     if (if_getflags(ifp) & IFF_PROMISC) {
12714         rx_mode = BXE_RX_MODE_PROMISC;
12715     } else if ((if_getflags(ifp) & IFF_ALLMULTI) ||
12716                ((if_getamcount(ifp) > BXE_MAX_MULTICAST) &&
12717                 CHIP_IS_E1(sc))) {
12718         rx_mode = BXE_RX_MODE_ALLMULTI;
12719     } else {
12720         if (IS_PF(sc)) {
12721             /* some multicasts */
12722             if (bxe_set_mc_list(sc) < 0) {
12723                 rx_mode = BXE_RX_MODE_ALLMULTI;
12724             }
12725             if (bxe_set_uc_list(sc) < 0) {
12726                 rx_mode = BXE_RX_MODE_PROMISC;
12727             }
12728         }
12729 #if 0
12730         else {
12731             /*
12732              * Configuring mcast to a VF involves sleeping (when we
12733              * wait for the PF's response). Since this function is
12734              * called from a non sleepable context we must schedule
12735              * a work item for this purpose
12736              */
12737             bxe_set_bit(BXE_SP_RTNL_VFPF_MCAST, &sc->sp_rtnl_state);
12738             schedule_delayed_work(&sc->sp_rtnl_task, 0);
12739         }
12740 #endif
12741     }
12742
12743     sc->rx_mode = rx_mode;
12744
12745     /* schedule the rx_mode command */
12746     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12747         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12748         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12749         BXE_CORE_UNLOCK(sc);
12750         return;
12751     }
12752
12753     if (IS_PF(sc)) {
12754         bxe_set_storm_rx_mode(sc);
12755     }
12756 #if 0
12757     else {
12758         /*
12759          * Configuring mcast to a VF involves sleeping (when we
12760          * wait for the PF's response). Since this function is
12761          * called from a non sleepable context we must schedule
12762          * a work item for this purpose
12763          */
12764         bxe_set_bit(BXE_SP_RTNL_VFPF_STORM_RX_MODE, &sc->sp_rtnl_state);
12765         schedule_delayed_work(&sc->sp_rtnl_task, 0);
12766     }
12767 #endif
12768
12769     BXE_CORE_UNLOCK(sc);
12770 }
12771
12772 static void
12773 bxe_set_rx_mode(struct bxe_softc *sc)
12774 {
12775     taskqueue_enqueue(sc->rx_mode_tq, &sc->rx_mode_tq_task);
12776 }
12777
12778 /* update flags in shmem */
12779 static void
12780 bxe_update_drv_flags(struct bxe_softc *sc,
12781                      uint32_t         flags,
12782                      uint32_t         set)
12783 {
12784     uint32_t drv_flags;
12785
12786     if (SHMEM2_HAS(sc, drv_flags)) {
12787         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12788         drv_flags = SHMEM2_RD(sc, drv_flags);
12789
12790         if (set) {
12791             SET_FLAGS(drv_flags, flags);
12792         } else {
12793             RESET_FLAGS(drv_flags, flags);
12794         }
12795
12796         SHMEM2_WR(sc, drv_flags, drv_flags);
12797         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12798
12799         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12800     }
12801 }
12802
12803 /* periodic timer callout routine, only runs when the interface is up */
12804
12805 static void
12806 bxe_periodic_callout_func(void *xsc)
12807 {
12808     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12809     int i;
12810
12811     if (!BXE_CORE_TRYLOCK(sc)) {
12812         /* just bail and try again next time */
12813
12814         if ((sc->state == BXE_STATE_OPEN) &&
12815             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12816             /* schedule the next periodic callout */
12817             callout_reset(&sc->periodic_callout, hz,
12818                           bxe_periodic_callout_func, sc);
12819         }
12820
12821         return;
12822     }
12823
12824     if ((sc->state != BXE_STATE_OPEN) ||
12825         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12826         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12827         BXE_CORE_UNLOCK(sc);
12828         return;
12829     }
12830
12831     /* Check for TX timeouts on any fastpath. */
12832     FOR_EACH_QUEUE(sc, i) {
12833         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12834             /* Ruh-Roh, chip was reset! */
12835             break;
12836         }
12837     }
12838
12839     if (!CHIP_REV_IS_SLOW(sc)) {
12840         /*
12841          * This barrier is needed to ensure the ordering between the writing
12842          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12843          * the reading here.
12844          */
12845         mb();
12846         if (sc->port.pmf) {
12847             BXE_PHY_LOCK(sc);
12848             elink_period_func(&sc->link_params, &sc->link_vars);
12849             BXE_PHY_UNLOCK(sc);
12850         }
12851     }
12852
12853     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
12854         int mb_idx = SC_FW_MB_IDX(sc);
12855         uint32_t drv_pulse;
12856         uint32_t mcp_pulse;
12857
12858         ++sc->fw_drv_pulse_wr_seq;
12859         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12860
12861         drv_pulse = sc->fw_drv_pulse_wr_seq;
12862         bxe_drv_pulse(sc);
12863
12864         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12865                      MCP_PULSE_SEQ_MASK);
12866
12867         /*
12868          * The delta between driver pulse and mcp response should
12869          * be 1 (before mcp response) or 0 (after mcp response).
12870          */
12871         if ((drv_pulse != mcp_pulse) &&
12872             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12873             /* someone lost a heartbeat... */
12874             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12875                   drv_pulse, mcp_pulse);
12876         }
12877     }
12878
12879     /* state is BXE_STATE_OPEN */
12880     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12881
12882 #if 0
12883     /* sample VF bulletin board for new posts from PF */
12884     if (IS_VF(sc)) {
12885         bxe_sample_bulletin(sc);
12886     }
12887 #endif
12888
12889     BXE_CORE_UNLOCK(sc);
12890
12891     if ((sc->state == BXE_STATE_OPEN) &&
12892         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12893         /* schedule the next periodic callout */
12894         callout_reset(&sc->periodic_callout, hz,
12895                       bxe_periodic_callout_func, sc);
12896     }
12897 }
12898
12899 static void
12900 bxe_periodic_start(struct bxe_softc *sc)
12901 {
12902     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12903     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12904 }
12905
12906 static void
12907 bxe_periodic_stop(struct bxe_softc *sc)
12908 {
12909     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12910     callout_drain(&sc->periodic_callout);
12911 }
12912
12913 /* start the controller */
12914 static __noinline int
12915 bxe_nic_load(struct bxe_softc *sc,
12916              int              load_mode)
12917 {
12918     uint32_t val;
12919     int load_code = 0;
12920     int i, rc = 0;
12921
12922     BXE_CORE_LOCK_ASSERT(sc);
12923
12924     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12925
12926     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12927
12928     if (IS_PF(sc)) {
12929         /* must be called before memory allocation and HW init */
12930         bxe_ilt_set_info(sc);
12931     }
12932
12933     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12934
12935     bxe_set_fp_rx_buf_size(sc);
12936
12937     if (bxe_alloc_fp_buffers(sc) != 0) {
12938         BLOGE(sc, "Failed to allocate fastpath memory\n");
12939         sc->state = BXE_STATE_CLOSED;
12940         rc = ENOMEM;
12941         goto bxe_nic_load_error0;
12942     }
12943
12944     if (bxe_alloc_mem(sc) != 0) {
12945         sc->state = BXE_STATE_CLOSED;
12946         rc = ENOMEM;
12947         goto bxe_nic_load_error0;
12948     }
12949
12950     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12951         sc->state = BXE_STATE_CLOSED;
12952         rc = ENOMEM;
12953         goto bxe_nic_load_error0;
12954     }
12955
12956     if (IS_PF(sc)) {
12957         /* set pf load just before approaching the MCP */
12958         bxe_set_pf_load(sc);
12959
12960         /* if MCP exists send load request and analyze response */
12961         if (!BXE_NOMCP(sc)) {
12962             /* attempt to load pf */
12963             if (bxe_nic_load_request(sc, &load_code) != 0) {
12964                 sc->state = BXE_STATE_CLOSED;
12965                 rc = ENXIO;
12966                 goto bxe_nic_load_error1;
12967             }
12968
12969             /* what did the MCP say? */
12970             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12971                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12972                 sc->state = BXE_STATE_CLOSED;
12973                 rc = ENXIO;
12974                 goto bxe_nic_load_error2;
12975             }
12976         } else {
12977             BLOGI(sc, "Device has no MCP!\n");
12978             load_code = bxe_nic_load_no_mcp(sc);
12979         }
12980
12981         /* mark PMF if applicable */
12982         bxe_nic_load_pmf(sc, load_code);
12983
12984         /* Init Function state controlling object */
12985         bxe_init_func_obj(sc);
12986
12987         /* Initialize HW */
12988         if (bxe_init_hw(sc, load_code) != 0) {
12989             BLOGE(sc, "HW init failed\n");
12990             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12991             sc->state = BXE_STATE_CLOSED;
12992             rc = ENXIO;
12993             goto bxe_nic_load_error2;
12994         }
12995     }
12996
12997     /* attach interrupts */
12998     if (bxe_interrupt_attach(sc) != 0) {
12999         sc->state = BXE_STATE_CLOSED;
13000         rc = ENXIO;
13001         goto bxe_nic_load_error2;
13002     }
13003
13004     bxe_nic_init(sc, load_code);
13005
13006     /* Init per-function objects */
13007     if (IS_PF(sc)) {
13008         bxe_init_objs(sc);
13009         // XXX bxe_iov_nic_init(sc);
13010
13011         /* set AFEX default VLAN tag to an invalid value */
13012         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
13013         // XXX bxe_nic_load_afex_dcc(sc, load_code);
13014
13015         sc->state = BXE_STATE_OPENING_WAITING_PORT;
13016         rc = bxe_func_start(sc);
13017         if (rc) {
13018             BLOGE(sc, "Function start failed!\n");
13019             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13020             sc->state = BXE_STATE_ERROR;
13021             goto bxe_nic_load_error3;
13022         }
13023
13024         /* send LOAD_DONE command to MCP */
13025         if (!BXE_NOMCP(sc)) {
13026             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13027             if (!load_code) {
13028                 BLOGE(sc, "MCP response failure, aborting\n");
13029                 sc->state = BXE_STATE_ERROR;
13030                 rc = ENXIO;
13031                 goto bxe_nic_load_error3;
13032             }
13033         }
13034
13035         rc = bxe_setup_leading(sc);
13036         if (rc) {
13037             BLOGE(sc, "Setup leading failed!\n");
13038             sc->state = BXE_STATE_ERROR;
13039             goto bxe_nic_load_error3;
13040         }
13041
13042         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
13043             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
13044             if (rc) {
13045                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13046                 sc->state = BXE_STATE_ERROR;
13047                 goto bxe_nic_load_error3;
13048             }
13049         }
13050
13051         rc = bxe_init_rss_pf(sc);
13052         if (rc) {
13053             BLOGE(sc, "PF RSS init failed\n");
13054             sc->state = BXE_STATE_ERROR;
13055             goto bxe_nic_load_error3;
13056         }
13057     }
13058     /* XXX VF */
13059 #if 0
13060     else { /* VF */
13061         FOR_EACH_ETH_QUEUE(sc, i) {
13062             rc = bxe_vfpf_setup_q(sc, i);
13063             if (rc) {
13064                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13065                 sc->state = BXE_STATE_ERROR;
13066                 goto bxe_nic_load_error3;
13067             }
13068         }
13069     }
13070 #endif
13071
13072     /* now when Clients are configured we are ready to work */
13073     sc->state = BXE_STATE_OPEN;
13074
13075     /* Configure a ucast MAC */
13076     if (IS_PF(sc)) {
13077         rc = bxe_set_eth_mac(sc, TRUE);
13078     }
13079 #if 0
13080     else { /* IS_VF(sc) */
13081         rc = bxe_vfpf_set_mac(sc);
13082     }
13083 #endif
13084     if (rc) {
13085         BLOGE(sc, "Setting Ethernet MAC failed\n");
13086         sc->state = BXE_STATE_ERROR;
13087         goto bxe_nic_load_error3;
13088     }
13089
13090 #if 0
13091     if (IS_PF(sc) && sc->pending_max) {
13092         /* for AFEX */
13093         bxe_update_max_mf_config(sc, sc->pending_max);
13094         sc->pending_max = 0;
13095     }
13096 #endif
13097
13098     if (sc->port.pmf) {
13099         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
13100         if (rc) {
13101             sc->state = BXE_STATE_ERROR;
13102             goto bxe_nic_load_error3;
13103         }
13104     }
13105
13106     sc->link_params.feature_config_flags &=
13107         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
13108
13109     /* start fast path */
13110
13111     /* Initialize Rx filter */
13112     bxe_set_rx_mode(sc);
13113
13114     /* start the Tx */
13115     switch (/* XXX load_mode */LOAD_OPEN) {
13116     case LOAD_NORMAL:
13117     case LOAD_OPEN:
13118         break;
13119
13120     case LOAD_DIAG:
13121     case LOAD_LOOPBACK_EXT:
13122         sc->state = BXE_STATE_DIAG;
13123         break;
13124
13125     default:
13126         break;
13127     }
13128
13129     if (sc->port.pmf) {
13130         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
13131     } else {
13132         bxe_link_status_update(sc);
13133     }
13134
13135     /* start the periodic timer callout */
13136     bxe_periodic_start(sc);
13137
13138     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
13139         /* mark driver is loaded in shmem2 */
13140         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
13141         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
13142                   (val |
13143                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
13144                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
13145     }
13146
13147     /* wait for all pending SP commands to complete */
13148     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
13149         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
13150         bxe_periodic_stop(sc);
13151         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
13152         return (ENXIO);
13153     }
13154
13155 #if 0
13156     /* If PMF - send ADMIN DCBX msg to MFW to initiate DCBX FSM */
13157     if (sc->port.pmf && (sc->state != BXE_STATE_DIAG)) {
13158         bxe_dcbx_init(sc, FALSE);
13159     }
13160 #endif
13161
13162     /* Tell the stack the driver is running! */
13163     if_setdrvflags(sc->ifp, IFF_DRV_RUNNING);
13164
13165     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
13166
13167     return (0);
13168
13169 bxe_nic_load_error3:
13170
13171     if (IS_PF(sc)) {
13172         bxe_int_disable_sync(sc, 1);
13173
13174         /* clean out queued objects */
13175         bxe_squeeze_objects(sc);
13176     }
13177
13178     bxe_interrupt_detach(sc);
13179
13180 bxe_nic_load_error2:
13181
13182     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
13183         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
13184         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
13185     }
13186
13187     sc->port.pmf = 0;
13188
13189 bxe_nic_load_error1:
13190
13191     /* clear pf_load status, as it was already set */
13192     if (IS_PF(sc)) {
13193         bxe_clear_pf_load(sc);
13194     }
13195
13196 bxe_nic_load_error0:
13197
13198     bxe_free_fw_stats_mem(sc);
13199     bxe_free_fp_buffers(sc);
13200     bxe_free_mem(sc);
13201
13202     return (rc);
13203 }
13204
13205 static int
13206 bxe_init_locked(struct bxe_softc *sc)
13207 {
13208     int other_engine = SC_PATH(sc) ? 0 : 1;
13209     uint8_t other_load_status, load_status;
13210     uint8_t global = FALSE;
13211     int rc;
13212
13213     BXE_CORE_LOCK_ASSERT(sc);
13214
13215     /* check if the driver is already running */
13216     if (if_getdrvflags(sc->ifp) & IFF_DRV_RUNNING) {
13217         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
13218         return (0);
13219     }
13220
13221     bxe_set_power_state(sc, PCI_PM_D0);
13222
13223     /*
13224      * If parity occurred during the unload, then attentions and/or
13225      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
13226      * loaded on the current engine to complete the recovery. Parity recovery
13227      * is only relevant for PF driver.
13228      */
13229     if (IS_PF(sc)) {
13230         other_load_status = bxe_get_load_status(sc, other_engine);
13231         load_status = bxe_get_load_status(sc, SC_PATH(sc));
13232
13233         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
13234             bxe_chk_parity_attn(sc, &global, TRUE)) {
13235             do {
13236                 /*
13237                  * If there are attentions and they are in global blocks, set
13238                  * the GLOBAL_RESET bit regardless whether it will be this
13239                  * function that will complete the recovery or not.
13240                  */
13241                 if (global) {
13242                     bxe_set_reset_global(sc);
13243                 }
13244
13245                 /*
13246                  * Only the first function on the current engine should try
13247                  * to recover in open. In case of attentions in global blocks
13248                  * only the first in the chip should try to recover.
13249                  */
13250                 if ((!load_status && (!global || !other_load_status)) &&
13251                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
13252                     BLOGI(sc, "Recovered during init\n");
13253                     break;
13254                 }
13255
13256                 /* recovery has failed... */
13257                 bxe_set_power_state(sc, PCI_PM_D3hot);
13258                 sc->recovery_state = BXE_RECOVERY_FAILED;
13259
13260                 BLOGE(sc, "Recovery flow hasn't properly "
13261                           "completed yet, try again later. "
13262                           "If you still see this message after a "
13263                           "few retries then power cycle is required.\n");
13264
13265                 rc = ENXIO;
13266                 goto bxe_init_locked_done;
13267             } while (0);
13268         }
13269     }
13270
13271     sc->recovery_state = BXE_RECOVERY_DONE;
13272
13273     rc = bxe_nic_load(sc, LOAD_OPEN);
13274
13275 bxe_init_locked_done:
13276
13277     if (rc) {
13278         /* Tell the stack the driver is NOT running! */
13279         BLOGE(sc, "Initialization failed, "
13280                   "stack notified driver is NOT running!\n");
13281         if_setdrvflagbits(sc->ifp, 0, IFF_DRV_RUNNING);
13282     }
13283
13284     return (rc);
13285 }
13286
13287 static int
13288 bxe_stop_locked(struct bxe_softc *sc)
13289 {
13290     BXE_CORE_LOCK_ASSERT(sc);
13291     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
13292 }
13293
13294 /*
13295  * Handles controller initialization when called from an unlocked routine.
13296  * ifconfig calls this function.
13297  *
13298  * Returns:
13299  *   void
13300  */
13301 static void
13302 bxe_init(void *xsc)
13303 {
13304     struct bxe_softc *sc = (struct bxe_softc *)xsc;
13305
13306     BXE_CORE_LOCK(sc);
13307     bxe_init_locked(sc);
13308     BXE_CORE_UNLOCK(sc);
13309 }
13310
13311 static int
13312 bxe_init_ifnet(struct bxe_softc *sc)
13313 {
13314     if_t ifp;
13315     int capabilities;
13316
13317     /* ifconfig entrypoint for media type/status reporting */
13318     ifmedia_init(&sc->ifmedia, IFM_IMASK,
13319                  bxe_ifmedia_update,
13320                  bxe_ifmedia_status);
13321
13322     /* set the default interface values */
13323     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
13324     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
13325     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
13326
13327     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
13328
13329     /* allocate the ifnet structure */
13330     if ((ifp = if_gethandle(IFT_ETHER)) == NULL) {
13331         BLOGE(sc, "Interface allocation failed!\n");
13332         return (ENXIO);
13333     }
13334
13335     if_setsoftc(ifp, sc);
13336     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
13337     if_setflags(ifp, (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST));
13338     if_setioctlfn(ifp, bxe_ioctl);
13339     if_setstartfn(ifp, bxe_tx_start);
13340     if_setgetcounterfn(ifp, bxe_get_counter);
13341 #if __FreeBSD_version >= 800000
13342     if_settransmitfn(ifp, bxe_tx_mq_start);
13343     if_setqflushfn(ifp, bxe_mq_flush);
13344 #endif
13345 #ifdef FreeBSD8_0
13346     if_settimer(ifp, 0);
13347 #endif
13348     if_setinitfn(ifp, bxe_init);
13349     if_setmtu(ifp, sc->mtu);
13350     if_sethwassist(ifp, (CSUM_IP      |
13351                         CSUM_TCP      |
13352                         CSUM_UDP      |
13353                         CSUM_TSO      |
13354                         CSUM_TCP_IPV6 |
13355                         CSUM_UDP_IPV6));
13356
13357     capabilities =
13358 #if __FreeBSD_version < 700000
13359         (IFCAP_VLAN_MTU       |
13360          IFCAP_VLAN_HWTAGGING |
13361          IFCAP_HWCSUM         |
13362          IFCAP_JUMBO_MTU      |
13363          IFCAP_LRO);
13364 #else
13365         (IFCAP_VLAN_MTU       |
13366          IFCAP_VLAN_HWTAGGING |
13367          IFCAP_VLAN_HWTSO     |
13368          IFCAP_VLAN_HWFILTER  |
13369          IFCAP_VLAN_HWCSUM    |
13370          IFCAP_HWCSUM         |
13371          IFCAP_JUMBO_MTU      |
13372          IFCAP_LRO            |
13373          IFCAP_TSO4           |
13374          IFCAP_TSO6           |
13375          IFCAP_WOL_MAGIC);
13376 #endif
13377     if_setcapabilitiesbit(ifp, capabilities, 0); /* XXX */
13378     if_setbaudrate(ifp, IF_Gbps(10));
13379 /* XXX */
13380     if_setsendqlen(ifp, sc->tx_ring_size);
13381     if_setsendqready(ifp);
13382 /* XXX */
13383
13384     sc->ifp = ifp;
13385
13386     /* attach to the Ethernet interface list */
13387     ether_ifattach(ifp, sc->link_params.mac_addr);
13388
13389     return (0);
13390 }
13391
13392 static void
13393 bxe_deallocate_bars(struct bxe_softc *sc)
13394 {
13395     int i;
13396
13397     for (i = 0; i < MAX_BARS; i++) {
13398         if (sc->bar[i].resource != NULL) {
13399             bus_release_resource(sc->dev,
13400                                  SYS_RES_MEMORY,
13401                                  sc->bar[i].rid,
13402                                  sc->bar[i].resource);
13403             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
13404                   i, PCIR_BAR(i));
13405         }
13406     }
13407 }
13408
13409 static int
13410 bxe_allocate_bars(struct bxe_softc *sc)
13411 {
13412     u_int flags;
13413     int i;
13414
13415     memset(sc->bar, 0, sizeof(sc->bar));
13416
13417     for (i = 0; i < MAX_BARS; i++) {
13418
13419         /* memory resources reside at BARs 0, 2, 4 */
13420         /* Run `pciconf -lb` to see mappings */
13421         if ((i != 0) && (i != 2) && (i != 4)) {
13422             continue;
13423         }
13424
13425         sc->bar[i].rid = PCIR_BAR(i);
13426
13427         flags = RF_ACTIVE;
13428         if (i == 0) {
13429             flags |= RF_SHAREABLE;
13430         }
13431
13432         if ((sc->bar[i].resource =
13433              bus_alloc_resource_any(sc->dev,
13434                                     SYS_RES_MEMORY,
13435                                     &sc->bar[i].rid,
13436                                     flags)) == NULL) {
13437 #if 0
13438             /* BAR4 doesn't exist for E1 */
13439             BLOGE(sc, "PCI BAR%d [%02x] memory allocation failed\n",
13440                   i, PCIR_BAR(i));
13441 #endif
13442             return (0);
13443         }
13444
13445         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
13446         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
13447         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
13448
13449         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
13450               i, PCIR_BAR(i),
13451               (void *)rman_get_start(sc->bar[i].resource),
13452               (void *)rman_get_end(sc->bar[i].resource),
13453               rman_get_size(sc->bar[i].resource),
13454               (void *)sc->bar[i].kva);
13455     }
13456
13457     return (0);
13458 }
13459
13460 static void
13461 bxe_get_function_num(struct bxe_softc *sc)
13462 {
13463     uint32_t val = 0;
13464
13465     /*
13466      * Read the ME register to get the function number. The ME register
13467      * holds the relative-function number and absolute-function number. The
13468      * absolute-function number appears only in E2 and above. Before that
13469      * these bits always contained zero, therefore we cannot blindly use them.
13470      */
13471
13472     val = REG_RD(sc, BAR_ME_REGISTER);
13473
13474     sc->pfunc_rel =
13475         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
13476     sc->path_id =
13477         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
13478
13479     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13480         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
13481     } else {
13482         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
13483     }
13484
13485     BLOGD(sc, DBG_LOAD,
13486           "Relative function %d, Absolute function %d, Path %d\n",
13487           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
13488 }
13489
13490 static uint32_t
13491 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
13492 {
13493     uint32_t shmem2_size;
13494     uint32_t offset;
13495     uint32_t mf_cfg_offset_value;
13496
13497     /* Non 57712 */
13498     offset = (SHMEM_RD(sc, func_mb) +
13499               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
13500
13501     /* 57712 plus */
13502     if (sc->devinfo.shmem2_base != 0) {
13503         shmem2_size = SHMEM2_RD(sc, size);
13504         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
13505             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
13506             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
13507                 offset = mf_cfg_offset_value;
13508             }
13509         }
13510     }
13511
13512     return (offset);
13513 }
13514
13515 static uint32_t
13516 bxe_pcie_capability_read(struct bxe_softc *sc,
13517                          int    reg,
13518                          int    width)
13519 {
13520     int pcie_reg;
13521
13522     /* ensure PCIe capability is enabled */
13523     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
13524         if (pcie_reg != 0) {
13525             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
13526             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
13527         }
13528     }
13529
13530     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
13531
13532     return (0);
13533 }
13534
13535 static uint8_t
13536 bxe_is_pcie_pending(struct bxe_softc *sc)
13537 {
13538     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
13539             PCIM_EXP_STA_TRANSACTION_PND);
13540 }
13541
13542 /*
13543  * Walk the PCI capabiites list for the device to find what features are
13544  * supported. These capabilites may be enabled/disabled by firmware so it's
13545  * best to walk the list rather than make assumptions.
13546  */
13547 static void
13548 bxe_probe_pci_caps(struct bxe_softc *sc)
13549 {
13550     uint16_t link_status;
13551     int reg;
13552
13553     /* check if PCI Power Management is enabled */
13554     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
13555         if (reg != 0) {
13556             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
13557
13558             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
13559             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
13560         }
13561     }
13562
13563     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
13564
13565     /* handle PCIe 2.0 workarounds for 57710 */
13566     if (CHIP_IS_E1(sc)) {
13567         /* workaround for 57710 errata E4_57710_27462 */
13568         sc->devinfo.pcie_link_speed =
13569             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
13570
13571         /* workaround for 57710 errata E4_57710_27488 */
13572         sc->devinfo.pcie_link_width =
13573             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13574         if (sc->devinfo.pcie_link_speed > 1) {
13575             sc->devinfo.pcie_link_width =
13576                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
13577         }
13578     } else {
13579         sc->devinfo.pcie_link_speed =
13580             (link_status & PCIM_LINK_STA_SPEED);
13581         sc->devinfo.pcie_link_width =
13582             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13583     }
13584
13585     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
13586           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
13587
13588     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
13589     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
13590
13591     /* check if MSI capability is enabled */
13592     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13593         if (reg != 0) {
13594             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13595
13596             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13597             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13598         }
13599     }
13600
13601     /* check if MSI-X capability is enabled */
13602     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13603         if (reg != 0) {
13604             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13605
13606             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13607             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13608         }
13609     }
13610 }
13611
13612 static int
13613 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13614 {
13615     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13616     uint32_t val;
13617
13618     /* get the outer vlan if we're in switch-dependent mode */
13619
13620     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13621     mf_info->ext_id = (uint16_t)val;
13622
13623     mf_info->multi_vnics_mode = 1;
13624
13625     if (!VALID_OVLAN(mf_info->ext_id)) {
13626         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13627         return (1);
13628     }
13629
13630     /* get the capabilities */
13631     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13632         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13633         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13634     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13635                FUNC_MF_CFG_PROTOCOL_FCOE) {
13636         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13637     } else {
13638         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13639     }
13640
13641     mf_info->vnics_per_port =
13642         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13643
13644     return (0);
13645 }
13646
13647 static uint32_t
13648 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13649 {
13650     uint32_t retval = 0;
13651     uint32_t val;
13652
13653     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13654
13655     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13656         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13657             retval |= MF_PROTO_SUPPORT_ETHERNET;
13658         }
13659         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13660             retval |= MF_PROTO_SUPPORT_ISCSI;
13661         }
13662         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13663             retval |= MF_PROTO_SUPPORT_FCOE;
13664         }
13665     }
13666
13667     return (retval);
13668 }
13669
13670 static int
13671 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13672 {
13673     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13674     uint32_t val;
13675
13676     /*
13677      * There is no outer vlan if we're in switch-independent mode.
13678      * If the mac is valid then assume multi-function.
13679      */
13680
13681     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13682
13683     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13684
13685     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13686
13687     mf_info->vnics_per_port =
13688         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13689
13690     return (0);
13691 }
13692
13693 static int
13694 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13695 {
13696     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13697     uint32_t e1hov_tag;
13698     uint32_t func_config;
13699     uint32_t niv_config;
13700
13701     mf_info->multi_vnics_mode = 1;
13702
13703     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13704     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13705     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13706
13707     mf_info->ext_id =
13708         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13709                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13710
13711     mf_info->default_vlan =
13712         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13713                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13714
13715     mf_info->niv_allowed_priorities =
13716         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13717                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13718
13719     mf_info->niv_default_cos =
13720         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13721                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13722
13723     mf_info->afex_vlan_mode =
13724         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13725          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13726
13727     mf_info->niv_mba_enabled =
13728         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13729          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13730
13731     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13732
13733     mf_info->vnics_per_port =
13734         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13735
13736     return (0);
13737 }
13738
13739 static int
13740 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13741 {
13742     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13743     uint32_t mf_cfg1;
13744     uint32_t mf_cfg2;
13745     uint32_t ovlan1;
13746     uint32_t ovlan2;
13747     uint8_t i, j;
13748
13749     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13750           SC_PORT(sc));
13751     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13752           mf_info->mf_config[SC_VN(sc)]);
13753     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13754           mf_info->multi_vnics_mode);
13755     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13756           mf_info->vnics_per_port);
13757     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13758           mf_info->ext_id);
13759     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13760           mf_info->min_bw[0], mf_info->min_bw[1],
13761           mf_info->min_bw[2], mf_info->min_bw[3]);
13762     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13763           mf_info->max_bw[0], mf_info->max_bw[1],
13764           mf_info->max_bw[2], mf_info->max_bw[3]);
13765     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13766           sc->mac_addr_str);
13767
13768     /* various MF mode sanity checks... */
13769
13770     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13771         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13772               SC_PORT(sc));
13773         return (1);
13774     }
13775
13776     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13777         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13778               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13779         return (1);
13780     }
13781
13782     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13783         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13784         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13785             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13786                   SC_VN(sc), OVLAN(sc));
13787             return (1);
13788         }
13789
13790         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13791             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13792                   mf_info->multi_vnics_mode, OVLAN(sc));
13793             return (1);
13794         }
13795
13796         /*
13797          * Verify all functions are either MF or SF mode. If MF, make sure
13798          * sure that all non-hidden functions have a valid ovlan. If SF,
13799          * make sure that all non-hidden functions have an invalid ovlan.
13800          */
13801         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13802             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13803             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13804             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13805                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13806                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13807                 BLOGE(sc, "mf_mode=SD function %d MF config "
13808                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13809                       i, mf_info->multi_vnics_mode, ovlan1);
13810                 return (1);
13811             }
13812         }
13813
13814         /* Verify all funcs on the same port each have a different ovlan. */
13815         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13816             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13817             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13818             /* iterate from the next function on the port to the max func */
13819             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13820                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13821                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13822                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13823                     VALID_OVLAN(ovlan1) &&
13824                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13825                     VALID_OVLAN(ovlan2) &&
13826                     (ovlan1 == ovlan2)) {
13827                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13828                               "have the same ovlan (%d)\n",
13829                           i, j, ovlan1);
13830                     return (1);
13831                 }
13832             }
13833         }
13834     } /* MULTI_FUNCTION_SD */
13835
13836     return (0);
13837 }
13838
13839 static int
13840 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13841 {
13842     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13843     uint32_t val, mac_upper;
13844     uint8_t i, vnic;
13845
13846     /* initialize mf_info defaults */
13847     mf_info->vnics_per_port   = 1;
13848     mf_info->multi_vnics_mode = FALSE;
13849     mf_info->path_has_ovlan   = FALSE;
13850     mf_info->mf_mode          = SINGLE_FUNCTION;
13851
13852     if (!CHIP_IS_MF_CAP(sc)) {
13853         return (0);
13854     }
13855
13856     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13857         BLOGE(sc, "Invalid mf_cfg_base!\n");
13858         return (1);
13859     }
13860
13861     /* get the MF mode (switch dependent / independent / single-function) */
13862
13863     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13864
13865     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13866     {
13867     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13868
13869         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13870
13871         /* check for legal upper mac bytes */
13872         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13873             mf_info->mf_mode = MULTI_FUNCTION_SI;
13874         } else {
13875             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13876         }
13877
13878         break;
13879
13880     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13881     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13882
13883         /* get outer vlan configuration */
13884         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13885
13886         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13887             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13888             mf_info->mf_mode = MULTI_FUNCTION_SD;
13889         } else {
13890             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13891         }
13892
13893         break;
13894
13895     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13896
13897         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13898         return (0);
13899
13900     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13901
13902         /*
13903          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13904          * and the MAC address is valid.
13905          */
13906         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13907
13908         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13909             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13910             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13911         } else {
13912             BLOGE(sc, "Invalid config for AFEX mode\n");
13913         }
13914
13915         break;
13916
13917     default:
13918
13919         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13920               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13921
13922         return (1);
13923     }
13924
13925     /* set path mf_mode (which could be different than function mf_mode) */
13926     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13927         mf_info->path_has_ovlan = TRUE;
13928     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13929         /*
13930          * Decide on path multi vnics mode. If we're not in MF mode and in
13931          * 4-port mode, this is good enough to check vnic-0 of the other port
13932          * on the same path
13933          */
13934         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13935             uint8_t other_port = !(PORT_ID(sc) & 1);
13936             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13937
13938             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13939
13940             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13941         }
13942     }
13943
13944     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13945         /* invalid MF config */
13946         if (SC_VN(sc) >= 1) {
13947             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13948             return (1);
13949         }
13950
13951         return (0);
13952     }
13953
13954     /* get the MF configuration */
13955     mf_info->mf_config[SC_VN(sc)] =
13956         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13957
13958     switch(mf_info->mf_mode)
13959     {
13960     case MULTI_FUNCTION_SD:
13961
13962         bxe_get_shmem_mf_cfg_info_sd(sc);
13963         break;
13964
13965     case MULTI_FUNCTION_SI:
13966
13967         bxe_get_shmem_mf_cfg_info_si(sc);
13968         break;
13969
13970     case MULTI_FUNCTION_AFEX:
13971
13972         bxe_get_shmem_mf_cfg_info_niv(sc);
13973         break;
13974
13975     default:
13976
13977         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13978               mf_info->mf_mode);
13979         return (1);
13980     }
13981
13982     /* get the congestion management parameters */
13983
13984     vnic = 0;
13985     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13986         /* get min/max bw */
13987         val = MFCFG_RD(sc, func_mf_config[i].config);
13988         mf_info->min_bw[vnic] =
13989             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
13990         mf_info->max_bw[vnic] =
13991             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
13992         vnic++;
13993     }
13994
13995     return (bxe_check_valid_mf_cfg(sc));
13996 }
13997
13998 static int
13999 bxe_get_shmem_info(struct bxe_softc *sc)
14000 {
14001     int port;
14002     uint32_t mac_hi, mac_lo, val;
14003
14004     port = SC_PORT(sc);
14005     mac_hi = mac_lo = 0;
14006
14007     sc->link_params.sc   = sc;
14008     sc->link_params.port = port;
14009
14010     /* get the hardware config info */
14011     sc->devinfo.hw_config =
14012         SHMEM_RD(sc, dev_info.shared_hw_config.config);
14013     sc->devinfo.hw_config2 =
14014         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
14015
14016     sc->link_params.hw_led_mode =
14017         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
14018          SHARED_HW_CFG_LED_MODE_SHIFT);
14019
14020     /* get the port feature config */
14021     sc->port.config =
14022         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
14023
14024     /* get the link params */
14025     sc->link_params.speed_cap_mask[0] =
14026         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
14027     sc->link_params.speed_cap_mask[1] =
14028         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
14029
14030     /* get the lane config */
14031     sc->link_params.lane_config =
14032         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
14033
14034     /* get the link config */
14035     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
14036     sc->port.link_config[ELINK_INT_PHY] = val;
14037     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
14038     sc->port.link_config[ELINK_EXT_PHY1] =
14039         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
14040
14041     /* get the override preemphasis flag and enable it or turn it off */
14042     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
14043     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
14044         sc->link_params.feature_config_flags |=
14045             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14046     } else {
14047         sc->link_params.feature_config_flags &=
14048             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14049     }
14050
14051     /* get the initial value of the link params */
14052     sc->link_params.multi_phy_config =
14053         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
14054
14055     /* get external phy info */
14056     sc->port.ext_phy_config =
14057         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
14058
14059     /* get the multifunction configuration */
14060     bxe_get_mf_cfg_info(sc);
14061
14062     /* get the mac address */
14063     if (IS_MF(sc)) {
14064         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
14065         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
14066     } else {
14067         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
14068         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
14069     }
14070
14071     if ((mac_lo == 0) && (mac_hi == 0)) {
14072         *sc->mac_addr_str = 0;
14073         BLOGE(sc, "No Ethernet address programmed!\n");
14074     } else {
14075         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
14076         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
14077         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
14078         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
14079         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
14080         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
14081         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
14082                  "%02x:%02x:%02x:%02x:%02x:%02x",
14083                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
14084                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
14085                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
14086         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
14087     }
14088
14089 #if 0
14090     if (!IS_MF(sc) &&
14091         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14092          PORT_FEAT_CFG_STORAGE_PERSONALITY_FCOE)) {
14093         sc->flags |= BXE_NO_ISCSI;
14094     }
14095     if (!IS_MF(sc) &&
14096         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14097          PORT_FEAT_CFG_STORAGE_PERSONALITY_ISCSI)) {
14098         sc->flags |= BXE_NO_FCOE_FLAG;
14099     }
14100 #endif
14101
14102     return (0);
14103 }
14104
14105 static void
14106 bxe_get_tunable_params(struct bxe_softc *sc)
14107 {
14108     /* sanity checks */
14109
14110     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
14111         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
14112         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
14113         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
14114         bxe_interrupt_mode = INTR_MODE_MSIX;
14115     }
14116
14117     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
14118         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
14119         bxe_queue_count = 0;
14120     }
14121
14122     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
14123         if (bxe_max_rx_bufs == 0) {
14124             bxe_max_rx_bufs = RX_BD_USABLE;
14125         } else {
14126             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
14127             bxe_max_rx_bufs = 2048;
14128         }
14129     }
14130
14131     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
14132         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
14133         bxe_hc_rx_ticks = 25;
14134     }
14135
14136     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
14137         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
14138         bxe_hc_tx_ticks = 50;
14139     }
14140
14141     if (bxe_max_aggregation_size == 0) {
14142         bxe_max_aggregation_size = TPA_AGG_SIZE;
14143     }
14144
14145     if (bxe_max_aggregation_size > 0xffff) {
14146         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
14147               bxe_max_aggregation_size);
14148         bxe_max_aggregation_size = TPA_AGG_SIZE;
14149     }
14150
14151     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
14152         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
14153         bxe_mrrs = -1;
14154     }
14155
14156     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
14157         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
14158         bxe_autogreeen = 0;
14159     }
14160
14161     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
14162         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
14163         bxe_udp_rss = 0;
14164     }
14165
14166     /* pull in user settings */
14167
14168     sc->interrupt_mode       = bxe_interrupt_mode;
14169     sc->max_rx_bufs          = bxe_max_rx_bufs;
14170     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
14171     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
14172     sc->max_aggregation_size = bxe_max_aggregation_size;
14173     sc->mrrs                 = bxe_mrrs;
14174     sc->autogreeen           = bxe_autogreeen;
14175     sc->udp_rss              = bxe_udp_rss;
14176
14177     if (bxe_interrupt_mode == INTR_MODE_INTX) {
14178         sc->num_queues = 1;
14179     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
14180         sc->num_queues =
14181             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
14182                 MAX_RSS_CHAINS);
14183         if (sc->num_queues > mp_ncpus) {
14184             sc->num_queues = mp_ncpus;
14185         }
14186     }
14187
14188     BLOGD(sc, DBG_LOAD,
14189           "User Config: "
14190           "debug=0x%lx "
14191           "interrupt_mode=%d "
14192           "queue_count=%d "
14193           "hc_rx_ticks=%d "
14194           "hc_tx_ticks=%d "
14195           "rx_budget=%d "
14196           "max_aggregation_size=%d "
14197           "mrrs=%d "
14198           "autogreeen=%d "
14199           "udp_rss=%d\n",
14200           bxe_debug,
14201           sc->interrupt_mode,
14202           sc->num_queues,
14203           sc->hc_rx_ticks,
14204           sc->hc_tx_ticks,
14205           bxe_rx_budget,
14206           sc->max_aggregation_size,
14207           sc->mrrs,
14208           sc->autogreeen,
14209           sc->udp_rss);
14210 }
14211
14212 static void
14213 bxe_media_detect(struct bxe_softc *sc)
14214 {
14215     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
14216     switch (sc->link_params.phy[phy_idx].media_type) {
14217     case ELINK_ETH_PHY_SFPP_10G_FIBER:
14218     case ELINK_ETH_PHY_XFP_FIBER:
14219         BLOGI(sc, "Found 10Gb Fiber media.\n");
14220         sc->media = IFM_10G_SR;
14221         break;
14222     case ELINK_ETH_PHY_SFP_1G_FIBER:
14223         BLOGI(sc, "Found 1Gb Fiber media.\n");
14224         sc->media = IFM_1000_SX;
14225         break;
14226     case ELINK_ETH_PHY_KR:
14227     case ELINK_ETH_PHY_CX4:
14228         BLOGI(sc, "Found 10GBase-CX4 media.\n");
14229         sc->media = IFM_10G_CX4;
14230         break;
14231     case ELINK_ETH_PHY_DA_TWINAX:
14232         BLOGI(sc, "Found 10Gb Twinax media.\n");
14233         sc->media = IFM_10G_TWINAX;
14234         break;
14235     case ELINK_ETH_PHY_BASE_T:
14236         if (sc->link_params.speed_cap_mask[0] &
14237             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
14238             BLOGI(sc, "Found 10GBase-T media.\n");
14239             sc->media = IFM_10G_T;
14240         } else {
14241             BLOGI(sc, "Found 1000Base-T media.\n");
14242             sc->media = IFM_1000_T;
14243         }
14244         break;
14245     case ELINK_ETH_PHY_NOT_PRESENT:
14246         BLOGI(sc, "Media not present.\n");
14247         sc->media = 0;
14248         break;
14249     case ELINK_ETH_PHY_UNSPECIFIED:
14250     default:
14251         BLOGI(sc, "Unknown media!\n");
14252         sc->media = 0;
14253         break;
14254     }
14255 }
14256
14257 #define GET_FIELD(value, fname)                     \
14258     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
14259 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
14260 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
14261
14262 static int
14263 bxe_get_igu_cam_info(struct bxe_softc *sc)
14264 {
14265     int pfid = SC_FUNC(sc);
14266     int igu_sb_id;
14267     uint32_t val;
14268     uint8_t fid, igu_sb_cnt = 0;
14269
14270     sc->igu_base_sb = 0xff;
14271
14272     if (CHIP_INT_MODE_IS_BC(sc)) {
14273         int vn = SC_VN(sc);
14274         igu_sb_cnt = sc->igu_sb_cnt;
14275         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
14276                            FP_SB_MAX_E1x);
14277         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
14278                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
14279         return (0);
14280     }
14281
14282     /* IGU in normal mode - read CAM */
14283     for (igu_sb_id = 0;
14284          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
14285          igu_sb_id++) {
14286         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
14287         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
14288             continue;
14289         }
14290         fid = IGU_FID(val);
14291         if ((fid & IGU_FID_ENCODE_IS_PF)) {
14292             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
14293                 continue;
14294             }
14295             if (IGU_VEC(val) == 0) {
14296                 /* default status block */
14297                 sc->igu_dsb_id = igu_sb_id;
14298             } else {
14299                 if (sc->igu_base_sb == 0xff) {
14300                     sc->igu_base_sb = igu_sb_id;
14301                 }
14302                 igu_sb_cnt++;
14303             }
14304         }
14305     }
14306
14307     /*
14308      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
14309      * that number of CAM entries will not be equal to the value advertised in
14310      * PCI. Driver should use the minimal value of both as the actual status
14311      * block count
14312      */
14313     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
14314
14315     if (igu_sb_cnt == 0) {
14316         BLOGE(sc, "CAM configuration error\n");
14317         return (-1);
14318     }
14319
14320     return (0);
14321 }
14322
14323 /*
14324  * Gather various information from the device config space, the device itself,
14325  * shmem, and the user input.
14326  */
14327 static int
14328 bxe_get_device_info(struct bxe_softc *sc)
14329 {
14330     uint32_t val;
14331     int rc;
14332
14333     /* Get the data for the device */
14334     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
14335     sc->devinfo.device_id    = pci_get_device(sc->dev);
14336     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
14337     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
14338
14339     /* get the chip revision (chip metal comes from pci config space) */
14340     sc->devinfo.chip_id     =
14341     sc->link_params.chip_id =
14342         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
14343          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
14344          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
14345          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
14346
14347     /* force 57811 according to MISC register */
14348     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
14349         if (CHIP_IS_57810(sc)) {
14350             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
14351                                    (sc->devinfo.chip_id & 0x0000ffff));
14352         } else if (CHIP_IS_57810_MF(sc)) {
14353             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
14354                                    (sc->devinfo.chip_id & 0x0000ffff));
14355         }
14356         sc->devinfo.chip_id |= 0x1;
14357     }
14358
14359     BLOGD(sc, DBG_LOAD,
14360           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
14361           sc->devinfo.chip_id,
14362           ((sc->devinfo.chip_id >> 16) & 0xffff),
14363           ((sc->devinfo.chip_id >> 12) & 0xf),
14364           ((sc->devinfo.chip_id >>  4) & 0xff),
14365           ((sc->devinfo.chip_id >>  0) & 0xf));
14366
14367     val = (REG_RD(sc, 0x2874) & 0x55);
14368     if ((sc->devinfo.chip_id & 0x1) ||
14369         (CHIP_IS_E1(sc) && val) ||
14370         (CHIP_IS_E1H(sc) && (val == 0x55))) {
14371         sc->flags |= BXE_ONE_PORT_FLAG;
14372         BLOGD(sc, DBG_LOAD, "single port device\n");
14373     }
14374
14375     /* set the doorbell size */
14376     sc->doorbell_size = (1 << BXE_DB_SHIFT);
14377
14378     /* determine whether the device is in 2 port or 4 port mode */
14379     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
14380     if (CHIP_IS_E2E3(sc)) {
14381         /*
14382          * Read port4mode_en_ovwr[0]:
14383          *   If 1, four port mode is in port4mode_en_ovwr[1].
14384          *   If 0, four port mode is in port4mode_en[0].
14385          */
14386         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
14387         if (val & 1) {
14388             val = ((val >> 1) & 1);
14389         } else {
14390             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
14391         }
14392
14393         sc->devinfo.chip_port_mode =
14394             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
14395
14396         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
14397     }
14398
14399     /* get the function and path info for the device */
14400     bxe_get_function_num(sc);
14401
14402     /* get the shared memory base address */
14403     sc->devinfo.shmem_base     =
14404     sc->link_params.shmem_base =
14405         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
14406     sc->devinfo.shmem2_base =
14407         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
14408                                   MISC_REG_GENERIC_CR_0));
14409
14410     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
14411           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
14412
14413     if (!sc->devinfo.shmem_base) {
14414         /* this should ONLY prevent upcoming shmem reads */
14415         BLOGI(sc, "MCP not active\n");
14416         sc->flags |= BXE_NO_MCP_FLAG;
14417         return (0);
14418     }
14419
14420     /* make sure the shared memory contents are valid */
14421     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
14422     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
14423         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
14424         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
14425         return (0);
14426     }
14427     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
14428
14429     /* get the bootcode version */
14430     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
14431     snprintf(sc->devinfo.bc_ver_str,
14432              sizeof(sc->devinfo.bc_ver_str),
14433              "%d.%d.%d",
14434              ((sc->devinfo.bc_ver >> 24) & 0xff),
14435              ((sc->devinfo.bc_ver >> 16) & 0xff),
14436              ((sc->devinfo.bc_ver >>  8) & 0xff));
14437     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
14438
14439     /* get the bootcode shmem address */
14440     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
14441     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
14442
14443     /* clean indirect addresses as they're not used */
14444     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
14445     if (IS_PF(sc)) {
14446         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
14447         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
14448         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
14449         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
14450         if (CHIP_IS_E1x(sc)) {
14451             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
14452             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
14453             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
14454             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
14455         }
14456
14457         /*
14458          * Enable internal target-read (in case we are probed after PF
14459          * FLR). Must be done prior to any BAR read access. Only for
14460          * 57712 and up
14461          */
14462         if (!CHIP_IS_E1x(sc)) {
14463             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
14464         }
14465     }
14466
14467     /* get the nvram size */
14468     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
14469     sc->devinfo.flash_size =
14470         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
14471     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
14472
14473     /* get PCI capabilites */
14474     bxe_probe_pci_caps(sc);
14475
14476     bxe_set_power_state(sc, PCI_PM_D0);
14477
14478     /* get various configuration parameters from shmem */
14479     bxe_get_shmem_info(sc);
14480
14481     if (sc->devinfo.pcie_msix_cap_reg != 0) {
14482         val = pci_read_config(sc->dev,
14483                               (sc->devinfo.pcie_msix_cap_reg +
14484                                PCIR_MSIX_CTRL),
14485                               2);
14486         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
14487     } else {
14488         sc->igu_sb_cnt = 1;
14489     }
14490
14491     sc->igu_base_addr = BAR_IGU_INTMEM;
14492
14493     /* initialize IGU parameters */
14494     if (CHIP_IS_E1x(sc)) {
14495         sc->devinfo.int_block = INT_BLOCK_HC;
14496         sc->igu_dsb_id = DEF_SB_IGU_ID;
14497         sc->igu_base_sb = 0;
14498     } else {
14499         sc->devinfo.int_block = INT_BLOCK_IGU;
14500
14501         /* do not allow device reset during IGU info preocessing */
14502         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14503
14504         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
14505
14506         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14507             int tout = 5000;
14508
14509             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
14510
14511             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
14512             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
14513             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
14514
14515             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14516                 tout--;
14517                 DELAY(1000);
14518             }
14519
14520             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14521                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
14522                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14523                 return (-1);
14524             }
14525         }
14526
14527         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14528             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
14529             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
14530         } else {
14531             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
14532         }
14533
14534         rc = bxe_get_igu_cam_info(sc);
14535
14536         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14537
14538         if (rc) {
14539             return (rc);
14540         }
14541     }
14542
14543     /*
14544      * Get base FW non-default (fast path) status block ID. This value is
14545      * used to initialize the fw_sb_id saved on the fp/queue structure to
14546      * determine the id used by the FW.
14547      */
14548     if (CHIP_IS_E1x(sc)) {
14549         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
14550     } else {
14551         /*
14552          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
14553          * the same queue are indicated on the same IGU SB). So we prefer
14554          * FW and IGU SBs to be the same value.
14555          */
14556         sc->base_fw_ndsb = sc->igu_base_sb;
14557     }
14558
14559     BLOGD(sc, DBG_LOAD,
14560           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
14561           sc->igu_dsb_id, sc->igu_base_sb,
14562           sc->igu_sb_cnt, sc->base_fw_ndsb);
14563
14564     elink_phy_probe(&sc->link_params);
14565
14566     return (0);
14567 }
14568
14569 static void
14570 bxe_link_settings_supported(struct bxe_softc *sc,
14571                             uint32_t         switch_cfg)
14572 {
14573     uint32_t cfg_size = 0;
14574     uint32_t idx;
14575     uint8_t port = SC_PORT(sc);
14576
14577     /* aggregation of supported attributes of all external phys */
14578     sc->port.supported[0] = 0;
14579     sc->port.supported[1] = 0;
14580
14581     switch (sc->link_params.num_phys) {
14582     case 1:
14583         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
14584         cfg_size = 1;
14585         break;
14586     case 2:
14587         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
14588         cfg_size = 1;
14589         break;
14590     case 3:
14591         if (sc->link_params.multi_phy_config &
14592             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
14593             sc->port.supported[1] =
14594                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14595             sc->port.supported[0] =
14596                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14597         } else {
14598             sc->port.supported[0] =
14599                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14600             sc->port.supported[1] =
14601                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14602         }
14603         cfg_size = 2;
14604         break;
14605     }
14606
14607     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14608         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14609               SHMEM_RD(sc,
14610                        dev_info.port_hw_config[port].external_phy_config),
14611               SHMEM_RD(sc,
14612                        dev_info.port_hw_config[port].external_phy_config2));
14613         return;
14614     }
14615
14616     if (CHIP_IS_E3(sc))
14617         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14618     else {
14619         switch (switch_cfg) {
14620         case ELINK_SWITCH_CFG_1G:
14621             sc->port.phy_addr =
14622                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14623             break;
14624         case ELINK_SWITCH_CFG_10G:
14625             sc->port.phy_addr =
14626                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14627             break;
14628         default:
14629             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14630                   sc->port.link_config[0]);
14631             return;
14632         }
14633     }
14634
14635     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14636
14637     /* mask what we support according to speed_cap_mask per configuration */
14638     for (idx = 0; idx < cfg_size; idx++) {
14639         if (!(sc->link_params.speed_cap_mask[idx] &
14640               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14641             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14642         }
14643
14644         if (!(sc->link_params.speed_cap_mask[idx] &
14645               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14646             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14647         }
14648
14649         if (!(sc->link_params.speed_cap_mask[idx] &
14650               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14651             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14652         }
14653
14654         if (!(sc->link_params.speed_cap_mask[idx] &
14655               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14656             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14657         }
14658
14659         if (!(sc->link_params.speed_cap_mask[idx] &
14660               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14661             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14662         }
14663
14664         if (!(sc->link_params.speed_cap_mask[idx] &
14665               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14666             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14667         }
14668
14669         if (!(sc->link_params.speed_cap_mask[idx] &
14670               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14671             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14672         }
14673
14674         if (!(sc->link_params.speed_cap_mask[idx] &
14675               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14676             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14677         }
14678     }
14679
14680     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14681           sc->port.supported[0], sc->port.supported[1]);
14682 }
14683
14684 static void
14685 bxe_link_settings_requested(struct bxe_softc *sc)
14686 {
14687     uint32_t link_config;
14688     uint32_t idx;
14689     uint32_t cfg_size = 0;
14690
14691     sc->port.advertising[0] = 0;
14692     sc->port.advertising[1] = 0;
14693
14694     switch (sc->link_params.num_phys) {
14695     case 1:
14696     case 2:
14697         cfg_size = 1;
14698         break;
14699     case 3:
14700         cfg_size = 2;
14701         break;
14702     }
14703
14704     for (idx = 0; idx < cfg_size; idx++) {
14705         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14706         link_config = sc->port.link_config[idx];
14707
14708         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14709         case PORT_FEATURE_LINK_SPEED_AUTO:
14710             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14711                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14712                 sc->port.advertising[idx] |= sc->port.supported[idx];
14713                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14714                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14715                     sc->port.advertising[idx] |=
14716                         (ELINK_SUPPORTED_100baseT_Half |
14717                          ELINK_SUPPORTED_100baseT_Full);
14718             } else {
14719                 /* force 10G, no AN */
14720                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14721                 sc->port.advertising[idx] |=
14722                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14723                 continue;
14724             }
14725             break;
14726
14727         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14728             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14729                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14730                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14731                                               ADVERTISED_TP);
14732             } else {
14733                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14734                           "speed_cap_mask=0x%08x\n",
14735                       link_config, sc->link_params.speed_cap_mask[idx]);
14736                 return;
14737             }
14738             break;
14739
14740         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14741             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14742                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14743                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14744                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14745                                               ADVERTISED_TP);
14746             } else {
14747                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14748                           "speed_cap_mask=0x%08x\n",
14749                       link_config, sc->link_params.speed_cap_mask[idx]);
14750                 return;
14751             }
14752             break;
14753
14754         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14755             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14756                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14757                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14758                                               ADVERTISED_TP);
14759             } else {
14760                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14761                           "speed_cap_mask=0x%08x\n",
14762                       link_config, sc->link_params.speed_cap_mask[idx]);
14763                 return;
14764             }
14765             break;
14766
14767         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14768             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14769                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14770                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14771                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14772                                               ADVERTISED_TP);
14773             } else {
14774                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14775                           "speed_cap_mask=0x%08x\n",
14776                       link_config, sc->link_params.speed_cap_mask[idx]);
14777                 return;
14778             }
14779             break;
14780
14781         case PORT_FEATURE_LINK_SPEED_1G:
14782             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14783                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14784                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14785                                               ADVERTISED_TP);
14786             } else {
14787                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14788                           "speed_cap_mask=0x%08x\n",
14789                       link_config, sc->link_params.speed_cap_mask[idx]);
14790                 return;
14791             }
14792             break;
14793
14794         case PORT_FEATURE_LINK_SPEED_2_5G:
14795             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14796                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14797                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14798                                               ADVERTISED_TP);
14799             } else {
14800                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14801                           "speed_cap_mask=0x%08x\n",
14802                       link_config, sc->link_params.speed_cap_mask[idx]);
14803                 return;
14804             }
14805             break;
14806
14807         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14808             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14809                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14810                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14811                                               ADVERTISED_FIBRE);
14812             } else {
14813                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14814                           "speed_cap_mask=0x%08x\n",
14815                       link_config, sc->link_params.speed_cap_mask[idx]);
14816                 return;
14817             }
14818             break;
14819
14820         case PORT_FEATURE_LINK_SPEED_20G:
14821             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14822             break;
14823
14824         default:
14825             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14826                       "speed_cap_mask=0x%08x\n",
14827                   link_config, sc->link_params.speed_cap_mask[idx]);
14828             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14829             sc->port.advertising[idx] = sc->port.supported[idx];
14830             break;
14831         }
14832
14833         sc->link_params.req_flow_ctrl[idx] =
14834             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14835
14836         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14837             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14838                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14839             } else {
14840                 bxe_set_requested_fc(sc);
14841             }
14842         }
14843
14844         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14845                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14846               sc->link_params.req_line_speed[idx],
14847               sc->link_params.req_duplex[idx],
14848               sc->link_params.req_flow_ctrl[idx],
14849               sc->port.advertising[idx]);
14850     }
14851 }
14852
14853 static void
14854 bxe_get_phy_info(struct bxe_softc *sc)
14855 {
14856     uint8_t port = SC_PORT(sc);
14857     uint32_t config = sc->port.config;
14858     uint32_t eee_mode;
14859
14860     /* shmem data already read in bxe_get_shmem_info() */
14861
14862     BLOGD(sc, DBG_LOAD, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14863                         "link_config0=0x%08x\n",
14864                sc->link_params.lane_config,
14865                sc->link_params.speed_cap_mask[0],
14866                sc->port.link_config[0]);
14867
14868     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14869     bxe_link_settings_requested(sc);
14870
14871     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14872         sc->link_params.feature_config_flags |=
14873             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14874     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14875         sc->link_params.feature_config_flags &=
14876             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14877     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14878         sc->link_params.feature_config_flags |=
14879             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14880     }
14881
14882     /* configure link feature according to nvram value */
14883     eee_mode =
14884         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14885           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14886          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14887     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14888         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14889                                     ELINK_EEE_MODE_ENABLE_LPI |
14890                                     ELINK_EEE_MODE_OUTPUT_TIME);
14891     } else {
14892         sc->link_params.eee_mode = 0;
14893     }
14894
14895     /* get the media type */
14896     bxe_media_detect(sc);
14897 }
14898
14899 static void
14900 bxe_get_params(struct bxe_softc *sc)
14901 {
14902     /* get user tunable params */
14903     bxe_get_tunable_params(sc);
14904
14905     /* select the RX and TX ring sizes */
14906     sc->tx_ring_size = TX_BD_USABLE;
14907     sc->rx_ring_size = RX_BD_USABLE;
14908
14909     /* XXX disable WoL */
14910     sc->wol = 0;
14911 }
14912
14913 static void
14914 bxe_set_modes_bitmap(struct bxe_softc *sc)
14915 {
14916     uint32_t flags = 0;
14917
14918     if (CHIP_REV_IS_FPGA(sc)) {
14919         SET_FLAGS(flags, MODE_FPGA);
14920     } else if (CHIP_REV_IS_EMUL(sc)) {
14921         SET_FLAGS(flags, MODE_EMUL);
14922     } else {
14923         SET_FLAGS(flags, MODE_ASIC);
14924     }
14925
14926     if (CHIP_IS_MODE_4_PORT(sc)) {
14927         SET_FLAGS(flags, MODE_PORT4);
14928     } else {
14929         SET_FLAGS(flags, MODE_PORT2);
14930     }
14931
14932     if (CHIP_IS_E2(sc)) {
14933         SET_FLAGS(flags, MODE_E2);
14934     } else if (CHIP_IS_E3(sc)) {
14935         SET_FLAGS(flags, MODE_E3);
14936         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14937             SET_FLAGS(flags, MODE_E3_A0);
14938         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14939             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14940         }
14941     }
14942
14943     if (IS_MF(sc)) {
14944         SET_FLAGS(flags, MODE_MF);
14945         switch (sc->devinfo.mf_info.mf_mode) {
14946         case MULTI_FUNCTION_SD:
14947             SET_FLAGS(flags, MODE_MF_SD);
14948             break;
14949         case MULTI_FUNCTION_SI:
14950             SET_FLAGS(flags, MODE_MF_SI);
14951             break;
14952         case MULTI_FUNCTION_AFEX:
14953             SET_FLAGS(flags, MODE_MF_AFEX);
14954             break;
14955         }
14956     } else {
14957         SET_FLAGS(flags, MODE_SF);
14958     }
14959
14960 #if defined(__LITTLE_ENDIAN)
14961     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14962 #else /* __BIG_ENDIAN */
14963     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14964 #endif
14965
14966     INIT_MODE_FLAGS(sc) = flags;
14967 }
14968
14969 static int
14970 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14971 {
14972     struct bxe_fastpath *fp;
14973     bus_addr_t busaddr;
14974     int max_agg_queues;
14975     int max_segments;
14976     bus_size_t max_size;
14977     bus_size_t max_seg_size;
14978     char buf[32];
14979     int rc;
14980     int i, j;
14981
14982     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14983
14984     /* allocate the parent bus DMA tag */
14985     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
14986                             1,                        /* alignment */
14987                             0,                        /* boundary limit */
14988                             BUS_SPACE_MAXADDR,        /* restricted low */
14989                             BUS_SPACE_MAXADDR,        /* restricted hi */
14990                             NULL,                     /* addr filter() */
14991                             NULL,                     /* addr filter() arg */
14992                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
14993                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
14994                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
14995                             0,                        /* flags */
14996                             NULL,                     /* lock() */
14997                             NULL,                     /* lock() arg */
14998                             &sc->parent_dma_tag);     /* returned dma tag */
14999     if (rc != 0) {
15000         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
15001         return (1);
15002     }
15003
15004     /************************/
15005     /* DEFAULT STATUS BLOCK */
15006     /************************/
15007
15008     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
15009                       &sc->def_sb_dma, "default status block") != 0) {
15010         /* XXX */
15011         bus_dma_tag_destroy(sc->parent_dma_tag);
15012         return (1);
15013     }
15014
15015     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
15016
15017     /***************/
15018     /* EVENT QUEUE */
15019     /***************/
15020
15021     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15022                       &sc->eq_dma, "event queue") != 0) {
15023         /* XXX */
15024         bxe_dma_free(sc, &sc->def_sb_dma);
15025         sc->def_sb = NULL;
15026         bus_dma_tag_destroy(sc->parent_dma_tag);
15027         return (1);
15028     }
15029
15030     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
15031
15032     /*************/
15033     /* SLOW PATH */
15034     /*************/
15035
15036     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
15037                       &sc->sp_dma, "slow path") != 0) {
15038         /* XXX */
15039         bxe_dma_free(sc, &sc->eq_dma);
15040         sc->eq = NULL;
15041         bxe_dma_free(sc, &sc->def_sb_dma);
15042         sc->def_sb = NULL;
15043         bus_dma_tag_destroy(sc->parent_dma_tag);
15044         return (1);
15045     }
15046
15047     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
15048
15049     /*******************/
15050     /* SLOW PATH QUEUE */
15051     /*******************/
15052
15053     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15054                       &sc->spq_dma, "slow path queue") != 0) {
15055         /* XXX */
15056         bxe_dma_free(sc, &sc->sp_dma);
15057         sc->sp = NULL;
15058         bxe_dma_free(sc, &sc->eq_dma);
15059         sc->eq = NULL;
15060         bxe_dma_free(sc, &sc->def_sb_dma);
15061         sc->def_sb = NULL;
15062         bus_dma_tag_destroy(sc->parent_dma_tag);
15063         return (1);
15064     }
15065
15066     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
15067
15068     /***************************/
15069     /* FW DECOMPRESSION BUFFER */
15070     /***************************/
15071
15072     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
15073                       "fw decompression buffer") != 0) {
15074         /* XXX */
15075         bxe_dma_free(sc, &sc->spq_dma);
15076         sc->spq = NULL;
15077         bxe_dma_free(sc, &sc->sp_dma);
15078         sc->sp = NULL;
15079         bxe_dma_free(sc, &sc->eq_dma);
15080         sc->eq = NULL;
15081         bxe_dma_free(sc, &sc->def_sb_dma);
15082         sc->def_sb = NULL;
15083         bus_dma_tag_destroy(sc->parent_dma_tag);
15084         return (1);
15085     }
15086
15087     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
15088
15089     if ((sc->gz_strm =
15090          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
15091         /* XXX */
15092         bxe_dma_free(sc, &sc->gz_buf_dma);
15093         sc->gz_buf = NULL;
15094         bxe_dma_free(sc, &sc->spq_dma);
15095         sc->spq = NULL;
15096         bxe_dma_free(sc, &sc->sp_dma);
15097         sc->sp = NULL;
15098         bxe_dma_free(sc, &sc->eq_dma);
15099         sc->eq = NULL;
15100         bxe_dma_free(sc, &sc->def_sb_dma);
15101         sc->def_sb = NULL;
15102         bus_dma_tag_destroy(sc->parent_dma_tag);
15103         return (1);
15104     }
15105
15106     /*************/
15107     /* FASTPATHS */
15108     /*************/
15109
15110     /* allocate DMA memory for each fastpath structure */
15111     for (i = 0; i < sc->num_queues; i++) {
15112         fp = &sc->fp[i];
15113         fp->sc    = sc;
15114         fp->index = i;
15115
15116         /*******************/
15117         /* FP STATUS BLOCK */
15118         /*******************/
15119
15120         snprintf(buf, sizeof(buf), "fp %d status block", i);
15121         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
15122                           &fp->sb_dma, buf) != 0) {
15123             /* XXX unwind and free previous fastpath allocations */
15124             BLOGE(sc, "Failed to alloc %s\n", buf);
15125             return (1);
15126         } else {
15127             if (CHIP_IS_E2E3(sc)) {
15128                 fp->status_block.e2_sb =
15129                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
15130             } else {
15131                 fp->status_block.e1x_sb =
15132                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
15133             }
15134         }
15135
15136         /******************/
15137         /* FP TX BD CHAIN */
15138         /******************/
15139
15140         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
15141         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
15142                           &fp->tx_dma, buf) != 0) {
15143             /* XXX unwind and free previous fastpath allocations */
15144             BLOGE(sc, "Failed to alloc %s\n", buf);
15145             return (1);
15146         } else {
15147             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
15148         }
15149
15150         /* link together the tx bd chain pages */
15151         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
15152             /* index into the tx bd chain array to last entry per page */
15153             struct eth_tx_next_bd *tx_next_bd =
15154                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
15155             /* point to the next page and wrap from last page */
15156             busaddr = (fp->tx_dma.paddr +
15157                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
15158             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
15159             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
15160         }
15161
15162         /******************/
15163         /* FP RX BD CHAIN */
15164         /******************/
15165
15166         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
15167         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
15168                           &fp->rx_dma, buf) != 0) {
15169             /* XXX unwind and free previous fastpath allocations */
15170             BLOGE(sc, "Failed to alloc %s\n", buf);
15171             return (1);
15172         } else {
15173             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
15174         }
15175
15176         /* link together the rx bd chain pages */
15177         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
15178             /* index into the rx bd chain array to last entry per page */
15179             struct eth_rx_bd *rx_bd =
15180                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
15181             /* point to the next page and wrap from last page */
15182             busaddr = (fp->rx_dma.paddr +
15183                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
15184             rx_bd->addr_hi = htole32(U64_HI(busaddr));
15185             rx_bd->addr_lo = htole32(U64_LO(busaddr));
15186         }
15187
15188         /*******************/
15189         /* FP RX RCQ CHAIN */
15190         /*******************/
15191
15192         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
15193         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
15194                           &fp->rcq_dma, buf) != 0) {
15195             /* XXX unwind and free previous fastpath allocations */
15196             BLOGE(sc, "Failed to alloc %s\n", buf);
15197             return (1);
15198         } else {
15199             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
15200         }
15201
15202         /* link together the rcq chain pages */
15203         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
15204             /* index into the rcq chain array to last entry per page */
15205             struct eth_rx_cqe_next_page *rx_cqe_next =
15206                 (struct eth_rx_cqe_next_page *)
15207                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
15208             /* point to the next page and wrap from last page */
15209             busaddr = (fp->rcq_dma.paddr +
15210                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
15211             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
15212             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
15213         }
15214
15215         /*******************/
15216         /* FP RX SGE CHAIN */
15217         /*******************/
15218
15219         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
15220         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
15221                           &fp->rx_sge_dma, buf) != 0) {
15222             /* XXX unwind and free previous fastpath allocations */
15223             BLOGE(sc, "Failed to alloc %s\n", buf);
15224             return (1);
15225         } else {
15226             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
15227         }
15228
15229         /* link together the sge chain pages */
15230         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
15231             /* index into the rcq chain array to last entry per page */
15232             struct eth_rx_sge *rx_sge =
15233                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
15234             /* point to the next page and wrap from last page */
15235             busaddr = (fp->rx_sge_dma.paddr +
15236                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
15237             rx_sge->addr_hi = htole32(U64_HI(busaddr));
15238             rx_sge->addr_lo = htole32(U64_LO(busaddr));
15239         }
15240
15241         /***********************/
15242         /* FP TX MBUF DMA MAPS */
15243         /***********************/
15244
15245         /* set required sizes before mapping to conserve resources */
15246         if (if_getcapenable(sc->ifp) & (IFCAP_TSO4 | IFCAP_TSO6)) {
15247             max_size     = BXE_TSO_MAX_SIZE;
15248             max_segments = BXE_TSO_MAX_SEGMENTS;
15249             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
15250         } else {
15251             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
15252             max_segments = BXE_MAX_SEGMENTS;
15253             max_seg_size = MCLBYTES;
15254         }
15255
15256         /* create a dma tag for the tx mbufs */
15257         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15258                                 1,                  /* alignment */
15259                                 0,                  /* boundary limit */
15260                                 BUS_SPACE_MAXADDR,  /* restricted low */
15261                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15262                                 NULL,               /* addr filter() */
15263                                 NULL,               /* addr filter() arg */
15264                                 max_size,           /* max map size */
15265                                 max_segments,       /* num discontinuous */
15266                                 max_seg_size,       /* max seg size */
15267                                 0,                  /* flags */
15268                                 NULL,               /* lock() */
15269                                 NULL,               /* lock() arg */
15270                                 &fp->tx_mbuf_tag);  /* returned dma tag */
15271         if (rc != 0) {
15272             /* XXX unwind and free previous fastpath allocations */
15273             BLOGE(sc, "Failed to create dma tag for "
15274                       "'fp %d tx mbufs' (%d)\n",
15275                   i, rc);
15276             return (1);
15277         }
15278
15279         /* create dma maps for each of the tx mbuf clusters */
15280         for (j = 0; j < TX_BD_TOTAL; j++) {
15281             if (bus_dmamap_create(fp->tx_mbuf_tag,
15282                                   BUS_DMA_NOWAIT,
15283                                   &fp->tx_mbuf_chain[j].m_map)) {
15284                 /* XXX unwind and free previous fastpath allocations */
15285                 BLOGE(sc, "Failed to create dma map for "
15286                           "'fp %d tx mbuf %d' (%d)\n",
15287                       i, j, rc);
15288                 return (1);
15289             }
15290         }
15291
15292         /***********************/
15293         /* FP RX MBUF DMA MAPS */
15294         /***********************/
15295
15296         /* create a dma tag for the rx mbufs */
15297         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15298                                 1,                  /* alignment */
15299                                 0,                  /* boundary limit */
15300                                 BUS_SPACE_MAXADDR,  /* restricted low */
15301                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15302                                 NULL,               /* addr filter() */
15303                                 NULL,               /* addr filter() arg */
15304                                 MJUM9BYTES,         /* max map size */
15305                                 1,                  /* num discontinuous */
15306                                 MJUM9BYTES,         /* max seg size */
15307                                 0,                  /* flags */
15308                                 NULL,               /* lock() */
15309                                 NULL,               /* lock() arg */
15310                                 &fp->rx_mbuf_tag);  /* returned dma tag */
15311         if (rc != 0) {
15312             /* XXX unwind and free previous fastpath allocations */
15313             BLOGE(sc, "Failed to create dma tag for "
15314                       "'fp %d rx mbufs' (%d)\n",
15315                   i, rc);
15316             return (1);
15317         }
15318
15319         /* create dma maps for each of the rx mbuf clusters */
15320         for (j = 0; j < RX_BD_TOTAL; j++) {
15321             if (bus_dmamap_create(fp->rx_mbuf_tag,
15322                                   BUS_DMA_NOWAIT,
15323                                   &fp->rx_mbuf_chain[j].m_map)) {
15324                 /* XXX unwind and free previous fastpath allocations */
15325                 BLOGE(sc, "Failed to create dma map for "
15326                           "'fp %d rx mbuf %d' (%d)\n",
15327                       i, j, rc);
15328                 return (1);
15329             }
15330         }
15331
15332         /* create dma map for the spare rx mbuf cluster */
15333         if (bus_dmamap_create(fp->rx_mbuf_tag,
15334                               BUS_DMA_NOWAIT,
15335                               &fp->rx_mbuf_spare_map)) {
15336             /* XXX unwind and free previous fastpath allocations */
15337             BLOGE(sc, "Failed to create dma map for "
15338                       "'fp %d spare rx mbuf' (%d)\n",
15339                   i, rc);
15340             return (1);
15341         }
15342
15343         /***************************/
15344         /* FP RX SGE MBUF DMA MAPS */
15345         /***************************/
15346
15347         /* create a dma tag for the rx sge mbufs */
15348         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15349                                 1,                  /* alignment */
15350                                 0,                  /* boundary limit */
15351                                 BUS_SPACE_MAXADDR,  /* restricted low */
15352                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15353                                 NULL,               /* addr filter() */
15354                                 NULL,               /* addr filter() arg */
15355                                 BCM_PAGE_SIZE,      /* max map size */
15356                                 1,                  /* num discontinuous */
15357                                 BCM_PAGE_SIZE,      /* max seg size */
15358                                 0,                  /* flags */
15359                                 NULL,               /* lock() */
15360                                 NULL,               /* lock() arg */
15361                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
15362         if (rc != 0) {
15363             /* XXX unwind and free previous fastpath allocations */
15364             BLOGE(sc, "Failed to create dma tag for "
15365                       "'fp %d rx sge mbufs' (%d)\n",
15366                   i, rc);
15367             return (1);
15368         }
15369
15370         /* create dma maps for the rx sge mbuf clusters */
15371         for (j = 0; j < RX_SGE_TOTAL; j++) {
15372             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15373                                   BUS_DMA_NOWAIT,
15374                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
15375                 /* XXX unwind and free previous fastpath allocations */
15376                 BLOGE(sc, "Failed to create dma map for "
15377                           "'fp %d rx sge mbuf %d' (%d)\n",
15378                       i, j, rc);
15379                 return (1);
15380             }
15381         }
15382
15383         /* create dma map for the spare rx sge mbuf cluster */
15384         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15385                               BUS_DMA_NOWAIT,
15386                               &fp->rx_sge_mbuf_spare_map)) {
15387             /* XXX unwind and free previous fastpath allocations */
15388             BLOGE(sc, "Failed to create dma map for "
15389                       "'fp %d spare rx sge mbuf' (%d)\n",
15390                   i, rc);
15391             return (1);
15392         }
15393
15394         /***************************/
15395         /* FP RX TPA MBUF DMA MAPS */
15396         /***************************/
15397
15398         /* create dma maps for the rx tpa mbuf clusters */
15399         max_agg_queues = MAX_AGG_QS(sc);
15400
15401         for (j = 0; j < max_agg_queues; j++) {
15402             if (bus_dmamap_create(fp->rx_mbuf_tag,
15403                                   BUS_DMA_NOWAIT,
15404                                   &fp->rx_tpa_info[j].bd.m_map)) {
15405                 /* XXX unwind and free previous fastpath allocations */
15406                 BLOGE(sc, "Failed to create dma map for "
15407                           "'fp %d rx tpa mbuf %d' (%d)\n",
15408                       i, j, rc);
15409                 return (1);
15410             }
15411         }
15412
15413         /* create dma map for the spare rx tpa mbuf cluster */
15414         if (bus_dmamap_create(fp->rx_mbuf_tag,
15415                               BUS_DMA_NOWAIT,
15416                               &fp->rx_tpa_info_mbuf_spare_map)) {
15417             /* XXX unwind and free previous fastpath allocations */
15418             BLOGE(sc, "Failed to create dma map for "
15419                       "'fp %d spare rx tpa mbuf' (%d)\n",
15420                   i, rc);
15421             return (1);
15422         }
15423
15424         bxe_init_sge_ring_bit_mask(fp);
15425     }
15426
15427     return (0);
15428 }
15429
15430 static void
15431 bxe_free_hsi_mem(struct bxe_softc *sc)
15432 {
15433     struct bxe_fastpath *fp;
15434     int max_agg_queues;
15435     int i, j;
15436
15437     if (sc->parent_dma_tag == NULL) {
15438         return; /* assume nothing was allocated */
15439     }
15440
15441     for (i = 0; i < sc->num_queues; i++) {
15442         fp = &sc->fp[i];
15443
15444         /*******************/
15445         /* FP STATUS BLOCK */
15446         /*******************/
15447
15448         bxe_dma_free(sc, &fp->sb_dma);
15449         memset(&fp->status_block, 0, sizeof(fp->status_block));
15450
15451         /******************/
15452         /* FP TX BD CHAIN */
15453         /******************/
15454
15455         bxe_dma_free(sc, &fp->tx_dma);
15456         fp->tx_chain = NULL;
15457
15458         /******************/
15459         /* FP RX BD CHAIN */
15460         /******************/
15461
15462         bxe_dma_free(sc, &fp->rx_dma);
15463         fp->rx_chain = NULL;
15464
15465         /*******************/
15466         /* FP RX RCQ CHAIN */
15467         /*******************/
15468
15469         bxe_dma_free(sc, &fp->rcq_dma);
15470         fp->rcq_chain = NULL;
15471
15472         /*******************/
15473         /* FP RX SGE CHAIN */
15474         /*******************/
15475
15476         bxe_dma_free(sc, &fp->rx_sge_dma);
15477         fp->rx_sge_chain = NULL;
15478
15479         /***********************/
15480         /* FP TX MBUF DMA MAPS */
15481         /***********************/
15482
15483         if (fp->tx_mbuf_tag != NULL) {
15484             for (j = 0; j < TX_BD_TOTAL; j++) {
15485                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
15486                     bus_dmamap_unload(fp->tx_mbuf_tag,
15487                                       fp->tx_mbuf_chain[j].m_map);
15488                     bus_dmamap_destroy(fp->tx_mbuf_tag,
15489                                        fp->tx_mbuf_chain[j].m_map);
15490                 }
15491             }
15492
15493             bus_dma_tag_destroy(fp->tx_mbuf_tag);
15494             fp->tx_mbuf_tag = NULL;
15495         }
15496
15497         /***********************/
15498         /* FP RX MBUF DMA MAPS */
15499         /***********************/
15500
15501         if (fp->rx_mbuf_tag != NULL) {
15502             for (j = 0; j < RX_BD_TOTAL; j++) {
15503                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
15504                     bus_dmamap_unload(fp->rx_mbuf_tag,
15505                                       fp->rx_mbuf_chain[j].m_map);
15506                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15507                                        fp->rx_mbuf_chain[j].m_map);
15508                 }
15509             }
15510
15511             if (fp->rx_mbuf_spare_map != NULL) {
15512                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15513                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15514             }
15515
15516             /***************************/
15517             /* FP RX TPA MBUF DMA MAPS */
15518             /***************************/
15519
15520             max_agg_queues = MAX_AGG_QS(sc);
15521
15522             for (j = 0; j < max_agg_queues; j++) {
15523                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
15524                     bus_dmamap_unload(fp->rx_mbuf_tag,
15525                                       fp->rx_tpa_info[j].bd.m_map);
15526                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15527                                        fp->rx_tpa_info[j].bd.m_map);
15528                 }
15529             }
15530
15531             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
15532                 bus_dmamap_unload(fp->rx_mbuf_tag,
15533                                   fp->rx_tpa_info_mbuf_spare_map);
15534                 bus_dmamap_destroy(fp->rx_mbuf_tag,
15535                                    fp->rx_tpa_info_mbuf_spare_map);
15536             }
15537
15538             bus_dma_tag_destroy(fp->rx_mbuf_tag);
15539             fp->rx_mbuf_tag = NULL;
15540         }
15541
15542         /***************************/
15543         /* FP RX SGE MBUF DMA MAPS */
15544         /***************************/
15545
15546         if (fp->rx_sge_mbuf_tag != NULL) {
15547             for (j = 0; j < RX_SGE_TOTAL; j++) {
15548                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
15549                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15550                                       fp->rx_sge_mbuf_chain[j].m_map);
15551                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15552                                        fp->rx_sge_mbuf_chain[j].m_map);
15553                 }
15554             }
15555
15556             if (fp->rx_sge_mbuf_spare_map != NULL) {
15557                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15558                                   fp->rx_sge_mbuf_spare_map);
15559                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15560                                    fp->rx_sge_mbuf_spare_map);
15561             }
15562
15563             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
15564             fp->rx_sge_mbuf_tag = NULL;
15565         }
15566     }
15567
15568     /***************************/
15569     /* FW DECOMPRESSION BUFFER */
15570     /***************************/
15571
15572     bxe_dma_free(sc, &sc->gz_buf_dma);
15573     sc->gz_buf = NULL;
15574     free(sc->gz_strm, M_DEVBUF);
15575     sc->gz_strm = NULL;
15576
15577     /*******************/
15578     /* SLOW PATH QUEUE */
15579     /*******************/
15580
15581     bxe_dma_free(sc, &sc->spq_dma);
15582     sc->spq = NULL;
15583
15584     /*************/
15585     /* SLOW PATH */
15586     /*************/
15587
15588     bxe_dma_free(sc, &sc->sp_dma);
15589     sc->sp = NULL;
15590
15591     /***************/
15592     /* EVENT QUEUE */
15593     /***************/
15594
15595     bxe_dma_free(sc, &sc->eq_dma);
15596     sc->eq = NULL;
15597
15598     /************************/
15599     /* DEFAULT STATUS BLOCK */
15600     /************************/
15601
15602     bxe_dma_free(sc, &sc->def_sb_dma);
15603     sc->def_sb = NULL;
15604
15605     bus_dma_tag_destroy(sc->parent_dma_tag);
15606     sc->parent_dma_tag = NULL;
15607 }
15608
15609 /*
15610  * Previous driver DMAE transaction may have occurred when pre-boot stage
15611  * ended and boot began. This would invalidate the addresses of the
15612  * transaction, resulting in was-error bit set in the PCI causing all
15613  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15614  * the interrupt which detected this from the pglueb and the was-done bit
15615  */
15616 static void
15617 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15618 {
15619     uint32_t val;
15620
15621     if (!CHIP_IS_E1x(sc)) {
15622         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15623         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15624             BLOGD(sc, DBG_LOAD,
15625                   "Clearing 'was-error' bit that was set in pglueb");
15626             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15627         }
15628     }
15629 }
15630
15631 static int
15632 bxe_prev_mcp_done(struct bxe_softc *sc)
15633 {
15634     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15635                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15636     if (!rc) {
15637         BLOGE(sc, "MCP response failure, aborting\n");
15638         return (-1);
15639     }
15640
15641     return (0);
15642 }
15643
15644 static struct bxe_prev_list_node *
15645 bxe_prev_path_get_entry(struct bxe_softc *sc)
15646 {
15647     struct bxe_prev_list_node *tmp;
15648
15649     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15650         if ((sc->pcie_bus == tmp->bus) &&
15651             (sc->pcie_device == tmp->slot) &&
15652             (SC_PATH(sc) == tmp->path)) {
15653             return (tmp);
15654         }
15655     }
15656
15657     return (NULL);
15658 }
15659
15660 static uint8_t
15661 bxe_prev_is_path_marked(struct bxe_softc *sc)
15662 {
15663     struct bxe_prev_list_node *tmp;
15664     int rc = FALSE;
15665
15666     mtx_lock(&bxe_prev_mtx);
15667
15668     tmp = bxe_prev_path_get_entry(sc);
15669     if (tmp) {
15670         if (tmp->aer) {
15671             BLOGD(sc, DBG_LOAD,
15672                   "Path %d/%d/%d was marked by AER\n",
15673                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15674         } else {
15675             rc = TRUE;
15676             BLOGD(sc, DBG_LOAD,
15677                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15678                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15679         }
15680     }
15681
15682     mtx_unlock(&bxe_prev_mtx);
15683
15684     return (rc);
15685 }
15686
15687 static int
15688 bxe_prev_mark_path(struct bxe_softc *sc,
15689                    uint8_t          after_undi)
15690 {
15691     struct bxe_prev_list_node *tmp;
15692
15693     mtx_lock(&bxe_prev_mtx);
15694
15695     /* Check whether the entry for this path already exists */
15696     tmp = bxe_prev_path_get_entry(sc);
15697     if (tmp) {
15698         if (!tmp->aer) {
15699             BLOGD(sc, DBG_LOAD,
15700                   "Re-marking AER in path %d/%d/%d\n",
15701                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15702         } else {
15703             BLOGD(sc, DBG_LOAD,
15704                   "Removing AER indication from path %d/%d/%d\n",
15705                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15706             tmp->aer = 0;
15707         }
15708
15709         mtx_unlock(&bxe_prev_mtx);
15710         return (0);
15711     }
15712
15713     mtx_unlock(&bxe_prev_mtx);
15714
15715     /* Create an entry for this path and add it */
15716     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15717                  (M_NOWAIT | M_ZERO));
15718     if (!tmp) {
15719         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15720         return (-1);
15721     }
15722
15723     tmp->bus  = sc->pcie_bus;
15724     tmp->slot = sc->pcie_device;
15725     tmp->path = SC_PATH(sc);
15726     tmp->aer  = 0;
15727     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15728
15729     mtx_lock(&bxe_prev_mtx);
15730
15731     BLOGD(sc, DBG_LOAD,
15732           "Marked path %d/%d/%d - finished previous unload\n",
15733           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15734     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15735
15736     mtx_unlock(&bxe_prev_mtx);
15737
15738     return (0);
15739 }
15740
15741 static int
15742 bxe_do_flr(struct bxe_softc *sc)
15743 {
15744     int i;
15745
15746     /* only E2 and onwards support FLR */
15747     if (CHIP_IS_E1x(sc)) {
15748         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15749         return (-1);
15750     }
15751
15752     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15753     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15754         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15755               sc->devinfo.bc_ver);
15756         return (-1);
15757     }
15758
15759     /* Wait for Transaction Pending bit clean */
15760     for (i = 0; i < 4; i++) {
15761         if (i) {
15762             DELAY(((1 << (i - 1)) * 100) * 1000);
15763         }
15764
15765         if (!bxe_is_pcie_pending(sc)) {
15766             goto clear;
15767         }
15768     }
15769
15770     BLOGE(sc, "PCIE transaction is not cleared, "
15771               "proceeding with reset anyway\n");
15772
15773 clear:
15774
15775     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15776     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15777
15778     return (0);
15779 }
15780
15781 struct bxe_mac_vals {
15782     uint32_t xmac_addr;
15783     uint32_t xmac_val;
15784     uint32_t emac_addr;
15785     uint32_t emac_val;
15786     uint32_t umac_addr;
15787     uint32_t umac_val;
15788     uint32_t bmac_addr;
15789     uint32_t bmac_val[2];
15790 };
15791
15792 static void
15793 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15794                           struct bxe_mac_vals *vals)
15795 {
15796     uint32_t val, base_addr, offset, mask, reset_reg;
15797     uint8_t mac_stopped = FALSE;
15798     uint8_t port = SC_PORT(sc);
15799     uint32_t wb_data[2];
15800
15801     /* reset addresses as they also mark which values were changed */
15802     vals->bmac_addr = 0;
15803     vals->umac_addr = 0;
15804     vals->xmac_addr = 0;
15805     vals->emac_addr = 0;
15806
15807     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15808
15809     if (!CHIP_IS_E3(sc)) {
15810         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15811         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15812         if ((mask & reset_reg) && val) {
15813             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15814             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15815                                     : NIG_REG_INGRESS_BMAC0_MEM;
15816             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15817                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15818
15819             /*
15820              * use rd/wr since we cannot use dmae. This is safe
15821              * since MCP won't access the bus due to the request
15822              * to unload, and no function on the path can be
15823              * loaded at this time.
15824              */
15825             wb_data[0] = REG_RD(sc, base_addr + offset);
15826             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15827             vals->bmac_addr = base_addr + offset;
15828             vals->bmac_val[0] = wb_data[0];
15829             vals->bmac_val[1] = wb_data[1];
15830             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15831             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15832             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15833         }
15834
15835         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15836         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15837         vals->emac_val = REG_RD(sc, vals->emac_addr);
15838         REG_WR(sc, vals->emac_addr, 0);
15839         mac_stopped = TRUE;
15840     } else {
15841         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15842             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15843             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15844             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15845             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15846             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15847             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15848             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15849             REG_WR(sc, vals->xmac_addr, 0);
15850             mac_stopped = TRUE;
15851         }
15852
15853         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15854         if (mask & reset_reg) {
15855             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15856             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15857             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15858             vals->umac_val = REG_RD(sc, vals->umac_addr);
15859             REG_WR(sc, vals->umac_addr, 0);
15860             mac_stopped = TRUE;
15861         }
15862     }
15863
15864     if (mac_stopped) {
15865         DELAY(20000);
15866     }
15867 }
15868
15869 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15870 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15871 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15872 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15873
15874 static void
15875 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15876                          uint8_t          port,
15877                          uint8_t          inc)
15878 {
15879     uint16_t rcq, bd;
15880     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15881
15882     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15883     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15884
15885     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15886     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15887
15888     BLOGD(sc, DBG_LOAD,
15889           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15890           port, bd, rcq);
15891 }
15892
15893 static int
15894 bxe_prev_unload_common(struct bxe_softc *sc)
15895 {
15896     uint32_t reset_reg, tmp_reg = 0, rc;
15897     uint8_t prev_undi = FALSE;
15898     struct bxe_mac_vals mac_vals;
15899     uint32_t timer_count = 1000;
15900     uint32_t prev_brb;
15901
15902     /*
15903      * It is possible a previous function received 'common' answer,
15904      * but hasn't loaded yet, therefore creating a scenario of
15905      * multiple functions receiving 'common' on the same path.
15906      */
15907     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15908
15909     memset(&mac_vals, 0, sizeof(mac_vals));
15910
15911     if (bxe_prev_is_path_marked(sc)) {
15912         return (bxe_prev_mcp_done(sc));
15913     }
15914
15915     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15916
15917     /* Reset should be performed after BRB is emptied */
15918     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15919         /* Close the MAC Rx to prevent BRB from filling up */
15920         bxe_prev_unload_close_mac(sc, &mac_vals);
15921
15922         /* close LLH filters towards the BRB */
15923         elink_set_rx_filter(&sc->link_params, 0);
15924
15925         /*
15926          * Check if the UNDI driver was previously loaded.
15927          * UNDI driver initializes CID offset for normal bell to 0x7
15928          */
15929         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15930             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15931             if (tmp_reg == 0x7) {
15932                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15933                 prev_undi = TRUE;
15934                 /* clear the UNDI indication */
15935                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15936                 /* clear possible idle check errors */
15937                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15938             }
15939         }
15940
15941         /* wait until BRB is empty */
15942         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15943         while (timer_count) {
15944             prev_brb = tmp_reg;
15945
15946             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15947             if (!tmp_reg) {
15948                 break;
15949             }
15950
15951             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15952
15953             /* reset timer as long as BRB actually gets emptied */
15954             if (prev_brb > tmp_reg) {
15955                 timer_count = 1000;
15956             } else {
15957                 timer_count--;
15958             }
15959
15960             /* If UNDI resides in memory, manually increment it */
15961             if (prev_undi) {
15962                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15963             }
15964
15965             DELAY(10);
15966         }
15967
15968         if (!timer_count) {
15969             BLOGE(sc, "Failed to empty BRB\n");
15970         }
15971     }
15972
15973     /* No packets are in the pipeline, path is ready for reset */
15974     bxe_reset_common(sc);
15975
15976     if (mac_vals.xmac_addr) {
15977         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15978     }
15979     if (mac_vals.umac_addr) {
15980         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15981     }
15982     if (mac_vals.emac_addr) {
15983         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15984     }
15985     if (mac_vals.bmac_addr) {
15986         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
15987         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
15988     }
15989
15990     rc = bxe_prev_mark_path(sc, prev_undi);
15991     if (rc) {
15992         bxe_prev_mcp_done(sc);
15993         return (rc);
15994     }
15995
15996     return (bxe_prev_mcp_done(sc));
15997 }
15998
15999 static int
16000 bxe_prev_unload_uncommon(struct bxe_softc *sc)
16001 {
16002     int rc;
16003
16004     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
16005
16006     /* Test if previous unload process was already finished for this path */
16007     if (bxe_prev_is_path_marked(sc)) {
16008         return (bxe_prev_mcp_done(sc));
16009     }
16010
16011     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
16012
16013     /*
16014      * If function has FLR capabilities, and existing FW version matches
16015      * the one required, then FLR will be sufficient to clean any residue
16016      * left by previous driver
16017      */
16018     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
16019     if (!rc) {
16020         /* fw version is good */
16021         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
16022         rc = bxe_do_flr(sc);
16023     }
16024
16025     if (!rc) {
16026         /* FLR was performed */
16027         BLOGD(sc, DBG_LOAD, "FLR successful\n");
16028         return (0);
16029     }
16030
16031     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
16032
16033     /* Close the MCP request, return failure*/
16034     rc = bxe_prev_mcp_done(sc);
16035     if (!rc) {
16036         rc = BXE_PREV_WAIT_NEEDED;
16037     }
16038
16039     return (rc);
16040 }
16041
16042 static int
16043 bxe_prev_unload(struct bxe_softc *sc)
16044 {
16045     int time_counter = 10;
16046     uint32_t fw, hw_lock_reg, hw_lock_val;
16047     uint32_t rc = 0;
16048
16049     /*
16050      * Clear HW from errors which may have resulted from an interrupted
16051      * DMAE transaction.
16052      */
16053     bxe_prev_interrupted_dmae(sc);
16054
16055     /* Release previously held locks */
16056     hw_lock_reg =
16057         (SC_FUNC(sc) <= 5) ?
16058             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
16059             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
16060
16061     hw_lock_val = (REG_RD(sc, hw_lock_reg));
16062     if (hw_lock_val) {
16063         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
16064             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
16065             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
16066                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
16067         }
16068         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
16069         REG_WR(sc, hw_lock_reg, 0xffffffff);
16070     } else {
16071         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
16072     }
16073
16074     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
16075         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
16076         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
16077     }
16078
16079     do {
16080         /* Lock MCP using an unload request */
16081         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
16082         if (!fw) {
16083             BLOGE(sc, "MCP response failure, aborting\n");
16084             rc = -1;
16085             break;
16086         }
16087
16088         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
16089             rc = bxe_prev_unload_common(sc);
16090             break;
16091         }
16092
16093         /* non-common reply from MCP night require looping */
16094         rc = bxe_prev_unload_uncommon(sc);
16095         if (rc != BXE_PREV_WAIT_NEEDED) {
16096             break;
16097         }
16098
16099         DELAY(20000);
16100     } while (--time_counter);
16101
16102     if (!time_counter || rc) {
16103         BLOGE(sc, "Failed to unload previous driver!\n");
16104         rc = -1;
16105     }
16106
16107     return (rc);
16108 }
16109
16110 void
16111 bxe_dcbx_set_state(struct bxe_softc *sc,
16112                    uint8_t          dcb_on,
16113                    uint32_t         dcbx_enabled)
16114 {
16115     if (!CHIP_IS_E1x(sc)) {
16116         sc->dcb_state = dcb_on;
16117         sc->dcbx_enabled = dcbx_enabled;
16118     } else {
16119         sc->dcb_state = FALSE;
16120         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
16121     }
16122     BLOGD(sc, DBG_LOAD,
16123           "DCB state [%s:%s]\n",
16124           dcb_on ? "ON" : "OFF",
16125           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
16126           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
16127           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
16128           "on-chip with negotiation" : "invalid");
16129 }
16130
16131 /* must be called after sriov-enable */
16132 static int
16133 bxe_set_qm_cid_count(struct bxe_softc *sc)
16134 {
16135     int cid_count = BXE_L2_MAX_CID(sc);
16136
16137     if (IS_SRIOV(sc)) {
16138         cid_count += BXE_VF_CIDS;
16139     }
16140
16141     if (CNIC_SUPPORT(sc)) {
16142         cid_count += CNIC_CID_MAX;
16143     }
16144
16145     return (roundup(cid_count, QM_CID_ROUND));
16146 }
16147
16148 static void
16149 bxe_init_multi_cos(struct bxe_softc *sc)
16150 {
16151     int pri, cos;
16152
16153     uint32_t pri_map = 0; /* XXX change to user config */
16154
16155     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
16156         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
16157         if (cos < sc->max_cos) {
16158             sc->prio_to_cos[pri] = cos;
16159         } else {
16160             BLOGW(sc, "Invalid COS %d for priority %d "
16161                       "(max COS is %d), setting to 0\n",
16162                   cos, pri, (sc->max_cos - 1));
16163             sc->prio_to_cos[pri] = 0;
16164         }
16165     }
16166 }
16167
16168 static int
16169 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
16170 {
16171     struct bxe_softc *sc;
16172     int error, result;
16173
16174     result = 0;
16175     error = sysctl_handle_int(oidp, &result, 0, req);
16176
16177     if (error || !req->newptr) {
16178         return (error);
16179     }
16180
16181     if (result == 1) {
16182         sc = (struct bxe_softc *)arg1;
16183         BLOGI(sc, "... dumping driver state ...\n");
16184         /* XXX */
16185     }
16186
16187     return (error);
16188 }
16189
16190 static int
16191 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
16192 {
16193     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16194     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
16195     uint32_t *offset;
16196     uint64_t value = 0;
16197     int index = (int)arg2;
16198
16199     if (index >= BXE_NUM_ETH_STATS) {
16200         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
16201         return (-1);
16202     }
16203
16204     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
16205
16206     switch (bxe_eth_stats_arr[index].size) {
16207     case 4:
16208         value = (uint64_t)*offset;
16209         break;
16210     case 8:
16211         value = HILO_U64(*offset, *(offset + 1));
16212         break;
16213     default:
16214         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
16215               index, bxe_eth_stats_arr[index].size);
16216         return (-1);
16217     }
16218
16219     return (sysctl_handle_64(oidp, &value, 0, req));
16220 }
16221
16222 static int
16223 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
16224 {
16225     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16226     uint32_t *eth_stats;
16227     uint32_t *offset;
16228     uint64_t value = 0;
16229     uint32_t q_stat = (uint32_t)arg2;
16230     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
16231     uint32_t index = (q_stat & 0xffff);
16232
16233     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
16234
16235     if (index >= BXE_NUM_ETH_Q_STATS) {
16236         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
16237         return (-1);
16238     }
16239
16240     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
16241
16242     switch (bxe_eth_q_stats_arr[index].size) {
16243     case 4:
16244         value = (uint64_t)*offset;
16245         break;
16246     case 8:
16247         value = HILO_U64(*offset, *(offset + 1));
16248         break;
16249     default:
16250         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
16251               index, bxe_eth_q_stats_arr[index].size);
16252         return (-1);
16253     }
16254
16255     return (sysctl_handle_64(oidp, &value, 0, req));
16256 }
16257
16258 static void
16259 bxe_add_sysctls(struct bxe_softc *sc)
16260 {
16261     struct sysctl_ctx_list *ctx;
16262     struct sysctl_oid_list *children;
16263     struct sysctl_oid *queue_top, *queue;
16264     struct sysctl_oid_list *queue_top_children, *queue_children;
16265     char queue_num_buf[32];
16266     uint32_t q_stat;
16267     int i, j;
16268
16269     ctx = device_get_sysctl_ctx(sc->dev);
16270     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
16271
16272     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
16273                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
16274                       "version");
16275
16276     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
16277                       CTLFLAG_RD, sc->devinfo.bc_ver_str, 0,
16278                       "bootcode version");
16279
16280     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
16281              BCM_5710_FW_MAJOR_VERSION,
16282              BCM_5710_FW_MINOR_VERSION,
16283              BCM_5710_FW_REVISION_VERSION,
16284              BCM_5710_FW_ENGINEERING_VERSION);
16285     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
16286                       CTLFLAG_RD, sc->fw_ver_str, 0,
16287                       "firmware version");
16288
16289     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
16290         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
16291          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
16292          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
16293          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
16294                                                                 "Unknown"));
16295     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
16296                       CTLFLAG_RD, sc->mf_mode_str, 0,
16297                       "multifunction mode");
16298
16299     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
16300                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
16301                     "multifunction vnics per port");
16302
16303     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
16304                       CTLFLAG_RD, sc->mac_addr_str, 0,
16305                       "mac address");
16306
16307     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
16308         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
16309          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
16310          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
16311                                               "???GT/s"),
16312         sc->devinfo.pcie_link_width);
16313     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
16314                       CTLFLAG_RD, sc->pci_link_str, 0,
16315                       "pci link status");
16316
16317     sc->debug = bxe_debug;
16318     SYSCTL_ADD_ULONG(ctx, children, OID_AUTO, "debug",
16319                     CTLFLAG_RW, &sc->debug,
16320                     "debug logging mode");
16321
16322     sc->rx_budget = bxe_rx_budget;
16323     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
16324                     CTLFLAG_RW, &sc->rx_budget, 0,
16325                     "rx processing budget");
16326
16327     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
16328                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
16329                     bxe_sysctl_state, "IU", "dump driver state");
16330
16331     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
16332         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
16333                         bxe_eth_stats_arr[i].string,
16334                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
16335                         bxe_sysctl_eth_stat, "LU",
16336                         bxe_eth_stats_arr[i].string);
16337     }
16338
16339     /* add a new parent node for all queues "dev.bxe.#.queue" */
16340     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
16341                                 CTLFLAG_RD, NULL, "queue");
16342     queue_top_children = SYSCTL_CHILDREN(queue_top);
16343
16344     for (i = 0; i < sc->num_queues; i++) {
16345         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
16346         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
16347         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
16348                                 queue_num_buf, CTLFLAG_RD, NULL,
16349                                 "single queue");
16350         queue_children = SYSCTL_CHILDREN(queue);
16351
16352         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
16353             q_stat = ((i << 16) | j);
16354             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
16355                             bxe_eth_q_stats_arr[j].string,
16356                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
16357                             bxe_sysctl_eth_q_stat, "LU",
16358                             bxe_eth_q_stats_arr[j].string);
16359         }
16360     }
16361 }
16362
16363 /*
16364  * Device attach function.
16365  *
16366  * Allocates device resources, performs secondary chip identification, and
16367  * initializes driver instance variables. This function is called from driver
16368  * load after a successful probe.
16369  *
16370  * Returns:
16371  *   0 = Success, >0 = Failure
16372  */
16373 static int
16374 bxe_attach(device_t dev)
16375 {
16376     struct bxe_softc *sc;
16377
16378     sc = device_get_softc(dev);
16379
16380     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
16381
16382     sc->state = BXE_STATE_CLOSED;
16383
16384     sc->dev  = dev;
16385     sc->unit = device_get_unit(dev);
16386
16387     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
16388
16389     sc->pcie_bus    = pci_get_bus(dev);
16390     sc->pcie_device = pci_get_slot(dev);
16391     sc->pcie_func   = pci_get_function(dev);
16392
16393     /* enable bus master capability */
16394     pci_enable_busmaster(dev);
16395
16396     /* get the BARs */
16397     if (bxe_allocate_bars(sc) != 0) {
16398         return (ENXIO);
16399     }
16400
16401     /* initialize the mutexes */
16402     bxe_init_mutexes(sc);
16403
16404     /* prepare the periodic callout */
16405     callout_init(&sc->periodic_callout, 0);
16406
16407     /* prepare the chip taskqueue */
16408     sc->chip_tq_flags = CHIP_TQ_NONE;
16409     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16410              "bxe%d_chip_tq", sc->unit);
16411     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16412     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16413                                    taskqueue_thread_enqueue,
16414                                    &sc->chip_tq);
16415     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16416                             "%s", sc->chip_tq_name);
16417
16418     /* get device info and set params */
16419     if (bxe_get_device_info(sc) != 0) {
16420         BLOGE(sc, "getting device info\n");
16421         bxe_deallocate_bars(sc);
16422         pci_disable_busmaster(dev);
16423         return (ENXIO);
16424     }
16425
16426     /* get final misc params */
16427     bxe_get_params(sc);
16428
16429     /* set the default MTU (changed via ifconfig) */
16430     sc->mtu = ETHERMTU;
16431
16432     bxe_set_modes_bitmap(sc);
16433
16434     /* XXX
16435      * If in AFEX mode and the function is configured for FCoE
16436      * then bail... no L2 allowed.
16437      */
16438
16439     /* get phy settings from shmem and 'and' against admin settings */
16440     bxe_get_phy_info(sc);
16441
16442     /* initialize the FreeBSD ifnet interface */
16443     if (bxe_init_ifnet(sc) != 0) {
16444         bxe_release_mutexes(sc);
16445         bxe_deallocate_bars(sc);
16446         pci_disable_busmaster(dev);
16447         return (ENXIO);
16448     }
16449
16450     /* allocate device interrupts */
16451     if (bxe_interrupt_alloc(sc) != 0) {
16452         if (sc->ifp != NULL) {
16453             ether_ifdetach(sc->ifp);
16454         }
16455         ifmedia_removeall(&sc->ifmedia);
16456         bxe_release_mutexes(sc);
16457         bxe_deallocate_bars(sc);
16458         pci_disable_busmaster(dev);
16459         return (ENXIO);
16460     }
16461
16462     /* allocate ilt */
16463     if (bxe_alloc_ilt_mem(sc) != 0) {
16464         bxe_interrupt_free(sc);
16465         if (sc->ifp != NULL) {
16466             ether_ifdetach(sc->ifp);
16467         }
16468         ifmedia_removeall(&sc->ifmedia);
16469         bxe_release_mutexes(sc);
16470         bxe_deallocate_bars(sc);
16471         pci_disable_busmaster(dev);
16472         return (ENXIO);
16473     }
16474
16475     /* allocate the host hardware/software hsi structures */
16476     if (bxe_alloc_hsi_mem(sc) != 0) {
16477         bxe_free_ilt_mem(sc);
16478         bxe_interrupt_free(sc);
16479         if (sc->ifp != NULL) {
16480             ether_ifdetach(sc->ifp);
16481         }
16482         ifmedia_removeall(&sc->ifmedia);
16483         bxe_release_mutexes(sc);
16484         bxe_deallocate_bars(sc);
16485         pci_disable_busmaster(dev);
16486         return (ENXIO);
16487     }
16488
16489     /* need to reset chip if UNDI was active */
16490     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16491         /* init fw_seq */
16492         sc->fw_seq =
16493             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16494              DRV_MSG_SEQ_NUMBER_MASK);
16495         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16496         bxe_prev_unload(sc);
16497     }
16498
16499 #if 1
16500     /* XXX */
16501     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16502 #else
16503     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16504         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16505         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16506         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16507         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16508         bxe_dcbx_init_params(sc);
16509     } else {
16510         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16511     }
16512 #endif
16513
16514     /* calculate qm_cid_count */
16515     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16516     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16517
16518     sc->max_cos = 1;
16519     bxe_init_multi_cos(sc);
16520
16521     bxe_add_sysctls(sc);
16522
16523     return (0);
16524 }
16525
16526 /*
16527  * Device detach function.
16528  *
16529  * Stops the controller, resets the controller, and releases resources.
16530  *
16531  * Returns:
16532  *   0 = Success, >0 = Failure
16533  */
16534 static int
16535 bxe_detach(device_t dev)
16536 {
16537     struct bxe_softc *sc;
16538     if_t ifp;
16539
16540     sc = device_get_softc(dev);
16541
16542     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16543
16544     ifp = sc->ifp;
16545     if (ifp != NULL && if_vlantrunkinuse(ifp)) {
16546         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16547         return(EBUSY);
16548     }
16549
16550     /* stop the periodic callout */
16551     bxe_periodic_stop(sc);
16552
16553     /* stop the chip taskqueue */
16554     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16555     if (sc->chip_tq) {
16556         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16557         taskqueue_free(sc->chip_tq);
16558         sc->chip_tq = NULL;
16559     }
16560
16561     /* stop and reset the controller if it was open */
16562     if (sc->state != BXE_STATE_CLOSED) {
16563         BXE_CORE_LOCK(sc);
16564         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16565         BXE_CORE_UNLOCK(sc);
16566     }
16567
16568     /* release the network interface */
16569     if (ifp != NULL) {
16570         ether_ifdetach(ifp);
16571     }
16572     ifmedia_removeall(&sc->ifmedia);
16573
16574     /* XXX do the following based on driver state... */
16575
16576     /* free the host hardware/software hsi structures */
16577     bxe_free_hsi_mem(sc);
16578
16579     /* free ilt */
16580     bxe_free_ilt_mem(sc);
16581
16582     /* release the interrupts */
16583     bxe_interrupt_free(sc);
16584
16585     /* Release the mutexes*/
16586     bxe_release_mutexes(sc);
16587
16588     /* Release the PCIe BAR mapped memory */
16589     bxe_deallocate_bars(sc);
16590
16591     /* Release the FreeBSD interface. */
16592     if (sc->ifp != NULL) {
16593         if_free(sc->ifp);
16594     }
16595
16596     pci_disable_busmaster(dev);
16597
16598     return (0);
16599 }
16600
16601 /*
16602  * Device shutdown function.
16603  *
16604  * Stops and resets the controller.
16605  *
16606  * Returns:
16607  *   Nothing
16608  */
16609 static int
16610 bxe_shutdown(device_t dev)
16611 {
16612     struct bxe_softc *sc;
16613
16614     sc = device_get_softc(dev);
16615
16616     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16617
16618     /* stop the periodic callout */
16619     bxe_periodic_stop(sc);
16620
16621     BXE_CORE_LOCK(sc);
16622     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16623     BXE_CORE_UNLOCK(sc);
16624
16625     return (0);
16626 }
16627
16628 void
16629 bxe_igu_ack_sb(struct bxe_softc *sc,
16630                uint8_t          igu_sb_id,
16631                uint8_t          segment,
16632                uint16_t         index,
16633                uint8_t          op,
16634                uint8_t          update)
16635 {
16636     uint32_t igu_addr = sc->igu_base_addr;
16637     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16638     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16639 }
16640
16641 static void
16642 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16643                      uint8_t          func,
16644                      uint8_t          idu_sb_id,
16645                      uint8_t          is_pf)
16646 {
16647     uint32_t data, ctl, cnt = 100;
16648     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16649     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16650     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16651     uint32_t sb_bit =  1 << (idu_sb_id%32);
16652     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16653     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16654
16655     /* Not supported in BC mode */
16656     if (CHIP_INT_MODE_IS_BC(sc)) {
16657         return;
16658     }
16659
16660     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16661              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16662             IGU_REGULAR_CLEANUP_SET |
16663             IGU_REGULAR_BCLEANUP);
16664
16665     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16666            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16667            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16668
16669     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16670             data, igu_addr_data);
16671     REG_WR(sc, igu_addr_data, data);
16672
16673     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16674                       BUS_SPACE_BARRIER_WRITE);
16675     mb();
16676
16677     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16678             ctl, igu_addr_ctl);
16679     REG_WR(sc, igu_addr_ctl, ctl);
16680
16681     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16682                       BUS_SPACE_BARRIER_WRITE);
16683     mb();
16684
16685     /* wait for clean up to finish */
16686     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16687         DELAY(20000);
16688     }
16689
16690     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16691         BLOGD(sc, DBG_LOAD,
16692               "Unable to finish IGU cleanup: "
16693               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16694               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16695     }
16696 }
16697
16698 static void
16699 bxe_igu_clear_sb(struct bxe_softc *sc,
16700                  uint8_t          idu_sb_id)
16701 {
16702     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16703 }
16704
16705
16706
16707
16708
16709
16710
16711 /*******************/
16712 /* ECORE CALLBACKS */
16713 /*******************/
16714
16715 static void
16716 bxe_reset_common(struct bxe_softc *sc)
16717 {
16718     uint32_t val = 0x1400;
16719
16720     /* reset_common */
16721     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16722
16723     if (CHIP_IS_E3(sc)) {
16724         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16725         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16726     }
16727
16728     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16729 }
16730
16731 static void
16732 bxe_common_init_phy(struct bxe_softc *sc)
16733 {
16734     uint32_t shmem_base[2];
16735     uint32_t shmem2_base[2];
16736
16737     /* Avoid common init in case MFW supports LFA */
16738     if (SHMEM2_RD(sc, size) >
16739         (uint32_t)offsetof(struct shmem2_region,
16740                            lfa_host_addr[SC_PORT(sc)])) {
16741         return;
16742     }
16743
16744     shmem_base[0]  = sc->devinfo.shmem_base;
16745     shmem2_base[0] = sc->devinfo.shmem2_base;
16746
16747     if (!CHIP_IS_E1x(sc)) {
16748         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16749         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16750     }
16751
16752     BXE_PHY_LOCK(sc);
16753     elink_common_init_phy(sc, shmem_base, shmem2_base,
16754                           sc->devinfo.chip_id, 0);
16755     BXE_PHY_UNLOCK(sc);
16756 }
16757
16758 static void
16759 bxe_pf_disable(struct bxe_softc *sc)
16760 {
16761     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16762
16763     val &= ~IGU_PF_CONF_FUNC_EN;
16764
16765     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16766     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16767     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16768 }
16769
16770 static void
16771 bxe_init_pxp(struct bxe_softc *sc)
16772 {
16773     uint16_t devctl;
16774     int r_order, w_order;
16775
16776     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16777
16778     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16779
16780     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16781
16782     if (sc->mrrs == -1) {
16783         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16784     } else {
16785         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16786         r_order = sc->mrrs;
16787     }
16788
16789     ecore_init_pxp_arb(sc, r_order, w_order);
16790 }
16791
16792 static uint32_t
16793 bxe_get_pretend_reg(struct bxe_softc *sc)
16794 {
16795     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16796     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16797     return (base + (SC_ABS_FUNC(sc)) * stride);
16798 }
16799
16800 /*
16801  * Called only on E1H or E2.
16802  * When pretending to be PF, the pretend value is the function number 0..7.
16803  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16804  * combination.
16805  */
16806 static int
16807 bxe_pretend_func(struct bxe_softc *sc,
16808                  uint16_t         pretend_func_val)
16809 {
16810     uint32_t pretend_reg;
16811
16812     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16813         return (-1);
16814     }
16815
16816     /* get my own pretend register */
16817     pretend_reg = bxe_get_pretend_reg(sc);
16818     REG_WR(sc, pretend_reg, pretend_func_val);
16819     REG_RD(sc, pretend_reg);
16820     return (0);
16821 }
16822
16823 static void
16824 bxe_iov_init_dmae(struct bxe_softc *sc)
16825 {
16826     return;
16827 #if 0
16828     BLOGD(sc, DBG_LOAD, "SRIOV is %s\n", IS_SRIOV(sc) ? "ON" : "OFF");
16829
16830     if (!IS_SRIOV(sc)) {
16831         return;
16832     }
16833
16834     REG_WR(sc, DMAE_REG_BACKWARD_COMP_EN, 0);
16835 #endif
16836 }
16837
16838 #if 0
16839 static int
16840 bxe_iov_init_ilt(struct bxe_softc *sc,
16841                  uint16_t         line)
16842 {
16843     return (line);
16844 #if 0
16845     int i;
16846     struct ecore_ilt* ilt = sc->ilt;
16847
16848     if (!IS_SRIOV(sc)) {
16849         return (line);
16850     }
16851
16852     /* set vfs ilt lines */
16853     for (i = 0; i < BXE_VF_CIDS/ILT_PAGE_CIDS ; i++) {
16854         struct hw_dma *hw_cxt = SC_VF_CXT_PAGE(sc,i);
16855         ilt->lines[line+i].page = hw_cxt->addr;
16856         ilt->lines[line+i].page_mapping = hw_cxt->mapping;
16857         ilt->lines[line+i].size = hw_cxt->size; /* doesn't matter */
16858     }
16859     return (line+i);
16860 #endif
16861 }
16862 #endif
16863
16864 static void
16865 bxe_iov_init_dq(struct bxe_softc *sc)
16866 {
16867     return;
16868 #if 0
16869     if (!IS_SRIOV(sc)) {
16870         return;
16871     }
16872
16873     /* Set the DQ such that the CID reflect the abs_vfid */
16874     REG_WR(sc, DORQ_REG_VF_NORM_VF_BASE, 0);
16875     REG_WR(sc, DORQ_REG_MAX_RVFID_SIZE, ilog2(BNX2X_MAX_NUM_OF_VFS));
16876
16877     /*
16878      * Set VFs starting CID. If its > 0 the preceding CIDs are belong to
16879      * the PF L2 queues
16880      */
16881     REG_WR(sc, DORQ_REG_VF_NORM_CID_BASE, BNX2X_FIRST_VF_CID);
16882
16883     /* The VF window size is the log2 of the max number of CIDs per VF */
16884     REG_WR(sc, DORQ_REG_VF_NORM_CID_WND_SIZE, BNX2X_VF_CID_WND);
16885
16886     /*
16887      * The VF doorbell size  0 - *B, 4 - 128B. We set it here to match
16888      * the Pf doorbell size although the 2 are independent.
16889      */
16890     REG_WR(sc, DORQ_REG_VF_NORM_CID_OFST,
16891            BNX2X_DB_SHIFT - BNX2X_DB_MIN_SHIFT);
16892
16893     /*
16894      * No security checks for now -
16895      * configure single rule (out of 16) mask = 0x1, value = 0x0,
16896      * CID range 0 - 0x1ffff
16897      */
16898     REG_WR(sc, DORQ_REG_VF_TYPE_MASK_0, 1);
16899     REG_WR(sc, DORQ_REG_VF_TYPE_VALUE_0, 0);
16900     REG_WR(sc, DORQ_REG_VF_TYPE_MIN_MCID_0, 0);
16901     REG_WR(sc, DORQ_REG_VF_TYPE_MAX_MCID_0, 0x1ffff);
16902
16903     /* set the number of VF alllowed doorbells to the full DQ range */
16904     REG_WR(sc, DORQ_REG_VF_NORM_MAX_CID_COUNT, 0x20000);
16905
16906     /* set the VF doorbell threshold */
16907     REG_WR(sc, DORQ_REG_VF_USAGE_CT_LIMIT, 4);
16908 #endif
16909 }
16910
16911 /* send a NIG loopback debug packet */
16912 static void
16913 bxe_lb_pckt(struct bxe_softc *sc)
16914 {
16915     uint32_t wb_write[3];
16916
16917     /* Ethernet source and destination addresses */
16918     wb_write[0] = 0x55555555;
16919     wb_write[1] = 0x55555555;
16920     wb_write[2] = 0x20;     /* SOP */
16921     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16922
16923     /* NON-IP protocol */
16924     wb_write[0] = 0x09000000;
16925     wb_write[1] = 0x55555555;
16926     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16927     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16928 }
16929
16930 /*
16931  * Some of the internal memories are not directly readable from the driver.
16932  * To test them we send debug packets.
16933  */
16934 static int
16935 bxe_int_mem_test(struct bxe_softc *sc)
16936 {
16937     int factor;
16938     int count, i;
16939     uint32_t val = 0;
16940
16941     if (CHIP_REV_IS_FPGA(sc)) {
16942         factor = 120;
16943     } else if (CHIP_REV_IS_EMUL(sc)) {
16944         factor = 200;
16945     } else {
16946         factor = 1;
16947     }
16948
16949     /* disable inputs of parser neighbor blocks */
16950     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16951     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16952     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16953     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16954
16955     /*  write 0 to parser credits for CFC search request */
16956     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16957
16958     /* send Ethernet packet */
16959     bxe_lb_pckt(sc);
16960
16961     /* TODO do i reset NIG statistic? */
16962     /* Wait until NIG register shows 1 packet of size 0x10 */
16963     count = 1000 * factor;
16964     while (count) {
16965         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16966         val = *BXE_SP(sc, wb_data[0]);
16967         if (val == 0x10) {
16968             break;
16969         }
16970
16971         DELAY(10000);
16972         count--;
16973     }
16974
16975     if (val != 0x10) {
16976         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16977         return (-1);
16978     }
16979
16980     /* wait until PRS register shows 1 packet */
16981     count = (1000 * factor);
16982     while (count) {
16983         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16984         if (val == 1) {
16985             break;
16986         }
16987
16988         DELAY(10000);
16989         count--;
16990     }
16991
16992     if (val != 0x1) {
16993         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16994         return (-2);
16995     }
16996
16997     /* Reset and init BRB, PRS */
16998     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
16999     DELAY(50000);
17000     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17001     DELAY(50000);
17002     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17003     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17004
17005     /* Disable inputs of parser neighbor blocks */
17006     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
17007     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
17008     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
17009     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
17010
17011     /* Write 0 to parser credits for CFC search request */
17012     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
17013
17014     /* send 10 Ethernet packets */
17015     for (i = 0; i < 10; i++) {
17016         bxe_lb_pckt(sc);
17017     }
17018
17019     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
17020     count = (1000 * factor);
17021     while (count) {
17022         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17023         val = *BXE_SP(sc, wb_data[0]);
17024         if (val == 0xb0) {
17025             break;
17026         }
17027
17028         DELAY(10000);
17029         count--;
17030     }
17031
17032     if (val != 0xb0) {
17033         BLOGE(sc, "NIG timeout val=0x%x\n", val);
17034         return (-3);
17035     }
17036
17037     /* Wait until PRS register shows 2 packets */
17038     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17039     if (val != 2) {
17040         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17041     }
17042
17043     /* Write 1 to parser credits for CFC search request */
17044     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
17045
17046     /* Wait until PRS register shows 3 packets */
17047     DELAY(10000 * factor);
17048
17049     /* Wait until NIG register shows 1 packet of size 0x10 */
17050     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17051     if (val != 3) {
17052         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17053     }
17054
17055     /* clear NIG EOP FIFO */
17056     for (i = 0; i < 11; i++) {
17057         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
17058     }
17059
17060     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
17061     if (val != 1) {
17062         BLOGE(sc, "clear of NIG failed\n");
17063         return (-4);
17064     }
17065
17066     /* Reset and init BRB, PRS, NIG */
17067     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17068     DELAY(50000);
17069     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17070     DELAY(50000);
17071     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17072     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17073     if (!CNIC_SUPPORT(sc)) {
17074         /* set NIC mode */
17075         REG_WR(sc, PRS_REG_NIC_MODE, 1);
17076     }
17077
17078     /* Enable inputs of parser neighbor blocks */
17079     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
17080     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
17081     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
17082     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
17083
17084     return (0);
17085 }
17086
17087 static void
17088 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
17089 {
17090     int is_required;
17091     uint32_t val;
17092     int port;
17093
17094     is_required = 0;
17095     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
17096            SHARED_HW_CFG_FAN_FAILURE_MASK);
17097
17098     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
17099         is_required = 1;
17100     }
17101     /*
17102      * The fan failure mechanism is usually related to the PHY type since
17103      * the power consumption of the board is affected by the PHY. Currently,
17104      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
17105      */
17106     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
17107         for (port = PORT_0; port < PORT_MAX; port++) {
17108             is_required |= elink_fan_failure_det_req(sc,
17109                                                      sc->devinfo.shmem_base,
17110                                                      sc->devinfo.shmem2_base,
17111                                                      port);
17112         }
17113     }
17114
17115     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
17116
17117     if (is_required == 0) {
17118         return;
17119     }
17120
17121     /* Fan failure is indicated by SPIO 5 */
17122     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
17123
17124     /* set to active low mode */
17125     val = REG_RD(sc, MISC_REG_SPIO_INT);
17126     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
17127     REG_WR(sc, MISC_REG_SPIO_INT, val);
17128
17129     /* enable interrupt to signal the IGU */
17130     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17131     val |= MISC_SPIO_SPIO5;
17132     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
17133 }
17134
17135 static void
17136 bxe_enable_blocks_attention(struct bxe_softc *sc)
17137 {
17138     uint32_t val;
17139
17140     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17141     if (!CHIP_IS_E1x(sc)) {
17142         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
17143     } else {
17144         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
17145     }
17146     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17147     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17148     /*
17149      * mask read length error interrupts in brb for parser
17150      * (parsing unit and 'checksum and crc' unit)
17151      * these errors are legal (PU reads fixed length and CAC can cause
17152      * read length error on truncated packets)
17153      */
17154     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
17155     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
17156     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
17157     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
17158     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
17159     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
17160 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
17161 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
17162     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
17163     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
17164     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
17165 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
17166 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
17167     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
17168     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
17169     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
17170     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
17171 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
17172 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
17173
17174     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
17175            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
17176            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
17177     if (!CHIP_IS_E1x(sc)) {
17178         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
17179                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
17180     }
17181     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
17182
17183     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
17184     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
17185     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
17186 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
17187
17188     if (!CHIP_IS_E1x(sc)) {
17189         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
17190         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
17191     }
17192
17193     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
17194     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
17195 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
17196     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
17197 }
17198
17199 /**
17200  * bxe_init_hw_common - initialize the HW at the COMMON phase.
17201  *
17202  * @sc:     driver handle
17203  */
17204 static int
17205 bxe_init_hw_common(struct bxe_softc *sc)
17206 {
17207     uint8_t abs_func_id;
17208     uint32_t val;
17209
17210     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
17211           SC_ABS_FUNC(sc));
17212
17213     /*
17214      * take the RESET lock to protect undi_unload flow from accessing
17215      * registers while we are resetting the chip
17216      */
17217     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17218
17219     bxe_reset_common(sc);
17220
17221     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
17222
17223     val = 0xfffc;
17224     if (CHIP_IS_E3(sc)) {
17225         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
17226         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
17227     }
17228
17229     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
17230
17231     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17232
17233     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
17234     BLOGD(sc, DBG_LOAD, "after misc block init\n");
17235
17236     if (!CHIP_IS_E1x(sc)) {
17237         /*
17238          * 4-port mode or 2-port mode we need to turn off master-enable for
17239          * everyone. After that we turn it back on for self. So, we disregard
17240          * multi-function, and always disable all functions on the given path,
17241          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
17242          */
17243         for (abs_func_id = SC_PATH(sc);
17244              abs_func_id < (E2_FUNC_MAX * 2);
17245              abs_func_id += 2) {
17246             if (abs_func_id == SC_ABS_FUNC(sc)) {
17247                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17248                 continue;
17249             }
17250
17251             bxe_pretend_func(sc, abs_func_id);
17252
17253             /* clear pf enable */
17254             bxe_pf_disable(sc);
17255
17256             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17257         }
17258     }
17259
17260     BLOGD(sc, DBG_LOAD, "after pf disable\n");
17261
17262     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
17263
17264     if (CHIP_IS_E1(sc)) {
17265         /*
17266          * enable HW interrupt from PXP on USDM overflow
17267          * bit 16 on INT_MASK_0
17268          */
17269         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17270     }
17271
17272     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
17273     bxe_init_pxp(sc);
17274
17275 #ifdef __BIG_ENDIAN
17276     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
17277     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
17278     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
17279     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
17280     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
17281     /* make sure this value is 0 */
17282     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
17283
17284     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
17285     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
17286     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
17287     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
17288     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
17289 #endif
17290
17291     ecore_ilt_init_page_size(sc, INITOP_SET);
17292
17293     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
17294         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
17295     }
17296
17297     /* let the HW do it's magic... */
17298     DELAY(100000);
17299
17300     /* finish PXP init */
17301     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
17302     if (val != 1) {
17303         BLOGE(sc, "PXP2 CFG failed\n");
17304         return (-1);
17305     }
17306     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
17307     if (val != 1) {
17308         BLOGE(sc, "PXP2 RD_INIT failed\n");
17309         return (-1);
17310     }
17311
17312     BLOGD(sc, DBG_LOAD, "after pxp init\n");
17313
17314     /*
17315      * Timer bug workaround for E2 only. We need to set the entire ILT to have
17316      * entries with value "0" and valid bit on. This needs to be done by the
17317      * first PF that is loaded in a path (i.e. common phase)
17318      */
17319     if (!CHIP_IS_E1x(sc)) {
17320 /*
17321  * In E2 there is a bug in the timers block that can cause function 6 / 7
17322  * (i.e. vnic3) to start even if it is marked as "scan-off".
17323  * This occurs when a different function (func2,3) is being marked
17324  * as "scan-off". Real-life scenario for example: if a driver is being
17325  * load-unloaded while func6,7 are down. This will cause the timer to access
17326  * the ilt, translate to a logical address and send a request to read/write.
17327  * Since the ilt for the function that is down is not valid, this will cause
17328  * a translation error which is unrecoverable.
17329  * The Workaround is intended to make sure that when this happens nothing
17330  * fatal will occur. The workaround:
17331  *  1.  First PF driver which loads on a path will:
17332  *      a.  After taking the chip out of reset, by using pretend,
17333  *          it will write "0" to the following registers of
17334  *          the other vnics.
17335  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
17336  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
17337  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
17338  *          And for itself it will write '1' to
17339  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
17340  *          dmae-operations (writing to pram for example.)
17341  *          note: can be done for only function 6,7 but cleaner this
17342  *            way.
17343  *      b.  Write zero+valid to the entire ILT.
17344  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
17345  *          VNIC3 (of that port). The range allocated will be the
17346  *          entire ILT. This is needed to prevent  ILT range error.
17347  *  2.  Any PF driver load flow:
17348  *      a.  ILT update with the physical addresses of the allocated
17349  *          logical pages.
17350  *      b.  Wait 20msec. - note that this timeout is needed to make
17351  *          sure there are no requests in one of the PXP internal
17352  *          queues with "old" ILT addresses.
17353  *      c.  PF enable in the PGLC.
17354  *      d.  Clear the was_error of the PF in the PGLC. (could have
17355  *          occurred while driver was down)
17356  *      e.  PF enable in the CFC (WEAK + STRONG)
17357  *      f.  Timers scan enable
17358  *  3.  PF driver unload flow:
17359  *      a.  Clear the Timers scan_en.
17360  *      b.  Polling for scan_on=0 for that PF.
17361  *      c.  Clear the PF enable bit in the PXP.
17362  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
17363  *      e.  Write zero+valid to all ILT entries (The valid bit must
17364  *          stay set)
17365  *      f.  If this is VNIC 3 of a port then also init
17366  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
17367  *          to the last enrty in the ILT.
17368  *
17369  *      Notes:
17370  *      Currently the PF error in the PGLC is non recoverable.
17371  *      In the future the there will be a recovery routine for this error.
17372  *      Currently attention is masked.
17373  *      Having an MCP lock on the load/unload process does not guarantee that
17374  *      there is no Timer disable during Func6/7 enable. This is because the
17375  *      Timers scan is currently being cleared by the MCP on FLR.
17376  *      Step 2.d can be done only for PF6/7 and the driver can also check if
17377  *      there is error before clearing it. But the flow above is simpler and
17378  *      more general.
17379  *      All ILT entries are written by zero+valid and not just PF6/7
17380  *      ILT entries since in the future the ILT entries allocation for
17381  *      PF-s might be dynamic.
17382  */
17383         struct ilt_client_info ilt_cli;
17384         struct ecore_ilt ilt;
17385
17386         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
17387         memset(&ilt, 0, sizeof(struct ecore_ilt));
17388
17389         /* initialize dummy TM client */
17390         ilt_cli.start      = 0;
17391         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
17392         ilt_cli.client_num = ILT_CLIENT_TM;
17393
17394         /*
17395          * Step 1: set zeroes to all ilt page entries with valid bit on
17396          * Step 2: set the timers first/last ilt entry to point
17397          * to the entire range to prevent ILT range error for 3rd/4th
17398          * vnic (this code assumes existence of the vnic)
17399          *
17400          * both steps performed by call to ecore_ilt_client_init_op()
17401          * with dummy TM client
17402          *
17403          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
17404          * and his brother are split registers
17405          */
17406
17407         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
17408         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
17409         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17410
17411         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
17412         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
17413         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
17414     }
17415
17416     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
17417     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
17418
17419     if (!CHIP_IS_E1x(sc)) {
17420         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
17421                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
17422
17423         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
17424         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
17425
17426         /* let the HW do it's magic... */
17427         do {
17428             DELAY(200000);
17429             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17430         } while (factor-- && (val != 1));
17431
17432         if (val != 1) {
17433             BLOGE(sc, "ATC_INIT failed\n");
17434             return (-1);
17435         }
17436     }
17437
17438     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17439
17440     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17441
17442     bxe_iov_init_dmae(sc);
17443
17444     /* clean the DMAE memory */
17445     sc->dmae_ready = 1;
17446     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17447
17448     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17449
17450     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17451
17452     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17453
17454     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17455
17456     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17457     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17458     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17459     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17460
17461     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17462
17463     /* QM queues pointers table */
17464     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17465
17466     /* soft reset pulse */
17467     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17468     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17469
17470     if (CNIC_SUPPORT(sc))
17471         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17472
17473     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17474     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17475     if (!CHIP_REV_IS_SLOW(sc)) {
17476         /* enable hw interrupt from doorbell Q */
17477         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17478     }
17479
17480     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17481
17482     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17483     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17484
17485     if (!CHIP_IS_E1(sc)) {
17486         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17487     }
17488
17489     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17490         if (IS_MF_AFEX(sc)) {
17491             /*
17492              * configure that AFEX and VLAN headers must be
17493              * received in AFEX mode
17494              */
17495             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17496             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17497             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17498             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17499             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17500         } else {
17501             /*
17502              * Bit-map indicating which L2 hdrs may appear
17503              * after the basic Ethernet header
17504              */
17505             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17506                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17507         }
17508     }
17509
17510     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17511     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17512     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17513     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17514
17515     if (!CHIP_IS_E1x(sc)) {
17516         /* reset VFC memories */
17517         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17518                VFC_MEMORIES_RST_REG_CAM_RST |
17519                VFC_MEMORIES_RST_REG_RAM_RST);
17520         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17521                VFC_MEMORIES_RST_REG_CAM_RST |
17522                VFC_MEMORIES_RST_REG_RAM_RST);
17523
17524         DELAY(20000);
17525     }
17526
17527     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17528     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17529     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17530     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17531
17532     /* sync semi rtc */
17533     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17534            0x80000000);
17535     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17536            0x80000000);
17537
17538     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17539     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17540     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17541
17542     if (!CHIP_IS_E1x(sc)) {
17543         if (IS_MF_AFEX(sc)) {
17544             /*
17545              * configure that AFEX and VLAN headers must be
17546              * sent in AFEX mode
17547              */
17548             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17549             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17550             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17551             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17552             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17553         } else {
17554             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17555                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17556         }
17557     }
17558
17559     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17560
17561     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17562
17563     if (CNIC_SUPPORT(sc)) {
17564         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17565         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17566         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17567         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17568         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17569         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17570         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17571         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17572         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17573         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17574     }
17575     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17576
17577     if (sizeof(union cdu_context) != 1024) {
17578         /* we currently assume that a context is 1024 bytes */
17579         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17580               (long)sizeof(union cdu_context));
17581     }
17582
17583     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17584     val = (4 << 24) + (0 << 12) + 1024;
17585     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17586
17587     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17588
17589     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17590     /* enable context validation interrupt from CFC */
17591     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17592
17593     /* set the thresholds to prevent CFC/CDU race */
17594     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17595     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17596
17597     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17598         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17599     }
17600
17601     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17602     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17603
17604     /* Reset PCIE errors for debug */
17605     REG_WR(sc, 0x2814, 0xffffffff);
17606     REG_WR(sc, 0x3820, 0xffffffff);
17607
17608     if (!CHIP_IS_E1x(sc)) {
17609         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17610                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17611                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17612         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17613                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17614                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17615                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17616         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17617                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17618                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17619                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17620     }
17621
17622     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17623
17624     if (!CHIP_IS_E1(sc)) {
17625         /* in E3 this done in per-port section */
17626         if (!CHIP_IS_E3(sc))
17627             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17628     }
17629
17630     if (CHIP_IS_E1H(sc)) {
17631         /* not applicable for E2 (and above ...) */
17632         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17633     }
17634
17635     if (CHIP_REV_IS_SLOW(sc)) {
17636         DELAY(200000);
17637     }
17638
17639     /* finish CFC init */
17640     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17641     if (val != 1) {
17642         BLOGE(sc, "CFC LL_INIT failed\n");
17643         return (-1);
17644     }
17645     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17646     if (val != 1) {
17647         BLOGE(sc, "CFC AC_INIT failed\n");
17648         return (-1);
17649     }
17650     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17651     if (val != 1) {
17652         BLOGE(sc, "CFC CAM_INIT failed\n");
17653         return (-1);
17654     }
17655     REG_WR(sc, CFC_REG_DEBUG0, 0);
17656
17657     if (CHIP_IS_E1(sc)) {
17658         /* read NIG statistic to see if this is our first up since powerup */
17659         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17660         val = *BXE_SP(sc, wb_data[0]);
17661
17662         /* do internal memory self test */
17663         if ((val == 0) && bxe_int_mem_test(sc)) {
17664             BLOGE(sc, "internal mem self test failed\n");
17665             return (-1);
17666         }
17667     }
17668
17669     bxe_setup_fan_failure_detection(sc);
17670
17671     /* clear PXP2 attentions */
17672     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17673
17674     bxe_enable_blocks_attention(sc);
17675
17676     if (!CHIP_REV_IS_SLOW(sc)) {
17677         ecore_enable_blocks_parity(sc);
17678     }
17679
17680     if (!BXE_NOMCP(sc)) {
17681         if (CHIP_IS_E1x(sc)) {
17682             bxe_common_init_phy(sc);
17683         }
17684     }
17685
17686     return (0);
17687 }
17688
17689 /**
17690  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17691  *
17692  * @sc:     driver handle
17693  */
17694 static int
17695 bxe_init_hw_common_chip(struct bxe_softc *sc)
17696 {
17697     int rc = bxe_init_hw_common(sc);
17698
17699     if (rc) {
17700         return (rc);
17701     }
17702
17703     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17704     if (!BXE_NOMCP(sc)) {
17705         bxe_common_init_phy(sc);
17706     }
17707
17708     return (0);
17709 }
17710
17711 static int
17712 bxe_init_hw_port(struct bxe_softc *sc)
17713 {
17714     int port = SC_PORT(sc);
17715     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17716     uint32_t low, high;
17717     uint32_t val;
17718
17719     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17720
17721     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17722
17723     ecore_init_block(sc, BLOCK_MISC, init_phase);
17724     ecore_init_block(sc, BLOCK_PXP, init_phase);
17725     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17726
17727     /*
17728      * Timers bug workaround: disables the pf_master bit in pglue at
17729      * common phase, we need to enable it here before any dmae access are
17730      * attempted. Therefore we manually added the enable-master to the
17731      * port phase (it also happens in the function phase)
17732      */
17733     if (!CHIP_IS_E1x(sc)) {
17734         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17735     }
17736
17737     ecore_init_block(sc, BLOCK_ATC, init_phase);
17738     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17739     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17740     ecore_init_block(sc, BLOCK_QM, init_phase);
17741
17742     ecore_init_block(sc, BLOCK_TCM, init_phase);
17743     ecore_init_block(sc, BLOCK_UCM, init_phase);
17744     ecore_init_block(sc, BLOCK_CCM, init_phase);
17745     ecore_init_block(sc, BLOCK_XCM, init_phase);
17746
17747     /* QM cid (connection) count */
17748     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17749
17750     if (CNIC_SUPPORT(sc)) {
17751         ecore_init_block(sc, BLOCK_TM, init_phase);
17752         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17753         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17754     }
17755
17756     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17757
17758     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17759
17760     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17761         if (IS_MF(sc)) {
17762             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17763         } else if (sc->mtu > 4096) {
17764             if (BXE_ONE_PORT(sc)) {
17765                 low = 160;
17766             } else {
17767                 val = sc->mtu;
17768                 /* (24*1024 + val*4)/256 */
17769                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17770             }
17771         } else {
17772             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17773         }
17774         high = (low + 56); /* 14*1024/256 */
17775         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17776         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17777     }
17778
17779     if (CHIP_IS_MODE_4_PORT(sc)) {
17780         REG_WR(sc, SC_PORT(sc) ?
17781                BRB1_REG_MAC_GUARANTIED_1 :
17782                BRB1_REG_MAC_GUARANTIED_0, 40);
17783     }
17784
17785     ecore_init_block(sc, BLOCK_PRS, init_phase);
17786     if (CHIP_IS_E3B0(sc)) {
17787         if (IS_MF_AFEX(sc)) {
17788             /* configure headers for AFEX mode */
17789             REG_WR(sc, SC_PORT(sc) ?
17790                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17791                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17792             REG_WR(sc, SC_PORT(sc) ?
17793                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17794                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17795             REG_WR(sc, SC_PORT(sc) ?
17796                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17797                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17798         } else {
17799             /* Ovlan exists only if we are in multi-function +
17800              * switch-dependent mode, in switch-independent there
17801              * is no ovlan headers
17802              */
17803             REG_WR(sc, SC_PORT(sc) ?
17804                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17805                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17806                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17807         }
17808     }
17809
17810     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17811     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17812     ecore_init_block(sc, BLOCK_USDM, init_phase);
17813     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17814
17815     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17816     ecore_init_block(sc, BLOCK_USEM, init_phase);
17817     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17818     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17819
17820     ecore_init_block(sc, BLOCK_UPB, init_phase);
17821     ecore_init_block(sc, BLOCK_XPB, init_phase);
17822
17823     ecore_init_block(sc, BLOCK_PBF, init_phase);
17824
17825     if (CHIP_IS_E1x(sc)) {
17826         /* configure PBF to work without PAUSE mtu 9000 */
17827         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17828
17829         /* update threshold */
17830         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17831         /* update init credit */
17832         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17833
17834         /* probe changes */
17835         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17836         DELAY(50);
17837         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17838     }
17839
17840     if (CNIC_SUPPORT(sc)) {
17841         ecore_init_block(sc, BLOCK_SRC, init_phase);
17842     }
17843
17844     ecore_init_block(sc, BLOCK_CDU, init_phase);
17845     ecore_init_block(sc, BLOCK_CFC, init_phase);
17846
17847     if (CHIP_IS_E1(sc)) {
17848         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17849         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17850     }
17851     ecore_init_block(sc, BLOCK_HC, init_phase);
17852
17853     ecore_init_block(sc, BLOCK_IGU, init_phase);
17854
17855     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17856     /* init aeu_mask_attn_func_0/1:
17857      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17858      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17859      *             bits 4-7 are used for "per vn group attention" */
17860     val = IS_MF(sc) ? 0xF7 : 0x7;
17861     /* Enable DCBX attention for all but E1 */
17862     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17863     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17864
17865     ecore_init_block(sc, BLOCK_NIG, init_phase);
17866
17867     if (!CHIP_IS_E1x(sc)) {
17868         /* Bit-map indicating which L2 hdrs may appear after the
17869          * basic Ethernet header
17870          */
17871         if (IS_MF_AFEX(sc)) {
17872             REG_WR(sc, SC_PORT(sc) ?
17873                    NIG_REG_P1_HDRS_AFTER_BASIC :
17874                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17875         } else {
17876             REG_WR(sc, SC_PORT(sc) ?
17877                    NIG_REG_P1_HDRS_AFTER_BASIC :
17878                    NIG_REG_P0_HDRS_AFTER_BASIC,
17879                    IS_MF_SD(sc) ? 7 : 6);
17880         }
17881
17882         if (CHIP_IS_E3(sc)) {
17883             REG_WR(sc, SC_PORT(sc) ?
17884                    NIG_REG_LLH1_MF_MODE :
17885                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17886         }
17887     }
17888     if (!CHIP_IS_E3(sc)) {
17889         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17890     }
17891
17892     if (!CHIP_IS_E1(sc)) {
17893         /* 0x2 disable mf_ov, 0x1 enable */
17894         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17895                (IS_MF_SD(sc) ? 0x1 : 0x2));
17896
17897         if (!CHIP_IS_E1x(sc)) {
17898             val = 0;
17899             switch (sc->devinfo.mf_info.mf_mode) {
17900             case MULTI_FUNCTION_SD:
17901                 val = 1;
17902                 break;
17903             case MULTI_FUNCTION_SI:
17904             case MULTI_FUNCTION_AFEX:
17905                 val = 2;
17906                 break;
17907             }
17908
17909             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17910                         NIG_REG_LLH0_CLS_TYPE), val);
17911         }
17912         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17913         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17914         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17915     }
17916
17917     /* If SPIO5 is set to generate interrupts, enable it for this port */
17918     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17919     if (val & MISC_SPIO_SPIO5) {
17920         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17921                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17922         val = REG_RD(sc, reg_addr);
17923         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17924         REG_WR(sc, reg_addr, val);
17925     }
17926
17927     return (0);
17928 }
17929
17930 static uint32_t
17931 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17932                        uint32_t         reg,
17933                        uint32_t         expected,
17934                        uint32_t         poll_count)
17935 {
17936     uint32_t cur_cnt = poll_count;
17937     uint32_t val;
17938
17939     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17940         DELAY(FLR_WAIT_INTERVAL);
17941     }
17942
17943     return (val);
17944 }
17945
17946 static int
17947 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17948                               uint32_t         reg,
17949                               char             *msg,
17950                               uint32_t         poll_cnt)
17951 {
17952     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17953
17954     if (val != 0) {
17955         BLOGE(sc, "%s usage count=%d\n", msg, val);
17956         return (1);
17957     }
17958
17959     return (0);
17960 }
17961
17962 /* Common routines with VF FLR cleanup */
17963 static uint32_t
17964 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17965 {
17966     /* adjust polling timeout */
17967     if (CHIP_REV_IS_EMUL(sc)) {
17968         return (FLR_POLL_CNT * 2000);
17969     }
17970
17971     if (CHIP_REV_IS_FPGA(sc)) {
17972         return (FLR_POLL_CNT * 120);
17973     }
17974
17975     return (FLR_POLL_CNT);
17976 }
17977
17978 static int
17979 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
17980                            uint32_t         poll_cnt)
17981 {
17982     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
17983     if (bxe_flr_clnup_poll_hw_counter(sc,
17984                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
17985                                       "CFC PF usage counter timed out",
17986                                       poll_cnt)) {
17987         return (1);
17988     }
17989
17990     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
17991     if (bxe_flr_clnup_poll_hw_counter(sc,
17992                                       DORQ_REG_PF_USAGE_CNT,
17993                                       "DQ PF usage counter timed out",
17994                                       poll_cnt)) {
17995         return (1);
17996     }
17997
17998     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
17999     if (bxe_flr_clnup_poll_hw_counter(sc,
18000                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
18001                                       "QM PF usage counter timed out",
18002                                       poll_cnt)) {
18003         return (1);
18004     }
18005
18006     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
18007     if (bxe_flr_clnup_poll_hw_counter(sc,
18008                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
18009                                       "Timers VNIC usage counter timed out",
18010                                       poll_cnt)) {
18011         return (1);
18012     }
18013
18014     if (bxe_flr_clnup_poll_hw_counter(sc,
18015                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
18016                                       "Timers NUM_SCANS usage counter timed out",
18017                                       poll_cnt)) {
18018         return (1);
18019     }
18020
18021     /* Wait DMAE PF usage counter to zero */
18022     if (bxe_flr_clnup_poll_hw_counter(sc,
18023                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
18024                                       "DMAE dommand register timed out",
18025                                       poll_cnt)) {
18026         return (1);
18027     }
18028
18029     return (0);
18030 }
18031
18032 #define OP_GEN_PARAM(param)                                            \
18033     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
18034 #define OP_GEN_TYPE(type)                                           \
18035     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
18036 #define OP_GEN_AGG_VECT(index)                                             \
18037     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
18038
18039 static int
18040 bxe_send_final_clnup(struct bxe_softc *sc,
18041                      uint8_t          clnup_func,
18042                      uint32_t         poll_cnt)
18043 {
18044     uint32_t op_gen_command = 0;
18045     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
18046                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
18047     int ret = 0;
18048
18049     if (REG_RD(sc, comp_addr)) {
18050         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
18051         return (1);
18052     }
18053
18054     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
18055     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
18056     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
18057     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
18058
18059     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
18060     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
18061
18062     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
18063         BLOGE(sc, "FW final cleanup did not succeed\n");
18064         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
18065               (REG_RD(sc, comp_addr)));
18066         bxe_panic(sc, ("FLR cleanup failed\n"));
18067         return (1);
18068     }
18069
18070     /* Zero completion for nxt FLR */
18071     REG_WR(sc, comp_addr, 0);
18072
18073     return (ret);
18074 }
18075
18076 static void
18077 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
18078                        struct pbf_pN_buf_regs *regs,
18079                        uint32_t               poll_count)
18080 {
18081     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
18082     uint32_t cur_cnt = poll_count;
18083
18084     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
18085     crd = crd_start = REG_RD(sc, regs->crd);
18086     init_crd = REG_RD(sc, regs->init_crd);
18087
18088     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
18089     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
18090     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
18091
18092     while ((crd != init_crd) &&
18093            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
18094             (init_crd - crd_start))) {
18095         if (cur_cnt--) {
18096             DELAY(FLR_WAIT_INTERVAL);
18097             crd = REG_RD(sc, regs->crd);
18098             crd_freed = REG_RD(sc, regs->crd_freed);
18099         } else {
18100             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
18101             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
18102             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
18103             break;
18104         }
18105     }
18106
18107     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
18108           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18109 }
18110
18111 static void
18112 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
18113                        struct pbf_pN_cmd_regs *regs,
18114                        uint32_t               poll_count)
18115 {
18116     uint32_t occup, to_free, freed, freed_start;
18117     uint32_t cur_cnt = poll_count;
18118
18119     occup = to_free = REG_RD(sc, regs->lines_occup);
18120     freed = freed_start = REG_RD(sc, regs->lines_freed);
18121
18122     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18123     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18124
18125     while (occup &&
18126            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
18127         if (cur_cnt--) {
18128             DELAY(FLR_WAIT_INTERVAL);
18129             occup = REG_RD(sc, regs->lines_occup);
18130             freed = REG_RD(sc, regs->lines_freed);
18131         } else {
18132             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
18133             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18134             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18135             break;
18136         }
18137     }
18138
18139     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
18140           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18141 }
18142
18143 static void
18144 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
18145 {
18146     struct pbf_pN_cmd_regs cmd_regs[] = {
18147         {0, (CHIP_IS_E3B0(sc)) ?
18148             PBF_REG_TQ_OCCUPANCY_Q0 :
18149             PBF_REG_P0_TQ_OCCUPANCY,
18150             (CHIP_IS_E3B0(sc)) ?
18151             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
18152             PBF_REG_P0_TQ_LINES_FREED_CNT},
18153         {1, (CHIP_IS_E3B0(sc)) ?
18154             PBF_REG_TQ_OCCUPANCY_Q1 :
18155             PBF_REG_P1_TQ_OCCUPANCY,
18156             (CHIP_IS_E3B0(sc)) ?
18157             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
18158             PBF_REG_P1_TQ_LINES_FREED_CNT},
18159         {4, (CHIP_IS_E3B0(sc)) ?
18160             PBF_REG_TQ_OCCUPANCY_LB_Q :
18161             PBF_REG_P4_TQ_OCCUPANCY,
18162             (CHIP_IS_E3B0(sc)) ?
18163             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
18164             PBF_REG_P4_TQ_LINES_FREED_CNT}
18165     };
18166
18167     struct pbf_pN_buf_regs buf_regs[] = {
18168         {0, (CHIP_IS_E3B0(sc)) ?
18169             PBF_REG_INIT_CRD_Q0 :
18170             PBF_REG_P0_INIT_CRD ,
18171             (CHIP_IS_E3B0(sc)) ?
18172             PBF_REG_CREDIT_Q0 :
18173             PBF_REG_P0_CREDIT,
18174             (CHIP_IS_E3B0(sc)) ?
18175             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
18176             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
18177         {1, (CHIP_IS_E3B0(sc)) ?
18178             PBF_REG_INIT_CRD_Q1 :
18179             PBF_REG_P1_INIT_CRD,
18180             (CHIP_IS_E3B0(sc)) ?
18181             PBF_REG_CREDIT_Q1 :
18182             PBF_REG_P1_CREDIT,
18183             (CHIP_IS_E3B0(sc)) ?
18184             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
18185             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
18186         {4, (CHIP_IS_E3B0(sc)) ?
18187             PBF_REG_INIT_CRD_LB_Q :
18188             PBF_REG_P4_INIT_CRD,
18189             (CHIP_IS_E3B0(sc)) ?
18190             PBF_REG_CREDIT_LB_Q :
18191             PBF_REG_P4_CREDIT,
18192             (CHIP_IS_E3B0(sc)) ?
18193             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
18194             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
18195     };
18196
18197     int i;
18198
18199     /* Verify the command queues are flushed P0, P1, P4 */
18200     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
18201         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
18202     }
18203
18204     /* Verify the transmission buffers are flushed P0, P1, P4 */
18205     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
18206         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
18207     }
18208 }
18209
18210 static void
18211 bxe_hw_enable_status(struct bxe_softc *sc)
18212 {
18213     uint32_t val;
18214
18215     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
18216     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
18217
18218     val = REG_RD(sc, PBF_REG_DISABLE_PF);
18219     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
18220
18221     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
18222     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
18223
18224     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
18225     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
18226
18227     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
18228     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
18229
18230     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
18231     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
18232
18233     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
18234     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
18235
18236     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
18237     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
18238 }
18239
18240 static int
18241 bxe_pf_flr_clnup(struct bxe_softc *sc)
18242 {
18243     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
18244
18245     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
18246
18247     /* Re-enable PF target read access */
18248     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
18249
18250     /* Poll HW usage counters */
18251     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
18252     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
18253         return (-1);
18254     }
18255
18256     /* Zero the igu 'trailing edge' and 'leading edge' */
18257
18258     /* Send the FW cleanup command */
18259     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
18260         return (-1);
18261     }
18262
18263     /* ATC cleanup */
18264
18265     /* Verify TX hw is flushed */
18266     bxe_tx_hw_flushed(sc, poll_cnt);
18267
18268     /* Wait 100ms (not adjusted according to platform) */
18269     DELAY(100000);
18270
18271     /* Verify no pending pci transactions */
18272     if (bxe_is_pcie_pending(sc)) {
18273         BLOGE(sc, "PCIE Transactions still pending\n");
18274     }
18275
18276     /* Debug */
18277     bxe_hw_enable_status(sc);
18278
18279     /*
18280      * Master enable - Due to WB DMAE writes performed before this
18281      * register is re-initialized as part of the regular function init
18282      */
18283     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18284
18285     return (0);
18286 }
18287
18288 #if 0
18289 static void
18290 bxe_init_searcher(struct bxe_softc *sc)
18291 {
18292     int port = SC_PORT(sc);
18293     ecore_src_init_t2(sc, sc->t2, sc->t2_mapping, SRC_CONN_NUM);
18294     /* T1 hash bits value determines the T1 number of entries */
18295     REG_WR(sc, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
18296 }
18297 #endif
18298
18299 static int
18300 bxe_init_hw_func(struct bxe_softc *sc)
18301 {
18302     int port = SC_PORT(sc);
18303     int func = SC_FUNC(sc);
18304     int init_phase = PHASE_PF0 + func;
18305     struct ecore_ilt *ilt = sc->ilt;
18306     uint16_t cdu_ilt_start;
18307     uint32_t addr, val;
18308     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
18309     int i, main_mem_width, rc;
18310
18311     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
18312
18313     /* FLR cleanup */
18314     if (!CHIP_IS_E1x(sc)) {
18315         rc = bxe_pf_flr_clnup(sc);
18316         if (rc) {
18317             BLOGE(sc, "FLR cleanup failed!\n");
18318             // XXX bxe_fw_dump(sc);
18319             // XXX bxe_idle_chk(sc);
18320             return (rc);
18321         }
18322     }
18323
18324     /* set MSI reconfigure capability */
18325     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18326         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
18327         val = REG_RD(sc, addr);
18328         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
18329         REG_WR(sc, addr, val);
18330     }
18331
18332     ecore_init_block(sc, BLOCK_PXP, init_phase);
18333     ecore_init_block(sc, BLOCK_PXP2, init_phase);
18334
18335     ilt = sc->ilt;
18336     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18337
18338 #if 0
18339     if (IS_SRIOV(sc)) {
18340         cdu_ilt_start += BXE_FIRST_VF_CID/ILT_PAGE_CIDS;
18341     }
18342     cdu_ilt_start = bxe_iov_init_ilt(sc, cdu_ilt_start);
18343
18344 #if (BXE_FIRST_VF_CID > 0)
18345     /*
18346      * If BXE_FIRST_VF_CID > 0 then the PF L2 cids precedes
18347      * those of the VFs, so start line should be reset
18348      */
18349     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18350 #endif
18351 #endif
18352
18353     for (i = 0; i < L2_ILT_LINES(sc); i++) {
18354         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
18355         ilt->lines[cdu_ilt_start + i].page_mapping =
18356             sc->context[i].vcxt_dma.paddr;
18357         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
18358     }
18359     ecore_ilt_init_op(sc, INITOP_SET);
18360
18361 #if 0
18362     if (!CONFIGURE_NIC_MODE(sc)) {
18363         bxe_init_searcher(sc);
18364         REG_WR(sc, PRS_REG_NIC_MODE, 0);
18365         BLOGD(sc, DBG_LOAD, "NIC MODE disabled\n");
18366     } else
18367 #endif
18368     {
18369         /* Set NIC mode */
18370         REG_WR(sc, PRS_REG_NIC_MODE, 1);
18371         BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
18372     }
18373
18374     if (!CHIP_IS_E1x(sc)) {
18375         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
18376
18377         /* Turn on a single ISR mode in IGU if driver is going to use
18378          * INT#x or MSI
18379          */
18380         if (sc->interrupt_mode != INTR_MODE_MSIX) {
18381             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
18382         }
18383
18384         /*
18385          * Timers workaround bug: function init part.
18386          * Need to wait 20msec after initializing ILT,
18387          * needed to make sure there are no requests in
18388          * one of the PXP internal queues with "old" ILT addresses
18389          */
18390         DELAY(20000);
18391
18392         /*
18393          * Master enable - Due to WB DMAE writes performed before this
18394          * register is re-initialized as part of the regular function
18395          * init
18396          */
18397         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18398         /* Enable the function in IGU */
18399         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
18400     }
18401
18402     sc->dmae_ready = 1;
18403
18404     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
18405
18406     if (!CHIP_IS_E1x(sc))
18407         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
18408
18409     ecore_init_block(sc, BLOCK_ATC, init_phase);
18410     ecore_init_block(sc, BLOCK_DMAE, init_phase);
18411     ecore_init_block(sc, BLOCK_NIG, init_phase);
18412     ecore_init_block(sc, BLOCK_SRC, init_phase);
18413     ecore_init_block(sc, BLOCK_MISC, init_phase);
18414     ecore_init_block(sc, BLOCK_TCM, init_phase);
18415     ecore_init_block(sc, BLOCK_UCM, init_phase);
18416     ecore_init_block(sc, BLOCK_CCM, init_phase);
18417     ecore_init_block(sc, BLOCK_XCM, init_phase);
18418     ecore_init_block(sc, BLOCK_TSEM, init_phase);
18419     ecore_init_block(sc, BLOCK_USEM, init_phase);
18420     ecore_init_block(sc, BLOCK_CSEM, init_phase);
18421     ecore_init_block(sc, BLOCK_XSEM, init_phase);
18422
18423     if (!CHIP_IS_E1x(sc))
18424         REG_WR(sc, QM_REG_PF_EN, 1);
18425
18426     if (!CHIP_IS_E1x(sc)) {
18427         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18428         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18429         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18430         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18431     }
18432     ecore_init_block(sc, BLOCK_QM, init_phase);
18433
18434     ecore_init_block(sc, BLOCK_TM, init_phase);
18435     ecore_init_block(sc, BLOCK_DORQ, init_phase);
18436
18437     bxe_iov_init_dq(sc);
18438
18439     ecore_init_block(sc, BLOCK_BRB1, init_phase);
18440     ecore_init_block(sc, BLOCK_PRS, init_phase);
18441     ecore_init_block(sc, BLOCK_TSDM, init_phase);
18442     ecore_init_block(sc, BLOCK_CSDM, init_phase);
18443     ecore_init_block(sc, BLOCK_USDM, init_phase);
18444     ecore_init_block(sc, BLOCK_XSDM, init_phase);
18445     ecore_init_block(sc, BLOCK_UPB, init_phase);
18446     ecore_init_block(sc, BLOCK_XPB, init_phase);
18447     ecore_init_block(sc, BLOCK_PBF, init_phase);
18448     if (!CHIP_IS_E1x(sc))
18449         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
18450
18451     ecore_init_block(sc, BLOCK_CDU, init_phase);
18452
18453     ecore_init_block(sc, BLOCK_CFC, init_phase);
18454
18455     if (!CHIP_IS_E1x(sc))
18456         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
18457
18458     if (IS_MF(sc)) {
18459         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
18460         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
18461     }
18462
18463     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18464
18465     /* HC init per function */
18466     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18467         if (CHIP_IS_E1H(sc)) {
18468             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18469
18470             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18471             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18472         }
18473         ecore_init_block(sc, BLOCK_HC, init_phase);
18474
18475     } else {
18476         int num_segs, sb_idx, prod_offset;
18477
18478         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18479
18480         if (!CHIP_IS_E1x(sc)) {
18481             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18482             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18483         }
18484
18485         ecore_init_block(sc, BLOCK_IGU, init_phase);
18486
18487         if (!CHIP_IS_E1x(sc)) {
18488             int dsb_idx = 0;
18489             /**
18490              * Producer memory:
18491              * E2 mode: address 0-135 match to the mapping memory;
18492              * 136 - PF0 default prod; 137 - PF1 default prod;
18493              * 138 - PF2 default prod; 139 - PF3 default prod;
18494              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18495              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18496              * 144-147 reserved.
18497              *
18498              * E1.5 mode - In backward compatible mode;
18499              * for non default SB; each even line in the memory
18500              * holds the U producer and each odd line hold
18501              * the C producer. The first 128 producers are for
18502              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18503              * producers are for the DSB for each PF.
18504              * Each PF has five segments: (the order inside each
18505              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18506              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18507              * 144-147 attn prods;
18508              */
18509             /* non-default-status-blocks */
18510             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18511                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18512             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18513                 prod_offset = (sc->igu_base_sb + sb_idx) *
18514                     num_segs;
18515
18516                 for (i = 0; i < num_segs; i++) {
18517                     addr = IGU_REG_PROD_CONS_MEMORY +
18518                             (prod_offset + i) * 4;
18519                     REG_WR(sc, addr, 0);
18520                 }
18521                 /* send consumer update with value 0 */
18522                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18523                            USTORM_ID, 0, IGU_INT_NOP, 1);
18524                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18525             }
18526
18527             /* default-status-blocks */
18528             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18529                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18530
18531             if (CHIP_IS_MODE_4_PORT(sc))
18532                 dsb_idx = SC_FUNC(sc);
18533             else
18534                 dsb_idx = SC_VN(sc);
18535
18536             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18537                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18538                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18539
18540             /*
18541              * igu prods come in chunks of E1HVN_MAX (4) -
18542              * does not matters what is the current chip mode
18543              */
18544             for (i = 0; i < (num_segs * E1HVN_MAX);
18545                  i += E1HVN_MAX) {
18546                 addr = IGU_REG_PROD_CONS_MEMORY +
18547                             (prod_offset + i)*4;
18548                 REG_WR(sc, addr, 0);
18549             }
18550             /* send consumer update with 0 */
18551             if (CHIP_INT_MODE_IS_BC(sc)) {
18552                 bxe_ack_sb(sc, sc->igu_dsb_id,
18553                            USTORM_ID, 0, IGU_INT_NOP, 1);
18554                 bxe_ack_sb(sc, sc->igu_dsb_id,
18555                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18556                 bxe_ack_sb(sc, sc->igu_dsb_id,
18557                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18558                 bxe_ack_sb(sc, sc->igu_dsb_id,
18559                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18560                 bxe_ack_sb(sc, sc->igu_dsb_id,
18561                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18562             } else {
18563                 bxe_ack_sb(sc, sc->igu_dsb_id,
18564                            USTORM_ID, 0, IGU_INT_NOP, 1);
18565                 bxe_ack_sb(sc, sc->igu_dsb_id,
18566                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18567             }
18568             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18569
18570             /* !!! these should become driver const once
18571                rf-tool supports split-68 const */
18572             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18573             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18574             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18575             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18576             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18577             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18578         }
18579     }
18580
18581     /* Reset PCIE errors for debug */
18582     REG_WR(sc, 0x2114, 0xffffffff);
18583     REG_WR(sc, 0x2120, 0xffffffff);
18584
18585     if (CHIP_IS_E1x(sc)) {
18586         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18587         main_mem_base = HC_REG_MAIN_MEMORY +
18588                 SC_PORT(sc) * (main_mem_size * 4);
18589         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18590         main_mem_width = 8;
18591
18592         val = REG_RD(sc, main_mem_prty_clr);
18593         if (val) {
18594             BLOGD(sc, DBG_LOAD,
18595                   "Parity errors in HC block during function init (0x%x)!\n",
18596                   val);
18597         }
18598
18599         /* Clear "false" parity errors in MSI-X table */
18600         for (i = main_mem_base;
18601              i < main_mem_base + main_mem_size * 4;
18602              i += main_mem_width) {
18603             bxe_read_dmae(sc, i, main_mem_width / 4);
18604             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18605                            i, main_mem_width / 4);
18606         }
18607         /* Clear HC parity attention */
18608         REG_RD(sc, main_mem_prty_clr);
18609     }
18610
18611 #if 1
18612     /* Enable STORMs SP logging */
18613     REG_WR8(sc, BAR_USTRORM_INTMEM +
18614            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18615     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18616            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18617     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18618            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18619     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18620            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18621 #endif
18622
18623     elink_phy_probe(&sc->link_params);
18624
18625     return (0);
18626 }
18627
18628 static void
18629 bxe_link_reset(struct bxe_softc *sc)
18630 {
18631     if (!BXE_NOMCP(sc)) {
18632         BXE_PHY_LOCK(sc);
18633         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18634         BXE_PHY_UNLOCK(sc);
18635     } else {
18636         if (!CHIP_REV_IS_SLOW(sc)) {
18637             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18638         }
18639     }
18640 }
18641
18642 static void
18643 bxe_reset_port(struct bxe_softc *sc)
18644 {
18645     int port = SC_PORT(sc);
18646     uint32_t val;
18647
18648     /* reset physical Link */
18649     bxe_link_reset(sc);
18650
18651     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18652
18653     /* Do not rcv packets to BRB */
18654     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18655     /* Do not direct rcv packets that are not for MCP to the BRB */
18656     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18657                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18658
18659     /* Configure AEU */
18660     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18661
18662     DELAY(100000);
18663
18664     /* Check for BRB port occupancy */
18665     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18666     if (val) {
18667         BLOGD(sc, DBG_LOAD,
18668               "BRB1 is not empty, %d blocks are occupied\n", val);
18669     }
18670
18671     /* TODO: Close Doorbell port? */
18672 }
18673
18674 static void
18675 bxe_ilt_wr(struct bxe_softc *sc,
18676            uint32_t         index,
18677            bus_addr_t       addr)
18678 {
18679     int reg;
18680     uint32_t wb_write[2];
18681
18682     if (CHIP_IS_E1(sc)) {
18683         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18684     } else {
18685         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18686     }
18687
18688     wb_write[0] = ONCHIP_ADDR1(addr);
18689     wb_write[1] = ONCHIP_ADDR2(addr);
18690     REG_WR_DMAE(sc, reg, wb_write, 2);
18691 }
18692
18693 static void
18694 bxe_clear_func_ilt(struct bxe_softc *sc,
18695                    uint32_t         func)
18696 {
18697     uint32_t i, base = FUNC_ILT_BASE(func);
18698     for (i = base; i < base + ILT_PER_FUNC; i++) {
18699         bxe_ilt_wr(sc, i, 0);
18700     }
18701 }
18702
18703 static void
18704 bxe_reset_func(struct bxe_softc *sc)
18705 {
18706     struct bxe_fastpath *fp;
18707     int port = SC_PORT(sc);
18708     int func = SC_FUNC(sc);
18709     int i;
18710
18711     /* Disable the function in the FW */
18712     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18713     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18714     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18715     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18716
18717     /* FP SBs */
18718     FOR_EACH_ETH_QUEUE(sc, i) {
18719         fp = &sc->fp[i];
18720         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18721                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18722                 SB_DISABLED);
18723     }
18724
18725 #if 0
18726     if (CNIC_LOADED(sc)) {
18727         /* CNIC SB */
18728         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18729                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET
18730                 (bxe_cnic_fw_sb_id(sc)), SB_DISABLED);
18731     }
18732 #endif
18733
18734     /* SP SB */
18735     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18736             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18737             SB_DISABLED);
18738
18739     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18740         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18741     }
18742
18743     /* Configure IGU */
18744     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18745         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18746         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18747     } else {
18748         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18749         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18750     }
18751
18752     if (CNIC_LOADED(sc)) {
18753         /* Disable Timer scan */
18754         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18755         /*
18756          * Wait for at least 10ms and up to 2 second for the timers
18757          * scan to complete
18758          */
18759         for (i = 0; i < 200; i++) {
18760             DELAY(10000);
18761             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18762                 break;
18763         }
18764     }
18765
18766     /* Clear ILT */
18767     bxe_clear_func_ilt(sc, func);
18768
18769     /*
18770      * Timers workaround bug for E2: if this is vnic-3,
18771      * we need to set the entire ilt range for this timers.
18772      */
18773     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18774         struct ilt_client_info ilt_cli;
18775         /* use dummy TM client */
18776         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18777         ilt_cli.start = 0;
18778         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18779         ilt_cli.client_num = ILT_CLIENT_TM;
18780
18781         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18782     }
18783
18784     /* this assumes that reset_port() called before reset_func()*/
18785     if (!CHIP_IS_E1x(sc)) {
18786         bxe_pf_disable(sc);
18787     }
18788
18789     sc->dmae_ready = 0;
18790 }
18791
18792 static int
18793 bxe_gunzip_init(struct bxe_softc *sc)
18794 {
18795     return (0);
18796 }
18797
18798 static void
18799 bxe_gunzip_end(struct bxe_softc *sc)
18800 {
18801     return;
18802 }
18803
18804 static int
18805 bxe_init_firmware(struct bxe_softc *sc)
18806 {
18807     if (CHIP_IS_E1(sc)) {
18808         ecore_init_e1_firmware(sc);
18809         sc->iro_array = e1_iro_arr;
18810     } else if (CHIP_IS_E1H(sc)) {
18811         ecore_init_e1h_firmware(sc);
18812         sc->iro_array = e1h_iro_arr;
18813     } else if (!CHIP_IS_E1x(sc)) {
18814         ecore_init_e2_firmware(sc);
18815         sc->iro_array = e2_iro_arr;
18816     } else {
18817         BLOGE(sc, "Unsupported chip revision\n");
18818         return (-1);
18819     }
18820
18821     return (0);
18822 }
18823
18824 static void
18825 bxe_release_firmware(struct bxe_softc *sc)
18826 {
18827     /* Do nothing */
18828     return;
18829 }
18830
18831 static int
18832 ecore_gunzip(struct bxe_softc *sc,
18833              const uint8_t    *zbuf,
18834              int              len)
18835 {
18836     /* XXX : Implement... */
18837     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18838     return (FALSE);
18839 }
18840
18841 static void
18842 ecore_reg_wr_ind(struct bxe_softc *sc,
18843                  uint32_t         addr,
18844                  uint32_t         val)
18845 {
18846     bxe_reg_wr_ind(sc, addr, val);
18847 }
18848
18849 static void
18850 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18851                           bus_addr_t       phys_addr,
18852                           uint32_t         addr,
18853                           uint32_t         len)
18854 {
18855     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18856 }
18857
18858 void
18859 ecore_storm_memset_struct(struct bxe_softc *sc,
18860                           uint32_t         addr,
18861                           size_t           size,
18862                           uint32_t         *data)
18863 {
18864     uint8_t i;
18865     for (i = 0; i < size/4; i++) {
18866         REG_WR(sc, addr + (i * 4), data[i]);
18867     }
18868 }
18869