sys/dev/cxgbe/adapter.h

   1 /*-
   2  * SPDX-License-Identifier: BSD-2-Clause-FreeBSD
   3  *
   4  * Copyright (c) 2011 Chelsio Communications, Inc.
   5  * All rights reserved.
   6  * Written by: Navdeep Parhar <np@FreeBSD.org>
   7  *
   8  * Redistribution and use in source and binary forms, with or without
   9  * modification, are permitted provided that the following conditions
  10  * are met:
  11  * 1. Redistributions of source code must retain the above copyright
  12  *    notice, this list of conditions and the following disclaimer.
  13  * 2. Redistributions in binary form must reproduce the above copyright
  14  *    notice, this list of conditions and the following disclaimer in the
  15  *    documentation and/or other materials provided with the distribution.
  16  *
  17  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  18  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  19  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  20  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  21  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  22  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  23  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  24  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  25  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  26  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  27  * SUCH DAMAGE.
  28  *
  29  * $FreeBSD$
  30  *
  31  */
  32
  33 #ifndef __T4_ADAPTER_H__
  34 #define __T4_ADAPTER_H__
  35
  36 #include <sys/kernel.h>
  37 #include <sys/bus.h>
  38 #include <sys/rman.h>
  39 #include <sys/types.h>
  40 #include <sys/lock.h>
  41 #include <sys/malloc.h>
  42 #include <sys/rwlock.h>
  43 #include <sys/sx.h>
  44 #include <vm/uma.h>
  45
  46 #include <dev/pci/pcivar.h>
  47 #include <dev/pci/pcireg.h>
  48 #include <machine/bus.h>
  49 #include <sys/socket.h>
  50 #include <sys/sysctl.h>
  51 #include <net/ethernet.h>
  52 #include <net/if.h>
  53 #include <net/if_var.h>
  54 #include <net/if_media.h>
  55 #include <netinet/in.h>
  56 #include <netinet/tcp_lro.h>
  57
  58 #include "offload.h"
  59 #include "t4_ioctl.h"
  60 #include "common/t4_msg.h"
  61 #include "firmware/t4fw_interface.h"
  62
  63 #define KTR_CXGBE       KTR_SPARE3
  64 MALLOC_DECLARE(M_CXGBE);
  65 #define CXGBE_UNIMPLEMENTED(s) \
  66     panic("%s (%s, line %d) not implemented yet.", s, __FILE__, __LINE__)
  67
  68 #if defined(__i386__) || defined(__amd64__)
  69 static __inline void
  70 prefetch(void *x)
  71 {
  72         __asm volatile("prefetcht0 %0" :: "m" (*(unsigned long *)x));
  73 }
  74 #else
  75 #define prefetch(x) __builtin_prefetch(x)
  76 #endif
  77
  78 #ifndef SYSCTL_ADD_UQUAD
  79 #define SYSCTL_ADD_UQUAD SYSCTL_ADD_QUAD
  80 #define sysctl_handle_64 sysctl_handle_quad
  81 #define CTLTYPE_U64 CTLTYPE_QUAD
  82 #endif
  83
  84 #if (__FreeBSD_version >= 900030) || \
  85     ((__FreeBSD_version >= 802507) && (__FreeBSD_version < 900000))
  86 #define SBUF_DRAIN 1
  87 #endif
  88
  89 struct adapter;
  90 typedef struct adapter adapter_t;
  91
  92 enum {
  93         /*
  94          * All ingress queues use this entry size.  Note that the firmware event
  95          * queue and any iq expecting CPL_RX_PKT in the descriptor needs this to
  96          * be at least 64.
  97          */
  98         IQ_ESIZE = 64,
  99
 100         /* Default queue sizes for all kinds of ingress queues */
 101         FW_IQ_QSIZE = 256,
 102         RX_IQ_QSIZE = 1024,
 103
 104         /* All egress queues use this entry size */
 105         EQ_ESIZE = 64,
 106
 107         /* Default queue sizes for all kinds of egress queues */
 108         CTRL_EQ_QSIZE = 128,
 109         TX_EQ_QSIZE = 1024,
 110
 111 #if MJUMPAGESIZE != MCLBYTES
 112         SW_ZONE_SIZES = 4,      /* cluster, jumbop, jumbo9k, jumbo16k */
 113 #else
 114         SW_ZONE_SIZES = 3,      /* cluster, jumbo9k, jumbo16k */
 115 #endif
 116         CL_METADATA_SIZE = CACHE_LINE_SIZE,
 117
 118         SGE_MAX_WR_NDESC = SGE_MAX_WR_LEN / EQ_ESIZE, /* max WR size in desc */
 119         TX_SGL_SEGS = 39,
 120         TX_SGL_SEGS_TSO = 38,
 121         TX_WR_FLITS = SGE_MAX_WR_LEN / 8
 122 };
 123
 124 enum {
 125         /* adapter intr_type */
 126         INTR_INTX       = (1 << 0),
 127         INTR_MSI        = (1 << 1),
 128         INTR_MSIX       = (1 << 2)
 129 };
 130
 131 enum {
 132         XGMAC_MTU       = (1 << 0),
 133         XGMAC_PROMISC   = (1 << 1),
 134         XGMAC_ALLMULTI  = (1 << 2),
 135         XGMAC_VLANEX    = (1 << 3),
 136         XGMAC_UCADDR    = (1 << 4),
 137         XGMAC_MCADDRS   = (1 << 5),
 138
 139         XGMAC_ALL       = 0xffff
 140 };
 141
 142 enum {
 143         /* flags understood by begin_synchronized_op */
 144         HOLD_LOCK       = (1 << 0),
 145         SLEEP_OK        = (1 << 1),
 146         INTR_OK         = (1 << 2),
 147
 148         /* flags understood by end_synchronized_op */
 149         LOCK_HELD       = HOLD_LOCK,
 150 };
 151
 152 enum {
 153         /* adapter flags */
 154         FULL_INIT_DONE  = (1 << 0),
 155         FW_OK           = (1 << 1),
 156         CHK_MBOX_ACCESS = (1 << 2),
 157         MASTER_PF       = (1 << 3),
 158         ADAP_SYSCTL_CTX = (1 << 4),
 159         /* TOM_INIT_DONE= (1 << 5),     No longer used */
 160         BUF_PACKING_OK  = (1 << 6),
 161         IS_VF           = (1 << 7),
 162
 163         CXGBE_BUSY      = (1 << 9),
 164
 165         /* port flags */
 166         HAS_TRACEQ      = (1 << 3),
 167
 168         /* VI flags */
 169         DOOMED          = (1 << 0),
 170         VI_INIT_DONE    = (1 << 1),
 171         VI_SYSCTL_CTX   = (1 << 2),
 172
 173         /* adapter debug_flags */
 174         DF_DUMP_MBOX            = (1 << 0),     /* Log all mbox cmd/rpl. */
 175         DF_LOAD_FW_ANYTIME      = (1 << 1),     /* Allow LOAD_FW after init */
 176         DF_DISABLE_TCB_CACHE    = (1 << 2),     /* Disable TCB cache (T6+) */
 177 };
 178
 179 #define IS_DOOMED(vi)   ((vi)->flags & DOOMED)
 180 #define SET_DOOMED(vi)  do {(vi)->flags |= DOOMED;} while (0)
 181 #define IS_BUSY(sc)     ((sc)->flags & CXGBE_BUSY)
 182 #define SET_BUSY(sc)    do {(sc)->flags |= CXGBE_BUSY;} while (0)
 183 #define CLR_BUSY(sc)    do {(sc)->flags &= ~CXGBE_BUSY;} while (0)
 184
 185 struct vi_info {
 186         device_t dev;
 187         struct port_info *pi;
 188
 189         struct ifnet *ifp;
 190
 191         unsigned long flags;
 192         int if_flags;
 193
 194         uint16_t *rss, *nm_rss;
 195         int smt_idx;            /* for convenience */
 196         uint16_t viid;
 197         int16_t  xact_addr_filt;/* index of exact MAC address filter */
 198         uint16_t rss_size;      /* size of VI's RSS table slice */
 199         uint16_t rss_base;      /* start of VI's RSS table slice */
 200
 201         eventhandler_tag vlan_c;
 202
 203         int nintr;
 204         int first_intr;
 205
 206         /* These need to be int as they are used in sysctl */
 207         int ntxq;               /* # of tx queues */
 208         int first_txq;          /* index of first tx queue */
 209         int rsrv_noflowq;       /* Reserve queue 0 for non-flowid packets */
 210         int nrxq;               /* # of rx queues */
 211         int first_rxq;          /* index of first rx queue */
 212         int nofldtxq;           /* # of offload tx queues */
 213         int first_ofld_txq;     /* index of first offload tx queue */
 214         int nofldrxq;           /* # of offload rx queues */
 215         int first_ofld_rxq;     /* index of first offload rx queue */
 216         int nnmtxq;
 217         int first_nm_txq;
 218         int nnmrxq;
 219         int first_nm_rxq;
 220         int tmr_idx;
 221         int ofld_tmr_idx;
 222         int pktc_idx;
 223         int ofld_pktc_idx;
 224         int qsize_rxq;
 225         int qsize_txq;
 226
 227         struct timeval last_refreshed;
 228         struct fw_vi_stats_vf stats;
 229
 230         struct callout tick;
 231         struct sysctl_ctx_list ctx;     /* from ifconfig up to driver detach */
 232
 233         uint8_t hw_addr[ETHER_ADDR_LEN]; /* factory MAC address, won't change */
 234 };
 235
 236 struct tx_ch_rl_params {
 237         enum fw_sched_params_rate ratemode;     /* %port (REL) or kbps (ABS) */
 238         uint32_t maxrate;
 239 };
 240
 241 enum {
 242         TX_CLRL_REFRESH = (1 << 0),     /* Need to update hardware state. */
 243         TX_CLRL_ERROR   = (1 << 1),     /* Error, hardware state unknown. */
 244 };
 245
 246 struct tx_cl_rl_params {
 247         int refcount;
 248         u_int flags;
 249         enum fw_sched_params_rate ratemode;     /* %port REL or ABS value */
 250         enum fw_sched_params_unit rateunit;     /* kbps or pps (when ABS) */
 251         enum fw_sched_params_mode mode;         /* aggr or per-flow */
 252         uint32_t maxrate;
 253         uint16_t pktsize;
 254 };
 255
 256 /* Tx scheduler parameters for a channel/port */
 257 struct tx_sched_params {
 258         /* Channel Rate Limiter */
 259         struct tx_ch_rl_params ch_rl;
 260
 261         /* Class WRR */
 262         /* XXX */
 263
 264         /* Class Rate Limiter */
 265         struct tx_cl_rl_params cl_rl[];
 266 };
 267
 268 struct port_info {
 269         device_t dev;
 270         struct adapter *adapter;
 271
 272         struct vi_info *vi;
 273         int nvi;
 274         int up_vis;
 275         int uld_vis;
 276
 277         struct tx_sched_params *sched_params;
 278
 279         struct mtx pi_lock;
 280         char lockname[16];
 281         unsigned long flags;
 282
 283         uint8_t  lport;         /* associated offload logical port */
 284         int8_t   mdio_addr;
 285         uint8_t  port_type;
 286         uint8_t  mod_type;
 287         uint8_t  port_id;
 288         uint8_t  tx_chan;
 289         uint8_t  mps_bg_map;    /* rx MPS buffer group bitmap */
 290         uint8_t  rx_e_chan_map; /* rx TP e-channel bitmap */
 291
 292         struct link_config link_cfg;
 293         struct link_config old_link_cfg;
 294         struct ifmedia media;
 295
 296         struct timeval last_refreshed;
 297         struct port_stats stats;
 298         u_int tnl_cong_drops;
 299         u_int tx_parse_error;
 300
 301         struct callout tick;
 302 };
 303
 304 #define IS_MAIN_VI(vi)          ((vi) == &((vi)->pi->vi[0]))
 305
 306 /* Where the cluster came from, how it has been carved up. */
 307 struct cluster_layout {
 308         int8_t zidx;
 309         int8_t hwidx;
 310         uint16_t region1;       /* mbufs laid out within this region */
 311                                 /* region2 is the DMA region */
 312         uint16_t region3;       /* cluster_metadata within this region */
 313 };
 314
 315 struct cluster_metadata {
 316         u_int refcount;
 317         struct fl_sdesc *sd;    /* For debug only.  Could easily be stale */
 318 };
 319
 320 struct fl_sdesc {
 321         caddr_t cl;
 322         uint16_t nmbuf; /* # of driver originated mbufs with ref on cluster */
 323         struct cluster_layout cll;
 324 };
 325
 326 struct tx_desc {
 327         __be64 flit[8];
 328 };
 329
 330 struct tx_sdesc {
 331         struct mbuf *m;         /* m_nextpkt linked chain of frames */
 332         uint8_t desc_used;      /* # of hardware descriptors used by the WR */
 333 };
 334
 335
 336 #define IQ_PAD (IQ_ESIZE - sizeof(struct rsp_ctrl) - sizeof(struct rss_header))
 337 struct iq_desc {
 338         struct rss_header rss;
 339         uint8_t cpl[IQ_PAD];
 340         struct rsp_ctrl rsp;
 341 };
 342 #undef IQ_PAD
 343 CTASSERT(sizeof(struct iq_desc) == IQ_ESIZE);
 344
 345 enum {
 346         /* iq flags */
 347         IQ_ALLOCATED    = (1 << 0),     /* firmware resources allocated */
 348         IQ_HAS_FL       = (1 << 1),     /* iq associated with a freelist */
 349                                         /* 1 << 2 Used to be IQ_INTR */
 350         IQ_LRO_ENABLED  = (1 << 3),     /* iq is an eth rxq with LRO enabled */
 351         IQ_ADJ_CREDIT   = (1 << 4),     /* hw is off by 1 credit for this iq */
 352
 353         /* iq state */
 354         IQS_DISABLED    = 0,
 355         IQS_BUSY        = 1,
 356         IQS_IDLE        = 2,
 357
 358         /* netmap related flags */
 359         NM_OFF  = 0,
 360         NM_ON   = 1,
 361         NM_BUSY = 2,
 362 };
 363
 364 struct sge_iq;
 365 struct rss_header;
 366 typedef int (*cpl_handler_t)(struct sge_iq *, const struct rss_header *,
 367     struct mbuf *);
 368 typedef int (*an_handler_t)(struct sge_iq *, const struct rsp_ctrl *);
 369 typedef int (*fw_msg_handler_t)(struct adapter *, const __be64 *);
 370
 371 /*
 372  * Ingress Queue: T4 is producer, driver is consumer.
 373  */
 374 struct sge_iq {
 375         uint32_t flags;
 376         volatile int state;
 377         struct adapter *adapter;
 378         cpl_handler_t set_tcb_rpl;
 379         cpl_handler_t l2t_write_rpl;
 380         struct iq_desc  *desc;  /* KVA of descriptor ring */
 381         int8_t   intr_pktc_idx; /* packet count threshold index */
 382         uint8_t  gen;           /* generation bit */
 383         uint8_t  intr_params;   /* interrupt holdoff parameters */
 384         uint8_t  intr_next;     /* XXX: holdoff for next interrupt */
 385         uint16_t qsize;         /* size (# of entries) of the queue */
 386         uint16_t sidx;          /* index of the entry with the status page */
 387         uint16_t cidx;          /* consumer index */
 388         uint16_t cntxt_id;      /* SGE context id for the iq */
 389         uint16_t abs_id;        /* absolute SGE id for the iq */
 390
 391         STAILQ_ENTRY(sge_iq) link;
 392
 393         bus_dma_tag_t desc_tag;
 394         bus_dmamap_t desc_map;
 395         bus_addr_t ba;          /* bus address of descriptor ring */
 396 };
 397
 398 enum {
 399         EQ_CTRL         = 1,
 400         EQ_ETH          = 2,
 401         EQ_OFLD         = 3,
 402
 403         /* eq flags */
 404         EQ_TYPEMASK     = 0x3,          /* 2 lsbits hold the type (see above) */
 405         EQ_ALLOCATED    = (1 << 2),     /* firmware resources allocated */
 406         EQ_ENABLED      = (1 << 3),     /* open for business */
 407         EQ_QFLUSH       = (1 << 4),     /* if_qflush in progress */
 408 };
 409
 410 /* Listed in order of preference.  Update t4_sysctls too if you change these */
 411 enum {DOORBELL_UDB, DOORBELL_WCWR, DOORBELL_UDBWC, DOORBELL_KDB};
 412
 413 /*
 414  * Egress Queue: driver is producer, T4 is consumer.
 415  *
 416  * Note: A free list is an egress queue (driver produces the buffers and T4
 417  * consumes them) but it's special enough to have its own struct (see sge_fl).
 418  */
 419 struct sge_eq {
 420         unsigned int flags;     /* MUST be first */
 421         unsigned int cntxt_id;  /* SGE context id for the eq */
 422         unsigned int abs_id;    /* absolute SGE id for the eq */
 423         struct mtx eq_lock;
 424
 425         struct tx_desc *desc;   /* KVA of descriptor ring */
 426         uint8_t doorbells;
 427         volatile uint32_t *udb; /* KVA of doorbell (lies within BAR2) */
 428         u_int udb_qid;          /* relative qid within the doorbell page */
 429         uint16_t sidx;          /* index of the entry with the status page */
 430         uint16_t cidx;          /* consumer idx (desc idx) */
 431         uint16_t pidx;          /* producer idx (desc idx) */
 432         uint16_t equeqidx;      /* EQUEQ last requested at this pidx */
 433         uint16_t dbidx;         /* pidx of the most recent doorbell */
 434         uint16_t iqid;          /* iq that gets egr_update for the eq */
 435         uint8_t tx_chan;        /* tx channel used by the eq */
 436         volatile u_int equiq;   /* EQUIQ outstanding */
 437
 438         bus_dma_tag_t desc_tag;
 439         bus_dmamap_t desc_map;
 440         bus_addr_t ba;          /* bus address of descriptor ring */
 441         char lockname[16];
 442 };
 443
 444 struct sw_zone_info {
 445         uma_zone_t zone;        /* zone that this cluster comes from */
 446         int size;               /* size of cluster: 2K, 4K, 9K, 16K, etc. */
 447         int type;               /* EXT_xxx type of the cluster */
 448         int8_t head_hwidx;
 449         int8_t tail_hwidx;
 450 };
 451
 452 struct hw_buf_info {
 453         int8_t zidx;            /* backpointer to zone; -ve means unused */
 454         int8_t next;            /* next hwidx for this zone; -1 means no more */
 455         int size;
 456 };
 457
 458 enum {
 459         NUM_MEMWIN = 3,
 460
 461         MEMWIN0_APERTURE = 2048,
 462         MEMWIN0_BASE     = 0x1b800,
 463
 464         MEMWIN1_APERTURE = 32768,
 465         MEMWIN1_BASE     = 0x28000,
 466
 467         MEMWIN2_APERTURE_T4 = 65536,
 468         MEMWIN2_BASE_T4     = 0x30000,
 469
 470         MEMWIN2_APERTURE_T5 = 128 * 1024,
 471         MEMWIN2_BASE_T5     = 0x60000,
 472 };
 473
 474 struct memwin {
 475         struct rwlock mw_lock __aligned(CACHE_LINE_SIZE);
 476         uint32_t mw_base;       /* constant after setup_memwin */
 477         uint32_t mw_aperture;   /* ditto */
 478         uint32_t mw_curpos;     /* protected by mw_lock */
 479 };
 480
 481 enum {
 482         FL_STARVING     = (1 << 0), /* on the adapter's list of starving fl's */
 483         FL_DOOMED       = (1 << 1), /* about to be destroyed */
 484         FL_BUF_PACKING  = (1 << 2), /* buffer packing enabled */
 485         FL_BUF_RESUME   = (1 << 3), /* resume from the middle of the frame */
 486 };
 487
 488 #define FL_RUNNING_LOW(fl) \
 489     (IDXDIFF(fl->dbidx * 8, fl->cidx, fl->sidx * 8) <= fl->lowat)
 490 #define FL_NOT_RUNNING_LOW(fl) \
 491     (IDXDIFF(fl->dbidx * 8, fl->cidx, fl->sidx * 8) >= 2 * fl->lowat)
 492
 493 struct sge_fl {
 494         struct mtx fl_lock;
 495         __be64 *desc;           /* KVA of descriptor ring, ptr to addresses */
 496         struct fl_sdesc *sdesc; /* KVA of software descriptor ring */
 497         struct cluster_layout cll_def;  /* default refill zone, layout */
 498         uint16_t lowat;         /* # of buffers <= this means fl needs help */
 499         int flags;
 500         uint16_t buf_boundary;
 501
 502         /* The 16b idx all deal with hw descriptors */
 503         uint16_t dbidx;         /* hw pidx after last doorbell */
 504         uint16_t sidx;          /* index of status page */
 505         volatile uint16_t hw_cidx;
 506
 507         /* The 32b idx are all buffer idx, not hardware descriptor idx */
 508         uint32_t cidx;          /* consumer index */
 509         uint32_t pidx;          /* producer index */
 510
 511         uint32_t dbval;
 512         u_int rx_offset;        /* offset in fl buf (when buffer packing) */
 513         volatile uint32_t *udb;
 514
 515         uint64_t mbuf_allocated;/* # of mbuf allocated from zone_mbuf */
 516         uint64_t mbuf_inlined;  /* # of mbuf created within clusters */
 517         uint64_t cl_allocated;  /* # of clusters allocated */
 518         uint64_t cl_recycled;   /* # of clusters recycled */
 519         uint64_t cl_fast_recycled; /* # of clusters recycled (fast) */
 520
 521         /* These 3 are valid when FL_BUF_RESUME is set, stale otherwise. */
 522         struct mbuf *m0;
 523         struct mbuf **pnext;
 524         u_int remaining;
 525
 526         uint16_t qsize;         /* # of hw descriptors (status page included) */
 527         uint16_t cntxt_id;      /* SGE context id for the freelist */
 528         TAILQ_ENTRY(sge_fl) link; /* All starving freelists */
 529         bus_dma_tag_t desc_tag;
 530         bus_dmamap_t desc_map;
 531         char lockname[16];
 532         bus_addr_t ba;          /* bus address of descriptor ring */
 533         struct cluster_layout cll_alt;  /* alternate refill zone, layout */
 534 };
 535
 536 struct mp_ring;
 537
 538 /* txq: SGE egress queue + what's needed for Ethernet NIC */
 539 struct sge_txq {
 540         struct sge_eq eq;       /* MUST be first */
 541
 542         struct ifnet *ifp;      /* the interface this txq belongs to */
 543         struct mp_ring *r;      /* tx software ring */
 544         struct tx_sdesc *sdesc; /* KVA of software descriptor ring */
 545         struct sglist *gl;
 546         __be32 cpl_ctrl0;       /* for convenience */
 547         int tc_idx;             /* traffic class */
 548
 549         struct task tx_reclaim_task;
 550         /* stats for common events first */
 551
 552         uint64_t txcsum;        /* # of times hardware assisted with checksum */
 553         uint64_t tso_wrs;       /* # of TSO work requests */
 554         uint64_t vlan_insertion;/* # of times VLAN tag was inserted */
 555         uint64_t imm_wrs;       /* # of work requests with immediate data */
 556         uint64_t sgl_wrs;       /* # of work requests with direct SGL */
 557         uint64_t txpkt_wrs;     /* # of txpkt work requests (not coalesced) */
 558         uint64_t txpkts0_wrs;   /* # of type0 coalesced tx work requests */
 559         uint64_t txpkts1_wrs;   /* # of type1 coalesced tx work requests */
 560         uint64_t txpkts0_pkts;  /* # of frames in type0 coalesced tx WRs */
 561         uint64_t txpkts1_pkts;  /* # of frames in type1 coalesced tx WRs */
 562
 563         /* stats for not-that-common events */
 564 } __aligned(CACHE_LINE_SIZE);
 565
 566 /* rxq: SGE ingress queue + SGE free list + miscellaneous items */
 567 struct sge_rxq {
 568         struct sge_iq iq;       /* MUST be first */
 569         struct sge_fl fl;       /* MUST follow iq */
 570
 571         struct ifnet *ifp;      /* the interface this rxq belongs to */
 572 #if defined(INET) || defined(INET6)
 573         struct lro_ctrl lro;    /* LRO state */
 574 #endif
 575
 576         /* stats for common events first */
 577
 578         uint64_t rxcsum;        /* # of times hardware assisted with checksum */
 579         uint64_t vlan_extraction;/* # of times VLAN tag was extracted */
 580
 581         /* stats for not-that-common events */
 582
 583 } __aligned(CACHE_LINE_SIZE);
 584
 585 static inline struct sge_rxq *
 586 iq_to_rxq(struct sge_iq *iq)
 587 {
 588
 589         return (__containerof(iq, struct sge_rxq, iq));
 590 }
 591
 592
 593 /* ofld_rxq: SGE ingress queue + SGE free list + miscellaneous items */
 594 struct sge_ofld_rxq {
 595         struct sge_iq iq;       /* MUST be first */
 596         struct sge_fl fl;       /* MUST follow iq */
 597 } __aligned(CACHE_LINE_SIZE);
 598
 599 static inline struct sge_ofld_rxq *
 600 iq_to_ofld_rxq(struct sge_iq *iq)
 601 {
 602
 603         return (__containerof(iq, struct sge_ofld_rxq, iq));
 604 }
 605
 606 struct wrqe {
 607         STAILQ_ENTRY(wrqe) link;
 608         struct sge_wrq *wrq;
 609         int wr_len;
 610         char wr[] __aligned(16);
 611 };
 612
 613 struct wrq_cookie {
 614         TAILQ_ENTRY(wrq_cookie) link;
 615         int ndesc;
 616         int pidx;
 617 };
 618
 619 /*
 620  * wrq: SGE egress queue that is given prebuilt work requests.  Both the control
 621  * and offload tx queues are of this type.
 622  */
 623 struct sge_wrq {
 624         struct sge_eq eq;       /* MUST be first */
 625
 626         struct adapter *adapter;
 627         struct task wrq_tx_task;
 628
 629         /* Tx desc reserved but WR not "committed" yet. */
 630         TAILQ_HEAD(wrq_incomplete_wrs , wrq_cookie) incomplete_wrs;
 631
 632         /* List of WRs ready to go out as soon as descriptors are available. */
 633         STAILQ_HEAD(, wrqe) wr_list;
 634         u_int nwr_pending;
 635         u_int ndesc_needed;
 636
 637         /* stats for common events first */
 638
 639         uint64_t tx_wrs_direct; /* # of WRs written directly to desc ring. */
 640         uint64_t tx_wrs_ss;     /* # of WRs copied from scratch space. */
 641         uint64_t tx_wrs_copied; /* # of WRs queued and copied to desc ring. */
 642
 643         /* stats for not-that-common events */
 644
 645         /*
 646          * Scratch space for work requests that wrap around after reaching the
 647          * status page, and some information about the last WR that used it.
 648          */
 649         uint16_t ss_pidx;
 650         uint16_t ss_len;
 651         uint8_t ss[SGE_MAX_WR_LEN];
 652
 653 } __aligned(CACHE_LINE_SIZE);
 654
 655 #define INVALID_NM_RXQ_CNTXT_ID ((uint16_t)(-1))
 656 struct sge_nm_rxq {
 657         struct vi_info *vi;
 658
 659         struct iq_desc *iq_desc;
 660         uint16_t iq_abs_id;
 661         uint16_t iq_cntxt_id;
 662         uint16_t iq_cidx;
 663         uint16_t iq_sidx;
 664         uint8_t iq_gen;
 665
 666         __be64  *fl_desc;
 667         uint16_t fl_cntxt_id;
 668         uint32_t fl_cidx;
 669         uint32_t fl_pidx;
 670         uint32_t fl_sidx;
 671         uint32_t fl_db_val;
 672         u_int fl_hwidx:4;
 673
 674         u_int nid;              /* netmap ring # for this queue */
 675
 676         /* infrequently used items after this */
 677
 678         bus_dma_tag_t iq_desc_tag;
 679         bus_dmamap_t iq_desc_map;
 680         bus_addr_t iq_ba;
 681         int intr_idx;
 682
 683         bus_dma_tag_t fl_desc_tag;
 684         bus_dmamap_t fl_desc_map;
 685         bus_addr_t fl_ba;
 686 } __aligned(CACHE_LINE_SIZE);
 687
 688 #define INVALID_NM_TXQ_CNTXT_ID ((u_int)(-1))
 689 struct sge_nm_txq {
 690         struct tx_desc *desc;
 691         uint16_t cidx;
 692         uint16_t pidx;
 693         uint16_t sidx;
 694         uint16_t equiqidx;      /* EQUIQ last requested at this pidx */
 695         uint16_t equeqidx;      /* EQUEQ last requested at this pidx */
 696         uint16_t dbidx;         /* pidx of the most recent doorbell */
 697         uint8_t doorbells;
 698         volatile uint32_t *udb;
 699         u_int udb_qid;
 700         u_int cntxt_id;
 701         __be32 cpl_ctrl0;       /* for convenience */
 702         u_int nid;              /* netmap ring # for this queue */
 703
 704         /* infrequently used items after this */
 705
 706         bus_dma_tag_t desc_tag;
 707         bus_dmamap_t desc_map;
 708         bus_addr_t ba;
 709         int iqidx;
 710 } __aligned(CACHE_LINE_SIZE);
 711
 712 struct sge {
 713         int nrxq;       /* total # of Ethernet rx queues */
 714         int ntxq;       /* total # of Ethernet tx queues */
 715         int nofldrxq;   /* total # of TOE rx queues */
 716         int nofldtxq;   /* total # of TOE tx queues */
 717         int nnmrxq;     /* total # of netmap rx queues */
 718         int nnmtxq;     /* total # of netmap tx queues */
 719         int niq;        /* total # of ingress queues */
 720         int neq;        /* total # of egress queues */
 721
 722         struct sge_iq fwq;      /* Firmware event queue */
 723         struct sge_wrq mgmtq;   /* Management queue (control queue) */
 724         struct sge_wrq *ctrlq;  /* Control queues */
 725         struct sge_txq *txq;    /* NIC tx queues */
 726         struct sge_rxq *rxq;    /* NIC rx queues */
 727         struct sge_wrq *ofld_txq;       /* TOE tx queues */
 728         struct sge_ofld_rxq *ofld_rxq;  /* TOE rx queues */
 729         struct sge_nm_txq *nm_txq;      /* netmap tx queues */
 730         struct sge_nm_rxq *nm_rxq;      /* netmap rx queues */
 731
 732         uint16_t iq_start;      /* first cntxt_id */
 733         uint16_t iq_base;       /* first abs_id */
 734         int eq_start;           /* first cntxt_id */
 735         int eq_base;            /* first abs_id */
 736         struct sge_iq **iqmap;  /* iq->cntxt_id to iq mapping */
 737         struct sge_eq **eqmap;  /* eq->cntxt_id to eq mapping */
 738
 739         int8_t safe_hwidx1;     /* may not have room for metadata */
 740         int8_t safe_hwidx2;     /* with room for metadata and maybe more */
 741         struct sw_zone_info sw_zone_info[SW_ZONE_SIZES];
 742         struct hw_buf_info hw_buf_info[SGE_FLBUF_SIZES];
 743 };
 744
 745 struct devnames {
 746         const char *nexus_name;
 747         const char *ifnet_name;
 748         const char *vi_ifnet_name;
 749         const char *pf03_drv_name;
 750         const char *vf_nexus_name;
 751         const char *vf_ifnet_name;
 752 };
 753
 754 struct adapter {
 755         SLIST_ENTRY(adapter) link;
 756         device_t dev;
 757         struct cdev *cdev;
 758         const struct devnames *names;
 759
 760         /* PCIe register resources */
 761         int regs_rid;
 762         struct resource *regs_res;
 763         int msix_rid;
 764         struct resource *msix_res;
 765         bus_space_handle_t bh;
 766         bus_space_tag_t bt;
 767         bus_size_t mmio_len;
 768         int udbs_rid;
 769         struct resource *udbs_res;
 770         volatile uint8_t *udbs_base;
 771
 772         unsigned int pf;
 773         unsigned int mbox;
 774         unsigned int vpd_busy;
 775         unsigned int vpd_flag;
 776
 777         /* Interrupt information */
 778         int intr_type;
 779         int intr_count;
 780         struct irq {
 781                 struct resource *res;
 782                 int rid;
 783                 volatile int nm_state;  /* NM_OFF, NM_ON, or NM_BUSY */
 784                 void *tag;
 785                 struct sge_rxq *rxq;
 786                 struct sge_nm_rxq *nm_rxq;
 787         } __aligned(CACHE_LINE_SIZE) *irq;
 788         int sge_gts_reg;
 789         int sge_kdoorbell_reg;
 790
 791         bus_dma_tag_t dmat;     /* Parent DMA tag */
 792
 793         struct sge sge;
 794         int lro_timeout;
 795         int sc_do_rxcopy;
 796
 797         struct taskqueue *tq[MAX_NCHAN];        /* General purpose taskqueues */
 798         struct port_info *port[MAX_NPORTS];
 799         uint8_t chan_map[MAX_NCHAN];            /* channel -> port */
 800
 801         void *tom_softc;        /* (struct tom_data *) */
 802         struct tom_tunables tt;
 803         struct iw_tunables iwt;
 804         void *iwarp_softc;      /* (struct c4iw_dev *) */
 805         void *iscsi_ulp_softc;  /* (struct cxgbei_data *) */
 806         void *ccr_softc;        /* (struct ccr_softc *) */
 807         struct l2t_data *l2t;   /* L2 table */
 808         struct tid_info tids;
 809
 810         uint8_t doorbells;
 811         int offload_map;        /* ports with IFCAP_TOE enabled */
 812         int active_ulds;        /* ULDs activated on this adapter */
 813         int flags;
 814         int debug_flags;
 815
 816         char ifp_lockname[16];
 817         struct mtx ifp_lock;
 818         struct ifnet *ifp;      /* tracer ifp */
 819         struct ifmedia media;
 820         int traceq;             /* iq used by all tracers, -1 if none */
 821         int tracer_valid;       /* bitmap of valid tracers */
 822         int tracer_enabled;     /* bitmap of enabled tracers */
 823
 824         char fw_version[16];
 825         char tp_version[16];
 826         char er_version[16];
 827         char bs_version[16];
 828         char cfg_file[32];
 829         u_int cfcsum;
 830         struct adapter_params params;
 831         const struct chip_params *chip_params;
 832         struct t4_virt_res vres;
 833
 834         uint16_t nbmcaps;
 835         uint16_t linkcaps;
 836         uint16_t switchcaps;
 837         uint16_t niccaps;
 838         uint16_t toecaps;
 839         uint16_t rdmacaps;
 840         uint16_t cryptocaps;
 841         uint16_t iscsicaps;
 842         uint16_t fcoecaps;
 843
 844         struct sysctl_ctx_list ctx; /* from adapter_full_init to full_uninit */
 845
 846         struct mtx sc_lock;
 847         char lockname[16];
 848
 849         /* Starving free lists */
 850         struct mtx sfl_lock;    /* same cache-line as sc_lock? but that's ok */
 851         TAILQ_HEAD(, sge_fl) sfl;
 852         struct callout sfl_callout;
 853
 854         struct mtx reg_lock;    /* for indirect register access */
 855
 856         struct memwin memwin[NUM_MEMWIN];       /* memory windows */
 857
 858         struct mtx tc_lock;
 859         struct task tc_task;
 860
 861         const char *last_op;
 862         const void *last_op_thr;
 863         int last_op_flags;
 864 };
 865
 866 #define ADAPTER_LOCK(sc)                mtx_lock(&(sc)->sc_lock)
 867 #define ADAPTER_UNLOCK(sc)              mtx_unlock(&(sc)->sc_lock)
 868 #define ADAPTER_LOCK_ASSERT_OWNED(sc)   mtx_assert(&(sc)->sc_lock, MA_OWNED)
 869 #define ADAPTER_LOCK_ASSERT_NOTOWNED(sc) mtx_assert(&(sc)->sc_lock, MA_NOTOWNED)
 870
 871 #define ASSERT_SYNCHRONIZED_OP(sc)      \
 872     KASSERT(IS_BUSY(sc) && \
 873         (mtx_owned(&(sc)->sc_lock) || sc->last_op_thr == curthread), \
 874         ("%s: operation not synchronized.", __func__))
 875
 876 #define PORT_LOCK(pi)                   mtx_lock(&(pi)->pi_lock)
 877 #define PORT_UNLOCK(pi)                 mtx_unlock(&(pi)->pi_lock)
 878 #define PORT_LOCK_ASSERT_OWNED(pi)      mtx_assert(&(pi)->pi_lock, MA_OWNED)
 879 #define PORT_LOCK_ASSERT_NOTOWNED(pi)   mtx_assert(&(pi)->pi_lock, MA_NOTOWNED)
 880
 881 #define FL_LOCK(fl)                     mtx_lock(&(fl)->fl_lock)
 882 #define FL_TRYLOCK(fl)                  mtx_trylock(&(fl)->fl_lock)
 883 #define FL_UNLOCK(fl)                   mtx_unlock(&(fl)->fl_lock)
 884 #define FL_LOCK_ASSERT_OWNED(fl)        mtx_assert(&(fl)->fl_lock, MA_OWNED)
 885 #define FL_LOCK_ASSERT_NOTOWNED(fl)     mtx_assert(&(fl)->fl_lock, MA_NOTOWNED)
 886
 887 #define RXQ_FL_LOCK(rxq)                FL_LOCK(&(rxq)->fl)
 888 #define RXQ_FL_UNLOCK(rxq)              FL_UNLOCK(&(rxq)->fl)
 889 #define RXQ_FL_LOCK_ASSERT_OWNED(rxq)   FL_LOCK_ASSERT_OWNED(&(rxq)->fl)
 890 #define RXQ_FL_LOCK_ASSERT_NOTOWNED(rxq) FL_LOCK_ASSERT_NOTOWNED(&(rxq)->fl)
 891
 892 #define EQ_LOCK(eq)                     mtx_lock(&(eq)->eq_lock)
 893 #define EQ_TRYLOCK(eq)                  mtx_trylock(&(eq)->eq_lock)
 894 #define EQ_UNLOCK(eq)                   mtx_unlock(&(eq)->eq_lock)
 895 #define EQ_LOCK_ASSERT_OWNED(eq)        mtx_assert(&(eq)->eq_lock, MA_OWNED)
 896 #define EQ_LOCK_ASSERT_NOTOWNED(eq)     mtx_assert(&(eq)->eq_lock, MA_NOTOWNED)
 897
 898 #define TXQ_LOCK(txq)                   EQ_LOCK(&(txq)->eq)
 899 #define TXQ_TRYLOCK(txq)                EQ_TRYLOCK(&(txq)->eq)
 900 #define TXQ_UNLOCK(txq)                 EQ_UNLOCK(&(txq)->eq)
 901 #define TXQ_LOCK_ASSERT_OWNED(txq)      EQ_LOCK_ASSERT_OWNED(&(txq)->eq)
 902 #define TXQ_LOCK_ASSERT_NOTOWNED(txq)   EQ_LOCK_ASSERT_NOTOWNED(&(txq)->eq)
 903
 904 #define CH_DUMP_MBOX(sc, mbox, data_reg) \
 905         do { \
 906                 if (sc->debug_flags & DF_DUMP_MBOX) { \
 907                         log(LOG_NOTICE, \
 908                             "%s mbox %u: %016llx %016llx %016llx %016llx " \
 909                             "%016llx %016llx %016llx %016llx\n", \
 910                             device_get_nameunit(sc->dev), mbox, \
 911                             (unsigned long long)t4_read_reg64(sc, data_reg), \
 912                             (unsigned long long)t4_read_reg64(sc, data_reg + 8), \
 913                             (unsigned long long)t4_read_reg64(sc, data_reg + 16), \
 914                             (unsigned long long)t4_read_reg64(sc, data_reg + 24), \
 915                             (unsigned long long)t4_read_reg64(sc, data_reg + 32), \
 916                             (unsigned long long)t4_read_reg64(sc, data_reg + 40), \
 917                             (unsigned long long)t4_read_reg64(sc, data_reg + 48), \
 918                             (unsigned long long)t4_read_reg64(sc, data_reg + 56)); \
 919                 } \
 920         } while (0)
 921
 922 #define for_each_txq(vi, iter, q) \
 923         for (q = &vi->pi->adapter->sge.txq[vi->first_txq], iter = 0; \
 924             iter < vi->ntxq; ++iter, ++q)
 925 #define for_each_rxq(vi, iter, q) \
 926         for (q = &vi->pi->adapter->sge.rxq[vi->first_rxq], iter = 0; \
 927             iter < vi->nrxq; ++iter, ++q)
 928 #define for_each_ofld_txq(vi, iter, q) \
 929         for (q = &vi->pi->adapter->sge.ofld_txq[vi->first_ofld_txq], iter = 0; \
 930             iter < vi->nofldtxq; ++iter, ++q)
 931 #define for_each_ofld_rxq(vi, iter, q) \
 932         for (q = &vi->pi->adapter->sge.ofld_rxq[vi->first_ofld_rxq], iter = 0; \
 933             iter < vi->nofldrxq; ++iter, ++q)
 934 #define for_each_nm_txq(vi, iter, q) \
 935         for (q = &vi->pi->adapter->sge.nm_txq[vi->first_nm_txq], iter = 0; \
 936             iter < vi->nnmtxq; ++iter, ++q)
 937 #define for_each_nm_rxq(vi, iter, q) \
 938         for (q = &vi->pi->adapter->sge.nm_rxq[vi->first_nm_rxq], iter = 0; \
 939             iter < vi->nnmrxq; ++iter, ++q)
 940 #define for_each_vi(_pi, _iter, _vi) \
 941         for ((_vi) = (_pi)->vi, (_iter) = 0; (_iter) < (_pi)->nvi; \
 942              ++(_iter), ++(_vi))
 943
 944 #define IDXINCR(idx, incr, wrap) do { \
 945         idx = wrap - idx > incr ? idx + incr : incr - (wrap - idx); \
 946 } while (0)
 947 #define IDXDIFF(head, tail, wrap) \
 948         ((head) >= (tail) ? (head) - (tail) : (wrap) - (tail) + (head))
 949
 950 /* One for errors, one for firmware events */
 951 #define T4_EXTRA_INTR 2
 952
 953 /* One for firmware events */
 954 #define T4VF_EXTRA_INTR 1
 955
 956 static inline int
 957 forwarding_intr_to_fwq(struct adapter *sc)
 958 {
 959
 960         return (sc->intr_count == 1);
 961 }
 962
 963 static inline uint32_t
 964 t4_read_reg(struct adapter *sc, uint32_t reg)
 965 {
 966
 967         return bus_space_read_4(sc->bt, sc->bh, reg);
 968 }
 969
 970 static inline void
 971 t4_write_reg(struct adapter *sc, uint32_t reg, uint32_t val)
 972 {
 973
 974         bus_space_write_4(sc->bt, sc->bh, reg, val);
 975 }
 976
 977 static inline uint64_t
 978 t4_read_reg64(struct adapter *sc, uint32_t reg)
 979 {
 980
 981 #ifdef __LP64__
 982         return bus_space_read_8(sc->bt, sc->bh, reg);
 983 #else
 984         return (uint64_t)bus_space_read_4(sc->bt, sc->bh, reg) +
 985             ((uint64_t)bus_space_read_4(sc->bt, sc->bh, reg + 4) << 32);
 986
 987 #endif
 988 }
 989
 990 static inline void
 991 t4_write_reg64(struct adapter *sc, uint32_t reg, uint64_t val)
 992 {
 993
 994 #ifdef __LP64__
 995         bus_space_write_8(sc->bt, sc->bh, reg, val);
 996 #else
 997         bus_space_write_4(sc->bt, sc->bh, reg, val);
 998         bus_space_write_4(sc->bt, sc->bh, reg + 4, val>> 32);
 999 #endif
1000 }
1001
1002 static inline void
1003 t4_os_pci_read_cfg1(struct adapter *sc, int reg, uint8_t *val)
1004 {
1005
1006         *val = pci_read_config(sc->dev, reg, 1);
1007 }
1008
1009 static inline void
1010 t4_os_pci_write_cfg1(struct adapter *sc, int reg, uint8_t val)
1011 {
1012
1013         pci_write_config(sc->dev, reg, val, 1);
1014 }
1015
1016 static inline void
1017 t4_os_pci_read_cfg2(struct adapter *sc, int reg, uint16_t *val)
1018 {
1019
1020         *val = pci_read_config(sc->dev, reg, 2);
1021 }
1022
1023 static inline void
1024 t4_os_pci_write_cfg2(struct adapter *sc, int reg, uint16_t val)
1025 {
1026
1027         pci_write_config(sc->dev, reg, val, 2);
1028 }
1029
1030 static inline void
1031 t4_os_pci_read_cfg4(struct adapter *sc, int reg, uint32_t *val)
1032 {
1033
1034         *val = pci_read_config(sc->dev, reg, 4);
1035 }
1036
1037 static inline void
1038 t4_os_pci_write_cfg4(struct adapter *sc, int reg, uint32_t val)
1039 {
1040
1041         pci_write_config(sc->dev, reg, val, 4);
1042 }
1043
1044 static inline struct port_info *
1045 adap2pinfo(struct adapter *sc, int idx)
1046 {
1047
1048         return (sc->port[idx]);
1049 }
1050
1051 static inline void
1052 t4_os_set_hw_addr(struct port_info *pi, uint8_t hw_addr[])
1053 {
1054
1055         bcopy(hw_addr, pi->vi[0].hw_addr, ETHER_ADDR_LEN);
1056 }
1057
1058 static inline bool
1059 is_10G_port(const struct port_info *pi)
1060 {
1061
1062         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_10G) != 0);
1063 }
1064
1065 static inline bool
1066 is_25G_port(const struct port_info *pi)
1067 {
1068
1069         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_25G) != 0);
1070 }
1071
1072 static inline bool
1073 is_40G_port(const struct port_info *pi)
1074 {
1075
1076         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_40G) != 0);
1077 }
1078
1079 static inline bool
1080 is_100G_port(const struct port_info *pi)
1081 {
1082
1083         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_100G) != 0);
1084 }
1085
1086 static inline int
1087 port_top_speed(const struct port_info *pi)
1088 {
1089
1090         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_100G)
1091                 return (100);
1092         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_40G)
1093                 return (40);
1094         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_25G)
1095                 return (25);
1096         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_10G)
1097                 return (10);
1098         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_1G)
1099                 return (1);
1100
1101         return (0);
1102 }
1103
1104 static inline int
1105 tx_resume_threshold(struct sge_eq *eq)
1106 {
1107
1108         /* not quite the same as qsize / 4, but this will do. */
1109         return (eq->sidx / 4);
1110 }
1111
1112 static inline int
1113 t4_use_ldst(struct adapter *sc)
1114 {
1115
1116 #ifdef notyet
1117         return (sc->flags & FW_OK || !sc->use_bd);
1118 #else
1119         return (0);
1120 #endif
1121 }
1122
1123 /* t4_main.c */
1124 extern int t4_ntxq;
1125 extern int t4_nrxq;
1126 extern int t4_intr_types;
1127 extern int t4_tmr_idx;
1128 extern int t4_pktc_idx;
1129 extern unsigned int t4_qsize_rxq;
1130 extern unsigned int t4_qsize_txq;
1131 extern device_method_t cxgbe_methods[];
1132
1133 int t4_os_find_pci_capability(struct adapter *, int);
1134 int t4_os_pci_save_state(struct adapter *);
1135 int t4_os_pci_restore_state(struct adapter *);
1136 void t4_os_portmod_changed(struct port_info *);
1137 void t4_os_link_changed(struct port_info *);
1138 void t4_iterate(void (*)(struct adapter *, void *), void *);
1139 void t4_init_devnames(struct adapter *);
1140 void t4_add_adapter(struct adapter *);
1141 int t4_detach_common(device_t);
1142 int t4_filter_rpl(struct sge_iq *, const struct rss_header *, struct mbuf *);
1143 int t4_map_bars_0_and_4(struct adapter *);
1144 int t4_map_bar_2(struct adapter *);
1145 int t4_setup_intr_handlers(struct adapter *);
1146 void t4_sysctls(struct adapter *);
1147 int begin_synchronized_op(struct adapter *, struct vi_info *, int, char *);
1148 void doom_vi(struct adapter *, struct vi_info *);
1149 void end_synchronized_op(struct adapter *, int);
1150 int update_mac_settings(struct ifnet *, int);
1151 int adapter_full_init(struct adapter *);
1152 int adapter_full_uninit(struct adapter *);
1153 uint64_t cxgbe_get_counter(struct ifnet *, ift_counter);
1154 int vi_full_init(struct vi_info *);
1155 int vi_full_uninit(struct vi_info *);
1156 void vi_sysctls(struct vi_info *);
1157 void vi_tick(void *);
1158
1159 #ifdef DEV_NETMAP
1160 /* t4_netmap.c */
1161 void cxgbe_nm_attach(struct vi_info *);
1162 void cxgbe_nm_detach(struct vi_info *);
1163 void t4_nm_intr(void *);
1164 #endif
1165
1166 /* t4_sge.c */
1167 void t4_sge_modload(void);
1168 void t4_sge_modunload(void);
1169 uint64_t t4_sge_extfree_refs(void);
1170 void t4_tweak_chip_settings(struct adapter *);
1171 int t4_read_chip_settings(struct adapter *);
1172 int t4_create_dma_tag(struct adapter *);
1173 void t4_sge_sysctls(struct adapter *, struct sysctl_ctx_list *,
1174     struct sysctl_oid_list *);
1175 int t4_destroy_dma_tag(struct adapter *);
1176 int t4_setup_adapter_queues(struct adapter *);
1177 int t4_teardown_adapter_queues(struct adapter *);
1178 int t4_setup_vi_queues(struct vi_info *);
1179 int t4_teardown_vi_queues(struct vi_info *);
1180 void t4_intr_all(void *);
1181 void t4_intr(void *);
1182 void t4_vi_intr(void *);
1183 void t4_intr_err(void *);
1184 void t4_intr_evt(void *);
1185 void t4_wrq_tx_locked(struct adapter *, struct sge_wrq *, struct wrqe *);
1186 void t4_update_fl_bufsize(struct ifnet *);
1187 int parse_pkt(struct adapter *, struct mbuf **);
1188 void *start_wrq_wr(struct sge_wrq *, int, struct wrq_cookie *);
1189 void commit_wrq_wr(struct sge_wrq *, void *, struct wrq_cookie *);
1190 int tnl_cong(struct port_info *, int);
1191 int t4_register_an_handler(an_handler_t);
1192 int t4_register_fw_msg_handler(int, fw_msg_handler_t);
1193 int t4_register_cpl_handler(int, cpl_handler_t);
1194
1195 /* t4_tracer.c */
1196 struct t4_tracer;
1197 void t4_tracer_modload(void);
1198 void t4_tracer_modunload(void);
1199 void t4_tracer_port_detach(struct adapter *);
1200 int t4_get_tracer(struct adapter *, struct t4_tracer *);
1201 int t4_set_tracer(struct adapter *, struct t4_tracer *);
1202 int t4_trace_pkt(struct sge_iq *, const struct rss_header *, struct mbuf *);
1203 int t5_trace_pkt(struct sge_iq *, const struct rss_header *, struct mbuf *);
1204
1205 /* t4_sched.c */
1206 int t4_set_sched_class(struct adapter *, struct t4_sched_params *);
1207 int t4_set_sched_queue(struct adapter *, struct t4_sched_queue *);
1208 int t4_init_tx_sched(struct adapter *);
1209 int t4_free_tx_sched(struct adapter *);
1210 void t4_update_tx_sched(struct adapter *);
1211 int t4_reserve_cl_rl_kbps(struct adapter *, int, u_int, int *);
1212 void t4_release_cl_rl_kbps(struct adapter *, int, int);
1213
1214 static inline struct wrqe *
1215 alloc_wrqe(int wr_len, struct sge_wrq *wrq)
1216 {
1217         int len = offsetof(struct wrqe, wr) + wr_len;
1218         struct wrqe *wr;
1219
1220         wr = malloc(len, M_CXGBE, M_NOWAIT);
1221         if (__predict_false(wr == NULL))
1222                 return (NULL);
1223         wr->wr_len = wr_len;
1224         wr->wrq = wrq;
1225         return (wr);
1226 }
1227
1228 static inline void *
1229 wrtod(struct wrqe *wr)
1230 {
1231         return (&wr->wr[0]);
1232 }
1233
1234 static inline void
1235 free_wrqe(struct wrqe *wr)
1236 {
1237         free(wr, M_CXGBE);
1238 }
1239
1240 static inline void
1241 t4_wrq_tx(struct adapter *sc, struct wrqe *wr)
1242 {
1243         struct sge_wrq *wrq = wr->wrq;
1244
1245         TXQ_LOCK(wrq);
1246         t4_wrq_tx_locked(sc, wrq, wr);
1247         TXQ_UNLOCK(wrq);
1248 }
1249
1250 #endif