sys/dev/cxgbe/adapter.h

   1 /*-
   2  * SPDX-License-Identifier: BSD-2-Clause-FreeBSD
   3  *
   4  * Copyright (c) 2011 Chelsio Communications, Inc.
   5  * All rights reserved.
   6  * Written by: Navdeep Parhar <np@FreeBSD.org>
   7  *
   8  * Redistribution and use in source and binary forms, with or without
   9  * modification, are permitted provided that the following conditions
  10  * are met:
  11  * 1. Redistributions of source code must retain the above copyright
  12  *    notice, this list of conditions and the following disclaimer.
  13  * 2. Redistributions in binary form must reproduce the above copyright
  14  *    notice, this list of conditions and the following disclaimer in the
  15  *    documentation and/or other materials provided with the distribution.
  16  *
  17  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  18  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  19  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  20  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  21  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  22  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  23  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  24  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  25  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  26  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  27  * SUCH DAMAGE.
  28  *
  29  * $FreeBSD$
  30  *
  31  */
  32
  33 #ifndef __T4_ADAPTER_H__
  34 #define __T4_ADAPTER_H__
  35
  36 #include <sys/kernel.h>
  37 #include <sys/bus.h>
  38 #include <sys/rman.h>
  39 #include <sys/types.h>
  40 #include <sys/lock.h>
  41 #include <sys/malloc.h>
  42 #include <sys/rwlock.h>
  43 #include <sys/sx.h>
  44 #include <vm/uma.h>
  45
  46 #include <dev/pci/pcivar.h>
  47 #include <dev/pci/pcireg.h>
  48 #include <machine/bus.h>
  49 #include <sys/socket.h>
  50 #include <sys/sysctl.h>
  51 #include <net/ethernet.h>
  52 #include <net/if.h>
  53 #include <net/if_var.h>
  54 #include <net/if_media.h>
  55 #include <netinet/in.h>
  56 #include <netinet/tcp_lro.h>
  57
  58 #include "offload.h"
  59 #include "t4_ioctl.h"
  60 #include "common/t4_msg.h"
  61 #include "firmware/t4fw_interface.h"
  62
  63 #define KTR_CXGBE       KTR_SPARE3
  64 MALLOC_DECLARE(M_CXGBE);
  65 #define CXGBE_UNIMPLEMENTED(s) \
  66     panic("%s (%s, line %d) not implemented yet.", s, __FILE__, __LINE__)
  67
  68 #if defined(__i386__) || defined(__amd64__)
  69 static __inline void
  70 prefetch(void *x)
  71 {
  72         __asm volatile("prefetcht0 %0" :: "m" (*(unsigned long *)x));
  73 }
  74 #else
  75 #define prefetch(x) __builtin_prefetch(x)
  76 #endif
  77
  78 #ifndef SYSCTL_ADD_UQUAD
  79 #define SYSCTL_ADD_UQUAD SYSCTL_ADD_QUAD
  80 #define sysctl_handle_64 sysctl_handle_quad
  81 #define CTLTYPE_U64 CTLTYPE_QUAD
  82 #endif
  83
  84 struct adapter;
  85 typedef struct adapter adapter_t;
  86
  87 enum {
  88         /*
  89          * All ingress queues use this entry size.  Note that the firmware event
  90          * queue and any iq expecting CPL_RX_PKT in the descriptor needs this to
  91          * be at least 64.
  92          */
  93         IQ_ESIZE = 64,
  94
  95         /* Default queue sizes for all kinds of ingress queues */
  96         FW_IQ_QSIZE = 256,
  97         RX_IQ_QSIZE = 1024,
  98
  99         /* All egress queues use this entry size */
 100         EQ_ESIZE = 64,
 101
 102         /* Default queue sizes for all kinds of egress queues */
 103         CTRL_EQ_QSIZE = 128,
 104         TX_EQ_QSIZE = 1024,
 105
 106 #if MJUMPAGESIZE != MCLBYTES
 107         SW_ZONE_SIZES = 4,      /* cluster, jumbop, jumbo9k, jumbo16k */
 108 #else
 109         SW_ZONE_SIZES = 3,      /* cluster, jumbo9k, jumbo16k */
 110 #endif
 111         CL_METADATA_SIZE = CACHE_LINE_SIZE,
 112
 113         SGE_MAX_WR_NDESC = SGE_MAX_WR_LEN / EQ_ESIZE, /* max WR size in desc */
 114         TX_SGL_SEGS = 39,
 115         TX_SGL_SEGS_TSO = 38,
 116         TX_WR_FLITS = SGE_MAX_WR_LEN / 8
 117 };
 118
 119 enum {
 120         /* adapter intr_type */
 121         INTR_INTX       = (1 << 0),
 122         INTR_MSI        = (1 << 1),
 123         INTR_MSIX       = (1 << 2)
 124 };
 125
 126 enum {
 127         XGMAC_MTU       = (1 << 0),
 128         XGMAC_PROMISC   = (1 << 1),
 129         XGMAC_ALLMULTI  = (1 << 2),
 130         XGMAC_VLANEX    = (1 << 3),
 131         XGMAC_UCADDR    = (1 << 4),
 132         XGMAC_MCADDRS   = (1 << 5),
 133
 134         XGMAC_ALL       = 0xffff
 135 };
 136
 137 enum {
 138         /* flags understood by begin_synchronized_op */
 139         HOLD_LOCK       = (1 << 0),
 140         SLEEP_OK        = (1 << 1),
 141         INTR_OK         = (1 << 2),
 142
 143         /* flags understood by end_synchronized_op */
 144         LOCK_HELD       = HOLD_LOCK,
 145 };
 146
 147 enum {
 148         /* adapter flags */
 149         FULL_INIT_DONE  = (1 << 0),
 150         FW_OK           = (1 << 1),
 151         CHK_MBOX_ACCESS = (1 << 2),
 152         MASTER_PF       = (1 << 3),
 153         ADAP_SYSCTL_CTX = (1 << 4),
 154         /* TOM_INIT_DONE= (1 << 5),     No longer used */
 155         BUF_PACKING_OK  = (1 << 6),
 156         IS_VF           = (1 << 7),
 157
 158         CXGBE_BUSY      = (1 << 9),
 159
 160         /* port flags */
 161         HAS_TRACEQ      = (1 << 3),
 162         FIXED_IFMEDIA   = (1 << 4),     /* ifmedia list doesn't change. */
 163
 164         /* VI flags */
 165         DOOMED          = (1 << 0),
 166         VI_INIT_DONE    = (1 << 1),
 167         VI_SYSCTL_CTX   = (1 << 2),
 168
 169         /* adapter debug_flags */
 170         DF_DUMP_MBOX            = (1 << 0),     /* Log all mbox cmd/rpl. */
 171         DF_LOAD_FW_ANYTIME      = (1 << 1),     /* Allow LOAD_FW after init */
 172         DF_DISABLE_TCB_CACHE    = (1 << 2),     /* Disable TCB cache (T6+) */
 173 };
 174
 175 #define IS_DOOMED(vi)   ((vi)->flags & DOOMED)
 176 #define SET_DOOMED(vi)  do {(vi)->flags |= DOOMED;} while (0)
 177 #define IS_BUSY(sc)     ((sc)->flags & CXGBE_BUSY)
 178 #define SET_BUSY(sc)    do {(sc)->flags |= CXGBE_BUSY;} while (0)
 179 #define CLR_BUSY(sc)    do {(sc)->flags &= ~CXGBE_BUSY;} while (0)
 180
 181 struct vi_info {
 182         device_t dev;
 183         struct port_info *pi;
 184
 185         struct ifnet *ifp;
 186
 187         unsigned long flags;
 188         int if_flags;
 189
 190         uint16_t *rss, *nm_rss;
 191         int smt_idx;            /* for convenience */
 192         uint16_t viid;
 193         int16_t  xact_addr_filt;/* index of exact MAC address filter */
 194         uint16_t rss_size;      /* size of VI's RSS table slice */
 195         uint16_t rss_base;      /* start of VI's RSS table slice */
 196
 197         eventhandler_tag vlan_c;
 198
 199         int nintr;
 200         int first_intr;
 201
 202         /* These need to be int as they are used in sysctl */
 203         int ntxq;               /* # of tx queues */
 204         int first_txq;          /* index of first tx queue */
 205         int rsrv_noflowq;       /* Reserve queue 0 for non-flowid packets */
 206         int nrxq;               /* # of rx queues */
 207         int first_rxq;          /* index of first rx queue */
 208         int nofldtxq;           /* # of offload tx queues */
 209         int first_ofld_txq;     /* index of first offload tx queue */
 210         int nofldrxq;           /* # of offload rx queues */
 211         int first_ofld_rxq;     /* index of first offload rx queue */
 212         int nnmtxq;
 213         int first_nm_txq;
 214         int nnmrxq;
 215         int first_nm_rxq;
 216         int tmr_idx;
 217         int ofld_tmr_idx;
 218         int pktc_idx;
 219         int ofld_pktc_idx;
 220         int qsize_rxq;
 221         int qsize_txq;
 222
 223         struct timeval last_refreshed;
 224         struct fw_vi_stats_vf stats;
 225
 226         struct callout tick;
 227         struct sysctl_ctx_list ctx;     /* from ifconfig up to driver detach */
 228
 229         uint8_t hw_addr[ETHER_ADDR_LEN]; /* factory MAC address, won't change */
 230 };
 231
 232 struct tx_ch_rl_params {
 233         enum fw_sched_params_rate ratemode;     /* %port (REL) or kbps (ABS) */
 234         uint32_t maxrate;
 235 };
 236
 237 enum {
 238         TX_CLRL_REFRESH = (1 << 0),     /* Need to update hardware state. */
 239         TX_CLRL_ERROR   = (1 << 1),     /* Error, hardware state unknown. */
 240 };
 241
 242 struct tx_cl_rl_params {
 243         int refcount;
 244         u_int flags;
 245         enum fw_sched_params_rate ratemode;     /* %port REL or ABS value */
 246         enum fw_sched_params_unit rateunit;     /* kbps or pps (when ABS) */
 247         enum fw_sched_params_mode mode;         /* aggr or per-flow */
 248         uint32_t maxrate;
 249         uint16_t pktsize;
 250 };
 251
 252 /* Tx scheduler parameters for a channel/port */
 253 struct tx_sched_params {
 254         /* Channel Rate Limiter */
 255         struct tx_ch_rl_params ch_rl;
 256
 257         /* Class WRR */
 258         /* XXX */
 259
 260         /* Class Rate Limiter */
 261         struct tx_cl_rl_params cl_rl[];
 262 };
 263
 264 struct port_info {
 265         device_t dev;
 266         struct adapter *adapter;
 267
 268         struct vi_info *vi;
 269         int nvi;
 270         int up_vis;
 271         int uld_vis;
 272
 273         struct tx_sched_params *sched_params;
 274
 275         struct mtx pi_lock;
 276         char lockname[16];
 277         unsigned long flags;
 278
 279         uint8_t  lport;         /* associated offload logical port */
 280         int8_t   mdio_addr;
 281         uint8_t  port_type;
 282         uint8_t  mod_type;
 283         uint8_t  port_id;
 284         uint8_t  tx_chan;
 285         uint8_t  mps_bg_map;    /* rx MPS buffer group bitmap */
 286         uint8_t  rx_e_chan_map; /* rx TP e-channel bitmap */
 287
 288         struct link_config link_cfg;
 289         struct link_config old_link_cfg;
 290         struct ifmedia media;
 291
 292         struct timeval last_refreshed;
 293         struct port_stats stats;
 294         u_int tnl_cong_drops;
 295         u_int tx_parse_error;
 296         u_long  tx_tls_records;
 297         u_long  tx_tls_octets;
 298         u_long  rx_tls_records;
 299         u_long  rx_tls_octets;
 300
 301         struct callout tick;
 302 };
 303
 304 #define IS_MAIN_VI(vi)          ((vi) == &((vi)->pi->vi[0]))
 305
 306 /* Where the cluster came from, how it has been carved up. */
 307 struct cluster_layout {
 308         int8_t zidx;
 309         int8_t hwidx;
 310         uint16_t region1;       /* mbufs laid out within this region */
 311                                 /* region2 is the DMA region */
 312         uint16_t region3;       /* cluster_metadata within this region */
 313 };
 314
 315 struct cluster_metadata {
 316         u_int refcount;
 317         struct fl_sdesc *sd;    /* For debug only.  Could easily be stale */
 318 };
 319
 320 struct fl_sdesc {
 321         caddr_t cl;
 322         uint16_t nmbuf; /* # of driver originated mbufs with ref on cluster */
 323         struct cluster_layout cll;
 324 };
 325
 326 struct tx_desc {
 327         __be64 flit[8];
 328 };
 329
 330 struct tx_sdesc {
 331         struct mbuf *m;         /* m_nextpkt linked chain of frames */
 332         uint8_t desc_used;      /* # of hardware descriptors used by the WR */
 333 };
 334
 335
 336 #define IQ_PAD (IQ_ESIZE - sizeof(struct rsp_ctrl) - sizeof(struct rss_header))
 337 struct iq_desc {
 338         struct rss_header rss;
 339         uint8_t cpl[IQ_PAD];
 340         struct rsp_ctrl rsp;
 341 };
 342 #undef IQ_PAD
 343 CTASSERT(sizeof(struct iq_desc) == IQ_ESIZE);
 344
 345 enum {
 346         /* iq flags */
 347         IQ_ALLOCATED    = (1 << 0),     /* firmware resources allocated */
 348         IQ_HAS_FL       = (1 << 1),     /* iq associated with a freelist */
 349                                         /* 1 << 2 Used to be IQ_INTR */
 350         IQ_LRO_ENABLED  = (1 << 3),     /* iq is an eth rxq with LRO enabled */
 351         IQ_ADJ_CREDIT   = (1 << 4),     /* hw is off by 1 credit for this iq */
 352
 353         /* iq state */
 354         IQS_DISABLED    = 0,
 355         IQS_BUSY        = 1,
 356         IQS_IDLE        = 2,
 357
 358         /* netmap related flags */
 359         NM_OFF  = 0,
 360         NM_ON   = 1,
 361         NM_BUSY = 2,
 362 };
 363
 364 enum {
 365         CPL_COOKIE_RESERVED = 0,
 366         CPL_COOKIE_FILTER,
 367         CPL_COOKIE_DDP0,
 368         CPL_COOKIE_DDP1,
 369         CPL_COOKIE_TOM,
 370         CPL_COOKIE_HASHFILTER,
 371         CPL_COOKIE_ETHOFLD,
 372         CPL_COOKIE_AVAILABLE3,
 373
 374         NUM_CPL_COOKIES = 8     /* Limited by M_COOKIE.  Do not increase. */
 375 };
 376
 377 struct sge_iq;
 378 struct rss_header;
 379 typedef int (*cpl_handler_t)(struct sge_iq *, const struct rss_header *,
 380     struct mbuf *);
 381 typedef int (*an_handler_t)(struct sge_iq *, const struct rsp_ctrl *);
 382 typedef int (*fw_msg_handler_t)(struct adapter *, const __be64 *);
 383
 384 /*
 385  * Ingress Queue: T4 is producer, driver is consumer.
 386  */
 387 struct sge_iq {
 388         uint32_t flags;
 389         volatile int state;
 390         struct adapter *adapter;
 391         struct iq_desc  *desc;  /* KVA of descriptor ring */
 392         int8_t   intr_pktc_idx; /* packet count threshold index */
 393         uint8_t  gen;           /* generation bit */
 394         uint8_t  intr_params;   /* interrupt holdoff parameters */
 395         uint8_t  intr_next;     /* XXX: holdoff for next interrupt */
 396         uint16_t qsize;         /* size (# of entries) of the queue */
 397         uint16_t sidx;          /* index of the entry with the status page */
 398         uint16_t cidx;          /* consumer index */
 399         uint16_t cntxt_id;      /* SGE context id for the iq */
 400         uint16_t abs_id;        /* absolute SGE id for the iq */
 401
 402         STAILQ_ENTRY(sge_iq) link;
 403
 404         bus_dma_tag_t desc_tag;
 405         bus_dmamap_t desc_map;
 406         bus_addr_t ba;          /* bus address of descriptor ring */
 407 };
 408
 409 enum {
 410         EQ_CTRL         = 1,
 411         EQ_ETH          = 2,
 412         EQ_OFLD         = 3,
 413
 414         /* eq flags */
 415         EQ_TYPEMASK     = 0x3,          /* 2 lsbits hold the type (see above) */
 416         EQ_ALLOCATED    = (1 << 2),     /* firmware resources allocated */
 417         EQ_ENABLED      = (1 << 3),     /* open for business */
 418         EQ_QFLUSH       = (1 << 4),     /* if_qflush in progress */
 419 };
 420
 421 /* Listed in order of preference.  Update t4_sysctls too if you change these */
 422 enum {DOORBELL_UDB, DOORBELL_WCWR, DOORBELL_UDBWC, DOORBELL_KDB};
 423
 424 /*
 425  * Egress Queue: driver is producer, T4 is consumer.
 426  *
 427  * Note: A free list is an egress queue (driver produces the buffers and T4
 428  * consumes them) but it's special enough to have its own struct (see sge_fl).
 429  */
 430 struct sge_eq {
 431         unsigned int flags;     /* MUST be first */
 432         unsigned int cntxt_id;  /* SGE context id for the eq */
 433         unsigned int abs_id;    /* absolute SGE id for the eq */
 434         struct mtx eq_lock;
 435
 436         struct tx_desc *desc;   /* KVA of descriptor ring */
 437         uint8_t doorbells;
 438         volatile uint32_t *udb; /* KVA of doorbell (lies within BAR2) */
 439         u_int udb_qid;          /* relative qid within the doorbell page */
 440         uint16_t sidx;          /* index of the entry with the status page */
 441         uint16_t cidx;          /* consumer idx (desc idx) */
 442         uint16_t pidx;          /* producer idx (desc idx) */
 443         uint16_t equeqidx;      /* EQUEQ last requested at this pidx */
 444         uint16_t dbidx;         /* pidx of the most recent doorbell */
 445         uint16_t iqid;          /* iq that gets egr_update for the eq */
 446         uint8_t tx_chan;        /* tx channel used by the eq */
 447         volatile u_int equiq;   /* EQUIQ outstanding */
 448
 449         bus_dma_tag_t desc_tag;
 450         bus_dmamap_t desc_map;
 451         bus_addr_t ba;          /* bus address of descriptor ring */
 452         char lockname[16];
 453 };
 454
 455 struct sw_zone_info {
 456         uma_zone_t zone;        /* zone that this cluster comes from */
 457         int size;               /* size of cluster: 2K, 4K, 9K, 16K, etc. */
 458         int type;               /* EXT_xxx type of the cluster */
 459         int8_t head_hwidx;
 460         int8_t tail_hwidx;
 461 };
 462
 463 struct hw_buf_info {
 464         int8_t zidx;            /* backpointer to zone; -ve means unused */
 465         int8_t next;            /* next hwidx for this zone; -1 means no more */
 466         int size;
 467 };
 468
 469 enum {
 470         NUM_MEMWIN = 3,
 471
 472         MEMWIN0_APERTURE = 2048,
 473         MEMWIN0_BASE     = 0x1b800,
 474
 475         MEMWIN1_APERTURE = 32768,
 476         MEMWIN1_BASE     = 0x28000,
 477
 478         MEMWIN2_APERTURE_T4 = 65536,
 479         MEMWIN2_BASE_T4     = 0x30000,
 480
 481         MEMWIN2_APERTURE_T5 = 128 * 1024,
 482         MEMWIN2_BASE_T5     = 0x60000,
 483 };
 484
 485 struct memwin {
 486         struct rwlock mw_lock __aligned(CACHE_LINE_SIZE);
 487         uint32_t mw_base;       /* constant after setup_memwin */
 488         uint32_t mw_aperture;   /* ditto */
 489         uint32_t mw_curpos;     /* protected by mw_lock */
 490 };
 491
 492 enum {
 493         FL_STARVING     = (1 << 0), /* on the adapter's list of starving fl's */
 494         FL_DOOMED       = (1 << 1), /* about to be destroyed */
 495         FL_BUF_PACKING  = (1 << 2), /* buffer packing enabled */
 496         FL_BUF_RESUME   = (1 << 3), /* resume from the middle of the frame */
 497 };
 498
 499 #define FL_RUNNING_LOW(fl) \
 500     (IDXDIFF(fl->dbidx * 8, fl->cidx, fl->sidx * 8) <= fl->lowat)
 501 #define FL_NOT_RUNNING_LOW(fl) \
 502     (IDXDIFF(fl->dbidx * 8, fl->cidx, fl->sidx * 8) >= 2 * fl->lowat)
 503
 504 struct sge_fl {
 505         struct mtx fl_lock;
 506         __be64 *desc;           /* KVA of descriptor ring, ptr to addresses */
 507         struct fl_sdesc *sdesc; /* KVA of software descriptor ring */
 508         struct cluster_layout cll_def;  /* default refill zone, layout */
 509         uint16_t lowat;         /* # of buffers <= this means fl needs help */
 510         int flags;
 511         uint16_t buf_boundary;
 512
 513         /* The 16b idx all deal with hw descriptors */
 514         uint16_t dbidx;         /* hw pidx after last doorbell */
 515         uint16_t sidx;          /* index of status page */
 516         volatile uint16_t hw_cidx;
 517
 518         /* The 32b idx are all buffer idx, not hardware descriptor idx */
 519         uint32_t cidx;          /* consumer index */
 520         uint32_t pidx;          /* producer index */
 521
 522         uint32_t dbval;
 523         u_int rx_offset;        /* offset in fl buf (when buffer packing) */
 524         volatile uint32_t *udb;
 525
 526         uint64_t mbuf_allocated;/* # of mbuf allocated from zone_mbuf */
 527         uint64_t mbuf_inlined;  /* # of mbuf created within clusters */
 528         uint64_t cl_allocated;  /* # of clusters allocated */
 529         uint64_t cl_recycled;   /* # of clusters recycled */
 530         uint64_t cl_fast_recycled; /* # of clusters recycled (fast) */
 531
 532         /* These 3 are valid when FL_BUF_RESUME is set, stale otherwise. */
 533         struct mbuf *m0;
 534         struct mbuf **pnext;
 535         u_int remaining;
 536
 537         uint16_t qsize;         /* # of hw descriptors (status page included) */
 538         uint16_t cntxt_id;      /* SGE context id for the freelist */
 539         TAILQ_ENTRY(sge_fl) link; /* All starving freelists */
 540         bus_dma_tag_t desc_tag;
 541         bus_dmamap_t desc_map;
 542         char lockname[16];
 543         bus_addr_t ba;          /* bus address of descriptor ring */
 544         struct cluster_layout cll_alt;  /* alternate refill zone, layout */
 545 };
 546
 547 struct mp_ring;
 548
 549 /* txq: SGE egress queue + what's needed for Ethernet NIC */
 550 struct sge_txq {
 551         struct sge_eq eq;       /* MUST be first */
 552
 553         struct ifnet *ifp;      /* the interface this txq belongs to */
 554         struct mp_ring *r;      /* tx software ring */
 555         struct tx_sdesc *sdesc; /* KVA of software descriptor ring */
 556         struct sglist *gl;
 557         __be32 cpl_ctrl0;       /* for convenience */
 558         int tc_idx;             /* traffic class */
 559
 560         struct task tx_reclaim_task;
 561         /* stats for common events first */
 562
 563         uint64_t txcsum;        /* # of times hardware assisted with checksum */
 564         uint64_t tso_wrs;       /* # of TSO work requests */
 565         uint64_t vlan_insertion;/* # of times VLAN tag was inserted */
 566         uint64_t imm_wrs;       /* # of work requests with immediate data */
 567         uint64_t sgl_wrs;       /* # of work requests with direct SGL */
 568         uint64_t txpkt_wrs;     /* # of txpkt work requests (not coalesced) */
 569         uint64_t txpkts0_wrs;   /* # of type0 coalesced tx work requests */
 570         uint64_t txpkts1_wrs;   /* # of type1 coalesced tx work requests */
 571         uint64_t txpkts0_pkts;  /* # of frames in type0 coalesced tx WRs */
 572         uint64_t txpkts1_pkts;  /* # of frames in type1 coalesced tx WRs */
 573
 574         /* stats for not-that-common events */
 575 } __aligned(CACHE_LINE_SIZE);
 576
 577 /* rxq: SGE ingress queue + SGE free list + miscellaneous items */
 578 struct sge_rxq {
 579         struct sge_iq iq;       /* MUST be first */
 580         struct sge_fl fl;       /* MUST follow iq */
 581
 582         struct ifnet *ifp;      /* the interface this rxq belongs to */
 583 #if defined(INET) || defined(INET6)
 584         struct lro_ctrl lro;    /* LRO state */
 585 #endif
 586
 587         /* stats for common events first */
 588
 589         uint64_t rxcsum;        /* # of times hardware assisted with checksum */
 590         uint64_t vlan_extraction;/* # of times VLAN tag was extracted */
 591
 592         /* stats for not-that-common events */
 593
 594 } __aligned(CACHE_LINE_SIZE);
 595
 596 static inline struct sge_rxq *
 597 iq_to_rxq(struct sge_iq *iq)
 598 {
 599
 600         return (__containerof(iq, struct sge_rxq, iq));
 601 }
 602
 603
 604 /* ofld_rxq: SGE ingress queue + SGE free list + miscellaneous items */
 605 struct sge_ofld_rxq {
 606         struct sge_iq iq;       /* MUST be first */
 607         struct sge_fl fl;       /* MUST follow iq */
 608 } __aligned(CACHE_LINE_SIZE);
 609
 610 static inline struct sge_ofld_rxq *
 611 iq_to_ofld_rxq(struct sge_iq *iq)
 612 {
 613
 614         return (__containerof(iq, struct sge_ofld_rxq, iq));
 615 }
 616
 617 struct wrqe {
 618         STAILQ_ENTRY(wrqe) link;
 619         struct sge_wrq *wrq;
 620         int wr_len;
 621         char wr[] __aligned(16);
 622 };
 623
 624 struct wrq_cookie {
 625         TAILQ_ENTRY(wrq_cookie) link;
 626         int ndesc;
 627         int pidx;
 628 };
 629
 630 /*
 631  * wrq: SGE egress queue that is given prebuilt work requests.  Both the control
 632  * and offload tx queues are of this type.
 633  */
 634 struct sge_wrq {
 635         struct sge_eq eq;       /* MUST be first */
 636
 637         struct adapter *adapter;
 638         struct task wrq_tx_task;
 639
 640         /* Tx desc reserved but WR not "committed" yet. */
 641         TAILQ_HEAD(wrq_incomplete_wrs , wrq_cookie) incomplete_wrs;
 642
 643         /* List of WRs ready to go out as soon as descriptors are available. */
 644         STAILQ_HEAD(, wrqe) wr_list;
 645         u_int nwr_pending;
 646         u_int ndesc_needed;
 647
 648         /* stats for common events first */
 649
 650         uint64_t tx_wrs_direct; /* # of WRs written directly to desc ring. */
 651         uint64_t tx_wrs_ss;     /* # of WRs copied from scratch space. */
 652         uint64_t tx_wrs_copied; /* # of WRs queued and copied to desc ring. */
 653
 654         /* stats for not-that-common events */
 655
 656         /*
 657          * Scratch space for work requests that wrap around after reaching the
 658          * status page, and some information about the last WR that used it.
 659          */
 660         uint16_t ss_pidx;
 661         uint16_t ss_len;
 662         uint8_t ss[SGE_MAX_WR_LEN];
 663
 664 } __aligned(CACHE_LINE_SIZE);
 665
 666 #define INVALID_NM_RXQ_CNTXT_ID ((uint16_t)(-1))
 667 struct sge_nm_rxq {
 668         struct vi_info *vi;
 669
 670         struct iq_desc *iq_desc;
 671         uint16_t iq_abs_id;
 672         uint16_t iq_cntxt_id;
 673         uint16_t iq_cidx;
 674         uint16_t iq_sidx;
 675         uint8_t iq_gen;
 676
 677         __be64  *fl_desc;
 678         uint16_t fl_cntxt_id;
 679         uint32_t fl_cidx;
 680         uint32_t fl_pidx;
 681         uint32_t fl_sidx;
 682         uint32_t fl_db_val;
 683         u_int fl_hwidx:4;
 684
 685         u_int fl_db_saved;
 686         u_int nid;              /* netmap ring # for this queue */
 687
 688         /* infrequently used items after this */
 689
 690         bus_dma_tag_t iq_desc_tag;
 691         bus_dmamap_t iq_desc_map;
 692         bus_addr_t iq_ba;
 693         int intr_idx;
 694
 695         bus_dma_tag_t fl_desc_tag;
 696         bus_dmamap_t fl_desc_map;
 697         bus_addr_t fl_ba;
 698 } __aligned(CACHE_LINE_SIZE);
 699
 700 #define INVALID_NM_TXQ_CNTXT_ID ((u_int)(-1))
 701 struct sge_nm_txq {
 702         struct tx_desc *desc;
 703         uint16_t cidx;
 704         uint16_t pidx;
 705         uint16_t sidx;
 706         uint16_t equiqidx;      /* EQUIQ last requested at this pidx */
 707         uint16_t equeqidx;      /* EQUEQ last requested at this pidx */
 708         uint16_t dbidx;         /* pidx of the most recent doorbell */
 709         uint8_t doorbells;
 710         volatile uint32_t *udb;
 711         u_int udb_qid;
 712         u_int cntxt_id;
 713         __be32 cpl_ctrl0;       /* for convenience */
 714         u_int nid;              /* netmap ring # for this queue */
 715
 716         /* infrequently used items after this */
 717
 718         bus_dma_tag_t desc_tag;
 719         bus_dmamap_t desc_map;
 720         bus_addr_t ba;
 721         int iqidx;
 722 } __aligned(CACHE_LINE_SIZE);
 723
 724 struct sge {
 725         int nrxq;       /* total # of Ethernet rx queues */
 726         int ntxq;       /* total # of Ethernet tx queues */
 727         int nofldrxq;   /* total # of TOE rx queues */
 728         int nofldtxq;   /* total # of TOE tx queues */
 729         int nnmrxq;     /* total # of netmap rx queues */
 730         int nnmtxq;     /* total # of netmap tx queues */
 731         int niq;        /* total # of ingress queues */
 732         int neq;        /* total # of egress queues */
 733
 734         struct sge_iq fwq;      /* Firmware event queue */
 735         struct sge_wrq mgmtq;   /* Management queue (control queue) */
 736         struct sge_wrq *ctrlq;  /* Control queues */
 737         struct sge_txq *txq;    /* NIC tx queues */
 738         struct sge_rxq *rxq;    /* NIC rx queues */
 739         struct sge_wrq *ofld_txq;       /* TOE tx queues */
 740         struct sge_ofld_rxq *ofld_rxq;  /* TOE rx queues */
 741         struct sge_nm_txq *nm_txq;      /* netmap tx queues */
 742         struct sge_nm_rxq *nm_rxq;      /* netmap rx queues */
 743
 744         uint16_t iq_start;      /* first cntxt_id */
 745         uint16_t iq_base;       /* first abs_id */
 746         int eq_start;           /* first cntxt_id */
 747         int eq_base;            /* first abs_id */
 748         struct sge_iq **iqmap;  /* iq->cntxt_id to iq mapping */
 749         struct sge_eq **eqmap;  /* eq->cntxt_id to eq mapping */
 750
 751         int8_t safe_hwidx1;     /* may not have room for metadata */
 752         int8_t safe_hwidx2;     /* with room for metadata and maybe more */
 753         struct sw_zone_info sw_zone_info[SW_ZONE_SIZES];
 754         struct hw_buf_info hw_buf_info[SGE_FLBUF_SIZES];
 755 };
 756
 757 struct devnames {
 758         const char *nexus_name;
 759         const char *ifnet_name;
 760         const char *vi_ifnet_name;
 761         const char *pf03_drv_name;
 762         const char *vf_nexus_name;
 763         const char *vf_ifnet_name;
 764 };
 765
 766 struct adapter {
 767         SLIST_ENTRY(adapter) link;
 768         device_t dev;
 769         struct cdev *cdev;
 770         const struct devnames *names;
 771
 772         /* PCIe register resources */
 773         int regs_rid;
 774         struct resource *regs_res;
 775         int msix_rid;
 776         struct resource *msix_res;
 777         bus_space_handle_t bh;
 778         bus_space_tag_t bt;
 779         bus_size_t mmio_len;
 780         int udbs_rid;
 781         struct resource *udbs_res;
 782         volatile uint8_t *udbs_base;
 783
 784         unsigned int pf;
 785         unsigned int mbox;
 786         unsigned int vpd_busy;
 787         unsigned int vpd_flag;
 788
 789         /* Interrupt information */
 790         int intr_type;
 791         int intr_count;
 792         struct irq {
 793                 struct resource *res;
 794                 int rid;
 795                 volatile int nm_state;  /* NM_OFF, NM_ON, or NM_BUSY */
 796                 void *tag;
 797                 struct sge_rxq *rxq;
 798                 struct sge_nm_rxq *nm_rxq;
 799         } __aligned(CACHE_LINE_SIZE) *irq;
 800         int sge_gts_reg;
 801         int sge_kdoorbell_reg;
 802
 803         bus_dma_tag_t dmat;     /* Parent DMA tag */
 804
 805         struct sge sge;
 806         int lro_timeout;
 807         int sc_do_rxcopy;
 808
 809         struct taskqueue *tq[MAX_NCHAN];        /* General purpose taskqueues */
 810         struct port_info *port[MAX_NPORTS];
 811         uint8_t chan_map[MAX_NCHAN];            /* channel -> port */
 812
 813         void *tom_softc;        /* (struct tom_data *) */
 814         struct tom_tunables tt;
 815         struct t4_offload_policy *policy;
 816         struct rwlock policy_lock;
 817
 818         void *iwarp_softc;      /* (struct c4iw_dev *) */
 819         struct iw_tunables iwt;
 820         void *iscsi_ulp_softc;  /* (struct cxgbei_data *) */
 821         void *ccr_softc;        /* (struct ccr_softc *) */
 822         struct l2t_data *l2t;   /* L2 table */
 823         struct smt_data *smt;   /* Source MAC Table */
 824         struct tid_info tids;
 825
 826         uint8_t doorbells;
 827         int offload_map;        /* ports with IFCAP_TOE enabled */
 828         int active_ulds;        /* ULDs activated on this adapter */
 829         int flags;
 830         int debug_flags;
 831
 832         char ifp_lockname[16];
 833         struct mtx ifp_lock;
 834         struct ifnet *ifp;      /* tracer ifp */
 835         struct ifmedia media;
 836         int traceq;             /* iq used by all tracers, -1 if none */
 837         int tracer_valid;       /* bitmap of valid tracers */
 838         int tracer_enabled;     /* bitmap of enabled tracers */
 839
 840         char fw_version[16];
 841         char tp_version[16];
 842         char er_version[16];
 843         char bs_version[16];
 844         char cfg_file[32];
 845         u_int cfcsum;
 846         struct adapter_params params;
 847         const struct chip_params *chip_params;
 848         struct t4_virt_res vres;
 849
 850         uint16_t nbmcaps;
 851         uint16_t linkcaps;
 852         uint16_t switchcaps;
 853         uint16_t niccaps;
 854         uint16_t toecaps;
 855         uint16_t rdmacaps;
 856         uint16_t cryptocaps;
 857         uint16_t iscsicaps;
 858         uint16_t fcoecaps;
 859
 860         struct sysctl_ctx_list ctx; /* from adapter_full_init to full_uninit */
 861
 862         struct mtx sc_lock;
 863         char lockname[16];
 864
 865         /* Starving free lists */
 866         struct mtx sfl_lock;    /* same cache-line as sc_lock? but that's ok */
 867         TAILQ_HEAD(, sge_fl) sfl;
 868         struct callout sfl_callout;
 869
 870         struct mtx reg_lock;    /* for indirect register access */
 871
 872         struct memwin memwin[NUM_MEMWIN];       /* memory windows */
 873
 874         struct mtx tc_lock;
 875         struct task tc_task;
 876
 877         const char *last_op;
 878         const void *last_op_thr;
 879         int last_op_flags;
 880 };
 881
 882 #define ADAPTER_LOCK(sc)                mtx_lock(&(sc)->sc_lock)
 883 #define ADAPTER_UNLOCK(sc)              mtx_unlock(&(sc)->sc_lock)
 884 #define ADAPTER_LOCK_ASSERT_OWNED(sc)   mtx_assert(&(sc)->sc_lock, MA_OWNED)
 885 #define ADAPTER_LOCK_ASSERT_NOTOWNED(sc) mtx_assert(&(sc)->sc_lock, MA_NOTOWNED)
 886
 887 #define ASSERT_SYNCHRONIZED_OP(sc)      \
 888     KASSERT(IS_BUSY(sc) && \
 889         (mtx_owned(&(sc)->sc_lock) || sc->last_op_thr == curthread), \
 890         ("%s: operation not synchronized.", __func__))
 891
 892 #define PORT_LOCK(pi)                   mtx_lock(&(pi)->pi_lock)
 893 #define PORT_UNLOCK(pi)                 mtx_unlock(&(pi)->pi_lock)
 894 #define PORT_LOCK_ASSERT_OWNED(pi)      mtx_assert(&(pi)->pi_lock, MA_OWNED)
 895 #define PORT_LOCK_ASSERT_NOTOWNED(pi)   mtx_assert(&(pi)->pi_lock, MA_NOTOWNED)
 896
 897 #define FL_LOCK(fl)                     mtx_lock(&(fl)->fl_lock)
 898 #define FL_TRYLOCK(fl)                  mtx_trylock(&(fl)->fl_lock)
 899 #define FL_UNLOCK(fl)                   mtx_unlock(&(fl)->fl_lock)
 900 #define FL_LOCK_ASSERT_OWNED(fl)        mtx_assert(&(fl)->fl_lock, MA_OWNED)
 901 #define FL_LOCK_ASSERT_NOTOWNED(fl)     mtx_assert(&(fl)->fl_lock, MA_NOTOWNED)
 902
 903 #define RXQ_FL_LOCK(rxq)                FL_LOCK(&(rxq)->fl)
 904 #define RXQ_FL_UNLOCK(rxq)              FL_UNLOCK(&(rxq)->fl)
 905 #define RXQ_FL_LOCK_ASSERT_OWNED(rxq)   FL_LOCK_ASSERT_OWNED(&(rxq)->fl)
 906 #define RXQ_FL_LOCK_ASSERT_NOTOWNED(rxq) FL_LOCK_ASSERT_NOTOWNED(&(rxq)->fl)
 907
 908 #define EQ_LOCK(eq)                     mtx_lock(&(eq)->eq_lock)
 909 #define EQ_TRYLOCK(eq)                  mtx_trylock(&(eq)->eq_lock)
 910 #define EQ_UNLOCK(eq)                   mtx_unlock(&(eq)->eq_lock)
 911 #define EQ_LOCK_ASSERT_OWNED(eq)        mtx_assert(&(eq)->eq_lock, MA_OWNED)
 912 #define EQ_LOCK_ASSERT_NOTOWNED(eq)     mtx_assert(&(eq)->eq_lock, MA_NOTOWNED)
 913
 914 #define TXQ_LOCK(txq)                   EQ_LOCK(&(txq)->eq)
 915 #define TXQ_TRYLOCK(txq)                EQ_TRYLOCK(&(txq)->eq)
 916 #define TXQ_UNLOCK(txq)                 EQ_UNLOCK(&(txq)->eq)
 917 #define TXQ_LOCK_ASSERT_OWNED(txq)      EQ_LOCK_ASSERT_OWNED(&(txq)->eq)
 918 #define TXQ_LOCK_ASSERT_NOTOWNED(txq)   EQ_LOCK_ASSERT_NOTOWNED(&(txq)->eq)
 919
 920 #define CH_DUMP_MBOX(sc, mbox, data_reg) \
 921         do { \
 922                 if (sc->debug_flags & DF_DUMP_MBOX) { \
 923                         log(LOG_NOTICE, \
 924                             "%s mbox %u: %016llx %016llx %016llx %016llx " \
 925                             "%016llx %016llx %016llx %016llx\n", \
 926                             device_get_nameunit(sc->dev), mbox, \
 927                             (unsigned long long)t4_read_reg64(sc, data_reg), \
 928                             (unsigned long long)t4_read_reg64(sc, data_reg + 8), \
 929                             (unsigned long long)t4_read_reg64(sc, data_reg + 16), \
 930                             (unsigned long long)t4_read_reg64(sc, data_reg + 24), \
 931                             (unsigned long long)t4_read_reg64(sc, data_reg + 32), \
 932                             (unsigned long long)t4_read_reg64(sc, data_reg + 40), \
 933                             (unsigned long long)t4_read_reg64(sc, data_reg + 48), \
 934                             (unsigned long long)t4_read_reg64(sc, data_reg + 56)); \
 935                 } \
 936         } while (0)
 937
 938 #define for_each_txq(vi, iter, q) \
 939         for (q = &vi->pi->adapter->sge.txq[vi->first_txq], iter = 0; \
 940             iter < vi->ntxq; ++iter, ++q)
 941 #define for_each_rxq(vi, iter, q) \
 942         for (q = &vi->pi->adapter->sge.rxq[vi->first_rxq], iter = 0; \
 943             iter < vi->nrxq; ++iter, ++q)
 944 #define for_each_ofld_txq(vi, iter, q) \
 945         for (q = &vi->pi->adapter->sge.ofld_txq[vi->first_ofld_txq], iter = 0; \
 946             iter < vi->nofldtxq; ++iter, ++q)
 947 #define for_each_ofld_rxq(vi, iter, q) \
 948         for (q = &vi->pi->adapter->sge.ofld_rxq[vi->first_ofld_rxq], iter = 0; \
 949             iter < vi->nofldrxq; ++iter, ++q)
 950 #define for_each_nm_txq(vi, iter, q) \
 951         for (q = &vi->pi->adapter->sge.nm_txq[vi->first_nm_txq], iter = 0; \
 952             iter < vi->nnmtxq; ++iter, ++q)
 953 #define for_each_nm_rxq(vi, iter, q) \
 954         for (q = &vi->pi->adapter->sge.nm_rxq[vi->first_nm_rxq], iter = 0; \
 955             iter < vi->nnmrxq; ++iter, ++q)
 956 #define for_each_vi(_pi, _iter, _vi) \
 957         for ((_vi) = (_pi)->vi, (_iter) = 0; (_iter) < (_pi)->nvi; \
 958              ++(_iter), ++(_vi))
 959
 960 #define IDXINCR(idx, incr, wrap) do { \
 961         idx = wrap - idx > incr ? idx + incr : incr - (wrap - idx); \
 962 } while (0)
 963 #define IDXDIFF(head, tail, wrap) \
 964         ((head) >= (tail) ? (head) - (tail) : (wrap) - (tail) + (head))
 965
 966 /* One for errors, one for firmware events */
 967 #define T4_EXTRA_INTR 2
 968
 969 /* One for firmware events */
 970 #define T4VF_EXTRA_INTR 1
 971
 972 static inline int
 973 forwarding_intr_to_fwq(struct adapter *sc)
 974 {
 975
 976         return (sc->intr_count == 1);
 977 }
 978
 979 static inline uint32_t
 980 t4_read_reg(struct adapter *sc, uint32_t reg)
 981 {
 982
 983         return bus_space_read_4(sc->bt, sc->bh, reg);
 984 }
 985
 986 static inline void
 987 t4_write_reg(struct adapter *sc, uint32_t reg, uint32_t val)
 988 {
 989
 990         bus_space_write_4(sc->bt, sc->bh, reg, val);
 991 }
 992
 993 static inline uint64_t
 994 t4_read_reg64(struct adapter *sc, uint32_t reg)
 995 {
 996
 997 #ifdef __LP64__
 998         return bus_space_read_8(sc->bt, sc->bh, reg);
 999 #else
1000         return (uint64_t)bus_space_read_4(sc->bt, sc->bh, reg) +
1001             ((uint64_t)bus_space_read_4(sc->bt, sc->bh, reg + 4) << 32);
1002
1003 #endif
1004 }
1005
1006 static inline void
1007 t4_write_reg64(struct adapter *sc, uint32_t reg, uint64_t val)
1008 {
1009
1010 #ifdef __LP64__
1011         bus_space_write_8(sc->bt, sc->bh, reg, val);
1012 #else
1013         bus_space_write_4(sc->bt, sc->bh, reg, val);
1014         bus_space_write_4(sc->bt, sc->bh, reg + 4, val>> 32);
1015 #endif
1016 }
1017
1018 static inline void
1019 t4_os_pci_read_cfg1(struct adapter *sc, int reg, uint8_t *val)
1020 {
1021
1022         *val = pci_read_config(sc->dev, reg, 1);
1023 }
1024
1025 static inline void
1026 t4_os_pci_write_cfg1(struct adapter *sc, int reg, uint8_t val)
1027 {
1028
1029         pci_write_config(sc->dev, reg, val, 1);
1030 }
1031
1032 static inline void
1033 t4_os_pci_read_cfg2(struct adapter *sc, int reg, uint16_t *val)
1034 {
1035
1036         *val = pci_read_config(sc->dev, reg, 2);
1037 }
1038
1039 static inline void
1040 t4_os_pci_write_cfg2(struct adapter *sc, int reg, uint16_t val)
1041 {
1042
1043         pci_write_config(sc->dev, reg, val, 2);
1044 }
1045
1046 static inline void
1047 t4_os_pci_read_cfg4(struct adapter *sc, int reg, uint32_t *val)
1048 {
1049
1050         *val = pci_read_config(sc->dev, reg, 4);
1051 }
1052
1053 static inline void
1054 t4_os_pci_write_cfg4(struct adapter *sc, int reg, uint32_t val)
1055 {
1056
1057         pci_write_config(sc->dev, reg, val, 4);
1058 }
1059
1060 static inline struct port_info *
1061 adap2pinfo(struct adapter *sc, int idx)
1062 {
1063
1064         return (sc->port[idx]);
1065 }
1066
1067 static inline void
1068 t4_os_set_hw_addr(struct port_info *pi, uint8_t hw_addr[])
1069 {
1070
1071         bcopy(hw_addr, pi->vi[0].hw_addr, ETHER_ADDR_LEN);
1072 }
1073
1074 static inline bool
1075 is_10G_port(const struct port_info *pi)
1076 {
1077
1078         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_10G) != 0);
1079 }
1080
1081 static inline bool
1082 is_25G_port(const struct port_info *pi)
1083 {
1084
1085         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_25G) != 0);
1086 }
1087
1088 static inline bool
1089 is_40G_port(const struct port_info *pi)
1090 {
1091
1092         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_40G) != 0);
1093 }
1094
1095 static inline bool
1096 is_100G_port(const struct port_info *pi)
1097 {
1098
1099         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_100G) != 0);
1100 }
1101
1102 static inline int
1103 port_top_speed(const struct port_info *pi)
1104 {
1105
1106         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_100G)
1107                 return (100);
1108         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_40G)
1109                 return (40);
1110         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_25G)
1111                 return (25);
1112         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_10G)
1113                 return (10);
1114         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_1G)
1115                 return (1);
1116
1117         return (0);
1118 }
1119
1120 static inline int
1121 tx_resume_threshold(struct sge_eq *eq)
1122 {
1123
1124         /* not quite the same as qsize / 4, but this will do. */
1125         return (eq->sidx / 4);
1126 }
1127
1128 static inline int
1129 t4_use_ldst(struct adapter *sc)
1130 {
1131
1132 #ifdef notyet
1133         return (sc->flags & FW_OK || !sc->use_bd);
1134 #else
1135         return (0);
1136 #endif
1137 }
1138
1139 /* t4_main.c */
1140 extern int t4_ntxq;
1141 extern int t4_nrxq;
1142 extern int t4_intr_types;
1143 extern int t4_tmr_idx;
1144 extern int t4_pktc_idx;
1145 extern unsigned int t4_qsize_rxq;
1146 extern unsigned int t4_qsize_txq;
1147 extern device_method_t cxgbe_methods[];
1148
1149 int t4_os_find_pci_capability(struct adapter *, int);
1150 int t4_os_pci_save_state(struct adapter *);
1151 int t4_os_pci_restore_state(struct adapter *);
1152 void t4_os_portmod_changed(struct port_info *);
1153 void t4_os_link_changed(struct port_info *);
1154 void t4_iterate(void (*)(struct adapter *, void *), void *);
1155 void t4_init_devnames(struct adapter *);
1156 void t4_add_adapter(struct adapter *);
1157 void t4_aes_getdeckey(void *, const void *, unsigned int);
1158 int t4_detach_common(device_t);
1159 int t4_map_bars_0_and_4(struct adapter *);
1160 int t4_map_bar_2(struct adapter *);
1161 int t4_setup_intr_handlers(struct adapter *);
1162 void t4_sysctls(struct adapter *);
1163 int begin_synchronized_op(struct adapter *, struct vi_info *, int, char *);
1164 void doom_vi(struct adapter *, struct vi_info *);
1165 void end_synchronized_op(struct adapter *, int);
1166 int update_mac_settings(struct ifnet *, int);
1167 int adapter_full_init(struct adapter *);
1168 int adapter_full_uninit(struct adapter *);
1169 uint64_t cxgbe_get_counter(struct ifnet *, ift_counter);
1170 int vi_full_init(struct vi_info *);
1171 int vi_full_uninit(struct vi_info *);
1172 void vi_sysctls(struct vi_info *);
1173 void vi_tick(void *);
1174 int rw_via_memwin(struct adapter *, int, uint32_t, uint32_t *, int, int);
1175 int alloc_atid_tab(struct tid_info *, int);
1176 void free_atid_tab(struct tid_info *);
1177 int alloc_atid(struct adapter *, void *);
1178 void *lookup_atid(struct adapter *, int);
1179 void free_atid(struct adapter *, int);
1180 void release_tid(struct adapter *, int, struct sge_wrq *);
1181
1182 #ifdef DEV_NETMAP
1183 /* t4_netmap.c */
1184 void cxgbe_nm_attach(struct vi_info *);
1185 void cxgbe_nm_detach(struct vi_info *);
1186 void t4_nm_intr(void *);
1187 #endif
1188
1189 /* t4_sge.c */
1190 void t4_sge_modload(void);
1191 void t4_sge_modunload(void);
1192 uint64_t t4_sge_extfree_refs(void);
1193 void t4_tweak_chip_settings(struct adapter *);
1194 int t4_read_chip_settings(struct adapter *);
1195 int t4_create_dma_tag(struct adapter *);
1196 void t4_sge_sysctls(struct adapter *, struct sysctl_ctx_list *,
1197     struct sysctl_oid_list *);
1198 int t4_destroy_dma_tag(struct adapter *);
1199 int t4_setup_adapter_queues(struct adapter *);
1200 int t4_teardown_adapter_queues(struct adapter *);
1201 int t4_setup_vi_queues(struct vi_info *);
1202 int t4_teardown_vi_queues(struct vi_info *);
1203 void t4_intr_all(void *);
1204 void t4_intr(void *);
1205 void t4_vi_intr(void *);
1206 void t4_intr_err(void *);
1207 void t4_intr_evt(void *);
1208 void t4_wrq_tx_locked(struct adapter *, struct sge_wrq *, struct wrqe *);
1209 void t4_update_fl_bufsize(struct ifnet *);
1210 int parse_pkt(struct adapter *, struct mbuf **);
1211 void *start_wrq_wr(struct sge_wrq *, int, struct wrq_cookie *);
1212 void commit_wrq_wr(struct sge_wrq *, void *, struct wrq_cookie *);
1213 int tnl_cong(struct port_info *, int);
1214 void t4_register_an_handler(an_handler_t);
1215 void t4_register_fw_msg_handler(int, fw_msg_handler_t);
1216 void t4_register_cpl_handler(int, cpl_handler_t);
1217 void t4_register_shared_cpl_handler(int, cpl_handler_t, int);
1218 #ifdef RATELIMIT
1219 int ethofld_transmit(struct ifnet *, struct mbuf *);
1220 void send_etid_flush_wr(struct cxgbe_snd_tag *);
1221 #endif
1222
1223 /* t4_tracer.c */
1224 struct t4_tracer;
1225 void t4_tracer_modload(void);
1226 void t4_tracer_modunload(void);
1227 void t4_tracer_port_detach(struct adapter *);
1228 int t4_get_tracer(struct adapter *, struct t4_tracer *);
1229 int t4_set_tracer(struct adapter *, struct t4_tracer *);
1230 int t4_trace_pkt(struct sge_iq *, const struct rss_header *, struct mbuf *);
1231 int t5_trace_pkt(struct sge_iq *, const struct rss_header *, struct mbuf *);
1232
1233 /* t4_sched.c */
1234 int t4_set_sched_class(struct adapter *, struct t4_sched_params *);
1235 int t4_set_sched_queue(struct adapter *, struct t4_sched_queue *);
1236 int t4_init_tx_sched(struct adapter *);
1237 int t4_free_tx_sched(struct adapter *);
1238 void t4_update_tx_sched(struct adapter *);
1239 int t4_reserve_cl_rl_kbps(struct adapter *, int, u_int, int *);
1240 void t4_release_cl_rl_kbps(struct adapter *, int, int);
1241 #ifdef RATELIMIT
1242 void t4_init_etid_table(struct adapter *);
1243 void t4_free_etid_table(struct adapter *);
1244 struct cxgbe_snd_tag *lookup_etid(struct adapter *, int);
1245 int cxgbe_snd_tag_alloc(struct ifnet *, union if_snd_tag_alloc_params *,
1246     struct m_snd_tag **);
1247 int cxgbe_snd_tag_modify(struct m_snd_tag *, union if_snd_tag_modify_params *);
1248 int cxgbe_snd_tag_query(struct m_snd_tag *, union if_snd_tag_query_params *);
1249 void cxgbe_snd_tag_free(struct m_snd_tag *);
1250 void cxgbe_snd_tag_free_locked(struct cxgbe_snd_tag *);
1251 #endif
1252
1253 /* t4_filter.c */
1254 int get_filter_mode(struct adapter *, uint32_t *);
1255 int set_filter_mode(struct adapter *, uint32_t);
1256 int get_filter(struct adapter *, struct t4_filter *);
1257 int set_filter(struct adapter *, struct t4_filter *);
1258 int del_filter(struct adapter *, struct t4_filter *);
1259 int t4_filter_rpl(struct sge_iq *, const struct rss_header *, struct mbuf *);
1260 int t4_hashfilter_ao_rpl(struct sge_iq *, const struct rss_header *, struct mbuf *);
1261 int t4_hashfilter_tcb_rpl(struct sge_iq *, const struct rss_header *, struct mbuf *);
1262 int t4_del_hashfilter_rpl(struct sge_iq *, const struct rss_header *, struct mbuf *);
1263 void free_hftid_tab(struct tid_info *);
1264
1265 static inline struct wrqe *
1266 alloc_wrqe(int wr_len, struct sge_wrq *wrq)
1267 {
1268         int len = offsetof(struct wrqe, wr) + wr_len;
1269         struct wrqe *wr;
1270
1271         wr = malloc(len, M_CXGBE, M_NOWAIT);
1272         if (__predict_false(wr == NULL))
1273                 return (NULL);
1274         wr->wr_len = wr_len;
1275         wr->wrq = wrq;
1276         return (wr);
1277 }
1278
1279 static inline void *
1280 wrtod(struct wrqe *wr)
1281 {
1282         return (&wr->wr[0]);
1283 }
1284
1285 static inline void
1286 free_wrqe(struct wrqe *wr)
1287 {
1288         free(wr, M_CXGBE);
1289 }
1290
1291 static inline void
1292 t4_wrq_tx(struct adapter *sc, struct wrqe *wr)
1293 {
1294         struct sge_wrq *wrq = wr->wrq;
1295
1296         TXQ_LOCK(wrq);
1297         t4_wrq_tx_locked(sc, wrq, wr);
1298         TXQ_UNLOCK(wrq);
1299 }
1300
1301 static inline int
1302 read_via_memwin(struct adapter *sc, int idx, uint32_t addr, uint32_t *val,
1303     int len)
1304 {
1305
1306         return (rw_via_memwin(sc, idx, addr, val, len, 0));
1307 }
1308
1309 static inline int
1310 write_via_memwin(struct adapter *sc, int idx, uint32_t addr,
1311     const uint32_t *val, int len)
1312 {
1313
1314         return (rw_via_memwin(sc, idx, addr, (void *)(uintptr_t)val, len, 1));
1315 }
1316 #endif