sys/dev/cxgbe/t4_l2t.h

   1 /*-
   2  * SPDX-License-Identifier: BSD-2-Clause
   3  *
   4  * Copyright (c) 2011 Chelsio Communications, Inc.
   5  * All rights reserved.
   6  *
   7  * Redistribution and use in source and binary forms, with or without
   8  * modification, are permitted provided that the following conditions
   9  * are met:
  10  * 1. Redistributions of source code must retain the above copyright
  11  *    notice, this list of conditions and the following disclaimer.
  12  * 2. Redistributions in binary form must reproduce the above copyright
  13  *    notice, this list of conditions and the following disclaimer in the
  14  *    documentation and/or other materials provided with the distribution.
  15  *
  16  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  17  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  18  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  19  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  20  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  21  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  22  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  23  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  24  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  25  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  26  * SUCH DAMAGE.
  27  *
  28  */
  29
  30 #ifndef __T4_L2T_H
  31 #define __T4_L2T_H
  32
  33 /* identifies sync vs async L2T_WRITE_REQs */
  34 #define S_SYNC_WR    12
  35 #define V_SYNC_WR(x) ((x) << S_SYNC_WR)
  36 #define F_SYNC_WR    V_SYNC_WR(1)
  37
  38 enum { L2T_SIZE = 4096 };     /* # of L2T entries */
  39
  40 enum {
  41         L2T_STATE_VALID,        /* entry is up to date */
  42         L2T_STATE_STALE,        /* entry may be used but needs revalidation */
  43         L2T_STATE_RESOLVING,    /* entry needs address resolution */
  44         L2T_STATE_FAILED,       /* failed to resolve */
  45         L2T_STATE_SYNC_WRITE,   /* synchronous write of entry underway */
  46
  47         /* when state is one of the below the entry is not hashed */
  48         L2T_STATE_SWITCHING,    /* entry is being used by a switching filter */
  49         L2T_STATE_TLS,          /* entry is being used by TLS sessions */
  50         L2T_STATE_UNUSED        /* entry not in use */
  51 };
  52
  53 /*
  54  * Each L2T entry plays multiple roles.  First of all, it keeps state for the
  55  * corresponding entry of the HW L2 table and maintains a queue of offload
  56  * packets awaiting address resolution.  Second, it is a node of a hash table
  57  * chain, where the nodes of the chain are linked together through their next
  58  * pointer.  Finally, each node is a bucket of a hash table, pointing to the
  59  * first element in its chain through its first pointer.
  60  */
  61 struct l2t_entry {
  62         uint16_t state;                 /* entry state */
  63         uint16_t idx;                   /* entry index */
  64         uint32_t addr[4];               /* next hop IP or IPv6 address */
  65         uint32_t iqid;                  /* iqid for reply to write_l2e */
  66         struct sge_wrq *wrq;            /* queue to use for write_l2e */
  67         if_t ifp;               /* outgoing interface */
  68         uint16_t smt_idx;               /* SMT index */
  69         uint16_t vlan;                  /* VLAN TCI (id: 0-11, prio: 13-15) */
  70         struct l2t_entry *first;        /* start of hash chain */
  71         struct l2t_entry *next;         /* next l2t_entry on chain */
  72         STAILQ_HEAD(, wrqe) wr_list;    /* list of WRs awaiting resolution */
  73         struct mtx lock;
  74         volatile int refcnt;            /* entry reference count */
  75         uint16_t hash;                  /* hash bucket the entry is on */
  76         uint8_t ipv6;                   /* entry is for an IPv6 address */
  77         uint8_t lport;                  /* associated offload logical port */
  78         uint8_t dmac[ETHER_ADDR_LEN];   /* next hop's MAC address */
  79 };
  80
  81 struct l2t_data {
  82         struct rwlock lock;
  83         u_int l2t_size;
  84         volatile int nfree;     /* number of free entries */
  85         struct l2t_entry *rover;/* starting point for next allocation */
  86         struct l2t_entry l2tab[];
  87 };
  88
  89
  90 int t4_init_l2t(struct adapter *, int);
  91 int t4_free_l2t(struct l2t_data *);
  92 struct l2t_entry *t4_alloc_l2e(struct l2t_data *);
  93 struct l2t_entry *t4_l2t_alloc_switching(struct adapter *, uint16_t, uint8_t,
  94     uint8_t *);
  95 struct l2t_entry *t4_l2t_alloc_tls(struct adapter *, struct sge_txq *,
  96     void *, int *, uint16_t, uint8_t, uint8_t *);
  97 int t4_l2t_set_switching(struct adapter *, struct l2t_entry *, uint16_t,
  98     uint8_t, uint8_t *);
  99 int t4_write_l2e(struct l2t_entry *, int);
 100 int do_l2t_write_rpl(struct sge_iq *, const struct rss_header *, struct mbuf *);
 101
 102 static inline void
 103 t4_l2t_release(struct l2t_entry *e)
 104 {
 105         struct l2t_data *d = __containerof(e, struct l2t_data, l2tab[e->idx]);
 106
 107         if (atomic_fetchadd_int(&e->refcnt, -1) == 1)
 108                 atomic_add_int(&d->nfree, 1);
 109 }
 110
 111 int sysctl_l2t(SYSCTL_HANDLER_ARGS);
 112
 113 #endif  /* __T4_L2T_H */