sys/dev/cxgbe/t4_netmap.c

   1 /*-
   2  * Copyright (c) 2014 Chelsio Communications, Inc.
   3  * All rights reserved.
   4  * Written by: Navdeep Parhar <np@FreeBSD.org>
   5  *
   6  * Redistribution and use in source and binary forms, with or without
   7  * modification, are permitted provided that the following conditions
   8  * are met:
   9  * 1. Redistributions of source code must retain the above copyright
  10  *    notice, this list of conditions and the following disclaimer.
  11  * 2. Redistributions in binary form must reproduce the above copyright
  12  *    notice, this list of conditions and the following disclaimer in the
  13  *    documentation and/or other materials provided with the distribution.
  14  *
  15  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  16  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  17  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  18  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  19  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  20  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  21  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  22  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  23  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  24  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  25  * SUCH DAMAGE.
  26  */
  27
  28 #include <sys/cdefs.h>
  29 __FBSDID("$FreeBSD$");
  30
  31 #include "opt_inet.h"
  32 #include "opt_inet6.h"
  33
  34 #ifdef DEV_NETMAP
  35 #include <sys/param.h>
  36 #include <sys/bus.h>
  37 #include <sys/eventhandler.h>
  38 #include <sys/lock.h>
  39 #include <sys/mbuf.h>
  40 #include <sys/module.h>
  41 #include <sys/selinfo.h>
  42 #include <sys/socket.h>
  43 #include <sys/sockio.h>
  44 #include <machine/bus.h>
  45 #include <net/ethernet.h>
  46 #include <net/if.h>
  47 #include <net/if_media.h>
  48 #include <net/if_var.h>
  49 #include <net/if_clone.h>
  50 #include <net/if_types.h>
  51 #include <net/netmap.h>
  52 #include <dev/netmap/netmap_kern.h>
  53
  54 #include "common/common.h"
  55 #include "common/t4_regs.h"
  56 #include "common/t4_regs_values.h"
  57
  58 extern int fl_pad;      /* XXXNM */
  59
  60 /*
  61  * 0 = normal netmap rx
  62  * 1 = black hole
  63  * 2 = supermassive black hole (buffer packing enabled)
  64  */
  65 int black_hole = 0;
  66 SYSCTL_INT(_hw_cxgbe, OID_AUTO, nm_black_hole, CTLFLAG_RWTUN, &black_hole, 0,
  67     "Sink incoming packets.");
  68
  69 int rx_ndesc = 256;
  70 SYSCTL_INT(_hw_cxgbe, OID_AUTO, nm_rx_ndesc, CTLFLAG_RWTUN,
  71     &rx_ndesc, 0, "# of rx descriptors after which the hw cidx is updated.");
  72
  73 int rx_nframes = 64;
  74 SYSCTL_INT(_hw_cxgbe, OID_AUTO, nm_rx_nframes, CTLFLAG_RWTUN,
  75     &rx_nframes, 0, "max # of frames received before waking up netmap rx.");
  76
  77 int holdoff_tmr_idx = 2;
  78 SYSCTL_INT(_hw_cxgbe, OID_AUTO, nm_holdoff_tmr_idx, CTLFLAG_RWTUN,
  79     &holdoff_tmr_idx, 0, "Holdoff timer index for netmap rx queues.");
  80
  81 /*
  82  * Congestion drops.
  83  * -1: no congestion feedback (not recommended).
  84  *  0: backpressure the channel instead of dropping packets right away.
  85  *  1: no backpressure, drop packets for the congested queue immediately.
  86  */
  87 static int nm_cong_drop = 1;
  88 SYSCTL_INT(_hw_cxgbe, OID_AUTO, nm_cong_drop, CTLFLAG_RWTUN,
  89     &nm_cong_drop, 0,
  90     "Congestion control for netmap rx queues (0 = backpressure, 1 = drop");
  91
  92 int starve_fl = 0;
  93 SYSCTL_INT(_hw_cxgbe, OID_AUTO, starve_fl, CTLFLAG_RWTUN,
  94     &starve_fl, 0, "Don't ring fl db for netmap rx queues.");
  95
  96 /*
  97  * Try to process tx credits in bulk.  This may cause a delay in the return of
  98  * tx credits and is suitable for bursty or non-stop tx only.
  99  */
 100 int lazy_tx_credit_flush = 1;
 101 SYSCTL_INT(_hw_cxgbe, OID_AUTO, lazy_tx_credit_flush, CTLFLAG_RWTUN,
 102     &lazy_tx_credit_flush, 0, "lazy credit flush for netmap tx queues.");
 103
 104 /*
 105  * Split the netmap rx queues into two groups that populate separate halves of
 106  * the RSS indirection table.  This allows filters with hashmask to steer to a
 107  * particular group of queues.
 108  */
 109 static int nm_split_rss = 0;
 110 SYSCTL_INT(_hw_cxgbe, OID_AUTO, nm_split_rss, CTLFLAG_RWTUN,
 111     &nm_split_rss, 0, "Split the netmap rx queues into two groups.");
 112
 113 /*
 114  * netmap(4) says "netmap does not use features such as checksum offloading, TCP
 115  * segmentation offloading, encryption, VLAN encapsulation/decapsulation, etc."
 116  * but this knob can be used to get the hardware to checksum all tx traffic
 117  * anyway.
 118  */
 119 static int nm_txcsum = 0;
 120 SYSCTL_INT(_hw_cxgbe, OID_AUTO, nm_txcsum, CTLFLAG_RWTUN,
 121     &nm_txcsum, 0, "Enable transmit checksum offloading.");
 122
 123 static int
 124 alloc_nm_rxq_hwq(struct vi_info *vi, struct sge_nm_rxq *nm_rxq, int cong)
 125 {
 126         int rc, cntxt_id, i;
 127         __be32 v;
 128         struct adapter *sc = vi->pi->adapter;
 129         struct sge_params *sp = &sc->params.sge;
 130         struct netmap_adapter *na = NA(vi->ifp);
 131         struct fw_iq_cmd c;
 132
 133         MPASS(na != NULL);
 134         MPASS(nm_rxq->iq_desc != NULL);
 135         MPASS(nm_rxq->fl_desc != NULL);
 136
 137         bzero(nm_rxq->iq_desc, vi->qsize_rxq * IQ_ESIZE);
 138         bzero(nm_rxq->fl_desc, na->num_rx_desc * EQ_ESIZE + sp->spg_len);
 139
 140         bzero(&c, sizeof(c));
 141         c.op_to_vfn = htobe32(V_FW_CMD_OP(FW_IQ_CMD) | F_FW_CMD_REQUEST |
 142             F_FW_CMD_WRITE | F_FW_CMD_EXEC | V_FW_IQ_CMD_PFN(sc->pf) |
 143             V_FW_IQ_CMD_VFN(0));
 144         c.alloc_to_len16 = htobe32(F_FW_IQ_CMD_ALLOC | F_FW_IQ_CMD_IQSTART |
 145             FW_LEN16(c));
 146         MPASS(!forwarding_intr_to_fwq(sc));
 147         KASSERT(nm_rxq->intr_idx < sc->intr_count,
 148             ("%s: invalid direct intr_idx %d", __func__, nm_rxq->intr_idx));
 149         v = V_FW_IQ_CMD_IQANDSTINDEX(nm_rxq->intr_idx);
 150         c.type_to_iqandstindex = htobe32(v |
 151             V_FW_IQ_CMD_TYPE(FW_IQ_TYPE_FL_INT_CAP) |
 152             V_FW_IQ_CMD_VIID(vi->viid) |
 153             V_FW_IQ_CMD_IQANUD(X_UPDATEDELIVERY_INTERRUPT));
 154         c.iqdroprss_to_iqesize = htobe16(V_FW_IQ_CMD_IQPCIECH(vi->pi->tx_chan) |
 155             F_FW_IQ_CMD_IQGTSMODE |
 156             V_FW_IQ_CMD_IQINTCNTTHRESH(0) |
 157             V_FW_IQ_CMD_IQESIZE(ilog2(IQ_ESIZE) - 4));
 158         c.iqsize = htobe16(vi->qsize_rxq);
 159         c.iqaddr = htobe64(nm_rxq->iq_ba);
 160         if (cong >= 0) {
 161                 c.iqns_to_fl0congen = htobe32(F_FW_IQ_CMD_IQFLINTCONGEN |
 162                     V_FW_IQ_CMD_FL0CNGCHMAP(cong) | F_FW_IQ_CMD_FL0CONGCIF |
 163                     F_FW_IQ_CMD_FL0CONGEN);
 164         }
 165         c.iqns_to_fl0congen |=
 166             htobe32(V_FW_IQ_CMD_FL0HOSTFCMODE(X_HOSTFCMODE_NONE) |
 167                 F_FW_IQ_CMD_FL0FETCHRO | F_FW_IQ_CMD_FL0DATARO |
 168                 (fl_pad ? F_FW_IQ_CMD_FL0PADEN : 0) |
 169                 (black_hole == 2 ? F_FW_IQ_CMD_FL0PACKEN : 0));
 170         c.fl0dcaen_to_fl0cidxfthresh =
 171             htobe16(V_FW_IQ_CMD_FL0FBMIN(chip_id(sc) <= CHELSIO_T5 ?
 172                 X_FETCHBURSTMIN_128B : X_FETCHBURSTMIN_64B_T6) |
 173                 V_FW_IQ_CMD_FL0FBMAX(chip_id(sc) <= CHELSIO_T5 ?
 174                 X_FETCHBURSTMAX_512B : X_FETCHBURSTMAX_256B));
 175         c.fl0size = htobe16(na->num_rx_desc / 8 + sp->spg_len / EQ_ESIZE);
 176         c.fl0addr = htobe64(nm_rxq->fl_ba);
 177
 178         rc = -t4_wr_mbox(sc, sc->mbox, &c, sizeof(c), &c);
 179         if (rc != 0) {
 180                 device_printf(sc->dev,
 181                     "failed to create netmap ingress queue: %d\n", rc);
 182                 return (rc);
 183         }
 184
 185         nm_rxq->iq_cidx = 0;
 186         MPASS(nm_rxq->iq_sidx == vi->qsize_rxq - sp->spg_len / IQ_ESIZE);
 187         nm_rxq->iq_gen = F_RSPD_GEN;
 188         nm_rxq->iq_cntxt_id = be16toh(c.iqid);
 189         nm_rxq->iq_abs_id = be16toh(c.physiqid);
 190         cntxt_id = nm_rxq->iq_cntxt_id - sc->sge.iq_start;
 191         if (cntxt_id >= sc->sge.niq) {
 192                 panic ("%s: nm_rxq->iq_cntxt_id (%d) more than the max (%d)",
 193                     __func__, cntxt_id, sc->sge.niq - 1);
 194         }
 195         sc->sge.iqmap[cntxt_id] = (void *)nm_rxq;
 196
 197         nm_rxq->fl_cntxt_id = be16toh(c.fl0id);
 198         nm_rxq->fl_pidx = nm_rxq->fl_cidx = 0;
 199         MPASS(nm_rxq->fl_sidx == na->num_rx_desc);
 200         cntxt_id = nm_rxq->fl_cntxt_id - sc->sge.eq_start;
 201         if (cntxt_id >= sc->sge.neq) {
 202                 panic("%s: nm_rxq->fl_cntxt_id (%d) more than the max (%d)",
 203                     __func__, cntxt_id, sc->sge.neq - 1);
 204         }
 205         sc->sge.eqmap[cntxt_id] = (void *)nm_rxq;
 206
 207         nm_rxq->fl_db_val = V_QID(nm_rxq->fl_cntxt_id) |
 208             sc->chip_params->sge_fl_db;
 209
 210         if (chip_id(sc) >= CHELSIO_T5 && cong >= 0) {
 211                 uint32_t param, val;
 212
 213                 param = V_FW_PARAMS_MNEM(FW_PARAMS_MNEM_DMAQ) |
 214                     V_FW_PARAMS_PARAM_X(FW_PARAMS_PARAM_DMAQ_CONM_CTXT) |
 215                     V_FW_PARAMS_PARAM_YZ(nm_rxq->iq_cntxt_id);
 216                 param = V_FW_PARAMS_MNEM(FW_PARAMS_MNEM_DMAQ) |
 217                     V_FW_PARAMS_PARAM_X(FW_PARAMS_PARAM_DMAQ_CONM_CTXT) |
 218                     V_FW_PARAMS_PARAM_YZ(nm_rxq->iq_cntxt_id);
 219                 if (cong == 0)
 220                         val = 1 << 19;
 221                 else {
 222                         val = 2 << 19;
 223                         for (i = 0; i < 4; i++) {
 224                                 if (cong & (1 << i))
 225                                         val |= 1 << (i << 2);
 226                         }
 227                 }
 228
 229                 rc = -t4_set_params(sc, sc->mbox, sc->pf, 0, 1, &param, &val);
 230                 if (rc != 0) {
 231                         /* report error but carry on */
 232                         device_printf(sc->dev,
 233                             "failed to set congestion manager context for "
 234                             "ingress queue %d: %d\n", nm_rxq->iq_cntxt_id, rc);
 235                 }
 236         }
 237
 238         t4_write_reg(sc, sc->sge_gts_reg,
 239             V_INGRESSQID(nm_rxq->iq_cntxt_id) |
 240             V_SEINTARM(V_QINTR_TIMER_IDX(holdoff_tmr_idx)));
 241
 242         return (rc);
 243 }
 244
 245 static int
 246 free_nm_rxq_hwq(struct vi_info *vi, struct sge_nm_rxq *nm_rxq)
 247 {
 248         struct adapter *sc = vi->pi->adapter;
 249         int rc;
 250
 251         rc = -t4_iq_free(sc, sc->mbox, sc->pf, 0, FW_IQ_TYPE_FL_INT_CAP,
 252             nm_rxq->iq_cntxt_id, nm_rxq->fl_cntxt_id, 0xffff);
 253         if (rc != 0)
 254                 device_printf(sc->dev, "%s: failed for iq %d, fl %d: %d\n",
 255                     __func__, nm_rxq->iq_cntxt_id, nm_rxq->fl_cntxt_id, rc);
 256         nm_rxq->iq_cntxt_id = INVALID_NM_RXQ_CNTXT_ID;
 257         return (rc);
 258 }
 259
 260 static int
 261 alloc_nm_txq_hwq(struct vi_info *vi, struct sge_nm_txq *nm_txq)
 262 {
 263         int rc, cntxt_id;
 264         size_t len;
 265         struct adapter *sc = vi->pi->adapter;
 266         struct netmap_adapter *na = NA(vi->ifp);
 267         struct fw_eq_eth_cmd c;
 268
 269         MPASS(na != NULL);
 270         MPASS(nm_txq->desc != NULL);
 271
 272         len = na->num_tx_desc * EQ_ESIZE + sc->params.sge.spg_len;
 273         bzero(nm_txq->desc, len);
 274
 275         bzero(&c, sizeof(c));
 276         c.op_to_vfn = htobe32(V_FW_CMD_OP(FW_EQ_ETH_CMD) | F_FW_CMD_REQUEST |
 277             F_FW_CMD_WRITE | F_FW_CMD_EXEC | V_FW_EQ_ETH_CMD_PFN(sc->pf) |
 278             V_FW_EQ_ETH_CMD_VFN(0));
 279         c.alloc_to_len16 = htobe32(F_FW_EQ_ETH_CMD_ALLOC |
 280             F_FW_EQ_ETH_CMD_EQSTART | FW_LEN16(c));
 281         c.autoequiqe_to_viid = htobe32(F_FW_EQ_ETH_CMD_AUTOEQUIQE |
 282             F_FW_EQ_ETH_CMD_AUTOEQUEQE | V_FW_EQ_ETH_CMD_VIID(vi->viid));
 283         c.fetchszm_to_iqid =
 284             htobe32(V_FW_EQ_ETH_CMD_HOSTFCMODE(X_HOSTFCMODE_NONE) |
 285                 V_FW_EQ_ETH_CMD_PCIECHN(vi->pi->tx_chan) | F_FW_EQ_ETH_CMD_FETCHRO |
 286                 V_FW_EQ_ETH_CMD_IQID(sc->sge.nm_rxq[nm_txq->iqidx].iq_cntxt_id));
 287         c.dcaen_to_eqsize =
 288             htobe32(V_FW_EQ_ETH_CMD_FBMIN(chip_id(sc) <= CHELSIO_T5 ?
 289                 X_FETCHBURSTMIN_64B : X_FETCHBURSTMIN_64B_T6) |
 290                 V_FW_EQ_ETH_CMD_FBMAX(X_FETCHBURSTMAX_512B) |
 291                 V_FW_EQ_ETH_CMD_EQSIZE(len / EQ_ESIZE));
 292         c.eqaddr = htobe64(nm_txq->ba);
 293
 294         rc = -t4_wr_mbox(sc, sc->mbox, &c, sizeof(c), &c);
 295         if (rc != 0) {
 296                 device_printf(vi->dev,
 297                     "failed to create netmap egress queue: %d\n", rc);
 298                 return (rc);
 299         }
 300
 301         nm_txq->cntxt_id = G_FW_EQ_ETH_CMD_EQID(be32toh(c.eqid_pkd));
 302         cntxt_id = nm_txq->cntxt_id - sc->sge.eq_start;
 303         if (cntxt_id >= sc->sge.neq)
 304             panic("%s: nm_txq->cntxt_id (%d) more than the max (%d)", __func__,
 305                 cntxt_id, sc->sge.neq - 1);
 306         sc->sge.eqmap[cntxt_id] = (void *)nm_txq;
 307
 308         nm_txq->pidx = nm_txq->cidx = 0;
 309         MPASS(nm_txq->sidx == na->num_tx_desc);
 310         nm_txq->equiqidx = nm_txq->equeqidx = nm_txq->dbidx = 0;
 311
 312         nm_txq->doorbells = sc->doorbells;
 313         if (isset(&nm_txq->doorbells, DOORBELL_UDB) ||
 314             isset(&nm_txq->doorbells, DOORBELL_UDBWC) ||
 315             isset(&nm_txq->doorbells, DOORBELL_WCWR)) {
 316                 uint32_t s_qpp = sc->params.sge.eq_s_qpp;
 317                 uint32_t mask = (1 << s_qpp) - 1;
 318                 volatile uint8_t *udb;
 319
 320                 udb = sc->udbs_base + UDBS_DB_OFFSET;
 321                 udb += (nm_txq->cntxt_id >> s_qpp) << PAGE_SHIFT;
 322                 nm_txq->udb_qid = nm_txq->cntxt_id & mask;
 323                 if (nm_txq->udb_qid >= PAGE_SIZE / UDBS_SEG_SIZE)
 324                         clrbit(&nm_txq->doorbells, DOORBELL_WCWR);
 325                 else {
 326                         udb += nm_txq->udb_qid << UDBS_SEG_SHIFT;
 327                         nm_txq->udb_qid = 0;
 328                 }
 329                 nm_txq->udb = (volatile void *)udb;
 330         }
 331
 332         return (rc);
 333 }
 334
 335 static int
 336 free_nm_txq_hwq(struct vi_info *vi, struct sge_nm_txq *nm_txq)
 337 {
 338         struct adapter *sc = vi->pi->adapter;
 339         int rc;
 340
 341         rc = -t4_eth_eq_free(sc, sc->mbox, sc->pf, 0, nm_txq->cntxt_id);
 342         if (rc != 0)
 343                 device_printf(sc->dev, "%s: failed for eq %d: %d\n", __func__,
 344                     nm_txq->cntxt_id, rc);
 345         nm_txq->cntxt_id = INVALID_NM_TXQ_CNTXT_ID;
 346         return (rc);
 347 }
 348
 349 static int
 350 cxgbe_netmap_on(struct adapter *sc, struct vi_info *vi, struct ifnet *ifp,
 351     struct netmap_adapter *na)
 352 {
 353         struct netmap_slot *slot;
 354         struct netmap_kring *kring;
 355         struct sge_nm_rxq *nm_rxq;
 356         struct sge_nm_txq *nm_txq;
 357         int rc, i, j, hwidx, defq, nrssq;
 358         struct hw_buf_info *hwb;
 359
 360         ASSERT_SYNCHRONIZED_OP(sc);
 361
 362         if ((vi->flags & VI_INIT_DONE) == 0 ||
 363             (ifp->if_drv_flags & IFF_DRV_RUNNING) == 0)
 364                 return (EAGAIN);
 365
 366         hwb = &sc->sge.hw_buf_info[0];
 367         for (i = 0; i < SGE_FLBUF_SIZES; i++, hwb++) {
 368                 if (hwb->size == NETMAP_BUF_SIZE(na))
 369                         break;
 370         }
 371         if (i >= SGE_FLBUF_SIZES) {
 372                 if_printf(ifp, "no hwidx for netmap buffer size %d.\n",
 373                     NETMAP_BUF_SIZE(na));
 374                 return (ENXIO);
 375         }
 376         hwidx = i;
 377
 378         /* Must set caps before calling netmap_reset */
 379         nm_set_native_flags(na);
 380
 381         for_each_nm_rxq(vi, i, nm_rxq) {
 382                 kring = na->rx_rings[nm_rxq->nid];
 383                 if (!nm_kring_pending_on(kring) ||
 384                     nm_rxq->iq_cntxt_id != INVALID_NM_RXQ_CNTXT_ID)
 385                         continue;
 386
 387                 alloc_nm_rxq_hwq(vi, nm_rxq, tnl_cong(vi->pi, nm_cong_drop));
 388                 nm_rxq->fl_hwidx = hwidx;
 389                 slot = netmap_reset(na, NR_RX, i, 0);
 390                 MPASS(slot != NULL);    /* XXXNM: error check, not assert */
 391
 392                 /* We deal with 8 bufs at a time */
 393                 MPASS((na->num_rx_desc & 7) == 0);
 394                 MPASS(na->num_rx_desc == nm_rxq->fl_sidx);
 395                 for (j = 0; j < nm_rxq->fl_sidx; j++) {
 396                         uint64_t ba;
 397
 398                         PNMB(na, &slot[j], &ba);
 399                         MPASS(ba != 0);
 400                         nm_rxq->fl_desc[j] = htobe64(ba | hwidx);
 401                 }
 402                 j = nm_rxq->fl_pidx = nm_rxq->fl_sidx - 8;
 403                 MPASS((j & 7) == 0);
 404                 j /= 8; /* driver pidx to hardware pidx */
 405                 wmb();
 406                 t4_write_reg(sc, sc->sge_kdoorbell_reg,
 407                     nm_rxq->fl_db_val | V_PIDX(j));
 408
 409                 (void) atomic_cmpset_int(&nm_rxq->nm_state, NM_OFF, NM_ON);
 410         }
 411
 412         for_each_nm_txq(vi, i, nm_txq) {
 413                 kring = na->tx_rings[nm_txq->nid];
 414                 if (!nm_kring_pending_on(kring) ||
 415                     nm_txq->cntxt_id != INVALID_NM_TXQ_CNTXT_ID)
 416                         continue;
 417
 418                 alloc_nm_txq_hwq(vi, nm_txq);
 419                 slot = netmap_reset(na, NR_TX, i, 0);
 420                 MPASS(slot != NULL);    /* XXXNM: error check, not assert */
 421         }
 422
 423         if (vi->nm_rss == NULL) {
 424                 vi->nm_rss = malloc(vi->rss_size * sizeof(uint16_t), M_CXGBE,
 425                     M_ZERO | M_WAITOK);
 426         }
 427
 428         MPASS(vi->nnmrxq > 0);
 429         if (nm_split_rss == 0 || vi->nnmrxq == 1) {
 430                 for (i = 0; i < vi->rss_size;) {
 431                         for_each_nm_rxq(vi, j, nm_rxq) {
 432                                 vi->nm_rss[i++] = nm_rxq->iq_abs_id;
 433                                 if (i == vi->rss_size)
 434                                         break;
 435                         }
 436                 }
 437                 defq = vi->nm_rss[0];
 438         } else {
 439                 /* We have multiple queues and we want to split the table. */
 440                 MPASS(nm_split_rss != 0);
 441                 MPASS(vi->nnmrxq > 1);
 442
 443                 nm_rxq = &sc->sge.nm_rxq[vi->first_nm_rxq];
 444                 nrssq = vi->nnmrxq;
 445                 if (vi->nnmrxq & 1) {
 446                         /*
 447                          * Odd number of queues. The first rxq is designated the
 448                          * default queue, the rest are split evenly.
 449                          */
 450                         defq = nm_rxq->iq_abs_id;
 451                         nm_rxq++;
 452                         nrssq--;
 453                 } else {
 454                         /*
 455                          * Even number of queues split into two halves.  The
 456                          * first rxq in one of the halves is designated the
 457                          * default queue.
 458                          */
 459 #if 1
 460                         /* First rxq in the first half. */
 461                         defq = nm_rxq->iq_abs_id;
 462 #else
 463                         /* First rxq in the second half. */
 464                         defq = nm_rxq[vi->nnmrxq / 2].iq_abs_id;
 465 #endif
 466                 }
 467
 468                 i = 0;
 469                 while (i < vi->rss_size / 2) {
 470                         for (j = 0; j < nrssq / 2; j++) {
 471                                 vi->nm_rss[i++] = nm_rxq[j].iq_abs_id;
 472                                 if (i == vi->rss_size / 2)
 473                                         break;
 474                         }
 475                 }
 476                 while (i < vi->rss_size) {
 477                         for (j = nrssq / 2; j < nrssq; j++) {
 478                                 vi->nm_rss[i++] = nm_rxq[j].iq_abs_id;
 479                                 if (i == vi->rss_size)
 480                                         break;
 481                         }
 482                 }
 483         }
 484         rc = -t4_config_rss_range(sc, sc->mbox, vi->viid, 0, vi->rss_size,
 485             vi->nm_rss, vi->rss_size);
 486         if (rc != 0)
 487                 if_printf(ifp, "netmap rss_config failed: %d\n", rc);
 488
 489         rc = -t4_config_vi_rss(sc, sc->mbox, vi->viid, vi->hashen, defq, 0, 0);
 490         if (rc != 0)
 491                 if_printf(ifp, "netmap rss hash/defaultq config failed: %d\n", rc);
 492
 493         return (rc);
 494 }
 495
 496 static int
 497 cxgbe_netmap_off(struct adapter *sc, struct vi_info *vi, struct ifnet *ifp,
 498     struct netmap_adapter *na)
 499 {
 500         struct netmap_kring *kring;
 501         int rc, i;
 502         struct sge_nm_txq *nm_txq;
 503         struct sge_nm_rxq *nm_rxq;
 504
 505         ASSERT_SYNCHRONIZED_OP(sc);
 506
 507         if (!nm_netmap_on(na))
 508                 return (0);
 509
 510         if ((vi->flags & VI_INIT_DONE) == 0)
 511                 return (0);
 512
 513         rc = -t4_config_rss_range(sc, sc->mbox, vi->viid, 0, vi->rss_size,
 514             vi->rss, vi->rss_size);
 515         if (rc != 0)
 516                 if_printf(ifp, "failed to restore RSS config: %d\n", rc);
 517         rc = -t4_config_vi_rss(sc, sc->mbox, vi->viid, vi->hashen, vi->rss[0], 0, 0);
 518         if (rc != 0)
 519                 if_printf(ifp, "failed to restore RSS hash/defaultq: %d\n", rc);
 520         nm_clear_native_flags(na);
 521
 522         for_each_nm_txq(vi, i, nm_txq) {
 523                 struct sge_qstat *spg = (void *)&nm_txq->desc[nm_txq->sidx];
 524
 525                 kring = na->tx_rings[nm_txq->nid];
 526                 if (!nm_kring_pending_off(kring) ||
 527                     nm_txq->cntxt_id == INVALID_NM_TXQ_CNTXT_ID)
 528                         continue;
 529
 530                 /* Wait for hw pidx to catch up ... */
 531                 while (be16toh(nm_txq->pidx) != spg->pidx)
 532                         pause("nmpidx", 1);
 533
 534                 /* ... and then for the cidx. */
 535                 while (spg->pidx != spg->cidx)
 536                         pause("nmcidx", 1);
 537
 538                 free_nm_txq_hwq(vi, nm_txq);
 539         }
 540         for_each_nm_rxq(vi, i, nm_rxq) {
 541                 kring = na->rx_rings[nm_rxq->nid];
 542                 if (!nm_kring_pending_off(kring) ||
 543                     nm_rxq->iq_cntxt_id == INVALID_NM_RXQ_CNTXT_ID)
 544                         continue;
 545
 546                 while (!atomic_cmpset_int(&nm_rxq->nm_state, NM_ON, NM_OFF))
 547                         pause("nmst", 1);
 548
 549                 free_nm_rxq_hwq(vi, nm_rxq);
 550         }
 551
 552         return (rc);
 553 }
 554
 555 static int
 556 cxgbe_netmap_reg(struct netmap_adapter *na, int on)
 557 {
 558         struct ifnet *ifp = na->ifp;
 559         struct vi_info *vi = ifp->if_softc;
 560         struct adapter *sc = vi->pi->adapter;
 561         int rc;
 562
 563         rc = begin_synchronized_op(sc, vi, SLEEP_OK | INTR_OK, "t4nmreg");
 564         if (rc != 0)
 565                 return (rc);
 566         if (on)
 567                 rc = cxgbe_netmap_on(sc, vi, ifp, na);
 568         else
 569                 rc = cxgbe_netmap_off(sc, vi, ifp, na);
 570         end_synchronized_op(sc, 0);
 571
 572         return (rc);
 573 }
 574
 575 /* How many packets can a single type1 WR carry in n descriptors */
 576 static inline int
 577 ndesc_to_npkt(const int n)
 578 {
 579
 580         MPASS(n > 0 && n <= SGE_MAX_WR_NDESC);
 581
 582         return (n * 2 - 1);
 583 }
 584 #define MAX_NPKT_IN_TYPE1_WR    (ndesc_to_npkt(SGE_MAX_WR_NDESC))
 585
 586 /*
 587  * Space (in descriptors) needed for a type1 WR (TX_PKTS or TX_PKTS2) that
 588  * carries n packets
 589  */
 590 static inline int
 591 npkt_to_ndesc(const int n)
 592 {
 593
 594         MPASS(n > 0 && n <= MAX_NPKT_IN_TYPE1_WR);
 595
 596         return ((n + 2) / 2);
 597 }
 598
 599 /*
 600  * Space (in 16B units) needed for a type1 WR (TX_PKTS or TX_PKTS2) that
 601  * carries n packets
 602  */
 603 static inline int
 604 npkt_to_len16(const int n)
 605 {
 606
 607         MPASS(n > 0 && n <= MAX_NPKT_IN_TYPE1_WR);
 608
 609         return (n * 2 + 1);
 610 }
 611
 612 #define NMIDXDIFF(q, idx) IDXDIFF((q)->pidx, (q)->idx, (q)->sidx)
 613
 614 static void
 615 ring_nm_txq_db(struct adapter *sc, struct sge_nm_txq *nm_txq)
 616 {
 617         int n;
 618         u_int db = nm_txq->doorbells;
 619
 620         MPASS(nm_txq->pidx != nm_txq->dbidx);
 621
 622         n = NMIDXDIFF(nm_txq, dbidx);
 623         if (n > 1)
 624                 clrbit(&db, DOORBELL_WCWR);
 625         wmb();
 626
 627         switch (ffs(db) - 1) {
 628         case DOORBELL_UDB:
 629                 *nm_txq->udb = htole32(V_QID(nm_txq->udb_qid) | V_PIDX(n));
 630                 break;
 631
 632         case DOORBELL_WCWR: {
 633                 volatile uint64_t *dst, *src;
 634
 635                 /*
 636                  * Queues whose 128B doorbell segment fits in the page do not
 637                  * use relative qid (udb_qid is always 0).  Only queues with
 638                  * doorbell segments can do WCWR.
 639                  */
 640                 KASSERT(nm_txq->udb_qid == 0 && n == 1,
 641                     ("%s: inappropriate doorbell (0x%x, %d, %d) for nm_txq %p",
 642                     __func__, nm_txq->doorbells, n, nm_txq->pidx, nm_txq));
 643
 644                 dst = (volatile void *)((uintptr_t)nm_txq->udb +
 645                     UDBS_WR_OFFSET - UDBS_DB_OFFSET);
 646                 src = (void *)&nm_txq->desc[nm_txq->dbidx];
 647                 while (src != (void *)&nm_txq->desc[nm_txq->dbidx + 1])
 648                         *dst++ = *src++;
 649                 wmb();
 650                 break;
 651         }
 652
 653         case DOORBELL_UDBWC:
 654                 *nm_txq->udb = htole32(V_QID(nm_txq->udb_qid) | V_PIDX(n));
 655                 wmb();
 656                 break;
 657
 658         case DOORBELL_KDB:
 659                 t4_write_reg(sc, sc->sge_kdoorbell_reg,
 660                     V_QID(nm_txq->cntxt_id) | V_PIDX(n));
 661                 break;
 662         }
 663         nm_txq->dbidx = nm_txq->pidx;
 664 }
 665
 666 /*
 667  * Write work requests to send 'npkt' frames and ring the doorbell to send them
 668  * on their way.  No need to check for wraparound.
 669  */
 670 static void
 671 cxgbe_nm_tx(struct adapter *sc, struct sge_nm_txq *nm_txq,
 672     struct netmap_kring *kring, int npkt, int npkt_remaining)
 673 {
 674         struct netmap_ring *ring = kring->ring;
 675         struct netmap_slot *slot;
 676         const u_int lim = kring->nkr_num_slots - 1;
 677         struct fw_eth_tx_pkts_wr *wr = (void *)&nm_txq->desc[nm_txq->pidx];
 678         uint16_t len;
 679         uint64_t ba;
 680         struct cpl_tx_pkt_core *cpl;
 681         struct ulptx_sgl *usgl;
 682         int i, n;
 683
 684         while (npkt) {
 685                 n = min(npkt, MAX_NPKT_IN_TYPE1_WR);
 686                 len = 0;
 687
 688                 wr = (void *)&nm_txq->desc[nm_txq->pidx];
 689                 wr->op_pkd = nm_txq->op_pkd;
 690                 wr->equiq_to_len16 = htobe32(V_FW_WR_LEN16(npkt_to_len16(n)));
 691                 wr->npkt = n;
 692                 wr->r3 = 0;
 693                 wr->type = 1;
 694                 cpl = (void *)(wr + 1);
 695
 696                 for (i = 0; i < n; i++) {
 697                         slot = &ring->slot[kring->nr_hwcur];
 698                         PNMB(kring->na, slot, &ba);
 699                         MPASS(ba != 0);
 700
 701                         cpl->ctrl0 = nm_txq->cpl_ctrl0;
 702                         cpl->pack = 0;
 703                         cpl->len = htobe16(slot->len);
 704                         cpl->ctrl1 = nm_txcsum ? 0 :
 705                             htobe64(F_TXPKT_IPCSUM_DIS | F_TXPKT_L4CSUM_DIS);
 706
 707                         usgl = (void *)(cpl + 1);
 708                         usgl->cmd_nsge = htobe32(V_ULPTX_CMD(ULP_TX_SC_DSGL) |
 709                             V_ULPTX_NSGE(1));
 710                         usgl->len0 = htobe32(slot->len);
 711                         usgl->addr0 = htobe64(ba);
 712
 713                         slot->flags &= ~(NS_REPORT | NS_BUF_CHANGED);
 714                         cpl = (void *)(usgl + 1);
 715                         MPASS(slot->len + len <= UINT16_MAX);
 716                         len += slot->len;
 717                         kring->nr_hwcur = nm_next(kring->nr_hwcur, lim);
 718                 }
 719                 wr->plen = htobe16(len);
 720
 721                 npkt -= n;
 722                 nm_txq->pidx += npkt_to_ndesc(n);
 723                 MPASS(nm_txq->pidx <= nm_txq->sidx);
 724                 if (__predict_false(nm_txq->pidx == nm_txq->sidx)) {
 725                         /*
 726                          * This routine doesn't know how to write WRs that wrap
 727                          * around.  Make sure it wasn't asked to.
 728                          */
 729                         MPASS(npkt == 0);
 730                         nm_txq->pidx = 0;
 731                 }
 732
 733                 if (npkt == 0 && npkt_remaining == 0) {
 734                         /* All done. */
 735                         if (lazy_tx_credit_flush == 0) {
 736                                 wr->equiq_to_len16 |= htobe32(F_FW_WR_EQUEQ |
 737                                     F_FW_WR_EQUIQ);
 738                                 nm_txq->equeqidx = nm_txq->pidx;
 739                                 nm_txq->equiqidx = nm_txq->pidx;
 740                         }
 741                         ring_nm_txq_db(sc, nm_txq);
 742                         return;
 743                 }
 744
 745                 if (NMIDXDIFF(nm_txq, equiqidx) >= nm_txq->sidx / 2) {
 746                         wr->equiq_to_len16 |= htobe32(F_FW_WR_EQUEQ |
 747                             F_FW_WR_EQUIQ);
 748                         nm_txq->equeqidx = nm_txq->pidx;
 749                         nm_txq->equiqidx = nm_txq->pidx;
 750                 } else if (NMIDXDIFF(nm_txq, equeqidx) >= 64) {
 751                         wr->equiq_to_len16 |= htobe32(F_FW_WR_EQUEQ);
 752                         nm_txq->equeqidx = nm_txq->pidx;
 753                 }
 754                 if (NMIDXDIFF(nm_txq, dbidx) >= 2 * SGE_MAX_WR_NDESC)
 755                         ring_nm_txq_db(sc, nm_txq);
 756         }
 757
 758         /* Will get called again. */
 759         MPASS(npkt_remaining);
 760 }
 761
 762 /* How many contiguous free descriptors starting at pidx */
 763 static inline int
 764 contiguous_ndesc_available(struct sge_nm_txq *nm_txq)
 765 {
 766
 767         if (nm_txq->cidx > nm_txq->pidx)
 768                 return (nm_txq->cidx - nm_txq->pidx - 1);
 769         else if (nm_txq->cidx > 0)
 770                 return (nm_txq->sidx - nm_txq->pidx);
 771         else
 772                 return (nm_txq->sidx - nm_txq->pidx - 1);
 773 }
 774
 775 static int
 776 reclaim_nm_tx_desc(struct sge_nm_txq *nm_txq)
 777 {
 778         struct sge_qstat *spg = (void *)&nm_txq->desc[nm_txq->sidx];
 779         uint16_t hw_cidx = spg->cidx;   /* snapshot */
 780         struct fw_eth_tx_pkts_wr *wr;
 781         int n = 0;
 782
 783         hw_cidx = be16toh(hw_cidx);
 784
 785         while (nm_txq->cidx != hw_cidx) {
 786                 wr = (void *)&nm_txq->desc[nm_txq->cidx];
 787
 788                 MPASS(wr->op_pkd == htobe32(V_FW_WR_OP(FW_ETH_TX_PKTS_WR)) ||
 789                     wr->op_pkd == htobe32(V_FW_WR_OP(FW_ETH_TX_PKTS2_WR)));
 790                 MPASS(wr->type == 1);
 791                 MPASS(wr->npkt > 0 && wr->npkt <= MAX_NPKT_IN_TYPE1_WR);
 792
 793                 n += wr->npkt;
 794                 nm_txq->cidx += npkt_to_ndesc(wr->npkt);
 795
 796                 /*
 797                  * We never sent a WR that wrapped around so the credits coming
 798                  * back, WR by WR, should never cause the cidx to wrap around
 799                  * either.
 800                  */
 801                 MPASS(nm_txq->cidx <= nm_txq->sidx);
 802                 if (__predict_false(nm_txq->cidx == nm_txq->sidx))
 803                         nm_txq->cidx = 0;
 804         }
 805
 806         return (n);
 807 }
 808
 809 static int
 810 cxgbe_netmap_txsync(struct netmap_kring *kring, int flags)
 811 {
 812         struct netmap_adapter *na = kring->na;
 813         struct ifnet *ifp = na->ifp;
 814         struct vi_info *vi = ifp->if_softc;
 815         struct adapter *sc = vi->pi->adapter;
 816         struct sge_nm_txq *nm_txq = &sc->sge.nm_txq[vi->first_nm_txq + kring->ring_id];
 817         const u_int head = kring->rhead;
 818         u_int reclaimed = 0;
 819         int n, d, npkt_remaining, ndesc_remaining;
 820
 821         /*
 822          * Tx was at kring->nr_hwcur last time around and now we need to advance
 823          * to kring->rhead.  Note that the driver's pidx moves independent of
 824          * netmap's kring->nr_hwcur (pidx counts descriptors and the relation
 825          * between descriptors and frames isn't 1:1).
 826          */
 827
 828         npkt_remaining = head >= kring->nr_hwcur ? head - kring->nr_hwcur :
 829             kring->nkr_num_slots - kring->nr_hwcur + head;
 830         while (npkt_remaining) {
 831                 reclaimed += reclaim_nm_tx_desc(nm_txq);
 832                 ndesc_remaining = contiguous_ndesc_available(nm_txq);
 833                 /* Can't run out of descriptors with packets still remaining */
 834                 MPASS(ndesc_remaining > 0);
 835
 836                 /* # of desc needed to tx all remaining packets */
 837                 d = (npkt_remaining / MAX_NPKT_IN_TYPE1_WR) * SGE_MAX_WR_NDESC;
 838                 if (npkt_remaining % MAX_NPKT_IN_TYPE1_WR)
 839                         d += npkt_to_ndesc(npkt_remaining % MAX_NPKT_IN_TYPE1_WR);
 840
 841                 if (d <= ndesc_remaining)
 842                         n = npkt_remaining;
 843                 else {
 844                         /* Can't send all, calculate how many can be sent */
 845                         n = (ndesc_remaining / SGE_MAX_WR_NDESC) *
 846                             MAX_NPKT_IN_TYPE1_WR;
 847                         if (ndesc_remaining % SGE_MAX_WR_NDESC)
 848                                 n += ndesc_to_npkt(ndesc_remaining % SGE_MAX_WR_NDESC);
 849                 }
 850
 851                 /* Send n packets and update nm_txq->pidx and kring->nr_hwcur */
 852                 npkt_remaining -= n;
 853                 cxgbe_nm_tx(sc, nm_txq, kring, n, npkt_remaining);
 854         }
 855         MPASS(npkt_remaining == 0);
 856         MPASS(kring->nr_hwcur == head);
 857         MPASS(nm_txq->dbidx == nm_txq->pidx);
 858
 859         /*
 860          * Second part: reclaim buffers for completed transmissions.
 861          */
 862         if (reclaimed || flags & NAF_FORCE_RECLAIM || nm_kr_txempty(kring)) {
 863                 reclaimed += reclaim_nm_tx_desc(nm_txq);
 864                 kring->nr_hwtail += reclaimed;
 865                 if (kring->nr_hwtail >= kring->nkr_num_slots)
 866                         kring->nr_hwtail -= kring->nkr_num_slots;
 867         }
 868
 869         return (0);
 870 }
 871
 872 static int
 873 cxgbe_netmap_rxsync(struct netmap_kring *kring, int flags)
 874 {
 875         struct netmap_adapter *na = kring->na;
 876         struct netmap_ring *ring = kring->ring;
 877         struct ifnet *ifp = na->ifp;
 878         struct vi_info *vi = ifp->if_softc;
 879         struct adapter *sc = vi->pi->adapter;
 880         struct sge_nm_rxq *nm_rxq = &sc->sge.nm_rxq[vi->first_nm_rxq + kring->ring_id];
 881         u_int const head = kring->rhead;
 882         u_int n;
 883         int force_update = (flags & NAF_FORCE_READ) || kring->nr_kflags & NKR_PENDINTR;
 884
 885         if (black_hole)
 886                 return (0);     /* No updates ever. */
 887
 888         if (netmap_no_pendintr || force_update) {
 889                 kring->nr_hwtail = atomic_load_acq_32(&nm_rxq->fl_cidx);
 890                 kring->nr_kflags &= ~NKR_PENDINTR;
 891         }
 892
 893         if (nm_rxq->fl_db_saved > 0 && starve_fl == 0) {
 894                 wmb();
 895                 t4_write_reg(sc, sc->sge_kdoorbell_reg,
 896                     nm_rxq->fl_db_val | V_PIDX(nm_rxq->fl_db_saved));
 897                 nm_rxq->fl_db_saved = 0;
 898         }
 899
 900         /* Userspace done with buffers from kring->nr_hwcur to head */
 901         n = head >= kring->nr_hwcur ? head - kring->nr_hwcur :
 902             kring->nkr_num_slots - kring->nr_hwcur + head;
 903         n &= ~7U;
 904         if (n > 0) {
 905                 u_int fl_pidx = nm_rxq->fl_pidx;
 906                 struct netmap_slot *slot = &ring->slot[fl_pidx];
 907                 uint64_t ba;
 908                 int i, dbinc = 0, hwidx = nm_rxq->fl_hwidx;
 909
 910                 /*
 911                  * We always deal with 8 buffers at a time.  We must have
 912                  * stopped at an 8B boundary (fl_pidx) last time around and we
 913                  * must have a multiple of 8B buffers to give to the freelist.
 914                  */
 915                 MPASS((fl_pidx & 7) == 0);
 916                 MPASS((n & 7) == 0);
 917
 918                 IDXINCR(kring->nr_hwcur, n, kring->nkr_num_slots);
 919                 IDXINCR(nm_rxq->fl_pidx, n, nm_rxq->fl_sidx2);
 920
 921                 while (n > 0) {
 922                         for (i = 0; i < 8; i++, fl_pidx++, slot++) {
 923                                 PNMB(na, slot, &ba);
 924                                 MPASS(ba != 0);
 925                                 nm_rxq->fl_desc[fl_pidx] = htobe64(ba | hwidx);
 926                                 slot->flags &= ~NS_BUF_CHANGED;
 927                                 MPASS(fl_pidx <= nm_rxq->fl_sidx2);
 928                         }
 929                         n -= 8;
 930                         if (fl_pidx == nm_rxq->fl_sidx2) {
 931                                 fl_pidx = 0;
 932                                 slot = &ring->slot[0];
 933                         }
 934                         if (++dbinc == 8 && n >= 32) {
 935                                 wmb();
 936                                 if (starve_fl)
 937                                         nm_rxq->fl_db_saved += dbinc;
 938                                 else {
 939                                         t4_write_reg(sc, sc->sge_kdoorbell_reg,
 940                                             nm_rxq->fl_db_val | V_PIDX(dbinc));
 941                                 }
 942                                 dbinc = 0;
 943                         }
 944                 }
 945                 MPASS(nm_rxq->fl_pidx == fl_pidx);
 946
 947                 if (dbinc > 0) {
 948                         wmb();
 949                         if (starve_fl)
 950                                 nm_rxq->fl_db_saved += dbinc;
 951                         else {
 952                                 t4_write_reg(sc, sc->sge_kdoorbell_reg,
 953                                     nm_rxq->fl_db_val | V_PIDX(dbinc));
 954                         }
 955                 }
 956         }
 957
 958         return (0);
 959 }
 960
 961 void
 962 cxgbe_nm_attach(struct vi_info *vi)
 963 {
 964         struct port_info *pi;
 965         struct adapter *sc;
 966         struct netmap_adapter na;
 967
 968         MPASS(vi->nnmrxq > 0);
 969         MPASS(vi->ifp != NULL);
 970
 971         pi = vi->pi;
 972         sc = pi->adapter;
 973
 974         bzero(&na, sizeof(na));
 975
 976         na.ifp = vi->ifp;
 977         na.na_flags = NAF_BDG_MAYSLEEP;
 978
 979         /* Netmap doesn't know about the space reserved for the status page. */
 980         na.num_tx_desc = vi->qsize_txq - sc->params.sge.spg_len / EQ_ESIZE;
 981
 982         /*
 983          * The freelist's cidx/pidx drives netmap's rx cidx/pidx.  So
 984          * num_rx_desc is based on the number of buffers that can be held in the
 985          * freelist, and not the number of entries in the iq.  (These two are
 986          * not exactly the same due to the space taken up by the status page).
 987          */
 988         na.num_rx_desc = rounddown(vi->qsize_rxq, 8);
 989         na.nm_txsync = cxgbe_netmap_txsync;
 990         na.nm_rxsync = cxgbe_netmap_rxsync;
 991         na.nm_register = cxgbe_netmap_reg;
 992         na.num_tx_rings = vi->nnmtxq;
 993         na.num_rx_rings = vi->nnmrxq;
 994         na.rx_buf_maxsize = MAX_MTU;
 995         netmap_attach(&na);     /* This adds IFCAP_NETMAP to if_capabilities */
 996 }
 997
 998 void
 999 cxgbe_nm_detach(struct vi_info *vi)
1000 {
1001
1002         MPASS(vi->nnmrxq > 0);
1003         MPASS(vi->ifp != NULL);
1004
1005         netmap_detach(vi->ifp);
1006 }
1007
1008 static inline const void *
1009 unwrap_nm_fw6_msg(const struct cpl_fw6_msg *cpl)
1010 {
1011
1012         MPASS(cpl->type == FW_TYPE_RSSCPL || cpl->type == FW6_TYPE_RSSCPL);
1013
1014         /* data[0] is RSS header */
1015         return (&cpl->data[1]);
1016 }
1017
1018 static void
1019 handle_nm_sge_egr_update(struct adapter *sc, struct ifnet *ifp,
1020     const struct cpl_sge_egr_update *egr)
1021 {
1022         uint32_t oq;
1023         struct sge_nm_txq *nm_txq;
1024
1025         oq = be32toh(egr->opcode_qid);
1026         MPASS(G_CPL_OPCODE(oq) == CPL_SGE_EGR_UPDATE);
1027         nm_txq = (void *)sc->sge.eqmap[G_EGR_QID(oq) - sc->sge.eq_start];
1028
1029         netmap_tx_irq(ifp, nm_txq->nid);
1030 }
1031
1032 void
1033 service_nm_rxq(struct sge_nm_rxq *nm_rxq)
1034 {
1035         struct vi_info *vi = nm_rxq->vi;
1036         struct adapter *sc = vi->pi->adapter;
1037         struct ifnet *ifp = vi->ifp;
1038         struct netmap_adapter *na = NA(ifp);
1039         struct netmap_kring *kring = na->rx_rings[nm_rxq->nid];
1040         struct netmap_ring *ring = kring->ring;
1041         struct iq_desc *d = &nm_rxq->iq_desc[nm_rxq->iq_cidx];
1042         const void *cpl;
1043         uint32_t lq;
1044         u_int work = 0;
1045         uint8_t opcode;
1046         uint32_t fl_cidx = atomic_load_acq_32(&nm_rxq->fl_cidx);
1047         u_int fl_credits = fl_cidx & 7;
1048         u_int ndesc = 0;        /* desc processed since last cidx update */
1049         u_int nframes = 0;      /* frames processed since last netmap wakeup */
1050
1051         while ((d->rsp.u.type_gen & F_RSPD_GEN) == nm_rxq->iq_gen) {
1052
1053                 rmb();
1054
1055                 lq = be32toh(d->rsp.pldbuflen_qid);
1056                 opcode = d->rss.opcode;
1057                 cpl = &d->cpl[0];
1058
1059                 switch (G_RSPD_TYPE(d->rsp.u.type_gen)) {
1060                 case X_RSPD_TYPE_FLBUF:
1061
1062                         /* fall through */
1063
1064                 case X_RSPD_TYPE_CPL:
1065                         MPASS(opcode < NUM_CPL_CMDS);
1066
1067                         switch (opcode) {
1068                         case CPL_FW4_MSG:
1069                         case CPL_FW6_MSG:
1070                                 cpl = unwrap_nm_fw6_msg(cpl);
1071                                 /* fall through */
1072                         case CPL_SGE_EGR_UPDATE:
1073                                 handle_nm_sge_egr_update(sc, ifp, cpl);
1074                                 break;
1075                         case CPL_RX_PKT:
1076                                 ring->slot[fl_cidx].len = G_RSPD_LEN(lq) -
1077                                     sc->params.sge.fl_pktshift;
1078                                 ring->slot[fl_cidx].flags = 0;
1079                                 nframes++;
1080                                 if (!(lq & F_RSPD_NEWBUF)) {
1081                                         MPASS(black_hole == 2);
1082                                         break;
1083                                 }
1084                                 fl_credits++;
1085                                 if (__predict_false(++fl_cidx == nm_rxq->fl_sidx))
1086                                         fl_cidx = 0;
1087                                 break;
1088                         default:
1089                                 panic("%s: unexpected opcode 0x%x on nm_rxq %p",
1090                                     __func__, opcode, nm_rxq);
1091                         }
1092                         break;
1093
1094                 case X_RSPD_TYPE_INTR:
1095                         /* Not equipped to handle forwarded interrupts. */
1096                         panic("%s: netmap queue received interrupt for iq %u\n",
1097                             __func__, lq);
1098
1099                 default:
1100                         panic("%s: illegal response type %d on nm_rxq %p",
1101                             __func__, G_RSPD_TYPE(d->rsp.u.type_gen), nm_rxq);
1102                 }
1103
1104                 d++;
1105                 if (__predict_false(++nm_rxq->iq_cidx == nm_rxq->iq_sidx)) {
1106                         nm_rxq->iq_cidx = 0;
1107                         d = &nm_rxq->iq_desc[0];
1108                         nm_rxq->iq_gen ^= F_RSPD_GEN;
1109                 }
1110
1111                 if (__predict_false(++nframes == rx_nframes) && !black_hole) {
1112                         atomic_store_rel_32(&nm_rxq->fl_cidx, fl_cidx);
1113                         netmap_rx_irq(ifp, nm_rxq->nid, &work);
1114                         nframes = 0;
1115                 }
1116
1117                 if (__predict_false(++ndesc == rx_ndesc)) {
1118                         if (black_hole && fl_credits >= 8) {
1119                                 fl_credits /= 8;
1120                                 IDXINCR(nm_rxq->fl_pidx, fl_credits * 8,
1121                                     nm_rxq->fl_sidx);
1122                                 t4_write_reg(sc, sc->sge_kdoorbell_reg,
1123                                     nm_rxq->fl_db_val | V_PIDX(fl_credits));
1124                                 fl_credits = fl_cidx & 7;
1125                         }
1126                         t4_write_reg(sc, sc->sge_gts_reg,
1127                             V_CIDXINC(ndesc) |
1128                             V_INGRESSQID(nm_rxq->iq_cntxt_id) |
1129                             V_SEINTARM(V_QINTR_TIMER_IDX(X_TIMERREG_UPDATE_CIDX)));
1130                         ndesc = 0;
1131                 }
1132         }
1133
1134         atomic_store_rel_32(&nm_rxq->fl_cidx, fl_cidx);
1135         if (black_hole) {
1136                 fl_credits /= 8;
1137                 IDXINCR(nm_rxq->fl_pidx, fl_credits * 8, nm_rxq->fl_sidx);
1138                 t4_write_reg(sc, sc->sge_kdoorbell_reg,
1139                     nm_rxq->fl_db_val | V_PIDX(fl_credits));
1140         } else if (nframes > 0)
1141                 netmap_rx_irq(ifp, nm_rxq->nid, &work);
1142
1143         t4_write_reg(sc, sc->sge_gts_reg, V_CIDXINC(ndesc) |
1144             V_INGRESSQID((u32)nm_rxq->iq_cntxt_id) |
1145             V_SEINTARM(V_QINTR_TIMER_IDX(holdoff_tmr_idx)));
1146 }
1147 #endif